(57)【要約】【課題】ＡＴＭセル等を一時的に格納するに際し、セル単位の管理を容易にすると共にメモリの未使用領域は作らずメモリの使用効率の改善を図るメモリマッピング方法およびバッファメモリ回路を提供すること。【解決手段】例えば５３バイトのＡＴＭセルの如く２のｎ乗でないバイトのデータを格納するため、２のｎ乗の長さ単位で分割した複数のメモリ部１１〜１４を用意してＡＴＭセルをマッピングし、この複数のメモリ部１１〜１４に対してＡＴＭセルデータの書き込みおよび読み出しを行う。ＡＴＭセルデータのヘッダは、第１メモリ部１１１および第２メモリ部１１２に格納され、情報（ペイロード）は、第３メモリ部１１３および第４メモリ部１１４に格納される。【選択図】        図１
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【特許請求の範囲】
【請求項１】
２のｎ乗でないバイト長で順次入力されるデータを一時的に書き込み、その後に読み出すバッファメモリのメモリマッピング方法において、
前記２のｎ乗でないバイト長を、複数の２のｎ乗の単位に分割し、該分割された単位毎に独立に用意された複数のメモリ部に前記データをマッピングすることを特徴とするメモリマッピング方法。
【請求項２】
前記入力データは、５３バイト長のＡＴＭセルデータであることを特徴とする請求項１に記載のメモリマッピング方法。
【請求項３】
前記複数のメモリ部は、４バイトの第１メモリ部、１バイトの第２メモリ部、１６バイトの第３メモリ部および３２バイトの第４メモリ部であることを特徴とする請求項２に記載のメモリマッピング方法。
【請求項４】
前記複数のメモリ部は、４バイトの第１メモリ部、１バイトの第２メモリ部およびそれぞれ８バイトの第３メモリ部乃至第８メモリ部であることを特徴とする請求項２に記載のメモリマッピング方法。
【請求項５】
前記複数のメモリ部は、４バイトの第１メモリ部、１バイトの第２メモリ部およびそれぞれ１６バイトの第３メモリ部乃至第５メモリ部であることを特徴とする請求項２に記載のメモリマッピング方法。
【請求項６】
前記ＡＴＭセルデータのヘッダを前記第１メモリ部および第２メモリ部に格納し、前記ＡＴＭセルデータの情報（ペイロード）を前記第３メモリ部以降のメモリ部に格納することを特徴とする請求項３、４又は乃至５に記載のメモリマッピング方法。
【請求項７】
順次入力される２のｎ乗でないバイト長のデータを一時的に書き込み、その後に読み出すバッファメモリ回路において、
バッファメモリをそれぞれ２のｎ乗のバイト長の複数のメモリ部に区分して構成し、該複数のメモリ部の書き込みおよび読み出しを制御するアドレスカウンタとして、それぞれ縦続接続されたバイトカウンタ、セクションカウンタおよびセルカウンタを備えることを特徴とするバッファメモリ回路。
【請求項８】
前記入力データは、５バイトのヘッダおよび４８バイトの情報（ペイロード）の５３バイト長のＡＴＭセルデータであることを特徴とする請求項７に記載のバッファメモリ回路。
【請求項９】
前記複数のメモリ部は、前記ＡＴＭセルデータのヘッダを格納する４バイトの第１メモリ部および１バイトの第２メモリ部と、前記ＡＴＭセルデータの情報（ペイロード）を格納する８バイト、１６バイト又は３２バイトの第３以降の複数のメモリ部とにより構成されることを特徴とする請求項８に記載のバッファメモリ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はメモリマッピング方法およびバッファメモリ回路、特にＡＴＭ（Ａｓｙｎｃｈｒｏｎｏｕｓ  Ｔｒａｎｓｆｅｒ  Ｍｏｄｅ）セル等の２のｎ乗でないバイト長のデータを格納するのに好適なメモリマッピング方法およびバッファメモリ回路に関する。
【０００２】
【従来の技術】
バッファメモリは、処理速度が早い装置から遅い装置へと情報を転送する際に、転送の待ち時間を減少したり、データの溢れを防止したりするため等に、装置と装置間に配置して一時的にデータを記憶させるメモリである。バッファメモリは、多くの場合、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）等の半導体集積回路（ＩＣ又はＬＳＩ）により構成されている。斯かるＤＲＡＭは、標準化され複数のメーカから、比較的安価に入手可能である。
【０００３】
ＡＴＭ関連装置においては、セルのスピード変換や、ＣＤＶ（Ｃｅｌｌ  Ｄｅｌａｙ  Ｖａｒｉａｔｉｏｎ）を吸収する目的でＡＴＭセルを一定量ＦＩＦＯ（先入れ先出し）メモリ等のバッファメモリに溜め込むことが一般に行われる。ＡＴＭセルは、通常５バイトのヘッダおよび４８バイトのペイロード（情報部）よりなる５３バイトのフォーマットである。このようなＡＴＭデータをバッファメモリにマッピングする従来の幾つかのメモリ構成方法が提案されている（例えば、特許文献１参照。）。
【０００４】
図７は、従来の第１メモリマッピング方法を示す。この第１メモリマッピング方法では、メモリを６４（即ち、５３より大きい２のｎ乗のうち最小値）バイト単位で区切って５３バイトセルを格納する。そこで、セル単位の処理は容易である。即ち、メモリアドレスの上位桁のみを使用することで、データの溜まり量を容易に確認でき、セル単位の処理や管理を行い易い。一方、図８は、従来の第２メモリマッピング方法を示す。この第２メモリマッピング方法では、５３バイト単位に詰めて（即ち、空きを生じることなく）マッピングする。このメモリマッピング方法では、メモリのアドレスに対してＡＴＭセルの先頭位置が固定されないため、メモリのデータ溜まり量を監視するために大規模演算回路が必要となる。
【０００５】
【特許文献１】
特開２０００−２７８２７８号公報（第３−４頁、第１、第３図）
【０００６】
【発明が解決しようとする課題】
上述した従来の技術は、幾つかの課題を有する。即ち、図７のメモリマッピング方法では、１セルの格納領域当たり（６４−５３＝）１１バイトの未使用領域（図７の斜線部分）があり、メモリの使用効率が悪い。一方、メモリの使用効率を優先するとすれば、図８に示す如く５３バイト単位に詰めてマッピングすることになる。この場合には、各セル単位の先頭アドレス値が５３×ｎ−１（即ち、１０進で０、５２、１０５、１５８、２１１、２６４、・・・）となり、セル単位の管理が行い難い。
【０００７】
図８のマッピング方法でセル単位の管理を行おうとすると、メモリに供給するアドレスカウンタ値からセル数量を演算するデコーダを追加するか、アドレスカウンタと別にセルの数量をカウントするカウンタを追加する等の処置が必要となる。デコーダを追加した場合には、特に溜め込むべきセルが多いとき、デコーダの回路規模が大きくなり且つ回路の動作スピードを制限する懸念がある。一方、アドレスカウンタとは別にセルカウンタを追加した場合には、何らかの理由でメモリアドレスカウンタとセルカウンタの値の整合性が崩れたとき、これを判定し且つ復旧させるための仕組みを作る必要があり、回路が複雑となってしまう。以上を要約すると、図７の従来例ではセル単位の管理を行い易い反面、メモリの使用効率が悪い。図８の従来例では、メモリの使用効率は良いが、セル単位の管理を行う場合に、デコーダ追加による回路規模の増加および動作スピードの制限又はセルカウンタの追加による回路の複雑化を招来する。
【０００８】
【発明の目的】
本発明は従来技術の上述した課題に鑑みなされたものであり、図７又は図８の例のそれぞれの長所、即ちセル単位の管理の容易さおよびメモリの使用効率を共に満足するメモリマッピング方法およびバッファメモリ回路を提供するものである。
【０００９】
【課題を解決するための手段】
前述の課題を解決するため、本発明のメモリマッピング方法およびバッファメモリ回路は次のような特徴的な構成を採用している。
【００１０】
（１）２のｎ乗でないバイト長で順次入力されるデータを一時的に書き込み、その後に読み出すバッファメモリのメモリマッピング方法において、
前記２のｎ乗でないバイト長を、複数の２のｎ乗の単位に分割し、該分割された単位毎に独立に用意された複数のメモリ部に前記データをマッピングするメモリマッピング方法。
【００１１】
（２）前記入力データは、５３バイト長のＡＴＭセルデータである上記（１）のメモリマッピング方法。
【００１２】
（３）前記複数のメモリ部は、４バイトの第１メモリ部、１バイトの第２メモリ部、１６バイトの第３メモリ部および３２バイトの第４メモリ部である上記（２）のメモリマッピング方法。
【００１３】
（４）前記複数のメモリ部は、４バイトの第１メモリ部、１バイトの第２メモリ部およびそれぞれ８バイトの第３メモリ部乃至第８メモリ部である上記（２）のメモリマッピング方法。
【００１４】
（５）前記複数のメモリ部は、４バイトの第１メモリ部、１バイトの第２メモリ部およびそれぞれ１６バイトの第３メモリ部乃至第５メモリ部である上記（２）のメモリマッピング方法。
【００１５】
（６）前記ＡＴＭセルデータのヘッダを前記第１メモリ部および第２メモリ部に格納し、前記ＡＴＭセルデータの情報（ペイロード）を前記第３メモリ部以降のメモリ部に格納する上記（３）、（４）又は乃至（５）のメモリマッピング方法。
【００１６】
（７）順次入力される２のｎ乗でないバイト長のデータを一時的に書き込み、その後に読み出すバッファメモリ回路において、
バッファメモリをそれぞれ２のｎ乗のバイト長の複数のメモリ部に区分して構成し、該複数のメモリ部の書き込みおよび読み出しを制御するアドレスカウンタとして、それぞれ縦続接続されたバイトカウンタ、セクションカウンタおよびセルカウンタを備えるバッファメモリ回路。
【００１７】
（８）前記入力データは、５バイトのヘッダおよび４８バイトの情報（ペイロード）の５３バイト長のＡＴＭセルデータである上記（７）のバッファメモリ回路。
【００１８】
（９）前記複数のメモリ部は、前記ＡＴＭセルデータのヘッダを格納する４バイトの第１メモリ部および１バイトの第２メモリ部と、前記ＡＴＭセルデータの情報（ペイロード）を格納する８バイト、１６バイト又は３２バイトの第３以降の複数のメモリ部とにより構成される上記（８）のバッファメモリ回路。
【００１９】
【発明の実施の形態】
以下、本発明によるメモリマッピング方法およびバッファメモリ回路の好適実施形態の構成および動作を、添付図を参照して詳細に説明する。
【００２０】
図１は、本発明の好適実施形態におけるＡＴＭセルのフォーマット図である。
このＡＴＭセル１０は、例えば５３バイトから成り、図１（Ａ）に示す如く、このＡＴＭセル１０は、４バイトの第１メモリ部（ｍｅｍ０）１１、１バイトの第２メモリ部（ｍｅｍ１）１２、１６バイトの第３メモリ部（ｍｅｍ２）１３および３２バイトの第４メモリ部（ｍｅｍ３）１４により構成される。そして、ＡＴＭセルの５バイトのヘッダを第１メモリ部１１１および第２メモリ部１１２に格納し、４８バイトの情報（ペイロード）を第３メモリ部１１３および第４メモリ部１１４に格納するよう構成している。
【００２１】
図１（Ｂ）は、第１メモリ部１１の詳細構成を示す。図１（Ｃ）は、第２メモリ部１２の詳細構成を示す。図１（Ｄ）は、第３メモリ部１３の詳細構成を示す。また、図１（Ｅ）は、第４メモリ部１４の詳細構成を示す。図１（Ｂ）〜（Ｅ）に示す如く、第１メモリ部１１１〜第４メモリ部１１４には、それぞれ４バイト、１バイト、１６バイトおよび３２バイトの複数のメモリを含んでいる。そして、順次入力されるＡＴＭセルをこれらメモリの順次のアドレスに格納する。
【００２２】
例えば、最初のＡＴＭセルは、最初の４バイトを第１メモリ部１１１のアドレス０ｘ００００〜０ｘ０００３、次の１バイトを第２メモリ部１１２のアドレス０ｘ００００、次の１６バイトを第３メモリ部１１３のアドレス０ｘ００００〜０ｘ０００Ｆ、そして最後の３２バイトを第４メモリ部１１４のアドレス０ｘ００００〜０ｘ００１Ｆに格納する。２番目のＡＴＭセルの最初の４バイトを第１メモリ部１１１のアドレス０ｘ０００４〜０ｘ０００７、次の１バイトを第２メモリ部１１２のアドレス０ｘ０００１、次の１６バイトを第３メモリ部１１３のアドレス０ｘ００１０〜０ｘ００１Ｆ、最後の３２バイトを第４メモリ部１１４のアドレス０ｘ００２０〜０ｘ００３Ｆに格納する。３番目以下のＡＴＭセルも、上述と同様に第１メモリ部１１１〜第４メモリ部１１４の次のアドレスに順次格納する。
【００２３】
以上の如く、本発明では、２のｎ乗でない特定バイト数のデータを、１、２、４、８、１６、・・・の如く複数の２のｎ乗のメモリ部に分割して格納する。
【００２４】
次に、図２は、図１に示す本発明におけるＡＴＭセル１０の第１メモリ部１１〜第４メモリ部１４に入力されるＡＴＭセルを格納（又は書き込み）するアドレス生成部２０の構成図である。このアドレス生成部２０は、バイト（Ｂｙｔｅ）カウンタ２１、セクション（Ｓｅｃｔｉｏｎ）カウンタ２２、セル（Ｃｅｌｌ）カウンタ２３およびデコーダ（ＤＥＣ）２４により構成される。
【００２５】
説明の都合上、バッファメモリの入力信号として、ＡＴＭセル入力データ「Ｄ」、アドレス「Ａ［ｘｘｘｘ・・・０］」、チップセレクト「ＣＳ」のみを示す。アドレス生成部２０のバイトカウンタ２１、セクションカウンタ２２およびセルカウンタ２３の３つのカウンタは、縦続（カスケード）接続されている。この特定例では、５３バイトのＡＴＭセルを４つのメモリ部１１１〜１１４に分割（区分）して格納する。この４つを区別するカウンタをセクションカウンタと称することにする。
【００２６】
次に、図３は、図１および図２に示すＡＴＭセルの書き込み動作を説明するタイミングチャートを示す。図３において、（ａ）はＡＴＭセル入力データ、（ｂ）はバイトカウンタ２１の出力信号、（ｃ）はセクションカウンタ２２の出力信号および（ｄ）はセルカウンタ２３の出力信号である。
【００２７】
図３において、最初に、全てのカウンタ値は「０」である。ＡＴＭセルの先頭４バイト分の書き込みにおいて、バイトカウンタ２１の出力信号ＢＣ［４−０］が「０」から「３」までインクリメントする。その次の１バイトの書き込みで、バイトカウンタ２１の出力信号ＢＣ［４−０］は「０」に戻りつつ、セクションカウンタ２２の出力信号ＳＣ［１−０］が「１」にインクリメントする。以降、セクション毎にバイトカウンタ２１の出力信号ＢＣ［４−０］は「０」に戻りつつ、セクションカウンタ２２の出力信号ＳＣ［１−０］がインクリメントする。そして、５３バイトが書き込み終わると、次のＡＴＭセルの先頭でセルカウンタ２３の出力信号ＣＣ［ｘｘｘｘｘ］がインクリメントする。バイトカウンタ２１、セクションカウンタ２２とも２のｎ乗単位の数をカウントするので、回路構成が容易であることに注目されたい。
【００２８】
バイトカウンタ２１については、１セル当たりの格納量がメモリ毎に異なるので、アドレス（図２のＢＣ［４−０］）の配線を次のようにすることで、本特定例の動作を満足する。即ち、第１メモリ部（ｍｅｍ０）１１１に対しては、バイトカウンタ２１の下位側の２本ＢＣ［１−０］を接続し、第２メモリ部（ｍｅｍ１）１１２に対しては接続なし、第３メモリ部（ｍｅｍ２）１１３に対してはＢＣ［３−０］および第４メモリ部（ｍｅｍ３）１１４に対してはＢＣ［４−０］を接続する。また、セクションカウンタ２２の出力信号は、２対４のデコーダ２４を介して４つのメモリ部１１１〜１１４のＣＳ（チップセレクト）に接続され、格納先のメモリ部を選択する。このデコーダ２４は、２対４の比較的浅いデコーダでよいので、回路規模が小さく、動作スピードが制限される可能性も少ない。
【００２９】
次に、図４は、ＡＴＭセルを構成するメモリ部１１〜１４の読み出し側の構成を示す。読み出し側は、基本的に書き込み側と同様構成であり、同様に動作する。即ち、縦続接続されたバイトカウンタ３１、セクションカウンタ３２、およびセルカウンタ３３の３個のカウンタとセレクタ（ＳＥＬ）３４により構成される。
そして、セクションカウンタ３２の出力信号が、セレクタ３４に入力される。セレクタ３４は、セクションカウンタ３２の値が「０」の場合に、第１メモリ部１１１を選択する。一方、「１」〜「３」の場合に、それぞれ第２メモリ部１１２〜第４メモリ部１１４を選択する。
【００３０】
図５は、図４に示すＡＴＭセルの読み出し動作のタイミングチャートである。
図５において、（ａ）はバイトカウンタ３１の出力信号、（ｂ）はセクションカウンタ３２の出力信号、（ｃ）はセルカウンタ３３の出力信号、（ｄ）〜（ｇ）は第１メモリ１１１〜第４メモリ１１４の読み出し状態および（ｈ）はセレクタ３４から出力されるＡＴＭセル出力データを示す。
【００３１】
最初に、各カウンタ３１〜３３の値は「０」である。バイトカウンタ３１が「０」から「３」にカウントアップする。この間、第１メモリ部１１１〜第４メモリ部１１４から同時にデータが読み出されるが、有意なデータは第１メモリ部１１１の出力データである。この間、セクションカウンタ３２は「０」を示し、セレクタ３４により第１メモリ部１１１のデータが選択される。次の区間では、バイトカウンタ３１が「０」に戻りつつ、セクションカウンタ３２が「１」となる。この区間では、有意なデータは第２メモリ部１１２のデータであり、セクションカウンタ３２が「１」であるので、セレクタ３４が第２メモリ部１１２のデータを選択する。以下同様に動作を繰り返すことで、ＡＴＭセルが読み出され、５３バイトのＡＴＭセルが再生される（図５（ｈ）参照）。
【００３２】
以上、本発明によるメモリマッピング方法およびバッファメモリ回路の好適実施形態について詳述した。しかし、斯かる実施形態は、本発明の単なる例示に過ぎず、本発明は斯かる実施形態に限定されるものではない。本発明の要旨を逸脱することなく特定用途に応じて又は適宜種々の変形変更が可能であること、当業者には容易に理解できよう。上述した好適実施形態のＡＴＭセル１０では、メモリを４分割（又は区分）していたが、例えば図６（ａ）に示す如く４バイト、１バイト、８バイト×６の８分割としても良い。この場合には、メモリも８個の独立したメモリを用意し、バイトカウンタ、セクションカウンタ、セルカウンタは図６（ｂ）〜（ｄ）のタイミングチャートに示す動作となるように構成する。各カウンタの詳細構成は、セルの分割順序や大きさによって何通りもあり得るので説明は省略する。
【００３３】
更に、ＡＴＭセルデータの情報（ペイロード）を格納するメモリ部は、例えば１６バイト長の３個のメモリ部により構成してもよい。また、ＡＴＭセルの長さについても５３バイトに限らず、（２のｎ乗でない）あらゆるセル長のデータのバッファメモリ回路に適応可能なことは明らかである。
【００３４】
【発明の効果】
以上の説明から理解される如く、本発明のメモリマッピング方法およびバッファメモリ回路によると、次の如き実用上の顕著な効果が得られる。２のｎ乗でない複数バイトのデータを、２のｎ乗の長さ単位に複数に分割（区分）したメモリ部に格納（又はマッピング）することにより、メモリに空きを生じることなく、メモリの使用効率を最大限生かすことが可能である。また、セル単位の管理や制御を行い易いという効果がある。更に、書き込みおよび読み出し回路の回路規模も比較的小規模とし、回路の動作速度の制限がない。本発明は、ＡＴＭバッファメモリを含めた周辺回路をＬＳＩおよびＦＰＧＡ等のデバイスに集積する際に、特に効果を発揮する。
【図面の簡単な説明】
【図１】本発明の好適実施形態におけるＡＴＭセルのフォーマット図である。
【図２】本発明の実施形態における書き込み回路の構成図である。
【図３】図２に示す実施形態における書き込み動作を説明するタイミングチャートである。
【図４】本発明の実施形態における読み出し回路の構成を示す図である。
【図５】図４に示す実施形態における読み出し動作を説明するタイミングチャートである。
【図６】本発明の他の実施形態の構成および動作説明図である。
【図７】メモリマッピングの第１従来例である。
【図８】メモリマッピングの第２従来例である。
【符号の説明】
１０  ＡＴＭセル
１１、１１１  第１メモリ部
１２、１１２  第２メモリ部
１３、１１３  第３メモリ部
１４、１１４  第４メモリ部
２０  書き込みアドレス生成部
２１、３１  バイトカウンタ
２２、３２  セクションカウンタ
２３、３３  セルカウンタ
２４  デコーダ
３４  セレクタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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