(57)【要約】【課題】抵抗とインダクタを負荷インピーダンスとして有する差動増幅回路において、負荷抵抗の抵抗値の変化により、周波数特性における遮断周波数および帯域内利得の平坦性に変動を生じさせてしまう。【解決手段】本発明の差動増幅回路は、ソースを共通接続し、ゲートを信号入力端子５ａ，５ｂにそれぞれ接続したトランジスタ対１ａ，１ｂと、トランジスタ対１ａ，１ｂのドレインに一端をそれぞれ接続し、他端をインダクタ３ａ，３ｂをそれぞれ介して正電源端子７に接続した負荷抵抗２ａ，２ｂと、トランジスタ対１ａ，２ａのソース共通接続点と負電源端子８との間に接続された定電流源４と、トランジスタ対１ａ，１ｂのドレインにそれぞれ接続された信号出力端子６ａ，６ｂと、負荷抵抗２ａとインダクタ３ａの接続点と負荷抵抗２ｂとインダクタ３ｂの接続点の間に接続された抵抗性インピーダンス９により構成される。【選択図】    図１
2004186842.tif 000002
【特許請求の範囲】
【請求項１】
ソースを共通接続し、ゲートを信号入力端子にそれぞれ接続した一対のトランジスタと、前記一対のトランジスタのドレインに一端をそれぞれ接続され、他端はそれぞれインダクタを介して正電源端子に接続された第一の負荷抵抗と、前記一対のトランジスタのソース共通接続点と負電源端子との間に接続される定電流源と、前記一対のトランジスタのドレインにそれぞれ接続される信号出力端子と、前記負荷抵抗と前記インダクタのそれぞれの接続点との間に接続される抵抗性インピーダンスとによって構成されることを特徴とする差動増幅回路。
【請求項２】
前記第一の負荷抵抗は、一端が前記一対のトランジスタの両ドレインにそれぞれ接続され、他端が前記インダクタと抵抗性インピーダンスをそれぞれ介して正電源端子に接続されていることを特徴とする、請求項１に記載の差動増幅回路。
【請求項３】
前記抵抗性インピーダンスが第二の負荷抵抗で構成されていることを特徴とする、請求項１あるいは２に記載の差動増幅回路。
【請求項４】
前記抵抗性インピーダンスが、可変抵抗および該可変抵抗の抵抗値を制御する可変抵抗制御手段により構成されていることを特徴とする、請求項１あるいは２に記載の差動増幅回路。
【請求項５】
前記抵抗性インピーダンスが、Ｐｃｈパストランジスタおよび該Ｐｃｈパストランジスタのゲート電位を制御するＰｃｈパストランジスタ制御手段により構成されていることを特徴とする、請求項１あるいは２に記載の差動増幅回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路を含む電子回路に関し、特に抵抗とインダクタを負荷インピーダンスとして用いた差動増幅回路に関する。
【０００２】
【従来の技術】
従来、一般的に広く利用されている差動増幅回路の構成例として電解効果トランジスタを用いた差動増幅回路の構成例を図１１に示す。
【０００３】
作動増幅回路は、ソースを共通接続し、ゲートを信号入力端子５ａ，５ｂにそれぞれ接続した電解効果トランジスタ対１ａ，１ｂと、トランジスタ対１ａ，１ｂのドレインに一端をそれぞれ接続し、他端を正電源端子７に接続した負荷抵抗２ａ，２ｂと、トランジスタ対１ａ，１ｂの両ソースの接続点と負電源端子８との間に接続された定電流源４と、トランジスタ対１ａ，１ｂのドレインにそれぞれ接続された信号出力端子６ａ，６ｂによって構成されている。
【０００４】
図１２は、図１１に示した差動増幅回路の一方のゲート回路における等価回路であり、例としてトランジスタ１ａにおける等価回路を示している。この図１２の中で、容量ＣＬは配線など回路の浮遊容量を全て含むものとする。なお、図１２の等価回路は、トランジスタ１ａの一方について示しているが、トランジスタ１ｂについても同じ等価回路となることは言うまでもなく、説明は割愛する。
【０００５】
図１２に示した等価回路において、トランジスタ１ａの負荷インピーダンスＺＬは、負荷抵抗２ａの抵抗値をＲ、容量ＣＬの容量値をＣとすれば、次式で表される。
【０００６】
【数１】
2004186842.tif 000003
（１）式に示されるように、図１２の等価回路における負荷インピーダンスＺＬは、低周波領域においてはＲとなり、高周波領域においては容量ＣＬの存在により小さくなる。したがって、高周波領域における利得が低下し、図１１の一般的な差動増幅回路は、ある遮断周波数を有する。
【０００７】
一方、図１１に示す差動増幅回路を改善し、より高い遮断周波数を実現した差動増幅回路の従来例として、特開平２−２６１２１８号公報「ディジタル集積回路」に記載の技術を図１３に示す。
【０００８】
この従来技術はトランジスタ対１ａ、１ｂの負荷抵抗２ａ、２ｂに直列にインダクタ３ａ，３ｂが挿入されたことを特徴としている。
【０００９】
図１４は、図１３に示した差動増幅回路の一方のゲート回路における等価回路を示したものであり、例としてトランジスタ１ａにおける等価回路を挙げている。図１４の中で、容量ＣＬは配線など回路の浮遊容量を全て含むものとする。なお、図１４の等価回路についても、トランジスタ１ａの一方について示しているが、容量ＣＬに対してインダクタ３ａが並列に挿入されているため、並列共振回路が構成される。図１４に示した等価回路において、トランジスタ１ａの負荷インピーダンスＺＬは、負荷抵抗２ａの抵抗値をＲ、容量ＣＬの容量値をＣ、インダクタ３ａのインダクタンス値をＬとすれば、次式で表される。
【００１０】
【数２】
2004186842.tif 000004
（２）式に表されるよう、差動対の負荷インピーダンスＺＬは、低周波領域ではＲとなり、図１１に示した一般的な差動増幅回路と変わらないが、高周波領域においては容量ＣＬにより低下する項とインダクタ３ａにより増加する項が存在するため、インダクタ３ａのインダクタンス値Ｌを適切な値とすることにより、回路の遮断周波数領域において回路利得を上昇させることが可能となる。
【００１１】
図１４に示した等価回路における周波数特性を図１５に示す。図１５はインダクタ３ａのインダクタンス値Ｌを変化させたときの、それぞれの周波数特性を示している。
【００１２】
図１５の特性図から、インダクタンス値Ｌが小さいときには遮断周波数が低く、インダクタンス値Ｌが大きくなるに従い遮断周波数が高くなっていることがわかる。しかし、インダクタンス値Ｌがある値以上になると、ピーキングが生じて帯域内利得の平坦性が損なわれていることが見て取れる。このピーキングが生じる直前のインダクタンス値、すなわち帯域内の平坦性が保たれ、かつ遮断周波数が最も高く高くなるときのインダクタンス値を、最適なインダクタンス値Ｌｂとすると、この値は、負荷抵抗２ａの抵抗値をＲ、容量ＣＬの容量値をＣとすると、次式により近似的に表すことができる。
【００１３】
【数３】
2004186842.tif 000005
式（３）にて表されるように、インダクタ３ａの最適なインダクタンス値Ｌｂは、負荷抵抗２ａの抵抗値Ｒの自乗と、容量ＣＬの容量値Ｃに比例する。
【００１４】
ここで、図１１及び図１３に示した従来技術の差動増幅回路における周波数特性を図１６に示す。
【００１５】
図１６は、図１１及び図１３の回路構成において、トランジスタ１ａ，１ｂ及び負荷抵抗２ａ，２ｂがそれぞれ同じ特性であった場合の周波数特性を示しており、点線ａはインダクタがない場合の回路の周波数特性を、実線ｂは最適なインダクタンス値を有するインダクタとした場合の回路の周波数特性をそれぞれ示している。
【００１６】
図１１及び図１３の回路におけるトランジスタ１ａ、１ｂ及び負荷抵抗２ａ，２ｂがそれぞれ同じ特性であった場合、低周波数領域での利得は一致する。
【００１７】
高周波数領域において、図１１の回路は（１）式で表したように容量ＣＬによって利得が低下し、ある遮断周波数を有する。一方、図１３の回路は（２）式で示したように容量ＣＬとインダクタ３ａまたは３ｂとの並列共振によって利得が上昇するため、図１１の回路と比較するとより高い遮断周波数を有することがわかる。
【００１８】
しかし、図１３に示した従来技術の差動増幅回路では、素子値の変動、特に負荷抵抗２ａ，２ｂの抵抗値の変動により、遮断周波数が大きく変化してしまうという欠点を有する。これは（３）式に示すように、最適なインダクタンス値が負荷抵抗の抵抗値の自乗に比例してしまうためである。図１３の差動増幅回路において、負荷抵抗２ａ，２ｂの抵抗値が増減した場合の周波数特性を図１７に示す。
【００１９】
図１７には３つの周波数特性が示されており、実線ａは抵抗値の変動がなくインダクタンス値が最適な値に設定された場合の周波数特性であり、点線ｂは抵抗値が増減した場合の周波数特性を、一点鎖線ｃは抵抗値が増加した場合の周波数特性を示している。点線ｂに示したように、負荷抵抗２ａ，２ｂの抵抗値が減少すると、低周波領域における回路利得が低下し、また（３）式により求まる最適なインダクタンス値より、インダクタ３ａ，３ｂのインダクタンス値が大きくなるため、遮断周波数は高くなるが、ピーキングが生じて利得の平坦性が損なわれる。
【００２０】
逆に一点鎖線ｃに着目すれば、負荷抵抗２ａ、２ｂの抵抗値が増加すると低周波領域における回路利得が上昇し、また（３）式により求まる最適なインダクタンス値より、インダクタ３ａ，３ｂのインダクタンス値が小さくなり、インダクタ３ａ，３ｂと容量ＣＬとの並列共振による帯域改善効果が少なくなり、遮断周波数は低くなる。
【００２１】
以上のように、図１３に示した従来技術の差動増幅回路では、負荷抵抗の抵抗値が変動した場合、その抵抗と直列に挿入されるインダクタの最適なインダクタンス値が変化するため、回路の遮断周波数が大きく変化してしまう。特に図１３の回路を半導体集積回路として用いる場合は、抵抗値の製造ばらつきが比較的大きいこと、インダクタ等の素子の入れ替えが困難なことから、必要とする遮断周波数が得られない、帯域内における利得の平坦性が得られないなどの問題が生じる。
【００２２】
また、図１１に示した一般的な差動増幅回路と比較し、より高い遮断周波数を実現した例として、特許第３１４７０９６号公報に示される技術について図１８を用いて説明する。
【００２３】
この公報記載の従来技術においては、インダクタ３ａ，３ｂを互いに逆位相で誘導結合させたことを特徴としており、その他の構成は図１３に示す従来技術と同じである。この回路例は、インダクタ３ａ，３ｂが誘導結合によって相互に補われるため、図１３のようにインダクタ３ａおよび３ｂをそれぞれ独立に設けた場合と比較して、インダクタンス値を小さく、すなわちインダクタの面積を小さくすることができることを特徴とする回路例である。差動増幅回路の一方のゲート回路における等価回路は図１４と同じとなるため、動作としては図１３の回路例と同一となる。つまり負荷抵抗２ａ，２ｂの抵抗値の変動による周波数特性の変化も図１３に示した従来技術の差動増幅回路と同じとなるので、動作の詳細説明は割愛する。
【００２４】
【発明が解決しようとする課題】
従来技術による抵抗とインダクタを負荷インピーダンスとして有する差動増幅回路においては、負荷抵抗の抵抗値が変動した場合、その抵抗と直列に挿入されたインダクタの最適インダクタンス値が変動するため、負荷抵抗の抵抗値が減少する場合にはピーキングを生じて遮断周波数が高くなり、また負荷抵抗の抵抗値が増加した場合には、回路の遮断周波数が大きく変化してしまうという課題を生じていた。
【００２５】
本発明の目的は、抵抗とインダクタを負荷インピーダンスとして用いた差動増幅回路において、抵抗値の変動により生じる遮断周波数、及び帯域内利得の変化を抑制することにある。
【００２６】
【特許文献１】
特開平２−２６１２１８号公報
【特許文献２】
特許第３１４７０９６号公報
【００２７】
【課題を解決するための手段】
これらの課題を鑑み、本発明の差動増幅回路は、ソースを共通接続し、ゲートを信号入力端子にそれぞれ接続した一対のトランジスタと、前記一対のトランジスタのドレインに一端をそれぞれ接続され、他端はそれぞれインダクタを介して正電源端子に接続された第一の負荷抵抗と、前記一対のトランジスタのソース共通接続点と負電源端子との間に接続される定電流源と、前記一対のトランジスタのドレインにそれぞれ接続される信号出力端子と、前記負荷抵抗と前記インダクタのそれぞれの接続点との間に接続される抵抗性インピーダンスとによって構成されることを特徴としている。
【００２８】
また本発明の別構成例では、上述の構成における前記第一の負荷抵抗が、一端が前記一対のトランジスタの両ドレインにそれぞれ接続され、他端が前記インダクタと抵抗性インピーダンスをそれぞれ介して正電源端子に接続されていることを特徴としている。
【００２９】
さらに本発明の差動増幅回路の別構成例では、前記抵抗性インピーダンスが第二の負荷抵抗で構成されることを特徴としている。
【００３０】
本発明のさらに他の構成例では、前記抵抗性インピーダンスが、可変抵抗および該可変抵抗の抵抗値を制御する可変抵抗制御手段により構成されることを特徴としている。
【００３１】
本発明の他の構成例では、前記抵抗性インピーダンスが、Ｐｃｈパストランジスタおよび該Ｐｃｈパストランジスタのゲート電位を制御するＰｃｈパストランジスタ制御手段により構成されることを特徴としている。
【００３２】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照して詳細に説明する。
【００３３】
図１に示す本発明の差動増幅回路は、ソースを共通接続し、ゲートを信号入力端子５ａ，５ｂにそれぞれ接続したトランジスタ対１ａ，１ｂと、トランジスタ対１ａ，１ｂのドレインに一端をそれぞれ接続し、他端をインダクタ３ａ，３ｂをそれぞれ介して正電源端子７に接続した負荷抵抗２ａ，２ｂと、トランジスタ対１ａ，２ａのソース共通接続点と負電源端子８との間に接続された定電流源４と、トランジスタ対１ａ，１ｂのドレインにそれぞれ接続された信号出力端子６ａ，６ｂと、負荷抵抗２ａとインダクタ３ａの接続点と負荷抵抗２ｂとインダクタ３ｂの接続点の間に接続された抵抗性インピーダンス９により構成される。
【００３４】
続いて、本発明の動作について、図１、図２および図３を参照して詳細に説明する
まず、図１においてトランジスタ１ａ，１ｂにより構成される差動対の負荷インピーダンスにつき、図２を用いて説明する。
【００３５】
図２は、図１に示した差動増幅回路の一方のゲート回路における等価回路であり、トランジスタ１ａにおける等価回路を例として示している。
【００３６】
ただし差動回路であるため、一対の中間に仮想の接地点があるものとすると、図２に示した抵抗性インピーダンス９のインピーダンス値は図１における抵抗性インピーダンス９のインピーダンス値の半値である。また図２において、容量ＣＬは配線など回路の浮遊容量を全て含む。
【００３７】
なお、図２の等価回路は、トランジスタ１ａの一方について示しているが、トランジスタ１ｂについても同じ等価回路となるため、説明は割愛する。
【００３８】
図２の等価回路においては、容量ＣＬと、インダクタ３ａ、および抵抗性インピーダンス９とが並列に挿入されているため、並列共振回路が構成される。
【００３９】
このときトランジスタ１ａの負荷インピーダンスＺＬは、負荷抵抗２ａの抵抗値をＲ、容量ＣＬの容量値をＣ、インダクタ３ａのインダクタンス値をＬ、抵抗性インピーダンス９のインピーダンス値をＺｒとすれば、次式で表される。
【００４０】
【数４】
2004186842.tif 000006
ここで、Ｚｌｒはインダクタ３ａと抵抗性インピーダンス９の合成インピーダンスであり、次式で表される。
【００４１】
【数５】
2004186842.tif 000007
（４）式および（５）式に表されるように、差動対の負荷インピーダンスＺＬは、低周波領域ではＲとなり、高周波領域においては容量ＣＬにより低下する項と、インダクタ３ａと抵抗性インピーダンス９の合成インピーダンスにより増加する項とが存在する。そのため、インダクタ３ａのインダクタンス値Ｌと抵抗性インピーダンス９のインピーダンス値Ｚｒを適切な値とすることにより、回路の遮断周波数領域において回路利得を上昇させることが可能となる。
【００４２】
ここで、図２に示した等価回路における周波数特性を図３に示す。図３には抵抗性インピーダンス９のインピーダンス値Ｚｒを変化させたときの周波数特性を示しており、図３中の実線ａはインピーダンス値Ｚｒが最適なインピーダンス値のときの周波数特性を、一点鎖線ｂはインピーダンス値Ｚｒが小さいときの周波数特性を、点線ｃはインピーダンス値Ｚｒが大きいときの周波数特性を示している。
【００４３】
インピーダンス値Ｚｒが十分小さく、ほぼ零に等しいときには、（５）式に示した合成インピーダンスＺｌｒがほぼ零となるため、（４）式より、高周波領域における負荷インピーダンスが容量ＣＬによって低下し、遮断周波数が低くなる。逆にインピーダンス値Ｚｒが十分大きく、ほぼ無視できるときには、（５）式に示した合成インピーダンスＺｌｒがほぼｊωＬとなるため、容量ＣＬとの並列共振によって遮断周波数が高くなり、ピーキングが生じる。
【００４４】
このように、抵抗性インピーダンス９のインピーダンス値が小さくなると、インダクタ３ａ，３ｂの影響が小さくなり、抵抗性インピーダンス９のインピーダンス値が大きくなると、インダクタ３ａ，３ｂの影響が大きくなる。したがって、負荷抵抗２ａ，２ｂの抵抗値の変動に合わせて、抵抗性インピーダンス９のインピーダンス値が変化する。すなわち負荷抵抗２ａ，２ｂの抵抗値が小さくなったときに、抵抗性インピーダンス９のインピーダンス値が小さくなり、逆に負荷抵抗２ａ，２ｂの抵抗値が大きくなったときに、抵抗性インピーダンス９のインピーダンス値が大きくなれば、抵抗性インピーダンス９がない従来技術の差動増幅回路と比較して、抵抗変動によって生じる遮断周波数、および帯域内利得の平坦性の変化を抑制することが可能となる。
【００４５】
また、図１に示した本発明の実施の形態は、素子数が最小となるように、差動増幅回路の負荷抵抗２ａ，２ｂとインダクタ３ａ，３ｂのそれぞれの接続点の間に抵抗性インピーダンス９を設けたが、図４に示すように、抵抗性インピーダンス９を、差動増幅回路の負荷抵抗２ａ，２ｂとインダクタ３ａ，３ｂのそれぞれの接続点と正電源端子７との間に独立して構成しても同じ効果が得られる。その理由は、図４に示した差動増幅回路の一方のゲート回路における等価回路は、図２に示すものと同じになるからである。ただし、図４の抵抗性インピーダンス９ａ，９ｂは、それぞれ独立して構成されているので、図２に示す抵抗性インピーダンスのインピーダンス値は、図４の抵抗性インピーダンス９ａまたは９ｂのインピーダンス値と同じ値となる。
【００４６】
したがって、図４のように抵抗性インピーダンス９ａ，９ｂを独立して設けた場合においても、負荷抵抗２ａ，２ｂの抵抗値の変動に合わせ抵抗性インピーダンス９ａ，９ｂのインピーダンス値が変化する。すなわち負荷抵抗２ａ，２ｂの抵抗値が小さくなったときは、抵抗性インピーダンス９ａ，９ｂのインピーダンス値が小さくなり、逆に負荷抵抗２ａ，２ｂの抵抗値が大きくなったときは、抵抗性インピーダンス９ａ，９ｂのインピーダンス値が大きくなるので、抵抗性インピーダンス９ａ，９ｂを持たない従来技術の差動増幅回路と比較して、抵抗変動によって生じる遮断周波数、および帯域内利得の平坦性の変化を抑制することが可能となる。
【００４７】
【実施例】
以下、本発明の第１実施例について図５を参照して詳細に説明する。
本発明の第１実施例の差動増幅回路は、ソースを共通接続し、ゲートを信号入力端子５ａ，５ｂにそれぞれ接続したトランジスタ対１ａ，１ｂと、このトランジスタ対１ａ，１ｂのドレインに一端をそれぞれ接続し、他端をインダクタ３ａ，３ｂをそれぞれ介して正電源端子７に接続した負荷抵抗２ａ，２ｂと、前記トランジスタ対１ａ，１ｂのソース共通接続点と負電源端子８との間に接続された定電流源４と、前記トランジスタ対１ａ，１ｂのドレインにそれぞれ接続された信号出力端子６ａ，６ｂと、前記負荷抵抗２ａと前記インダクタ３ａの接続点と、前記負荷抵抗２ｂと前記インダクタ３ｂの接続点とを結んで接続された抵抗１０により構成されている。
【００４８】
続いて本実施例の動作について、同じく図５を用いて説明する。
【００４９】
まず、トランジスタ対１ａ，１ｂにより構成される差動対の負荷インピーダンスについて説明する。
【００５０】
差動対を構成するトランジスタ１ａの負荷インピーダンスＺＬａは、負荷抵抗２ａの抵抗値をＲｒ、インダクタ３ａのインダクタンス値をＬ、抵抗１０の抵抗値を２＊Ｒｌとすれば、次式で表される。
【００５１】
【数６】
2004186842.tif 000008
ここで、Ｃは配線などトランジスタ１ａのドレインノードの全浮遊容量合計値、Ｚｌｒはインダクタ３ａと抵抗１０の半値との合成インピーダンスであり、これは次式で表される。
【００５２】
【数７】
2004186842.tif 000009
また、トランジスタ１ｂの負荷インピーダンスＺＬｂは、負荷抵抗２ｂの抵抗値を負荷抵抗２ａと同じＲｒ、インダクタ３ｂのインダクタンス値を３ａと同じＬとすれば、同一の式で表せるため説明は割愛する。
【００５３】
上述の（６）式および（７）式に表されるように、トランジスタ１ａ，１ｂの負荷インピーダンスＺＬａ，ＺＬｂは低周波数領域ではＲとなり、高周波数領域においては容量Ｃにより低下する項とインダクタ３ａと抵抗１０のインピーダンス値２＊Ｒｌにより増加する項の両方が存在するため、インダクタ３ａのインダクタンス値Ｌと抵抗１０のインピーダンス値２＊Ｒｌを適切な値にすることにより、回路の遮断周波数領域における回路利得を上昇させることが可能となる。
【００５４】
ここで、抵抗１０の抵抗値Ｒが十分に小さくほぼ零に等しい際には、（７）式に示された合成インピーダンスＺｌｒがほぼ零となり、（６）式より高周波数領域における負荷インピーダンスは低下し、遮断周波数が低くなる。逆に、抵抗１０の抵抗値Ｒが十分大きく、ほぼ無視できるときには、（７）式に示された合成インピーダンスＺｌｒはほぼｊωＬとなり、容量Ｃとの並列共振によって遮断周波数が高くなり、ピーキングを生ずる。このように、抵抗１０の抵抗値が小さくなるとインダクタ３ａ，３ｂの影響が小さくなり、抵抗値が大きくなるとインダクタ３ａ，３ｂの影響が大きくなる。
【００５５】
このように、負荷抵抗２ａ，２ｂの抵抗値が小さくなり、最適なインダクタンス値よりインダクタ３ａの値が大きくなったとき、抵抗１０の抵抗値が負荷抵抗２ａ，２ｂと同様に小さくなれば、実効的なインダクタンス値が小さくなり、周波数特性の変化を抑制することができる。逆に負荷抵抗２ａ，２ｂの抵抗値が大きくなり、最適なインダクタンス値よりインダクタ３ａ，３ｂの値が小さくなったとき、抵抗１０の抵抗値が負荷抵抗２ａ，２ｂと同様に大きくなれば、実効的なインダクタンス値は大きくなるため、抵抗１０を持たない従来技術の差動増幅回路と比較して、抵抗変動によって生じる遮断周波数、および帯域内利得の平坦性の変化を抑制することが可能となる。
【００５６】
次に、本発明の第２実施例について図面を参照して詳細に説明する。
図６に示すとおり、本発明の第２実施例における差動増幅回路は、ソースを共通接続し、ゲートを信号入力端子５ａ，５ｂにそれぞれ接続したトランジスタ対１ａ，１ｂと、前記トランジスタ対１ａ，１ｂのドレインに一端をそれぞれ接続し、他端をインダクタ３ａ，３ｂをそれぞれ介して正電源端子７に接続した負荷抵抗２ａ，２ｂと、前記トランジスタ対１ａ，１ｂのソース共通接続点と負電源端子８との間に接続された定電流源４と、前記トランジスタ対１ａ，１ｂのドレインにそれぞれ接続された信号出力端子６ａ，６ｂと、前記負荷抵抗２ａと前記インダクタ３ａの接続点と、前記負荷抵抗２ｂと前記インダクタ３ｂの接続点との間に接続される抵抗性可変インピーダンス１１と、前記抵抗性可変インピーダンス１１のインピーダンス値を制御する制御電圧入力端子により構成されている。本実施例を一言で言えば、図１に示す抵抗性インピーダンス９が抵抗性可変インピーダンス１１に置き換わり、抵抗性可変インピーダンス１１のインピーダンス値を制御電圧入力端子１２に印可する制御電圧の電位により制御する構成としたことを特徴としており、その他の構成は図１と同様である。
【００５７】
続いてこの第２実施例の動作について説明する。図１に示した本発明の第１の実施形態と同様に、抵抗性可変インピーダンス１１のインピーダンス値が十分に小さく、ほぼ零に等しいときには、インダクタ３ａ，３ｂの影響がほとんどなくなり、回路の周波数特性における遮断周波数は低くなる。逆に、抵抗性可変インピーダンス１１のインピーダンス値が十分に大きく、ほぼ無視できるときには、回路の周波数特性における遮断周波数は高くなり、ピーキングを生ずることとなる。
【００５８】
このような場合において、負荷抵抗２ａ、２ｂの抵抗値の変動に応じ、抵抗性可変インピーダンス１１のインピーダンス値を、制御電圧入力端子１２に印可する制御電圧の電位により適宜変化させることにより、抵抗変動によって生ずる遮断周波数、および帯域内利得の平坦性の変化を補正する。
【００５９】
次に本発明の第３実施例について図面を参照して詳細に説明する。図７に示すとおり、本発明の差動増幅回路の第３実施例は、ソースを共通接続し、ゲートを信号入力端子５ａ，５ｂにそれぞれ接続したトランジスタ対１ａ，１ｂと、前記トランジスタ対１ａ，１ｂのドレインに一端をそれぞれ接続し、他端をインダクタ３ａ，３ｂをそれぞれ介して正電源端子７に接続した負荷抵抗２ａ，２ｂと、前記トランジスタ対１ａ，１ｂのソース共通接続点と負電源端子８との間に接続された定電流源４と、前記トランジスタ対１ａ，１ｂのドレインにそれぞれ接続された信号出力端子６ａ，６ｂと、前記負荷抵抗２ａと前記インダクタ３ａの接続点と、前記負荷抵抗２ｂと前記インダクタ３ｂの接続点との間に接続された可変抵抗１３と、前記可変抵抗１３の抵抗値を制御する制御電圧入力端子１２により構成されている。
【００６０】
続いて、本発明の第３実施例の動作について、図７、図８および図９を参照して説明する。
【００６１】
図７に示す本発明の第３実施例の構成は、図５に示した本発明の第１実施例の構成において、負荷抵抗２ａ，２ｂとインダクタ３ａ，３ｂそれぞれの接続点間の抵抗１０を可変抵抗１３に置き換え、可変抵抗１３の抵抗値を制御電圧入力端子１２より印可される制御電圧の電位により制御する構成となっているが、その他の構成は第１実施例と同様である。
【００６２】
つまり、第１実施例と同様に可変抵抗１３の抵抗値が十分小さく、ほぼ零に等しいときは、負荷抵抗２ａ，２ｂとインダクタ３ａ，３ｂの影響がなくなり、回路の周波数特性における遮断周波数が低くなる。
【００６３】
したがって、図７に示した本発明の第３実施例において、負荷抵抗２ａ，２ｂの抵抗値の変動に応じて、可変抵抗１３の抵抗値を、制御電圧入力端子１２に印可する制御電圧の電位により変化させる。すなわち負荷抵抗２ａ，２ｂの抵抗値が小さくなったときは、可変抵抗１３の抵抗値が小さくなるように制御電圧の電位を調整し、逆に負荷抵抗２ａ，２ｂの抵抗値が大きくなったときは、可変抵抗１３の抵抗値が大きくなるように制御電圧の電位を調整すれば、抵抗変動によって生じる遮断周波数、および帯域内利得の平坦性の変化を補正することが可能となる。
【００６４】
ここで図７に示した本発明の第３実施例の回路における周波数特性を図８および図９に示す。図８には、負荷抵抗２ａ，２ｂの抵抗値に変動がなく、帯域内利得の平坦性が保たれ、かつ遮断周波数が最も高くなるように、制御電圧入力端子１２に入力される制御電圧の電位が調整された場合の周波数特性（実線Ａ）と、負荷抵抗２ａ，２ｂの抵抗値が小さくなり、かつ制御電圧の電位を調整していない場合の周波数特性（点線Ｂ）と、負荷抵抗２ａ，２ｂの抵抗値が小さくなり、かつ制御電圧の電位を可変抵抗１３の抵抗値が小さくなるように調整した場合の周波数特性（実線Ｂ‘）を各々示している。点線Ｂの場合、負荷抵抗２ａ，２ｂの抵抗値が小さくなり、制御電圧入力端子１２に入力する制御電圧を調整していない場合には、図１３に示した従来技術の差動増幅回路と同様に、遮断周波数は高くなるが、帯域内利得の平坦性が損なわれる。
【００６５】
一方、負荷抵抗２ａ，２ｂの抵抗値が小さくなり、制御電圧入力端子１２に入力する制御電圧を、可抵抗１３の抵抗値が小さくなるように調整した場合は、インダクタ３ａ，３ｂの影響が小さくなり、遮断周波数を下げ、抵抗変動がない実線Ａの周波数と同じ遮断周波数を有し、かつ帯域内利得の平坦性を保つことができる。
【００６６】
また図９には、負荷抵抗２ａ，２ｂの抵抗値に変動がなく、帯域内利得の平坦性が保たれ、かつ遮断周波数が最も高くなるように、制御電圧入力端子１２に入力する制御電圧の電位が調整された場合の周波数特性（実線Ａ）と、負荷抵抗２ａ，２ｂの抵抗値が大きくなり、かつ制御電圧の電位を調整していない場合の周波数特性（点線Ｃ）と、負荷抵抗２ａ，２ｂの抵抗値が大きくなり、かつ制御電圧の電位を可変抵抗１３の抵抗値が大きくなるように調整した場合の周波数特性（実線Ｃ‘）を示している。
【００６７】
図９中の点線Ｃに示すように、負荷抵抗２ａ，２ｂの抵抗値が大きくなり、制御電圧入力端子１２に入力する制御電圧の電位を調整していない場合には、図１３に示した従来技術の差動増幅回路と同様に、遮断周波数が低くなり、場合によっては必要とする遮断周波数が得られなくなる。一方、負荷抵抗２ａ，２ｂの抵抗値が大きくなり、制御電圧入力端子１２に入力する制御電圧を、可変抵抗１３の抵抗値が大きくなるように調整した場合は、インダクタ３ａ，３ｂの影響が大きくなり、遮断周波数を上げ、抵抗変動がない図９中の実線Ａの周波数特性と同じ遮断周波数を得ることが可能となる。
【００６８】
以上説明してきたように、本発明の第３実施例においては、負荷抵抗２ａ，２ｂの抵抗値の変動に応じて、可変抵抗１３の抵抗値を制御電圧入力端子１２に印可する制御電圧の電位によって変化させることによって、抵抗変動によって生ずる遮断周波数および帯域内利得の平坦性の変化を補正することが可能となる。したがって、可変抵抗１３の抵抗値は、制御電圧入力端子１２に印可する電位によって独立に制御できるため、負荷抵抗２ａ，２ｂの抵抗値と可変抵抗１３の抵抗値は、同等の変動でなくとも、遮断周波数、および帯域内利得の平坦性の変化を補正することが可能となる。
【００６９】
さらに、図１０を参照して本発明の第４実施例につき詳細に説明する。
【００７０】
この第４実施例の差動増幅回路は、ソースを共通接続し、ゲートを信号入力端子５ａ，５ｂにそれぞれ接続したトランジスタ対１ａ，１ｂと、前記トランジスタ対１ａ，１ｂのドレインに一端をそれぞれ接続し、他端をインダクタ３ａ，３ｂをそれぞれ介して正電源端子７に接続した負荷抵抗２ａ，２ｂと、前記トランジスタ対１ａ，１ｂのソース共通接続点と負電源端子８との間に接続された定電流源４と、前記トランジスタ対（１ａ，１ｂ）のドレインにそれぞれ接続された信号出力端子６ａ，６ｂと、前記負荷抵抗２ａと前記インダクタンス３ａの接続点と、前記負荷抵抗２ｂと前記インダクタンス３ｂの接続点との間に接続されたＰｃｈパストランジスタ１４と、前記Ｐｃｈパストランジスタ１４のゲート電位を制御する制御電圧入力端子１２により構成されている。
【００７１】
続いてこの第４実施例の動作について説明する。
【００７２】
図１０に示す本実施例の構成は、図７に示した本発明の第３実施例における可変抵抗１３をＰｃｈパストランジスタ１４に変更し、Ｐｃｈパストランジスタ１４のゲート電位を制御電圧入力端子１２に印可する制御電圧の電位によって制御する構成となっており、その他の構成は第３実施例と同じである。
【００７３】
ここで、Ｐｃｈパストランジスタ１４について説明する。制御電圧入力端子１２に入力される制御電圧の電位が高く、Ｐｃｈパストランジスタ１４のゲート〜ソース間電圧が、しきい電圧：ＶＴより小さい場合、Ｐｃｈパストランジスタ１４はオフ状態となり、ソース〜ドレイン間抵抗は大きくなる。逆に制御電圧入力端子１２に入力される制御電圧の電位が低く、Ｐｃｈパストランジスタ１４のゲート〜ソース間電圧が、しきい電圧：ＶＴより大きい場合、Ｐｃｈパストランジスタ１４はオン状態となり、ソース〜ドレイン間抵抗は小さくなる。
【００７４】
このように、Ｐｃｈパストランジスタ１４のソース〜ドレイン間抵抗は、制御電圧入力端子１２に入力される電位によって変化するため、可変抵抗としての役割を果たす。したがって、図７に示した本発明の第３実施例と同様に、負荷抵抗２ａ，２ｂの抵抗値の変動に応じて、Ｐｃｈパストランジスタ１４のソース〜ドレイン間抵抗を、制御電圧入力端子１２に印可する制御電圧の電位によって変化させる。すなわち負荷抵抗２ａ，２ｂの抵抗値が小さくなったときに、Ｐｃｈパストランジスタ１４のソース〜ドレイン間抵抗が大きくなるように制御電圧の電位を調整すれば、抵抗変動によって生じる遮断周波数、および帯域内利得の平坦性の変化を補正することが可能となる。
【００７５】
【発明の効果】
以上説明してきたように本発明の差動増幅回路は、負荷インピーダンスを構成するインダクタと並列に抵抗性インピーダンスが接続されているため、この値を変化させることによりインダクタと配線などの浮遊要領との並列共振における共振周波数、および回路利得のピーキング量を任意に変化させることができる。よって、抵抗変動による周波数特性の遮断周波数、および帯域内利得の平坦性の変化を抑制という効果を奏する。
【図面の簡単な説明】
【図１】本発明の差動増幅回路の実施形態を示す構成図である。
【図２】図１の差動増幅回路の一方のゲート回路における等価回路を示す回路図である。
【図３】図２の等価回路の周波数特性を示す特性図である。
【図４】本発明の他の実施形態を示す構成図である。
【図５】本発明の第１実施例を示す回路図である。
【図６】本発明の第２実施例を示す回路図である。
【図７】本発明の第３実施例を示す回路図である。
【図８】図７に示す回路において、負荷抵抗が小さくなったときの周波数特性を示す特性図である。
【図９】図７に示す回路において、負荷抵抗が大きくなったときの周波数特性を示す特性図である。
【図１０】本発明の第４実施例を示す図である。
【図１１】一般的な差動増幅回路を示す回路図である。
【図１２】図１１に示す回路の一方のゲート回路における等価回路を示す回路図である。
【図１３】従来技術の差動増幅回路を示す回路図である。
【図１４】図１３に示す回路の一方のゲート回路における等価回路を示す図である。
【図１５】図１４に示す等価回路の周波数特性を示す特性図である。
【図１６】図１１および図１３に示す回路の周波数特性を示す特性図である。
【図１７】図１３に示す回路において、負荷抵抗が変動した場合の周波数特性を示す特性図である。
【図１８】従来技術の他の差動増幅回路を示す回路図である。
【符号の説明】
１ａ，１ｂ    トランジスタ
２ａ，２ｂ    負荷抵抗
３ａ，３ｂ    インダクタ
４    定電流源
５ａ，５ｂ    信号入力端子
６ａ，６ｂ    信号出力端子
７    正電源端子
８    負電源端子
９    抵抗性インピーダンス
１０    抵抗
１１    抵抗性可変インピーダンス
１２    制御電圧入力端子
１３    可変抵抗
１４    Ｐｃｈパストランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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