(57)【要約】【課題】化合物半導体基板上に順次積層して形成された化合物半導体層と、前記化合物半導体層上にゲート電極、ソース電極、及びドレイン電極を備えた電界効果型トランジスタにおいて、高耐圧かつ信頼性に優れる高速・高周波の化合物半導体装置を容易かつ再現性良く作製することが困難であった。【解決手段】前記電界効果型トランジスタの上方から見て、能動層領域上にゲート電極を環状に形成し、前記環状の形状を有するゲート電極の内側・外側にソース・ドレイン電極またはドレイン・ソース電極を形成することにより達成される。【選択図】  図１
2004241471.tif 000002
【特許請求の範囲】
【請求項１】
化合物半導体基板と、この化合物半導体基板上に形成された化合物半導体層と、前記化合物半導体層の上部に少なくともゲート電極、ソース電極、及びドレイン電極とを有し、前記ゲート電極は前記化合物半導体基板の主面に、その内部に電極層を有さない凹形状領域を有し、前記ゲート電極の凹形状領域内部の電極層を有さない領域にソース電極又はドレイン電極を有し、前記ソース電極又はドレイン電極と前記ゲート電極を挟んでドレイン電極又はソース電極を有することを特徴とする化合物半導体装置。
【請求項２】
前記ゲート電極は、ショットキ接合型ゲート電極であることを特徴とする請求項１に記載の化合物半導体装置。
【請求項３】
前記ゲート電極は、Ｐ型の導電型を有する半導体層と、前記Ｐ型の導電型を有する半導体層上に設けられ且つ前記Ｐ型の導電型を有する半導体層とオーミック接続する金属層とによって構成された半導体接合型ゲート電極であることを特徴とする請求項１に記載の化合物半導体装置。
【請求項４】
前記化合物半導体層は、ＩＩＩ−Ｖ族化合物半導体層からなることを特徴とする請求項１に記載の化合物半導体装置。
【請求項５】
前記化合物半導体層は、ＩＩＩ族窒化物半導体層を有することを特徴とする請求項１に記載の化合物半導体装置。
【請求項６】
化合物半導体基板と、この化合物半導体基板上に形成された化合物半導体層と、前記化合物半導体層の上部に少なくともゲート電極、ソース電極、及びドレイン電極とを有し、前記ゲート電極は前記化合物半導体基板の主面にその内部に電極層を有さない凹形状領域を有し、前記ゲート電極の内部の電極層を有さない領域にソース電極又はドレイン電極を有し、前記ゲート電極の外部領域にドレイン電極又はソース電極を有することを特徴とする化合物半導体装置が、マイクロ波集積回路に搭載されていることを特徴とする半導体装置。
【請求項７】
電圧可変発振器と、送信用端子と、前記電圧可変発振器と前記送信用端子の間に接続された増幅器と、受信用端子と、前記電圧可変発振器と前記受信用端子の間に接続された受信器と、前記受信器のミクサの中間周波数信号の端子を有し、前記電圧可変発振器、前記増幅器及び前記受信器は請求項６に記載のマイクロ波集積回路で構成されていることを特徴とする高周波モジュール。
【請求項８】
化合物半導体基体上に、化合物半導体層とショットキ接続し且つその内部に電極層を有さない凹形状領域を有するゲート電極を形成する工程と、
前記ゲート電極の凹形状領域の内部領域にソース電極又はドレイン電極を形成する工程と、
前記ゲート電極の凹形状領域の外部にドレイン電極又はソース電極を形成する工程とを少なくとも備えたことを特徴とする化合物半導体装置の製造方法。
【請求項９】
前記ゲート電極がショットキ接合型ゲート電極であることを特徴とする請求項８に記載の化合物半導体装置の製造方法。
【請求項１０】
基板表面にＰ型の導電型を有する半導体層が設けられている化合物半導体基体上に、前記Ｐ型の導電型を有する半導体層とオーミック接続し且つその内部に電極層を有さない凹形状領域を有する金属パターンを形成する工程と、
前記Ｐ型の導電型を有する半導体層の内の不要な領域を除去して、前記金属パターンと前記Ｐ型の導電型を有する半導体層との積層構造による接合型ゲート電極を形成する工程と、
前記凹形状領域を有する接合型ゲート電極の且つ前記凹形状領域の内側にソース電極又はドレイン電極を形成する工程と、前記半導体接合型ゲート電極の前記凹形状領域の外側にドレイン電極又はソース電極を形成する工程とを少なくとも有することを特徴とする化合物半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、化合物半導体基板上に順次積層して形成された化合物半導体層と、前記化合物半導体層上にゲート電極、ソース電極、及びドレイン電極とを備えた化合物半導体装置とその製造方法に関するものである。更には、本発明は、マイクロ波集積回路、およびこれを搭載した高周波モジュールに関するものである。
【０００２】
【従来の技術】
ＧａＡｓやＩｎＰ等の化合物半導体を用いた電界効果トランジスタの一つとして、例えば高電子移動度トランジスタ（ＨＥＭＴ）が知られている。
【０００３】
これは、ノンドープのチャネル層と、このチャネル層よりもバンドギャップが広く且つ不純物がドープされた電子供給層とのヘテロ接合を利用するものである。即ち、ＨＥＭＴは、このヘテロ接合によって形成された二次元電子ガスを、ノンドープのチャネル層で走行させることにより、チャネル層がドーピングされた通常の電界効果トランジスタよりも高速性能が得られるものである。
【０００４】
これまでに、ＡｌＧａＡｓ／ＧａＡｓ系、ＡｌＧａＡｓ／ＩｎＧａＡｓ系等の高電子移動度トランジスタ（ＨＥＭＴ）が開発・製品化されている。そして、これらを搭載したパワーモジュール、高周波モジュール等がすでに実用化されている。しかし、更なる高性能化と高周波化に対応するため、ＧａＡｓよりも電子移動度の高いＩｎＰに格子整合するＩｎＡｌＡｓ／ＩｎＧａＡｓ系ＨＥＭＴの開発も進められてきている。
【０００５】
これらのＨＥＭＴでは、一般にショットキ接合型ゲートが用いられている。従って、高耐圧なＨＥＭＴを作製するためには、ゲート電極に逆方向バイアスをかけた時のゲート−ソース間、ゲート−ドレイン間のリーク電流の低減が大きな鍵となる。
【０００６】
これまでのＡｌＧａＡｓ／ＧａＡｓ系、ＡｌＧａＡｓ／ＩｎＧａＡｓ系ＨＥＭＴの場合、ゲート電極はバンドギャップの広いＡｌＧａＡｓ層上に形成されている。この為、Ｐｔ等の仕事関数の大きい金属を半導体と接合させることによって、比較的高いショットキ障壁高さφｂ（〜０．９ｅＶ）が得られ、この効果によってリーク電流自体も小さく抑えることが可能であった。
【０００７】
しかしながら、ＩｎＡｌＡｓ／ＩｎＧａＡｓ系ＨＥＭＴの場合、ゲート電極はＩｎＰと格子整合する半導体材料の中において比較的バンドギャップの広いＩｎＡｌＡｓ上に形成される。従って、ＩｎＡｌＡｓのバンドギャップはＧａＡｓに格子整合するＡｌＧａＡｓのそれよりも小さいため、同一金属を前記それぞれの半導体上に形成すると、φｂはＩｎＡｌＡｓ上の方が圧倒的に小さくなる。この為、ゲートリーク電流の増大を招く要因となっている。
【０００８】
このような問題を解決するため、ゲート電極を従来のショットキ接合ゲートにかえて、半導体層によるＰＮ接合ゲートを用いる方法が示されている。
【０００９】
例えば、次の方法が知られている（特許文献１）。ＩＩＩ−Ｖ族系化合物半導体を積層して形成するＦＥＴの形成方法において、活性層となる層上に、Ｐ型ＡｌＡｓ層を形成し、このＰ型ＡｌＡｓ層上にＰ型半導体コンタクト（例えば、Ｐ型ＩｎＧａＡｓ）層及びゲート電極用メタルを積層する。このゲート電極用メタル電極をパターニングし、更に、クエン酸活性水をエッチング液として用いて、前記メタル電極をマスクとして、前記Ｐ型半導体コンタクト（Ｐ型ＩｎＧａＡｓ）層をエッチングして接合型ゲート電極を形成する。
【００１０】
特許文献１によれば、この時、Ｐ型ＡｌＡｓ層の膜厚は２０ｎｍであり、クエン酸活性水によって、Ｐ型ＡｌＡｓ層はエッチングされない。この為、この方法によれば、ゲート幅（ゲート長）を短縮することが容易になり、素子の高速化を実現できると記載されている。
【００１１】
又、その他の方法として、次の方法も報告されている（特許文献２）。エンハンスメント型ＪＦＥＴを実現するために、歪整合するシュードモルフィック（Ｐｓｅｕｄｏｍｏｒｐｈｉｃ）構造の、膜厚１５ｎｍ程度であるＡｌＧａＡｓ層を、ＰＮ接合部に挿入する。そして、素子の活性層を前記ＡｌＧａＡｓ層で保護する方法である。
【００１２】
【特許文献１】
特開平５‐１４４８４８号公報（要約、図１）
【特許文献２】
特開平８‐１９１１４４号公報（要約、図１）
【００１３】
【発明が解決しようとする課題】
従来技術で述べたような電界効果型トランジスタは、ＭＢＥ法やＭＯＣＶＤ法などによるエピタキシャル成長層を用いて半導体デバイスを作製している。そして、所望のサイズでトランジスタを作製するために、不要なエピタキシャル成長層をエッチングにより除去して、所望のサイズの能動層領域のみを残すメサ型構造を採用している。
【００１４】
このメサ型構造を用いて作製した一般的なショットキ接合ゲートによる電界効果型トランジスタの概略図の例を図２に示す。図２（ａ）はその上面図、図２（ｂ）は図２（ａ）の線２２での断面図である。
【００１５】
この構造では、ゲート電極１００の金属層は、ソース電極１０１とドレイン電極１０２との間の能動層領域１０４上と、能動層領域以外の領域、即ち不要な半導体層を除去することによって発生したエッチング側面、及びエッチングにより露出した面上に直接接触する形で形成されている。この為、ゲート電極金属１００がエッチング側面に露出したトランジスタのチャネル層や高濃度ドーピングされたキャリア供給層１０４に直接接触してしまう。図２には、この接触部位を１０５として示した。この部分でゲートリーク電流が発生し、結果として素子の耐圧低下を招く要因となっていた。尚、図２において、符号１１０は半導体来基体、１０４はチャネル或いはキャリア供給層を示す。
【００１６】
特に、バンドギャップの狭いＩｎＧａＡｓ等のＩｎが含まれる化合物半導体材料を用いて作製したデバイスは、ＧａＡｓ、ＡｌＧａＡｓ等を用いて作製したデバイスに比べて、前記ゲート電極金属が前記エッチング側面に接触することによる影響は極めて大きい。この為、素子がピンチオフしない等の難点が生じ、正常にＦＥＴ動作する素子さえも作製することが困難であった。
【００１７】
この問題を解決するため、段差部を絶縁膜によって被覆、平坦化して、化合物半導体側面を露出させない方法もあるが、作製プロセスが長大となる。こうした工程増に加えて、各プロセスにおいて生じる面内ばらつきの影響によって、理想的な形状を有する素子の作製歩留まりは１５％以下と極めて低かった。
【００１８】
以上のことから、高耐圧・高信頼の化合物半導体素子を歩留まり良く作製することが極めて困難であり、高性能なマイクロ波集積回路、及び高周波モジュールを提供することが出来なかった。
【００１９】
本発明の目的は、前記従来技術における問題を考慮してなされたものである。本発明は、化合物半導体基板上に順次積層して形成された化合物半導体層と、ゲート電極、ソース電極、及びドレイン電極とを備えた電界効果型トランジスタの構造であっても、高耐圧かつ信頼性に優れる高速・高周波の化合物半導体装置とその製造方法を提供するものである。
【００２０】
本発明は、更には、マイクロ波集積回路、及びこれを搭載した高周波モジュールを提供することである。
【００２１】
【課題を解決するための手段】
化合物半導体基板上に順次積層して形成された化合物半導体層と、前記化合物半導体層上にゲート電極、ソース電極、及びドレイン電極を備えた電界効果型トランジスタにおいて、素子の結晶成長用基板の上方から見て、能動層領域上にゲート電極を、その内部に電極層を有さない凹形状領域を有する形状に形成し、前記環状のゲート電極の内側にはソース電極を設け、前記環状のゲート電極の外周部にドレイン電極を設けた素子構造を形成することにより達成される。尚、その内部に電極層を有さない凹形状領域を有する形状の代表的な形状は環状である。ここで、本願明細書における「環状」の用語は、慣用的な用語として直線部分を有しても輪状をなす形状をも含むものとする。
【００２２】
前記環状ゲート電極の内側及び外周部に形成したソース電極、及びドレイン電極の配置は、逆になった場合でも全く問題はない。
【００２３】
この時、ゲート電極と上層配線とを電気的に繋ぐゲートパッド部も能動層領域上に形成されるため、素子容量が増加する傾向を示す。この対応として、ゲートパッド部自体の面積を十分に小さくすれば素子容量の増加を低減することができる。従って、この問題は、本発明により作製した素子を搭載したＭＭＩＣ等の高周波特性に対して殆ど影響を与えることは無い。
【００２４】
【発明の実施の形態】
先ず、本発明の代表例を例示する。本発明をもとに、図１に示すような、環状の形状を有するショットキ接合ゲートを用いたＩｎ含有半導体による電界効果型トランジスタ（ＨＥＭＴ）を作製した。ゲート電極は、Ｐｔ／Ｔｉ／Ｐｔ／Ａｕ電極、ゲート長は１．０μｍ、ゲート幅は２５０μｍである。図１の例では、ＩｎＰ基板１０上に、アンドープＩｎＧａＡｓのバッファ層１１、アンドープＩｎＧａＡＳのチャネル層１２、アンドープＩｎＡｌＡｓのスペーサ層１３、ｎ型ＩｎＡｌＡｓの電子供給層１４、アンドープＩｎＡｌＡｓのスペーサ層１５及びアンドープＩｎＰのストッパ層１６が積層されている。そして、この上部に、環状のゲート電極１００、その内側にソース電極１０１、及び外側にドレイン電極１０２が配置される。これら電極の平面配置が図１の（ａ）に示される。
【００２５】
この素子のゲート電極とその外周部に設けたドレイン電極との間のダイオード特性を評価した結果、６．５Ｖ程度にまで増大することが判明した。
【００２６】
図３に示すように、図１の例と同じ構造の結晶を用いて作製した従来構造の電界効果型トランジスタ（ＨＥＭＴ）のダイオード特性は、逆方向耐圧は２．０Ｖ以下であった。尚、この場合、ゲート電極はＰｔ／Ｔｉ／Ｐｔ／Ａｕ電極、ゲート長は１．０μｍ、ゲート幅は２５０μｍを用いた例である。
【００２７】
図３の例においても、ＩｎＰ基板１０上に図１と同様の各半導体層が積層されている。そして、図３の例ではトランジスタを構成する領域がメサ状に形成されている。そして、アンドープＩｎＰのストッパ層１６上にゲート電極１００を中央にして左右にソース電極１０１、ドレイン電極１０２が配置されている。ゲート電極１００にはゲートパッド部１０３が延在して設けられている。図３の（ａ）は平面図、図３の（ｂ）は図３の（ａ）の線３−３での断面図である。
【００２８】
更に、前記のゲート電極をショットキ接合型ゲートに変えて、下からＰ型ＩｎＡｌＡｓ（ドーパント＝カーボン、キャリア濃度＝２．０×１０１９ｃｍ−３、膜厚＝５０ｎｍ）／［Ｐｔ／Ｔｉ／Ｐｔ／Ａｕ］電極の積層構造からなる半導体接合型ゲートにすると、逆方向耐圧８．０Ｖを越える逆方向耐圧と、更に良好な耐圧特性を示した。この半導体接合型ゲートを従来構造のＨＥＭＴ素子に適用した場合では、逆方向耐圧は１．０Ｖを越えず、ショットキ接合ゲートよりもさらに低い耐圧しか得られていなかった。
【００２９】
本発明の素子構造によれば、素子のサイズを規定するメサ構造を必要としないことから、従来よりも極めて簡便かつ少ないプロセス工程で作製できる。更に、従来構造で必ず生じていた寄生的なゲート耐圧低下を防止できる。従って、本発明によれば、高耐圧かつ信頼性に優れる高速・高周波の化合物半導体装置を極めて容易に作製できる。
【００３０】
＜実施の形態１＞
本発明を前述したショットキ接合ゲート電極によるＩｎＡｌＡｓ／ＩｎＧａＡｓ  ＨＥＭＴに適用した第１の実施例を、図４を用いて説明する。図４の（ａ）は平面図、図４の（ｂ）は図４の（ａ）における線４−４での断面図である。
【００３１】
通例のＭＢＥ法を用いて、半絶縁性ＩｎＰ基板１０上に、膜厚５００ｎｍのアンドープＩｎＡｌＡｓ層１１、膜厚２０ｎｍのアンドープＩｎＧａＡｓチャネル層１２、膜厚５ｎｍのアンドープＩｎＡｌＡｓ層スペーサ１３、Ｓｉをドーパントとして含むキャリア濃度５×１０１８ｃｍ−３、膜厚２０ｎｍのｎ型ＩｎＡｌＡｓキャリア供給層１４、膜厚１０ｎｍのアンドープＩｎＡｌＡｓスペーサ層１５、膜厚１０ｎｍのアンドープＩｎＰストッパ層１６、膜厚５０ｎｍのｎ型ＩｎＧａＡｓコンタクト層（Ｓｉドープ、キャリア濃度：３×１０１９ｃｍ−３）１７を順次積層して成長する。
【００３２】
次に、周知のホトリソグラフィ技術を用いて、基板の上方から見て環状の形状を有する所望のゲート金属被着領域を開口する。
【００３３】
燐酸系水溶液（燐酸と過酸化水素とＨ２Ｏの混合液）を用いて、前記開口領域のｎ型ＩｎＧａＡｓコンタクト層１７のみを除去して、アンドープＩｎＰストッパ層１６を露出させる。
【００３４】
この後、通例のリフトオフ法によって、ゲート電極１８を形成する。ゲート金属はＰｔ／Ｔｉ／Ｐｔ／Ａｕの金属積層で、周知の電子ビーム蒸着法を用いて十分である。こうして、アンドープＩｎＰストッパ層１６上に基板の上方から見て環状の形状を有するゲート電極１８を形成する。図４（ａ）の符号２０の部分はゲート電極パッド部である。
【００３５】
次に、周知のホトリソグラフィ技術を用いて、ｎ型ＩｎＧａＡｓコンタクト層１７上で且つ前記環状の形状を有するゲート電極の内側及び外周部の所望のソース・ドレイン電極形成位領域を開口する。
【００３６】
この後、周知の金属被着法とリフトオフ技術によりソース及びドレイン電極１９、１９’を形成する。即ち、基体に所望形状のフォトレジスト膜を形成する。そして、この上部に、基板の方から順次ＡｕＧｅ／Ｎｉ／Ｔｉ／Ｐｔ／Ａｕなる積層のオーミック金属膜を被着する。そして、前記フォトレジスト膜を除去、即ち、リフトオフして、電極金属パターンを形成する。そして、３００℃、１０分間程度の熱処理を施して、半導体層と金属膜をアロイ化（合金化）させてソース及びドレイン電極１９、１９’を形成する。
【００３７】
こうして、図４に示す構造を有するショットキ接合ゲート型ＩｎＡｌＡｓ／ＩｎＧａＡｓ  ＨＥＭＴが完成する。
【００３８】
本実施例で作製したＨＥＭＴ素子は、本発明の効果を反映して良好なピンチオフ特性を示した上、ゲート耐圧６．０Ｖ以上という極めて良好な特性を示した。
【００３９】
以上の実施例では、ＩｎＰ基板上に成長したＩｎ含有半導体によるＨＥＭＴ素子に適用した場合について述べたが、この他ＧａＡｓと格子整合する半導体材料を用いたＨＥＭＴ素子に適用しても良いことは言うまでも無い。
【００４０】
ショットキ接合型ゲート電極としてＰｔ／Ｔｉ／Ｐｔ／Ａｕ積層電極を用いた場合について述べたが、この他ＷＳｉ等の単層膜や、その他の金属による多層膜を用いても良いことは言うまでも無い。
【００４１】
以上の実施例ではショットキ接合型ゲートを用いた場合について述べたが、半導体によるＰＮ接合ゲートを用いても良いことは言うまでも無い。
ソース・ドレイン電極としてＡｕＧｅ／Ｎｉ／Ｔｉ／Ｐｔ／Ａｕ電極を用いた場合について述べたが、この他Ｔｉ／Ｐｔ／ＡｕやＭｏ／Ａｕ等の高濃度にドープされたｎ型ＩｎＧａＡｓ層に対して十分に低抵抗なオーミック特性が得られる電極構造を用いても良いことは言うまでも無い。
【００４２】
＜実施の形態２＞
本発明を、ＧａＡｓ基板上に歪緩和層を介して形成した半導体ＰＮ接合ゲート型ＩｎＧａＡｓ／ＩｎＡｌＡｓ歪緩和ＨＥＭＴ（Ｍｅｔａｍｏｒｐｈｉｃ  ＨＥＭＴ）に適用した第２の実施例を図５を用いて説明する。図５の（ａ）は平面図、図５の（ｂ）は図４の（ａ）における線５−５での断面図である。以下本発明を実施例に基づいて説明する。
【００４３】
周知のＭＢＥ法を用いて、ＧａＡｓ基板２１上に厚さ３０ｎｍのアンドープＧａＡｓバッファ層２２、厚さ２０ｎｍのアンドープＡｌＡｓバッファ層２３、厚さ６００ｎｍのアンドープＩｎＡｌＡｓのステップグレーデッド層２４、厚さ２００ｎｍのアンドープＩｎＡｌＡｓバリア層２５、厚さ２０ｎｍのアンドープＩｎＧａＡｓチャネル層２６、厚さ２ｎｍのアンドープＩｎＡｌＡｓ層２７、厚さ１２ｎｍのＳｉドープｎ型ＩｎＡｌＡｓキャリア供給層（キャリア濃度：５×１０１８ｃｍ−３）２８、厚さ１０ｎｍのアンドープＩｎＡｌＡｓ層２９、厚さ５ｎｍのアンドープＩｎＰストッパ層３０、膜厚４０ｎｍのｐ型ＩｎＡｌＡｓゲート層（キャリア濃度：１×１０１９ｃｍ−３）３１、および膜厚５０ｎｍのｐ型ＩｎＧａＡｓコンタクト層（キャリア濃度：５×１０１９ｃｍ−３）３２を順次エピタキシャル成長法にて形成する。尚、前記アンドープＩｎＡｌＡｓのステップグレーデッド層２４は、ＩｎＡｓモル比０．１５から０．４５まで変化させた層とした。
【００４４】
次に、周知のホトリソグラフィ技術と絶縁膜エッチングを用いて、基板の上方から見て環状の形状を有する所望のゲート金属被着領域を開口する。
【００４５】
周知のリフトオフ技術によりゲート電極３１の金属パターンを形成する。ゲート電極用のオーミック金属はＰｔ／Ｔｉ／Ｐｔ／Ａｕの金属積層で、形成は電子ビーム蒸着法で十分である。
【００４６】
次に、前記ゲート電極金属パターンをマスクに、周知の燐酸系水溶液（燐酸と過酸化水素とＨ２Ｏの混合液）を用いて、前記ゲート層３１、および前記コンタクト層３２を除去して、ＩｎＰストッパ層３０を露出させることにより、ｐ型ＩｎＡｌＡｓゲート層３１〜ゲート電極金属パターンまでの積層構造である半導体ＰＮ接合ゲート電極３３が完成する。尚、図５の（ｂ）では、３層で構成される半導体ＰＮ接合ゲート電極３３を線で囲って示した。又、図５の（ａ）での、符号３６に部分はゲート電極パッド部である。
【００４７】
この時、ゲート層３１の長さ（即ち、ショットキゲート電極のゲート長方向）を０．３μｍに制御する。これもＩｎＰストッパ層３０が前記燐酸系水溶液に殆どエッチングされないことから、前記水溶液の混合比を調整してエッチング速度を低速にすることによりゲート長制御は極めて容易に行える。
【００４８】
次に、露出したＩｎＰストッパ層３０上の所望のソース及びドレイン電極形成位領域を、周知のホトリソグラフィ技術と絶縁膜ドライエッチング技術を用いて開口する。この後、周知の金属被着法とリフトオフ技術により下からＡｕＧｅ／Ｎｉ／Ｔｉ／Ｐｔ／Ａｕ積層膜からなるオーミック金属を被着及びリフトオフして電極金属パターンを形成する。更に、３００℃、１０分間程度の熱処理を施して、半導体層と金属膜をアロイ化（合金化）させてソース・ドレイン電極３４、３４’を形成する。こうして、図５に示す、ＰＮ接合ゲート型ＩｎＡｌＡｓ／ＩｎＧａＡｓ歪緩和ＨＥＭＴが完成する。
【００４９】
本実施例で作製したＨＥＭＴ素子は、本発明の効果を反映して耐圧が１０．０Ｖを越えるという極めて良好な耐圧特性を示した。更に、ゲート層３１の長さ（即ち、ゲート長）を０．３μｍに微細化したことにより、相互コンダクタンスｇｍ＞８００（ｍＳ／ｍｍ）を達成した。ここで、相互コンダクタンスは、素子特性の優劣を示す指標である。
【００５０】
以上の実施例では、ＧａＡｓ基板上にＩｎＰと格子整合する半導体材料を成長した場合について述べたが、もっとＩｎ組成を下げた（〜０．３％）場合でも良い。その場合、Ｐ（リン）を含む半導体材料として、格子整合する組成のＩｎとＧａとＰの化合物を用いても良いことは言うまでも無い。
【００５１】
以上の実施例１及び実施例２では、ゲート幅の短い１個のゲート電極を備えたＨＥＭＴ素子に適用した場合について述べたが、高出力ＩＣ用トランジスタの場合には大電流が必要となるため、比較的ゲート幅を大きくする必要がある。
【００５２】
この場合、例えば図８に示すような、必要とするゲート幅分のゲート電極１００を一定間隔で複数個並べ、個々のゲート電極１００の内側にはソース電極１０１を設け、複数個のゲート電極１００全体を取り囲むようにドレイン電極１０２を設けた形でも良い。即ち、能動層領域上のみに環状のゲート電極を配し、この環状のゲート電極の内と外にソース及びドレイン電極、又はドレイン電極及びソース電極を配置するという、本発明の基本的な素子レイアウトが用いられることが重要である。こうした各種の形で作製した場合でも、良好な耐圧特性を有するトランジスタ素子を容易に作製することが可能となる。尚、図中符号１０３はゲート電極パッドを示す。
【００５３】
又、前記実施例では、本発明の素子構造をショットキ接合型ゲート及び半導体接合型ゲートを用いたＨＥＭＴ素子に適用した場合について述べたが、この他通常のドーピングされたチャネル層を有するＭＥＳＦＥＴやＪ−ＦＥＴ等に用いても同様の効果が得られることは言うまでも無い。
【００５４】
＜実施の形態３＞
図６に、本発明の実施例３のマイクロストリップ形のモノリシックマイクロ波集積回路（ＭＭＩＣ：Ｍｏｎｏｌｉｔｈｉｃ  Ｍｉｃｒｏｗａｖｅ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｕｉｃｕｉｔ）の断面図を示す。
【００５５】
ＧａＡｓ基板４０の表面には、ＨＥＭＴ４１、抵抗４２、キャパシタンス４３（電極としての伝送線路の導体４４及び容量膜４３ａを含む）、インダクタンス４５、伝送線路の導体４４等の各種マイクロ波回路素子が形成されている。当該基板は絶縁物層４８で覆われている。一方、ＧａＡｓ基板裏面には、バイアホール４６および接地導体４７が形成されている。ここで、ＨＥＭＴ４１には、実施例２で示した本発明の歪緩和ＨＥＭＴを用いている。尚、前記ＨＥＭＴ、歪緩和ＨＥＭＴ自体の詳細説明は省略する。
【００５６】
＜実施の形態４＞
本発明の車載用レーダーを説明する。図７にその代表的な構成図を示す。車載用レーダーは、電圧可変発振器５０、増幅器５１、受信器５２、受信用端子５３、送信用端子５４、端子５５から構成される高周波モジュール５６と、受信用端子５３に接続された受信アンテナ５７、送信用端子５４に接続された送信アンテナ５８、端子５５に接続された信号処理系５９で構成されている。電圧可変発振器５０、増幅器５１および受信器５２が実施例３のＭＭＩＣで構成されている。
【００５７】
以下、車載用レーダーの動作を簡潔に説明する。電圧可変発振器５０からの７６ＧＨｚの信号は、増幅器５１により増幅され、送信用端子５４を通して送信アンテナ５８から放射される。対象物から反射して戻ってきた信号は、受信アンテナ５７で受信され、受信用端子５３から受信器５２の増幅器６０で増幅される。
【００５８】
更に、この増幅された信号は、受信器５２の増幅器６１で増幅された電圧可変発振器５０からの７６ＧＨｚの参照信号と、受信器５２のミクサ６２で混合されて、中間周波数（ＩＦ：Ｉｎｔｅｒｎｅｄｉａｔｅ  Ｆｒｅｑｕｅｎｃｙ）信号となる。ＩＦ信号は、端子５５から取り出されて信号処理系５９に入力され、そこで対象物の相対速度、距離、角度が計算される。
【００５９】
本実施例の高周波モジュールは実施例３のＭＭＩＣを用いているので、高性能かつ信頼性の高い車載用レーダーを作製できる。
【００６０】
前記実施例４では、高周波モジュールの一例として、本発明の素子構造を有するＨＥＭＴ素子を主要デバイスとしたＭＭＩＣを搭載した車載用レーダーについて述べたが、この他携帯電話等に用いられる高出力ＩＣの主要デバイスに用いられる素子に本発明を適用しても良いことは言うまでも無い。
【００６１】
本発明によれば、化合物半導体基板上に順次積層して形成された化合物半導体層と、前記化合物半導体層上にゲート電極、ソース電極、及びドレイン電極を備えた電界効果型トランジスタにおいて、高耐圧かつ信頼性に優れる高速・高周波の化合物半導体装置を、容易かつ再現性良く作製することが可能となり、この効果により前記化合物半導体装置によるマイクロ波集積回路、およびこれを搭載した高周波モジュールを再現性良く作製出来る。
【００６２】
以下に本発明の諸形態をまとめて列挙する。
（１）化合物半導体基板と、この化合物半導体基板上に形成された化合物半導体層と、前記化合物半導体層の上部に少なくともゲート電極、ソース電極、及びドレイン電極とを有し、前記ゲート電極は前記化合物半導体基板の主面にその内部に電極層を有さない形状を有し、前記ゲート電極の内部の電極層を有さない領域にソース電極又はドレイン電極を有し、前記ゲート電極の外部領域にドレイン電極又はソース電極を有することを特徴とする化合物半導体装置。
（２）前記ゲート電極は、ショットキ接合型ゲート電極であることを特徴とする請求項１に記載の化合物半導体装置。
（３）前記ゲート電極は、Ｐ型の導電型を有する半導体層と、前記Ｐ型の導電型を有する半導体層上に設けられた前記Ｐ型の導電型を有する半導体層とオーミック接続する金属層とによって構成された半導体接合型ゲート電極であることを特徴とする前項（１）から（２）のいずれか一に記載の化合物半導体装置。
（４）前記化合物半導体層は、ＩＩＩ−Ｖ族化合物半導体からなることを特徴とする前項（１）から（２）のいずれか一に記載の化合物半導体装置。
（５）前記化合物半導体層は、ＩＩＩ族窒化物半導体からなることを特徴とする前項（１）から（２）のいずれか一に記載の化合物半導体装置。
（６）前記化合物半導体装置はマイクロ波集積回路に搭載されていることを特徴とする前項（１）から（６）のいずれか一に記載の半導体装置。
（７）電圧可変発振器と、送信用端子と、前記電圧可変発振器と前記送信用端子の間に接続された増幅器と、受信用端子と、前記電圧可変発振器と前記受信用端子の間に接続された受信器と、該受信器のミクサの中間周波数信号の端子を有する高周波モジュールにおいて、前記電圧可変発振器、増幅器および受信器は前項（８）に記載のマイクロ波集積回路で構成されていることを特徴とする高周波モジュール。
（９）化合物半導体基板上の所望の領域に、化合物半導体層とショットキ接続する環状のパターン形状を有するショットキ接合型ゲート電極を形成する工程と、前記環状の形状を有するショットキ接合型ゲート電極の内側に位置する所望の領域にソース電極を形成する工程と、前記環状の形状を有するショットキ接合型ゲート電極の外周部に位置する所望の領域にドレイン電極を形成する工程とを少なくとも備えたことを特徴とする化合物半導体装置の製造方法。
（１０）化合物半導体基板上の所望の領域に、化合物半導体層とショットキ接続する環状のパターン形状を有するショットキ接合型ゲート電極を形成する工程と、前記環状の形状を有するショットキ接合型ゲート電極の内側に位置する所望の領域にドレイン電極を形成する工程と、前記環状の形状を有するショットキ接合型ゲート電極の外周部に位置する所望の領域にソース電極を形成する工程とを少なくとも備えたことを特徴とする化合物半導体装置の製造方法。
（１１）基板表面にＰ型の導電型を有する半導体層が設けられている化合物半導体基板上の所望の領域に、Ｐ型の導電型を有する半導体層とオーミック接続する環状のパターン形状を有する金属パターンを形成する工程と、不要なＰ型の導電型を有する半導体層を除去して、前記金属パターンとＰ型の導電型を有する半導体層との積層構造による接合型ゲート電極を形成する工程と、前記環状の形状を有する接合型ゲート電極の内側に位置する所望の領域上にソース電極を形成する工程と、前記環状の形状を有する半導体接合型ゲート電極の外周部に位置する所望の領域にドレイン電極を形成する工程とを少なくとも備えたことを特徴とする化合物半導体装置の製造方法。
（１２）基板表面にＰ型の導電型を有する半導体層が設けられている化合物半導体基板上の所望の領域に、Ｐ型の導電型を有する半導体層とオーミック接続する環状のパターン形状を有する金属パターンを形成する工程と、不要なＰ型の導電型を有する半導体層を除去して、前記金属パターンとＰ型の導電型を有する半導体層との積層構造による接合型ゲート電極を形成する工程と、前記環状の形状を有する接合型ゲート電極の内側に位置する所望の領域上にドレイン電極を形成する工程と、前記環状の形状を有する半導体接合型ゲート電極の外周部に位置する所望の領域にソース電極を形成する工程とを少なくとも備えたことを特徴とする化合物半導体装置の製造方法。
【００６３】
【発明の効果】
本発明によれば、化合物半導体層上にゲート、ソース、ドレインの各電極が並置される電界効果型トランジスタを高耐圧且つ高信頼性にて提供することが出来る。更に、本発明の別な観点によれば、高信頼性の高周波モジュールを提供することが出来る。
【図面の簡単な説明】
【図１】図１は、本発明を適用した基本的な電界効果型トランジスタを示す図である。
【図２】図２は、従来のメサ型構造を適用した一般的な電界効果型トランジスタの概略図である。
【図３】図３は、従来のメサ型構造を適用した電界効果型トランジスタを示す図である。
【図４】図４は、本発明の実施例１の化合物半導体装置を示す図である。
【図５】図５は、本発明の実施例２の化合物半導体装置を示す図である。
【図６】図６は、本発明の実施例３のＭＭＩＣの断面図である。
【図７】図７は、本発明の実施例４の車両用レーダの基本構成を示す図である。
【図８】図８は、本発明の長ゲート幅を有する高出力ＩＣ用トランジスタのレイアウトの一例を示す図である
【符号の説明】
１０……半絶縁性ＩｎＰ基板、１１……アンドープＩｎＡｌＡｓ層、１２……アンドープＩｎＧａＡｓチャネル層、１３……アンドープＩｎＡｌＡｓ層スペーサ、１４……ｎ型ＩｎＡｌＡｓキャリア供給層、１５……アンドープＩｎＡｌＡｓスペーサ層、１６……アンドープＩｎＰストッパ層、１７……ｎ型ＩｎＧａＡｓコンタクト層、１８……ゲート電極、１９……ソース・ドレイン電極
２１……ＧａＡｓ基板、２２……アンドープＧａＡｓバッファ層、２３……アンドープＡｌＡｓバッファ層、２４……アンドープＩｎＡｌＡｓステップグレーデッド層、２５……アンドープＩｎＡｌＡｓバリア層、２６……アンドープＩｎＧａＡｓチャネル層２６、２７……アンドープＩｎＡｌＡｓ層、２８……ｎ型ＩｎＡｌＡｓキャリア供給層、２９……アンドープＩｎＡｌＡｓ層、３０……アンドープＩｎＰストッパ層、３１……ｐ型ＩｎＡｌＡｓゲート層、３２……ｐ型ＩｎＧａＡｓコンタクト層、３３……半導体ＰＮ接合ゲート電極、３４……ソース・ドレイン電極、４０……ＧａＡｓ基板、  ４１……歪緩和ＨＥＭＴ、  ４２……抵抗、４３……キャパシタンス、４３ａ……容量膜、４４……伝送線路の導体、４５……インダクタンス、４６……バイアホール、４７……接地導体、５０……電圧可変発信器、５１……増幅器、５２……受信器、５３……受信用端子、５４……送信用端子、５５……端子、５６……高周波モジュール、５７……受信アンテナ、５８……送信アンテナ、５９……信号処理系、６０……受信器の増幅器、６１……受信器の増幅器、６２……受信器のミクサ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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