(57)【要約】【課題】 選択トランジスタ構造とＳＯＮＯＳセル構造とを有する不揮発性メモリ素子及びその製造方法を提供する。【解決手段】 本発明は、半導体基板と、半導体基板の上部の一定領域に相互離隔されるように形成されたソース領域及びドレーン領域と、ソース領域とドレーン領域間の半導体基板の上部の一定領域に形成されたフローティング状態の不純物領域と、ソース領域と不純物領域間の半導体基板上の選択された第１領域に配置され、トンネリング層、電荷トラップ層及び遮蔽層が順次に積層された構造を有する垂直構造物と、ソース領域と前記不純物領域との間で垂直構造物と隣接して配置されたコントロールゲート絶縁膜と、垂直構造物及びコントロールゲート絶縁膜上に形成されたコントロールゲート電極と、不純物領域及びドレーン領域間の半導体基板の表面上に配置されたゲート絶縁膜、及びゲート絶縁膜上に形成されたゲート電極を含む不揮発性メモリ素子である。【選択図】 図２
2004104108.tif 000002
【特許請求の範囲】
【請求項１】
　半導体基板と、
　前記半導体基板の上部の一定領域で互いに離隔されるように形成されたソース領域及びドレーン領域と、
　前記ソース領域と前記ドレーン領域間の前記半導体基板の上部の一定領域に形成されたフローティング状態の不純物領域と、
　前記ソース領域と前記不純物領域間の前記半導体基板上の選択された第１領域に配置され、トンネリング層、電荷トラップ層及び遮蔽層が順次に積層された構造を有する垂直構造物と、
　前記ソース領域と前記不純物領域との間で前記垂直構造物と隣接して配置されたコントロールゲート絶縁膜と、
　前記垂直構造物及び前記コントロールゲート絶縁膜上に形成されたコントロールゲート電極と、
　前記不純物領域及び前記ドレーン領域間の前記半導体基板の表面上に配置されたゲート絶縁膜と、
　前記ゲート絶縁膜上に形成されたゲート電極と、を含むことを特徴とする不揮発性メモリ素子。
【請求項２】
　前記電荷トラップ層は非導電性物質膜であることを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項３】
　前記垂直構造物が配置される前記第１領域は前記ソース領域と隣接する位置であることを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項４】
　前記コントロールゲート電極の上部に形成された金属シリサイド膜をさらに含むことを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項５】
　前記コントロールゲート絶縁膜は前記垂直構造物の厚さより薄いことを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項６】
　前記垂直構造物及び前記コントロールゲート電極の側壁のうち、前記不純物領域側の側壁上に形成された絶縁膜スペーサをさらに備えることを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項７】
　前記ゲート電極は前記絶縁膜スペーサ上に形成された側壁ゲート構造を有することを特徴とする請求項６に記載の不揮発性メモリ素子。
【請求項８】
　半導体基板と、
前記半導体基板の上部の一定領域で相互離隔されるように形成されたソース領域及びドレーン領域と、
　前記ソース領域と前記ドレーン領域間の前記半導体基板の上部の一定領域に互いに一定間隔で離隔されるように形成されるが、前記ソース領域に近く配置されたフローティング状態の第１不純物領域及び前記ドレーン領域に近く配置されたフローティング状態の第２不純物領域と、
　前記第１不純物領域と前記第２不純物領域間の前記半導体基板上で前記第１不純物領域と隣接する第１領域に配置され、第１トンネリング層、第１電荷トラップ層及び第１遮蔽層が順次に積層された構造を有する第１垂直構造物と、
　前記第１不純物領域と前記第２不純物領域間の前記半導体基板上で前記第２不純物領域と隣接する第２領域に配置され、第２トンネリング層、第２電荷トラップ層及び第２遮蔽層が順次に積層された構造を有する第２垂直構造物と、
　前記第１垂直構造物及び前記第２垂直構造物間の前記半導体基板上に配置されたコントロールゲート絶縁膜と、
　前記第１垂直構造物、前記コントロールゲート絶縁膜及び前記第２垂直構造物上に形成されたコントロールゲート電極と、
　前記ソース領域及び前記第１不純物領域間の前記半導体基板の表面上に配置された第１ゲート絶縁膜と、
　前記第１ゲート絶縁膜上に形成された第１ゲート電極と、
　前記第２不純物領域及び前記ドレーン領域間の前記半導体基板の表面上に配置された第２ゲート絶縁膜と、
　前記第２ゲート絶縁膜上に形成された第２ゲート電極と、を含むことを特徴とする不揮発性メモリ素子。
【請求項９】
　前記第１電荷トラップ層及び前記第２電荷トラップ層は非導電性物質膜であることを特徴とする請求項８に記載の不揮発性メモリ素子。
【請求項１０】
　前記コントロールゲート電極の上部に形成された金属シリサイド膜をさらに含むことを特徴とする請求項８に記載の不揮発性メモリ素子。
【請求項１１】
　前記コントロールゲート絶縁膜は前記第１及び第２垂直構造物の厚さより薄いことを特徴とする請求項８に記載の不揮発性メモリ素子。
【請求項１２】
　前記第１垂直構造物及び前記コントロールゲート電極の側壁のうち、前記第１不純物領域側の側壁上に形成された第１絶縁膜スペーサをさらに備えることを特徴とする請求項８に記載の不揮発性メモリ素子。
【請求項１３】
　前記第１ゲート電極は前記第１絶縁膜スペーサ上に形成された側壁ゲート構造を有することを特徴とする請求項１２に記載の不揮発性メモリ素子。
【請求項１４】
　前記第２垂直構造物及び前記コントロールゲート電極の側壁のうち、前記第２不純物領域側の側壁上に形成された第２絶縁膜スペーサをさらに備えることを特徴とする請求項８に記載の不揮発性メモリ素子。
【請求項１５】
　前記第２ゲート電極は前記第２絶縁膜スペーサ上に形成された側壁ゲート構造を有することを特徴とする請求項１４に記載の不揮発性メモリ素子。
【請求項１６】
　半導体基板上にトンネリング層のの形成のための第１絶縁膜、電荷トラップ層のの形成のための非導電性物質膜及び遮蔽層のの形成のための第２絶縁膜を順次に形成する段階と、
　前記第２絶縁膜上に第１マスク膜パターンを形成する段階と、
　前記第１マスク膜パターンをエッチングマスクとしたエッチング工程を行なってトンネリング層、電荷トラップ層及び遮蔽層が順次に積層された垂直構造物を形成する段階と、
　前記エッチング工程を行なった後に前記第１マスク膜パターンを除去する段階と、
　前記垂直構造物によって露出された半導体基板上にコントロールゲート絶縁膜及び選択トランジスタのゲート絶縁膜の形成のための酸化膜を形成する段階と、
　前記酸化膜及び前記垂直構造物上にコントロールゲート電極の形成及び選択トランジスタのゲート電極の形成のための導電膜を形成する段階と、
　前記導電膜上に第２マスク膜パターンを形成する段階と、
　前記第２マスク膜パターンをエッチングマスクとしたエッチング工程を行なって前記半導体基板の第１領域上には前記垂直構造物とコントロールゲート絶縁膜上のコントロールゲート電極を限定し、前記半導体基板の第２領域上にはゲート絶縁膜上のゲート電極を限定する段階と、
　前記第２マスク膜パターンを除去する段階と、
　前記コントロールゲート電極及び前記ゲート電極にアラインされるように不純物イオンを注入して前記半導体基板の表面の一定領域にソース領域、不純物領域及びドレーン領域を形成する段階と、を含むことを特徴とする不揮発性メモリ素子の製造方法。
【請求項１７】
　前記第１絶縁膜は熱酸化によるシリコン酸化膜よりなり、前記非導電性物質膜は化学気相蒸着による窒化膜よりなり、前記第２絶縁膜は化学気相蒸着による酸化膜よりなることを特徴とする請求項１６に記載の不揮発性メモリ素子の製造方法。
【請求項１８】
　前記導電膜上に金属シリサイド膜を形成する段階をさらに含むことを特徴とする請求項１６に記載の不揮発性メモリ素子の製造方法。
【請求項１９】
　半導体基板上にトンネリング層の形成のための第１絶縁膜、電荷トラップ層の形成のための非導電性物質膜及び遮蔽層の形成のための第２絶縁膜を順次に形成する段階と、
　前記第２絶縁膜上に第１マスク膜パターンを形成する段階と、
　前記第１マスク膜パターンをエッチングマスクとしたエッチング工程を行なってトンネリング層、電荷トラップ層及び遮蔽層が順次に積層された垂直構造物を形成する段階と、
　前記エッチング工程を行なった後に前記第１マスク膜パターンを除去する段階と、
　前記垂直構造物によって露出された半導体基板上にコントロールゲート絶縁膜の形成のための第３絶縁膜を形成する段階と、
　前記第３絶縁膜及び前記垂直構造物上にコントロールゲート電極形成用第１導電膜を形成する段階と、
　前記コントロールゲート電極形成用導電膜上に第２マスク膜パターンを形成する段階と、
　前記第２マスク膜パターンをエッチングマスクとしたエッチング工程を行なって前記半導体基板の第１領域上に前記垂直構造物及びコントロールゲート絶縁膜上のコントロールゲート電極を限定する段階と、
　前記第２マスク膜パターンを除去する段階と、
　前記コントロールゲート電極及び所定の第１イオン注入マスク膜を利用したイオン注入工程を行なって前記半導体基板の表面の一定領域に不純物領域を形成する段階と、
　前記コントロールゲート電極及び半導体基板の露出表面を覆う絶縁膜スペーサ及び選択トランジスタのゲート絶縁膜のの形成のための第４絶縁膜を形成する段階と、
　前記第４絶縁膜上に選択トランジスタのゲート電極形成用第２導電膜を形成する段階と、
　前記第２導電膜及び前記第４絶縁膜に対する等方性エッチング工程を行なって前記垂直構造物が位置した反対方向の前記コントロールゲート電極の側壁に絶縁膜スペーサを形成し、前記絶縁膜スペーサ上に側壁ゲート形態のゲート電極を形成する段階と、
　前記コントロールゲート電極及び前記ゲート電極によって露出された半導体基板に不純物イオンを注入して前記半導体基板の表面の一定領域にソース領域及びドレーン領域を形成する段階と、を含むことを特徴とする不揮発性メモリ素子の製造方法。
【請求項２０】
　前記第１絶縁膜は熱酸化によるシリコン酸化膜よりなり、前記非導電性物質膜は化学気相蒸着による窒化膜よりなり、そして前記第２絶縁膜は化学気相蒸着による酸化膜よりなることを特徴とする請求項１９に記載の不揮発性メモリ素子の製造方法。
【請求項２１】
　前記第１導電膜上に金属シリサイド膜を形成する段階をさらに含むことを特徴とする請求項１９に記載の不揮発性メモリ素子の製造方法。
【請求項２２】
　前記第２導電膜及び前記第４絶縁膜に対する等方性エッチング工程はエッチバック工程を使用して行なうことを特徴とする請求項１９に記載の不揮発性メモリ素子の製造方法。
【請求項２３】
　半導体基板上にトンネリング層のの形成のための第１絶縁膜、電荷トラップ層のの形成のための非導電性物質膜及び遮蔽層のの形成のための第２絶縁膜を順次に形成する段階と、
　前記第２絶縁膜上に前記半導体基板の第１領域及び第２領域を覆う第１マスク膜パターンを形成する段階と、
　前記第１マスク膜パターンをエッチングマスクとしたエッチング工程を行なって前記半導体基板の前記第１領域上には第１トンネリング層、第１電荷トラップ層及び第１遮蔽層が順次に積層された第１垂直構造物を形成し、前記半導体基板の前記第２領域上には第２トンネリング層、第２電荷トラップ層及び第２遮蔽層が順次に積層された第２垂直構造物を形成する段階と、
　前記エッチング工程を行なった後に前記第１マスク膜パターンを除去する段階と、
　前記垂直構造物によって露出された半導体基板上にコントロールゲート絶縁膜と、第１及び第２選択トランジスタの第１及び第２ゲート絶縁膜のの形成のための第３絶縁膜を形成する段階と、
　前記第３絶縁膜、前記第１垂直構造物及び前記第２垂直構造物上にコントロールゲート電極の形成と第１及び第２選択トランジスタの第１及び第２ゲート電極の形成のための導電膜を形成する段階と、
　前記導電膜上に第２マスク膜パターンを形成する段階と、
　前記第２マスク膜パターンをエッチングマスクとしたエッチング工程を行なって前記第１垂直構造物及び前記第２垂直構造物に整列されたコントロールゲート電極を限定し、前記コントロールゲート電極の一側壁と一定間隔で離隔された前記半導体基板の表面には第１ゲート絶縁膜及び第１ゲート電極を限定し、そして前記コントロールゲート電極の他の側壁と一定間隔で離隔された前記半導体基板の表面には第２ゲート絶縁膜及び第２ゲート電極を限定する段階と、
　前記第２マスク膜パターンを除去する段階と、
　前記コントロールゲート電極、前記第１ゲート電極及び前記第２ゲート電極にアラインされるように不純物イオンを注入して前記半導体基板の表面の一定領域にソース領域、第１不純物領域、第２不純物領域及びドレーン領域を形成する段階と、を含むことを特徴とする不揮発性メモリ素子の製造方法。
【請求項２４】
　半導体基板上にトンネリング層のの形成のための第１絶縁膜、電荷トラップ層の形成のための非導電性物質膜及び遮蔽層の形成のための第２絶縁膜を順次に形成する段階と、
　前記第２絶縁膜上に前記半導体基板の第１領域及び第２領域を覆う第１マスク膜パターンを形成する段階と、
　前記第１マスク膜パターンをエッチングマスクとしたエッチング工程を行なって前記半導体基板の前記第１領域上には第１トンネリング層、第１電荷トラップ層及び第１遮蔽層が順次に積層された第１垂直構造物を形成し、前記半導体基板の前記第２領域上には第２トンネリング層、第２電荷トラップ層及び第２遮蔽層が順次に積層された第２垂直構造物を形成する段階と、
　前記エッチング工程を行なった後に前記第１マスク膜パターンを除去する段階と、
　前記垂直構造物によって露出された半導体基板上にコントロールゲート絶縁膜の形成のための第３絶縁膜を形成する段階と、
　前記第３絶縁膜、前記第１垂直構造物及び前記第２垂直構造物上にコントロールゲート電極の形成のための第１導電膜を形成する段階と、
　前記第１導電膜上に第２マスク膜パターンを形成する段階と、
　前記第２マスク膜パターンをエッチングマスクとしたエッチング工程を行なって前記半導体基板の第１領域上に前記垂直構造物及びコントロールゲート絶縁膜上のコントロールゲート電極を限定する段階と、
　前記第２マスク膜パターンを除去する段階と、
　前記コントロールゲート電極及び所定の第１イオン注入マスク膜を利用したイオン注入工程を行なって前記コントロールゲート電極の左右両側壁の前記半導体基板の表面の一定領域に第１不純物領域及び第２不純物領域を各々形成する段階と、
　前記コントロールゲート電極及び半導体基板の露出表面を覆うように第１及び第２選択トランジスタの第１及び第２ゲート絶縁膜の形成のための第４絶縁膜を形成する段階と、
　前記第４絶縁膜上に第１及び第２選択トランジスタの第１及び第２ゲート電極の形成のための第２導電膜を形成する段階と、
　前記第２導電膜及び前記第４絶縁膜に対する等方性エッチング工程を行なって前記コントロールゲート電極の両側壁に第１及び第２絶縁膜スペーサを各々形成し、前記第１及び第２絶縁膜スペーサ上に側壁ゲート形態の第１及び第２ゲート電極を各々形成する段階と、
　前記コントロールゲート電極、前記第１ゲート電極及び前記第２ゲート電極によって露出された半導体基板に不純物イオンを注入して前記半導体基板の表面の一定領域にソース領域及びドレーン領域を形成する段階と、を含むことを特徴とする不揮発性メモリ素子の製造方法。
【請求項２５】
　前記第２導電膜及び前記第４絶縁膜に対する等方性エッチング工程はエッチバック工程を使用して行なうことを特徴とする請求項２４に記載の不揮発性メモリ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
　本発明は不揮発性メモリ素子及びその製造方法に係り、より詳細には選択トランジスタ構造とＳＯＮＯＳセル構造とを有する不揮発性メモリセル及びその製造方法に関するものである。
【背景技術】
【０００２】
　データを保存するために使われる半導体メモリ素子は、一般的に、揮発性と不揮発性メモリ素子とに区別できる。揮発性メモリ素子は電源供給の中断によって保存されたデータを消失するが、不揮発性メモリ素子は電源供給が中断されても保存されたデータを保持する。したがって、移動電話システム、音楽及び／または映像データを保存するためのメモリカード及びその他の応用装置のように、電源が常用できないか、度々中断されるか、または低いパワー使用が要求される状況では不揮発性メモリ素子が幅広く使われる。
【０００３】
　一般的に不揮発性メモリ素子のセルトランジスタは、積層されたゲート構造を有する。積層されたゲート構造は、セルトランジスタのチャンネル領域上に順次に積層されるゲート絶縁膜、フローティングゲート電極、ゲート間絶縁膜及びコントロールゲート電極を含む。場合によって不揮発性メモリ素子は、内部にチャンネル領域が形成されるシリコン膜、トンネリング層を形成する酸化膜、電荷トラップ層として使われる窒化膜、遮蔽層として使われる酸化膜及びコントロールゲート電極として使われるシリコン膜を含む構造よりなる。時々このような膜はＳＯＮＯＳ（Ｓｉｌｉｃｏｎ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｉｌｉｃｏｎ）セル構造と略称される。
【０００４】
　図１は、一般的なＳＯＮＯＳセル構造を有する不揮発性メモリ素子を示す図面である。
【０００５】
　図１を参照すれば、上部の表面領域に互いに一定間隔で離隔されるように配置されたソース領域１０４及びドレーン領域１０６を有するシリコン基板１０２上にＯＮＯ膜１１０が形成される。前記ＯＮＯ膜１１０は、トンネリング層としての第１シリコン酸化膜１１２、電荷トラップ層としてのシリコン窒化膜１１４及び遮蔽層としての第２シリコン酸化膜が順次に積層された構造を有する。ＯＮＯ膜１１０上にはコントロールゲート電極として使われるポリシリコン膜１２０が形成される。
【０００６】
　このような不揮発性メモリ素子に書込みまたはプログラミングを行なうために、コントロールゲート電極１２０及びドレーン領域１０６には正のバイアスを印加し、ソース領域１０４は接地する。コントロールゲート電極１２０及びドレーン領域１０６に印加された電圧はソース領域１０４からドレーン領域１０６に至るチャンネル領域の長さに沿って垂直かつ水平な電界を作り出す。この電界によって電子はソース１０４から押されてドレーン領域１０６に向けて加速し始める。電子はチャンネルの長さによって移動しつつエネルギーを得、いくつの電子は、トンネリング層１１２のポテンシャル障壁を跳び越えて電荷トラップ層１１４へ入るのに充分なエネルギーを得る“熱的”状態となる。このような現象が発生する確率はドレーン領域１０６の近くのチャンネル領域で最も大きいが、これはドレーン領域１０６の近くのチャンネル領域で電子が最も大きいエネルギーを得るためである。熱電子が絶縁性物質よりなる電荷トラップ層１１４に注入されれば、熱電子は電荷トラップ層１１４にトラップされてその中に保存され、メモリセルのスレショルド電圧は高まる。
【０００７】
　前記不揮発性メモリ素子を消去するためには、メモリセルのプログラミングまたは読出し時に使われた電圧とは違う電圧が使われる。例えば、ドレーン領域１０６に正のバイアスを印加し、コントロールゲート電極１２０には負のバイアスを印加する。そしてソース領域１０４はフローティング状態に作る。それにより、以前にシリコン窒化膜１１４に保存された電子がドレーン１０６に向けて移動したり、ドレーン領域１０６内のホールがシリコン窒化膜１１４に注入される。結局、シリコン窒化膜１１４に以前に保存された電子が除去されたり、または注入されたホールによって中性化され、それによりメモリセルは消去される。
【０００８】
　ところが、前記のような構造の不揮発性メモリ素子は、バイト単位のプログラミング動作とプログラム時にチャンネル領域での電流制御とが容易ではないという限界を有する。すなわち、プログラミング動作が常にビット単位よりなるべきであり、またプログラム時にチャンネル領域での電流量が調節されないので、一定サイズ以上の電力消耗が常に行われるという問題がある。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
　本発明が解決しようとする技術的な課題は、バイト単位のプログラミング動作が可能であり、プログラム時にチャンネルでの電流制御が容易な、選択トランジスタ構造とＳＯＮＯＳセル構造とを有する不揮発性メモリ素子を提供することである。
【００１０】
　本発明が解決しようとする他の技術的課題は、前記不揮発性メモリ素子を製造する方法を提供することである。
【課題を解決するための手段】
【００１１】
　前記技術的な課題を達成するための本発明の一実施例による不揮発性メモリ素子は、半導体基板と、前記半導体基板の上部の一定領域で相互離隔されるように形成されたソース領域及びドレーン領域と、前記ソース領域と前記ドレーン領域間の前記半導体基板の上部の一定領域に形成されたフローティング状態の不純物領域と、前記ソース領域と前記不純物領域間の前記半導体基板上の選択された第１領域に配置され、トンネリング層、電荷トラップ層及び遮蔽層が順次に積層された構造を有する垂直構造物と、前記ソース領域と前記不純物領域との間で前記垂直構造物と隣接して配置されたコントロールゲート絶縁膜と、前記垂直構造物及び前記コントロールゲート絶縁膜上に形成されたコントロールゲート電極と、前記不純物領域及び前記ドレーン領域間の前記半導体基板の表面上に配置されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、を含むことを特徴とする。
【００１２】
　前記電荷トラップ層は非導電性物質膜であることが望ましい。
【００１３】
　前記垂直構造物が配置される前記第１領域は前記ソース領域と隣接する位置であることが望ましい。
【００１４】
　前記コントロールゲート電極の上部に形成された金属シリサイド膜をさらに含むこともできる。
【００１５】
　前記コントロールゲート絶縁膜は前記垂直構造物の厚さより薄いことが望ましい。
【００１６】
　前記垂直構造物及び前記コントロールゲート電極の側壁のうち、前記不純物領域側の側壁上に形成された絶縁膜スペーサをさらに備えられる。この場合、前記ゲート電極は前記絶縁膜スペーサ上に形成された側壁ゲート構造を有することが望ましい。
【００１７】
　前記技術的課題を達成するための本発明の他の実施例による不揮発性メモリ素子は、半導体基板と、前記半導体基板の上部の一定領域で相互離隔されるように形成されたソース領域及びドレーン領域と、前記ソース領域と前記ドレーン領域間の前記半導体基板の上部の一定領域に互いに一定間隔で離隔されるように形成されるが、前記ソース領域に近く配置されたフローティング状態の第１不純物領域及び前記ドレーン領域に近く配置されたフローティング状態の第２不純物領域と、前記第１不純物領域と前記第２不純物領域間の前記半導体基板上に前記第１不純物領域と隣接された第１領域に配置され、第１トンネリング層、第１電荷トラップ層及び第１遮蔽層が順次に積層された構造を有する第１垂直構造物と、前記第１不純物領域と前記第２不純物領域間の前記半導体基板上に前記第２不純物領域と隣接された第２領域に配置され、第２トンネリング層、第２電荷トラップ層及び第２遮蔽層が順次に積層された構造を有する第２垂直構造物と、前記第１垂直構造物及び前記第２垂直構造物間の前記半導体基板上に配置されたコントロールゲート絶縁膜と、前記第１垂直構造物、前記コントロールゲート絶縁膜及び前記第２垂直構造物上に形成されたコントロールゲート電極と、前記ソース領域及び前記第１不純物領域間の前記半導体基板の表面上に配置された第１ゲート絶縁膜と、前記第１ゲート絶縁膜上に形成された第１ゲート電極と、前記第２不純物領域及び前記ドレーン領域間の前記半導体基板の表面上に配置された第２ゲート絶縁膜と、前記第２ゲート絶縁膜上に形成された第２ゲート電極と、を含むことを特徴とする。
【００１８】
　前記第１電荷トラップ層及び前記第２電荷トラップ層は非導電性物質膜であることが望ましい。
【００１９】
　前記コントロールゲート電極の上部に形成された金属シリサイド膜をさらに含むこともできる。
【００２０】
　前記コントロールゲート絶縁膜は前記第１及び第２垂直構造物の厚さより薄いことが望ましい。
【００２１】
　前記第１垂直構造物及び前記コントロールゲート電極の側壁のうち、前記第１不純物領域側の側壁上に形成された第１絶縁膜スペーサをさらに備えることが望ましい。この場合、前記第１ゲート電極は前記第１絶縁膜スペーサ上に形成された側壁ゲート構造を有することが望ましい。
【００２２】
　前記第２垂直構造物及び前記コントロールゲート電極の側壁のうち、前記第２不純物領域側の側壁上に形成された第２絶縁膜スペーサをさらに備えることが望ましい。この場合、前記第２ゲート電極は前記第２絶縁膜スペーサ上に形成された側壁ゲート構造を有することが望ましい。
【００２３】
　前記他の技術的課題を達成するための本発明の一実施例による不揮発性メモリ素子の製造方法は、半導体基板上にトンネリング層の形成のための第１絶縁膜、電荷トラップ層の形成のための非導電性物質膜及び遮蔽層の形成のための第２絶縁膜を順次に形成する段階と、前記第２絶縁膜上に第１マスク膜パターンを形成する段階と、前記第１マスク膜パターンをエッチングマスクとしたエッチング工程を行なってトンネリング層、電荷トラップ層及び遮蔽層が順次に積層された垂直構造物を形成する段階と、前記エッチング工程を行なった後に前記第１マスク膜パターンを除去する段階と、前記垂直構造物によって露出された半導体基板上にコントロールゲート絶縁膜及び選択トランジスタのゲート絶縁膜の形成のための酸化膜を形成する段階と、前記酸化膜及び前記垂直構造物上にコントロールゲート電極形成及び選択トランジスタのゲート電極の形成のための導電膜を形成する段階と、前記導電膜上に第２マスク膜パターンを形成する段階と、前記第２マスク膜パターンをエッチングマスクとしたエッチング工程を行なって前記半導体基板の第１領域上には前記垂直構造物とコントロールゲート絶縁膜上のコントロールゲート電極を限定し、前記半導体基板の第２領域上にはゲート絶縁膜上のゲート電極を限定する段階と、前記第２マスク膜パターンを除去する段階と、前記コントロールゲート電極及び前記ゲート電極にアラインされるように不純物イオンを注入して前記半導体基板の表面の一定領域にソース領域、不純物領域及びドレーン領域を形成する段階と、を含むことを特徴とする。
【００２４】
　前記第１絶縁膜は熱酸化によるシリコン酸化膜よりなり、前記非導電性物質膜は化学気相蒸着による窒化膜よりなり、そして前記第２絶縁膜は化学気相蒸着による酸化膜よりなることが望ましい。
【００２５】
　前記導電膜上に金属シリサイド膜を形成する段階をさらに含むこともできる。
【００２６】
　前記他の技術的課題を達成するための本発明の他の実施例による不揮発性メモリ素子の製造方法は、半導体基板上にトンネリング層の形成のための第１絶縁膜、電荷トラップ層の形成のための非導電性物質膜及び遮蔽層の形成のための第２絶縁膜を順次に形成する段階と、前記第２絶縁膜上に第１マスク膜パターンを形成する段階と、前記第１マスク膜パターンをエッチングマスクとしたエッチング工程を行なってトンネリング層、電荷トラップ層及び遮蔽層が順次に積層された垂直構造物を形成する段階と、前記エッチング工程を行なった後に前記第１マスク膜パターンを除去する段階と、前記垂直構造物によって露出された半導体基板上にコントロールゲート絶縁膜の形成のための第３絶縁膜を形成する段階と、前記第３絶縁膜及び前記垂直構造物上にコントロールゲート電極形成用第１導電膜を形成する段階と、前記コントロールゲート電極形成用導電膜上に第２マスク膜パターンを形成する段階と、前記第２マスク膜パターンをエッチングマスクとしたエッチング工程を行なって前記半導体基板の第１領域上に前記垂直構造物及びコントロールゲート絶縁膜上のコントロールゲート電極を限定する段階と、前記第２マスク膜パターンを除去する段階と、前記コントロールゲート電極及び所定の第１イオン注入マスク膜を利用したイオン注入工程を行なって前記半導体基板の表面の一定領域に不純物領域を形成する段階と、前記コントロールゲート電極及び半導体基板の露出表面を覆う絶縁膜スペーサ及び選択トランジスタのゲート絶縁膜の形成のための第４絶縁膜を形成する段階と、前記第４絶縁膜上に選択トランジスタのゲート電極形成用第２導電膜を形成する段階と、前記第２導電膜及び前記第４絶縁膜に対する等方性エッチング工程を行なって前記垂直構造物が位置した反対方向の前記コントロールゲート電極の側壁に絶縁膜スペーサを形成し、前記絶縁膜スペーサ上に側壁ゲート形態のゲート電極を形成する段階と、前記コントロールゲート電極及び前記ゲート電極によって露出された半導体基板に不純物イオンを注入して前記半導体基板の表面の一定領域にソース領域及びドレーン領域を形成する段階と、を含むことを特徴とする。
【００２７】
　前記第１絶縁膜は熱酸化によるシリコン酸化膜よりなり、前記非導電性物質膜は化学気相蒸着による窒化膜よりなり、そして前記第２絶縁膜は化学気相蒸着による酸化膜よりなることが望ましい。
【００２８】
　前記第１導電膜上に金属シリサイド膜を形成する段階をさらに含むこともできる。
【００２９】
　前記第２導電膜及び前記第４絶縁膜に対する等方性エッチング工程はエッチバック工程を使用して行なうことが望ましい。
【００３０】
　前記他の技術的課題を達成するための本発明のさらに他の実施例による不揮発性メモリ素子の製造方法は、半導体基板上にトンネリング層の形成のための第１絶縁膜、電荷トラップ層の形成のための非導電性物質膜及び遮蔽層の形成のための第２絶縁膜を順次に形成する段階と、前記第２絶縁膜上に前記半導体基板の第１領域及び第２領域を覆う第１マスク膜パターンを形成する段階と、前記第１マスク膜パターンをエッチングマスクとしたエッチング工程を行なって前記半導体基板の前記第１領域上には第１トンネリング層、第１電荷トラップ層及び第１遮蔽層が順次に積層された第１垂直構造物を形成し、前記半導体基板の前記第２領域上には第２トンネリング層、第２電荷トラップ層及び第２遮蔽層が順次に積層された第２垂直構造物を形成する段階と、前記エッチング工程を行なった後に前記第１マスク膜パターンを除去する段階と、前記垂直構造物によって露出された半導体基板上にコントロールゲート絶縁膜と第１及び第２選択トランジスタの第１及び第２ゲート絶縁膜の形成のための第３絶縁膜を形成する段階と、前記第３絶縁膜、前記第１垂直構造物及び前記第２垂直構造物上にコントロールゲート電極形成と第１及び第２選択トランジスタの第１及び第２ゲート電極の形成のための導電膜を形成する段階と、前記導電膜上に第２マスク膜パターンを形成する段階と、前記第２マスク膜パターンをエッチングマスクとしたエッチング工程を行なって前記第１垂直構造物と前記第２垂直構造物に整列されたコントロールゲート電極を限定し、前記コントロールゲート電極の一側壁と一定間隔で離隔された前記半導体基板の表面には第１ゲート絶縁膜及び第１ゲート電極を限定し、そして前記コントロールゲート電極の他の側壁と一定間隔で離隔された前記半導体基板の表面には第２ゲート絶縁膜及び第２ゲート電極を限定する段階と、前記第２マスク膜パターンを除去する段階と、前記コントロールゲート電極、前記第１ゲート電極及び前記第２ゲート電極にアラインされるように不純物イオンを注入して前記半導体基板の表面の一定領域にソース領域、第１不純物領域、第２不純物領域及びドレーン領域を形成する段階と、を含むことを特徴とする。
【００３１】
　前記他の技術的課題を達成するためにの本発明のさらに他の実施例による不揮発性メモリ素子の製造方法は、半導体基板上にトンネリング層の形成のための第１絶縁膜、電荷トラップ層の形成のための非導電性物質膜及び遮蔽層の形成のための第２絶縁膜を順次に形成する段階と、前記第２絶縁膜上に前記半導体基板の第１領域及び第２領域を覆う第１マスク膜パターンを形成する段階と、前記第１マスク膜パターンをエッチングマスクとしたエッチング工程を行なって前記半導体基板の前記第１領域上には第１トンネリング層、第１電荷トラップ層及び第１遮蔽層が順次に積層された第１垂直構造物を形成し、前記半導体基板の前記第２領域上には第２トンネリング層、第２電荷トラップ層及び第２遮蔽層が順次に積層された第２垂直構造物を形成する段階と、前記エッチング工程を行なった後に前記第１マスク膜パターンを除去する段階と、前記垂直構造物によって露出された半導体基板上にコントロールゲート絶縁膜の形成のための第３絶縁膜を形成する段階と、前記第３絶縁膜、前記第１垂直構造物及び前記第２垂直構造物上にコントロールゲート電極の形成のための第１導電膜を形成する段階と、前記第１導電膜上に第２マスク膜パターンを形成する段階と、前記第２マスク膜パターンをエッチングマスクとしたエッチング工程を行なって前記半導体基板の第１領域上に前記垂直構造物とコントロールゲート絶縁膜上のコントロールゲート電極を限定する段階と、前記第２マスク膜パターンを除去する段階と、前記コントロールゲート電極及び所定の第１イオン注入マスク膜を利用したイオン注入工程を行なって前記コントロールゲート電極の左右両側壁の前記半導体基板の表面の一定領域に第１不純物領域及び第２不純物領域を各々形成する段階と、前記コントロールゲート電極及び半導体基板の露出表面を覆うように第１及び第２選択トランジスタの第１及び第２ゲート絶縁膜の形成のための第４絶縁膜を形成する段階と、前記第４絶縁膜上に第１及び第２選択トランジスタの第１及び第２ゲート電極の形成のための第２導電膜を形成する段階と、前記第２導電膜及び前記第４絶縁膜に対する等方性エッチング工程を行なって前記コントロールゲート電極の両側壁に第１及び第２絶縁膜スペーサを各々形成し、前記第１及び第２絶縁膜スペーサ上に側壁ゲート形態の第１及び第２ゲート電極を各々形成する段階と、前記コントロールゲート電極、前記第１ゲート電極及び前記第２ゲート電極によって露出された半導体基板に不純物イオンを注入して前記半導体基板の表面の一定領域にソース領域及びドレーン領域を形成する段階と、を含むことを特徴とする。
【００３２】
　前記第２導電膜及び前記第４絶縁膜に対する等方性エッチング工程はエッチバック工程を使用して行なうことが望ましい。
【発明の効果】
【００３３】
　前述したように、本発明に係る選択トランジスタとＳＯＮＯＳセル構造とを有する不揮発性メモリ素子及びその製造方法によれば、選択トランジスタによってＳＯＮＯＳセルでのプログラム動作が制御できるので、適切な回路連結手段を通じてバイト単位のプログラム動作が行なえる。さらに選択トランジスタのゲート電極に印加されるバイアスサイズを調節してプログラム時に使われる電流量を減少させうるので、プログラム時の電力消耗量を減少させ、これによりエンベデッド素子に関する適用範囲が広められる。
【発明を実施するための最良の形態】
【００３４】
　以下、添付した図面に基づき、本発明の望ましい実施例を詳細に説明する。しかし、本発明の実施例は色々な他の形態に変形されることができ、本発明の範囲が後述する実施例によって限定されると解釈されてはならない。
　図２は、本発明の第１実施例による選択トランジスタ構造とＳＯＮＯＳセル構造とを有する不揮発性メモリ素子を示す断面図である。
【００３５】
　図２を参照すれば、本発明による不揮発性メモリ素子の一つのセルは、シリコンよりなる半導体基板２００上に形成されたＳＯＮＯＳセルＩと選択トランジスタＩＩを含む。半導体基板２００の上部の一定領域にはソース領域２０２及びドレーン領域２０４が互いに一定間隔で離隔されるように配置され、ソース領域２０２とドレーン領域２０４間にはもう一つの不純物領域２０６が配置される。
【００３６】
　ソース領域２０２と不純物領域２０６間の半導体基板２００の表面上には、トンネリング層２１２、電荷トラップ層２１４及び遮蔽層２１６が順次に積層された垂直構造物２１０とゲート絶縁膜２２２とが相互隣接されるように配置される。前記垂直構造物２１０はソース領域２０２に近く配置される。トンネリング層２１２、遮蔽層２１６及びゲート絶縁膜２２２は酸化膜よりなり、電荷トラップ層２１４は窒化膜よりなる。遮蔽層２１６及びゲート絶縁膜２２２上にはコントロールゲート電極２３２が形成される。コントロールゲート電極２３２はポリシリコン膜よりなり、このポリシリコン膜上には金属シリサイド膜２４０が形成される。前記金属シリサイド膜２４０はメモリアレイでのワードライン抵抗を減少させる効果を提供する。
【００３７】
　ドレーン領域２０４及び不純物領域２０６間の半導体基板２００上には選択トランジスタのゲート絶縁膜２２４が形成され、ゲート絶縁膜２２４上には選択トランジスタのゲート電極２３４が形成される。ゲート絶縁膜２２４は酸化膜よりなり、ゲート電極２３４はポリシリコン膜よりなる。
【００３８】
　前記不純物領域２０６はＳＯＮＯＳセルＩと選択トランジスタＩＩとの両方に使われ、常にフローティング状態を維持する。不純物領域２０６が常にフローティング状態を維持することによって、不純物領域２０６はソース領域２０２とドレーン領域２０４間の電流伝達媒体として作用する。詳述すれば、選択トランジスタＩＩのゲート電極２３４にバイアスが印加されるかの否かによってドレーン領域２０４と不純物領域２０６間に反転層が形成されるか否かが決定される。すなわち、ゲート電極２３４に正のバイアスが印加されれば、ドレーン領域２０４と不純物領域２０６間には反転層が作られ、結果的に電流移動通路のチャンネルが作られる。一方、ゲート電極２３４にバイアスが印加されないと、ドレーン領域２０４と不純物領域２０６間には反転層が作られず、結果的に電流移動通路のチャンネルが作られない。したがって、この場合にはドレーン領域２０４と不純物領域２０６間の電流移動通路が存在しなくなる。
【００３９】
ドレーン領域２０４と不純物領域２０６間に電流移動通路が存在しない場合、ＳＯＮＯＳセルＩのプログラミング動作が行われない。すなわち、不揮発性メモリセルをプログラムするために、ＳＯＮＯＳセルＩのコントロールゲート電極２３２及びソース領域２０２に適切なバイアスを、例えばコントロールゲート電極２３２には約７.５Ｖの電圧を、そしてソース領域２０２には約６.５Ｖの電圧を印加しても、選択トランジスタＩＩがＯＮ状態ではない場合、すなわちドレーン領域２０４と不純物領域２０６間に電流移動通路のチャンネルが形成されていない場合、不純物領域２０６へキャリアが供給されないので、プログラム動作が行われない。一方、選択トランジスタＩＩがＯＮ状態である場合、すなわちドレーン領域２０４と不純物領域２０６間に電流移動通路のチャンネルが形成されている場合、ドレーン領域２０４から不純物領域２０６へのキャリア供給が持続的に行われる。そして不純物領域２０６に供給されたキャリア、すなわち電子は不純物領域２０４とソース領域２０２間の水平かつ垂直な電界によってソース領域２０２に向けて移動しつつ、一部電子は熱的状態となって電荷トラップ層２１４にトラップされることで、プログラム動作が行われる。
【００４０】
　このようにＳＯＮＯＳセルＩのプログラム動作を行うか否かは選択トランジスタＩＩの状態によって決定され、したがって選択トランジスタＩＩの選択によってビット単位ではないバイト単位のＳＯＮＯＳセルＩがプログラムできる。このためにはバイト内のセルのソース領域２０２と選択トランジスタＩＩのゲート電極２３４とが相互共通されていなければならないが、場合によって他の連結方法を使用しても良い。
【００４１】
　一方、選択トランジスタＩＩがＯＮ状態となり、ＳＯＮＯＳセルＩのコントロールゲート２３２及びソース領域２０２に適切なバイアスを印加してプログラム動作が行われる場合、不純物領域２０６とソース領域２０４間の電流量は、ドレーン領域２０４と不純物領域２０６間の電流量に影響を受ける。ところが、ドレーン領域２０４と不純物領域２０６間の電流量は選択トランジスタＩＩのゲート電極２３４に印加されるバイアスサイズによって変化される。したがって、本発明による不揮発性メモリ素子の場合、選択トランジスタＩＩのゲート電極２３４に印加されるバイアスサイズを調節してプログラム時に消耗される電流量を減少させ、これによりプログラム時に消耗される電力量を減少させうる。
【００４２】
　前記不揮発性メモリ素子を消去するためには、ＨＨＥ（Ｈｏｔ　Ｈｏｌｅ　Ｅｒａｓｅ）方法を使用するが、必ずしもこれに限定されることではない。不揮発性メモリ素子を消去するために前記ＨＨＥ方法を使用する場合、コントロールゲート電極２３２に負のバイアス、例えば−７.５Ｖを印加し、ソース領域２０２に正のバイアス、例えば約６.５Ｖを印加し、ソース領域２０２の付近にブレークダウン現象を発生させる。ブレークダウン現象が発生すれば、ソース領域２０２の付近には多数のキャリアが発生され、このキャリアの中で一部のホールは垂直電界によって電荷トラップ層２１４にトラップされる。電荷トラップ層２１４にトラップされたホールは既に電荷トラップ層２１４内にトラップされていた電子と再結合してスレショルド電圧を減少させる。この過程で選択トランジスタＩＩはＯＦＦ状態を維持する。
【００４３】
　図３は、本発明の第２実施例による選択トランジスタ構造とＳＯＮＯＳセル構造とを有する不揮発性メモリ素子を示す断面図である。
【００４４】
　本実施例による不揮発性メモリ素子は、前記第１実施例による不揮発性メモリ素子と同様に、ＳＯＮＯＳセルＩ構造と選択トランジスタＩＩ構造とを含んで構成される。そして、ＳＯＮＯＳセルＩ構造と選択トランジスタＩＩ構造とはフローティング状態の不純物領域２０６を共有する。全体的な構造は図２の不揮発性メモリ素子と同一なので、重複説明を避けるために、同じ参照符号に対する説明は省略し、差異点についてだけ説明する。プログラム動作及び消去動作も同一なので、説明を省略する。
【００４５】
　図３を参照すれば、選択トランジスタＩＩのゲート電極２３４’は、ゲート絶縁膜２２４’の上部及び絶縁膜スペーサ２７０の側壁上に側壁スペーサ構造よりなっている。このようにゲート電極２３４’の幅Ｗが、第１実施例による不揮発性メモリ素子に含まれた選択トランジスタのゲート電極（図２の２３４）の幅より小さくなったということが分かり、これにより素子の集積度が向上されるということが分かる。これは第１実施例による不揮発性メモリ素子の選択トランジスタのゲート電極（図２の２３４）を形成するためには必然的にフォトリソグラフィ工程を使用すべきなので、ゲート電極の幅もフォトリソグラフィ工程の限界に影響を受ける。しかし、本実施例による不揮発性メモリ素子の場合、選択トランジスタＩＩのゲート電極２３４’を形成するためにフォトリソグラフィ工程を使用する必要がない。代りにゲート電極用物質膜に積層されたポリシリコン膜に対する全面エッチング工程によって作られるので、フォリソグラフィ工程の限界に影響を受けない。
【００４６】
　図４は、本発明の第３実施例による選択トランジスタ構造とＳＯＮＯＳセル構造とを有する不揮発性メモリ素子を示す断面図である。
【００４７】
　図４を参照すれば、本発明の第３実施例による不揮発性メモリ素子は、ＳＯＮＯＳセルＩ構造と二つの選択トランジスタ、すなわち第１選択トランジスタＩＩ構造及び第２選択トランジスタＩＩＩ構造を含む。前記ＳＯＮＯＳセルＩ構造は両側面のエッチに配置されて相互離隔された第１垂直構造物４１０及び第２垂直構造物４２０を含む。各垂直構造物４１０、４２０は、各々ＯＮＯ構造よりなっている。前記ＳＯＮＯＳセルＩ構造と、第１及び第２選択トランジスタＩＩ、ＩＩＩ構造とは全てシリコンよりなる半導体基板４００上に形成される。半導体基板４００の上部の一定領域にはソース領域４０２及びドレーン領域４０４が相互離隔されるように形成されている。ソース領域４０２及びドレーン領域４０４の間には二つの不純物領域、すなわち、第１不純物領域４０６と第２不純物領域４０８とが形成される。第１不純物領域４０６はＳＯＮＯＳセルＩと第１選択トランジスタＩＩの共通領域に配置され、第２不純物領域４０８はＳＯＮＯＳセルＩと第２選択トランジスタＩＩＩの共通領域に配置される。第１不純物領域４０６と第２不純物領域４０８とは常にフローティング状態を維持する。
【００４８】
　前記ＳＯＮＯＳセルＩは第１不純物領域４０６及び第２不純物領域４０８間の半導体基板４００上に並んで配置された第１垂直構造物４１０、ゲート絶縁膜４３２及び第２垂直構造物４２０を含む。第１垂直構造物４１０は、第１トンネリング層４１２、第１電荷トラップ層４１４及び第１遮蔽層４１６が順次に積層された構造を有する。同様に、第２垂直構造物４２０も、第２トンネリング層４２２、第２電荷トラップ層４２４及び第２遮蔽層４２６が順次に積層された構造を有する。第１垂直構造物４１０は第１不純物領域４０６と隣接して配置され、第２垂直構造物４２０は第２不純物領域４０８と隣接して配置される。ゲート絶縁膜４３２は第１垂直構造物４１０と第２垂直構造物４２０の厚さより小さな厚さを有する。第１垂直構造物４１０、第２垂直構造物４２０及びゲート絶縁膜４３２上にはコントロールゲート電極４４２が形成され、コントロールゲート電極４４２上には金属シリサイド膜４５０が形成される。
【００４９】
　前記第１選択トランジスタＩＩは、ソース領域４０２と第１不純物領域４０６間の半導体基板４００の表面上に形成された第１ゲート絶縁膜４３４及び第１ゲート絶縁膜４３４上に形成された第１ゲート電極４４４を含んで構成される。同様に、前記第２選択トランジスタＩＩＩは、ドレーン領域４０４と第２不純物領域４０８間の半導体基板４００の表面上に形成された第２ゲート絶縁膜４３６及び第２ゲート絶縁膜４３６上に形成された第２ゲート電極４４６を含んで構成される。
【００５０】
　このように、前記不揮発性メモリ素子は、一つのセルに二つのデータビットが保存できるが、その理由は電子またはホールが第１電荷トラップ層４１４及び第２電荷トラップ層４２４の各分離された所にトラップされうるためである。ここで第１電荷トラップ層４１４を含むビットを左側ビットと言い、第２電荷トラップ層４２４を含むビットを右側ビットと言う。前記不揮発性メモリ素子をプログラムして判読することは、各ビットをプログラムして判読することが互いに独立に行われるという点を除外し、前記第１実施例による不揮発性メモリ素子と同一である。前記不揮発性メモリ素子を消去することは、前記第１実施例による不揮発性メモリ素子と多少相異するが、本実施例による不揮発性メモリ素子の場合、Ｆ−Ｎ（Ｆｌｏｗｅｒ−Ｎｏｒｄｈｅｉｍ）トンネリングを使用して消去動作を行なう。
【００５１】
　前記不揮発性メモリセルの左側ビットをプログラムするためには、コントロールゲート電極４４２及びソース領域４０２に各々７.５及び６.５Ｖのバイアス電圧を印加する。前記バイアス電圧のサイズは例示的なものであって、他のバイアス電圧値が印加されても良いというのは当然である。ドレーン領域４０４は接地される。もちろん第２選択トランジスタＩＩＩがＯＮ状態となるべきなので、第２選択トランジスタＩＩＩの第２ゲート電極４４６にも一定サイズのバイアス電圧が印加される。このような条件で、第２不純物領域４０８とドレーン領域４０４間にチャンネルが形成され、第１不純物領域４０６と第２不純物領域４０８間には垂直かつ水平な電界が作られる。この電界によって第２不純物領域４０８から第１不純物領域４０６に向けて移動する電子が加速化され、この過程で一部電子は熱的状態となって第１電荷トラップ層４１４内にトラップされる。このように、左側ビットに対するプログラムは右側から左側へ行われる。
【００５２】
　同様に、前記不揮発性メモリセルの右側ビットをプログラムするためには、コントロールゲート電極４４２及びドレーン領域４０４に各々７.５及び６.５Ｖのバイアス電圧を印加する。やはりこの場合にも前記バイアス電圧のサイズは例示的なものであって、他のバイアス電圧値が印加できる。ソース領域４０２は接地される。第１選択トランジスタＩＩはＯＮ状態となるべきである。したがって、第１選択トランジスタＩＩの第１ゲート電極４４４にも一定サイズのバイアス電圧が印加される。このような条件で、ソース領域４０２と第１不純物領域４０６間にチャンネルが形成され、第１不純物領域４０６と第２不純物領域４０８間には垂直かつ水平な電界が作られる。この電界によって第１不純物領域４０６から第２不純物領域４０８に向けて移動する電子が加速化され、この過程で一部電子は熱的状態となって第２電荷トラップ層４２４内にトラップされる。このように、右側ビットに対するプログラムは左側から右側へ行われる。
【００５３】
　前記不揮発性メモリセルの左側ビットを判読するためには、コントロールゲート電極４４２及びドレーン領域４０４に各々一定サイズのバイアス電圧を印加する。この時、バイアス電圧のサイズはプログラム時に印加されたバイアスよりは小さくなければならない。ソース領域４０２は接地される。第１選択トランジスタＩＩはＯＮ状態となるべきである。したがって、第１選択トランジスタＩＩの第１ゲート電極４４４にも一定サイズのバイアス電圧が印加される。したがって、左側ビットに対する判読は第２方向に行われる。
【００５４】
　同様に、前記不揮発性メモリセルの右側ビットを判読するためには、コントロールゲート電極４４２及びソース領域４０２に各々一定サイズのバイアス電圧を印加する。この時、バイアス電圧のサイズはプログラム時に印加されたバイアスより小さくなければならない。ドレーン領域４０４は接地される。第２選択トランジスタＩＩＩはＯＮ状態となるべきである。したがって、第２選択トランジスタＩＩＩの第２ゲート電極４４６にも一定サイズのバイアス電圧が印加される。したがって、右側ビットに対する判読は第１方向に行われる。
【００５５】
　図５は、本発明の第４実施例による選択トランジスタ構造とＳＯＮＯＳセル構造とを有する不揮発性メモリ素子を示す断面図である。
【００５６】
　本実施例による不揮発性メモリ素子は、前記第３実施例による不揮発性メモリ素子と同様に、ＳＯＮＯＳセルＩ構造と第１及び第２選択トランジスタＩＩ、ＩＩＩ構造を含んで構成される。全体的な構造は第３実施例による不揮発性メモリ素子と同一なので、重複説明を避けるために、同じ参照符号に対する説明は省略し、差異点についてだけ説明する。プログラム動作、判読動作及び消去動作も同一なので、説明を省略する。
【００５７】
　図５を参照すれば、第１選択トランジスタＩＩの第１ゲート電極４４４’は、第１ゲート絶縁膜４３４’上部及び第１絶縁膜スペーサ４６２の側壁上で側壁スペーサ構造よりなっている。これと共に第１ゲート電極４４４’の幅Ｗ１が、第３実施例による不揮発性メモリ素子に含まれた第１選択トランジスタの第１ゲート電極（図４の４４４）の幅より狭まり、これにより素子の集積度が向上するということが分かる。これは第３実施例による不揮発性メモリ素子の第１選択トランジスタの第１ゲート電極（図４の４４４）を形成するためには必然的にフォトリソグラフィ工程を使用すべきなので、第１ゲート電極の幅もフォトリソグラフィ工程の限界に影響を受ける。しかし、本実施例による不揮発性メモリ素子の場合、第１選択トランジスタＩＩの第１ゲート電極４４４’を形成するためにフォトリソグラフィ工程を使用する必要がない。代りにゲート電極用物質膜に積層されたポリシリコン膜に対する全面エッチング工程によって作られるので、フォトリソグラフィ工程の限界に影響を受けない。
【００５８】
　同様に、第２選択トランジスタＩＩＩの第２ゲート電極４４６’も、第２ゲート絶縁膜４３６’上部及び第２絶縁膜スペーサ４６４の側壁上で側壁スペーサ構造よりなっている。これと共に第２ゲート電極４４６’の幅Ｗ２が、第３実施例による不揮発性メモリ素子に含まれた第２選択トランジスタの第２ゲート電極（図４の４４６）の幅より狭まり 、これにより素子の集積度が向上するということが分かる。これは第３実施例による不揮発性メモリ素子の第２選択トランジスタの第２ゲート電極（図４の４４６）を形成するためには、必然的にフォトリソグラフィ工程を使用すべきなので、第２ゲート電極の幅もフォトリソグラフィ工程の限界に影響を受ける。しかし、本実施例による不揮発性メモリ素子の場合、第２選択トランジスタＩＩＩの第２ゲート電極４４６’を形成するためにフォトリソグラフィ工程を使用する必要がない。代りにゲート電極用物質膜に積層されたポリシリコン膜に対する全面エッチング工程によって作られるので、フォトリソグラフィ工程の限界に影響を受けない。
【００５９】
　図６Ａないし図６Ｄは、本発明の第１実施例による不揮発性メモリ素子の製造方法を説明するために示す断面図である。
【００６０】
　図６Ａを参照すれば、シリコンよりなる半導体基板２００の表面上にＯＮＯ膜２１０’を形成する。ＯＮＯ膜２１０’は、半導体基板２００の表面上に、シリコン酸化膜よりなるトンネリング層２１１と、窒化膜よりなる電荷トラップ層２１３と、そしてシリコン酸化膜よりなる遮蔽層２１５が順次に積層された垂直構造物である。一実施例において、トンネリング層２１１は半導体基板２００を熱酸化させて形成できる。場合によって前記熱酸化は、窒素を含む雰囲気、例えばＮ２ＯガスまたはＮＯガス雰囲気で行われるが、この場合にトンネリング層２１１がオキシナイトライド膜よりなる。電荷トラップ層２１３及び遮蔽層２１５は低圧化学気相蒸着（ＬＰ−ＣＶＤ：Ｌｏｗ−Ｐｒｅｓｓｕｒｅ　Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法を使用して形成する。場合によって前記電荷トラップ層２１３はトンネリング層２１１に対する窒化工程を行なって形成することもできる。前記ＯＮＯ膜２１０’を形成した後には、遮蔽層２１５上にマスク膜パターン、例えばフォトレジスト膜パターン６００を形成する。このフォトレジスト膜パターン６００は、遮蔽層２１５の一部表面だけを覆い、遮蔽層２１５の残り表面を露出させる。
【００６１】
　図６Ｂを参照すれば、前記フォトレジスト膜パターン６００をエッチングマスクとしたエッチング工程を行なってシリコン酸化膜パターンよりなるトンネリング層２１２、窒化膜パターンよりなる電荷トラップ層２１４、及び酸化膜パターンよりなる遮蔽層２１６が順次に積層された垂直構造物２１０を形成する。この時、前記垂直構造物２１０が位置しない半導体基板２００の表面は露出される。次に前記フォトレジスト膜パターン６００をストリップ（除去）した後に、半導体基板２００の露出表面を熱酸化させてシリコン酸化膜２２０’を形成する。このシリコン酸化膜２２０’はＳＯＮＯＳセルのゲート絶縁膜と選択トランジスタのゲート絶縁膜として作用する。一方、前記シリコン酸化膜２２０’の形成のための熱酸化工程前にスレショルド電圧の調節のための不純物イオン注入工程が行なえる。
【００６２】
　図６Ｃを参照すれば、シリコン酸化膜２２０’及び遮蔽層２１６の上部の表面上にゲート電極用導電膜としてのポリシリコン膜２３０を形成する。このポリシリコン膜２３０はＣＶＤ法を使用して形成できる。一実施例において、ポリシリコン膜２３０の形成のためのＣＶＤ工程時に、ソースガスの約１０％体積だけホスフィンガスを混合してｎ型不純物である燐でドーピングし、ドーピングされていないポリシリコン膜より高い導電性を有するようにする。次にゲートラインの電流抵抗を減少させるために、ポリシリコン膜２３０の上部に金属シリサイド膜２４０を形成する。この金属シリサイド膜２４０にはタングステンシリサイド（ＷＳｉ）膜、コバルトシリサイド（ＣｏＳｉ）膜またはチタンシリサイド（ＴｉＳｉ）膜が使用できる。
【００６３】
　図６Ｄを参照すれば、金属シリサイド膜２４０上にフォトレジスト膜パターン６１０を形成する。このフォトレジスト膜パターン６１０を形成するためには、金属シリサイド膜２４０上にフォトレジスト膜を形成し、次いで通常のフォトリソグラフィ工程による露光及び現像を行なう。その結果から形成されたフォトレジスト膜パターン６１０は第１開口部６２１、第２開口部６２２及び第３開口部６２３を有する。第１開口部６２１は半導体基板２００のソース領域が作られる部分を、第２開口部６２２は半導体基板２００の不純物領域が作られる部分を、そして第３開口部６２３は半導体基板２００のドレーン領域が作られる部分を各々露出するためのものである。次に前記フォトレジスト膜パターン６１０をエッチングマスクとしたエッチング工程を行なって第１開口部６２１、第２開口部６２２及び第３開口部６２３に対応する半導体基板２００の表面を露出する。この過程でコントロールゲート電極２３２及び選択トランジスタのゲート電極２３４が相互分離されつつ形成され、同様にコントロールゲート電極２３２の下部のゲート絶縁膜２２２と選択トランジスタのゲート電極２３４の下部のゲート絶縁膜２２４とが相互分離される。
【００６４】
　次に前記フォトレジスト膜パターン６１０を除去し、通常のイオン注入工程を行なって、図２に示したように、半導体基板２００の表面部分にソース領域２０２、ドレーン領域２０４及び不純物領域２０６を形成する。以後にドレーン領域２０４と連結される金属配線を形成する工程が行なえる（図示せず）。
【００６５】
　図７Ａないし図７Ｃは、本発明の第２実施例による不揮発性メモリ素子の製造方法を説明するために示す断面図である。
【００６６】
　図７Ａを参照すれば、図６Ａないし図６Ｃを参照して説明した工程を同一に行なう。次いで、同様に金属シリサイド膜２４０上にフォトレジスト膜パターン７００を形成する。この時、フォトレジスト膜パターン７００は、図６Ｄに示したものと違って、第１開口部７０１及び第２開口部７０２を有する。第１開口部７０１は半導体基板２００のソース領域が作られる部分を、第２開口部７０２は半導体基板２００の不純物領域、選択トランジスタ及びドレーン領域が作られる部分を各々露出するためのものである。次に、このフォトレジスト膜パターン７００をエッチングマスクとしたエッチング工程を行なって半導体基板２００の一部表面を露出する。このようにコントロールゲート電極２３２とその下部のゲート絶縁膜２２２も限定される。前記エッチング工程が終了した後にフォトレジスト膜パターン７００をストリップする。
【００６７】
　図７Ｂを参照すれば、前記コントロールゲート電極２３２及び所定のイオン注入マスク（図示せず）を使用したイオン注入工程を行なって、半導体基板２００の表面領域にソース領域２０２及び不純物領域２０６を各々形成する。前記イオン注入工程が終了されればイオン注入マスクを除去する。そして、全面に絶縁膜２７０’を形成し、絶縁膜２７０’上に選択トランジスタのゲート電極形成用導電膜としてのポリシリコン膜２３４”を形成する。
【００６８】
　図７Ｃを参照すれば、等方性エッチング工程を行なって金属シリサイド膜２４０の表面が露出されるまでポリシリコン膜（図７ｂの２３４”）及び絶縁膜（図７ｂの２７０’）の一部を除去する。そうすると、選択トランジスタのゲート絶縁膜２２４’と絶縁膜スペーサ２７０が作られ、ゲート絶縁膜２２４’と絶縁膜スペーサ２７０上に選択トランジスタの側壁ゲート電極２３４’が作られる。前記選択トランジスタの側壁ゲート電極２３４’はポリシリコン膜（図７ｂの２３４”）の積層と等方性エッチング工程だけを通じて形成されるので、狭幅の側壁ゲート電極２３４’が形成できる。
【００６９】
　図３に示したように、所定のイオン注入マスク膜パターン（図示せず）を利用したイオン注入工程を行なって半導体基板２００の表面の一部領域にドレーン領域２０４を形成した後に、前記イオン注入マスク膜パターンを除去する。そして、この後にドレーン領域２０４と連結する金属配線を形成するための工程が行なえる（図示せず）。
【００７０】
　図８Ａないし図８Ｄは、本発明の第３実施例による不揮発性メモリ素子の製造方法を説明するために示す断面図である。
【００７１】
　図８Ａを参照すれば、シリコンよりなる半導体基板４００の表面上にＯＮＯ膜４１０’を形成する。ＯＮＯ膜４１０’は、半導体基板４００表面上に、シリコン酸化膜よりなるトンネリング層４１１と、窒化膜よりなる電荷トラップ層４１３と、そしてシリコン酸化膜よりなる遮蔽層４１５が順次に積層された垂直構造物である。一実施例において、トンネリング層４１１は半導体基板４００を熱酸化させて形成できる。場合によって前記熱酸化は、窒素を含む雰囲気、例えばＮ２ＯガスまたはＮＯガス雰囲気で行われうるが、この場合、トンネリング層４１１がオキシナイトライド膜よりなる。電荷トラップ層４１３及び遮蔽層４１５はＬＰ−ＣＶＤ法を使用して形成する。場合によって、前記電荷トラップ層４１３はトンネリング層４１１に対する窒化工程を行なって形成しても良い。前記ＯＮＯ膜４１０’を形成した後には、遮蔽層４１５上にマスク膜パターン、例えばフォトレジスト膜パターン８００を形成する。このフォトレジスト膜パターン８００は、互いに一定間隔で離隔されるように配置され、各々遮蔽層４１５の一部表面だけを覆い、遮蔽層４１５の残り表面を露出する。
【００７２】
　図８Ｂを参照すれば、前記フォトレジスト膜パターン８００をエッチングマスクとしたエッチング工程を行なって、半導体基板４００上に互いに一定間隔で離隔されるように配置された第１垂直構造物４１０及び第２垂直構造物４２０を形成する。第１垂直構造物４１０は、シリコン酸化膜パターンよりなる第１トンネリング層４１２、窒化膜パターンよりなる第１電荷トラップ層４１４、及び酸化膜パターンよりなる第１遮蔽層４１６が順次に積層された構造である。第２垂直構造物４２０も、同様に、シリコン酸化膜パターンよりなる第２トンネリング層４２２、窒化膜パターンよりなる第２電荷トラップ層４２４、及び酸化膜パターンよりなる第２遮蔽層４２６が順次に積層された構造である。この時、前記第１及び第２垂直構造物４１０、４２０が位置していない半導体基板４００の表面は露出される。次に前記フォトレジスト膜パターン８００をストリップした後に、半導体基板４００の露出表面を熱酸化させてシリコン酸化膜４３０’を形成する。前記熱酸化工程によって第１垂直構造物４１０と第２垂直構造物４２０間の半導体基板４００の表面上にはコントロールゲート絶縁膜４３２が形成される。そして前記シリコン酸化膜４３０’は二つの選択トランジスタのそれぞれのゲート絶縁膜として作用する。一方、前記シリコン酸化膜４３０’の形成のための熱酸化工程前にスレショルド電圧の調節のための不純物イオン注入工程が行なえる。
【００７３】
　図８Ｃを参照すれば、コントロールゲート絶縁膜４３２、シリコン酸化膜４３０’、第１遮蔽層４１６及び第２遮蔽層４２６の上部の表面上にゲート電極用導電膜としてのポリシリコン膜４４０を形成する。このポリシリコン膜４４０はＣＶＤ法を使用して形成できる。一実施例において、ポリシリコン膜４４０のの形成のためのＣＶＤ工程時に、ソースガスの約１０％体積だけホスフィンガスを混合してｎ型不純物の燐でドーピングさせ、ドーピングされていないポリシリコン膜より高い導電性を有するようにする。次にゲートラインの電流抵抗を減少させるためにポリシリコン膜４４０の上部に金属シリサイド膜４５０を形成する。この金属シリサイド膜４５０にはタングステンシリサイド（ＷＳｉ）膜、コバルトシリサイド（ＣｏＳｉ）膜またはチタンシリサイド（ＴｉＳｉ）膜が使用できる。
【００７４】
　図８Ｄを参照すれば、金属シリサイド膜４５０上にフォトレジスト膜パターン８１０を形成する。このフォトレジスト膜パターン８１０を形成するためには、金属シリサイド膜４５０上にフォトレジスト膜を形成し、次いで通常のフォトリソグラフィ工程による露光及び現像を行なう。その結果から形成されたフォトレジスト膜パターン８１０は第１開口部８２１、第２開口部８２２、第３開口部８２３及び第４開口部８２４を有する。第１開口部８２１は半導体基板４００のソース領域が作られる部分を、第２開口部８２２は半導体基板４００の第１不純物領域が作られる部分を、第３開口部８２３は半導体基板４００の第２不純物領域が作られる部分を各々露出するためのものであり、そして第４開口部８２４は半導体基板４００のドレーン領域が作られる部分を露出させるためのことである。次に前記フォトレジスト膜パターン８１０をエッチングマスクとしたエッチング工程を行なって第１開口部８２１、第２開口部８２２、第３開口部８２３及び第４開口部８２４に対応する半導体基板４００の表面を露出させる。この過程でコントロールゲート電極４４２、第１選択トランジスタの第１ゲート電極４４４及び第２選択トランジスタの第２ゲート電極４４６が相互分離されつつ形成され、同様に第１選択トランジスタの第１ゲート電極４４４の下部の第１ゲート絶縁膜４３４と第２選択トランジスタの第２ゲート電極４４６の下部の第２ゲート絶縁膜４３６が第１垂直構造物４１０と第２垂直構造物４２０の側壁から分離される。
【００７５】
　前記フォトレジスト膜パターン８１０を除去し、通常のイオン注入工程を行なって、図４に示したように、半導体基板４００の表面部分にソース領域４０２、ドレーン領域４０４、第１不純物領域４０６及び第２不純物領域４０８を形成する。この後にソース領域４０２及びドレーン領域２４４と連結する金属配線を形成する工程が行なえる（図示せず）。
【００７６】
　図９Ａないし図９Ｃは、本発明の第４実施例による不揮発性メモリ素子の製造方法を説明するために示す断面図である。
【００７７】
　図９Ａを参照すれば、図８Ａないし図８Ｃを参照して説明した工程を同一に行なう。次に金属シリサイド膜４５０上にフォトレジスト膜パターン９００を形成する。この時、フォトレジスト膜パターン９００は、図８Ｄに示したものとは違って、第１開口部９０１及び第２開口部９０２を有する。第１開口部９０１は第１選択トランジスタ及びソース領域が作られる部分を、第２開口部９０２は第２選択トランジスタ及びドレーン領域が作られる部分を各々露出するためのものである。次にこのフォトレジスト膜パターン９００をエッチングマスクとしたエッチング工程を行なって、半導体基板４００の一部表面を露出する。このようにコントロールゲート電極４４０とその下部のゲート絶縁膜４３２も限定される。前記エッチング工程が終了されればフォトレジスト膜パターン９００をストリップする。
【００７８】
　図９Ｂを参照すれば、前記コントロールゲート電極４４０及び所定のイオン注入マスク（図示せず）を使用したイオン注入工程を行なって半導体基板４００の表面領域に第１不純物領域４０６及び第２不純物領域２０８を各々形成する。前記イオン注入工程が終了されればイオン注入マスクを除去する。そして、全面に絶縁膜４３０”を形成し、絶縁膜４３０”上に第１及び第２選択トランジスタの第１及び第２ゲート電極形成用導電膜としてのポリシリコン膜４４０”を形成する。
【００７９】
　図９Ｃを参照すれば、等方性エッチング工程を行なって金属シリサイド膜４５０の表面が露出されるまでポリシリコン膜（図９ｂの４４０”）及び絶縁膜（図９ｂの４３０’ ’）の一部を除去する。すると、第１選択トランジスタの第１ゲート絶縁膜４３４’と第１絶縁膜スペーサ４６２とが作られ、第１ゲート絶縁膜４３４’と第１絶縁膜スペーサ４６２上には第１選択トランジスタの第１側壁ゲート電極４４４’が作られる。同様に第２選択トランジスタの第２ゲート絶縁膜４３６’と第２絶縁膜スペーサ４６４も作られ、第２ゲート絶縁膜４３６’と第２絶縁膜スペーサ４６４上には第２選択トランジスタの第２側壁ゲート電極４４６’が作られる。前記第１及び第２選択トランジスタの第１及び第２側壁ゲート電極４４４’、４４６’はポリシリコン膜（図９ｂの４４０”）の積層と等方性エッチング工程だけを通じて形成されるので、狭幅の第１及び第２側壁ゲート電極４４４’、４４６’が形成できる。
【００８０】
図５に示したように、所定のイオン注入マスク膜パターン（図示せず）を利用したイオン注入工程を行なって半導体基板４００のの表面の一部領域にソース領域４０２及びドレーン領域４０４を形成した後に、前記イオン注入マスク膜パターンを除去する。以後にソース領域４０２及びドレーン領域４０４と各々連結する金属配線を形成するための工程が行なえる（図示せず）。
【００８１】
以上、本発明を望ましい実施例として詳細に説明したたが、本発明は前記実施例に限定されず、本発明の技術的な思想内に当業者によって色々な変形が可能なのは当然である。例えばソース領域とドレーン領域との位置を相互置換することが可能である。
【図面の簡単な説明】
【００８２】
【図１】一般的なＳＯＮＯＳセル構造を有する不揮発性メモリ素子を示す断面図である。
【図２】本発明の第１実施例による選択トランジスタ構造とＳＯＮＯＳセル構造とを有する不揮発性メモリ素子を示す断面図である。
【図３】本発明の第２実施例による選択トランジスタ構造とＳＯＮＯＳセル構造とを有する不揮発性メモリ素子を示す断面図である。
【図４】本発明の第３実施例による選択トランジスタ構造とＳＯＮＯＳセル構造とを有する不揮発性メモリ素子を示す断面図である。
【図５】本発明の第４実施例による選択トランジスタ構造とＳＯＮＯＳセル構造とを有する不揮発性メモリ素子を示す断面図である。
【図６Ａ】図２の不揮発性メモリ素子の製造方法を説明するために示す断面図である。
【図６Ｂ】図２の不揮発性メモリ素子の製造方法を説明するために示す断面図である。
【図６Ｃ】図２の不揮発性メモリ素子の製造方法を説明するために示す断面図である。
【図６Ｄ】図２の不揮発性メモリ素子の製造方法を説明するために示す断面図である。
【図７Ａ】図３の不揮発性メモリ素子の製造方法を説明するために示す断面図である。
【図７Ｂ】図３の不揮発性メモリ素子の製造方法を説明するために示す断面図である。
【図７Ｃ】図３の不揮発性メモリ素子の製造方法を説明するために示す断面図である。
【図８Ａ】図４の不揮発性メモリ素子の製造方法を説明するために示す断面図である。
【図８Ｂ】図４の不揮発性メモリ素子の製造方法を説明するために示す断面図である。
【図８Ｃ】図４の不揮発性メモリ素子の製造方法を説明するために示す断面図である。
【図８Ｄ】図４の不揮発性メモリ素子の製造方法を説明するために示す断面図である。
【図９Ａ】図５の不揮発性メモリ素子の製造方法を説明するために示す断面図である。
【図９Ｂ】図５の不揮発性メモリ素子の製造方法を説明するために示す断面図である。
【図９Ｃ】図５の不揮発性メモリ素子の製造方法を説明するために示す断面図である。
【符号の説明】
【００８３】
　２００　半導体基板
　２０２　ソース領域
　２０４　ドレーン領域
　２０６　不純物領域
　２１０　垂直構造物
　２１２　トンネリング
　２１４　電荷トラップ層
　２１６　遮蔽層
　２２２　ゲート絶縁膜
　２２４　ゲート絶縁膜
　２３２　コントロールゲート電極
　２３４　ゲート電極
　２４０　金属シリサイド膜
【図１】
2004104108.tif 000003
【図２】
2004104108.tif 000004
【図３】
2004104108.tif 000005
【図４】
2004104108.tif 000006
【図５】
2004104108.tif 000007
【図６Ａ】
2004104108.tif 000008
【図６Ｂ】
2004104108.tif 000009
【図６Ｃ】
2004104108.tif 000010
【図６Ｄ】
2004104108.tif 000011
【図７Ａ】
2004104108.tif 000012
【図７Ｂ】
2004104108.tif 000013
【図７Ｃ】
2004104108.tif 000014
【図８Ａ】
2004104108.tif 000015
【図８Ｂ】
2004104108.tif 000016
【図８Ｃ】
2004104108.tif 000017
【図８Ｄ】
2004104108.tif 000018
【図９Ａ】
2004104108.tif 000019
【図９Ｂ】
2004104108.tif 000020
【図９Ｃ】
2004104108.tif 000021