(57)【要約】      （修正有）【課題】キャパシタコンタクト及びビット線コンタクトのアスペクト比を低減でき、かつ、合わせズレの影響を受けにくく、余分な工程数の増加を招かないメモリセルの構造及び製造方法を提供する。【解決手段】半導体基板に素子領域を区画する素子分離領域を形成する工程と、前記素子領域にゲート電極とソース／ドレイン領域とを有するトランジスタを形成する工程と、前記素子分離領域上及び前記ゲート電極上に第１層間絶縁膜を形成する工程と、前記ゲート電極をストッパーとして前記第１層間絶縁膜を平坦化する工程と、前記ソース／ドレイン領域の一方上に前記ゲート電極に対して自己整合的に第１のコンタクトホールを形成する工程と、前記第１のコンタクトホール内及び前記ゲート電極上に第１の導電膜を堆積し、前記ゲート電極をストッパーとして前記第１の導電膜を平坦化して第１のコンタクトプラグを形成する工程とを有することを特徴とする。【選択図】  図１３
2004186703.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に素子領域を区画する素子分離領域を形成する工程と、
前記素子領域にゲート電極とソース／ドレイン領域とを有するトランジスタを形成する
工程と、
前記素子分離領域上及び前記ゲート電極上に第１層間絶縁膜を形成する工程と、
前記ゲート電極をストッパーとして前記第１層間絶縁膜を平坦化する工程と、
前記ソース／ドレイン領域の一方上に、前記ゲート電極に対して自己整合的に第１のコ
ンタクトホールを形成する工程と、
前記第１のコンタクトホール内及び前記ゲート電極上に第１の導電膜を堆積し、前記ゲ
ート電極をストッパーとして前記第１の導電膜を平坦化して、第１のコンタクトプラグを
形成する工程と、
を有することを特徴とする半導体記憶装置の製造方法。
【請求項２】
前記ソース／ドレイン領域の他方上に、前記ゲート電極に対して自己整合的に第２のコン
タクトホールを形成する工程と、
前記第２のコンタクトホールに第２のコンタクトプラグを形成する工程と、
を有することを特徴とする請求項１に記載の半導体記憶装置の製造方法。
【請求項３】
前記第１のコンタクトホール及び前記第２のコンタクトホールが同時に形成されることを
特徴とする請求項２に記載の半導体記憶装置の製造方法。
【請求項４】
前記第２のコンタクトプラグを形成する工程は、前記第２のコンタクトホール内及び前記
ゲート電極上に前記第１の導電膜を堆積し、前記ゲート電極をストッパーとして前記第１
の導電膜を平坦化することにより行い、
前記第１のコンタクトプラグと前記第２のコンタクトプラグとは同時に形成されること
を特徴とする請求項２に記載の半導体記憶装置の製造方法。
【請求項５】
前記ゲート電極上、及び前記第１のコンタクトプラグ上、及び前記第２のコンタクトプラ
グ上、及び前記第１層間絶縁膜上に第２層間絶縁膜を形成する工程と、
前記第２層間絶縁膜を開口して、前記第１のコンタクトプラグ上にビット線コンタクト
を形成する工程と、
前記第２層間絶縁膜上及び前記ビット線コンタクト上に第３層間絶縁膜を形成する工程
と、
前記第３層間絶縁膜を開口して、前記ビット線コンタクトに電気的に接続するビット線
を形成する工程と、
前記第３絶縁膜及び前記第２層間絶縁膜を開口して、前記第２のコンタクトプラグ上に
ストレージノードコンタクトを形成する工程と、
前記ストレージノードコンタクトに電気的に接続するストレージキャパシタを形成する
工程と、
を有することを特徴とする請求項２に記載の半導体記憶装置の製造方法。
【請求項６】
前記ゲート電極側面及び上面にゲート保護膜を形成する工程と、
を有することを特徴とする請求項１に記載の半導体記憶装置の製造方法。
【請求項７】
前記第１のコンタクトホールは、前記ソース／ドレイン領域上及び前記素子分離領域の一
部上に渡って形成されることを特徴とする請求項１に記載の半導体記憶装置の製造方法。
【請求項８】
半導体基板に素子領域を区画する素子分離領域を形成する工程と、
前記素子領域に、ゲート電極とソース／ドレイン領域とを有するトランジスタを形成す
る工程と、
前記素子分離領域上及び前記ゲート電極上に第１層間絶縁膜を形成する工程と、
前記ゲート電極をストッパーとして前記第１層間絶縁膜を平坦化する工程と、
前記ソース／ドレイン領域上に、前記ゲート電極に対して自己整合的に第１のコンタク
トホール及び第２のコンタクトホールを形成する工程と、
前記第１のコンタクトホール内及び前記第２のコンタクトホール内及び前記ゲート電極
上に第１の導電膜を堆積し、前記ゲート電極をストッパーとして前記第１の導電膜を平坦
化して、第１のコンタクトプラグ及び第２のコンタクトプラグを形成する工程と、
前記ゲート電極上、及び前記第１のコンタクトプラグ上、及び前記第２のコンタクトプ
ラグ上、及び前記第１層間絶縁膜上に第２層間絶縁膜を形成する工程と、
前記第２層間絶縁膜を開口して、前記第１のコンタクトプラグ上にビット線コンタクト
を形成する工程と、
前記第２層間絶縁膜上及び前記ビット線コンタクト上に第３層間絶縁膜を形成する工程
と、
前記第３層間絶縁膜を開口して、前記ビット線コンタクトに電気的に接続するビット線
を形成する工程と、
前記第３絶縁膜及び前記第２層間絶縁膜を開口して、前記第２のコンタクトプラグ上に
ストレージノードコンタクトを形成する工程と、
前記ストレージノードコンタクトに電気的に接続するストレージキャパシタを形成する
工程と、
を有し、
上記工程により形成される半導体素子を行列状に形成することを特徴とする半導体記憶
装置の製造方法。
【請求項９】
前記ゲート電極は行方向に延在して形成され、前記ビット線は列方向に延在して形成され
ることを特徴とする請求項８に記載の半導体記憶装置の製造方法。
【請求項１０】
列方向に並んで隣接する２つのトランジスタはソース／ドレイン領域の一方を共有すると
ともに、前記ソース／ドレイン領域の一方上に形成された前記第１のコンタクトプラグを
有し、
前記２つのトランジスタのソース／ドレイン領域の他方上には、それぞれ前記第２のコ
ンタクトプラグを有することを特徴とする請求項９に記載の半導体記憶装置の製造方法。
【請求項１１】
前記第１のコンタクトホール及び前記第２のコンタクトホールが同時に形成されることを
特徴とする請求項１０に記載の半導体記憶装置の製造方法。
【請求項１２】
前記隣接する２つのトランジスタが共有する前記第１のコンタクトホールと、前記隣接す
る２つのトランジスタが有する前記第２のコンタクトホールとを形成する工程は、マスク
を用いてエッチングにより前記第１層間絶縁膜を開口する工程を有し、
開口部の形状は、前記ゲート電極の延在方向に凸の形状を有することを特徴とする請求
項１０に記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＤＲＡＭセルに関して、特にビット線を先に形成し、後からメモリセルキャパ
シタをビット線より上部に形成するＣＯＢ（Ｃａｐａｃｉｔｏｒ  Ｏｖｅｒ  Ｂｉｔ−ｌ
ｉｎｅ  ）型メモリセルの製造方法に関する。
【背景技術】
【０００２】
半導体記憶装置、特にダイナミックＲＡＭは年々大規模集積化が進んでいる。それに伴
って単位記憶素子の占める面積がますます縮小傾向にあり、リード・ライトに十分なメモ
リセルキャパシタ容量（２０ｆＦ以上）を得るためにセルの３次元化は必須であり、トレ
ンチ型キャパシタ及びスタック型キャパシタを用いたセル構造が一般化している。
【０００３】
従来のスタック型キャパシタの製造方法として、例えば、Ｍ．Ｓａｋａｏ  ｅｔ  ａｌ
．，"Ａ  ＣＡＰＡＣＩＴＯＲ−ＯＶＥＲ−ＢＩＴ−ＬＩＮＥ（ＣＯＢ）  ＣＥＬＬ  Ｗ
ＩＴＨ  Ａ  ＨＥＭＩＳＰＨＥＲＩＣＡＬ−ＧＲＡＩＮ  ＳＴＯＲＡＧＥ  ＮＯＤＥ  Ｆ
ＯＲ  ６４Ｍｂ  ＤＲＡＭｓ"，ＩＥＤＭ  Ｔｅｃｈｎｉｃａｌ  Ｄｉｇｅｓｔ，ｐｐ．
６５５−６５８，１９９０  に記載のＣＯＢ（Ｃａｐａｃｉｔｏｒ  Ｏｖｅｒ  Ｂｉｔ−
Ｌｉｎｅ）  型メモリセルが提案されている。
【０００４】
以下、図面を用いて詳細に説明する。
【０００５】
図２７にＣＯＢ型メモリセルの平面図を、図２８に図２７のメモリセルの斜め上方から
の俯瞰図を、図２９、３０、３２にＣＯＢ型メモリセル製造の各工程における図２７の切
断線Ａ−Ａ'に沿う断面図を、図３１にＣＯＢ型メモリセル製造の一工程における図２７
の切断線Ｂ−Ｂ'に沿う断面図をそれぞれ示す。
【０００６】
まず、シリコン基板１１上にＬＯＣＯＳ法を用いて素子分離酸化膜１３を形成し、同時
に素子領域１４が形成される。次に、ゲート酸化膜（図示せず）を形成し、このゲート酸
化膜上に上部及び側壁が酸化シリコン膜で覆われたポリシリコンゲート電極１９を形成す
る。次に、素子領域１４上に、ゲート電極１９に対して自己整合的にコンタクトホールを
開口し、ポリシリコン膜を堆積してインターコネクト５０を形成する（図２９）。
【０００７】
次に、第１の層間絶縁膜５１を全面に堆積し、ビット線コンタクトパタン５２を用いて
第１の層間絶縁膜５１をパターニングしてビット線コンタクトホール５３を形成し、ビッ
ト線コンタクトホール５３内部に不純物を導入したポリシリコン５４を充填する。次に、
タングステンポリサイドを用いてビット線５５を形成する（図３０）。
【０００８】
次に、ビット線５５上の全面に第２の層間絶縁膜５６を堆積し、平滑化する。次に、ス
トレージノードコンタクト５７を開口し、インターコネクト５０と接続するＨＳＧ（Ｈｅ
ｍｉＳｐｈｅｒｉｃａｌ−Ｇｒａｉｎ）  ストレージノード５８を形成する（図３１）。
【０００９】
次に、全面に酸化シリコン薄膜及び窒化シリコン薄膜からなるキャパシタ絶縁膜（図示
せず）を形成し、次にポリシリコンを堆積してプレート電極５９を形成する。次に、全面
に第３の層間絶縁膜６０を堆積し、メタル配線６１を形成する（図３２）。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
従来技術を用いたＤＲＡＭメモリセルにおいて、以下の５つの問題点が上げられる。
【００１１】
（１）  インターコネクト５０をビット線５５の下部に挿入することによりビット線コ
ンタクト５２の高さが増大し、アスペクト比が増大する。
【００１２】
（２）  ビット線コンタクト５２がビット線から拡散層まで達しており、そのためにビ
ット線コンタクトのアスペクト比が増大する。
【００１３】
（３）  インターコネクト５０は隣接する素子領域のビット線コンタクト６２と近接し
て形成されており、合わせズレによってインターコネクト５０とビット線コンタクト内部
のポリシリコン５４がショートする可能性がある。
【００１４】
（４）  ビット線コンタクト５２をゲート電極１９に対して自己整合的に形成しておら
ず、ビット線とゲート電極のショートを引き起こす可能性がある。
【００１５】
（５）  インターコネクト５０を形成するための新たなリソグラフィー工程を必要とし
、工程数増加に結びつく。
【００１６】
本発明の目的は、以上のような従来技術の問題点をふまえて、ＣＯＢ型ＤＲＡＭセルの
形成に際してキャパシタコンタクト及びビット線コンタクトのアスペクト比を低減でき、
かつ、合わせズレの影響を受けにくく、かつ、余分な工程数の増加を招かないメモリセル
の構造及び製造方法を提供することにある。
【課題を解決するための手段】
【００１７】
以上のような目的を達成するため、本発明実施の形態における半導体記憶装置の製造方
法は、半導体基板に素子領域を区画する素子分離領域を形成する工程と、前記素子領域に
ゲート電極とソース／ドレイン領域とを有するトランジスタを形成する工程と、前記素子
分離領域上及び前記ゲート電極上に第１層間絶縁膜を形成する工程と、前記ゲート電極を
ストッパーとして前記第１層間絶縁膜を平坦化する工程と、前記ソース／ドレイン領域の
一方上に、前記ゲート電極に対して自己整合的に第１のコンタクトホールを形成する工程
と、前記第１のコンタクトホール内及び前記ゲート電極上に第１の導電膜を堆積し、前記
ゲート電極をストッパーとして前記第１の導電膜を平坦化して、第１のコンタクトプラグ
を形成する工程とを有することを特徴とする。また、他の実施の形態における半導体記憶
装置の製造方法は、半導体基板に素子領域を区画する素子分離領域を形成する工程と、前
記素子領域に、ゲート電極とソース／ドレイン領域とを有するトランジスタを形成する工
程と、前記素子分離領域上及び前記ゲート電極上に第１層間絶縁膜を形成する工程と、前
記ゲート電極をストッパーとして前記第１層間絶縁膜を平坦化する工程と、前記ソース／
ドレイン領域上に、前記ゲート電極に対して自己整合的に第１のコンタクトホール及び第
２のコンタクトホールを形成する工程と、前記第１のコンタクトホール内及び前記第２の
コンタクトホール内及び前記ゲート電極上に第１の導電膜を堆積し、前記ゲート電極をス
トッパーとして前記第１の導電膜を平坦化して、第１のコンタクトプラグ及び第２のコン
タクトプラグを形成する工程と、前記ゲート電極上、及び前記第１のコンタクトプラグ上
、及び前記第２のコンタクトプラグ上、及び前記第１層間絶縁膜上に第２層間絶縁膜を形
成する工程と、前記第２層間絶縁膜を開口して、前記第１のコンタクトプラグ上にビット
線コンタクトを形成する工程と、前記第２層間絶縁膜上及び前記ビット線コンタクト上に
第３層間絶縁膜を形成する工程と、前記第３層間絶縁膜を開口して、前記ビット線コンタ
クトに電気的に接続するビット線を形成する工程と、前記第３絶縁膜及び前記第２層間絶
縁膜を開口して、前記第２のコンタクトプラグ上にストレージノードコンタクトを形成す
る工程と、前記ストレージノードコンタクトに電気的に接続するストレージキャパシタを
形成する工程とを有し、上記工程により形成される半導体素子を行列状に形成することを
特徴とする。
【００１８】
上述のごとく、本発明を用いることにより、ソース及びドレイン上に自己整合的にポリ
シリコンプラグを形成できる。このポリシリコンプラグ上にビット線コンタクト及びスト
レージ電極コンタクトを形成することにより、両者のアスペクト比を共に低減させること
ができる。
【００１９】
更に、本発明のポリシリコンプラグはゲート電極に対して自己整合的に形成されており
、隣接する素子領域上のコンタクトとショートしたり、ソース及びドレインのプラグ同士
がショートするといったことは起こり得ず、合わせズレに強いと言える。
【００２０】
更に、本発明のポリシリコンプラグの形成は独立したリソグラフィー工程を必要とせず
、工程数を削減するという効果がある。
【発明の効果】
【００２１】
本発明を用いることにより、ＣＯＢ型ＤＲＡＭセルの形成に際してキャパシタコンタク
ト及びビット線コンタクトのアスペクト比を低減でき、かつ、合わせズレの影響を受けに
くく、かつ、余分な工程数の増加を招かないメモリセルの構造及び製造方法を提供するこ
とができる。
【発明を実施するための最良の形態】
【００２２】
以下、図面を参照しつつ本発明の実施の形態について説明する。
【実施例１】
【００２３】
本発明の第1の実施形態を図１〜図２６を参照して説明する。
【００２４】
図１は本発明の半導体記憶装置の平面図である。すなわち、半導体基板１１上に素子領
域１４が素子分離酸化膜１３により区画されている。複数のＭＯＳトランジスタのゲート
電極に相当するワード線１９は図中縦方向に延在しており、ビット線３３は図中横方向に
延在している。ビット線３３よりさらに上の層には、ストレージキャパシタ４１が形成さ
れている。ビット線３３とＭＯＳトランジスタのソース・ドレインとはプラグ２８にて接
続されており、ストレージキャパシタ４１とＭＯＳトランジスタのソース、ドレインとは
プラグ２８と同層のプラグ（図示せず）およびそのプラグに達するプラグ３６により接続
されている。
【００２５】
続いて、本発明の製造工程を示す。
【００２６】
半導体基板１１上に、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）
技術を用いて、図２の素子領域パタン１２を用いて素子分離酸化膜１３を形成し、素子分
離酸化膜１３によって区画される素子領域１４が形成される。なお、図３、図４はそれぞ
れ図２における切断線Ａ−Ａ'  、Ｃ−Ｃ'  に沿う断面図である。
【００２７】
次に、素子領域１４上に６ｎｍ程度のゲート酸化膜（図示せず）を形成し、５０ｎｍ程
度のＰのドープされた第１のポリシリコン膜１５、１００ｎｍ程度のタングステンシリサ
イド膜１６、１００ｎｍ程度の第１の窒化シリコン膜１７を順次堆積する。次に図５に示
したゲート電極パタン１８を用いて第１の窒化シリコン膜１７、タングステンシリサイド
膜１６、Ｐのドープされた第１のポリシリコン膜１５をパターニングし、ＭＯＳＦＥＴの
ゲート電極１９を形成する。次に、Ａｓを例えば２０ｋｅＶ、５Ｅ１３ｃｍ−２程度イオ
ン注入し、ソース・ドレイン拡散層領域２０を形成する。次に、３０ｎｍ程度の第２の窒
化シリコン膜２１を全面に堆積し、エッチバック法を用いて、ゲート電極１９の側壁部に
サイドウォールを形成する。なお、図６、図７はそれぞれ図５における切断線Ａ−Ａ'  
、Ｃ−Ｃ'  に沿う断面図である。
【００２８】
次に、図８、図９に示すように、全面に２５０ｎｍ程度の第１のＢＰＳＧ膜２２を堆積
し、第１の窒化シリコン膜１７をストッパーとして、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃ
ｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ  ）法を用いて表面を平坦化する。
【００２９】
次に、図１０のプラグパタン２４を用いて、全面にフォトレジストマスク２３を形成し
た後、ＢＰＳＧ／ＳｉＮのエッチングレート比が２０以上の選択ＲＩＥ（Ｒｅａｃｔｉｖ
ｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）技術を用いて、ゲート電極に対して自己整合的に、第１の
ＢＰＳＧ膜２２をパターニングする。なお、図１１、図１２はそれぞれ図１０における切
断線Ａ−Ａ'  、Ｃ−Ｃ'  に沿う断面図である。
【００３０】
次に、図１３、図１４に示すように、フォトレジストマスク２３を除去し、全面に２５
０ｎｍ程度のＰをドープした第２のポリシリコン膜２５を堆積し、第１の窒化シリコン膜
１７及び第１のＢＰＳＧ膜２２をストッパーとして、ＣＭＰ法を用いて表面を平坦化する
。
【００３１】
次に、全面に１５０ｎｍ程度の第２のＢＰＳＧ膜２６を堆積し、図１５に示すビット線
コンタクトパタン２７を用いて第２のＢＰＳＧ膜２６をパターニングし、ＣＶＤ法を用い
て第２のＢＰＳＧ膜２６の開口部に露出した第２のポリシリコン膜２５上に２００ｎｍ程
度の第１のタングステン膜２８を選択成長させる。次に、第２のＢＰＳＧ膜２６をストッ
パーとして、ＣＭＰ法を用いて第１のタングステン膜２８と第２のＢＰＳＧ膜２６の上端
が同じ高さになるまで平坦化する。なお、図１６、図１７はそれぞれ図１５における切断
線Ｂ−Ｂ'  、Ｃ−Ｃ'  に沿う断面図である。
【００３２】
次に、全面に２０ｎｍ程度のバリアメタル（図示せず）、１００ｎｍ程度の第２のタン
グステン膜２９、１５０ｎｍ程度の第３の窒化シリコン膜３０を順次堆積し、図１８に示
すビット線パタン３１を用いて、第３の窒化シリコン膜３０、第２のタングステン膜２９
をパターニングし、ビット線３３を形成する。次に、全面に３０ｎｍ程度の第４の窒化シ
リコン膜３２を堆積し、エッチバック法を用いてビット線３３の側壁部にサイドウォール
を形成する。なお、図１９、図２０はそれぞれ図１８における切断線Ｂ−Ｂ'  、Ｃ−Ｃ'
に沿う断面図である。
【００３３】
次に、４００ｎｍ程度の第３のＢＰＳＧ膜３４を全面に堆積し、ＣＭＰ法を用いてビッ
ト線３３上の第３のＢＰＳＧ膜３４が１５０ｎｍ程度の厚さになるように平坦化を行う。
次に、ＢＰＳＧ／ＳｉＮのエッチングレート比が２０以上の選択ＲＩＥ（Ｒｅａｃｔｉｖ
ｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）技術を用いて、図２１に示すストレージノードコンタクト
パタン３５を用いて、ビット線３３に対して自己整合的に、第３のＢＰＳＧ膜３４、第２
のＢＰＳＧ膜２６をパターニングし、第３のＢＰＳＧ膜３４、第２のＢＰＳＧ膜２６の開
口部に露出した第２のポリシリコン膜２５上に、ＣＶＤ法を用いて５５０ｎｍ程度の第３
のタングステン膜３６を選択成長させる。次に、第３のＢＰＳＧ膜３４をストッパーとし
て、ＣＭＰ法を用いて第３のタングステン膜３６と第３のＢＰＳＧ膜３４が同じ高さにな
るまで平坦化する。なお、図２２、図２３はそれぞれ図２１における切断線Ａ−Ａ'  、
Ｃ−Ｃ'  に沿う断面図である。
【００３４】
次に、全面に２００ｎｍ程度の第１の窒化タングステン膜３７を堆積し、図２４に示す
ストレージノードパタン３８を用いてパターニングする。次に酸化膜換算で０．４ｎｍ程
度のＢＳＴＯ膜３９、１００ｎｍ程度の第２の窒化タングステン膜４０を全面に順次堆積
し、ストレージキャパシタ４１が完成する。なお、図２５、図２６はそれぞれ図２４にお
ける切断線Ａ−Ａ'  、Ｃ−Ｃ'  に沿う断面図である。
【実施例２】
【００３５】
次に、本発明の第２の実施例を以下に示す。
【００３６】
第２の実施例におけるビット線形成後のＣ−Ｃ'  に沿う断面図を図３３に示す。図３
３は本発明の第１の実施例における図２０に対応している。この構造は図１０のプラグパ
タン２４の代わりに図３４に示すプラグパタン４２を用いて、ゲート電極に対して自己整
合的に第１のＢＰＳＧ膜２２をパターンニングする。従って、第１の実施例よりも小さな
ポリシリコンプラグを形成することができる。これによって、ビット線容量を低減するこ
とができる。また、コンタクトホールのパターンニングに際し、開口部に露出したＳＴＩ
素子分離酸化膜を例えば５０ｎｍ程度オーバーエッチングする。従って、ポリシリコンプ
ラグと半導体基板は、基板表面のみならず、基板側面でもコンタクトしているため、小さ
なプラグを用いてもコンタクト抵抗を低減することができる。それ以外の工程は、本発明
の第１の実施例と同じであるので、ここでは省略する。
【実施例３】
【００３７】
次に、本発明の第３の実施例を以下に示す。
【００３８】
第３の実施例におけるビット線形成後のＣ−Ｃ'  に沿う断面図を図３５に示す。この
図は本発明の第１の実施例における図２０に対応している。ポリシリコンプラグを形成す
る第２のポリシリコン膜２５が、素子領域に隣接した位置で素子分離酸化膜の一部を除去
してそこに埋め込まれている。この構造はＳＴＩ形成時にこの凹部を形成し、その後、図
１０のプラグパタンの代わりに図３４に示すプラグパタン４２を用いることによって得ら
れる。なお、この凹部はＳＴＩ形成時に、特別な工程を必要とせずに形成することができ
る。それ以外の工程は本発明の第１の実施例と同じであるので、ここでは省略する。
【００３９】
上述のごとく、ＣＯＢ型ＤＲＡＭセルにおいて本発明を用いることにより、ソース及び
ドレイン上に自己整合的にポリシリコンプラグを形成できる。このポリシリコンプラグ上
にビット線コンタクト及びストレージ電極コンタクトを形成することにより、両者のアス
ペクト比を共に低減させることができる。
【００４０】
更に、本発明のポリシリコンプラグはゲート電極に対して自己整合的に形成されており
、隣接する素子領域上のコンタクトとショートしたり、ソース及びドレインのプラグ同士
がショートするといったことは起こり得ず、合わせズレに強いと言える。
【００４１】
更に、本発明のポリシリコンプラグの形成は独立したリソグラフィー工程を必要とせず
、工程数を削減するという効果がある。
【００４２】
また、第２の実施例及び第３の実施例を用いることによって、ビット線と素子領域を接
続するポリシリコンプラグを短くすることができ、その分だけビット線容量を低減できる
という効果がある。更に、ポリシリコンプラグと基板表面でコンタクトしているため、コ
ンタクト抵抗を下げることができる。
【００４３】
更に、第３の実施例を用いることによって、コンタクト低部において、素子領域との境
界のみにポリシリコンプラグが埋め込まれ、それ以外の素子分離領域には埋め込まれてい
ないため、第２の実施例より更にビット線容量を低減することができる。
【図面の簡単な説明】
【００４４】
【図１】本発明の実施例を示す平面図である。
【図２】本発明の実施例の製造工程中の平面図である。
【図３】本発明の実施例の製造工程中の断面図である。
【図４】本発明の実施例の製造工程中の断面図である。
【図５】本発明の実施例の製造工程中の平面図である。
【図６】本発明の実施例の製造工程中の断面図である。
【図７】本発明の実施例の製造工程中の断面図である。
【図８】本発明の実施例の製造工程中の断面図である。
【図９】本発明の実施例の製造工程中の断面図である。
【図１０】本発明の実施例の製造工程中の平面図である。
【図１１】本発明の実施例の製造工程中の断面図である。
【図１２】本発明の実施例の製造工程中の断面図である。
【図１３】本発明の実施例の製造工程中の断面図である。
【図１４】本発明の実施例の製造工程中の断面図である。
【図１５】本発明の実施例の製造工程中の平面図である。
【図１６】本発明の実施例の製造工程中の断面図である。
【図１７】本発明の実施例の製造工程中の断面図である。
【図１８】本発明の実施例の製造工程中の平面図である。
【図１９】本発明の実施例の製造工程中の断面図である。
【図２０】本発明の実施例の製造工程中の断面図である。
【図２１】本発明の実施例の製造工程中の平面図である。
【図２２】本発明の実施例の製造工程中の断面図である。
【図２３】本発明の実施例の製造工程中の断面図である。
【図２４】本発明の実施例の製造工程中の平面図である。
【図２５】本発明の実施例の製造工程中の断面図である。
【図２６】本発明の実施例の製造工程中の断面図である。
【図２７】従来のＣＯＢセルの平面図である。
【図２８】従来のＣＯＢセルの斜視図である。
【図２９】従来のＣＯＢセルの製造工程中の断面図である。
【図３０】従来のＣＯＢセルの製造工程中の断面図である。
【図３１】従来のＣＯＢセルの製造工程中の断面図である。
【図３２】従来のＣＯＢセルの製造工程中の断面図である。
【図３３】本発明の実施例の製造工程中の断面図である。
【図３４】本発明の実施例の製造工程中の平面図である。
【図３５】本発明の実施例の製造工程中の断面図である。
【符号の説明】
【００４５】
１１・・・・・・半導体基板
１２・・・・・・素子領域パタン
１３・・・・・・素子分離酸化膜
１４・・・・・・素子領域
１５・・・・・・第１のポリシリコン膜
１６・・・・・・タングステンシリサイド膜
１７・・・・・・第１の窒化シリコン膜
１８・・・・・・ゲート電極パタン
１９・・・・・・ゲート電極
２０・・・・・・ソース・ドレイン拡散層領域
２１・・・・・・第２の窒化シリコン膜
２２・・・・・・第１のＢＰＳＧ膜
２３・・・・・・フォトレジストマスク
２４・・・・・・プラグパタン
２５・・・・・・第２のポリシリコン膜
２６・・・・・・第２のＢＰＳＧ膜
２７・・・・・・ビット線コンタクトパタン
２８・・・・・・第１のタングステン膜
２９・・・・・・第２のタングステン膜
３０・・・・・・第３の窒化シリコン膜
３１・・・・・・ビット線パタン
３２・・・・・・第４の窒化シリコン膜
３３・・・・・・ビット線
３４・・・・・・第３のＢＰＳＧ膜
３５・・・・・・ストレージノードコンタクトパタン
３６・・・・・・第３のタングステン膜
３７・・・・・・第１の窒化タングステン膜
３８・・・・・・ストレージノードパタン
３９・・・・・・ＢＳＴＯ膜
４０・・・・・・第２の窒化タングステン膜
４１・・・・・・ストレージキャパシタ
４２・・・・・・プラグパタン
５０・・・・・・インターコネクト
５１・・・・・・第１の層間絶縁膜
５２・・・・・・ビット線コンタクト
５３・・・・・・ビット線コンタクトホール
５４・・・・・・不純物を導入したポリシリコン
５５・・・・・・ビット線
５６・・・・・・第２の層間絶縁膜
５７・・・・・・ストレージノードコンタクト
５８・・・・・・ＨＳＧストレージノード
５９・・・・・・プレート電極
６０・・・・・・第３の層間絶縁膜
６１・・・・・・メタル配線
６２・・・・・・隣接する素子領域のビット線コンタクト
【図１】
2004186703.tif 000003
【図２】
2004186703.tif 000004
【図３】
2004186703.tif 000005
【図４】
2004186703.tif 000006
【図５】
2004186703.tif 000007
【図６】
2004186703.tif 000008
【図７】
2004186703.tif 000009
【図８】
2004186703.tif 000010
【図９】
2004186703.tif 000011
【図１０】
2004186703.tif 000012
【図１１】
2004186703.tif 000013
【図１２】
2004186703.tif 000014
【図１３】
2004186703.tif 000015
【図１４】
2004186703.tif 000016
【図１５】
2004186703.tif 000017
【図１６】
2004186703.tif 000018
【図１７】
2004186703.tif 000019
【図１８】
2004186703.tif 000020
【図１９】
2004186703.tif 000021
【図２０】
2004186703.tif 000022
【図２１】
2004186703.tif 000023
【図２２】
2004186703.tif 000024
【図２３】
2004186703.tif 000025
【図２４】
2004186703.tif 000026
【図２５】
2004186703.tif 000027
【図２６】
2004186703.tif 000028
【図２７】
2004186703.tif 000029
【図２８】
2004186703.tif 000030
【図２９】
2004186703.tif 000031
【図３０】
2004186703.tif 000032
【図３１】
2004186703.tif 000033
【図３２】
2004186703.tif 000034
【図３３】
2004186703.tif 000035
【図３４】
2004186703.tif 000036
【図３５】
2004186703.tif 000037