(57)【要約】【課題】欠陥の少ない半導体結晶を有する半導体装置およびその製造方法を提供すること。【課題手段】ＧａＡｓ基板１０１上に１層目のバッファ層１０２として下地に対し２次元成長を保つ範囲の格子不整合性を有するＩｎｘ１Ｇａ１−ｘ１Ａｓ層を成長させる。このとき、Ｉｎｘ１Ｇａ１−ｘ１Ａｓ層の膜厚は成長する層が２次元成長をし得る範囲で、３次元成長によって成長後の膜の表面粗さが急激に悪化しない程度とする。具体的にはＩｎｘ１Ｇａ１−ｘ１Ａｓ層の臨界膜厚の１５倍以上５０倍以下とする。２層目以降のバッファ層は下層の見かけの格子定数に対して２次元成長し得る範囲の格子不整合性を有するＩｎｘ  Ｇａ１−ｘ  Ａｓ層を臨界膜厚の１５倍以上１００倍以下の範囲で形成する。これにより、格子不整合による歪みが十分に緩和され、転位欠陥の少ない半導体結晶が得られる。【選択図】図１
2004186237.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に形成された少なくとも１層のバッファ層と、
前記バッファ層上に形成された化合物半導体層を有し、
前記バッファ層は、前記基板と前記化合物半導体層との格子不整合を緩和し得る層であり、
前記バッファ層は、下地の平行方向の格子定数に対して十分緩和し得る範囲で、かつ、２次元成長を保てる範囲の格子不整合性を有し、
前記バッファ層の膜厚は、下地に対して格子不整合を十分緩和し、バッファ層が２次元成長をし得る範囲であり、成長後の表面粗さが急激に悪化しない範囲である
半導体装置。
【請求項２】
前記バッファ層として複数層のバッファ層を有し、
前記バッファ層間の格子不整合が、急峻に、かつ、不連続に変化し、
前記バッファ層により、前記基板との格子不整合が段階的に緩和され、かつ、ミスフィット転位が主に前記基板と平行方向に伝播しており、最上層以外のバッファ層の歪み緩和量が０．１５以下である
請求項１記載の半導体装置。
【請求項３】
前記基板がＧａＡｓを含み、
前記バッファ層および前記化合物半導体層が３−５族化合物半導体で形成され、３族元素はＩｎ、Ｇａ、Ａｌから選ばれた少なくとも１つの元素を含み、５族元素はＡｓ、Ｐ、Ｓｂから選ばれた少なくとも１つの元素を含む
請求項１記載の半導体装置。
【請求項４】
前記基板がＧａＡｓを含み、
前記バッファ層および前記化合物半導体層がＩｎｘ  Ｇａ１−ｘ  Ａｓで形成され、前記各バッファ層の膜厚が臨界膜厚の１５倍以上、かつ、１００倍以下である
請求項１記載の半導体装置。
【請求項５】
前記基板がＧａＡｓを含み、
前記バッファ層および前記化合物半導体層がＩｎｘ  Ｇａ１−ｘ  Ｐで形成され、
前記バッファ層の膜厚が臨界膜厚の１５倍以上、かつ、３０倍以下である
請求項１記載の半導体装置。
【請求項６】
ｎ型電極と、
前記ｎ型電極上に形成されたｎ型基板と、
前記ｎ型基板上に形成されたｎ型バッファ層と、
前記ｎ型バッファ層上に形成されたｎ型クラッド層と、
前記ｎ型クラッド層上に形成された活性層と、
前記活性層上に形成されたｐ型クラッド層と、
前記ｐ型クラッド層上に形成されたｐ型電極とを有し、
前記ｎ型バッファ層は、前記基板と前記ｎ型クラッド層との格子不整合を緩和し得る層であり、
前記ｎ型バッファ層は、下地の格子定数に対して格子不整合を十分に緩和し、２次元成長を保つ範囲の格子不整合性を有し、
前記ｎ型バッファ層の膜厚は、下地に対して格子不整合を十分に緩和し、前記ｎ型バッファ層が２次元成長をし得る範囲であり、成長後の表面粗度が急激に悪化しない範囲である
発光素子。
【請求項７】
ｎ型電極と、
前記ｎ型電極上に形成されたｎ型基板と、
前記ｎ型基板上に形成されたｎ型バッファ層と、
前記ｎ型バッファ層上に形成された受光層と、
前記受光層上に形成されたｐ型電極とを有し、
前記ｎ型バッファ層は、前記基板と前記受光層との格子不整合を緩和し得る層であり、
前記ｎ型バッファ層は、下地の格子定数に対して格子不整合を十分に緩和し、２次元成長を保つ範囲の格子不整合性を有し、
前記ｎ型バッファ層の膜厚は、下地に対して格子不整合を十分に緩和し、前記ｎ型バッファ層が２次元成長をし得る範囲であり、成長後の表面粗度が急激に悪化しない範囲である
受光素子。
【請求項８】
基板上に少なくとも１層のバッファ層を形成する工程と、
前記バッファ層上に化合物半導体層を形成する工程とを有し、
前記バッファ層は前記基板と前記化合物半導体層との格子不整合を緩和し得る層であって、
前記バッファ層を形成する工程において、前記バッファ層の格子不整合が、下地に対して十分に緩和され、２次元成長を保てる範囲となるように、また、前記バッファ層の膜厚が、下地に対して格子不整合を十分に緩和し、２次元成長をし得る範囲であり、成長後の表面粗度が急激に悪化しない範囲の厚さとなるように、前記バッファ層を形成する
半導体装置の製造方法。
【請求項９】
前記バッファ層を形成する工程において、複数層のバッファ層を、前記バッファ層間の格子不整合を急峻に、かつ、不連続に変化させ、前記基板との格子不整合を段階的に緩和させ、かつ、ミスフィット転位を主に前記基板と平行方向に伝播させて、最上層以外のバッファ層の歪み緩和量を０．１５以下にして形成する
請求項８記載の半導体装置の製造方法。
【請求項１０】
前記基板としてＧａＡｓを含む基板を用い、
前記バッファ層を形成する工程および前記化合物半導体層を形成する工程においては、３族元素として、Ｉｎ、Ｇａ、Ａｌから選ばれた少なくとも１つの元素を含み、５族元素として、Ａｓ、Ｐ、Ｓｂから選ばれた少なくとも１つの元素を含むように、それぞれ３−５族化合物半導体から形成する
請求項８記載の半導体装置の製造方法。
【請求項１１】
前記基板としてＧａＡｓを含む基板を用い、
前記バッファ層を形成する工程および前記化合物半導体層を形成する工程においては、Ｉｎｘ  Ｇａ１−ｘ  Ａｓを形成し、
前記バッファ層を形成する工程において、臨界膜厚の１５倍以上、かつ、１００倍以下の膜厚となるように前記バッファ層を形成する
請求項８記載の半導体装置の製造方法。
【請求項１２】
前記基板としてＧａＡｓを含む基板を用い、
前記バッファ層を形成する工程および前記化合物半導体層を形成する工程においては、Ｉｎｘ  Ｇａ１−ｘ  Ｐを形成し、
前記バッファ層を形成する工程において、臨界膜厚の１５倍以上、かつ、３０倍以下の膜厚となるように前記バッファ層を形成する
請求項８記載の半導体装置の製造方法。
【請求項１３】
ｎ型基板上にｎ型バッファ層を形成する工程と、
前記ｎ型バッファ層上にｎ型クラッド層を形成する工程と、
前記ｎ型クラッド層上に活性層を形成する工程と、
前記活性層上にｐ型クラッド層を形成する工程と、
前記ｎ型基板と前記ｎ型バッファ層と前記ｎ型クラッド層と前記活性層と前記ｐ型クラッド層を有する半導体層の前記ｐ型クラッド層側にｐ型電極を形成し、前記ｎ型基板側にｎ型電極を形成する工程とを有し、
前記ｎ型バッファ層は前記ｎ型基板と前記ｎ型クラッド層との格子不整合を緩和し得る層であって、
前記ｎ型バッファ層を形成する工程において、前記ｎ型バッファ層の格子不整合が、下地に対して十分に緩和され、２次元成長を保てる範囲となるように、また、前記ｎ型バッファ層の膜厚が、下地に対して格子不整合を十分に緩和し、２次元成長をし得る範囲であり、成長後の表面粗度が急激に悪化しない範囲となるように、前記ｎ型バッファ層を形成する
発光素子の製造方法。
【請求項１４】
ｎ型基板上にｎ型バッファ層を形成する工程と、
前記ｎ型バッファ層上に受光層を形成する工程と、
前記ｎ型基板と前記ｎ型バッファ層と前記受光層とを有する半導体層の前記受光層側にｐ型電極を形成し、前記ｎ型基板側にｎ型電極を形成する工程とを有し、
前記ｎ型バッファ層は前記ｎ型基板と前記受光層との格子不整合を緩和し得る層であって、
前記ｎ型バッファ層を形成する工程において、前記ｎ型バッファ層の格子不整合が、下地に対して十分に緩和され、２次元成長を保てる範囲となるように、また、前記ｎ型バッファ層の膜厚が、下地に対して格子不整合を十分に緩和し、２次元成長をし得る範囲であり、成長後の表面粗度が急激に悪化しない範囲となるように、前記ｎ型バッファ層を形成する
受光素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置、発光素子、受光素子およびその製造方法に関する。詳しくは、本発明はバッファ層の膜厚を臨界膜厚よりも厚くすることによって、欠陥の少ない半導体結晶を成長させ得る半導体装置、発光素子、受光素子およびその製造方法に関するものである。
【０００２】
【従来の技術】
基板上に格子定数の異なる化合物半導体層を形成するために、それらの間にバッファ層を形成する方法は近年盛んに研究されている。このような構造が形成できると基板上に１．３μｍの光学デバイスや、高性能の光電子移動度トランジスタの作成が可能となる。具体的な方法としては、たとえば、バッファ層が分割され、材料の組成比が連続的あるいは不連続に変化して格子定数差を徐々に小さくし、転位による格子欠陥の発生を抑制する方法が知られている。
【０００３】
上記のような従来の半導体装置の製造方法としては、格子定数が変化するバッファ層として積層方向に隣接する分割層の少なくとも一方で組成比が変化し、隣接する分割層間において組成比を不連続にすることで発生した転位を界面で押し止める方法が知られている（たとえば、特許文献１参照）。また、各バッファ層が積層方向で第１の領域と第２の領域を有し、第１の領域として格子歪みが緩和する厚さを有し、第２の領域として格子定数を積層方向で一定とし、かつ、格子定数を積層方向で連続させるようにバッファ層を形成することで、界面での転位の発生を抑制している方法も知られている（たとえば、特許文献２参照）。
【０００４】
ここで、格子不整合のある層を重ねると格子定数の違いにより歪みが生じ、その界面に２次元方向に発生する転位をミスフィット転位という。
また、基板に対し３次元方向に発生し、成長した層の表面に貫通する転位を貫通転位という。貫通転位は非発光再結合が生じる原因となり得る。発光素子では非発光再結合により大幅に発光効率が下がり、また、動作中に貫通転位が増殖し、激しい劣化を引き起こす。一方、受動素子では、非発光再結合が生じることによりキャリアがトラップされ応答速度が遅くなる。
【０００５】
また、格子定数の異なる層を成長させていくと、格子不整合により生じる歪みによって層中にミスフィット転位が生じ、歪みが緩和し始める厚さがある。これを臨界膜厚という。
【０００６】
【特許文献１】
特開２０００−９１５５８号公報（第３−９頁、第１図）
【特許文献２】
特開２００１−１１１０３９号公報（第３−５頁、第２図）
【０００７】
【発明が解決しようとする課題】
ところが、成長させる膜厚を臨界膜厚よりも薄くすれば転位による欠陥密度は小さくすることができるが、十分に歪みが緩和していないため作成した半導体素子の電気的性質に制約が生じる場合がある。
また、格子不整合性が増えるとバッファ層が３次元成長して急に欠陥密度が増大し、膜表面が荒れて半導体装置としての性能が十分に保てないという問題点がある。
【０００８】
本発明は、かかる事情に鑑みてなされたものであり、その目的は欠陥の少ない半導体結晶を有する半導体装置、発光素子、受光素子およびその製造方法を提供することにある。
【０００９】
【課題を解決するための手段】
上記目的を達成するために、本発明の半導体装置は、基板と、前記基板上に形成された少なくとも１層のバッファ層と、前記バッファ層上に形成された化合物半導体層を有し、前記バッファ層は、該基板と該化合物半導体層との格子不整合を緩和し得る層であり、前記バッファ層は、下地の平行方向の格子定数に対して格子不整合を十分緩和し得る範囲で、かつ、２次元成長を保てる範囲の格子不整合性を有し、前記バッファ層の膜厚は、下地に対して格子不整合を十分緩和し、バッファ層が２次元成長をし得る範囲であり、成長後の表面粗さが急激に悪化しない範囲である。
【００１０】
また、本発明の発光素子は、ｎ型電極と、前記ｎ型電極上に形成されたｎ型基板と、前記ｎ型基板上に形成されたｎ型バッファ層と、前記ｎ型バッファ層上に形成されたｎ型クラッド層と、前記ｎ型クラッド層上に形成された活性層と、前記活性層上に形成されたｐ型クラッド層と、前記ｐ型クラッド層上に形成されたｐ型電極とを有し、前記ｎ型バッファ層において、前記ｎ型バッファ層は、前記基板と前記ｎ型クラッド層との格子不整合を緩和し得る層であり、前記ｎ型バッファ層は、下地の格子定数に対して格子不整合を十分に緩和し、２次元成長を保つ範囲の格子不整合性を有し、前記ｎ型バッファ層の膜厚は、下地に対して格子不整合を十分に緩和し、前記ｎ型バッファ層が２次元成長をし得る範囲であり、成長後の表面粗度が急激に悪化しない範囲である。
【００１１】
また、本発明の受光素子は、ｎ型電極と、前記ｎ型電極上に形成されたｎ型基板と、前記ｎ型基板上に形成されたｎ型バッファ層と、前記ｎ型バッファ層上に形成された受光層と、前記受光層上に形成されたｐ型電極とを有し、前記ｎ型バッファ層において、前記ｎ型バッファ層は、前記基板と前記受光層との格子不整合を緩和し得る層であり、前記ｎ型バッファ層は、下地の格子定数に対して格子不整合を十分に緩和し、２次元成長を保つ範囲の格子不整合性を有し、前記ｎ型バッファ層の膜厚は、下地に対して格子不整合を十分に緩和し、前記ｎ型バッファ層が２次元成長をし得る範囲であり、成長後の表面粗度が急激に悪化しない範囲である。
【００１２】
上記の本発明の半導体装置においては、基板と化合物半導体層との間に少なくとも１層あるバッファ層は、膜厚を厚くし、ミスフィット転位が促進されて十分に格子不整合を緩和する。また、バッファ層の格子不整合性は下地に対して２次元成長を保てる範囲とし、貫通転位や成長した膜の表面荒れなどの欠陥を抑制する。
また、上記の本発明の発光素子においては、発光素子を構成するｎ型バッファ層は、下地に対して格子不整合を十分に緩和し、２次元成長を保つ範囲の格子不整合性を有し、成長した膜の表面荒れなどの欠陥を抑制する。ｎ型バッファ層は、下地に対して格子不整合を十分に緩和し、２次元成長をし得る範囲であって、成長後の表面粗度が急激に悪化しない範囲の厚さを有し、ミスフィット転位が促進され格子不整合を緩和する。
さらに、上記の本発明の受光素子においては、受光素子を構成するｎ型バッファ層は、下地に対して格子不整合を十分に緩和し、２次元成長を保つ範囲の格子不整合性を有し、成長した膜の表面荒れなどの欠陥を抑制する。ｎ型バッファ層は、下地に対して格子不整合を十分に緩和し、２次元成長をし得る範囲であって、成長後の表面粗度が急激に悪化しない範囲の厚さを有し、ミスフィット転位が促進され格子不整合を緩和する。
【００１３】
本発明の半導体装置の製造方法は、基板上に少なくとも１層のバッファ層を形成する工程と、前記バッファ層上に化合物半導体層を形成する工程とを有し、前記バッファ層は前記基板と前記化合物半導体層との格子不整合を緩和し得る層であって、前記バッファ層を形成する工程において、前記バッファ層の格子不整合が、下地に対して十分に緩和され、２次元成長を保てる範囲となるように、また、前記バッファ層の膜厚が、下地に対して格子不整合を十分に緩和し、２次元成長をし得る範囲であり、成長後の表面粗度が急激に悪化しない範囲の厚さとなるように、前記バッファ層を形成する。
【００１４】
本発明の発光素子の製造方法は、ｎ型基板上にｎ型バッファ層を形成する工程と、前記ｎ型バッファ層上にｎ型クラッド層を形成する工程と、前記ｎ型クラッド層上に活性層を形成する工程と、前記活性層上にｐ型クラッド層を形成する工程と、前記ｎ型基板と前記ｎ型バッファ層と前記ｎ型クラッド層上と前記活性層と前記ｐ型クラッド層を有する半導体層の前記ｐ型クラッド層側にｐ型電極を形成し、前記ｎ型基板側にｎ型電極を形成する工程とを有し、前記ｎ型バッファ層は前記ｎ型基板と前記ｎ型クラッド層との格子不整合を緩和し得る層であって、前記ｎ型バッファ層を形成する工程において、前記ｎ型バッファ層の格子不整合が、下地に対して格子不整合を十分に緩和し、２次元成長を保つ範囲となるように、また、前記ｎ型バッファ層の膜厚は、下地に対して格子不整合を十分に緩和し、２次元成長をし得る範囲であり、成長後の表面粗度が急激に悪化しない範囲となるように、前記ｎ型バッファ層を形成する。
【００１５】
本発明の受光素子の製造方法は、ｎ型基板上にｎ型バッファ層を形成する工程と、前記ｎ型バッファ層上に受光層を形成する工程と、前記ｎ型ＧａＡｓ基板と前記ｎ型バッファ層と前記受光層とを有する半導体層の前記受光層側にｐ型電極を形成し、前記ｎ型基板側にｎ型電極を形成する工程とを有し、前記ｎ型バッファ層は前記ｎ型基板と前記受光層との格子不整合を緩和し得る層であって、前記ｎ型バッファ層を形成する工程において、前記ｎ型バッファ層の格子不整合が、下地に対して十分に緩和され、２次元成長を保てる範囲となるように、また、前記ｎ型バッファ層の膜厚が、下地に対して格子不整合を十分に緩和し、２次元成長をし得る範囲であり、成長後の表面粗度が急激に悪化しない範囲となるように、前記バッファ層を形成する。
【００１６】
上記の本発明の半導体装置の製造方法は、基板上に少なくとも１層バッファ層を形成し、バッファ層の上に化合物半導体層を形成する。このとき、バッファ層は、基板と化合物半導体層との格子不整合を緩和する層である。このバッファ層の格子不整合性は、下地に対し十分緩和し、２次元成長する範囲で、また、バッファ層の膜厚は、下地に対し格子不整合を十分緩和し、２次元成長する範囲であって、成長後の表面粗度が急激に悪化されない範囲で前記バッファ層を形成する。
また、上記の本発明の発光素子は、ｎ型基板上にｎ型バッファ層を形成し、ｎ型バッファ層上にｎ型クラッド層を形成し、ｎ型クラッド層上に活性層を形成し、活性層上にｐ型クラッド層を形成する。ｎ型基板、前記ｎ型バッファ層、ｎ型クラッド層、活性層およびｐ型クラッド層を有する半導体層のｐ型クラッド層側にｐ型電極を形成し、ｎ型基板側にｎ型電極を形成する。ここで、ｎ型バッファ層はｎ型基板とｎ型クラッド層との格子不整合を緩和し得る層である。ｎ型バッファ層の格子不整合性は、下地に対して十分緩和し、２次元成長を保つ範囲となるようにし、また、ｎ型バッファ層の膜厚は、下地に対して格子不整合を十分に緩和し、２次元成長をし得る範囲であり、成長後の表面粗度が急激に悪化しない範囲となるようにｎ型バッファ層を形成する。
さらに、上記の本発明の受光素子は、ｎ型基板上にｎ型バッファ層を形成し、ｎ型バッファ層上に受光層を形成する。また、ｎ型基板、ｎ型バッファ層および受光層とを有する半導体層の受光層側にｐ型電極を形成し、ｎ型基板側にｎ型電極を形成する。ここで、ｎ型バッファ層はｎ型基板と受光層との格子不整合を緩和し得る層である。ｎ型バッファ層の格子不整合性は、下地に対して十分に緩和し、２次元成長を保つ範囲となるようにし、また、ｎ型バッファ層の膜厚は、下地に対して格子不整合を十分に緩和し、２次元成長をし得る範囲であり、成長後の表面粗度が急激に悪化しない範囲となるようにｎ型バッファ層を形成する。
【００１７】
【発明の実施の形態】
以下、本発明の実施形態について図面に基づいて説明する。
〔第１の実施形態〕
以下、本発明の第１の実施形態について図１を参照にしながら説明する。図１は本実施形態にかかる半導体装置の模式断面図である。
基板１０１上に４層のバッファ層１０２〜１０５が形成され、バッファ層１０２〜１０５上に化合物半導体層１０６が形成されている。
【００１８】
上記の本実施形態の半導体装置の製造方法について説明する。まず、１段階目のバッファ層１０２としてたとえばＩｎ組成０．１７、膜厚３５０ｎｍのＩｎｘ１Ｇａ１−ｘ１Ａｓ層を成長する。このとき、１段階目のＩｎｘ１Ｇａ１−ｘ１Ａｓ層の格子不整合性は、ＧａＡｓ基板１０１に対して１段階目のＩｎｘ１Ｇａ１−ｘ１Ａｓ層が格子不整合を十分緩和し、２次元成長を保つ範囲内であることが望ましい。さらに好ましくはＧａＡｓ基板１０１に対する１段階目のＩｎｘ１Ｇａ１−ｘ１Ａｓ層の格子不整合性は１％以上である。ＧａＡｓ基板１０１上にＩｎ組成０．１７、膜厚３５０ｎｍのＩｎｘ１Ｇａ１−ｘ１Ａｓ層を成長させ、光学顕微鏡で成長表面を観察するとクロスハッチパターンの形成を見ることができる。これは、Ｉｎｘ１Ｇａ１−ｘ１Ａｓ層が２次元成長を保ち、基板と平行方向に伝播するミスフィット転位の発生に伴い緩和が行われたことを示している。このとき、下地に対して成長させようとするバッファ層の格子不整合性が大きすぎると３次元的に成長してしまい、貫通転位の原因となる。また、下地に対する格子不整合性が小さすぎるとミスフィット転位による緩和が起こらない。
【００１９】
ここで、２次元成長あるいは２次元的に成長とは、結晶を成長させるときに平面方向に成長していくことを言う。また、３次元成長あるいは３次元的に成長とは、平面的な成長よりも立体的な上方向への成長が優勢して成長することを指す。
【００２０】
格子不整合性Ｓは下地の基板に平行方向の格子定数をａ１  、上層の基板に平行方向の格子定数をａ２  とすると下記（１）式により定義される。
【００２１】
【数１】
Ｓ＝（ａ２  −ａ１  ）／ａ１  ×１００    …（１）
【００２２】
成長した膜の表面にクロスハッチパターンが観察されるときの膜厚は、バッファ層であるＩｎｘ  Ｇａ１−ｘ  Ａｓ層が下層に対する格子不整合を十分緩和し、２次元成長する範囲であり、具体的には、少なくとも臨界膜厚の１５倍以上を必要とする。ここで、図２に膜厚／臨界膜厚（ｔ／ｈｃ）と歪み緩和量γ（歪み緩和量γは０が完全に緩和している状態、１がｐｓｅｕｄｏｍｏｒｐｈｉｃの状態を表す）の関係を示す。図２に示したように臨界膜厚の１５倍以上の膜厚で歪み緩和量はほぼ飽和しており、２０倍以上で十分緩和しているのがわかる。
なお、臨界膜厚ｈｃはＭａｔｔｈｅｗｓとＢｌａｋｅｓｌｅｅの理論により下記（２）式により定義される。
【００２３】
【数２】
2004186237.tif 000003
【００２４】
νはＰｏｉｓｓｏｎ比、ｂはＢｕｒｇｅｒｓベクトルの大きさ、λは滑り面と界面の交線に垂直な面とすべり方向のなす角度、αは転位線とＢｕｒｇｅｒｓベクトルのなす角である。バルク層の臨界膜厚を計算するため係数Ｃ＝４とした。図３に（２）式より求められるＩｎｘ  Ｇａ１−ｘ  Ａｓをバッファ層とした格子不整合性Ｓと臨界膜厚ｈｃの関係を示した。臨界膜厚は格子不整合性の程度に依存し、不整合性が増加するに従って臨界膜厚は小さくなる。
【００２５】
また、歪み緩和量γはＸ線回折装置を用いて（１１５）反射条件より求められ、基板に対し基板に平行方向の格子不整合性をＳ１  、基板に対し基板に垂直方向の格子不整合性をＳ２  とすると、下記（３）式により定義される。Ｃ１１、Ｃ１２は弾性定数を示す。
【００２６】
【数３】
2004186237.tif 000004
【００２７】
また、膜厚が厚くなるに従い、３次元成長が優勢となり表面に凹凸が大きくなる。そこで、ＧａＡｓ基板上にＩｎ組成０．１７のＩｎｘ  Ｇａ１−ｘ  Ａｓ層を膜厚を変えて成長させ、ＡＦＭにより表面粗さ（ＲＭＳ（二乗平均粗さ）：ＲｏｏｔＭｅａｎｓ  Ｓｑｕａｒｅ）を評価した。図４に膜厚／臨界膜厚（ｔ／ｈｃ）とＲＭＳとの関係を示す。図４より膜厚が臨界膜厚の１００倍以上になると急激にＲＭＳが大きくなる。このことから、ＧａＡｓ基板上にＩｎｘ  Ｇａ１−ｘ  Ａｓをバッファ層として成長したとき、膜厚は臨界膜厚の１００倍以下であることが望ましいと考えられる。
【００２８】
次に２段目のバッファ層１０３であるＩｎｘ２Ｇａ１−ｘ２Ａｓ層の成長を行う。ここで、１段目のＩｎｘ１Ｇａ１−ｘ１Ａｓ層は完全に緩和しておらず、基板に平行方向の格子定数はＩｎｘ１Ｇａ１−ｘ１Ａｓ層の格子定数よりも小さくなっていることに注意しなければならない。
たとえば、ＧａＡｓ基板１０１上に平行方向の格子定数は０．５７１ｎｍ（５．７１Å）となり、１段目の見かけの格子定数はＩｎ組成０．１３のＩｎｘ’１  Ｇａ１−ｘ’１  Ａｓ層と同等の格子定数を有していることになる。つまり、２段目のＩｎｘ２Ｇａ１−ｘ２Ａｓ層の格子不整合性は見かけ上の１段目のＩｎｘ’１  Ｇａ１−ｘ’１  Ａｓ層に対して格子不整合を十分緩和し、２次元成長を保つ格子不整合性の範囲内でたとえば１．０％以上でなければならない。
【００２９】
また、膜厚は下地に対する歪みが十分緩和する膜厚であり、臨界膜厚の１５倍以上かつ１００倍以下を必要とする。よって、たとえば２段目のバッファ層１０３としてＩｎ組成０．２８、膜厚３５０ｎｍのＩｎｘ２Ｇａ１−ｘ２Ａｓ層を成長する。１段目のバッファ層１０２を構成しているＩｎｘ１Ｇａ１−ｘ１Ａｓ層は基板との間に格子不整合が存在するため、緩和される力（引っ張り歪み）が生じ１段目のＩｎｘ１Ｇａ１−ｘ１Ａｓ層は緩和する。さらに２段目にＩｎｘ２Ｇａ１−ｘ２Ａｓ層を成長させると１段目と２段目の間に存在する格子不整合性のため緩和させる力（引っ張り歪み）が生じる。よって１段目のＩｎｘ１Ｇａ１−ｘ１Ａｓ層は積層させることにより下層と上層から緩和させる力（引っ張り歪み）が働くため、緩和が促進する。よって、多層膜にすることにより１段目のＩｎｘ１Ｇａ１−ｘ１Ａｓ層の緩和は促進され歪み緩和量γは０．１５以下となる。
【００３０】
次に、同様に３段目のバッファ層の成長を行う。このとき３段目のバッファ層１０４を構成するＩｎｘ３Ｇａ１−ｘ３Ａｓ層の格子不整合性は、見かけ上の２段目のＩｎｘ２’  Ｇａ１−ｘ２’  Ａｓ層に対して格子不整合が十分緩和し、２次元成長を保つ範囲内でたとえば１．０％以上でなければならない。また、膜厚は下地に対する歪みが十分緩和する膜厚であり、少なくとも臨界膜厚の１５倍以上を必要とする。よって、たとえば３段目のバッファ層１０４としてＩｎ組成０．３９、膜厚３５０ｎｍのＩｎｘ３Ｇａ１−ｘ３Ａｓ層を成長する。
このとき、上記のように、多層膜にすることによって、１段目および２段目のＩｎｘ１Ｇａ１−ｘ１Ａｓ層およびＩｎｘ２Ｇａ１−ｘ２Ａｓ層の緩和は、促進され歪み緩和量γはそれぞれ０．１５以下となる。
【００３１】
同様に４段目のバッファ層１０５の成長を行う。このとき４段目のバッファ層１０５を構成するＩｎｘ４Ｇａ１−ｘ４Ａｓ層の格子不整合性は、見かけ上の３段目のＩｎｘ３’  Ｇａ１−ｘ３’  Ａｓ層に対して格子不整合を十分緩和し、２次元成長を保つ範囲内でたとえば１．０％以上でなければならない。また、膜厚は歪みが十分緩和する膜厚であり、少なくとも臨界膜厚の１５倍以上かつ１００倍以下を必要とする。よって、たとえば４段目のバッファ層１０５としてＩｎ組成０．５０、膜厚３５０ｎｍのＩｎｘ４Ｇａ１−ｘ４Ａｓ層を成長する。このとき、上記のように最上層以外の１段目、２段目および３段目のＩｎｘ１Ｇａ１−ｘ１Ａｓ層、Ｉｎｘ２Ｇａ１−ｘ２Ａｓ層およびＩｎｘ３Ｇａ１−ｘ３Ａｓ層の緩和は促進され歪み緩和量γはそれぞれ０．１５以下となる。第１の実施形態の各層の組成比および膜厚は表１に示すようになる。
【００３２】
【表１】
2004186237.tif 000005
【００３３】
本実施形態によれば、格子定数の異なる基板上への半導体結晶を成長させるときに、各バッファ層の下地に対する格子不整合性を、十分に緩和し、２次元成長を保てる範囲とすることで、３次元成長に起因する欠陥を抑えることができる。また、各バッファ層の膜厚を臨界膜厚の１５倍以上１００倍以下とすることにより貫通転位を抑制することができる。さらに、上記のバッファ層を積層することにより、最上層以外のバッファ層の歪み緩和量γはそれぞれ０．１５以下になる。
【００３４】
〔第２の実施形態〕
次に、本発明の第２の実施形態について図５を参照にしながら説明する。図５は本実施形態にかかる半導体装置の断面図である。
基板２０１上に１１層のバッファ層２０２〜２１２が形成され、その上に化合物半導体層２１３が形成されている。第１の実施形態と同一部分については説明を省略し、以下、異なる部分についてのみ説明する。
【００３５】
上記の本実施形態の半導体装置の製造方法について説明する。まず、１段階目のバッファ層２０２として、たとえばＩｎ組成０．５７、膜厚６００ｎｍのＩｎｘ１Ｇａ１−ｘ１Ｐ層を成長する。このとき、１段階目のバッファ層２０２として構成されるＩｎｘ１Ｇａ１−ｘ１Ｐ層の格子不整合性は、ＧａＡｓ基板２０１に対して１段階目のＩｎｘ１Ｇａ１−ｘ１Ｐ層の格子不整合が十分緩和し、２次元成長を保つ範囲内で、たとえば、０．９％未満でなければならない。ＧａＡｓ基板２０１上にＩｎ組成０．５７（格子不整合性は０．６％）、膜厚６００ｎｍのＩｎｘ  Ｇａ１−ｘ  Ｐ層を成長し、光学顕微鏡で表面を観察するとクロスハッチパターンの形成を見ることができる。これは、Ｉｎｘ  Ｇａ１−ｘ  Ｐ層が２次元成長を保ち、基板と平行方向に伝播するミスフィット転位の発生に伴い緩和が行われたことを示している。一方で、ＧａＡｓ基板上にＩｎ組成０．６０（格子不整合性は０．９％）、膜厚６００ｎｍのＩｎｘ  Ｇａ１−ｘ  Ｐ層を成長し、光学顕微鏡で表面を観察すると凹凸が発生し、３次元成長していることがわかる。従って、格子不整合性が０．９％を越えるようなＩｎ組成のＩｎｘ  Ｇａ１−ｘ  Ｐ層を成長させた場合、３次元成長に伴い多数の貫通転位が発生していると考えられる。
【００３６】
図２と同様に、図６に膜厚／臨界膜厚（ｔ／ｈｃ）と歪み緩和量γ（歪み緩和量γは０が完全に緩和している状態、１がｐｓｅｕｄｏｍｏｒｐｈｉｃの状態を表す）の関係を示す。図６に示したように臨界膜厚の１５倍以上の膜厚で歪み緩和量はほぼ飽和しており、２０倍以上の膜厚で十分緩和しているのがわかる。また、図３と同様に図７に（２）式より求められるＩｎｘ  Ｇａ１−ｘ  Ｐから構成されるバッファ層を用いたときの格子不整合性Ｓと臨界膜厚ｈｃの関係を示した。
【００３７】
さらに、図８にＧａＡｓ基板上にバッファ層として構成されるＩｎｘ  Ｇａ１−ｘＰ層を膜厚を変えて成長した際の関係を横軸に膜厚／臨界膜厚（ｔ／ｈｃ）、縦軸に表面粗さ（ＲＭＳ）を用いて示す。図８より膜厚が臨界膜厚の３０倍以上になると急激にＲＭＳの値が大きくなる。このことから、ＧａＡｓ基板上にＩｎｘＧａ１−ｘ  Ｐをバッファ層として成長したとき、膜厚は臨界膜厚の３０倍以下であることが望ましいと考えられる。
【００３８】
次に２段目のバッファ層としてＩｎｘ２Ｇａ１−ｘ２Ｐ層２０３の成長を行う。ここで、１段目のＩｎｘ１Ｇａ１−ｘ１Ｐ層２０２は完全に緩和しておらず、基板に平行方向の格子定数はＩｎａｘ１Ｇａ１−ｘ１Ｐ層２０２の格子定数よりも小さくなっていることに注意しなければならない。
たとえば、ＧａＡｓ基板上に１段目のバッファ層として、Ｉｎ組成０．５７、膜厚６００ｎｍのＩｎｘ  Ｇａ１−ｘ  Ｐ層を成長した場合の歪み緩和量γは０．４６となり、成長表面の基板に平行方向な格子定数は０．５７１ｎｍ（５．７１Å）となることから見かけの格子定数はＩｎ組成０．５２のＩｎｘ’１  Ｇａ１−ｘ’１  Ｐ層と同等の格子定数を有していることになる。つまり、２段目のＩｎｘ２Ｇａ１−ｘ２Ｐ層２０３の格子不整合性は見かけ上の１段目のＩｎｘ’１  Ｇａ１−ｘ’１  Ｐ層に対して格子不整合を十分緩和し、２次元成長を保つ格子不整合性の範囲内で０．９％未満でなければならない。
【００３９】
また、膜厚は歪みが十分緩和する膜厚であり、臨界膜厚の１５倍以上かつ３０倍以下を必要とする。よって、たとえば２段目のバッファ層としてＩｎ組成０．６１、膜厚６００ｎｍのＩｎｘ２Ｇａ１−ｘ２Ｐ層２０３を成長する。
【００４０】
次に、同様に３段目のＩｎｘ３Ｇａ１−ｘ３Ｐ層２０４の成長を行う。このとき３段目のＩｎｘ３Ｇａ１−ｘ３Ｐ層２０４格子の不整合性は見かけ上の２段目のＩｎｘ’２  Ｇａ１−ｘ’２  Ｐ層に対して格子不整合が十分緩和し、２次元成長を保つ範囲内で０．９％未満でなければならない。また、膜厚は歪みが十分緩和する膜厚であり、少なくとも臨界膜厚の１５倍以上を必要とする。よって、たとえば３段目のバッファ層としてＩｎ組成０．６５、膜厚６００ｎｍのＩｎｘ３Ｇａ１−ｘ３Ｐ層２０４を成長する。以下、同様に４段目以降の層の成長を行う。このとき、積層することによって、たとえば、３段目のＩｎｘ３Ｇａ１−ｘ３Ｐ層２０４は、下層として形成された２段目のＩｎｘ２Ｇａ１−ｘ２Ｐ層２０３と上層として形成された４段目のＩｎｘ４Ｇａ１−ｘ４Ｐ層２０５の、上下層側から緩和させる力（引っ張り歪み）が働くため緩和が促進する。本実施形態においても、第１の実施形態と同様に最上層以外のバッファ層は、その上層と下層に格子不整合が存在するため、上層と下層から緩和させる力（引っ張り歪み）が働くため、緩和が促進して基板上に積層された最上層以外のバッファ層の歪み緩和量γは０．１５以下になる。第２の実施形態の各層の組成比および膜厚は表２に示すようになる。
【００４１】
【表２】
2004186237.tif 000006
【００４２】
本実施形態では、バッファ層の各層の膜厚を十分歪みが緩和する膜厚としているので、有機金属化学気相成長法（ＭＯＣＶＤ法）を用いることにより、短時間に低コストでの作成が可能となる。
【００４３】
また、本実施形態によれば、格子定数の異なる基板上への半導体結晶を成長させるときに、各バッファ層の下地に対する格子不整合性を、十分に緩和し、２次元成長を保てる範囲とすることで、３次元成長に起因する欠陥を抑えることができる。また、各バッファ層の膜厚を臨界膜厚の１５倍以上３０倍以下とすることにより貫通転位を抑制することができる。さらに、上記のバッファ層を積層することにより、最上層以外のバッファ層の歪み緩和量γはそれぞれ０．１５以下になる。
【００４４】
図９に本発明の第１および第２の実施形態にかかる半導体装置を用いた発光素子の構成を示す断面図である。ｎ型電極３０１上にｎ型ＧａＡｓ基板３０２が形成され、ｎ型ＧａＡｓ基板３０２上にｎ型バッファ層３０３が形成されている。ｎ型バッファ層３０３上にＩｎＰからなるｎ型クラッド層３０４、ＩｎＧａＡｓＰからなる活性層３０５およびＩｎＰからなるｐ型クラッド層３０６が形成され、ｐ型クラッド層３０６上にｐ型電極３０７が形成されている。
【００４５】
図１０に本発明の第１および第２の実施形態にかかる半導体装置を用いた受光素子の構成を示す断面図である。ｎ型電極４０１上にｎ型ＧａＡｓ基板４０２が形成され、ｎ型ＧａＡｓ基板４０２上にｎ型バッファ層４０３が形成されている。ｎ型バッファ層４０３上にＩ−Ｉｎ０．５３Ｇａ０．４７Ａｓ層およびｐ−Ｉｎ０．５３Ｇａ０．４７Ａｓ層からなる受光層４０４および４０５が形成され、受光層４０５上にｐ型電極４０６が形成されている。
【００４６】
【発明の効果】
以上説明してきたように、本発明によれば、半導体装置において、各バッファ層の下地に対する格子不整合性は、格子不整合が十分に緩和し、２次元成長を保つ範囲とし、また、バッファ層の膜厚は、十分歪みが緩和し、２次元成長をし得る範囲であり、かつ成長後のバッファ層の表面粗さが急激に悪化しない範囲とすることで、欠陥の少ない高品質な半導体結晶を成長させることが可能になる。
また、半導体装置の製造方法においては、バッファ層を形成する工程において、各バッファ層の下地に対する格子不整合性は、格子不整合が十分に緩和し、２次元成長を保つ範囲であり、また、バッファ層の膜厚は十分歪みが緩和し、２次元成長をし得る範囲であり、かつ、成長後のバッファ層の表面粗さが急激に悪化しない範囲でバッファ層を形成することで、欠陥の少ない高品質な半導体結晶を成長させることが可能になる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態の半導体装置の格子不整合系化合物半導体層構成を示す概略断面図である。
【図２】本発明の第１の実施形態の半導体装置の格子不整合系化合物半導体層構成における膜厚と臨界膜厚の比（膜厚／臨界膜厚）と歪み緩和量との関係を示すグラフである。
【図３】本発明の第１の実施形態の半導体装置の格子不整合系化合物半導体層構成における格子不整合性と臨界膜厚との関係を示すグラフである。
【図４】本発明の第１の実施形態の半導体装置の格子不整合系化合物半導体層構成における膜厚と臨界膜厚の比（膜厚／臨界膜厚）と成長させた膜の表面粗さ（ＲＭＳ）との関係を示すグラフである。
【図５】本発明の第２の実施形態の半導体装置の格子不整合系化合物半導体層構成を示す概略断面図である。
【図６】本発明の第２の実施形態の半導体装置の格子不整合系化合物半導体層構成における膜厚と臨界膜厚の比（膜厚／臨界膜厚）と歪み緩和量との関係を示すグラフである。
【図７】本発明の第２の実施形態の半導体装置の格子不整合系化合物半導体層構成における格子不整合性と臨界膜厚との関係を示すグラフである。
【図８】本発明の第２の実施形態の半導体装置の格子不整合系化合物半導体層構成における膜厚と臨界膜厚の比（膜厚／臨界膜厚）と成長させた膜の表面粗さ（ＲＭＳ）との関係を示すグラフである。
【図９】本発明の半導体装置を用いた発光素子の構成を示す概略断面図である。
【図１０】本発明の半導体装置を用いた受光素子の構成を示す概略断面図である。
【符号の説明】
１０１…ＧａＡｓ基板、１０２〜１０５…バッファ層、１０６…化合物半導体層、２０１…ＧａＡｓ基板、２０２〜２１２…バッファ層、２１３…化合物半導体層、３０１…ｎ型−電極、３０２…ｎ型基板、３０３…ｎ型バッファ層、３０４…ｎ型クラッド層、３０５…活性層、３０６…ｐ型クラッド層、３０７…ｐ型電極、４０１…ｎ型電極、４０２…ｎ型基板、４０３…ｎ型バッファ層、４０４、４０５…受光層、４０６…ｐ型電極
【図１】
2004186237.tif 000007
【図２】
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【図３】
2004186237.tif 000009
【図４】
2004186237.tif 000010
【図５】
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【図６】
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【図７】
2004186237.tif 000013
【図８】
2004186237.tif 000014
【図９】
2004186237.tif 000015
【図１０】
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