(57)【要約】【課題】層間絶縁膜に埋め込まれたプラグまたは配線上に形成されたキャパシタを有する半導体集積回路装置の製造工程中において、キャパシタの容量を低下させることなくプラグまたは配線のバリア膜の浸食を防ぐ。【解決手段】配線溝１３Ｂの内部を埋め込むように配線１７を形成した後、酸化シリコン膜１２の表面の高さが配線１７の表面より低くなっていない状況下で半導体基板を洗浄する。次いで、配線１７を形成するＷ膜１５の表面にＷの成長結晶核１５Ａを形成した後、窒化シリコン膜１８の堆積およびパターニングを行い、続いて窒化チタン膜１９の堆積およびパターニングを行うことにより、成長結晶核１５Ａを含む配線１７を下部電極とし、窒化シリコン膜１８を容量絶縁膜とし、窒化チタン膜１９を上部電極とするキャパシタを形成する。【選択図】    図６
2004241403.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）主面に半導体素子が形成された半導体基板上に前記半導体素子と電気的に接続する金属シリサイド膜を形成する工程、
（ｂ）前記金属シリサイド膜の存在下で、前記半導体基板上に第１絶縁膜を形成する工程、
（ｃ）前記第１絶縁膜に溝部を形成する工程、
（ｄ）前記溝部の内部を含む前記第１絶縁膜上に第１バリア膜を形成する工程、
（ｅ）前記第１バリア膜上に前記溝部を埋め込む第１導電性膜を形成する工程、
（ｆ）前記溝部の外部の前記第１バリア膜および前記第１導電性膜を除去することにより、前記金属シリサイド膜と接続するキャパシタの第１電極を形成する工程、
（ｇ）前記第１絶縁膜の表面の高さが前記第１電極の表面の高さより低くなっていない状況下で化学的成膜手段により前記第１電極の表面に前記第１導電性膜の結晶核を成長させる工程、
（ｈ）前記結晶核の存在下で、前記第１絶縁膜上および前記第１電極上に第２絶縁膜を形成する工程、
（ｉ）前記第２絶縁膜上に前記キャパシタの第２電極となる第２導電性膜を形成し、前記第１電極と前記第２絶縁膜と前記第２電極とで前記キャパシタを形成する工程、
を含み、前記（ｇ）工程後、前記（ｈ）工程前に前記半導体基板を洗浄する工程を含むことを特徴とする半導体集積回路装置の製造方法。
【請求項２】
一対の駆動用ＭＩＳＦＥＴおよび一対の負荷用ＭＩＳＦＥＴからなる一対のインバータと、一対の転送用ＭＩＳＦＥＴとが形成されたメモリセルを有する半導体集積回路装置の製造方法であって、
（ａ）主面に前記駆動用ＭＩＳＦＥＴおよび前記転送用ＭＩＳＦＥＴが形成された半導体基板上に前記駆動用ＭＩＳＦＥＴおよび前記転送用ＭＩＳＦＥＴと電気的に接続する金属シリサイド膜を形成する工程、
（ｂ）前記金属シリサイド膜の存在下で、前記半導体基板上に第１絶縁膜を形成する工程、
（ｃ）前記第１絶縁膜に溝部を形成する工程、
（ｄ）前記溝部の内部を含む前記第１絶縁膜上に第１バリア膜を形成する工程、
（ｅ）前記第１バリア膜上に前記溝部を埋め込む第１導電性膜を形成する工程、
（ｆ）前記溝部の外部の前記第１バリア膜および前記第１導電性膜を除去することにより、前記金属シリサイド膜と接続するキャパシタの第１電極を形成する工程、
（ｇ）前記第１絶縁膜の表面の高さが前記第１電極の表面の高さより低くなっていない状況下で化学的成膜手段により前記第１電極の表面に前記第１導電性膜の結晶核を成長させる工程、
（ｈ）前記結晶核の存在下で、前記第１絶縁膜上および前記第１電極上に第２絶縁膜を形成する工程、
（ｉ）前記第２絶縁膜上に前記キャパシタの第２電極となる第２導電性膜を形成し、前記第１電極と前記第２絶縁膜と前記第２電極とで前記キャパシタを形成する工程、
を含み、前記（ｇ）工程後、前記（ｈ）工程前に、前記半導体基板を洗浄する工程を含むことを特徴とする半導体集積回路装置の製造方法。
【請求項３】
（ａ）主面に半導体素子が形成された半導体基板上に前記半導体素子と電気的に接続する金属シリサイド膜を形成する工程、
（ｂ）前記金属シリサイド膜の存在下で、前記半導体基板上に第１絶縁膜を形成する工程、
（ｃ）前記第１絶縁膜に溝部を形成する工程、
（ｄ）前記溝部の内部を含む前記第１絶縁膜上に第１バリア膜を形成する工程、
（ｅ）前記第１バリア膜上に前記溝部を埋め込む第１導電性膜を形成する工程、
（ｆ）前記溝部の外部の前記第１バリア膜および前記第１導電性膜を除去することにより、前記金属シリサイド膜と接続するキャパシタの第１電極を形成する工程、
（ｇ）前記第１電極の形成後、前記第１導電性膜を所定量エッチングし、前記第１導電性膜の表面の高さを前記第１絶縁膜の表面の高さより低くする工程、
（ｈ）前記（ｇ）工程後、前記第１絶縁膜上および前記第１電極上に第２絶縁膜を形成する工程、
（ｉ）前記第２絶縁膜上に前記キャパシタの第２電極となる第２導電性膜を形成し、前記第１電極と前記第２絶縁膜と前記第２電極とで前記キャパシタを形成する工程、
を含み、前記（ｇ）工程後、前記（ｈ）工程前に前記半導体基板を洗浄する工程を含むことを特徴とする半導体集積回路装置の製造方法。
【請求項４】
一対の駆動用ＭＩＳＦＥＴおよび一対の負荷用ＭＩＳＦＥＴからなる一対のインバータと、一対の転送用ＭＩＳＦＥＴとが形成されたメモリセルを有する半導体集積回路装置の製造方法であって、
（ａ）主面に前記駆動用ＭＩＳＦＥＴおよび前記転送用ＭＩＳＦＥＴが形成された半導体基板上に前記駆動用ＭＩＳＦＥＴおよび前記転送用ＭＩＳＦＥＴと電気的に接続する金属シリサイド膜を形成する工程、
（ｂ）前記金属シリサイド膜の存在下で、前記半導体基板上に第１絶縁膜を形成する工程、
（ｃ）前記第１絶縁膜に溝部を形成する工程、
（ｄ）前記溝部の内部を含む前記第１絶縁膜上に第１バリア膜を形成する工程、
（ｅ）前記第１バリア膜上に前記溝部を埋め込む第１導電性膜を形成する工程、
（ｆ）前記溝部の外部の前記第１バリア膜および前記第１導電性膜を除去することにより、前記金属シリサイド膜と接続するキャパシタの第１電極を形成する工程、
（ｇ）前記第１電極の形成後、前記第１導電性膜を所定量エッチングし、前記第１導電性膜の表面の高さを前記第１絶縁膜の表面の高さより低くする工程、
（ｈ）前記（ｇ）工程後、前記第１絶縁膜上および前記第１電極上に第２絶縁膜を形成する工程、
（ｉ）前記第２絶縁膜上に前記キャパシタの第２電極となる第２導電性膜を形成し、前記第１電極と前記第２絶縁膜と前記第２電極とで前記キャパシタを形成する工程、
を含み、前記（ｇ）工程後、前記（ｈ）工程前に前記半導体基板を洗浄する工程を含むことを特徴とする半導体集積回路装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
半導体集積回路装置の製造方法に関し、特に、プラグ上に形成されたキャパシタを有する半導体集積回路装置の製造に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）は、電源が印加状態であればリフレッシュ動作が不要な、随時書き込みおよび読み出しが可能なＲＡＭである。また、ＳＲＡＭはスタンバイ（待機）時の消費電力を小さくできることから、携帯機器などの部品数が制限されるシステム、パーソナルコンピュータおよびワークステーションなどのキャッシュメモリとして用いられている。
【０００３】
ＳＲＡＭは、１ビットの情報を記憶するフリップフロップ回路と２個の情報転送用ＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）とで構成され、そのフリップフロップ回路は、たとえば一対の駆動用ＭＩＳＦＥＴと一対の負荷用ＭＩＳＦＥＴとで構成される。
【０００４】
このようなメモリセルにおいては、α線によるソフトエラーが問題となっている。これは、外界の宇宙線に含まれるα線やＬＳＩのパッケージ材料中に含まれる放射性原子から放出されるα線がメモリセル内に入り、メモリセル中に保存されている情報を破壊する現象である。このα線対策のために、メモリセル中の情報蓄積部（前記フリップフロップ回路の入出力部）に容量を付加し、情報蓄積部の容量を増加させる方法が検討されている。
【０００５】
たとえば、情報を記憶するフリップフロップ回路の入出力端子を交差結合する２本の配線とこれらの間に介在する薄い絶縁膜とでキャパシタを構成することにより、メモリセルの蓄積ノードの容量を増加させ、α線ソフトエラー耐性の低下を防ぐ技術がある（たとえば、特許文献１参照）。
【０００６】
【特許文献１】
特開平１０−１６３４４０号公報
【０００７】
【発明が解決しようとする課題】
本発明者らは、上記メモリセル中の情報蓄積部に容量を付加する方法について検討している。その製造工程は、以下の通りである。
【０００８】
たとえば、Ｓｉ（シリコン）からなる半導体基板の素子形成面にＭＩＳＦＥＴを形成した後、後の工程で形成するプラグとの接触抵抗を低減するために半導体基板の表面に、たとえばＣｏＳｉ２（コバルトシリサイド）層などのシリサイド層を形成する。次いで、半導体基板上に層間絶縁膜を堆積した後、その層間絶縁膜に、ＭＩＳＦＥＴのソース・ドレインに達する接続孔または配線形成用の溝部を形成する。続いて、その接続孔または溝部内に、たとえばＴｉ（チタン）膜およびＴｉＮ（窒化チタン）膜の積層膜からなるバリア膜を堆積した後、接続孔または溝部を埋め込む、たとえばＷ（タングステン）膜を成膜する。続いて、層間絶縁膜上の不要なバリア膜およびＷ膜をＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法などにより除去することによってプラグまたは配線を形成した後に、層間絶縁膜をエッチバックすることによってプラグまたは配線の一部を層間絶縁膜の表面から突出させる。その後、層間絶縁膜およびプラグ上に、たとえばＳｉＮ（窒化シリコン）膜からなる容量絶縁膜を形成し、その容量絶縁膜上に、たとえばＴｉＮ膜からなる容量電極を形成することにより、そのプラグまたは配線（下部電極）、容量絶縁膜および容量電極（上部電極）からなるキャパシタを形成する。前述したように、プラグまたは配線の一部を層間絶縁膜の表面から突出させていることから、プラグまたは配線の上面のみならず側面も下部電極として用いることができ、下部電極の表面積を大きく確保できるようにしている。
【０００９】
しかしながら、本発明者らは、上記のキャパシタを形成する方法においては以下のような問題があること見出した。
【００１０】
すなわち、層間絶縁膜をエッチバックすることによってプラグまたは配線の一部を層間絶縁膜の表面から突出させた後、キャパシタを形成する前に、プラグ表面に形成された自然酸化膜および半導体基板に付着した汚染物質などを除去するために希フッ酸を用いて半導体基板を洗浄する。この時、プラグまたは配線の一部が層間絶縁膜の表面から突出していることから、プラグまたは配線の側面のバリア膜が希フッ酸によって浸食され、その浸食はプラグまたは配線が形成されている接続孔または溝部の底部まで達してしまう。バリア膜の浸食が接続孔または溝部の底部まで達すると、次は半導体基板表面のＣｏＳｉ２層を浸食してしまうことになる。このＣｏＳｉ２層が浸食されてしまうと、プラグまたは配線とＭＩＳＦＥＴのソース・ドレインとの間で導通不良が引き起こされる問題がある。
【００１１】
本発明の目的は、層間絶縁膜に埋め込まれたプラグまたは配線上に形成されたキャパシタを有する半導体集積回路装置の製造工程中において、キャパシタの容量を低下させることなくプラグまたは配線のバリア膜の浸食を防ぐことのできる技術を提供することにある。
【００１２】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１３】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１４】
すなわち、本発明は、主面に半導体素子が形成された半導体基板上に前記半導体素子と電気的に接続する金属シリサイド膜を形成する工程と、前記金属シリサイド膜の存在下で、前記半導体基板上に第１絶縁膜を形成する工程と、前記第１絶縁膜に溝部を形成し、前記溝部の内部を含む前記第１絶縁膜上に第１バリア膜を形成する工程と、前記第１バリア膜上に前記溝部を埋め込む第１導電性膜を形成する工程と、前記溝部の外部の前記第１バリア膜および前記第１導電性膜を除去することにより、前記金属シリサイド膜と接続するキャパシタの第１電極を形成する工程と、前記第１絶縁膜の表面の高さが前記第１電極の表面の高さより低くなっていない状況下で化学的成膜手段により前記第１電極の表面に前記第１導電性膜の結晶核を成長させる工程と、前記結晶核の存在下で、前記第１絶縁膜上および前記第１電極上に第２絶縁膜を形成する工程と、前記第２絶縁膜上に前記キャパシタの第２電極となる第２導電性膜を形成し、前記第１電極と前記第２絶縁膜と前記第２電極とで前記キャパシタを形成する工程とを含み、前記第１電極の形成後、前記結晶核を成長させた後に前記半導体基板を洗浄する工程を含むものである。
【００１５】
また、本発明は、主面に半導体素子が形成された半導体基板上に前記半導体素子と電気的に接続する金属シリサイド膜を形成する工程と、前記金属シリサイド膜の存在下で、前記半導体基板上に第１絶縁膜を形成する工程と、前記第１絶縁膜に溝部を形成し、前記溝部の内部を含む前記第１絶縁膜上に第１バリア膜を形成する工程と、前記第１バリア膜上に前記溝部を埋め込む第１導電性膜を形成する工程と、前記溝部の外部の前記第１バリア膜および前記第１導電性膜を除去することにより、前記金属シリサイド膜と接続するキャパシタの第１電極を形成する工程と、前記第１電極の形成後、前記第１導電性膜を所定量エッチングし、前記第１導電性膜の表面の高さを前記第１絶縁膜の表面の高さより低くした後に前記第１絶縁膜上および前記第１電極上に第２絶縁膜を形成する工程と、前記第２絶縁膜上に前記キャパシタの第２電極となる第２導電性膜を形成し、前記第１電極と前記第２絶縁膜と前記第２電極とで前記キャパシタを形成する工程とを含み、前記第１電極の形成後、前記第１導電性膜をエッチングした後に前記半導体基板を洗浄する工程を含むものである。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００１７】
（実施の形態１）
本実施の形態１の半導体集積回路装置であるＳＲＡＭの製造方法を図１〜図１０を用いて説明する。なお、本実施の形態１においては、本実施の形態のＳＲＡＭの構成をわかりやすくするために平面図であってもハッチングを付す。
【００１８】
図１は本実施の形態のＳＲＡＭの製造工程中の要部平面図であり、図２は図１のＡ−Ａ断面と対応する。
【００１９】
まず、図１および図２に示すように、半導体基板１の素子形成面（主面）に素子分離を形成する。続いて、半導体基板１にｐ型不純物（たとえばＢ（ホウ素））およびｎ型不純物（たとえばＰ（リン））をイオン打ち込みした後、半導体基板１に約１０００℃の熱処理を施すことにより上記のｐ型不純物およびｎ型不純物を拡散させることによって、ｐ型ウェル２およびｎ型ウェルを形成する。図１に示すように、半導体基板１には、ｐ型ウェル２およびｎ型ウェルの主表面である活性領域Ａｐ、Ａｎが形成され、これらの活性領域は、たとえば酸化シリコン膜が埋め込まれた上記素子分離によって囲まれている。
【００２０】
次に、フッ酸系の洗浄液を用いて半導体基板１（ｐ型ウェル２およびｎ型ウェル）の主面をウェット酸化した後、約８００℃の熱酸化によりｐ型ウェル２およびｎ型ウェルのそれぞれの表面に膜厚３ｎｍ程度の清浄なゲート酸化膜３を形成する。
【００２１】
次に、たとえばＣＶＤ法にて、ゲート酸化膜３の上部に膜厚約２００ｎｍ程度の低抵抗多結晶シリコン膜を堆積する。続いて、フォトレジスト膜をマスクにしてその多結晶シリコン膜をドライエッチングし、ゲート電極４を形成する。
【００２２】
続いて、ｐ型ウェル２が形成された領域において、ゲート電極４の両側のｐ型ウェル２にｎ型不純物（たとえばＰ）をイオン注入することによりｎ−型半導体領域５を形成する。また、ｎ型ウェルが形成された領域において、ゲート電極４の両側のｎ型ウェルにｐ型不純物（たとえばＢ）をイオン注入することによりｐ−型半導体領域を形成する。
【００２３】
続いて、たとえばＣＶＤ法にて、半導体基板１上に膜厚４０ｎｍ程度のＳｉＮ（窒化シリコン）膜を堆積した後、そのＳｉＮ膜を異方的にエッチングすることにより、ゲート電極４の側壁にサイドウォールスペーサ６を形成する。
【００２４】
続いて、ｐ型ウェル２にｎ型不純物（たとえばＰまたはＡｓ（ヒ素））をイオン注入することによりｎ＋型半導体領域７（ソース、ドレイン）を形成し、ｎ型ウェルにｐ型不純物（たとえばＢ）をイオン注入することによりｐ＋型半導体領域（ソース、ドレイン）を形成する。ここまでの工程により、ＳＲＡＭのメモリセルを構成するＭＩＳＦＥＴ（駆動用ＭＩＳＦＥＴ（半導体素子）Ｑｄ、転送用ＭＩＳＦＥＴ（半導体素子）Ｑｔ、負荷用ＭＩＳＦＥＴ（半導体素子）ＱＬｄ）が完成する。駆動用ＭＩＳＦＥＴＱｄおよび転送用ＭＩＳＦＥＴＱｔは、ｎチャネル型ＭＩＳＦＥＴからなり、負荷用ＭＩＳＦＥＴＱＬｄは、ｐチャネル型ＭＩＳＦＥＴからなる。また、駆動用ＭＩＳＦＥＴＱｄのゲート電極４と負荷用ＭＩＳＦＥＴＱＬｄのゲート電極４とは共通である。
【００２５】
次に、半導体基板１の表面を洗浄した後、たとえばスパッタリング法により、半導体基板１上にＣｏ（コバルト）膜を堆積する。続いて、半導体基板１に約６００℃の熱処理を施すことにより、ｎ＋型半導体領域７、ｐ＋型半導体領域およびゲート電極４上にＣｏＳｉ２（コバルトシリサイド）層（金属シリサイド膜）９を形成する。
【００２６】
続いて、未反応のＣｏ膜をエッチングにより除去した後、約７００℃〜８００℃の熱処理によりＣｏＳｉ２層９を低抵抗化する。
【００２７】
次に、ＣＶＤ法にて半導体基板１上に膜厚５０ｎｍ程度の窒化シリコン膜（第１絶縁膜）１０を堆積する。この窒化シリコン膜１０は、後述するコンタクトホールの形成時においてエッチングストッパーとしての役割を果たす。
【００２８】
次に、窒化シリコン膜１０の上部にＰＳＧ（Ｐｈｏｓｐｈｏ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜（第１絶縁膜）１１を堆積する。続いて、熱処理を行うことによりＰＳＧ膜１１を平坦化した後、酸化シリコン膜（第１絶縁膜）１２を堆積する。この酸化シリコン膜１２は、たとえばテトラエトキシシランを原料とし、プラズマＣＶＤ法にて形成することができる。また、ＣＶＤ法にて膜厚７００ｎｍ〜８００ｎｍ程度の酸化シリコン膜１２を堆積した後に、酸化シリコン膜１２の表面を化学機械研磨（ＣＭＰ；Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法で研磨し、その表面を平坦化してもよい。
【００２９】
次に、図３および図４に示すように、フォトレジスト膜をマスクとしてドライエッチングにより、酸化シリコン膜１２およびＰＳＧ膜１１をドライエッチングする。続いて、窒化シリコン膜１０をドライエッチングすることによって、ｎ＋型半導体領域７（ソース、ドレイン）およびｐ＋型半導体領域（ソース、ドレイン）に達するコンタクトホール（溝部）１３Ａおよび配線溝（溝部）１３Ｂを形成する。配線溝１３Ｂは、転送用ＭＩＳＦＥＴＱｔのドレイン上から負荷用ＭＩＳＦＥＴＱＬｄのゲート電極上まで延在している。
【００３０】
次に、酸化シリコン膜１２の上部に、たとえばスパッタリング法にて膜厚１０ｎｍ程度のＴｉ（チタン）膜および膜厚２０ｎｍ程度の窒化チタン膜を下層から順次堆積する。この時、そのＴｉ膜および窒化チタン膜はコンタクトホール１３Ａおよび配線溝１３Ｂの内部にも堆積される。続いて、半導体基板１に約５００℃〜７００℃で約１分間の熱処理を施すことにより、Ｔｉ膜と窒化チタン膜との積層膜からなるバリア導体膜（第１バリア膜）１４を形成する。
【００３１】
次に、バリア導体膜１４の上部に、たとえばＣＶＤ法によりコンタクトホール１３Ａおよび配線溝１３Ｂの内部を埋め込むＷ（タングステン）膜（第１導電性膜）１５を堆積する。続いて、バリア導体膜１４およびＷ膜１５に対して、酸化シリコン膜１２の表面が現れるまでエッチバックもしくはＣＭＰを施すことにより、コンタクトホール１３Ａおよび配線溝１３Ｂの外部のバリア導体膜１４およびＷ膜１５を除去する。これにより、コンタクトホール１３Ａ内にプラグ１６を形成し、配線溝１３Ｂ内に配線１７を形成することができる。
【００３２】
次に、図５に示すように、配線１７を形成するＷ膜１５の表面に、たとえばＣＶＤ法によりＷ（タングステン）の成長結晶核１５Ａを形成する。このＷの成長結晶核１５Ａを形成することにより、Ｗ膜１５の表面に凹凸を形成することができる。なお、図５は、配線１７付近を拡大して示した要部断面図である。
【００３３】
続いて、希フッ酸を用いて半導体基板１を洗浄することによって、半導体基板１の主面に形成された自然酸化膜および半導体基板１の主面に付着した汚染物質を除去する。
【００３４】
次に、図６に示すように、半導体基板１上に膜厚２０ｎｍ程度の窒化シリコン膜（第２絶縁膜）１８を堆積する。続いて、フォトレジスト膜を用いて窒化シリコン膜１８を配線１７の表面およびその周囲に残されるようにエッチングする。この残った窒化シリコン膜１８は、キャパシタの下部電極となる配線１７と後述する上部電極との間に形成され、容量絶縁膜となる。
【００３５】
続いて、たとえばＣＶＤ法を用いて、半導体基板１上に膜厚２０ｎｍ程度の窒化チタン膜を堆積した後、スパッタリング法により膜厚２０ｎｍ程度の窒化チタン膜を堆積し、ＣＶＤ法にて堆積した窒化チタン膜とスパッタリング法にて堆積した窒化チタン膜とを合わせて、膜厚４０ｎｍ程度の窒化チタン膜（第２導電性膜）１９を形成する。この窒化チタン膜１９を形成するに当たり、まずＣＶＤ法を用いることによって、半導体基板１の主面内における窒化チタン膜１９の密着性を向上させることができる。
【００３６】
続いて、フォトレジスト膜を用いたエッチングによって窒化チタン膜１９をパターニングし、窒化チタン膜１９を配線１７上の窒化シリコン膜１８の上部に残すことにより、窒化チタン膜１９からなるキャパシタの上部電極（第２電極）を形成する。ここまでの工程によって、成長結晶核１５Ａを含む配線１７を下部電極（第１電極）とし、窒化シリコン膜１８を容量絶縁膜とし、窒化チタン膜１９を上部電極とするキャパシタを形成することができる。
【００３７】
上記のように形成した本実施の形態１のキャパシタにおいては、下部電極となる配線１７の表面にＷの成長結晶核１５Ａが形成されている。そのため、その成長結晶核１５Ａを形成せずにキャパシタを形成する場合に比べて、キャパシタの容量電極（上部電極および下部電極）の面積を増やすことができる。すなわち、酸化シリコン膜１２のエッチバックを行わずに本実施の形態１のキャパシタの容量を増やすことが可能となる。このような本実施の形態１のキャパシタをＳＲＡＭのメモリセル中の情報蓄積部（フリップフロップ回路の入出力部）に付与することによって、ＳＲＡＭのα線ソフトエラー耐性を向上することが可能となる。
【００３８】
ところで、後の工程で配線１７を用いて形成するキャパシタの容量を増加させるために、希フッ酸を用いた半導体基板１の洗浄前に酸化シリコン膜１２を所定量エッチバックする手段がある。酸化シリコン膜１２をエッチバックすると、そのエッチバック量だけプラグ１６および配線１７が酸化シリコン膜１２から突出することになる。この状態で上記洗浄処理を行うと、プラグ１６および配線１７の側面にてバリア導体膜１４を形成するＴｉ膜が直接希フッ酸に曝され、希フッ酸によってそのＴｉ膜が浸食（エッチング）されてしまうことになる。このＴｉ膜の浸食は、酸化シリコン膜１２から突出している領域のみならず、プラグ１６および配線１７の下部まで進行し、次いで希フッ酸はＣｏＳｉ２層９を浸食してしまうことになる。このＣｏＳｉ２層９が浸食されてしまうと、プラグ１６および配線１７とＳＲＡＭのメモリセルを形成するＭＩＳＦＥＴのソース・ドレインとの間で導通不良が発生してしまう不具合が懸念される。
【００３９】
一方、本実施の形態１によれば、上記希フッ酸を用いた洗浄処理の前に酸化シリコン膜１２のエッチバックは行っていない。そのため、その洗浄処理時において、プラグ１６および配線１７は酸化シリコン膜１２の表面から突出した状態にはならない。その結果、その洗浄処理時にバリア導体膜１４を形成するＴｉ膜が希フッ酸に曝されるのを防ぐことができる。すなわち、バリア導体膜１４を形成するＴｉ膜およびＣｏＳｉ２層９が希フッ酸によって浸食されるのを防ぐことができるので、プラグ１６および配線１７とＳＲＡＭのメモリセルを形成するＭＩＳＦＥＴのソース・ドレインとの間の導通不良の発生を防ぐことが可能となる。
【００４０】
次に、図７および図８に示すように、たとえばＣＶＤ法にて半導体基板１上に膜厚１０００ｎｍ程度の酸化シリコン膜２０を堆積する。続いて、たとえばＣＭＰ法にてその酸化シリコン膜２０を研磨することにより、その膜厚を約５００ｎｍ程度にした後、たとえばＣＶＤ法にて酸化シリコン膜２０上に膜厚９０ｎｍ程度の酸化シリコン膜２１を堆積する。なお、図７においては、キャパシタの容量絶縁膜となる窒化シリコン膜１８および上部電極となる窒化チタン膜１９が形成されている領域をハッチングを付して示してある。
【００４１】
続いて、フォトリソグラフィ技術により形成されたフォトレジスト膜を用いて、プラグ１６上の酸化シリコン膜２０、２１をエッチングすることにより、コンタクトホール２２を形成する。
【００４２】
次に、図９に示すように、コンタクトホール２２の底部に露出したプラグ１６の表面の反応層を除去するために、スパッタエッチングによる表面処理を行う。続いて、たとえばスパッタリング法により、酸化シリコン膜２１の上部に膜厚３０ｎｍ程度のＴｉ膜および膜厚１００ｎｍ程度の窒化チタン膜を順次堆積し、Ｔｉ膜と窒化チタン膜との積層膜からなるバリア導体膜２３を形成する。この時、そのＴｉ膜および窒化チタン膜はコンタクトホール２２の内部にも堆積される。なお、そのＴｉ膜および窒化チタン膜を堆積後に、半導体基板１に５００℃〜７００℃程度の熱処理を約１分間施してもよい。
【００４３】
続いて、たとえばＣＶＤ法により、コンタクトホール２２の内部を含むバリア導体膜２３の上部にＷ膜２４を堆積する。その後、ＣＭＰ法もしくはエッチバック法などにより、コンタクトホール２２の外部のバリア導体膜２３およびＷ膜２４を除去することによりプラグ２５を形成する。ここまでの工程で、プラグ１６の上部にプラグ２５が重なった構造のスタックトビア構造を形成することができる。
【００４４】
次に、図１０に示すように、たとえばスパッタリング法により、酸化シリコン膜２１およびプラグ２５上にＴｉ膜および窒化チタン膜を順次堆積した後、５００℃〜７００℃程度の熱処理を施す。続いて、たとえばＣＶＤ法により、その窒化チタン膜の上部にＡｌ（アルミニウム）膜を堆積した後、そのＡｌ膜の上部にＴｉ膜および窒化チタン膜を順次堆積する。その後、それらの薄膜をパターニングすることにより、プラグ２５上に配線２６を形成し、本実施の形態のＳＲＡＭを製造する。
【００４５】
図１１は、本実施の形態１の製造工程によって形成されたＳＲＡＭのメモリセルの回路図である。
【００４６】
図１１に示すように、本実施の形態１のＳＲＡＭのメモリセルは、一対の相補性データ線（データ線ＤＬ、データ線／（バー）ＤＬ）とワード線ＷＬとの交差部に配置され、一対の駆動用ｎチャネル型ＭＩＳＦＥＴＱｄ１、Ｑｄ２（上記駆動用ＭＩＳＦＥＴＱｄに相当）、一対の負荷用ｐチャネル型ＭＩＳＦＥＴＱｐ１、Ｑｐ２（上記負荷用ＭＩＳＦＥＴＱＬｄに相当）、および一対の転送用ｎチャネル型ＭＩＳＦＥＴＱｔ１、Ｑｔ２（上記転送用型ＭＩＳＦＥＴＱｔに相当）により形成されている。
【００４７】
上記メモリセルを形成する６個のＭＩＳＦＥＴのうち、駆動用ｎチャネル型ＭＩＳＦＥＴＱｄ１および負荷用ｐチャネル型ＭＩＳＦＥＴＱｐ１はインバータＩＮＶ１を形成し、駆動用ｎチャネル型ＭＩＳＦＥＴＱｄ２および負荷用ｐチャネル型ＭＩＳＦＥＴＱｐ２はインバータＩＮＶ２を形成している。これら一対のインバータＩＮＶ１、ＩＮＶ２の相互の入出力端子（蓄積ノードＤ、Ｅ）は、１ビットの情報を記憶する情報記憶部としてのフリップフロップ回路を形成している。また、このフリップフロップ回路の一方の入出力端子（蓄積ノードＤ）は、転送用ｎチャネル型ＭＩＳＦＥＴＱｔ１のソース、ドレインの一方に電気的に接続され、他方の入出力端子（蓄積ノードＥ）は、転送用ｎチャネル型ＭＩＳＦＥＴＱｔ２のソース、ドレインの一方に電気的に接続される。
【００４８】
配線１７（図６参照）を下部電極とし、窒化シリコン膜１８（図６参照）を容量絶縁膜とし、窒化チタン膜１９（図６参照）を上部電極とする前述の本実施の形態１のキャパシタＣは、蓄積ノードＤと蓄積ノードＥとの間に接続される。また、このキャパシタＣを蓄積ノードＤ、Ｅと電源電圧Ｖｃｃとの間に接続する回路構成としても良い。
【００４９】
転送用ｎチャネル型ＭＩＳＦＥＴＱｔ１のソース、ドレイン領域の他方はデータ線ＤＬに電気的に接続され、同様に転送用ｎチャネル型ＭＩＳＦＥＴＱｔ２のソース、ドレイン領域の他方はデータ線／ＤＬに接続されている。また、フリップフロップ回路の一端（負荷用ｐチャネル型ＭＩＳＦＥＴＱｐ１、Ｑｐ２の各ソース）は、電源電圧Ｖｃｃに電気的に接続され、他端（駆動用ｎチャネル型ＭＩＳＦＥＴＱｄ１、Ｑｄ２の各ソース）は、基準電圧Ｖｓｓに電気的に接続されている。
【００５０】
上記したＳＲＡＭの回路の動作を説明すると、一方のインバータＩＮＶ１の蓄積ノードＤが高電位（“Ｈ”）であるときには、駆動用ｎチャネル型ＭＩＳＦＥＴＱｄ２がＯＮになるので、他方のインバータＩＮＶ２の蓄積ノードＥが低電位（“Ｌ”）になる。従って、駆動用ｎチャネル型ＭＩＳＦＥＴＱｄ１がＯＦＦになり、蓄積ノードＤの高電位（“Ｈ”）が保持される。すなわち、一対のインバータＩＮＶ１、ＩＮＶ２を交差結合させたラッチ回路によって相互の蓄積ノードＤ、Ｅの状態が保持され、電源電圧が印加されている間は情報が保存される。
【００５１】
上記したように、転送用ｎチャネル型ＭＩＳＦＥＴＱｔ１、Ｑｔ２のそれぞれのゲート電極にはワード線ＷＬが接続され、このワード線ＷＬによって転送用ｎチャネル型ＭＩＳＦＥＴＱｔ１、Ｑｔ２の導通、非導通が制御される。すなわち、ワード線ＷＬが高電位（“Ｈ”）であるときには、転送用ｎチャネル型ＭＩＳＦＥＴＱｔ１、Ｑｔ２がＯＮになり、フリップフロップ回路と相補性データ線（データ線ＤＬ，／ＤＬ）とが電気的に接続される。これにより、蓄積ノードＤ、Ｅの電位状態（“Ｈ”または“Ｌ”）がデータ線ＤＬ、／ＤＬに現れ、メモリセルの情報として読み出される。
【００５２】
また、メモリセルに情報を書き込むには、ワード線ＷＬを“Ｈ”電位レベル、転送用ｎチャネル型ＭＩＳＦＥＴＱｔ１，Ｑｔ２をＯＮ状態にしてデータ線ＤＬ、／ＤＬの情報を蓄積ノードＤ、Ｅに伝達する。
【００５３】
（実施の形態２）
次に、図１２および図１３を用いて本実施の形態２の半導体集積回路装置であるＳＲＡＭの製造方法を説明する。
【００５４】
本実施の形態２のＳＲＡＭの製造工程は、前記実施の形態１において図３および図４を用いて説明したプラグ１６（図４参照）および配線１７を形成する工程までは同様である。
【００５５】
その後、図１２に示すように、プラグ１６および配線１７を形成するＷ膜１５を、たとえば５０ｎｍ程度エッチバックする。このようにＷ膜１５を所定量エッチバックすることにより、Ｗ膜１５のエッチバックによって現れたバリア導体膜１４を含む配線１７を後の工程で形成するキャパシタの容量電極（下部電極）とすることができる。そのため、Ｗ膜１５をエッチバックせずにキャパシタを形成する場合に比べて、キャパシタの容量電極（上部電極および下部電極）の面積を増やすことができる。すなわち、本実施の形態２のキャパシタの容量を増やすことが可能となる。
【００５６】
続いて、希フッ酸を用いて半導体基板１を洗浄することによって、半導体基板１の主面に形成された自然酸化膜および半導体基板１の主面に付着した汚染物質を除去する。
【００５７】
この時、プラグ１６および配線１７を形成するＷ膜１５は所定量エッチバックされているが、バリア導体膜１４はエッチバックされていない。また、前記実施の形態１において説明したように、バリア導体膜１４はＴｉ膜および窒化チタン膜を下層から積層したものであるから、バリア導体膜１４を形成するＴｉ膜が希フッ酸に曝されるのを防ぐことができる。すなわち、バリア導体膜１４を形成するＴｉ膜およびＣｏＳｉ２層９が希フッ酸によって浸食されるのを防ぐことができるので、プラグ１６および配線１７とＳＲＡＭのメモリセルを形成するＭＩＳＦＥＴのソース・ドレインとの間の導通不良の発生を防ぐことが可能となる。
【００５８】
次に、図１３に示すように、プラグ１６および配線１７を形成するＷ膜１５のエッチバックによって所定の深さ分だけ現れたコンタクトホール１３Ａ（図４参照）および配線溝１３Ｂの内部を含む半導体基板１上に膜厚２０ｎｍ程度の窒化シリコン膜１８を堆積する。続いて、フォトレジスト膜を用いて窒化シリコン膜１８を配線１７の表面およびその周囲に残されるようにエッチングする。この残った窒化シリコン膜１８は、キャパシタの下部電極となる配線１７と後述する上部電極との間に形成され、容量絶縁膜となる。
【００５９】
続いて、たとえばＣＶＤ法を用いて、半導体基板１上に膜厚２０ｎｍ程度の窒化チタン膜を堆積した後、スパッタリング法により膜厚２０ｎｍ程度の窒化チタン膜を堆積し、ＣＶＤ法にて堆積した窒化チタン膜とスパッタリング法にて堆積した窒化チタン膜とを合わせて、膜厚４０ｎｍ程度の窒化チタン膜１９を形成する。次いで、フォトレジスト膜を用いたエッチングによって窒化チタン膜１９をパターニングし、窒化チタン膜１９を配線１７上の窒化シリコン膜１８の上部に残すことにより、窒化チタン膜１９からなるキャパシタの上部電極を形成する。ここまでの工程によって、成長結晶核１５Ａを含む配線１７を下部電極とし、窒化シリコン膜１８を容量絶縁膜とし、窒化チタン膜１９を上部電極とするキャパシタを形成することができる。
【００６０】
その後、前記実施の形態１において図７〜図１０を用いて説明した工程と同様の工程を経ることによって、本実施の形態２のＳＲＡＭを製造する。
【００６１】
上記のような本実施の形態２のＳＲＡＭの製造工程によっても、前記実施の形態１と同様の効果を得ることができる。
【００６２】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００６３】
たとえば、前記実施の形態では、Ｃｏ膜を用いてコバルトシリサイド層を形成する場合について示したが、Ｃｏ膜の代わりにＴｉ膜、Ｗ膜、Ｍｏ（モリブデン）膜またはＴａ（タンタル）膜などを用いてシリサイド層を形成しても良い。
【００６４】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。
（１）主面に半導体素子が形成された半導体基板上に堆積した層間絶縁膜（第１絶縁膜）に埋め込むようにプラグまたは配線（第１電極）を形成した後、層間絶縁膜の表面の高さがプラグまたは配線の表面の高さより低くなっていない状況下で半導体基板の洗浄処理を行い、プラグまたは配線のバリア導体膜（第１バリア膜）およびプラグまたは配線の下部に形成された金属シリサイド膜が洗浄処理によって浸食されてしまうことを防ぐことができるので、プラグまたは配線と半導体素子との間での導通不良の発生を防ぐことができる。
（２）主面に半導体素子が形成された半導体基板上に堆積した層間絶縁膜（第１絶縁膜）に埋め込むようにプラグまたは配線（第１電極）を形成した後、そのプラグまたは配線の表面にプラグまたは配線を形成する導電性膜（第１導電性膜）の結晶核を形成し、その結晶核の形成によって表面積の増加したプラグまたは配線を下部電極（第１電極）とするキャパシタを形成するので、キャパシタの容量の低下を防ぐことができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態である半導体集積回路装置の製造方法を説明する要部平面図である。
【図２】本発明の一実施の形態である半導体集積回路装置の製造方法を説明する要部断面図である。
【図３】図１に続く半導体集積回路装置の製造工程中の要部平面図である。
【図４】図２に続く半導体集積回路装置の製造工程中の要部断面図である。
【図５】本発明の一実施の形態である半導体集積回路装置の製造工程中の要部断面図である。
【図６】図５に続く半導体集積回路装置の製造工程中の要部断面図である。
【図７】本発明の一実施の形態である半導体集積回路装置の製造工程中の要部平面図である。
【図８】本発明の一実施の形態である半導体集積回路装置の製造工程中の要部断面図である。
【図９】図８に続く半導体集積回路装置の製造工程中の要部断面図である。
【図１０】図９に続く半導体集積回路装置の製造工程中の要部断面図である。
【図１１】本発明の一実施の形態であるＳＲＡＭのメモリセルの回路図である
【図１２】本発明の他の実施の形態である半導体集積回路装置の製造方法を説明する要部断面図である。
【図１３】図１２に続く半導体集積回路装置の製造工程中の要部断面図である。
【符号の説明】
１  半導体基板
２  ｐ型ウェル
３  ゲート酸化膜
４  ゲート電極
５  ｎ−型半導体領域
６  サイドウォールスペーサ
７  ｎ＋型半導体領域（ソース、ドレイン）
９  ＣｏＳｉ２層（金属シリサイド膜）
１０  窒化シリコン膜（第１絶縁膜）
１１  ＰＳＧ膜（第１絶縁膜）
１２  酸化シリコン膜（第１絶縁膜）
１３Ａ  コンタクトホール（溝部）
１３Ｂ  配線溝（溝部）
１４  バリア導体膜（第１バリア膜）
１５  Ｗ膜（第１導電性膜）
１５Ａ  成長結晶核
１６  プラグ
１７  配線
１８  窒化シリコン膜（第２絶縁膜）
１９  窒化チタン膜（第２導電性膜）
２０、２１  酸化シリコン膜
２２  コンタクトホール
２３  バリア導体膜
２４  Ｗ膜
２５  プラグ
２６  配線
Ａｎ、Ａｐ  活性領域
Ｃ  キャパシタ
ＤＬ、／ＤＬ  データ線
Ｄ、Ｅ  蓄積ノード
ＩＮＶ１、ＩＮＶ２  インバータ
Ｑｄ  駆動用ＭＩＳＦＥＴ（半導体素子）
Ｑｄ１、Ｑｄ２  駆動用ｎチャネル型ＭＩＳＦＥＴ
ＱＬｄ  負荷用ＭＩＳＦＥＴ（半導体素子）
Ｑｐ１、Ｑｐ２  負荷用ｐチャネル型ＭＩＳＦＥＴ
Ｑｔ  転送用ＭＩＳＦＥＴ（半導体素子）
Ｑｔ１、Ｑｔ２  転送用ｎチャネル型ＭＩＳＦＥＴ
Ｖｃｃ  電源電圧
Ｖｓｓ  基準電圧
ＷＬ  ワード線
【図１】
2004241403.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2004241403.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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