(57)【要約】【課題】新規な静電気保護用半導体装置および該静電気保護用半導体装置を含む半導体装置を提供する。【解決手段】本発明の静電気保護用半導体装置１００は、第１導電型の半導体基板１０に形成された、第２導電型の第１ウエル５１および第１導電型の第２ウエル１４を含む。第１ウエル５１は、第１導電型の第３ウエル２４を含む。第３ウエル２４は、第１導電型の第１不純物拡散層２２を含む。第２ウエル１４は、第１導電型の第２不純物拡散層２６を含む。第１不純物拡散層２２に所定値の正電圧が印加された場合に、第３ウエル２４の下に空乏層２４ａが形成され、空乏層２４ａを介して第３ウエル２４と半導体基板１０とが接続するように、第３ウエル２４が形成されている。【選択図】        図１
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【特許請求の範囲】
【請求項１】
第１導電型の半導体基板に形成された、第２導電型の第１ウエルおよび第１導電型の第２ウエルを含み、
前記第１ウエルは、第１導電型の第３ウエルを含み、
前記第３ウエルは、第１導電型の第１不純物拡散層を含み、
前記第２ウエルは、第１導電型の第２不純物拡散層を含み、
前記第１不純物拡散層に所定値の正電圧が印加された場合に、前記第３ウエルの下に空乏層が形成され、該空乏層を介して該第３ウエルと前記半導体基板とが接続するように、該第３ウエルが形成されている、静電気保護用半導体装置。
【請求項２】
請求項１において、
前記第１不純物拡散層は、所定の信号入力端子、信号出力端子、または信号入出力端子に接続されている、静電気保護用半導体装置。
【請求項３】
請求項１または２において、
前記第２不純物拡散層は、基準電源電圧に接続されている、静電気保護用半導体装置。
【請求項４】
請求項３において、
前記基準電源電圧がアースである、静電気保護用半導体装置。
【請求項５】
請求項１ないし４のいずれかにおいて、
前記第１不純物拡散層と前記第２不純物拡散層とは、半導体基板に設けられた素子分離領域によって電気的に分離されている、静電気保護用半導体装置。
【請求項６】
請求項１ないし５のいずれかにおいて、
前記第２ウエルは、前記第１ウエルの端部近傍に形成され、
前記第３ウエルは、前記第２ウエルの近傍に形成されている、静電気保護用半導体装置。
【請求項７】
請求項１ないし６のいずれかの静電気保護用半導体装置を含み、
前記半導体基板の上に、さらに、絶縁ゲート型の高耐圧トランジスタおよび低耐圧トランジスタを含む、半導体装置。
【請求項８】
請求項７において、
前記高耐圧トランジスタは、前記第１ウエル内に形成されている、半導体装置。
【請求項９】
請求項８において、
前記高耐圧トランジスタは、前記第１ウエル内に形成された第１導電型の第４ウエルに形成されている、半導体装置。
【請求項１０】
請求項９において、
前記第３ウエルと前記第４ウエルとは、同じ工程にて形成される、半導体装置。
【請求項１１】
請求項７ないし１０のいずれかにおいて、
前記第１不純物拡散層と、前記高耐圧トランジスタのソース／ドレイン層とは、同じ工程にて形成される、半導体装置。
【請求項１２】
請求項７ないし１１のいずれかにおいて、
前記第２不純物拡散層と、前記高耐圧トランジスタのソース／ドレイン層とは、同じ工程にて形成される、半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、新規な静電気保護用半導体装置および該静電保護用半導体装置を含む半導体装置に関する。
【０００２】
【背景技術】
半導体装置においては、信号入力端子、信号出力端子、あるいは信号入出力端子に静電気等のサージが印加されて、内部回路が静電破壊されることがある。このような静電破壊を防止するため、一般に、前述した端子には静電保護回路が接続されている。
【０００３】
【発明が解決しようとする課題】
本発明の目的は、新規な静電気保護用半導体装置および該静電気保護用半導体装置を含む半導体装置を提供することにある。
【０００４】
【課題を解決するための手段】
１．静電気保護用半導体装置
本発明の静電気保護用半導体装置は、
第１導電型の半導体基板に形成された、第２導電型の第１ウエルおよび第１導電型の第２ウエルを含み、
前記第１ウエルは、第１導電型の第３ウエルを含み、
前記第３ウエルは、第１導電型の第１不純物拡散層を含み、
前記第２ウエルは、第１導電型の第２不純物拡散層を含み、
前記第１不純物拡散層に所定値の正電圧が印加された場合に、前記第３ウエルの下に空乏層が形成され、該空乏層を介して該第３ウエルと前記半導体基板とが接続するように、該第３ウエルが形成されている。
【０００５】
本発明の静電気保護用半導体装置によれば、前記第１不純物拡散層に所定値の正電圧が印加された場合に、前記第３ウエルから前記第１不純物拡散層へと電荷（正孔または電子）が移動する結果、前記第３ウエルの下に空乏層が形成される。この空乏層を介して前記第３ウエルと前記半導体基板とが接続する。この結果、前記第１不純物拡散層から前記第３ウエル、前記空乏層、前記半導体基板、および前記第２ウエルを経て、前記第２不純物拡散層へ至る電荷移動経路が形成される。これにより、前記第１不純物拡散層に印加された前記正極性の電圧パルスを、この電荷移動経路を介して、前記第２不純物拡散層へと放電させることができる。これにより、静電気などのサージから被保護回路を確実に保護することができる。
【０００６】
本発明の静電気保護用半導体装置は、以下の態様（１）−（４）をとることができる。
【０００７】
（１）前記第１不純物拡散層は、所定の信号入力端子、信号出力端子、または信号入出力端子に接続できる。
【０００８】
（２）前記第２不純物拡散層は、基準電源電圧に接続できる。この場合、前記基準電源電圧がアースであることができる。
【０００９】
（３）前記第１不純物拡散層と前記第２不純物拡散層とは、半導体基板に設けられた素子分離領域によって電気的に分離できる。この構成によれば、前記電荷移動経路を確実に形成することができる。
【００１０】
（４）前記第２ウエルは、前記第１ウエルの端部近傍に形成でき、前記第３ウエルは、前記第２ウエルの近傍に形成できる。この構成によれば、前記電荷移動経路をより短くすることができるため、前記第１不純物拡散層に印加された前記正極性の電圧パルスを、前記第２不純物拡散層へと速やかに放電させることができる。
【００１１】
２．半導体装置
本発明の半導体装置は、上記の静電気保護用半導体装置を含み、
前記半導体基板の上に、さらに、絶縁ゲート型の高耐圧トランジスタおよび低耐圧トランジスタを含む。
【００１２】
上記本発明の半導体装置は、以下の態様（Ａ）−（Ｃ）をとることができる。
【００１３】
（Ａ）前記高耐圧トランジスタは、前記第１ウエル内に形成できる。
【００１４】
この場合、前記高耐圧トランジスタは、前記第１ウエル内に形成された第１導電型の第４ウエルに形成できる。
【００１５】
（Ｂ）前記第１不純物拡散層と、前記高耐圧トランジスタのソース／ドレイン層とは、同じ工程にて形成できる。
【００１６】
（Ｃ）前記第２不純物拡散層と、前記高耐圧トランジスタのソース／ドレイン層とは、同じ工程にて形成できる。
【００１７】
前記（Ａ）−（Ｃ）の態様において、本発明の静電気保護用半導体装置を、前記高耐圧トランジスタまたは低耐圧トランジスタの製造プロセスを利用して形成することにより、前記静電気保護用半導体装置を形成するための製造プロセスを別途設ける必要がないため、製造工程が簡略化でき、生産コストを低減することができる。その結果、より廉価な半導体装置を得ることができる。
【００１８】
また、本発明の静電気保護用半導体装置が、前記高耐圧トランジスタの製造プロセスを利用して形成された場合、前記静電気保護用半導体装置を構成する各層は、前記高耐圧トランジスタを構成する各層と同様の構造を有するため、耐圧に優れている。このため、大きな電圧パルスをより確実に放電させることができる。
【００１９】
【発明の実施の形態】
以下、本発明を適用した実施の形態について説明する。
【００２０】
図１は、本実施の形態にかかる半導体装置を模式的に示す断面図であり、図２は、図１に示す静電気保護用半導体装置１００の動作を説明する断面図である。
【００２１】
本実施の形態では、静電気保護用半導体装置１００が形成された半導体基板１０と同一の基板上に、ソース−ドレイン間耐圧が異なる絶縁ゲート型の高耐圧トランジスタおよび低耐圧トランジスタが形成されている場合について述べる（図２参照）。図２に示す高耐圧トランジスタ２００は、図１に示す半導体装置の一部を抜粋して示したものである。また、本実施の形態では、第１導電型をＰ型とし、第２導電型をＮ型とした例について述べる。
【００２２】
１．デバイスの構造
本実施の形態の半導体装置は、静電気保護用半導体装置１００と、高耐圧トランジスタ２００，４００と、低耐圧トランジスタ３００，５００とを含む（図１〜図３参照）。これらはいずれも、半導体基板１０上に形成されている。
【００２３】
静電気保護用半導体装置１００は、静電気保護回路を構成する放電素子を有する。この静電気保護用半導体装置１００は、図１に示すように、Ｐ型シリコン基板からなる半導体基板１０に、Ｎ型の第１ウエル５１と、Ｐ型の第２ウエル１４とが形成されている。また、半導体基板１０には、例えば選択酸化法やＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法によって、所定のパターンの素子分離領域１２が形成されている。本実施の形態においては、素子分離領域１２がセミリセスＬＯＣＯＳ層からなる場合を示す。
【００２４】
第１ウエル５１には、Ｐ型の第３ウエル２４が形成されている。この第３ウエル２４には、Ｐ型不純物拡散層（第１不純物拡散層）２２を形成することができる。具体的には、Ｐ型不純物拡散層２２は第３ウエル２４の上部に形成されており、かつ、Ｐ型不純物拡散層２２は第３ウエル２４よりも不純物濃度が高く形成されている。
【００２５】
信号入力端子ＩＮに所定値の正電圧が印加された場合、電荷（本実施の形態では正孔）が第３ウエル２４からＰ型不純物拡散層２２へと移動する結果、第３ウエル２４の下には空乏層２４ａが形成される（図２参照）。第３ウエル２４は、信号入力端子ＩＮに所定値の正電圧が印加された場合に、この空乏層２４ａが半導体基板１０と接続することができるように形成される。具体的には、第３ウエル２４の不純物濃度や、第３ウエル２４の断面積および深さ、ならびに導入する不純物の種類等を適宜選択することにより、信号入力端子ＩＮに所定値の正電圧が印加された場合に、空乏層２４ａを介して半導体基板１０と第３ウエル２４とが接続するようにする。
【００２６】
また、第３ウエル２４は、ウエル１１と同じ工程によって形成することができる。第３ウエル２４は、ウエル１１と同様に第１ウエル５１に形成されており、一方、このウエル１１内には高耐圧トランジスタ２００が形成されている。すなわち、第１ウエル５１内にウエル１１が形成されることにより、トリプルウエルが構成されている。
【００２７】
第２ウエル１４には、Ｐ型不純物拡散層（第２不純物拡散層）２６を形成することができる。このＰ型不純物拡散層２６は、第２ウエル１４よりも不純物濃度が高くなるように形成されている。
【００２８】
さらに、図１に示すように、第３ウエル２４は、第１ウエル５１の端部近傍に形成され、第２ウエル１４もまた、第１ウエル５１の端部近傍に形成されている。したがって、第３ウエル２４は、第２ウエル１４の近傍に形成されている。
【００２９】
Ｐ型不純物拡散層２２，２６は、素子分離領域１２を介して相互に電気的に分離されている。本実施の形態において、Ｐ型不純物拡散層２２，２６は、後述する高耐圧トランジスタ３００を構成するソース／ドレイン層１７，１９と同じ工程によって形成することができる。あるいは、Ｐ型不純物拡散層２２，２６を、例えば、図１に示す他のトランジスタを構成する不純物層と同じ工程にて形成することもできる。
【００３０】
Ｐ型不純物拡散層２２は、入力信号端子ＩＮ（信号入力端子）に接続され、Ｐ型不純物拡散層２６は基準電源電圧に接続されている。なお、本実施の形態においては、基準電源電圧がアース（ＶＳＳ）である場合を示す。また、入力信号端子ＩＮには、静電気保護用半導体装置１００と並列に、被保護回路９００が接続されている。ここで、被保護回路とは、本実施の形態の静電気保護用半導体装置１００によって、静電気から保護される回路をいう。この被保護回路９００の種類は特に限定されないが、例えば、図１に示す高耐圧トランジスタや低耐圧トランジスタが被保護回路９００であってもよい。
【００３１】
前述したように、半導体基板１０の上には、静電気保護用半導体装置１００とともに、高耐圧トランジスタ２００，４００および低耐圧トランジスタ３００，５００が形成されている（図１参照）。図１において、ＥＳＤは、静電気保護用半導体装置１００が形成されている領域をいい、ＨＶは、高耐圧トランジスタ２００，４００が形成されている領域をいい、ＬＶは、低耐圧トランジスタ３００，５００が形成されている領域をいう。
【００３２】
高耐圧トランジスタ２００，４００は、例えば液晶パネル駆動用ＬＳＩ，ＣＣＤ駆動用ＬＳＩなど、１０Ｖ以上の電源電圧で駆動させる場合に用いられ、通常２０Ｖ以上の耐圧を有する。また、低耐圧トランジスタ３００，５００は例えば、小型化，高速化を必要とする内部制御ロジック部に用いられる。
【００３３】
具体的には、図１に示すように、Ｎチャネル型の高耐圧トランジスタ２００は、第１ウエル５１内に形成された第４ウエル１１内に形成され、Ｐチャネル型の高耐圧トランジスタ４００は、第１ウエル５１内に形成されている。また、Ｎチャネル型の低耐圧トランジスタ３００はＰ型のウエル６１内に形成され、Ｐチャネル型の低耐圧トランジスタ５００はＮ型のウエル４１内に形成されている。以下、図１に示す高耐圧トランジスタ２００および低耐圧トランジスタ３００を参照して説明する。トランジスタ４００，５００については、逆の導電型である以外は、それぞれトランジスタ２００，３００とほぼ同様の構成を有するため、詳しい説明は省略する。
【００３４】
高耐圧トランジスタ２００は、図１に示すように、ゲート絶縁層１４Ｈおよびゲート導電層１６Ｈを含む。ゲート導電層１６Ｈはゲート絶縁層１４Ｈの上に形成されている。また、ゲート導電層１６Ｈの上にはシリサイド層２０ＳＨを形成することができる。
【００３５】
高耐圧トランジスタ２００はさらに、ｎ型のソース／ドレイン領域１７，１９を含む。このソース／ドレイン領域１７，１９は、ゲート導電層１６Ｈを挟むように形成されている。このソース／ドレイン領域１７，１９はそれぞれオフセット領域３７，３９内に形成されている。また、このソース／ドレイン領域１７，１９上にはそれぞれ、シリサイド層１７Ｓ，１９Ｓを形成することができる。
【００３６】
低耐圧トランジスタ３００は、図１に示すように、ゲート絶縁層２８Ｌおよびゲート導電層１６Ｌを含む。ゲート導電層１６Ｌはゲート絶縁層２８Ｌの上に形成されている。また、ゲート導電層１６Ｌの上にはシリサイド層２０ＳＬを形成することができる。
【００３７】
低耐圧トランジスタ３００はさらに、ｎ型のソース／ドレイン領域４７，４９を含む。このソース／ドレイン領域４７，４９は、ゲート導電層１６Ｌを挟むように形成されている。このソース／ドレイン領域４７，４９はそれぞれオフセット領域２７，２９内に形成されている。また、このソース／ドレイン領域２７，２９上にはそれぞれ、シリサイド層４７Ｓ，４９Ｓを形成することができる。
【００３８】
ゲート絶縁層１４Ｈ，１４Ｌは例えば酸化シリコン層からなり、ゲート導電層２０Ｈ，２０Ｌは例えばドープトポリシリコン層からなる。
【００３９】
２．デバイスの動作
次に、図２を参照しながら、本実施の形態の静電気保護用半導体装置１００の動作について説明する。図２は、図１に示す静電気保護用半導体装置１００の動作を模式的に説明する図である。なお、図２において、矢印の向きは電流の流れる方向を示す。
【００４０】
静電気保護用半導体装置１００において、信号入力端子ＩＮに所定値の正電圧（正極性の電圧パルス）が印加されたとする。すなわち、この場合、信号入力端子ＩＮと接続しているＰ型不純物拡散層２２に正電圧が印加されることにより、第３ウエル２４からＰ型不純物拡散層２２へと正孔が移動する結果、第３ウエル２４の下には空乏層２４ａが形成される。この空乏層２４ａがＰ型半導体基板１０へと到達することにより、Ｐ型不純物拡散層２２からＰ型の第３ウエル２４、空乏層２４ａ、Ｐ型半導体基板１０、およびＰ型の第２ウエル１４を経て、Ｐ型不純物拡散層２６へ至る電荷移動経路が形成される。これにより、信号入力端子ＩＮに印加された正極性の電圧パルスは、上記電荷移動経路を介して、基準電源電圧（グランド電位）へと放電される。
【００４１】
３．作用効果
本実施の形態にかかる静電気保護用半導体装置および半導体装置によれば、以下の作用効果を有する。
【００４２】
（１）第１に、信号入力端子ＩＮに所定値の正電圧が印加された場合に、第３ウエル２４の下に形成される空乏層２４ａを介して第３ウエル２４と半導体基板１０とが接続するように、第３ウエル２４が形成されている。すなわち、この構成によれば、信号入力端子ＩＮに正極性の電圧パルスが印加された場合、信号入力端子ＩＮと接続しているＰ型不純物拡散層２２に正電圧が印加されることにより、第３ウエル２４からＰ型不純物拡散層２２へと正孔が移動する。その結果、第３ウエル２４の下に、半導体基板１０へと到達する空乏層２４ａが形成される。これにより、Ｐ型不純物拡散層２２からＰ型の第３ウエル２４、空乏層２４ａ、Ｐ型半導体基板１０、およびＰ型の第２ウエル１４を経て、Ｐ型不純物拡散層２６へ至る電荷移動経路が形成される。これにより、信号入力端子ＩＮに印加された前記正極性の電圧パルスを、この電荷移動経路を介して、基準電源電圧（グランド電位）へと放電させることができる。これにより、静電気などのサージから被保護回路を確実に保護することができる。
【００４３】
また、図１に示すように、第３ウエル２４は、第１ウエル５１の端部近傍に形成され、第２ウエル１４もまた、第１ウエル５１の端部近傍に形成されている。この構成によれば、第２ウエル１４が第３ウエル２４の近傍に形成されるので、前記電荷移動経路をより短くすることができる。これにより、該電荷移動経路を介して、Ｐ型不純物拡散層２２に印加された前記正極性の電圧パルスを、Ｐ型不純物拡散層２６へと速やかに放電させることができる。
【００４４】
（２）第２に、本実施の形態の半導体装置においては、第１ウエル５１と、第１ウエル５１内に形成された第２および第３ウエル１４，２４とによってトリプルウエルが構成されている（図１参照）。トリプルウエルを構成するウエルは、一般に、ツインウエルを構成するウエルよりも深く形成されている。したがって、トリプルウエルを構成する第３ウエル２４は、一般的なツインウエルに形成されるウエルよりも深く形成されている。このように、静電気保護用半導体装置１００を構成する第３ウエル２４が十分な深さに形成されていることにより、広い断面積を必要とすることなく、大きな電圧パルスをより確実に放電させることができる。
【００４５】
（３）第３に、静電気保護用半導体装置１００は、高耐圧トランジスタ（例えば高耐圧トランジスタ３００）の製造プロセスを利用して形成することができる。この場合、静電気保護用半導体装置１００を形成するための製造プロセスを別途設ける必要がないため、製造工程が簡略化でき、生産コストを低減することができる。その結果、より廉価な半導体装置を得ることができる。
【００４６】
また、静電気保護用半導体装置１００は、高耐圧トランジスタの製造プロセスを利用して形成されているので、静電気保護用半導体装置１００を構成する各層は、高耐圧トランジスタを構成する各層と同様の構造を有するため、耐圧に優れている。このため、大きな電圧パルスをより確実に放電させることができる。
【００４７】
なお、静電気保護用半導体装置１００を、図１に示す他のトランジスタの製造プロセスを利用して形成する場合も、同様の作用効果を奏することができる。
【００４８】
本発明は上記実施の形態に限定されず、本発明の要旨の範囲で種々の態様を取り得る。
【００４９】
例えば、本実施の形態にかかる静電気保護用半導体装置を、信号出力端子または信号入出力端子に接続した場合でも、同様の作用効果を奏することができる。また、本実施の形態にかかる静電気保護用半導体装置を構成する半導体基板、不純物拡散層ならびにウエルの導電型をそれぞれ逆の導電型にしても、同様の作用効果を奏することができる。
【図面の簡単な説明】
【図１】本発明を適用した一実施の形態にかかる半導体装置を模式的に示す断面図である。
【図２】図１に示す静電気保護用半導体装置の動作を模式的に示す断面図である。
【符号の説明】
１０  半導体基板、  １１  第４ウエル、  １２  素子分離領域、  １４  第２ウエル、  １６Ｈ，１６Ｌ  ゲート導電層、  １７，１９，４７，４９，５７，５９，６７，６９  ソース／ドレイン領域、  １７Ｓ，１９Ｓ，２０ＳＨ，２０ＳＬ，２２Ｓ，２６Ｓ，２６Ｓ，４７Ｓ，４９Ｓ，５７Ｓ，５９Ｓ，６７Ｓ，６９Ｓ  シリサイド層、  ２２  第１不純物拡散層、  ２４  第３ウエル、  ２４ａ  空乏層、  ２６  第２不純物拡散層、  ２７，２９，３７，３９，７７，７９，８７，８９  オフセット領域、  ４１，６１  ウエル、  ５１  第１ウエル、  １００  静電気保護用半導体装置、  ２００，４００  高耐圧トランジスタ、  ３００，５００  低耐圧トランジスタ、  ９００  被保護回路
【図１】
2004241563.tif 000003
【図２】
2004241563.tif 000004