(57)【要約】【課題】メモリセルのサイズが小さく、且つ記憶データの読み出しが良好であり、レイアウトの自由度が高い半導体記憶装置を提供する。【解決手段】ＣＭＯＳラッチ回路とパストランジスタ（６トランジスタ）で構成される揮発性部Ａと不揮発性部Ｂとを、ビット線ＢＬ，ＢＬ＿のビット線対を介して接続する。不揮発性部Ｂでは、強誘電体キャパシタＣ１，Ｃ２の一方の電極を選択トランジスタＳＴ１，ＳＴ２のソース−ドレイン電極を介してビット線対にそれぞれ接続する。選択トランジスタＳＴ１，ＳＴ２のゲート電極をワード線ＷＬ２に接続する。強誘電体キャパシタＣ１，Ｃ２の他方の電極をプレート線ＰＬに接続する。【選択図】        図１
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【特許請求の範囲】
【請求項１】
ビット線対と、上記ビット線対に交差するワード線と、上記ワード線の電位により制御されるトランジスタを介して上記ビット線対に接続されたラッチ回路とを備えた半導体記憶装置であって、
上記ラッチ回路から上記ビット線対へ読み出されたデータを不揮発的に保持すると共に、保持したデータを上記ビット線対を介して上記ラッチ回路へ供給する不揮発性記憶手段を備えたことを特徴とする半導体記憶装置。
【請求項２】
上記ビット線対に接続され、上記ビット線対を伝送するデータを保持するメモリセルをさらに備えたことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
ビット線及び相補ビット線からなるビット線対と、上記ビット線対に交差する第１のワード線及び第１のプレート線と、上記第１のワード線の電位により制御されるトランジスタを介して上記ビット線対に接続されるラッチ回路とを備えた半導体記憶装置であって、
第２のワード線と、
一方電極が上記第１のプレート線に接続された第１及び第２の強誘電体キャパシタと、
上記ビット線と上記第１の強誘電体キャパシタの他方電極との間に接続され、ゲートが上記第２のワード線に接続された第１のトランジスタと、
上記相補ビット線と上記第２の強誘電体キャパシタの他方電極との間に接続され、ゲートが上記第２のワード線に接続された第２のトランジスタとを備えたことを特徴とする半導体記憶装置。
【請求項４】
上記ビット線対に交差する第３のワード線と、
上記ビット線対に交差する第２のプレート線と、
一方電極が上記第２のプレート線に接続された第３及び第４の強誘電体キャパシタと、
上記ビット線と上記第３の強誘電体キャパシタの他方電極との間に接続され、ゲートが上記第３のワード線に接続された第３のトランジスタと、
上記相補ビット線と上記第４の強誘電体キャパシタの他方電極との間に接続され、ゲートが上記第３のワード線に接続された第４のトランジスタとをさらに備えたことを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
上記ビット線対に交差する第３のプレート線と、
上記第３の強誘電体キャパシタの他方電極と上記第３のプレート線との間に接続された第５の強誘電体キャパシタと、
上記第４の強誘電体キャパシタの他方電極と上記第３のプレート線との間に接続された第６の強誘電体キャパシタとをさらに備えたことを特徴とする請求項４に記載の半導体記憶装置。
【請求項６】
上記ビット線対に交差する第３のワード線と、
上記ビット線対に交差するソース線と、
上記ビット線と上記ソース線との間に接続され、ゲートが上記第３のワード線に接続された第３のトランジスタと、
上記相補ビット線と上記ソース線との間に接続され、ゲートが上記第３のワード線に接続された第４のトランジスタとをさらに備えたことを特徴とする請求項３に記載の半導体記憶装置。
【請求項７】
上記第３及び第４のトランジスタは、フローティングゲートを有する請求項６に記載の半導体記憶装置。
【請求項８】
上記第３及び第４のトランジスタは、ＭＯＮＯＳ型トランジスタまたはＭＮＯＳ型トランジスタである請求項６に記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置に関し、特に、揮発性部と不揮発性部とを有する半導体記憶装置に関する。
【０００２】
【従来の技術】
半導体記憶装置、所謂半導体メモリの種類にＲＡＭ（ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）がある。ＲＡＭは、基本的に揮発性であり、電源がオンの間は記録データが保持されるが、電源がオフになると記録データが失われる。そこで、揮発性部に不揮発性部を結合することで、電源がオフになった後でも記録データが保持される不揮発性のＲＡＭが提案されている。
【０００３】
図１０は、不揮発性スタティックＲＡＭ（以下、単に不揮発性ＳＲＡＭと適宜称する）のメモリセルの構成の一例を示す。図１０に示す不揮発性ＳＲＡＭのメモリセルは、揮発性部Ａと不揮発性部Ｂからなる。揮発性部Ａは、「１」、「０」の２値を記憶することができる。揮発性部Ａは、例えばＣＭＯＳ（ｃｏｍｐｌｅｍｅｎｔａｒｙ  ｍｅｔａｌ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）形ＳＲＡＭの場合、図１０に示すように、４個のＭＯＳ（Ｍｅｔａｌ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）によるラッチ回路と２個のパストランジスタで構成される。即ち、揮発性部Ａは、６個のトランジスタを有する。後述するため図１０では構成を省略しているが、不揮発性部Ｂも２値を記憶することができる。
【０００４】
このような不揮発性ＳＲＡＭのメモリセルは、通常、効率を良くするため、電源がオンの間は性能の良い揮発性部Ａを使い、電源がオフの間は不揮発の不揮発性部Ｂを使うように動作する。したがって、揮発性部Ａと不揮発性部Ｂとの間でデータの受け渡しが行われる。例えば、電源がオンからオフに切り換わる時に、揮発性部Ａの記憶データが不揮発性部Ｂに書き込まれることを「ストア」といい、電源がオフからオンに切り換わる時に、不揮発性部Ｂの記憶データが揮発性部Ａに書き込まれることを「リコール」という。
【０００５】
不揮発性部Ｂは、強誘電体キャパシタを利用することで構成することができる。下記の特許文献１には、強誘電体キャパシタを用いて不揮発性部Ｂを構成した不揮発性ＳＲＡＭのメモリセルが記載されている。
【０００６】
【特許文献１】
特開昭６４−６６８９９号公報
【０００７】
図１１は、上記の特許文献１に記載されている強誘電体キャパシタとトランジスタとを用いて不揮発性部Ｂを構成したメモリセルの構成の一例を示す。揮発性部Ａは、上述したように４個のＭＯＳからなるラッチ回路と２個のパストランジスタで構成される。即ち、揮発性部Ａは、６個のトランジスタを有する。
【０００８】
不揮発性部Ｂ−▲１▼は、以下のように構成される。揮発性部Ａの２つの記憶ノードＮ１，Ｎ２に、選択トランジスタＳＴ１１，ＳＴ１２をそれぞれ介して、強誘電体キャパシタＣ１１，Ｃ１２の一方の電極がそれぞれ接続されている。強誘電体キャパシタＣ１１，Ｃ１２の一方の電極は、さらに選択トランジスタＳＴ２１，ＳＴ２２をそれぞれ介して接地線に接続されている。強誘電体キャパシタＣ１１，Ｃ１２の他方の電極がプレート線ＰＬと接続されている。接地線側の２つの選択トランジスタＳＴ２１，ＳＴ２２は、データ読み出し前に強誘電体キャパシタＣ１１，Ｃ１２の印加電圧を０Ｖとするためのリセット回路として必要とされる。
【０００９】
図１２は、２個の強誘電体キャパシタのみを用いて不揮発性部Ｂを構成したメモリセルの構成の他の例を示す。図１２に示す不揮発性部Ｂ−▲２▼では、揮発性部Ａの２つの記憶ノードＮ１，Ｎ２に、強誘電体キャパシタＣ１３，Ｃ１４がそれぞれ直接接続されている。したがって、メモリセル全体で６個のトランジスタと２個のキャパシタのみの構成となり、そのサイズは小さい。
【００１０】
このように、揮発性部に強誘電体キャパシタを用いた不揮発性部を結合することで、不揮発性ＳＲＡＭを構成することができる。
【００１１】
【発明が解決しようとする課題】
しかしながら、上述した不揮発性ＳＲＡＭの一例のメモリセルは、全体で１０個のトランジスタと２個の強誘電体キャパシタを有する構成とされている。即ち、この場合、メモリセルは、リセット回路を含むためサイズが大きくなるという問題があった。
【００１２】
また、上述した不揮発性ＳＲＡＭの他の例のメモリセルは、揮発性部Ａの記憶ノードＮ１，Ｎ２に直接強誘電体キャパシタＣ１３，Ｃ１４の一方の電極が接続されている。このため、このノード電位が誘電体キャパシタＣ１３，Ｃ１４に印加される。強誘電体キャパシタＣ１３，Ｃ１４に一方向の電界が印加され続けることをインプリントと言い、ヒステリシス・ループが非対称となる。したがって、この場合、不揮発性部Ｂ−▲２▼の記憶データの誤読み出しが起き易くなるという問題があった。
【００１３】
さらに、上述した不揮発性ＳＲＡＭのメモリセルは、揮発性部と不揮発性部とを分離して配置することが困難なため、レイアウトの自由度が低かった。
【００１４】
したがって、この発明の目的は、メモリセルのサイズが小さく、且つ記憶データの読み出しが良好であり、レイアウトの自由度が高い半導体記憶装置を提供することにある。
【００１５】
【課題を解決するための手段】
上述した課題を解決するために、請求項１の発明は、ビット線対と、ビット線対に交差するワード線と、ワード線の電位により制御されるトランジスタを介してビット線対に接続されたラッチ回路とを備えた半導体記憶装置であって、ラッチ回路からビット線対へ読み出されたデータを不揮発的に保持すると共に、保持したデータをビット線対を介してラッチ回路へ供給する不揮発性記憶手段を備えたことを特徴とする半導体記憶装置である。
【００１６】
請求項３の発明は、ビット線及び相補ビット線からなるビット線対と、ビット線対に交差する第１のワード線及び第１のプレート線と、第１のワード線の電位により制御されるトランジスタを介してビット線対に接続されるラッチ回路とを備えた半導体記憶装置であって、第２のワード線と、一方電極が第１のプレート線に接続された第１及び第２の強誘電体キャパシタと、ビット線と第１の強誘電体キャパシタの他方電極との間に接続され、ゲートが第２のワード線に接続された第１のトランジスタと、相補ビット線と第２の強誘電体キャパシタの他方電極との間に接続され、ゲートが第２のワード線に接続された第２のトランジスタとを備えたことを特徴とする半導体記憶装置である。
【００１７】
この発明による半導体記憶装置は、ラッチ回路からビット線対へ読み出されたデータを不揮発的に保持し、保持したデータをビット線対を介してラッチ回路へ供給する構成により、不揮発性とすることができ、且つラッチ回路と不揮発性記憶手段の分離が容易となり、レイアウトの自由度を高めることができる。
【００１８】
したがって、第１および第２のトランジスタを介して、ビット線対と第１および第２の強誘電体キャパシタとをそれぞれ接続し、不揮発性記憶手段を構成した場合には、第１および第２の強誘電体キャパシタの印可電圧を０Ｖとするためのリセット回路を不揮発性記憶手段毎に設ける必要がなくなり、不揮発性部のサイズを小さくすることができる。また、強誘電体キャパシタに一方の電界が印可され続けることはなく、誤読み出しが起きやすくなるのを防ぐことができる。
【００１９】
【発明の実施の形態】
以下、この発明の実施の形態について、図面を参照しながら詳細に説明する。図１は、この発明の第１の実施形態による半導体記憶装置の一例の構成図を示す。図１に示す半導体記憶装置は、不揮発性のＣＭＯＳ形ＳＲＡＭのメモリセルである。このメモリセルは、揮発性部Ａと不揮発性部Ｂとからなる。
【００２０】
揮発性部Ａは、ｎＭＯＳ（ｎ−ｃｈａｎｎｅｌ  ＭＯＳ）からなる駆動トランジスタＤＴ１，ＤＴ２と、ｐＭＯＳ（ｐ−ｃｈａｎｎｅｌ  ＭＯＳ）からなる駆動トランジスタＤＴ３，ＤＴ４によるＣＭＯＳラッチ回路と、ｎＭＯＳからなるパストランジスタＰＴ１，ＰＴ２により構成されている。即ち、揮発性部Ａは、６個のトランジスタにより構成されている。
【００２１】
揮発性部Ａにおいて、駆動トランジスタＤＴ１，ＤＴ２のソースは、接地されており、駆動トランジスタＤＴ３，ＤＴ４のソースは、電源Ｖｃｃに接続されている。駆動トランジスタＤＴ１，ＤＴ３のドレインが駆動トランジスタＤＴ２，ＤＴ４のゲートに接続されている（記憶ノードＮ１）。駆動トランジスタＤＴ２，ＤＴ４のドレインが駆動トランジスタＤＴ１，ＤＴ３のゲートに接続されている（記憶ノードＮ２）。
【００２２】
記憶ノードＮ１，Ｎ２は、「０」、「１」の情報を保持する。揮発性部Ａでは、記憶ノードＮ１，Ｎ２の電位差によって記録データが「０」であるか「１」であるかが判断される。これにより、揮発性部Ａは、２値を記録する。揮発性部Ａに記録されたデータは、電源のオフにより失われる。即ち、揮発性部Ａは、揮発性の構成とされている。
【００２３】
パストランジスタＰＴ１のソース−ドレインパスにより、記憶ノードＮ１がビット線ＢＬに接続されている。パストランジスタＰＴ２のソース−ドレインパスにより、記憶ノードＮ２がビット線ＢＬと相補のビット線ＢＬ＿（＿は、負論理を表す）に接続されている。パストランジスタＰＴ１，ＰＴ２のゲートがワード線ＷＬ１に接続されている。
【００２４】
ビット線ＢＬ，ＢＬ＿のビット線対は、例えば列方向の特定のメモリセルを選択するために用いられ、ワード線ＷＬ１は、例えば行方向の特定の揮発性部Ａのメモリセルを選択するために用いられる。
【００２５】
不揮発性部Ｂは、強誘電体キャパシタＣ１，Ｃ２と選択トランジスタＳＴ１，ＳＴ２により構成されている。
【００２６】
不揮発性部Ｂにおいて、選択トランジスタＳＴ１のソース−ドレインパスにより、強誘電体キャパシタＣ１の一方の電極がビット線ＢＬに接続されている。選択トランジスタＳＴ２のソース−ドレインパスにより、強誘電体キャパシタＣ２の一方の電極がビット線ＢＬ＿に接続されている。強誘電体キャパシタＣ１，Ｃ２の他方の電極がプレート線ＰＬと接続されている。選択トランジスタＳＴ１，ＳＴ２のゲートがワード線ＷＬ２に接続されている。
【００２７】
ワード線ＷＬ２は、例えば行方向の特定の不揮発性部Ｂのメモリセルを選択するための線である。不揮発性部Ｂでは、強誘電体キャパシタＣ１，Ｃ２の分極方向によって記録データが「０」であるか「１」であるかが判断される。これにより、不揮発性部Ｂは、２値を記録する。強誘電体キャパシタＣ１，Ｃ２の分極状態は、電源がオフとされても同じ状態を保つ。即ち、不揮発性部Ｂは、不揮発性の構成とされている。
【００２８】
したがって、図１に示す不揮発性のＣＭＯＳ形ＳＲＡＭのメモリセルは、ＣＭＯＳラッチ回路とパストランジスタに用いられる６個のトランジスタで構成される揮発性部Ａと、２個のトランジスタと２個の強誘電体キャパシタで構成される不揮発性部Ｂとが、ビット線ＢＬ，ＢＬ＿のビット線対を介して接続されている。
【００２９】
図１に示す不揮発性のＣＭＯＳ形ＳＲＡＭのメモリセルの書き込み、読み出し、ストア、リコール動作をそれぞれ以下に説明する。
【００３０】
＜書き込み動作▲１▼＞
まず、揮発性部Ａのみへのデータの書き込みについて説明する。揮発性部Ａのみへ記録データを書き込む場合、通常のＳＲＡＭと同様な書き込み動作を行う。例えば、記録データ「０」、「１」の対応を、図１に示すメモリセルの記憶ノードＮ１が低い電位であり、記憶ノードＮ２が高い電位であるときを「０」とし、記憶ノードＮ１が高い電位であり、記憶ノードＮ２が低い電位であるときを「１」とする。この場合において、「１」をメモリセルに書き込むときの一例の動作について図２のタイミングチャートを参照しながら説明する。
【００３１】
図２Ｂに示すように、高い電位である電源電圧Ｖｃｃがビット線ＢＬに与えられ、低い電位である接地電位０Ｖがビット線ＢＬ＿に与えられる。
【００３２】
そして、図２Ａに示すように、ワード線ＷＬ１が立ち上げられる。これにより、パストランジスタＰＴ１，ＰＴ２が導通となる。ビット線ＢＬには、高い電位である電源電圧Ｖｃｃが与えられているため、記憶ノードＮ１の電位が高くなる。即ち、駆動トランジスタＤＴ２，ＤＴ４のゲートの電位が高い状態となる。したがって、駆動トランジスタＤＴ４が非導通となり、駆動トランジスタＤＴ２が導通となる。この状態は、パストランジスタＰＴ１が非導通とされても保持される。
【００３３】
また、ビット線ＢＬ＿には、低い電位である接地電位０Ｖが与えられているため、記憶ノードＮ２の電位が低くなる。即ち、駆動トランジスタＤＴ１，ＤＴ３のゲートの電位が低い状態となる。したがって、駆動トランジスタＤＴ１が非導通となり、駆動トランジスタＤＴ３が導通となる。この状態は、パストランジスタＰＴ２が非導通とされても保持される。
【００３４】
したがって、この状態で、図２Ａに示すようにワード線ＷＬ１が接地電位０Ｖに戻され、パストランジスタＰＴ１，ＰＴ２が非導通とされることで、ラッチ回路が外部から切り離され、メモリセルに「１」がラッチされる。
【００３５】
＜書き込み動作▲２▼＞
次に、データが揮発性部Ａへ書き込まれるとともに不揮発性部Ｂにも書き込まれる場合の動作の一例について、図３のタイミングチャートを参照しながら説明する。この場合、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  ＲＡＭ）と同様な書き込みが行われる。即ち、上述した記録データ「０」、「１」の対応において、「１」をメモリセルに書き込む場合、図３Ｂに示すように、高い電位である電源電圧Ｖｃｃがビット線ＢＬに与えられ、低い電位である接地電位０Ｖがビット線ＢＬ＿に与えられる。
【００３６】
そして、図３Ｄに示すように、時点Ｔ１でワード線ＷＬ２が立ち上げられ、強誘電体キャパシタＣ１に対して一方向の電界で分極がなされる。次に、図３Ｃに示すように、時点Ｔ２でプレート線ＰＬが立ち上げられられ、強誘電体キャパシタＣ２に対して逆方向の電界で分極がなされる。この強誘電体キャパシタＣ１，Ｃ２の分極方向により、不揮発性部Ｂに記録データ「１」が書き込まれる。なお、この分極状態は、電源がオフとされても保持される。
【００３７】
また、時点Ｔ１とＴ２では、図３Ａに示すように、揮発性部Ａのワード線ＷＬ１が立ち上げられ、記録データ「１」が揮発性部Ａへも書き込まれる。
【００３８】
このように、揮発性部Ａに加えて不揮発性部Ｂにもデータを書き込むことで、瞬時停電等によるデータ消失を無くすことができ、データ信頼性を高めることができる。
【００３９】
＜読み出し動作＞
揮発性部Ａからデータが読み出される場合の動作の一例について、図４のタイミングチャートを参照しながら説明する。揮発性部Ａからデータを読み出す場合、通常のＳＲＡＭと同様な読み出し動作を行う。即ち、図４Ｂに示すように、電位Ｖｃｃ−αがビット線対ＢＬ，ＢＬ＿に負荷から供給される。この状態において、図４Ａに示すように、ワード線ＷＬ１が立ち上げられ、パストランジスタＰＴ１，ＰＴ２がオンとされる。
【００４０】
上述した記録データ「０」、「１」の対応において、例えば「１」が読み出される場合、駆動トランジスタＤＴ３が導通であり、駆動トランジスタＤＴ１が非導通であり、パストランジスタＰＴ１が導通であるため、ビット線ＢＬの電位は、引き上げられる。また、駆動トランジスタＤＴ４が非導通であり、駆動トランジスタＤＴ２が導通であり、パストランジスタＰＴ２が導通であるため、ビット線ＢＬ＿の電位は、引き下げられる。即ち、この場合、図４Ｂに示すように、ビット線ＢＬ＿の電位は、ビット線ＢＬの電位に比べて少し下がる。このようにビット線対に生じた電位差を図示しないセンスアンプが検出することで、記録データが読み出される。
【００４１】
＜ストア＞
記録データのストアは、電源オンの状態からオフとされたときに、揮発性部Ａの記録データを上述した読み出し動作でビット線に読み出してから、０Ｖ／Ｖｃｃに増幅した後、不揮発性部Ｂに書き込まれる。
【００４２】
ストアの具体的な動作の一例におけるタイミングチャートを図５に示す。なお、ここでは、上述した記録データ「０」、「１」の対応において、記録データ「１」をストアする場合について説明する。最初に読み出し動作と同様、図５Ｂに示すように、電位Ｖｃｃ−αがビット線対ＢＬ，ＢＬ＿に負荷から供給される。この状態において、図５Ａに示すように、時点Ｔ１でワード線ＷＬ１が立ち上げられ、図５Ｂに示すビット線対に生じた電位差から、「１」の記録データが読み出される。
【００４３】
時点Ｔ２でビット線ＢＬがＶｃｃに増幅され、ビット線ＢＬ＿が０Ｖに増幅される。次に、図５Ｄに示すように、時点Ｔ３でワード線ＷＬ２が立ち上げられ、強誘電体キャパシタＣ１に対して一方向の電界で分極がなされる。また、図５Ｃに示すように、時点Ｔ４でプレート線ＰＬを立ち上げ、強誘電体キャパシタＣ２に対して逆方向の電界で分極がなされる。この強誘電体キャパシタＣ１，Ｃ２の分極方向により、不揮発性部Ｂに記録データ「１」が書き込まれる。なお、この分極状態は、電源がオフとされても保持される。
【００４４】
なお、上述した書き込み動作において、不揮発性部Ｂにも記録データを書き込んでいる場合（書き込み動作▲２▼の場合）には、ストアの必要がないことはいうまでもない。
【００４５】
＜リコール＞
記録データのリコールは、電源オフの状態からオンとされたときに、不揮発性部Ｂの記録データをビット線に読み出してから、０Ｖ／Ｖｃｃに増幅した後、揮発性部Ａに書き込まれる。
【００４６】
リコールの具体的な動作の一例におけるタイミングチャートを図６に示す。ここでは、上述した記録データ「０」、「１」の対応において、記録データ「１」をリコールする場合について説明する。最初に、図６Ｂに示すように、ビット線対ＢＬ，ＢＬ＿が０Ｖに放電されフローティング状態とされる。この状態において、図６Ｄに示すように、ワード線ＷＬ２が立ち上げられ、図６Ｃに示すように、時点Ｔ１でプレート線ＰＬが立ち上げられる。これにより、図６Ｂに示すように、ビット線ＢＬに高い電位が表れ、ビット線ＢＬ＿に低い電位が表れる。
【００４７】
時点Ｔ１では、引き続きビット線ＢＬがＶｃｃに増幅され、ビット線ＢＬ＿が０Ｖに増幅される。その後、図６Ａに示すように、時点Ｔ２でワード線ＷＬ１が立ち上げられ、揮発性部Ａに記録データ「１」が書き込まれる。
【００４８】
なお、ストア、リコールはともに１Ｒｏｗ毎（１ワード線毎）に行われるため、ストア時間、リコール時間は、ワード線の数だけ増加する。
【００４９】
強誘電体キャパシタからデータを読み出す場合、読み出す直前にプレート線ＰＬを０Ｖに設定し、強誘電体キャパシタを介してプレート線電極と逆にある電極の電位を０Ｖに放電し、フローティング状態とする必要がある。このメモリセルではビット線端にある図示しない２つのトランジスタ等からなるリセット回路とワード線ＷＬ２の立ち上げにより、強誘電体キャパシタＣ１，Ｃ２の印可電圧の放電が行われる。
【００５０】
以上説明したように、この発明の第１の実施形態による半導体記憶装置では、ＣＭＯＳラッチ回路とパストランジスタに用いられる６個のトランジスタで構成される揮発性部Ａと、２個のトランジスタと２個の強誘電体キャパシタで構成される不揮発性部Ｂとが、ビット線ＢＬ，ＢＬ＿のビット線対を介して接続されている。これにより、ビット線端に２個のトランジスタ等からなるリセット回路を設け、該リセット回路とワード線ＷＬ２の立ち上げにより、強誘電体キャパシタＣ１，Ｃ２の印可電圧の放電が行えるため、個々のメモリセルに２個のトランジスタからなるリセット回路を設ける必要がない。したがって、メモリセルのサイズを小さくすることができる。
【００５１】
また、メモリセルを構成する揮発性部Ａの記憶ノードＮ１，Ｎ２が直接強誘電体キャパシタＣ１，Ｃ２の一方の電極に接続されていないため、図１２を参照して説明したような、従来のメモリセルにあったインプリントの問題がない。
【００５２】
また、揮発性部Ａと不揮発性部Ｂは、ビット線対が共通なので、複数のメモリセルを用いてＳＲＡＭ等の半導体記憶装置を構成する場合、これらを別々にまとめて配置することが容易となる。したがって、複数のメモリセルにより不揮発性ＳＲＡＭを構成する場合などに、メモリセルのレイアウトの自由度が高くなる。
【００５３】
次に、この発明の第２の実施形態について説明する。図７は、この発明の第２の実施形態による半導体記憶装置の一例の構成図を示す。図７に示す半導体記憶装置は、４個のメモリセルの等価回路である。
【００５４】
図７に示すように、この半導体記憶装置は、第１のメモリセルの揮発性部Ａ１と第２のメモリセルの揮発性部Ａ２と第３のメモリセルの揮発性部Ａ３と第４のメモリセルの揮発性部Ａ４とが、ビット線ＢＬ，ＢＬ＿を介して接続されている。第１のメモリセルの不揮発性部Ｂ１と第２のメモリセルの不揮発性部Ｂ２と第３のメモリセルの不揮発性部Ｂ３と第４のメモリセルの不揮発性部Ｂ４とが、ビット線ＢＬ，ＢＬ＿を介して接続されている。
【００５５】
揮発性部Ａ１〜Ａ４と不揮発性部Ｂ１〜Ｂ４は、それぞれビット線方向にまとめて配置されており、まとめられた揮発性部Ａ１〜Ａ４と不揮発性部Ｂ１〜Ｂ４とがビット線ＢＬ，ＢＬ＿を介して接続されている。なお、揮発性部Ａ１〜Ａ４は、上述した第１の実施形態で説明したメモリセルの揮発性部Ａと同様の構成であり、不揮発性部Ｂ１〜Ｂ４は、上述した第１の実施形態で説明したメモリセルの不揮発性部Ｂと同様の構成である。
【００５６】
ストア、リコールなどを行う場合には、図示しない行デコーダにより揮発性部と不揮発性部とがそれぞれ適切に対応するように（例えば揮発性部Ａ１と不揮発性部Ｂ１など）、ワード線が選択される。
【００５７】
この発明の第２の実施形態による半導体記憶装置では、揮発性部Ａ１〜Ａ４と不揮発性部Ｂ１〜Ｂ４とがそれぞれまとめて配置されているため、効率良いメモリセルのレイアウトが可能である。
【００５８】
次に、この発明の第３の実施形態である半導体記憶システムについて説明する。ここで、半導体記憶システムとは、キャッシュメモリやメインメモリなどの複数の半導体記憶装置が論理的に集合したものをいう。半導体記憶システムがビット線ＢＬ，ＢＬ＿からなるビット線対を有するメモリセル構成であり大容量のメモリセルアレイを形成する不揮発性半導体メモリであるメインメモリと、キャッシュメモリとを有するとする。この場合、メインメモリは、セルサイズが小さい低コストのメモリセルから例えば大容量を得られるように構成され、キャッシュメモリは、セルサイズは大きいが、高性能（高速書き込み／読み出し）である上述した第１の実施形態で説明したメモリセルから例えば小容量を得られるように構成される。
【００５９】
図８は、メインメモリに使用されるメモリセルの具体的な構成例を示す。図８Ａに示すメモリセルは、２個のトランジスタＴＲ２１，ＴＲ２２と２個の強誘電体キャパシタＣ２１，Ｃ２２で構成される２トランジスタ２強誘電体キャパシタ型のＦｅＲＡＭの一例である。
【００６０】
メインメモリに使用されるメモリセルは、他に図８Ｂに示す２個の強誘電体キャパシタＣ３１，Ｃ３２で構成されるＦｅＲＡＭでも良い。また、図８Ｃに示す２個のフローティングゲート型トランジスタＴＲ２３，ＴＲ２４で構成されるフラッシュメモリでも良い。また、図８Ｄに示す２個のＭＯＮＯＳ型（またはＭＮＯＳ型）トランジスタＴＲ２５，ＴＲ２６で構成されるフラッシュメモリなどでも良い。
【００６１】
図９は、この発明の第３の実施形態による半導体記憶システムの一例の構成である。図９に示す半導体記憶システムは、ビット線ＢＬ１，ＢＬ＿１〜ビット線ＢＬ１２８，ＢＬ＿１２８の１２８のビット線対を有するメモリセルアレイ構成とされている。キャッシュメモリＣＭ１は、４Ｒｏｗ（４ワード線）分で構成されている。メインメモリＭＭ１は、上述した図８ＡのＦｅＲＡＭのメモリセルが大容量得られるように構成されている。
【００６２】
キャッシュメモリＣＭ１とメインメモリＭＭ１との間で受け渡しされるデータの単位はブロックと呼び、１Ｒｏｗ分のデータは１ブロックとする。キャッシュメモリＣＭ１部のビット線対とメインメモリＭＭ１とのビット線対は、選択回路、例えば図９に示す選択トランジスタＴ１〜Ｔ２５６のソース−ドレインパスを介してそれぞれ接続されている。なお、図９ではキャッシュメモリＣＭ１とメインメモリＭＭ１との間は、制御を容易とするため選択回路を介しているが、選択回路を介さず直接接続しても良い。
【００６３】
この発明の第３の実施形態による半導体記憶システムによれば、記録データがビット線を介して直接やり取りされるため、バス幅の制限が無い。したがって、従来は、８〜３２ビット程度のバス幅であった為、例えば１２８ビットの１ブロックのデータを４〜１２回の転送で行っていたが、この第３の実施形態による半導体記憶システムでは、１回の転送で行うことができる。それにより、キャッシュミス時のリカバリ処理にかかる時間、所謂ミスペナルティ等が短くなる。
【００６４】
この発明は、上述したこの発明の一実施形態に限定されるものでは無く、この発明の要旨を逸脱しない範囲内で様々な変形や応用が可能である。例えば、上述した第１の実施形態における揮発性部Ａは、ＣＭＯＳラッチ回路とパストランジスタを構成する６個のトランジスタからなるＣＭＯＳ形のＳＲＡＭのメモリセルとしたが、これに限らず、駆動トランジスタＤＴ３，ＤＴ４の代わりに高抵抗を用いる高抵抗負荷形のラッチ回路で揮発性部Ａを構成したり、駆動トランジスタＤＴ３，ＤＴ４の代わりに薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）を用いる薄膜トランジスタ負荷を用いたラッチ回路で揮発性部Ａを構成するなど、ビット線対を有する他の揮発性のメモリセル構成としても良い。
【００６５】
また例えば、上述した実施形態では、不揮発性部Ｂなどにおいて、２個の強誘電体キャパシタを用いているが、強誘電体キャパシタは、２つの異なる状態を表し得るので、これらを１個の強誘電体キャパシタで構成することも可能である。
【００６６】
【発明の効果】
以上説明したように、この発明によれば、ラッチ回路からビット線対へ読み出されたデータを不揮発的に保持し、保持したデータをビット線対を介してラッチ回路へ供給する構成にとすることより、不揮発性であり、且つラッチ回路と不揮発性記憶手段の分離が容易であり、レイアウトの自由度が高い半導体記憶装置を提供することができる。
【００６７】
また、第１および第２のトランジスタを介して、ビット線対と第１および第２の強誘電体キャパシタとをそれぞれ接続し、不揮発性記憶手段を構成した場合には、第１および第２の強誘電体キャパシタの印可電圧を０Ｖとするためのリセット回路を不揮発性記憶手段毎に設ける必要がなくなり、揮発性部と不揮発性部とを合わせたメモリセルサイズを８個のトランジスタと２個の強誘電体キャパシタとで構成できるため小さくすることができる。また、強誘電体キャパシタに一方の電界が印可され続けることはなく、誤読み出しが起きやすくなるのを防ぐことができる。
【図面の簡単な説明】
【図１】この発明の第１の実施形態における半導体記憶装置の一例の構成を示す略線図である。
【図２】この発明の第１の実施形態による半導体記憶装置に記録データを書き込むときの一例のタイミングチャートを示す略線図である。
【図３】この発明の第１の実施形態による半導体記憶装置に記録データを書き込むときの他の例のタイミングチャートを示す略線図である。
【図４】この発明の第１の実施形態による半導体記憶装置から記録データを読み出すときの一例のタイミングチャートを示す略線図である。
【図５】この発明の第１の実施形態による半導体記憶装置において記録データのストアを行うときの一例のタイミングチャートを示す略線図である。
【図６】この発明の第１の実施形態による半導体記憶装置において記録データのリコールを行うときの一例のタイミングチャートを示す略線図である。
【図７】この発明の第２の実施形態における半導体記憶装置の一例の構成を示す略線図である。
【図８】この発明の第３の実施形態による半導体記憶装置に使用される具体的なメインメモリの構成を示す略線図である。
【図９】この発明の第３の実施形態における半導体記憶装置の一例の構成を示す略線図である。
【図１０】不揮発性ＳＲＡＭのメモリセルの一例の構成を示す略線図である。
【図１１】従来の強誘電体キャパシタを利用した不揮発性ＳＲＡＭのメモリセルの一例の構成を示す略線図である。
【図１２】従来の強誘電体キャパシタを利用した不揮発性ＳＲＡＭのメモリセルの他の例の構成を示す略線図である。
【符号の説明】
ＤＴ１，ＤＴ２，ＤＴ３，ＤＴ４・・・駆動トランジスタ、ＰＴ１，ＰＴ２・・・パストランジスタ、ＳＴ１，ＳＴ２・・・選択トランジスタ、Ｃ１，Ｃ２・・・強誘電体キャパシタ、Ａ，Ａ１〜Ａ４・・・揮発性部、Ｂ，Ｂ１〜Ｂ４・・・不揮発性部、ＣＭ１・・・キャッシュメモリ、ＭＭ１・・・メインメモリ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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