(57)【要約】　　　（修正有）【課題】感光膜パターンの誤整列による特性の差異を防止できる不揮発性記憶素子の形成方法を提供する。【解決手段】本方法は半導体基板に素子分離膜を形成して活性領域を限定する段階を備える。両下部側壁に各々アンダーカット領域を有するサポートパターン107bを活性領域の上部を横切るように形成する。半導体基板100にトンネル絶縁膜115を形成し、アンダーカット領域を含んだ第１ゲート導電膜を形成する。第１ゲート導電膜を異方性エッチングしてサポートパターンの側壁に選択ゲート電極125及び予備フローティングゲート電極を形成する。予備フローティングゲート電極をパターニングして活性領域の上部にフローティングゲート電極130aを形成する。フローティングゲート電極の上部に消去ゲート電極137aを形成する。選択及びフローティングゲート電極はアンダーカット領域内に形成された選択及びフローティングゲート突出部128とを有する。【選択図】図１９
2004104107.tif 000002
【特許請求の範囲】
【請求項１】
　　半導体基板の所定領域に配置された活性領域と、
　　前記活性領域上部を横切る選択ゲート電極と、
　　前記選択ゲート電極一側の活性領域の上部に配置され、前記選択ゲート電極と離隔されたフローティングゲート電極と、
　　前記選択ゲート電極と前記活性領域の間及び前記フローティングゲート電極と前記活性領域との間に介在されたトンネル絶縁膜と、
　　前記選択ゲート電極と前記フローティングゲート電極との間に介在された分離絶縁膜パターンと、
　　前記フローティングゲート電極の上部に配置され、前記選択ゲート電極と平行に前記活性領域を横切る消去ゲート電極と、
　　前記消去ゲート電極と前記フローティングゲート電極との間に介在された消去ゲート絶縁膜とを含む不揮発性記憶素子。
【請求項２】
　前記選択ゲート電極は第１曲面側壁及び第１平面側壁を有する選択ゲート垂直部及び前記第１平面側壁の下部側壁に接続される選択ゲート突出部から構成され、前記フローティングゲート電極は第２曲面側壁及び第２平面側壁を有するフローティングゲート垂直部及び前記第２平面側壁の下部側壁に接続されるフローティングゲート突出部から構成され、前記第１及び第２平面側壁は互いに向き合うように配置されることを特徴とする請求項１に記載の不揮発性記憶素子。
【請求項３】
　前記分離絶縁膜パターンは前記選択及びフローティングゲート突出部の間に介在されることを特徴とする請求項２に記載の不揮発性記憶素子。
【請求項４】
　前記選択及びフローティングゲート垂直部の間に介在されたハードマスクパターンを付加的に含み、前記ハードマスクパターンの上部面は前記フローティングゲート垂直部の最上部より低く、前記選択及びフローティングゲート突出部及び前記分離絶縁膜パターンは前記ハードマスクパターン及び前記活性領域の間に並んで介在されることを特徴とする請求項２に記載の不揮発性記憶素子。
【請求項５】
　前記消去ゲート電極は前記フローティングゲート垂直部の最上部をくるむ下部溝を有することを特徴とする請求項２に記載の不揮発性記憶素子。
【請求項６】
　前記選択ゲート電極及び前記フローティングゲート電極はドーピングされたポリシリコン膜より成ることを特徴とする請求項１に記載の不揮発性記憶素子。
【請求項７】
　前記トンネル絶縁膜は熱酸化膜より成ることを特徴とする請求項１に記載の不揮発性記憶素子。
【請求項８】
　前記活性領域に互いに離隔されて配置された一対の不純物拡散層を付加的に含み、前記選択及びフローティングゲート電極は前記一対の不純物拡散層間の活性領域の上部に配置されることを特徴とする請求項１に記載の不揮発性記憶素子。
【請求項９】
　　半導体基板に素子分離膜を形成して活性領域を限定する段階と、
　　前記活性領域上を横切り、両下部側壁に各々アンダーカット領域を有するサポートパターンを形成する段階と、
　　前記サポートパターンを有する半導体基板にトンネル絶縁膜を形成する段階と、
　　前記トンネル絶縁膜を有する半導体基板上に前記アンダーカット領域を含んだ第１ゲート導電膜を形成する段階と、
　　前記第１ゲート導電膜を異方性エッチングして前記サポートパターンの一側壁にスペーサ形態の選択ゲート電極及び前記サポートパターンの他側壁にスペーサ形態の予備フローティングゲート電極を形成する段階と、
　　前記予備フローティングゲート電極をパターニングして前記活性領域の上部にフローティングゲート電極を形成する段階と、
　　前記フローティングゲート電極の上部に前記選択ゲート電極と平行に前記活性領域を横切る消去ゲート電極を形成する段階とを含み、前記選択及びフローティングゲート電極は各々前記アンダーカット領域内に形成された選択及びフローティングゲート突出部を有することを特徴とする不揮発性記憶素子の形成方法。
【請求項１０】
　　前記サポートパターンを形成する段階は、
　　前記活性領域を有する半導体基板に分離絶縁膜及びハードマスク膜を順次に形成する段階と、
　　前記ハードマスク膜及び前記分離絶縁膜を連続的にパターニングして前記活性領域を横切り、順次に積層された予備分離絶縁膜パターン及びハードマスクパターンを形成する段階と、
　　前記予備分離絶縁膜パターンを等方性エッチングして前記ハードマスクパターンより狭い幅を有する分離絶縁膜パターンを形成する段階とを含み、前記ハードマスクパターン及び前記分離絶縁膜パターンは前記サポートパターンを構成し、前記サポートパターンは前記ハードマスクパターンの下部面、前記活性領域及び前記分離絶縁膜パターンの両側壁に取り囲まれた一対のアンダーカット領域を有することを特徴とする請求項９に記載の不揮発性記憶素子の形成方法。
【請求項１１】
　前記分離絶縁膜はシリコン酸化膜に形成することを特徴とする請求項１０に記載の不揮発性記憶素子の形成方法。
【請求項１２】
　前記ハードマスク膜は前記分離絶縁膜に対してエッチング選択比を有する絶縁膜に形成することを特徴とする請求項１０に記載の不揮発性記憶素子の形成方法。
【請求項１３】
　前記ハードマスク膜はシリコン窒化膜に形成することを特徴とする請求項１２に記載の不揮発性記憶素子の形成方法。
【請求項１４】
　　前記分離絶縁膜パターンを形成する前に、
　　前記素子分離膜及び前記素子分離膜上の前記サポートパターンを覆う感光膜パターンを形成する段階を付加的に含むことを特徴とする請求項１０に記載の不揮発性記憶素子の形成方法。
【請求項１５】
　前記トンネル絶縁膜は熱酸化膜に形成することを特徴とする請求項９に記載の不揮発性記憶素子の形成方法。
【請求項１６】
　前記第１ゲート導電膜はドーピングされたポリシリコン膜に形成することを特徴とする請求項９に記載の不揮発性記憶素子の形成方法。
【請求項１７】
　　前記選択ゲート電極及び前記予備フローティングゲート電極を形成した後に、
　　前記ハードマスクパターンをリセスする段階を付加的に含み、前記リセスされたハードマスクパターンの上部面は前記予備フローティングゲート電極の最上部より低いことを特徴とする請求項９に記載の不揮発性記憶素子の形成方法。
【請求項１８】
　　前記選択ゲート電極及び前記予備フローティングゲート電極を形成した後に、
　　前記ハードマスクパターンをエッチングして除去する段階を付加的に含むことを特徴とする請求項９に記載の不揮発性記憶素子の形成方法。
【請求項１９】
　　前記消去ゲート電極を形成する段階は、
　　前記フローティングゲート電極を有する半導体基板の全面にコンフォーマルな制御ゲート絶縁膜及び第２ゲート導電膜を形成する段階と、
　　前記第２ゲート導電膜をパターニングして前記フローティングゲート電極の上部に前記活性領域を横切り、前記選択ゲート電極と平行な消去ゲート電極を形成する段階とを含むことを特徴とする請求項９に記載の不揮発性記憶素子の形成方法。
【請求項２０】
　　前記消去ゲート電極を形成した後に、
　　前記消去ゲート電極、前記フローティングゲート電極、前記選択ゲート電極及び前記分離絶縁膜パターンをマスクとして不純物イオンを注入して前記活性領域に不純物拡散層を形成する段階を付加的に含むことを特徴とする請求項９に記載の不揮発性記憶素子の形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体素子及びその形成方法に関するものであり、より詳しくは不揮発性記憶素子及びその形成方法に関するものである。
【背景技術】
【０００２】
　半導体記憶素子は揮発性記憶素子と不揮発性記憶素子とに大別することができる。揮発性記憶素子とは電源供給が中断されると、記憶セルに貯蔵されたデータを全て喪失する記憶素子であり、例えば，ＤＲＡＭ素子及びＳＲＡＭ素子がここに属する。これとは異なって、不揮発性記憶素子は電源供給が中断されても、記憶セルに貯蔵されたデータをそのまま維持する記憶素子であり、例えば、フラッシュ記憶素子がここに属する。
【０００３】
　フラッシュ記憶素子は電荷を貯蔵するフローティングゲート電極及びフローティングゲートの電荷を放出又は入力させる制御ゲート電極を含む。フラッシュ記憶素子はスプリットゲート構造を有するフラッシュ記憶素子及び積層ゲート構造を有するフラッシュ記憶素子に区分することができる。
【０００４】
　図１乃至図３は従来のスプリットゲート構造を有するフラッシュ記憶素子を形成する方法を説明するための断面図である。
【０００５】
　図１を参照すると、半導体基板１上にトンネル酸化膜２、フローティングゲート導電膜３及びハードマスク膜４を順次に形成する。トンネル酸化膜２は熱酸化膜に形成し、フローティングゲート導電膜３はドーピングされたポリシリコン膜に形成する。ハードマスク膜４はシリコン窒化膜に形成する。
【０００６】
　ハードマスク膜４をパターニングしてフローティングゲート導電膜３の所定領域を露出させる一対の開口部５を形成し、各開口部５に露出されたフローティングゲート導電膜３上にキャッピング膜６を形成する。キャッピング膜６は熱酸化膜に形成する。この場合、熱酸化膜６はバーズビーク（ｂｉｒｄ‘ｓ　ｂｅａｋ）に起因して開口部６の縁に行く程薄くなる。
【０００７】
　図２及び図３を参照すると、ハードマスク膜４をフローティングゲート導電膜３が露出されるまでエッチングして除去する。キャッピング膜６をマスクとして使用してフローティングゲート導電膜３及びトンネル酸化膜２を半導体基板１が露出されるまで連続的にエッチングして順次に積層されたトンネル酸化膜パターン２ａ及びフローティングゲート電極３ａを形成する。
【０００８】
　一対のフローティングゲート電極３ａを有する半導体基板１の全面に制御ゲート絶縁膜７及び制御ゲート導電膜８を順次に形成する。制御ゲート絶縁膜７はシリコン酸化膜に形成し、制御ゲート導電膜８はドーピングされたポリシリコン膜に形成する。
【０００９】
　制御ゲート導電膜８上に感光膜パターン９を形成する。感光膜パターン９をマスクとして使用して制御ゲート導電膜８及び制御ゲート絶縁膜７を連続的にパターニングして左側及び右側制御ゲートパターン１０ａ，１０ｂを形成する。左側及び右側制御ゲートパターン１０ａ，１０ｂの各々は半導体基板１及びフローティングゲート電極３ａの上部面上に位置する。左側及び右側制御ゲートパターン１０ａ，１０ｂの下部の半導体基板１の表面は各々左側び右側制御ゲートチャンネル１１ａ，１１ｂに該当する。左側コントロールゲートパターン１０ａは順次に積層された左側制御ゲート絶縁膜パターン７ａ及び左側制御ゲート電極８ａから構成され、右側制御ゲートパターン１０ｂは順次に積層された右側制御ゲート絶縁膜パターン７ｂ及び右側制御ゲート電極８ｂから構成される。一対のフローティングゲート電極３ａとの半導体基板１に不純物イオンを注入して共通ソース領域１２を形成する。
【００１０】
　左側及び右側制御ゲートパターン１０ａ，１０ｂは互いに対称的に配置される。言い換えれば、共通ソース領域１２が配置された一対のフローティングゲート電極３ａの反対側一側に各々左側及び右側制御ゲートチャンネル１１ａ，１１ｂが配置される。
【００１１】
　前述した従来技術において、感光膜パターン９の形成時誤整列が発生する場合、左側及び右側制御ゲートチャンネル１１ａ，１１ｂのチャンネル長さｋ１，ｋ２が変わる。特に、左右側制御ゲートチャンネル１１ａ，１１ｂが対称的に配置されることに起因してチャンネル長さｋ１，ｋ２の差異がさらに大きくなる。例えば、感光膜パターン９が左側に０．１mｍ誤整列が発生する場合、左側制御ゲートチャンネル１１のチャンネル長さｋ１は０．１mｍ減少する反面、右側制御ゲートチャンネル１１のチャンネル長さｋ２は０．１mｍ増加する。これにより、左側及び右側チャンネル長さｋ１，ｋ２の間のチャンネル長さの差は０．２mｍになって左右側制御ゲートチャンネル１１ａ，１１ｂを通じて流れる電流量が変わる。結果的に、左右側制御ゲートチャンネル１１ａ，１１ｂを有する左右側セルの特性に差異が生じることになる。
【特許文献１】韓国公開特許公報２００１−３６７９０
【発明の開示】
【発明が解決しようとする課題】
【００１２】
　本発明の目的は感光膜パターンの誤整列により発生する記憶セルの特性差異を防止することができる不揮発性記憶素子及びその形成方法を提供することである。
【課題を解決するための手段】
【００１３】
　　前述した目的を達成するための本発明による不揮発性記憶素子は半導体基板の所定領域に配置された活性領域を含む。活性領域の上部を選択ゲート電極が横切り、選択ゲート電極一側の活性領域の上部に選択ゲート電極と離隔されたフローティングゲート電極が配置される。選択ゲート電極と活性領域の間及びフローティングゲート電極と活性領域との間にトンネル絶縁膜が介在され、選択ゲート電極とフローティングゲート電極との間に分離絶縁膜パターンが介在される。フローティングゲート電極の上部に選択ゲート電極と平行に活性領域を横切る消去ゲート電極が配置される。消去ゲート電極とフローティングゲート電極との間に消去ゲート絶縁膜が介在される。
【００１４】
　望ましくは、選択ゲート電極は第１曲面側壁及び第１平面側壁を有する選択ゲート垂直部及び第１平面側壁の下部側壁に接続される選択ゲート突出部から構成される。フローティングゲート電極は第２曲面側壁及び第２平面側壁を有するフローティングゲート垂直部及び第２平面側壁の下部側壁に接続されるフローティングゲート突出部から構成される。第１及び第２平面側壁は互いに向き合うように配置される。
【００１５】
　前述した目的を達成するための本発明による不揮発性記憶素子の形成方法は半導体基板に素子分離膜を形成して活性領域を限定する段階を含む。活性領域上を横切るサポートパターンを形成する。サポートパターンは両下部側壁に各々アンダーカット領域を有する。サポートパターンを有する半導体基板にトンネル絶縁膜を形成し、トンネル絶縁膜を有する半導体基板上にアンダーカット領域を含んだ第１ゲート導電膜を形成する。第１ゲート導電膜を異方性エッチングしてサポートパターンの一側壁にスペーサ形態の選択ゲート電極及びサポートパターンの他側壁にスペーサ形態の予備フローティングゲート電極を形成する。予備フローティングゲート電極をパターニングして活性領域の上部にフローティングゲート電極を形成する。フローティングゲート電極の上部に選択ゲート電極と平行に活性領域を横切る消去ゲート電極を形成する。選択及びフローティングゲート電極は各々アンダーカット領域内に形成された選択及びフローティングゲート突出部を有する。
【００１６】
　　具体的にサポートパターンを形成する段階は、活性領域を有する半導体基板に分離（ｓｅｐａｒａｔｉｏｎ）絶縁膜及びハードマスク膜を順次に形成する段階を含む。ハードマスク膜及び分離絶縁膜を連続的にパターニングして活性領域を横切る順次に積層された予備分離絶縁膜パターン及びハードマスクパターンを形成する。予備分離絶縁膜パターンを等方性エッチングしてハードマスクパターンより狭い幅を有する分離絶縁膜パターンを形成する。この場合、ハードマスクパターン及び分離絶縁膜パターンはサポートパターンを形成し、サポートパターンはハードマスクパターンの下部面、活性領域及び分離絶縁膜パターンの両側壁に取り囲まれた一対のアンダーカット領域を有する。
ハードマスク膜は分離絶縁膜に対してエッチング選択比を有する絶縁膜に形成することが望ましい。
【発明の効果】
【００１７】
　本発明によると、選択ゲート電極をサポートパターン一側壁にスペーサ形態に形成する。選択ゲート電極は感光膜パターンが要求されない。これにより、従来の感光膜パターンの誤整列による制御ゲート電極のチャンネル長さが変更されることを防止することができる。結果的に、チャンネル長さ差異による単位セルの間の特性差異を最小化することができる。
【発明を実施するための最良の形態】
【００１８】
　以下、添付した図面を参照して本発明の望ましい実施形態を詳細に説明する。しかし、本発明はここで説明される実施形態に限定されず異なる形態に具体化されることもできる。むしろ、ここで紹介される実施形態は開示された内容が周到かつ完全になるように、そして当業者に本発明の思想が十分に伝達されることができるようにするため提供される。図面において、層及び領域の厚さは明確性を期するために誇張されている。又、層が他の層又は基板“上”にあると言及される場合にそれは他の層又は基板上に直接形成されるか、又はそれらの間に第３の層が介在する。明細書全体にかけて同一の参照番号は同一の構成要素を示す。
【００１９】
　図４は本発明の望ましい実施形態による不揮発性記憶素子を説明するための平面図であり、図５は図４のＩ−Ｉ’に沿って切断した断面図である。
【００２０】
　図４及び図５を参照すると、半導体基板１００の所定領域に並んで配列された複数の第１活性領域１０２が配置される。各第１活性領域１０２の所定領域に互いに離隔された一対のドレーン領域１４１ｂが配置される。一対のドレーン領域１４１ｂの間に介在された第１活性領域１０２を横切る第２活性領域１０３が配置されることが望ましい。第２活性領域１０３に共通ソース領域１４１ａが形成される。共通ソース領域１４１ａ及びドレーン領域１４１ｂは不純物拡散層で形成される。ドレーン領域１４１ｂはビットライン（図示せず）に電気的に接続される。
【００２１】
　第２活性領域１０３の両側の第１活性領域１０２の上部を横切る一対の選択ゲート電極１２５が配置される。選択ゲート電極１２５は第２活性領域１０３と平行する。一対の選択ゲート電極１２５は一対のドレーン領域１４１ｂの間の第１活性領域１０２の上部を横切る。
【００２２】
　選択ゲート電極１２５は第１曲面側壁ａ及び第１平面側壁ｂを有する選択ゲート垂直部１２３及び第１平面側壁ｂの下部側壁に接続される選択ゲート突出部１２４を構成する。選択ゲート垂直部１２３及び選択ゲート突出部１２４の下部面は第１活性領域１０２の表面から同じ高さを有するように配置されることができる。一対の選択ゲート電極１２５はそれらの第１平面側壁ｂが向き合うように配置されることが望ましい。
【００２３】
　選択ゲート電極１２５及び共通ソース領域１４１ａの間の第１活性領域１０２の上部にフローティングゲート電極１３０ａが配置される。フローティングゲート電極１３０ａ及び選択ゲート電極１２５は離隔されて配置される。フローティングゲート電極１３０ａは第２曲面側壁ｃ及び第２平面側壁ｄを有するフローティングゲート垂直部１２９及び第２平面側壁ｄの下部側壁に接続されるフローティングゲート突出部１２８から構成される。フローティングゲート垂直部１２９及びフローティングゲート突出部１２８の下部面は第１活性領域１０２の表面から同じ高さを有するように配置されることができる。
【００２４】
　第１活性領域１０２の上部の選択ゲート電極１２５及びフローティングゲート電極１３０ａは互いに対称的に配置される。言い換えれば、第１平面側壁ｂ及び第２平面側壁ｄが向き合うように配置される。選択ゲート電極１２５及びフローティングゲート電極１３０ａはドーピングされたポリシリコン膜より成ることが望ましい。
【００２５】
　選択ゲート突出部１２４及びフローティングゲート突出部１２８の間に分離絶縁膜パターン１０５ｂが介在される。分離絶縁膜パターン１０５ｂは選択ゲート電極１２５及びフローティングゲート電極１３０ａを電気的に絶縁させる。
【００２６】
　選択ゲート電極１２５と第１活性領域１０２の間及びフローティングゲート電極１３０ａと第１活性領域１０２との間にトンネル絶縁膜１１５が介在される。トンネル絶縁膜１１５は熱酸化膜より成ることが望ましい。トンネル絶縁膜１１５は不純物拡散層１４１ａ，１４１ｂ上に配置されることができる。これとは異なって、不純物拡散層１４１ａ，１４１ｂ上のトンネル絶縁膜１１５は省略されることができる。
【００２７】
　選択ゲート電極１２５及びフローティングゲート電極１３０ａの間にハードマスクパターン１０７ｂが介在されることが望ましい。この場合、ハードマスクパターン１０７ｂの両側壁は各々第１及び第２平面側壁ｂ，ｄと接触する。ハードマスクパターン１０７ｂ及び第１活性領域１０２の間に選択及びフローティングゲート突出部１２４，１２８が並んで介在される。ハードマスクパターン１０７ｂの上部面はフローティングゲート垂直部１２９の最上部より低いことが望ましい。ハードマスクパターン１０７ｂはシリコン窒化膜より成ることができる。これとは異なって、ハードマスクパターン１０７ｂは省略されることができる。
【００２８】
　フローティングゲート電極１３０ａの上部に第１活性領域１０２を横切る消去ゲート電極１３７ａが配置される。消去ゲート電極１３７ａは選択ゲート電極１２５と平行する。消去ゲート電極１３７ａはフローティングゲート垂直部１２９の上部をくるむ下部溝１３９を有することが望ましい。消去ゲート電極１３７ａ及びフローティングゲート電極１３０ａの間に消去ゲート絶縁膜１３５が配置される。消去ゲート電極１３７ａはドーピングされたポリシリコン膜より成ることができ、消去ゲート絶縁膜１３５はシリコン酸化膜より成ることができる。消去ゲート絶縁膜１３５は不純物拡散層１４１ａ，１４１ｂの上部に配置されることができる。これとは異なって、不純物拡散層１４１ａ，１４１ｂの上部の消去ゲート絶縁膜１３５は省略されることができる。
【００２９】
　前述した実施形態による不揮発性記憶素子の単位セルは選択ゲート電極１２５、フローティングゲート電極１３０ａ、消去ゲート電極１３７ａ、ソース領域１４１ａ及びドレーン領域１４１ｂから構成される。
【００３０】
　単位セルのプログラム及び消去動作を簡略に説明する。
【００３１】
　まず、単位セルに対するプログラム動作は選択ゲート電極１２３にゲートターンオン電圧を印加し、共通ソース領域１４１ａにプログラム電圧を印加する。このとき、ドレーン領域１４１ｂには接地電圧が印加される。結果的に、フローティングゲート電極１３０ａの下部の第１活性領域１０２からホットキャリヤ注入によりフローティングゲート電極１３０ａに電荷が注入される。
【００３２】
　次に、単位セルの消去動作は、消去ゲート電極１３７ａに消去電圧を印加し、共通ソース領域１４１ａに接地電圧を印加する。これにより、フローティングゲート電極１３０ａの内部の電荷がフローティングゲート電極１３０ａから消去ゲート電極１３７ａに放出される。特に、フローティングゲート垂直部１２９の最上部が点を成しているのでフローティングゲート垂直部１２９の最上部に消去電圧による電界が集中される。これにより電荷はフローティングゲート垂直部１２９の最上部を通じて放出される。
【００３３】
　単位セルを含む不揮発性記憶素子は半導体基板１００上にセルアレイとして形成されることができる。
【００３４】
　次に、図６乃至図１８の偶数番号の図面と図７乃至図１９の奇数番号の図面とを参照して本発明の望ましい実施形態による不揮発性記憶素子の形成方法を説明する。図６乃至図１８の偶数番号の図面は本発明の望ましい実施形態による不揮発性記憶素子の形成方法を説明するための平面図であり、図７乃至図１９の奇数番号の図面は各々図６乃至図１８のの偶数番号の図面ＩＩ−ＩＩ’に沿って切断した断面図である。
【００３５】
　図６及び図７を参照すると、半導体基板１００の所定領域に並んで配列された複数の第１活性領域１０２及び第１活性領域１０２と交差する第２活性領域１０３を限定する素子分離膜１０１を形成する。素子分離膜１０１はトレンチ素子分離膜に形成することができる。素子分離膜１０１を有する半導体基板１００の全面に分離絶縁膜１０５及びハードマスク膜１０７を順次に形成する。分離絶縁膜１０５はシリコン酸化膜に形成するのが望ましい。分離絶縁膜１０５はＣＶＤシリコン酸化膜及び熱酸化膜の中選択された少なくとも一つに形成することができる。ハードマスク膜１０７は分離絶縁膜１０５に対してエッチング選択比を有する絶縁膜、例えばシリコン窒化膜に形成するのが望ましい。
【００３６】
　図８、図９、図１０及び図１１を参照すると、ハードマスク膜１０７及び分離絶縁膜１０５を連続的にパターニングして第２活性領域１０３の両側の第１活性領域１０２を横切る一対の予備サポートパターン１０９を形成する。予備サポートパターン１０９は順次に積層された予備分離絶縁膜パターン１０５ａ及びハードマスクパターン１０７ａから構成される。予備サポートパターン１０９を有する半導体基板１００上に複数の感光膜パターン１１１を形成する。各感光膜パターン１１１は素子分離膜１０１及び素子分離膜１０１上の予備サポートパターン１０９を覆う。感光膜パターン１１１が形成された半導体基板１００に等方性エッチング、例えば湿式エッチングを進行して両下部側壁に各々アンダーカット領域１１３を有するサポートパターン１０９ａを形成する。サポートパターン１０９ａは順次に積層された分離絶縁膜パターン１０５ｂ及びハードマスクパターン１０７ａから構成される。等方性エッチングにより予備分離絶縁膜パターン１０５ａはそれの両側壁からエッチングされてハードマスクパターン１０７ａの幅Ｗ１より狭い幅Ｗ２を有する分離絶縁膜パターン１０５ｂが形成される。ハードマスクパターン１０７ａは予備分離絶縁膜パターン１０５ａに対するエッチング選択比を有することにより予備分離絶縁膜パターン１０５ａがより早くエッチングされる。この場合、素子分離膜１０１上の予備分離絶縁膜パターン１０５ａは感光膜パターン１１１によりエッチングされない領域が存在する。言い換えれば、素子分離膜１０１上のサポートパターン１０９ａはアンダーカット領域１１３を有しない。結果的に、ハードマスクパターン１０７ａの下部、分離絶縁膜パターン１０５ｂの両側壁及び第１活性領域１０２に取り囲まれたアンダーカット領域１１３が形成される。
【００３７】
　サポートパターン１０９ａを形成した後、感光膜パターン１１１を除去する。
【００３８】
　他の方法では、感光膜パターン１１１は省略されることができる。この場合には、素子分離膜１０１上のサポートパターン１０９ａの下部側壁にもアンダーカット領域（図示せず）が形成されることができる。
【００３９】
　図１２、図１３、図１４及び図１５を参照すると、アンダーカット領域１１３を有する半導体基板１００の第１活性領域１０２上にトンネル絶縁膜１１５を形成する。トンネル絶縁膜１１５はアンダーカット領域１１３内の第１活性領域１０２の表面にも形成される。トンネル絶縁膜１１５は熱酸化膜に形成することが望ましい。トンネル絶縁膜１１５を有する半導体基板１００の全面に第１ゲート導電膜１１７を形成する。第１ゲート導電膜１１７はアンダーカット領域１１３を含んでいる。第１ゲート導電膜１１７は段差塗布性が優秀な導電膜、例えばドーピングされたポリシリコン膜に形成することが望ましい。
【００４０】
　第１ゲート導電膜１１７をトンネル絶縁膜１１５が露出されるまで等方性エッチングしてサポートパターン１０９ａの一側壁に選択ゲート電極１２５及びサポートパターン１０９ａの他側壁に予備フローティングゲート電極１３０を形成する。予備フローティングゲート電極１３０はサポートパターン１０９ａ及び第２活性領域１０３の間の第１活性領域１０２の上部に形成される。選択ゲート電極１２５はサポートパターン１０９ａの一側壁に形成されたスペーサ形態の選択ゲート垂直部１２３及びアンダーカット領域１１３内に形成された選択ゲート突出部１２４から構成される。
【００４１】
　前述したように、選択ゲート電極１２５は等方性エッチングにスペーサ形態を有する選択ゲート垂直部１２３の形状に完成される。これにより、選択ゲート電極１２５は同一のチャンネル長さを有することができる。言い換えれば、選択ゲート電極１２５の形成時、従来のような感光膜パターンが要求されない。その結果、従来の感光膜パターンの誤整列によるチャンネル長さの変化による特性差異を防止することができる。
【００４２】
　選択ゲート電極１２５及び予備フローティングゲート電極１３０と第１活性領域１０２とのトンネル絶縁膜１１５を除き露出されたトンネル絶縁膜１１５は除去されることができる。
【００４３】
　図８、１６及び図１７を参照すると、予備フローティングゲート電極１３０をパターニングして第１活性領域１０２上にフローティングゲート電極１３０ａを形成する。即ち、素子分離膜１０１上の予備フローティングゲート電極１３０を素子分離膜１０１が露出されるまでエッチングしてフローティングゲート電極１３０ａを隔離させる。フローティングゲート電極１３０ａはサポートパターン１０９ａの他側壁に配置されたスペーサ形態のフローティングゲート垂直部１２９及びアンダーカット領域１１３内のフローティングゲート突出部１２８から構成される。
【００４４】
　これとは異なって、図８で示された感光膜パターン１１１が省略される場合には、素子分離膜１０１上に積層されているハードマスクパターン１０７ａの所定領域及び予備フローティングゲート電極１３０を連続的にパターニングして第１活性領域１０２上にフローティングゲート電極１３０ａを形成する。ハードマスクパターン１０７ａはフローティングゲート電極１３０ａと接触する側壁が平面変化凹凸状（図示せず）で形成されることができる。この場合、凹部は素子分離膜１０１上に位置する。
【００４５】
　フローティングゲート電極１３０ａを形成した後、ハードマスクパターン１０７ａを等方性エッチングして所定の深さでリセスしてリセスされたハードマスクパターン１０７ｂを形成するのが望ましい。これとは異なって、リセス工程にリセスされたハードマスクパターン１０９ｂを選択及びフローティングゲート電極１２５，１３０ａが露出されるようにエッチングして除去することができる。
【００４６】
　リセスされたハードマスクパターン１０７ｂを有する半導体基板１００の全面にコンフォーマルな消去ゲート絶縁膜１３５を形成する。消去ゲート絶縁膜１３５はシリコン窒化膜に形成することができる。消去ゲート絶縁膜１３５上に第２ゲート導電膜１３７を形成する。第２ゲート導電膜１３７はドーピングされたポリシリコン膜に形成することができる。
【００４７】
　図１８及び図１９を参照すると、第２ゲート導電膜１３７をパターニングしてフローティングゲート電極１３０ａの上部に第１活性領域１０２を横切る消去ゲート電極１３７ａを形成する。消去ゲート電極１３７ａは選択ゲート電極１２５と平行し、フローティングゲート電極１３０ａに含まれるフローティングゲート垂直部１２９の最上部をくるむ下部溝１３９を有する。消去ゲート絶縁膜１３５は消去ゲート電極１３７ａ及びフローティングゲート電極１３０ａの間に介在された部分以外は露出される。消去ゲート絶縁膜１３５の露出された部分は除去されることができる。
【００４８】
　消去ゲート電極１３７ａ、選択ゲート電極１２５、リセスされたサポートパターン１０７ｂ及びフローティングゲート電極１３０ａをマスクとして使用して不純物イオンを注入して不純物イオンを注入して不純物拡散層１４１ａ，１４１ｂを形成する。この場合、消去ゲート電極１３７ａの間の第２活性領域１０３に形成された第１不純物拡散層１４１ａは共通ソース領域に該当し、選択ゲート電極１２５の一側の第１活性領域１０２に形成された他の不純物拡散層１４１ｂはドレーン領域１０１に該当する。
不純物拡散層１４１ａ，１４１ｂを有する半導体基板１００の全面に層間絶縁膜１４３を形成する。層間絶縁膜１４３は一般的な層間絶縁膜で形成されるシリコン酸化膜に形成することができ、層間絶縁膜１４３は平坦化された状態であることができる。層間絶縁膜１４３を貫通してドレーン領域１４１ｂに電気的に接続するビットラインプラグ１４５を形成し、第１活性領域１０２上に形成されたビットラインプラグ１４５の上部面と電気的に接続するビットライン１４７を形成する。ビットライン１４７は選択ゲート電極１２５を横切る。ビットラインプラグ１４５は導電膜に形成する。例えば、ドーピングされたポリシリコン膜又は金属膜に形成することができる。ビットライン１１４は金属膜に形成することができる。
【産業上の利用可能性】
【００４９】
　選択ゲート電極をサポートパターンの一側壁にスペーサ形態で形成することによって、変化がないチャンネル長さが一定なことを要求する半導体素子に適用することができる。
【図面の簡単な説明】
【００５０】
【図１】従来のスプリットゲート構造を有するフラッシュ記憶素子を形成する方法を説明するための断面図である。
【図２】従来のスプリットゲート構造を有するフラッシュ記憶素子を形成する方法を説明するための断面図である。
【図３】従来のスプリットゲート構造を有するフラッシュ記憶素子を形成する方法を説明するための断面図である。
【図４】本発明の望ましい実施形態による不揮発性記憶素子を説明するための平面図である。
【図５】図４のＩ−Ｉ’に沿って切断した断面図である。
【図６】本発明の望ましい実施形態による不揮発性記憶素子の形成方法を説明するための平面図である。
【図７】図６のＩＩ−ＩＩ’に沿って切断した断面図である。
【図８】本発明の望ましい実施形態による不揮発性記憶素子の形成方法を説明するための平面図である。
【図９】図８のＩＩ−ＩＩ’に沿って切断した断面図である。
【図１０】本発明の望ましい実施形態による不揮発性記憶素子の形成方法を説明するための平面図である。
【図１１】図１０のＩＩ−ＩＩ’に沿って切断した断面図である。
【図１２】本発明の望ましい実施形態による不揮発性記憶素子の形成方法を説明するための平面図である。
【図１３】図１２のＩＩ−ＩＩ’に沿って切断した断面図である。
【図１４】本発明の望ましい実施形態による不揮発性記憶素子の形成方法を説明するための平面図である。
【図１５】図１４のＩＩ−ＩＩ’に沿って切断した断面図である。
【図１６】本発明の望ましい実施形態による不揮発性記憶素子の形成方法を説明するための平面図である。
【図１７】図１６のＩＩ−ＩＩ’に沿って切断した断面図である。
【図１８】本発明の望ましい実施形態による不揮発性記憶素子の形成方法を説明するための平面図である。
【図１９】図１８のＩＩ−ＩＩ’に沿って切断した断面図である。
【符号の説明】
【００５１】
　　１００　半導体基板、
　　１０１　ドレーン領域、
　　１０２　第１活性領域、
　　１０３　第２活性領域、
　　１０７ｂ　サポートパターン、
　　１１４　ビットライン、
　　１２５　選択ゲート電極、
　　１２９　フローティングゲート垂直部、
　　１３０ａ　フローティングゲート電極、
　　１３５　消去ゲート絶縁膜、
　　１３７　第２ゲート導電膜、
　　１３７ａ　消去ゲート電極、
　　１３９　下部溝、
　　１４１ａ，１４１ｂ　不純物拡散層、
　　１４３　層間絶縁膜、
　　１４５　ビットラインプラグ、
　　１４７　ビットライン。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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