(57)【要約】【課題】半導体素子の破壊を防止する半導体素子用バイアス回路を提供すること。【解決手段】複数の端子を有するＦＥＴ１２と、このＦＥＴ１２のゲート端子Ｇにバイアス電圧を供給するバイアス電源回路１１とを具備した半導体素子用バイアス回路において、ゲート端子Ｇとバイアス電源回路１１との中間点Ｃ２に接続し、中間点Ｃ２の電圧が所定値よりも大きい場合に導通状態となるダイオード１５ｂを有する保護回路１５を設けた。【選択図】  図１
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【特許請求の範囲】
【請求項１】
複数の端子を有する半導体素子と、この半導体素子の１つの端子にバイアス電圧を供給するバイアス電源回路とを具備した半導体素子用バイアス回路において、前記１つの端子と前記バイアス電源回路とを結ぶ中間点の電圧が所定値を越えた場合に、前記中間点の電圧の上昇を停止させる保護回路を設けたことを特徴とする半導体素子用バイアス回路。
【請求項２】
複数の端子を有する半導体素子と、この半導体素子の１つの端子にバイアス電圧を供給するバイアス電源回路とを具備した半導体素子用バイアス回路において、前記１つの端子と前記バイアス電源回路とを結ぶ中間点の電圧が所定値よりも低下した場合に、前記中間点の電圧の降下を停止させる保護回路を設けたことを特徴とする半導体素子用バイアス回路。
【請求項３】
複数の端子を有する半導体素子と、この半導体素子の１つの端子にバイアス電圧を供給するバイアス電源回路とを具備した半導体素子用バイアス回路において、前記１つの端子と前記バイアス電源回路とを結ぶ中間点に接続し、前記中間点の電圧が所定値よりも大きい場合に導通状態となる回路素子を有する保護回路を設けたことを特徴とする半導体素子用バイアス回路。
【請求項４】
複数の端子を有する半導体素子と、この半導体素子の１つの端子にバイアス電圧を供給するバイアス電源回路とを具備した半導体素子用バイアス回路において、前記１つの端子と前記バイアス電源回路とを結ぶ中間点に接続し、前記中間点の電圧が所定値よりも小さい場合に導通状態となる回路素子を有する保護回路を設けたことを特徴とする半導体素子用バイアス回路。
【請求項５】
複数の端子を有する半導体素子と、この半導体素子の１つの端子にバイアス電圧を供給するバイアス電源回路とを具備した半導体素子用バイアス回路において、前記１つの端子と前記負電圧供給回路とを結ぶ中間点に接続し、かつ、前記中間点の電圧が第１所定値よりも大きい場合に導通状態となる第１回路素子および前記中間点の電圧が第２所定値よりも小さい場合に導通状態となる第２回路素子を有する保護回路を設けたことを特徴とする半導体素子用バイアス回路。
【請求項６】
半導体素子が電界効果トランジスタで、１つの端子がゲート端子である請求項１ないし請求項５のいずれか１つに記載の半導体素子用バイアス回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体素子にバイアス電圧を供給する半導体素子用バイアス回路に関する。
【０００２】
【従来の技術】
半導体素子たとえば電界効果トランジスタ（以下ＦＥＴという）は高周波信号を増幅する増幅素子などとして使用され、動作時、バイアス回路から出力されるバイアス電圧がゲート端子などに印加される。
【０００３】
ここで、従来の半導体素子用バイアス回路について、半導体素子がＦＥＴの場合を例にとり図２のＤＣ等価回路図を参照して説明する。バイアス電源回路２１は、負電圧を出力する定電圧電源２１ａおよび出力抵抗２１ｂ、出力抵抗２１ｂ上を移動する出力端子２１ｃなどから構成されている。バイアス電源回路２１の一端たとえば定電圧電源２１ａの正側端子は接地され、出力端子２１ｃはＦＥＴ２２のゲート端子Ｇに接続されている。ＦＥＴ２２はゲート端子Ｇおよびドレイン端子Ｄ、ソース端子Ｓを有し、ドレイン端子Ｄは定電圧電源２３の正側端子に接続され、ソース端子Ｓは接地に接続されている。
【０００４】
上記した構成において、ＦＥＴの動作時、バイアス電源回路２１からＦＥＴ２のゲート端子Ｇに所定大きさの負のバイアス電圧が供給され、また、定電圧電源２３からＦＥＴ２２のドレイン端子Ｄに正のバイアス電圧が供給される。
【０００５】
上記した半導体素子用バイアス回路に関連する技術は特許文献１などにも記載されている。
【０００６】
【特許文献１】
特開平８−２２２９６７号公報
【０００７】
【発明が解決しようとする課題】
ＦＥＴ２２の動作時、ゲート端子Ｇに入力する交流信号のレベルがＦＥＴ２２の飽和出力よりも十分に小さい場合、ＦＥＴ２２のゲート・ソース間の電圧はほとんど問題にならない。しかし、ゲート端子Ｇに入力する交流信号のレベルがＦＥＴ２２の飽和出力に近づくと、ＦＥＴ２２のゲート・ドレイン間に矢印で示す逆方向の整流電流２４が流れる。また、ゲート・ソース間に矢印で示す順方向の整流電流２５が流れる。
【０００８】
ゲート・ドレイン間に逆方向の整流電流２４が流れると、その整流電流２４が出力抵抗２１ｂに流れ、出力抵抗２１ｂと出力端子２１ｃとの接触点Ｐの電位が上昇する。このとき、ゲート・ソース間電圧はたとえば０Ｖに近くなり、ドレイン・ソース間に矢印方向に流れるドレイン・ソース間電流２６が増加する。その結果、ＦＥＴ２２が熱的に焼損し破壊する場合がある。
【０００９】
また、ゲート・ソース間に順方向の整流電流２５が流れると、接触点Ｐの電位が降下し、ゲート・ドレイン間の電圧が大きくなり、ゲート・ドレイン間に耐圧破壊が発生する場合がある。
【００１０】
上記した問題を解決するために、出力抵抗２１ｂの抵抗値を小さくし、ゲート・ドレイン間やゲート・ソース間の電圧変動を小さくする方法がある。しかし、この方法は、ＦＥＴ２２のゲート端子Ｇの入力抵抗が高いため、ゲート端子Ｇに入力する交流信号のレベルがＦＥＴ２２の飽和出力よりも十分に小さい場合でも、出力抵抗２１ｂに流れる電流が大きくなり、バイアス電源回路２１の電源効率が低下するという問題がある。
【００１１】
本発明は、上記した欠点を解決し、半導体素子の破壊を防止する半導体素子用バイアス回路を提供することを目的とする。
【００１２】
【課題を解決するための手段】
本発明は、複数の端子を有する半導体素子と、この半導体素子の１つの端子にバイアス電圧を供給するバイアス電源回路とを具備した半導体素子用バイアス回路において、前記１つの端子と前記バイアス電源回路とを結ぶ中間点の電圧が所定値を越えた場合に、前記中間点の電圧の上昇を停止させる保護回路を設けたことを特徴とする。
【００１３】
【発明の実施の形態】
本発明の実施形態について図１のＤＣ等価回路図を参照して説明する。
【００１４】
バイアス電源回路１１は、負電圧を出力する定電圧電源１１ａおよび出力抵抗１１ｂ、出力抵抗１１ｂ上を移動する出力端子１１ｃなどから構成されている。バイアス電源回路１１の一端たとえば定電圧電源１１ａの正側端子は接地され、他端たとえば出力端子１１ｃはＦＥＴ１２のゲート端子Ｇに接続されている。ＦＥＴ１２はゲート端子Ｇおよびドレイン端子Ｄ、ソース端子Ｓを有し、ドレイン端子Ｄは定電圧電源１３の正側端子に接続され、ソース端子Ｓは接地に接続されている。
【００１５】
バイアス電源回路１１とＦＥＴ１２のゲート端子Ｇとを結ぶ線路の中間点、たとえば第１中間点Ｃ１に第１保護回路１４が接続され、もう１つのたとえば第２中間点Ｃ２に第２保護回路１５が接続されている。
【００１６】
第１保護回路１４は、たとえば直列に接続する２つのダイオード１４ａ、１４ｂから構成されている。中間点Ｃ１側に位置するダイオード１４ａのカソード端子が中間点Ｃ１接続され、中間点Ｃ１から遠い側に位置するダイオード１４ｂのアノード端子が所定の第１電位点たとえば接地に接続されている。
【００１７】
第２保護回路１５は、所定の第２電位点を形成するたとえば−１Ｖの負の電圧を発生する定電圧電源１５ａおよびダイオード１５ｂから構成されている。中間点Ｃ２側に位置するダイオード１５ｂのアノード端子は中間点Ｃ２に接続され、カソード端子は所定の第２電位点を形成している定電圧電源１５ａの負側端子に接続されている。定電圧電源１５ａの正側端子は接地に接続されている。
【００１８】
ＦＥＴ１２の動作時、バイアス電源回路１１からＦＥＴ１２のゲート端子Ｇに所定大きさの負のバイアス電圧が供給され、また、定電圧電源１３からＦＥＴ２のドレイン端子Ｄに正のバイアス電圧が供給される。
【００１９】
上記した構成において、ＦＥＴ１２のゲート・ドレイン間に矢印の向きに逆方向の整流電流１６が流れると、その整流電流１６が出力抵抗１１ｂに流れる。このとき、出力抵抗１１ｂと出力端子１１ｃとの接触点Ｐの電位が上昇し、たとえば第２中間点Ｃ２の電位が上昇する。そして、ゲート・ソース間電圧がたとえば−０．４Ｖ程度に浅くなると、第２保護回路１５のダイオード１５ｂが導通状態となり、その直流抵抗値が急激に小さくなる。この場合、ゲート端子Ｇの電位たとえば第２中間点Ｃ２の電位は定電圧電源１５ａで規定される第２電位とほぼ同じ値になり、電位の上昇が停止する。したがって、ゲート・ソース間電圧はそれ以上０Ｖに近づかず、矢印で示すドレイン・ソース間電流１７の増大が抑えられ、ＦＥＴ１２の熱的な焼損による破壊が防止される。
【００２０】
また、ＦＥＴ１２のゲート・ソース間に矢印の向きに順方向の整流電流１８が流れると、出力抵抗１１ｂと出力端子１１ｃとの接触点Ｐの電位が降下し、第１中間点Ｃ１やゲート端子Ｇの電位が降下する。このとき、ゲート・ドレイン間電圧が大きくなる。そして、ゲート・ソース間電圧がたとえば−１．２Ｖより深くなると、第１保護回路１４のダイオード１４ａおよびダイオード１４ｂが導通状態となり、第１保護回路１４の直流抵抗値が急激に小さくなる。この場合、第１中間点Ｃ１の電位はほぼ接地状態となり、電位の降下が停止する。したがって、ゲート・ソース間電圧はそれ以上深くならず、ゲート・ドレイン間の耐圧破壊が抑えられる。
【００２１】
上記した構成によれば、ＦＥＴ１２のゲート端子Ｇに入力する交流信号のレベルがＦＥＴ１２の飽和出力よりも十分に小さい場合、第１保護回路１４の２つのダイオード１４ａ、１４ｂ、および第２保護回路１５のダイオード１５ｂは非導通状態になっている。したがって、第１および第２の保護回路１４、１５は切り離された形となり、電源効率が低下するようなことはない。
【００２２】
また、ＦＥＴのゲート・ドレイン間あるいはゲート・ソース間に流れる整流電流によるゲート・ソース間電圧の変動が抑えられ、ＦＥＴの破壊が防止される。さらに、バイアス電源回路の出力抵抗として大きな抵抗値をもつ抵抗を利用できるため、電源効率が低下しないＦＥＴ用バイアス回路が実現される。
【００２３】
上記の実施形態では、第１および第２の２つの保護回路１４、１５が使用されている。この場合、２つの保護回路１４、１５のいずれか一方だけを用いる構成にすることもできる。しかし、２つの保護回路１４、１５を用いると、バイアス電源回路１１の出力電圧が上昇した場合、および降下した場合の両方に対応でき、より効果的である。また２つの保護回路１４、１５は中間点の相違する位置に接続してもよく、共通する位置に接続してもよい。
【００２４】
また、２つの保護回路において、導通状態および非導通状態となる回路素子としてダイオードが使用されているが、他の回路素子たとえばスイッチ作用をもつトランジスタなどを使用することもできる。
【００２５】
また、上記の実施形態では、ＦＥＴのゲート電極用のバイアス回路の例で説明している。しかし、この発明はＦＥＴに限らず、バイポーラトランジスタなどの他の半導体素子にも適用できる。また、バイアス電圧も負の場合に限らず、正のバイアス電圧を印加する回路に対しても適用できる。
【００２６】
【発明の効果】
本発明によれば、半導体素子の破壊を防止できる半導体素子用バイアス回路を実現できる。
【図面の簡単な説明】
【図１】本発明の実施形態を説明するためのＤＣ等価回路図である。
【図２】従来例を説明するためのＤＣ等価回路図である。
【符号の説明】
１１…バイアス電源回路
１１ａ…負の定電圧電源
１１ｂ…出力抵抗
１１ｃ…出力端子
１２…ＦＥＴ
１３…正の定電圧電源
１４…第１保護回路
１４ａ、１４ｂ…第１保護回路のダイオード
１５…第２保護回路
１５ａ…第２保護回路の定電圧電源
１５ｂ…第２保護回路のダイオード
１６…ゲート・ドレイン間の逆方向整流電流
１７…ドレイン・ソース間電流
１８…ゲート・ソース間の順方向整流電流
Ｇ…ゲート端子
Ｄ…ドレイン端子
Ｓ…ソース端子
Ｃ１、Ｃ２…中間点
【図１】
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【図２】
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