(57)【要約】【課題】回路設計手法に依存することなく、消費電力の削減を図れ、高速動作を実現できるフリップフロップを提供する。【解決手段】クロック信号ＣＫががハイレベルのときに入力されるデータの取り込みを行う第１段ラッチ１１と、第１段ラッチのラッチデータをラッチする第２段ラッチ１２とを有し、第１段ラッチ１１は、クロック信号ＣＫがローレベルのときに第１の出力ノードＨ１１１および第２の出力ノードＨ１１２に電荷を充電してハイレベルにに設定可能なプリ設定部１１２を含み、入力されるデータ入力信号Ｄおよび反転信号Ｄｂのレベルが変化しない場合には、クロック信号ＣＫがローレベルであっても、第１の出力ノードＨ１１１および第２の出力ノードＨ１１２への電荷の充電を行わない。【選択図】      図１
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【特許請求の範囲】
【請求項１】
第１および第２の電位レベルをとる同期信号が第２の電位レベルのときに入力されるデータの取り込みを行う第１段ラッチと、上記第１段ラッチのラッチデータをラッチする第２段ラッチとを含むフリップフロップであって、
上記第１段ラッチは、
第１の出力ノードと、
第２の出力ノードと、
第１の中間ノードと、
第２の中間ノードと、
第３の中間ノードと、
上記同期信号が第１の電位レベルのときに上記第１の出力ノードおよび上記第２の出力ノードに電荷を充電して第２の電位レベルに設定可能なプリ設定手段と、
上記第２の出力ノードが第１の電位レベルのときに導通して上記第１の出力ノードを第２の電位源に接続し、第２の電位レベルのときに非導通状態に保持される第１のスイッチング手段と、
上記第１の出力ノードが第１の電位レベルのときに導通して上記第２の出力ノードを第２の電位源に接続し、第２の電位レベルのときに非導通状態に保持される第２のスイッチング手段と、
上記第１の出力ノードと上記第１の中間ノードとの間に接続され、上記第２の出力ノードが第１の電位レベルのときに非導通状態に保持され、第２の電位レベルのときに導通する第３のスイッチング手段と、
上記第２の出力ノードと上記第２の中間ノードとの間に接続され、上記第１の出力ノードが第１の電位レベルのときに非導通状態に保持され、第２の電位レベルのときに導通する第４のスイッチング手段と、
上記第１の中間ノードと上記第３の中間ノードとの間に接続され、データ入力信号が第１の電位レベルのときに非導通状態に保持され、第２の電位レベルのときに導通する第５のスイッチング手段と、
上記第２の中間ノードと上記第３の中間ノードとの間に接続され、データ入力信号の反転信号が第１の電位レベルのときに非導通状態に保持され、第２の電位レベルのときに導通する第６のスイッチング手段と、
上記第３の中間ノードと基準電位との間に接続され、上記同期信号が第１の電位レベルのときに非導通状態に保持され、第２の電位レベルのときに導通する第７のスイッチング手段と、
抵抗成分を含み、上記第１の中間ノードと上記第２の中間ノードを接続する接続手段と、を有し、
上記プリ設定手段は、入力される上記データ入力信号および反転信号のレベルが変化しない場合には、上記同期信号が第１の電位レベルであっても、上記第１の出力ノードおよび上記第２の出力ノードへの電荷の充電を行わない
フリップフロップ。
【請求項２】
上記第２段ラッチは、上記第１の電位レベルと上記第２の電位レベルを相補的にとる正転データと反転データを第１のノードおよび第２のノードに保持し、
上記プリ設定手段は、
上記同期信号が第１の電位レベルのときに導通し、上記第２の電位レベルのときに非導通状態に保持される第８および第９のスイッチング素子と、
上記データ入力信号が第１の電位レベルのときに導通し、上記第２の電位レベルのときに非導通状態に保持される第１０および第１１のスイッチング素子と、
上記データ入力信号の反転信号が第１の電位レベルのときに導通し、上記第２の電位レベルのときに非導通状態に保持される第１２および第１３のスイッチング素子と、
上記第２段ラッチの第１のノードが第１の電位レベルのときに導通し、上記第２の電位レベルのときに非導通状態に保持される第１４および第１５のスイッチング素子と、
上記第２段ラッチの第２のノードが第１の電位レベルのときに導通し、上記第２の電位レベルのときに非導通状態に保持される第１６および第１７のスイッチング素子と、
上記データ入力信号が第２の電位レベルのときに導通し、上記第１の電位レベルのときに非導通状態に保持される第１８のスイッチング素子と、
上記データ入力信号の反転信号が第２の電位レベルのときに導通し、上記第１の電位レベルのときに非導通状態に保持される第１９のスイッチング素子と、
上記第２段ラッチの第１のノードが第２の電位レベルのときに導通し、上記第１の電位レベルのときに非導通状態に保持される第２０のスイッチング素子と、
上記第２段ラッチの第２のノードが第２の電位レベルのときに導通し、上記第１の電位レベルのときに非導通状態に保持される第２１のスイッチング素子と、を有し、
上記第１の出力ノードに上記第８のスイッチング素子が接続され、当該第８のスイッチング素子と上記第２の電位源との間に上記第１０および第１６のスイッチング素子が直列に接続され、上記第１２および第１４のスイッチング素子が上記第８のスイッチング素子と上記第２の電位源との間に上記第１０および第１６のスイッチング素子に対して並列に接続され、上記第１の出力ノードと基準電位との間に上記第１８および第２０のスイッチング素子が直列に接続され、
上記第２の出力ノードに上記第９のスイッチング素子が接続され、当該第９のスイッチング素子と上記第２の電位源との間に上記第１３および第１５のスイッチング素子が直列に接続され、上記第１１および第１７のスイッチング素子が上記第９のスイッチング素子と上記第２の電位源との間に上記第１３および第１５のスイッチング素子に対して並列に接続され、上記第２の出力ノードと基準電位との間に上記第１９および第２１のスイッチング素子が直列に接続されている
請求項１記載のフリップフロップ。
【請求項３】
上記第２段ラッチは、上記第１段ラッチによるラッチすべきデータ信号をラッチ処理に並行して出力する回路を含む
請求項１記載のフリップフロップ。
【請求項４】
上記第２段ラッチは、第１段ラッチの出力信号レベルが変化し、当該第２段ラッチに相反する信号が保持されている場合、上記第１段ラッチの出力信号変化と同時に、当該第２段ラッチに保持されている相反信号を無効化し、最終出力信号に伝達する回路を含む
請求項３記載のフリップフロップ。
【請求項５】
第１および第２の電位レベルをとる同期信号が第２の電位レベルのときに入力されるデータの取り込みを行う第１段ラッチと、上記第１段ラッチのラッチデータをラッチする第２段ラッチとを含むフリップフロップであって、
上記第１段ラッチは、
第１の出力ノードと、
第２の出力ノードと、
上記第１の出力ノードと基準電位間の第１の信号経路に当該基準電位に向かって順に形成される第１および第２の中間ノードと、
上記第２の出力ノードと上記基準電位間の第２の信号経路に当該基準電位に向かって順に形成される第３および第４の中間ノードと、
同期信号が第１の電位レベルのときに上記第１の出力ノードおよび上記第２の出力ノードを第２の電位レベルに設定するプリ設定手段と、
上記第２の出力ノードが第１の電位レベルのときに導通して上記第１の出力ノードを第２の電位源に接続し、第２の電位レベルのときに非導通状態に保持される第１のスイッチング手段と、
上記第１の出力ノードが第１の電位レベルのときに導通して上記第２の出力ノードを第２の電位源に接続し、第２の電位レベルのときに非導通状態に保持される第２のスイッチング手段と、
上記同期信号が第１の電位レベルのときに非導通状態に保持され、第２の電位レベルのときに導通する第３および第４のスイッチング手段と、
データ入力信号が第１の電位レベルのときに非導通状態に保持され、第２の電位レベルのときに導通する第５のスイッチング手段と、
上記データ入力信号の反転信号が第１の電位レベルのときに非導通状態に保持され、第２の電位レベルのときに導通する第６のスイッチング手段と、
上記第１の出力ノードが第１の電位レベルのときに非導通状態に保持され、第２の電位レベルのときに導通する第７のスイッチング手段と、
上記第２の出力ノードが第１の電位レベルのときに非導通状態に保持され、第２の電位レベルのときに導通する第８のスイッチング手段と、
を有し、
上記第３、第５、および第７のスイッチング手段は、上記第１の信号経路に直列に接続され、少なくとも上記第３のスイッチング手段は、上記第１の出力ノードと上記第１の中間ノードとの間、または上記第１の中間ノードと上記第２の中間ノードとの間に接続され、
上記第４、第６、および第８のスイッチング手段は、上記第２の信号経路に直列に接続され、少なくとも上記第４のスイッチング手段は、上記第２の出力ノードと上記第３の中間ノードとの間、または上記第３の中間ノードと上記第４の中間ノードとの間に接続され、
上記プリ設定手段は、入力される上記データ入力信号および反転信号のレベルが変化しない場合には、上記同期信号が第１の電位レベルであっても、上記第１の出力ノードおよび上記第２の出力ノードへの電荷の充電を行わない
フリップフロップ。
【請求項６】
上記第２段ラッチは、上記第１の電位レベルと上記第２の電位レベルを相補的にとる正転データと反転データを第１のノードおよび第２のノードに保持し、
上記プリ設定手段は、
上記同期信号が第１の電位レベルのときに導通し、上記第２の電位レベルのときに非導通状態に保持される第９および第１０のスイッチング素子と、
上記データ入力信号が第１の電位レベルのときに導通し、上記第２の電位レベルのときに非導通状態に保持される第１１および第１２のスイッチング素子と、
上記データ入力信号の反転信号が第１の電位レベルのときに導通し、上記第２の電位レベルのときに非導通状態に保持される第１３および第１４のスイッチング素子と、
上記第２段ラッチの第１のノードが第１の電位レベルのときに導通し、上記第２の電位レベルのときに非導通状態に保持される第１５および第１６のスイッチング素子と、
上記第２段ラッチの第２のノードが第１の電位レベルのときに導通し、上記第２の電位レベルのときに非導通状態に保持される第１７および第１８のスイッチング素子と、
上記データ入力信号が第２の電位レベルのときに導通し、上記第１の電位レベルのときに非導通状態に保持される第１９のスイッチング素子と、
上記データ入力信号の反転信号が第２の電位レベルのときに導通し、上記第１の電位レベルのときに非導通状態に保持される第２０のスイッチング素子と、
上記第２段ラッチの第１のノードが第２の電位レベルのときに導通し、上記第１の電位レベルのときに非導通状態に保持される第２１のスイッチング素子と、
上記第２段ラッチの第２のノードが第２の電位レベルのときに導通し、上記第１の電位レベルのときに非導通状態に保持される第２２のスイッチング素子と、を有し、
上記第１の出力ノードに上記第９のスイッチング素子が接続され、当該第９のスイッチング素子と上記第２の電位源との間に上記第１１および第１７のスイッチング素子が直列に接続され、上記第１３および第１５のスイッチング素子が上記第９のスイッチング素子と上記第２の電位源との間に上記第１１および第１７のスイッチング素子に対して並列に接続され、上記第１の出力ノードと基準電位との間に上記第１９および第２１のスイッチング素子が直列に接続され、
上記第２の出力ノードに上記第１０のスイッチング素子が接続され、当該第１０のスイッチング素子と上記第２の電位源との間に上記第１４および第１６のスイッチング素子が直列に接続され、上記第１２および第１８のスイッチング素子が上記第１０のスイッチング素子と上記第２の電位源との間に上記第１４および第１６のスイッチング素子に対して並列に接続され、上記第２の出力ノードと基準電位との間に上記第２０および第２２のスイッチング素子が直列に接続されている
請求項５記載のフリップフロップ。
【請求項７】
上記第３のスイッチング手段が上記第１の出力ノードと上記第１の中間ノードとの間に接続され、上記第５のスイッチング手段が上記第１の中間ノードと上記第２の中間ノードとの間に接続、上記第７のスイッチング手段が上記第２の中間ノードと上記基準電位との間に接続され、
上記第４のスイッチング手段が上記第２の出力ノードと上記第３の中間ノードとの間に接続され、上記第６のスイッチング手段が上記第３の中間ノードと上記第４の中間ノードとの間に接続、上記第８のスイッチング手段が上記第４の中間ノードと上記基準電位との間に接続され、
上記第１段ラッチは、さらに、
上記第２の出力ノードが第２の電位レベルのときに導通して上記第１の中間ノードを上記基準電位に接続し、第１の電位レベルのときに非導通状態に保持される第９のスイッチング手段と、
上記第１の出力ノードが第２の電位レベルのときに導通して上記第３の中間ノードを上記基準電位に接続し、第１の電位レベルのときに非導通状態に保持される第１０のスイッチング手段と、を有する
請求項５記載のフリップフロップ。
【請求項８】
上記第２段ラッチは、上記第１段ラッチによるラッチすべきデータ信号をラッチ処理に並行して出力する回路を含む
請求項７記載のフリップフロップ。
【請求項９】
上記第２段ラッチは、第１段ラッチの出力信号レベルが変化し、当該第２段ラッチに相反する信号が保持されている場合、上記第１段ラッチの出力信号変化と同時に、当該第２段ラッチに保持されている相反信号を無効化し、最終出力信号に伝達する回路を含む
請求項８記載のフリップフロップ。
【請求項１０】
上記第３のスイッチング手段が上記第１の出力ノードと上記第１の中間ノードとの間に接続され、上記第７のスイッチング手段が上記第１の中間ノードと上記第２の中間ノードとの間に接続、上記第５のスイッチング手段が上記第２の中間ノードと上記基準電位との間に接続され、
上記第４のスイッチング手段が上記第２の出力ノードと上記第３の中間ノードとの間に接続され、上記第８のスイッチング手段が上記第３の中間ノードと上記第４の中間ノードとの間に接続、上記第６のスイッチング手段が上記第４の中間ノードと上記基準電位との間に接続され、
上記第１段ラッチは、さらに、
上記第２の出力ノードが第２の電位レベルのときに導通して上記第２の中間ノードを上記基準電位に接続し、第１の電位レベルのときに非導通状態に保持される第９のスイッチング手段と、
上記第１の出力ノードが第２の電位レベルのときに導通して上記第４の中間ノードを上記基準電位に接続し、第１の電位レベルのときに非導通状態に保持される第１０のスイッチング手段と、を有する
請求項５記載のフリップフロップ。
【請求項１１】
上記第２段ラッチは、上記第１段ラッチによるラッチすべきデータ信号をラッチ処理に並行して出力する回路を含む
請求項１０記載のフリップフロップ。
【請求項１２】
上記第２段ラッチは、第１段ラッチの出力信号レベルが変化し、当該第２段ラッチに相反する信号が保持されている場合、上記第１段ラッチの出力信号変化と同時に、当該第２段ラッチに保持されている相反信号を無効化し、最終出力信号に伝達する回路を含む
請求項１１記載のフリップフロップ。
【請求項１３】
上記第３のスイッチング手段が上記第１の出力ノードと上記第１の中間ノードとの間に接続され、上記第７のスイッチング手段が上記第１の中間ノードと上記第２の中間ノードとの間に接続、上記第５のスイッチング手段が上記第２の中間ノードと上記基準電位との間に接続され、
上記第４のスイッチング手段が上記第２の出力ノードと上記第３の中間ノードとの間に接続され、上記第８のスイッチング手段が上記第３の中間ノードと上記第４の中間ノードとの間に接続、上記第６のスイッチング手段が上記第４の中間ノードと上記基準電位との間に接続され、
上記第１段ラッチは、さらに、
上記第２の出力ノードが第２の電位レベルのときに導通して上記第１の中間ノードを上記基準電位に接続し、第１の電位レベルのときに非導通状態に保持される第９のスイッチング手段と、
上記第１の出力ノードが第２の電位レベルのときに導通して上記第３の中間ノードを上記基準電位に接続し、第１の電位レベルのときに非導通状態に保持される第１０のスイッチング手段と、を有する
請求項５記載のフリップフロップ。
【請求項１４】
上記第２段ラッチは、上記第１段ラッチによるラッチすべきデータ信号をラッチ処理に並行して出力する回路を含む
請求項１３記載のフリップフロップ。
【請求項１５】
上記第２段ラッチは、第１段ラッチの出力信号レベルが変化し、当該第２段ラッチに相反する信号が保持されている場合、上記第１段ラッチの出力信号変化と同時に、当該第２段ラッチに保持されている相反信号を無効化し、最終出力信号に伝達する回路を含む
請求項１４記載のフリップフロップ。
【請求項１６】
上記第３のスイッチング手段が上記第１の出力ノードと上記第１の中間ノードとの間に接続され、上記第７のスイッチング手段が上記第１の中間ノードと上記第２の中間ノードとの間に接続、上記第５のスイッチング手段が上記第２の中間ノードと上記基準電位との間に接続され、
上記第４のスイッチング手段が上記第２の出力ノードと上記第３の中間ノードとの間に接続され、上記第８のスイッチング手段が上記第３の中間ノードと上記第４の中間ノードとの間に接続、上記第６のスイッチング手段が上記第４の中間ノードと上記基準電位との間に接続され、
上記第１段ラッチは、さらに、
上記第２の出力ノードが第２の電位レベルのときに導通して上記第２の中間ノードと上記第４の中間ノードとを接続し、第１の電位レベルのときに非導通状態に保持される第９のスイッチング手段と、
上記第１の出力ノードが第２の電位レベルのときに導通して上記第２の中間ノードと上記第４の中間ノードとを接続し、第１の電位レベルのときに非導通状態に保持される第１０のスイッチング手段と、を有する
請求項５記載のフリップフロップ。
【請求項１７】
上記第２段ラッチは、上記第１段ラッチによるラッチすべきデータ信号をラッチ処理に並行して出力する回路を含む
請求項１６記載のフリップフロップ。
【請求項１８】
上記第２段ラッチは、第１段ラッチの出力信号レベルが変化し、当該第２段ラッチに相反する信号が保持されている場合、上記第１段ラッチの出力信号変化と同時に、当該第２段ラッチに保持されている相反信号を無効化し、最終出力信号に伝達する回路を含む
請求項１７記載のフリップフロップ。
【請求項１９】
上記第３のスイッチング手段が上記第１の出力ノードと上記第１の中間ノードとの間に接続され、上記第７のスイッチング手段が上記第１の中間ノードと上記第２の中間ノードとの間に接続、上記第５のスイッチング手段が上記第２の中間ノードと上記基準電位との間に接続され、
上記第４のスイッチング手段が上記第２の出力ノードと上記第３の中間ノードとの間に接続され、上記第８のスイッチング手段が上記第３の中間ノードと上記第４の中間ノードとの間に接続、上記第６のスイッチング手段が上記第４の中間ノードと上記基準電位との間に接続され、
上記第１段ラッチは、さらに、
抵抗成分を含み、上記第２の中間ノードと上記第４の中間ノードとを接続する接続手段を、有する
請求項５記載のフリップフロップ。
【請求項２０】
上記第２段ラッチは、上記第１段ラッチによるラッチすべきデータ信号をラッチ処理に並行して出力する回路を含む
請求項１９記載のフリップフロップ。
【請求項２１】
上記第２段ラッチは、第１段ラッチの出力信号レベルが変化し、当該第２段ラッチに相反する信号が保持されている場合、上記第１段ラッチの出力信号変化と同時に、当該第２段ラッチに保持されている相反信号を無効化し、最終出力信号に伝達する回路を含む
請求項２０記載のフリップフロップ。
【請求項２２】
上記第５のスイッチング手段が上記第１の出力ノードと上記第１の中間ノードとの間に接続され、上記第３のスイッチング手段が上記第１の中間ノードと上記第２の中間ノードとの間に接続、上記第７のスイッチング手段が上記第２の中間ノードと上記基準電位との間に接続され、
上記第６のスイッチング手段が上記第２の出力ノードと上記第３の中間ノードとの間に接続され、上記第４のスイッチング手段が上記第３の中間ノードと上記第４の中間ノードとの間に接続、上記第８のスイッチング手段が上記第４の中間ノードと上記基準電位との間に接続され、
上記第１段ラッチは、さらに、
上記第２の出力ノードが第２の電位レベルのときに導通して上記第１の出力ノードと上記第１の中間ノードとを接続し、第１の電位レベルのときに非導通状態に保持される第９のスイッチング手段と、
上記第１の出力ノードが第２の電位レベルのときに導通して上記第２の出力ノードと上記第３の中間ノードとを接続し、第１の電位レベルのときに非導通状態に保持される第１０のスイッチング手段と、を有する
請求項５記載のフリップフロップ。
【請求項２３】
上記第２段ラッチは、上記第１段ラッチによるラッチすべきデータ信号をラッチ処理に並行して出力する回路を含む
請求項２２記載のフリップフロップ。
【請求項２４】
上記第２段ラッチは、第１段ラッチの出力信号レベルが変化し、当該第２段ラッチに相反する信号が保持されている場合、上記第１段ラッチの出力信号変化と同時に、当該第２段ラッチに保持されている相反信号を無効化し、最終出力信号に伝達する回路を含む
請求項２３記載のフリップフロップ。
【請求項２５】
上記第５のスイッチング手段が上記第１の出力ノードと上記第１の中間ノードとの間に接続され、上記第３のスイッチング手段が上記第１の中間ノードと上記第２の中間ノードとの間に接続、上記第７のスイッチング手段が上記第２の中間ノードと上記基準電位との間に接続され、
上記第６のスイッチング手段が上記第２の出力ノードと上記第３の中間ノードとの間に接続され、上記第４のスイッチング手段が上記第３の中間ノードと上記第４の中間ノードとの間に接続、上記第８のスイッチング手段が上記第４の中間ノードと上記基準電位との間に接続され、
上記第１段ラッチは、さらに、
抵抗成分を含み、上記第２の中間ノードと上記第４の中間ノードとを接続する接続手段を、有する
請求項５記載のフリップフロップ。
【請求項２６】
上記第２段ラッチは、上記第１段ラッチによるラッチすべきデータ信号をラッチ処理に並行して出力する回路を含む
請求項２５記載のフリップフロップ。
【請求項２７】
上記第２段ラッチは、第１段ラッチの出力信号レベルが変化し、当該第２段ラッチに相反する信号が保持されている場合、上記第１段ラッチの出力信号変化と同時に、当該第２段ラッチに保持されている相反信号を無効化し、最終出力信号に伝達する回路を含む
請求項２６記載のフリップフロップ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、フリップフロップに係り、特に、センスアンプを用いたフリップフロップの改良に関するものである。
【０００２】
【従来の技術】
最近のＬＳＩはＧＨｚレベルの高速動作や低消費電力動作、またはその両方が要求される。それらＬＳＩにおいて、フリップフロップ回路は、スキャン（ｓｃａｎ）モードのためだけでなく、高速化のためのパイプライン制御にも広く用いられている。
そして、フリップフロップはＬＳＩの動作周波数、消費電力を決定する重要な要素の一つとなっている。
【０００３】
ところが、高速動作においては、フリップフロップ回路で消費される時間、具体的にはセットアップタイム（ｓｅｔ  ｕｐ  ｔｉｍｅ）とバリッドディレイ（ｖａｌｉｄ  ｄｅｌａｙ）の１クロックサイクルに対する割合が非常に大きく、高速化への大きな障害となっている。また、低消費電力動作においては、フリップフロップ回路はシステムクロック等のクロック信号（同期信号）で動作し、クロック信号系での消費電力はＬＳＩ全体の消費電力に対して割合が非常に大きく、低消費化への障害となっている。
【０００４】
そこで、現在に至るまでフリップフロップを高速化し、低消費電力化する様々な手法が提案され続けてきた。
この高速動作フリップフロップとして、近年になって発表されたＤ型フリップフロップに”Ｓｅｎｓｅ  Ａｍｐｌｉｆｉｅｒ−Ｂａｓｅｄ  Ｆｌｉｐ−ｆｌｏｐ”（たとえば、非特許文献１）。
以下、このＤ型フリップフロップを「センスアンプ式Ｄ型フリップフロップ（ＳＡＦＦ）」と呼ぶ。
【０００５】
このセンスアンプ式Ｄ型フリップフロップでは、第１段ラッチ（マスタ側ラッチ）にインバータループを応用した差動センスアンプを搭載し、第２段ラッチ（スレイブ側ラッチ）にはＲＳラッチを搭載し、これを組み合わせてＤ型フリップフロップを実現している。
【０００６】
図４２は、従来のセンスアンプ式Ｄ型フリップフロップの一構成例を示す回路図である。
このセンスアンプ式Ｄ型フリップフロップ１は、図４２に示すように、第１段ラッチ（マスタ側ラッチ）２と第２段ラッチ（スレイブ側ラッチ）３とが縦続接続されて構成されている。
【０００７】
第１段ラッチ２は、ｐチャネルＭＯＳ（ＰＭＯＳ）トランジスタＰＴ２１〜ＰＴ２４、およびｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタＮＴ２１〜ＮＴ２６、を有している。
【０００８】
ＰＭＯＳトランジスタＰＴ２１〜ＰＴ２４のソースが電源電圧ＶＤＤの供給ラインに接続されている。
ＰＭＯＳトランジスタＰＴ２１，ＰＴ２２のドレインがＮＭＯＳトランジスタＮＴ２１のドレインに接続され、その接続点により出力ノードＨ１が構成されている。そして、出力ノードＨ１がＰＭＯＳトランジスタＰＴ２３のゲートおよびＮＭＯＳトランジスタＮＴ２２のゲートに接続されている。
ＰＭＯＳトランジスタＰＴ２３，ＰＴ２４のドレインがＮＭＯＳトランジスタＮＴ２２のドレインに接続され、その接続点により出力ノードＨ２が構成されている。そして、出力ノードＨ２がＰＭＯＳトランジスタＰＴ２２のゲートおよびＮＭＯＳトランジスタＮＴ２１のゲートに接続されている。
そして、ＰＭＯＳトランジスタＰＴ２１およびＰＴ２４のゲートがクロック信号（同期信号）ＣＫの入力ラインに接続されている。
【０００９】
ＮＭＯＳトランジスタＮＴ２１のソースはＮＭＯＳトランジスタＮＴ２３のドレインに接続され、その接続点により中間ノードＦ１が構成されている。ＮＭＯＳトランジスタＮＴ２２のソースはＮＭＯＳトランジスタＮＴ２４のドレインに接続され、その接続点により中間ノードＦ２が構成されている。
ＮＭＯＳトランジスタＮＴ２３およびＮＭＯＳトランジスタＮＴ２４のソース同士が接続され、その接続点により中間ノードＧ１が構成されている。この中間ノードＧ１がＮＭＯＳトランジスタＮＴ２５のドレインに接続され、ＮＭＯＳトランジスタＮＴ２５のソースが接地電位ＧＮＤに接続されている。
そして、ノードＦ１とＦ２にＮＭＯＳトランジスタＮＴ２６のソース、ドレインがそれぞれ接続されている。
ＮＭＯＳトランジスタＮＴ２３のゲートはデータ入力信号Ｄの供給ラインに接続され、ＮＭＯＳトランジスタＮＴ２４のゲートはデータ入力信号Ｄの反転信号Ｄｂの供給ラインに接続されている。ＮＭＯＳトランジスタＮＴ２５のゲートはクロック信号ＣＫの供給ラインに接続され、ＮＭＯＳトランジスタＮＴ２６のゲートは電源電圧ＶＤＤの供給ラインに接続されている。
【００１０】
また、第２段ラッチ３は、２入力ＮＡＮＤゲートＮＡ３１，ＮＡ３２により構成されている。
ＮＡＮＤゲートＮＡ３１の第１入力端子が第１段ラッチ２の出力ノードＨ１に接続され、第２入力端子がＮＡＮＤゲートＮＡ３２の出力端子に接続されている。
ＮＡＮＤゲートＮＡ３２の第１入力端子が第１段ラッチ２のノードＨ２に接続され、第２入力端子がＮＡＭＤゲートＮＡ３１の出力端子に接続されている。
そして、第２段ラッチ３は、ＮＡＮＤゲートＮＡ３１からデータＱを出力し、ＮＡＮＤゲートＮＡ３２から反転データＱｂを出力する。
【００１１】
次に、従来のセンスアンプ式Ｄ型フリップフロップ１の動作について、図４３のタイミングチャートに関連付けて説明する。
【００１２】
このフリップフロップ１は、クロック信号ＣＫの立ち上がりエッジに同期してデータ入力信号Ｄの値を取り込み、データＱおよび反転データＱｂを出力する。その値はクロック信号ＣＫの１周期間保持される。
【００１３】
クロック信号ＣＫがローレベル（論理０レベル）の期間において、ＰＭＯＳトランジスタＰＴ２１，ＰＴ２４がオンになり、ＮＭＯＳトランジスタＮＴ２５はカットオフになる。
【００１４】
クロック信号ＣＫがローレベルの期間においては、ＰＭＯＳトランジスタＰＴ２１，ＰＴ２４は等価的に抵抗として振る舞い、これらを通してノードＨ１、Ｈ２は、図４３（Ａ），（Ｃ），（Ｅ）に示すように、完全な論理１の電位（ハイレベル）にプリチャージされる。
そして、ＰＭＯＳトランジスタＰＴ２２，ＰＴ２３は、カットオフになる。ＮＭＯＳトランジスタＮＴ２１，ＮＴ２２はゲート端子とドレイン端子が同電位になるため等価的にダイオードとして振る舞う。
したがって、電源電圧をＶＤＤ〔Ｖ〕、ＮＭＯＳトランジスタのしきい値をＶｔｎとすれば、このときのノードＦ１，Ｆ２の電位は、図４３（Ｄ）および（Ｆ）に示すように、（ＶＤＤ−Ｖｔｎ）〔Ｖ〕になると見積もることができる。すなわち、出力ノードＨ１，Ｈ２側から中間ノードＦ１，Ｆ２に対して電荷が流れる。
【００１５】
上述したように、クロック信号ＣＫがローレベルのときは、第１段ラッチ２の出力ノードＨ１、Ｈ２は共に論理１のハイレベルであり、これは第２段ラッチ３のＮＡＮＤ−ＲＳラッチを保持モードとして動作させる。
【００１６】
クロック信号ＣＫがハイレベルになると、ＰＭＯＳトランジスタＰＴ２１，ＰＴ２４がカットオフになり、ＮＭＯＳトランジスタＮＴ２５がオンになり、センスアンプが作動する。
データ入力信号Ｄとその反転信号Ｄｄの状態によって、ＮＭＯＳトランジスタＮＴ２３およびＮＭＯＳトランジスタＮＴ２４のいずれか一つのがカットオフになっている。
したがって、中間ノードＦ１、Ｆ２が接地に対して持つそれぞれの導通抵抗に差が生じる。
【００１７】
たとえば、ＮＭＯＳトランジスタＮＴ２４がカットオフしていると仮定すると、中間ノードＦ１が接地に対して持つ導通抵抗はＮＭＯＳトランジスタＮＴ２３とＮＭＯＳトランジスタＮＴ２５の抵抗値の和であるのに対し、中間ノードＦ２の場合には、ＮＭＯＳトランジスタＮＴ２６とＮＭＯＳトランジスタＮＴ２３とＮＭＯＳトランジスタＮＴ２５の抵抗値の和になる。
このような導通抵抗の差は、出力ノードＨ１，Ｈ２上の電荷の放電速度に現れる。先の例では、ノードＦ１が接地に対して持つ導通抵抗の方が小さいため、ノードＨ１の電荷がより素早く放電される。このとき、ノードＨ２上の電荷も放電される。
しかし、出力ノードＨ１の電位が下がることによってＰＭＯＳトランジスタＰＴ２３がオン、ＮＭＯＳトランジスタＮＴ２２がカットオフになり、下がりかけたノードＨ２の電位は上昇し、再び完全な論理１の電位を得る。
【００１８】
このようにして、ＰＭＯＳトランジスタＰＴ２２，ＰＴ２３、およびＮＭＯＳトランジスタＮＴ２１，ＮＴ２２から構成されるインバータループに定常状態が確立される。
この後、データ入力信号Ｄおよびその反転信号Ｄｄが変化して、カットオフになるトランジスタがＮＭＯＳトランジスタＮＴ２４からＮＭＯＳトランジスタＮＴ２３に変化したとしても、この定常状態は壊されることがない。
なぜなら、ＮＭＯＳトランジスタＮＴ２３、ＮＴ２４のいずれか一つは常にオンになっていて、ＮＭＯＳトランジスタＮＴ２６を介することによって、中間ノードＦ１，Ｆ２の双方が常に接地へ至る経路を持つが故に、インバータループは常に接地に接続されるからである。
【００１９】
このようにして、図４３（Ａ），（Ｃ），（Ｅ）に示すように、クロック信号がハイレベルの期間において第１段ラッチ２の出力ノードＨ、Ｈ２のどちらか一つが論理０になる。
これを受けて、第２段ラッチ３のＲＳラッチは、セットあるいはリセットされ、入力データに応じた値が出力Ｑ，Ｑｄに現れる。
【００２０】
【非特許文献１】
Ｊ．Ｍｏｎｔａｎａｒｏ，ｅｔ  ａｌ．，”Ａ  １６０ＭＨｚ  ３２ｂ  ０．５Ｗ  ＣＭＯＳ  ＲｌＳＣ  Ｍｉｃｒｏｐｒｏｃｅｓｓｏｒ，”ＩＳＳＣＣ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ，ｐｐ．２１４−２１５，Ｆｅｂ．，１９９６．
【００２１】
【発明が解決しようとする課題】
ところが、前述のセンスアンプ式Ｄ型フリップフロップ１は、データパス回路のような相補入力、相補出力の回路構成において最大限の利点が活かせるが、ＡＳＩＣのようなランダムロジック回路には適さない。
回路手法全てを考慮した場合、前述のセンスアンプ式Ｄ型フリップフロップ１には次のような課題がある。
【００２２】
第１に入力で、データ入力信号Ｄまたはその反転信号Ｄｂの片方のみの信号入力とすれば、センスアンプ式Ｄ型フリップフロップ１は、高速動作可能な最大の要因であるセットアップタイムが短いという利点が損なわれる。
【００２３】
次に出力で、図４２において、出力ＱおよびＱｂは互いのＮＡＮＤゲートＮＡ３１，ＮＡ３２の入力と接続されているが、出力信号配線がクロストーク等の影響を受けた場合、値が変化しそのまま保持されてしまう恐れがある。
これを解消するためには、図４４に示すように、ＮＡＮＤゲートＮＡ３１，ＮＡ３２の出力側にインバータＩＮＶ３１，ＩＮＶ３２を設けることが考えられるが、単にインバータを設けただけでは、バリッドディレイが長くなる。
【００２４】
最後に、第１段ラッチ２の各ノードにおける電荷の充放電である。図４２の各ノードＨ１，Ｈ２，Ｆ１，Ｆ２，Ｇ１においては、データ入力信号Ｄおよびその反転信号Ｄｂの論理レベルの変化に関係なく、毎クロック電荷の充電が行われる。
たとえば、データ入力信号Ｄがハイレベルの場合は、Ｈ１，Ｆ１，Ｆ２，Ｇ１の各ノードの電荷が放電され、反転信号Ｆｂがハイレベルの場合は、Ｈ２，Ｆ１，Ｆ２，Ｇ１の各ノードの電荷が放電される。
電荷の充電時間がセットアップタイムを、放電時間がバリッドディレイを左右する要因のひとつであるし、クロック信号による消費電力増加の要因のひとつでもある。
以上の理由から、前述したセンスアンプ式Ｄ型フリップフロップ１は回路設計手法に依存し、高速動作の利点を失う。
【００２５】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、回路設計手法に依存することなく、消費電力の削減を図れ、高速動作を実現できるフリップフロップを提供することにある。
【００２６】
【課題を解決するための手段】
上記目的を達成するため、本発明の第１の観点は、第１および第２の電位レベルをとる同期信号が第２の電位レベルのときに入力されるデータの取り込みを行う第１段ラッチと、上記第１段ラッチのラッチデータをラッチする第２段ラッチとを含むフリップフロップであって、上記第１段ラッチは、第１の出力ノードと、第２の出力ノードと、第１の中間ノードと、第２の中間ノードと、第３の中間ノードと、上記同期信号が第１の電位レベルのときに上記第１の出力ノードおよび上記第２の出力ノードに電荷を充電して第２の電位レベルに設定可能なプリ設定手段と、上記第２の出力ノードが第１の電位レベルのときに導通して上記第１の出力ノードを第２の電位源に接続し、第２の電位レベルのときに非導通状態に保持される第１のスイッチング手段と、上記第１の出力ノードが第１の電位レベルのときに導通して上記第２の出力ノードを第２の電位源に接続し、第２の電位レベルのときに非導通状態に保持される第２のスイッチング手段と、上記第１の出力ノードと上記第１の中間ノードとの間に接続され、上記第２の出力ノードが第１の電位レベルのときに非導通状態に保持され、第２の電位レベルのときに導通する第３のスイッチング手段と、上記第２の出力ノードと上記第２の中間ノードとの間に接続され、上記第１の出力ノードが第１の電位レベルのときに非導通状態に保持され、第２の電位レベルのときに導通する第４のスイッチング手段と、上記第１の中間ノードと上記第３の中間ノードとの間に接続され、データ入力信号が第１の電位レベルのときに非導通状態に保持され、第２の電位レベルのときに導通する第５のスイッチング手段と、上記第２の中間ノードと上記第３の中間ノードとの間に接続され、データ入力信号の反転信号が第１の電位レベルのときに非導通状態に保持され、第２の電位レベルのときに導通する第６のスイッチング手段と、上記第３の中間ノードと基準電位との間に接続され、上記同期信号が第１の電位レベルのときに非導通状態に保持され、第２の電位レベルのときに導通する第７のスイッチング手段と、抵抗成分を含み、上記第１の中間ノードと上記第２の中間ノードを接続する接続手段と、を有し、上記プリ設定手段は、入力される上記データ入力信号および反転信号のレベルが変化しない場合には、上記同期信号が第１の電位レベルであっても、上記第１の出力ノードおよび上記第２の出力ノードへの電荷の充電を行わない。
【００２７】
好適には、上記第２段ラッチは、上記第１の電位レベルと上記第２の電位レベルを相補的にとる正転データと反転データを第１のノードおよび第２のノードに保持し、上記プリ設定手段は、上記同期信号が第１の電位レベルのときに導通し、上記第２の電位レベルのときに非導通状態に保持される第８および第９のスイッチング素子と、上記データ入力信号が第１の電位レベルのときに導通し、上記第２の電位レベルのときに非導通状態に保持される第１０および第１１のスイッチング素子と、上記データ入力信号の反転信号が第１の電位レベルのときに導通し、上記第２の電位レベルのときに非導通状態に保持される第１２および第１３のスイッチング素子と、上記第２段ラッチの第１のノードが第１の電位レベルのときに導通し、上記第２の電位レベルのときに非導通状態に保持される第１４および第１５のスイッチング素子と、上記第２段ラッチの第２のノードが第１の電位レベルのときに導通し、上記第２の電位レベルのときに非導通状態に保持される第１６および第１７のスイッチング素子と、上記データ入力信号が第２の電位レベルのときに導通し、上記第１の電位レベルのときに非導通状態に保持される第１８のスイッチング素子と、上記データ入力信号の反転信号が第２の電位レベルのときに導通し、上記第１の電位レベルのときに非導通状態に保持される第１９のスイッチング素子と、上記第２段ラッチの第１のノードが第２の電位レベルのときに導通し、上記第１の電位レベルのときに非導通状態に保持される第２０のスイッチング素子と、上記第２段ラッチの第２のノードが第２の電位レベルのときに導通し、上記第１の電位レベルのときに非導通状態に保持される第２１のスイッチング素子と、を有し、上記第１の出力ノードに上記第８のスイッチング素子が接続され、当該第８のスイッチング素子と上記第２の電位源との間に上記第１０および第１６のスイッチング素子が直列に接続され、上記第１２および第１４のスイッチング素子が上記第８のスイッチング素子と上記第２の電位源との間に上記第１０および第１６のスイッチング素子に対して並列に接続され、上記第１の出力ノードと基準電位との間に上記第１８および第２０のスイッチング素子が直列に接続され、上記第２の出力ノードに上記第９のスイッチング素子が接続され、当該第９のスイッチング素子と上記第２の電位源との間に上記第１３および第１５のスイッチング素子が直列に接続され、上記第１１および第１７のスイッチング素子が上記第９のスイッチング素子と上記第２の電位源との間に上記第１３および第１５のスイッチング素子に対して並列に接続され、上記第２の出力ノードと基準電位との間に上記第１９および第２１のスイッチング素子が直列に接続されている。
【００２８】
本発明の第２の観点は、第１および第２の電位レベルをとる同期信号が第２の電位レベルのときに入力されるデータの取り込みを行う第１段ラッチと、上記第１段ラッチのラッチデータをラッチする第２段ラッチとを含むフリップフロップであって、上記第１段ラッチは、第１の出力ノードと、第２の出力ノードと、上記第１の出力ノードと基準電位間の第１の信号経路に当該基準電位に向かって順に形成される第１および第２の中間ノードと、上記第２の出力ノードと上記基準電位間の第２の信号経路に当該基準電位に向かって順に形成される第３および第４の中間ノードと、同期信号が第１の電位レベルのときに上記第１の出力ノードおよび上記第２の出力ノードを第２の電位レベルに設定するプリ設定手段と、上記第２の出力ノードが第１の電位レベルのときに導通して上記第１の出力ノードを第２の電位源に接続し、第２の電位レベルのときに非導通状態に保持される第１のスイッチング手段と、上記第１の出力ノードが第１の電位レベルのときに導通して上記第２の出力ノードを第２の電位源に接続し、第２の電位レベルのときに非導通状態に保持される第２のスイッチング手段と、上記同期信号が第１の電位レベルのときに非導通状態に保持され、第２の電位レベルのときに導通する第３および第４のスイッチング手段と、データ入力信号が第１の電位レベルのときに非導通状態に保持され、第２の電位レベルのときに導通する第５のスイッチング手段と、上記データ入力信号の反転信号が第１の電位レベルのときに非導通状態に保持され、第２の電位レベルのときに導通する第６のスイッチング手段と、上記第１の出力ノードが第１の電位レベルのときに非導通状態に保持され、第２の電位レベルのときに導通する第７のスイッチング手段と、上記第２の出力ノードが第１の電位レベルのときに非導通状態に保持され、第２の電位レベルのときに導通する第８のスイッチング手段と、を有し、上記第３、第５、および第７のスイッチング手段は、上記第１の信号経路に直列に接続され、少なくとも上記第３のスイッチング手段は、上記第１の出力ノードと上記第１の中間ノードとの間、または上記第１の中間ノードと上記第２の中間ノードとの間に接続され、上記第４、第６、および第８のスイッチング手段は、上記第２の信号経路に直列に接続され、少なくとも上記第４のスイッチング手段は、上記第２の出力ノードと上記第３の中間ノードとの間、または上記第３の中間ノードと上記第４の中間ノードとの間に接続され、上記プリ設定手段は、入力される上記データ入力信号および反転信号のレベルが変化しない場合には、上記同期信号が第１の電位レベルであっても、上記第１の出力ノードおよび上記第２の出力ノードへの電荷の充電を行わない。
【００２９】
本発明では、上記第３のスイッチング手段が上記第１の出力ノードと上記第１の中間ノードとの間に接続され、上記第５のスイッチング手段が上記第１の中間ノードと上記第２の中間ノードとの間に接続、上記第７のスイッチング手段が上記第２の中間ノードと上記基準電位との間に接続され、上記第４のスイッチング手段が上記第２の出力ノードと上記第３の中間ノードとの間に接続され、上記第６のスイッチング手段が上記第３の中間ノードと上記第４の中間ノードとの間に接続、上記第８のスイッチング手段が上記第４の中間ノードと上記基準電位との間に接続され、上記第１段ラッチは、さらに、上記第２の出力ノードが第２の電位レベルのときに導通して上記第１の中間ノードを上記基準電位に接続し、第１の電位レベルのときに非導通状態に保持される第９のスイッチング手段と、上記第１の出力ノードが第２の電位レベルのときに導通して上記第３の中間ノードを上記基準電位に接続し、第１の電位レベルのときに非導通状態に保持される第１０のスイッチング手段と、を有する。
【００３０】
また、本発明では、上記第３のスイッチング手段が上記第１の出力ノードと上記第１の中間ノードとの間に接続され、上記第７のスイッチング手段が上記第１の中間ノードと上記第２の中間ノードとの間に接続、上記第５のスイッチング手段が上記第２の中間ノードと上記基準電位との間に接続され、上記第４のスイッチング手段が上記第２の出力ノードと上記第３の中間ノードとの間に接続され、上記第８のスイッチング手段が上記第３の中間ノードと上記第４の中間ノードとの間に接続、上記第６のスイッチング手段が上記第４の中間ノードと上記基準電位との間に接続され、上記第１段ラッチは、さらに、上記第２の出力ノードが第２の電位レベルのときに導通して上記第２の中間ノードを上記基準電位に接続し、第１の電位レベルのときに非導通状態に保持される第９のスイッチング手段と、上記第１の出力ノードが第２の電位レベルのときに導通して上記第４の中間ノードを上記基準電位に接続し、第１の電位レベルのときに非導通状態に保持される第１０のスイッチング手段と、を有する。
【００３１】
また、本発明では、上記第３のスイッチング手段が上記第１の出力ノードと上記第１の中間ノードとの間に接続され、上記第７のスイッチング手段が上記第１の中間ノードと上記第２の中間ノードとの間に接続、上記第５のスイッチング手段が上記第２の中間ノードと上記基準電位との間に接続され、上記第４のスイッチング手段が上記第２の出力ノードと上記第３の中間ノードとの間に接続され、上記第８のスイッチング手段が上記第３の中間ノードと上記第４の中間ノードとの間に接続、上記第６のスイッチング手段が上記第４の中間ノードと上記基準電位との間に接続され、上記第１段ラッチは、さらに、上記第２の出力ノードが第２の電位レベルのときに導通して上記第１の中間ノードを上記基準電位に接続し、第１の電位レベルのときに非導通状態に保持される第９のスイッチング手段と、上記第１の出力ノードが第２の電位レベルのときに導通して上記第３の中間ノードを上記基準電位に接続し、第１の電位レベルのときに非導通状態に保持される第１０のスイッチング手段と、を有する。
【００３２】
また、本発明では、上記第３のスイッチング手段が上記第１の出力ノードと上記第１の中間ノードとの間に接続され、上記第７のスイッチング手段が上記第１の中間ノードと上記第２の中間ノードとの間に接続、上記第５のスイッチング手段が上記第２の中間ノードと上記基準電位との間に接続され、上記第４のスイッチング手段が上記第２の出力ノードと上記第３の中間ノードとの間に接続され、上記第８のスイッチング手段が上記第３の中間ノードと上記第４の中間ノードとの間に接続、上記第６のスイッチング手段が上記第４の中間ノードと上記基準電位との間に接続され、上記第１段ラッチは、さらに、上記第２の出力ノードが第２の電位レベルのときに導通して上記第２の中間ノードと上記第４の中間ノードとを接続し、第１の電位レベルのときに非導通状態に保持される第９のスイッチング手段と、上記第１の出力ノードが第２の電位レベルのときに導通して上記第２の中間ノードと上記第４の中間ノードとを接続し、第１の電位レベルのときに非導通状態に保持される第１０のスイッチング手段と、を有する。
【００３３】
また、本発明では、上記第３のスイッチング手段が上記第１の出力ノードと上記第１の中間ノードとの間に接続され、上記第７のスイッチング手段が上記第１の中間ノードと上記第２の中間ノードとの間に接続、上記第５のスイッチング手段が上記第２の中間ノードと上記基準電位との間に接続され、上記第４のスイッチング手段が上記第２の出力ノードと上記第３の中間ノードとの間に接続され、上記第８のスイッチング手段が上記第３の中間ノードと上記第４の中間ノードとの間に接続、上記第６のスイッチング手段が上記第４の中間ノードと上記基準電位との間に接続され、上記第１段ラッチは、さらに、抵抗成分を含み、上記第２の中間ノードと上記第４の中間ノードとを接続する接続手段を、有する。
【００３４】
また、本発明では、上記第５のスイッチング手段が上記第１の出力ノードと上記第１の中間ノードとの間に接続され、上記第３のスイッチング手段が上記第１の中間ノードと上記第２の中間ノードとの間に接続、上記第７のスイッチング手段が上記第２の中間ノードと上記基準電位との間に接続され、上記第６のスイッチング手段が上記第２の出力ノードと上記第３の中間ノードとの間に接続され、上記第４のスイッチング手段が上記第３の中間ノードと上記第４の中間ノードとの間に接続、上記第８のスイッチング手段が上記第４の中間ノードと上記基準電位との間に接続され、上記第１段ラッチは、さらに、上記第２の出力ノードが第２の電位レベルのときに導通して上記第１の出力ノードと上記第１の中間ノードとを接続し、第１の電位レベルのときに非導通状態に保持される第９のスイッチング手段と、上記第１の出力ノードが第２の電位レベルのときに導通して上記第２の出力ノードと上記第３の中間ノードとを接続し、第１の電位レベルのときに非導通状態に保持される第１０のスイッチング手段と、を有する。
【００３５】
また、本発明では、上記第５のスイッチング手段が上記第１の出力ノードと上記第１の中間ノードとの間に接続され、上記第３のスイッチング手段が上記第１の中間ノードと上記第２の中間ノードとの間に接続、上記第７のスイッチング手段が上記第２の中間ノードと上記基準電位との間に接続され、上記第６のスイッチング手段が上記第２の出力ノードと上記第３の中間ノードとの間に接続され、上記第４のスイッチング手段が上記第３の中間ノードと上記第４の中間ノードとの間に接続、上記第８のスイッチング手段が上記第４の中間ノードと上記基準電位との間に接続され、上記第１段ラッチは、さらに、抵抗成分を含み、上記第２の中間ノードと上記第４の中間ノードとを接続する接続手段を、有する。
【００３６】
好適には、上記第２段ラッチは、上記第１段ラッチによるラッチすべきデータ信号をラッチ処理に並行して出力する回路を含む。
【００３７】
好適には、上記第２段ラッチは、第１段ラッチの出力信号レベルが変化し、当該第２段ラッチに相反する信号が保持されている場合、上記第１段ラッチの出力信号変化と同時に、当該第２段ラッチに保持されている相反信号を無効化し、最終出力信号に伝達する回路を含む。
【００３８】
本発明によれば、たとえば同期信号が第１の電位レベルの期間において、第３および第４のスイッチング手段は非導通状態となる。
そして、入力されるデータ信号のレベルに変化がある場合、換言すれば、第２段ラッチ第１のノードのレベルとデータ入力信号のレベル、並びに第２段ラッチ第２のノードのレベルとデータ入力信号の反転信号のレベルが異なるとき、プリ設定手段により、同期信号が第１の電位レベルの期間において、第１および第２の出力ノードに対して電荷の充電が行われ、第１および第２の出力ノードが論理１の第２の電位レベルにプリチャージされる。
このとき、第３および第４のスイッチング手段は非導通状態となっていることから、第１の中間および第３の中間には電荷の充電は行われない。
一方、第１および第２のスイッチング素子を除く他のスイッチング素子スイッチング素子は。第１の出力ノードおよび第２の出力ノードがハイレベルのプリチャージされたことに伴い導通する。
その結果、データ入力信号、反転信号の状態に関係なく、第１よおび第２の中間ノードは各対応するスイッチング素子を通して電荷が放電されて第１の電位レベルとなる。
したがって、同期信号が第１の電位レベルの期間においては、電荷の充電は、第１の出力ノードおよび第２の出力ノードに対してのみ行われる。
次に、同期信号がハイレベルになると、プリ設定手段によるプリチャージが停止され、第３および第４のスイッチング手段は導通状態となる。
ここで、たとえばデータ入力信号Ｄが第２の電位レベルで第５のスイッチング素子に、その反転信号Ｄｂが第１の電位レベルで第６のスイッチング素子に供給されると、第５のスイッチング素子が導通する。このとき、第６のスイッチング素子は非導通状態のままである。
その結果、第１の信号経路は第１の出力ノードから接地電位ＧＮＤまで電気的に接続される。したがって、第１の出力ノードに充電された電荷は、各スイッチング素子を通して放電される。これにより、第１の出力ノードは第１の電位レベルとなり、第２段ラッチから所定レベルのデータが出力される。
【００３９】
そして、入力されるデータ信号のレベルに変化がない場合、換言すれば、第２段ラッチ第１のノードのレベルとデータ入力信号のレベル、並びに第２段ラッチ第２のノードのレベルとデータ入力信号の反転信号のレベルが同じであるときは、同期信号が第１の電位レベルの期間においても、プリ設定手段による第１および第２の出力ノードに対して電荷の充電が行われない。
【００４０】
【発明の実施の形態】
第１実施形態
図１は、本発明に係るセンスアンプ式Ｄ型フリップフロップの第１の実施形態を示す回路図である。
【００４１】
このセンスアンプ式Ｄ型フリップフロップ１０は、図１に示すように、第１段ラッチ１１と第２段ラッチ１２とが縦続接続されて構成されている。
なお、以下の説明では、第１の電位を接地電位（０Ｖ）レベル、第２の電位を電源電圧ＶＤＤレベルとする。
【００４２】
第１段ラッチ１１は、ＰＭＯＳトランジスタＰＴ１１１〜ＰＴ１２２、ＮＭＯＳトランジスタＮＴ１１１〜ＮＴ１２０、第１の出力ノードＨ１１１、第２の出力ノードＨ１１２、第１の中間ノードＦ１１１、第２の中間ノードＦ１１２、および第３の中間ノードＧ１１１を有している。
この場合、ＰＭＯＳトランジスタＰＴ１１２より第１のスイッチング素子が構成され、ＰＭＯＳトランジスタＰＴ１１３より第２のスイッチング素子が構成され、ＮＭＯＳトランジスタＮＴ１１１により第３のスイッチング素子が構成され、ＮＭＯＳトランジスタＮＴ１１２により第４のスイッチング素子が構成され、ＮＭＯＳトランジスタＮＴ１１３により第５のスイッチング手段が構成され、ＮＭＯＳトランジスタＮＴ１１４により第６のスイッチング手段が構成され、ＮＭＯＳトランジスタＮＴ１１５により第７のスイッチング手段が構成される。また、ＮＭＯＳトランジスタＮＴ１１６により接続手段が構成される。
【００４３】
また、ＰＭＯＳトランジスタＰＴ１１２，ＰＴ１１３、およびＮＭＯＳトランジスタＮＴ１１１〜ＮＴ１１６によりラッチ部１１１が構成されている。
また、ＰＭＯＳトランジスタＰＴ１１１，ＰＴ１１４〜ＰＴ１２２、およびＮＭＯＳトランジスタＮＴ１１７〜ＮＴ１２０にプリ設定部１１２が構成されている。
そして、ＰＭＯＳトランジスタＰＴ１１１により第８のスイッチング素子が構成され、ＰＭＯＳトランジスタＰＴ１１４により第９のスイッチング素子が構成され、ＰＭＯＳトランジスタＰＴ１１５により第１６のスイッチング素子が構成され、ＰＭＯＳトランジスタＰＴ１１６により第１５のスイッチング素子が構成され、ＰＭＯＳトランジスタＰＴ１１７により第１０のスイッチング素子が構成され、ＰＭＯＳトランジスタＰＴ１１８により第１３のスイッチング素子が構成され、ＰＭＯＳトランジスタＰＴ１１９により第１４のスイッチング素子が構成され、ＰＭＯＳトランジスタＰＴ１２０により第１７のスイッチング素子が構成され、ＰＭＯＳトランジスタＰＴ１２１により第１２のスイッチング素子が構成され、ＰＭＯＳトランジスタＰＴ１２２により第１１のスイッチング素子が構成され、ＮＭＯＳトランジスタＮＴ１１７により第１８のスイッチング素子が構成され、ＮＭＯＳトランジスタＮＴ１１８により第１９のスイッチング素子が構成され、ＮＭＯＳトランジスタＮＴ１１９により第２０のスイッチング素子が構成され、ＮＭＯＳトランジスタＮＴ１２０により第２１のスイッチング素子が構成されている。
【００４４】
ＰＭＯＳトランジスタＰＴ１１２，ＰＴ１１３、ＰＴ１１７、ＰＴ１１８、ＰＴ１２１、およびＰＴ１２２のソースが電源電圧ＶＤＤの供給ラインに接続されている。
ＰＭＯＳトランジスタＰＴ１１１，ＰＴ１１２のドレインがＮＭＯＳトランジスタＮＴ１１１およびＮＭＯＳトランジスタＮＴ１１７のドレインに接続され、その接続点により第１の出力ノードＨ１１１が構成されている。そして、第１の出力ノードＨ１１１がＰＭＯＳトランジスタＰＴ１１３のゲートおよびＮＭＯＳトランジスタＮＴ１１２のゲートに接続されている。
ＰＭＯＳトランジスタＰＴ１１３，ＰＴ１１４のドレインがＮＭＯＳトランジスタＮＴ１１２およびＮＭＯＳトランジスタＮＴ１１８のドレインに接続され、その接続点により第２の出力ノードＨ１１２が構成されている。そして、第２の出力ノードＨ１１２がＰＭＯＳトランジスタＰＴ１１２のゲートおよびＮＭＯＳトランジスタＮＴ１１１のゲートに接続されている。
そして、ＰＭＯＳトランジスタＰＴ１１１およびＰＴ１１４のゲートがクロック信号ＣＫの入力ラインに接続されている。
【００４５】
ラッチ部１１１において、ＮＭＯＳトランジスタＮＴ１１１のソースはＮＭＯＳトランジスタＮＴ１１３のドレインに接続され、その接続点により第１の中間ノードＦ１１１が構成されている。ＮＭＯＳトランジスタＮＴ１１２のソースはＮＭＯＳトランジスタＮＴ１１４のドレインに接続され、その接続点により第２の中間ノードＦ１１２が構成されている。
ＮＭＯＳトランジスタＮＴ１１３およびＮＭＯＳトランジスタＮＴ１１４のソース同士が接続され、その接続点により第３の中間ノードＧ１１１が構成されている。この第３の中間ノードＧ１１１がＮＭＯＳトランジスタＮＴ１１５のドレインに接続され、ＮＭＯＳトランジスタＮＴ１１５のソースが接地電位ＧＮＤに接続されている。
そして、第１の中間ノードＦ１１１と第２の中間ノードＦ１１２にＮＭＯＳトランジスタＮＴ１１６のソース、ドレインがそれぞれ接続されている。
ＮＭＯＳトランジスタＮＴ１１３のゲートはデータ入力信号Ｄの供給ラインに接続され、ＮＭＯＳトランジスタＮＴ１１４のゲートはデータ入力信号Ｄの反転信号Ｄｂの供給ラインに接続されている。ＮＭＯＳトランジスタＮＴ１１５のゲートはクロック信号ＣＫの供給ラインに接続され、ＮＭＯＳトランジスタ１Ｔ２１６のゲートは電源電圧ＶＤＤの供給ラインに接続されている。
【００４６】
プリ設定部１１２において、ＰＭＯＳトランジスタＰＴ１１１のソースがＰＭＯＳトランジスタＰＴ１１５，ＰＴ１１９のドレインに接続されている。ＰＭＯＳトランジスタＰＴ１１５のソースがＰＭＯＳトランジスタＰＴ１１７のドレインに接続され、ＰＭＯＳトランジスタＰＴ１１９のソースがＰＭＯＳトランジスタＰＴ１２１のドレインに接続されている。
ＮＭＯＳトランジスタＮＴ１１７のソースがＮＭＯＳトランジスタＮＴ１１９のソースに接続され、ＮＭＯＳトランジスタＮＴ１１９のソースが接地電位ＧＮＤに接続されている。
ＰＭＯＳトランジスタＰＴ１１４のソースがＰＭＯＳトランジスタＰＴ１１６，ＰＴ１２０のドレインに接続されている。ＰＭＯＳトランジスタＰＴ１１６のソースがＰＭＯＳトランジスタＰＴ１１８のドレインに接続され、ＰＭＯＳトランジスタＰＴ１２０のソースがＰＭＯＳトランジスタＰＴ１２２のドレインに接続されている。
ＮＭＯＳトランジスタＮＴ１１８のソースがＮＭＯＳトランジスタＮＴ１２０のソースに接続され、ＮＭＯＳトランジスタＮＴ１２０のソースが接地電位ＧＮＤに接続されている。
そして、ＰＭＯＳトランジスタＰＴ１１７，ＰＴ１２２、およびＮＭＯＳトランジスタＮＴ１１７のゲートがデータ入力信号Ｄの供給ラインに接続されている。ＰＭＯＳトランジスタＰＴ１１８，ＰＴ１２１、およびＮＭＯＳトランジスタＮＴ１１８のゲートがデータ入力信号Ｄの反転信号Ｄｂの供給ラインに接続されている。
ＰＭＯＳトランジスタＰＴ１１５，ＰＴ１２０、およびＮＭＯＳトランジスタＮＴ１２０のゲートが第２段ラッチ１２のＮＡＮＤゲートＮＡ１２２に出力端子（ノードＩ１２２：本実施形態では、反転データＱｂの出力ライン）に接続されている。また、ＰＭＯＳトランジスタＰＴ１１６，ＰＴ１１９、およびＮＭＯＳトランジスタＮＴ１１９のゲートが第２段ラッチ１２のＮＡＮＤゲートＮＡ１２１に出力端子（ノードＩ１２１：本実施形態では、データＱの出力ライン）に接続されている。
【００４７】
また、第２段ラッチ１２は、２入力ＮＡＮＤゲートＮＡ１２１および〜ＮＡ１２２により構成されている。
ＮＡＮＤゲートＮＡ１２１の第１入力端子が第１段ラッチ１１の第１の出力ノードＨ１１１に接続され、第２入力端子がＮＡＮＤゲートＮＡ１２２の出力端子（ノードＩ１２２）に接続されている。
ＮＡＮＤゲートＮＡ１２２の第１入力端子が第１段ラッチ１１の第２のノードＨ１１２に接続され、第２入力端子がＮＡＭＤゲートＮＡ１２１の出力端子（ノードＩ１２１）に接続されている。
【００４８】
次に、図１のセンスアンプ式Ｄ型フリップフロップ１０の動作について、図２のタイミングチャートに関連付けて説明する。以下の説明では、第１の電位レベル（接地電位）をローレベル、第２の電位レベル（電源電圧ＶＤＤレベル）ハイレベルとする。
【００４９】
このフリップフロップ１０は、クロック信号ＣＫの立ち上がりエッジに同期してデータ入力信号Ｄの値を取り込み、データＱおよび反転データＱｂを出力する。その値はクロック信号ＣＫの１周期間保持される。
【００５０】
ここでたとえば、第２段ラッチ１２による出力データＱがローレベルに保持され、出力反転データＱｂがハイレベルに保持されているものとする。
まず、このとき、たとえばデータ入力信号Ｄがハイレベル、その反転信号Ｄｂがローレベルで供給される、すなわち、正転側の入力データＤと反転側の入力データＤｂが出力データＱ、および、出力データＱｂの異なるレベル（レベルが不一致）で供給される場合の全体動作について説明する。
【００５１】
クロック信号（同期信号）ＣＫがローレベル（論理０レベル）の期間において、ＰＭＯＳトランジスタＰＴ１１１，ＰＴ１１４がオンになり、ＮＭＯＳトランジスタＮＴ１１５はカットオフになる。
また、出力データＱがローレベルに保持され、出力反転データＱｂがハイレベルに保持されていることから、ＰＭＯＳトランジスタＰＴ１１６，ＰＴ１１９、ＮＭＯＳトランジスタＮＴ１２０がオンになり、ＰＭＯＳトランジスタＰＴ１１５，ＰＴ１２０、ＮＭＯＳトランジスタＮＴ１１９がオフになる。
そして、データ入力信号Ｄがハイレベル、その反転信号Ｄｂがローレベルで供給されることから、ＰＭＯＳトランジスタＰＴ１１８，ＰＴ１２１、ＮＭＯＳトランジスタＮＴ１１７がオンになり、ＰＭＯＳトランジスタＰＴ１１７，ＰＴ１２２、ＮＭＯＳトランジスタＮＴ１１８がオフになる。
その結果、ＰＭＯＳトランジスタＰＴ１２１，ＰＴ１１９，ＰＴ１１１、並びに、ＰＴ１１８，ＰＴ１１６，ＰＴ１１４は等価的に抵抗として振る舞い、これらを通して第１の出力ノードＨ１１１および第２の出力ノードＨ１１２は電源電圧ＶＤＤの供給ライン（第２の電位源）に電気的に接続され、図２（Ａ），（Ｃ），（Ｅ）に示すように、完全な論理１の電位（ハイレベル）にプリチャージされる。
そして、ＰＭＯＳトランジスタＰＴ１１２，ＰＴ１１３は、カットオフになる。ＮＭＯＳトランジスタＮＴ１１１，ＮＴ１１２はゲート端子とドレイン端子が同電位になるため等価的にダイオードとして振る舞う。
したがって、電源電圧をＶＤＤ〔Ｖ〕、ＮＭＯＳトランジスタのしきい値をＶｔｈｎとすれば、このときの第１の中間ノードＦ１１１および第２の中間ノードＦ１１２の電位は、図２（Ｄ），（Ｆ）に示すように、（ＶＤＤ−Ｖｔｈｎ）〔Ｖ〕になると見積もることができる。
【００５２】
クロック信号ＣＫがハイレベルになると、ＰＭＯＳトランジスタＰＴ１１１，ＰＴ１１４がカットオフになり、ＮＭＯＳトランジスタＮＴ１１５がオンになり、ラッチ部（センスアンプ）１１１が作動する。
また、データ入力信号Ｄがハイレベル、その反転信号Ｄｄがローレベルにあることから、ＮＭＯＳトランジスタＮＴ１１３がオンになり、ＮＭＯＳトランジスタＮＴ２１４がカットオフになっている。
したがって、第１の中間ノードＦ１１１と第２の中間ノードＦ１１２が接地に対して持つそれぞれの導通抵抗に差が生じる。
【００５３】
この場合、ＮＭＯＳトランジスタＮＴ１１４がカットオフしていることから、第１の中間ノードＦ１１１が接地に対して持つ導通抵抗はＮＭＯＳトランジスタＮＴ１１３とＮＭＯＳトランジスタＮＴ１１５の抵抗値の和であるのに対し、第２の中間ノードＦ１１２の場合には、ＮＭＯＳトランジスタＮＴ１１６とＮＭＯＳトランジスタＮＴ１１３とＮＭＯＳトランジスタＮＴ１１５の抵抗値の和になる。
このような導通抵抗の差は、第１の出力ノードＨ１１１，第２の出力ノードＨ１１２上の電荷の放電速度に現れる。この場合、第１の中間ノードＦ１１１が接地に対して持つ導通抵抗の方が小さいため、図２（Ｃ）に示すように、第１の出力ノードＨ１１１の電荷がより素早く放電される。このとき、図２（Ｅ）に示すように、第２の出力ノードＨ１１２上の電荷も放電される。
しかし、第１の出力ノードＨ１１１の電位が下がることによってＰＭＯＳトランジスタＰＴ１１３がオン、ＮＭＯＳトランジスタＮＴ１１２がカットオフになり、下がりかけた第２の出力ノードＨ１１２の電位は上昇し、再び完全な論理１の電位を得る。
【００５４】
このようにして、ＰＭＯＳトランジスタＰＴ１１２，ＰＴ１１３、およびＮＭＯＳトランジスタＮＴ１１１，ＮＴ１１２から構成されるインバータループに定常状態が確立される。
この後、データ入力信号Ｄおよびその反転信号Ｄｄが変化して、カットオフになるトランジスタがＮＭＯＳトランジスタＮＴ１１４からＮＭＯＳトランジスタＮＴ１１３に変化したとしても、この定常状態は壊されることがない。
なぜなら、ＮＭＯＳトランジスタＮＴ１１３、ＮＴ１１４のいずれか一つは常にオンになっていて、ＮＭＯＳトランジスタＮＴ１１６を介することによって、中間ノードＦ１１１，Ｆ１１２の双方が常に接地へ至る経路を持つが故に、インバータループは常に接地に接続されるからである。
【００５５】
このようにして、図２（Ａ），（Ｃ），（Ｅ）に示すように、クロック信号ＣＫがハイレベルの期間において第１段ラッチ２１の第１の出力ノードＨ１１１がローレベル、第２の出力ノードＨ１１２がハイレベルとなる。
【００５６】
データ入力信号Ｄがハイレベル、その反転信号Ｄｂがローレベルであり、第１の出力ノードＨ１１１はローレベルとなることから、図２０（Ｈ）に示すように、速やかに第２段ラッチ１２のＮＡＮＤゲートＮＡ１１１よりハイレベルのデータＱが出力される。
また、ＮＡＮＤゲートＮＡ１１２の出力データＱｂがローレベルとなる。
【００５７】
以下では前提条件として、この第２段ラッチ１２による出力データＱがハイレベルに保持され、出力反転データＱｂがローレベルに保持されているものとする。
つまり、第１の出力ノードＨ１１１がローレベルで、第２の出力データＨ１１２がハイレベルであるものとして、第１〜第１０の状態に分けてプリ設定部１１２の動作を中心に説明する。
【００５８】
この条件下において、まず第１の状態として、クロック信号（同期信号）ＣＫがローレベル（論理０レベル）、データ入力信号Ｄがハイレベル、反転信号Ｄｂがローレベルのとき、各トランジスタは次のようになる。
すなわち、ＰＭＯＳトランジスタＰＴ１１１，ＰＴ１１４がオンになり、ＮＭＯＳトランジスタＮＴ１１５はカットオフになる。
また、出力データＱがハイレベルに保持され、出力反転データＱｂがローレベルに保持されていることから、ＰＭＯＳトランジスタＰＴ１１６，ＰＴ１１９、ＮＭＯＳトランジスタＮＴ１２０がオフになり、ＰＭＯＳトランジスタＰＴ１１５，ＰＴ１２０、ＮＭＯＳトランジスタＮＴ１１９がオンになる。
そして、データ入力信号Ｄがハイレベル、その反転信号Ｄｂがローレベルで供給されることから、ＰＭＯＳトランジスタＰＴ１１８，ＰＴ１２１、ＮＭＯＳトランジスタＮＴ１１７がオンに、ＰＭＯＳトランジスタＰＴ１１７，ＰＴ１２２、ＮＭＯＳトランジスタＮＴ１１８がオフに保持される。
【００５９】
したがって、ＰＭＯＳトランジスタＰＴ１１１，ＰＴ１１４がオンであるが、第１の出力ノーＨ１１１および第２の出力ノードＨ１１２は電源電圧ＶＤＤの供給ラインに非接続状態となり、第１の出力ノードＨ１１１および第２の出力ノードＨ１１２に対する電荷の電荷の充電は起こらない。
そして、ＮＭＯＳトランジスタＮＴ１１７，ＮＴ１９がオン状態にあることから、第１の出力ノードＨ１１１は接地電位ＧＮＤに電気的に接続され、電荷が放電され、ローレベルのままに保持される。
このときラッチ部１１１のＰＭＯＳトランジスタＰＴ１１３はオン状態にあり、第２の出力ノードＨ１１２はハイレベルとなるが、ＰＭＯＳトランジスタＰＴ１１４はオン、ＰＭＯＳトランジスタＰＴ１１６はオフ、ＰＭＯＳトランジスタＰＴ１１８はオン、ＰＭＯＳトランジスタＰＴ１２０がオン、ＰＭＯＳトランジスタＰＴ１２２はオフ、ＮＭＯＳトランジスタＮＴ１１８，ＮＴ１２０はオフの各状態にあることから、クロック信号ＣＫがローレベルの期間の電荷の充電は起こらず、ローレベルのドライブも存在しない。したがって、第２の出力ノードＨ１１２はＰＭＯＳトランジスタＰＴ１１３によりハイレベルに保持される。
この場合、第２段ラッチ１２の出力データＱおよびＱｂのレベルに変化は無い。
【００６０】
第１の状態から、クロック信号ＣＫがハイレベルに変化した第２の状態の場合、ＰＭＯＳトランジスタＰＴ１１１，ＰＴ１１４がオフになり、ＮＭＯＳトランジスタＮＴ１１５がオンになるだけで、各ノードのレベル変化はない。
【００６１】
第２の状態から、データ入力信号Ｄがローレベル、その反転信号Ｄｂがハイレベルに変化した第３の状態の場合、第１および第２の状態で第１の出力ノードＨ１１１はローレベル、ＰＭＯＳトランジスタＰＴ１１３はオン状態は、第２の出力ノードＨ１１２はハイレベル、ＮＭＯＳトランジスタＮＴ１１１はオン状態で相補的に安定している。
そして、第１の出力ノードＨ１１１をローレベルにドライブするパスが、ＮＭＯＳトランジスタＮＴ１１１→第１の中間ノードＦ１１１→ＮＭＯＳトランジスタＮＴ１１２→第３の中間ノードＧ１１１→ＮＭＯＳトランジスタ１１５から、ＮＭＯＳトランジスタＮＴ１１１→第１の中間ノードＦ１１１→ＮＭＯＳトランジスタＮＴ１１６→第２の中間ノードＦ１１２→ＮＭＯＳトランジスタＮＴ１１４→第３の中間ノードＧ１１１→ＮＭＯＳトランジスタ１１５へと変化しただけで、各ノードのレベル変化はない。
【００６２】
第３の状態から、クロック信号ＣＫがローレベルに変化した第４の状態の場合、ＰＭＯＳトランジスタＰＴ１１１がオン、ＰＭＯＳトランジスタＰＴ１１４がオン、ＮＭＯＳトランジスタＮＴ１１５がオフとなる。
このとき既に、ＰＭＯＳトランジスタＰＴ１１５はオン、ＰＭＯＳトランジスタＰＴ１１７はオン、ＰＭＯＳトランジスタＰＴ１２０はオン、ＰＭＯＳトランジスタＰＴ１２２はオン、ＮＭＯＳトランジスタＮＴ１１７はオフ、ＮＭＯＳトランジスタＮＴ１１９はオン、ＮＭＯＳトランジスタＮＴ１１８はオン、ＮＭＯＳトランジスタＮＴ１２０はオフの各状態であることから、クロック信号ＣＫがローレベルの期間の上述した電荷の充電が起こり、第１の出力ノードＨ１１１および第２の出力ノードＨ１１２は共にハイレベルとなる。
しかし、この場合、第２段ラッチ１２の出力データＱおよびＱｂのレベルに変化は無い。
【００６３】
第４の状態から、クロック信号ＣＫがハイレベルに変化した第５の状態の場合、ＰＭＯＳトランジスタＰＴ１１１がオフ、ＰＭＯＳトランジスタＰＴ１１４がオフ、ＮＭＯＳトランジスタＮＴ１１５がオンとなり、ＮＭＯＳトランジスタＮＴ１１２→第２の中間ノードＦ１１２→ＮＭＯＳトランジスタＮＴ１１４→第３の中間ノードＧ１１１→ＮＭＯＳトランジスタＮＴ１１５のパスで第２の出力ノードＨ１１２がローレベルにドライブされる。
このとき、第１の出力ノードＨ１１１は、ＰＭＯＳトランジスタＰＴ１１２にハイレベルに維持される。
この場合、第２段ラッチ１２の出力データＱおよびＱｂのレベルは、データＱがローレベル、データＱｂがハイレベルへと変化し、保持される。
【００６４】
第５の状態から、クロックＣＫがローレベルに変化した第６の状態の場合は、第１の状態の全く逆の状態である。
この場合、第２段ラッチ１２の出力データＱおよびＱｂのレベルに変化は無い。
【００６５】
第６の状態から、クロック信号ＣＫがハイレベルに変化した第７の状態の場合は、第２の状態の全く逆の状態であり、ＰＭＯＳトランジスタＰＴ１１１がオフに、ＰＭＯＳトランジスタＰＴ１１４がオフに、ＮＭＯＳトランジスタＮＴ１１５がオンになるだけで、各ノードの変化はない。
【００６６】
第７の状態から、データ入力信号Ｄがハイレベル、その反転信号Ｄｂがローレベルに変化した第８の状態の場合は、第３の状態の全く逆の状態であり、第６および第７の状態で第２の出力ノードＨ１１２はローレベル、ＰＭＯＳトランジスタＰＴ１１２はオン状態、第１の出力ノードＨ１１２はハイレベル、ＮＭＯＳトランジスタＮＴ１１２はオン状態で相補的に安定している。
そして、第２の出力ノードＨ１１２をローレベルにドライブするパスが、ＮＭＯＳトランジスタＮＴ１１２→第２の中間ノードＦ１１２→ＮＭＯＳトランジスタＮＴ１１４→第３の中間ノードＧ１１１→ＮＭＯＳトランジスタ１１５から、ＮＭＯＳトランジスタＮＴ１１２→第２の中間ノードＦ１１２→ＮＭＯＳトランジスタＮＴ１１６→第１の中間ノードＦ１１１→ＮＭＯＳトランジスタＮＴ１１３→第３の中間ノードＧ１１１→ＮＭＯＳトランジスタ１１５へと変化しただけで、各ノードのレベル変化はない。
【００６７】
第８の状態から、クロック信号ＣＫがローレベルに変化した第９の状態の場合は、第４の状態の全く逆の状態であり、ＰＭＯＳトランジスタＰＴ１１１がオンに、ＰＭＯＳトランジスタＰＴ１１４がオンに、ＮＭＯＳトランジスタＮＴ１１５がオフになり、このとき既に、ＰＭＯＳトランジスタＰＴ１１９はオン、ＰＭＯＳトランジスタＰＴ１２１はオン、ＰＭＯＳトランジスタＰＴ１１６はオン、ＰＭＯＳトランジスタＰＴ１１８がオン、ＮＭＯＳトランジスタＮＴ１１７はオン、ＮＭＯＳトランジスタＮＴ１１９はオフ、ＮＭＯＳトランジスタＮＴ１１８はオフに、ＮＭＯＳトランジスタＮＴ１２０はオンの各状態であることから、上述した電荷の充電が起こり、第１の出力ノードＨ１１１および第２の出力ノードＨ１１２は共にハイレベルとなる。
しかし、この場合、第２段ラッチ１２の出力データＱおよびＱｂのレベルに変化は無い。
【００６８】
第９の状態から、クロック信号がハイレベルに変化した第１０の状態の場合は、第５の状態の全く逆の状態であり、ＰＭＯＳトランジスタＰＴ１１１がオフに、ＰＭＯＳトランジスタＰＴ１１４がオフに、ＮＭＯＳトランジスタＮＴ１１５がオンになり、第１の出力ノードＨ１１１がＮＭＯＳトランジスタＮＴ１１１→第１の中間ノードＦ１１１→ＮＭＯＳトランジスタＮＴ１１３→第３の中間ノードＧ１１１→ＮＭＯＳトランジスタＮＴ１１５のパスでローレベルにドライブされる。
第２の出力ノードＨ１１２は、ＰＭＯＳトランジスタＰＴ１１３によりハイレベルに維持される。
この場合、第２段ラッチ１２の出力データＱおよびＱｂのレベルは、データＱがハイレベル、データＱｂがローレベルへと変化し、保持される。
【００６９】
次に第１０の状態から、クロック信号ＣＫがローレベルに変化した状態は、第１の状態に他ならない。
【００７０】
以上のように、本第１の実施形態によれば、入力されるデータ信号が変化しない場合（第１段ラッチへの入力信号と第２段ラッチの出力信号とのレベルが一致している場合）は、クロック信号による第１段での電荷の充電は行わないので、クロック系消費電力を大幅に低減することが可能である。
【００７１】
第２実施形態
図３は、本発明に係るセンスアンプ式Ｄ型フリップフロップの第２の実施形態を示す回路図である。
【００７２】
本第２の実施形態が上述した第１の実施形態と異なる点は、第２段ラッチ１２−１のＮＡＮＤゲートＮＡ１２１，ＮＡ１２２の出力側にインバータＩＮＶ１２１−１，ＩＮＶ１２２−１を配置したことにある。
【００７３】
その他の構成は、上述した第１の実施形態と同様である。
【００７４】
第２の実施形態によれば、消費電力の削減することができ、しかもクロストーク等の影響を抑止できる利点がある。
【００７５】
第３実施形態
図４は、本発明に係るセンスアンプ式Ｄ型フリップフロップの第３の実施形態を示す回路図である。
【００７６】
本第３の実施形態が上述した第１の実施形態と異なる点は、第２段ラッチ１２−２において、第１段（前段）ラッチの出力信号変化を短時間で最終出力信号に伝達する回路を設けたことにある。
【００７７】
具体的には、第２段ラッチ１２−２を４つの２入力ＮＡＮＤゲートＮＡ１２１−２〜ＮＡ１２４−２により構成している。
ＮＡＮＤゲートＮＡ１２１−２の第１入力端子が第１段ラッチ１１の第１の出力ノードＨ１１１に接続され、第２入力端子がＮＡＮＤゲートＮＡ１２２−２の出力端子およびＮＡＮＤゲートＮＡ１２４−２の第１入力端子に接続され、これらの接続点によりノードＩ１２１−２が構成されている。
ＮＡＮＤゲートＮＡ１２２−２の第１入力端子が第１段ラッチ１１の第２のノードＨ１１２に接続され、第２入力端子がＮＡＭＤゲートＮＡ１２１−２の出力端子およびＮＡＮＤゲートＮＡ１２３−２の第１入力端子に接続され、これらの接続点によりノードＩ１２２−２が構成されている。
ＮＡＮＤゲートＮＡ１２３−１の第２入力端子が第１段ラッチ１１の第２のノードＨ１１２に接続され、ＮＡＮＤゲートＮＡ１２４−２の第２入力端子が第１段ラッチ１１の第１のノードＨ１１１に接続されている。
そして、第２段ラッチ１２−２は、ＮＡＮＤゲートＮＡ１２４−２からデータＱを出力し、ＮＡＮＤゲートＮＡ１２３−２から反転データＱｂを出力する。
【００７８】
たとえば、データ入力信号Ｄがハイレベル、その反転信号Ｄｂがローレベルであるとすると、第１の出力ノードＨ１１１はローレベルとなり、速やかに第２段ラッチ１２−２のＮＡＮＤゲートＮＡ１２４−２よりハイレベルのデータＱが出力される。
また、ＮＡＮＤゲートＮＡ１２３−２の出力データＱｂがＮＡＮＤゲートＮＡ１２１−２を介してローレベルとなる。
【００７９】
データ入力信号Ｄがローレベルで、その反転信号Ｄｂがハイレベルの場合は、上述した動作と逆の動作が行われる。ここではその詳細な説明は省略する。
【００８０】
本第３の実施形態によれば、第２段ラッチ１２−２において、前段の第１段ラッチの出力信号変化を短時間で最終出力信号に伝達する回路を設けたので、第１の実施形態の効果に加えて、従来回路よりも速やかにハイレベルを出力できるため高速動作が可能である。
【００８１】
第４実施形態
図５は、本発明に係るセンスアンプ式Ｄ型フリップフロップの第４の実施形態を示す回路図である。
【００８２】
本第４の実施形態が上述した第１の実施形態と異なる点は、第２段ラッチ１２−３の回路構成にある。
【００８３】
具体的には、第２段ラッチ１２−３は、図５に示すように、インバータＩＮＶ１２１−３〜ＩＮＶ１２４−３、ＰＭＯＳトランジスタＰＴ１２３−３、およびＮＭＯＳトランジスタＮＴ１２１−３を有している。
【００８４】
ＰＭＯＳトランジスタＰＴ１２３−３のソースが電源電圧ＶＤＤの供給ラインに接続され、ドレインがＮＭＯＳトランジスタＮＴ１２１−３のドレインに接続され、この接続点によりノードＪ１２１−３が構成されている。また、ＮＭＯＳトランジスタＮＴ１２１−３のソースは接地電位ＧＮＤに接続されている。
インバータＩＮＶ１２１−３の入力端子が第１段ラッチ１１の第１の出力ノードＨ１１１に接続され、出力端子がＮＭＯＳトランジスタＮＴ１２１−３のゲートに接続されている。ここでは、このインバータＩＮＶ１２１−３の出力端子とＮＭＯＳトランジスタＮＴ１２１−３のゲートとの接続点をノード／Ｈ１１１とする。
ノードＪ１２１−３がインバータＩＮＶ１２２−３およびＩＮＶ１２３−３の入力端子およびインバータＩＮＶ１２４−３の出力端子に接続されている。
また、インバータＩＮＶ１２３−３の出力端子とインバータＩＮＶ１２４−３の入力端子が接続され、その接続点によりノードＪ１２２−３が構成されている。これらインバータＩＮＶ１２３−３とＩＮＶ１２４−３によりラッチが構成されている。
そして、第２段ラッチ１２−３は、インバータＩＮＶ１２２−３の出力端子からデータＱを出力する。
【００８５】
この場合、たとえばデータ入力信号Ｄがハイレベル、その反転信号Ｄｂがローレベルであるとすると、第１の出力ノードＨ１１１はローレベルとなり、第２段ラッチ１２−３のインバータＩＮＶ１２１−３の出力ノード／１１１はハイレベルとなる。このとき、第１段ラッチ１１の第２の出力ノードＨ１１２は、ハイレベルである。
その結果、ＮＭＯＳトランジスタＮＴ１２１−３がオンし、ＰＭＯＳトランジスタＰＴ１２３−３がオフし、ノードＪ１２１−３が、ローレベルとなり、速やかにインバータＩＮＶ１２２−３よりハイレベルのデータＱが出力される。
なお、ノードＪ１２１−３のデータは、インバータＩＮＶ１２３−３とＩＮＶ１２４−３のクロスラッチによりクロック信号ＣＫがローレベルに切り替わってもそのレベルが保持される。
【００８６】
データ入力信号Ｄがローレベルで、その反転信号Ｄｂがハイレベルの場合は、上述した動作と逆の動作が行われる。ここではその詳細な説明は省略する。
【００８７】
本第４の実施形態によれば、第２段ラッチ１２−３において、前段ラッチの出力信号変化を短時間で最終出力信号に伝達する回路を設けたので、第１の実施形態の効果に加えて、従来回路よりも速やかにハイレベルを出力できるため高速動作が可能である。
【００８８】
第５実施形態
図６は、本発明に係るセンスアンプ式Ｄ型フリップフロップの第５の実施形態を示す回路図である。
【００８９】
本第５の実施形態が上述した第４の実施形態と異なる点は、第２段ラッチ１２−４を、相反する信号が保持されている場合、第１段ラッチ１１の出力信号変化と同時に、第２段ラッチに保持されている相反信号を無効化する回路構成としたことにある。
具体的には、クロスラッチを構成するインバータＩＮＶ１２４−４をノード／Ｈ１１１およびＨ１１２に接続されたクロックドインバータ（Ｃｌｏｃｋｅｄ  Ｉｎｖｅｒｔｅｒ）により構成したことにある。
【００９０】
この場合、たとえばデータ入力信号Ｄがハイレベル、その反転信号Ｄｂがローレベルであるとすると、第１の出力ノードＨ１１１はローレベルとなり、第２段ラッチ１２−４のインバータＩＮＶ１２１−３の出力ノード／Ｈ１１１はハイレベルとなる。このとき、第１段ラッチ１１の第２の出力ノードＨ１１２は、ハイレベルである。
その結果、ＮＭＯＳトランジスタＮＴ１２３−３がオンし、ＰＭＯＳトランジスタＰＴ１２３−３がオフし、ノードＪ１２１−３が、ローレベルとなる。
このとき、クロックドインバータＩＮＶ１２４−４はハイレベルを出力できなくなり、速やかにインバータＩＮＶ１２２−３よりハイレベルのデータＱが出力される。
したがって、ノードＪ１２１−３がローレベルに変化することを妨げることなく速やかにインバータＩＮＶ１２２−３よりハイレベルのデータＱが出力される。
また、ノードＪ１２１−３のデータは、インバータＩＮＶ１２３−３とＩＮＶ１２４−４のクロスラッチによりクロック信号ＣＫがローレベルに切り替わってもそのレベルが保持される。
【００９１】
データ入力信号Ｄがローレベルで、その反転信号Ｄｂがハイレベルの場合は、上述した動作と逆の動作が行われる。ここではその詳細な説明は省略する。
【００９２】
本第５の実施形態によれば、第４の実施形態の効果に加えて、従来回路よりも速やかにハイレベルのデータを出力できるため高速動作が可能である。
【００９３】
第６実施形態
図７は、本発明に係るセンスアンプ式Ｄ型フリップフロップの第６の実施形態を示す回路図である。
【００９４】
本第６の実施形態が上述した第１の実施形態と異なる点は、第１段ラッチ１１−５のラッチ部２００の構成にある。
【００９５】
具体的には、本第７の実施形態に係る第１段ラッチ１１−５のラッチ部２００は、ＰＭＯＳトランジスタＰＴ２１２，ＰＴ２１３、ＮＭＯＳトランジスタＮＴ２１１〜ＮＴ２１８、第１の出力ノードＨ２１１、第２の出力ノードＨ２１２、第１の中間ノードＦ２１１、第２の中間ノードＧ２１１、第３の中間ノードＦ２１２、および第４の中間ノードＧ２１２を有している。
【００９６】
これらの構成要素のうち、ＰＭＯＳトランジスタＰＴ２１２により第１のスイッチング素子が構成され、ＰＭＯＳトランジスタＰＴ２１３により第２のスイッチング素子が構成され、ＮＭＯＳトランジスタＮＴ２１１により第３のスイッチング素子が構成され、ＮＭＯＳトランジスタＮＴ２１５により第４のスイッチング素子が構成され、ＮＭＯＳトランジスタＮＴ２１２により第５のスイッチング素子が構成され、ＮＭＯＳトランジスタＮＴ２１６により第６のスイッチング素子が構成され、ＮＭＯＳトランジスタＮＴ２１３により第７のスイッチング素子が構成され、ＮＭＯＳトランジスタＮＴ２１７により第８のスイッチング素子が構成され、ＮＭＯＳトランジスタＮＴ２１４により第９のスイッチング素子が構成され、ＮＭＯＳトランジスタＮＴ２１８により第１０のスイッチング素子が構成されている。
【００９７】
そして、ＰＭＯＳトランジスタＰＴ１１１により第９のスイッチング素子が構成され、ＰＭＯＳトランジスタＰＴ１１４により第１０のスイッチング素子が構成され、ＰＭＯＳトランジスタＰＴ１１５により第１７のスイッチング素子が構成され、ＰＭＯＳトランジスタＰＴ１１６により第１６のスイッチング素子が構成され、ＰＭＯＳトランジスタＰＴ１１７により第１１のスイッチング素子が構成され、ＰＭＯＳトランジスタＰＴ１１８により第１４のスイッチング素子が構成され、ＰＭＯＳトランジスタＰＴ１１９により第１５のスイッチング素子が構成され、ＰＭＯＳトランジスタＰＴ１２０により第１８のスイッチング素子が構成され、ＰＭＯＳトランジスタＰＴ１２１により第１３のスイッチング素子が構成され、ＰＭＯＳトランジスタＰＴ１２２により第１２のスイッチング素子が構成され、ＮＭＯＳトランジスタＮＴ１１７により第１９のスイッチング素子が構成され、ＮＭＯＳトランジスタＮＴ１１８により第２０のスイッチング素子が構成され、ＮＭＯＳトランジスタＮＴ１１９により第２１のスイッチング素子が構成され、ＮＭＯＳトランジスタＮＴ１２０により第２２のスイッチング素子が構成されている。
【００９８】
ラッチ部２００において、ＰＭＯＳトランジスタＰＴ２１２，ＰＴ２１３のソースが電源電圧ＶＤＤの供給ライン（第２の電位源）に接続されている。ＰＭＯＳトランジスタＰＴ２１２のドレインがＮＭＯＳトランジスタＮＴ２１１のドレインおよび第１の出力ノードＨ１１１に接続されている。
そして、第１の出力ノードＨ１１１がＰＭＯＳトランジスタＰＴ２１３のゲートおよびＮＭＯＳトランジスタＮＴ２１７，２１８のゲートに接続されている。
ＰＭＯＳトランジスタＰＴ２１３のドレインがＮＭＯＳトランジスタＮＴ２１５のドレインおよび第２の出力ノードＨ１１２に接続されている。そして、第２の出力ノードＨ１１２がＰＭＯＳトランジスタＰＴ２１２のゲートおよびＮＭＯＳトランジスタＮＴ２１３，ＮＴ２１４のゲートに接続されている。
そして、ＮＭＯＳトランジスタＮＴ２１１，ＮＴ２１５のゲートが第１の電位レベル（接地レベル）および第２の電位レベル（電源電圧ＶＤＤレベル）をとるクロック信号（同期信号）ＣＫの入力ラインに接続されている。
【００９９】
ＮＭＯＳトランジスタＮＴ２１１のソースはＮＭＯＳトランジスタＮＴ２１２のドレインに接続され、その接続点により第１の中間ノードＦ２１１が構成されている。ＮＭＯＳトランジスタＮＴ２１２のソースはＮＭＯＳトランジスタＮＴ２１３のドレインに接続され、その接続点により第２の中間ノードＧ２１１が構成されている。ＮＭＯＳトランジスタＮＴ２１３ソースが接地電位（基準電位）ＧＮＤに接続されている。また、ＮＭＯＳトランジスタＮＴ２１４のドレインが第１の中間ノードＦ２１１に接続され、ソースが接地電位ＧＮＤに接地されている。
この第１の出力ノードＨ１１１から接地電位に至るＮＭＯＳトランジスタＮＴ２１１、第１の中間ノードＦ２１１、ＮＭＯＳトランジスタＮＴ２１２、第２の中間ノードＧ２１１、およびＮＭＯＳトランジスタＮＴ２１３により第１の信号経路ＳＰ２１１が形成されている。
そして、ＮＭＯＳトランジスタＮＴ２１２のゲートはデータ入力信号Ｄの供給ラインに接続されている。
【０１００】
ＮＭＯＳトランジスタＮＴ２１５のソースはＮＭＯＳトランジスタＮＴ２１６のドレインに接続され、その接続点により第３の中間ノードＦ２１２が構成されている。ＮＭＯＳトランジスタＮＴ２１６のソースはＮＭＯＳトランジスタＮＴ２１７のドレインに接続され、その接続点により第４の中間ノードＧ２１２が構成されている。ＮＭＯＳトランジスタＮＴ２１７ソースが接地電位ＧＮＤに接続されている。また、ＮＭＯＳトランジスタＮＴ２１８のドレインが第３の中間ノードＦ２１２に接続され、ソースが接地電位ＧＮＤに接地されている。
この第２の出力ノードＨ１１２から接地電位に至るＮＭＯＳトランジスタＮＴ２１５、第３の中間ノードＦ２１２、ＮＭＯＳトランジスタＮＴ２１６、第４の中間ノードＧ２１２、およびＮＭＯＳトランジスタＮＴ２１７により第２の信号経路ＳＰ２１２が形成されている。
そして、ＮＭＯＳトランジスタＮＴ２１６のゲートはデータ入力信号Ｄの反転信号Ｄｂの供給ラインに接続されている。
【０１０１】
次に、センスアンプ式Ｄ型フリップフロップ１０−５の動作について、第１段ラッチ１０−５のラッチ部２００を中心に説明する。
【０１０２】
ここでは、第２段ラッチ１２による出力データＱがローレベルに保持され、出力反転データＱｂがハイレベルに保持されているものとする。
まず、このとき、たとえばデータ入力信号Ｄがハイレベル、その反転信号Ｄｂがローレベルで供給される、すなわち、正転側の入力データＤと反転側の入力データＤｂが出力データＱ、および、出力データＱｂの異なるレベル（レベルが不一致）で供給されるものとして説明する。
【０１０３】
このフリップフロップ１０−５は、クロック信号ＣＫの立ち上がりエッジに同期してデータ入力信号Ｄの値を取り込み、データＱ、反転データＱｂを出力する。その値はクロック信号ＣＫの１周期間保持される。
【０１０４】
クロック信号ＣＫがローレベルの期間において、ＰＭＯＳトランジスタＰＴ１１１，ＰＴ１１４がオンになり、ＮＭＯＳトランジスタＮＴ２１１，ＮＴ２１５はカットオフになる。
【０１０５】
また、出力データＱがローレベルに保持され、出力反転データＱｂがハイレベルに保持されていることから、ＰＭＯＳトランジスタＰＴ１１６，ＰＴ１１９、ＮＭＯＳトランジスタＮＴ１２０がオンになり、ＰＭＯＳトランジスタＰＴ１１５，ＰＴ１２０、ＮＭＯＳトランジスタＮＴ１１９がオフになる。
そして、データ入力信号Ｄがハイレベル、その反転信号Ｄｂがローレベルで供給されることから、ＰＭＯＳトランジスタＰＴ１１８，ＰＴ１２１、ＮＭＯＳトランジスタＮＴ１１７がオンになり、ＰＭＯＳトランジスタＰＴ１１７，ＰＴ１２２、ＮＭＯＳトランジスタＮＴ１１８がオフになる。
その結果、ＰＭＯＳトランジスタＰＴ１２１，ＰＴ１１９，ＰＴ１１１、並びに、ＰＴ１１８，ＰＴ１１６，ＰＴ１１４は等価的に抵抗として振る舞い、これらを通して第１の出力ノードＨ１１１および第２の出力ノードＨ１１２は電源電圧ＶＤＤの供給ライン（第２の電位源）に電気的に接続され、完全な論理１の電位（ハイレベル）にプリチャージされる。
【０１０６】
そして、ＰＭＯＳトランジスタＰＴ２１２，ＰＴ２１３は、カットオフになる。
このとき、ＮＭＯＳトランジスタＮＴ２１１，ＮＴ２１５はカットオフになっていることから、第１の中間ノードＦ２１１および第３の中間ノードＦ２１２には電荷の充電は行われない。
一方、ＮＭＯＳトランジスタＮＴ２１３，ＮＴ２１４，ＮＴ２１７、およびＮＴ２１８は、第１の出力ノードＨ１１１および第２の出力ノードＨ１１２がハイレベルにプリチャージされたことに伴いオンになる。
その結果、データ入力信号Ｄ、反転信号Ｄｂの状態に関係なく、第１の中間ノードＦ２１１はＮＭＯＳトランジスタＮＴ２１４を通して、第２の中間ノードＧ２１１はＮＭＯＳトランジスタＮＴ２１３を通して、第３の中間ノードＦ２１２はＮＭＯＳトランジスタＮＴ２１８を通して、第４の中間ノードＧ２１２はＮＭＯＳトランジスタＮＴ２１７を通して電荷が放電されてローレベルとなる。
したがって、クロック信号ＣＫがローレベルの期間においては、電荷の充電は、第１の出力ノードＨ１１１および第２の出力ノードＨ１１２に対してのみ行われる。
【０１０７】
次に、クロック信号ＣＫがハイレベルになると、ＰＭＯＳトランジスタＰＴ１１１，ＰＴ１１４がオフになり、ＮＭＯＳトランジスタＮＴ２１１，ＮＴ２１５はオンになる。
したがって、電源電圧をＶＤＤ〔Ｖ〕、ＮＭＯＳトランジスタのしきい値をＶｔｈｎとすれば、このときの第１の中間ノードＦ２１１，第２の中間ノードＦ２１２の電位は、（ＶＤＤ−Ｖｔｈｎ）〔Ｖ〕になると見積もることができる。
ここで、データ入力信号ＤがハイレベルでＮＭＯＳトランジスタＮＴ２１２のゲートに、その反転信号ＤｂがローレベルでＮＭＯＳトランジスタＮＴ２１６のゲートに供給されると、ＮＭＯＳトランジスタＮＴ２１２がオンし、ＮＭＯＳトランジスタＮＴ２１６はオフになる。このとき、ＮＭＯＳトランジスタＮＴ２１３はオンのままである。
その結果、第１の信号経路ＳＰ２１１は第１の出力ノードＨ１１１から接地電位ＧＮＤまで電気的に接続される。したがって、第１の出力ノードＨ１１１に充電された電荷は、ＮＭＯＳトランジスタＮＴ２１１〜ＮＴ２１３およびＮＴ２１４を通して放電される。これにより、第１の出力ノードＨ１１１はローレベルとなり、第２段ラッチ１２のＮＡＮＤゲートＮＡ１２１からハイレベルのデータＱが出力される。
【０１０８】
一方、第２の出力ノードＨ１１２の電荷は、第１の出力ノードＨ１１１がハイレベルからローレベルに変化するごく僅かな時間放電される。
しかし、第１の出力ノードＨ１１１の電位が下がることによってＰＭＯＳトランジスタＰＴ２１３がオン、ＮＭＯＳトランジスタＮＴ２１８がカットオフになり、下がりかけた第２の出力ノードＨ１１２の電位は上昇し、再び完全な論理１の電位を得、ハイレベルを保持する。
【０１０９】
データ入力信号Ｄがローレベルで、その反転信号Ｄｂがハイレベルの場合は、上述した動作と逆の動作が行われる。
【０１１０】
すなわち、データ入力信号ＤがローレベルでＮＭＯＳトランジスタＮＴ２１２のゲートに、その反転信号ＤｂがハイレベルでＮＭＯＳトランジスタＮＴ２１６のゲートに供給されると、ＮＭＯＳトランジスタＮＴ２１２がオフし、ＮＭＯＳトランジスタＮＴ２１６はオンになる。このとき、ＮＭＯＳトランジスタＮＴ２１７はオンのままである。
その結果、第２の信号経路ＳＰ２１２は第２の出力ノードＨ１１２から接地電位ＧＮＤまで電気的に接続される。したがって、第２の出力ノードＨ１１２に充電された電荷は、ＮＭＯＳトランジスタＮＴ２１５〜ＮＴ２１７およびＮＴ２１８を通して放電される。これにより、第１の出力ノードＨ１１２はローレベルとなり、第２段ラッチ１２のＮＡＮＤゲートＮＡ１２２からハイレベルのデータＱｂが出力される。
【０１１１】
一方、第１の出力ノードＨ１１１の電荷は、第２の出力ノードＨ１１２がハイレベルからローレベルに変化するごく僅かな時間放電される。
しかし、第２の出力ノードＨ１１２の電位が下がることによってＰＭＯＳトランジスタＰＴ２１２がオン、ＮＭＯＳトランジスタＮＴ２１４がカットオフになり、下がりかけた第１の出力ノードＨ１１１の電位は上昇し、再び完全な論理１の電位を得、ハイレベルを保持する。
【０１１２】
なお、プリ設定部１１２の動作は、上述した第１の実施形態と同様に行われることから、ここではその詳細な説明は省略する。
【０１１３】
以上述べたように、第１の出力ノードＨ１１１および第２の出力ノードＨ１１２のブリチャージ時には、第１の出力ノードＨ１１１と第１の中間ノードＦ２１１間に接続されたＮＭＯＳトランジスタＮＴ２１１、および、第２の出力ノードＨ１１２と第３の中間ノードＦ２１２間に接続されたＮＭＯＳトランジスタＮＴ２１５がカットオフすることから、電荷の充電は、第１の出力ノードＨ１１１および第２の出力ノードＨ１１２に対してのみ行われる。
以上より、充電される電荷は従来回路より少なく、放電に寄与するトランジスタは従来回路より多いため、従来回路よりも高速動作が可能である。
【０１１４】
すなわち、本第６の実施形態によれば、従来のセンスアンプ式Ｄ型フリップフロップに対し、第１段ラッチ１１にて充電される電荷量を少なし充電時間を短縮することができセットアップタイムを短縮することができる。また、第１段ラッチ１１−５にて充電された電荷を素早く放電させることができることから、第１段ラッチ１１−５の出力信号を短時間で確定させることができ、バリッドディレイを短縮することが可能である。
その結果、回路設計手法に依存することなく、高速動作を実現でき、消費電力の削減することができる利点がある。
【０１１５】
また、本第６の実施形態によれば、入力されるデータ信号が変化しない場合（第１段ラッチへの入力信号と第２段ラッチの出力信号とのレベルが一致している場合）は、クロック信号による第１段での電荷の充電は行わないので、クロック系消費電力を大幅に低減することが可能である。
【０１１６】
第７実施形態
図８は、本発明に係るセンスアンプ式Ｄ型フリップフロップの第７の実施形態を示す回路図である。
【０１１７】
本第７の実施形態が上述した第６の実施形態と異なる点は、第２段ラッチ１２−１のＮＡＮＤゲートＮＡ１２１，ＮＡ１２２の出力側にインバータＩＮＶ１２１−６，ＩＮＶ１２２−６を配置したことにある。
【０１１８】
その他の構成は、上述した第７の実施形態と同様である。
【０１１９】
第７の実施形態によれば、クロストーク等の影響を抑止できる。
また、前段の第１段ラッチ１１−５にて、セットアップタイムを短縮することができ、また、第１段ラッチ１１−５の出力信号を短時間で確定させることができ、バリッドディレイを短縮することが可能であることから、インバータを挿入してバリッドディレイが長くなったとしても、全体として、回路設計手法に依存することなく、高速動作を実現でき、消費電力の削減することができる利点がある。
【０１２０】
第８実施形態
図９は、本発明に係るセンスアンプ式Ｄ型フリップフロップの第８の実施形態を示す回路図である。
【０１２１】
本第８の実施形態が上述した第６の実施形態と異なる点は、第２段ラッチ１２−７において、第１段（前段）ラッチの出力信号変化を短時間で最終出力信号に伝達する回路を設けたことにある。
【０１２２】
具体的には、第２段ラッチ１２−７を４つの２入力ＮＡＮＤゲートＮＡ１２１−７〜ＮＡ１２４−７により構成している。
ＮＡＮＤゲートＮＡ１２１−７の第１入力端子が第１段ラッチ１１−５の第１の出力ノードＨ１１１に接続され、第２入力端子がＮＡＮＤゲートＮＡ１２２−７の出力端子およびＮＡＮＤゲートＮＡ１２４−７の第１入力端子に接続され、これらの接続点によりノードＩ１２１−７が構成されている。
ＮＡＮＤゲートＮＡ１２２−７の第１入力端子が第１段ラッチ１１−５の第２のノードＨ１１２に接続され、第２入力端子がＮＡＭＤゲートＮＡ１２１−７の出力端子およびＮＡＮＤゲートＮＡ１２３−７の第１入力端子に接続され、これらの接続点によりノードＩ１２２−７が構成されている。
ＮＡＮＤゲートＮＡ１２３−７の第２入力端子が第１段ラッチ１１−５の第２のノードＨ１１２に接続され、ＮＡＮＤゲートＮＡ１２４−７の第２入力端子が第１段ラッチ１１−７の第１のノードＨ１１１に接続されている。
そして、第２段ラッチ１２−７は、ＮＡＮＤゲートＮＡ１２４−７からデータＱを出力し、ＮＡＮＤゲートＮＡ１２３−７から反転データＱｂを出力する。
【０１２３】
たとえば、データ入力信号Ｄがハイレベル、その反転信号Ｄｂがローレベルであるとすると、第１の出力ノードＨ１１１はローレベルとなり、速やかに第２段ラッチ１２−７のＮＡＮＤゲートＮＡ１２４−７よりハイレベルのデータＱが出力される。
また、ＮＡＮＤゲートＮＡ１２３−７の出力データＱｂがＮＡＮＤゲートＮＡ１２１−７を介してローレベルとなる。
【０１２４】
データ入力信号Ｄがローレベルで、その反転信号Ｄｂがハイレベルの場合は、上述した動作と逆の動作が行われる。ここではその詳細な説明は省略する。
【０１２５】
本第８の実施形態によれば、第２段ラッチ１２−７において、前段の第１段ラッチの出力信号変化を短時間で最終出力信号に伝達する回路を設けたので、第６の実施形態の効果に加えて、従来回路よりも速やかにハイレベルを出力できるため高速動作が可能である。
【０１２６】
第９実施形態
図１０は、本発明に係るセンスアンプ式Ｄ型フリップフロップの第９の実施形態を示す回路図である。
【０１２７】
本第９の実施形態が上述した第６の実施形態と異なる点は、第２段ラッチ１２−８の回路構成にある。
【０１２８】
具体的には、第２段ラッチ１２−８は、図１０に示すように、インバータＩＮＶ１２１−８〜ＩＮＶ１２４−８、ＰＭＯＳトランジスタＰＴ１２３−８、およびＮＭＯＳトランジスタＮＴ１２１−８を有している。
【０１２９】
ＰＭＯＳトランジスタＰＴ１２３−８のソースが電源電圧ＶＤＤの供給ラインに接続され、ドレインがＮＭＯＳトランジスタＮＴ１２１−８のドレインに接続され、この接続点によりノードＪ１２１−８が構成されている。また、ＮＭＯＳトランジスタＮＴ１２１−８のソースは接地電位ＧＮＤに接続されている。
インバータＩＮＶ１２１−８の入力端子が第１段ラッチ１１−５の第１の出力ノードＨ１１１に接続され、出力端子がＮＭＯＳトランジスタＮＴ１２１−８のゲートに接続されている。ここでは、このインバータＩＮＶ１２１−８の出力端子とＮＭＯＳトランジスタＮＴ１２１−８のゲートとの接続点をノード／Ｈ１１１とする。
ノードＪ１２１−８がインバータＩＮＶ１２２−８およびＩＮＶ１２３−８の入力端子およびインバータＩＮＶ１２４−８の出力端子に接続されている。
また、インバータＩＮＶ１２３−８の出力端子とインバータＩＮＶ１２４−８の入力端子が接続され、その接続点によりノードＪ１２２−８が構成されている。これらインバータＩＮＶ１２３−８とＩＮＶ１２４−８によりラッチが構成されている。
そして、第２段ラッチ１２−８は、インバータＩＮＶ１２２−８の出力端子からデータＱを出力する。
【０１３０】
この場合、たとえばデータ入力信号Ｄがハイレベル、その反転信号Ｄｂがローレベルであるとすると、第１の出力ノードＨ１１１はローレベルとなり、第２段ラッチ１２−８のインバータＩＮＶ１２１−８の出力ノード／１１１はハイレベルとなる。このとき、第１段ラッチ１１−５の第２の出力ノードＨ１１２は、ハイレベルである。
その結果、ＮＭＯＳトランジスタＮＴ１２１−８がオンし、ＰＭＯＳトランジスタＰＴ１２３−８がオフし、ノードＪ１２１−８が、ローレベルとなり、速やかにインバータＩＮＶ１２２−８よりハイレベルのデータＱが出力される。
なお、ノードＪ１２１−８のデータは、インバータＩＮＶ１２３−８とＩＮＶ１２４−８のクロスラッチによりクロック信号ＣＫがローレベルに切り替わってもそのレベルが保持される。
【０１３１】
データ入力信号Ｄがローレベルで、その反転信号Ｄｂがハイレベルの場合は、上述した動作と逆の動作が行われる。ここではその詳細な説明は省略する。
【０１３２】
本第９の実施形態によれば、第２段ラッチ１２−８において、第１段ラッチの出力信号変化を短時間で最終出力信号に伝達する回路を設けたので、第６の実施形態の効果に加えて、従来回路よりも速やかにハイレベルを出力できるため高速動作が可能である。
【０１３３】
第１０実施形態
図１１は、本発明に係るセンスアンプ式Ｄ型フリップフロップの第１０の実施形態を示す回路図である。
【０１３４】
本第１０の実施形態が上述した第９の実施形態と異なる点は、第２段ラッチ１２−９を、相反する信号が保持されている場合、第１段ラッチ１１−９の出力信号変化と同時に、第２段ラッチに保持されている相反信号を無効化する回路構成としたことにある。
具体的には、クロスラッチを構成するインバータＩＮＶ１２４−９をノード／Ｈ１１１およびＨ１１２に接続されたクロックドインバータ（Ｃｌｏｃｋｅｄ  Ｉｎｖｅｒｔｅｒ）により構成したことにある。
【０１３５】
この場合、たとえばデータ入力信号Ｄがハイレベル、その反転信号Ｄｂがローレベルであるとすると、第１の出力ノードＨ１１１はローレベルとなり、第２段ラッチ１２−９のインバータＩＮＶ１２１−８の出力ノード／Ｈ１１１はハイレベルとなる。このとき、第１段ラッチ１１−５の第２の出力ノードＨ１１２は、ハイレベルである。
その結果、ＮＭＯＳトランジスタＮＴ１２１−８がオンし、ＰＭＯＳトランジスタＰＴ１２３−８がオフし、ノードＪ１２１−８が、ローレベルとなる。
このとき、クロックドインバータＩＮＶ１２４−９はハイレベルを出力できなくなり、速やかにインバータＩＮＶ１２２−８よりハイレベルのデータＱが出力される。
したがって、ノードＪ１２１−８がローレベルに変化することを妨げることなく速やかにインバータＩＮＶ１２２−８よりハイレベルのデータＱが出力される。
また、ノードＪ１２１−８のデータは、インバータＩＮＶ１２３−８とＩＮＶ１２４−９のクロスラッチによりクロック信号ＣＫがローレベルに切り替わってもそのレベルが保持される。
【０１３６】
データ入力信号Ｄがローレベルで、その反転信号Ｄｂがハイレベルの場合は、上述した動作と逆の動作が行われる。ここではその詳細な説明は省略する。
【０１３７】
本第１０の実施形態によれば、第９の実施形態の効果に加えて、従来回路よりも速やかにハイレベルのデータを出力できるため高速動作が可能である。
【０１３８】
第１１実施形態
図１２は、本発明に係るセンスアンプ式Ｄ型フリップフロップの第１１の実施形態を示す回路図である。
【０１３９】
本第１１の実施形態が上述した第６の実施形態と異なる点は、第１段ラッチ１１−１０のラッチ部の構成にある。
具体的には、本第１１の実施形態に係るラッチ部２１０において、第１の信号経路ＳＰ２１１における第５のスイッチング素子としてのＮＭＯＳトランジスタＮＴ２１２と第７のスイッチング素子としてのＮＭＯＳトランジスタＮＴ２１３の接続位置、および第９のスイッチング素子としてのＮＭＯＳトランジスタＮＴ２１４のドレインの接続位置、並びに、第２の信号経路ＳＰ２１２における第６のスイッチング素子としてのＮＭＯＳトランジスタＮＴ２１６と第８のスイッチング素子としてのＮＭＯＳトランジスタＮＴ２１７の接続位置、および第１０のスイッチング素子としてのＮＭＯＳトランジスタＮＴ２１８のドレインの接続位置を変更している。
【０１４０】
具体的には、第１の信号経路ＳＰ２１１において、ＮＭＯＳトランジスタＮＴ２１２のドレインを第２の中間ノードＧ２１１に接続し、ソースを接地電位ＧＮＤに接続し、ＮＭＯＳトランジスタＮＴ２１３のドレインを第１の中間ノードＦ２１１に接続し、ソースを第２の中間ノードＧ２１１に接続している。また、ＮＭＯＳトランジスタＮＴ２１４のドレインを第１の中間ノードＦ２１１の代わりに、第２の中間ノードＧ２１１に接続している。
同様に、第２の信号経路ＳＰ２１２において、ＮＭＯＳトランジスタＮＴ２１６のドレインを第４の中間ノードＧ２１２に接続し、ソースを接地電位ＧＮＤに接続し、ＮＭＯＳトランジスタＮＴ２１７のドレインを第３の中間ノードＦ２１２に接続し、ソースを第４の中間ノードＧ２１２に接続している。また、ＮＭＯＳトランジスタＮＴ２１８のドレインを第３の中間ノードＦ２１２の代わりに、第４の中間ノードＧ２１２に接続している。
【０１４１】
次に、図１２のセンスアンプ式Ｄ型フリップフロップ１０−１０の動作について説明する。
【０１４２】
ここでは、第２段ラッチ１２による出力データＱがローレベルに保持され、出力反転データＱｂがハイレベルに保持されているものとする。
まず、このとき、たとえばデータ入力信号Ｄがハイレベル、その反転信号Ｄｂがローレベルで供給される、すなわち、正転側の入力データＤと反転側の入力データＤｂが出力データＱ、および、出力データＱｂの異なるレベル（レベルが不一致）で供給されるものとして説明する。
【０１４３】
クロック信号ＣＫがローレベルの期間において、ＰＭＯＳトランジスタＰＴ１１１，ＰＴ１１４がオンになり、ＮＭＯＳトランジスタＮＴ２１１，ＮＴ２１５はカットオフになる。
【０１４４】
また、出力データＱがローレベルに保持され、出力反転データＱｂがハイレベルに保持されていることから、ＰＭＯＳトランジスタＰＴ１１６，ＰＴ１１９、ＮＭＯＳトランジスタＮＴ１２０がオンになり、ＰＭＯＳトランジスタＰＴ１１５，ＰＴ１２０、ＮＭＯＳトランジスタＮＴ１１９がオフになる。
そして、データ入力信号Ｄがハイレベル、その反転信号Ｄｂがローレベルで供給されることから、ＰＭＯＳトランジスタＰＴ１１８，ＰＴ１２１、ＮＭＯＳトランジスタＮＴ１１７がオンになり、ＰＭＯＳトランジスタＰＴ１１７，ＰＴ１２２、ＮＭＯＳトランジスタＮＴ１１８がオフになる。
その結果、ＰＭＯＳトランジスタＰＴ１２１，ＰＴ１１９，ＰＴ１１１、並びに、ＰＴ１１８，ＰＴ１１６，ＰＴ１１４は等価的に抵抗として振る舞い、これらを通して第１の出力ノードＨ１１１および第２の出力ノードＨ１１２は電源電圧ＶＤＤの供給ライン（第２の電位源）に電気的に接続され、完全な論理１の電位（ハイレベル）にプリチャージされる。
【０１４５】
そして、ＰＭＯＳトランジスタＰＴ２１２，ＰＴ２１３は、カットオフになる。
このとき、ＮＭＯＳトランジスタＮＴ２１１，ＮＴ２１５はカットオフになっていることから、第１の中間ノードＦ２１１および第３の中間ノードＦ２１２には電荷の充電は行われない。
一方、ＮＭＯＳトランジスタＮＴ２１３，ＮＴ２１４，ＮＴ２１７、およびＮＴ２１８は、第１の出力ノードＨ１１１および第２の出力ノードＨ１１２がハイレベルにプリチャージされたことに伴いオンになる。
その結果、データ入力信号Ｄ、反転信号Ｄｂの状態に関係なく、第１の中間ノードＦ２１１および第２の中間ノードＧ２１１はＮＭＯＳトランジスタＮＴ２１３，ＮＴ２１４を通して、第３の中間ノードＦ２１２および第４の中間ノードＧ２１２はＮＭＯＳトランジスタＮＴ２１７，ＮＴ２１８を通して電荷が放電されてローレベルとなる。
したがって、クロック信号ＣＫがローレベルの期間においては、電荷の充電は、第１の出力ノードＨ１１１および第２の出力ノードＨ１１２に対してのみ行われる。
【０１４６】
次に、クロック信号ＣＫがハイレベルになると、ＰＭＯＳトランジスタＰＴ１１１，ＰＴ１１４がオフになり、ＮＭＯＳトランジスタＮＴ２１１，ＮＴ２１５はオンになる。
ここで、データ入力信号ＤがハイレベルでＮＭＯＳトランジスタＮＴ２１２のゲートに、その反転信号ＤｂがローレベルでＮＭＯＳトランジスタＮＴ２１６のゲートに供給されると、ＮＭＯＳトランジスタＮＴ２１２がオンし、ＮＭＯＳトランジスタＮＴ２１６はオフになる。このとき、ＮＭＯＳトランジスタＮＴ２１３はオンのままである。
その結果、第１の出力ノードＨ１１１から接地電位ＧＮＤまで電気的に接続される。したがって、第１の出力ノードＨ１１１に充電された電荷は、ＮＭＯＳトランジスタＮＴ２１１、ＮＴ２１３およびＮＴ２１４を通して放電される。これにより、第１の出力ノードＨ１１１はローレベルとなり、第２段ラッチ１２のＮＡＮＤゲートＮＡ１２１からハイレベルのデータＱが出力される。
【０１４７】
一方、第２の出力ノードＨ１１２の電荷は、第１の出力ノードＨ１１１がハイレベルからローレベルに変化するごく僅かな時間放電される。
しかし、第１の出力ノードＨ１１１の電位が下がることによってＰＭＯＳトランジスタＰＴ２１３がオン、ＮＭＯＳトランジスタＮＴ２１７，ＮＴ２１８がカットオフになり、下がりかけた第２の出力ノードＨ１１２の電位は上昇し、再び完全な論理１の電位を得、ハイレベルを保持する。
【０１４８】
データ入力信号Ｄがローレベルで、その反転信号Ｄｂがハイレベルの場合は、上述した動作と逆の動作が行われる。ここではその詳細な説明は省略する。
【０１４９】
また、プリ設定部１１２の動作は、上述した第１の実施形態と同様に行われることから、ここではその詳細な説明は省略する。
【０１５０】
第１１の実施形態によれば、上述した第６の実施形態の効果と同様の効果を得ることができる。
【０１５１】
第１２実施形態
図１３は、本発明に係るセンスアンプ式Ｄ型フリップフロップの第１２の実施形態を示す回路図である。
【０１５２】
本第１２の実施形態が上述した第１１の実施形態と異なる点は、第２段ラッチ１２−１１のＮＡＮＤゲートＮＡ１２１，ＮＡ１２２の出力側にインバータＩＮＶ１２１−１１，ＩＮＶ１２２−１１を配置したことにある。
【０１５３】
その他の構成は、上述した第１１の実施形態と同様である。
【０１５４】
第１２の実施形態によれば、クロストーク等の影響を抑止できる。
また、前段の第１段ラッチ１１−１０にて、セットアップタイムを短縮することができ、また、第１段ラッチ１１−１０の出力信号を短時間で確定させることができ、バリッドディレイを短縮することが可能であることから、インバータを挿入してバリッドディレイが長くなったとしても、全体として、回路設計手法に依存することなく、高速動作を実現でき、消費電力の削減することができる利点がある。
【０１５５】
第１３実施形態
図１４は、本発明に係るセンスアンプ式Ｄ型フリップフロップの第１３の実施形態を示す回路図である。
【０１５６】
本第１３の実施形態が上述した第１１の実施形態と異なる点は、第２段ラッチ１２−１２において、第１段（前段）ラッチの出力信号変化を短時間で最終出力信号に伝達する回路を設けたことにある。
【０１５７】
具体的には、第２段ラッチ１２−１２を４つの２入力ＮＡＮＤゲートＮＡ１２１−１２〜ＮＡ１２４−１２により構成している。
ＮＡＮＤゲートＮＡ１２１−１２の第１入力端子が第１段ラッチ１１−１０の第１の出力ノードＨ１１１に接続され、第２入力端子がＮＡＮＤゲートＮＡ１２２−１２の出力端子およびＮＡＮＤゲートＮＡ１２４−１２の第１入力端子に接続され、これらの接続点によりノードＩ１２１−１２が構成されている。
ＮＡＮＤゲートＮＡ１２２−１２の第１入力端子が第１段ラッチ１１−１０の第２のノードＨ１１２に接続され、第２入力端子がＮＡＭＤゲートＮＡ１２１−１２の出力端子およびＮＡＮＤゲートＮＡ１２３−１２の第１入力端子に接続され、これらの接続点によりノードＩ１２２−１２が構成されている。
ＮＡＮＤゲートＮＡ１２３−１２の第２入力端子が第１段ラッチ１１−１０の第２のノードＨ１１２に接続され、ＮＡＮＤゲートＮＡ１２４−１２の第２入力端子が第１段ラッチ１１−１０の第１のノードＨ１１１に接続されている。
そして、第２段ラッチ１２−１２は、ＮＡＮＤゲートＮＡ１２４−１２からデータＱを出力し、ＮＡＮＤゲートＮＡ１２３−１２から反転データＱｂを出力する。
【０１５８】
たとえば、データ入力信号Ｄがハイレベル、その反転信号Ｄｂがローレベルであるとすると、第１の出力ノードＨ１１１はローレベルとなり、速やかに第２段ラッチ１２−１２のＮＡＮＤゲートＮＡ１２４−１２よりハイレベルのデータＱが出力される。
また、ＮＡＮＤゲートＮＡ１２３−１２の出力データＱｂがＮＡＮＤゲートＮＡ１２１−１２を介してローレベルとなる。
【０１５９】
データ入力信号Ｄがローレベルで、その反転信号Ｄｂがハイレベルの場合は、上述した動作と逆の動作が行われる。ここではその詳細な説明は省略する。
【０１６０】
本第１３の実施形態によれば、第２段ラッチ１２−１２において、前段の第１段ラッチの出力信号変化を短時間で最終出力信号に伝達する回路を設けたので、第６および１１の実施形態の効果に加えて、従来回路よりも速やかにハイレベルを出力できるため高速動作が可能である。
【０１６１】
第１４実施形態
図１５は、本発明に係るセンスアンプ式Ｄ型フリップフロップの第１４の実施形態を示す回路図である。
【０１６２】
本第１４の実施形態が上述した第１１の実施形態と異なる点は、第２段ラッチ１２−１３の回路構成にある。
【０１６３】
具体的には、第２段ラッチ１２−１３は、図１５に示すように、インバータＩＮＶ１２１−１３〜ＩＮＶ１２４−１３、ＰＭＯＳトランジスタＰＴ１２３−１３、およびＮＭＯＳトランジスタＮＴ１２１−１３を有している。
【０１６４】
ＰＭＯＳトランジスタＰＴ１２３−１３のソースが電源電圧ＶＤＤの供給ラインに接続され、ドレインがＮＭＯＳトランジスタＮＴ１２１−１３のドレインに接続され、この接続点によりノードＪ１２１−１３が構成されている。また、ＮＭＯＳトランジスタＮＴ１２１−１３のソースは接地電位ＧＮＤに接続されている。
インバータＩＮＶ１２１−１３の入力端子が第１段ラッチ１１−１０の第１の出力ノードＨ１１１に接続され、出力端子がＮＭＯＳトランジスタＮＴ１２１−１３のゲートに接続されている。ここでは、このインバータＩＮＶ１２１−１３の出力端子とＮＭＯＳトランジスタＮＴ１２１−１３のゲートとの接続点をノード／Ｈ１１１とする。
ノードＪ１２１−１３がインバータＩＮＶ１２２−１３およびＩＮＶ１２３−１３の入力端子およびインバータＩＮＶ１２４−１３の出力端子に接続されている。
また、インバータＩＮＶ１２３−１３の出力端子とインバータＩＮＶ１２４−１３の入力端子が接続され、その接続点によりノードＪ１２２−１３が構成されている。これらインバータＩＮＶ１２３−１３とＩＮＶ１２４−１３によりラッチが構成されている。
そして、第２段ラッチ１２−１３は、インバータＩＮＶ１２２−１３の出力端子からデータＱを出力する。
【０１６５】
この場合、たとえばデータ入力信号Ｄがハイレベル、その反転信号Ｄｂがローレベルであるとすると、第１の出力ノードＨ１１１はローレベルとなり、第２段ラッチ１２−１３のインバータＩＮＶ１２１−１３の出力ノード／１１１はハイレベルとなる。このとき、第１段ラッチ１１−１０の第２の出力ノードＨ１１２は、ハイレベルである。
その結果、ＮＭＯＳトランジスタＮＴ１２１−１３がオンし、ＰＭＯＳトランジスタＰＴ１２３−１３がオフし、ノードＪ１２１−１３が、ローレベルとなり、速やかにインバータＩＮＶ１２２−１３よりハイレベルのデータＱが出力される。
なお、ノードＪ１２１−１３のデータは、インバータＩＮＶ１２３−１３とＩＮＶ１２４−１３のクロスラッチによりクロック信号ＣＫがローレベルに切り替わってもそのレベルが保持される。
【０１６６】
データ入力信号Ｄがローレベルで、その反転信号Ｄｂがハイレベルの場合は、上述した動作と逆の動作が行われる。ここではその詳細な説明は省略する。
【０１６７】
本第１４の実施形態によれば、第２段ラッチ１２−１３において、第１段ラッチの出力信号変化を短時間で最終出力信号に伝達する回路を設けたので、第６および第１１の実施形態の効果に加えて、従来回路よりも速やかにハイレベルを出力できるため高速動作が可能である。
【０１６８】
第１５実施形態
図１６は、本発明に係るセンスアンプ式Ｄ型フリップフロップの第１５の実施形態を示す回路図である。
【０１６９】
本第１５の実施形態が上述した第１４の実施形態と異なる点は、第２段ラッチ１２−１４を、相反する信号が保持されている場合、第１段ラッチ１１−１０の出力信号変化と同時に、第２段ラッチに保持されている相反信号を無効化する回路構成としたことにある。
具体的には、クロスラッチを構成するインバータＩＮＶ１２４−１４をノード／Ｈ１１１およびＨ１１２に接続されたクロックドインバータ（ＣｌｏｃｋｅｄＩｎｖｅｒｔｅｒ）により構成したことにある。
【０１７０】
この場合、たとえばデータ入力信号Ｄがハイレベル、その反転信号Ｄｂがローレベルであるとすると、第１の出力ノードＨ１１１はローレベルとなり、第２段ラッチ１２−１４のインバータＩＮＶ１２１−１３の出力ノード／Ｈ１１１はハイレベルとなる。このとき、第１段ラッチ１１−１０の第２の出力ノードＨ１１２は、ハイレベルである。
その結果、ＮＭＯＳトランジスタＮＴ１２１−１３がオンし、ＰＭＯＳトランジスタＰＴ１２３−１３がオフし、ノードＪ１２１−１３が、ローレベルとなる。
このとき、クロックドインバータＩＮＶ１２４−１４はハイレベルを出力できなくなり、速やかにインバータＩＮＶ１２２−１３よりハイレベルのデータＱが出力される。
したがって、ノードＪ１２１−１３がローレベルに変化することを妨げることなく速やかにインバータＩＮＶ１２２−１３よりハイレベルのデータＱが出力される。
また、ノードＪ１２１−１３のデータは、インバータＩＮＶ１２３−１３とＩＮＶ１２４−１４のクロスラッチによりクロック信号ＣＫがローレベルに切り替わってもそのレベルが保持される。
【０１７１】
データ入力信号Ｄがローレベルで、その反転信号Ｄｂがハイレベルの場合は、上述した動作と逆の動作が行われる。ここではその詳細な説明は省略する。
【０１７２】
本第１５の実施形態によれば、第１４の実施形態の効果に加えて、従来回路よりも速やかにハイレベルのデータを出力できるため高速動作が可能である。
【０１７３】
第１６実施形態
図１７は、本発明に係るセンスアンプ式Ｄ型フリップフロップの第１６の実施形態を示す回路図である。
【０１７４】
本第１６の実施形態が上述した第６の実施形態と異なる点は、第１段ラッチ１１−１５のラッチ部の構成にある。
具体的には、本第１６の実施形態に係るラッチ部２１５において、第１の信号経路ＳＰ２１１における第５のスイッチング素子としてのＮＭＯＳトランジスタＮＴ２１２と第７のスイッチング素子としてのＮＭＯＳトランジスタＮＴ２１３の接続位置、並びに、第２の信号経路ＳＰ２１２における第６のスイッチング素子としてのＮＭＯＳトランジスタＮＴ２１６と第８のスイッチング素子としてのＮＭＯＳトランジスタＮＴ２１７の接続位置を変更している。
【０１７５】
具体的には、第１の信号経路ＳＰ２１１において、ＮＭＯＳトランジスタＮＴ２１２のドレインを第２の中間ノードＧ２１１に接続し、ソースを接地電位ＧＮＤに接続し、ＮＭＯＳトランジスタＮＴ２１３のドレインを第１の中間ノードＦ２１１に接続し、ソースを第２の中間ノードＧ２１１に接続している。
同様に、第２の信号経路ＳＰ２１２において、ＮＭＯＳトランジスタＮＴ２１６のドレインを第４の中間ノードＧ２１２に接続し、ソースを接地電位ＧＮＤに接続し、ＮＭＯＳトランジスタＮＴ２１７のドレインを第３の中間ノードＦ２１２に接続し、ソースを第４の中間ノードＧ２１２に接続している。
【０１７６】
次に、図１７のセンスアンプ式Ｄ型フリップフロップ１０−４の動作について説明する。
【０１７７】
ここでは、第２段ラッチ１２による出力データＱがローレベルに保持され、出力反転データＱｂがハイレベルに保持されているものとする。
まず、このとき、たとえばデータ入力信号Ｄがハイレベル、その反転信号Ｄｂがローレベルで供給される、すなわち、正転側の入力データＤと反転側の入力データＤｂが出力データＱ、および、出力データＱｂの異なるレベル（レベルが不一致）で供給されるものとして説明する。
【０１７８】
クロック信号ＣＫがローレベルの期間において、ＰＭＯＳトランジスタＰＴ１１１，ＰＴ１１４がオンになり、ＮＭＯＳトランジスタＮＴ２１１，ＮＴ２１５はカットオフになる。
【０１７９】
また、出力データＱがローレベルに保持され、出力反転データＱｂがハイレベルに保持されていることから、ＰＭＯＳトランジスタＰＴ１１６，ＰＴ１１９、ＮＭＯＳトランジスタＮＴ１２０がオンになり、ＰＭＯＳトランジスタＰＴ１１５，ＰＴ１２０、ＮＭＯＳトランジスタＮＴ１１９がオフになる。
そして、データ入力信号Ｄがハイレベル、その反転信号Ｄｂがローレベルで供給されることから、ＰＭＯＳトランジスタＰＴ１１８，ＰＴ１２１、ＮＭＯＳトランジスタＮＴ１１７がオンになり、ＰＭＯＳトランジスタＰＴ１１７，ＰＴ１２２、ＮＭＯＳトランジスタＮＴ１１８がオフになる。
その結果、ＰＭＯＳトランジスタＰＴ１２１，ＰＴ１１９，ＰＴ１１１、並びに、ＰＴ１１８，ＰＴ１１６，ＰＴ１１４は等価的に抵抗として振る舞い、これらを通して第１の出力ノードＨ１１１および第２の出力ノードＨ１１２は電源電圧ＶＤＤの供給ライン（第２の電位源）に電気的に接続され、完全な論理１の電位（ハイレベル）にプリチャージされる。
【０１８０】
そして、ＰＭＯＳトランジスタＰＴ２１２，ＰＴ２１３は、カットオフになる。
このとき、ＮＭＯＳトランジスタＮＴ２１１，ＮＴ２１５はカットオフになっていることから、第１の中間ノードＦ２１１および第３の中間ノードＦ２１２には電荷の充電は行われない。
一方、ＮＭＯＳトランジスタＮＴ２１３，ＮＴ２１４，ＮＴ２１７、およびＮＴ２１８は、第１の出力ノードＨ１１１および第２の出力ノードＨ１１２がハイレベルにプリチャージされたことに伴いオンになる。
その結果、データ入力信号Ｄ、反転信号Ｄｂの状態に関係なく、第１の中間ノードＦ２１１はＮＭＯＳトランジスタＮＴ２１４を通して、第３の中間ノードＦ２１２はＮＭＯＳトランジスタＮＴ２１８を通して電荷が放電されてローレベルとなる。
したがって、クロック信号ＣＫがローレベルの期間においては、電荷の充電は、第１の出力ノードＨ１１１および第２の出力ノードＨ１１２に対してのみ行われる。
【０１８１】
次に、クロック信号ＣＫがハイレベルになると、ＰＭＯＳトランジスタＰＴ１１１，ＰＴ１１４がオフになり、ＮＭＯＳトランジスタＮＴ２１１，ＮＴ２１５はオンになる。
ここで、データ入力信号ＤがハイレベルでＮＭＯＳトランジスタＮＴ２１２のゲートに、その反転信号ＤｂがローレベルでＮＭＯＳトランジスタＮＴ２１６のゲートに供給されると、ＮＭＯＳトランジスタＮＴ２１２がオンし、ＮＭＯＳトランジスタＮＴ２１６はオフになる。このとき、ＮＭＯＳトランジスタＮＴ２１３はオンのままである。
その結果、第１の信号経路ＳＰ２１１は第１の出力ノードＨ１１１から接地電位ＧＮＤまで電気的に接続される。したがって、第１の出力ノードＨ１１１に充電された電荷は、ＮＭＯＳトランジスタＮＴ２１１〜ＮＴ２１３およびＮＴ２１４を通して放電される。これにより、第１の出力ノードＨ１１１はローレベルとなり、第２段ラッチ１２のＮＡＮＤゲートＮＡ１２１からハイレベルのデータＱが出力される。
【０１８２】
一方、第２の出力ノードＨ１１２の電荷は、第１の出力ノードＨ１１１がハイレベルからローレベルに変化するごく僅かな時間放電される。
しかし、第１の出力ノードＨ１１１の電位が下がることによってＰＭＯＳトランジスタＰＴ２１３がオン、ＮＭＯＳトランジスタＮＴ２１７，ＮＴ２１８がカットオフになり、下がりかけた第２の出力ノードＨ１１２の電位は上昇し、再び完全な論理１の電位を得、ハイレベルを保持する。
【０１８３】
データ入力信号Ｄがローレベルで、その反転信号Ｄｂがハイレベルの場合は、上述した動作と逆の動作が行われる。ここではその詳細な説明は省略する。
【０１８４】
また、プリ設定部１１２の動作は、上述した第１の実施形態と同様に行われることから、ここではその詳細な説明は省略する。
【０１８５】
第１６の実施形態によれば、上述した第６の実施形態の効果と同様の効果を得ることができる。
【０１８６】
第１７実施形態
図１８は、本発明に係るセンスアンプ式Ｄ型フリップフロップの第１７の実施形態を示す回路図である。
【０１８７】
本第１７の実施形態が上述した第１６の実施形態と異なる点は、第２段ラッチ１２−１６のＮＡＮＤゲートＮＡ１２１，ＮＡ１２２の出力側にインバータＩＮＶ１２１−１６，ＩＮＶ１２２−１６を配置したことにある。
【０１８８】
その他の構成は、上述した第１６の実施形態と同様である。
【０１８９】
第１７の実施形態によれば、クロストーク等の影響を抑止できる。
また、前段の第１段ラッチ１１−１５にて、セットアップタイムを短縮することができ、また、第１段ラッチ１１−１５の出力信号を短時間で確定させることができ、バリッドディレイを短縮することが可能であることから、インバータを挿入してバリッドディレイが長くなったとしても、全体として、回路設計手法に依存することなく、高速動作を実現でき、消費電力の削減することができる利点がある。
【０１９０】
第１８実施形態
図１９は、本発明に係るセンスアンプ式Ｄ型フリップフロップの第１８の実施形態を示す回路図である。
【０１９１】
本第１９の実施形態が上述した第１６の実施形態と異なる点は、第２段ラッチ１２−１７において、第１段（前段）ラッチの出力信号変化を短時間で最終出力信号に伝達する回路を設けたことにある。
【０１９２】
具体的には、第２段ラッチ１２−１７を４つの２入力ＮＡＮＤゲートＮＡ１２１−１７〜ＮＡ１２４−１７により構成している。
ＮＡＮＤゲートＮＡ１２１−１７の第１入力端子が第１段ラッチ１１−１５の第１の出力ノードＨ１１１に接続され、第２入力端子がＮＡＮＤゲートＮＡ１２２−１７の出力端子およびＮＡＮＤゲートＮＡ１２４−１７の第１入力端子に接続され、これらの接続点によりノードＩ１２１−１７が構成されている。
ＮＡＮＤゲートＮＡ１２２−１７の第１入力端子が第１段ラッチ１１−１５の第２のノードＨ１１２に接続され、第２入力端子がＮＡＭＤゲートＮＡ１２１−１７の出力端子およびＮＡＮＤゲートＮＡ１２３−１７の第１入力端子に接続され、これらの接続点によりノードＩ１２２−１７が構成されている。
ＮＡＮＤゲートＮＡ１２３−１７の第２入力端子が第１段ラッチ１１−１５の第２のノードＨ１１２に接続され、ＮＡＮＤゲートＮＡ１２４−１７の第２入力端子が第１段ラッチ１１−１５の第１のノードＨ１１１に接続されている。
そして、第２段ラッチ１２−１７は、ＮＡＮＤゲートＮＡ１２４−１７からデータＱを出力し、ＮＡＮＤゲートＮＡ１２３−１７から反転データＱｂを出力する。
【０１９３】
たとえば、データ入力信号Ｄがハイレヘル、その反転信号Ｄｂがローレベルであるとすると、第１の出力ノードＨ１１１はローレベルとなり、速やかに第２段ラッチ１２−１７のＮＡＮＤゲートＮＡ１２４−１７よりハイレベルのデータＱが出力される。
また、ＮＡＮＤゲートＮＡ１２３−１７の出力データＱｂがＮＡＮＤゲートＮＡ１２１−１７を介してローレベルとなる。
【０１９４】
データ入力信号Ｄがローレベルで、その反転信号Ｄｂがハイレベルの場合は、上述した動作と逆の動作が行われる。ここではその詳細な説明は省略する。
【０１９５】
本第１８の実施形態によれば、第２段ラッチ１２−１７において、前段の第１段ラッチの出力信号変化を短時間で最終出力信号に伝達する回路を設けたので、第６および１６の実施形態の効果に加えて、従来回路よりも速やかにハイレベルを出力できるため高速動作が可能である。
【０１９６】
第１９実施形態
図２０は、本発明に係るセンスアンプ式Ｄ型フリップフロップの第１９の実施形態を示す回路図である。
【０１９７】
本第２０の実施形態が上述した第１６の実施形態と異なる点は、第２段ラッチ１２−１８の回路構成にある。
【０１９８】
具体的には、第２段ラッチ１２−１８は、図２０に示すように、インバータＩＮＶ１２１−１８〜ＩＮＶ１２４−１８、ＰＭＯＳトランジスタＰＴ１２３−１８、およびＮＭＯＳトランジスタＮＴ１２１−１８を有している。
【０１９９】
ＰＭＯＳトランジスタＰＴ１２３−１８のソースが電源電圧ＶＤＤの供給ラインに接続され、ドレインがＮＭＯＳトランジスタＮＴ１２１−１８のドレインに接続され、この接続点によりノードＪ１２１−１８が構成されている。また、ＮＭＯＳトランジスタＮＴ１２１−１８のソースは接地電位ＧＮＤに接続されている。
インバータＩＮＶ１２１−１８の入力端子が第１段ラッチ１１−１５の第１の出力ノードＨ１１１に接続され、出力端子がＮＭＯＳトランジスタＮＴ１２１−１８のゲートに接続されている。ここでは、このインバータＩＮＶ１２１−１８の出力端子とＮＭＯＳトランジスタＮＴ１２１−１８のゲートとの接続点をノード／Ｈ１１１とする。
ノードＪ１２１−１８がインバータＩＮＶ１２２−１８およびＩＮＶ１２３−１８の入力端子およびインバータＩＮＶ１２４−１８の出力端子に接続されている。
また、インバータＩＮＶ１２３−１８の出力端子とインバータＩＮＶ１２４−１８の入力端子が接続され、その接続点によりノードＪ１２２−１８が構成されている。これらインバータＩＮＶ１２３−１８とＩＮＶ１２４−１８によりラッチが構成されている。
そして、第２段ラッチ１２−１８は、インバータＩＮＶ１２２−１８の出力端子からデータＱを出力する。
【０２００】
この場合、たとえばデータ入力信号Ｄがハイレベル、その反転信号Ｄｂがローレベルであるとすると、第１の出力ノードＨ１１１はローレベルとなり、第２段ラッチ１２−１８のインバータＩＮＶ１２１−１８の出力ノード／１１１はハイレベルとなる。このとき、第１段ラッチ１１−１５の第２の出力ノードＨ１１２は、ハイレベルである。
その結果、ＮＭＯＳトランジスタＮＴ１２１−１８がオンし、ＰＭＯＳトランジスタＰＴ１２３−１８がオフし、ノードＪ１２１−１８が、ローレベルとなり、速やかにインバータＩＮＶ１２２−１８よりハイレベルのデータＱが出力される。
なお、ノードＪ１２１−１８のデータは、インバータＩＮＶ１２３−１８とＩＮＶ１２４−１８のクロスラッチによりクロック信号ＣＫがローレベルに切り替わってもそのレベルが保持される。
【０２０１】
データ入力信号Ｄがローレベルで、その反転信号Ｄｂがハイレベルの場合は、上述した動作と逆の動作が行われる。ここではその詳細な説明は省略する。
【０２０２】
本第１９の実施形態によれば、第２段ラッチ１２−１９において、第１段ラッチの出力信号変化を短時間で最終出力信号に伝達する回路を設けたので、第６および第１６の実施形態の効果に加えて、従来回路よりも速やかにハイレベルを出力できるため高速動作が可能である。
【０２０３】
第２０実施形態
図２１は、本発明に係るセンスアンプ式Ｄ型フリップフロップの第２０の実施形態を示す回路図である。
【０２０４】
本第２０の実施形態が上述した第１９の実施形態と異なる点は、第２段ラッチ１２−１９を、相反する信号が保持されている場合、第１段ラッチ１１−１５の出力信号変化と同時に、第２段ラッチに保持されている相反信号を無効化する回路構成としたことにある。
具体的には、クロスラッチを構成するインバータＩＮＶ１２４−１９をノード／Ｈ１１１およびＨ１１２に接続されたクロックドインバータ（ＣｌｏｃｋｅｄＩｎｖｅｒｔｅｒ）により構成したことにある。
【０２０５】
この場合、たとえばデータ入力信号Ｄがハイレベル、その反転信号Ｄｂがローレベルであるとすると、第１の出力ノードＨ１１１はローレベルとなり、第２段ラッチ１２−１９のインバータＩＮＶ１２１−１８の出力ノード／Ｈ１１１はハイレベルとなる。このとき、第１段ラッチ１１−１５の第２の出力ノードＨ１１２は、ハイレベルである。
その結果、ＮＭＯＳトランジスタＮＴ１２１−１８がオンし、ＰＭＯＳトランジスタＰＴ１２３−１８がオフし、ノードＪ１２１−１８が、ローレベルとなる。
このとき、クロックドインバータＩＮＶ１２４−１９はハイレベルを出力できなくなり、速やかにインバータＩＮＶ１２２−１８よりハイレベルのデータＱが出力される。
したがって、ノードＪ１２１−１８がローレベルに変化することを妨げることなく速やかにインバータＩＮＶ１２２−１８よりハイレベルのデータＱが出力される。
また、ノードＪ１２１−１８のデータは、インバータＩＮＶ１２３−１８とＩＮＶ１２４−１９のクロスラッチによりクロック信号ＣＫがローレベルに切り替わってもそのレベルが保持される。
【０２０６】
データ入力信号Ｄがローレベルで、その反転信号Ｄｂがハイレベルの場合は、上述した動作と逆の動作が行われる。ここではその詳細な説明は省略する。
【０２０７】
本第２０の実施形態によれば、第１９の実施形態の効果に加えて、従来回路よりも速やかにハイレベルのデータを出力できるため高速動作が可能である。
【０２０８】
第２１実施形態
図２２は、本発明に係るセンスアンプ式Ｄ型フリップフロップの第２１の実施形態を示す回路図である。
【０２０９】
本第２１の実施形態が上述した第６の実施形態と異なる点は、第１段ラッチ１１−２０のラッチ部の構成にある。
具体的には、本第２１の実施形態に係るラッチ部２２０において、第９のスイッチング素子としてのＮＭＯＳトランジスタＮＴ２１４のソースの接続位置、並びに、第１０のスイッチング素子としてのＮＭＯＳトランジスタＮＴ２１８のソースの接続位置を変更している。
【０２１０】
具体的には、ＮＭＯＳトランジスタＮＴ２１４のソースを接地する代わりに、第４の中間ノードＧ２１２に接続している。
同様に、ＮＭＯＳトランジスタＮＴ２１８のソースを接地する代わりに、第２の中間ノードＧ２１１に接続している。
【０２１１】
次に、図２２のセンスアンプ式Ｄ型フリップフロップ１０−２０の動作について説明する。
【０２１２】
ここでは、第２段ラッチ１２による出力データＱがローレベルに保持され、出力反転データＱｂがハイレベルに保持されているものとする。
まず、このとき、たとえばデータ入力信号Ｄがハイレベル、その反転信号Ｄｂがローレベルで供給される、すなわち、正転側の入力データＤと反転側の入力データＤｂが出力データＱ、および、出力データＱｂの異なるレベル（レベルが不一致）で供給されるものとして説明する。
【０２１３】
クロック信号ＣＫがローレベルの期間において、ＰＭＯＳトランジスタＰＴ１１１，ＰＴ１１４がオンになり、ＮＭＯＳトランジスタＮＴ２１１，ＮＴ２１５はカットオフになる。
【０２１４】
また、出力データＱがローレベルに保持され、出力反転データＱｂがハイレベルに保持されていることから、ＰＭＯＳトランジスタＰＴ１１６，ＰＴ１１９、ＮＭＯＳトランジスタＮＴ１２０がオンになり、ＰＭＯＳトランジスタＰＴ１１５，ＰＴ１２０、ＮＭＯＳトランジスタＮＴ１１９がオフになる。
そして、データ入力信号Ｄがハイレベル、その反転信号Ｄｂがローレベルで供給されることから、ＰＭＯＳトランジスタＰＴ１１８，ＰＴ１２１、ＮＭＯＳトランジスタＮＴ１１７がオンになり、ＰＭＯＳトランジスタＰＴ１１７，ＰＴ１２２、ＮＭＯＳトランジスタＮＴ１１８がオフになる。
その結果、ＰＭＯＳトランジスタＰＴ１２１，ＰＴ１１９，ＰＴ１１１、並びに、ＰＴ１１８，ＰＴ１１６，ＰＴ１１４は等価的に抵抗として振る舞い、これらを通して第１の出力ノードＨ１１１および第２の出力ノードＨ１１２は電源電圧ＶＤＤの供給ライン（第２の電位源）に電気的に接続され、完全な論理１の電位（ハイレベル）にプリチャージされる。
【０２１５】
そして、ＰＭＯＳトランジスタＰＴ２１２，ＰＴ２１３は、カットオフになる。
このとき、ＮＭＯＳトランジスタＮＴ２１１，ＮＴ２１５はカットオフになっていることから、第１の中間ノードＦ２１１および第３の中間ノードＦ２１２には電荷の充電は行われない。
一方、ＮＭＯＳトランジスタＮＴ２１３，ＮＴ２１４，ＮＴ２１７、およびＮＴ２１８は、第１の出力ノードＨ２１１および第２の出力ノードＨ２１２がハイレベルにプリチャージされたことに伴いオンになる。
また、データ入力信号Ｄおよび反転信号Ｄｂのいずれか一方はハイレベルであることから、ＮＭＯＳトランジスタＮＴ２１２またはＮＭＯＳトランジスタＮＴ２１６のいずれかがオン状態にある。
その結果、第１の中間ノードＦ２１１および第２の中間ノードＧ２１１は、ＮＭＯＳトランジスタＮＴ２１３およびＮＭＯＳトランジスタＮＴ２１２、または、ＮＭＯＳトランジスタＮＴ２１３、ＮＴ２１４，ＮＴ２１８、およびＮＴ２１６を通して電荷が放電されてローレベルに保持される。
同様に、第３の中間ノードＦ２１２および第４の中間ノードＧ２１２は、ＮＭＯＳトランジスタＮＴ２１７およびＮＭＯＳトランジスタＮＴ２１６、または、ＮＭＯＳトランジスタＮＴ２１７、ＮＴ２１４、ＮＴ２１８、およびＮＴ２１２を通して電荷が放電されてローレベルに保持される。
したがって、クロック信号ＣＫがローレベルの期間においては、電荷の充電は、第１の出力ノードＨ１１１および第２の出力ノードＨ１１２に対してのみ行われる。
【０２１６】
次に、クロック信号ＣＫがハイレベルになると、ＰＭＯＳトランジスタＰＴ１１１，ＰＴ１１４がオフになり、ＮＭＯＳトランジスタＮＴ２１１，ＮＴ２１５はオンになる。
したがって、電源電圧をＶＤＤ〔Ｖ〕、ＮＭＯＳトランジスタのしきい値をＶｔｈｎとすれば、このときの第１の中間ノードＦ２１１，第２の中間ノードＦ２１２のの電位は、（ＶＤＤ−Ｖｔｈｎ）〔Ｖ〕になると見積もることができる。ここで、データ入力信号ＤがハイレベルでＮＭＯＳトランジスタＮＴ２１２のゲートに、その反転信号ＤｂがローレベルでＮＭＯＳトランジスタＮＴ２１６のゲートに供給されると、ＮＭＯＳトランジスタＮＴ２１２がオンし、ＮＭＯＳトランジスタＮＴ２１６はオフになる。このとき、ＮＭＯＳトランジスタＮＴ２１３はオンのままである。
その結果、第１の信号経路ＳＰ２１１は第１の出力ノードＨ１１１から接地電位ＧＮＤまで電気的に接続される。したがって、第１の出力ノードＨ１１１に充電された電荷は、ＮＭＯＳトランジスタＮＴ２１１〜ＮＴ２１３を通して放電される。これにより、第１の出力ノードＨ１１１はローレベルとなり、第２段ラッチ１２のＮＡＮＤゲートＮＡ１２１からハイレベルのデータＱが出力される。
【０２１７】
一方、第２の出力ノードＨ１１２の電荷は、第１の出力ノードＨ１１１がハイレベルからローレベルに変化するごく僅かな時間放電される。
しかし、第１の出力ノードＨ１１１の電位が下がることによってＰＭＯＳトランジスタＰＴ２１３がオン、ＮＭＯＳトランジスタＮＴ２１７，ＮＴ２１８がカットオフになり、下がりかけた第２の出力ノードＨ１１２の電位は上昇し、再び完全な論理１の電位を得、ハイレベルを保持する。
【０２１８】
データ入力信号Ｄがローレベルで、その反転信号Ｄｂがハイレベルの場合は、上述した動作と逆の動作が行われる。ここではその詳細な説明は省略する。
【０２１９】
また、プリ設定部１１２の動作は、上述した第１の実施形態と同様に行われることから、ここではその詳細な説明は省略する。
【０２２０】
第２１の実施形態によれば、上述した第６の実施形態の効果と同様の効果を得ることができる。
【０２２１】
第２２実施形態
図２３は、本発明に係るセンスアンプ式Ｄ型フリップフロップの第２２の実施形態を示す回路図である。
【０２２２】
本第２２の実施形態が上述した第２１の実施形態と異なる点は、第２段ラッチ１２−２１のＮＡＮＤゲートＮＡ１２１，ＮＡ１２２の出力側にインバータＩＮＶ１２１−２１，ＩＮＶ１２２−２１を配置したことにある。
【０２２３】
その他の構成は、上述した第２１の実施形態と同様である。
【０２２４】
本第２２の実施形態によれば、クロストーク等の影響を抑止できる。
また、前段の第１段ラッチ１１−２０にて、セットアップタイムを短縮することができ、また、第１段ラッチ１１−２０の出力信号を短時間で確定させることができ、バリッドディレイを短縮することが可能であることから、インバータを挿入してバリッドディレイが長くなったとしても、全体として、回路設計手法に依存することなく、高速動作を実現でき、消費電力の削減することができる利点がある。
【０２２５】
第２３実施形態
図２４は、本発明に係るセンスアンプ式Ｄ型フリップフロップの第２３の実施形態を示す回路図である。
【０２２６】
本第２３の実施形態が上述した第２１の実施形態と異なる点は、第２段ラッチ１２−２２において、第１段（前段）ラッチの出力信号変化を短時間で最終出力信号に伝達する回路を設けたことにある。
【０２２７】
具体的には、第２段ラッチ１２−２２を４つの２入力ＮＡＮＤゲートＮＡ１２１−２２〜ＮＡ１２４−２２により構成している。
ＮＡＮＤゲートＮＡ１２１−２２の第１入力端子が第１段ラッチ１１−２０の第１の出力ノードＨ１１１に接続され、第２入力端子がＮＡＮＤゲートＮＡ１２２−２２の出力端子およびＮＡＮＤゲートＮＡ１２４−２２の第１入力端子に接続され、これらの接続点によりノードＩ１２１−２２が構成されている。
ＮＡＮＤゲートＮＡ１２２−２２の第１入力端子が第１段ラッチ１１−２０の第２のノードＨ１１２に接続され、第２入力端子がＮＡＭＤゲートＮＡ１２１−２２の出力端子およびＮＡＮＤゲートＮＡ１２３−２２の第１入力端子に接続され、これらの接続点によりノードＩ１２２−２２が構成されている。
ＮＡＮＤゲートＮＡ１２３−２２の第２入力端子が第１段ラッチ１１−２０の第２のノードＨ１１２に接続され、ＮＡＮＤゲートＮＡ１２４−２２の第２入力端子が第１段ラッチ１１−２０の第１のノードＨ１１１に接続されている。
そして、第２段ラッチ１２−２２は、ＮＡＮＤゲートＮＡ１２４−２２からデータＱを出力し、ＮＡＮＤゲートＮＡ１２３−２２から反転データＱｂを出力する。
【０２２８】
たとえば、データ入力信号Ｄがハイレベル、その反転信号Ｄｂがローレベルであるとすると、第１の出力ノードＨ１１１はローレベルとなり、速やかに第２段ラッチ１２−２２のＮＡＮＤゲートＮＡ１２４−２２よりハイレベルのデータＱが出力される。
また、ＮＡＮＤゲートＮＡ１２３−２２の出力データＱｂがＮＡＮＤゲートＮＡ１２１−２２を介してローレベルとなる。
【０２２９】
データ入力信号Ｄがローレベルで、その反転信号Ｄｂがハイレベルの場合は、上述した動作と逆の動作が行われる。ここではその詳細な説明は省略する。
【０２３０】
本第２３の実施形態によれば、第２段ラッチ１２−２２において、前段の第１段ラッチの出力信号変化を短時間で最終出力信号に伝達する回路を設けたので、第６および２２の実施形態の効果に加えて、従来回路よりも速やかにハイレベルを出力できるため高速動作が可能である。
【０２３１】
第２４実施形態
図２５は、本発明に係るセンスアンプ式Ｄ型フリップフロップの第２４の実施形態を示す回路図である。
【０２３２】
本第２４の実施形態が上述した第２１の実施形態と異なる点は、第２段ラッチ１２−２３の回路構成にある。
【０２３３】
具体的には、第２段ラッチ１２−２３は、図２５に示すように、インバータＩＮＶ１２１−２３〜ＩＮＶ１２４−２３、ＰＭＯＳトランジスタＰＴ１２３−２３、およびＮＭＯＳトランジスタＮＴ１２１−２３を有している。
【０２３４】
ＰＭＯＳトランジスタＰＴ１２３−２３のソースが電源電圧ＶＤＤの供給ラインに接続され、ドレインがＮＭＯＳトランジスタＮＴ１２１−２３のドレインに接続され、この接続点によりノードＪ１２１−２３が構成されている。また、ＮＭＯＳトランジスタＮＴ１２１−２３のソースは接地電位ＧＮＤに接続されている。
インバータＩＮＶ１２１−２３の入力端子が第１段ラッチ１１−２０の第１の出力ノードＨ１１１に接続され、出力端子がＮＭＯＳトランジスタＮＴ１２１−２３のゲートに接続されている。ここでは、このインバータＩＮＶ１２１−２３の出力端子とＮＭＯＳトランジスタＮＴ１２１−２３のゲートとの接続点をノード／Ｈ１１１とする。
ノードＪ１２１−２３がインバータＩＮＶ１２２−２３およびＩＮＶ１２３−２３の入力端子およびインバータＩＮＶ１２４−２３の出力端子に接続されている。
また、インバータＩＮＶ１２３−２３の出力端子とインバータＩＮＶ１２４−２３の入力端子が接続され、その接続点によりノードＪ１２２−２３が構成されている。これらインバータＩＮＶ１２３−２３とＩＮＶ１２４−２３によりラッチが構成されている。
そして、第２段ラッチ１２−２３は、インバータＩＮＶ１２２−２３の出力端子からデータＱを出力する。
【０２３５】
この場合、たとえばデータ入力信号Ｄがハイレベル、その反転信号Ｄｂがローレベルであるとすると、第１の出力ノードＨ１１１はローレベルとなり、第２段ラッチ１２−２３のインバータＩＮＶ１２１−２３の出力ノード／１１１はハイレベルとなる。このとき、第１段ラッチ１１−２０の第２の出力ノードＨ１１２は、ハイレベルである。
その結果、ＮＭＯＳトランジスタＮＴ１２１−２３がオンし、ＰＭＯＳトランジスタＰＴ１２３−２３がオフし、ノードＪ１２１−２３が、ローレベルとなり、速やかにインバータＩＮＶ１２２−２３よりハイレベルのデータＱが出力される。
なお、ノードＪ１２１−２３のデータは、インバータＩＮＶ１２３−２３とＩＮＶ１２４−２３のクロスラッチによりクロック信号ＣＫがローレベルに切り替わってもそのレベルが保持される。
【０２３６】
データ入力信号Ｄがローレベルで、その反転信号Ｄｂがハイレベルの場合は、上述した動作と逆の動作が行われる。ここではその詳細な説明は省略する。
【０２３７】
本第２４の実施形態によれば、第２段ラッチ１２−２３において、第１段ラッチの出力信号変化を短時間で最終出力信号に伝達する回路を設けたので、第６および第２１の実施形態の効果に加えて、従来回路よりも速やかにハイレベルを出力できるため高速動作が可能である。
【０２３８】
第２５実施形態
図２６は、本発明に係るセンスアンプ式Ｄ型フリップフロップの第２５の実施形態を示す回路図である。
【０２３９】
本第２５の実施形態が上述した第２４の実施形態と異なる点は、第２段ラッチ１２−２４を、相反する信号が保持されている場合、第１段ラッチ１１−２０の出力信号変化と同時に、第２段ラッチに保持されている相反信号を無効化する回路構成としたことにある。
具体的には、クロスラッチを構成するインバータＩＮＶ１２４−２４をノード／Ｈ１１１およびＨ１１２に接続されたクロックドインバータ（ＣｌｏｃｋｅｄＩｎｖｅｒｔｅｒ）により構成したことにある。
【０２４０】
この場合、たとえばデータ入力信号Ｄがハイレベル、その反転信号Ｄｂがローレベルであるとすると、第１の出力ノードＨ１１１はローレベルとなり、第２段ラッチ１２−２４のインバータＩＮＶ１２１−２３の出力ノード／Ｈ１１１はハイレベルとなる。このとき、第１段ラッチ１１−２０の第２の出力ノードＨ１１２は、ハイレベルである。
その結果、ＮＭＯＳトランジスタＮＴ１２１−２３がオンし、ＰＭＯＳトランジスタＰＴ１２３−２３がオフし、ノードＪ１２１−２３が、ローレベルとなる。
このとき、クロックドインバータＩＮＶ１２４−２４はハイレベルを出力できなくなり、速やかにインバータＩＮＶ１２２−２３よりハイレベルのデータＱが出力される。
したがって、ノードＪ１２１−２３がローレベルに変化することを妨げることなく速やかにインバータＩＮＶ１２２−２３よりハイレベルのデータＱが出力される。
また、ノードＪ１２１−２３のデータは、インバータＩＮＶ１２３−２３とＩＮＶ１２４−２４のクロスラッチによりクロック信号ＣＫがローレベルに切り替わってもそのレベルが保持される。
【０２４１】
データ入力信号Ｄがローレベルで、その反転信号Ｄｂがハイレベルの場合は、上述した動作と逆の動作が行われる。ここではその詳細な説明は省略する。
【０２４２】
本第２５の実施形態によれば、第２４の実施形態の効果に加えて、従来回路よりも速やかにハイレベルのデータを出力できるため高速動作が可能である。
【０２４３】
第２６実施形態
図２７は、本発明に係るセンスアンプ式Ｄ型フリップフロップの第２６の実施形態を示す回路図である。
【０２４４】
本第２６の実施形態が上述した第２１の実施形態と異なる点は、第１段ラッチ１１−２５のラッチ部の構成にある。
具体的には、本第２６の実施形態に係るラッチ部２２５において、第２の中間ノードＧ２１１と第４の中間ノードＧ２１２とを、ゲートが電源電圧ＶＤＤの供給ラインに接続されたオン抵抗として機能するＮＭＯＳトランジスタＮＴ２１９により接続するようにしている。
【０２４５】
その他の構成は、上述した第２１の実施形態と同様である。
【０２４６】
本第２６の実施形態に係る動作は、基本的に上述した第２１の実施形態の動作と同様に行われることから、ここではその詳細な説明は省略する。
【０２４７】
第２６の実施形態によれば、上述した第６および第２１の実施形態の効果と同様の効果を得ることができる。
【０２４８】
第２７実施形態
図２８は、本発明に係るセンスアンプ式Ｄ型フリップフロップの第２７の実施形態を示す回路図である。
【０２４９】
本第２７の実施形態が上述した第２６の実施形態と異なる点は、第２段ラッチ１２−２６のＮＡＮＤゲートＮＡ１２１，ＮＡ１２２の出力側にインバータＩＮＶ１２１−２６，ＩＮＶ１２２−２６を配置したことにある。
【０２５０】
その他の構成は、上述した第２６の実施形態と同様である。
【０２５１】
第２７の実施形態によれば、クロストーク等の影響を抑止できる。
また、前段の第１段ラッチ１１−２５にて、セットアップタイムを短縮することができ、また、第１段ラッチ１１−２５の出力信号を短時間で確定させることができ、バリッドディレイを短縮することが可能であることから、インバータを挿入してバリッドディレイが長くなったとしても、全体として、回路設計手法に依存することなく、高速動作を実現でき、消費電力の削減することができる利点がある。
【０２５２】
第２８実施形態
図２９は、本発明に係るセンスアンプ式Ｄ型フリップフロップの第２８の実施形態を示す回路図である。
【０２５３】
本第２８の実施形態が上述した第２６の実施形態と異なる点は、第２段ラッチ１２−２７において、第１段（前段）ラッチの出力信号変化を短時間で最終出力信号に伝達する回路を設けたことにある。
【０２５４】
具体的には、第２段ラッチ１２−２７を４つの２入力ＮＡＮＤゲートＮＡ１２１−２７〜ＮＡ１２４−２７により構成している。
ＮＡＮＤゲートＮＡ１２１−２７の第１入力端子が第１段ラッチ１１−２５の第１の出力ノードＨ１１１に接続され、第２入力端子がＮＡＮＤゲートＮＡ１２２−２７の出力端子およびＮＡＮＤゲートＮＡ１２４−２７の第１入力端子に接続され、これらの接続点によりノードＩ１２１−２７が構成されている。
ＮＡＮＤゲートＮＡ１２２−２７の第１入力端子が第１段ラッチ１１−２５の第２のノードＨ１１２に接続され、第２入力端子がＮＡＭＤゲートＮＡ１２１−２７の出力端子およびＮＡＮＤゲートＮＡ１２３−２７の第１入力端子に接続され、これらの接続点によりノードＩ１２２−２７が構成されている。
ＮＡＮＤゲートＮＡ１２３−２７の第２入力端子が第１段ラッチ１１−２５の第２のノードＨ１１２に接続され、ＮＡＮＤゲートＮＡ１２４−２７の第２入力端子が第１段ラッチ１１−２５の第１のノードＨ１１１に接続されている。
そして、第２段ラッチ１２−２７は、ＮＡＮＤゲートＮＡ１２４−２７からデータＱを出力し、ＮＡＮＤゲートＮＡ１２３−２７から反転データＱｂを出力する。
【０２５５】
たとえば、データ入力信号Ｄがハイレベル、その反転信号Ｄｂがローレベルであるとすると、第１の出力ノードＨ１１１はローレベルとなり、速やかに第２段ラッチ１２−２７のＮＡＮＤゲートＮＡ１２４−２７よりハイレベルのデータＱが出力される。
また、ＮＡＮＤゲートＮＡ１２３−２７の出力データＱｂがＮＡＮＤゲートＮＡ１２１−２７を介してローレベルとなる。
【０２５６】
データ入力信号Ｄがローレベルで、その反転信号Ｄｂがハイレベルの場合は、上述した動作と逆の動作が行われる。ここではその詳細な説明は省略する。
【０２５７】
本第２８の実施形態によれば、第２段ラッチ１２−２７において、前段の第１段ラッチの出力信号変化を短時間で最終出力信号に伝達する回路を設けたので、第６および２６の実施形態の効果に加えて、従来回路よりも速やかにハイレベルを出力できるため高速動作が可能である。
【０２５８】
第２９実施形態
図３０は、本発明に係るセンスアンプ式Ｄ型フリップフロップの第２９の実施形態を示す回路図である。
【０２５９】
本第２９の実施形態が上述した第２６の実施形態と異なる点は、第２段ラッチ１２−２８の回路構成にある。
【０２６０】
具体的には、第２段ラッチ１２−２８は、図３０に示すように、インバータＩＮＶ１２１−２８〜ＩＮＶ１２４−２８、ＰＭＯＳトランジスタＰＴ１２３−２８、およびＮＭＯＳトランジスタＮＴ１２１−２８を有している。
【０２６１】
ＰＭＯＳトランジスタＰＴ１２３−２８のソースが電源電圧ＶＤＤの供給ラインに接続され、ドレインがＮＭＯＳトランジスタＮＴ１２１−２８のドレインに接続され、この接続点によりノードＪ１２１−２８が構成されている。また、ＮＭＯＳトランジスタＮＴ１２１−２８のソースは接地電位ＧＮＤに接続されている。
インバータＩＮＶ１２１−２８の入力端子が第１段ラッチ１１−２５の第１の出力ノードＨ１１１に接続され、出力端子がＮＭＯＳトランジスタＮＴ１２１−２８のゲートに接続されている。ここでは、このインバータＩＮＶ１２１−２８の出力端子とＮＭＯＳトランジスタＮＴ１２１−２８のゲートとの接続点をノード／Ｈ１１１とする。
ノードＪ１２１−２８がインバータＩＮＶ１２２−２８およびＩＮＶ１２３−２８の入力端子およびインバータＩＮＶ１２４−２８の出力端子に接続されている。
また、インバータＩＮＶ１２３−２８の出力端子とインバータＩＮＶ１２４−２８の入力端子が接続され、その接続点によりノードＪ１２２−２８が構成されている。これらインバータＩＮＶ１２３−２８とＩＮＶ１２４−２８によりラッチが構成されている。
そして、第２段ラッチ１２−２８は、インバータＩＮＶ１２２−２８の出力端子からデータＱを出力する。
【０２６２】
この場合、たとえばデータ入力信号Ｄがハイレベル、その反転信号Ｄｂがローレベルであるとすると、第１の出力ノードＨ１１１はローレベルとなり、第２段ラッチ１２−２８のインバータＩＮＶ１２１−２８の出力ノード／１１１はハイレベルとなる。このとき、第１段ラッチ１１−２５の第２の出力ノードＨ１１２は、ハイレベルである。
その結果、ＮＭＯＳトランジスタＮＴ１２１−２８がオンし、ＰＭＯＳトランジスタＰＴ１２３−２８がオフし、ノードＪ１２１−２８が、ローレベルとなり、速やかにインバータＩＮＶ１２２−２８よりハイレベルのデータＱが出力される。
なお、ノードＪ１２１−２８のデータは、インバータＩＮＶ１２３−２８とＩＮＶ１２４−２８のクロスラッチによりクロック信号ＣＫがローレベルに切り替わってもそのレベルが保持される。
【０２６３】
データ入力信号Ｄがローレベルで、その反転信号Ｄｂがハイレベルの場合は、上述した動作と逆の動作が行われる。ここではその詳細な説明は省略する。
【０２６４】
本第２９の実施形態によれば、第２段ラッチ１２−２８において、第１段ラッチの出力信号変化を短時間で最終出力信号に伝達する回路を設けたので、第６および第２６の実施形態の効果に加えて、従来回路よりも速やかにハイレベルを出力できるため高速動作が可能である。
【０２６５】
第３０実施形態
図３１は、本発明に係るセンスアンプ式Ｄ型フリップフロップの第３０の実施形態を示す回路図である。
【０２６６】
本第３０の実施形態が上述した第２９の実施形態と異なる点は、第２段ラッチ１２−２９を、相反する信号が保持されている場合、第１段ラッチ１１−２５の出力信号変化と同時に、第２段ラッチに保持されている相反信号を無効化する回路構成としたことにある。
具体的には、クロスラッチを構成するインバータＩＮＶ１２４−２９をノード／Ｈ１１１およびＨ１１２に接続されたクロックドインバータ（ＣｌｏｃｋｅｄＩｎｖｅｒｔｅｒ）により構成したことにある。
【０２６７】
この場合、たとえばデータ入力信号Ｄがハイレベル、その反転信号Ｄｂがローレベルであるとすると、第１の出力ノードＨ１１１はローレベルとなり、第２段ラッチ１２−２９のインバータＩＮＶ１２１−２８の出力ノード／Ｈ１１１はハイレベルとなる。このとき、第１段ラッチ１１−２５の第２の出力ノードＨ１１２は、ハイレベルである。
その結果、ＮＭＯＳトランジスタＮＴ１２１−２８がオンし、ＰＭＯＳトランジスタＰＴ１２３−２８がオフし、ノードＪ１２１−２８が、ローレベルとなる。
このとき、クロックドインバータＩＮＶ１２４−２９はハイレベルを出力できなくなり、速やかにインバータＩＮＶ１２２−２８よりハイレベルのデータＱが出力される。
したがって、ノードＪ１２１−２８がローレベルに変化することを妨げることなく速やかにインバータＩＮＶ１２２−２８よりハイレベルのデータＱが出力される。
また、ノードＪ１２１−２８のデータは、インバータＩＮＶ１２３−２８とＩＮＶ１２４−２９のクロスラッチによりクロック信号ＣＫがローレベルに切り替わってもそのレベルが保持される。
【０２６８】
データ入力信号Ｄがローレベルで、その反転信号Ｄｂがハイレベルの場合は、上述した動作と逆の動作が行われる。ここではその詳細な説明は省略する。
【０２６９】
本第３０の実施形態によれば、第２９の実施形態の効果に加えて、従来回路よりも速やかにハイレベルのデータを出力できるため高速動作が可能である。
【０２７０】
第３１実施形態
図３２は、本発明に係るセンスアンプ式Ｄ型フリップフロップの第３１の実施形態を示す回路図である。
【０２７１】
本第３１の実施形態が上述した第６の実施形態と異なる点は、第１段ラッチ１１−３０のラッチ部の構成にある。
具体的には、本第３１の実施形態に係るラッチ部２３０において、第１の信号経路ＳＰ２１１における第３のスイッチング素子としてのＮＭＯＳトランジスタＮＴ２１１と第５のスイッチング素子としてのＮＭＯＳトランジスタＮＴ２１５の接続位置、および第９のスイッチング素子としてのＮＭＯＳトランジスタＮＴ２１４のドレインの接続位置、並びに、第２の信号経路ＳＰ２１２における第４のスイッチング素子としてのＮＭＯＳトランジスタＮＴ２１５と第６のスイッチング素子としてのＮＭＯＳトランジスタＮＴ２１６の接続位置、および第１０のスイッチング素子としてのＮＭＯＳトランジスタＮＴ２１８のドレインの接続位置を変更している。
【０２７２】
具体的には、第１の信号経路ＳＰ２１１において、ＮＭＯＳトランジスタＮＴ２１１のドレインを第１の中間ノードＦ２１１に接続し、ソースを第２の中間ノードＧ２１１に接続し、ＮＭＯＳトランジスタＮＴ２１２のドレインを第１の出力Ｈ１１１に接続し、ソースを第１の中間ノードＦ２１１に接続している。また、ＮＭＯＳトランジスタＮＴ２１４のドレインを第１の出力ノードＨ１１１に接続し、ソースを第１の中間ノードＦ２１１に接続している。
同様に、第２の信号経路ＳＰ２１２において、ＮＭＯＳトランジスタＮＴ２１５のドレインを第３の中間ノードＦ２１２に接続し、ソースを第４の中間ノードＧ２１２に接続し、ＮＭＯＳトランジスタＮＴ２１６のドレインを第２の出力Ｈ１１２に接続し、ソースを第３の中間ノードＦ２１２に接続している。また、ＮＭＯＳトランジスタＮＴ２１８のドレインを第２の出力ノードＨ１１２に接続し、ソースを第３の中間ノードＦ２１２に接続している。
【０２７３】
次に、図３２のセンスアンプ式Ｄ型フリップフロップ１０−３０の動作について説明する。
【０２７４】
ここでは、第２段ラッチ１２による出力データＱがローレベルに保持され、出力反転データＱｂがハイレベルに保持されているものとする。
まず、このとき、たとえばデータ入力信号Ｄがハイレベル、その反転信号Ｄｂがローレベルで供給される、すなわち、正転側の入力データＤと反転側の入力データＤｂが出力データＱ、および、出力データＱｂの異なるレベル（レベルが不一致）で供給されるものとして説明する。
【０２７５】
クロック信号ＣＫがローレベルの期間において、ＰＭＯＳトランジスタＰＴ１１１，ＰＴ１１４がオンになり、ＮＭＯＳトランジスタＮＴ２１１，ＮＴ２１５はカットオフになる。
【０２７６】
また、出力データＱがローレベルに保持され、出力反転データＱｂがハイレベルに保持されていることから、ＰＭＯＳトランジスタＰＴ１１６，ＰＴ１１９、ＮＭＯＳトランジスタＮＴ１２０がオンになり、ＰＭＯＳトランジスタＰＴ１１５，ＰＴ１２０、ＮＭＯＳトランジスタＮＴ１１９がオフになる。
そして、データ入力信号Ｄがハイレベル、その反転信号Ｄｂがローレベルで供給されることから、ＰＭＯＳトランジスタＰＴ１１８，ＰＴ１２１、ＮＭＯＳトランジスタＮＴ１１７がオンになり、ＰＭＯＳトランジスタＰＴ１１７，ＰＴ１２２、ＮＭＯＳトランジスタＮＴ１１８がオフになる。
その結果、ＰＭＯＳトランジスタＰＴ１２１，ＰＴ１１９，ＰＴ１１１、並びに、ＰＴ１１８，ＰＴ１１６，ＰＴ１１４は等価的に抵抗として振る舞い、これらを通して第１の出力ノードＨ１１１および第２の出力ノードＨ１１２は電源電圧ＶＤＤの供給ライン（第２の電位源）に電気的に接続され、完全な論理１の電位（ハイレベル）にプリチャージされる。
【０２７７】
そして、ＰＭＯＳトランジスタＰＴ２１２，ＰＴ２１３は、カットオフになる。
このとき、ＮＭＯＳトランジスタＮＴ２１１，ＮＴ２１５はカットオフになっていることから、第２の中間ノードＧ２１２および第４の中間ノードＧ２１２には電荷の充電は行われない。
一方、ＮＭＯＳトランジスタＮＴ２１３，ＮＴ２１４，ＮＴ２１７、およびＮＴ２１８は、第１の出力ノードＨ１１１および第２の出力ノードＨ１１２がハイレベルにプリチャージされたことに伴いオンになる。
また、データ入力信号Ｄおよび反転信号Ｄｂのいずれか一方はハイレベルであることから、ＮＭＯＳトランジスタＮＴ２１２またはＮＭＯＳトランジスタＮＴ２１６のいずれかがオン状態にある。
その結果、第１の中間ノードＦ２１１および第３の中間ノードＦ２１２は、（ＶＤＤ−Ｖｔｈ）レベルとなる。
また、第２の中間ノードＧ２１１は、ＮＭＯＳトランジスタＮＴ２１３を通して電荷が放電されてローレベルに保持される。
同様に、第４の中間ノードＧ２１２は、ＮＭＯＳトランジスタＮＴ２１７を通して電荷が放電されてローレベルに保持される。
したがって、クロック信号ＣＫがローレベルの期間においては、電荷の充電は、第１の出力ノードＨ１１１および第２の出力ノードＨ１１２、並びに第１の中間ノードＦ２１１および第３の中間ノードＦ２１２に対してのみ行われる。
【０２７８】
次に、クロック信号ＣＫがハイレベルになると、ＰＭＯＳトランジスタＰＴ１１１，ＰＴ１１４がオフになり、ＮＭＯＳトランジスタＮＴ２１１，ＮＴ２１５はオンになる。
ここで、データ入力信号ＤがハイレベルでＮＭＯＳトランジスタＮＴ２１２のゲートに、その反転信号ＤｂがローレベルでＮＭＯＳトランジスタＮＴ２１６のゲートに供給されると、ＮＭＯＳトランジスタＮＴ２１２がオンし、ＮＭＯＳトランジスタＮＴ２１６はオフになる。このとき、ＮＭＯＳトランジスタＮＴ２１３はオンのままである。
その結果、第１の信号経路ＳＰ２１１は第１の出力ノードＨ１１１から接地電位ＧＮＤまで電気的に接続される。したがって、第１の出力ノードＨ１１１に充電された電荷は、ＮＭＯＳトランジスタＮＴ２１１〜ＮＴ２１３およびＮＴ２１４を通して放電される。これにより、第１の出力ノードＨ１１１はローレベルとなり、第２段ラッチ１２のＮＡＮＤゲートＮＡ１２１からハイレベルのデータＱが出力される。
【０２７９】
一方、第２の出力ノードＨ１１２の電荷は、第１の出力ノードＨ１１１がハイレベルからローレベルに変化するごく僅かな時間放電される。
しかし、第１の出力ノードＨ１１１の電位が下がることによってＰＭＯＳトランジスタＰＴ２１３がオン、ＮＭＯＳトランジスタＮＴ２１７，ＮＴ２１８がカットオフになり、下がりかけた第２の出力ノードＨ１１２の電位は上昇し、再び完全な論理１の電位を得、ハイレベルを保持する。
【０２８０】
なお、データ入力信号Ｄがハイレベルの場合、第４の中間ノードＧ２１２のレベルは、（ＶＤＤ−Ｖｔｈ）／２レベルとなる。
【０２８１】
データ入力信号Ｄがローレベルで、その反転信号Ｄｂがハイレベルの場合は、上述した動作と逆の動作が行われる。ここではその詳細な説明は省略する。
なお、この場合、第４の中間ノードＧ２１２のレベルは接地レベルであるが、第２の中間ノードＧ２１１は、（ＶＤＤ−Ｖｔｈ）／２レベルとなる。
【０２８２】
また、プリ設定部１１２の動作は、上述した第１の実施形態と同様に行われることから、ここではその詳細な説明は省略する。
【０２８３】
第３１の実施形態によれば、上述した第６の実施形態の効果と同様の効果を得ることができる。
【０２８４】
第３２実施形態
図３３は、本発明に係るセンスアンプ式Ｄ型フリップフロップの第３２の実施形態を示す回路図である。
【０２８５】
本第３２の実施形態が上述した第３１の実施形態と異なる点は、第２段ラッチ１２−３１のＮＡＮＤゲートＮＡ１２１，ＮＡ１２２の出力側にインバータＩＮＶ１２１−３１，ＩＮＶ１２２−３１を配置したことにある。
【０２８６】
その他の構成は、上述した第３１の実施形態と同様である。
【０２８７】
第３２の実施形態によれば、クロストーク等の影響を抑止できる。
また、前段の第１段ラッチ１１−３０にて、セットアップタイムを短縮することができ、また、第１段ラッチ１１−３０の出力信号を短時間で確定させることができ、バリッドディレイを短縮することが可能であることから、インバータを挿入してバリッドディレイが長くなったとしても、全体として、回路設計手法に依存することなく、高速動作を実現でき、消費電力の削減することができる利点がある。
【０２８８】
第３３実施形態
図３４は、本発明に係るセンスアンプ式Ｄ型フリップフロップの第３３の実施形態を示す回路図である。
【０２８９】
本第３３の実施形態が上述した第３１の実施形態と異なる点は、第２段ラッチ１２−３２において、第１段（前段）ラッチの出力信号変化を短時間で最終出力信号に伝達する回路を設けたことにある。
【０２９０】
具体的には、第２段ラッチ１２−３２を４つの２入力ＮＡＮＤゲートＮＡ１２１−３２〜ＮＡ１２４−３２により構成している。
ＮＡＮＤゲートＮＡ１２１−３２の第１入力端子が第１段ラッチ１１−３０の第１の出力ノードＨ１１１に接続され、第２入力端子がＮＡＮＤゲートＮＡ１２２−３２の出力端子およびＮＡＮＤゲートＮＡ１２４−３２の第１入力端子に接続され、これらの接続点によりノードＩ１２１−３２が構成されている。
ＮＡＮＤゲートＮＡ１２２−３２の第１入力端子が第１段ラッチ１１−３０の第２のノードＨ１１２に接続され、第２入力端子がＮＡＭＤゲートＮＡ１２１−３２の出力端子およびＮＡＮＤゲートＮＡ１２３−３２の第１入力端子に接続され、これらの接続点によりノードＩ１２２−３２が構成されている。
ＮＡＮＤゲートＮＡ１２３−３２の第２入力端子が第１段ラッチ１１−３０の第２のノードＨ１１２に接続され、ＮＡＮＤゲートＮＡ１２４−３２の第２入力端子が第１段ラッチ１１−３０の第１のノードＨ１１１に接続されている。
そして、第２段ラッチ１２−３２は、ＮＡＮＤゲートＮＡ１２４−３２からデータＱを出力し、ＮＡＮＤゲートＮＡ１２３−３２から反転データＱｂを出力する。
【０２９１】
たとえば、データ入力信号Ｄがハイレベル、その反転信号Ｄｂがローレベルであるとすると、第１の出力ノードＨ１１１はローレベルとなり、速やかに第２段ラッチ１２−３２のＮＡＮＤゲートＮＡ１２４−３２よりハイレベルのデータＱが出力される。
また、ＮＡＮＤゲートＮＡ１２３−３２の出力データＱｂがＮＡＮＤゲートＮＡ１２１−３２を介してローレベルとなる。
【０２９２】
データ入力信号Ｄがローレベルで、その反転信号Ｄｂがハイレベルの場合は、上述した動作と逆の動作が行われる。ここではその詳細な説明は省略する。
【０２９３】
本第３３の実施形態によれば、第２段ラッチ１２−３２において、前段の第１段ラッチの出力信号変化を短時間で最終出力信号に伝達する回路を設けたので、第６および３１の実施形態の効果に加えて、従来回路よりも速やかにハイレベルを出力できるため高速動作が可能である。
【０２９４】
第３４実施形態
図３５は、本発明に係るセンスアンプ式Ｄ型フリップフロップの第３４の実施形態を示す回路図である。
【０２９５】
本第３４の実施形態が上述した第３１の実施形態と異なる点は、第２段ラッチ１２−３３の回路構成にある。
【０２９６】
具体的には、第２段ラッチ１２−３３は、図３５に示すように、インバータＩＮＶ１２１−３３〜ＩＮＶ１２４−３３、ＰＭＯＳトランジスタＰＴ１２３−３３、およびＮＭＯＳトランジスタＮＴ１２１−３３を有している。
【０２９７】
ＰＭＯＳトランジスタＰＴ１２３−３３のソースが電源電圧ＶＤＤの供給ラインに接続され、ドレインがＮＭＯＳトランジスタＮＴ１２１−３３のドレインに接続され、この接続点によりノードＪ１２１−３３が構成されている。また、ＮＭＯＳトランジスタＮＴ１２１−３３のソースは接地電位ＧＮＤに接続されている。
インバータＩＮＶ１２１−３３の入力端子が第１段ラッチ１１−３０の第１の出力ノードＨ１１１に接続され、出力端子がＮＭＯＳトランジスタＮＴ１２１−３３のゲートに接続されている。ここでは、このインバータＩＮＶ１２１−３３の出力端子とＮＭＯＳトランジスタＮＴ１２１−３３のゲートとの接続点をノード／Ｈ１１１とする。
ノードＪ１２１−３３がインバータＩＮＶ１２２−３３およびＩＮＶ１２３−３３の入力端子およびインバータＩＮＶ１２４−３３の出力端子に接続されている。
また、インバータＩＮＶ１２３−３３の出力端子とインバータＩＮＶ１２４−３３の入力端子が接続され、その接続点によりノードＪ１２２−３３が構成されている。これらインバータＩＮＶ１２３−３３とＩＮＶ１２４−３３によりラッチが構成されている。
そして、第２段ラッチ１２−３３は、インバータＩＮＶ１２２−３３の出力端子からデータＱを出力する。
【０２９８】
この場合、たとえばデータ入力信号Ｄがハイレベル、その反転信号Ｄｂがローレベルであるとすると、第１の出力ノードＨ１１１はローレベルとなり、第２段ラッチ１２−３３のインバータＩＮＶ１２１−３３の出力ノード／１１１はハイレベルとなる。このとき、第１段ラッチ１１−３０の第２の出力ノードＨ１１２は、ハイレベルである。
その結果、ＮＭＯＳトランジスタＮＴ１２１−３３がオンし、ＰＭＯＳトランジスタＰＴ１２３−３３がオフし、ノードＪ１２１−３３が、ローレベルとなり、速やかにインバータＩＮＶ１２２−３３よりハイレベルのデータＱが出力される。
なお、ノードＪ１２１−３３のデータは、インバータＩＮＶ１２３−３３とＩＮＶ１２４−３３のクロスラッチによりクロック信号ＣＫがローレベルに切り替わってもそのレベルが保持される。
【０２９９】
データ入力信号Ｄがローレベルで、その反転信号Ｄｂがハイレベルの場合は、上述した動作と逆の動作が行われる。ここではその詳細な説明は省略する。
【０３００】
本第３４の実施形態によれば、第２段ラッチ１２−３３において、第１段ラッチの出力信号変化を短時間で最終出力信号に伝達する回路を設けたので、第６および第３１の実施形態の効果に加えて、従来回路よりも速やかにハイレベルを出力できるため高速動作が可能である。
【０３０１】
第３５実施形態
図３６は、本発明に係るセンスアンプ式Ｄ型フリップフロップの第３５の実施形態を示す回路図である。
【０３０２】
本第３５の実施形態が上述した第３４の実施形態と異なる点は、第２段ラッチ１２−３４を、相反する信号が保持されている場合、第１段ラッチ１１−３０の出力信号変化と同時に、第２段ラッチに保持されている相反信号を無効化する回路構成としたことにある。
具体的には、クロスラッチを構成するインバータＩＮＶ１２４−３４をノード／Ｈ１１１およびＨ１１２に接続されたクロックドインバータ（ＣｌｏｃｋｅｄＩｎｖｅｒｔｅｒ）により構成したことにある。
【０３０３】
この場合、たとえばデータ入力信号Ｄがハイレベル、その反転信号Ｄｂがローレベルであるとすると、第１の出力ノードＨ１１１はローレベルとなり、第２段ラッチ１２−３４のインバータＩＮＶ１２１−３３の出力ノード／Ｈ１１１はハイレベルとなる。このとき、第１段ラッチ１１−３０の第２の出力ノードＨ１１２は、ハイレベルである。
その結果、ＮＭＯＳトランジスタＮＴ１２１−３３がオンし、ＰＭＯＳトランジスタＰＴ１２３−３３がオフし、ノードＪ１２１−３３が、ローレベルとなる。
このとき、クロックドインバータＩＮＶ１２４−３４はハイレベルを出力できなくなり、速やかにインバータＩＮＶ１２２−３３よりハイレベルのデータＱが出力される。
したがって、ノードＪ１２１−３３がローレベルに変化することを妨げることなく速やかにインバータＩＮＶ１２２−３３よりハイレベルのデータＱが出力される。
また、ノードＪ１２１−３３のデータは、インバータＩＮＶ１２３−３３とＩＮＶ１２４−３４のクロスラッチによりクロック信号ＣＫがローレベルに切り替わってもそのレベルが保持される。
【０３０４】
データ入力信号Ｄがローレベルで、その反転信号Ｄｂがハイレベルの場合は、上述した動作と逆の動作が行われる。ここではその詳細な説明は省略する。
【０３０５】
本第３５の実施形態によれば、第３４の実施形態の効果に加えて、従来回路よりも速やかにハイレベルのデータを出力できるため高速動作が可能である。
【０３０６】
第３６実施形態
図３７は、本発明に係るセンスアンプ式Ｄ型フリップフロップの第３６の実施形態を示す回路図である。
【０３０７】
本第３６の実施形態が上述した第２６の実施形態と異なる点は、第１段ラッチ１１−３５のラッチ部の構成にある。
具体的には、本第３６の実施形態に係るラッチ部２３５において、第１の信号経路ＳＰ２１１における第３のスイッチング素子としてのＮＭＯＳトランジスタＮＴ２１１と第５のスイッチング素子としてのＮＭＯＳトランジスタＮＴ２１５の接続位置、並びに、第２の信号経路ＳＰ２１２における第４のスイッチング素子としてのＮＭＯＳトランジスタＮＴ２１５と第６のスイッチング素子としてのＮＭＯＳトランジスタＮＴ２１６の接続位置を変更したことにある。
【０３０８】
具体的には、第１の信号経路ＳＰ２１１において、ＮＭＯＳトランジスタＮＴ２１１のドレインを第１の中間ノードＦ２１１に接続し、ソースを第２の中間ノードＧ２１１に接続し、ＮＭＯＳトランジスタＮＴ２１２のドレインを第１の出力Ｈ１１１に接続し、ソースを第１の中間ノードＦ２１１に接続している。また、ＮＭＯＳトランジスタＮＴ２１４のドレインを第１の出力ノードＨ１１１に接続し、ソースを第１の中間ノードＦ２１１に接続している。
同様に、第２の信号経路ＳＰ２１２において、ＮＭＯＳトランジスタＮＴ２１５のドレインを第３の中間ノードＦ２１２に接続し、ソースを第４の中間ノードＧ２１２に接続し、ＮＭＯＳトランジスタＮＴ２１６のドレインを第２の出力Ｈ１１２に接続し、ソースを第３の中間ノードＦ２１２に接続している。また、ＮＭＯＳトランジスタＮＴ２１８のドレインを第２の出力ノードＨ１１２に接続し、ソースを第３の中間ノードＦ２１２に接続している。
【０３０９】
次に、図３７のセンスアンプ式Ｄ型フリップフロップ１０−３５の動作について説明する。
ここでは、第２段ラッチ１２による出力データＱがローレベルに保持され、出力反転データＱｂがハイレベルに保持されているものとする。
まず、このとき、たとえばデータ入力信号Ｄがハイレベル、その反転信号Ｄｂがローレベルで供給される、すなわち、正転側の入力データＤと反転側の入力データＤｂが出力データＱ、および、出力データＱｂの異なるレベル（レベルが不一致）で供給されるものとして説明する。
【０３１０】
クロック信号ＣＫがローレベルの期間において、ＰＭＯＳトランジスタＰＴ１１１，ＰＴ１１４がオンになり、ＮＭＯＳトランジスタＮＴ２１１，ＮＴ２１５はカットオフになる。
【０３１１】
また、出力データＱがローレベルに保持され、出力反転データＱｂがハイレベルに保持されていることから、ＰＭＯＳトランジスタＰＴ１１６，ＰＴ１１９、ＮＭＯＳトランジスタＮＴ１２０がオンになり、ＰＭＯＳトランジスタＰＴ１１５，ＰＴ１２０、ＮＭＯＳトランジスタＮＴ１１９がオフになる。
そして、データ入力信号Ｄがハイレベル、その反転信号Ｄｂがローレベルで供給されることから、ＰＭＯＳトランジスタＰＴ１１８，ＰＴ１２１、ＮＭＯＳトランジスタＮＴ１１７がオンになり、ＰＭＯＳトランジスタＰＴ１１７，ＰＴ１２２、ＮＭＯＳトランジスタＮＴ１１８がオフになる。
その結果、ＰＭＯＳトランジスタＰＴ１２１，ＰＴ１１９，ＰＴ１１１、並びに、ＰＴ１１８，ＰＴ１１６，ＰＴ１１４は等価的に抵抗として振る舞い、これらを通して第１の出力ノードＨ１１１および第２の出力ノードＨ１１２は電源電圧ＶＤＤの供給ライン（第２の電位源）に電気的に接続され、完全な論理１の電位（ハイレベル）にプリチャージされる。
【０３１２】
そして、ＰＭＯＳトランジスタＰＴ２１２，ＰＴ２１３は、カットオフになる。
このとき、ＮＭＯＳトランジスタＮＴ２１１，ＮＴ２１５はカットオフになっていることから、第２の中間ノードＧ２１２および第４の中間ノードＧ２１２には電荷の充電は行われない。
一方、ＮＭＯＳトランジスタＮＴ２１３，ＮＴ２１４，ＮＴ２１７、およびＮＴ２１８は、第１の出力ノードＨ１１１および第２の出力ノードＨ１１２がハイレベルにプリチャージされたことに伴いオンになる。
また、データ入力信号Ｄおよび反転信号Ｄｂのいずれか一方はハイレベルであることから、ＮＭＯＳトランジスタＮＴ２１２またはＮＭＯＳトランジスタＮＴ２１６のいずれかがオン状態にある。
その結果、第１の中間ノードＦ２１１および第３の中間ノードＦ２１２は、（ＶＤＤ−Ｖｔｈ）レベルとなる。
また、第２の中間ノードＧ２１１は、ＮＭＯＳトランジスタＮＴ２１２、またはＮＭＯＳトランジスタＮＴ２１９、ＮＴ２１６を通して電荷が放電されてローレベルに保持される。
同様に、第４の中間ノードＧ２１２は、ＮＭＯＳトランジスタＮＴ２１６、または、ＮＭＯＳトランジスタＮＴ２１９、ＮＴ２１２を通して電荷が放電されてローレベルに保持される。
したがって、クロック信号ＣＫがローレベルの期間においては、電荷の充電は、第１の出力ノードＨ１１１および第２の出力ノードＨ１１２、並びに第１の中間ノードＦ２１１および第３の中間ノードＦ２１２に対してのみ行われる。
【０３１３】
次に、クロック信号ＣＫがハイレベルになると、ＰＭＯＳトランジスタＰＴ１１１，ＰＴ１１４がオフになり、ＮＭＯＳトランジスタＮＴ２１１，ＮＴ２１５はオンになる。
ここで、データ入力信号ＤがハイレベルでＮＭＯＳトランジスタＮＴ２１２のゲートに、その反転信号ＤｂがローレベルでＮＭＯＳトランジスタＮＴ２１６のゲートに供給されると、ＮＭＯＳトランジスタＮＴ２１２がオンし、ＮＭＯＳトランジスタＮＴ２１６はオフになる。このとき、ＮＭＯＳトランジスタＮＴ２１３はオンのままである。
その結果、第１の信号経路ＳＰ２１１は第１の出力ノードＨ１１１から接地電位ＧＮＤまで電気的に接続される。したがって、第１の出力ノードＨ１１１に充電された電荷は、ＮＭＯＳトランジスタＮＴ２１１〜ＮＴ２１３を通して放電される。これにより、第１の出力ノードＨ１１１はローレベルとなり、第２段ラッチ１２のＮＡＮＤゲートＮＡ１２１からハイレベルのデータＱが出力される。
【０３１４】
一方、第２の出力ノードＨ１１２の電荷は、第１の出力ノードＨ１１１がハイレベルからローレベルに変化するごく僅かな時間放電される。
しかし、第１の出力ノードＨ１１１の電位が下がることによってＰＭＯＳトランジスタＰＴ２１３がオン、ＮＭＯＳトランジスタＮＴ２１７，ＮＴ２１８がカットオフになり、下がりかけた第２の出力ノードＨ１１２の電位は上昇し、再び完全な論理１の電位を得、ハイレベルを保持する。
【０３１５】
データ入力信号Ｄがローレベルで、その反転信号Ｄｂがハイレベルの場合は、上述した動作と逆の動作が行われる。ここではその詳細な説明は省略する。
【０３１６】
また、プリ設定部１１２の動作は、上述した第１の実施形態と同様に行われることから、ここではその詳細な説明は省略する。
【０３１７】
第３６の実施形態によれば、上述した第６および第２６の実施形態の効果と同様の効果を得ることができる。
【０３１８】
第３７実施形態
図３８は、本発明に係るセンスアンプ式Ｄ型フリップフロップの第３７の実施形態を示す回路図である。
【０３１９】
本第３７の実施形態が上述した第３６の実施形態と異なる点は、第２段ラッチ１２−３６のＮＡＮＤゲートＮＡ１２１，ＮＡ１２２の出力側にインバータＩＮＶ１２１−３６，ＩＮＶ１２２−３６を配置したことにある。
【０３２０】
その他の構成は、上述した第３６の実施形態と同様である。
【０３２１】
第３７の実施形態によれば、クロストーク等の影響を抑止できる。
また、前段の第１段ラッチ１１−３５にて、セットアップタイムを短縮することができ、また、第１段ラッチ１１−３５の出力信号を短時間で確定させることができ、バリッドディレイを短縮することが可能であることから、インバータを挿入してバリッドディレイが長くなったとしても、全体として、回路設計手法に依存することなく、高速動作を実現でき、消費電力の削減することができる利点がある。
【０３２２】
第３８実施形態
図３９は、本発明に係るセンスアンプ式Ｄ型フリップフロップの第３８の実施形態を示す回路図である。
【０３２３】
本第３８の実施形態が上述した第３６の実施形態と異なる点は、第２段ラッチ１２−３７において、第１段（前段）ラッチの出力信号変化を短時間で最終出力信号に伝達する回路を設けたことにある。
【０３２４】
具体的には、第２段ラッチ１２−３７を４つの２入力ＮＡＮＤゲートＮＡ１２１−３７〜ＮＡ１２４−３７により構成している。
ＮＡＮＤゲートＮＡ１２１−７２の第１入力端子が第１段ラッチ１１−３５の第１の出力ノードＨ１１１に接続され、第２入力端子がＮＡＮＤゲートＮＡ１２２−３７の出力端子およびＮＡＮＤゲートＮＡ１２４−３７の第１入力端子に接続され、これらの接続点によりノードＩ１２１−３７が構成されている。
ＮＡＮＤゲートＮＡ１２２−３２の第１入力端子が第１段ラッチ１１−３５の第２のノードＨ１１２に接続され、第２入力端子がＮＡＭＤゲートＮＡ１２１−３７の出力端子およびＮＡＮＤゲートＮＡ１２３−３７の第１入力端子に接続され、これらの接続点によりノードＩ１１２２−３７が構成されている。
ＮＡＮＤゲートＮＡ１２３−３７の第２入力端子が第１段ラッチ１１−３５の第２のノードＨ１１２に接続され、ＮＡＮＤゲートＮＡ１２４−３７の第２入力端子が第１段ラッチ１１−３５の第１のノードＨ１１１に接続されている。
そして、第２段ラッチ１２−３７は、ＮＡＮＤゲートＮＡ１２４−３７からデータＱを出力し、ＮＡＮＤゲートＮＡ１２３−３７から反転データＱｂを出力する。
【０３２５】
たとえば、データ入力信号Ｄがハイレベル、その反転信号Ｄｂがローレベルであるとすると、第１の出力ノードＨ１１１はローレベルとなり、速やかに第２段ラッチ１２−３７のＮＡＮＤゲートＮＡ１２４−３７よりハイレベルのデータＱが出力される。
また、ＮＡＮＤゲートＮＡ１２３−３７の出力データＱｂがＮＡＮＤゲートＮＡ１２１−３７を介してローレベルとなる。
【０３２６】
データ入力信号Ｄがローレベルで、その反転信号Ｄｂがハイレベルの場合は、上述した動作と逆の動作が行われる。ここではその詳細な説明は省略する。
【０３２７】
本第３８の実施形態によれば、第２段ラッチ１２−３７において、前段の第１段ラッチの出力信号変化を短時間で最終出力信号に伝達する回路を設けたので、第６および３６の実施形態の効果に加えて、従来回路よりも速やかにハイレベルを出力できるため高速動作が可能である。
【０３２８】
第３９実施形態
図４０は、本発明に係るセンスアンプ式Ｄ型フリップフロップの第３９の実施形態を示す回路図である。
【０３２９】
本第３９の実施形態が上述した第３６の実施形態と異なる点は、第２段ラッチ１２−３３の回路構成にある。
【０３３０】
具体的には、第２段ラッチ１２−３８は、図４０に示すように、インバータＩＮＶ１２１−３８〜ＩＮＶ１２４−３８、ＰＭＯＳトランジスタＰＴ１２３−３８、およびＮＭＯＳトランジスタＮＴ１２１−３８を有している。
【０３３１】
ＰＭＯＳトランジスタＰＴ１２３−３８のソースが電源電圧ＶＤＤの供給ラインに接続され、ドレインがＮＭＯＳトランジスタＮＴ１２１−３８のドレインに接続され、この接続点によりノードＪ１２１−３８が構成されている。また、ＮＭＯＳトランジスタＮＴ１２１−３８のソースは接地電位ＧＮＤに接続されている。
インバータＩＮＶ１２１−３８の入力端子が第１段ラッチ１１−３５の第１の出力ノードＨ１１１に接続され、出力端子がＮＭＯＳトランジスタＮＴ１２１−３８のゲートに接続されている。ここでは、このインバータＩＮＶ１２１−３８の出力端子とＮＭＯＳトランジスタＮＴ１２１−３８のゲートとの接続点をノード／Ｈ１１１とする。
ノードＪ１２１−３３がインバータＩＮＶ１２２−３８およびＩＮＶ１２３−３８の入力端子およびインバータＩＮＶ１２４−３８の出力端子に接続されている。
また、インバータＩＮＶ１２３−３８の出力端子とインバータＩＮＶ１２４−３８の入力端子が接続され、その接続点によりノードＪ１２２−３８が構成されている。これらインバータＩＮＶ１２３−３８とＩＮＶ１２４−３８によりラッチが構成されている。
そして、第２段ラッチ１２−３８は、インバータＩＮＶ１２２−３８の出力端子からデータＱを出力する。
【０３３２】
この場合、たとえばデータ入力信号Ｄがハイレベル、その反転信号Ｄｂがローレベルであるとすると、第１の出力ノードＨ１１１はローレベルとなり、第２段ラッチ１２−３８のインバータＩＮＶ１２１−３８の出力ノード／１１１はハイレベルとなる。このとき、第１段ラッチ１１−３５の第２の出力ノードＨ１１２は、ハイレベルである。
その結果、ＮＭＯＳトランジスタＮＴ１２１−３８がオンし、ＰＭＯＳトランジスタＰＴ１２３−３８がオフし、ノードＪ１２１−３８が、ローレベルとなり、速やかにインバータＩＮＶ１２２−３８よりハイレベルのデータＱが出力される。
なお、ノードＪ１２１−３８のデータは、インバータＩＮＶ１２３−３８とＩＮＶ１２４−３８のクロスラッチによりクロック信号ＣＫがローレベルに切り替わってもそのレベルが保持される。
【０３３３】
データ入力信号Ｄがローレベルで、その反転信号Ｄｂがハイレベルの場合は、上述した動作と逆の動作が行われる。ここではその詳細な説明は省略する。
【０３３４】
本第３９の実施形態によれば、第２段ラッチ１２−３８において、第１段ラッチの出力信号変化を短時間で最終出力信号に伝達する回路を設けたので、第６および第３６の実施形態の効果に加えて、従来回路よりも速やかにハイレベルを出力できるため高速動作が可能である。
【０３３５】
第４０実施形態
図４１は、本発明に係るセンスアンプ式Ｄ型フリップフロップの第４０の実施形態を示す回路図である。
【０３３６】
本第４０の実施形態が上述した第３９の実施形態と異なる点は、第２段ラッチ１２−３９を、相反する信号が保持されている場合、第１段ラッチ１１−３５の出力信号変化と同時に、第２段ラッチに保持されている相反信号を無効化する回路構成としたことにある。
具体的には、クロスラッチを構成するインバータＩＮＶ１２４−３９をノード／Ｈ１１１およびＨ１１２に接続されたクロックドインバータ（ＣｌｏｃｋｅｄＩｎｖｅｒｔｅｒ）により構成したことにある。
【０３３７】
この場合、たとえばデータ入力信号Ｄがハイレベル、その反転信号Ｄｂがローレベルであるとすると、第１の出力ノードＨ１１１はローレベルとなり、第２段ラッチ１２−３９のインバータＩＮＶ１２１−３８の出力ノード／Ｈ１１１はハイレベルとなる。このとき、第１段ラッチ１１−３５の第２の出力ノードＨ１１２は、ハイレベルである。
その結果、ＮＭＯＳトランジスタＮＴ１２１−３８がオンし、ＰＭＯＳトランジスタＰＴ１２３−３８がオフし、ノードＪ１２１−３８が、ローレベルとなる。
このとき、クロックドインバータＩＮＶ１２４−３９はハイレベルを出力できなくなり、速やかにインバータＩＮＶ１２２−３８よりハイレベルのデータＱが出力される。
したがって、ノードＪ１２１−３８がローレベルに変化することを妨げることなく速やかにインバータＩＮＶ１２２−３８よりハイレベルのデータＱが出力される。
また、ノードＪ１２１−３８のデータは、インバータＩＮＶ１２３−３８とＩＮＶ１２４−３９のクロスラッチによりクロック信号ＣＫがローレベルに切り替わってもそのレベルが保持される。
【０３３８】
データ入力信号Ｄがローレベルで、その反転信号Ｄｂがハイレベルの場合は、上述した動作と逆の動作が行われる。ここではその詳細な説明は省略する。
【０３３９】
本第４１の実施形態によれば、第３９の実施形態の効果に加えて、従来回路よりも速やかにハイレベルのデータを出力できるため高速動作が可能である。
【０３４０】
【発明の効果】
以上説明したように、本発明によれば、入力されるデータ信号が変化しない場合（第１段ラッチへの入力信号と第２段ラッチの出力信号とのレベルが一致している場合）は、クロック信号による第１段での電荷の充電は行わないので、クロック系消費電力を大幅に低減することが可能である。
また、本発明によれば、回路設計手法に依存することなく、高速動作を実現でき、消費電力の削減することができる利点がある。
【図面の簡単な説明】
【図１】本発明に係るセンスアンプ式Ｄ型フリップフロップの第１の実施形態を示す回路図である。
【図２】図１のＤ型フリップフロップの動作を説明するためのタイミングチャートである。
【図３】本発明に係るセンスアンプ式Ｄ型フリップフロップの第２の実施形態を示す回路図である。
【図４】本発明に係るセンスアンプ式Ｄ型フリップフロップの第３の実施形態を示す回路図である。
【図５】本発明に係るセンスアンプ式Ｄ型フリップフロップの第４の実施形態を示す回路図である。
【図６】本発明に係るセンスアンプ式Ｄ型フリップフロップの第５の実施形態を示す回路図である。
【図７】本発明に係るセンスアンプ式Ｄ型フリップフロップの第６の実施形態を示す回路図である。
【図８】本発明に係るセンスアンプ式Ｄ型フリップフロップの第７の実施形態を示す回路図である。
【図９】本発明に係るセンスアンプ式Ｄ型フリップフロップの第８の実施形態を示す回路図である。
【図１０】本発明に係るセンスアンプ式Ｄ型フリップフロップの第９の実施形態を示す回路図である。
【図１１】本発明に係るセンスアンプ式Ｄ型フリップフロップの第１０の実施形態を示す回路図である。
【図１２】本発明に係るセンスアンプ式Ｄ型フリップフロップの第１１の実施形態を示す回路図である。
【図１３】本発明に係るセンスアンプ式Ｄ型フリップフロップの第１２の実施形態を示す回路図である。
【図１４】本発明に係るセンスアンプ式Ｄ型フリップフロップの第１３の実施形態を示す回路図である。
【図１５】本発明に係るセンスアンプ式Ｄ型フリップフロップの第１４の実施形態を示す回路図である。
【図１６】本発明に係るセンスアンプ式Ｄ型フリップフロップの第１５の実施形態を示す回路図である。
【図１７】本発明に係るセンスアンプ式Ｄ型フリップフロップの第１６の実施形態を示す回路図である。
【図１８】本発明に係るセンスアンプ式Ｄ型フリップフロップの第１７の実施形態を示す回路図である。
【図１９】本発明に係るセンスアンプ式Ｄ型フリップフロップの第１８の実施形態を示す回路図である。
【図２０】本発明に係るセンスアンプ式Ｄ型フリップフロップの第１９の実施形態を示す回路図である。
【図２１】本発明に係るセンスアンプ式Ｄ型フリップフロップの第２０の実施形態を示す回路図である。
【図２２】本発明に係るセンスアンプ式Ｄ型フリップフロップの第２１の実施形態を示す回路図である。
【図２３】本発明に係るセンスアンプ式Ｄ型フリップフロップの第２２の実施形態を示す回路図である。
【図２４】本発明に係るセンスアンプ式Ｄ型フリップフロップの第２３の実施形態を示す回路図である。
【図２５】本発明に係るセンスアンプ式Ｄ型フリップフロップの第２４の実施形態を示す回路図である。
【図２６】本発明に係るセンスアンプ式Ｄ型フリップフロップの第２５の実施形態を示す回路図である。
【図２７】本発明に係るセンスアンプ式Ｄ型フリップフロップの第２６の実施形態を示す回路図である。
【図２８】本発明に係るセンスアンプ式Ｄ型フリップフロップの第２７の実施形態を示す回路図である。
【図２９】本発明に係るセンスアンプ式Ｄ型フリップフロップの第２８の実施形態を示す回路図である。
【図３０】本発明に係るセンスアンプ式Ｄ型フリップフロップの第２９の実施形態を示す回路図である。
【図３１】本発明に係るセンスアンプ式Ｄ型フリップフロップの第３０の実施形態を示す回路図である。
【図３２】本発明に係るセンスアンプ式Ｄ型フリップフロップの第３１の実施形態を示す回路図である。
【図３３】本発明に係るセンスアンプ式Ｄ型フリップフロップの第３２の実施形態を示す回路図である。
【図３４】本発明に係るセンスアンプ式Ｄ型フリップフロップの第３３の実施形態を示す回路図である。
【図３５】本発明に係るセンスアンプ式Ｄ型フリップフロップの第３４の実施形態を示す回路図である。
【図３６】本発明に係るセンスアンプ式Ｄ型フリップフロップの第３５の実施形態を示す回路図である。
【図３７】本発明に係るセンスアンプ式Ｄ型フリップフロップの第３６の実施形態を示す回路図である。
【図３８】本発明に係るセンスアンプ式Ｄ型フリップフロップの第３７の実施形態を示す回路図である。
【図３９】本発明に係るセンスアンプ式Ｄ型フリップフロップの第３８の実施形態を示す回路図である。
【図４０】本発明に係るセンスアンプ式Ｄ型フリップフロップの第３９の実施形態を示す回路図である。
【図４１】本発明に係るセンスアンプ式Ｄ型フリップフロップの第４０の実施形態を示す回路図である。
【図４２】従来のセンスアンプ式Ｄ型フリップフロップの第１の構成例を示す回路図である。
【図４３】図４２のＤ型フリップフロップの動作を説明するためのタイミングチャートである。
【図４４】従来のセンスアンプ式Ｄ型フリップフロップの第２の構成例を示す回路図である。
【符号の説明】
１０，１０−１〜１０−３９…センスアンプ式Ｄ型フリップフロップ、１１，１１−５，１１−１０，１１−１５，１１−２０，１１−２５，１１−３０，１１−３５…第１段ラッチ、１２，１２−１〜１２−３９、…第２段ラッチ、ＰＴ１１１〜ＰＴ１２３，ＰＴ２１２〜ＰＴ２１３…ＰＭＯＳトランジスタ、ＮＴ１１１〜ＮＴ１２０、ＮＴ２１１〜ＮＴ２１９、…ＮＭＯＳトランジスタ、ＳＰ２１１…第１の信号経路、ＳＰ２１２…第２の信号経路、ＮＡ１２１，ＮＡ１２２、ＮＡ１２１−２〜ＮＡ１２４−３７…ＮＡＮＤゲート、ＩＮＶ１２１−１〜ＩＮＶ１２４−３９…インバータ、１１１，２００，２１０，２１５，２２０，２２５，２３０，２３５…ラッチ部、１１２…プリ設定部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2004214997.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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