(57)【要約】【課題】ショットキー接合形成層が薄いヘテロ構造型電界効果トランジスタを、トランジスタ特性の低下なしに実現する。【解決手段】ショットキー接合形成層を、ＩｎＰ膜（１０７）／ＩｎＡｌＰ膜（１０６）積層膜若しくはＩｎＧａＰ／ＩｎＡｌＰ積層膜から構成する。これにより、ショットキー接合形成層全体（１０６、１０７）が、リセスエッチストッパー層としての機能も持つとともに、十分な障壁高さを得ることができ、トランジスタ特性の低下なしに、ショットキー接合形成層の薄層化とこれによるヘテロ構造型電界効果トランジスタの高速化が実現された。【選択図】      図１
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【特許請求の範囲】
【請求項１】
化合物半導体基板の表面上に順次積層して形成された、それぞれ化合物半導体からなるバッファー層、チャネル層、スペーサ層、キャリア供給層およショットキー接合形成層と、当該ショットキー接合形成層上の所定部分に形成されたゲート電極、ソース電極およびドレイン電極を具備し、前記ショットキー接合形成層が、基板側より、ＩｎＡｌＰ膜とＩｎＰ膜を積層した膜若しくはＩｎＡｌＰ膜とＩｎＧａＰ膜を積層した膜からなることを特徴とするヘテロ構造型電界効果トランジスタ。
【請求項２】
前記ＩｎＡｌＰ膜の膜厚は４ｎｍ以上、１０ｎｍ以下であり、前記ＩｎＡｌＰ膜と前記ＩｎＰ膜若しくは前記ＩｎＡｌＰ膜と前記ＩｎＧａＰ膜の合計膜厚は５ｎｍ以上であることを特徴とする請求項１に記載のヘテロ構造型電界効果トランジスタ。
【請求項３】
前記化合物半導体基板はＩｎＰからなることを特徴とする請求項１若しくは２に記載のヘテロ構造型電界効果トランジスタ。
【請求項４】
前記チャネル層は、ＧａＡｓ膜、ＩｎＡｓ膜、若しくはＧａＡｓとＩｎＡｓの混晶膜からなることを特徴とする請求項１乃至３のいずれか一に記載のヘテロ構造型電界効果トランジスタ。
【請求項５】
前記スペーサ層がＩｎＡｌＰ膜、若しくはＩｎＡｌＡｓ膜とＩｎＡｌＰ膜の積層膜であることを特徴とする請求項１乃至４のいずれか一に記載のヘテロ構造型電界効果トランジスタ。
【請求項６】
前記キャリア供給層が、ｎ型不純物がプレーナドープされたプレーナドープ層であることを特徴とする請求項１乃至５のいずれか一に記載のヘテロ構造型電界効果トランジスタ。
【請求項７】
前記ソース電極およびドレイン電極は、前記ショットキー接合形成層の所定部分上に形成されたコンタクト層上に形成され、当該コンタクト層を介して、前記ショットキー接合形成層とオーミック接続されていることを特徴する請求項１乃至５のいずれか一に記載のヘテロ構造型電界効果トランジスタ。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
本発明はヘテロ構造型電界効果トランジスタに関し、詳しくは、高周波数、高利得および低ノイズ等の優れた特性を有し、超高速集積回路、ミリ波およびマイクロ波集積回路等の能動素子として利用することができる、ヘテロ構造型電界効果トランジスタに関する。
【０００２】
【従来の技術】
【特許文献１】特開平２−１２０２５８号公報
【特許文献２】特開平９−５５４９４号公報
【非特許文献１】論文；Ｒ．Ｐａ１１ａ、Ｊ．Ｃ．Ｈａｒｍａｎｄ，Ｓ．Ｂｉｂｌｅｍｏｎ，ａｎｄ  Ａ．Ｃ１ｅｉ”ＡｌＩｎＡｓ／ＧａＩｎＡｓ  ＨＥＭＴ  ｗｉｔｈ  ＡｌＩｎＰ  ｂａｒｒｉｅｒ  ｌａｙｅｒ，Ｐｒｏｃ．８ｔｈ  Ｉｎｔ．Ｃｏｎｆ．Ｏｎ  Ｉｎｄｉｕｍ  Ｐｈｏｓｐｈｉｄｅ  ａｎｄ  Ｒｅｌａｔｅｄ  Ｍａｔｅｒｉａｌｓ，ｐｐ．６７８−６８０，Ａｐｒｉｌ  １９９６．
【非特許文献２】論文；Ｔ．Ｅｎｏｋｉ，Ｈ．Ｉｔｏ、Ｋ．Ｉｋｕｔａ  ａｎｄ  Ｙ．Ｉｓｈｉｉ，”０．１−μｍ  ＩｎＡｌＡｓ／ＩｎＧａＡｓ  ＨＥＭＴｓ  ｗｉｔｈ  ａｎ  ＩｎＰ−ｒｅｃｅｓｓ−ｅｔｃｈ  ｓｔｏｐｐｅｒ  ｇｒｏｗｎ  ｂｙ  ＭＯＣＶＤ”，Ｐｒｏｃ．７ｔｈ  Ｉｎｔ．Ｃｏｆ．Ｏｎ  Ｉｎｄｉｕｍ  Ｐｈｏｓｐｈｉｄｅ  ａｎｄ  Ｒｅｌａｔｅｄ  Ｍａｔｅｒｉａｌｓ，ｐｐ．８１−８４  Ｍａｙ  １９９５．
【非特許文献３】論文；Ａ．Ｅｎｄｏ，Ｙ．Ｙａｍａｓｈｉｔａ，Ｋ．Ｓｈｉｎｏｈａｒａ，Ｍ．Ｈｉｇａｓｈｉｗａｋｉ、Ｋ．Ｈｉｋｏｓａｋａ，Ｔ．Ｍｉｍｕｒａ，Ｓ．Ｈｉｙａｍｉｓｕ，ａｎｄ  Ｔ．Ｍａｔｓｕｉ，”Ｆａｂｒｉｃａｔｉｏｎ  Ｔｅｃｈｎｏｌｏｇｙａｎｄ  Ｄｅｖｉｃｅ  Ｐｅｒｆｏｒｍａｎｃｅ  ｏｆ  Ｓｕｂ−５０−ｎｍ−Ｇａｔｅ  ＩｎＰ−Ｂａｓｅｄ  Ｈｉｇｈ  Ｅｌｅｃｔｒｏｎ  Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒ”，Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｈｙｓ．，Ｖｏｌ．４１（２００２）ｐｐ．１０９４−１０９８。
【０００３】
従来、基板にＩｎＰを用いたヘテロ構造型電界効果トランジスタが一般に用いられており、その層構成の一例として、前記特許文献１に記載されている構造を図３を用いて参照して説明する。図３に示したように、この構造は、ＩｎＰからなる基板３０１上にアンドーブのＩｎＡｌＡｓからなるバッファー層３０２が形成され、その上にアンドーブのＩｎＧａＡｓからなるチャネル層３０３が形成されている。
【０００４】
チャネル層３０３の上には、アンドーブのＩｎＡｌＡｓからなるスペーサ層（ＩｎＡｌＡｓスペーサ層）３０４が形成されており、このＩｎＡｌＡｓスペーサ層３０４の最上部には、ｎ型のキャリアが発生するように、Ｓｉが原子面状に添加されたプレーナードープ（デルタドープともいう）層３０５が形成されており、その上に、アンドーブのＩｎＡｌＡｓ膜３０６とアンドーブのＩｎＰ膜３０７の積層膜からなるショットキー接合形成層が形成されている。
【０００５】
このＩｎＰ膜３０７は、ゲート電極３０９が形成される前、リセスエッチングによってｎ−ＩｎＧａＡｓからなるコンタクト層３０８の一部を除去して開口部を形成する際に、エッチングを自動的に停止させて、下地膜であるＩｎＡｌＡｓ膜３０６がエッチングされるのを防止する機能を持っており、リセスエッチストッパー層と呼ばれる。
【０００６】
また、前記ＩｎＡｌＡｓスペーサー層３０４、ＩｎＡｌＡｓ層３０６およびＩｎＰ膜（リセスエッチストッパー層）３０７を合わせて、バリア層と呼ばれている。前記リセスエッチストッパー層３０７としては、ＩｎＰ膜の他に例えば前記非特許文献１に記載されているように、ＩｎＡｌＰ膜が用いられることがある。
【０００７】
また、図３には、ショットキー接合形成層が、ＩｎＡｌＡｓ層３０６とＩｎＰ膜（リセスエッチストッパー層）３０７の積層膜からなる場合が示されているが、リセスエッチストッパー層であるＩｎＰ膜３０７を含まず、ＩｎＡｌＡｓキャリア供給層３０６のみからなるショットキー接合形成層を用いた構造も、従来は多く用いられている。しかし、この場合は、ＩＣを作製する際に、ゲート電極３０９を形成する際におけるエッチングを、均一かつ高精度で制御して、ＩｎＡｌＡｓ層３０６のエッチングが不均一になるのを防止するための、高度なプロセス技術が必要となる。
【０００８】
一方、ショットキー接合形成層が、ＩｎＰリセスエッチストッパー層を含むようにすることにより、例えば前記非特許文献２に記載されているように、加工プロセスの再現性は良好になり、かつ、しきい値電圧（Ｖｔｈ）や伝達コンダクタンス（ｇｍ）の均一性も向上する。
【０００９】
ＩｎＰリセスエッチストッパー層３０７の上には、ゲート電極３０９が配置され、ＩｎＰリセスエッチストッパー層３０７とはショットキー接合されている。また、ゲート電極３０９から所定の間隔を介して、ソース電極３１０およびドレイン電極３１１が、Ｓｉが不純物として添加されたパルクドープのｎ−ＩｎＧａＡｓからなるコンタクト層３０８上に配置され、このコンタクト層３０８を介して、前記ＩｎＰリセスエッチストッパー層３０７とオーミック接続されている。
【００１０】
このようなヘテロ構造型電界効果トランジスタにおいては、プレーナードーブ層３０５から供給された電子によって、チャネル層３０３内のスペーサ層３０４側の界面付近に、二次元電子ガスが形成される。この二次元電子ガスの流れを、ゲート電極３０９に電圧を印加することによって、ソース電極３１０とドレイン電極３１１領域の間において制御し、これによって電界効果トランジスタとしての動作が行われる。
【００１１】
キャリアである電子は、二次元電子ガスとなってアンドーブ（低不純物濃度）のチャネル層３０３中を移動するので、不純物による散乱が少なく、高速で移動することが可能である。キャリ供給層としては、例えば前記特許文献２に記載されているように、プレーナードープ層３０５の他に、バルクドープされたｎ−ＩｎＡＩＡｓ膜やｎ−ＩｎＡｌＰ膜を用いることもある。
【００１２】
また、従来技術におけるショットキー接合形成層としては、前記のように、ＩｎＰ／ＩｎＡｌＡｓ、ＩｎＡｌＰ／ＩｎＡｌＡｓといった積層膜や単層のＩｎＡｌＡｓ膜が用いられてきた。
【００１３】
ヘテロ構造型電界効果トランジスタで用いられる化合物半導体結晶の積層構造の形成（成長）には、一般に、有機金属気相成長法（ＭＯＶＰＥ）や分子線エピタキシャル生長法（ＭＢＥ）が用いられる。ＩｎＰ基板上にヘテロ構造型電界効果トランジスタを成長する場合、構成材料の一部に、前記のようにＩｎＡｌＡｓが用いられることが多いが、ＩｎＡｌＡｓは活性なＡｌを含むため、一般に高品質結晶を得るためには、５００℃以上の高温度の成長が必要である。
【００１４】
ヘテロ構造型電界効果トランジスタの動作速度をさらに向上させるためには、ゲート長を短くして電子の走行距離を短くする方法が有効であるが、ゲート長を短くした場合は、ショートチャネル効果によって、トランジスタ特性が劣化する恐れがある。このショートチャネル効果を抑制して、トランジスタを高速動作させるためには、バリア層とチャネル層の合計の厚さを薄くすることが有効であることが、例えば前記非特許文献３に報告されている。
【００１５】
【発明が解決しようとする課題】
しかし、二次元電子ガスを支障なく走行させるためには、チャネル層はある程度（１０ｎｍ程度）以上の膜厚を維持する必要があり、これ以下に薄くすることは好ましくない。したがって、ヘテロ構造型電界効果トランジスタの動作速度を向上させるためには、バリア層の膜厚をさらに薄くすることによって、前記バリア層とチャネル層の合計の厚さを薄くすることが必要である。
【００１６】
すなわち、図３に示した従来の構造の場合、高速化するためには、ＩｎＡｌＡｓスペーサ層３０４、キャリア供給層であるプレーナドープ層３０５、およびＩｎＡｌＡｓ膜３０６とＩｎＰリセスエッチストッパ層３０７からなるショットキー接合形成層の合計の膜厚を、小さくする必要がある。しかし、ヘテロ構造型電界効果トランジスタの層構造を形成する際の成長温度は、前記のように高温であるため、キャリア供給層３０５を形成するために、プレーナードープやバルクドープによってドーピングされた不純物（通常Ｓｉ）は、キャリア供給層３０５を挟む上下層（ＩｎＡｌＡｓスペーサ層３０４とＩｎＡｌＡｓ膜３０６）へ、熱拡散によって広がってしまう。
【００１７】
そのため、例えば図３に示した構造において、ＩｎＡｌＡｓスペーサ層３０４を除去したり、あるいはその膜厚を極度に薄くすると、プレーナードープされたＳｉが、前記熱拡散によってＩｎＡｌＡｓスペーサー層３０５を貫通して、ＩｎＧａＡｓチャネル層３０３に到達する。その結果、ＩｎＧａＡｓチャネル層３０３における不純物散乱が増大して、二次元電子ガスの電子移動度が低下し、トランジスタの動作速度が低下してしまう。
【００１８】
このような障害の発生を防止するためには、ＩｎＡｌＡｓスペーサ層３０４が、前記プレーナードープされたＳｉの貫通を防止できる程度の膜厚（１〜３ｎｍ程度）を有していることが必要であり、過度に薄くすることはできない。
【００１９】
さらに、キャリア供給層としては、前記のようにプレーナードープによって形成されたＳｉプレーナードープ層３０５、若しくはバルクドープされたｎ−ＩｎＡｌＡｓやｎ−ＩｎＡｌＰが用いられるが、プレーナドープ層３０５をキャリア供給層として用いた場合は、キャリア供給層の厚さは、極度に薄い原子層の厚さになるため、それ以上に薄層化することは困難である。
【００２０】
上記説明から明らかなように、ＩｎＡｌＡｓスペーサ層３０４、Ｓｉプレーナードープ層３０５およびショットキー接合形成層３０６、３０７からなるバリア層の合計膜厚を薄くして動作を高速化するには、ショットキー接合形成層３０６、３０７を薄層化することが重要となる。
【００２１】
しかし、図３に示したショットキー接合形成層３０６、３０７のうち、ＩｎＰリセスエッチストッパー層３０７は、十分なストッパー性能を達成するためには、通常５ｎｍ程度の膜厚が必要であり、これより薄くした場合は、ゲート電極３０９の形成の際におけるエッチングのストッパーとしての性能が劣化して、期待したような均一なトランジスタ特性を得ることが困難になる。
【００２２】
また、ＩｎＰの障壁高さがＩｎＡｌＡｓと比較して小さいため、ＩｎＰ／ＩｎＡｌＡｓ構造において、ＩｎＡｌＡｓ膜３０６を薄くすると、実効的なショットキー障壁高さが低下して、ゲートリークが増大するなど、トランジスタ素子特性が劣化してしまう。したがって、ＩｎＰリセスエッチストッパー層３０７の厚さを十分な膜厚に維持した状態で、その下に形成されるＩｎＡｌＡｓ膜３０６のみを薄層化することも、実用上困難である。
【００２３】
一方、前記ＩｎＰ／ＩｎＡｌＡｓ構造において、ＩｎＰに換えてＩｎＡｌＰを用いたＩｎＡｌＰ／ＩｎＡｌＡｓ構造では、ＩｎＡｌＡｓとＩｎＡｌＰの障壁高さがほぼ等しいため、ＩｎＡｌＰ膜の厚さを維持した状態でＩｎＡｌＡｓ膜の膜厚を薄くしても、ショットキー障壁の高さは低下しない。しかし、ＩｎＡｌＰ膜をリセスエッチストッパー層として使用した場合、活性なＡｌを含む層が表面に出るため、ＩｎＰリセスエッチストッパー層を用いた場合と比較して、安定な特性を再現性良く得るのが困難であり、信頼性上の問題も懸念される。
【００２４】
本発明の目的は、上記従来の問題を解決し、バリア層を薄くしても、特性劣化が発生しないショットキー構造型電界効果トランジスタを提供することである。
【００２５】
本発明の他の目的は、リセスエッチストッパーとしての機能を保持したまま、十分な障壁高さが得られる構造を有するショットキー構造型電界効果トランジスタを提供することである。
【００２６】
【課題を解決するための手段】
前記目的を達成するための本発明のヘテロ構造型電界効果トランジスタは、化合物半導体基板の表面上に順次積層して形成されたそれぞれ化合物半導体からなるバッファー層、チャネル層、スペーサ層、キャリア供給層およショットキー接合形成層と、当該ショットキー接合形成層上の所定部分に形成されたゲート電極、ソース電極およびドレイン電極を具備し、前記ショットキー接合形成層が、基板側より、ＩｎＡｌＰ膜とＩｎＰ膜を積層した膜若しくはＩｎＡｌＰ膜とＩｎＧａＰ膜を積層した膜からなることを特徴とする。
【００２７】
すなわち、前記のように、従来のリセスエッチストッパー性能を有するショットキー接合形成層には、ＩｎＰ／ＩｎＡｌＡｓやＩｎＡｌＰ／ＩｎＡｌＡｓという積層構造が用いられてきた。このような従来の積層構造においては、ＩｎＰリセスエッチストッパー層を用いたショットキー接合形成層における下層であるＩｎＡｌＡｓ膜は、障壁高さを大きくする役割を有していた。
【００２８】
したがって、このような従来技術では、リセスエッチストッパーとしての機能は、上層であるＩｎＰリセスエッチストッパー層３０７のみが有しており、下層であるＩｎＡｌＡｓ膜３０６は、そのような作用は有していなかった。
【００２９】
しかし、ＩｎＰ結晶にＡｌを添加すると電子親和力が小さくなるので、下層であるＩｎＡｌＡｓ膜３０６を、Ｐ系材料であるＩｎＡｌＰ膜（例えば図１に示したＩｎＡｌ０．２４Ｐ膜１０６）に換えれば、この膜にもストッパー層としての機能を持たせることができ、その結果、本発明におけるＩｎＰリセスエッチストッパー層１０７は、従来より著しく薄くすることができる。
【００３０】
ストッパー性能を維持するのに必要であった従来のＩｎＰリセスエッチストッパー層３０７の厚さは約５ｎｍであったが、本発明では、ショットキー接合形成層（ＩｎＡｌＰ膜１０６とＩｎＰ膜１０７）の全体の厚さをこれと同程度まで薄くしても、十分なストッパー性能を維持することができた。
【００３１】
さらに、ＩｎＰ膜１０７を薄くして、その下に形成される障壁高さの大きなＩｎＡｌＰ膜１０６を厚くすることもできるので、実効的な障壁高さの低下も効果的に防止される。また、ＩｎＰリセスエッチストッパー層１０７を使用せずに、その下のＩｎＡｌＡｓ膜の代わりに設けた前記ＩｎＡｌ０．２４Ｐ層１０６を、ストッパー層にすることも可能である。しかし、このようにすると、前記のように、ＩｎＡｌＰ中のＡｌは活性であるため、ＩｎＰリセスドエッチストッパー層１０７層は除去せずに残し、ゲート電極１０９をその上に蒸着する最表面層とした方が、より安定な特性が得られる。また、ＩｎＰの代わりにＩｎＧａＰを用いても、同様に極めて好ましい結果が得られる。
【００３２】
本発明においては、ショットキー接合形成層にＩｎＰ／ＩｎＡｌＰ若しくはＩｎＧａＰ／ＩｎＡｌＰの積層構造を用いることによって、ショットキー接合形成層全体にリセスエッチストッパー層としての機能を持たせ、これにより、ヘテロ構造型電界効果トランジスタ特性劣化なしに、バリア層を効果的に薄層化することが可能になった。
【００３３】
Ａｕ／Ｐｔ／Ｔｉ／ＷＳｉＮの積層膜からなるゲート電極１０９は、ｎ−ＩｎＧａＡｓからなるコンタクト層１０８の一部を、クエン酸系のエッチング液を用いたリセスエッチングによって除去して開口した部分に形成される。ＩｎＰはクエン酸に対して極めて安定なので、クエン酸によるリセスエッチングは、ＩｎＰリセスエッチストッパー膜１０７によって効果的に防止され、コンタクト層１０８のみが選択的にエッチされる。
【００３４】
本発明において、前記ＩｎＡｌＰ膜の膜厚を４ｎｍ以上、１０ｎｍ以下、前記ＩｎＡｌＰ膜とＩｎＰ膜の合計膜厚を５ｎｍ以上とすれば、極めて好ましい結果が得られる。
【００３５】
すなわち、ＩｎＡｌＰ膜はＩｎＰ基板と格子不整合であるため、ＩｎＡｌＰ膜の膜厚は、転位の無い歪格子結品を成長できる膜厚（臨界膜厚）以下に設定する必要がある。ＩｎＰ上におけるＩｎＡｌＰの臨界膜厚は１０ｎｍ程度であり、また、ＩｎＰ膜を成長を行う上で、薄層化しても最低１ｎｍ程度の膜厚は確保する必要がある。さらに、エッチングストッパー性能を維持するためには、ＩｎＡｌＰ膜とＩｎＰ膜の合計膜厚を５ｎｍ以上とすることが必要である。したがって、実際に使用できるＩｎＡｌＰ膜の膜厚は４〜１０ｎｍの範囲である。ＩｎＰ膜の代わりにＩｎＧａＡｓＰ膜を用いて、ＩｎＡｌＰ膜とＩｎＧａＰ膜の積層膜を用いた場合も同様であり、ＩｎＧａＰ膜とＩｎＡｌＰ膜の合計膜厚を５ｎｍ以上とすることによって好ましい結果が得られる。
【００３６】
本発明において、前記化合物半導体基板としては、ＩｎＰからなる基板を使用することができる。
【００３７】
前記チャネル層としては、ＧａＡｓ膜、ＩｎＡｓ膜、若しくはＧａＡｓとＩｎＡｓの混晶からなる膜を用いることができる。
【００３８】
また、前記スペーサ層としてＩｎＡｌＰ膜、若しくはＩｎＡｌＡｓ膜とＩｎＡｌＰ膜の積層膜を使用することができる。
【００３９】
すなわち、スペーサ層としては、従来用いられてきたＩｎＡｌＡｓの単層膜を用いることもできるが、この層にもＩｎＡｌＰ膜を用いて、リセスエッチストッパー層としての機能を持たせれば、バリア層全体をさらに薄層化できるので有利である。
【００４０】
スペーサ層をすべてＩｎＡｌＰで構成した構造とすることも可能であるが、Ａｌを含む系の成長温度が高いので、ＩｎＧａＡｓチャネル層上にＰ系材料を直接成長する場合、ＩｎＧａＡｓから脱離したＡｓが、Ｐ系材料側に混入し易いという問題がある。したがって、一般に、急峻なＩｎＡｌＰ／ＩｎＧａＡｓ界面の形成には、切り換えシーケンス等を最適化することが必要となる。一方、ＩｎＧａＡｓと比較してＩｎＡｌＡｓからのＡｓの脱離量は少ないため、ＩｎＡｌＰ／ＩｎＡｌＡｓヘテロ界面の作製は、ＩｎＡｌＰ／ＩｎＧａＡｓの場合よりも容易である。すなわち、スペーサ層１０４としてＩｎＡｌＰ／ＩｎＡｌＡｓの積層構造を採用すれば、ヘテロ構造型電界効果トランジスタ構造の作製がさらに容易となる。
【００４１】
スペーサ層としてＩｎＡｌＰ膜やＩｎＡｌＰ／ＩｎＡｌＡｓ積層膜を用いた場合は、スペーサとして用いたＩｎＡｌＰ膜にも、リセスエッチストッパーとしての機能を持たせることができるので、ＩｎＡｌＡｓ膜１０６とＩｎＰ膜１０７からなるショットキー障壁形成層がさらに薄層化される。
【００４２】
また、前記キャリア供給層としては、ｎ型不純物が原子層状にドープされたプレーナドープ層を用いることが、薄層化に最も有利である。ｎ型不純物としては、例えばＳｉを用いることができる。
【００４３】
前記ゲート電極１０９は、前記ショットキー接合形成層１０７の所定部分上に直接形成され、両者は互いにショットキー接続しているが、前記ソース電極１１１およびドレイン電極１１２は、前記ショットキー接合形成層１０７の所定部分上に形成されたコンタクト層１０８を介して、前記ショットキー接合形成層１０７とオーミック接続されている。
【００４４】
【発明の実施の形態】
実施例１
図１は、本発明の実施例１における半導体装置の断面構造を示す図である。ＩｎＰからなる基板１０１上に、アンドーブのＩｎＡｌＡｓからなるバッファー層１０２、アンドーブのＩｎＧａＡｓからなるチャネル層１０３、アンドーブのＩｎＡｌ０．２４Ｐからなる厚さ３ｎｍのスペーサ層１０４が、それぞれ形成されている。前記スペーサ層１０４の表面領域には、Ｓｉをドーパントに用いたプレーナードープ層１０５が形成され、さらに、厚さ５ｎｍのアンドーブのＩｎＡｌｏ．２４Ｐ膜１０６と厚さ１ｎｍのアンドーブのＩｎＰ膜１０７からなるショットキー接合形成層を順次積層して、バリア層が形成されている。
【００４５】
バリア層の最上層であるＩｎＰ膜１０７上には、Ｓｉがバルクドーピングされたｎ−ＩｎＧａＡｓ膜からなるコンタクト層１０８が形成されており、リセスエッチングによって開口され、ＩｎＰ膜１０７の露出された部分上には、ＩｎＰ膜１０７とショットキー接合して、Ａｕ／Ｐｔ／Ｔｉ／ＷＳｉＮ積層膜からなるゲート電極１０９が形成されている。また、前記コンタクト層１０８の上には、ゲート電極１０９から所定の間隔を介して、Ａｕ／Ｐｔ／Ｔｉ積層膜からなるソース電極１１０とドレイン電極１１１が形成されている。
【００４６】
ＩｎＡｌ０．２４Ｐ層１０６は、ＩｎＰ基板１０１と格子不整合であるため、その膜厚は、転位の無い歪格子結品を成長できる膜厚（臨界膜厚）以下に設定する必要がある。ＩｎＰ上におけるＩｎＡｌ０．２４Ｐの臨界膜厚は１０ｎｍ程度であり、また、ＩｎＰ膜を成長を行う上で、薄層化しても最低１ｎｍ程度の膜厚は確保する必要がある。さらに、ストッパー性能を維持するためには、ＩｎＡｌ０．２４Ｐ膜１０６とＩｎＰ膜１０７の合計膜厚を５ｎｍ以上とすることが必要である。したがって、実際に使用できるＩｎＡｌ０．２４Ｐ膜１０６の膜厚は、４〜１０ｎｍの範囲となる。本実施例では、ＩｎＡｌ０．２４Ｐスペーサ膜１０４、ＩｎＡｌ０．２４Ｐリセスエッチストッパー膜１０６およびＩｎＰコンタクト（リセスエッチストッパー）膜１０７の膜厚は、上記のように、それぞれ、３、５および１ｎｍとした。
【００４７】
本発明の効果を明らかにするため、本実施例の前記ヘテロ構造型電界効果トランジスタのサンプルを、ゲート電極１０９、ソース電極１１０およびドレイン電極１１１を形成する前に、クエン酸系エッチャントによってエッチングして、ホール効果測定によって、シートキャリア濃度と移動度の変化を測定した。得られたシートキャリア濃度と移動度のエッチング時間変化を図４に示した。
【００４８】
図４に示したように、本実施例においては、エッチング時間が３０秒程度までは、シートキャリア濃度は減少し、それにともなって移動度が増加した。３０秒以上のエッチングを行うと、シートキャリア濃度および移動度はいずれも一定値になった。一定値になったシートキャリア濃度は約２×１０１２ｃｍ−２、移動度は９０００ｃｍ２／ｖｓであった。
【００４９】
シートキャリア濃度および移動度の値が、３０秒以上のエッチングによって一定になることは、ｎ−ＩｎＧａＡｓコンタクト層１０８が、エッチングによって除去された後は、エッチングの進行が停止していることを示している。また、１２０秒以上のエッチングを行っても、これらの値が一定で変化しないことは、ＩｎＰ膜１０７およびＩｎＡｌＰ膜１０６のエッチングストッパーとしての性能が、本実施例において十分良好であることを示している。
【００５０】
実施例２
図２は、本発明の実施例２における半導体装置の構成を示す断面図である。本実施例では、ＩｎＰからなる基板２０１上に、アンドーブのＩｎＡｌＡｓからなるバッファー層２０２、アンドーブのＩｎＧａＡｓからなるチャネル層２０３、および膜厚２ｎｍのアンドーブのＩｎＡｌＡｓ膜２０４と膜厚１ｎｍのアンドーブのＩｎＡｌ０．２４Ｐ層からなるスペーサ層２０５が、順次積層して形成されている。
【００５１】
前記スペーサ層２０５の表面領域には、Ｓｉをドーパントとして用いたプレーナードーブ層２０６が形成され、さらに、膜厚５ｎｍのアンドーブのＩｎＡｌｏ．２４Ｐ層２０７と膜厚１ｎｍのアンドーブのＩｎＰ膜２０８からなるショットキー接合形成層が、順次積層してバリア層が形成されている。
【００５２】
バリア層の最上層であるＩｎＰ膜２０８上に、ショットキー接合してＡｕ／Ｐｔ／Ｔｉ／ＷＳｉＮ積層膜からなるゲート電極２１０が形成されている。また、前記ＩｎＰ膜２０８の露出された部分以外には、Ｓｉがバルクドープされたｎ−ＩｎＧａＡｓからなるコンタクト層２０９が形成され、このコンタクト層２０９の上には、前記ゲート電極２１０から所定の間隔を介して、Ａｔ／Ｐｔ／Ｔｉ積層膜からなるソース電極２１１とドレイン電極２１２が形成されており、コンタクト層２０９を介して前記ＩｎＰ膜２０８とオーミック接合されている。
【００５３】
前記実施例１におけるＩｎＰ膜１０７の場合と同様に、ＩｎＡｌＡｓ膜２０４やＩｎＡｌＰ膜２０５を形成する場合も、成長を行うためには、やはり最低１ｎｍ程度の膜厚は確保する必要がある。本実施例では、上記のように、アンドーブのＩｎＡｌＡｓ膜２０４、アンドーブのＩｎＡｌ０．２４Ｐ層２０５、アンドーブのＩｎＡｌｏ．２４Ｐ膜２０７およびアンドーブのＩｎＰ膜２０８の膜厚は、それぞれ、２、１、５および１ｎｍとした。
【００５４】
前記実施例１の場合と同様に、本実施例の効果を明らかにするため、形成されたヘテロ構造型電界効果トランジスタ構造のサンプルを、クエン酸系エッチャントによってエッチングした後、ホール効果測定によって、シートキャリア濃度と移動度の変化を測定した。
【００５５】
その結果、図５に示したように、本実施例においても、基本的には前記実施例１の場合と同じ傾向が得られた。しかし、シートキャリア濃度がほぼ同じ値であるにも関わらず、移動度は約９５００ｃｍ２／ｖｓで一定となり、図４に示した実施例１の場合よりも、移動度が若干向上する傾向があることが認められた。この傾向は、前記のように、実施例１における２層のＩｎＡｌＰ／ＩｎＧａＡｓ構造（スペーサー１０４／チャネル１０３構造）と比較して、本実施例における３層のＩｎＡｌＰ／ＩｎＡｌＡｓ／ＩｎＧａＡｓ構造（スペーサー層２０５／スペーサー層２０４／チャネル２０３構造）の方が、ヘテロ界面を急峻に形成できることを示している。
【００５６】
なお、前記実施例においては、各半導体層の形成にはＭＯＶＰＥを用い、Ｐ系材料としては、ＩｎＡｌ０．２４Ｐを用いたが、ＭＢＥやＭＯＭＢＥ（有機金属分子線エピタキシャル成長法）など、他の成長法を用いることもできることは言うまでもないた。さらに、臨界膜厚を考慮することにより、ＩｎＡｌ０．２４Ｐ以外の組成のＩｎＡｌＰを用いることができた。
【００５７】
【発明の効果】
上記説明から明らかなように、本発明によれば、ＩｎＰ／ＩｎＡｌＰ若しくはＩｎＧａＰ／ＩｎＡｌＰの積層構造を有するショットキー接合形成層を用いることによって、ショットキー接合形成層全体にリセスエッチストッパーとしての機能も持たせ、かつ、十分な障壁高さを得ることができた。これにより、ショットキー接合形成層の薄層化にともなうトランジスタ特性の劣化を効果的に防止することができた。全体を極めて薄くしても、設計通りのデバイス特性を得ることが可能になり、ヘテロ構造型トランジスタの特性の劣化なしに、さらなる高速化が実現された。
【図面の簡単な説明】
【図１】本発明の実施例１におけるヘテロ構造型電界効果トランジスタの断面図。
【図２】本発明の実施例２におけるヘテロ構造型電界効果トランジスタの断面図。
【図３】従来の一般的なヘテロ構造型電界効果トランジスタの断面図。
【図４】本発明の実施例１の効果を説明するための図。
【図５】本発明の実施例２の効果を説明するための図。
【符号の説明】
１０１…ＩｎＰ基板、１０２…ＩｎＡｌＡｓバッファー層、１０３…ＩｎＧａＡｓチャネル層、１０４…ＩｎＡｌ０．２４Ｐスペーサー層、１０５…Ｓｉプレーナドープ層、１０６…ＩｎＡｌ０．２４Ｐリセスエッチストッパー層、１０７…ＩｎＰリセスエッチストッパー層、１０８……ＩｎＧａＡｓコンタクト層、１０９…ゲート電極、１１０…ソース電極、１１１…ドレイン電極、２０１…ＩｎＰ基板、２０２…ＩｎＡｌＡｓバッファー層、２０３…ＩｎＧａＡｓチャネル層、２０４…ＩｎＡｌＡｓスペーサー層、２０５…ＩｎＡｌ０．２４Ｐスペーサー層、２０６…Ｓｉプレーナードープ層、２０７…ＩｎＡｌ０．２４Ｐリセスエッチストッパー層、２０８…ＩｎＰリセスエッチストッパー層、２０９…ｎ−ＩｎＧａＡｓコンタクト層、２１０…ゲート電極、２１１…ソース電極、２１２…ドレイン電極、３０１…ＩｎＰ基板、３０２…ＩｎＡｌＡｓバッファー層、３０３…ＩｎＧａＡｓチャネル層、３０４…ＩｎＡｌＡｓスペーサー層、３０５…Ｓｉプレーナードープ層、３０６…ＩｎＡｌＡｓ膜、３０７…ＩｎＰリセスエッチストッパー層、３０８…ｎ−ＩｎＧａＡｓコンタクト層、３０９…ゲート電極、１１０…ソース電極、３１１…ドレイン電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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