(57)【要約】【課題】過電圧の印加でトランジスタが破壊する可能性のある箇所を、レイアウトデータから判断できるようにする。【解決手段】ゲート酸化膜の膜厚が第１の厚さの厚膜トランジスタと、第１の厚さより薄い第２の厚さの薄膜トランジスタとが、同一回路上に存在する集積回路を設計する集積回路設計方法において、集積回路のレイアウトデータに基づいて、厚膜トランジスタのドレインと薄膜トランジスタのゲートとが接続している箇所を検出し、その検出した箇所のドレインとゲートの接続状況を所定の条件により判断して、集積回路への過電圧の印加で薄膜トランジスタが破壊する箇所を判断する。【選択図】      図２
2004186420.tif 000002
【特許請求の範囲】
【請求項１】
ゲート酸化膜の膜厚が第１の厚さの厚膜トランジスタと、第１の厚さより薄い第２の厚さの薄膜トランジスタとが、同一回路上に存在する集積回路を設計する集積回路設計方法において、
集積回路のレイアウトデータに基づいて、前記厚膜トランジスタのドレインと前記薄膜トランジスタのゲートとが接続している箇所を検出し、
その検出した箇所のドレインとゲートの接続状況を所定の条件により判断して、集積回路への過電圧の印加で薄膜トランジスタが破壊する箇所を判断する
集積回路設計方法。
【請求項２】
請求項１記載の集積回路設計方法において、
前記レイアウトデータで示される集積回路は、複数種類の電圧が印加される回路であり、
前記検出した箇所の厚膜トランジスタのソースと薄膜トランジスタのソースとがつながっている場合に、薄膜トランジスタが破壊する箇所でないと判断し、それ以外で厚膜トランジスタのドレインと前記薄膜トランジスタのゲートとが接続している箇所については、薄膜トランジスタが破壊する箇所であると判断する
集積回路設計方法。
【請求項３】
ゲート酸化膜の膜厚が第１の厚さの厚膜トランジスタと、第１の厚さより薄い第２の厚さの薄膜トランジスタとが、同一回路上に存在する集積回路を設計するプログラムにおいて、
集積回路のレイアウトデータに基づいて、前記厚膜トランジスタのドレインと前記薄膜トランジスタのゲートとが接続している箇所を検出するステップと、
前記ステップで検出した箇所のドレインとゲートの接続状況を所定の条件により判断して、集積回路への過電圧の印加で薄膜トランジスタが破壊する箇所を判断するステップとを有する
プログラム。
【請求項４】
請求項３記載のプログラムにおいて、
前記レイアウトデータで示される集積回路は、複数種類の電圧が印加される回路であり、
前記検出した箇所の厚膜トランジスタのソースと薄膜トランジスタのソースとがつながっている場合に、薄膜トランジスタが破壊する箇所でないと判断し、それ以外で厚膜トランジスタのドレインと前記薄膜トランジスタのゲートとが接続している箇所については、薄膜トランジスタが破壊する箇所であると判断するステップを有する
プログラム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、集積回路の設計時に不良箇所を判断する集積回路設計方法及びその設計方法を実行するプログラムに関する。
【０００２】
【従来の技術】
ＭＯＳトランジスタが配置された集積回路として、低消費電力化や外部とのインターフェースのために、１つの集積回路で複数種類の電圧を印加する異電圧多電源の回路が、一般的になってきている。従来、このような異電圧電源の集積回路を設計する際には、異電圧多電源の回路への印加で、正しく集積回路が作動するかどうか検証する必要があるが、設計段階で積極的に検証することは困難であった。
【０００３】
このため従来は、例えば、それぞれの電源の分離が回路内で正しくできているかどうかの検証を行ったり、或いは集積回路に、過電圧保護回路や電流抑制回路のような回路を付加して、回路的に対策を行って、集積回路が異電圧電源の印加で正しく作動するようにしていた。
【０００４】
特許文献１は、入力電圧の過電圧による内部回路の損傷を防ぐために、過電圧保護回路を設けるようにしたものである。特許文献２は、過電流の抑制回路を設けて、内部回路の損傷を防止するものである。
【０００５】
【特許文献１】
特開平１１−１８２８０号公報
【特許文献２】
特開２００２−１９０７２９号公報
【０００６】
【発明が解決しようとする課題】
このような保護回路や抑制回路を付加すると、それだけ集積回路の回路規模が大きくなる問題があり、好ましくない。ところが、異電圧多電源を使用する場合に、回路そのものが正しく作動するかどうかの検証を設計段階で行うことは従来全くされてなかった。このため、従来は集積回路を実際に試作して、信頼性試験を行って初めて、異電圧多電源による回路上のトランジスタの破壊を発見することも少なくなかった。
【０００７】
本発明はかかる点に鑑みてなされたものであり、異電圧多電源を使用する回路のチェックが、設計段階で簡単に行えるようにすることを目的とする。
【０００８】
【課題を解決するための手段】
本発明は、ゲート酸化膜の膜厚が第１の厚さの厚膜トランジスタと、第１の厚さより薄い第２の厚さの薄膜トランジスタとが、同一回路上に存在する集積回路を設計する集積回路設計方法において、集積回路のレイアウトデータに基づいて、厚膜トランジスタのドレインと薄膜トランジスタのゲートとが接続している箇所を検出し、その検出した箇所のドレインとゲートの接続状況を所定の条件により判断して、集積回路への過電圧の印加で薄膜トランジスタが破壊する箇所を判断するようにしたものである。
【０００９】
このようにしたことで、過電圧の印加でトランジスタが破壊する可能性のある箇所を、レイアウトデータから判断できるようになる。
【００１０】
【発明の実施の形態】
以下、添付図面を参照して、本発明の一実施の形態について説明する。
【００１１】
まず、集積回路上に形成されるＭＯＳトランジスタの構成について、図１を参照して説明する。図１Ａは集積回路を上から見た図であり、図１Ｂは集積回路を断面で見た図である。基板上に形成されるＭＯＳトランジスタとしては、Ｐ型のＭＯＳトランジスタとＮ型のＭＯＳトランジスタがあり、それぞれの型で、異電圧多電源を使用する回路の場合には、ゲート酸化膜の膜厚が厚膜のトランジスタと薄膜のトランジスタとがある。
【００１２】
図１はこの４つのトランジスタを示したものであり、左側から順に、ゲート酸化膜の膜厚が厚膜のＰ型のＭＯＳトランジスタ１、厚膜のＮ型のＭＯＳトランジスタ２、薄膜のＰ型のＭＯＳトランジスタ３、薄膜のＮ型のＭＯＳトランジスタ４を示してある。なお、ここではゲート酸化膜の膜厚が厚膜のＭＯＳトランジスタ１，２は、ゲート酸化膜の厚さを厚膜に規定するレイヤー５内に配置してある。
【００１３】
厚膜のＰ型のＭＯＳトランジスタ１は、Ｎ型領域１ａを形成させた中に、Ｐ型のドレイン領域１ｂとソース領域１ｃを形成させ、そのドレイン領域１ｂとソース領域１ｃの間の表面に、ゲート酸化膜１ｅを形成させ、さらにその上にポリシリコン１ｄを形成させる。厚膜のＮ型のＭＯＳトランジスタ２は、Ｎ型のドレイン領域２ａとソース領域２ｂを形成させ、そのドレイン領域２ａとソース領域２ｂの間の表面に、ゲート酸化膜２ｄを形成させ、さらにその上にポリシリコン２ｃを形成させる。この２つのＭＯＳトランジスタ１，２は、厚膜に規定するレイヤー５内に配置してあるため、ゲート酸化膜１ｅ，２ｄは厚膜に形成される。
【００１４】
薄膜のＰ型のＭＯＳトランジスタ３は、Ｎ型領域３ａを形成させた中に、Ｐ型のドレイン領域３ｂとソース領域３ｃを形成させ、そのドレイン領域３ｂとソース領域３ｃの間の表面に、ゲート酸化膜３ｅを形成させ、さらにその上にポリシリコン３ｄを形成させる。薄膜のＮ型のＭＯＳトランジスタ４は、Ｎ型のドレイン領域４ａとソース領域４ｂを形成させ、そのドレイン領域４ａとソース領域４ｂの間の表面に、ゲート酸化膜４ｄを形成させ、さらにその上にポリシリコン４ｃを形成させる。この２つのＭＯＳトランジスタ３，４は、ゲート酸化膜３ｅ，４ｄは薄膜に形成される。
【００１５】
なお、以下の説明で厚膜トランジスタ及び薄膜トランジスタと述べた場合には、ゲート酸化膜の膜厚のことを示している。
【００１６】
本例の場合には、このように構成される４種類のトランジスタ１，２，３，４を、同一回路上に混在させて、集積回路を構成させる。ゲート酸化膜の膜厚が厚い厚膜トランジスタ１，２は、薄膜トランジスタ３，４に比べて定格電圧（耐圧）が高く、高電圧の電源を印加することが可能である。このため例えば、異種多電源が接続される集積回路の場合には、外部との入出力部（Ｉ／Ｏ部）やアナログ回路部では、高電圧を印加するために厚膜トランジスタを使用し、その他の回路では、低電圧を印加するために薄膜トランジスタを使用する構成とする。なお、ゲート酸化膜の膜厚が薄い薄膜トランジスタを使用した方が、作動スピードは早くなるため、低電圧を印加する回路の場合には、薄膜トランジスタを使用する方が好ましい。
【００１７】
次に、このような厚膜トランジスタと薄膜トランジスタとが混在した集積回路の各素子の配置のデータであるレイアウトデータを使用して、回路の良否をチェックする本例の処理について説明する。本例においては、集積回路のレイアウトデータを使用して、厚膜トランジスタのドレインと薄膜トランジスタのゲートとが接続している箇所を検出し、その検出した箇所のドレインとゲートの接続状況を所定の条件により判断して、集積回路への過電圧（高電圧）の印加で薄膜トランジスタが破壊する箇所を判断するようにしたものである。
【００１８】
その条件としては、例えば、厚膜トランジスタのドレインと薄膜トランジスタのゲートとが接続している箇所として、厚膜トランジスタのソースと薄膜トランジスタのソースとがつながっている場合に、薄膜トランジスタが破壊する箇所でないと判断し、それ以外で厚膜トランジスタのドレインと薄膜トランジスタのゲートとが接続している箇所については、薄膜トランジスタが破壊する箇所であると判断するようにして、回路の良否をチェックする。
【００１９】
図２は、この回路の良否をチェックを行うための判断処理の一例を示したフローチャートである。集積回路では、ポリシリコンと拡散層のＡＮＤがゲートであり、拡散層とポリシリコンのＮＯＴがソース、ドレインである。ここで、回路内の各ゲートについて、ゲート酸化膜の膜厚を規定するレイヤー（図１でのレイヤー５に相当）を使用して、薄膜トランジスタのゲートか厚膜トランジスタのゲートかを区別する。具体的には、集積回路内の各ゲートについて、ゲート酸化膜の膜厚を規定するレイヤーを使用して、薄膜トランジスタのゲートか否か判断し（ステップＳ１１）、該当する場合に、薄膜トランジスタのゲート〔ＧＡＴＥＮ〕と定義する（ステップＳ１２）。また、厚膜トランジスタのゲートか否か判断し（ステップＳ１３）、該当する場合に、厚膜トランジスタのゲート〔ＧＡＴＥＨ〕と定義する（ステップＳ１４）。この薄膜トランジスタのゲートと厚膜トランジスタのゲートとは、レイアウトデータで示される演算のＡＮＤとＮＯＴで区別することができる。
【００２０】
次に、回路内のソース及びドレインの内で、薄膜トランジスタのゲート〔ＧＡＴＥＮ〕と接しているものがあるか否か判断する（ステップＳ１５）。この判断で、ゲート〔ＧＡＴＥＮ〕と接しているソース又はドレインがある場合には、そのソース又はドレインを〔ＤＩＦＦＮ〕と定義する（ステップＳ１６）。また、回路内のソース及びドレインの内で、厚膜トランジスタのゲート〔ＧＡＴＥＨ〕と接しているものがあるか否か判断する（ステップＳ１７）。この判断で、ゲート〔ＧＡＴＥＨ〕と接しているソース又はドレインがある場合には、そのソース又はドレインを〔ＤＩＦＦＨ〕と定義する（ステップＳ１８）。
【００２１】
次に、〔ＤＩＦＦＮ〕と定義したソース又はドレインにつながっている〔ＤＩＦＦＨ〕があるか否か判断する（ステップＳ１９）。該当する箇所がある場合には、該当する箇所を〔ＤＩＦＦＨ２〕と定義する（ステップＳ２０）。さらに、〔ＤＩＦＦＨ２〕と定義した箇所を含む拡散層以外に、〔ＤＩＦＦＨ〕と定義したソース又はドレインがあるか否か判断する（ステップＳ２１）。この判断で、該当する箇所がある場合には、その箇所を〔ＤＩＦＦＨＸ〕と定義する（ステップＳ２２）。
【００２２】
そして、ステップＳ２２で〔ＤＩＦＦＨＸ〕と定義した拡散層につながるポリシリコンを選択し（ステップＳ２３）、選択されたポリシリコンとＡＮＤをとったゲート〔ＧＡＴＥＮ〕の有無を判断する（ステップＳ２４）。この判断で、該当するゲート〔ＧＡＴＥＮ〕がある場合には、その箇所のトランジスタが過電圧（高電圧）の印加で破壊する可能性があると判断し、回路の該当する箇所にエラーがあるとする（ステップＳ２５）。また、ステップＳ２３の判断で該当するゲート〔ＧＡＴＥＮ〕がないと判断した場合には、高電圧の印加によってはトランジスタが破壊することがなく、その回路にエラーがないとする（ステップＳ２６）。
【００２３】
このようにして、レイアウトデータに基づいた判断処理で、その回路に多電圧の電源を印加した場合のエラーを、実際に回路を試作する前に判るようになる。図３，図４は、実際の回路の接続例を示した図である。図３は、レイアウトデータで示される回路内の６個のトランジスタ１１〜１６の接続状況の例を示した図であり、トランジスタ１１，１２，１３，１４が厚膜のトランジスタであり、トランジスタ１５，１６が薄膜のトランジスタであり、それぞれのトランジスタのゲート，ソース，ドレインの脇に、図２のフローチャートに基づいて定義される名称を示してある。
【００２４】
図３の例では、厚膜トランジスタ１１〜１４のゲートが〔ＧＡＴＥＨ〕と定義され、ソースとドレインが〔ＤＩＦＦＨ〕と定義され、薄膜トランジスタ１５，１６のゲートが〔ＧＡＴＥＮ〕と定義され、ソースとドレインが〔ＤＩＦＦＮ〕と定義されている。その後、図２のフローチャートに基づいた接続状況の判断により、各厚膜トランジスタ１１〜１４の一部のソースとドレインが〔ＤＩＦＦＨ〕から〔ＤＩＦＦＨＸ〕又は〔ＤＩＦＦＨ２〕と定義される。ここで、薄膜トランジスタ１５，１６のゲート〔ＧＡＴＥＮ〕は、厚膜トランジスタ１３の〔ＤＩＦＦＨＸ〕と定義された電極に直接接続されているために、この薄膜トランジスタ１５，１６のゲートが過電圧（高電圧）の印加で破壊される可能性のあるエラー箇所であると判断され、間違った接続の回路と検出される。
【００２５】
図４は、レイアウトデータで示される回路内の６個のトランジスタ２１〜２６の接続状況の例を示した図であり、トランジスタ２１，２２，２３，２４が厚膜のトランジスタであり、トランジスタ２５，２６が薄膜のトランジスタであり、それぞれのトランジスタのゲート，ソース，ドレインの脇に、図２のフローチャートに基づいて定義される名称を示してある。
【００２６】
図４の例についても、厚膜トランジスタ２１〜２４のゲートが〔ＧＡＴＥＨ〕と定義され、ソースとドレインが〔ＤＩＦＦＨ〕と定義され、薄膜トランジスタ２５，２６のゲートが〔ＧＡＴＥＮ〕と定義され、ソースとドレインが〔ＤＩＦＦＮ〕と定義される点は同じである。その後、図２のフローチャートに基づいた接続状況の判断により、各厚膜トランジスタ２１〜２４の一部のソースとドレインが〔ＤＩＦＦＨ〕から〔ＤＩＦＦＨＸ〕又は〔ＤＩＦＦＨ２〕と定義される。ここで、薄膜トランジスタ２５，２６のゲート〔ＧＡＴＥＮ〕に直接接続された厚膜トランジスタ２３，２４の電極は、〔ＤＩＦＦＨＸ〕と定義された電極がないため、薄膜トランジスタ２５，２６の接続かエラーとはならず、適正な接続な回路であると判断される。
【００２７】
このように本例によると、異電圧多電源を使用した回路における接続間違いによる定格電圧以上の電圧の印加（過電圧）によるトランジスタ破壊の内の、ゲート酸化膜が薄膜のトランジスタのゲート破壊を、レイアウトデータのみから論理的な検証で検出でき、接続間違いを設計段階で簡単に検証できるようになる。従って、試作時に回路が作動しない要因の１つを除去できるので、回路の試作がスムーズに行えるようになる。また、従来のように過電圧保護回路などの保護手段を設けて回路的に異電圧多電源の印加による破壊を防止する必要がなく、集積回路の回路構成を簡単にすることができる。
【００２８】
なお、本例の不具合検出処理は、例えば、集積回路を設計する機器（コンピュータ装置など）で直接実行するように、その装置に実装させておいても良いが、不具合検出処理をプログラム化して、何らかの媒体に記録（記憶）させて、そのプログラムを、集積回路を設計・検証するユーザに配付して、各自のコンピュータ装置にインストールさせるようにしても良い。
【００２９】
【発明の効果】
本発明によると、過電圧の印加でトランジスタが破壊する可能性のある箇所を、レイアウトデータから判断できるようになり、実際に回路を試作する前に、回路の不具合を検出できるようになる。
【００３０】
この場合、検出した箇所の厚膜トランジスタのソースと薄膜トランジスタのソースとがつながっている場合に、薄膜トランジスタが破壊する箇所でないと判断し、それ以外で厚膜トランジスタのドレインと前記薄膜トランジスタのゲートとが接続している箇所については、薄膜トランジスタが破壊する箇所であると判断することで、薄膜トランジスタが破壊する可能性のある箇所をレイアウトデータから確実に検出できるようになる。
【図面の簡単な説明】
【図１】集積回路のトランジスタ形成例を示す説明図で、図１Ａは上面図、図１Ｂは断面図である。
【図２】本発明の一実施の形態による不具合の検出処理例を示すフローチャートである。
【図３】図２のフローチャートによる処理でエラーが検出される場合の例を示す回路図である。
【図４】図２のフローチャートによる処理でエラーが検出されない場合の例を示す回路図である。
【符号の説明】
１…厚膜トランジスタ（Ｐ型のＭＯＳトランジスタ）、２…厚膜トランジスタ（Ｎ型のＭＯＳトランジスタ）、３…薄膜トランジスタ（Ｐ型のＭＯＳトランジスタ）、４…薄膜トランジスタ（Ｎ型のＭＯＳトランジスタ）、１ｄ，２ｃ，３ｄ，４ｃ…ポリシリコン、１ｅ，２ｄ，３ｅ，４ｄ…ゲート酸化膜、５…ゲート酸化膜の膜厚を規定するレイヤー、１１，１２，１３，１４，２１，２２，２３，２４…厚膜トランジスタ、１５，１６，２５，２６…薄膜トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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