(57)【要約】【課題】広帯域の発振範囲と高い位相雑音特性とを兼ね備えた電圧制御発振器を提供する。【解決手段】第１ＰＭＯＳトランジスタＰ１および第１ＮＭＯＳトランジスタＮ１の各ゲート端子に第１バッファ回路（１０１，１０２，１０５，１０６）の出力端子を接続し、第１バッファ回路（１０１，１０２，１０５，１０６）の入力端子をインダクタンス素子Ｌ１の他端に接続する。第２ＰＭＯＳトランジスタＰ２および第２ＮＭＯＳトランジスタＮ２の各ゲート端子に第２バッファ回路（１０３，１０４，１０７，１０８）の出力端子を接続し、第２バッファ回路（１０３，１０４，１０７，１０８）の入力端子をインダクタンス素子Ｌ１の一端に接続する。【選択図】　図１
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【特許請求の範囲】
【請求項１】
電圧制御端子側が対向するように直列に接続された２つのバラクタからなるバラクタ対と、
上記バラクタ対の両端に並列に接続されたインダクタンス素子と、
上記インダクタンス素子の一端にソース端子が接続され、ドレイン端子が電源に接続された第１ＰＭＯＳトランジスタと、
上記インダクタンス素子の他端にソース端子が接続され、ドレイン端子が電源に接続された第２ＰＭＯＳトランジスタと、
上記インダクタンス素子の一端にドレイン端子が接続され、ソース端子がグランドに接続された第１ＮＭＯＳトランジスタと、
上記インダクタンス素子の他端にドレイン端子が接続され、ソース端子がグランドに接続された第２ＮＭＯＳトランジスタと、
上記第１ＰＭＯＳトランジスタおよび上記第１ＮＭＯＳトランジスタの各ゲート端子に出力端子が接続され、入力端子が上記インダクタンス素子の他端に接続された第１バッファ回路と、
上記第２ＰＭＯＳトランジスタおよび上記第２ＮＭＯＳトランジスタの各ゲート端子に出力端子が接続され、入力端子が上記インダクタンス素子の一端に接続された第２バッファ回路とを備えたことを特徴とする電圧制御発振器。
【請求項２】
請求項１に記載の電圧制御発振器において、
上記第１，第２バッファ回路は、直列に接続された２段のインバータを用いることを特徴とする電圧制御発振器。
【請求項３】
請求項１に記載の電圧制御発振器において、
上記第１，第２バッファ回路は、出力を制御するための出力制御端子を夫々有することを特徴とする電圧制御発振器。
【請求項４】
請求項３に記載の電圧制御発振器において、
上記第１バッファ回路は、
上記第１ＰＭＯＳトランジスタのゲート端子に出力端子が接続された第１ＰＭＯＳトランジスタ用インバータと、
上記第１ＰＭＯＳトランジスタ用インバータの入力端子に出力端子が接続され、一方の入力端子が上記インダクタンス素子の他端に接続され、他方の入力端子を出力制御端子とする第１ＰＭＯＳトランジスタ用否定的論理和回路と、
上記第１ＮＭＯＳトランジスタのゲート端子に出力端子が接続された第１ＮＭＯＳトランジスタ用インバータと、
上記第１ＮＭＯＳトランジスタ用インバータの入力端子に出力端子が接続され、一方の入力端子に上記インダクタンス素子の他端に接続され、他方の入力端子を出力制御端子とする第１ＮＭＯＳトランジスタ用否定的論理積回路とを有し、
上記第２バッファ回路は、
上記第２ＰＭＯＳトランジスタのゲート端子に出力端子が接続された第２ＰＭＯＳトランジスタ用インバータと、
上記第２ＰＭＯＳトランジスタ用インバータの入力端子に出力が接続され、一方の入力端子が上記インダクタンス素子の一端に接続され、他方の入力端子を出力制御端子とする第２ＰＭＯＳトランジスタ用否定的論理和回路と、
上記第２ＮＭＯＳトランジスタのゲート端子に出力端子が接続された第２ＮＭＯＳトランジスタ用インバータと、
上記第２ＮＭＯＳトランジスタ用インバータの入力端子に出力端子が接続され、一方の入力端子が上記インダクタンス素子の一端に接続され、他方の入力端子を出力制御端子とする第２ＮＭＯＳトランジスタ用否定的論理積回路とを有することを特徴とする電圧制御発振器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、電圧制御発振器に関し、特にチューナ用ＩＣ（集積回路）のミキサーに用いられるローカル信号等を発生するのに好適な電圧制御発振器に関する。
【０００２】
【従来の技術】
従来、電圧制御発振器としては、図４に示す電圧制御発振器（ＶＣＯ；ＶｏｌｔａｇｅＣｏｎｔｒｏｌｌｅｄ　Ｏｓｃｉｌｌａｔｏｒ）がある。この図４に示す構成の電圧制御発振器において、高い位相雑音特性が実現されることが報告されている（例えば、非特許文献１）。
【０００３】
図４の電圧制御発振器は、発振周波数を決定するタンク回路１に対して、負性抵抗として発振に必要な電流を供給するクロスカップルトランジスタとして、第１ＮＭＯＳトランジスタＮ１および第１ＰＭＯＳトランジスタＰ１が相補的に接続され、第２ＮＭＯＳトランジスタＮ２および第２ＰＭＯＳトランジスタＰ２が相補的に接続されている。なお、タンク回路１は、アノードが互いに接続された一対のバラクタ（可変容量ダイオード）Ｃ１，Ｃ２と、その一対のバラクタＣ１，Ｃ２に並列に接続されたインダクタンス素子Ｌ１で構成されている。
【０００４】
ここで、第１，第２ＮＭＯＳトランジスタＮ１，Ｎ２および第１，第２ＰＭＯＳトランジスタＰ１，Ｐ２のチャネル長は極力長くした上で、所望の発振周波数レンジや発振レベルを満たすように構成することが、位相雑音特性をより向上させるために有効である。
【０００５】
一方で、ダブルコンバージョン方式によるＣＡＴＶ（Ｃａｂｌｅ　Ｔｅｌｅｖｉｓｉｏｎ）用などのチューナＩＣにおいては、広帯域で発振可能な電圧制御発振器が必要となり、単一の電圧制御発振器によって所望の周波数レンジがカバーできない場合には、複数の電圧制御発振器により、これらを切り替えて用いることにより、全体の周波数レンジでの発振を実現するといった方法が用いられる。
【０００６】
この場合においても、その個数が増えることによって、ＩＣのチップサイズが飛躍的に増大するために、より少ない電圧制御発振器で実現できることが望まれる。
【０００７】
【非特許文献１】
マーク・ティーブート（Ｍａｒｃ　Ｔｉｅｂｏｕｔ）著，「ローパワー・ローフェイズノイズ・ディファレンシャル・ターンド・クワドレイチャー・ブィシーオー・デザイン・イン・スタンダード・シーモス（Ｌｏｗ−Ｐｏｗｅｒ　Ｌｏｗ−Ｐｈａｓｅ−Ｎｏｉｓｅ　Ｄｉｆｆｅｒｅｎｔｉａｌｌｙ　Ｔｕｎｅｄ　Ｑｕａｄｒａｔｕｒｅ　ＶＣＯ　Ｄｅｓｉｇｎ　ｉｎ　Ｓｔａｎｄａｒｄ　ＣＭＯＳ）」，「アイトリプルイー・ジャーナル・オブ・ソリッドステート・サーキット（ＩＥＥＥ　ＪＯＵＲＮＡＬ　ＯＦ　ＳＯＬＩＤ−ＳＴＡＴＥ　ＣＩＲＣＵＩＴ）」，米国，アイトリプルイー（ＩＥＥＥ），２００１年７月，第３６巻（ＶＯＬ．３６），第７号（ＮＯ．７），ｐ．１０１８−１０２４
【０００８】
【発明が解決しようとする課題】
ところで、上記電圧制御発振器において、第１，第２ＮＭＯＳトランジスタＮ１，Ｎ２および第１，第２ＰＭＯＳトランジスタＰ１，Ｐ２のチャネル長を長くすることにより、位相雑音特性の改善が可能となる一方で、ゲート容量が増加するために、バラクタＣ１，Ｃ２による容量の可変範囲が抑制されることとなり、結果として周波数可変範囲が狭くなるという問題がある。
【０００９】
そこで、この発明の目的は、発振周波数の可変範囲が広くかつ位相雑音特性に優れた電圧制御発振器を提供することにある。
【００１０】
【課題を解決するための手段】
上記目的を達成するため、この発明の電圧制御発振器は、電圧制御端子側が対向するように直列に接続された２つのバラクタからなるバラクタ対と、そのバラクタ対の両端に並列に接続されたインダクタンス素子と、そのインダクタンス素子の一端にソース端子が接続され、ドレイン端子が電源に接続された第１ＰＭＯＳトランジスタと、インダクタンス素子の他端にソース端子が接続され、ドレイン端子が電源に接続された第２ＰＭＯＳトランジスタと、インダクタンス素子の一端にドレイン端子が接続され、ソース端子がグランドに接続された第１ＮＭＯＳトランジスタと、インダクタンス素子の他端にドレイン端子が接続され、ソース端子がグランドに接続された第２ＮＭＯＳトランジスタとを備える。そして、上記第１ＰＭＯＳトランジスタおよび第１ＮＭＯＳトランジスタの各ゲート端子に出力端子が接続され、入力端子が上記インダクタンス素子の他端に接続された第１バッファ回路と、第２ＰＭＯＳトランジスタおよび第２ＮＭＯＳトランジスタの各ゲート端子に出力端子が接続され、入力端子がインダクタンス素子の一端に接続された第２バッファ回路とを備える。
【００１１】
上記構成の電圧制御発振器によれば、上記第１，第２ＰＭＯＳトランジスタおよび第１，第２ＮＭＯＳトランジスタのゲート容量の影響がバラクタによる容量変化に影響しないので、バラクタによる容量の可変範囲が抑制されることなく、第１，第２ＰＭＯＳトランジスタおよび第１，第２ＮＭＯＳトランジスタのゲート長さを変更することが可能になる。さらに、第１，第２ＰＭＯＳトランジスタおよび第１，第２ＮＭＯＳトランジスタのゲート容量に比して、発振ノード（インダクタンス素子とバラクタ対からなる回路の両端）に接続される第１，第２バッファ回路のトランジスタのゲートサイズを十分小さくすることができることから、発振周波数の可変幅に影響するゲート容量を小さくすることも同時に実現できる。
【００１２】
なお、上記第１ＰＭＯＳトランジスタおよび第１ＮＭＯＳトランジスタの各ゲート端子に接続する第１バッファ回路を別々のバッファで構成してもよいし、上記第２ＰＭＯＳトランジスタおよび第２ＮＭＯＳトランジスタの各ゲート端子に接続する第２バッファ回路を別々のバッファで構成してもよい。また、第１ＰＭＯＳトランジスタおよび第１ＮＭＯＳトランジスタの各ゲート端子に接続する第１バッファ回路を共通のバッファで構成し、第２ＰＭＯＳトランジスタおよび第２ＮＭＯＳトランジスタの各ゲート端子に接続する第２バッファ回路を共通のバッファで構成してもよい。
【００１３】
上記第１バッファ回路を共通のバッファで構成し、第２バッファ回路を共通のバッファで構成した場合、回路素子を少なくして、同様の効果を実現することができると共に、さらに発振ノード（インダクタンス素子とバラクタ対からなる回路の両端）に接続される第１，第２バッファ回路のトランジスタのゲート容量を小さくすることが可能となる。
【００１４】
また、一実施形態の電圧制御発振器は、上記第１，第２バッファ回路に、直列に接続された２段のインバータを用いる。
【００１５】
上記実施形態の電圧制御発振器によれば、上記第１，第２バッファ回路に直列に接続された２段のインバータを用いることによって、初段のインバータは、第１，第２ＮＭＯＳトランジスタおよび第１，第２ＰＭＯＳトランジスタを駆動する後段のインバータを駆動可能なトランジスタサイズで十分であり、発振ノード（インダクタンス素子とバラクタ対からなる回路の両端）につながる部分のゲート容量は、第１，第２ＮＭＯＳトランジスタおよび第１，第２ＰＭＯＳトランジスタよりも格段に小さくすることが可能となる。したがって、上記バラクタ対の容量変化分が発振周波数に対して寄与する比率は高くなり、発振周波数の可変範囲をより広帯域にすることができる。
【００１６】
また、一実施形態の電圧制御発振器は、上記第１，第２バッファ回路の出力を制御する出力制御端子を上記第１，第２バッファ回路が夫々有している。
【００１７】
上記実施形態の電圧制御発振器によれば、上記第１，第２バッファ回路の出力制御端子に制御信号を入力して第１，第２バッファ回路の出力を制御することによって、発振ノード（インダクタンス素子とバラクタ対からなる回路の両端）に影響を及ぼすことなしに、第１，第２ＰＭＯＳトランジスタおよび第１，第２ＮＭＯＳトランジスタを制御することが可能となる。
【００１８】
また、一実施形態の電圧制御発振器は、上記第１バッファ回路は、上記第１ＰＭＯＳトランジスタのゲート端子に出力端子が接続された第１ＰＭＯＳトランジスタ用インバータと、上記第１ＰＭＯＳトランジスタ用インバータの入力端子に出力端子が接続され、一方の入力端子が上記インダクタンス素子の他端に接続され、他方の入力端子を出力制御端子とする第１ＰＭＯＳトランジスタ用否定的論理和回路と、上記第１ＮＭＯＳトランジスタのゲート端子に出力端子が接続された第１ＮＭＯＳトランジスタ用インバータと、上記第１ＮＭＯＳトランジスタ用インバータの入力端子に出力端子が接続され、一方の入力端子に上記インダクタンス素子の他端に接続され、他方の入力端子を出力制御端子とする第１ＮＭＯＳトランジスタ用否定的論理積回路とを有する。さらに、上記第２バッファ回路は、上記第２ＰＭＯＳトランジスタのゲート端子に出力端子が接続された第２ＰＭＯＳトランジスタ用インバータと、上記第２ＰＭＯＳトランジスタ用インバータの入力端子に出力が接続され、一方の入力端子が上記インダクタンス素子の一端に接続され、他方の入力端子を出力制御端子とする第２ＰＭＯＳトランジスタ用否定的論理和回路と、上記第２ＮＭＯＳトランジスタのゲート端子に出力端子が接続された第２ＮＭＯＳトランジスタ用インバータと、上記第２ＮＭＯＳトランジスタ用インバータの入力端子に出力端子が接続され、一方の入力端子が上記インダクタンス素子の一端に接続され、他方の入力端子を出力制御端子とする第２ＮＭＯＳトランジスタ用否定的論理積回路とを有する。
【００１９】
上記実施形態の電圧制御発振器によれば、簡単な回路構成で、発振ノード（インダクタンス素子とバラクタ対からなる回路の両端）に影響を及ぼすことなしに、第１，第２ＰＭＯＳトランジスタおよび第１，第２ＮＭＯＳトランジスタを制御することが可能となる。
【００２０】
【発明の実施の形態】
以下、この発明の電圧制御発振器を図示の実施の形態により詳細に説明する。なお、各図において共通するものに関しては、共通の符号を用いて説明し、そのサイズなどに関しては、構成に付加されたものの影響によって、同等の動作を実現するために変更が必要な場合もあるが、ここではその効果に対して本質的でないものについては詳述しない。
【００２１】
［第１実施形態］
図１はこの発明の第１実施形態の電圧制御発振器の回路図である。この第１実施形態の電圧制御発振器は、チューナ用ＩＣ（集積回路）のミキサーに用いられるローカル信号を発生する。
【００２２】
この電圧制御発振器は、図１に示すように、電圧制御端子側が対向するように直列に接続された２つのバラクタ（可変容量ダイオード）Ｃ１，Ｃ２からなるバラクタ対と、上記バラクタ対の両端に並列に接続されたインダクタンス素子Ｌ１と、上記インダクタンス素子Ｌ１の一端にソース端子が接続され、ドレイン端子が電源ＶＤＤに接続された第１ＰＭＯＳトランジスタＰ１と、上記インダクタンス素子Ｌ１の他端にソース端子が接続され、ドレイン端子が電源ＶＤＤに接続された第２ＰＭＯＳトランジスタＰ２と、上記インダクタンス素子Ｌ１の一端にドレイン端子が接続され、ソース端子がグランドに接続された第１ＮＭＯＳトランジスタＮ１と、上記インダクタンス素子Ｌ１の他端にドレイン端子が接続され、ソース端子がグランドに接続された第２ＮＭＯＳトランジスタＮ２とを備えている。上記バラクタ対（Ｃ１，Ｃ２）の電圧制御端子に電圧制御信号Ｖｃｔｒｌを接続しており、インダクタンス素子Ｌ１とバラクタ対（Ｃ１，Ｃ２）でタンク回路１を構成している。
【００２３】
また、上記電圧制御発振回路は、第１ＮＭＯＳトランジスタＮ１のゲート端子に出力端子が接続され、インダクタンス素子Ｌ１の他端に入力端子が接続された２段のインバータ１０１，１０２と、第２ＮＭＯＳトランジスタＮ２のゲート端子に出力端子が接続され、インダクタンス素子Ｌ１の一端に入力端子が接続された２段のインバータ１０３，１０４とを備えている。さらに、上記電圧制御発振回路は、第１ＰＭＯＳトランジスタＰ１のゲート端子に出力端子が接続され、インダクタンス素子Ｌ１の他端に入力端子が接続された２段のインバータ１０５，１０６と、第２ＰＭＯＳトランジスタＰ２のゲート端子に出力端子が接続され、インダクタンス素子Ｌ１の一端に入力端子が接続された２段のインバータ１０７，１０８とを備えている。上記インバータ１０１，１０２およびインバータ１０５，１０６で第１バッファ回路を構成すると共に、インバータ１０３，１０４およびインバータ１０７，１０８で第２バッファ回路を構成している。
【００２４】
すなわち、この第１実施形態の電圧制御発振器は、図４に示す従来の電圧制御発振器の構成に対して、クロスカップルトランジスタである第１，第２ＮＭＯＳトランジスタＮ１，Ｎ２および第１，第２ＰＭＯＳトランジスタＰ１，Ｐ２の各ゲート端子に対して、各々２段のインバータ（１０１〜１０８）をバッファとして挿入したものである。
【００２５】
これによって、所望の位相雑音特性を実現するために、第１，第２ＮＭＯＳトランジスタＮ１，Ｎ２および第１，第２ＰＭＯＳトランジスタＰ１，Ｐ２のチャネル長を長くした場合でも、そのゲート容量の変化が図１のタンク回路１に対して影響しないようにすることが可能になる。
【００２６】
さらに、第１，第２ＮＭＯＳトランジスタＮ１，Ｎ２および第１，第２ＰＭＯＳトランジスタＰ１，Ｐ２は、安定した発振を実現するための条件を満足するためのゲインを得るために十分なサイズのトランジスタとする。
【００２７】
また、図４に示す従来の電圧制御発振器などでは、第１，第２ＮＭＯＳトランジスタＮ１，Ｎ２および第１，第２ＰＭＯＳトランジスタＰ１，Ｐ２のゲート容量などのタンク回路（Ｌ１，Ｃ１，Ｃ２）と並列に付加されることとなる寄生容量成分は、電圧制御発振器の発振周波数の可変範囲を決定するタンク回路のバラクタＣ１，Ｃ２の容量変化を小さくすることになり、結果として電圧制御発振器の周波数可変幅が狭くなる。
【００２８】
これに対して、上記実施形態の図１に示す電圧制御発振器では、前段のインバータ１０１，１０３，１０５，１０７は、第１，第２ＮＭＯＳトランジスタＮ１，Ｎ２および第１，第２ＰＭＯＳトランジスタＰ１，Ｐ２を駆動する後段のインバータ１０２，１０４，１０６，１０８を駆動可能なトランジスタサイズで十分であり、タンク回路１につながる部分のゲート容量は、第１，第２ＮＭＯＳトランジスタＮ１，Ｎ２および第１，第２ＰＭＯＳトランジスタＰ１，Ｐ２よりも格段に小さくすることが可能である。これによって、タンク回路１のバラクタＣ１，Ｃ２の容量変化分が発振周波数に対して寄与する比率は高くなり、より広帯域での発振を実現することが可能となる。
【００２９】
図２は上記第１実施形態の電圧制御発振器の別の回路構成を示す図である。
【００３０】
ここで、図１の電圧制御発振器では、ＮＭＯＳトランジスタＮ１とＰＭＯＳトランジスタＰ１、および、ＮＭＯＳトランジスタＮ２とＰＭＯＳトランジスタＰ２自体がインバータとして動作する構成となっている。したがって、図２に示すように、図１のインバータ１０１と１０５、インバータ１０２と１０６を共通にして、図２のインバータ２０１，２０２として構成し、インバータ１０３と１０７、インバータ１０４と１０８を共通にして、図２のインバータ２０３，２０４として構成することによっても、同様の動作となる。これによって、さらにタンク回路１に接続されたトランジスタが少なくなるように構成することも可能である。
【００３１】
なお、上記第１実施形態では、第１，第２バッファ回路の一例として２段構成のインバータを用いたが、第１，第２バッファ回路は構成はこれに限らない。
【００３２】
［第２実施形態］
図３はこの発明の第２実施形態の電圧制御発振器の構成を示す回路図である。この第２実施形態の電圧制御発振器では、第１実施形態の電圧制御発振器と同一の構成部は、同一参照番号を付して説明を省略する。
【００３３】
この第２実施形態の電圧制御発振器は、上記第１実施形態の電圧制御発振器の構成に対して、図１のインバータ１０１，１０３を排他的論理積回路としてのＮＡＮＤゲート３０１，３０３に置き換えると共に、図１のインバータ１０５，１０７を排他的論理和回路としてのＮＯＲゲート３０５，３０７に置き換えている。上記ＮＡＮＤゲート３０１，３０３のもう一方の入力端子に制御信号を夫々接続している。また、その制御信号をインバータ３０９により反転させた信号をＮＯＲゲート３０５，３０７のもう一方の入力端子に夫々接続している。
【００３４】
上記第２実施形態の電圧制御発振器は、第１実施形態の電圧制御発振器と同様の効果を有する。また、図３に示すインバータ３０２，３０４，３０５，３０８、ＮＡＮＤゲート３０１，３０３、ＮＯＲゲート３０５，３０７、第１，第２ＮＭＯＳトランジスタＮ１，Ｎ２および第１，第２ＰＭＯＳトランジスタＰ１，Ｐ２からなるユニットを複数有する電圧制御発振器を構成し、その各ユニットを独立して制御可能な制御信号を接続しておくことにより、複数のユニットのうちの一部のユニットの第１，第２ＮＭＯＳトランジスタＮ１，Ｎ２および第１，第２ＰＭＯＳトランジスタＰ１，Ｐ２をオフ状態にすることで、電圧制御発振器の発振に寄与するトランジスタサイズが選択できるように制御することができる。
【００３５】
これにより、例えば発振周波数の変更に伴う発振レベルの変化などを調整して、安定したローカル信号が供給できるように制御することが可能となる。
【００３６】
また、ここで図３に示すインバータ３０２とＮＡＮＤゲート３０１を入れ替え、インバータ３０４とＮＡＮＤゲート３０４を入れ替え、インバータ３０４とＮＯＲゲート３０６を入れ替え、インバータ３０８とＮＯＲゲート３０７を入れ替えて構成することも可能である。
【００３７】
上記第１，第２実施形態では、チューナ用ＩＣ（集積回路）のミキサーに用いられるローカル信号を発生する電圧制御発振器について説明したが、発振周波数の可変範囲が広い信号源を必要とする様々な装置にこの発明の電圧制御発振器を適用してもよい。
【００３８】
【発明の効果】
以上より明らかなように、この発明の電圧制御発振器によれば、第１，第２ＰＭＯＳトランジスタおよび第１，第２ＮＭＯＳトランジスタのゲート容量の影響がバラクタ対による容量変化に影響しないで、第１，第２ＰＭＯＳトランジスタおよび第１，第２ＮＭＯＳトランジスタのゲート長さを変更することが可能になる。さらに、上記第１，第２ＰＭＯＳトランジスタおよび第１，第２ＮＭＯＳトランジスタのゲート容量に比して、発振ノードに接続される第１，第２バッファ回路のトランジスタのゲートサイズを十分小さくすることができることから、発振周波数の可変幅に影響するゲート容量を小さくすることも同時に実現できる。
【図面の簡単な説明】
【図１】図１はこの発明の第１実施形態の電圧制御発振器の回路構成を示す図である。
【図２】図２は上記電圧制御発振器の別の回路構成を示す図である。
【図３】図３はこの発明の第２実施形態の電圧制御発振器の回路構成を示す図である。
【図４】図４は従来の電圧制御発振器の回路構成を示す図である。
【符号の説明】
１…タンク回路、
Ｃ１，Ｃ２…バラクタ
Ｌ１…インダクタンス素子、
Ｐ１…第１ＰＭＯＳトランジスタ、
Ｐ２…第２ＰＭＯＳトランジスタ、
Ｎ１…第１ＮＭＯＳトランジスタ、
Ｎ２…第２ＮＭＯＳトランジスタＮ２、
１０１〜１０８…インバータ、
２０１〜２０４…インバータ、
３０１，３０３…ＮＡＮＤゲート、
３０２，３０４，３０５，３０８…インバータ、
３０６，３０７…ＮＯＲゲート。
【図１】
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【図２】
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【図３】
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【図４】
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