(57)【要約】【課題】従来、ベリファイ完了となる書き込み・消去時間（パルス印加回数）は不揮発性半導体記憶装置ごとに異なるため、不揮発性半導体記憶装置を同時に２個以上測定する場合には、装置外のハードウェア・ソフトウェア構成が複雑になる。【解決手段】書き込み・消去・リバース動作といったベリファイを伴ってメモリセルの閾値を変化させる動作に関して、ゲート２１とゲート制御回路２２を設け、ゲート制御回路２２は、ベリファイ未成功の場合はゲート２１を通してパルスＰ１をメモリセルアレイ１の該当アドレスのメモリセルに印加するが、書き込み完了判定部２３によってベリファイ成功を検出したときは、その書き込み完了信号Ｐ３に応答してゲート２１を閉じ、メモリセルへのパルス印加を禁止する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
メモリセルアレイの各メモリセルに対してパルスを印加し、前記メモリセルに流れる電流の検出に基づいてベリファイ判定を行い、ベリファイ成功時に完了信号を出力する不揮発性半導体記憶装置であって、前記メモリセルアレイに対する前記パルスの入力経路に介挿されたゲートと、前記ゲートをパルス印加初期には導通させかつ前記完了信号に基づいて前記ゲートを閉じるゲート制御回路とを備えていることを特徴とする不揮発性半導体記憶装置。
【請求項２】
さらに、前記ゲートを通ったパルスをカウントし、前記完了信号によってリセットされるカウンタと、
前記パルスの初期印加でリセットされ、前記カウンタによるカウント値の最大値を保持するレジスタと、
前記レジスタに保持されている最大カウント値を外部に出力する出力手段とを備える請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記メモリセルアレイは、通常セクタと情報セクタとに分割されており、
前記レジスタに保持された最大書き込み回数を前記情報セクタに格納した上で、次のパルス印加に際して、前記情報セクタに格納されている前記最大書き込み回数を読み出して書き込みパルスのループ回数最大値として設定することを特徴とする請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
前記メモリセルアレイは、通常セクタと情報セクタとに分割されており、
さらに、消去パルスの初期印加でリセットされ、最大消去回数相応時のメモリセルのアドレスを保持するアドレスレジスタを備え、
最終アドレス後に、前記レジスタに保持された最大消去回数を前記情報セクタに格納し、前記アドレスレジスタが指示する前記最大消去回数相応時のアドレスを前記セクタに格納した上で、次の消去パルスの印加に際して、前記情報セクタに格納されている前記最大消去回数を読み出して消去パルス印加のループ回数最大値として設定するとともに、前記情報セクタに格納されている前記最大消去回数対応のアドレスを読み出してベリファイ判定の代表アドレスとして設定することを特徴とする請求項２に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、浮遊ゲートと制御ゲートからなるメモリセル構造を有し、浮遊ゲートに蓄積される電荷量によりメモリセルの閾値電圧を変化させることができる不揮発性半導体記憶装置に関するものである。
【０００２】
【従来の技術】
不揮発性半導体記憶装置におけるメモリセルは、半導体基板上に第１の絶縁膜を介して電荷を蓄積する浮遊ゲートと、浮遊ゲート上に第２の絶縁膜を介して配置された制御ゲートと、浮遊ゲートの両側の半導体基板上に形成されたソース・ドレイン領域とを備え、電気的に書き込み・消去が可能となっている。このようなメモリセルがマトリクス状に配置された不揮発性半導体記憶装置において、書き込み・消去といったメモリセルの閾値電圧を変化させる各動作時には、基準となる時間（回数）の間、書き込み・消去動作を実行した後、メモリセルの閾値電圧が予め設定されている閾値電圧まで到達したか否かをベリファイ判定手段によって検出し、未到達の場合には再び書き込み・消去動作を実行してベリファイ判定手段により検出するという一連の動作を規定の回数実行することにより書き込み・消去動作を完了させる。
【０００３】
図８は従来技術における不揮発性半導体記憶装置の構成を示すブロック図である。メモリセルアレイ１は、制御ゲートと浮遊ゲートを具備するメモリセルがマトリクス状に配置されて構成されている。メモリセルの制御ゲートは行方向のワード線に接続されており、行デコーダ２により選択される。メモリセルのドレインはビット線に接続されており、列デコーダ３の選択信号によりスイッチング動作するＹゲート４に接続されている。Ｙゲート４は選択信号に応じてセンスアンプ５またはデータラッチ６を介してデータ入出力バッファ７に接続され、さらに入出力ポート５１に接続されている。コマンドデコーダ９によって制御されるセンスアンプ５の駆動時には、センスアンプ５の出力はデータ入出力バッファ７を介してアウトプットステータス８に記憶され、ベリファイ出力ポート５２に出力される。メモリセルのソースはソース線に接続されており、ソース線の選択はソースセレクタ１０によって行われる。行デコーダ２、列デコーダ３、ソースセレクタ１０はアドレス入力ポート５３から入力されるアドレス信号をデコードするアドレスデコーダ１１により制御される。電源Ｖｄｄは昇圧生成器１２に接続されており、昇圧生成器１２で生成された高電圧はソースセレクタ１０を介してメモリセルのソース線に、また、行デコーダ２を介してメモリセルのワード線に供給される。書き込みパルス入力ポート５４、リセットポート５５、モード設定ポート５６の各信号はコマンドデコーダ９に伝達されており、主たる内部制御信号の生成はコマンドデコーダ９が行っている。
【０００４】
書き込み動作時において、入出力ポート５１よりデータ入出力バッファ７に与えられたデータは一旦、データラッチ６に記憶され、さらにＹゲート４を介して書き込み対象となるメモリセルのビット線を選択する。書き込み対象となるメモリセルのワード線、ソース線はそれぞれ行デコーダ２、ソースセレクタ１０により選択され、書き込みパルス入力ポート５４からの書き込みパルスＰ１がアクティブとなる時間の分だけメモリセルの浮遊ゲートに電子が注入されることにより書き込み動作が行われる。
【０００５】
書き込み動作の完了判定は、書き込み動作後の書き込みベリファイ動作によって行われる。この場合、行デコーダ２、ソースセレクタ１０によって選択されたメモリセルのセル電流がビット線に流れ、Ｙゲート４を介してセンスアンプ５により判定される。判定結果はデータ入出力バッファ７を介して入出力ポート５１に伝達されるとともに、アウトプットステータス８により前述の記憶されたデータラッチ６の値と比較され、両者の結果が一致した場合は書き込み完了信号Ｐ２が“１”になり、書き込み完了となる。両者の結果が一致しない場合には書き込み完了信号Ｐ２は“０”のままであり、書き込み完了とはならない。書き込みが完了していない場合には再度書き込み動作が実施される。
【０００６】
書き込み動作と書き込みベリファイ動作は所定の回数繰り返されるが、最大の回数書き込みを行った後でも書き込みが完了しない場合には、書き込み不可能と判定する。
【０００７】
消去動作時においては、一般的に、ソースセレクタ１０および行デコーダ２によって選択されるメモリセルの浮遊ゲートから電子放出のための電界が印加されることにより実施され、消去動作の終了判定は消去ベリファイ動作により行われる。消去ベリファイ動作は書き込みベリファイ動作と同様の動作であるが、ワード線に印加される電圧、センスアンプ５に接続される負荷回路、およびデータラッチ６のデータが“１”に初期化されることが異なる。消去動作と消去ベリファイ動作との関係は前述の書き込み動作と書き込みベリファイ動作との関係と同様である。
【０００８】
メモリセルの消去の場合、製造条件により消去完了時にメモリセルの閾値電圧が負の状態となる場合が存在する。このようなメモリセルが存在すると、そのメモリセルの電流は読み出し動作等で常にビット線に電流を流すことになるので、同一ビット線上に存在する“０”データ状態のメモリセルの電流とはセンスアンプ５で区別することができず、データの読み出しを誤る原因となる。そのため、弱い書き込みを行い、メモリセルの閾値電圧を負の状態から正の状態に移すリバース動作が必要となる。リバース動作は負の閾値を持つメモリセルにのみ作用させるため、ワード線、ビット線の電位を書き込み動作時よりも低くして行われる。この場合、選択されたワード線、ビット線に接続される全てのメモリセルに一定の電位が印加されるため、メモリセルの閾値電圧が僅かながら変化する可能性がある。そこで、必要最小限の時間の分だけリバース動作を行う。リバース動作の完了判定は、書き込みベリファイ動作と同様のリバースベリファイ動作で行う。ただし、ワード線の印加電圧、センスアンプ５に接続される負荷回路、およびデータラッチ６のデータが“０”に初期化される。
【０００９】
図９は従来技術の不揮発性半導体記憶装置の書き込み時の動作を示すフローチャートである。図９において、書き込みが完了したか否かの判定はベリファイにおいて実施される。実際に書き込みが完了となるまでに必要となる書き込みパルス幅の総和は、不揮発性半導体記憶装置を製造するときの製造条件等により大きく影響を受け、メモリセルごとに異なる。また、必要となる最小のパルス幅以上に書き込みを行うと、メモリセルの閾値を必要以上に変化させることになる。そのため、その分、内部電界が規定以上に大きくなる等の記憶保持上の悪影響が生じる。そこで従来の技術においては、ベリファイにおける条件分岐処理を装置外部のハードウェア・ソフトウェアを用いて実現していた。
【００１０】
【特許文献１】
特開平１０−１２５０９２号公報（第４〜５頁、図１）
【００１１】
【発明が解決しようとする課題】
第１の課題として、従来の不揮発性半導体記憶装置ではベリファイ完了となる書き込み・消去時間は上記の理由により不揮発性半導体記憶装置ごとに異なるが、不揮発性半導体記憶装置を同時に２個以上測定する場合には、装置外部のハードウェア・ソフトウェア構成が複雑なものになってしまうという問題がある。そこで、本発明は、複数の不揮発性半導体記憶装置を同時測定する場合の書き込み・消去動作を装置内部における回路構成で容易に実現することを第１の目的とする。
【００１２】
第２の課題として、従来の不揮発性半導体記憶装置では製造条件の違いによる装置ごとに異なる書き込み・消去回数が把握できないという問題がある。そこで本発明は、複数装置の同時測定においても不揮発性半導体記憶装置ごとの書き込み・消去回数の取得を実現することを第２の目的とする。
【００１３】
第３の課題として、装置ごとに書き込み・消去回数が異なっているにもかかわらず、製品仕様により決定されている最大回数において書き込み・消去を行うため、書き込み・消去時間が不揮発性半導体記憶装置の特性によって決められる書き込み・消去時間よりも長くなるという課題がある。そこで本発明は、書き込み・消去時間の短縮を図ることを第３の目的とする。
【００１４】
【課題を解決するための手段】
上記の課題を解決するために、本発明は次のような手段を講じる。
【００１５】
第１の解決手段として、本発明による不揮発性半導体記憶装置は、メモリセルアレイの各メモリセルに対してパルスを印加し、前記メモリセルに流れる電流の検出に基づいてベリファイ判定を行い、ベリファイ成功時に完了信号を出力する不揮発性半導体記憶装置であって、前記メモリセルアレイに対する前記パルスの入力経路に介挿されたゲートと、前記ゲートをパルス印加初期には導通させかつ前記完了信号に基づいて前記ゲートを閉じるゲート制御回路とを備えている。ここで、前記のパルスは、書き込みパルスの場合もあるし、消去パルスの場合もある。
【００１６】
この構成による作用は次のとおりである。ゲート制御回路はパルス印加初期にゲートを導通させて書き込みまたは消去のためのパルスをメモリセルに印加し、ベリファイを行う。一度でもベリファイにより書き込みまたは消去が完了したと判定された場合には完了信号が出力され、この完了信号によってゲート制御回路はゲートを閉じる。したがって、それ以降はパルスを発生させてもメモリセルには伝達されない。次アドレスの書き込みまたは消去の最初には再びゲートを導通させて書き込みまたは消去の動作を開始する。
【００１７】
上記のゲートおよびゲート制御回路は不揮発性半導体記憶装置の内部に設けられているものであり、ベリファイ完了となる書き込み・消去時間が異なる不揮発性半導体記憶装置を同時に２個以上測定する場合に、共通のソフトウエアによって同時測定しても、ベリファイ成功した方の記録装置に対してはパルスの印加は停止し、未成功の記録装置に対してはそのままベリファイ動作を続行する。したがって、メモリセルに対する実際のパルス印加の回数は必要最小限のものとなり、しかも、ソフトウェア、ハードウェアをともに簡素化することができる。リバース・リバースベリファイ動作についても同様である。
【００１８】
第２の解決手段として、本発明による不揮発性半導体記憶装置は、上記第１の解決手段において、さらに、前記ゲートを通ったパルスをカウントし、前記完了信号によってリセットされるカウンタと、前記パルスの初期印加でリセットされ、前記カウンタによるカウント値の最大値を保持するレジスタと、前記レジスタに保持されている最大カウント値を外部に出力する出力手段とを備えるものである。
【００１９】
この構成による作用は次のとおりである。ゲートを通ったパルスはメモリセルに対して有効動作を行うパルスであるが、このゲートを通った有効パルスをカウンタでカウントし、その最大カウント値をレジスタに保持する。カウンタはアドレス単位でリセットされるが、レジスタは最大カウント値を保持する。
【００２０】
この最大カウント値は、次のようなものである。１つのメモリセルの１つずつに、ベリファイ成功までのパルス数がある。アドレスを更新して次々のメモリセルにパルスを印加していく過程で、各メモリセルでのベリファイ成功までのパルス数がｎ１，ｎ２，ｎ３…のように推移したとき、ｎ１，ｎ２，ｎ３…のうちの最大カウント値をレジスタに保持する。したがって、メモリセルアレイの最終アドレスに達した後もレジスタには最大カウント値が保持されている。この最大カウント値を外部に取り出すことができる。この測定終了段階での最大カウント値は、通常、製品仕様により決定されている最大回数よりも小さくなる。
【００２１】
複数の不揮発性半導体記憶装置を同時測定する場合、前記のカウント動作、最大カウント値保持動作は複数装置間で互いに独立した状態で行われる。したがって、測定終了段階での最大カウント値は、装置ごとの特有の状態を反映することになる。この解決手段を用いることにより、不揮発性半導体記憶装置ごとの書き込み・消去回数を正しく取得することができる。
【００２２】
第３の解決手段として、本発明による不揮発性半導体記憶装置は、上記の第２の解決手段において、前記メモリセルアレイは、通常セクタと情報セクタとに分割されており、前記レジスタに保持された最大書き込み回数を前記情報セクタに格納した上で、次のパルス印加に際して、前記情報セクタに格納されている前記最大書き込み回数を読み出して書き込みパルスのループ回数最大値として設定するものである。
【００２３】
この構成による作用は次のとおりである。最大書き込み回数として、メモリセルアレイの情報セクタに記憶されている履歴上の最大書き込み回数を読み出して利用するが、その最大書き込み回数は実測で得られた必要最小限の書き込み回数であって、それはあらかじめ製品仕様により決定されている最大書き込み回数よりは小さくなっている。したがって、書き込みのループ回数をさらに削減することができ、結果として、書き込み動作をより高速に行うことができる。
【００２４】
そして、複数の不揮発性半導体記憶装置の同時測定時においては、それぞれの最大書き込み回数のうちの最も大きい最大書き込み回数をループ回数最大値として設定する。これにより、複数装置での必要最小限の書き込み回数で測定することができる。
【００２５】
第４の解決手段として、本発明による不揮発性半導体記憶装置は、上記の第２の解決手段において、前記メモリセルアレイは、通常セクタと情報セクタとに分割されており、さらに、消去パルスの初期印加でリセットされ、最大消去回数相応時のメモリセルのアドレスを保持するアドレスレジスタを備え、最終アドレス後に、前記レジスタに保持された最大消去回数を前記情報セクタに格納し、前記アドレスレジスタが指示する前記最大消去回数相応時のアドレスを前記セクタに格納した上で、次の消去パルスの印加に際して、前記情報セクタに格納されている前記最大消去回数を読み出して消去パルス印加のループ回数最大値として設定するとともに、前記情報セクタに格納されている前記最大消去回数対応のアドレスを読み出してベリファイ判定の代表アドレスとして設定するものである。
【００２６】
この構成による作用は次のとおりである。最大消去回数として、メモリセルアレイの情報セクタに記憶されている履歴上の最大消去回数を読み出して利用するが、その最大消去回数は実測で得られた必要最小限の消去回数であって、それはあらかじめ製品仕様により決定されている最大消去回数よりは小さくなっている。したがって、消去のループ回数をさらに削減することができ、結果として、消去動作をより高速に行うことができる。加えて、ベリファイ判定は、代表アドレスのメモリセルにおいて行うことにより、正確にして高速なベリファイ判定を行うことができる。
【００２７】
そして、複数の不揮発性半導体記憶装置の同時測定時においては、それぞれの最大消去回数のうちの最も大きい最大消去回数をループ回数最大値として設定する。これにより、複数装置での必要最小限の消去回数で測定することができる。
【００２８】
すなわち、消去動作を著しく簡略化することができるとともに、消去時間の短縮を図ることができる。
【００２９】
【発明の実施の形態】
以下、本発明にかかわる不揮発性半導体記憶装置の実施の形態を図面に基づいて詳細に説明する。
【００３０】
（実施の形態１）
図１は本発明の実施の形態１における不揮発性半導体記憶装置の構成を示すブロック図である。図１において、ａは回路主部、２０は制御回路、２１はゲート、２２はゲート制御回路である。回路主部ａは従来技術の図８における回路と共通のものである。したがって、同一部分に同一符号を付すにとどめ、詳しい説明は省略する。制御回路２０はゲート２１とゲート制御回路２２とからなっている。回路主部ａにおけるコマンドデコーダ９に対して書き込みパルスＰ１を入力する経路に制御回路２０のゲート２１が挿入されている。ゲート制御回路２２は書き込みパルスＰ１および書き込み完了判定部２３からの書き込み完了信号Ｐ３を入力し、ゲート２１の開閉を制御する。書き込み完了判定部２３はアウトプットステータス８に相当するものである。
【００３１】
書き込みパルスＰ１が入力されると、ゲート制御回路２２がアクティブとなってゲート２１を導通状態にセットし、書き込みパルスＰ１がゲート２１を通って書き込みパルスＰ１ａとなり、回路主部ａのコマンドデコーダ９に与えられる。これにより、メモリセルアレイ１における現在アドレスのメモリセルに対する書き込みが行われ、次いで、書き込みベリファイが行われる。メモリセルに対する書き込みが成功しなければ、書き込み完了判定部２３の状態は反転せず、したがって、ゲート制御回路２２は同じ状態を保ち、ゲート２１も導通状態を保つ。ゲート２１が導通しているので、次の書き込みパルスＰ１がコマンドデコーダ９に与えられる。一方、メモリセルに対する書き込みが成功すると、書き込み完了判定部２３の状態が反転し、書き込み完了信号Ｐ３によってゲート制御回路２２が反転するため、ゲート２１が非導通状態に切り換えられる。したがって、次の書き込みパルスＰ１が入力されてきても、コマンドデコーダ９には与えられず、現在アドレスのメモリセルに対するそれ以上の書き込み・書き込みベリファイ動作は行われない。
【００３２】
図２は第１の不揮発性半導体記憶装置１００と第２の不揮発性半導体記憶装置２００を同時に測定する場合を示す。第１の不揮発性半導体記憶装置１００と第２の不揮発性半導体記憶装置２００との同一アドレスのメモリセルに対する書き込み・書き込みベリファイ動作を行っているとする。すなわち、同一アドレスに対して書き込みパルスＰ１を共通に与えるものとする。
【００３３】
２つの記憶装置１００，２００のうち第１の不揮発性半導体記憶装置１００が先に書き込み成功したとする。この場合、第１の不揮発性半導体記憶装置１００においては、ゲート２１が非導通に切り換えられたのに対して、第２の不揮発性半導体記憶装置２００においては、まだ書き込み成功していないのでゲート２１は導通状態を保ち、書き込みパルスＰ１が引き続きメモリセルに印加される。第２の不揮発性半導体記憶装置２００において、上記のアドレスのメモリセルに対する書き込みが成功すると、その書き込み完了判定部２３が反転し、ゲート制御回路２２を介してゲート２１が非導通状態に切り換えられる。
【００３４】
１つのアドレスに対する書き込み・書き込みベリファイ動作の回数が／／あらかじめ製品仕様により決定されている最大回数に達すると、次のアドレスに切り換えられる。これにより、両記憶装置１００，２００のゲート制御回路２２，２２はともにリセットされ、ゲート２１，２１はともに導通状態に復帰する。
【００３５】
図３は上記の書き込み・書き込みベリファイ動作を制御するソフトウェアのフローチャートである。ステップＳ１において、メモリセルアレイ１における初期アドレスを設定し、ステップＳ２において、データラッチ６に書き込みデータを設定する。ステップＳ３において、書き込み回数の変数を初期化し、ステップＳ４において、書き込みパルスＰ１を発生する。次いで、ステップＳ５において、書き込み回数の変数をインクリメントし、ステップＳ６において、書き込み回数が最大書き込み回数に達したか否かを判断する。達していなければ、ステップＳ４に戻って同様の処理を繰り返すが、最大書き込み回数に達したときはステップＳ７に進んで、アドレスをインクリメントし、次のアドレスに進む。そして、ステップＳ８で最終アドレスに達したか否かを判断し、達していなければステップＳ２に戻るが、最終アドレスに達したときはステップＳ９に進む。ステップＳ９において、書き込みベリファイを実行し、その結果、書き込み成功しているときはステップＳ１０に進んで、書き込み動作の正常終了の処理を行い、逆に書き込み成功していないときはステップＳ１１に進んで、書き込み動作の異常終了の処理を実行する。
【００３６】
上記において、ステップＳ２〜Ｓ９は、アドレス単位で最大回数まで書き込み・書き込みベリファイ動作を実施し、アドレスを最終アドレスまでインクリメントし、最後に書き込みベリファイを行うことを意味している。従来技術との差異は、書き込みベリファイを最終段階で行うことである。書き込み成功の成否にかかわらず、同一アドレスに対して最大回数まで書き込みパルスの送出を行う。ただし、メモリセルに印加するかは別である。書き込み成功するまではゲート２１を導通状態に保つが、一度でも書き込み成功するとゲート２１を非導通状態に切り換えて、書き込みパルスのメモリセルへの印加は停止する。
【００３７】
両記憶装置１００，２００を共通のソフトウエアによって同時測定しても、書き込み成功した方の記録装置に対しては書き込みパルスＰ１の印加は停止し、未成功の記録装置に対してはそのまま書き込み・書き込みベリファイ動作を続行する。したがって、メモリセルに対する書き込みパルスの印加は必要最小限のものとなり、しかも、ソフトウェア、ハードウェアをともに簡素化することができる。
【００３８】
消去・消去ベリファイ動作およびリバース・リバースベリファイ動作についても同様の動作・フローで制御することができる。
【００３９】
（実施の形態２）
図４は本発明の実施の形態２における不揮発性半導体記憶装置の構成を示すブロック図である。図４において、２４はカウンタ、２５は比較回路、２６は転送回路、２７はレジスタ、２８はバッファである。その他の構成については実施の形態１の場合の図１と同様であるので、同一部分に同一符号を付すにとどめ、説明を省略する。
【００４０】
初期アドレスのメモリセルに対する書き込み・書き込みベリファイ動作が開始されると、カウンタ２４およびレジスタ２７がリセットされ、カウンタ２４はゲート２１を通った書き込みパルスＰ１ａのカウントアップを開始する。カウンタ２４によるカウント値は比較回路２５および転送回路２６に与えられる。比較回路２５はカウンタ２４からのカウント値とレジスタ２７からの最大カウント値とを比較し、前者の方が大きいときに限り転送回路２６に転送指令を与える。転送回路２６は転送指令を受けると、カウンタ２４からのカウント値をレジスタ２７に転送する。したがって、レジスタ２７には最終アドレスに至るまでの間において、カウンタ２４でカウントされたゲート２１を通った書き込みパルスＰ１ａのカウント値の最大値が保持される。このレジスタ２７による最大カウント値はバッファ２８を介し出力ポート５７から外部のＣＰＵに送出される。
【００４１】
カウンタ２４は、書き込み完了判定部２３からの書き込み完了信号Ｐ３によりカウントアップを停止する。すなわち、カウンタ２４は、書き込み成功に達するまでの書き込み回数をカウントする。また、カウンタ２４は、次アドレスの更新によりリセットされるが、レジスタ２７はリセットされない。したがって、測定終了までレジスタ２７には最大カウント値が保持される。測定終了後にレジスタ２７の最大カウント値を読み出すことにより、その不揮発性半導体記憶装置の最大書き込み回数を確認することができる。
【００４２】
消去・消去ベリファイ動作およびリバース・リバースベリファイ動作についても同様の動作となる。
【００４３】
（実施の形態３）
図５は本発明の実施の形態３における不揮発性半導体記憶装置の構成を示すブロック図である。図５において、２９はアドレスレジスタである。また、回路主部ａにおけるメモリセルアレイ１が論理上複数の領域に分割され、通常セクタ１ａと情報セクタ１ｂとになっている。通常セクタ１ａは複数あり、情報セクタ１ｂは少なくとも１つ必要である。アドレスレジスタ２９の入力側にアドレス信号が入力され、出力側にデータ入出力バッファ７が接続され、アドレスレジスタ２９に対する制御信号が比較回路２５から出力されている。その他は図４と同じ構成である。
【００４４】
実施の形態２で説明したように、書き込み動作を行うときには、最大カウント値はレジスタ２７に保持される。本実施の形態においては、最初の書き込み終了時に、レジスタ２７からバッファ２８を介して出力された最大カウント値をＣＰＵがメモリセルアレイ１の情報セクタ１ｂに書き込む。その動作は次のように行われる。
【００４５】
アドレスレジスタ２９はゲート２１を通った書き込みパルスＰ１ａの１つ目でクリアされ、比較回路２５からの転送指令に同期して、そのときのアドレス信号を保持する。ＣＰＵは、全アドレスへの書き込み・書き込みベリファイ終了時に、データ入出力バッファ７を制御して、情報セクタ１ｂにレジスタ２７からの最大カウント値を書き込む。これにより、最大カウント値を情報セクタ１ｂにおいて不揮発的に記憶することができる。また、電源投入後であれば、いつでも情報セクタ１ｂから最大カウント値を読み出して利用することができる。
【００４６】
図６は実施の形態３の不揮発性半導体記憶装置の書き込みの動作を示すフローチャートである。ステップＳ２１において、メモリセルアレイ１の情報セクタ１ｂに記憶されている最大書き込み回数を読み出し、変数ｗｍａｘに代入する。ステップＳ２２において、メモリセルアレイ１における初期アドレスを設定し、ステップＳ２３において、データラッチ６に書き込みデータを設定する。ステップＳ２４において、書き込み回数の変数を初期化し、ステップＳ２５において、書き込みパルスＰ１を発生する。次いで、ステップＳ２６において、書き込み回数の変数をインクリメントし、ステップＳ２７において、書き込み回数がステップＳ２１で設定した最大書き込み回数ｗｍａｘに達したか否かを判断する。達していなければ、ステップＳ２５に戻って同様の処理を繰り返すが、最大書き込み回数に達したときはステップＳ２８に進んで、アドレスをインクリメントし、次のアドレスに進む。そして、ステップＳ２９で最終アドレスに達したか否かを判断し、達していなければステップＳ２３に戻るが、最終アドレスに達したときはステップＳ３０に進む。ステップＳ３０において、書き込みベリファイを実行し、その結果、書き込み成功しているときはステップＳ３１に進んで、書き込み動作の正常終了の処理を行い、逆に書き込み成功していないときはステップＳ３２に進んで、書き込み動作の異常終了の処理を実行する。
【００４７】
この制御方式によれば、ステップＳ２７で用いる最大書き込み回数として、メモリセルアレイ１の情報セクタ１ｂに記憶されている履歴上の最大書き込み回数を読み出して利用するが、その最大書き込み回数は実測で得られた必要最小限の書き込み回数であって、それはあらかじめ製品仕様により決定されている最大書き込み回数よりは小さくなっている。したがって、ステップＳ２５〜Ｓ２７のループ回数を実施の形態１の場合よりも削減することができ、結果として、書き込み動作をより高速に行うことができる。
【００４８】
そして、複数の不揮発性半導体記憶装置の同時測定時においては、それぞれの最大書き込み回数のうちの最も大きい最大書き込み回数をループ回数最大値として設定する。これにより、複数装置での必要最小限の書き込み回数で測定することができる。
【００４９】
本実施の形態における方式は、リバース動作・リバースベリファイ動作にも利用できる。消去動作を行うときには、前述したように不揮発性半導体記憶装置の最大消去回数はレジスタ２７に記憶されており、また、最大消去回数を必要とするアドレス値は、アドレスレジスタ２９に記憶されている。
【００５０】
具体的には、アドレスレジスタ２９はゲート２１を通った消去パルスＰ１ａの１つ目でクリアされ、比較回路２５からの転送指令に同期して、そのときのアドレス信号を保持する。ＣＰＵは、全アドレスへの消去・消去ベリファイ終了時に、アドレスレジスタ２９およびデータ入出力バッファ７を制御して、アドレスレジスタ２９が示すアドレスを情報セクタ１ｂに書き込む。また、レジスタ２７からの最大カウント値も書き込む。これにより、最大消去回数および最大消去回数に対応したアドレスを情報セクタ１ｂにおいて不揮発的に記憶することができる。また、電源投入後であれば、いつでも情報セクタ１ｂから最大消去回数および対応するアドレスを読み出して利用することができる。
【００５１】
図７は実施の形態３の不揮発性半導体記憶装置の消去の動作を示すフローチャートである。ステップＳ４１において、メモリセルアレイ１の情報セクタ１ｂに記憶されている最大消去回数を読み出し、変数ｅｍａｘに代入する。ステップＳ４２において、メモリセルアレイ１における消去アドレスの読み出しと設定とを行い、ステップＳ４３において、消去回数の変数を初期化し、ステップＳ４４において、消去パルスを発生する。次いで、ステップＳ４５において、消去回数の変数をインクリメントし、ステップＳ４６において、消去回数がステップＳ４１で設定した最大消去回数ｅｍａｘに達したか否かを判断する。達していなければ、ステップＳ４４に戻って同様の処理を繰り返すが、最大消去回数に達したときはステップＳ４７に進んで、消去ベリファイを実行し、その結果、消去成功しているときはステップＳ４８に進んで、消去動作の正常終了の処理を行い、逆に消去成功していないときはステップＳ４９に進んで、消去動作の異常終了の処理を実行する。
【００５２】
この制御方式によれば、消去動作を著しく簡略化することができるとともに、消去時間の短縮を図ることができる。
【００５３】
そして、複数の不揮発性半導体記憶装置の同時測定時においては、それぞれの消去回数のうち最も大きい消去回数値を代表値として用いることにより、前述と同様の効果が期待できる。
【００５４】
【発明の効果】
本発明によれば、複数の不揮発性半導体記憶装置を共通のソフトウエアによって同時測定しても、ベリファイ成功した方の記録装置に対してはパルスの印加は停止し、未成功の記録装置に対してはそのままベリファイ動作を続行することにより、相対的に早くベリファイ成功する方の不揮発性半導体記憶装置に対してパルス印加回数の制御を行う必要はなく、同時測定の複数の不揮発性半導体記憶装置それぞれに対して最適なパルス印加を行え、同時測定に関するハードウェア・ソフトウェア構成を大幅に簡略化することが可能となる。
【００５５】
また、書き込み回数や消去回数について、不揮発性半導体記憶装置ごとに異なる特性値を容易に取得でき、ロット傾向の把握や歩留り解析に役立つ。
【００５６】
さらに、不揮発性半導体記憶装置ごとに異なる書き込み・消去回数を個別に最適化した状態で書き込み・消去等を実施できるため、書き換え時間の大幅な短縮化を図ることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１における不揮発性半導体記憶装置の構成を示すブロック図
【図２】本発明の実施の形態１において２つの不揮発性半導体記憶装置を同時に測定する場合を示す概略構成図
【図３】本発明の実施の形態１における不揮発性半導体記憶装置の書き込み・書き込みベリファイ動作を示すフローチャート
【図４】本発明の実施の形態２における不揮発性半導体記憶装置の構成を示すブロック図
【図５】本発明の実施の形態３における不揮発性半導体記憶装置の構成を示すブロック図
【図６】本発明の実施の形態３における不揮発性半導体記憶装置の書き込み・書き込みベリファイ動作を示すフローチャート
【図７】本発明の実施の形態３における不揮発性半導体記憶装置の消去・消去ベリファイ動作を示すフローチャート
【図８】従来技術における不揮発性半導体記憶装置の構成を示すブロック図
【図９】従来技術の不揮発性半導体記憶装置の書き込み・書き込みベリファイ動作を示すフローチャート
【符号の説明】
１  メモリセルアレイ
１ａ  通常セクタ
１ｂ  情報セクタ
２  行デコーダ
３  列デコーダ
４  Ｙゲート
５  センスアンプ
６  データラッチ
７  データ入出力バッファ
８  アウトプットステータス
９  コマンドデコーダ
１０  ソースセレクタ
１１  アドレスデコーダ
１２  昇圧生成器
２０  制御回路
２１  ゲート
２２  ゲート制御回路
２３  書き込み完了判定部
２４  カウンタ
２５  比較回路
２６  転送回路
２７  レジスタ
２８  バッファ
２９  アドレスレジスタ
５１  入出力ポート
５２  ベリファイ出力ポート
５３  アドレス入力ポート
５４  書き込みパルス入力ポート
５５  リセットポート
５６  モード設定ポート
５７  出力ポート
１００  第１の不揮発性半導体記憶装置
２００  第２の不揮発性半導体記憶装置
ａ  回路主部
Ｐ１  書き込みパルス
Ｐ１ａ  ゲートを通った書き込みパルス
Ｐ２  書き込み完了信号
Ｐ３  書き込み完了判定部からの書き込み完了信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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