(57)【要約】【課題】従来の位相比較器においては、位相差が０付近における入出力特性の線形性が十分によくなく、そのため分数ＰＬＬやΔ−Σ技術を用いた非整数ＰＬＬに用いるとスプリアスの低減が十分でないといった問題をもっていた。また、分数ＰＬＬにおいては、位相比較器にオフセットを精度良く持たせることが容易ではなかった。【解決手段】本発明では、位相差が０付近においても、チャージポンプが電流の吐き出しと吸い込みを両方ともある程度の時間動作させることにより、内部遅延に起因する位相比較器の非線形性を排除している。また、チャージポンプの吐き出しと吸い込みの電流の値や動作を行なう時間を変動させることにより、位相比較器にオフセットを精度良く持たせることを可能にし、分数ＰＬＬ動作を実現する。【選択図】　図１
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【特許請求の範囲】
【請求項１】
第１の信号の位相と第２の信号の位相を比較する位相比較器において、第１の信号が第１の位相に到達したことを検出する手段と第１の信号が第２の位相に到達したことを検出する手段と第２の信号が第３の位相に到達したことを検出する手段を持ち、第１の信号が第１の位相に到達してから第１の信号が第２の位相に到達するまでの間に第２の信号が第３の位相に到達したとき、前記位相比較器の出力は、第１の信号が第１の位相に到達してから第２の信号が第３の位相に到達するまでは第１の値の信号を出力し、第２の信号が第３の位相に達してから第１の入力が第２の位相に達するまで第２の値の信号を出力し、その他の期間においてはゼロの値の信号を出力し、第１の信号が第２の位相に達してから第１の位相に達するまでの時間がゼロではないことを特徴とする多相信号を用いたゼロクロス歪フリー位相比較器。
【請求項２】
請求項１の位相比較器において、第１の信号の第１の位相と第２の位相は等しくなく、第１の信号が第２の位相に到達してから第１の信号が第１の位相に到達する間に第２の信号が第３の位相に到達した場合において、第２の信号が第３の位相に到達してから第１の信号が第１の位相に到達するまで前記位相比較器の出力は第３の値の信号を出力する、または、第１の信号が第２の位相に到達してから第２の信号が第３の信号に到達するまで前記位相比較器の出力は第４の値の信号を出力することを特徴とするゼロクロス歪フリー位相比較器。
【請求項３】
請求項１または請求項２に記載の位相比較器に対して、前記位相比較器の出力信号の平均がゼロであるときの前記出力信号を正負反転させた信号を前記位相比較器の出力に重畳することを特徴とするゼロクロス歪フリー位相比較器。
【請求項４】
請求項１または請求項２または請求項３に記載の位相比較器と電圧制御発振器を有し、基準周波数信号を入力信号として持つＰＬＬ装置におけるＰＬＬ制御方式において、第１の信号を前記基準周波数信号に係る信号とし、第２の信号を前記電圧制御発振器の出力信号に係る信号とすることを特徴とするゼロクロス歪フリー位相比較器を用いたＰＬＬ制御方式。
【請求項５】
請求項１または請求項２または請求項３に記載の位相比較器と電圧制御発振器を有し、基準周波数信号を入力信号として持つＰＬＬ装置におけるＰＬＬ制御方式において、第１の信号を前記電圧制御発振器の出力信号に係る信号とし、第２の信号を前記基準周波数信号に係る信号とすることを特徴とするゼロクロス歪フリー位相比較器を用いたＰＬＬ制御方式。
【請求項６】
請求項１または請求項２または請求項３に記載の位相比較器において、第１の信号は第３の信号を第１のカウンタにより分周された信号であり、第１の信号が第１の位相に到達した事象の検知を第１のカウンタの値が第１の計数値になったことを検出することにより行ない、第１の信号が第２の位相に到達した事象の検知を第１のカウンタの値が第２の計数値になったことを検出することにより行なうことを特徴とするゼロクロス歪フリー位相比較器。
【請求項７】
請求項６に記載の位相比較器と電圧制御発振器を有し、基準周波数信号を入力信号として持つＰＬＬ装置におけるＰＬＬ制御方式において、第１の信号を前記電圧制御発振器の出力信号に係る信号とし、第２の信号を前記基準周波数信号に係る信号とし、前記位相比較器の出力信号における第１の値と第２の値の比を予め定められた値とし、第１のカウンタの分周数および第１の計数値および第２の計数値を必要に応じて予め設定した値に対して逐次変化させることにより前記位相比較器の位相オフセットを逐次変化させ、分数ＰＬＬ動作を実現することを特徴とするゼロクロス歪フリー位相比較器を用いたＰＬＬ制御方式。
【請求項８】
第１の信号の位相と第２の信号の位相を比較する位相比較器において、第１の信号が第１の位相に到達したことを検出する手段と第１の信号が第２の位相に到達したことを検出する手段と第２の信号が第３の位相に到達したことを検出する手段と第２の信号が第４の位相に到達したことを検出する手段を持ち、第１の信号が第１の位相に到達してから第１の信号が第２の位相に到達するまでの間に第２の信号が第３の位相に到達しかつ第１の信号が第１の位相に到達してから第２の信号が第３の位相に到達するまでの間に第２の信号が第４の位相に到達することがない場合、または、第２の信号が第３の位相に到達してから第２の信号が第４の位相に到達するまでの間に第１の信号が第１の位相に到達しかつ第２の信号が第３の位相に到達してから第１の信号が第１の位相に到達するまでの間に第１の信号が第２の位相に到達することがない場合、前記位相比較器の出力は、第１の信号が第１の位相に到達してから第２の信号が第４の位相に到達するまでは第１の値の信号を出力に重畳し、第２の信号が第３の位相に達してから第１の入力が第２の位相に達するまで第２の値の信号を出力に重畳し、その他の期間においてはゼロの値の信号を出力し、第１の信号の第１の位相と第２の位相は等しくなく、第２の信号の第３の位相と第４の位相は等しくなく、第１の信号が第２の位相に達してから第１の位相に達するまでの時間がゼロではなく、第２の信号が第４の位相に達してから第３の位相に達するまでの時間がゼロではないことを特徴とするゼロクロス歪フリー位相比較器。
【請求項９】
請求項８に記載の位相比較器と電圧制御発振器を有し、基準周波数信号を入力信号として持つＰＬＬ装置におけるＰＬＬ制御方式において、第１の信号を前記基準周波数信号に係る信号とし、第４の信号を前記電圧制御発振器の出力信号に係る信号とし、前記位相比較器の出力信号における第１の値と第２の値の比を予め定められた値とし、前記位相比較器において第２の信号は第４の信号を第２のカウンタにより分周することにより生成され、第２の信号が第３の位相に到達したことを第２のカウンタの値が第３の計数値に等しくなったことを検出することにより検出し、第２の信号が第４の位相に到達したことを第２のカウンタの値が第４の計数値に等しくなったことを検出することにより検出し、第２のカウンタの分周数および第３の計数値および第４の計数値を必要に応じて予め設定した値に対して逐次変化させることにより前記位相比較器の位相オフセットを逐次変化させ、分数ＰＬＬ動作を実現することを特徴とするゼロクロス歪フリー位相比較器を用いたＰＬＬ制御方式。
【請求項１０】
請求項７または請求項９に記載のＰＬＬ制御方式において、前記位相比較器の出力信号における第１の値と第２の値の比を１対−１とすることにより２をモジュロとする分数ＰＬＬ動作を実現することを特徴とするゼロクロス歪フリー位相比較器を用いたＰＬＬ制御方式。
【請求項１１】
請求項７または請求項９に記載の分数ＰＬＬ制御方式において、前記位相比較器の出力における第１の値と第２の値の比を３対−５または５対−３とし、モジュロの値を８とする分数ＰＬＬ動作を実現することを特徴とするゼロクロス歪フリー位相比較器を用いたＰＬＬ制御方式。
【請求項１２】
請求項７または請求項９に記載の分数ＰＬＬ制御方式において、前記位相比較器の出力における第１の値と第２の値の比を７対−９または９対−７とし、モジュロの値を１６とする分数ＰＬＬ動作を実現することを特徴とするゼロクロス歪フリー位相比較器を用いたＰＬＬ制御方式。
【請求項１３】
請求項７または請求項９または請求項１０または請求項１１または請求項１２記載の分数ＰＬＬ動作を行なうＰＬＬ制御方式において、前記位相比較器の出力における第１の値と第２の値の比を調節する手段と、前記位相比較器の出力の１周期にわたる平均値に係る量を検出する手段を持ち、該ＰＬＬ装置に整数ＰＬＬ動作をさせながら互いに等価となる第１の計数値と第２の計数値の異なる組み合わせを交互に設定し、その際の前記検出した量の信号を基に前記位相比較器の出力における第１の値と第２の値の比をキャリブレーションする機能を有することを特徴とするＰＬＬ制御方式。
【請求項１４】
請求項７または請求項９または請求項１０または請求項１１または請求項１２記載の分数ＰＬＬ動作を行なうＰＬＬ制御方式において、前記位相比較器の出力における第１の値と第２の値の比を調節する手段と、前記位相比較器の出力の１周期にわたる平均値に係る量を検出する手段と、前記検出した量と予め計算されたパターンとの内積をモジュロの値の整数倍の第１の信号の周期にわたってとる手段を持ち、前記内積の値または前記内積の値の符号に基づいて前記位相比較器の出力における第１の値と第２の値の比をキャリブレーションする機能を有するＰＬＬ制御方式。
【請求項１５】
ＰＬＬ制御方式において、請求項７に記載のＰＬＬ制御方式に対して、第１のカウンタの値が第５の計数値になってから第１のカウンタの値が第６の計数値になるまでの間に第２の信号が第３の位相に到達したときにおいて、第１のカウンタの値が第５の計数値になってから第２の信号が第３の位相に到達するまでの間、前記位相比較器の出力に対しある値を重畳する手段、または第１のカウンタの値が第５の計数値になってから第１のカウンタの値が第６の計数値になるまでの間に第２の信号が第３の位相に到達したときにおいて、第２の信号が第３の位相に到達してから第１のカウンタの値が第６の計数値になるまでの間、前記位相比較器の出力に対しある値を重畳する手段、またはこれら２種類の手段を、一つまたは複数付加することを特徴とするＰＬＬ制御方式。
【請求項１６】
ＰＬＬ制御方式において、請求項９に記載のＰＬＬ制御方式に対して、第２の信号が第７の計数値になってから第１の信号が第２の位相に到達するまでの間、前記位相比較器の出力に対しある値を重畳する手段、または第１の信号が第１の位相に到達してから第２のカウンタの値が第７の計数値になるまでの間、前記位相比較器の出力に対しある値を重畳する手段、またはこれら２種類の手段を、一つまたは複数付加することを特徴とするＰＬＬ制御方式。
【請求項１７】
請求項１５または請求項１６に記載のＰＬＬ制御方式において、前記位相比較器の出力信号の第１の値、第２の値、および前記位相比較器に重畳される一つまたは複数の信号の値である合計３つ以上の信号の値について、それらの信号の数をｎとしたとき、それらの信号の絶対値の比が、２０，　２０，　２１，．．．，　２ｎ−２とすることを特徴とするゼロクロス歪フリー位相比較器を用いたＰＬＬ制御方式。
【請求項１８】
分数ＰＬＬ動作を実現するＰＬＬ制御方式において、請求項１に記載のＭ個の位相比較器とそれらの位相比較器の出力信号を合成する手段と電圧制御発振器を有し、基準周波数信号を入力信号として持ち、第１の信号を前記基準周波数信号に係る信号とし、第２の信号を前記電圧制御発振器の出力信号を分周した信号とし、それぞれの前記位相比較器に対する第２の信号の第３の位相を、互いに前記電圧制御発振器の出力信号のＰ周期（Ｐは自然数）ずれた位相である第５の位相と第６の位相の２種類とし、必要に応じてＭ個の前記位相比較器のうち必要な数だけの前記位相比較器に対して第３の位相として第５の位相を適用し、残りの前記位相比較器に対しては第３の位相として第６の位相を適用することを特徴とするゼロクロス歪フリー位相比較器を用いたＰＬＬ制御方式。
【請求項１９】
分数ＰＬＬ動作を実現するＰＬＬ制御方式において、請求項６に記載のＭ個の位相比較器とＭ個の前記位相比較器の出力信号を合成する手段と電圧制御発振器を有し、基準周波数信号を入力信号として持ち、第１の信号を前記電圧制御発振器の出力信号に係る信号とし、第２の信号を前記基準周波数信号に係る信号とし、それぞれの前記位相比較器に対する第１の信号の第１の位相を、互いに前記電圧制御発振器の出力信号のＰ周期（Ｐは自然数）ずれた位相である第７の位相と第８の位相の２種類とし、それぞれの前記位相比較器に対する第１の信号の第２の位相を、互いに前記電圧制御発振器の出力信号のＰ周期ずれた位相である第９の位相と第１０の位相である２種類とし、逐次必要に応じてＭ個の前記位相比較器のうちのいくつかの前記位相比較器に対して第１の位相として第７の位相を適用し、第２の位相として第９の位相を適用し、残りの前記位相比較器に対しては第１の位相として第８の位相を適用し、第２の位相として第１０の位相を適用し、Ｍ個の前記位相比較器とＭ個の前記位相比較器の出力信号を合成する手段とからなる一つの位相比較器の位相オフセットを逐次変化させることにより分数ＰＬＬ動作を実現することを特徴とするゼロクロス歪フリー位相比較器を用いたＰＬＬ制御方式。
【請求項２０】
分数ＰＬＬ動作を実現するＰＬＬ制御方式において、請求項６に記載のＭ個の位相比較器とＭ個の前記位相比較器の位相比較器の出力信号を合成する手段と電圧制御発振器を有し、基準周波数信号を入力信号として持ち、第１の信号を前記電圧制御発振器の出力信号に係る信号とし、第２の信号を前記基準周波数信号に係る信号とし、それぞれの前記位相比較器に対する第１の信号の第１の位相を、互いに前記電圧制御発振器の出力信号のＰ周期（Ｐは自然数）ずれた位相である第７の位相と第８の位相の２種類とし、それぞれの前記位相比較器に対する第１の信号の第２の位相を、互いに前記電圧制御発振器の出力信号のＰ周期ずれた位相である第９の位相と第１０の位相である２種類とし、逐次必要に応じてＭ個の前記位相比較器のうちのいくつかの前記位相比較器に対して第１の位相として第７の位相を適用し、残りの前記位相比較器に対しては第１の位相として第８の位相を適用し、Ｍ個の前記位相比較器のうちのいくつかの前記位相比較器に対して第２の位相として第９の位相を適用し、残りの前記位相比較器に対しては第２の位相として第１０の位相を適用し、Ｍ個の前記位相比較器とＭ個の前記位相比較器の出力信号を合成する手段とからなる一つの位相比較器の位相オフセットを逐次変化させることにより分数ＰＬＬ動作を実現することを特徴とするゼロクロス歪フリー位相比較器を用いたＰＬＬ制御方式。
【請求項２１】
非整数ＰＬＬ動作を実現するＰＬＬ制御方式において、請求項６に記載の第１の位相比較器と第２の位相比較器と、第１の位相比較器と第２の位相比較器の位相比較器の出力信号を合成する手段と、電圧制御発振器を有し、基準周波数信号を入力信号として持ち、第１の位相比較器と第２の位相比較器について、第１の信号を前記基準周波数信号に係る信号とし、第２の信号を前記電圧制御発振器の出力信号に係る信号とし、第１の位相比較器と第２の位相比較器に対する第２の信号の第３の位相を互いに前記電圧制御発振器の出力信号のＰ周期（Ｐは自然数）ずれた位相とし、第１の位相比較器の出力信号の第１の値と第２の値の比を保ちながら第１の位相比較器の出力信号の第１の値と第２の値を変化させる手段と、第２の位相比較器の出力信号の第１の値と第２の値の比を保ちながら第２の位相比較器の出力信号の第１の値と第２の値を変化させる手段を持ち、第１の位相比較器の出力信号の第１の値と第２の位相比較器の出力信号の第１の値の比を逐次必要な値に設定することにより、第１の位相比較器、第２の位相比較器、第１の位相比較器と第２の位相比較器の位相比較器の出力信号を合成する手段からなる一つの位相比較器の位相オフセットを逐次変化させ、非整数ＰＬＬ動作を実現することを特徴とするゼロクロス歪フリー位相比較器を用いたＰＬＬ制御方式。
【請求項２２】
非整数ＰＬＬ動作を実現するＰＬＬ制御方式において、請求項６に記載の第３の位相比較器と第４の位相比較器と、第３の位相比較器と第４の位相比較器の出力信号を合成する手段と、電圧制御発振器を有し、基準周波数信号を入力信号として持ち、第３の位相比較器と第４の位相比較器について、第１の信号を前記電圧制御発振器の出力信号に係る信号とし、第２の信号を前記基準周波数信号に係る信号とし、それぞれの前記位相比較器に対する第１の信号の第１の位相を、第１１の位相および第１１の位相から前記電圧制御発振器の出力信号のＰ周期（Ｐは自然数）遅れた位相である第１２の位相とし、それぞれの前記位相比較器に対する第１の信号の第２の位相を、第１３の位相および第１３の位相から前記電圧制御発振器の出力信号のＰ周期遅れた位相である第１４の位相とし、第３の位相比較器の出力信号の第１の値と第２の値の比を保ちながら第３の位相比較器の出力信号の第１の値と第２の値を変化させる手段と、第４の位相比較器の出力信号の第１の値と第２の値の比を保ちながら第４の位相比較器の出力信号の第１の値と第２の値を変化させる手段を持ち、第３の位相比較器の出力信号の第１の値と第４の位相比較器の出力信号の第１の値の比を逐次必要な値に設定することにより、第３の位相比較器、第４の位相比較器、第３の位相比較器と第４の位相比較器の位相比較器の出力信号を合成する手段からなる一つの位相比較器の位相オフセットを逐次変化させ、非整数ＰＬＬ動作を実現することを特徴とするゼロクロス歪フリー位相比較器を用いたＰＬＬ制御方式。
【請求項２３】
請求項６に記載の位相比較器において、前記位相比較器の出力における第１の値および第２の値を外部から随時設定可能とし、第１の値と第２の値の比を変えることにより前記位相比較器の位相オフセットを可変させる機能を有することを特徴とするゼロクロス歪フリー位相比較器。
【請求項２４】
非整数ＰＬＬ動作を実現するＰＬＬ制御方式において、請求項２１に記載の位相比較器を用いることにより非整数ＰＬＬ動作を実現することを特徴とするゼロクロス歪フリー位相比較器を用いたＰＬＬ制御方式。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、指定した周波数の信号を発生させるのに用いるＰＬＬおよびそのＰＬＬに用いる位相比較器に関するものである。
【０００２】
【従来の技術】
【特許文献１】特開平０５−０６９６５８号公報
【特許文献２】特開平０８−０４６４９８号公報
【特許文献３】特開２０００−００５８７３号公報
【特許文献４】特開２００２−２２３１６４号公報
【非特許文献１】Ｕｎｉｔｅｄ　Ｓｔａｔｅｓ　Ｐａｔｅｎｔ　６，１４１，３９４
【非特許文献２】Ｕｎｉｔｅｄ　Ｓｔａｔｅｓ　Ｐａｔｅｎｔ　６，２３６，７０３
【非特許文献３】Ｕｎｉｔｅｄ　Ｓｔａｔｅｓ　Ｐａｔｅｎｔ　６，３０８，０４９
【非特許文献４】Ｕｎｉｔｅｄ　Ｓｔａｔｅｓ　Ｐａｔｅｎｔ　６，４０７，６４３
【０００３】
従来の技術においては、ＰＬＬにおける位相比較器として、図３５に示すものが使われてきた。しかし、この方式の位相比較器では、位相の比較を行う二つの信号の位相差が小さいときのゼロクロス歪が生じていた。これは、片方の信号の位相が他方より進んでいるときは、対になっているチャージポンプの片方のみが動作し、その逆のときはチャージポンプの他方のみが動作するようになっているので、二つの信号の位相差が小さいときには、両方のチャージポンプが瞬時的に同時に動作したり、どちらのチャージポンプが働かないようなデッドバンドを持ってしまうからである。この様子を図３６に示す。しかし、Δ−Σ手法を用いて分数ＰＬＬを実現しようとする場合、この位相比較器の非線形性により、発生させる信号のスプリアスをあまり抑制できないといった問題を発生させてしまっていた。
【０００４】
また、場合によっては、分数ＰＬＬを実現させたいが、Δ−Σ手法を用いることが適当でない場合などもある。このような場合、従来は電流注入法が用いられたり、ＤＬＬ（遅延ループロック）により多相信号を発生させる方法が用いられたりしてきた。しかし、電流注入法では、位相のずれを補償するための精度のよい電流注入が容易でないといった問題がある。また、ＤＬＬを用いた方法では、位相の精度の高い多相信号の生成が容易でないといった問題がある。どちらの方法にしても、扱う周波数が高くなるほどこれらの問題は顕著となる。
【０００５】
【発明が解決しようとする課題】
本発明は、ＰＬＬにおける位相比較器の線形性を高めることを目的とする。すなわち、位相比較器の出力が二つの入力信号の位相差に精度良く比例するようにすることを目指す。
【０００６】
また、分数ＰＬＬを実現するための精度の高い位相比較器を実現することを目的とする。すなわち、位相比較器の二つの入力信号と出力信号の関係において、入力信号位相差に精度良くオフセットを持たせることを目指す。
【０００７】
【課題を解決するための手段】
位相比較器の線形性を高めるための手段として、１対のチャージポンプの両方が作動する二つの信号の位相差の範囲を広げることにより、二つの信号の位相差が小さいときの位相比較器の線形性を高くする。１対のチャージポンプの両方が作動する二つの信号の位相差の範囲を、そのどちらかの信号を得るために用いるカウンタを用いて設定することにより、その位相差の範囲を適切な値に容易に設定することができる。
【０００８】
また、チャージポンプの出力の値を適切に設定し、上記の位相差の範囲を変化させることにより、位相比較器の入力信号位相差に対してオフセットを変化させることが可能になり、このことを用いて分数ＰＬＬを実現する。
【０００９】
また、位相比較器とチャージポンプの複数の組を用い、各位相比較器に供給する信号位相差に一定の差を付け、それぞれのチャージポンプの出力電流の比を変化させることにより、全体としての位相比較器の位相オフセットを変化させ、非整数ＰＬＬ動作を実現する。
【００１０】
さらに、位相比較器のチャージポンプの正側のチャージポンプが働く時間と負側のチャージポンプが働く時間の合計時間を一定とし、正側のチャージポンプの電流と負側のチャージポンプの電流の比を変化させることにより、位相比較器の位相オフセットを変化させ、非整数ＰＬＬ動作を実現する。
【００１１】
【実施例】
○第１の実施例
図１は、本発明第１の実施例である位相比較器のブロック図である。第３の信号ｆ１をカウンタＣＴ１により分周した信号である第１の信号と第２の信号ｆ２との位相差に応じた信号を位相比較器出力Ｉｏとして出力するものであり、１周期あたりの位相比較器出力Ｉｏの出力電荷が位相差の１次関数となるものである。
【００１２】
第３の信号ｆ１は、カウンタＣＴ１に入力される。このとき、カウンタＣＴ１は０からカウントを行ない予め設定されている整数Ｎ−１までカウントアップされ、次の入力パルスによりカウント値は０にリセットされる。整数Ａ，Ｂは予め設定されている正の整数であり、カウンタＣＴ１のカウント値がＮ−Ａであるときに第１の信号の第１の位相を示す信号９１がＨになり、他のときはＬとなる。また、カウンタＣＴ１のカウント値がＢであるときに第１の信号の第２の位相を示す信号９３がＨになり、他のときはＬとなる。
【００１３】
スイッチＱ１，Ｑ２，Ｑ３，Ｑ４は電子的なスイッチである。定電流源Ｓ１，Ｓ２，Ｓ３，Ｓ４は一定の電流を流そうとするものであり、スイッチＱ１，Ｑ２，Ｑ３，Ｑ４がオンとなっているときにそれぞれ電流Ｉ１，Ｉ２，Ｉ３，Ｉ４が流れて位相比較器出力Ｉｏに出力される。ただし、電流Ｉ１，Ｉ３は正であるとし、電流Ｉ２，Ｉ４は負であるとする。また、出力Ｉｏは吐き出し電流を正の電流とする。
【００１４】
この位相比較器は、信号９１の立ち上がりエッヂから信号９３の立ち上がりエッヂの間に信号ｆ２が立ち上がると、信号９１の立ち上がりエッヂから信号ｆ２の立ち上がりエッヂまでの間は出力Ｉｏとして電流Ｉ１が流れ、信号ｆ２の立ち上がりエッヂから信号９３の立ち上がりエッヂまでの間は出力Ｉｏとして電流Ｉ２が流れる。この様子を図２に示す。
【００１５】
信号９１の立ち上がりエッヂから信号９３の立ち上がりエッヂの間に信号ｆ２が立ち上がる場合においては、信号ｆ２が立ち上がるタイミングがΔＴだけ遅れた場合、出力Ｉｏとして電流Ｉ１が流れる時間がΔＴだけ長くなり、出力Ｉｏとして電流Ｉ２が流れる時間がΔＴだけ短くなる。この事実は、この位相比較器に用いている論理回路の遅延時間にも依存せず、スイッチＱ１，Ｑ２，Ｑ３，Ｑ４の遅延時間にも依存しない。したがって、位相差が小さい範囲において、非常に線形性の高い位相比較器となっている。
【００１６】
この位相比較器は、信号９１の立ち上がりエッヂよりも前に信号ｆ２が立ち上がると、信号ｆ２の立ち上がりエッヂから信号９１の立ち上がりエッヂまでの間、出力Ｉｏとして電流Ｉ４が流れる。また、信号９３の立ち上がりエッヂの後に信号ｆ２が立ち上がると、信号９３の立ち上がりエッヂの立ち上がりから信号ｆ２の立ち上がりエッヂまでの間、出力Ｉｏとして電流Ｉ３が流れる。この様子を図３に示す。電流Ｉ３および電流Ｉ４の絶対値を電流Ｉ１および電流Ｉ２の絶対値よりも十分に大きくすることにより、位相差が大きいときの位相比較器のゲインを位相差が小さいときのゲインに比べて十分に大きくすることができる。
【００１７】
このようなゲインの位相差依存性は、この位相比較器を用いてＰＬＬを構成する場合において、ロックアップ時間の短縮に大きな役割を果たすことができる。すなわち、位相差が小さいときには、位相比較器のゲインを小さくして、ＰＬＬによって発生する信号のスプリアスを抑えることができるし、位相差が大きいときには、位相差のゲインを大きくして、速いロックアップを計ることができる。このような位相比較器のゲインの変更に関しては、既に提案されている方法があるが、それらは外部から位相比較器のチャージポンプの電流を変更する指令を与えたり、ロックアップ検出手段を用いてチャージポンプの電流を変更したりしていた。しかし、本発明の第１の実施例においては、外部から位相比較器のゲインを設定する必要もなく、また、ロックアップ検出手段を用いて位相比較器のゲインを変更しなくても良く、位相差の大小に応じて自動的に位相比較器のゲインを変更しているといった利点を持っている。
【００１８】
本発明の第１の実施例においては、第１の信号の第１の位相と第２の位相のタイミングを得るのに、第３の信号ｆ１をカウンタＣＴ１により分周し、カウンタＣＴ１のカウント値が特定の値になることを検出することにより行っていたが、第１の信号の第１の位相と第２の位相のタイミングを得る手段としてはこの方法に限るものではない。たとえば、第１の信号の立ち上がりエッヂと立ち下がりエッヂをそれぞれ第１の位相と第２の位相としても良い。また、第３の信号ｆ１をカウンタＣＴ１により分周し、カウンタＣＴ１のカウント値が特定の値になることを検出することにより第１の信号の第１の位相を検出し、その信号を第３の信号ｆ１をクロックとするシフトレジスタにより遅延させた信号を用いて第１の信号の第２の位相を検出してもよい。
【００１９】○第２の実施例
図４は、本発明第２の実施例である位相比較器のブロック図である。第３の信号ｆ１をカウンタＣＴ１により分周した信号と第２の信号ｆ２との位相差に応じた信号を位相比較器出力Ｉｏとして出力するものであり、１周期あたりの位相比較器出力Ｉｏの出力電荷が位相差の１次関数となるものである。
【００２０】
第３の信号ｆ１は、カウンタＣＴ１に入力される。このとき、カウンタＣＴ１は０からカウントを行ない予め設定されている整数Ｎ−１までカウントアップされ、次の入力パルスによりカウント値は０にリセットされる。整数Ａは予め設定されている正の整数であり、カウンタＣＴ１のカウント値がＮ−Ａであるときに第１の信号の第１の位相を示す信号９１がＨになり、他のときはＬとなる。また、カウンタＣＴ１のカウント値がＡであるときに第１の信号の第２の位相を示す信号９３がＨになり、他のときはＬとなる。カウンタＣＴ１のカウント値がゼロであることを示す信号９２は、カウント値が０であるときにＨとなり、それ以外のときはＬとなる。
【００２１】
スイッチＱ１，Ｑ２，Ｑ５，Ｑ６は電子的なスイッチである。定電流源Ｓ１，Ｓ２，Ｓ５，Ｓ６は一定の電流を流そうとするものであり、スイッチＱ１，Ｑ２，Ｑ５，Ｑ６がオンとなっているときにそれぞれ電流Ｉ１，Ｉ２，Ｉ５，Ｉ６が流れて位相比較器出力Ｉｏに出力される。ただし、電流Ｉ１，Ｉ５は正であるとし、電流Ｉ２，Ｉ６は負であるとする。また、出力Ｉｏは吐き出し電流を正の電流とする。さらに、Ｉ５の値はＩ２の値の符号を変えたものに等しいものとし、Ｉ６の値はＩ１の値の符号を変えたものに等しいものとする。
【００２２】
図５に、本発明第２の実施例の動作波形の例を示す。この位相比較器は、信号９１の立ち上がりエッヂから信号９３の立ち上がりエッヂの間に信号ｆ２が立ち上がると、信号９１の立ち上がりエッヂから信号ｆ２の立ち上がりエッヂまでの間は出力Ｉｏに電流Ｉ１が重畳され、信号ｆ２の立ち上がりエッヂから信号９３の立ち上がりエッヂまでの間は出力Ｉｏに電流Ｉ２が重畳される。また、信号９１の立ち上がりエッヂから信号９２が立ち上がりエッヂまでの間は出力Ｉｏに電流Ｉ６が重畳され、信号９２の立ち上がりエッヂから信号９３の立ち上がりエッヂまでの間は出力Ｉｏに電流Ｉ５が重畳される。理想的な状態においては、信号ｆ２と信号９２が同時に立ち上がるときに、出力Ｉｏの平均値が０となり、このような状況においては、どの瞬時においても電流が相殺されて出力Ｉｏには電流が流れない。信号９１の立ち上がりエッヂから信号９２の立ち上がりエッヂの間に信号ｆ２が立ち上がると、信号９１の立ち上がりエッヂから信号ｆ２の立ち上がりエッヂまでの間は出力Ｉｏには電流は相殺されて出力されず、信号ｆ２の立ち上がりエッヂから信号９２の立ち上がりエッヂまでの間は出力Ｉｏには電流Ｉ２＋Ｉ６が出力され、信号９２の立ち上がりエッヂから信号９３の立ち上がりエッヂまでの間は出力Ｉｏには電流は相殺されて出力されず、その他の期間においては、出力Ｉｏには電流は出力されない。信号９２の立ち上がりエッヂ信号９３の立ち上がりエッヂの間に信号ｆ２が立ち上がると、信号９２の立ち上がりエッヂから信号９３の立ち上がりエッヂまでの間は出力Ｉｏには電流Ｉ１＋Ｉ５が出力され、その他の期間においては、出力Ｉｏには電流は出力されない。
【００２３】
このように、本発明第２の実施例においては、位相比較器は従来の位相比較器と同様な動作を行うが、位相差が小さい場合の位相差と出力との線形性に関しては、本発明第１の実施例と同様、従来のものよりも高い線形性を得ることができる。また、本発明第１の実施例と比較すると、位相差が小さいときにおいて、出力Ｉｏの実効値を小さくすることができるので、この位相比較器を用いてＰＬＬを構成する際に、ループフィルタの設計の条件が緩和されるといった利点を持っている。
【００２４】
本発明第２の実施例においては、信号ｆ２が信号９１より早く立ち上がったり、信号ｆ２が信号９３より遅く立ち上がった場合などのような位相差が大きい場合における位相検出器のゲインの変更は行っていないが、本発明第１の実施例のように、位相差の大きさに応じて位相比較器のゲインが変わるようにしてもよい。
【００２５】○第３の実施例
図６は本発明の第３の実施例におけるＰＬＬ装置のブロック図である。基準周波数信号ｆｒの周波数に対して外部から与えられた値を乗じた周波数の信号を電圧制御発振器出力信号ｆｖとして得るものである。
【００２６】
位相比較器ＰＤ２は本発明第２の実施例の位相比較器である。補償器ＣＰは位相比較器出力Ｉｏを入力とし、電圧信号を出力して電圧制御発振器ＶＣＯに供給するものであり、ＰＬＬの閉ループ系を安定化させるとともに、電圧制御発振器出力信号ｆｖのスプリアスを抑制し、短いロックアップ時間を実現させる役割を持っているループフィルタである。電圧制御発振器ＶＣＯは入力信号に応じた周波数の電圧制御発振器出力信号ｆｖを出力するものである。コントローラＣＲ１は基準周波数信号ｆｒの１周期毎に位相比較器ＰＤ２に対してカウンタＣＴ１の分周数Ｎを与える働きをするものである。周波数設定値Ｘは、電圧制御発振器出力信号ｆｖとして基準周波数信号ｆｒの周波数の何倍の周波数の信号を発生させるかの指令値であり、その値は整数とは限らないものである。
【００２７】
基準周波数信号ｆｒは位相比較器ＰＤ２の第２の信号ｆ２として入力され、電圧制御発振器出力信号ｆｖは位相比較器ＰＤ２の第３の信号ｆ１として入力されるので、電圧制御発振器出力信号ｆｖの周波数は基準周波数信号ｆｒに分周数Ｎの平均値を乗じた値となる。また、コントローラＣＲ１は分周数Ｎを、その平均が周波数設定値Ｘに等しくなるように出力することにより、所望の周波数の電圧制御発振器出力信号ｆｖを得ることができる。
【００２８】
周波数設定値Ｘが整数でない場合、電圧制御発振器出力信号ｆｖに含まれるスプリアスをなるべく抑制するように、分周数Ｎを時系列信号として扱った場合の直流成分を除く低周波成分がなるべく少なくなるように分周数Ｎの時系列を設定するわけであるが、位相比較器ＰＤ２の線形性が良くないと所望のスプリアス抑制特性が得られない。位相比較器ＰＤ２として本発明第２の実施例のものを用いることにより、位相比較器の高い線形性を確保し、所望のスプリアス抑制特性を得ることができる。分周数Ｎの時系列の設定の方法としては、Δ−Σ技術を用いた量子化ノイズの周波数シェーピングの方法が知られている。
【００２９】○第４の実施例
図７は本発明の第４の実施例におけるＰＬＬ装置のブロック図である。基準周波数信号ｆｒの周波数に対して外部から与えられた値を乗じた周波数の信号を電圧制御発振器出力信号ｆｖとして得るものである。
【００３０】
位相比較器ＰＤ２は本発明第２の実施例の位相比較器である。補償器ＣＰは位相比較器出力Ｉｏを入力とし、電圧信号を出力して電圧制御発振器ＶＣＯに供給するものであり、ＰＬＬの閉ループ系を安定化させるとともに、電圧制御発振器出力信号ｆｖのスプリアスを抑制し、短いロックアップ時間を実現させる役割を持っているループフィルタである。電圧制御発振器ＶＣＯは入力信号に応じた周波数の電圧制御発振器出力信号ｆｖを出力するものである。コントローラＣＲ２はカウンタＣＴ２の１周期毎にカウンタＣＴ２の分周数Ｙを与える働きをするものである。周波数設定値Ｘは、電圧制御発振器出力信号ｆｖとして基準周波数信号ｆｒの周波数の何倍の周波数の信号を発生させるかの指令値であり、その値は整数とは限らないものである。
【００３１】
基準周波数信号ｆｒは位相比較器ＰＤ２の第３の信号ｆ１として入力され、電圧制御発振器出力信号ｆｖはカウンタＣＴ２によってＹ分周されてから位相比較器ＰＤ２の第２の信号ｆ２として入力される。したがって、位相比較器ＰＤ２の内部において、基準周波数信号ｆｒをＮ分周した信号と電圧制御発振器出力信号ｆｖをＹ分周された信号の位相が比較されることになるので、分周数Ｎが一定のとき、電圧制御発振器出力信号ｆｖの周波数は基準周波数信号ｆｒに分周数Ｙの平均値を乗じ分周数Ｎで割った値となる。また、コントローラＣＲ２は分周数Ｙを、その平均が周波数設定値Ｘに等しくなるように出力することにより、所望の周波数の電圧制御発振器出力信号ｆｖを得ることができる。
【００３２】
周波数設定値Ｘが整数でない場合、電圧制御発振器出力信号ｆｖに含まれるスプリアスをなるべく抑制するように、分周数Ｙを時系列信号として扱った場合の直流成分を除く低周波成分がなるべく少なくなるように分周数Ｙの時系列を設定するわけであるが、位相比較器ＰＤ２の線形性が良くないと所望のスプリアス抑制特性が得られない。位相比較器ＰＤ２として本発明第２の実施例のものを用いることにより、位相比較器の高い線形性を確保し、所望のスプリアス抑制特性を得ることができる。
【００３３】○第５の実施例
本発明第５の実施例は、モジュロの値を２とするＰＬＬによる信号発生装置である。基準周波数信号ｆｒの周波数に対して、２を分母とする分数倍の周波数の信号を発生させるものである。図８は本発明第５の実施例において用いられる位相比較器ＰＤ１のブロック図である。図９は本発明第５の実施例におけるＰＬＬ装置のブロック図である。
【００３４】
図８に示す位相比較器ＰＤ１は、カウンタＣＴ１の分周数Ｎと整数Ａ，Ｂの値を外部から逐次設定できるようになっている。この位相比較器は、信号９１の立ち上がりエッヂから信号９３の立ち上がりエッヂの間に信号ｆ２が立ち上がると、信号９１の立ち上がりエッヂから信号ｆ２が立ち上がりエッヂまでの間は出力Ｉｏとして電流Ｉ１が流れ、信号ｆ２の立ち上がりエッヂから信号９３の立ち上がりエッヂまでの間は出力Ｉｏとして電流Ｉ２が流れる。本発明第５の実施例においては、電流Ｉ１と電流Ｉ２の値が等しくなるようにする。すると、整数Ａの値を１増やすか整数Ｂの値を１減ずると、その前の状態に対して、出力Ｉｏの１周期にわたる平均がゼロとなる第３の信号ｆ１の位相がちょうど半周期早まり、逆に整数Ａの値を１減ずるか整数Ｂの値を１増やすと、出力Ｉｏの１周期にわたる平均がゼロとなる第３の信号ｆ１の位相がちょうど半周期遅くなる。ただし、整数Ａや整数Ｂの値を変化させたときの信号９１や信号９３のタイミングの相対的変化に対する精度が必要とされるので、信号９１や信号９３は第３の信号ｆ１により同期を取っておくことが望ましい。
【００３５】
図９において、周波数設定値Ｘは２を分母とする分数である。位相比較器ＰＤ１は、第２の信号ｆ２として基準周波数信号ｆｒを入力し、第３の信号ｆ１として電圧制御発振器出力信号ｆｖを入力する。コントローラＣＲ３は、周波数設定値Ｘを入力とし、基準周波数信号ｆｒの１周期ごとにカウンタＣＴ１の分周数Ｎと整数Ａ，Ｂを位相比較器ＰＤ１に供するものである。位相比較器ＰＤ１の内部において、電圧制御発振器出力信号ｆｖをＮ分周した信号と基準周波数信号ｆｒの位相が比較されるので、電圧制御発振器出力信号ｆｖの周波数は基準周波数信号ｆｒの周波数にカウンタＣＴ１の分周数Ｎの平均値を乗じた値となる。
【００３６】
周波数設定値Ｘが１／２の倍数であるが整数ではないとき、カウンタＣＴ１の分周数Ｎは１サイクルごとに１の増減を繰り返すことになる。このとき、整数Ａ，Ｂの値が一定であると、位相比較器出力Ｉｏは１サイクルごとに増減を繰り返すことになってしまい、電圧制御発振器出力信号ｆｖにスプリアスを多く含ませる原因になるし、それを阻止しようとすると補償器ＣＰのカットオフ周波数を低くする必要が生じ、ＰＬＬのロックアップ時間の悪化をもたらしてしまう。そこで、カウンタＣＴ１の分周数Ｎがその平均値よりも大きい値をとるときは、そうでないときに比べて整数Ａの値を１増やすか整数Ｂの値を１減ずるかを行うことにより、毎周期における位相比較器出力Ｉｏの平均値を一定なものにすることができ、電圧制御発振器出力信号ｆｖのスプリアスを抑制することができる。
【００３７】
本発明の第５の実施例においては、整数Ａ，Ｂの値を変化させることによって得られる位相のオフセットの精度は、定電流源Ｓ１，Ｓ２の出力電流Ｉ１，Ｉ２の相対比によって決まるので、Ｉ１およびＩ２の値を精度良くそろえることにより、高いスプリアス抑制効果を得ることができる。
【００３８】
本発明第５の実施例においては、周波数設定値Ｘは２を分母とする分数であったが、２を分母とする分数でなくともよく、他の数を分母とするものであってもよい。そのときもカウンタＣＴ１の分周数Ｎの平均値が周波数設定値Ｘに等しくするわけであるが、整数Ａ，Ｂの値を適当に変化させることによって、毎周期ごとの位相比較器出力Ｉｏの直流成分を除く低周波成分を抑制することができる。その結果、補償器ＣＰのカットオフ周波数を上げることができる。
【００３９】○第６の実施例
本発明第６の実施例は、モジュロの値を８とするＰＬＬによる信号発生装置である。基準周波数信号ｆｒの周波数に対して、分母を８とする分数倍の周波数の信号を発生させるものである。図１１は本発明第６の実施例におけるＰＬＬ装置のブロック図である。図９に示すものに比べて調整器ＡＤによる電流Ｉ２を補正する手段が付加されている点が異なる。図１１における位相比較器ＰＤ１のブロック図は、図８に示す通りであり本発明第５の実施例のものと同じであるが、電流Ｉ１と電流Ｉ２の比が異なる点と電流Ｉ２を外部から補正することができる点が異なる。
【００４０】
本発明第６の実施例における電流Ｉ１とＩ２の比は５対−３である。整数Ａ，Ｂの値を適当に設定することにより位相比較器ＰＤ１に位相のオフセットを持たせるわけであるが、モジュロ８の分数ＰＬＬ動作を実現させるためには電圧制御発振器出力信号ｆｖの周期に対して１／８間隔で位相のオフセットを持たせる必要がある。図１０は、そのような位相のオフセットを持たせる整数Ａ，Ｂの組み合わせの例である。図１０において、「Ａの変化幅」とあるのは、整数Ａの値について、その基準値があり、Ａの値のその基準値からの変化幅であることを意味している。「Ｂの変化幅」についても同様である。
【００４１】
位相比較器ＰＤ１における位相のオフセットの精度は、位相比較器ＰＤ１の内部の回路における遅延時間には依存せず、電流Ｉ１とＩ２の比の精度によって決まる。この電流Ｉ１とＩ２の比を十分な精度でもって設定できる場合は問題ないが、そうでない場合は何らかの方法により電流Ｉ１とＩ２の比の誤差を検出し、その誤差信号をもとに電流Ｉ１とＩ２の比を補正する方法が有効である。
【００４２】
本発明第６の実施例においては、位相比較器出力Ｉｏを解析することにより電流Ｉ１とＩ２の比の誤差を検出している。いま、周波数設定値Ｘが整数でない場合を考える。このとき、図１０に示す表のうちのいくつかの項番に対する整数Ａ，Ｂの組み合わせを繰り返し設定される。ただし、どの周波数設定値Ｘに対しても、項番１の整数Ａ，Ｂの組み合わせを含むように繰り返しが設定されるものとする。このとき、電流Ｉ１とＩ２の比に誤差が含まれている場合、各周期に対する位相比較器出力Ｉｏの１周期における積分値は、図１０に示す表の内積パターンに比例した摂動を持つ。また、内積パターン自身の平均値は０となるので、位相比較器出力Ｉｏと内積パターンとの内積を８の整数倍の周期にわたって若しくは十分に長い時間にわたって取ることにより、電流Ｉ１とＩ２の比の誤差に比例した信号を得ることができる。しかし、現実問題としては、位相比較器出力Ｉｏをそのまま誤差検出に用いることはできないことが多い。図１１にブロック図を示す本発明の第６の実施例においては、位相比較器出力Ｉｏは電流信号であり、補償器ＣＰは抵抗とコンデンサによるパッシブ回路であるものとし、補償器ＣＰの入力電圧を電流Ｉ１とＩ２の比の誤差を検出するための信号として用い、調整器ＡＤにより、補償器ＣＰの入力電圧と内積パターンとの内積を積分していくことにより電流Ｉ２の補正を行うための信号を得ている。補償器ＣＰには通常積分特性を含ませているが、ＰＬＬの安定化のためにゼロ点も設定するので、この電流Ｉ１とＩ２の比の誤差を補償する閉ループも安定にすることができる。
【００４３】
周波数設定値Ｘが整数であるとき、周波数設定値Ｘが整数でありつづける場合においては電流Ｉ１とＩ２の比に誤差が含まれていても問題ないが、後で周波数設定値Ｘが非整数となりえる場合においては、電流Ｉ１とＩ２の比の誤差を常に検出して補正をしておくことが望ましい。しかし、整数Ａ，Ｂの値が変化しないと電流Ｉ１とＩ２の比の誤差を検出することができない。そこで、周波数設定値Ｘが整数である場合には、図１０に示す表の項番８と項番９を交互に繰り返すことにより、整数Ａ，Ｂの値に変化をもたらし、電流Ｉ１とＩ２の比の誤差の補正を可能にしている。
【００４４】
本発明第６の実施例においては、整数Ａ，Ｂのパターンとして図１０に示す表のものを用いていたが、整数Ａ，Ｂのパターンは図１０に示す表のものに限るものではない。
【００４５】
本発明第６の実施例においては、電流Ｉ１とＩ２の比の誤差の補正をオンラインにより常時行っていたが、電源がオンになったときにオフライン動作により行ってもよいし、定期的に補正動作を行っても良い。また、位相比較器ＰＤ１を製造する際に、同様な方法を用いてトリミングにより補正を行ってもよい。また、電流Ｉ１とＩ２の比について必要とされる精度が得られている場合には、電流Ｉ１とＩ２の比の誤差の補正を行わなくてもよい。
【００４６】
本発明第６の実施例においては、電流Ｉ１とＩ２の比を５対−３としたが、Ｉ１とＩ２の最大公約数がＩ１−Ｉ２の値の１／８、またはその整数分の１であればよく、電流Ｉ１とＩ２の比は他の値でもよい。
【００４７】
本発明第６の実施例における電流Ｉ１とＩ２の比は５対−３としていたが、電流Ｉ１とＩ２の比を３対−５とした場合には、図１０に示す表における「Ａの変化幅」の値と「Ｂの変化幅」の値を入れ替えることにより、図１０に示す表における「位相オフセット」の値に対して、その符号を変えた位相オフセットを実現することができる。
【００４８】○第７の実施例
本発明第７の実施例は、モジュロの値を１６とするＰＬＬによる信号発生装置である。基準周波数信号ｆｒの周波数に対して、分母を１６とする分数倍の周波数の信号を発生させるものである。本発明第７の実施例におけるＰＬＬ装置のブロック図は図９に示すものと同じである。図９における位相比較器ＰＤ１のブロック図は、図８に示す通りであり本発明第５の実施例のものと同じであるが、電流Ｉ１と電流Ｉ２の比が異なる点が異なる。
【００４９】
本発明第７の実施例における電流Ｉ１とＩ２の比は９対−７である。整数Ａ，Ｂの値を適当に設定することにより位相比較器ＰＤ１に位相のオフセットを持たせるわけであるが、モジュロ１６の分数ＰＬＬ動作を実現させるためには電圧制御発振器出力信号ｆｖの周期に対して１／１６間隔で位相のオフセットを持たせる必要がある。図１２は、そのような位相のオフセットを持たせる整数Ａ，Ｂの組み合わせの例である。図１２において、「Ａの変化幅」とあるのは、整数Ａの値について、その基準値があり、Ａの値のその基準値からの変化幅であることを意味している。「Ｂの変化幅」についても同様である。
【００５０】
位相比較器ＰＤ１における位相のオフセットの精度は、位相比較器ＰＤ１の内部の回路における遅延時間には依存せず、電流Ｉ１とＩ２の比の精度によって決まる。この電流Ｉ１とＩ２の比を十分な精度でもって設定できる場合は問題ないが、そうでない場合は何らかの方法により電流Ｉ１とＩ２の比の誤差を検出し、その誤差信号をもとに電流Ｉ１とＩ２の比を補正する方法が有効である。本発明第７の実施例においては、電流Ｉ１とＩ２の比を補正する手段を持たせていない。
【００５１】
本発明第７の実施例においては、整数Ａ，Ｂのパターンとして図１２に示す表のものを用いていたが、整数Ａ，Ｂのパターンは図１２に示す表のものに限るものではない。
【００５２】
本発明第７の実施例においては、電流Ｉ１とＩ２の比の誤差の補正を行う手段を有していなかったが、本発明第６の実施例のように電流Ｉ１とＩ２の比の誤差の補正を行う手段を持たせてもよい。
【００５３】
本発明第７の実施例においては、電流Ｉ１とＩ２の比を９対−７としたが、Ｉ１とＩ２の最大公約数がＩ１−Ｉ２の値の１／１６、またはその整数分の１であればよく、電流Ｉ１とＩ２の比は他の値でもよい。
【００５４】
本発明第７の実施例における電流Ｉ１とＩ２の比は９対−７としていたが、電流Ｉ１とＩ２の比を７対−９とした場合には、図１２に示す表における「Ａの変化幅」の値と「Ｂの変化幅」の値を入れ替えることにより、図１２に示す表における「位相オフセット」の値に対して、その符号を変えた位相オフセットを実現することができる。
【００５５】
本発明第７の実施例におけるＰＬＬでは、モジュロの値が１６であったが、２以上の任意の整数Ｍに対して、電流Ｉ１とＩ２の比をＩ１とＩ２の最大公約数がＩ１−Ｉ２の値の１／Ｍとなるように設定することにより、モジュロの値をＭとするＰＬＬを構成することができる。
【００５６】○第８の実施例
本発明第８の実施例は、モジュロの値を１６とするＰＬＬによる信号発生装置である。基準周波数信号ｆｒをＮ分周した信号の周波数に対して、分母を１６とする分数倍の周波数の信号を発生させるものである。本発明第８の実施例におけるＰＬＬ装置のブロック図を図１４に示す。図１４における位相比較器ＰＤ１１のブロック図を図１３に示す。
【００５７】
位相比較器ＰＤ１１の動作は次のようになる。カウンタＣＴ１の計数値が０になってからカウンタＣＴ２の計数値がＡとなったとき、カウンタＣＴ１の計数値が０になってからカウンタＣＴ２の計数値がＡとなるまでの間スイッチＱ１が閉じられ、位相比較器出力Ｉｏに電流Ｉ１が重畳される。また、カウンタＣＴ２の計数値がＹ−ＢになってからカウンタＣＴ１の計数値がＥとなったとき、カウンタＣＴ２の計数値がＹ−ＢになってからカウンタＣＴ１の計数値がＥとなるまでの間スイッチＱ２が閉じられ、位相比較器出力Ｉｏに電流Ｉ２が重畳される。ＰＬＬの動作は、この点と電流Ｉ２の構成手段を有していない点を除いて、本発明第７の実施例とほぼ同じである。電流Ｉ１とＩ２の比や整数Ａ，Ｂの変化と位相オフセットの関係も本発明第７の実施例と同じである。
【００５８】
本発明第７の実施例に対する本発明第８の実施例の優位点は、位相比較器出力Ｉｏに電流Ｉ１が重畳される期間と電流Ｉ２が重畳される期間とで重なる期間を発生させることができるので、位相比較器出力Ｉｏの信号の実効値を抑えることができ、電圧制御発振器出力信号ｆｖのスプリアスの抑制が容易であることである。ただし、本発明第８の実施例においては基準周波数信号ｆｒを分周した信号と電圧制御発振器出力信号ｆｖを分周した信号の双方に対して複数の位相の信号を発生させる必要がある。
【００５９】○第９の実施例
本発明第９の実施例は、モジュロの値を１６とするＰＬＬによる信号発生装置である。基準周波数信号ｆｒの周波数に対して、分母を１６とする分数倍の周波数の信号を発生させるものである。図１６は本発明第９の実施例におけるＰＬＬ装置のブロック図である。図１６における位相比較器ＰＤ３のブロック図を図１５に示す。本発明第６の実施例および本発明第７の実施例における位相比較器においては、チャージポンプを構成する定電流源が正側と負側あわせて二つであったのに対し、本発明第９の実施例では正側と負側あわせて三つ有しているところが大きく異なる。
【００６０】
本発明第９の実施例における電流Ｉ１とＩ２とＩ７の比は５対−７対４である。整数Ａ，Ｂ，Ｃの値を適当に設定することにより位相比較器ＰＤ３に位相のオフセットを持たせるわけであるが、モジュロ１６の分数ＰＬＬ動作を実現させるためには電圧制御発振器出力信号ｆｖの周期に対して１／１６間隔で位相のオフセットを持たせる必要がある。図１７は、そのような位相のオフセットを持たせる整数Ａ，Ｂ，Ｃの組み合わせの例である。図１７において、「Ａの変化幅」とあるのは、整数Ａの値について、その基準値があり、Ａの値のその基準値からの変化幅であることを意味している。「Ｂの変化幅」、「Ｃの変化幅」についても同様である。
【００６１】
位相比較器ＰＤ３における位相のオフセットの精度は、位相比較器ＰＤ３の内部の回路における遅延時間には依存せず、電流Ｉ１とＩ２とＩ７の比の精度によって決まる。この電流Ｉ１とＩ２とＩ７の比を十分な精度でもって設定できる場合は問題ないが、そうでない場合は何らかの方法により電流Ｉ１とＩ２とＩ７の比の誤差を検出し、その誤差信号をもとに電流Ｉ１とＩ２とＩ７の比を補正する方法が有効である。本発明第９の実施例においては、電流Ｉ１とＩ２とＩ７の比を補正する手段を持たせていない。
【００６２】
本発明第９の実施例における本発明第７の実施例に対する優位性は、整数Ａ，Ｂ，Ｃの変化幅を小さくできることである。その結果、１周期のうち位相比較器出力Ｉｏが出力される期間が短くすることができるので、電圧制御発振器出力信号ｆｖに含まれるスプリアスを低減させることが容易になる。
【００６３】
本発明第９の実施例においては、整数Ａ，Ｂ，Ｃのパターンとして図１７に示す表のものを用いていたが、整数Ａ，Ｂ，Ｃのパターンは図１７に示す表のものに限るものではない。
【００６４】
本発明第９の実施例においては、電流Ｉ１とＩ２とＩ７の比の誤差の補正を行う手段を有していなかったが、本発明第６の実施例のように電流Ｉ１とＩ２とＩ７の比の誤差の補正を行う手段を持たせてもよい。ただし、非整数ＰＬＬ動作を行ないながら補正を行なう場合においては、内積パターンを２種類用意し、それらを同時に用いる必要がある。また、非整数ＰＬＬ動作を行ないながら補正を行なう場合においては、同じ位相オフセットを実現する整数Ａ，Ｂ，Ｃの組を少なくとも三つ用意し、それらを順次切り換えて用いる必要がある。
【００６５】
本発明第９の実施例においては、電流Ｉ１とＩ２とＩ７の比を５対−７対４としたが、Ｉ１とＩ２とＩ７の最大公約数がＩ１−Ｉ２＋Ｉ７の値の１／１６、またはその整数分の１であればよく、電流Ｉ１とＩ２とＩ７の比は他の値でもよい。
【００６６】
本発明第９の実施例におけるＰＬＬでは、モジュロの値が１６であったが、２以上の任意の整数Ｍに対して、電流Ｉ１とＩ２とＩ７の比をＩ１とＩ２とＩ７の最大公約数がＩ１−Ｉ２＋Ｉ７の値の１／Ｍとなるように設定することにより、モジュロの値をＭとするＰＬＬを構成することができる。大きなＭの値の場合においては、チャージポンプを三つ用意していることで、本発明第７の実施例におけるチャージポンプ二つの場合に比べて、整数Ａ，Ｂ，Ｃの小さい変化幅で分数ＰＬＬ動作を実現することができる。
【００６７】
本発明第９の実施例においては、チャージポンプとして、正側に定電流源Ｓ１，Ｓ７の二つ、負側に定電流源Ｓ２の一つを用いているが、正側に一つ、負側に二つの定電流源を用いてもよい。
【００６８】○第１０の実施例
本発明第１０の実施例は、モジュロの値を１６とするＰＬＬによる信号発生装置である。基準周波数信号ｆｒをＮ分周した信号の周波数に対して、分母を１６とする分数倍の周波数の信号を発生させるものである。図１９は本発明第１０の実施例におけるＰＬＬ装置のブロック図である。図１９における位相比較器ＰＤ１２のブロック図を図１８に示す。
【００６９】
本発明第８の実施例が本発明第７の実施例に対して位相比較器に位相オフセットを持たせるための手段である定電流源Ｓ７やカウント値と比較する整数Ｃなどを追加したのと同様に、本発明第１０の実施例は本発明第９の実施例に対して位相オフセットを持たせるための手段である定電流源Ｓ７やカウント値と比較する整数Ｃなどを追加したものである。従って、本発明第１０の実施例における電流Ｉ１とＩ２とＩ７の比や所望の位相オフセットを与える整数Ａ，Ｂ，Ｃの値は本発明第９の実施例と同じである。
【００７０】
本発明第９の実施例に対する本発明第１０の実施例の優位点は、本発明第７の実施例に対する本発明第８の実施例の優位点と同様、位相比較器出力Ｉｏの信号の実効値を抑えることができ、電圧制御発振器出力信号ｆｖのスプリアスの抑制が容易であることである。ただし、本発明第１０の実施例においては基準周波数信号ｆｒを分周した信号と電圧制御発振器出力信号ｆｖを分周した信号の双方に対して複数の位相の信号を発生させる必要がある。
【００７１】○第１１の実施例
本発明第１１の実施例は、モジュロの値を８とするＰＬＬによる信号発生装置である。基準周波数信号ｆｒの周波数に対して、分母を８とする分数倍の周波数の信号を発生させるものである。図２１は本発明第１１の実施例におけるＰＬＬ装置のブロック図である。図２１における位相比較器ＰＤ４のブロック図を図２０に示す。本発明第９の実施例における位相比較器においては、チャージポンプを構成する定電流源が正側と負側あわせて三つであったのに対し、本発明第１１の実施例では正側と負側あわせて四つ有している。
【００７２】
本発明第１１の実施例における電流Ｉ１とＩ２とＩ７とＩ８の比は１対−１対２対−４である。すなわち、各電流の絶対値は２のべき乗として並んでおり、最小のもののみが二つある。整数Ａ，Ｂ，Ｃ，Ｄの値を適当に設定することにより位相比較器ＰＤ３に位相のオフセットを持たせるわけであるが、モジュロ８の分数ＰＬＬ動作を実現させるためには電圧制御発振器出力信号ｆｖの周期に対して１／８間隔で位相のオフセットを持たせる必要がある。図２２は、そのような位相のオフセットを持たせる整数Ａ，Ｂ，Ｃ，Ｄの組み合わせの例である。図２２において、「Ａの変化幅」とあるのは、整数Ａの値について、その基準値があり、Ａの値のその基準値からの変化幅であることを意味している。「Ｂの変化幅」、「Ｃの変化幅」、「Ｄの変化幅」についても同様である。
【００７３】
位相比較器ＰＤ４における位相のオフセットの精度は、位相比較器ＰＤ４の内部の回路における遅延時間には依存せず、電流Ｉ１とＩ２とＩ７とＩ８の比の精度によって決まる。この電流Ｉ１とＩ２とＩ７とＩ８の比を十分な精度でもって設定できる場合は問題ないが、そうでない場合は何らかの方法により電流Ｉ１とＩ２とＩ７とＩ８の比の誤差を検出し、その誤差信号をもとに電流Ｉ１とＩ２とＩ７とＩ８の比を補正する方法が有効である。本発明第９の実施例においては、電流Ｉ１とＩ２とＩ７とＩ８の比を補正する手段を持たせていない。
【００７４】
本発明第１１の実施例における本発明第９の実施例に対する優位性の一つは、２のべき乗をモジュロとする分数ＰＬＬへの拡張が容易な点である。このことは、出力電流のための各定電流源における電流の絶対値を２のべき乗としてならべ、最小のもののみ二つ用意していることによる。本発明第１１の実施例においては出力電流のための定電流源を四つ用いて８をモジュロとする分数ＰＬＬを実現しているが、定電流源の数を五つにすることにより、１６をモジュロとすることができ、さらに定電流源の数を六つにすることにより、３２をモジュロとすることができる。このように、定電流源の数の数を増やすことによりモジュロの値を大きくしていくことができる。このアプローチの利点として、そのときの各位相オフセットを実現する整数Ａ，Ｂ，Ｃ，Ｄなどの組み合わせについても規則的に算出することができることが挙げられる。また、整数Ａ，Ｂ，Ｃ，Ｄなどの変化幅は最大でも１になる。その結果、１周期のうち位相比較器出力Ｉｏが出力される期間を短くできるので、電圧制御発振器出力信号ｆｖに含まれるスプリアスを低減させることが容易になる。
【００７５】
本発明第１１の実施例においては、整数Ａ，Ｂ，Ｃ，Ｄのパターンとして図２２に示す表のものを用いていたが、整数Ａ，Ｂ，Ｃ，Ｄのパターンは図２２に示す表のものに限るものではない。また、本発明第１１の実施例においては、電流Ｉ１とＩ２とＩ７とＩ８の比は１対−１対２対−４であるが、それぞれの電流の絶対値が順不同にて１対１対２対４であれば同じように８をモジュロとする分数ＰＬＬを構成することができる。さらに、電流Ｉ１とＩ２とＩ７とＩ８の比は任意の値であってもよい。これらの電流の比を適切に設定することにより、大きい数をモジュロとする分数ＰＬＬを実現することができる。
【００７６】
本発明第１１の実施例においては、電流Ｉ１とＩ２とＩ７とＩ８の比の誤差の補正を行う手段を有していなかったが、本発明第６の実施例のように電流Ｉ１とＩ２とＩ７とＩ８の比の誤差の補正を行う手段を持たせてもよい。
本発明第１１の実施例においては、チャージポンプとして、正側に定電流源Ｓ１，Ｓ７の二つ、負側に定電流源Ｓ２，Ｓ８の二つを用いているが、正側に一つ、負側に三つの定電流源を用いてもよいし、正側に三つ、負側に一つの定電流源を用いてもよい。
【００７７】○第１２の実施例
本発明第１２の実施例は、Ｍの値を自然数としたとき、モジュロの値をＭとする分数ＰＬＬによる信号発生装置である。基準周波数信号ｆｒの周波数に対して、分母をＭとする分数倍の周波数の信号を発生させるものである。図２４は本発明第１２の実施例におけるＰＬＬ装置のブロック図である。図２４における位相比較器ＰＤ５のブロック図を図２３に示す。本発明第１２の実施例における位相比較器においては、チャージポンプを構成する定電流源の正側と負側の組み合わせをＭ組持っており、それらの電流の値はすべて等しいものである。位相比較器ＰＤ５は複数の位相比較器を並列に接続することにより実現できるが、カウンタＣＴ１の部分など共通している部分が多いため、共通部分を一つにまとめている。
【００７８】
位相比較器ＰＤ５におけるカウンタＣＴ１においては、カウント値が０、１、Ｂ、Ｂ＋１に等しいことを示す信号が出力されるが、スイッチＱＰ１，ＱＮ１からスイッチＱＰＭ，ＱＮＭは、それぞれ、カウンタＣＴ１のカウント値が０である信号とＢである信号、第２の信号ｆ２によって生成されるタイミング、またはカウンタＣＴ１のカウント値が１である信号とＢ＋１である信号、第２の信号ｆ２によって生成されるタイミングのどちらかに従ってオン・オフの動作を行なう。そのどちらのタイミングによって動作を行なうかは、切り換え信号ＳＷ１からＳＷＭにより切り換えられるようになっている。前者のタイミングにおいては、後者のタイミングに対して、正側の定電流源に対するスイッチがオンとなっている期間が第３の信号ｆ１の１クロック分だけ長く、負側の定電流源に対するスイッチがオンとなっている期間が第３の信号ｆ１の１クロック分だけ短い。各定電流源の電流は等しいので、Ｍ組の定電流源の内、Ｌ組の定電流源についてカウンタＣＴ１のカウント値が１である信号とＢ＋１である信号に基づいてオン・オフされ、残りの（Ｍ−Ｌ）組の定電流源についてカウンタＣＴ１のカウント値が０である信号とＢである信号に基づいてオン・オフされると、位相比較器ＰＤ５は第３の信号ｆ１の周期に対してＬ／Ｍ倍の時間の位相オフセットを持つことになる。
【００７９】
この位相比較器ＰＤ５の位相オフセットの値は、切り換え信号ＳＷ１からＳＷＭによって変更することができるので、図２４におけるコントローラＣＲ６が毎周期、カウンタＣＴ１の分周数Ｎの値と切り換え信号ＳＷ１からＳＷＭの値を適当に出力することにより、モジュロの値をＭとする分数ＰＬＬを実現することができる。
【００８０】
本発明第１２の実施例における一つの利点は、定電流源ＳＰ１からＳＰＭの電流値と定電流源ＳＮ１からＳＮＭの電流値をそれぞれ等しくすることができる点である。各定電流源の電流の値を等しくすることにより、各定電流源の電流の値に重みを付けた場合に比べて、電流の相対精度を上げることができる。また、本発明の第１２の実施例における一つの利点は、正側の定電流源の電流の値と負側の定電流源の値を必ずしも揃えなくてもよいという点である。従って、各定電流源の回路を、ＦＥＴ一つにより実現することも可能である。
【００８１】
本発明第１２の実施例においては、定電流源ＳＰ１からＳＰＭの電流値と定電流源ＳＮ１からＳＮＭの電流値をそれぞれ等しくしていたが、重み付けを行なってもよい。重み付けを行なうことにより、少ない数の定電流源を用いて大きなモジュロの値の分数ＰＬＬを実現することができる。この場合においても、正側の定電流源の電流の値と負側の定電流源の値は整合をとる必要はない。また、各定電流源の電流の比は整数比とすることになるので、各定電流源は、いくつかのＦＥＴまたはチャネル幅の異なる一つのＦＥＴにより構成することが可能となる。
【００８２】
本発明第１２の実施例においては、スイッチＱＰ１，ＱＮ１からスイッチＱＰＭ，ＱＮＭをオン・オフするタイミングを、カウンタＣＴ１のカウント値が０である信号とＢである信号、第２の信号ｆ２によって生成されるタイミング、および、カウンタＣＴ１のカウント値が１である信号とＢ＋１である信号、第２の信号ｆ２によって生成されるタイミングの２種類のものを切り換えていたが、カウンタＣＴ１のカウント値が２である信号とＢ＋２である信号、第２の信号ｆ２によって生成されるタイミングなどを加えるなどして、さらに多くのタイミングを用意して切り換えるようにしてもよい。タイミングの数を増やすことにより、少ない数の定電流源を用いて大きな数をモジュロとする分数ＰＬＬを実現することができる。
【００８３】○第１３の実施例
本発明第１３の実施例は、Ｍの値を自然数としたとき、モジュロの値を２Ｍとする分数ＰＬＬによる信号発生装置である。基準周波数信号ｆｒの周波数に対して、分母を２Ｍとする分数倍の周波数の信号を発生させるものである。図２６は本発明第１３の実施例におけるＰＬＬ装置のブロック図である。図２６における位相比較器ＰＤ６のブロック図を図２５に示す。本発明第１３の実施例における位相比較器においては、チャージポンプを構成する定電流源を正側と負側合わせて２Ｍ個持っており、それらの電流の絶対値はすべて等しいものである。位相比較器ＰＤ６は複数の位相比較器を並列に接続することにより実現できるが、カウンタＣＴ１の部分など共通している部分が多いため、共通部分を一つにまとめている。
【００８４】
位相比較器ＰＤ６におけるカウンタＣＴ１においては、カウント値が０、１、Ｂ、Ｂ＋１に等しいことを示す信号が出力されるが、スイッチＱＰ１，ＱＮ１からスイッチＱＰＭ，ＱＮＭは、それぞれ、カウンタＣＴ１のカウント値が０である信号とＢである信号、第２の信号ｆ２によって生成されるタイミング、またはカウンタＣＴ１のカウント値が１である信号とＢ＋１である信号、第２の信号ｆ２によって生成されるタイミングのどちらかに従ってオン・オフの動作を行なう。そのどちらのタイミングによって動作を行なうかは、切り換え信号ＳＷＰ１からＳＷＰＭおよびＳＷＮ１からＳＷＮＭにより切り換えられるようになっている。前者のタイミングにおいては、後者のタイミングに対して、正側の定電流源に対するスイッチがオンとなっている期間が第３の信号ｆ１の１クロック分だけ長く、負側の定電流源に対するスイッチがオンとなっている期間が第３の信号ｆ１の１クロック分だけ短い。各定電流源の電流は等しいので、２Ｍ個の定電流源の内、Ｌ個の定電流源についてカウンタＣＴ１のカウント値が１である信号とＢ＋１である信号に基づいてオン・オフされ、残りの（２Ｍ−Ｌ）個の定電流源についてカウンタＣＴ１のカウント値が０である信号とＢである信号に基づいてオン・オフされると、位相比較器ＰＤ６は第３の信号ｆ１の周期に対してＬ／（２Ｍ）倍の時間の位相オフセットを持つことになる。
【００８５】
この位相比較器ＰＤ６の位相オフセットの値は、切り換え信号ＳＷＰ１からＳＷＰＭおよびＳＷＮ１からＳＷＮＭによって変更することができるので、図２６におけるコントローラＣＲ７が毎周期、カウンタＣＴ１の分周数Ｎの値と切り換え信号ＳＷＰ１からＳＷＰＭおよびＳＷＮ１からＳＷＮＭの値を適当に出力することにより、モジュロの値を２Ｍとする分数ＰＬＬを実現することができる。
【００８６】
本発明第１３の実施例における一つの利点は、定電流源ＳＰ１からＳＰＭの電流値と定電流源ＳＮ１からＳＮＭの電流値をすべて等しくすることができる点である。各定電流源の電流の値を等しくすることにより、各定電流源の電流の値に重みを付けた場合に比べて、電流の相対精度を上げることができる。また、本発明第１２の実施例に対する本発明第１３の実施例の利点として、同じ数の定電流源を用いてモジュロの数を２倍にすることができる点がある。しかし、本発明第１３の実施例においては、正側の定電流源の電流と負側の定電流源の電流の絶対値を等しくしなければならない。
【００８７】
本発明第１３の実施例においては、定電流源ＳＰ１からＳＰＭの電流値と定電流源ＳＮ１からＳＮＭの電流値をそれぞれ等しくしていたが、重み付けを行なってもよい。重み付けを行なうことにより、少ない数の定電流源を用いて大きなモジュロの値の分数ＰＬＬを実現することができる。この場合においても、正側の定電流源の電流の値と負側の定電流源の値は精度良く整合をとる必要がある。
【００８８】
本発明第１３の実施例においては、スイッチＱＰ１，ＱＮ１からスイッチＱＰＭ，ＱＮＭをオン・オフするタイミングを、カウンタＣＴ１のカウント値が０である信号とＢである信号、第２の信号ｆ２によって生成されるタイミング、および、カウンタＣＴ１のカウント値が１である信号とＢ＋１である信号、第２の信号ｆ２によって生成されるタイミングの２種類のものを切り換えていたが、カウンタＣＴ１のカウント値が２である信号とＢ＋２である信号、第２の信号ｆ２によって生成されるタイミングなどを加えるなどして、さらに多くのタイミングを用意して切り換えるようにしてもよい。タイミングの数を増やすことにより、少ない数の定電流源を用いて大きな数をモジュロとする分数ＰＬＬを実現することができる。
【００８９】○第１４の実施例
本発明第１４の実施例は、Ｍの値を自然数としたとき、モジュロの値をＭとする分数ＰＬＬによる信号発生装置である。基準周波数信号ｆｒの周波数に対して、分母をＭとする分数倍の周波数の信号を発生させるものである。図２８は本発明第１４の実施例におけるＰＬＬ装置のブロック図である。図２８における位相比較器ＰＤ７のブロック図を図２７に示す。本発明第１４の実施例における位相比較器においては、チャージポンプを構成する定電流源の正側と負側の組み合わせをＭ組持っており、それらの電流の値はすべて等しいものである。位相比較器ＰＤ７は複数の位相比較器を並列に接続することにより実現できるが、カウンタＣＴ１の部分など共通している部分が多いため、共通部分を一つにまとめている。
【００９０】
カウンタＣＴ２は、電圧制御発振器出力信号ｆｖをＹ分周するが、そのカウント値が０に等しい信号と１に等しい信号をそれぞれ信号ｆ２，ｆ３として出力し、位相比較器ＰＤ７に入力する。位相比較器ＰＤ７におけるカウンタＣＴ１は基準周波数信号ｆｒをＮ分周するが、そのカウント値が０、１、Ｂ、Ｂ＋１に等しいことを示す信号が出力される。スイッチＱＰ１，ＱＮ１からスイッチＱＰＭ，ＱＮＭは、それぞれ、カウンタＣＴ１のカウント値が０である信号とＢである信号、カウンタＣＴ２のカウント値が０である信号によって生成されるタイミング、またはカウンタＣＴ１のカウント値が０である信号とＢである信号、カウンタＣＴ２のカウント値が１である信号によって生成されるタイミングのどちらかに従ってオン・オフの動作を行なう。そのどちらのタイミングによって動作を行なうかは、切り換え信号ＳＷ１からＳＷＭにより切り換えられるようになっている。　前者のタイミングにおいては、後者のタイミングに対して、正側の定電流源に対するスイッチがオンとなっている期間が電圧制御発振器出力信号ｆｖの１クロック分だけ長く、負側の定電流源に対するスイッチがオンとなっている期間が電圧制御発振器出力信号ｆｖの１クロック分だけ短い。各定電流源の電流は等しいので、Ｍ組の定電流源の内、Ｌ組の定電流源についてカウンタＣＴ１のカウント値が１である信号とＢ＋１である信号に基づいてオン・オフされ、残りの（Ｍ−Ｌ）組の定電流源についてカウンタＣＴ１のカウント値が０である信号とＢである信号に基づいてオン・オフされると、位相比較器ＰＤ７は電圧制御発振器出力信号ｆｖの周期に対してＬ／Ｍ倍の時間の位相オフセットを持つことになる。
【００９１】
この位相比較器ＰＤ７の位相オフセットの値は、切り換え信号ＳＷ１からＳＷＭによって変更することができるので、図２８におけるコントローラＣＲ８が毎周期、カウンタＣＴ２の分周数Ｙの値と切り換え信号ＳＷ１からＳＷＭの値を適当に出力することにより、モジュロの値をＭとする分数ＰＬＬを実現することができる。
【００９２】
本発明第１２の実施例に対する本発明第１４の実施例における利点は、高い周波数であることがある電圧制御発振器出力信号ｆｖを分周するカウンタＣＴ２の出力信号の数が２と少ないことである。本発明第１２の実施例においては、電圧制御発振器出力信号ｆｖはカウンタＣＴ１により分周を行なっているが、その出力信号の数は４であった。これらの信号のタイミングは相対精度が必要とされるので、カウンタから直接えられた信号に対して電圧制御発振器出力信号ｆｖなどにより同期を行なう必要がある。したがって、電圧制御発振器出力信号ｆｖを分周するカウンタの出力の数が少ないことは、回路規模を抑えることにもつながるし、低消費電流化ともなる。しかし、基準周波数信号ｆｒを分周しているので、基準周波数信号ｆｒの周波数が十分に高くない場合においては、位相比較を行なう周期が長くなってしまうこと、位相比較器出力Ｉｏが出力される期間が長くなってしまうことなどの考慮すべき点を持っている。
【００９３】
本発明第１４の実施例における一つの利点は、本発明第１２の実施例と同様、定電流源ＳＰ１からＳＰＭの電流値と定電流源ＳＮ１からＳＮＭの電流値をそれぞれ等しくすることができる点である。各定電流源の電流の値を等しくすることにより、各定電流源の電流の値に重みを付けた場合に比べて、電流の相対精度を上げることができる。また、本発明の第１４の実施例における一つの利点は、正側の定電流源の電流の値と負側の定電流源の値を必ずしも揃えなくてもよいという点である。従って、各定電流源の回路を、ＦＥＴ一つにより実現することも可能である。
【００９４】
本発明第１４の実施例においては、定電流源ＳＰ１からＳＰＭの電流値と定電流源ＳＮ１からＳＮＭの電流値をそれぞれ等しくしていたが、重み付けを行なってもよい。重み付けを行なうことにより、少ない数の定電流源を用いて大きなモジュロの値の分数ＰＬＬを実現することができる。
【００９５】
本発明第１４の実施例においては、スイッチＱＰ１，ＱＮ１からスイッチＱＰＭ，ＱＮＭをオン・オフするタイミングを、カウンタＣＴ１のカウント値が０である信号とＢである信号、カウンタＣＴ２のカウント値が０である信号によって生成されるタイミング、および、カウンタＣＴ１のカウント値が０である信号とＢである信号、カウンタＣＴ２のカウント値が１である信号によって生成されるタイミングの２種類のものを切り換えていたが、カウンタＣＴ１のカウント値が０である信号とＢである信号、カウンタＣＴ２のカウント値が２である信号によって生成されるタイミングなどを加えるなどして、さらに多くのタイミングを用意して切り換えるようにしてもよい。タイミングの数を増やすことにより、少ない数の定電流源を用いて大きな数をモジュロとする分数ＰＬＬを実現することができる。
【００９６】
本発明第１４の実施例においては、正側の定電流源に対するスイッチのオン・オフのタイミングと負側の定電流源に対するスイッチのオン・オフのタイミングをセットで切り換えていたが、本発明第１３の実施例のように、個別にタイミングを切り換えるようにしてもよい。そのようにすることにより、正側と負側の定電流源の電流に対する整合性を取る必要が発生するが、同じ数の定電流源でより大きい数をモジュロとする分数ＰＬＬを実現することができる。
【００９７】○第１５の実施例
本発明第１５の実施例は、基準周波数信号ｆｒの周波数に対して、整数とは限らない正の実数Ｘを乗じた周波数の信号を発生させるＰＬＬである。図３０は本発明第１５の実施例におけるＰＬＬのブロック図である。図３０における位相比較器ＰＤ８のブロック図を図２９に示す。本発明第１５の実施例における位相比較器においては、チャージポンプを構成する定電流源の電流の値を定電流源の電流設定値Ｉａ，Ｉｂによって位相比較器の外部から設定できるようになっている。位相比較器ＰＤ８は二つの位相比較器を並列に接続することにより実現できるが、カウンタＣＴ１の部分など共通している部分が多いため、共通部分を一つにまとめている。
【００９８】
位相比較器ＰＤ８におけるカウンタＣＴ１においては、カウント値が０、Ｐ、Ｂ、Ｂ＋Ｐに等しいことを示す信号がそれぞれ出力される。ただし、ＰはＮ−Ｂより小さい正の整数である。スイッチＱ１，Ｑ２はカウンタＣＴ１のカウント値が０である信号とＢである信号、第２の信号ｆ２によって生成されるタイミングに従ってオン・オフの動作を行なう。スイッチＱ７，Ｑ８はカウンタＣＴ１のカウント値がＰである信号とＢ＋Ｐである信号、第２の信号ｆ２によって生成されるタイミングに従ってオン・オフの動作を行なう。前者のタイミングにおいては、後者のタイミングに対して、正側の定電流源に対するスイッチがオンとなっている期間が第３の信号ｆ１のＰクロック分だけ長く、負側の定電流源に対するスイッチがオンとなっている期間が第３の信号ｆ１のＰクロック分だけ短い。定電流源Ｓ１，Ｓ２の電流設定値Ｉａおよび定電流源Ｓ７，Ｓ８の電流設定値Ｉｂを外部から変化させることができるので、電流設定値Ｉａ，Ｉｂの値により、位相比較器ＰＤ８に位相オフセットを持たせることができる。その位相オフセットの値は、第３の信号ｆ１の周期に対してＰ×Ｉｂ／（Ｉａ＋Ｉｂ）を乗じた時間となる。したがって、位相オフセットの分解能は、電流設定値Ｉａ，Ｉｂの分解能によって決まる。図３０におけるコントローラＣＲ９が毎周期、カウンタＣＴ１の分周数Ｎの値と電流設定値Ｉａ，Ｉｂを適当に出力することにより、非整数ＰＬＬを実現することができる。
【００９９】
本発明第１５の実施例における利点は、電流設定値Ｉａ，Ｉｂの設定分解能を高めることによって、電圧制御発振器出力信号ｆｖの周波数設定値の分解能を高くすることができることである。
【０１００】○第１６の実施例
本発明第１６の実施例は、基準周波数信号ｆｒの周波数に対して、整数とは限らない正の実数Ｘを乗じた周波数の信号を発生させるＰＬＬである。図３２は本発明第１６の実施例におけるＰＬＬのブロック図である。図３２における位相比較器ＰＤ９のブロック図を図３１に示す。本発明第１６の実施例における位相比較器においては、チャージポンプを構成する定電流源の電流の値を定電流源の電流設定値Ｉａ，Ｉｂによって位相比較器の外部から設定できるようになっている。位相比較器ＰＤ９は二つの位相比較器を並列に接続することにより実現できるが、カウンタＣＴ１の部分など共通している部分が多いため、共通部分を一つにまとめている。
【０１０１】
位相比較器ＰＤ９におけるカウンタＣＴ１においては、カウント値が０、Ｂに等しいことを示す信号がそれぞれ出力される。カウンタＣＴ２においては、カウント値が０、１に等しいことを示す信号がそれぞれ出力される。スイッチＱ１，Ｑ２はカウンタＣＴ１のカウント値が０である信号とＢである信号、カウンタＣＴ２のカウント値が０である信号によって生成されるタイミングに従ってオン・オフの動作を行なう。スイッチＱ７，Ｑ８はカウンタＣＴ１のカウント値が０である信号とＢである信号、カウンタＣＴ２のカウント値が１である信号によって生成されるタイミングに従ってオン・オフの動作を行なう。前者のタイミングにおいては、後者のタイミングに対して、正側の定電流源に対するスイッチがオンとなっている期間が第３の信号ｆ１の１クロック分だけ長く、負側の定電流源に対するスイッチがオンとなっている期間が第３の信号ｆ１の１クロック分だけ短い。定電流源Ｓ１，Ｓ２の電流設定値Ｉａおよび定電流源Ｓ７，Ｓ８の電流設定値Ｉｂを外部から変化させることができるので、電流設定値Ｉａ，Ｉｂの値により、位相比較器ＰＤ８に位相オフセットを持たせることができる。その位相オフセットの値は、第３の信号ｆ１の周期に対してＩｂ／（Ｉａ＋Ｉｂ）を乗じた時間となる。したがって、位相オフセットの分解能は、電流設定値Ｉａ，Ｉｂの分解能によって決まる。図３２におけるコントローラＣＲ１０が毎周期、カウンタＣＴ２の分周数Ｙの値と電流設定値Ｉａ，Ｉｂを適当に出力することにより、非整数ＰＬＬを実現することができる。
【０１０２】
本発明第１６の実施例における利点は、電流設定値Ｉａ，Ｉｂの設定分解能を高めることによって、電圧制御発振器出力信号ｆｖの周波数設定値の分解能を高くすることができることである。
【０１０３】
本発明第１５の実施例に対する本発明第１６の実施例における利点は、高い周波数であることがある電圧制御発振器出力信号ｆｖを分周するカウンタＣＴ２の出力信号の数が２と少ないことである。本発明第１５の実施例においては、電圧制御発振器出力信号ｆｖはカウンタＣＴ１により分周を行なっているが、その出力信号の数は４であった。これらの信号のタイミングは相対精度が必要とされるので、カウンタから直接えられた信号に対して電圧制御発振器出力信号ｆｖなどにより同期を行なう必要がある。したがって、電圧制御発振器出力信号ｆｖを分周するカウンタの出力の数が少ないことは、回路規模を抑えることにもつながるし、低消費電流化ともなる。しかし、基準周波数信号ｆｒを分周しているので、基準周波数信号ｆｒの周波数が十分に高くない場合においては、位相比較を行なう周期が長くなってしまうこと、位相比較器出力Ｉｏが出力される期間が長くなってしまうことなどの考慮すべき点を持っている。
【０１０４】
本発明第１６の実施例においては、カウンタＣＴ２において、そのカウント値が０である信号と１である信号を取り出していたが、それらのカウント値の差は１でなくてもよく、他の自然数であってもよい。
【０１０５】○第１７の実施例
本発明第１７の実施例は、基準周波数信号ｆｒの周波数に対して、整数とは限らない正の実数Ｘを乗じた周波数の信号を発生させるＰＬＬである。図３４は本発明第１７の実施例におけるＰＬＬのブロック図である。図３４における位相比較器ＰＤ１０のブロック図を図３３に示す。本発明第１７の実施例における位相比較器においては、チャージポンプを構成する定電流源Ｓ１，Ｓ２の電流の値を定電流源の電流設定値Ｉｃ，Ｉｄによって位相比較器の外部から設定できるようになっている。また、定電流源Ｓ３，Ｓ４は、位相が大きくずれた際に動作するものである。
【００１０６】
位相比較器ＰＤ１０におけるカウンタＣＴ１においては、カウント値が０、Ｐに等しいことを示す信号がそれぞれ出力される。ただし、Ｐは２以上の整数である。カウンタＣＴ１のカウント値が０になってからカウント値がＰになるまでの間に第２の信号ｆ２が立ち上がったとき、カウンタＣＴ１のカウント値が０になってから第２の信号ｆ２が立ち上がるまでの期間のみスイッチＱ２がオンになり、第２の信号ｆ２が立ち上がってからカウンタＣＴ１のカウント値がＰになるまでの期間のみスイッチＱ１がオンになる。したがって、位相比較器ＰＤ１０における位相オフセットは、第３の信号ｆ１の周期に対してＰ×Ｉｄ／（Ｉｃ＋Ｉｄ）を乗じた時間となる。すなわち、定電流源の電流設定値Ｉｃ，Ｉｄの比を適当に設定することにより所望の位相オフセットを持たせることができ、位相オフセットの分解能は、電流設定値Ｉｃ，Ｉｄの分解能によって決まる。図３４におけるコントローラＣＲ１１が毎周期、カウンタＣＴ１の分周数Ｎの値と電流設定値Ｉｃ，Ｉｄを適当に出力することにより、非整数ＰＬＬを実現することができる。
【００１０７】
本発明第１５の実施例に対する本発明第１７の実施例の利点は、電流の値を位相比較器の外部からの信号により設定しなければならない定電流源の数が少ないことである。しかし、本発明第１７の実施例においては、内部の回路における遅延時間の不揃いが位相オフセットの精度に影響を及ぼしてしまうので、遅延時間の不揃いが問題にならない場合に用いるか、そうでない場合には何らかの方法で遅延時間の不揃いを補償する手段を持たせるなどの考慮が必要になる。内部回路における遅延時間の不揃いを補償する手段としては、本発明第６の実施例の手法を用いて互いに位相オフセットの時間の差が第３の信号ｆ１の１周期と等しくなるような二組の定電流源の電流設定値Ｉｃ，Ｉｄを求め、１次補間により所望の位相オフセットに対する電流設定値Ｉｃ，Ｉｄを算出するなどの方法がある。
【００１０８】
【発明の効果】以上のように、本発明を用いることにより、ゼロクロス歪を持たない位相比較器を実現することができ、それを応用することによって位相比較器に位相オフセットを精度よく持たせることができ、分数ＰＬＬなどの非整数動作を行うＰＬＬを実現することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例における位相比較器のブロック図
【図２】本発明の第１の実施例における信号波形の例
【図３】本発明の第１の実施例における信号波形の例
【図４】本発明の第２の実施例における位相比較器のブロック図
【図５】本発明の第２の実施例における信号波形の例
【図６】本発明の第３の実施例におけるＰＬＬ装置のブロック図
【図７】本発明の第４の実施例におけるＰＬＬ装置のブロック図
【図８】本発明の第５の実施例における位相比較器のブロック図
【図９】本発明の第５の実施例におけるＰＬＬ装置のブロック図
【図１０】本発明の第６の実施例における位相オフセットの表
【図１１】本発明の第６の実施例におけるＰＬＬ装置のブロック図
【図１２】本発明の第７の実施例における位相オフセットの表
【図１３】本発明の第８の実施例における位相比較器のブロック図
【図１４】本発明の第８の実施例におけるＰＬＬ装置のブロック図
【図１５】本発明の第９の実施例における位相比較器のブロック図
【図１６】本発明の第９の実施例におけるＰＬＬ装置のブロック図
【図１７】本発明の第９の実施例における位相オフセットの表
【図１８】本発明の第１０の実施例における位相比較器のブロック図
【図１９】本発明の第１０の実施例におけるＰＬＬ装置のブロック図
【図２０】本発明の第１１の実施例における位相比較器のブロック図
【図２１】本発明の第１１の実施例におけるＰＬＬ装置のブロック図
【図２２】本発明の第１１の実施例における位相オフセットの表
【図２３】本発明の第１２の実施例における位相比較器のブロック図
【図２４】本発明の第１２の実施例におけるＰＬＬ装置のブロック図
【図２５】本発明の第１３の実施例における位相比較器のブロック図
【図２６】本発明の第１３の実施例におけるＰＬＬ装置のブロック図
【図２７】本発明の第１４の実施例における位相比較器のブロック図
【図２８】本発明の第１４の実施例におけるＰＬＬ装置のブロック図
【図２９】本発明の第１５の実施例における位相比較器のブロック図
【図３０】本発明の第１５の実施例におけるＰＬＬ装置のブロック図
【図３１】本発明の第１６の実施例における位相比較器のブロック図
【図３２】本発明の第１６の実施例におけるＰＬＬ装置のブロック図
【図３３】本発明の第１７の実施例における位相比較器のブロック図
【図３４】本発明の第１７の実施例におけるＰＬＬ装置のブロック図
【図３５】従来の位相比較器のブロック図の例
【図３６】従来の位相比較器の入出特性の例
【符号の説明】
ｆ１・・・・第３の信号
ｆ２・・・・第２の信号または第２の信号の第４の位相を与える信号
ｆ３・・・・第２の信号の第５の位相を与える信号
ｆｒ・・・・基準周波数信号
ｆｖ・・・・電圧制御発振器出力信号
Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｐ・・・・整数、カウンタＣＴ１またはカウンタＣＴ２の計数値との比較値に使用
ＡＤ・・・・調整器
ＣＰ・・・・補償器
ＣＲ１，ＣＲ２，ＣＲ３，ＣＲ４，ＣＲ５，ＣＲ６・・・・コントローラＣＲ７，ＣＲ８，ＣＲ９，ＣＲ１０，ＣＲ１１，ＣＲ１２，ＣＲ１３・・・・コントローラ
ＣＴ１，ＣＴ２・・・・カウンタ
ＥＯＣ・・・・１サイクル終了信号
Ｉ１，Ｉ２，Ｉ３，Ｉ４，Ｉ７，Ｉ８・・・・Ｓ１，Ｓ２，Ｓ３，Ｓ４，Ｓ７，Ｓ８の出力電流
Ｉａ，Ｉｂ，Ｉｃ，Ｉｄ・・・・定電流源の電流設定値
Ｉｏ・・・・位相比較器出力
Ｎ・・・・カウンタＣＴ１の分周数
ＰＤ１，ＰＤ２，ＰＤ３，ＰＤ４，ＰＤ５，ＰＤ６・・・・位相比較器
ＰＤ７，ＰＤ８，ＰＤ９，ＰＤ１０，ＰＤ１１，ＰＤ１２・・・・位相比較器
Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ６，Ｑ７，Ｑ８・・・・スイッチ
ＱＰ１，ＱＰＭ，ＱＮ１，ＱＮＭ・・・・スイッチ
Ｓ１，Ｓ２，Ｓ３，Ｓ４，Ｓ５，Ｓ６，Ｓ７，Ｓ８・・・・定電流源
ＳＰ１，ＳＰＭ，ＳＮ１，ＳＮＭ・・・・定電流源
ＳＷ１，ＳＷＭ・・・・切り換え信号
ＳＷＰ１，ＳＷＰＭ，ＳＷＮ１，ＳＷＮＭ・・・・切り換え信号
ＶＣＯ・・・・電圧制御発振器
Ｘ・・・・周波数設定値、整数とは限らない
Ｙ・・・・カウンタＣＴ２の分周数
９１・・・・第１の信号の第１の位相を示す信号
９２・・・・カウンタＣＴ１のカウント値がゼロであることを示す信号
９３・・・・第１の信号の第２の位相を示す信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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