(57)【要約】【課題】半導体装置におけるキャパシタ電極の形状不良や半導体装置の動作不良の発生を抑制することが可能な半導体装置を提供する。【解決手段】キャパシタを備える半導体装置であって、第２層間絶縁膜９とＳＣポリプラグ１１ａ、１１ｂとバリアメタル１２ａ、１２ｂとＳＮ電極１７ａ、１７ｂとを備える。第２層間絶縁膜９はスルーホール１０ａ、１０ｂを有する。ＳＣポリプラグ１１ａ、１１ｂは第２層間絶縁膜９のスルーホールの内部に形成される。バリアメタルはＳＣポリプラグ上に形成される。ＳＮ電極はバリアメタル上に形成される。ＳＮ電極は、ＳＣポリプラグとバリアメタルを介して電気的に接続されている。バリアメタルは、窒化タンタル（ＴａＮ）膜、窒化チタン（ＴｉＮ）膜およびチタン（Ｔｉ）膜の３層を含む積層膜である。【選択図】　　　　図１
2004104012.tif 000002
【特許請求の範囲】
【請求項１】
金属を含むキャパシタ下部電極を有するキャパシタを備える半導体装置であって、
開口部を有する下地絶縁膜と、
前記下地絶縁膜の開口部の内部に形成された導電体と、
前記導電体上に形成されたバリアメタル膜と、
前記バリアメタル膜上に形成され、前記導電体と前記バリアメタル膜を介して電気的に接続された前記キャパシタ下部電極とを備え、
前記バリアメタル膜は、窒化タンタル膜、窒化チタン膜およびチタン膜の３層を含む積層膜である、半導体装置。
【請求項２】
前記バリアメタル膜は、前記導電体側から前記キャパシタ下部電極側に向けて、チタン膜、窒化チタン膜および窒化タンタル膜が順番に積層している積層膜である、請求項１に記載の半導体装置。
【請求項３】
前記キャパシタ下部電極が埋設された状態になる絶縁膜を備え、
前記キャパシタ下部電極は、前記絶縁膜と接触する前記キャパシタ下部電極の表面を構成するキャパシタ下部電極積層膜を含み、
前記キャパシタ下部電極積層膜は、窒化タンタル膜、窒化チタン膜およびチタン膜の３層を有する、請求項１または２に記載の半導体装置。
【請求項４】
金属を含むキャパシタ下部電極を有するキャパシタを備える半導体装置であって、
キャパシタ用開口部を有する絶縁膜と、
前記キャパシタ用開口部内に配置された前記キャパシタ下部電極とを備え、
前記キャパシタ下部電極は、
前記キャパシタ用開口部の内壁に接触するように配置された窒化チタン膜と、前記窒化チタン膜上に形成された金属を含む導電体膜とを有する、半導体装置。
【請求項５】
金属を含むキャパシタ下部電極を有するキャパシタを備える半導体装置であって、
開口部を有する下地絶縁膜と、
前記下地絶縁膜の開口部の内部に形成された導電体と、
前記下地絶縁膜上に形成され、前記導電体を露出させるキャパシタ用開口部を有する絶縁膜と、
前記キャパシタ用開口部の内部に形成され、前記導電体と電気的に接続された前記キャパシタ下部電極とを備え、
前記キャパシタ下部電極は、前記導電体に接触するとともに、前記キャパシタ用開口部の内壁と接触する積層膜を含み、
前記積層膜は、窒化タンタル膜、窒化チタン膜およびチタン膜の３層を含む、半導体装置。
【請求項６】
前記積層膜は、前記導電体側から順番に、チタン膜、窒化チタン膜および窒化タンタル膜が積層している積層膜である、請求項５に記載の半導体装置。
【請求項７】
金属を含むキャパシタ下部電極を有するキャパシタを備える半導体装置であって、
キャパシタ用開口部を有する絶縁膜と、
前記キャパシタ用開口部の内部に配置された前記キャパシタ下部電極とを備え、
前記キャパシタ下部電極は、
前記キャパシタ用開口部の内壁に接触するように配置された窒化タンタルを含む膜と、
前記窒化タンタルを含む膜上に形成された金属を含む導電体膜とを有する、半導体装置。
【請求項８】
前記窒化タンタルを含む膜は、
前記キャパシタ用開口部の内壁に接触するように配置されたタンタル膜と、
前記タンタル膜上に形成された窒化タンタル膜とを含む、請求項７に記載の半導体装置。
【請求項９】
金属を含むキャパシタ下部電極を有するキャパシタを備える半導体装置であって、
半導体基板上に形成された筒状の前記キャパシタ下部電極と、
前記キャパシタ下部電極の内周面および外周面を覆うように形成されたキャパシタ誘電体膜と、
前記キャパシタ誘電体膜上に形成されたキャパシタ上部電極とを備え、
前記キャパシタ下部電極は、
チタン膜と、
前記チタン膜上に形成され、金属を含む筒状の導電体膜とを含む、半導体装置。
【請求項１０】
前記導電体膜はルテニウム膜である、請求項９に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体装置に関し、より特定的には、ＭＩＭ（Ｍｅｔａｌ／Ｉｎｓｕｌａｔｏｒ／Ｍｅｔａｌ）構造のキャパシタを有する半導体装置に関する。
【０００２】
【従来の技術】
従来、半導体装置の１つとしてＤＲＡＭ（ｄｙｎａｍｉｃ　ｒａｎｄｏｍ−ａｃｃｅｓｓ　ｍｅｍｏｒｙ）などの半導体記憶装置が知られている。このような半導体記憶装置では、微細化、高集積化を図ることが強く求められている。そして、半導体記憶装置の高集積化に伴って、メモリセルを構成するキャパシタ（ストレージノード）のサイズおよび隣接するキャパシタ間の距離なども小さくなってきている。一方、キャパシタでは、そのサイズが小さくなっても一定の静電容量を確保する必要がある。このため、最近ではキャパシタ電極の材料としてルテニウム（Ｒｕ）などの金属材料を用い、また、キャパシタ誘電体膜としてタンタルオキサイド（Ｔａ２Ｏ５）などの高誘電体膜を用いたＭＩＭ構造のキャパシタ（以下、ＭＩＭキャパシタとも言う）が用いられるようになってきている。
【０００３】
図３１は、上述したＭＩＭキャパシタを備えた従来の半導体装置の平面模式図である。また、図３２は、図３１の線分ＸＸＸＩＩ−ＸＸＸＩＩにおける断面模式図である。図３１および図３２を参照して、従来の半導体装置を説明する。
【０００４】
図３１および図３２に示した半導体装置は、半導体記憶装置であって、半導体基板１０１（図３２参照）の主用面上に所定の間隔で並列するよう複数のゲート電極１０３が形成されている。このゲート電極１０３は、後述するようにメモリセルを構成する電界効果トランジスタのゲート電極となる。また、ゲート電極１０３の上層には、ゲート電極１０３の延在する方向とほぼ垂直な方向に延びるように、所定の間隔を隔てて複数のビット線１５０（図３１参照）が形成されている。ビット線１５０は、ビット線コンタクト１５１の内部に充填された導電体を介して、半導体基板１０１（図３２参照）の主表面に形成された導電領域と電気的に接続されている。そして、このゲート電極１０３とビット線１５０との間に、マトリックス状に複数のキャパシタが配置されている。以下、図３２を参照して、具体的に半導体装置の構造を説明する。
【０００５】
図３２に示すように、従来の半導体装置は、半導体基板１０１の主表面上に形成された電界効果トランジスタと、電界効果トランジスタのソース／ドレイン領域（図示せず）と電気的に接続されたキャパシタとを備える。具体的には、半導体基板１０１の主表面には素子形成領域を囲むように分離酸化膜１０２が形成されている。そして、半導体基板１０１の主表面上および分離酸化膜１０２上には、ゲート絶縁膜（図示せず）を介してゲート電極１０３が形成されている。ゲート電極１０３の上部表面上および側壁面上には絶縁膜１０５が形成されている。また、半導体基板１０１の主表面には、図示していないがゲート電極１０３と隣接するように導電性不純物が注入された導電領域であるソース／ドレイン領域が形成されている。
【０００６】
絶縁膜１０５上には第１層間絶縁膜１０６が形成されている。第１層間絶縁膜１０６には、ゲート電極１０３の間において半導体基板１０１の主表面にまで到達するコンタクトホール１０７ａ、１０７ｂが形成されている。コンタクトホール１０７ａ、１０７ｂの内部にはポリシリコンなどの導電体からなるポリランディングパッド１０８ａ、１０８ｂが充填されている。
【０００７】
第１層間絶縁膜１０６の上部表面上には第２層間絶縁膜１０９が形成されている。第２層間絶縁膜１０９において、ポリランディングパッド１０８ａ、１０８ｂ上に位置する領域にはスルーホール１１０ａ、１１０ｂがそれぞれ形成されている。スルーホール１１０ａ、１１０ｂの内部には、ポリランディングパッド８ａ、８ｂと接触するようにＳＣ（ストレージノードコンタクト）バリアメタルプラグ１５２ａ、１５２ｂが形成されている。ＳＣバリアメタルプラグ１５２ａ、１５２ｂは窒化チタン（ＴｉＮ）膜からなる。
【０００８】
第２層間絶縁膜１０９上にはＳＮ層間絶縁膜１１３が形成されている。ＳＮ層間絶縁膜１１３には、ＳＣバリアメタルプラグ１５２ａ、１５２ｂ上に位置する領域に開口部１１４ａ、１１４ｂがそれぞれ形成されている。開口部１１４ａ、１１４ｂの内部には、ルテニウム膜からなるＳＮ電極１１７ａ、１１７ｂが配置されている。ＳＮ電極１１７ａ、１１７ｂ上には、開口部１１４ａ、１１４ｂの内部からＳＮ層間絶縁膜１１３の上部表面上にまで延在するようにキャパシタ誘電体膜１１８が形成されている。キャパシタ誘電体膜１１８はタンタルオキサイド（Ｔａ２Ｏ５）膜からなる。キャパシタ誘電体膜１１８上にはセルプレート電極１１９（ＣＰ電極１１９）が形成されている。セルプレート電極１１９上にはコンタクト層間絶縁膜１２０が形成されている。コンタクト層間絶縁膜１２０はたとえばプラズマＴＥＯＳ酸化膜からなる。コンタクト層間絶縁膜１２０上にはアルミニウム配線１２１が形成されている。アルミニウム配線１２１を覆うようにパッシベーション膜１２２が形成されている。
【０００９】
図３３〜図３７は、図３１および図３２に示した従来の半導体装置の製造方法を説明するための断面模式図である。図３３〜図３７を参照して、図３１および図３２に示した従来の半導体装置の製造方法を説明する。
【００１０】
まず、半導体基板１０１（図３３参照）の主表面に素子形成領域を囲むように分離酸化膜１０２を形成する。そして、半導体基板１０１の主表面上に従来用いられていた方法を用いて、図３３に示すようなゲート電極１０３などからなる電界効果トランジスタおよび絶縁膜１０５を形成する。
【００１１】
その後、絶縁膜１０５上にコンタクトホール１０７ａ、１０７ｂ（図３３参照）を有する第１層間絶縁膜１０６（図３３参照）を形成する。次に、コンタクトホール１０７ａ、１０７ｂの内部を充填するとともに第１層間絶縁膜１０６の上部表面上にまで延在するようにポリシリコン膜を形成する。そして、第１層間絶縁膜１０６の上部表面上に位置するポリシリコン膜をＣＭＰ法などを用いて除去することにより、ポリランディングパッド１０８ａ、１０８ｂ（図３３参照）を形成する。
【００１２】
次に、第１層間絶縁膜１０６上に第２層間絶縁膜１０９（図３３参照）を形成する。この第２層間絶縁膜１０９はいわゆるストレージノードコンタクト（ＳＣ）層間絶縁膜であって、たとえばその材料としてＢＰＴＥＯＳ（Ｂｏｒｏ　Ｐｈｏｓｐｈｏ　Ｔｅｔｒａ　Ｅｔｈｙｌ　Ｏｒｔｈｏ　Ｓｉｌｉｃａｔｅ）膜を用いることができる。第２層間絶縁膜１０９の厚みはたとえば４５０ｎｍとすることができる。この第２層間絶縁膜１０９上にフォトリソグラフィ法を用いて所定のパターンを有するレジスト膜を形成する。このレジスト膜をマスクとして第２層間絶縁膜１０９を部分的にドライエッチングなどの異方性エッチングにより除去する。その後レジスト膜を除去する。この結果、図３３に示すようにスルーホール１１０ａ、１１０ｂを形成できる。
【００１３】
次に、スルーホール１１０ａ、１１０ｂの内部から第２層間絶縁膜１０９の上部表面上にまで延在するように、ＣＶＤ（ｃｈｅｍｉｃａｌ　ｖａｐｏｒ　ｄｅｐｏｓｉｔｉｏｎ）法を用いて窒化チタン膜（ＴｉＮ膜）を堆積する。そして、ＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）法を用いて、第２層間絶縁膜１０９の上部表面上に位置する窒化チタン膜の部分を除去する。この結果、図３３に示すように、窒化チタン膜からなるＳＣバリアメタルプラグ１５２ａ、１５２ｂを得る。
【００１４】
次に、第２層間絶縁膜１０９上にＳＮ層間絶縁膜１１３（図３４参照）を形成する。ＳＮ層間絶縁膜１１３の材料としては、たとえばＢＰＴＥＯＳ膜を用いることができる。また、ＳＮ層間絶縁膜１１３の厚さは、たとえば１０００ｎｍとすることができる。その後、フォトリソグラフィ法を用いてＳＮ層間絶縁膜１１３上に所定のパターンを有するレジスト膜を形成する。このレジスト膜をマスクとして異方性エッチングによりＳＮ層間絶縁膜１１３を部分的に除去する。その後、レジスト膜を除去する。この結果、図３４に示すようにＳＮ層間絶縁膜１１３において、ＳＣバリアメタルプラグ１５２ａ、１５２ｂを露出させる開口部１１４ａ、１１４ｂを形成することができる。
【００１５】
次に、図３５に示すように、開口部１１４ａ、１１４ｂの内部からＳＮ層間絶縁膜１１３の上部表面上にまで延在するようにＲｕ（ルテニウム）膜１２７を形成する。Ｒｕ膜１２７の形成方法としては、まずスパッタリング法を用いて開口部１１４ａ、１１４ｂの内部からＳＮ層間絶縁膜１１３の上部表面上にまでＲｕ膜を堆積する。このＲｕ膜の厚みはたとえば２０ｎｍとすることができる。そして、その後ＣＶＤ法を用いてＲｕ膜を引続き堆積する。このようにして、ほぼ均一な厚みのＲｕ膜１２７を形成できる。
【００１６】
次に、ＣＭＰ法を用いて、ＳＮ層間絶縁膜１１３の上部表面上に位置するＲｕ膜１２７を部分的に除去する。この結果、図３６に示すように、とＲｕ膜からなるＳＮ電極１１７ａ、１１７ｂを得ることができる。
【００１７】
次に、図３７に示すように、ＳＮ電極１１７ａ、１１７ｂ上からＳＮ層間絶縁膜１１３の上部表面上にまで延在するようにキャパシタ誘電体膜１１８を形成する。キャパシタ誘電体膜１１８としては、タンタルオキサイド（Ｔａ２Ｏ５）膜を用いることができる。キャパシタ誘電体膜１８の形成方法としては、たとえばタンタルオキサイド膜を所定の厚さだけ堆積した後、オゾン（Ｏ３）ガスなどを用いてタンタルオキサイド膜を酸化することにより結晶化する。初めに堆積するタンタルオキサイド膜の厚みはたとえば１２ｎｍとすることができる。また、上述したタンタルオキサイド膜を酸化する際のプロセス条件としては、雰囲気温度を４００℃、雰囲気ガスとしてオゾン（Ｏ３）ガスを用いてもよい。
【００１８】
そして、キャパシタ誘電体膜１１８上にＲｕ膜を堆積することによりセルプレート電極１１９（図３２参照）を形成する。さらに、セルプレート電極１１９上にコンタクト層間絶縁膜１２０（図３２参照）を形成する。コンタクト層間絶縁膜１２０として、ＢＰＴＥＯＳ膜を用いることができる。コンタクト層間絶縁膜１２０上にアルミニウム膜（図示せず）を形成する。このアルミニウム膜上に、フォトリソグラフィ法を用いてパターンを有するレジスト膜を形成する。このレジスト膜をマスクとしてアルミニウム膜を部分的にエッチングなどにより除去することにより、アルミニウム配線１２１（図３２参照）を形成する。その後レジスト膜を除去する。そして、アルミニウム配線１２１およびコンタクト層間絶縁膜１２０の上部表面上を覆うようにパッシベーション膜１２２（図３２参照）を形成する。このようにして、図３２に示した半導体装置を得ることができる。
【００１９】
【発明が解決しようとする課題】
しかし、上述した従来の半導体装置においては、以下のような問題があった。すなわち、図３７に示したキャパシタ誘電体膜１１８を形成するための酸化処理の際、キャパシタ電極であるＳＮ電極１１７ａ、１１７ｂを構成するルテニウム膜が酸化される。この場合、ＢＰＴＥＯＳ膜からなるＳＮ層間絶縁膜１１３とＳＮ電極１１７ａ、１１７ｂを構成するルテニウム膜との間の密着性が劣化することになる。このため、図３８に示すように、ＳＮ電極１１７ａ、１１７ｂとＳＮ層間絶縁膜１１３との間に空隙１５３が発生する場合があった。なお、図３８は、従来の半導体装置における問題点を説明するための断面模式図である。このような空隙１５３は、結果的にＳＮ電極１１７ａ、１１７ｂの形状不良を引起す原因となる。
【００２０】
さらに、上記酸化処理の際、オゾンガスに含まれる酸化種が窒化チタン膜からなるＳＣバリアメタルプラグ１５２ａ、１５２ｂにまで到達する場合もある。このようにＳＣバリアメタルプラグ１５２ａ、１５２ｂに酸化種が到達すると、ＳＣバリアメタルプラグ１５２ａ、１５２ｂが酸化される。この結果、ＳＣバリアメタルプラグ１５２ａ、１５２ｂにおける電気抵抗が増大するという問題も発生する。このようにＳＣバリアメタルプラグ１５２ａ、１５２ｂの電気抵抗が増大すると、半導体装置が正常な動作を行なえなくなり（動作不良を起こし）不良品となる場合があった。
【００２１】
この発明は、上述のような課題を解決するために成されたものであり、この発明の目的は、半導体装置におけるキャパシタ電極の形状不良や半導体装置の動作不良の発生を抑制することが可能な半導体装置を提供することである。
【００２２】
【課題を解決するための手段】
この発明の１の局面に従った半導体装置は、金属を含むキャパシタ下部電極を有するキャパシタを備える半導体装置であって、下地絶縁膜と導電体とバリアメタル膜と上記キャパシタ下部電極とを備える。下地絶縁膜は開口部を有する。導電体は下地絶縁膜の開口部の内部に形成される。バリアメタル膜は導電体上に形成される。キャパシタ下部電極はバリアメタル膜上に形成される。キャパシタ下部電極は、導電体とバリアメタル膜を介して電気的に接続されている。バリアメタル膜は、窒化タンタル（ＴａＮ）膜、窒化チタン（ＴｉＮ）膜およびチタン（Ｔｉ）膜の３層を含む積層膜である。
【００２３】
このようにすれば、キャパシタ下部電極上にキャパシタ誘電体膜を形成するために酸化処理を実施するような場合、この酸化処理に用いられる酸化種は積層膜を構成する窒化タンタルによりブロックされるので、導電体膜と積層膜との界面領域にまで酸化種が到達する危険性を低減できる。このため、積層膜（バリアメタル膜）と導電体膜との界面が上記酸化種により酸化されることを抑制できる。そのため、上記界面が酸化されることに起因する、バリアメタル膜と導電体膜との界面における電気抵抗の上昇という問題の発生を抑制できる。したがって、上記電気抵抗の上昇に伴う半導体装置の動作不良の発生確率を低減できる。
【００２４】
この発明の他の局面に従った半導体装置は、金属を含むキャパシタ下部電極を有するキャパシタを備える半導体装置であって、絶縁膜と上記キャパシタ下部電極とを備える。絶縁膜はキャパシタ用開口部を有する。キャパシタ下部電極はキャパシタ用開口部内に配置されている。キャパシタ下部電極は、窒化チタン膜と導電体膜とを有する。窒化チタン膜はキャパシタ用開口部の内壁に接触するように配置されている。導電体膜は、窒化チタン膜上に形成され、金属を含む。
【００２５】
このようにすれば、窒化チタン膜をキャパシタ下部電極と絶縁膜との接合層として利用できる。特に、絶縁膜としてＢＰＴＥＯＳ膜を用いるような場合、ＢＰＴＥＯＳ膜と窒化チタン膜膜との密着性は良好であるため、絶縁膜からキャパシタ下部電極が剥離する危険性を低減できる。この結果、キャパシタ下部電極において上記剥離に起因する形状不良が発生する可能性を低減できる。
【００２６】
この発明の別の局面に従った半導体装置は、金属を含むキャパシタ下部電極を有するキャパシタを備える半導体装置であって、下地絶縁膜と導電体と絶縁膜と上記キャパシタ下部電極とを備える。下地絶縁膜は開口部を有する。導電体は下地絶縁膜の開口部の内部に形成されている。絶縁膜は下地絶縁膜上に形成されている。下地絶縁膜は、導電体を露出させるキャパシタ用開口部を有する。キャパシタ下部電極は、キャパシタ用開口部の内部に形成される。また、キャパシタ下部電極は導電体と電気的に接続されている。キャパシタ下部電極は、導電体に接触するとともに、キャパシタ用開口部の内壁と接触する積層膜を含む。積層膜は、窒化タンタル膜、窒化チタン膜およびチタン膜の３層を含む。
【００２７】
このようにすれば、キャパシタ下部電極上にキャパシタ誘電体膜を形成するために酸化処理を実施するような場合、この酸化処理に用いられる酸化種は積層膜を構成する窒化タンタルによりブロックされるので、導電体膜と積層膜との界面領域にまで酸化種が到達する危険性を低減できる。このため、キャパシタ下部電極を構成する積層膜と導電体膜との界面が上記酸化種により酸化されることを抑制できる。そのため、上記界面が酸化されることに起因する、キャパシタ下部電極と導電体膜との界面における電気抵抗の上昇という問題の発生を抑制できる。
【００２８】
また、キャパシタ下部電極を構成する積層膜を、キャパシタ下部電極と絶縁膜との密着性を向上させるための接合層として作用させることができる。このため、絶縁膜とキャパシタ下部電極との接合界面が剥離する危険性を低減できる。この結果、キャパシタ下部電極の上記剥離に伴う形状不良の発生を抑制できる。
【００２９】
この発明のもう１つの局面に従った半導体装置は、金属を含むキャパシタ下部電極を有するキャパシタを備える半導体装置であって、絶縁膜と上記キャパシタ下部電極とを備える。絶縁膜はキャパシタ用開口部を有する。キャパシタ下部電極はキャパシタ用開口部の内部に配置されている。キャパシタ下部電極は、窒化タンタルを含む膜と導電体膜とを有する。窒化タンタルを含む膜は、キャパシタ用開口部の内壁に接触するように配置されている。導電体膜は窒化タンタルを含む膜上に形成され、金属を含む。
【００３０】
このようにすれば、キャパシタ下部電極を構成する窒化タンタルを含む膜を、キャパシタ下部電極と絶縁膜との密着性を向上させるための接合層として利用できる。このため、絶縁膜とキャパシタ下部電極との接合界面が剥離する危険性を低減できる。この結果、キャパシタ下部電極の上記剥離に伴う形状不良の発生を抑制できる。
【００３１】
また、キャパシタ下部電極上にキャパシタ誘電体膜を形成するために酸化処理を実施するような場合、この酸化処理に用いられる酸化種は窒化タンタルを含む膜によりブロックされる。そのため、キャパシタ下部電極より下層側に形成され、キャパシタ下部電極と接続された導電体プラグなどとキャパシタ下部電極との接合界面が、上記酸化種により酸化される可能性を小さくできる。
【００３２】
この発明のさらに他の局面に従った半導体装置は、金属を含むキャパシタ下部電極を有するキャパシタを備える半導体装置であって、キャパシタ下部電極とキャパシタ誘電体膜とキャパシタ上部電極とを備える。キャパシタ下部電極は半導体基板上に形成され、筒状である。キャパシタ誘電体膜はキャパシタ下部電極の内周面および外周面を覆うように形成されている。キャパシタ上部電極はキャパシタ誘電体膜上に形成されている。キャパシタ下部電極は、チタン膜と導電体膜とを含む。導電体膜はチタン膜上に形成されている。導電体膜は筒状であって、金属を含む。
【００３３】
このようにすれば、キャパシタ下部電極を構成する円筒形状の導電体膜の内周面と外周面との両方をキャパシタ下部電極として利用できる。このため、円筒形状の導電体膜の内周面上のみにキャパシタ誘電体膜を形成する場合より、キャパシタの静電容量を大きくできる。
【００３４】
【発明の実施の形態】
以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。
【００３５】
（実施の形態１）
図１は、本発明による半導体装置の実施の形態１を示す断面模式図である。図２は、図１に示した半導体装置の部分拡大断面模式図である。図１および図２を参照して、本発明による半導体装置の実施の形態１を説明する。なお、図１は図３２に対応する。また、図１に示した半導体装置の平面形状は、基本的に図３１に示した従来の半導体装置の平面形状と同様である。
【００３６】
図１および図２に示すように、本発明による半導体装置は半導体記憶装置であって、半導体基板１の主表面上に形成され、メモリセルを構成する電界効果トランジスタとキャパシタとを備える。キャパシタは電界効果トランジスタのソース／ドレイン領域（図示せず）と電気的に接続されている。具体的には、半導体基板１の主表面に素子形成領域を囲むように分離酸化膜２が形成されている。そして、半導体基板１の主表面上および分離酸化膜上には、ゲート絶縁膜（図示せず）を介してゲート電極３が形成されている。ゲート電極３の上部表面上および側壁面上には、半導体基板１の主表面にソース／ドレイン領域などを形成するための導電性不純物の注入の際にマスクとして用いる絶縁膜５が形成されている。半導体基板１の主表面には、図示していないがゲート電極３と隣接するように導電性不純物が注入された導電領域であるソース／ドレイン領域が形成されている。ゲート電極３、ゲート絶縁膜およびソース／ドレイン領域から電界効果トランジスタが構成される。
【００３７】
絶縁膜５上には第１層間絶縁膜６が形成されている。第１層間絶縁膜６には、ゲート電極３の間において半導体基板１の主表面にまで到達するコンタクトホール７ａ、７ｂが形成されている。コンタクトホール７ａ、７ｂの内部にはポリシリコンなどの導電体からなるポリランディングパッド８ａ、８ｂが充填されている。
【００３８】
第１層間絶縁膜６の上部表面上には下地絶縁膜としての第２層間絶縁膜９が形成されている。第２層間絶縁膜９において、ポリランディングパッド８ａ、８ｂ上に位置する領域には開口部としてのスルーホール１０ａ、１０ｂがそれぞれ形成されている。スルーホール１０ａ、１０ｂの内部には、ポリランディングパッド８ａ、８ｂと接触するように導電体としてのＳＣポリプラグ１１ａ、１１ｂ（ストレージノードコンタクトポリプラグ１１ａ、１１ｂ）が形成されている。スルーホール１０ａ、１０ｂの内部においては、このＳＣポリプラグ１１ａ、１１ｂの上部表面上に接するように３層構造のバリアメタル１２ａ、１２ｂが形成されている。バリアメタル膜としてのバリアメタル１２ａとバリアメタル１２ｂとは基本的に同様の構造を備える。以下、バリアメタル１２ａを例として説明する。図２に示すように、バリアメタル１２ａは、ＳＣポリプラグ１１ａ側からＴｉ膜２３（チタン膜２３）、ＴｉＮ膜２４（窒化チタン膜２４）およびＴａＮ膜２５（窒化タンタル膜２５）という３つの層が順番に積層した３層構造を有する積層膜である。
【００３９】
第２層間絶縁膜９上には絶縁膜としてのＳＮ層間絶縁膜１３が形成されている。ＳＮ層間絶縁膜１３には、バリアメタル１２ａ、１２ｂ上に位置する領域にキャパシタ用開口部としての開口部１４ａ、１４ｂがそれぞれ形成されている。開口部１４ａ、１４ｂの内部には、キャパシタ下部電極としてのＳＮ（ストレージノード）電極１７ａ、１７ｂが配置されている。ＳＮ電極１７ａ、１７ｂは、開口部１４ａ、１４ｂの側壁および底壁に接触して延在するように形成された第１ＳＮ電極膜１５ａ、１５ｂと、この第１ＳＮ電極膜１５ａ、１５ｂ上に積層された第２ＳＮ電極膜１６ａ、１６ｂとからなる。第１ＳＮ電極膜１５ａ、１５ｂはそれぞれ窒化チタン（ＴｉＮ）膜からなる。また、金属を含む導電体膜としての第２ＳＮ電極膜１６ａ、１６ｂはそれぞれルテニウム（Ｒｕ）膜からなる。
【００４０】
ＳＮ電極１７ａ、１７ｂ上には、開口部１４ａ、１４ｂの内部からＳＮ層間絶縁膜１３の上部表面上にまで延在するようにキャパシタ誘電体膜１８が形成されている。キャパシタ誘電体膜１８はタンタルオキサイド（Ｔａ２Ｏ５）膜からなる。キャパシタ誘電体膜１８上にはキャパシタ上部電極としてのセルプレート電極１９（ＣＰ電極１９）が形成されている。セルプレート電極１９上にはコンタクト層間絶縁膜２０が形成されている。コンタクト層間絶縁膜２０はたとえばプラズマＴＥＯＳ膜からなる。コンタクト層間絶縁膜２０上にはアルミニウム配線２１が形成されている。アルミニウム配線２１を覆うようにパッシベーション膜２２が形成されている。
【００４１】
このように、スルーホール１０ａ、１０ｂ（図１参照）の内部のバリアメタル１２ａ、１２ｂ（図１参照）を、ＴａＮ膜２５（図２参照）を含む積層構造とすることにより、図１に示した半導体装置の製造方法において、ＴａＮ膜２５よりも下に位置するＴｉ膜とＳＣポリプラグ１１ａ、１１ｂ（図１参照）との界面の酸化（あるいはＳＣポリプラグ１１ａ、１１ｂの酸化）を抑制することができる。この結果、上記界面における電気抵抗が増大することを抑制できる。この結果、いわゆるストレージノードコンタクト（ＳＣ）抵抗の高抵抗化を抑制できる。
【００４２】
また、図１に示した半導体装置では、第１ＳＮ電極膜１５ａ、１５ｂとしてＴｉＮ膜を配置することにより、ＳＮ電極１７ａ、１７ｂの構造としてＴｉＮ膜を含む多層構造を採用している。そのため、第１ＳＮ電極膜１５ａ、１５ｂをＳＮ層間絶縁膜１３とＳＮ電極１７ａ、１７ｂとの間の密着性を確保するための密着層として利用できる。したがって、ＳＮ層間絶縁膜１３とＳＮ電極１７ａ、１７ｂとの間の密着性を向上させることができる。
【００４３】
図３〜図１０は、図１および図２に示した半導体装置の製造方法を説明するための断面模式図である。図３〜図１０を参照して、図１および図２に示した半導体装置の製造方法を説明する。
【００４４】
まず、半導体基板１（図３参照）の主表面に素子形成領域を囲むように分離酸化膜２を形成する。そして、半導体基板１の主表面上に従来用いられていた方法を用いて電界効果トランジスタを形成する。具体的には、半導体基板１の主表面上にゲート絶縁膜（図示せず）となるべき絶縁膜を形成する。この絶縁膜上にゲート電極３（図３参照）となるべき導電体膜を形成する。導電体膜上にフォトリソグラフィ法を用いてゲート電極３（図３参照）に対応するパターンが形成されたレジスト膜を形成する。このレジスト膜をマスクとして、導電体膜および絶縁膜をドライエッチングなどの異方性エッチングにより除去する。その後レジスト膜を除去する。このようにして、ゲート絶縁膜（図示せず）およびゲート電極３（図３参照）を形成する。
【００４５】
次に、このゲート電極３を覆うように絶縁膜５を形成する。絶縁膜５をマスクとして半導体基板１の主表面に導電性不純物を注入することにより、ソース／ドレイン領域（図示せず）を形成する。このようにして、ソース／ドレイン領域、ゲート絶縁膜およびゲート電極３（図３参照）からなる電界効果トランジスタを形成できる。
【００４６】
その後、絶縁膜５上に第１層間絶縁膜６（図３参照）を形成する。第１層間絶縁膜６上にフォトリソグラフィ法を用いてパターンを有するレジスト膜（図示せず）を形成する。このレジスト膜をマスクとして第１層間絶縁膜６を異方性エッチングにより部分的に除去する。この結果、コンタクトホール７ａ、７ｂ（図３参照）を形成できる。その後レジスト膜を除去する。
【００４７】
次に、コンタクトホール７ａ、７ｂの内部を充填するとともに第１層間絶縁膜６の上部表面上にまで延在するように導電体を形成する。この導電体としてはたとえばポリシリコンを用いてもよい。第１層間絶縁膜６の上部表面上に位置する導電体をＣＭＰ法などを用いて除去することにより、ポリランディングパッド８ａ、８ｂ（図３参照）を形成する。
【００４８】
そして、第１層間絶縁膜６上に第２層間絶縁膜９（図３参照）を配置する。この第２層間絶縁膜はいわゆるストレージノードコンタクト（ＳＣ）層間絶縁膜であって、たとえばその材料としてＢＰＴＥＯＳ膜を用いることができる。第２層間絶縁膜９の厚みはたとえば４５０ｎｍとすることができる。この第２層間絶縁膜９上にフォトリソグラフィ法を用いて所定のパターンを有するレジスト膜を形成する。このレジスト膜をマスクとして第２層間絶縁膜９を部分的に異方性エッチングにより除去する。その後レジスト膜を除去する。この結果、図３に示すようにスルーホール１０ａ、１０ｂを形成することができる。このようにして、下地絶縁膜を準備する工程を実施する。この結果、図３に示すような構造を得る。
【００４９】
次に、スルーホール１０ａ、１０ｂの内部から第２層間絶縁膜９の上部表面上にまで延在するように、ドープトポリシリコンを堆積する。このドープトポリシリコンの堆積膜厚はたとえば２００ｎｍとすることができる。その後、ドープトポリシリコンに対してエッチバックを行なう。この結果、図４に示すように、スルーホール１０ａ、１０ｂの上部から１００ｎｍだけ後退した（リセスした）ＳＣポリプラグ１１ａ、１１ｂを得ることができる。このようにして導電体を形成する工程を実施する。
【００５０】
次に、積層膜を形成する工程として、３層構造のバリアメタルとなるべき金属膜をスパッタリング法により堆積する。具体的には、ＳＣポリプラグ１１ａ、１１ｂの上部表面上から第２層間絶縁膜９の上部表面上にまで延在するように、スパッタリング法を用いてＴｉ膜を堆積する。このＴｉ膜上にＴｉＮ膜をスパッタリング法により堆積する。このＴｉＮ膜上にＴａＮ膜をスパッタリング法により堆積する。その後、ＣＭＰ法を用いて、第２層間絶縁膜９の上部表面上に位置する上述の３層の積層膜を除去する。この結果、図５に示すように、上述した３つの膜からなるバリアメタル１２ａ、１２ｂがスルーホール１０ａ、１０ｂの内部に形成される。このようにして、図５に示すような構造を得る。
【００５１】
次に、絶縁膜を形成する工程として、第２層間絶縁膜９上にストレージノード（ＳＮ）層間絶縁膜１３（図６参照）を形成する。ＳＮ層間絶縁膜１３の材料としては、たとえばＢＰＴＥＯＳ膜を用いることができる。ＳＮ層間絶縁膜１３の厚は、たとえば１０００ｎｍとすることができる。その後、フォトリソグラフィ法を用いてＳＮ層間絶縁膜１３上に所定のパターンを有するレジスト膜を形成する。このレジスト膜をマスクとして異方性エッチングによりＳＮ層間絶縁膜１３を部分的に除去する。その後、レジスト膜を除去する。この結果、図６に示すようにＳＮ層間絶縁膜１３において、バリアメタル１２ａ、１２ｂを露出させるようなキャパシタ用開口部としての開口部１４ａ、１４ｂを形成できる。
【００５２】
次に、図７に示すように、窒化チタン膜を形成する工程として、開口部１４ａ、１４ｂの内部からＳＮ層間絶縁膜１３の上部表面上にまで延在するように第１ストレージノード（ＳＮ）電極膜１５ａ、１５ｂ（図１参照）となるべき窒化チタン（ＴｉＮ）膜２６を、ＣＶＤ法を用いて堆積する。
【００５３】
次に、図８に示すように、金属を含む導電体膜を形成する工程として、ＴｉＮ膜２６上にＲｕ膜２７を形成する。Ｒｕ膜２７の形成方法としては、スパッタリング法を用いてＴｉＮ膜２６上にＲｕ膜を所定の厚みだけ堆積する。このＲｕ膜の厚みはたとえば２０ｎｍとすることができる。その後、上述したスパッタリング法により形成されたＲｕ膜上にＣＶＤ法を用いてＲｕ膜を形成する。このようにして、ＴｉＮ膜２６上に均一にＲｕ膜２７を形成できる。
【００５４】
次に、ＣＭＰ法を用いて、ＳＮ層間絶縁膜１３の上部表面上に位置するＲｕ膜２７およびＴｉＮ膜２６（図８参照）を部分的に除去する。この結果、図９に示すように、ＴｉＮ膜からなる第１ＳＮ電極膜１５ａ、１５ｂとＲｕ膜からなる第２ＳＮ電極膜１６ａ、１６ｂとを形成できる。この第１ＳＮ電極膜１５ａ、１５ｂと第２ＳＮ電極膜１６ａ、１６ｂとからＳＮ電極１７ａ、１７ｂが構成される。このようにして、キャパシタ下部電極としてのＳＮ電極１７ａ、１７ｂを形成する工程を実施する。
【００５５】
次に、図１０に示すように、ＳＮ電極１７ａ、１７ｂ上からＳＮ層間絶縁膜１３の上部表面上にまで延在するようにキャパシタ誘電体膜１８を形成する。キャパシタ誘電体膜１８を構成する材料としては、タンタルオキサイド（Ｔａ２Ｏ５）膜を用いることができる。キャパシタ誘電体膜１８は、たとえば以下のような方法で形成できる。まず、タンタルオキサイド膜を所定の厚さだけ堆積する。その後、オゾン（Ｏ３）ガスを用いてタンタルオキサイド膜を酸化することにより結晶化する。始めに堆積するタンタルオキサイド膜の厚みはたとえば１２ｎｍとすることができる。このようにして、図１０に示すような構造を得る。
【００５６】
ここで、ＳＮ電極１７ａ、１７ｂを構成するＲｕ膜からなる第２ＳＮ電極膜１６ａ、１６ｂは、ＴｉＮ膜からなる第１ＳＮ電極膜１５ａ、１５ｂとの間の密着性が良好である。また、ＳＮ層間絶縁膜１３を構成するＢＰＴＥＯＳ膜と第１ＳＮ電極膜１５ａ、１５ｂを構成するＴｉＮ膜との間の密着性も良好である。そのため、上述したオゾンガスを用いたタンタルオキサイド膜の酸化の際、従来のようにＳＮ電極１７ａ、１７ｂとＳＮ層間絶縁膜１３との間に隙間が発生するといった問題の発生確率を低減できる。
【００５７】
また、オゾンガスを用いた酸化工程の際に、オゾンガスに含まれる酸化種は、バリアメタル１２ａ、１２ｂを構成するＴａＮ膜２５（図２参照）によりブロックされる。そのため、バリアメタル１２ａ、１２ｂを構成するＴａＮ膜２５よりも下層に位置する膜（Ｔｉ膜２３およびＴｉＮ膜２４（図２参照））と、ＳＣポリプラグ１１ａ、１１ｂとの界面に上述した酸化種が到達することを抑制できる。そのため、ＳＣポリプラグ１１ａ、１１ｂとバリアメタル１２ａ、１２ｂとの界面が上述の酸化種によって酸化されることを抑制できる。この結果、上述した界面における電気抵抗が上昇するといった問題の発生確率を低減できる。
【００５８】
図１０に示した工程の後、キャパシタ誘電体膜１８上にＲｕ膜を堆積することによりセルプレート電極１９（図１参照）を形成する。さらに、セルプレート電極１９上にコンタクト層間絶縁膜２０（図１参照）を形成する。コンタクト層間絶縁膜２０として、たとえばプラズマＴＥＯＳ膜あるいはＢＰＴＥＯＳ膜を用いることができる。コンタクト層間絶縁膜２０上にアルミニウム膜（図示せず）を形成する。このアルミニウム膜上に、フォトリソグラフィ法を用いてパターンを有するレジスト膜を形成する。このレジスト膜をマスクとしてアルミニウム膜を部分的にエッチングなどにより除去することにより、アルミニウム配線２１（図１参照）を形成する。その後レジスト膜を除去する。そして、アルミニウム配線２１およびコンタクト層間絶縁膜２０の上部表面上を覆うようにパッシベーション膜２２（図１参照）を形成する。このようにして、図１および図２に示した半導体装置を得ることができる。
【００５９】
（実施の形態２）
図１１は、本発明による半導体装置の実施の形態２を示す断面模式図である。図１１を参照して、本発明による半導体装置の実施の形態２を説明する。
【００６０】
図１１に示すように、半導体装置は基本的には図１に示した半導体装置と同様の構造を備えるが、第１ＳＮ電極膜２８ａ、２８ｂの構造および第１ＳＮ電極膜２８ａ、２８ｂとＳＣポリプラグ１１ａ、１１ｂとの接続部の構造が異なる。図１１に示した半導体装置におけるＳＮ電極１７ａ、１７ｂを構成する第１ＳＮ電極膜２８ａ、２８ｂは、ＴａＮ／ＴｉＮ／Ｔｉという３層構造（ＳＣポリプラグ１１ａ、１１ｂ側からＴｉ膜、ＴｉＮ膜およびＴａＮ膜が順番に積層した構造）を有している。すなわち、キャパシタ下部電極積層膜または積層膜としての第１ＳＮ電極膜２８ａ、２８ｂは、ＳＮ層間絶縁膜１３と接触するＳＮ電極１７ａ、１７ｂの表面を構成するとともに、実施の形態１におけるバリアメタル１２ａ、１２ｂと同じ積層構造を有している。そして、この第１ＳＮ電極膜２８ａ、２８ｂは、スルーホール１０ａ、１０ｂの内部にまで延在するように形成されている。スルーホール１０ａ、１０ｂの内部において、第１ＳＮ電極膜２８ａ、２８ｂ（具体的には、第１ＳＮ電極膜２８ａ、２８ｂを構成するＴｉ膜）はＳＣポリプラグ１１ａ、１１ｂの上部表面に直接接触している。
【００６１】
このように、第１ＳＮ電極膜２８ａ、２８ｂの構造を本発明の実施の形態１におけるバリアメタル１２ａ、１２ｂ（図１参照）と同じ積層膜構造とするとともに、スルーホール１０ａ、１０ｂの内部においてＳＣポリプラグ１１ａ、１１ｂと直接接触させることにより、第１ＳＮ電極膜２８ａ、２８ｂにバリアメタル１２ａ、１２ｂ（図１参照）としての機能を発揮させることができる。このため、バリアメタル１２ａ、１２ｂ（図１参照）を形成する工程を省略することができる。
【００６２】
図１２〜図１６は、図１１に示した半導体装置の製造方法を説明するための断面模式図である。図１２〜図１６を参照して、図１１に示した半導体装置の製造方法を説明する。
【００６３】
まず、本発明の実施の形態１における図３および図４に示した工程を実施した後、本発明の実施の形態１におけるようにバリアメタル膜を形成せず、絶縁膜を形成する工程として、第２層間絶縁膜９上にＳＮ層間絶縁膜１３（図１２参照）を形成する。ＳＮ層間絶縁膜１３の厚みはたとえば１０００ｎｍとすることができる。ＳＮ層間絶縁膜１３の材料としては、たとえばＢＰＴＥＯＳ膜を用いる。そして、本発明の実施の形態１と同様に、ＳＮ層間絶縁膜１３上にフォトリソグラフィ法を用いてパターンを有するレジスト膜（図示せず）を形成する。このレジスト膜をマスクとしてＳＮ層間絶縁膜１３を異方性エッチングにより部分的に除去する。この結果、開口部１４ａ、１４ｂ（図１２参照）を形成する。その後レジスト膜を除去する。このようにして、図１２に示すような構造を得る。
【００６４】
次に、図１３に示すように、積層膜を形成する工程として、開口部１４ａ、１４ｂの内部からＳＮ層間絶縁膜１３の上部表面上にまで延在するようにＴａＮ／ＴｉＮ／Ｔｉという３層構造の積層膜２９を形成する。具体的には、開口部１４ａ、１４ｂの内部からＳＮ層間絶縁膜１３の上部表面上にまで延在するように、まずＴｉ膜をスパッタリング法により形成する。このＴｉ膜上にスパッタリング法を用いてＴｉＮ膜を形成する。このＴｉＮ膜上にスパッタリング法を用いてＴａＮ膜を形成する。このようにして、図１３に示したような構造を得る。
【００６５】
次に、図１４に示すように、導電体膜を形成する工程として、積層膜２９上にＲｕ膜２７を形成する。具体的には、まず積層膜２９上にスパッタリング法を用いて厚さ２０ｎｍのＲｕ膜を堆積する。その後、上記Ｒｕ膜上にＣＶＤ法を用いてさらにＲｕ膜を堆積する。この結果、積層膜２９上にほぼ均一な厚みを有するＲｕ膜２７を形成できる。
【００６６】
次に、ＣＭＰ法を用いて、ＳＮ層間絶縁膜１３（図１４参照）の上部表面上に位置するＲｕ膜２７（図１４参照）および積層膜２９（図１４参照）の部分を除去する。この結果、図１５に示すように、開口部１４ａ、１４ｂの内部にそれぞれ積層膜からなる第１ＳＮ電極膜２８ａ、２７ｂおよびＲｕ膜からなる第２ＳＮ電極膜１６ａ、１６ｂを形成できる。第１ＳＮ電極膜２８ａ、２７ｂおよび第２ＳＮ電極膜１６ａ、１６ｂからＳＮ電極１７ａ、１７ｂが構成される。このようにして、キャパシタ下部電極を形成する工程を実施する。
【００６７】
次に、図１６に示すように、ＳＮ電極１７ａ、１７ｂおよびＳＮ層間絶縁膜１３の上部表面を覆うようにキャパシタ誘電体膜１８を形成する。このキャパシタ誘電体膜１８としては、この発明の実施の形態１における半導体装置と同様にタンタルオキサイド膜を用いることができる。具体的には、まずＳＮ電極１７ａ、１７ｂ上からＳＮ層間絶縁膜１３の上部表面上にまで延在するようにタンタルオキサイド（Ｔａ２Ｏ５）膜を堆積する。タンタルオキサイド膜の厚みはたとえば１２ｎｍとすることができる。その後、雰囲気温度を４００℃、雰囲気ガスをオゾン（Ｏ３）ガスとしたプロセス条件によりタンタルオキサイド膜の酸化処理を行なう。この結果、タンタルオキサイド膜を結晶化できる。このようにして、キャパシタ誘電体膜１８を得ることができる。
【００６８】
このとき、ＳＮ電極１７ａ、１７ｂを構成し、Ｒｕ膜からなる第２ＳＮ電極膜１６ａ、１６ｂは、ＴａＮ／ＴｉＮ／Ｔｉ膜からなる積層膜である第１ＳＮ電極膜２８ａ、２８ｂと良好な密着性を示す。また、ＳＮ層間絶縁膜１３を構成するＢＰＴＥＯＳ膜と上述した積層膜からなる第１ＳＮ電極膜２８ａ、２８ｂとの間の密着性も良好である。そのため、従来のようにＳＮ層間絶縁膜１３とＳＮ電極１７ａ、１７ｂとの間に隙間が発生するという問題の発生を抑制できる。
【００６９】
また、上述したオゾンガスを用いた酸化工程の際に、酸化種は第１ＳＮ電極膜２８ａ、２８ｂに含まれるＴａＮ膜によりブロックされる。そのため、第１ＳＮ電極膜２８ａ、２８ｂとＳＣポリプラグ１１ａ、１１ｂとの界面に上述した酸化種が到達する危険性を低減できる。このため、上記界面が酸化されることを防止できる。この結果、上記界面において電気抵抗が上昇するといった問題の発生を抑制できる。
【００７０】
そして、図１６に示した工程の後、本発明の実施の形態１と同様にセルプレート電極１９（図１１参照）、コンタクト層間絶縁膜２０（図１１参照）、アルミニウム配線２１（図１１参照）およびパッシベーション膜２２（図１１参照）を形成することにより、図１１に示したような半導体装置を得ることができる。
【００７１】
（実施の形態３）
図１７は、本発明による半導体装置の実施の形態３を示す断面模式図である。図１７を参照して、本発明による半導体装置の実施の形態３を説明する。
【００７２】
図１７に示すように、半導体装置は基本的に本発明の実施の形態１における図１に示した半導体装置と同様の構造を備えるが、スルーホール１０ａ、１０ｂの内部に充填された導電体の材質およびＳＮ電極１７ａ、１７ｂを構成する第１ＳＮ電極膜３１ａ、３１ｂの構造が異なる。具体的には、図１７に示した半導体装置では、スルーホール１０ａ、１０ｂの内部に、ＳＣバリアメタルである導電体プラグとしてＴｉＮ膜３０ａ、３０ｂが充填されている。また、第１ＳＮ電極膜３１ａ、３１ｂは、窒化タンタルを含む膜としてのＴａＮ／Ｔａ膜という積層膜からなる。ここで、ＳＮ電極１７ａとＳＮ電極１７ｂとは基本的に同様の構造を備えるので、図１８を参照してＳＮ電極１７ａを例として具体的な構造を説明する。図１８は、図１７に示した半導体装置におけるキャパシタの構造を説明するための拡大断面模式図である。
【００７３】
図１８に示すように、開口部１４ａの底壁および側壁を覆うようにタンタル（Ｔａ）膜３２が形成されている。このＴａ膜３２上に窒化タンタル（ＴａＮ）膜２５が形成されている。このＴａ膜３２とＴａＮ膜２５とからなる積層膜（ＴａＮ／Ｔａ膜）により第１ＳＮ電極膜３１ａが構成される。そして、この第１ＳＮ電極膜３１ａ上に、導電体膜としてのＲｕ膜からなる第２ＳＮ電極膜１６ａが形成されている。この第１ＳＮ電極膜３１ａと第２ＳＮ電極膜１６ａとからＳＮ電極１７ａが構成される。
【００７４】
図１９〜図２３は、図１７および図１８に示した半導体装置の製造方法を説明するための断面図模式図である。図１９〜図２３を参照して、図１７および図１８に示した半導体装置の製造方法を説明する。
【００７５】
まず、本発明の実施の形態１における図３に示した工程を実施した後、ＣＶＤ法を用いて、スルーホール１０ａ、１０ｂ（図１９参照）の内部から第２層間絶縁膜９（図１９参照）の上部表面上にまで延在するようにＴｉＮ膜を堆積する。そして、第２層間絶縁膜９の上部表面上に位置するＴｉＮ膜をＣＭＰ法によって除去する。このＣＭＰ法を実施することにより、スルーホール１０ａ、１０ｂの内部を充填するようにＳＣバリアメタルとしてのＴｉＮ膜３０ａ、３０ｂが形成される。このようにして、図１９に示すような構造を得る。
【００７６】
次に、絶縁膜を形成する工程として、第２層間絶縁膜９上にＳＮ層間絶縁膜１３（図２０参照）を堆積する。ＳＮ層間絶縁膜１３の材料としてはＢＰＴＥＯＳ膜を用いることができる。ＳＮ層間絶縁膜１３の厚みは１０００ｎｍとすることができる。このＳＮ層間絶縁膜１３上に、フォトリソグラフィ法を用いてパターンを有するレジスト膜を形成する。このレジスト膜をマスクとして、異方性エッチングによりＳＮ層間絶縁膜１３を部分的に除去することにより、キャパシタ用開口部としての開口部１４ａ、１４ｂ（図２０参照）を形成する。その後、レジスト膜を除去する。そして、窒化タンタルを含む膜を形成する工程を実施する。具体的には、開口部１４ａ、１４ｂの内部からＳＮ層間絶縁膜１３の上部表面上にまで延在するようにＴａ膜をＣＶＤ法により堆積する。そして、このＴａ膜上にＣＶＤ法を用いてＴａＮ膜を堆積する。このようにして、Ｔａ膜とＴａＮ膜の積層膜であるＴａＮ／Ｔａ膜３３（図２０参照）を形成することができる。この結果、図２０に示すような構造を得る。
【００７７】
次に、導電体膜を形成する工程として、スパッタリング法を用いてＴａＮ／Ｔａ膜３３上に厚さ２０ｎｍのＲｕ膜を堆積する。その後、スパッタリング法を用いて形成した上記Ｒｕ膜上に、ＣＶＤ法を用いてＲｕ膜をさらに堆積する。このようにして、図２１に示すように、ＴａＮ／Ｔａ膜３３上にＲｕ膜２７を形成する。
【００７８】
この後、キャパシタ下部電極を形成する工程として、ＣＭＰ法を用いて、ＳＮ層間絶縁膜１３の上部表面上に位置するＲｕ膜２７およびＴａＮ／Ｔａ膜３３を部分的に除去する。この結果、図２２に示すような構造を得る。上述したＣＭＰ法を実施することにより、図２２に示すように、ＴａＮ／Ｔａ膜からなる第１ＳＮ電極膜３１ａ、３１ｂとＲｕ膜からなる第２ＳＮ電極膜１６ａ、１６ｂとを形成できる。第１ＳＮ電極膜３１ａ、３１ｂと第２ＳＮ電極膜１６ａ、１６ｂとからＳＮ電極１７ａ、１７ｂが構成される。
【００７９】
次に、図２３に示すように、ＳＮ電極１７ａ、１７ｂ上からＳＮ層間絶縁膜１３の上部表面上にまで延在するようにキャパシタ誘電体膜１８を形成する。このキャパシタ誘電体膜１８としてはタンタルオキサイド膜を用いることができる。キャパシタ誘電体膜１８は具体的に以下のような工程により形成できる。まず、厚みが１２ｎｍのタンタルオキサイド膜を堆積する。そして、雰囲気温度が４００℃、雰囲気ガスがオゾン（Ｏ３）ガスという条件の酸化工程を実施することにより、上述のタンタルオキサイド膜を結晶化する。このようにして、タンタルオキサイド膜からなるキャパシタ誘電体膜１８を形成できる。
【００８０】
このとき、ＳＮ電極１７ａ、１７ｂを構成するＲｕ膜からなる第２ＳＮ電極膜１６ａ、１６ｂは、第１ＳＮ電極膜３１ａ、３１ｂを構成するＴａＮ／Ｔａ膜との密着性が良好である。また、ＳＮ層間絶縁膜を構成するＢＰＴＥＯＳ膜と第１ＳＮ電極膜３１ａ、３１ｂを構成するＴａＮ／Ｔａ膜との間の密着性も良好である。そのため、ＳＮ層間絶縁膜１３とＳＮ電極１７ａ、１７ｂとの間に隙間が発生する危険性を低減できる。また、上述したキャパシタ誘電体膜１８を形成するためのオゾンガスを用いた酸化工程においては、酸化種が第１ＳＮ電極膜３１ａ、３１ｂを構成するＴａＮ膜２５（図１８参照）によりブロックされるので、ＳＣバリアメタルとしてのＴｉＮ膜３０ａ、３０ｂとＳＮ電極１７ａ、１７ｂとの界面が酸化されることはない。このため、ＴｉＮ膜３０ａ、３０ｂとＳＮ電極１７ａ、１７ｂとの接合界面における電気抵抗の上昇という問題の発生を抑制できる。
【００８１】
そして、図２３に示した工程の後、本発明の実施の形態１の図１０で説明した工程と同様の工程を実施することにより、セルプレート電極１９（図１７参照）、コンタクト層間絶縁膜（図１７参照）、アルミニウム配線２１（図１７参照）およびパッシベーション膜２２（図１７参照）を形成する。このようにして、図１７および図１８に示した半導体装置を得ることができる。
【００８２】
このように、第１ＳＮ電極膜３１ａ、３１ｂをＴａＮ／Ｔａ膜という積層構造にすることにより、ＳＣバリアメタルとしてのＴｉＮ膜３０ａ、３０ｂの酸化（具体的にはＴｉＮ膜３０ａ、３０ｂとポリランディングパッド８ａ、８ｂとの接合界面の酸化）を抑制することができる。そのため、ストレージノードコンタクト抵抗（ＳＣ抵抗）の高抵抗化を抑制することができる。また、ＴａＮ／Ｔａ膜からなる第１ＳＮ電極膜３１ａ、３１ｂを形成することにより、ＳＮ層間絶縁膜１３とＳＮ電極１７ａ、１７ｂとの密着性を向上させることもできる。
【００８３】
（実施の形態４）
図２４は、本発明による半導体装置の実施の形態４を示す断面模式図である。図２４を参照して、本発明による半導体装置の実施の形態４を説明する。
【００８４】
図２４に示すように、半導体装置は基本的には図１に示した半導体装置と同様の構造を備えるが、ＳＮ電極１７ａ、１７ｂ、キャパシタ誘電体膜１８およびセルプレート電極１９からなるキャパシタの構造が異なっている。具体的には、図２４に示した半導体装置では、バリアメタル１２ａ、１２ｂ上にチタン（Ｔｉ）膜３４ａ、３４ｂがそれぞれ配置されている。このＴｉ膜３４ａ、３４ｂ上に、円筒形状のＲｕ膜３５ａ、３５ｂが配置されている。Ｔｉ膜３４ａ、３４ｂとＲｕ膜３５ａ、３５ｂとからそれぞれＳＮ電極１７ａ、１７ｂが構成される。導電体膜としてのＲｕ膜３５ａ、３５ｂでは、その底部から上部に向けて徐々に内径が大きくなっている。なお、Ｒｕ膜３５ａ、３５ｂの形状は筒状であれば、その断面形状は円形状、楕円形状、多角形状などどのような形状であってもよい。また、Ｒｕ膜３５ａ、３５ｂの側壁部は、その断面形状がほぼ直線状であっても、曲線状であってもよい。Ｔｉ膜３４ａ、３４ｂとＲｕ膜３５ａ、３５ｂとからキャパシタ下部電極としてのＳＮ電極１７ａ、１７ｂが構成される。
【００８５】
ＳＮ電極１７ａ、１７ｂの内周側壁、内周底壁さらに外周側壁を覆うようにキャパシタ誘電体膜１８が形成されている。そして、キャパシタ誘電体膜１８上には、ＳＮ電極１７ａ、１７ｂおよびキャパシタ誘電体膜１８を埋設するようにセルプレート電極１９が形成されている。このように、ＳＮ電極１７ａ、１７ｂの内周面および外周面上にキャパシタ誘電体膜１８およびセルプレート電極１９を配置することにより、キャパシタの静電容量を増大させることができる。
【００８６】
図２５は、図２４に示した半導体装置の製造方法を説明するためのフローチャートを示す図である。図２６〜図３０は、図２４に示した半導体装置の製造方法を説明するための断面模式図である。図２５〜図３０を参照して、図２４に示した半導体装置の製造方法を説明する。
【００８７】
まず、本発明の実施の形態１における図３〜図６に示した工程を実施する。この結果、ＳＮ層間絶縁膜１３（図２６参照）に開口部１４ａ、１４ｂ（図２６参照）が形成される。この工程が図２５における溝を形成する工程（Ｓ１０）に対応する。
【００８８】
そして、チタン膜を形成する工程として、ＣＶＤ法を用いてチタン（Ｔｉ）膜３６（図２６参照）を開口部１４ａ、１４ｂの内部からＳＮ層間絶縁膜１３の上部表面上にまで延在するように形成する。このようにして、図２６に示すような構造を得る。この工程が図２５におけるＴｉ膜形成工程（Ｓ２０）に対応する。
【００８９】
次に、図２５に示した下部電極膜形成工程（Ｓ３０）を実施する。具体的には、図２７に示すように、導電体膜を形成する工程としてＴｉ膜３６上にＲｕ膜２７を形成する。このＲｕ膜２７は以下のような方法により形成できる。まずＴｉ膜３６上にスパッタリング法を用いて厚みが２０ｎｍのＲｕ膜を堆積する。その後、この堆積したＲｕ膜上にＣＶＤ法を用いてさらにＲｕ膜を堆積する。このようにして、Ｔｉ膜上にほぼ均一な厚みのＲｕ膜を堆積することができる。この結果、図２７に示すような構造を得る。
【００９０】
そして、チタン膜と導電体膜との一部を除去する工程として、ＣＭＰ法により、ＳＮ層間絶縁膜１３の上部表面上に位置するＴｉ膜３６およびＲｕ膜２７の一部を除去する。この結果、図２８に示すように、開口部１４ａ、１４ｂの内部にＴｉ膜３６ａ、３６ｂとＲｕ膜３５ａ、３５ｂとからなる積層膜（下部電極膜）が堆積された状態となる。このようにして、下部電極膜形成工程（Ｓ３０）（図２５参照）が実施される。
【００９１】
次に、図２５に示した、層間絶縁膜とＴｉ膜とを除去する工程（Ｓ４０）を実施する。具体的には、キャパシタ下部電極を形成する工程として、ＨＦ液をエッチング液として用いたウエットエッチングにより、ＳＮ層間絶縁膜１３（図２８参照）および開口部１４ａ、１４ｂ（図２８参照）の側壁に接していたＴｉ膜３６ａ、３６ｂの側壁部分をエッチングにより除去する。その結果、図２９に示すように、バリアメタル１２ａ、１２ｂ上に接続するように配置されたＴｉ膜３４ａ、３４ｂと、Ｔｉ膜３４ａ、３４ｂ上に配置され、筒状の導電体膜の一部である円筒形状を有するＲｕ膜３５ａ、３５ｂとからなるＳＮ電極１７ａ、１７ｂを得ることができる。
【００９２】
なお、ここでＲｕ膜３５ａ、３５ｂの側壁の外周側に配置していたＴｉ膜３６ａ、３６ｂ（図２８参照）の部分を除去したのは、ＳＮ電極１７ａ、１７ｂとしてＴｉ膜を用いると、ＳＮ電極としてＲｕ膜を用いた場合よりキャパシタの容量が小さくなるためである。本発明による半導体装置では、図２９に示すようにＳＮ電極１７ａ、１７ｂの大部分をＲｕ膜３５ａ、３５ｂにより構成することによって、キャパシタの容量を充分大きくできる。なお、上述のようにＳＮ層間絶縁膜１３およびＴｉ膜３６ａ、３６ｂの一部を除去する工程は、ドライエッチングを用いても行なうことが可能である。
【００９３】
次に、図２５における誘電体膜形成工程（Ｓ５０）を実施する。具体的には、図３０に示すように、ＳＮ電極１７ａ、１７ｂの内周面および外周面上から第２層間絶縁膜９の上部表面上にまで延在するようにキャパシタ誘電体膜１８を形成する。このキャパシタ誘電体膜１８としてはタンタルオキサイド膜を用いることができる。キャパシタ誘電体膜１８は以下のような工程により形成できる。まず、厚みが１２ｎｍのタンタルオキサイド膜を堆積する。その後、温度条件を４００℃、雰囲気ガスをオゾン（Ｏ３）ガスとした酸化工程を行なうことにより上記タンタルオキサイド膜を結晶化する。このようにして、タンタルオキサイド膜からなるキャパシタ誘電体膜１８を形成できる。
【００９４】
なお、上述した酸化工程においては、バリアメタル１２ａ、１２ｂに含まれるＴａＮ膜により酸化種がブロックされるので、ＳＣポリプラグ１１ａ、１１ｂとバリアメタル１２ａ、１２ｂとの界面は酸化されることはない。
【００９５】
そして、図２５に示す上部電極膜形成工程（Ｓ６０）を実施する。具体的には、本発明の実施の形態１の図１０において説明したような方法と同様の方法を用いて、セルプレート電極１９（図２４参照）をキャパシタ誘電体膜１８上に形成する。セルプレート電極１９の材料としては、Ｒｕ膜を用いることができる。その後、本発明の実施の形態１と同様にコンタクト層間絶縁膜２０（図２４参照）、アルミニウム配線２１（図２４参照）およびパッシベーション膜２２（図２４参照）を形成する。このようにして、図２４に示した半導体装置を得ることができる。
【００９６】
上述したように、Ｒｕ膜３５ａ、３５ｂ（図２８参照）の下地膜としてＴｉ膜３６ａ、３６ｂ（図２８参照）を形成するので、半導体装置の製造工程の途中工程におけるＳＮ層間絶縁膜１３（図２８参照）とＳＮ電極１７ａ、１７ｂ（図２４参照）となるべきＲｕ膜３５ａ、３５ｂとの剥離を抑制できる。そのため、Ｒｕ膜３５ａ、３５ｂの剥離などに起因するＳＮ電極１７ａ、１７ｂ（図２４参照）の形状不良を抑制できる。
【００９７】
また、上述した製造方法では、図２９に示したようにＳＮ層間絶縁膜１３を除去するエッチングの際に、Ｒｕ膜３５ａ、３５ｂの側壁の外周側に配置されたＴｉ膜３６ａ、３６ｂ（図２８参照）の一部分も除去するので、Ｒｕ膜３５ａ、３５ｂの内周側と外周側とをともにキャパシタ電極として利用できる。すなわち、キャパシタの静電容量を増大させることができる。
【００９８】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した実施の形態ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００９９】
【発明の効果】
この発明の１の局面に従った図１に示したような半導体装置は、金属を含むキャパシタ下部電極を有するキャパシタを備える半導体装置であって、第２層間絶縁膜９のような下地絶縁膜と、ＳＣポリプラグ１１ａ、１１ｂのような導電体と、バリアメタル１２ａ、１２ｂのようなバリアメタル膜と、ＳＮ電極１７ａ、１７ｂのようなキャパシタ下部電極とを備える。下地絶縁膜はスルーホール１０ａ、１０ｂのような開口部を有する。導電体は下地絶縁膜の開口部の内部に形成される。バリアメタル膜は導電体上に形成される。キャパシタ下部電極はバリアメタル膜上に形成される。キャパシタ下部電極は、導電体とバリアメタル膜を介して電気的に接続されている。バリアメタル膜は、窒化タンタル（ＴａＮ）膜、窒化チタン（ＴｉＮ）膜およびチタン（Ｔｉ）膜の３層を含む積層膜である。
【０１００】
このようにすれば、キャパシタ下部電極上にキャパシタ誘電体膜を形成するために酸化処理を実施するような場合、この酸化処理に用いられる酸化種は積層膜を構成する窒化タンタルによりブロックされるので、導電体膜と積層膜との界面領域にまで酸化種が到達する危険性を低減できる。このため、積層膜（バリアメタル膜）と導電体膜との界面が上記酸化種により酸化されることを抑制できる。そのため、上記界面が酸化されることに起因する、バリアメタル膜と導電体膜との界面における電気抵抗の上昇という問題の発生を抑制できる。したがって、半導体装置における上記電気抵抗の上昇に起因する動作不良の発生を抑制できる。
【０１０１】
上記１の局面に従った半導体装置において、バリアメタル膜は、導電体側からキャパシタ下部電極側に向けて、チタン膜、窒化チタン膜および窒化タンタル膜が順番に積層している積層膜であってもよい。
【０１０２】
この場合、バリアメタル膜において窒化タンタル膜より導電体側にチタン膜および窒化チタン膜が配置されることになる。そして、窒化タンタル膜において上述したように酸化種がブロックされるので、導電体膜とバリアメタル膜との界面（導電体膜とチタン膜との界面）が上記酸化種により酸化される危険性を確実に低減できる。
【０１０３】
上記１の局面に従った半導体装置は、キャパシタ下部電極が埋設された状態になる、ＳＮ層間絶縁膜１３（図１参照）のような絶縁膜をさらに備えていてもよい。上記１の局面に従った半導体装置において、キャパシタ下部電極は、絶縁膜と接触するキャパシタ下部電極の表面を構成する（キャパシタ下部電極の表面に露出するように配置された）第１ＳＮ電極膜２８ａ、２８ｂ（図１１参照）のようなキャパシタ下部電極積層膜を含んでいてもよい。キャパシタ下部電極積層膜は、窒化タンタル膜、窒化チタン膜およびチタン膜の３層を有していてもよい。
【０１０４】
この場合、キャパシタ下部電極を構成するキャパシタ下部電極積層膜を、キャパシタ下部電極と絶縁膜との密着性を向上させるための接合層として作用させることができる。特に、絶縁膜としてＢＰＴＥＯＳ膜を用いる場合、このＢＰＴＥＯＳ膜と上記キャパシタ下部電極積層膜との密着性は良好であるため、絶縁膜とキャパシタ下部電極との接合界面が剥離する危険性を低減できる。この結果、キャパシタ下部電極の上記剥離に伴う形状不良の発生を抑制できる。
【０１０５】
上記１の局面に従った半導体装置において、図１１に示すように、キャパシタ下部電極積層膜はバリアメタル膜を構成する積層膜と同一レイヤにより構成されていてもよい。つまり、キャパシタ下部電極積層膜がバリアメタル膜を兼ねるような構成としてもよい。
【０１０６】
この場合、バリアメタル膜とキャパシタ下部電極積層膜とを同時に形成できるので、バリアメタル膜とキャパシタ下部電極積層膜とを別々の工程において形成する場合より、半導体装置の製造工程を簡略化できる。
【０１０７】
この発明の他の局面に従った半導体装置は、金属を含むキャパシタ下部電極を有するキャパシタを備える半導体装置であって、図１に示すように、ＳＮ層間絶縁膜１３のような絶縁膜とＳＮ電極１７ａ、１７ｂのようなキャパシタ下部電極とを備える。絶縁膜は開口部１４ａ、１４ｂのようなキャパシタ用開口部を有する。キャパシタ下部電極はキャパシタ用開口部内に配置されている。キャパシタ下部電極は、第１ＳＮ電極膜１５ａ、１５ｂのような窒化チタン膜と、第２ＳＮ電極膜１６ａ、１６ｂのような導電体膜とを有する。窒化チタン膜はキャパシタ用開口部の内壁に接触するように配置されている。導電体膜は、窒化チタン膜上に形成され、金属を含む。
【０１０８】
このようにすれば、窒化チタン膜をキャパシタ下部電極と絶縁膜との接合層として利用できる。特に、絶縁膜としてＢＰＴＥＯＳ膜を用いるような場合、ＢＰＴＥＯＳ膜と窒化チタン膜膜との密着性は良好であるため、絶縁膜からキャパシタ下部電極が剥離する危険性を低減できる。この結果、キャパシタ下部電極において上記剥離に起因する形状不良が発生する可能性を低減できる。
【０１０９】
この発明の別の局面に従った半導体装置は、金属を含むキャパシタ下部電極を有するキャパシタを備える半導体装置であって、図１１に示すように、第２層間絶縁膜９のような下地絶縁膜と、ＳＣポリプラグ１１ａ、１１ｂのような導電体と、ＳＮ層間絶縁膜１３のような絶縁膜と、ＳＮ電極１７ａ、１７ｂのようなキャパシタ下部電極とを備える。下地絶縁膜はスルーホール１０ａ、１０ｂのような開口部を有する。導電体は下地絶縁膜の開口部の内部に形成されている。絶縁膜は下地絶縁膜上に形成されている。下地絶縁膜は、導電体を露出させる開口部１４ａ、１４ｂのようなキャパシタ用開口部を有する。キャパシタ下部電極は、キャパシタ用開口部の内部に形成される。また、キャパシタ下部電極は導電体と電気的に接続されている。キャパシタ下部電極は、導電体に接触するとともに、キャパシタ用開口部の内壁と接触する第１ＳＮ電極膜２８ａ、２８ｂのような積層膜を含む。積層膜は、窒化タンタル膜、窒化チタン膜およびチタン膜の３層を含む。
【０１１０】
このようにすれば、キャパシタ下部電極上にキャパシタ誘電体膜を形成するために酸化処理を実施するような場合、この酸化処理に用いられる酸化種は積層膜を構成する窒化タンタルによりブロックされるので、導電体膜と積層膜との界面領域にまで酸化種が到達する危険性を低減できる。このため、キャパシタ下部電極を構成する積層膜と導電体膜との界面が上記酸化種により酸化されることを抑制できる。そのため、上記界面が酸化されることに起因する、キャパシタ下部電極と導電体膜との界面における電気抵抗の上昇という問題の発生を抑制できる。
【０１１１】
また、キャパシタ下部電極を構成する積層膜を、キャパシタ下部電極と絶縁膜との密着性を向上させるための接合層として作用させることができる。このため、絶縁膜とキャパシタ下部電極との接合界面が剥離する危険性を低減できる。この結果、キャパシタ下部電極の上記剥離に伴う形状不良の発生を抑制できる。
【０１１２】
上記別の局面に従った半導体装置において、積層膜は３層構造の積層膜であって、導電体側から順番に、チタン膜、窒化チタン膜および窒化タンタル膜が積層していてもよい。
【０１１３】
この場合、キャパシタ下部電極を構成する積層膜において窒化タンタル膜より導電体側にチタン膜および窒化チタン膜が配置されることになる。そして、窒化タンタル膜において上述したように酸化種がブロックされるので、導電体膜とキャパシタ下部電極との界面（導電体膜とチタン膜との界面）が上記酸化種により酸化される危険性を確実に低減できる。
【０１１４】
この発明のもう１つの局面に従った半導体装置は、図１７および図１８に示したような金属を含むキャパシタ下部電極を有するキャパシタを備える半導体装置であって、ＳＮ層間絶縁膜１３のような絶縁膜とＳＮ電極１７ａ、１７ｂのようなキャパシタ下部電極とを備える。絶縁膜は開口部１４ａ、１４ｂのようなキャパシタ用開口部を有する。キャパシタ下部電極はキャパシタ用開口部の内部に配置されている。キャパシタ下部電極は、第１ＳＮ電極膜３１ａ、３１ｂのような窒化タンタルを含む膜と、第２ＳＮ電極膜１６ａ、１６ｂのような導電体膜とを有する。窒化タンタルを含む膜は、キャパシタ用開口部の内壁に接触するように配置されている。導電体膜は窒化タンタルを含む膜上に形成され、金属を含む。
【０１１５】
このようにすれば、キャパシタ下部電極を構成する窒化タンタルを含む膜を、キャパシタ下部電極と絶縁膜との密着性を向上させるための接合層として利用できる。このため、絶縁膜とキャパシタ下部電極との接合界面が剥離する危険性を低減できる。この結果、キャパシタ下部電極の上記剥離に伴う形状不良の発生を抑制できる。
【０１１６】
また、キャパシタ下部電極上にキャパシタ誘電体膜を形成するために酸化処理を実施するような場合、この酸化処理に用いられる酸化種は窒化タンタルを含む膜によりブロックされる。そのため、キャパシタ下部電極より下層側に形成され、キャパシタ下部電極と接続された導電体プラグなどとキャパシタ下部電極との接合界面が、上記酸化種により酸化される可能性を小さくできる。
【０１１７】
上記もう１つの局面に従った半導体装置において、窒化タンタルを含む膜は、タンタル（Ｔａ）膜３２（図１８参照）と窒化タンタル（ＴａＮ）膜２５（図１８参照）とを含む積層膜であってもよい。タンタル膜はキャパシタ用開口部の内壁に接触するように配置されていてもよい。窒化タンタル膜はタンタル膜上に形成されていてもよい。
【０１１８】
この場合、タンタル膜がキャパシタ下部電極の最外周側に配置されることになる。そのため、キャパシタ下部電極の下側に位置する導電体プラグなどとキャパシタ下部電極との接合部では、上記導電体プラグとタンタル膜とが接触することになる。このようにすれば、導電体プラグと窒化タンタル膜とが接触する場合より、導電体プラグとキャパシタ下部電極との接合部における電気抵抗をより低減することができる。
【０１１９】
この発明のさらに他の局面に従った半導体装置は、金属を含むキャパシタ下部電極を有するキャパシタを備える半導体装置であって、ＳＮ電極１７ａ、１７Ｂ（図２４参照）のようなキャパシタ下部電極と、キャパシタ誘電体膜１８（図２４参照）とセルプレート電極１９（図２４参照）のようなキャパシタ上部電極とを備える。キャパシタ下部電極は半導体基板上に形成され、その形状は筒状である。キャパシタ誘電体膜はキャパシタ下部電極の内周面および外周面を覆うように形成されている。キャパシタ上部電極はキャパシタ誘電体膜上に形成されている。キャパシタ下部電極は、チタン膜３４ａ、３４ｂ（図２４参照）とＲｕ膜３５ａ、３５ｂ（図２４参照）のような導電体膜とを含む。導電体膜はチタン膜上に形成されている。導電体膜は筒状であって金属を含む。
【０１２０】
このようにすれば、キャパシタ下部電極を構成する筒状の導電体膜の内周面と外周面との両方をキャパシタ下部電極として利用できる。このため、筒状の導電体膜の内周面上のみにキャパシタ誘電体膜を形成する場合より、キャパシタの静電容量を大きくできる。
【０１２１】
上記他の局面またはもう一つの局面またはさらに他の局面に従った半導体装置において、導電体膜はルテニウム膜であることが好ましい。
【０１２２】
この場合、キャパシタ下部電極を構成する材料としてルテニウムを用いることにより、キャパシタの静電容量の増大を図ることができる。また、この場合、キャパシタ下部電極上に形成されるキャパシタ誘電体膜として、タンタルオキサイド膜などの高誘電体膜を用いることが好ましい。このようにすれば、キャパシタの静電容量をより確実に増大させることができる。
【０１２３】
この発明のさらに別の局面に従った半導体装置の製造方法は、図２〜図１０に示した半導体装置の製造方法のように、開口部を有する下地絶縁膜を準備する工程と、開口部の内部に導電体を形成する工程と、導電体上に積層膜を形成する工程とを備える。積層膜は窒化タンタル膜、窒化チタン膜およびチタン膜の３層を含む。上記さらに別の局面に従った半導体装置の製造方法は、さらに、積層膜上にキャパシタ下部電極を形成する工程を備える。
【０１２４】
このようにすれば、上記１の局面に従った半導体装置を容易に得ることができる。また、キャパシタ下部電極上にタンタルオキサイドなどからなるキャパシタ誘電体膜を形成するために酸化処理を行なう場合、酸化処理に用いられる酸化種は上記せきそう膜の窒化タンタル膜によりブロックされる。そのため、積層膜と導電体との接合界面が上記酸化種により酸化される事を抑制できる。
【０１２５】
上記さらに別の局面に従った半導体装置の製造方法において、キャパシタ下部電極を形成する工程は、積層膜上に窒化チタン膜を形成する工程と、窒化チタン膜上に金属を含む導電体膜を形成する工程とを含んでいてもよい。
【０１２６】
この場合、窒化チタン膜がキャパシタ下部電極の最外周に位置することになるので、キャパシタ下部電極の周囲を囲むように絶縁膜が配置されている場合、この絶縁膜とキャパシタ下部電極との接合層として上記窒化チタン膜を利用できる。このため、キャパシタ下部電極を形成する工程以後の製造工程において、キャパシタ下部電極が絶縁膜から剥離することを抑制できる。この結果、キャパシタ下部電極における形状不良の発生を抑制できる。
【０１２７】
この発明のさらにもう１つの局面に従った半導体装置の製造方法は、図６〜図９に示した半導体装置の製造方法のように、キャパシタ用開口部を有する絶縁膜を形成する工程と、キャパシタ用開口部の内部から絶縁膜の上部表面上にまで延在するように窒化チタン膜を形成する工程と、窒化チタン膜上に金属を含む導電体膜を形成する工程と、窒化チタン膜と導電体膜とからなるキャパシタ下部電極を形成する工程とを備える。キャパシタ下部電極を形成する工程では、絶縁膜の上部表面上に位置する窒化チタン膜と導電体膜との一部を除去することにより、キャパシタ開口部の内部にキャパシタ下部電極を形成する。
【０１２８】
このようにすれば、上記他の局面に従った半導体装置を容易に得ることができる。また、絶縁膜とキャパシタ下部電極との接合層として上記窒化チタン膜を利用できる。このため、キャパシタ下部電極を形成する工程以後の製造工程において、キャパシタ下部電極が絶縁膜から剥離することを抑制できる。
【０１２９】
この発明のまた別の局面に従った半導体装置の製造方法は、図１２〜図１６に示した半導体装置の製造方法のように、開口部を有する下地絶縁膜を準備する工程と、開口部の内部に導電体を形成する工程と、下地絶縁膜上に配置された絶縁膜を形成する工程とを備える。絶縁膜は導電体を露出させるキャパシタ用開口部を有する。上記また別の局面に従った半導体装置の製造方法は、さらに、チタン膜、窒化チタン膜および窒化タンタル膜を含む積層膜を形成する工程を備える。積層膜は、キャパシタ用開口部の内部において導電体に接触するとともに、キャパシタ用開口部の内部から絶縁膜の上部表面上にまで延在するように形成される。上記また別の局面に従った半導体装置の製造方法は、さらに、積層膜上に金属を含む導電体膜を形成する工程と、絶縁膜の上部表面上に位置する積層膜および導電体膜の一部を除去することにより、キャパシタ用開口部の内部に積層膜と導電体膜とからなるキャパシタ下部電極を形成する工程とを備える。
【０１３０】
このようにすれば、上記別の局面に従った半導体装置を容易に得ることができる。また、上記積層膜は、導電体のバリアメタル膜としての機能を有するとともに、キャパシタ下部電極と絶縁膜との剥離を防止するための接合層としての機能を有する。このため、上記バリアメタル膜と上記接合層とを別々に形成する場合より、製造工程を簡略化できる。
【０１３１】
この発明のその他の局面に従った半導体装置の製造方法は、図１９〜図２３に示した半導体装置の製造方法のように、キャパシタ用開口部を有する絶縁膜を形成する工程と、キャパシタ用開口部の内部から絶縁膜の上部表面上にまで延在するように窒化タンタルを含む膜を形成する工程と、窒化タンタルを含む膜上に金属を含む導電体膜を形成する工程と、キャパシタ下部電極を形成する工程とを備える。キャパシタ下部電極は、窒化タンタルを含む膜と導電体膜とからなり、絶縁膜の上部表面上に位置する窒化タンタルを含む膜と導電体膜との一部を除去することにより、キャパシタ開口部の内部に形成される。
【０１３２】
このようにすれば、図１７および図１８に示したような上記もう１つの局面に従った半導体装置を容易に得ることができる。
【０１３３】
この発明のもう１つ別の局面に従った半導体装置の製造方法は、図２５〜図２６に示した半導体装置の製造方法のように、キャパシタ用開口部を有する絶縁膜を形成する工程と、キャパシタ用開口部の内部から絶縁膜の上部表面上にまで延在するようにチタン膜を形成する工程と、チタン膜上に金属を含む導電体膜を形成する工程と、絶縁膜の上部表面上に位置するチタン膜と導電体膜との一部を除去する工程と、キャパシタ下部電極を形成する工程とを備える。キャパシタ下部電極を形成する工程では、絶縁膜とキャパシタ用開口部の側壁上に配置されていたチタン膜の一部とをエッチングにより除去することにより、キャパシタ下部電極を形成する。キャパシタ下部電極は、チタン膜においてキャパシタ用開口部の底壁上に位置していたチタン膜部分と、チタン膜部分上に配置された導電体膜とからなる。チタン膜部分上に位置する導電体膜は、キャパシタ用開口部の形状に沿った筒状の形状を有している。
【０１３４】
このようにすれば、上記さらに他の局面に従った半導体装置を容易に得ることができる。また、キャパシタ用開口部の内部においてキャパシタ下部電極を構成するべき導電体膜と絶縁膜との間にチタン膜が配置されているので、絶縁膜の上部表面上に位置するチタン膜と導電体膜との一部を除去する工程やキャパシタ下部電極を形成する工程において、絶縁膜と導電体膜との接合層としてチタン膜を利用できる。このため、上記絶縁膜の上部表面上に位置するチタン膜と導電体膜との一部を除去する工程やキャパシタ下部電極を形成する工程において、絶縁膜から導電体膜が剥離する危険性を低減できる。この結果、導電体膜を含むキャパシタ下部電極における形状不良の発生を抑制できる。
【図面の簡単な説明】
【図１】本発明による半導体装置の実施の形態１を示す断面模式図である。
【図２】図１に示した半導体装置の部分拡大断面模式図である。
【図３】図１および図２に示した半導体装置の製造方法の第１工程を説明するための断面模式図である。
【図４】図１および図２に示した半導体装置の製造方法の第２工程を説明するための断面模式図である。
【図５】図１および図２に示した半導体装置の製造方法の第３工程を説明するための断面模式図である。
【図６】図１および図２に示した半導体装置の製造方法の第４工程を説明するための断面模式図である。
【図７】図１および図２に示した半導体装置の製造方法の第５工程を説明するための断面模式図である。
【図８】図１および図２に示した半導体装置の製造方法の第６工程を説明するための断面模式図である。
【図９】図１および図２に示した半導体装置の製造方法の第７工程を説明するための断面模式図である。
【図１０】図１および図２に示した半導体装置の製造方法の第８工程を説明するための断面模式図である。
【図１１】本発明による半導体装置の実施の形態２を示す断面模式図である。
【図１２】図１１に示した半導体装置の製造方法の第１工程を説明するための断面模式図である。
【図１３】図１１に示した半導体装置の製造方法の第２工程を説明するための断面模式図である。
【図１４】図１１に示した半導体装置の製造方法の第３工程を説明するための断面模式図である。
【図１５】図１１に示した半導体装置の製造方法の第４工程を説明するための断面模式図である。
【図１６】図１１に示した半導体装置の製造方法の第５工程を説明するための断面模式図である。
【図１７】本発明による半導体装置の実施の形態３を示す断面模式図である。
【図１８】図１７に示した半導体装置におけるキャパシタの構造を説明するための拡大断面模式図である。
【図１９】図１７および図１８に示した半導体装置の製造方法の第１工程を説明するための断面図模式図である。
【図２０】図１７および図１８に示した半導体装置の製造方法の第２工程を説明するための断面図模式図である。
【図２１】図１７および図１８に示した半導体装置の製造方法の第３工程を説明するための断面図模式図である。
【図２２】図１７および図１８に示した半導体装置の製造方法の第４工程を説明するための断面図模式図である。
【図２３】図１７および図１８に示した半導体装置の製造方法の第５工程を説明するための断面図模式図である。
【図２４】本発明による半導体装置の実施の形態４を示す断面模式図である。
【図２５】図２４に示した半導体装置の製造方法を説明するためのフローチャートを示す図である。
【図２６】図２４に示した半導体装置の製造方法の第１工程を説明するための断面模式図である。
【図２７】図２４に示した半導体装置の製造方法の第２工程を説明するための断面模式図である。
【図２８】図２４に示した半導体装置の製造方法の第３工程を説明するための断面模式図である。
【図２９】図２４に示した半導体装置の製造方法の第４工程を説明するための断面模式図である。
【図３０】図２４に示した半導体装置の製造方法の第５工程を説明するための断面模式図である。
【図３１】従来の半導体装置の平面模式図である。
【図３２】図３１の線分ＸＸＸＩＩ−ＸＸＸＩＩにおける断面模式図である。
【図３３】図３１および図３２に示した従来の半導体装置の製造方法の第１工程を説明するための断面模式図である。
【図３４】図３１および図３２に示した従来の半導体装置の製造方法の第２工程を説明するための断面模式図である。
【図３５】図３１および図３２に示した従来の半導体装置の製造方法の第３工程を説明するための断面模式図である。
【図３６】図３１および図３２に示した従来の半導体装置の製造方法の第４工程を説明するための断面模式図である。
【図３７】図３１および図３２に示した従来の半導体装置の製造方法の第５工程を説明するための断面模式図である。
【図３８】従来の半導体装置における問題点を説明するための断面模式図である。
【符号の説明】
１　半導体基板、２　分離酸化膜、３　ゲート電極、５　絶縁膜、６　第１層間絶縁膜、７ａ，７ｂ　コンタクトホール、８ａ，８ｂ　ポリランディングパッド、９　層間絶縁膜、１０ａ，１０ｂ　スルーホール、１１ａ，１１ｂ　ＳＣポリプラグ、１２ａ，１２ｂ　バリアメタル、１３　ＳＮ層間絶縁膜、１４ａ，１４ｂ　開口部、１５ａ，１５ｂ，２８ａ，２８ｂ，３１ａ，３１ｂ　第１ＳＮ電極膜、１６ａ，１６ｂ　第２ＳＮ電極膜、１７ａ，１７ｂ　ＳＮ電極、１８　キャパシタ誘電体膜、１９　セルプレート電極、２０　コンタクト層間絶縁膜、２１アルミニウム配線、２２　パッシベーション膜、２３，３４ａ，３４ｂ，３６，３６ａ，３６ｂ　チタン（Ｔｉ）膜、２４，２６，３０ａ，３０ｂ　窒化チタン（ＴｉＮ）膜、２５　窒化タンタル（ＴａＮ）膜、２７，３５ａ，３５ｂ　ルテニウム（Ｒｕ）膜、２９　積層膜、３２　タンタル（Ｔａ）膜、３３　ＴａＮ／Ｔａ膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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