(57)【要約】【課題】クロック信号を分配する複数のクロックドライバがＨーツリー状に配置される半導体集積回路において、クロックドライバから分岐したクロック信号の位相がずれた場合、位相ずれを補正し、クロックスキューを低減した半導体集積回路を提供する。【解決手段】クロック信号の分配経路の末端またはクロック信号の分配経路の分岐途中に位相補正クロックドライバ３１を配置し、位相補正クロックドライバ３１へ入力される位相差のある複数のクロック信号に対して、位相遅れの最も大きいクロック信号に同期したクロック信号を出力する。【選択図】　　　図１
2004145443.tif 000002
【特許請求の範囲】
【請求項１】
同一基板上にクロック信号を分配する複数のクロックドライバが配置される半導体集積回路であって、前記クロックドライバから複数の前記クロック信号が入力される位相補正クロックドライバを有し、前記位相補正クロックドライバは、位相差のある複数のクロック信号入力に対して、前記クロック信号の位相差を検出する否定積回路および論理和回路と、前記否定積回路と前記論理和回路とで前記クロック信号入力に対するパルス信号が各々生成され前記パルス信号が入力されるフリップフロップ回路とを有し、前記フリップフロップ回路は、複数の前記クロック信号入力の内、位相遅れのある前記クロック信号に同期した前記クロック信号を出力することを特徴とする半導体集積回路。
【請求項２】
前記否定積回路は、前記クロック信号の立ち上がりの位相遅れを検出し、前記論理和回路は、前記クロック信号の立ち下がりの位相遅れを検出することを特徴とする請求項１記載の半導体集積回路。
【請求項３】
前記フリップフロップ回路は、複数の前記クロック信号入力の内、位相遅れが最大の前記クロック信号に同期したクロック信号を出力することを特徴とする請求項１記載の半導体集積回路。
【請求項４】
前記位相補正クロックドライバは、２本または４本の前記クロック信号入力を有することを特徴とする請求項１記載の半導体集積回路。
【請求項５】
前記位相補正クロックドライバは、前記クロック信号の分配経路の末端に配置され、論理回路のフリップフロップ回路と接続されることを特徴とする請求項１記載の半導体集積回路。
【請求項６】
前記位相補正クロックドライバは、前記クロック信号の分配経路の分岐途中に設けられることを特徴とする請求項１記載の半導体集積回路。
【請求項７】
前記クロックドライバは、Ｈーツリー状に配置されることを特徴とする請求項１記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、クロック信号を分配する複数のクロックドライバが配置される半導体集積回路に関し、特に、クロックドライバにおいて、分岐したクロック信号の位相がずれた場合、位相遅れのクロック信号に同期したクロック信号を出力することにより、クロックスキューを低減した半導体集積回路に関する。
【０００２】
【従来の技術】
従来のこの種の半導体集積回路１１１に関して、図面を参照して説明する。
【０００３】
図９は、クロック信号を分配する複数のクロックドライバ１１２がＨーツリー状に配置される半導体集積回路１１１を示す概略回路構成図、図１０は、図９中のＨーツリー部の詳細を示す図である。
【０００４】
図９、１０を参照すると、半導体集積回路１１１は、Ｈーツリー状に配置される複数段のクロックドライバ１１２と、クロック分配回路１１３と、クロックドライバ１１２からの出力が入力される論理回路（図示せず）のＦ／Ｆ（フリップフロップ）回路１１４とで構成される。
【０００５】
図１０を参照するに、クロック入力点１１６からクロック分配経路１２１を通ってクロック信号が入力されるクロックドライバ１１２ａと、クロック分配経路１２２を通ってクロック信号が入力されるクロックドライバ１１２ｂとでは、製造プロセスや動作条件によって遅延差が生じ、Ｆ／Ｆ回路１１４に入力されるクロック信号にスキューが発生し、論理回路のＦ／Ｆ回路１１４間のデータ転送に影響を及ぼすことになる。
【０００６】
この場合、製造プロセスや動作条件によって分岐後のクロック信号の位相にずれが生じることにより、クロックスキューは大きくなるが、分配経路の段数が増えるほどクロックスキューは、更に大きくなるという問題がある。
【０００７】
このため、このクロック信号の位相ずれに対して、遅延を合わせ込む必要があるが、ＤＬＬ（Ｄｅｌａｙ　Ｌｏｃｋｅｄ　Ｌｏｏｐｓ）回路により遅延補償を行うものがある（例えば、特許文献１参照。）。
【０００８】
しかし、ＤＬＬ回路により遅延補償を行う技術は、比較器の精度の問題、回路規模が大きくなるという点、毎サイクルごとに比較して遅延補正することができないことなどの欠点がある。
【０００９】
【特許文献１】
特開平１１ー６５６９９号公報（第４頁、図１）
【００１０】
【発明が解決しようとする課題】
上述のように、クロック信号を分配するＨーツリー状の複数段のクロックドライバが配置される半導体集積回路において、異なるクロック分配経路を通ってクロック信号が入力される各クロックドライバ間では、製造プロセスや動作条件によって遅延差が生じ、Ｆ／Ｆ回路に入力されるクロック信号にスキューが発生するという課題がある。
【００１１】
また、スキューを補正すべくＤＬＬ回路により遅延補償を行う技術は、比較器の精度の問題、回路規模が大きくなるという点、毎サイクルごとに位相を比較して遅延補正することができないことなどの欠点がある。
【００１２】
本発明の目的は、クロック信号を分配する複数のクロックドライバが配置される半導体集積回路において、クロックドライバから分岐したクロック信号の位相がずれた場合、位相ずれを位相遅れのクロック信号に合わせてクロック信号を出力することにより、クロックスキューを低減した半導体集積回路を提供することにある。
【００１３】
【課題を解決するための手段】
本発明の半導体集積回路は、同一基板上にクロック信号を分配する複数のクロックドライバが配置される半導体集積回路であって、クロックドライバから複数のクロック信号が入力される位相補正クロックドライバを有し、位相補正クロックドライバは、位相差のある複数のクロック信号入力に対して、クロック信号の位相差を検出する否定積回路および論理和回路と、否定積回路と論理和回路とでクロック信号入力に対するパルス信号が各々生成されパルス信号が入力されるフリップフロップ回路とを有し、フリップフロップ回路は、複数のクロック信号入力の内、位相遅れのあるクロック信号に同期したクロック信号を出力することを特徴とする。
【００１４】
否定積回路は、クロック信号の立ち上がりの位相遅れを検出し、論理和回路は、クロック信号の立ち下がりの位相遅れを検出することを特徴とする。
【００１５】
フリップフロップ回路は、複数のクロック信号入力の内、位相遅れが最大のクロック信号に同期したクロック信号を出力することを特徴とする。
【００１６】
位相補正クロックドライバは、２本または４本のクロック信号入力を有することを特徴とする。
【００１７】
位相補正クロックドライバは、クロック信号の分配経路の末端に配置され、論理回路のフリップフロップ回路と接続されることを特徴とする。
【００１８】
位相補正クロックドライバは、クロック信号の分配経路の分岐途中に設けられることを特徴とする。
【００１９】
クロックドライバは、Ｈーツリー状に配置されることを特徴とする。
【００２０】
【発明の実施の形態】
次に、本発明の半導体集積回路の一実施の形態について図面を参照して説明する。
【００２１】
図１は、本発明の半導体集積回路の一実施の形態を示す概略回路構成図、図２は、図１中のＨーツリー部の詳細を示す図である。
【００２２】
図１、図２を参照すると、半導体集積回路１１は、Ｈーツリー状に配置される複数のクロックドライバ１２と、クロック分配回路１３と、隣り合う前段のクロックドライバ１２からクロック信号が入力され、クロック分配経路２１、２２の末端に配置され、論理回路（図示せず）のＦ／Ｆ回路１４と接続される位相補正クロックドライバ３１とで構成される。
【００２３】
位相補正クロックドライバ３１の回路構成を示す図３を参照すると、位相補正クロックドライバ３１は、位相差のあるクロック信号１とクロック信号２との入力に対して、クロック信号１、２の位相差を検出する否定積回路５および論理和回路６と、否定積回路５と論理和回路６から各々出力されるパルス信号５３、５４が入力されるＦ／Ｆ（フリップフロップ）回路７とで構成される。
【００２４】
次に、上述のように構成された半導体集積回路１１の動作について、図面を参照して説明する。
【００２５】
図４は、図３に示す位相補正クロックドライバ３１のタイミングチャートである。
【００２６】
図３、図４を参照すると、否定積回路（ＮＡＮＤ回路）５は、クロック信号１の入力信号５１とクロック信号２の入力信号５２とが共にハイレベルになったとき、パルス信号５３がローレベルとなり、論理和回路（ＯＲ回路）６は、入力信号５１と入力信号５２とが共にローレベルのとき、パルス信号５４がローレベルとなる。
【００２７】
パルス信号５３は、入力信号５１と入力信号５２との立ち上がり波形の位相が遅れている方をエッジにパルスを生成し、出力パルス５４は、入力信号５１と入力信号５２との立ち下がり波形の位相が遅れている方をエッジにパルスを生成している。
【００２８】
Ｆ／Ｆ回路７からの出力パルス５５は、パルス信号５３の立ち下がり時にハイレベルになり、パルス信号５４の立ち下がり時にローレベルになる。すなわち、クロック信号１、２の入力信号５１、５２の内、位相遅れのある方のクロック信号２が出力される。
【００２９】
半導体集積回路１１のＨーツリー部の詳細を示す図２を参照すると、論理回路のＦ／Ｆ回路１４につながる位相補正クロックドライバ３１は、隣り合う前段のクロックドライバ１２ａ、１２ｂからクロック信号が入力され、入力されたクロック信号の位相を基に出力クロック信号を生成するが、クロック入力点１６から出力されるクロック信号がクロック分配経路２１を通るクロックドライバ１２ａとクロック分配経路２２を通るクロックドライバ１２ｂとからのクロック信号の位相を、何れか位相の遅い方のクロック信号と同期した出力クロック信号を生成することで、クロックスキューを低減することができる。
【００３０】
なお、図２では、論理回路のＦ／Ｆ回路１４につながる箇所に位相補正クロックドライバ３１を配置しているが、図５に示すように、クロック信号分配の分岐途中に位相補正クロックドライバ３１を挿入することにより、図２に示す位相補正クロックドライバ３１の配置と同様にクロックスキューの低減効果が得られ、また、図２と図５に示す位相補正クロックドライバ３１の配置の組み合わせによってもクロックスキューの低減効果があることは云うまでもない。
【００３１】
次に、位相補正クロックドライバにクロック信号が分配されてくるクロックドライバの経路が４方向からである場合について、図面を参照して説明する。
【００３２】
図６は、位相補正クロックドライバ７１に４本のクロック信号が入力されるＨーツリー部の詳細を示す図（但し、位相補正クロックドライバ７１後段の論理回路のＦ／Ｆ回路は省略）、図７は、位相補正クロックドライバ７１の回路構成図、図８は、位相補正クロックドライバ７１のタイミングチャートである。
【００３３】
図６〜図８を参照すると、位相補正クロックドライバ７１は、４方向のクロックドライバ１２ｃ、クロックドライバ１２ｄ、クロックドライバ１２ｅ、クロックドライバ１２ｆから位相差のあるクロック信号が入力され、位相差のあるクロック信号１、クロック信号２、クロック信号３、クロック信号４の入力信号７１、入力信号７２、入力信号７３、入力信号７４に対して、クロック信号１〜４の位相差を検出する否定積回路４０および論理和回路４１と、否定積回路４０と論理和回路４１から各々出力されるパルス信号７５、７６が入力されるＦ／Ｆ回路４２とで構成される。
【００３４】
否定積回路（ＮＡＮＤ回路）４０は、クロック信号１〜４の入力信号７１〜７４が全てハイレベルになったとき、出力されるパルス信号７５がローレベルとなり、論理和回路（ＯＲ回路）４１は、入力信号７１〜７４が全てローレベルのとき、出力されるパルス信号７６がローレベルとなる。
【００３５】
パルス信号７５は、入力信号７１〜７４の中で立ち上がり波形の位相が最も遅れている入力信号７４をエッジにパルスを生成し、パルス信号７６は、入力信号７１〜７４の中で立ち下がり波形の位相が最も遅れている入力信号７４をエッジにパルスを生成している。
【００３６】
Ｆ／Ｆ回路４２からの出力パルス７７は、パルス信号７５の立ち下がり時にハイレベルになり、パルス信号７６の立ち下がり時にローレベルになる。すなわち、クロック信号１〜４の入力信号７１〜７４の内、位相遅れが最も大きいクロック信号４が出力パルス７７となる。
【００３７】
４つのクロック信号１〜４の入力信号７１〜７４に対して、最も位相遅れの大きいクロック信号４を検出し、検出したクロック信号４と同期した出力パルス７７を生成することができるため、クロックスキューを低減することができるという効果がある。
【００３８】
【発明の効果】
以上説明したように、本発明の半導体集積回路は、複数のクロックドライバから入力される位相がずれたクロック信号を、位相遅れの最も大きいクロック信号に同期したクロック信号を出力する位相補正クロックドライバを設けたことにより、クロック信号の遅延ばらつきを抑え、クロックスキューを低減することができるという効果がある。
【図面の簡単な説明】
【図１】本発明の半導体集積回路の一実施の形態を示す概略回路構成図である。
【図２】図１中のＨーツリー部の詳細を示す図である。
【図３】位相補正クロックドライバの回路構成図である。
【図４】位相補正クロックドライバのタイミングチャートである。
【図５】位相補正クロックドライバをクロック信号分配の分岐途中に配置したときのＨーツリー部の詳細を示す図である。
【図６】位相補正クロックドライバ７に４本のクロック信号が入力されるＨーツリー部の詳細を示す図である。
【図７】図６中の位相補正クロックドライバの回路構成図である。
【図８】図７の位相補正クロックドライバのタイミングチャートである。
【図９】従来の半導体集積回路を示す概略回路構成図である。
【図１０】図９中のＨーツリー部の詳細を示す図である。
【符号の説明】
５、４０　　否定積回路
６、４１　　論理和回路
７、４２　　Ｆ／Ｆ回路
１１、１１１　　半導体集積回路
１２、１１２　　クロックドライバ
１２ａ、１２ｂ　　クロックドライバ
１２ｃ、１２ｄ　　クロックドライバ
１２ｅ、１２ｆ　　クロックドライバ
１１２ａ、１１２ｂ　　クロックドライバ
１３、１１３　　クロック分配回路
１４、１１４　　Ｆ／Ｆ回路
１６、１１６　　クロック入力点
２１、２２　　クロック分配経路
１２１、１２２　　クロック分配経路
３１、７１　　位相補正クロックドライバ
５１、５２　　入力信号
７１、７２　　入力信号
７３、７４　　入力信号
５３、５４　　パルス信号
７５、７６　　パルス信号
５５、７７　　出力パルス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2004145443.tif 000009
【図８】
2004145443.tif 000010
【図９】
2004145443.tif 000011
【図１０】
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