(57)【要約】【課題】オフリーク電流が１×１０−１６アンペア以下で、なおかつゲート長が０．１μｍ以下の半導体装置を提供する。【解決手段】半導体装置は、第１導電型の半導体基板１１上に形成された凸型半導体領域ＦＩＮ、凸型半導体領域の少なくとも対向する側面上にゲート絶縁膜ＧＯＸを介して形成されたゲート電極Ｇ、ゲート電極を挟むように凸型半導体領域中に形成された第２導電型のソース・ドレイン領域Ｓ，Ｄ、ソース・ドレイン領域間の凸型半導体領域中に形成された第１導電型のチャネル領域ＣＨ、及び凸型半導体領域を挟む半導体基板上に形成された素子分離絶縁膜とを有するフィン型トランジスタを備える。そして、凸型半導体領域の幅をＴＦＩＮ、チャネル領域の不純物濃度をＮＣＨ、凸型半導体領域を構成する半導体材料の誘電率をε、素電荷をｑとしたとき、ＴＦＩＮ≧（ε／４ｑＮＣＨ）１／２の関係を満たすことを特徴としている。【選択図】    図１
2004214413.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板上に形成された凸型半導体領域と、
前記凸型半導体領域の少なくとも対向する側面上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極を挟むように、前記凸型半導体領域中に形成された第２導電型のソース領域及びドレイン領域と、
前記ソース領域及びドレイン領域間の前記凸型半導体領域中に形成された第１導電型のチャネル領域と、
前記凸型半導体領域を挟む前記半導体基板上に形成された素子分離絶縁膜とを有するフィン型トランジスタを備え、
前記凸型半導体領域の幅をＴＦＩＮ、前記チャネル領域の不純物濃度をＮＣＨ、前記凸型半導体領域を構成する半導体材料の誘電率をε、素電荷をｑとしたとき、
ＴＦＩＮ≧（ε／４ｑＮＣＨ）１／２
の関係を満たすことを特徴とする半導体装置。
【請求項２】
第１導電型の半導体基板上に形成された凸型半導体領域と、
前記凸型半導体領域の少なくとも対向する側面上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極を挟むように、前記凸型半導体領域中に形成された第２導電型のソース領域及びドレイン領域と、
前記ソース領域及びドレイン領域間の前記凸型半導体領域中に形成された第１導電型のチャネル領域と、
前記凸型半導体領域を挟む前記半導体基板上に形成された素子分離絶縁膜とを有するフィン型トランジスタを備え、
前記ゲート電極直下の前記チャネル領域に直交する前記凸型半導体領域の幅ＴＦＩＮは、ゲート長ＬＧが０．１５μｍ以下、ゲート絶縁膜の膜厚ＴＯＸが０．００８μｍ以下、前記チャネル領域ＮＣＨの不純物濃度が５×１０１７ｃｍ−３以下、前記ソース領域及びドレイン領域の不純物濃度ＮＳＤが１×１０１９ｃｍ−３以下の条件で、
ａ（ＴＯＸ，ＮＣＨ，ＮＳＤ）  ＝  ０．０１７３  ×  （  １  −  ７６．３  ×  ＴＯＸ  −  ２．４３×１０−１９  ×  ＮＣＨ  −  １．５７×１０−２０  ×  ＮＳＤ  ）、
ｂ（ＴＯＸ，ＮＣＨ，ＮＳＤ）  ＝  ８．２１  ×  （  １  ＋  １１６  ×  ＴＯＸ  ＋  ４．３８×１０−１８×  ＮＣＨ  ＋  １．６３×１０−２０  ×  ＮＳＤ  ）の時、
前記凸型半導体領域の幅ＴＦＩＮは、
ＴＦＩＮ  ≦  ａ（ＴＯＸ，ＮＣＨ，ＮＳＤ）  ×  ｅｘｐ（  ｂ（ＴＯＸ，ＮＣＨ，ＮＳＤ）  ×  ＬＧ  ）
なる関係を満たすことを特徴とする半導体装置。
【請求項３】
前記ゲート電極直下のチャネル領域と前記半導体基板との間の前記凸型半導体領域の下部に設けられた第１の絶縁膜を更に具備し、前記チャネル領域と前記半導体基板とを電気的に絶縁することを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記チャネル領域と前記半導体基板間の前記凸型半導体領域の下部に設けられ、第１導電型で前記チャネル領域よりも不純物濃度が高い不純物領域を更に具備し、前記チャネル領域と前記半導体基板とを電気的に絶縁することを特徴とする請求項１または２に記載の半導体装置。
【請求項５】
前記ゲート電極は、前記ソース領域及び前記ドレイン領域より前記凸型半導体領域の基部方向に延設され、このゲート電極の延設部で前記チャネル領域と前記半導体基板とを電気的に絶縁することを特徴とする請求項１または２に記載の半導体装置。
【請求項６】
前記凸型半導体領域の上部に形成される第２の絶縁膜を更に具備し、前記ゲート電極は前記凸型半導体領域の一方の側面から前記第２の絶縁膜上を跨いで他方の側面に延設されることを特徴とする請求項１乃至５いずれか１つの項に記載の半導体装置。
【請求項７】
前記ゲート電極は、前記チャネル領域と第１導電型の不純物を含む多結晶シリコンであることを特徴とする請求項１乃至６いずれか１つの項に記載の半導体装置。
【請求項８】
前記ゲート電極直下のチャネル領域に直交する凸型半導体領域の幅は、ゲート長ＬＧが０．１５μｍ以下、ゲート絶縁膜の厚さＴＯＸが０．００８μｍ以下で、
ａ´（ＴＯＸ）  ＝  ０．０１４９  ×  （  １  −  ８８．４  ×  ＴＯＸ）
ｂ´（ＴＯＸ）  ＝  ２６．３  ×  （  １  −  ３６．２  ×  ＴＯＸ  ）
とした時に、
ＴＦＩＮ  ≦  ａ´（ＴＯＸ）×  ｅｘｐ（  ｂ´（ＴＯＸ）  ×  ＬＧ  ）
なる関係を満たすことを特徴とする請求項１、３、４、５のいずれか１つの項に記載の半導体装置。
【請求項９】
前記ソース領域に一方の電極が電気的に接続されたトレンチキャパシタを更に具備することを特徴とする請求項１乃至８いずれか１つの項に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は半導体装置に関し、特に半導体基板上に凸型半導体領域（ピラーとも呼ばれるもので、以下ピラーと称する）を形成し、このピラーにゲート電極、チャネル領域、ソース領域及びドレイン領域等を形成したフィン型トランジスタに適用されるものである。
【０００２】
【従来の技術】
半導体集積回路装置の発展は、その構成要素であるＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｉｌｉｃｏｎ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）のスケーリング法則という優れた特質に依るところが大きい。素子寸法を縮小すればする程、限られたチップ面積により多くの素子を集積することが可能になるためである。しかし、従来のＭＯＳＦＥＴ技術の延長による微細化は近い将来限界に達すると考えられる。その原因の一つは、オフリーク電流が微細化に伴って増加する点にある。素子寸法の縮小により電源電圧が下がると、負荷駆動力を維持するために、チャネルが導通し始めるゲート電圧（閾値電圧）を電源電圧と同じ割合で小さくしなければならない。一方、カットオフ状態でのゲート電圧に対するドレイン電流の変化の割合（サブスレショルド係数）は素子寸法を縮小しても基本的には変化しない。このため、オフリーク電流が増加するのである。また、オフリーク電流は桁のオーダーで増加する。例えば、ＣＭＯＳロジック回路では、ゲート長が５０ｎｍを切る頃からオフリーク電流による非動作時の消費電力が動作時の電力を上回り、以降急激に増大するという試算がある。こうなると、発熱の問題から、素子の寸法を縮小しても集積度を上げられなくなる。ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）のメモリセルでは、オフリーク電流の大小はストレージノードの電圧保持性能を直接左右する重大な問題である。オフリーク電流を下げるために閾値電圧を上げると、十分な駆動電流が得られなくなる。スケーリング法則に従って不純物濃度を濃くすると、ＰＮ接合やチャネル表面でのリーク電流が大きくなる。このため、従来のＭＯＳＦＥＴ構造ではメモリセルが構成できなくなる。以上の背景から、今後の半導体集積回路の微細化においては、素子のオフリーク電流をいかに小さく抑えるかということが至上命題になるのは確実であると考えられる。
【０００３】
前記オフリーク電流の問題に対する有力な解にフィン型トランジスタがある。フィン型トランジスタにおけるオフリーク電流の制御に関る従来技術を列挙すると次のようになる。
【０００４】
１．凸型半導体領域と基板とを酸化膜で絶縁する（特許文献１参照）。
【０００５】
２．ピラーの下部に高濃度領域を設けてチャネル領域と基板とを絶縁する（特許文献２参照）。
【０００６】
３．ピラーの中心に高濃度領域を設ける（特許文献２参照）。
【０００７】
４．ソース・ドレイン領域にＬＤＤ構造を適用する（特許文献３参照）。
【０００８】
５．ソース・ドレイン領域をゲート電極に対してオフセットさせる（特許文献４参照）。
【０００９】
６．ソース・ドレイン領域をピラーの両側面でそれぞれ独立させる（特許文献５参照）。
【００１０】
７．ソース・ドレイン間の距離をピラー内で変化させる（特許文献４参照）。
【００１１】
上記１〜３は、パンチスルーによるリーク電流を電流経路の観点から軽減することが目的である。フィン型トランジスタでは、ゲート電極が被さっていないピラー下部の基板接合部付近とピラーの中心部がパンチスルーの電流経路になり易い。つまり、１はピラー下部の電流経路を酸化膜で絶縁してしまうもの、２は当該電流経路中での電位障壁を上げることで電流経路を狭くしてしまうもの、３はピラー中心部の電流経路を同様に狭くしてしまうものである。さらに、４〜７もパンチスルーによるリーク電流対策である。つまり、４は従来のＭＯＳＦＥＴ構造でも行われている通り、ドレインを薄く浅く作ることにより、チャネルの電位障壁が低下することを防ぐためのものである。５はドレインからソースに至る電流経路を全体的に長くするためのものである。６はピラーの中心部での電流経路を長くするためのものである。７は主にピラー下部での電流経路を長くするためのものである。
【００１２】
しかし、上記の従来技術を組み合わせても、例えばＤＡＲＭメモリセルのトランジスタ等で特に必要となるオフリーク電流が１×１０−１６アンペア以下、という性能を発揮するフィン型トランジスタを実現することは困難である。その理由は、ピラー両側面の幅の制御方法に関る規定が為されていないかあるいは、為されていても不明確な点にある。
【００１３】
以下において、ピラーの幅の規定について説明する。
【００１４】
まず、一方でピラーの幅が厚すぎると、ピラー両側面のトランジスタ夫々独立に動作する形となるため、フィン型トランジスタの利点が失われることは明らかである。従って、ピラーの幅はある程度薄くしなければならない。
【００１５】
具体的には、ゲート長以下、ゲート長の０．７倍以下、ゲート長の１／４以下等、様様な見解が出されている。また、ゲート直下の空乏層の幅との関係から、ピラーの幅を２√２（εＳψＦ／ｑ・Ｎｓｕｂ）１／２  以下に限定するフィン型トランジスタも知られている。ここで、εＳはピラーを構成する材料の誘電率、ψＦは同半導体材料のフェルミ準位、ｑは素電荷、Ｎｓｕｂはチャネルの濃度を表す。
【００１６】
しかし、前者の経験則にはチャネルの濃度との関係が含まれておらず、後者の規定にはゲート長との関係が含まれていない。従って、例えばチャネルの濃度が１×１０１７ｃｍ−３の場合、後者の規定によればピラーの幅はおよそ０．３μｍあれば良いことになる。しかし、ゲート長が０．１μｍの場合には、前者のゲート長以下等という経験則に照らしあわせてみると、ピラーの幅（０．３μｍ）がゲート長以上（０．１μｍ）となり、前者の規定に明らかに反する。これは、ピラーの幅のみを過大評価しているためである。
【００１７】
また、ゲート長やチャネルの濃度の他にも、オフリーク電流を決める要因にはゲート酸化膜の厚さやソース・ドレイン領域の濃度が挙げられるが、これらについて言及した従来技術は存在しない。故に、従来のピラーの幅に関する経験則や規定では、前記オフリーク電流に関る性能を実現するのは困難である。一方、ピラーの幅が薄すぎると、チャネル領域の濃度による閾値電圧の制御が困難になる。チャネル領域の濃度による閾値電圧の制御性が低下すると、ゲート電極の材料を変更することでしか閾値電圧を制御できなくなるため、素子の設計と製造に要するコストが高くなる。このため、ピラーの幅は閾値電圧の制御性が確保できる範囲内にあることが望まれる。特に、チャネル領域の濃度を高くできないＤＲＡＭメモリセルのトランジスタでは、ピラーの幅の許容範囲は狭くなると考えられる。しかし、この点に配慮あるいは言及した従来技術は存在しない。
【００１８】
上述したように、フィン型トランジスタの構造を用いた場合でも、閾値電圧をチャネル領域の濃度で制御できる範囲内で、オフリーク電流が１×１０−１６アンペア以下という性能を実現することは、従来技術では困難である。故に、近い将来、集積回路の設計および製造コストの増大につながることは確実である。
【００１９】
【特許文献１】
特開平０２−２６３４７３号公報
【００２０】
【特許文献２】
特開平０３−２４５５７３号公報
【００２１】
【特許文献３】
特開平０５−０４８１０９号公報
【００２２】
【特許文献４】
特開２００２−１１８２５５
【００２３】
【特許文献５】
特開平０８−１３９３２５号公報
【００２４】
【発明が解決しようとする課題】
上記従来技術では、フィン型トランジスタ構造を用いてオフリーク電流が１×１０−１６アンペア以下であり、ゲート長が０．１μｍ以下という半導体装置を実現することは困難であった。
【００２５】
この発明は上記のような事情に鑑みてなされたもので、その目的はフィン型トランジスタ構造を用いた場合でも、閾値電圧をチャネル領域の濃度で制御できる範囲内で、オフリーク電流が１×１０−１６アンペア以下という性能を実現できる半導体装置を提供することである。また、フィン型トランジスタ構造におけるゲート長が０．１μｍ以下という半導体装置を提供することである。
【００２６】
【課題を解決するための手段】
この発明の一態様に係る半導体装置は、第１導電型の半導体基板上に形成された凸型半導体領域と、前記凸型半導体領域の少なくとも対向する側面上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極を挟むように、前記凸型半導体領域中に形成された第２導電型のソース領域及びドレイン領域と、前記ソース領域及びドレイン領域間の前記凸型半導体領域中に形成された第１導電型のチャネル領域と、前記凸型半導体領域を挟む前記半導体基板上に形成された素子分離絶縁膜とを有するフィン型トランジスタを備え、前記凸型半導体領域の幅をＴＦＩＮ、前記チャネル領域の不純物濃度をＮＣＨ、前記凸型半導体領域を構成する半導体材料の誘電率をε、素電荷をｑとしたとき、ＴＦＩＮ≧（ε／４ｑＮＣＨ）１／２の関係を満たすことを特徴としている。
【００２７】
上記のような構成によれば、閾値電圧の制御のために許容されるチャネル濃度の範囲内で、フィン型トランジスタの幅ＴＦＩＮを規定すること出来る。
【００２８】
そのため、閾値電圧のチャネル濃度により制御性と、オフリーク電流が１×１０−１６アンペア以下という超低消費電力性とを両立する半導体装置を提供することが出来る。
【００２９】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して説明する。なお、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。
【００３０】
［第１の実施形態］
図１は第１の実施形態に係るフィン型トランジスタの構成を表わす斜視図である。図１のようにＰ型シリコン半導体基板１１には、このＰ型シリコン基板１１が突起状に加工され素子領域となるピラーＦＩＮが形成されている。このピラーの高さは例えば０．３〜１．０μｍ程度以下であるがこれ以上の高さであっても良い。また、このピラーＦＩＮの両側のＰ型シリコン基板１１上には、素子分離領域となる素子分離絶縁膜３６が形成されている。
【００３１】
さらに、ピラーＦＩＮの両側面および上面には、ゲート絶縁膜ＧＯＸが形成されている。このゲート絶縁膜ＧＯＸは、ピラーＦＩＮを覆うように形成され、例えば熱酸化によって形成されたシリコン酸化膜から形成され、このゲート絶縁膜ＧＯＸの膜厚は例えば５ｎｍ程度である。また、ゲート絶縁膜ＧＯＸの上にはゲート電極ＧがピラーＦＩＮを挟むように形成される。このゲート電極Ｇは例えばホウ素が導入された多結晶シリコンから形成される。また、このホウ素が導入された多結晶シリコンをゲート電極Ｇ用いることによって、ゲート電極Ｇに印加される閾値電圧がオフリーク電流の低減に適した値（１Ｖ程度）にすることが出来る。なお、ゲート電極Ｇに導入されるホウ素の濃度は例えば１×１０２０ｃｍ−３程度である。
【００３２】
また、ピラーＦＩＮの上面には絶縁膜１０が形成されている。これは、ピラーＦＩＮの反転を抑制するために形成され、この絶縁膜１０の厚さは例えば０．１μｍ程度以下である。
【００３３】
また、ピラーＦＩＮの図面の手前と奥の両側面内には、Ｐ型シリコン基板１１の導電型と逆の導電型（ｎ型）を持つソース領域Ｓとドレイン領域Ｄが形成される。このソース領域Ｓ及びドレイン領域Ｄは、ゲート電極Ｇの形成後にこのゲート電極Ｇのパターンをマスクとして自己整合的に行われる。つまり、ゲート電極Ｇの下方を除くピラーＦＩＮの両側面内に、例えばイオン注入によりリン（Ｐ）あるいはヒ素（Ａｓ）が導入されることにより形成される。さらに、ピラーＦＩＮの上部のソース領域１２とドレイン領域Ｄとの間に形成されるチャネル領域ＣＨには、閾値電圧調整のため例えばホウ素（Ｂ）がイオン注入により導入される。
【００３４】
さらに、ピラーＦＩＮの下部には、シリコン基板１１とチャネル領域とを電気的に絶縁するため、シリコン基板１１と同じ導電型（Ｐ型）でチャネル領域よりも高い濃度を有する不純物領域１９が形成される。この不純物領域１９は、例えばホウ素（Ｂ）がイオン注入により導入され、例えばそのホウ素の濃度は１×１０１８ｃｍ−３程度以下である。この不純物領域１９は、ピラーＦＩＮの下方のシリコン基板１１内でつながっており、この構造によりシリコン基板１１とチャネル領域とを電気的に絶縁することができる。なお、シリコン基板１１とチャネル領域の間に絶縁膜を埋め込むことによって両者を絶縁することも可能である。この場合には、例えばＳＯＩ基板（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ  基板）を用いることが出来る。
【００３５】
以上のようなフィン型トランジスタにおいて、図１中のチャネル領域におけるピラーＦＩＮの幅ＴＦＩＮは以下の（１）、（２）式で示す範囲内にある。
【００３６】
ＴＦＩＮ≧（ε／４ｑＮＣＨ）１／２…（１）
ＴＦＩＮ≦  ａ（ＴＯＸ，ＮＣＨ，ＮＳＤ）  ×  ｅｘｐ（  ｂ（ＴＯＸ，ＮＣＨ，ＮＳＤ）  ×  ＬＧ  ）…（２）
但し、ａ（ＴＯＸ，ＮＣＨ，ＮＳＤ）  ＝  ０．０１７３  ×（  １  −  ７６．３  ×  ＴＯＸ  −  ２．４３×１０−１  ×  ＮＣＨ  −  １．５７×１０−２０  ×  ＮＳＤ  ）
ｂ（ＴＯＸ，ＮＣＨ，ＮＳＤ）  ＝  ８．２１  ×  （  １  ＋  １１６  ×  ＴＯＸ  ＋  ４．３８×１０−１８×  ＮＣＨ  ＋  １．６３×１０−２０  ×  ＮＳＤ  ）
ここで（１）式において、ＮＣＨはチャネル領域の不純物濃度、εはピラーＦＩＮを構成する材料（ここではシリコン）の誘電率、ｑは素電荷である。また（２）式において、ＴＯＸはゲート絶縁膜ＧＯＸの厚さ、ＮＳＤはソース領域Ｓ・ドレイン領域Ｄの不純物濃度、ＬＧはゲート長である。
【００３７】
ピラーの幅ＴＦＩＮが上記（１）、（２）式で規定されることにより、閾値電流Ｖｔｈをチャネル領域の不純物濃度ＮＣＨで制御しながら、しかもオフリーク電流を１×１０−１６アンペア以下に制御することができる。即ち、（１）式における誘電率ε及び素電荷ｑはピラーを構成する材料により決定されるため、例えば本実施形態のように例えばシリコンを用いる場合はある定数値となる。従って、所望のチャネル領域の不純物濃度ＮＣＨを代入することにより、まずチャネル領域におけるピラーの最小許容幅ＴＦＩＮーＭＩＮが決定される。
【００３８】
次に（２）式についても同様に、ゲート絶縁膜の厚さＴＯＸ及びソース領域Ｓ・ドレイン領域Ｄの不純物濃度ＮＳＤ、ゲート長ＬＧ、及びゲート絶縁膜ＧＯＸの厚さＴＯＸを所望の値に代入すると最小許容幅ＴＦＩＮ−ＭＩＮが決定される。特に後に示すように、ゲート長ＬＧが０．１μｍ以下であっても（２）式による最大許容幅ＴＦＩＮ−ＭＡＸを満足することにより、オフリーク電流を１×１０−１６アンペア以下にすることが出来る。以下において、（１）式及び（２）式に具体的に値を代入した例について説明する。
【００３９】
まずゲート長ＬＧが十分長く（２）式の条件を考慮しない場合、即ち（１）式のみを具体的に考える。図１のピラーＦＩＮの幅方向の一次元で考えると、ゲート絶縁膜ＧＯＸ直下のピラーＦＩＮの表面の電位φＳとピラーＦＩＮの中心部の電位φ０との関係は以下の（３）式によって近似できる。
【００４０】
φＳ−φ０＝（ｑＮＣＨ／２ε）（ＴＦＩＮ／２）２…（３）
（３）式は、ピラーの幅ＴＦＩＮが狭くなると、ピラーＦＩＮ内部の電位が一様に近づくことを示している。これは空乏層による電位の降下が弱くなるためで、空乏層容量が低下することを意味している。空乏層容量が低下すると、ピラーＦＩＮ内部の電位はピラーの材料とゲート電極Ｇの材料のフェルミ準位（ゲート電極Ｇが金属の時は仕事関数）の差だけで決まることになる。故に、ピラーの幅ＴＦＩＮが狭くなると、閾値電圧Ｖｔｈはチャネル領域の濃度ＮＣＨに依存しなくなる。閾値電圧をチャネル領域の濃度ＮＣＨで制御することが可能なピラーの幅ＴＦＩＮの範囲は式（３）から解析的に求めることが出来る。φＳとφ０の差が熱電位程度の０．０５Ｖ（１／２０Ｖ）以上であることが必要であるとすれば、前述の（１）式の範囲が直ちに求められる。従って、（１）式によれば、ピラーの幅ＴＦＩＮの最小許容値は、例えばチャネル領域の濃度ＮＣＨが１×１０１７ｃｍ−３の時で約０．０４μｍ、以下同様に５×１０１７ｃｍ−３の時で約０．０２μｍ、１×１０１８ｃｍ−３の時で約０．０１μｍになる。
【００４１】
次に（２）式について図２を用いて具体的に説明する。図２は図１に示した構造において、各々の条件においてオフリーク電流を１×１０−１６アンペア以下にするのに必要なピラーの幅ＴＦＩＮの最大許容値を実線及び点線で示している。即ち図２は夫々の条件で、横軸にゲート長ＬＧ、縦軸にピラーの最大許容幅ＴＦＩＮーＭＡＸをプロットしたグラフである。デバイスシュミレータを用いて模擬的に算出した電流電圧特性を元に予測した最大許容幅ＴＦＩＮ−ＭＡＸを離散的な点で示している。但し、オフリーク電流は、動作温度８５℃でゲート電圧が０Ｖの場合のドレイン電流として算出されている。
【００４２】
図２（ａ）乃至図２（ｄ）における実線２１ａ、２１ｃ、２１ｄ、２１ｄはソース・ドレイン領域の不純物濃度ＮＳＤが２×１０１８ｃｍ−３の時のグラフであり、破線２２ａ、２２ｂ、２２ｃ、２２ｄはソース・ドレイン領域の不純物濃度ＮＳＤが１×１０１９ｃｍ−３の時のグラフである。
【００４３】
さらに、図２（ａ）は実線２１ａ及び破線２２ａを表わすグラフであり、ゲート絶縁膜ＴＯＸが０．００３μｍ、チャネル領域の濃度ＮＣＨが７×１０１６ｃｍ−３の時のピラーの幅ＴＦＩＮがとり得る最大許容幅ＴＦＩＮ−ＭＡＸを示している。
【００４４】
図２（ｂ）は実線２１ｂ及び破線２２ｂを表わすグラフであり、ゲート絶縁膜ＴＯＸが０．００３μｍ、チャネル領域の濃度ＮＣＨが１×１０１７ｃｍ−３の時のピラーの幅ＴＦＩＮがとり得る最大許容幅ＴＦＩＮ−ＭＡＸを示している。
【００４５】
図２（ｃ）は実線２１ｃ及び破線２２ｃを表わすグラフであり、ゲート絶縁膜ＴＯＸが０．００３μｍ、チャネル領域の濃度ＮＣＨが２×１０１７ｃｍ−３の時のピラーの幅ＴＦＩＮがとり得る最大許容幅ＴＦＩＮ−ＭＡＸを示している。
【００４６】
図２（ｄ）は実線２１ｄ及び破線２２ｄを表わすグラフであり、ゲート絶縁膜ＴＯＸが０．００８μｍ、チャネル領域の濃度ＮＣＨが２×１０１７ｃｍ−３の時のピラーの幅ＴＦＩＮがとり得る最大許容幅ＴＦＩＮ−ＭＡＸを示している。
【００４７】
図２（ａ）乃至図２（ｄ）に示すように、ゲート長ＬＧが０．１５μｍ以下、ゲート絶縁膜の厚さＴＯＸが０．００８μｍ以下、チャネル濃度ＮＣＨが５×１０１７ｃｍ−３、ソース・ドレイン領域の濃度ＮＳＤが１×１０１９ｃｍ−３以下の範囲において、デバイスシュミレーションの結果と（２）式の結果がよく一致していることが分かる。
【００４８】
尚、実際上では製造工程でのばらつきを抑制するために、ピラーの幅ＴＦＩＮを最大許容値幅よりも薄くすることが予想される。このため、ピラーの幅ＴＦＩＮがとり得る最大許容幅ＴＦＩＮ−ＭＡＸをそれ以下の範囲で選定することも可能である。
【００４９】
ここで、さらに（２）式において、チャネル領域の濃度ＮＣＨを最大値（５×１０１７ｃｍ−３）に、ソース・ドレイン領域の濃度ＮＳＤを最小値（１×１０１８ｃｍ−３）にすると以下の（４）式が得られる。
【００５０】
ＴＦＩＮ  ≦  ａ´（ＴＯＸ）×  ｅｘｐ（  ｂ´（ＴＯＸ）  ×  ＬＧ  ）…（４）
但し、ａ´（ＴＯＸ）  ＝  ０．０１４９  ×  （  １  −  ８８．４  ×  ＴＯＸ）
ｂ´（ＴＯＸ）  ＝  ２６．３  ×  （  １  −  ３６．２  ×  ＴＯＸ  ）
即ち、（４）式はゲート長ＬＧとゲート絶縁膜の厚さＴＯＸだけで規定した、ピラーの幅ＴＦＩＮの最大許容範囲である。この（４）式を（２）式の代わりに用いても良い。
【００５１】
以上のように、ピラーの幅ＴＦＩＮ  を（１）式及び（２）式、又は（１）式及び（４）式で示される範囲で選定することにより、フィン型トランジスタにおける閾値電圧の制御性を維持しながら、オフリーク電流を１×１０−１６アンペア以下に制御することが可能となる。これにより、ゲート材料の変更を行わずに素子を微細化できるようになり、素子の設計と製造に要するコストの削減が図れる。また、オフリーク電流を１×１０−１６アンペア以下にすることが出来るため、本フィン型トランジスタをＤＲＡＭセルに用いることにより、ストレージ電極の電圧保持特性能に優れたセルを小面積で実現することが可能となる。
【００５２】
さらに図２に示したように、上記の効果を維持したまま、ゲート長ＬＧを０．１μｍ以下とすることが出来る。そのため、素子寸法を縮小し集積度を上げることが出来る。
【００５３】
尚、本発明は図１で示したフィン型トランジスタに限定されず、例えば以下のような構造を備えていてもよい。例えば、ゲート電極Ｇは素子分離絶縁膜３６の上面より下方に張り出していても良い。これはチャネル領域下方でのパンチスルー抑制に効果がある。張り出し幅は、ソース・ドレイン領域下方に広がる空乏層の幅程度である。例えば、ソース領域Ｓ及びドレイン領域Ｄをゲート電極Ｇに対してオフセットさせても良い。このような構成にすると実効的にゲート長が伸びるので、オフリーク電流が減少する。これには、ゲート電極Ｇの加工後に絶縁膜を堆積、表面を除去して分離層（オフセットスペーサ）を形成した後でイオン注入を行えば良い。例えば、ピラーＦＩＮの両側面のソース領域Ｓ及びドレイン領域ＤのＮ型領域がピラーＦＩＮの内部で接触しないようにしても良い。ピラーＦＩＮの中央部でドレインの空乏層が伸びにくくなるので、オフリーク電流が減少する。これには、１ｋｅＶ以下の低加速エネルギーでイオン注入を行えば良い。例えば、ソース領域Ｓ及びドレイン領域Ｄの抵抗値が増加するのを防ぐために、ソース領域Ｓ及びドレイン領域Ｄの表面をサリサイド化しても良い。例えば、ソース領域Ｓ及びドレイン領域Ｄだけピラーの幅ＴＦＩＮを厚く形成しても良い。
【００５４】
［第２の実施形態］
次に、第１の実施形態で示したフィン型トランジスタをＤＲＡＭに適用する場合において、トレンチ型ＤＲＡＭに適用した一態様について図３乃至図６を用いて説明する。
【００５５】
図３乃至図６はそれぞれ、この発明の一実施形態に係る半導体装置及びダイナミック型半導体記憶装置について説明するためのもので、ＤＲＡＭを例にとって示している。図３は上記フィン型トランジスタとトレンチキャパシタを用いたＤＲＡＭセルのメモリセルアレイを模式的に示す平面図である。図４は図３におけるＡ−Ａ´線に沿った断面構造図、図５は図３におけるＢ−Ｂ´線に沿った断面構造図である。図６は図３に示したメモリセルアレイの要部を模式的に示す斜視図である。
【００５６】
なお、図中＜ｍｎ＞（ｍ，ｎはそれぞれ正の整数）はそれぞれ各メモリセルにおける＜ロウ（ｒｏｗ）  カラム（ｃｏｌｕｍｎ）＞に対応している。
【００５７】
まず、メモリセルアレイのパターン構成例について図３の平面図を用いて説明する。破線で囲んで示すＭＣ＜００＞〜ＭＣ＜３６＞はそれぞれ、１ビットのメモリセルである。これらのメモリセルＭＣ（ＭＣ＜００＞〜ＭＣ＜３６＞）は、ビット線ＢＬ（ＢＬ＜０＞〜ＢＬ＜３＞）とワード線ＷＬ（ＷＬ＜０＞〜ＷＬ＜７＞）との交点にそれぞれ対応して設けられている。
【００５８】
上記各メモリセルＭＣはフィンゲート型のダブルゲートトランジスタＴＲ（ＴＲ＜００＞〜ＴＲ＜３６＞）とトレンチキャパシタＴＣ（ＴＣ＜００＞〜ＴＣ＜３６＞）とで形成される。また、各トランジスタＴＲのソース領域ＳはトレンチキャパシタＴＣの一方の電極に接続され、ドレイン領域は隣接するメモリセルＭＣ中のトランジスタＴＲのドレイン領域に共通接続され、１対のメモリセルＭＣを形成する。夫々のトランジスタＴＲのドレイン領域は、ビット線コンタクト（接続部）ＢＣを介してビット線ＢＬに接続される。これら一対のメモリセルＭＣは、各ワード線ＷＬに沿ってトランジスタＴＲとトレンチキャパシタＴＣとが１対ずつ交互に繰り返されるように配置されている。例えばワード線ＷＬ＜１＞に着目すると、メモリセルＭＣ＜００＞のトランジスタＴＲ＜００＞、メモリセル＜０１＞のトレンチキャパシタＴＣ＜０１＞、メモリセルＭＣ＜０２＞のトランジスタＴＲ＜０２＞、及びメモリセルＭＣ＜０３＞のトレンチキャパシタＴＣ＜０３＞の順で形成されている。このように、一対のダブルゲートトランジスタと１対のトレンチキャパシタを交互に千鳥状に配置することによりパターン占有面積を低減することが出来る。
【００５９】
次に、上記図３におけるメモリセルＭＣ＜０３＞とメモリセルＭＣ＜０４＞を抽出し、図４及び図５を用いてその断面構造、並びに図６の模式図を用いて立体的な構造を詳しく説明する。
【００６０】
Ｐ型シリコン基板１１には、このシリコン基板１１の表面が突起状に加工された凸形状の半導体領域（ピラーとも呼ばれ、以降の説明ではピラーと称する）ＦＩＮが形成されている。このピラーＦＩＮの高さは、例えば０．３〜１．０μｍであるが、０．３μｍ以下でも良い。上記ピラーＦＩＮの両側壁には、チャネル領域ＣＨ＜０３＞が形成される。このチャネル領域ＣＨ＜０３＞には、閾値電圧の調整のために、例えばボロン（Ｂ）がイオン注入により導入されている。
【００６１】
また、図５に示す如く、チャネル領域ＣＨ＜１２＞（図示せず）の表面上には、ゲート絶縁膜ＧＯＸ＜１２＞が形成され、その膜厚は例えば５ｎｍである。また、図４に示すが如く、各ソース領域Ｓは、ストラップ電極ＳＴを介して、トレンチキャパシタＴＣの一方の電極（ストレージ電極５０）に接続される。上記各ストラップ電極ＳＴはポリシリコン層６３と高融点金属のシリサイド層６３Ｓとの積層構造である。例えば、メモリセルＭＣ＜０３＞のストラップ電極ＳＴ＜０３＞は、ピラーＦＩＮの側面に形成されたソース領域Ｓ＜０３＞の上面の一部及び側壁の一部と接しており、ソース領域Ｓ＜０３＞とトレンチキャパシタＴＣ＜０３＞のストレージ電極５０とが電気的に接続されている。このソース領域Ｓ＜０３＞とストラップ電極ＳＴ＜０３＞の接続は、ソース領域Ｓ＜０３＞の上面のみ若しくは側壁のみがストラップ電極ＳＴ＜０３＞と接するような接続も可能である。何故なら、ソース領域Ｓとストラップ電極ＳＴとが電気的に十分導通していればよいからである。このようにストラップ電極ＳＴを介してソース領域ＳとトレンチキャパシタＴＣのストレージ電極５０を接続することにより、ソース領域ＳとトレンチキャパシタＴＣ間の抵抗値を下げることが出来る。
【００６２】
また、トレンチキャパシタＴＣは、キャパシタ絶縁膜（図示せず）を介してストレージ電極５０とプレート電極４９から形成される。ここで、ストレージ電極５０は例えばトレンチ中に埋め込まれたポリシリコンから形成され、プレート電極４９は例えば基板１１中にＡｓが拡散されたＮ＋型領域から形成される。
【００６３】
さらに、ピラーＦＩＮの上面には、例えば０．１μｍ程度以下の絶縁膜１０を介在してワード線ＷＬが形成される。例えば、メモリセルＭＣ＜０３＞のチャネル領域に形成された絶縁膜１０を介して、ワード線（アクティブワード線）ＷＬ＜３＞が形成される。ここで、アクティブワード線ＷＬとは、直下のトランジスタをスイッチング動作させるワード線である。上記アクティブワード線ＷＬは、ポリシリコン層５２と高融点金属のシリサイド層５２Ｓとから構成される。また、上記絶縁膜１０は、例えば膜厚が０．００２μｍのシリコン酸化膜１２及び膜厚が０．０７μｍのシリコンナイトライド膜３０から形成される。
【００６４】
上記トレンチキャパシタＴＣの上面には埋め込み絶縁膜５１が形成され、トレンチキャパシタＴＣの上部には、内壁に沿ってカラー絶縁膜４７が形成される。上記埋め込み絶縁膜５１の膜厚は０．０３μｍ以上であり、ゲート絶縁膜ＧＯＸの膜厚よりも厚く形成される。各埋め込み絶縁膜５１上には、隣接するメモリセルのワード線（パッシングワード線）ＷＬが形成される。例えば、トレンチキャパシタＴＣ＜０３＞の上面に形成された埋め込み絶縁膜５１の上には、パッシングワード線ＷＬ＜２＞が形成される。このパッシングワード線ＷＬは、トレンチキャパシタＴＣ＜０３＞上を単に通過するに過ぎず、メモリセルＭＣ＜０３＞に対しては何らスイッチング動作に作用しない。このようにワード線ＷＬは、アクティブワード線とパッシングワード線が交互に配置されている。
【００６５】
そして、ビット線ＢＬに沿って形成されるメモリセルＭＣのトレンチキャパシタＴＣの間の素子分離領域５の上部に分離部６が形成されている。
【００６６】
図５に示すように、ピラーＦＩＮの両側壁には、上記ゲート絶縁膜ＧＯＸを介してピラーＦＩＮを挟むようにポリシリコン層からなるゲート電極Ｇが形成される。さらに上記ゲート電極Ｇの上面に接して、ポリシリコン層５２とシリサイド化したポリシリコン層５２Ｓとからなるワード線ＷＬが形成される。また、上記ゲート電極Ｇに隣接して、上記ワード線ＷＬに沿ってトレンチキャパシタＴＣが形成される。例えば図５に示すように、ゲート電極Ｇ＜１２＞に隣接し、ワード線ＷＬ＜２＞に沿ってトレンチキャパシタＴＣ＜０３＞とトレンチキャパシタＴＣ＜２３＞が形成される。そのトレンチキャパシタＴＣの上部の内壁にはカラー絶縁膜４７が形成され、このトレンチキャパシタＴＣの上面には埋め込み絶縁膜５１が形成される。さらにカラー絶縁膜４７及び埋め込み絶縁膜５１の上面に接して、ワード線ＷＬが形成される。従って、ゲート電極Ｇはゲート絶縁膜ＧＯＸとカラー絶縁膜４７に挟まれる構造を有する。ここでカラー絶縁膜４７の膜厚は、ゲート絶縁膜ＧＯＸの膜厚よりも厚くなるように形成される。
【００６７】
ここで、図５及び図６に示すように、以上の構造を有するフィン型トランジスタのチャネル領域におけるピラーの幅ＴＦＩＮは、上記（１）式及び（２）式、又は上記（１）式及び（４）式の関係を満たすように形成されている。
【００６８】
即ち、ピラーの幅ＴＦＩＮは以下のように上記（１）式及び（２）式によって規定される。
【００６９】
ＴＦＩＮ≧（ε／４ｑＮＣＨ）１／２…（１）
ＴＦＩＮ≦  ａ（ＴＯＸ，ＮＣＨ，ＮＳＤ）  ×  ｅｘｐ（  ｂ（ＴＯＸ，ＮＣＨ，ＮＳＤ）  ×  ＬＧ  ）…（２）
但し、ａ（ＴＯＸ，ＮＣＨ，ＮＳＤ）  ＝  ０．０１７３  ×（  １  −  ７６．３  ×  ＴＯＸ  −  ２．４３×１０−１  ×  ＮＣＨ  −  １．５７×１０−２０  ×  ＮＳＤ  ）
ｂ（ＴＯＸ，ＮＣＨ，ＮＳＤ）  ＝  ８．２１  ×  （  １  ＋  １１６  ×  ＴＯＸ  ＋  ４．３８×１０−１８×  ＮＣＨ  ＋  １．６３×１０−２０  ×  ＮＳＤ  ）
ここで（１）式において、ＮＣＨはチャネル領域の不純物濃度、εはピラーＦＩＮを構成する材料（ここではシリコン）の誘電率、ｑは素電荷である。また（２）式において、ＴＯＸはゲート絶縁膜ＧＯＸの厚さ、ＮＳＤはソース領域Ｓ・ドレイン領域Ｄの不純物濃度、ＬＧはゲート長である。
【００７０】
また、ピラーの幅ＴＦＩＮは上記（１）式及び（４）式によっても規定され、（４）式は以下のようになる。
【００７１】
ＴＦＩＮ  ≦  ａ´（ＴＯＸ）×  ｅｘｐ（  ｂ´（ＴＯＸ）  ×  ＬＧ  ）…（４）
但し、ａ´（ＴＯＸ）  ＝  ０．０１４９  ×  （  １  −  ８８．４  ×  ＴＯＸ）
ｂ´（ＴＯＸ）  ＝  ２６．３  ×  （  １  −  ３６．２  ×  ＴＯＸ  ）
次に、メモリセルＭＣ＜０３＞を例に挙げて、各メモリセルＭＣの基本的な動作の一例を説明する。以下において基本的な動作の一例の説明は、読み出し／書き込み動作時におけるビット線ＢＬ＜０＞の電圧の変化に着目して行う。
【００７２】
まず、データの読み出し動作について説明する。ビット線ＢＬ＜０＞を選択し、プリチャージを行ってビット線ＢＬ＜０＞を活性化する。このビット線ＢＬ＜０＞のプリチャージレベルは、例えばビット線ＢＬ＜０＞からの信号をセンスするセンスアンプを駆動する電源電圧ＶＤＤの１／２（ＶＤＤ／２）である。
【００７３】
次に、データの読み出しを行うワード線ＷＬを選択する。選択されたワード線ＷＬには、図示しないロウデコーダ中のワード線ドライバから正の電位が印加される。例えば、ワード線ＷＬ＜３＞が選択されると、ワード線ＷＬ＜３＞に接続されたゲート電極を有するトランジスタがそれぞれ“オン”する。図４の場合では、ワード線ＷＬ＜３＞に接続されたゲート電極Ｇ＜０３＞が選択され、トランジスタＴＲ＜０３＞が“オン”状態となる。
【００７４】
これにより、プリチャージレベルのビット線ＢＬ＜０＞と、メモリセルＭＣ＜０３＞のトレンチキャパシタＴＣ＜０３＞のストレージ電極５０とが電気的に接続される。
【００７５】
このとき、メモリセルＭＣ＜０３＞のトレンチキャパシタＴＣ＜０３＞に電荷が蓄積されていると、メモリセルＭＣ＜０３＞のトレンチキャパシタＴＣ＜０３＞からビット線ＢＬ＜０＞に電荷が放電される。この結果、ビット線ＢＬ＜０＞の電位はプリチャージレベル（ＶＤＤ／２）の他のビット線に比べて電位が高くなる。これに対し、トレンチキャパシタＴＣ＜０３＞に電荷が蓄積されていないと、ビット線ＢＬ＜０＞からトレンチキャパシタＴＣ＜０３＞に電荷が供給されて放電される。これによって、ビット線ＢＬ＜０＞の電位はプリチャージレベル（ＶＤＤ／２）の他のビット線に比べて電位が低くなる。そして、この先に接続されたセンスアンプによって上記電位差が検知・増幅されることによって、“１”または“０”の読み出し動作がなされる。この際、読み出した“１”または“０”のデータに応じて、メモリセルＭＣ＜０３＞中のトレンチキャパシタＴＣ＜０３＞に“１”または“０”のデータが再書き込みされる（データリフレッシュ）。
【００７６】
次に、データの書き込み動作について説明する。まず、センスアンプからビット線ＢＬ＜０＞に書き込みデータの“１”または“０”に応じてＶＤＤレベルまたは０Ｖが印加される。ここで、ワード線ＷＬ＜３＞が選択されると、トランジスタＴＲ＜０３＞が“オン”状態となり、ビット線ＢＬ＜０＞とトレンチキャパシタＴＣ＜０３＞のストレージ電極５０が電気的に接続される。
【００７７】
そして、ビット線ＢＬ＜０３＞からトランジスタＴＲ＜０３＞を介してトレンチキャパシタＴＣ＜０３＞に電荷が充電、またはトレンチキャパシタＴＣ＜０３＞から電荷が放電され、書き込み動作がなされる。
【００７８】
他のメモリセルＭＣの動作についても同様である。
【００７９】
上記のような構成によれば、以下のような効果が得られる。
【００８０】
まず、埋め込み絶縁膜５１の膜厚が、ゲート絶縁膜ＧＯＸの膜厚より厚いので、誤動作を抑制し、信頼性を高めることができる。
【００８１】
即ち、前述のように、読み出し／書き込み動作を行う場合には、ビット線ＢＬ及びワード線ＷＬに電流を流し、ビット線ＢＬの電位の変化を検出する。このビット線ＢＬの電位は、電荷がトレンチキャパシタＴＣに流入するか放出されるか否かによって変化する。
【００８２】
しかし、上述したように、本実施形態では、埋め込み絶縁膜５１は、トレンチキャパシタＴＣの上面を完全に覆って、電気的絶縁を達成するに十分な膜厚になっている。例えば、図５においてワード線ＷＬ＜２＞とトレンチキャパシタＴＣ＜０３＞，ＴＣ＜２３＞の電気的な絶縁性を十分に保持することが出来る。
【００８３】
さらに、ゲート電極Ｇがゲート絶縁膜ＧＯＸと膜厚の厚いカラー絶縁膜４７に挟まれた構造を有しているため、例えば図２のように隣接するトレンチキャパシタＴＣ＜０３＞及びＴＣ＜２３＞に誤動作が発生するのを防止できる。つまり、ピラーＦＩＮの両側壁に形成されたゲート電極によりスイッチング動作をする場合に、隣接するトレンチキャパシタとの電気的絶縁性が十分でないと上記と同様の作用によって誤動作の原因となる。しかし、膜厚の厚いカラー絶縁膜４７によって十分な絶縁性を確保できる。
【００８４】
さらに、ストラップ電極ＳＴを介して、ソース領域とトレンチキャパシタＴＣを接続するため、ソース領域Ｓとトレンチキャパシタ間ＴＣの抵抗値を低減できる。
【００８５】
また、ワード線ＷＬ、ストラップ電極ＳＴ、及びビット線コンタクトＢＣが、ポリシリコン層と高融点金属のシリサイド層の二層構造により形成されているので、シリサイド層によって抵抗値を低減することが出来る。
【００８６】
さらに、フィン型トランジスタのチャネル領域におけるピラーの幅ＴＦＩＮは、上記（１）式及び（２）式、又は上記（１）式及び（４）式の関係を満たすように形成されている。そのため、オフリーク電流が１×１０−１６アンペア以下で、なおかつゲート長が０．１μｍ以下となるＤＲＡＭメモリセルを提供することが出来る。オフリーク電流が１×１０−１６アンペア以下となるので、ストレージ電極５０の電圧保持特性を向上することが出来る。しかも、ストレージ電極５０の電圧保持特性が向上するため、キャパシタ面積を低減することが出来る。また、ゲート長を０．１μｍ以下とすることが出来るので、セル面積を低減することが出来る。以上の効果により、アレイ面積を大幅に低減することが出来る。従ってこの実施形態のように、この発明をＤＲＡＭメモリセルに適用すると非常に大きい効果を得ることが出来る。
【００８７】
次に、この発明の一実施形態に係る半導体装置の製造方法について、図３乃至図６に示したフィンゲート型のダブルゲートトランジスタとトレンチキャパシタを有するメモリセルの製造方法を例にとって説明する。この例では、上記メモリセルアレイとその周辺回路、あるいはメモリとは別の論理回路や演算回路等とを一連の工程で形成している。
【００８８】
図７（ａ）〜図２９（ａ）はそれぞれ、図３におけるＡ−Ａ´線に沿った断面の製造工程を順次示す図である。図７（ｂ）〜図２９（ｂ）はそれぞれ、図３におけるＢ−Ｂ´線に沿った断面の製造工程を順次示す図である。図７（ｃ）〜図２９（ｃ）はそれぞれ、メモリセルアレイの周辺に設けられるアドレスバッファ、デコーダ、センスアンプあるいは入出力バッファ等の周辺回路（メモリとは別の論理回路や演算回路等でも良い）の製造工程を順次示す図である。
【００８９】
まず、Ｐ型シリコン基板１１の主表面上に、例えば熱酸化によってシリコン酸化膜１２を２ｎｍ程度の厚さに形成する。また、このシリコン酸化膜１２は化学処理により形成した薄膜の組成のずれた酸化膜でもよい。さらに、このシリコン酸化膜１２上に、シリコンナイトライド膜３０を例えば７０ｎｍ堆積形成する。上記シリコンナイトライド膜３０の上に、反応ガスにＴＥＯＳを用いたＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法によってＴＥＯＳ−ＳｉＯ２膜３１を例えば５５０ｎｍ程度の厚さに堆積形成する。さらに、上記ＴＥＯＳ−ＳｉＯ２膜３１上に、絶縁膜系のハードマスク膜３２を例えば３００ｎｍ、ＳＯＧ膜３３を例えば１０ｎｍの厚さに堆積形成する。これらハードマスク膜３２及びＳＯＧ膜３３は、ＴＥＯＳ−ＳｉＯ２膜３１に後述するトレンチを正確に形成するためのものである。次に、上記ＳＯＧ膜３３上にフォトレジスト３４を塗布し、露光及び現像を行ってこのフォトレジスト３４に素子分離領域（ＳＴＩ：Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）領域を形成するためのパターンを形成する。上記素子分離領域の幅は、例えば９０ｎｍ〜１１０ｎｍ程度であり、９０ｎｍ〜１１０ｎｍの間隔で配置される（図７（ａ）、図７（ｂ））。
【００９０】
周辺回路もメモリセルアレイと同じ工程により、シリコン基板１１上に、シリコンナイトライド膜３０、ＴＥＯＳ−ＳｉＯ２膜３１、及びＳＯＧ膜３３を順次堆積形成する。さらに、上記ＳＯＧ膜３３上にフォトレジスト３４を塗布し、このフォトレジスト３４をパターニングする（図７（ｃ））。
【００９１】
次に、上記フォトレジスト３４をマスクにして、ＳＯＧ膜３３、ハードマスク膜３２及びＴＥＯＳ−ＳｉＯ２膜３１を、例えばＲＩＥ法によってエッチングする。その後、上記ＳＯＧ膜３３及びフォトレジスト３４を除去する（図８（ａ）、図８（ｂ）、図８（ｃ））。
【００９２】
次に、残存されているハードマスク膜３２とＴＥＯＳ−ＳｉＯ２膜３１をマスクにして、シリコンナイトライド膜３０、シリコン酸化膜１２及びシリコン基板１１に、例えばＲＩＥ法によって幅ＴＦＩＮ、深さ２５０ｎｍ程度のトレンチ３５を形成する。このトレンチ３５を形成する工程により、例えばメモリセルＭＣ＜１２＞におけるピラーＦＩＮ＜１２＞となる、シリコン基板１１の主表面に形成された凸形状の半導体領域を形成する。この場合、凸型半導体領域の幅ＴＦＩＮは、上記（１）式及び（２）式、又は上記（１）式及び（４）式の関係を満たすように形成される（図９（ａ）、図９（ｂ））。
【００９３】
周辺回路も同一工程で同時に、例えばＲＩＥ法によって、シリコンナイトライド膜３０及びシリコン基板１１のＳＴＩ領域の形成予定領域にトレンチを形成する（図９（ｃ））。
【００９４】
次に、上記トレンチの内壁に例えば熱酸化によって酸化膜を形成する（図示せず）。さらに、例えばＣＶＤ法によりＳｉＯ２を埋め込んだ後、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法によって平坦化する。以上の工程によってトレンチ３５内にＳＴＩ領域３６を形成する（図１０（ａ）、図１０（ｂ））。
【００９５】
周辺回路も同じ工程によって、トレンチ内にＳＴＩ領域３６を形成する（図１０（ｃ））。
【００９６】
尚、以上までのメモリセルアレイと周辺回路のＳＴＩ領域３６を形成する工程においては、マスクを共有することが出来る。そのためメモリセルアレイ及び周辺回路についてＳＴＩ領域３６を単独で製作する場合よりも、工程を簡略化し製造コストを低減することが出来る。
【００９７】
次に、周辺回路上をマスクし、メモリセルアレイのＳＴＩ領域３６を例えばウェットエッチング法によって１５０ｎｍ程度エッチバックする。この時、トレンチの底部に残存されるＳＴＩ領域３６の膜厚は３０ｎｍ程度である（図１１（ａ）、図１１（ｂ）、図１１（ｃ））。
【００９８】
次に、例えばイオン打ち込み法によって、メモリセルアレイにおけるＳＴＩ領域３６の上部のシリコン基板１１の側壁に、リン（Ｐ）を斜め方向に方向を変えて２回打ち込む。尚、この工程はＳＴＩ領域３６をリセスする前においても可能である。その場合には、イオンを垂直方向に打ち込み、その後、例えば熱酸化によってゲート絶縁膜ＧＯＸを５ｎｍ程度形成する（図示せず）。さらに、窒素雰囲気中又はプラズマ雰囲気中でチッ化し、アニ−リングする。その後、ゲート電極となるポリシリコン層３８を堆積する（図１２（ａ）、図１２（ｂ）、図１２（ｃ））。
【００９９】
次に、上記基板１１の全面に、例えばＯ２とＨ２を燃焼した低圧力の雰囲気中若しくはオゾンを含む雰囲気中において酸化膜を堆積形成する（図示せず）。さらに、シリコンナイトライド膜４０を１００ｎｍ程度、マスク材となるＢＳＧ膜４１を１６００ｎｍ程度、ハードマスク膜４２を７００ｎｍ程度、及びＳＯＧ膜４３を１０ｎｍ程度、順次堆積形成する。さらに、上記ＳＯＧ膜４３上にフォトレジスト４４を塗布し、このフォトレジスト４４の露光及び現像を行ってディープトレンチを形成するためのマスクパターニングを形成する。尚、上記ハードマスク膜４２及びＳＯＧ膜４３は、ＢＳＧ膜４１を正確にエッチングするために堆積形成されている（図１３（ａ）、図１３（ｂ）、図１３（ｃ））。
【０１００】
次に、上記フォトレジスト４４をマスクとして、例えばＲＩＥ法によりＳＯＧ膜４３、ハードマスク膜４２、ＢＳＧ膜４１、シリコンナイトライド膜４０、シリコンナイトライド膜３０、及びシリコン酸化膜１２を順次エッチングして、ディープトレンチを形成するためのマスクとなるトレンチ４５を形成する。そして、フォトレジスト４４及びＳＯＧ膜４３を除去する。この工程において、シリコンナイトライド３０とシリコンナイトライド膜の間に形成された図示しない酸化膜があるために、シリコンナイトライド膜４０のみを選択的に除去することが出来る。（図１４（ａ）、図１４（ｂ）、図１４（ｃ））。
【０１０１】
その後、例えば低選択比エッチング法によって、メモリセルアレイのポリシリコン層３８及びＳＴＩ領域３６をエッチングする（図１５（ａ）、図１５（ｂ）、図１５（ｃ））。
【０１０２】
次に、シリコン基板１１を例えばＲＩＥ法によってエッチングし、ディープトレンチ４６を例えば６μｍ程度の深さに形成する。さらにその後、ポストクリーニングする（図１６（ａ）、図１６（ｂ）、図１６（ｃ））。
【０１０３】
引き続き、ハードマスク膜４２及びＢＳＧ膜４１を除去する。さらにポリシリコン層３８を全て酸化する（図示せず）。その後、シリコン基板１１を例えば１１００℃程度熱酸化することによって、トレンチ４６内部に酸化膜（図示せず）を形成する。さらに、トレンチ４６内部にシリコンナイトライド膜（図示せず）を形成し、トレンチ４６の上部のシリコンナイトライド膜を除去する。その後、再び例えば熱酸化によりシリコンナイトライド膜が除去された部分のみ選択的にカラー絶縁膜４７を形成する。このカラー絶縁膜４７の最終的な膜厚は例えば２５ｎｍ〜３０ｎｍ程度である。このような工程により、所望のカラー絶縁膜４７の膜厚を制御することが出来る。（図１７（ａ）、図１７（ｂ）、図１７（ｃ））。
【０１０４】
次に、ディープトレンチ４６の底部４８を例えばケミカルドライエッチング法により３０ｎｍ程度エッチングして底部を広くする。さらに、気相反応によりディープトレンチ４６内部にＡｓもしくはＰを吸着及び拡散させ、シリコン基板１１内にＮ＋型拡散領域４９（プレート電極）を形成する。引き続き、ディープトレンチ４６の底部４８の内壁に沿ってキャパシタ絶縁膜（図示せず）を形成し、このディープトレンチ４６内にポリシリコン層５０（ストレージ電極）を埋め込み形成する。その後、上面を例えばＣＭＰ法によって平坦化する（図１８（ａ）、図１８（ｂ）、図１８（ｃ））。
【０１０５】
次に、上記ポリシリコン層５０を、例えばウェットエッチング法で５０ｎｍ程度エッチバックする。さらにエッチバックによって形成された窪みに、例えば反応ガスにＴＥＯＳを用いたＣＶＤ法によってＴＥＯＳ−ＳｉＯ２からなる埋め込み絶縁膜５１を２００ｎｍ堆積形成する。その後、例えばＣＭＰ法によって、埋め込み絶縁膜５１の一部及びシリコンナイトライド膜４０を除去し、ポリシリコン層３８の上面が現れるまで平坦化する。（図１９（ａ）、図１９（ｂ）、図１９（ｃ））。
【０１０６】
次に、全面に不純物がドープされていないポリシリコン層５２を７０ｎｍ程度の厚さに堆積形成する。さらに、このポリシリコン層５２に、イオン打ち込み法により、例えばボロン（Ｂ）を５ｋｅＶで２×１０１５／ｃｍ３の条件でドープする。さらに、上記ポリシリコン層５２上に、キャップ材となるＢＳＧ膜５３を１５０ｎｍ程度の厚さに堆積形成する。その後、メモリセルアレイの領域のみマスクする（図２０（ａ）、図２０（ｂ））。
【０１０７】
周辺回路領域のポリシリコン層５２とＢＳＧ膜５３をエッチングにより除去する。さらに、チャネルイオン注入を行ってチャネル領域を形成する（図示せず）。この際、アニ−ルにより注入した不純物を熱拡散させる（図２０（ｃ））。
【０１０８】
次に、基板１１の表面を熱酸化してゲート絶縁膜５４を形成する（図２１（ａ）、図２１（ｂ）において図示せず）。そして、このゲート絶縁膜５４上に、周辺回路のゲート電極となるポリシリコン層５５を２００ｎｍ程度、キャップ材となるＢＳＧ膜５６を１００ｎｍ程度の厚さに順次堆積形成する（図２１（ａ）、図２１（ｂ）、図２１（ｃ））。
【０１０９】
次に、メモリセルアレイのポリシリコン層５５及びＢＳＧ膜５６を除去した後、メモリセル中のトランジスタのゲート電極の上部及びワード線ＷＬを形成する。この際、まず、上記ＢＳＧ膜５６上にフォトレジストを塗布し、このフォトレジストに露光及び現像などの処理を行って所望のパターンを形成した後、上記フォトレジストをマスクとして例えばＲＩＥ法によりポリシリコン層５２、ＢＳＧ膜５３、及びポリシリコン層３８をエッチングする。ここで、ポリシリコン層３８が除去された素子分離領域５は、ビット線ＢＬに沿って隣接するトレンチキャパシタＴＣを分離するために働く。即ち、図２２（ｂ）に示す如く、形成されるべきビット線ＢＬ＜０＞に沿って隣接するトレンチキャパシタＴＣ＜００＞とトレンチキャパシタＴＣ＜０３＞との間の素子分離領域である。このとき本実施形態の製造工程においては、ゲート電極、ビット線コンタクトＢＣ、及び素子分離領域５となる領域をこのように一度に形成する。即ち、ラインアンドスペースのフォトレジストパターンを用いることが出来るため、製造コストを低減し、かつ微細化することが出来る。
【０１１０】
その後、上記シリコン基板１１の導電型と逆導電型の不純物イオン、例えばリン（Ｐ）あるいはヒ素（Ａｓ）をイオン打ち込み法により導入し、アニールして拡散させることによってトランジスタＴＲのソース領域Ｓ及びドレイン領域Ｄを形成する（図２２（ａ）、図２２（ｂ）、図２２（ｃ））。
【０１１１】
次に、全面にスペーサとなるシリコンナイトライド膜５９を堆積形成し、例えばＲＩＥ法によってエッチングする。この結果、トランジスタＴＲのゲート電極となるべきポリシリコン層５５、ＢＳＧ膜５６の側壁にあるスペーサシリコンナイトライド膜５９、及び下面にあるシリコンナイトライド膜３０のみが残存される。さらに、全面にバリアシリコンナイトライド膜６０を堆積形成する。その後、ビット線ＢＬに沿って隣接するトレンチキャパシタＴＣの素子分離領域５に、ＢＰＳＧ膜６１を堆積形成する（図２３（ａ）、図２３（ｂ））。
【０１１２】
周辺回路においても同様の工程を行う。これによって、ＢＳＧ膜５６上にバリアシリコンナイトライド膜６０のみが残存される（図２３（ｃ））。
【０１１３】
次に、バリアシリコンナイトライド膜６０、ＢＰＳＧ膜６１、及び埋め込み絶縁膜５１の夫々の一部を例えばＲＩＥ法によって除去する。このように埋め込み絶縁各５１の一部を除去したことによって、トレンチキャパシタＴＣのノード電極と後に形成されるべきストラップ電極との導通経路が形成される（図２４（ａ）、図２４（ｂ））。
【０１１４】
周辺回路においても同様の工程を行うことにより、上記ＲＩＥ工程によってバリアシリコンナイトライド膜６０が除去される（図２４（ｃ））。
【０１１５】
次に、不純物がドープされたポリシリコン層６３が、例えばＬＰＣＶＤ法によって全面に堆積形成される。この工程により、メモリセルＭＣのソース領域とトレンチキャパシタＴＣの一方の電極とを電気的に接続するストラップ電極ＳＴ、及びビット線コンタクトＢＣが形成される。また、ビット線ＢＬに沿って隣接するトレンチキャパシタＴＣを分離する素子分離領域５の上部にもポリシリコン層６３が堆積形成される（図２５（ａ）、図２５（ｂ）、図２５（ｃ））。
【０１１６】
次に、周辺回路のゲート構造を形成する。まず、ＢＳＧ膜５６とポリシリコン層５５を、例えばＲＩＥ法によりパターニングしてゲート電極構造を形成する。このゲート電極構造をマスクにして、基板１１中に不純物を導入し、低濃度の不純物拡散領域５７を形成する。引き続き、例えばシリコン酸化膜を堆積形成した後、例えばＲＩＥ法によってエッチバックし、ゲート電極構造の側壁に残存させることによりスペーサ６４を形成する（図２６（ｃ））。この工程においては、メモリセルアレイ側はマスクして行われる（図２６（ａ）、図２６（ｂ））。
【０１１７】
次に、トランジスタＴＲのゲート電極となるポリシリコン層５２の上に形成されたＢＳＧ膜５３と周辺回路のトランジスタのゲート電極５５上に形成されたＢＳＧ膜５６を除去する（図２７（ａ）、図２７（ｂ））。
【０１１８】
その後、上記スペーサ６４を形成したゲート電極をマスクとするイオン打ち込みによって、高濃度の不純物領域５８を形成し、周辺回路のトランジスタのソース、ドレイン領域が完成する（図２７（ｃ））。
【０１１９】
次に、サリサイドプロセスにより、ワード線ＷＬとなるポリシリコン層５２と高融点金属層とを反応させることによりシリサイド層５２Ｓ、及びポリシリコン層６３と高融点金属層とを反応させることによりシリサイド層６３Ｓを形成する。ゲート電極５５と高融点金属層とを反応させることによりシリサイド層５５Ｓが形成する。同様にソース、ドレイン領域上の基板１１と高融点金属層とを反応させることによりシリサイド層６４を形成する。このように、各ポリシリコン層の表面をシリサイド化することにより配線抵抗の低抵抗化を図ることが出来る（図２８（ａ）、図２８（ｂ）、図２８（ｃ））。
【０１２０】
次に、全面にシリコンナイトライド膜６５を堆積形成する。その後、例えばＲＩＥ法により上記シリコンナイトライド膜６５を貫通するスルーホールを形成し、これらのスルーホール内に埋め込みプラグを形成することにより、ビット線コンタクトＢＣ＜１１＞を形成するとともに、周辺回路のトランジスタ用のソースコンタクト、ドレインコンタクト等を形成する。そして、上記シリコンナイトライド膜６５にビット線ＢＬ＜１＞を形成する（図２９（ａ）、図２９（ｂ）、図２９（ｃ））。
【０１２１】
以上の工程により、図３乃至図６に示したようなＤＲＡＭを形成できる。
【０１２２】
本実施形態に係る製造方法は、下記のような効果を有する。
【０１２３】
まずフィンゲート型のダブルゲートトランジスタを形成するためのピラーＦＩＮを先に形成し、その後トレンチキャパシタＴＣを形成する。そのため図１９に示したように、ポリシリコン層５０をエッチングする深さ時間や温度等を制御することによって、十分深く形成することが出来る。このエッチングの深さは、その後形成される埋め込み絶縁膜５１の膜厚となる。この埋め込み絶縁膜５１の膜厚が、ワード線ＷＬとの電気的絶縁するに重要であるのは上記の通りである。従って、本製造法によれば、所望の埋め込み絶縁膜５１の膜厚を自由に設定することが出来る。
【０１２４】
さらに、図２２に示したように、ゲート電極、ビット線コンタクトＢＣ、及び素子分離領域５となる領域を一度に形成することができる。即ちラインアンドスペースのフォトレジストパターンを用いることが出来るため、製造コストを低減しつつ微細化することが出来る。
【０１２５】
さらに、図２７に示すように、ワード線ＷＬ、ストラップ電極ＳＴ、ビット線コンタクトＢＣ、及び周辺回路を同時にシリサイド化することが出来る。そのため製造工程を簡略化し、製造コストを低減することが出来る。
【０１２６】
さらに、シリコンナイトライド膜３０はゲート電極３８よりエッチングレートが十分遅いので、エッチングの際にゲート電極３８を保護することが出来る。
【０１２７】
さらに、埋め込み絶縁膜５１は上記に示したように容易に製作することが出来る。そのため、その製作のために製造コストが増大することはない。
【０１２８】
さらにストラップ電極ＳＴを有していため、ピラーＦＩＮにより深くイオンを打ち込む工程となり、ピラーＦＩＮが損傷することはない。ストラップ電極ＳＴを介しないで接続しようとすると、ソース領域とトレンチキャパシタＴＣとを直接接続する必要がある。この場合、ソース領域となる拡散領域をピラーＦＩＮにより深く打ち込まなくてはならず、イオンを打ち込む工程に際してピラーＦＩＮが損傷する恐れがあった。
【０１２９】
以上、第１乃至第２の実施の形態を用いて本発明の説明を行ったが、この発明は上記各実施の形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施の形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施の形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【０１３０】
【発明の効果】
以上詳述したようにこの発明によれば、閾値電圧のチャネル濃度により制御性と、オフリーク電流が１×１０−１６アンペア以下という超低消費電力性とを維持しながら、さらにゲート寸法を０．１μｍ以下まで微細化することができる半導体装置を提供することが出来る。
【図面の簡単な説明】
【図１】この発明の一実施形態に係る半導体装置を示す斜視図。
【図２】この発明の一実施形態に係り、横軸にゲート長ＬＧ、縦軸に最大許容幅ＴＦＩＮ−ＭＡＸを表わした夫々の条件下におけるグラフ。
【図３】この発明の一実施形態に係る半導体装置について説明するためのもので、フィンゲート型のダブルゲートトランジスタを適用したＤＲＡＭセルのメモリセルアレイを模式的に示す平面図。
【図４】この発明の一実施形態に係る半導体装置について説明するためのもので、ＤＲＡＭセルを示しており、図７のＡ−Ａ´線に沿った断面構造図。
【図５】この発明の一実施形態に係る半導体装置について説明するためのもので、ＤＲＡＭセルを示しており、図７のＢ−Ｂ´線に沿った断面構造図。
【図６】この発明の一実施形態に係る半導体装置について説明するためのもので、メモリセルアレイの要部を模式的に示す斜視図。
【図７】この発明の一実施形態に係る半導体装置の製造方法について説明するためのもので、メモリセル及び周辺回路の第１の製造工程を示す断面構造図。
【図８】この発明の一実施形態に係る半導体装置の製造方法について説明するためのもので、メモリセル及び周辺回路の第２の製造工程を示す断面構造図。
【図９】この発明の一実施形態に係る半導体装置の製造方法について説明するためのもので、メモリセル及び周辺回路の第３の製造工程を示す断面構造図。
【図１０】この発明の一実施形態に係る半導体装置の製造方法について説明するためのもので、メモリセル及び周辺回路の第４の製造工程を示す断面構造図。
【図１１】この発明の一実施形態に係る半導体装置の製造方法について説明するためのもので、メモリセル及び周辺回路の第５の製造工程を示す断面構造図。
【図１２】この発明の一実施形態に係る半導体装置の製造方法について説明するためのもので、メモリセル及び周辺回路の第６の製造工程を示す断面構造図。
【図１３】この発明の一実施形態に係る半導体装置の製造方法について説明するためのもので、メモリセル及び周辺回路の第７の製造工程を示す断面構造図。
【図１４】この発明の一実施形態に係る半導体装置の製造方法について説明するためのもので、メモリセル及び周辺回路の第８の製造工程を示す断面構造図。
【図１５】この発明の一実施形態に係る半導体装置の製造方法について説明するためのもので、メモリセル及び周辺回路の第９の製造工程を示す断面構造図。
【図１６】この発明の一実施形態に係る半導体装置の製造方法について説明するためのもので、メモリセル及び周辺回路の第１０の製造工程を示す断面構造図。
【図１７】この発明の一実施形態に係る半導体装置の製造方法について説明するためのもので、メモリセル及び周辺回路の第１１の製造工程を示す断面構造図。
【図１８】この発明の一実施形態に係る半導体装置の製造方法について説明するためのもので、メモリセル及び周辺回路の第１２の製造工程を示す断面構造図。
【図１９】この発明の一実施形態に係る半導体装置の製造方法について説明するためのもので、メモリセル及び周辺回路の第１３の製造工程を示す断面構造図。
【図２０】この発明の一実施形態に係る半導体装置の製造方法について説明するためのもので、メモリセル及び周辺回路の第１４の製造工程を示す断面構造図。
【図２１】この発明の一実施形態に係る半導体装置の製造方法について説明するためのもので、メモリセル及び周辺回路の第１５の製造工程を示す断面構造図。
【図２２】この発明の一実施形態に係る半導体装置の製造方法について説明するためのもので、メモリセル及び周辺回路の第１６の製造工程を示す断面構造図。
【図２３】この発明の一実施形態に係る半導体装置の製造方法について説明するためのもので、メモリセル及び周辺回路の第１７の製造工程を示す断面構造図。
【図２４】この発明の一実施形態に係る半導体装置の製造方法について説明するためのもので、メモリセル及び周辺回路の第１８の製造工程を示す断面構造図。
【図２５】この発明の一実施形態に係る半導体装置の製造方法について説明するためのもので、メモリセル及び周辺回路の第１９の製造工程を示す断面構造図。
【図２６】この発明の一実施形態に係る半導体装置の製造方法について説明するためのもので、メモリセル及び周辺回路の第２０の製造工程を示す断面構造図。
【図２７】この発明の一実施形態に係る半導体装置の製造方法について説明するためのもので、メモリセル及び周辺回路の第２１の製造工程を示す断面構造図。
【図２８】この発明の一実施形態に係る半導体装置の製造方法について説明するためのもので、メモリセル及び周辺回路の第２２の製造工程を示す断面構造図。
【図２９】この発明の一実施形態に係る半導体装置の製造方法について説明するためのもので、メモリセル及び周辺回路の第２３の製造工程を示す断面構造図。
【符号の説明】
ＴＦＩＮ…ピラーの幅、１１…半導体基板、ＦＩＮ…ピラー、３６…素子分離絶縁膜、１０…絶縁膜、ＧＯＸ…ゲート絶縁膜、Ｇ…ゲート電極、Ｓ…ソース領域、Ｄ…ドレイン領域、１９…不純物拡散領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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