(57)【要約】【課題】短チャネル効果の低下は最小限に抑えつつ高速動作を可能にする。【解決手段】電界効果トランジスタＴｒ１、Ｔｒ２の駆動する全負荷容量と、この電界効果トランジスタＴｒ１、Ｔｒ２を駆動する他の電界効果トランジスタの全負荷容量との比の大小に応じて、電界効果トランジスタＴｒ１、Ｔｒ２のゲート絶縁膜ないしその基板表面近傍の組成を変える。この様にする事で電界効果トランジスタの高い短チャネル効果耐性とチャネル領域に於ける電子や正孔の高い移動度とを同時に実現し、その結果として高速動作をする高性能の半導体装置を提供する。【選択図】  図１
2004214376.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極を挟む様に互いに離間して前記半導体基板に形成されたソース領域及びドレイン領域とをそれぞれ有する第一および第二の電界効果トランジスタと、
前記第一の電界効果トランジスタの前記ゲート電極に、ドレイン領域が接続される第三の電界効果トランジスタと、
前記第二の電界効果トランジスタの前記ゲート電極に、ドレイン領域が接続される第四の電界効果トランジスタと、
を備え、前記第一乃至第四の電界効果トランジスタのドレイン領域に第一乃至第四の負荷容量がそれぞれ接続され、前記第一の負荷容量を前記第三の負荷容量で割った第一の比の値が、前記第二の負荷容量を第四の負荷容量で割った第二の比の値よりも大きく、且つ前記半導体基板との界面近傍に於ける前記第一の電界効果トランジスタのゲート絶縁膜は、前記半導体基板との界面近傍に於ける前記第二の電界効果トランジスタのゲート絶縁膜よりも誘電率が低い材料から構成されていることを特徴とする半導体装置。
【請求項２】
半導体基板と、
前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極を挟む様に互いに離間して前記半導体基板に形成されたソース領域及びドレイン領域とをそれぞれ有する第一および第二の電界効果トランジスタと、
前記第一の電界効果トランジスタの前記ゲート電極に、ドレイン領域が接続される第三の電界効果トランジスタと、
前記第二の電界効果トランジスタの前記ゲート電極に、ドレイン領域が接続される第四の電界効果トランジスタと、
を備え、前記第一乃至第四の電界効果トランジスタのドレイン領域に第一乃至第四の負荷容量がそれぞれ接続され、前記第一の負荷容量を前記第三の負荷容量で割った第一の比の値が、前記第二の負荷容量を第四の負荷容量で割った第二の比の値よりも大きく、且つ前記第一および第二の電界効果トランジスタのゲート絶縁膜はいずれも、前記半導体基板に接する第一の絶縁層と、この第一の絶縁層よりも誘電率の高い材料からなる第二の絶縁層との積層構造を有しており、前記第一の電界効果トランジスタのゲート絶縁膜の第一の絶縁層が、前記第二の電界効果トランジスタのゲート絶縁膜の第一の絶縁層よりも厚いことを特徴とする半導体装置。
【請求項３】
前記第二の電界効果トランジスタのゲート絶縁膜を構成する少なくとも一部が誘電率の高い材料からなっており、前記材料の誘電率は３．９よりも大きいことを特徴とする請求項１または２のいずれかに記載の半導体装置。
【請求項４】
前記第二の電界効果トランジスタのゲート絶縁膜が金属を含むことを特徴とする請求項１ないし請求項３のいずれかに記載の半導体装置。
【請求項５】
前記第一および第二の電界効果トランジスタは内部回路を構成し、前記第一の電界効果トランジスタのドレイン領域に、入出力回路に含まれる第五の電界効果トランジスタのゲート電極が接続されていることを特徴とする請求項１乃至４のいずれかに記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置に関する。
【０００２】
【従来の技術】
図２６は従来の半導体装置に用いられている電界効果トランジスタの断面図である。ここではＮチャネル電界効果トランジスタを例に取って示す。図２６に示すように、従来の集積回路に用いられている電界効果トランジスタにおいては、Ｐ型シリコン基板１上にトレンチ素子分離法により素子分離領域２が形成されている。Ｐ型シリコン基板１内には、Ｂイオン注入および熱工程によりＰウエル領域３が形成され、Ｐウエル領域３中には、Ｂイオン注入によりＮチャネル領域４が形成されている。Ｎチャネル領域４上には金属シリケート絶縁膜（珪素、酸素、金属よりなる絶縁膜）によりゲート絶縁膜６が形成されており、ゲート絶縁膜６上には、多結晶シリコンないし高融点金属が堆積されゲート電極９が形成されている。また、Ａｓイオン注入によりソース・ドレイン１０が形成されている。ゲート電極９およびソース・ドレイン１０には配線１４が接続され、これらの配線１４は層間絶縁膜１２によって絶縁されている。
【０００３】
上述した従来の半導体装置に用いられている電界効果トランジスタにおいては素子の動作速度を速める事並びに消費電力を低める事を目的とした素子の微細化に伴い、ゲート絶縁膜が薄膜化されている。しかしゲート絶縁膜として酸化シリコンを用いてゲート絶縁膜の薄膜化のみを進めるとトンネル電流が流れてしまうと言う問題が生ずる。
【０００４】
それでゲート絶縁膜の実効的な厚さを薄くする為に酸化シリコンに比べて誘電率の高い金属酸化物ないし金属シリケート等のいわゆる高誘電率材料が用いられている。この様にすると酸化シリコンに換算した場合の膜厚を薄くしても実際の膜厚はトンネル電流を防ぐのに十分である程に厚くする事ができる。ただし、金属酸化物ないし金属シリケート等のいわゆる高誘電率材料をゲート絶縁膜に用いると、チャネル領域に於ける電子や正孔の移動度が、酸化シリコンをゲート絶縁膜に用いた場合に比べて低くなってしまい、その結果としてトランジスタの電流駆動能力を低下してしまうと言う問題がある。
【０００５】
また、金属シリケートをゲート絶縁膜に用いる場合に、熱工程を経ると絶縁膜中に金属酸化物の析出が起こると言う問題が有り、この析出を抑制する為に金属シリケート絶縁膜に窒素を導入する事が試みられている。窒素の導入は金属酸化物の析出の抑制には効果的であるが、同時にチャネル領域に於ける電子や正孔の移動度を低下させてしまうと言う問題をも有している。
【０００６】
移動度を低下させる要因としては、ゲート絶縁膜と半導体基板との界面に於ける界面準位密度や、ゲート絶縁膜と半導体基板との界面ないしゲート絶縁膜中の固定電荷密度が酸化シリコンをゲート絶縁膜に用いた場合に比べて高い等の事が考えられる。
【０００７】
これらの要因を取り除く為に、ゲート絶縁膜の半導体基板表面近傍のみを酸化シリコンで形成すると言う事が試みられているが、この事はゲート絶縁膜全体を酸化シリコンに換算した場合の膜厚を厚くしてしまう為にトランジスタの短チャネル効果に対する耐性を弱める等の問題が有った。
【０００８】
また、電源電圧を一定に保ちつつ集積回路の高性能化を図る為に、集積回路とその外部との間で信号をやりとりするための入出力回路を構成するトランジスタは高い電圧で駆動し、入出力回路以外の内部回路を構成するトランジスタは低い電圧で駆動する方法がある。この場合、入出力回路を構成するトランジスタは内部回路を構成するトランジスタと比べて高い電圧下で駆動されると共に大きな電流が流れる。その為にトランジスタのチャネルに平行な方向も垂直な方向も、内部回路を構成するトランジスタよりも通常は大きく設計される。その為に、入出力回路を構成するトランジスタを負荷容量として持つところのトランジスタの負荷容量は、内部回路を構成するトランジスタを負荷容量として持つところのトランジスタの負荷容量よりも、通常は大きくなる。
【０００９】
また内部回路を構成するトランジスタ同士を比較しても、その素子の周辺の回路構造に依り、ドレイン領域に接続されている負荷容量は異なる。
【００１０】
この様に半導体集積回路に於いては様々な負荷容量の接続された電界効果トランジスタが集積されている。それ故、着目するトランジスタのドレイン領域に接続された負荷容量と、そのトランジスタを駆動するトランジスタのドレイン領域に接続された負荷容量との大小関係により、着目するトランジスタに於ける入力信号の変化の速さと出力信号の変化の速さとの相対的な関係は様々になる。その結果、ゲート絶縁膜に要求される最適構造が異なる。例えば、内部回路を構成するトランジスタのゲート絶縁膜にＳｉＯＮを用い、周辺回路（入出力回路）を構成するトランジスタのゲート絶縁膜にＳｉＯ２を用いた半導体装置が知られている（例えば、特許文献１参照）。
【００１１】
【特許文献１】
特開２０００−１８８３３９公報
【００１２】
【発明が解決しようとする課題】
しかしながら従来の半導体集積回路に於いては、実際に演算処理を行う内部回路に於いて全ての素子のゲート絶縁膜が同じ材料で形成されていたので、集積回路全体としての性能を向上させる事は困難であった。
【００１３】
本発明は、上記事情を考慮してなされたものであって、短チャネル効果に対する耐性の低下を抑えつつ十分な高速動作の可能な集積回路を提供することを目的とする。
【００１４】
【課題を解決するための手段】
本発明の第１の態様による半導体装置は、半導体基板と、半導体基板上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、ゲート電極を挟む様に互いに離間して半導体基板に形成されたソース領域及びドレイン領域とをそれぞれ有する第一および第二の電界効果トランジスタと、
第一の電界効果トランジスタのゲート電極に、ドレイン領域が接続される第三の電界効果トランジスタと、第二の電界効果トランジスタのゲート電極に、ドレイン領域が接続される第四の電界効果トランジスタと、を備え、第一乃至第四の電界効果トランジスタのドレイン領域に第一乃至第四の負荷容量がそれぞれ接続され、第一の負荷容量を第三の負荷容量で割った第一の比の値が、第二の負荷容量を第四の負荷容量で割った第二の比の値よりも大きく、且つ半導体基板との界面近傍に於ける第一の電界効果トランジスタのゲート絶縁膜は、半導体基板との界面近傍に於ける第二の電界効果トランジスタのゲート絶縁膜よりも誘電率が低い材料から構成されていることを特徴とする。
【００１５】
また、本発明の第２の態様による半導体装置は、半導体基板と、半導体基板上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、ゲート電極を挟む様に互いに離間して半導体基板に形成されたソース領域及びドレイン領域とをそれぞれ有する第一および第二の電界効果トランジスタと、第一の電界効果トランジスタのゲート電極に、ドレイン領域が接続される第三の電界効果トランジスタと、第二の電界効果トランジスタのゲート電極に、ドレイン領域が接続される第四の電界効果トランジスタと、を備え、第一乃至第四の電界効果トランジスタのドレイン領域に第一乃至第四の負荷がそれぞれ接続され、第一の負荷容量を第三の負荷容量で割った第一の比の値が、第二の負荷容量を第四の負荷容量で割った第二の比の値よりも大きく、且つ第一および第二の電界効果トランジスタのゲート絶縁膜はいずれも、半導体基板に接する第一の絶縁層と、この第一の絶縁層よりも誘電率の高い材料からなる第二の絶縁層との積層構造を有しており、第一の電界効果トランジスタのゲート絶縁膜の第一の絶縁層が、第二の電界効果トランジスタのゲート絶縁膜の第一の絶縁層よりも厚いことを特徴とする。
【００１６】
なお、第二の電界効果トランジスタのゲート絶縁膜を構成する少なくとも一部が誘電率の高い材料からなっており、材料の誘電率は３．９よりも大きいことが好ましい。
【００１７】
なお、第二の電界効果トランジスタのゲート絶縁膜が金属を含んでいても良い。
【００１８】
なお、第一および第二の電界効果トランジスタは内部回路を構成し、第一の電界効果トランジスタのドレイン領域に、入出力回路に含まれる第五の電界効果トランジスタのゲート電極が接続されていても良い。
【００１９】
なお、第一の電界効果トランジスタのゲート絶縁膜と半導体基板との界面近傍に於けるゲート絶縁膜中の窒素原子濃度が、第二の電界効果トランジスタのゲート絶縁膜と半導体基板との界面近傍に於けるゲート絶縁膜中の窒素原子濃度よりも低いように構成しても良い。
【００２０】
なお、第一の電界効果トランジスタのゲート絶縁膜と半導体基板との界面近傍に於けるゲート絶縁膜中の金属原子濃度が、第二の電界効果トランジスタのゲート絶縁膜と半導体基板との界面近傍に於けるゲート絶縁膜中の金属原子濃度よりも低いように構成しても良い。
【００２１】
【発明の実施の形態】
本発明の実施形態を説明する前に、本発明に至った経緯について説明する。
【００２２】
従来技術で説明したように、高誘電率材料を用いてゲート絶縁膜を形成すると、チャネル領域に於ける電子や正孔の移動度は酸化シリコンでゲート絶縁膜を形成した場合に比べて低くなる事が知られている。この事が回路の動作速度に及ぼす影響を調べる為に、まず数値シミュレーションを用いて相補型電界効果トランジスタからなるインバータの伝達遅延時間を計算し、チャネル中の電子や正孔の速度に関連したパラメーターを変化させる事に伴う伝達遅延時間の変化率を求めた。
【００２３】
電子や正孔の速度に関連したパラメーターは、具体的には電子や正孔の飽和速度と移動度であるが、移動度は半導体基板とゲート絶縁膜との界面に垂直方向の電場強度に依存するので、実際には、ゲート電圧が電源電圧に等しい場合の移動度と、ゲート電圧がしきい値電圧に等しい場合の移動度と、飽和速度との三者をパラメーターとした。そしてこれらのパラメーターを各々１．５倍にする事に伴う伝達遅延時間の変化率を求めた。伝達遅延時間の変化率のゲート長に対する依存性のグラフを図２０に示す。またこれらのパラメーターを各々０．７倍にする事に伴う伝達遅延時間の変化率のゲート長に対する依存性のグラフを図２１に示す。
【００２４】
図２０および図２１に示すように、ゲート長の長いトランジスタに於いてはゲート電圧が電源電圧に等しい場合の移動度の影響が最も大きく、次に大きいのが飽和速度の影響であるが、ゲート長が短くなるに従ってゲート電圧が電源電圧に等しい場合の移動度の影響は減少し、飽和速度の影響は増大している。そしてゲート長が５０ｎｍ程度まで短くなると両者の差はかなり小さくなり、４５ｎｍに於いてグラフは交差している。そして４０ｎｍまでゲート長が短くなると両者の大小関係はゲート長が長い場合のそれと逆となる。これは今回の検討で新たに明らかとなった知見である。それ故、ゲート電圧が電源電圧に等しい場合の移動度の影響は、ゲート長が５０ｎｍ程度以下であればあまり大きくなく、４５ｎｍ程度以下であればかなり小さく、４０ｎｍ程度以下であればさらに小さいと言う知見が新たに得られた。また、ゲート電圧がしきい値電圧に等しい場合の移動度の影響はゲート長に拘わらず小さいと言う事も今回の検討で新たに得られた知見である。
【００２５】
以上は相補型電界効果トランジスタよりなるインバータを連ねたリングオシレーターを用いての検討であるので、入力信号の変化の速さとそれに伴う出力信号の変化の速さは同じである。
【００２６】
しかし、実際の集積回路中では同一のインバータのみが連なっている事はなく、上述した様に様々な負荷容量のトランジスタが集積されている。その為に着目するトランジスタのドレイン領域に接続されている負荷容量と、着目するトランジスタのゲート電極がドレイン領域に接続されているところのトランジスタの負荷容量との大小関係に応じて、入力信号の変化する速さとそれに伴う出力信号の変化する速さとの大小関係は様々となる。この事の影響をしらべる為に、相補型電界効果トランジスタよりなるインバータに上述の検討と同じ大きさの負荷容量を付けて、入力信号の変化する速さを変えて、電子や正孔の速度に関連したパラメーターが遅延時間に及ぼす影響を調べた。ここで遅延時間とは入力信号が電源電圧の０．５倍となる時刻と、出力信号が電源電圧の０．５倍となる時刻との間の時間である。入力信号は０Ｖから時間に比例して増大し、電源電圧に達すると一定値となる様にし、電源電圧に達するまでの時間を変える事で入力信号の変化する速さを変えた。入力信号の時間依存性を模式的に図２２に示す。
【００２７】
上に記した三つの速度関連のパラメーターを各々１．５倍にする事に伴う遅延時間の変化率の、入力信号が電源電圧に達するまでの時間に対する依存性のグラフを図２３に示す。そして各々のパラメーターを０．７倍にする事に伴う遅延時間の変化率の、入力信号が電源電圧に達するまでの時間に対する依存性のグラフを図２４に示す。なおトランジスタのゲート長は３５ｎｍとした。
【００２８】
図２３、図２４から分かるように、入力信号が電源電圧に達するまでの時間が長くなるに従って、すなわち入力信号の変化する速さが遅くなるに従って、ゲート電圧が電源電圧に等しい場合の移動度と飽和速度との影響は減少する事、ゲート電圧がしきい値電圧に等しい場合の移動度の影響は入力信号の変化する速さに拘わらず小さい事、が新たな知見として得られた。
【００２９】
トランジスタのゲート長を３５ｎｍと仮定し、ゲート電圧が電源電圧に等しい場合の移動度の影響を図２０および図２３と、図２１および図２４とで比較する事を考える。図２０乃至図２１に於ける遅延時間はインバータの伝達遅延時間であるのに対し、図２３乃至図２４に於ける遅延時間は上記の様に定義されているので両者の定義が異なる。それ故、単純に比較する事はできない。
【００３０】
比較は次の様に行った。先ず図２０および図２１に結果を得るのに用いた、ゲート長が３５ｎｍのトランジスタからなるインバータに於いて電位の時刻に対する依存性のグラフ（図示せず）中で端子の電位が電源電圧の０．５倍となる点に於けるグラフの接線の傾きを求める。そして、この接線の傾きから、このインバータに於ける入力信号が電源電圧に達する時間を求めると、入力信号が電源電圧に達する時間は約５  ｐｓｅｃである。この事より図２３および図２４に於いて、入力信号が電源電圧に達する時間が５  ｐｓｅｃである場合の、ゲート電圧が電源電圧に等しい場合の、移動度を１．５倍、０．７倍に変化させたのに伴う遅延時間の変化率を求めると各々６．４％、８．５％となる。
【００３１】
上述の様にゲート長が４５ｎｍ程度で、ゲート電圧が電源電圧に等しい場合の移動度と飽和速度との伝達遅延時間に対する影響はほぼ等しくなる（図２０、図２１参照）。
【００３２】
そして、ゲート長が４５ｎｍ程度の場合における伝達遅延時間の変化率は、ゲート長３５ｎｍの素子における場合のそれと比較すると、図２０および図２１の場合に各々１．４倍乃至１．５倍となっている。それで、上に得られた値の６．４％、８．５％を各々１．４倍乃至１．５倍し、それと同等の変化率を与えるところの、入力信号が電源電圧に達する時間を図２３および図２４より求めると各々０．９２  ｐｓｅｃ乃至１．８  ｐｓｅｃとなる。つまり入力信号が電源電圧に達する時間がこの程度以下となると、上述したゲート長が短い電界効果トランジスタに於ける「ゲート電圧が電源電圧に等しい場合の移動度の伝達遅延時間に対する影響は小さい」と言う事が必ずしも成り立たなくなる。これらは各々５  ｐｓｅｃ  の１／５．４倍乃至１／２．８倍である。
【００３３】
伝達遅延時間が負荷容量に比例する事に鑑みるとこの事は「着目するトランジスタの負荷容量を、この着目するトランジスタのゲート電極がドレイン領域に接続されているところのトランジスタの負荷容量で割った値が、２．８乃至５．４よりも大きい場合」と言い換える事ができる。従って、この割った値が２．８以上であるとチャネル領域に於ける電子や正孔の移動度を向上させる事は、集積回路の動作速度の高速化に対して効果的であり、この割った値が５．４以上であると更に効果的である。
【００３４】
そこで半導体装置において、着目するトランジスタの負荷容量を、着目するトランジスタのゲート電極がドレイン領域に接続されているところのトランジスタの負荷容量で割った値の大小に応じてゲート絶縁膜と半導体基板との界面近傍におけるゲート絶縁膜を変えるように構成する。その結果として、後述するように、短チャネル効果に対する耐性の弱くなるようなゲート絶縁膜を持つ電界効果トランジスタの数を最小限に抑えつつ速い動作速度が実現される。
【００３５】
一つの例として図２５に示す連続したインバータよりなる回路を考える。インバータには図中に示す様に左から順にＩ１、Ｉ２、Ｉ３、Ｉ４、Ｉ５、Ｉ６と名前を付ける。各々のインバータの、前段のインバータの負荷となる容量をＣとする。そしてインバータＩ５の出力には大きさ４Ｃの負荷容量が接続されているとする。インバータＩ５以外のインバータの伝達遅延時間をτとすると、インバータＩ５の伝達遅延時間は最低次の近似では５τとなる。これらのインバータは全て図２０または図２１の計算に用いたインバータであり、これらのインバータからなるインバータチェーンの伝達遅延時間をシミュレーションによって求めるとτ＝３．１  ｐｓｅｃであるので、信号が▲１▼のノードから▲２▼のノードまで伝わるのに要する時間は２５  ｐｓｅｃとなる。但しこれはＳｉＯ２をゲート絶縁膜に用いた場合の移動度を用いて計算した。
【００３６】
ＺｒＯ２をゲート絶縁膜に用いたトランジスタに対して報告されている移動度の値（Ｔ．Ｙａｍａｇｕｃｈｉ，  ｅｔ．  ａｌ．  Ｔｅｃｈ．  Ｄｉｇ．  ＩＥＤＭ  ２００１  ｐｐ．６６３−６）は、ＳｉＯ２をゲート絶縁膜に用いた場合の移動度の約７０％である。それで移動度がゲート電圧に依らずに一様に７０％になった場合のインバータの伝達遅延時間をシミュレーションによって求めると、インバータＩ５をも含めて、ＳｉＯ２をゲート絶縁膜に用いたときの移動度を用いた場合の約１．１５倍となるので、信号が▲１▼のノードから▲２▼のノードまで伝わるのに要する時間は２８．５  ｐｓｅｃとなる。但し、インバータＩ５の遅延時間は、入力信号がゲート電圧に達する時間が、ＳｉＯ２をゲート絶縁膜に用いた場合の移動度を用いて計算される自身の伝達遅延時間の１／５である事を考慮した。
【００３７】
ここで、インバータＩ５のゲート絶縁膜の半導体基板近傍のみをＳｉＯ２で形成して電子や正孔の移動度を、ＳｉＯ２をゲート絶縁膜に用いた場合のそれと等しくするとインバータＩ５の伝達遅延時間は２ｐｓｅｃ短縮され、その結果として信号が▲１▼のノードから▲２▼のノードまで伝わるのに要する時間は２  ｐｓｅｃ短縮される事になる。つまりこの例においては約７％の高速化が図られる事になる。
【００３８】
また、ゲート絶縁膜の半導体基板近傍をＳｉＯ２で形成する事はゲート絶縁膜と半導体基板との界面における界面準位や界面近傍における固定電荷の密度の低減につながる。界面準位密度を低減する事はＳ−ｆａｃｔｏｒの低減乃至ノイズの低減と言う別の利点をも有する。また固定電荷を低減する事はしきい値電圧の制御性の向上と言う別の利点をも有する。
【００３９】
着目するトランジスタの負荷容量を、着目するトランジスタのゲート電極がドレイン領域に接続されているところのトランジスタの負荷容量で割った値は様々な値となり、その結果としてチャネル領域に於ける電子や正孔の移動度の向上を図る事と短チャネル効果に対する耐性を高める事とに鑑みたゲート絶縁膜に対する最適条件も様々となる。そこで、本発明は、電界効果トランジスタのゲート絶縁膜を上記の「着目するトランジスタの負荷容量を、着目するトランジスタのゲート電極がドレイン領域に接続されているところのトランジスタの負荷容量で割った値」に応じて変える事で全体として高性能高速動作の半導体装置を得るようにしたものである。
【００４０】
以下の各実施形態においては、図１２に示すように、着目するトランジスタＴｒ１、Ｔｒ２に対して、トランジスタＴｒ１のドレイン領域に接続された負荷容量Ｃ１と、トランジスタＴｒ１のゲート電極がドレイン領域に接続されているところのトランジスタＴｒ３の負荷容量Ｃ３との比Ｃ１／Ｃ３が、トランジスタＴｒ２のドレイン領域に接続された負荷容量Ｃ２と、トランジスタＴｒ２のゲート電極がドレイン領域に接続されているところのトランジスタＴｒ４の負荷容量Ｃ４との比Ｃ２／Ｃ４より大きい場合を考える。
【００４１】
先ず図１３を用いて負荷容量を説明する。左が着目する電界効果トランジスタＴ１で右がそのドレイン領域に接続された電界効果トランジスタＴ２である。負荷容量としては次のものが挙げられる。先ず着目する電界効果トランジスタＴ１に付随する容量として、ゲート絶縁膜３６を介してゲート電極３８とソース・ドレイン領域との間に形成されるオーバーラップ容量６０、層間絶縁膜４４を介してゲート電極３８とソース・ドレイン領域との間に形成されるフリンジ容量６２、層間絶縁膜４４を介してゲート電極３８と配線金属４６との間に形成されるゲート・配線間容量６４、そしてドレイン領域４０の底部に於ける接合容量６６が挙げられる。
【００４２】
なお、この図１３に於いてオーバーラップ容量６０はドレイン側のみ拡大して示してあるが、ドレイン側のみならずソース側にも同様に存在する。また、それ以外の容量としては、ドレイン領域４０に配線４６を介して接続された配線５０と半導体基板との間に形成される配線・基板間容量６８、層間絶縁膜４８を介しての配線４６ｂと配線５０との間に形成される配線間容量、そして駆動される電界効果トランジスタＴ２のチャネル容量７２、が挙げられる。当然の事ながら駆動される電界効果トランジスタが複数であれば、その各々が負荷容量となる。
【００４３】
以下に負荷容量の異なる場合の例を説明する。図１４，図１５は負荷容量の内で接合容量が異なる場合を示す。図１５に示す電界効果トランジスタＴ１の方が図１４に示す電界効果トランジスタＴ１よりもドレイン領域が広い。それ故、接合容量が大きくなっている。図１６，図１７は配線・基板間容量や配線間容量が異なる場合を示す。図１７に示す二つの電界効果トランジスタＴ１、Ｔ２を結ぶ配線５０が図１６に示す二つの電界効果トランジスタＴ１、Ｔ２を結ぶ配線５０よりも長い。それ故、配線・基板間容量６８や配線間容量７０が大きくなっている。図１８，図１９はドレイン領域に接続された電界効果トランジスタのチャネル容量が異なる場合を示す。図１９に示す電界効果トランジスタＴ２のゲート長が、図１８に示す電界効果トランジスタＴ２のゲート長よりも長い。それ故、チャネル容量が大きくなっている。ここに図示した例以外にも、ドレイン領域に接続された電界効果トランジスタの、チャネルと垂直方向の長さが異なる為にチャネル容量が異なる場合、ドレイン領域に接続された電界効果トランジスタの数が異なる為にチャネル容量やゲート・配線間容量や配線間容量等が異なる場合、等がある。
【００４４】
殊に、上述した様に入出力回路を構成する電界効果トランジスタは内部回路を構成する電界効果トランジスタよりも通常は大きく設計されるので、着目する電界効果トランジスタのドレイン領域に入出力回路を構成する電界効果トランジスタのゲート電極が接続されていると、ドレイン領域に内部回路を構成する電界効果トランジスタのゲート電極が接続されている場合よりも、負荷容量は大きくなる。
【００４５】
この様に集積回路に於ける電界効果トランジスタのドレイン領域に接続された負荷容量は様々に異なる。それ故、着目するトランジスタの負荷容量を、着目するトランジスタのゲート電極がドレイン領域に接続されているところのトランジスタの負荷容量で割った値は様々な値となる。
【００４６】
上記に鑑みると本発明の実施の形態における負荷容量として次の様な例を挙げる事ができる。
【００４７】
▲１▼第一の電界効果トランジスタＴｒ１のオーバーラップ容量を、第一の電界効果トランジスタＴｒ１のゲート電極がドレイン領域に接続されているところの第三の電界効果トランジスタＴｒ３のオーバーラップ容量で割った値が、第二の電界効果トランジスタＴｒ２のオーバーラップ容量を、第二の電界効果トランジスタＴｒ２のゲート電極がドレイン領域に接続されているところの第四の電界効果トランジスタＴｒ４のオーバーラップ容量で割った値よりも大きい場合。
【００４８】
▲２▼第一の電界効果トランジスタＴｒ１のフリンジ容量を、第一の電界効果トランジスタＴｒ１のゲート電極がドレイン領域に接続されているところの第三の電界効果トランジスタＴｒ３のフリンジ容量で割った値が、第二の電界効果トランジスタＴｒ２のフリンジ容量を、第二の電界効果トランジスタＴｒ２のゲート電極がドレイン領域に接続されているところの第四の電界効果トランジスタＴｒ４のフリンジ容量で割った値よりも大きい場合。
【００４９】
▲３▼第一の電界効果トランジスタＴｒ１のゲート・配線間容量を、第一の電界効果トランジスタＴｒ１のゲート電極がドレイン領域に接続されているところの第三の電界効果トランジスタＴｒ３のゲート・配線間容量で割った値が、第二の電界効果トランジスタＴｒ２のゲート・配線間容量を、第二の電界効果トランジスタＴｒ２のゲート電極がドレイン領域に接続されているところの第四の電界効果トランジスタＴｒ４のゲート・配線間容量で割った値よりも大きい場合。
【００５０】
▲４▼第一の電界効果トランジスタＴｒ１の接合容量を、第一の電界効果トランジスタＴｒ１のゲート電極がドレイン領域に接続されているところの第三の電界効果トランジスタＴｒ３の接合容量で割った値が、第二の電界効果トランジスタＴｒ２の接合容量を、第二の電界効果トランジスタＴｒ２のゲート電極がドレイン領域に接続されているところの第四の電界効果トランジスタＴｒ４の接合容量で割った値よりも大きい場合。
【００５１】
▲５▼第一の電界効果トランジスタＴｒ１のドレイン領域に接続されている配線と基板との間に形成される配線・基板間容量を、第一の電界効果トランジスタＴｒ１のゲート電極がドレイン領域に接続されているところの第三の電界効果トランジスタＴｒ３のドレイン領域に接続されている配線と基板との間に形成される配線・基板間容量で割った値が、第二の電界効果トランジスタＴｒ２のドレイン領域に接続されている配線と基板との間に形成される配線・基板間容量を、第二の電界効果トランジスタＴｒ２のゲート電極がドレイン領域に接続されているところの第四の電界効果トランジスタＴｒ４のドレイン領域に接続されている配線と基板との間に形成される配線・基板間容量で割った値よりも大きい場合。
【００５２】
▲６▼第一の電界効果トランジスタＴｒ１のドレイン領域に接続されている配線と他の配線との間に形成される配線間容量を、第一の電界効果トランジスタＴｒ１のゲート電極がドレイン領域に接続されているところの第三の電界効果トランジスタＴｒ３のドレイン領域に接続されている配線と他の配線との間に形成される配線間容量で割った値が、第二の電界効果トランジスタＴｒ２のドレイン領域に接続されている配線と他の配線との間に形成される配線間容量を、第二の電界効果トランジスタＴｒ２のゲート電極がドレイン領域に接続されているところの第四の電界効果トランジスタＴｒ４のドレイン領域に接続されている配線と他の配線との間に形成される配線間容量で割った値よりも大きい場合。
【００５３】
▲７▼第一の電界効果トランジスタＴｒ１のドレイン領域にゲート電極の接続されている電界効果トランジスタのチャネル容量の合計を、第一の電界効果トランジスタＴｒ１のゲート電極がドレイン領域に接続されているところの第三の電界効果トランジスタＴｒ３のドレイン領域にゲート電極の接続されている電界効果トランジスタのチャネル容量の合計で割った値が、第二の電界効果トランジスタＴｒ２のドレイン領域にゲート電極の接続されている電界効果トランジスタのチャネル容量の合計を、第二の電界効果トランジスタＴｒ２のゲート電極がドレイン領域に接続されているところの第四の電界効果トランジスタＴｒ４のドレイン領域にゲート電極の接続されている電界効果トランジスタのチャネル容量の合計で割った値よりも大きい場合。
【００５４】
▲８▼第一の電界効果トランジスタＴｒ１のドレイン領域にゲート電極の接続されている電界効果トランジスタの数を、第一の電界効果トランジスタＴｒ１のゲート電極がドレイン領域に接続されているところの第三の電界効果トランジスタＴｒ３のドレイン領域にゲート電極の接続されている電界効果トランジスタの数で割った値が、第二の電界効果トランジスタＴｒ２のドレイン領域にゲート電極の接続されている電界効果トランジスタの数を、第二の電界効果トランジスタＴｒ２のゲート電極がドレイン領域に接続されているところの第四の電界効果トランジスタＴｒ４のドレイン領域にゲート電極の接続されている電界効果トランジスタの数で割った値よりも大きい場合。
【００５５】
▲９▼第一の電界効果トランジスタＴｒ１のドレイン領域には入出力回路を構成する電界効果トランジスタのゲート電極が接続され、第一の電界効果トランジスタＴｒ１のゲート電極は内部回路を構成する電界効果トランジスタのドレイン領域に接続され、第二の電界効果トランジスタＴｒ２のドレイン領域には内部回路を構成する電界効果トランジスタのゲート電極が接続され、第二の電界効果トランジスタＴｒ２のゲート電極は内部回路を構成する電界効果トランジスタのドレイン領域に接続されている場合。
【００５６】
以上、負荷容量を構成する個々の容量に着目して実施形態における負荷容量の例示を行ったが、本実施形態はこれらの例に限る物ではなく、話の本質は、第一の電界効果トランジスタＴｒ１と第二の電界効果トランジスタＴｒ２とに対する、「着目するトランジスタの負荷容量を、着目するトランジスタのゲート電極がドレイン領域に接続されているところのトランジスタの負荷容量で割った値」の大小関係である。
【００５７】
なお、一般の場合には各々の電界効果トランジスタに対する上記の「着目するトランジスタの負荷容量を、着目するトランジスタのゲート電極がドレイン領域に接続されているところのトランジスタの負荷容量で割った値」に応じてゲート絶縁膜の構造を変えて最適条件を求める事でいずれの電界効果トランジスタのゲート絶縁膜にいずれの構造を用いるのかを決めればよい。
【００５８】
以下図面を用いて本発明の実施形態を詳細に説明する。なお本発明は以下の実施形態に限定されるものではなく、種々変更して用いる事ができる。
【００５９】
（第１実施形態）
本発明の第１実施形態による半導体装置の構成を図１に示す。図１は、本実施形態による半導体装置の断面図である。本実施形態では集積回路上の素子としてＮチャネル電界効果トランジスタを例に取って示す。不純物の導電型を逆にすればＰャネル電界効果トランジスタの場合にもまったく同様であり、光蝕刻法等の方法を用いて基板内の特定の領域のみに不純物を注入する等の方法を用いれば相補型電界効果トランジスタの場合も全く同様である。
【００６０】
この実施形態による半導体装置は、積層構造のゲート絶縁膜７，８を持つ素子Ｔｒ１と、単一層のゲート絶縁膜８を持つ素子Ｔｒ２と備えている。特に、そのトランジスタＴｒ１の負荷容量を、そのトランジスタのゲート電極がドレイン領域に接続されているところのトランジスタの負荷容量で割った値が大きい素子Ｔｒ１のゲート絶縁膜７，８は積層構造とし、トランジスタＴｒ２の負荷容量を、そのトランジスタのゲート電極がドレイン領域に接続されているところのトランジスタの負荷容量で割った値が小さい素子Ｔｒ２のゲート絶縁膜８は単一層とする。これにより、短チャネル効果耐性の低い素子Ｔｒ１の数を最小限に抑えつつ、チャネル領域中の電子や正孔の移動度は高くする事ができる。その結果として速い動作速度の半導体装置が提供される。
【００６１】
この実施形態による半導体装置は、Ｐ型シリコン基板１上にトレンチ素子分離法により素子分離領域２が形成されている。この素子分離領域２によって、Ｐ型シリコン基板１内の、トランジスタＴｒ１が形成される領域と、トランジスタＴｒ２が形成される領域が分離される。分離されたトランジスタＴｒ１，Ｔｒ２が形成される、Ｐ型シリコン基板１内の領域には、それぞれＰウエル領域３が形成される。このＰウエル領域３中には、それぞれＮチャネル領域４が形成されている。トランジスタＴｒ１が形成されるＮチャネル領域４上には、酸化シリコン膜７と、この酸化シリコン膜７上に形成されて酸化シリコンの誘電率（＝３．９）より誘電率が高い材料からなる絶縁膜８とを有する積層構造が形成されている。また、トランジスタＴｒ２が形成されるＮチャネル領域４上には、酸化シリコンの誘電率（＝３．９）より誘電率が高い材料からなる絶縁膜８が形成されている。すなわち、トランジスタＴｒ１においては、ゲート絶縁膜は、酸化シリコン膜７と絶縁膜８とからなる積層構造であり、トランジスタＴｒ２においては、ゲート絶縁膜が単層の絶縁膜８となる。トランジスタＴｒ１、Ｔｒ２の、それぞれの絶縁膜８上には、ゲート電極９が形成されている。これらゲート電極９の両側のＰウェル領域３には、Ｎ型の不純物が拡散されたソース・ドレイン１０が設けられている。各トランジスタのゲート電極９、ソース・ドレイン１０には、それぞれ配線１４が設けられている。そして、これらの配線は層間絶縁膜１２によって電気的に絶縁されている。
【００６２】
次に、図２を参照して、本実施形態による半導体装置の製造方法について以下に説明する。
【００６３】
先ず図２（ａ）に示すように、例えばＰ型シリコン基板１に例えばトレンチ素子分離法により素子分離領域２を形成する。続いてＰウエル形成領域に例えばＢイオンを加速電圧１００ｋｅＶ、ドーズ量２．０×１０１３ｃｍ−２で注入し、その後に例えば１０５０℃、３０秒の熱工程によりＰウエル領域３を形成する。
【００６４】
次に、図２（ｂ）に示すように、Ｐウエル領域３中に、所望のしきい値電圧を得る為に例えばＢイオンを加速電圧３０ｋｅＶ、ドーズ量１．０×１０１３ｃｍ−２で注入し、チャネル領域４の表面の濃度を調節する。
【００６５】
次に、図２（ｃ）に示すように、例えば７００℃の酸素雰囲気にシリコン基板１を曝す事により例えば厚さ１ｎｍの酸化シリコン膜７を形成する。
【００６６】
次に図３（ａ）に示すように、酸化シリコン膜７の一部を選択的に除去する。一部のみを選択的に除去する事は例えば光蝕刻法等の方法により、半導体基板の一部のみをレジストで覆い、その状態で酸化シリコン膜７の露出している部分を除去すればよい。酸化シリコン膜の除去は例えばＲＩＥ（リアクティブ・イオン・エッチング）法等の異方性エッチングを施す事に依り行う事も可能であるし、例えばＣＤＥ（ケミカル・ドライ・エッチング）法ないし例えばフッ酸等を用いた湿式処理等の等方性エッチングを施す事に依り行う事も可能である。
【００６７】
次に、図３（ｂ）に示すように、例えばＣＶＤ（ケミカル・ベイパー・デポジション）法等の方法を用いる事により、例えば厚さ５ｎｍの（ＨｆＯ２）０．５（ＳｉＯ２）０．５膜８を形成する。続いて、図３（ｃ）に示すように、（ＨｆＯ２）０．５（ＳｉＯ２）０．５膜８の上に例えばＣＶＤ法により例えば厚さ１００ｎｍの例えば多結晶シリコン膜を堆積し、例えばＲＩＥ法等の異方性エッチングを施す事に依り多結晶シリコン膜を加工してゲート電極９を形成する。そして、このゲート電極９をマスクとして、例えばＲＩＥ法等の異方性エッチングを用いて（ＨｆＯ２）０．５（ＳｉＯ２）０．５膜８、酸化シリコン膜７を加工する。なお多結晶シリコンないし（ＨｆＯ２）０．５（ＳｉＯ２）０．５膜８、酸化シリコン膜７の加工は湿式エッチング法等の等方性エッチングに依り行う事も可能である。
【００６８】
次に、図４（ａ）に示すように、例えばＡｓイオンを加速電圧３０ｋｅＶ、ドーズ量５．０×１０１５ｃｍ−２で注入する。そして熱工程によりソース・ドレイン１０を形成する。続いて、図４（ｂ）に示すように、層間絶縁膜として例えばＣＶＤ法で酸化シリコン膜１２を例えば５００ｎｍ堆積し、その後、ソース・ドレイン１０およびゲート電極９上に配線孔１３を例えばＲＩＥ法にて開孔する。
【００６９】
次に、例えばスパッタ法等によりシリコン基板１全面に例えばＳｉを１％含有する例えば厚さ３００ｎｍのＡｌ膜を形成する。そしてこのＡｌ膜に例えばＲＩＥ法等の異方性エッチングを施す事により配線１４を形成し、図１に示す構造を得る。以後は従来の半導体装置の形成と同様にパッシベーション工程等を経て半導体装置を完成する。
【００７０】
本実施形態においては半導体装置中の素子としてＮ型電界効果トランジスタを例に取って示したが、不純物の導電型を逆にすればＰ型電界効果トランジスタの場合にも、そして光蝕刻法等の方法を用いて基板内の特定の領域のみに不純物を導入すれば相補型電界効果トランジスタに対しても同様である。
【００７１】
また、電界効果トランジスタの他に、バイポーラー型トランジスタや単一電子トランジスタ等の他の能動素子、ないしは抵抗体やダイオードやインダクターやキャパシター等の受動素子をも含む半導体装置に対しても同様である。ＯＥＩＣ（オプト・エレクトリカル・インテグレーテッド・サーキット）やＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）等を形成する場合もまた同様である。  また、ＳＯＩ構造の素子を含む場合にも同様である。さらに、エピタキシャル成長等を施した基板上に形成した場合も同様である。
【００７２】
また、本実施形態では、Ｎ型半導体層を形成する為の不純物としてはＡｓを、Ｐ型半導体層を形成する為の不純物としてはＢを用いたが、Ｎ型半導体層を形成する為の不純物として他のＶ族不純物を用いる、ないしはＰ型半導体層を形成する為の不純物として他のＩＩＩ族不純物を用いてもよい。また、ＩＩＩ族やＶ族の不純物の導入はそれらを含む化合物の形で行ってもよい。
【００７３】
また、本実施形態では、不純物の導入はイオン注入を用いて行ったが、イオン注入以外の例えば固相拡散や気相拡散等の方法を用いてもよい。また、不純物を含有する半導体を堆積するないしは成長させる等の方法を用いてもよい。
【００７４】
また、本実施形態では、シングルドレイン構造の素子を例として示したが、シングルドレイン構造以外の例えばエクステンション構造ないしＬＤＤ（ライトリー・ドープト・ドレイン）構造やＧＤＤ（グレーデッド・ディフューズド・ドレイン）構造等の構造の素子を構築したとしてもよい。またハロー構造ないしポケット構造やエレベート構造等の素子を構築してもよい。チャネルが半導体基板面と平行ではない例えば柱状構造の素子やＦＩＮＦＥＴ（フィン型電界効果トランジスタ）等も同様である。さらに基板が例えばシリコンとゲルマニウム等の複数の元素を含む半導体で形成されている場合も同様である。
【００７５】
また、本実施形態では、ソース・ドレイン領域への不純物の導入をゲート絶縁膜の加工の後に行っているが、不純物の導入と加工との順序は本質ではなく、逆の順序で行ってもよい。
【００７６】
また、本実施形態では、ゲート電極の加工の後にソース・ドレイン領域上のゲート絶縁膜を除去しているが、ソース・ドレイン領域上のゲート絶縁膜は必ずしも除去しなくてもよい。ただしゲート電極の下側の角近傍に於ける電場強度はソース・ドレイン領域上のゲート絶縁膜が除去してある場合の方が弱い。それ故、絶縁膜の信頼性等に鑑みるとソース・ドレイン領域上のゲート絶縁膜は除去してある方が好ましい。
【００７７】
また、本実施形態では、ゲート絶縁膜の端部とゲート電極の端部とが揃っているが、ゲート絶縁膜の端部がゲート電極の端部より外に張り出しているないしは内側に入っていてもよい。ただし、ゲート絶縁膜の端部がゲート電極の端部より外に張り出していると、ソース・ドレイン領域形成時に注入される不純物がゲート絶縁膜中に止まってしまって半導体基板に注入される量が少なくなると言ういわゆるドーズロスが生ずる。それ故、ゲート絶縁膜の端部はゲート電極の端部よりも張り出さない方が好ましい。ゲート絶縁膜の端部がゲート電極の端部よりも内側に入っていると更に好ましい。
【００７８】
また、本実施形態では、シリサイド化には言及していないが、ソース・ドレインないしゲート電極に対してシリサイド化を施してもよい。また、ソース・ドレイン領域上ないしゲート電極上に金属層を堆積ないしは成長させる等の方法を用いてもよい。素子の寄生抵抗の低減や、ノイズの低減に鑑みるとシリサイドないし金属層の堆積ないし成長を施す方が好ましい。
【００７９】
また、本実施形態では、ゲート電極は多結晶シリコンを用いたが、単結晶シリコンや非晶質シリコン乃至は例えばゲルマニウム等を含有するシリコン等の半導体、乃至は金属、金属を含む化合物等、乃至はそれらの積層等で形成してもよい。
【００８０】
また、本実施形態では、ゲート電極の上部は電極が露出する構造であるが、上部に例えば酸化シリコンや窒化シリコン等の絶縁物を設けてもよい。
【００８１】
また、本実施形態では、ゲート電極の形成はゲート電極材料を堆積した後に異方性エッチングを施すと言う方法で形成しているが、この工程は等方性エッチングを用いて行っても良いし、または例えばダマシンプロセス等のような埋め込みの方法を用いてゲート電極を形成してもよい。
【００８２】
また、本実施形態では、ゲート電極形成後の後酸化には言及していないが、ゲート電極やゲート絶縁膜材料等に鑑みて可能であれば、後酸化工程を行ってもよい。
【００８３】
また、本実施形態では、ゲート絶縁膜としてＣＶＤ法により形成した（ＨｆＯ２）０．５（ＳｉＯ２）０．５膜を用いたが、Ｈｆの他の価数ないしは濃度の異なるシリケートないしは、Ｔｉ、Ｃｅ、Ｚｒ、Ｔａ、Ａｌ、Ｌａ、Ｙ、Ｇｄ、Ｄｙ、Ｐｒ等の他の金属等のシリケート等ないしは様々な元素を含むシリケートないしは酸化物材料等の、他の高誘電体膜ないしはそれらの積層等の他の絶縁膜をゲート絶縁膜として用いてもよい。さらに窒素等の他の元素を含む絶縁膜を用いてもよい。またはその様な素子を混載しても良い。
【００８４】
また、絶縁膜の形成方法はＣＶＤ法に限る物ではなく例えばスパッタ法ないし蒸着法ないしエピタキシャル成長法等の他の方法を用いて形成してもよい。また、ゲート絶縁膜として或る物質の酸化物を用いる等の場合には、まずその物質の膜を形成しておいてそれを酸化する等の方法を用いてもよい。
【００８５】
また、本実施形態に於いてはゲート絶縁膜が積層構造となっている素子の、シリコン基板に近い方の絶縁膜として酸化シリコンを用いたが、この膜が窒素等の他の元素を含んでいてもよい。熱工程に伴うゲート絶縁膜中の不純物の半導体基板への拡散の防止に鑑みると窒素原子を含む方が好ましい。また、この膜の形成方法は昇温状態で酸素雰囲気に曝す事に限るものではなく、例えば高速昇降温酸化法ないしＣＶＤ法ないしスパッタ法ないし蒸着法ないしエピタキシャル成長法等の他の方法を用いて形成してもよい。
【００８６】
また、本実施形態では、ゲート絶縁膜が積層構造となっている素子の、シリコン基板から遠い方の絶縁膜と、ゲート絶縁膜が積層構造となっていない素子のゲート絶縁膜とを同一の物質を用いて形成したが、この事に必然性はなく異なる物質を用いて形成してもよい。厚さが異なっても良い。厚さを変える事は例えば成膜後に一部の領域のみ選択的に薄膜化する等の方法により可能である。ゲート絶縁膜の最適構造は回路中の素子により異なりそれは上述の如く負荷容量等に鑑みて決定されるべきものであるので、積層構造とするか否かのみならずゲート絶縁膜の材料ないし厚さを素子に依って異なる物質とすると、本実施形態のようにゲート絶縁膜が積層構造か否かを素子に依って変えた場合とくらべて更に高性能の半導体装置が形成される。
【００８７】
また、ゲート絶縁膜に強誘電体膜を用いた素子を含む半導体装置を形成してもよい。
【００８８】
また、本実施形態では、ゲート電極の側部に絶縁膜（ゲート側壁）を設けることに関しては言及をしなかったが、ゲート側壁を設けたとしても同様の効果が得られる。
【００８９】
また、本実施形態では、配線の為の金属層の形成はスパッタ法を用いて行っているが、スパッタ法以外に例えば堆積法等の異なる方法を用いて金属層を形成してもよい。また、金属の選択成長等の方法を用いてもよいしダマシン法等の方法を用いてもよい。
【００９０】
また、本実施形態では、素子分離はトレンチ素子分離法を用いて行ったが、例えば局所酸化法やメサ型素子分離法等の他の方法を用いて素子分離を行ってもよい。
【００９１】
また、本実施形態では、層間絶縁膜として酸化シリコン膜を用いているが、例えば低誘電率材料等の酸化シリコン以外の物質を層間絶縁膜に用いてもよい。酸化シリコンよりも誘電率の低いいわゆる低誘電率材料を用いると寄生容量が低減されるので好ましい。
【００９２】
また、コンタクト孔に関しては自己整合コンタクトを形成する事も可能である。
【００９３】
また、本実施形態では、配線が一層のみの半導体装置の場合を示したが、素子や配線等が二層以上存在してもよい。
【００９４】
（第２実施形態）
次に、図５を参照して本発明の第２実施形態による半導体装置を説明する。
【００９５】
この実施形態による半導体装置は、積層構造のゲート絶縁膜７１、８を有する素子Ｔｒ１と、積層構造のゲート絶縁膜７２、８を有する素子Ｔｒ２を備えている。トランジスタＴｒ１の負荷容量を、そのトランジスタのゲート電極がドレイン領域に接続されているところのトランジスタの負荷容量で割った値が大きい素子Ｔｒ１のゲート絶縁膜７１、８の半導体基板側にある層７１の厚さは厚くし、トランジスタＴｒ２の負荷容量を、そのトランジスタのゲート電極がドレイン領域に接続されているところのトランジスタの負荷容量で割った値が小さい素子Ｔｒ２のゲート絶縁膜７２、８の半導体基板側にある層７２の厚さは薄くする。これにより、短チャネル効果耐性の低い素子の数を最小限に抑えつつ、チャネル領域中の電子や正孔の移動度は高くする事ができ、その結果として速い動作速度の半導体装置が提供される。なお、図５において、図１と同じ構成要素には同じ符号を付している。
【００９６】
次に、この実施形態による半導体装置の製造工程を、図６を参照して説明する。
【００９７】
この製造工程は、第１実施形態の図３（ａ）に示される工程の後に、図６に示す様に、シリコン基板１を例えば７００℃の酸素雰囲気に曝す事により例えば厚さ１ｎｍの酸化シリコン膜を形成する。このとき、酸化シリコン膜７の存在している領域、すなわち、トランジスタＴｒ１が形成される領域に於いてもシリコン基板１の酸化反応が起こるため酸化シリコン膜７１は厚くなる。しかし、酸化シリコン７が存在していない、トランジスタＴｒ２が形成される領域には、酸化シリコン膜７１の膜厚より薄い厚さ１ｎｍの酸化シリコン膜７２のみが存在する。以後は、第１実施形態の図３（ｂ）以降に示す工程と同様にして行う。
【００９８】
この様にするとゲート絶縁膜が積層構造であり且つ半導体基板に近い方の絶縁膜の厚さが異なる二種類の電界効果トランジスタを含む半導体装置が実現される。上述の如く高誘電率ゲート絶縁膜８と半導体基板１との間に酸化シリコン膜等の膜を介在させる事はチャネル領域に於ける電子や正孔の移動度の向上ないしゲート絶縁膜と基板との界面に於ける界面準位密度の低下ないし界面近傍の固定電荷密度の低下と言う利点を持つと同時に、酸化膜に換算した実効的なゲート絶縁膜厚の増大に伴う短チャネル効果耐性の低下と言う欠点をも持つ。それ故、高誘電率ゲート絶縁膜８と半導体基板との間に介在させる酸化シリコン膜７１、７２の厚さの最適値は回路中の素子により異なりそれは上述の如く負荷容量等に鑑みて決定されるべきものである。
【００９９】
本実施形態の様にすると素子に依って高誘電率ゲート絶縁膜と半導体基板との間に介在させる酸化シリコン膜の厚さを変える事が可能であるので、素子に応じて酸化シリコン膜厚を最適値ないしそれに近い値に調節する事が可能になる。
【０１００】
本実施形態においても第１実施形態に記した様な種々の変形が可能であり、同様の効果が得られる。
【０１０１】
また、本実施形態では、二種類の酸化シリコン膜の形成を同一の条件で行ったが、この事に必然性は無く、異なる条件で形成する、ないしは仮にシリコン基板に施したとすれば異なる膜厚の酸化シリコン膜が形成される様な条件で行ってもよい。
【０１０２】
また、本実施形態では、二種類の素子の何れに於いても積層構造であるゲート絶縁膜の内で半導体基板に近い方の絶縁膜は酸化シリコンであるが、少なくとも一方が例えば窒素等の他の元素を含んでいてもよい。
【０１０３】
また、本実施形態では、積層構造であるゲート絶縁膜の内で半導体基板に近い方の絶縁膜の厚さを場所に依り変える事を、基板の全面を酸化した後に一部を除去してから再び前面を酸化すると言う方法を用いているが、この方法に必然性は無い。例えば半導体基板の特定の領域のみ例えば窒素を導入してから半導体基板を例えば昇温状態の酸素雰囲気に曝すと言う方法を用いても良い。
【０１０４】
また、本実施形態では、積層構造であるゲート絶縁膜の内で半導体基板に近い方の絶縁膜の厚さが二種類である場合を示したが、異なる厚さが三種類以上有ってもよい。また、第１実施形態の様に積層構造でないゲート絶縁膜を持つ素子をも形成してもよい。また積層構造でないゲート絶縁膜として酸化シリコン膜ないし窒化シリコン膜ないし窒化酸化シリコン膜等を用いても良い。また積層構造であるゲート絶縁膜の内で半導体基板から遠い方の絶縁膜が素子により異なってもよい。
【０１０５】
上述の様に、高誘電率ゲート絶縁膜と半導体基板との間に介在させる絶縁膜の厚さの最適値は回路中の素子により異なりそれは上述の如く負荷容量等に鑑みて決定されるべきものであるので、異なる厚さがゼロをも含めて三種類以上あれば、それが本実施形態の様に二種類のみである場合よりも更に高性能の半導体装置が実現される。内部回路を構成する素子のみを駆動する素子の負荷容量と、入出力回路を構成する素子を駆動する素子の負荷容量とを比較した場合の負荷容量の相違は、内部回路を構成する素子のみを駆動する素子の負荷容量のみを比較した場合の負荷容量の相違よりも通常は大きい。それ故、高誘電率ゲート絶縁膜と半導体基板との間に介在させる絶縁膜の厚さを、内部回路を構成する素子のみを駆動する素子間で最適値に従って異なる値にすると共に、入出力回路を構成する素子を駆動する素子に於いては更に異なる値とすると、内部回路の内に於いてのみないしは内部回路と入出力回路との境界近傍に於いてのみの動作速度が速まるのみならず、双方とも動作速度が速まると言う新たな利点が得られる。
【０１０６】
また積層構造でないゲート絶縁膜として酸化シリコン膜ないし窒化シリコン膜ないし窒化酸化シリコン膜等を用いた場合、ないし積層構造であるゲート絶縁膜の内で半導体基板から遠い方の絶縁膜が素子により異なる場合等の場合も、同様にゲート絶縁膜の構造を、内部回路を構成する素子のみを駆動する素子間で最適値に従って異なる値にすると共に、入出力回路を構成する素子を駆動する素子に於いては更に異なる値とすると、上と同様に内部回路の内に於いてのみないしは内部回路と入出力回路との境界近傍に於いてのみの動作速度が速まるのみならず、双方とも動作速度が速まると言う新たな利点が得られる。
【０１０７】
（第３実施形態）
次に、図７乃至図９を参照して本発明の第３実施形態による半導体装置を説明する。
【０１０８】
この実施形態による半導体装置の構成を図７に示す。この実施形態による半導体装置は、窒素濃度が比較的低い高誘電体材料からなるゲート絶縁膜８１を有する素子（トランジスタ）Ｔｒ１と、窒素濃度が比較的低い高誘電体材料からなるゲート絶縁膜８２を有する素子（トランジスタ）Ｔｒ２とを備えている。トランジスタＴｒ１の負荷容量を、そのトランジスタのゲート電極がドレイン領域に接続されているところのトランジスタの負荷容量で割った値が大きい素子Ｔｒ１のゲート絶縁膜８１中の窒素濃度は低く設定し、トランジスタＴｒ２の負荷容量を、そのトランジスタのゲート電極がドレイン領域に接続されているところのトランジスタの負荷容量で割った値が小さい素子Ｔｒ２のゲート絶縁膜８２中の窒素濃度は高く設定する。これにより、短チャネル効果耐性の低い素子の数を最小限に抑えつつ、チャネル領域中の電子や正孔の移動度は高くする事ができ、その結果として速い動作速度の半導体装置が提供される。なお、図７においては、図１と同じ構成要素には同じ符号が付されている。
【０１０９】
この実施形態による半導体装置は、以下の形成工程により形成される。
【０１１０】
この形成工程は、第１実施形態の図２（ａ）に示される工程の後に、図８（ａ）に示す様に、例えばＣＶＤ法等の方法により例えば厚さ５ｎｍの（ＨｆＯ２）０．５（ＳｉＯ２）０．５膜２０を形成する。続いて、図８（ｂ）に示すように、（ＨｆＯ２）０．５（ＳｉＯ２）０．５膜２０の上に、例えばＣＶＤ法により例えば厚さ１０ｎｍの例えば窒化シリコン膜２２を堆積し、その一部、すなわちトランジスタＴｒ１が形成される領域以外の領域上の窒化シリコン膜２２を選択的に除去する。一部のみを選択的に除去する事は例えば光蝕刻法等の方法により、半導体基板１の一部のみをレジストで覆い、その状態で窒化シリコンの露出している部分を除去すればよい。窒化シリコンの除去は例えばＲＩＥ法等の異方性エッチングを施す事に依り行う事も可能であるし、例えばＣＤＥ法ないし湿式処理等の等方性エッチングを施す事に依り行う事も可能である。
【０１１１】
次に、図９（ａ）に示すように、残存している窒化シリコン膜２２をマスクとして（ＨｆＯ２）０．５（ＳｉＯ２）０．５膜２０の一部を例えばＲＩＥ法等の異方性エッチングを施す事に依り除去する。（ＨｆＯ２）０．５（ＳｉＯ２）０．５膜２０の除去は例えばＣＤＥ法ないし湿式処理等の等方性エッチングを施す事に依り行う事も可能である。
【０１１２】
次に、図９（ｂ）に示すように、例えばＣＶＤ法により例えば厚さ５ｎｍの（ＨｆＯ２）０．５（ＳｉＯ２）０．５膜２４を形成する。続いて、シリコン基板１を例えば昇温したＮＨ３ないしＮ２ＯないしＮＯないしＮＯ２等の気体に曝す事に依って（ＨｆＯ２）０．５（ＳｉＯ２）０．５膜２４に窒素を導入する。この窒素の導入は必ずしも昇温を行わずに半導体基板１を例えば励起状態の窒素気体に曝す事に依っても可能である。また窒素を加速して注入する事に依っても可能である。半導体基板１中の不純物分布が変動してしまう等の問題に鑑みると昇温を伴う工程は好ましくない。それ故、昇温を行わずに半導体基板１を例えば励起状態の窒素気体に曝す、ないし窒素を加速して注入する等の方法を用いる方が好ましい。
【０１１３】
次に、図９（ｃ）に示すように、（ＨｆＯ２）０．５（ＳｉＯ２）０．５膜２４に例えばＲＩＥ法等の異方性エッチングを施す事により一部のみを選択的に除去する。一部のみを選択的に除去する事は例えば光蝕刻法等の方法により、半導体基板１の一部のみをレジストで覆い、その状態で（ＨｆＯ２）０．５（ＳｉＯ２）０．５膜２４の露出している部分を除去すればよい。（ＨｆＯ２）０．５（ＳｉＯ２）０．５膜２４の除去はＲＩＥ法等の異方性エッチングを施す事に依り行う事も可能であるが、例えばＣＤＥ法ないし湿式処理等の等方性エッチングを施す事に依り行う事も可能である。続いて、トランジスタＴｒ１の形成領域に残存している窒化シリコン膜２２を除去する。なお、この工程はＣＭＰ（ケミカル・メカニカル・ポリッシング）法等に依る平坦化工程を施す事に依っても可能である。以後は、第１実施形態の図３（ｃ）以降に示す工程と同様にして行う。
【０１１４】
この様にするとゲート絶縁膜が高誘電率材料で形成され且つ一方は窒素を含み他方は窒素を含まない二つの電界効果トランジスタを含む半導体装置が実現される。
【０１１５】
上述の如く金属シリケート絶縁膜材料に窒素を導入する事は絶縁膜中の金属酸化物の析出抑制と言う利点を持つと同時に、素子のチャネル領域に於ける電子や正孔の移動度の低下と言う欠点をも持つ。それ故、特に金属シリケート材料中に導入すべき窒素量の最適値は回路中の素子により異なりそれは上述の如く負荷容量等に鑑みて決定されるべきものである。本実施形態の様にすると素子に依ってゲート絶縁膜中に窒素を導入するか否かを変える事が可能である。
【０１１６】
本実施形態においても上記の実施形態に記した様な種々の変形が可能であり、同様の効果が得られる。
【０１１７】
また、本実施形態では、二種類の（ＨｆＯ２）０．５（ＳｉＯ２）０．５膜２０、２４の形成を同一の条件で行ったが、この事に必然性は無く、異なる条件で形成する、ないしは異なる厚さないし異なる組成の絶縁膜が形成される様な条件で行ってもよい。
【０１１８】
また、本実施形態では、二層の（ＨｆＯ２）０．５（ＳｉＯ２）０．５膜２０、２４の間に窒化シリコン膜２２を介在する様にしているが、これは（ＨｆＯ２）０．５（ＳｉＯ２）０．５膜２４に窒素を導入する際の拡散障壁ないし（ＨｆＯ２）０．５（ＳｉＯ２）０．５膜２４の除去を行う際のエッチングストッパーとする為であり、窒素の導入の条件を工夫するないしは（ＨｆＯ２）０．５（ＳｉＯ２）０．５膜２４の除去を例えば時間指定等の方法で行うのであれば、窒化シリコン層２２を設けない事も可能である。また、窒化シリコン以外の物質を用いてもよい。また、（ＨｆＯ２）０．５（ＳｉＯ２）０．５膜２０上の窒化シリコン膜２２や（ＨｆＯ２）０．５（ＳｉＯ２）０．５膜２４の少なくとも一部を残存させてゲート絶縁膜の一部として用いても良い。この様にすると製造工程の簡略化が図られるので半導体装置の製造費用が抑制されると言う別の利点も得られる。
【０１１９】
（第４実施形態）
次に、図１０を参照して本発明の第４実施形態による半導体装置を説明する。
【０１２０】
この実施形態による半導体装置は、第３実施形態による半導体装置と同じ構成を有しているがその製造方法が異なる。
【０１２１】
この実施形態による半導体装置の形成工程は、第３実施形態の図９（ａ）に示される工程の後に、図１０に示す様に、例えばＣＶＤ法等の方法により窒素を含む例えば厚さ５  ｎｍの（ＨｆＯ２）０．５（ＳｉＯ２）０．５膜２６を形成する。以後は、第３実施形態の図９（ｃ）以降に示す工程と同様にして行う。すなわち、本実施形態においては、トランジスタＴｒ２の形成領域にゲート絶縁膜を形成する場合には、窒素を含む例えば厚さ５  ｎｍの（ＨｆＯ２）０．５（ＳｉＯ２）０．５膜２６を形成してパターニングすることにより行うが、第３実施形態においては、厚さ５  ｎｍの（ＨｆＯ２）０．５（ＳｉＯ２）０．５膜２４を形成した後に、この膜２４に窒素を導入し、そのがパターニングすることにより形成する。
【０１２２】
この様にするとゲート絶縁膜が高誘電率材料で形成され且つ一方は窒素を含み他方は窒素を含まない二つの電界効果トランジスタを含む半導体装置が実現される。本実施形態においても上記の実施形態に記した様な種々の変形が可能であり、同様の効果が得られる。
【０１２３】
なお、本実施形態の形成工程は第３実施形態に示した形成工程と比べると窒化の工程が無いので工程が簡略化されており、その結果として製造費用が抑制されると言う別の利点をも有する。
【０１２４】
また、本実施形態では、窒素を含む金属シリケート膜を窒素を含まない金属シリケート膜の形成よりも後の工程で形成しているが、この事に必然性は無く逆の順序であってもよい。
【０１２５】
また、本実施形態では、窒素の有無の異なる二種類の金属シリケート膜よりなるゲート絶縁膜を持つ素子を形成したが、この事に必然性は無く窒素ないしは金属の濃度が異なる、ないしは必ずしもそれらに限らずに成分元素の異なるないしは厚さの異なる二種類の絶縁膜よりなるゲート絶縁膜を持つ素子を形成してもよい。またそれらの膜の形成順序をどの様に設定しても良い。
【０１２６】
また、例えば二者が何れも金属酸化物ないしは金属シリケートである場合には、膜中の窒素原子濃度に応じて素子のチャネル領域に於ける電子や正孔の移動度や誘電率が異なり、窒素原子濃度が低いほどチャネル領域に於ける電子や正孔の移動度は高く誘電率は低い。従って本実施形態に示した製造方法を用いて、第一の電界効果トランジスタのゲート絶縁膜と半導体基板との界面に於けるゲート絶縁膜中の窒素原子濃度が、第二の電界効果トランジスタのゲート絶縁膜と半導体基板との界面に於けるゲート絶縁膜中の窒素原子濃度よりも低い値となる様に構成すると、本実施形態と同様の効果が得られる。
【０１２７】
上述の様に、高誘電率ゲート絶縁膜に導入すべき窒素量の最適値は回路中の素子により異なりそれは上述の如く負荷容量等に鑑みて決定されるべきものであるので、かならずしもゼロと限らず窒素濃度を素子に応じて変えると、本実施形態の場合よりも更に高性能の半導体装置が実現される。さらに、窒素濃度の異なる複数種類の絶縁膜を形成する場合に於いて、それらをどの様な順序で形成してもよい。
【０１２８】
また、例えば二者が何れも金属酸化物ないしは金属シリケートである場合には、膜中の金属原子濃度に応じて素子のチャネル領域に於ける電子や正孔の移動度や誘電率が異なり、金属原子濃度が低いほどチャネル領域に於ける電子や正孔の移動度は高く誘電率は低い。従って本実施形態に示した製造方法を用いて、第一の電界効果トランジスタのゲート絶縁膜と半導体基板との界面に於けるゲート絶縁膜中の金属原子濃度が、第二の電界効果トランジスタのゲート絶縁膜と半導体基板との界面に於けるゲート絶縁膜中の金属原子濃度よりも低い値となる様に構成すると、本実施形態と同様の効果が得られる。
【０１２９】
上述の様に、高誘電率ゲート絶縁膜に含ませるべき金属量の最適値は回路中の素子により異なりそれは上述の如く負荷容量等に鑑みて決定されるべきものであるので、かならずしもゼロと限らず金属濃度を素子に応じて変えると、本実施形態の場合よりも更に高性能の半導体装置が実現される。さらに、金属濃度の異なる複数種類の絶縁膜を形成する場合に於いて、それらをどの様な順序で形成してもよい。
【０１３０】
また、本実施形態では、窒素の有無の異なる二種類の金属シリケート膜よりなるゲート絶縁膜の素子のみを形成したが、この事に必然性は無く、窒素の有無や窒素濃度等ないしはそれらをも含めた成分元素等の組成ないしは厚さの異なる三種類以上のゲート絶縁膜の素子を形成してもよい。上述の様に、高誘電率ゲート絶縁膜に導入すべき窒素量等の最適値は回路中の素子により異なりそれは上述の如く負荷容量等に鑑みて決定されるべきものであるので、窒素濃度等がゼロをも含めて三種類以上あれば、それが本実施形態の様に二種類のみである場合よりも更に高性能の半導体装置が実現される。第２実施形態に記したと同様に、ゲート絶縁膜中の窒素濃度ないしそれをも含めた成分元素の濃度等の膜の組成を内部回路を構成する素子のみを駆動する素子間で最適値に従って異なる値にすると共に、入出力回路を構成する素子を駆動する素子に於いては更に異なる値とすると、内部回路の内に於いてのみないしは内部回路と入出力回路との境界近傍に於いてのみの動作速度が速まるのみならず、双方とも動作速度が速まると言う新たな利点が得られる。
【０１３１】
上述の金属濃度の異なる金属シリケート膜よりなるゲート絶縁膜の素子に関しても、三種類以上のゲート絶縁膜の素子を形成してもよく、その濃度等の組成を内部回路を構成する素子のみを駆動する素子間で最適値に従って異なる値にすると共に、入出力回路を構成する素子を駆動する素子に於いては更に異なる値とすると、内部回路の内に於いてのみないしは内部回路と入出力回路との境界近傍に於いてのみの動作速度が速まるのみならず、双方とも動作速度が速まると言う新たな利点が得られる。
【０１３２】
（第５実施形態）
次に、図１１を参照して本発明の第５実施形態による半導体装置を説明する。
【０１３３】
この実施形態による半導体装置は、ゲート絶縁膜の半導体基板との界面近傍に含まれる窒素濃度の異なる素子を含んでいる。特に、そのトランジスタの負荷容量を、そのトランジスタのゲート電極がドレイン領域に接続されているところのトランジスタの負荷容量で割った値が大きい素子のゲート絶縁膜の半導体基板との界面近傍の窒素濃度は低く設定し、そのトランジスタの負荷容量を、そのトランジスタのゲート電極がドレイン領域に接続されているところのトランジスタの負荷容量で割った値が小さい素子のゲート絶縁膜の半導体基板との界面近傍の窒素濃度は高く設定すると短チャネル効果耐性の低い素子の数を最小限に抑えつつ、チャネル領域中の電子や正孔の移動度は高くする事ができ、その結果として速い動作速度の半導体装置が提供される。
【０１３４】
この実施形態による半導体装置は次の形成工程により形成される。
【０１３５】
この形成工程は、第３実施形態の図９（ａ）に示される工程の後に、図１１（ａに示す様に、例えばＣＶＤ法により例えば厚さ１０ｎｍの（ＨｆＯ２）０．５（ＳｉＯ２）０．５膜２８を形成する。
【０１３６】
次に、図１１（ｂ）に示すように、（ＨｆＯ２）０．５（ＳｉＯ２）０．５膜２８に例えばＲＩＥ法等の異方性エッチングを施す事により一部のみを選択的に除去する。一部のみを選択的に除去する事は例えば光蝕刻法等の方法により、半導体基板の一部のみをレジストで覆い、その状態で（ＨｆＯ２）０．５（ＳｉＯ２）０．５膜２８の露出している部分を除去すればよい。（ＨｆＯ２）０．５（ＳｉＯ２）０．５膜２８の除去はＲＩＥ法等の異方性エッチングを施す事に依り行う事も可能であるが、例えばＣＤＥ法ないし湿式処理等の等方性エッチングを施す事に依り行う事も可能である。続いて窒化シリコン膜２２を除去する。そしてシリコン基板１を例えば昇温したＮＨ３ないしＮ２ＯないしＮＯないしＮＯ２等の気体に曝す事に依って（ＨｆＯ２）０．５（ＳｉＯ２）０．５膜２０ないし２８に窒素を導入する。この時、（ＨｆＯ２）０．５（ＳｉＯ２）０．５膜２０の方が（ＨｆＯ２）０．５（ＳｉＯ２）０．５膜２８よりも薄いので、  （ＨｆＯ２）０．５（ＳｉＯ２）０．５膜２０中の方が（ＨｆＯ２）０．５（ＳｉＯ２）０．５膜２８中よりもゲート絶縁膜の半導体基板との界面近傍に於ける窒素の濃度は高くなる。
【０１３７】
この窒素の導入は必ずしも昇温を行わずに半導体基板を例えば励起状態の窒素気体に曝す事に依っても可能である。また窒素を加速して注入する事に依っても可能である。半導体基板中の不純物分布が変動してしまう等の問題に鑑みると昇温を伴う工程は好ましくない。それ故、昇温を行わずに半導体基板を例えば励起状態の窒素気体に曝す、ないし窒素を加速して注入する等の方法を用いる方が好ましい。
【０１３８】
以後は第１実施形態の図３（ｃ）以降に示す工程と同様にして行う。
【０１３９】
この様にするとゲート絶縁膜の半導体基板との界面近傍に於ける窒素濃度の異なる二種類の電界効果トランジスタを含む半導体装置が実現される。この実施形態は第３実施形態に示した半導体装置に於いて窒化シリコン膜を設けずかつ（ＨｆＯ２）０．５（ＳｉＯ２）０．５膜２０上の（ＨｆＯ２）０．５（ＳｉＯ２）０．５膜２４の少なくとも一部をゲート絶縁膜に用いる場合と類似しているが、第３実施形態に示した半導体装置とは以下の点が異なる。
【０１４０】
第３実施形態に示した半導体装置で窒化シリコン膜２２を設けずかつ（ＨｆＯ２）０．５（ＳｉＯ２）０．５膜２０上の（ＨｆＯ２）０．５（ＳｉＯ２）０．５膜２４の少なくとも一部をゲート絶縁膜に用いると、（ＨｆＯ２）０．５（ＳｉＯ２）０．５膜２０と（ＨｆＯ２）０．５（ＳｉＯ２）０．５膜２４との積層であるゲート絶縁膜は二度の成膜で形成される事になる。その為にその界面に固定電荷や局在した準位等が生じ、しきい値電圧の制御性ないし絶縁膜の絶縁耐圧ないし信頼性の低下、絶縁膜を貫いて流れる電流量の増大等の欠点が生ずる可能性がある。
【０１４１】
これに対して、本実施形態の様にして半導体装置を形成するとゲート絶縁膜を構成する金属シリケート膜はいずれの素子に於いても一度の成膜で形成されるので上述の欠点が生ずる可能性は無い。それ故、第３実施形態に示した半導体装置で窒化シリコン膜２２を設けずかつ（ＨｆＯ２）０．５（ＳｉＯ２）０．５膜２０上の（ＨｆＯ２）０．５（ＳｉＯ２）０．５膜２４の少なくとも一部をゲート絶縁膜に用いるよりも、本実施形態に示した半導体装置の方が好ましい。
【０１４２】
本実施形態においても上記の実施形態に記した様な種々の変形が可能であり、同様の効果が得られる。
【０１４３】
また、本実施形態では、ゲート絶縁膜の厚さが素子によって異なっているが、図１１（ｂ）に示す工程に引き続いて、平坦化を行ってもよい。平坦化を行えばゲート絶縁膜の厚さを薄い方の値に揃えられるので短チャネル効果に対する耐性が向上する。それ故、平坦化を行う方が好ましい。必ずしも平坦化には限らず、図３（ｃ）に示す工程に引き続いてゲート絶縁膜の厚さを素子毎の所望の厚さとするべく（ＨｆＯ２）０．５（ＳｉＯ２）０．５膜２０ないし２８の薄膜化を行ってもよい。この様にすれば本実施形態の場合に比べて更に詳細にゲート絶縁膜の素子毎の最適化が図られるので、更に好ましい。
【０１４４】
また、本実施形態では、厚い金属シリケート膜を薄い金属シリケート膜の形成よりも後の工程で形成しているが、この事に必然性は無く逆の順序であってもよい。
【０１４５】
また、本実施形態では、半導体基板との界面近傍に於ける窒素濃度の異なる二種類の金属シリケート膜よりなるゲート絶縁膜を持つ素子を形成したが、この事に必然性は無く金属の濃度が異なる、ないしは必ずしもそれらに限らずに成分元素ないし厚さの異なる二種類の絶縁膜よりなるゲート絶縁膜を持つ素子を形成してもよい。またそれらの膜の形成順序をどの様に設定しても良い。
【０１４６】
また、本実施形態では、半導体基板との界面近傍に於ける窒素濃度の異なる二種類の金属シリケート膜よりなるゲート絶縁膜の素子のみを形成したが、この事に必然性は無く、界面近傍に於ける窒素濃度等ないしはそれをも含めた成分元素等の組成ないしは厚さの異なる三種類以上のゲート絶縁膜の素子を形成してもよい。
【０１４７】
上述の様に、高誘電率ゲート絶縁膜に導入すべき窒素量等の最適値は回路中の素子により異なりそれは上述の如く負荷容量等に鑑みて決定されるべきものであるので、窒素濃度等がゼロをも含めて三種類以上あれば、それが本実施形態の様に二種類のみである場合よりも更に高性能の半導体装置が実現される。
【０１４８】
第２実施形態に記したと同様に、ゲート絶縁膜中の窒素濃度ないしそれをも含めた成分元素の濃度等の膜の組成を内部回路を構成する素子のみを駆動する素子間で最適値に従って異なる組成にすると共に、入出力回路を構成する素子を駆動する素子に於いては更に異なる組成とすると、内部回路の内に於いてのみないしは内部回路と入出力回路との境界近傍に於いてのみの動作速度が速まるのみならず、双方とも動作速度が速まると言う新たな利点が得られる。
【０１４９】
以上説明したように、上記各実施形態の半導体装置においては、チャネル領域に於ける電子や正孔の移動度ないし酸化膜に換算したゲート絶縁膜の実効的膜厚の異なる素子が同一基板上に集積されている。そして、その素子の負荷容量を、その素子のゲート電極がドレイン領域に接続されているところの素子の負荷容量で割った値の大きい素子のチャネル領域に於ける電子や正孔の移動度は大きく、その素子の負荷容量を、その素子のゲート電極がドレイン領域に接続されているところの素子の負荷容量で割った値の小さい素子のゲート絶縁膜の酸化膜に換算した実行的な厚さは薄い。
【０１５０】
【発明の効果】
以上述べたように、本発明によれば、それ故、素子の短チャネル効果耐性の劣化を抑えつつ電流駆動能力は高くする事ができ、その結果として速い動作速度の高性能の半導体装置が提供される。
【図面の簡単な説明】
【図１】本発明の第１実施形態による半導体装置の構成を示す断面図。
【図２】第１実施形態による半導体装置の製造工程を示す工程断面図。
【図３】第１実施形態による半導体装置の製造工程を示す工程断面図。
【図４】第１実施形態による半導体装置の製造工程を示す工程断面図。
【図５】本発明の第２実施形態による半導体装置の構成を示す断面図。
【図６】第２実施形態による半導体装置の製造工程を示す工程断面図。
【図７】本発明の第３実施形態による半導体装置の構成を示す断面図。
【図８】第３実施形態による半導体装置の製造工程を示す工程断面図。
【図９】第３実施形態による半導体装置の製造工程を示す工程断面図。
【図１０】第４実施形態による半導体装置の製造工程を示す工程断面図。
【図１１】第５実施形態による半導体装置の製造工程を示す工程断面図。
【図１２】各実施形態に共通の基本的な構成を示す図。
【図１３】負荷容量を説明する模式図。
【図１４】トランジスタの負荷容量を説明する断面図。
【図１５】トランジスタの負荷容量を説明する断面図。
【図１６】トランジスタの負荷容量を説明する断面図。
【図１７】トランジスタの負荷容量を説明する断面図。
【図１８】トランジスタの負荷容量を説明する断面図。
【図１９】トランジスタの負荷容量を説明する断面図。
【図２０】本発明に至った新たなる知見を説明する特性図
【図２１】本発明に至った新たなる知見を説明する模式図
【図２２】相補型電界効果トランジスタからなるインバータの入力信号の時間依存性を示す図。
【図２３】本発明に至った新たなる知見を説明する特性図
【図２４】本発明に至った新たなる知見を説明する模式図
【図２５】インバータチェーンの伝達遅延時間をシミュレーションによって求める際の模式図。
【図２６】従来の半導体装置の構成を示す断面図。
【符号の説明】
１  半導体基板
２  素子分離領域
３  Ｐウエル領域
４  Ｎチャネル領域
７  ゲート絶縁膜（ＳｉＯ２）
６  ゲート絶縁膜（高誘電体絶縁膜）
９  ゲート電極
１０  ソース・ドレイン領域
１２  層間絶縁膜
１３  配線孔
１４  配線
２０  （ＨｆＯ２）０．５（ＳｉＯ２）０．５膜
２２  窒化シリコン膜
２４  （ＨｆＯ２）０．５（ＳｉＯ２）０．５膜
２６  窒素を含む（ＨｆＯ２）０．５（ＳｉＯ２）０．５膜
２８  （ＨｆＯ２）０．５（ＳｉＯ２）０．５膜
【図１】
2004214376.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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