(57)【要約】【課題】「電流センス」技術と「電圧センス」技術とを組合せた応用によって実現される、低電力および小さなオンチップ面積しか消費しない高速の回路を含んだ、集積回路メモリアレイの出力データ経路用の最適化された読出データ増幅器を提供する。【解決手段】増幅器が用いられていないときには「オフ」にされ、さらには両方のデータ読出線（「ＤＲ」および「ＤＲＢ」）が「ハイ」にプリチャージされるように、増幅器イネーブル信号が、列読出アドレスとタイミングをとられる。望ましくないクロックラテンシおよびパイプライン化をなくすために、読出データ増幅器のクロッキングが必要とされることはなく、パワーアップおよびパワーダウンの制御の結果としてさらなる電力の節約が得られるように、シンプルなメカニズムが実現される。【選択図】        図５
2004241101.tif 000002
【特許請求の範囲】
【請求項１】
第１および第２の相補データ読出線と中間のデータ出力部とに結合される読出データ増幅器を含む集積回路装置であって、前記読出データ増幅器は、
直列接続された第１の上部トランジスタおよび第１の下部トランジスタであって、それらの間で第１の回路ノードを規定し、さらには前記相補データ読出線のうちの前記第１のデータ読出線をテイルノードに結合する直列接続された第１の上部トランジスタおよび第１の下部トランジスタと、
直列接続された第２の上部トランジスタおよび第２の下部トランジスタであって、それらの間で第２の回路ノードを規定して前記中間のデータ出力部を形成し、さらには前記相補データ読出線のうちの前記第２のデータ読出線を前記テイルノードに結合する直列接続された第２の上部トランジスタおよび第２の下部トランジスタとを含み、前記第１の上部トランジスタおよび前記第２の上部トランジスタの制御端子は、前記第１の回路ノードに結合され、前記第２の下部トランジスタの制御端子は、前記第１のデータ読出線に結合され、前記第１の下部トランジスタの制御端子は、前記第２のデータ読出線に結合され、前記読出データ増幅器はさらに、
前記テイルノードを第１の電圧ソースに結合するテイルトランジスタと、
前記第１の回路ノードおよび前記第２の回路ノードを第２の電圧ソースにそれぞれ結合する第１のプリチャージトランジスタおよび第２のプリチャージトランジスタと、
前記第１および第２の相補データ読出線を前記第２の電圧ソースにそれぞれ結合する第１のプルアップトランジスタおよび第２のプルアップトランジスタと、
前記テイルトランジスタの制御端子と前記第１のプリチャージトランジスタと前記第２のプリチャージトランジスタとに結合されて前記読出データ増幅器をイネーブルにするイネーブル入力部とを含む、集積回路装置。
【請求項２】
前記中間のデータ出力部をデータ出力線に結合するインバータをさらに含む、請求項１に記載の集積回路装置。
【請求項３】
前記インバータは、直列接続されたＰチャネルトランジスタおよびＮチャネルトランジスタを含む、請求項２に記載の集積回路装置。
【請求項４】
前記Ｐチャネルトランジスタは、前記Ｎチャネルトランジスタよりも実質的に３倍大きい、請求項３に記載の集積回路装置。
【請求項５】
第１のプルアップトランジスタおよび第２のプルアップトランジスタは、Ｐチャネルトランジスタを含む、請求項１に記載の集積回路装置。
【請求項６】
前記第１のプルアップトランジスタおよび前記第２のプルアップトランジスタの制御端子は、前記第１の電圧ソースに結合される、請求項５に記載の集積回路装置。
【請求項７】
前記第１の上部トランジスタおよび前記第２の上部トランジスタは、Ｐチャネルトランジスタを含み、前記第１の下部トランジスタおよび前記第２の下部トランジスタは、Ｎチャネルトランジスタを含む、請求項１に記載の集積回路装置。
【請求項８】
前記第１のプリチャージトランジスタおよび前記第２のプリチャージトランジスタは、Ｐチャネルトランジスタを含む、請求項１に記載の集積回路装置。
【請求項９】
前記テイルトランジスタはＮチャネルトランジスタを含む、請求項１に記載の集積回路装置。
【請求項１０】
前記第１の電圧ソースは基準電圧ソースを含み、前記第２の電圧ソースは供給電圧ソースを含む、請求項１に記載の集積回路装置。
【請求項１１】
メモリアレイを組込む集積回路装置用の出力ノードに第１のデータ読出線および第２のデータ読出線を結合する読出データ増幅器であって、前記読出データ増幅器は、
第１の回路ノードと第２の回路ノードと第１の入力部と第２の入力部とを有する差動増幅器を含み、前記第１の入力部は前記第２のデータ読出線に結合され、前記第２の入力部は前記第１のデータ読出線に結合され、前記読出データ増幅器はさらに、
前記差動増幅器を第１の電圧ソースに結合するために入力されるイネーブル信号の第１の状態に応答して動作するイネーブルトランジスタと、
前記イネーブル信号の第２の逆の状態に応答して動作して前記第１の回路ノードおよび前記第２の回路ノードを第２の電圧ソースにそれぞれ結合する第１のプリチャージトランジスタおよび第２のプリチャージトランジスタとを含む、読出データ増幅器。
【請求項１２】
前記出力ノードをデータ出力線に結合するインバータをさらに含む、請求項１１に記載の読出データ増幅器。
【請求項１３】
前記インバータは、直列接続されたＰチャネルトランジスタおよびＮチャネルトランジスタを含む、請求項１２に記載の読出データ増幅器。
【請求項１４】
前記Ｐチャネルトランジスタは、前記Ｎチャネルトランジスタよりも実質的に３倍大きい、請求項１３に記載の読出データ増幅器。
【請求項１５】
前記第１のデータ読出線および前記第２のデータ読出線を前記第２の電圧ソースにそれぞれ結合する第１のプルアップトランジスタおよび第２のプルアップトランジスタをさらに含む、請求項１１に記載の読出データ増幅器。
【請求項１６】
前記第１のプルアップトランジスタおよび前記第２のプルアップトランジスタはＰチャネルトランジスタを含む、請求項１５に記載の読出データ増幅器。
【請求項１７】
前記差動増幅器はＣＭＯＳ差動増幅器を含む、請求項１１に記載の読出データ増幅器。
【請求項１８】
前記イネーブルトランジスタはＮチャネルトランジスタを含む、請求項１１に記載の読出データ増幅器。
【請求項１９】
前記第１のプリチャージトランジスタおよび前記第２のプリチャージトランジスタは、Ｐチャネルトランジスタを含む、請求項１１に記載の読出データ増幅器。
【請求項２０】
前記第１の電圧ソースは基準電圧ソースを含み、前記第２の電圧ソースは供給電圧ソースを含む、請求項１１に記載の読出データ増幅器。
【請求項２１】
メモリアレイを含む集積回路装置内の第１および第２の相補データ読出線に結合される読出データ増幅器を動作するための方法であって、前記方法は、
イネーブル信号の第１の状態に応答して、前記読出データ増幅器の前記第１および第２の相補データ読出線と第１の回路ノードと第２の回路ノードとを第１の電圧レベルにプリチャージするステップと、
前記第１および第２の相補データ読出線と前記第１の回路ノードと前記第２の回路ノードとの前記プリチャージを終了するステップと、
データを前記第１および第２の相補データ読出線に与え、実質的に並行して、前記イネーブル信号の第２の逆の状態に応答して前記第１の回路ノードおよび前記第２の回路ノードに前記第１および第２の相補データ読出線の状態に対応する状態をとらせるステップとを含む、読出データ増幅器を動作させるための方法。
【請求項２２】
前記イネーブル信号の前記第２の状態は、前記メモリアレイの列アドレス信号と同期をとる、請求項２１に記載の方法。
【請求項２３】
前記イネーブル信号の前記第１の状態および前記第２の状態は、それぞれ論理「ロー」信号および論理「ハイ」信号である、請求項２１に記載の方法。
【請求項２４】
前記第１の電圧レベルは供給電圧レベルである、請求項２１に記載の方法。
【請求項２５】
前記イネーブル信号は、前記メモリアレイの書込またはスタンバイ動作中は前記第１の状態にあり、前記メモリアレイの読出サイクル中は前記第２の状態にある、請求項２１に記載の方法。
【発明の詳細な説明】
【０００１】
【発明の背景】
この発明は一般に、メモリアレイを組込んだ集積回路（「ＩＣ」）装置の分野に関する。より具体的には、この発明は、最適化された読出データ増幅器および集積回路メモリアレイの出力データ経路用の読出データ増幅器を動作させるための方法に関する。
【０００２】
現在、拡張データ出力（「ＥＤＯ」）、同期ＤＲＡＭ（「ＳＤＲＡＭ」）、およびダブルデータレート（「ＤＤＲ」）ＤＲＡＭ等を含めて、混載メモリアレイを有する多くの種類のダイナミックランダムアクセスメモリ（「ＤＲＡＭ」）ベースの装置または集積回路を利用することができる。構成にかかわらず、ＤＲＡＭの主な目的は、データを記憶することである。機能面では、データは、メモリに書込まれ、そこから読出され、または定期的にリフレッシュされて記憶されたデータの完全性が維持され得る。現在の高密度設計では、各ＤＲＡＭメモリセルは、論理レベル「１」または「０」のいずれかを表わす値を記憶するために充電され得る関連のキャパシタに結合される単一のパストランジスタを含む。これらのメモリセルに記憶されるデータは、これらのセルの行を相互接続する相補ビット線に結合されたセンスアンプの列を通して、読出され、メモリセルに書込まれ得る。
【０００３】
伝統的には、メモリアレイの内容を読出すために用いられる集積回路差動増幅器は、比較的大きな量の電力および大きな量のオンチップシリコン面積を消費した。４ビット、８ビット、または１６ビットの入力／出力（「Ｉ／Ｏ」）幅を備えた大部分の従来のＤＲＡＭ製品では、これらの欠陥は最小になり得る。しかし、典型的な１２８ビット以上のＩ／Ｏ幅を含む高度なＤＲＡＭ混載製品では（ここで、プリフェッチが採用されている場合は、Ｉ／Ｏ幅の各ビットが、読出増幅器とその他の物を必要とする）、これらの欠陥は、ＤＲＡＭの性能およびセル効率を大きく制限する。
【０００４】
【発明の概要】
有利なことには、「電流センス」技術と「電圧センス」技術とを組合わせた応用によって実現される、低電力および小さなオンチップ面積しか消費しない高速読出データ増幅器がここで開示される。ここで開示されるある特定の実施例では、増幅器が用いられていないときには「オフ」にされ、さらには両方のデータ読出線（「ＤＲ」および「ＤＲＢ」）が「ハイ」にプリチャージされるように、増幅器イネーブル信号は、列読出アドレスとタイミングをとられる。望ましくないクロックラテンシおよびパイプライン化をなくすために、読出データ増幅器のクロッキングが必要とされることはなく、パワーアップおよびパワーダウンの制御の結果としてさらなる電力の節約が得られるように、シンプルなメカニズムが実現される。
【０００５】
第１および第２の相補データ読出線と中間のデータ出力部とに結合される読出データ増幅器を含む集積回路装置が特にここで開示される。この読出データ増幅器は、直列接続された第１の上部トランジスタおよび第１の下部トランジスタであって、それらの間で第１の回路ノードを規定し、相補データ読出線のうちの第１のデータ読出線をテイルノードに結合する直列接続された第１の上部トランジスタおよび第１の下部トランジスタを含む。直列接続された第２の上部トランジスタおよび第２の下部トランジスタは、それらの間で第２の回路ノードを規定して中間のデータ出力部を形成し、さらには相補データ読出線のうちの第２のデータ読出線をテイルノードに結合する。第１の上部トランジスタおよび第２の上部トランジスタの制御端子は、第１の回路ノードに結合され、第２の下部トランジスタの制御端子は、第１のデータ読出線に結合され、第１の下部トランジスタの制御端子は、第２のデータ読出線に結合される。テイルトランジスタが、テイルノードを第１の電圧ソースに結合し、第１のプリチャージトランジスタおよび第２のプリチャージトランジスタがそれぞれ、第１の回路ノードおよび第２の回路ノードを第２の電圧ソースに結合する。第１のプルアップトランジスタおよび第２のプルアップトランジスタがそれぞれ、第１および第２の相補データ読出線を第２の電圧ソースに結合し、イネーブル入力部が、テイルトランジスタの制御端子と第１のプリチャージトランジスタと第２のプリチャージトランジスタとに結合されて読出データ増幅器をイネーブルにする。
【０００６】
さらに、メモリアレイを組込む集積回路装置用の出力ノードに第１のデータ読出線および第２のデータ読出線を結合する読出データ増幅器がここで開示される。この読出データ増幅器は、第１の回路ノードと第２の回路ノードと第１の入力部と第２の入力部とを有する差動増幅器を含み、第１の入力部は第２のデータ読出線に結合され、第２の入力部は第１のデータ読出線に結合される。イネーブルトランジスタが、差動増幅器を第１の電圧ソースに結合するために入力されるイネーブル信号の第１の状態に応答して動作し、第１のプリチャージトランジスタおよび第２のプリチャージトランジスタは、イネーブル信号の第２の逆の状態に応答して動作してそれぞれ第１の回路ノードおよび第２の回路ノードを第２の電圧ソースに結合する。
【０００７】
さらに、メモリアレイを含む集積回路装置内の第１および第２の相補データ読出線に結合される読出データ増幅器を動作するための方法がここで開示される。この方法は、イネーブル信号の第１の状態に応答して、読出データ増幅器の第１および第２の相補データ読出線と第１の回路ノードと第２の回路ノードとを第１の電圧レベルにプリチャージするステップと、プリチャージ動作を終了するステップと、データを第１および第２の相補データ読出線に与え、実質的に並行して、イネーブル信号の第２の逆の状態に応答して第１の回路ノードおよび第２の回路ノードに第１および第２の相補データ読出線の状態に対応する状態をとらせるステップとを含む。
【０００８】
この発明の上述および他の特徴および目的、およびこれらを達成する様態は、より明らかとなり、この発明自体は、添付の図とともに好ましい実施例の以下の説明を参照することによって、最も良く理解されるであろう。
【０００９】
【代表的な実施例の説明】
ここで図１を参照して、従来の電圧差動増幅器１００の実施例の概略図が示される。差動増幅器１００は、Ｎチャネルトランジスタ１０４と直列に接続されるＰチャネルトランジスタ１０２を含む。別のＰチャネルトランジスタ１０６が、別のＮチャネルトランジスタ１０８と直列に接続され、供給電圧ソース（「ＶＣＣ」）とＮチャネルトランジスタ１１０の一方端子との間で、この第２の直列対は、第１の直列対と並列である。トランジスタ１１０の反対側の端子は、基準電圧レベル（「ＶＳＳ」または回路接地）に結合され、そのゲート端子はＶＣＣに結合される。
【００１０】
トランジスタ１０２と１０６とのゲート端子は、トランジスタ１０２と１０４との間のノードで共に接続され、トランジスタ１０４のゲート端子が、ＩＮ入力部１１２を規定し、トランジスタ１０８のゲート端子が、ＩＮＢ（ＩＮ信号の相補的な信号、ＩＮ  Ｂａｒ）入力部１１４を規定する。トランジスタ１０６と１０８との間のノードが、差動増幅器１００の出力部（「ＯＵＴ」）１１６を規定する。
【００１１】
この図で示される差動増幅器に関して、トランジスタ１０２および１０６は、電流ｉ１がｉ２と等しくなるように、構成される。トランジスタ１０４、１０８、および１１０は、トランジスタ１０４および１０８が飽和状態になるような大きさにされ、これは、トランジスタ１０４のゲート・ソース間電圧（「ＶＧＳ」）対トランジスタ１０８のＶＧＳの小さな変化の結果として、ドレイン・ソース間電圧（「ＶＤＳ」）において比較的大きな変化を得てｉ１＝ｉ２が確実となるようにするためである。トランジスタ１０８上でのＶＤＳのこの大きな変化は、より大きな電圧変化としてＯＵＴ線１１６上に表われ、差動増幅器１００の利得である。
【００１２】
さらにここで図２を参照して、従来の電圧差動増幅器２００の別の実施例の概略図が示される。差動増幅器２００は、Ｎチャネルトランジスタ２０４と直列に接続されるＰチャネルトランジスタ２０２を含む。別のＰチャネルトランジスタ２０６が、別のＮチャネルトランジスタ２０８と直列に接続され、Ｎチャネルトランジスタ２１０の一方端子と回路接地との間で、この第２の直列対は、第１の直列対と並列である。トランジスタ２１０の反対側の端子は、ＶＣＣに結合され、そのゲート端子は、回路接地に結合される。
【００１３】
トランジスタ２０４と２０８とのゲート端子は、トランジスタ２０２と２０４との間のノードで共に接続され、トランジスタ２０２のゲート端子が、ＩＮ入力部２１２を規定し、トランジスタ２０６のゲート端子が、ＩＮＢ入力部２１４を規定する。トランジスタ２０６と２０８との間のノードが、差動増幅器２００の出力部（「ＯＵＴ」）２１６を規定する。差動増幅器２００の機能は、上の図の差動増幅器１００のそれと同様である。
【００１４】
さらにここで図３を参照して、たとえば、ケネス  Ｊ．モブリー（Ｋｅｎｎｅｔｈ  Ｊ．  Ｍｏｂｌｅｙ）へと１９８８年８月２３日に発行された、「電流センス差動増幅器」（“Ｃｕｒｒｅｎｔ  Ｓｅｎｓｉｎｇ  Ｄｉｆｆｅｒｅｎｔｉａｌ  Ａｍｐｌｉｆｉｅｒ”）と題された米国特許第４，７６６，３３３号に開示されるような従来の出力データ増幅器３００の第１の段の実施例の概略図が示される。
【００１５】
データ増幅器３００は、Ｐチャネルトランジスタ３０２を含み、その一方端子はＩＮ線３１６に結合され、このＩＮ線３１６はまた、Ｐチャネルトランジスタ３０４の一方端子に接続され、このＰチャネルトランジスタ３０４は、Ｎチャネルトランジスタ３０６と直列に接続される。Ｎチャネルトランジスタ３０６の他方端子は、回路接地に接続され、トランジスタ３０４と３０６との間のノードが、ＯＵＴ出力線３２０を規定する。トランジスタ３０２の残りの端子は、トランジスタ３０４のゲート端子に接続される。
【００１６】
データ増幅器３００はまた、Ｐチャネルトランジスタ３０８を含み、その一方端子はＩＮＢ線３１８に結合され、そのＩＮＢ線３１８はまた、Ｐチャネルトランジスタ３１０の一方端子に接続され、このＰチャネルトランジスタ３１０は、Ｎチャネルトランジスタ３１２と直列に接続される。Ｎチャネルトランジスタ３１２の他方端子は、回路接地に接続され、トランジスタ３１０と３１２との間のノードが、相補ＯＵＴＢ出力線３２２を規定する。トランジスタ３０８の残りの端子は、トランジスタ３１０のゲート端子に接続される。
【００１７】
Ｎチャネルトランジスタ３１４は、トランジスタ３０２、３０４、３０６、３０８、３１０、および３１２の共通に接続されたゲート端子と、回路接地との間に接続される。トランジスタ３１４のゲート端子はまた、他のトランジスタ３０２−３１２のすべてのゲート端子に接続される。
【００１８】
データ増幅器３００に関して、トランジスタ３０４および３１０が、主な増幅デバイスであり、飽和状態で動作する。（通例、トランジスタ３０４および３１０の４分の１のサイズである）より小さなトランジスタ３０２および３０８を備えた、ＩＮ線３１６およびＩＮＢ線３１８上の負荷と、トランジスタ３０６、３１２、および３１４による負荷とは、すべて、トランジスタ３０４および３１０を飽和状態に維持するような大きさにされる。この様態で、ＩＮ線３１６およびＩＮＢ線３１８上に信号が存在することによる、トランジスタ３０４および３１０を流れる電流の小さな変化量の結果として、ＯＵＴ線３２０およびＯＵＴＢ線３２２上で大きな電圧差が得られる。しかし、データ増幅器３００についてのいくつかの問題点は、それが消費する電力量とそれを実現するために必要とされるトランジスタのサイズとの両方ともが比較的高いことを含んでいる。さらに、データ増幅器３００にまずバイアスをかけるときのスタートアップ時間は、比較的長くなり得る。
【００１９】
さらにここで図４を参照して、たとえば、ケネス  Ｊ．モブリーへと１９９７年９月２日に発行された、「増幅器およびプリバイアスまたはカップリングステップを含むセンシングのための方法」（“Ａｍｐｌｉｆｉｅｒ  ａｎｄ  Ｍｅｔｈｏｄ  ｆｏｒ  Ｓｅｎｓｉｎｇ  Ｈａｖｉｎｇ  ａ  Ｐｒｅ−Ｂｉａｓ  ｏｒ  Ｃｏｕｐｌｉｎｇ  Ｓｔｅｐ”）と題された米国特許第５，６６３，９１５号で開示されているような従来の出力データ増幅器４００の第１の段の別の実施例の概略図が示される。
【００２０】
データ増幅器４００は、Ｎチャネルトランジスタ４０４と直列なＰチャネルトランジスタ４０２を含む。同様に、Ｐチャネルトランジスタ４０６は、Ｎチャネルトランジスタ４０８と直列に接続される。トランジスタ４０２および４０６の一方端子は、回路接地に結合されたゲート端子を有するＰチャネルトランジスタ４１０を介してＶＣＣに結合される。トランジスタ４０２のゲート端子は、トランジスタ４０８の反対側の端子に結合されてＩＮＢ入力部４３６を規定し、トランジスタ４０６のゲート端子は、トランジスタ４０４の反対側の端子に結合されてＩＮ入力部４３４を規定する。トランジスタ４０４のゲート端子は、トランジスタ４０４とトランジスタ４０２との間のノードに接続され、トランジスタ４０８のゲート端子は、トランジスタ４０８とトランジスタ４０６との間のノードに接続される。
【００２１】
Ｐチャネルトランジスタ４１４は、ＶＣＣとＩＮ入力部４３４との間でＮチャネルトランジスタ４１６と直列に接続される。同様の様態で、Ｐチャネルトランジスタ４１８は、ＶＣＣとＩＮ入力部４３４との間でＮチャネルトランジスタ４２０と直列に接続される。トランジスタ４１８と４２０との間のノードが、ＯＵＴ出力部４３８を規定し、これはまた、Ｎチャネルトランジスタ４２２のゲート端子に接続され、このＮチャネルトランジスタ４２２は、ＩＮ入力部４３４をＮチャネルトランジスタ４１２の一方端子に結合する。トランジスタ４１２の反対側の端子は、回路接地に接続され、そのゲート端子はＶＣＣに接続される。
【００２２】
同様に、Ｐチャネルトランジスタ４２４は、ＶＣＣとＩＮＢ入力部４３６との間でＮチャネルトランジスタ４２６と直列に接続される。同様の様態で、Ｐチャネルトランジスタ４２８は、ＶＣＣとＩＮＢ入力部４３６との間でＮチャネルトランジスタ４３０と直列に接続される。トランジスタ４２８と４３０との間のノードが、ＯＵＴＢ出力部４４０を規定し、これはまた、Ｎチャネルトランジスタ４３２のゲート端子に接続され、このＮチャネルトランジスタ４３２は、ＩＮＢ入力部４３６をトランジスタ４１２の一方端子に結合する。トランジスタ４１８のゲート端子は、トランジスタ４２４のゲート端子に接続され、トランジスタ４１４のゲート端子は、トランジスタ４２８のゲート端子に接続される。トランジスタ４２０および４１６のゲート端子は、トランジスタ４０８のゲート端子に接続され、トランジスタ４２６および４３０のゲート端子は、トランジスタ４０４のゲート端子に接続される。
【００２３】
機能的には、データ増幅器４００は、前の図のデータ増幅器３００と比べて改良されている。同様の電流センスメイントランジスタ４２０および４３０は、バイアストランジスタ４１６および４２６と、負荷トランジスタ４１８および４２８とともに飽和状態で動作する。（比較的弱い）負のフィードバックトランジスタ４２２および４３２が追加されて、ＩＮ入力部４３４およびＩＮＢ入力部４３６が遠くに離れすぎることを防ぎ、したがって、「読出」、「読出タイプ」機能またはセンスアンプ回復動作の速度を高める。トランジスタ４１４、４２４、４０４、および４０８は、データ増幅器４００の安定度を増すために、さらには「自己バイアス」するためのその能力における柔軟性を高めるために用いられる追加のバイアストランジスタを構成する。これらはまた、低電源動作の助けとなる。トランジスタ４０２および４０６は、電圧センストランジスタとして追加され、データ増幅器４００の動作速度を向上させる。テイルトランジスタ４１２も、所望のバイアスポイントを提供するように働き、そのゲートはまた、イネーブル入力部として機能し得る。
【００２４】
さらにここで図５を参照して、この発明によるメインセンスアンプ５００（読出データ増幅器）の１つの実施例の概略図が示される。センスアンプ５００は、データ読出（「ＤＲ」）線５２０とＮチャネルイネーブルトランジスタ５１０の一方端子（つまり、テイルノード）との間で、Ｎチャネルトランジスタ５０４と直列に接続されるＰチャネルトランジスタ５０２を含み、Ｎチャネルイネーブルトランジスタ５１０の反対側の端子は、回路接地に結合され、そのゲート端子は、線５２４上のイネーブル信号（たとえば、メインセンスアンプイネーブル「ＭＳＡＥＮ」信号）を受けるように結合される。Ｐチャネルトランジスタ５１２は、ＶＣＣとＤＲ線５２０との間で結合され、そのゲート端子は回路接地に結合される。
【００２５】
同様に、Ｐチャネルトランジスタ５０６は、データ読出バー（「ＤＲＢ」）線５２２とトランジスタ５１０の一方端子におけるテイルノードとの間で、Ｎチャネルトランジスタ５０８と直列に接続される。Ｐチャネルトランジスタ５１４は、ＶＣＣとＤＲＢ線５２２との間で結合され、そのゲート端子は、回路接地に結合される。Ｐチャネルトランジスタ５１６は、ＶＣＣと、トランジスタ５０２と５０４との間のノード（ノードＮ１）との間で結合される。トランジスタ５１６のゲート端子は、ＭＳＡＥＮ線５２４に結合される。寄生容量が、ノードＮ１と回路接地との間に表れる。
【００２６】
同様の様態で、Ｐチャネルトランジスタ５１８は、ＶＣＣと、トランジスタ５０６と５０８との間のノード（ノードＮ２）との間で結合される。トランジスタ５１８のゲート端子も、ＭＳＡＥＮ線５２４に結合される。寄生容量は再び、ノードＮ２と回路接地との間に表れる。ノードＮ２は、インバータ５２６の入力部に結合され、その出力は、データ出力プライム（「ＱＰ」）線５２８に結合され、これはまた、それと回路接地との間に表れる寄生容量を有する。
【００２７】
メインセンスアンプ５００は、上の図３のデータ増幅器３００および上の図４のデータ増幅器４００に改良を加え、動作速度を高め、実現のためにより少ないオンチップ面積しか消費しない。作動的に、線５２４上のＭＳＡＥＮ信号は、イネーブル信号であって、これは、「読出」サイクル中は「ハイ」であり、メインセンスアンプ５００が用いられていないときのスタンバイまたは「書込」サイクル中は「ロー」である。線５２４上のＭＳＡＥＮ信号が「ロー」のとき、メインセンスアンプ５００には電流が流れず、ノードＮ１およびＮ２は、「ハイ」にプリチャージされる。この間、線５２０上の入力部ＤＲおよび線５２２上の入力部ＤＲＢも、部分的にはトランジスタ５０２および５０６によって、そしてトランジスタ５１２および５１４によって完全に「ハイ」にプリチャージされる。
【００２８】
例示されるこの発明の実施例では、以下でより完全に説明されるように、信号ＭＳＡＥＮが「ハイ」になることによってメインセンスアンプ５００がオンになることは、読出用の列アドレス信号と同期をとって行なわれる。動作において、信号がＤＲ線５２０およびＤＲＢ線５２２上に現われると、テイルトランジスタ５１０は「オン」となり、プリチャージトランジスタ５１６および５１８は「オフ」となる。この時点で、トランジスタ５０６は、それが飽和状態で動作するように、トランジスタ５０６のゲート電圧を生成するための基準として働くトランジスタ５０２とともに電流センスを行なう。トランジスタ５０６を流れる電流の小さな差によって、ノードＮ２での電圧またはＶＤＳにおいて大きな差が提供される。並行して、クロスカップルされたトランジスタ５０４および５０８は、電圧センストランジスタとして働いてノードＮ１またはＮ２をプルダウンする。この働きによって、十分な信号がノードＮ２上で生成され、次の段は、単一のインバータ（たとえば、インバータ５２６等の相補型金属酸化膜半導体「ＣＭＯＳ」インバータ）となり得る。好ましい実施例では、インバータ５２６は、より典型的な２：１というサイズの代わりに、約３：１のＰチャネルデバイス対Ｎチャネルデバイスサイズ比を有するような大きさにされ得る。なぜならば、ノードＮ２は完全には回路接地されないためである。
【００２９】
さらにここで図６を参照して、上の図のメインセンスアンプを実現し得る、混載メモリアレイ６００を組込んだ集積回路装置の機能ブロック図が示される。メモリアレイ６００は、関連の部分で、図示されるような入力クロック信号、ブロック読出アドレス信号、および読出信号を受けるＰｈｉＹＲタイマ６０２を含む。ＰｈｉＹＲタイマは、列アドレス信号も受ける列デコーダ６０４に対してΦＹＲ信号を出力する。
【００３０】
いくつかの列線ＹＲ０からＹＲ２が、列センスアンプ６０６０から６０６Ｎに結合され、これらの各々は、それぞれ相補データ読出（「ＤＲ」）線５２０およびデータ読出バー（「ＤＲＢ」）線５２２に結合される。上の図で示されたように、これらの線は、メインセンスアンプ５００に対する入力部として設けられる。ＰｈｉＹＲタイマ６０８は、ＶＣＣに結合され、読出信号およびクロック信号を受取ってメインセンスアンプイネーブルジェネレータ６１０を制御し、このメインセンスアンプイネーブルジェネレータ６１０は、メインセンスアンプ５００に対して線５２４上でＭＳＡＥＮ信号を提供する。メインセンスアンプ５００は、示されるように、線５２８上でデータ出力プライム信号を提供する。
【００３１】
動作において、ＤＲ線５２０およびＤＲＢ線５２２は、「ハイ」にプリチャージされ、選択された列センスアンプ６０６は、トランジスタ５１２および５１４（図５）が「ロー」になることに備えて、ＤＲ線５２０またはＤＲＢ線５２２のいずれかを「ロー」にする。ＤＲ線５２０／ＤＲＢ線５２２の駆動回路が能動的に１つのサイドをプルアップする、この発明の代替的な実施例でも、この発明の原理は、ＰチャネルデバイスおよびＮチャネルデバイス（および適切な電源電圧）を入れ替えて用いることによって、依然として採用され得る。
【００３２】
具体的な回路素子およびデバイス技術と関連づけて、この発明の原理が上で説明されてきたが、上の説明は、例としてのみ示され、この発明の範囲に対する限定として示されたものではないことがはっきりと理解されるべきである。特に、上述の開示の教示は、当業者に他の変形を提案するであろうことが認められる。このような変形は、それ自体で既に知られており、さらにはここで既に説明された特徴の代わりに、またはそれらに加えて用いられ得る他の特徴を含んでもよい。請求項は、この出願では、特定の特徴の組合せに対して作成されたが、ここでの開示の範囲は、明示的または暗示的に開示されるすべての新規の特徴または特徴のすべての新規の組合せ、または当業者には明らかであろうすべての一般化またはその変形も含むことが理解されるべきであり、以上のことは、このようなものが、いずれかの請求項で現在請求されているような同じ発明に関連するか否かにかかわらず、また、それが、この発明が直面するような同じ技術的な問題のうちのいずれかまたはすべてを軽減するか否かにかかわらない。出願人は、本出願またはこれをもとにしたすべてのさらなる出願の手続の最中に、このような特徴および／またはこのような特徴の組合せに対する新しい請求項を作成する権利をここに有する。
【図面の簡単な説明】
【図１】従来の電圧差動増幅器（「差動増幅器」）の実施例を示す概略図である。
【図２】従来の電圧差動増幅器の別の実施例を示す概略図である。
【図３】たとえば、米国特許第４，７６６，３３３号で開示されているような従来の出力データ増幅器の第１の段の実施例を示す概略図である。
【図４】たとえば、米国特許第５，６６３，９１５号で開示されているような従来の出力データ増幅器の第１の段の別の実施例を示す概略図である。
【図５】たとえば、読出サイクル中には「ハイ」であって、スタンバイまたは書込サイクル中には「ロー」であり得るメインセンスアンプイネーブル（「ＭＳＡＥＮ」）を例示する、この発明に従ったメインセンスアンプ（読出データ増幅器）の実施例を示す概略図である。
【図６】上の図のメインセンスアンプを用いて実現される混載メモリアレイを組込んだ集積回路装置の機能ブロック図である。
【符号の説明】
５００  読出データ増幅器、５０２、５０４、５０６、５０８  トランジスタ、５１０  テイルトランジスタ、５１２、５１４  トランジスタ、５１６、５１８  プリチャージトランジスタ、５２０、５２２  データ読出線、５２４  ＭＳＡＥＮ線、５２８  データ出力プライム線、Ｎ１、Ｎ２  ノード。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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