(57)【要約】【課題】読み出し並びに書き込み動作時における非選択メモリセルの可変抵抗素子に対する電圧ストレスを軽減し、より高信頼度のデータ保持特性を担保できる不揮発性半導体記憶装置を提供する。【解決手段】不揮発性のメモリセル１を行方向及び列方向に夫々複数配列し、その中から所定のメモリセルまたはメモリセル群を選択するために行方向と列方向に夫々複数のワード線ＷＬと複数のビット線ＢＬとを配列してなるメモリセルアレイを有し、メモリセル１は、電気抵抗の変化により情報を記憶する可変抵抗素子２の一端側と選択トランジスタ３のソースとを接続してなり、メモリセルアレイ内において、選択トランジスタ３のドレインが列方向に沿って共通のビット線ＢＬに接続し、可変抵抗素子２の他端側がソース線ＳＬに接続し、選択トランジスタ３のゲートが行方向に沿って共通のワード線ＷＬに接続してなる。【選択図】        図２
2004185755.tif 000002
【特許請求の範囲】
【請求項１】
不揮発性のメモリセルを行方向及び列方向に夫々複数配列し、その中から所定のメモリセルまたはメモリセル群を選択するために行方向と列方向に夫々複数のワード線と複数のビット線とを配列してなるメモリセルアレイを有する半導体記憶装置であって、
前記メモリセルは、電気抵抗の変化により情報を記憶する可変抵抗素子の一端側と選択トランジスタのソースとを接続してなり、
前記メモリセルアレイ内において、前記選択トランジスタのドレインが前記列方向に沿って共通の前記ビット線に接続し、前記可変抵抗素子の他端側がソース線に接続し、前記選択トランジスタのゲートが前記行方向に沿って共通の前記ワード線に接続してなることを特徴とする不揮発性半導体記憶装置。
【請求項２】
不揮発性のメモリセルを行方向及び列方向に夫々複数配列し、その中から所定のメモリセルまたはメモリセル群を選択するために行方向と列方向に夫々複数のワード線と複数のビット線とを配列してなるメモリセルアレイを有する半導体記憶装置であって、
前記メモリセルは、電気抵抗の変化により情報を記憶する可変抵抗素子の一端側と第１の選択トランジスタのソースとを接続し、更に、前記可変抵抗素子の他端側と第２の選択トランジスタのドレインとを接続してなり、
前記メモリセルアレイ内において、前記第１の選択トランジスタのドレインが前記列方向に沿って共通の前記ビット線に接続し、前記第２の選択トランジスタのソースがソース線に接続し、前記第１及び第２の選択トランジスタのゲートが夫々前記行方向に沿って共通の前記ワード線に接続してなることを特徴とする不揮発性半導体記憶装置。
【請求項３】
前記可変抵抗素子が、電気的ストレスにより電気抵抗の変化する可変抵抗素子であることを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
【請求項４】
前記可変抵抗素子が、マンガンを含有するペロブスカイト構造の酸化物で形成されていることを特徴とする請求項３に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、不揮発性のメモリセルを行方向及び列方向に夫々複数配列し、その中から所定のメモリセルまたはメモリセル群を選択するために行方向と列方向に夫々複数のワード線と複数のビット線とを配列してなるメモリセルアレイを有する不揮発性半導体記憶装置に関し、より具体的には、メモリセルが電気抵抗の変化により情報を記憶する可変抵抗素子を有する不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
ペロブスカイト構造を持つ薄膜材料、特に巨大磁性抵抗（ＣＭＲ：ｃｏｌｏｓｓａｌ  ｍａｇｎｅｔｏｒｅｓｉｓｔａｎｃｅ）材料や高温超伝導（ＨＴＳＣ：ｈｉｇｈ  ｔｅｍｐｅｒａｔｕｒｅ  ｓｕｐｅｒｃｏｎｄｕｃｔｉｖｉｔｙ）材料により構成した薄膜やバルクに対して、１つ以上の短い電気パルスを印加することによって、その電気的特性を変化させる手法が提案されている。この電気パルスによる電界の強さや電流密度は、その材料の物理的な状態を変化させるに十分に大きく、逆に、材料自体を破壊することのない十分に低いエネルギであれば良く、この電気的パルスは正負何れの極性でもよい。また、電気パルスを複数回繰り返し印加することにより、更に材料特性を変化させることができる。
【０００３】
かかる従来技術は、例えば米国特許第６２０４１３９号明細書（特許文献１）に開示されている。図８と図９は従来技術における印加パルス数と抵抗値の関係を示すグラフである。詳しくは、金属製サブストレートの上に成長させたＣＭＲ薄膜に対して印加するパルス数と抵抗の関係を示している。図８では、振幅３２Ｖ、パルス幅７１ｎｓの電圧パルスを４７回印加している。かかる条件下では、同図より抵抗値は１桁程度変化することが分る。
【０００４】
図１０と図１１は従来技術における印加パルスの極性と抵抗値の変化との関係を示すグラフである。図１０は、＋１２Ｖ（正極性）と−１２Ｖ（負極性）の電圧パルスを印加した場合の抵抗変化の様子を示している。図１１では、印加電圧が＋５１Ｖと−５１Ｖで、抵抗の測定は、各極性のパルス印加の最後に行っている。図１０と図１１に見られるように、数回の正極性パルスを印加して抵抗値を低減させた後に負極性のパルスを印加して抵抗値の増大（最終的には飽和状態となる）を図ることが可能となる。このことは、正極性パルスを印加した状態をリセット状態、負極性を印加した状態を書き込み状態とすることでメモリデバイスへの応用が考えられる。
【０００５】
上記従来例では、当該特性を有するＣＭＲ薄膜をアレイ状に配置してメモリアレイを構成した例を開示している。図１２に示す当該メモリアレイでは、基板２５上に底面電極２６を形成し、その上に各１ビットを構成する可変抵抗素子２７、上面電極２８を形成しており、可変抵抗素子２７の夫々に、つまり各１ビット毎に上面電極２８にワイヤー２９を接続し、書き込み用のパルスを印加する。また、読み出す場合にも、各１ビット毎の上面電極２８に接続されたワイヤー２９から可変抵抗素子２７の抵抗値に対応する電流を読み出す構成となっている。
【０００６】
しかしながら、上記の図１０、図１１に示されたＣＭＲ薄膜の抵抗変化は２倍程度であり、素子間のばらつき等を考慮するとリセット状態と書き込み状態を良好に識別するにはより大きな抵抗変化であることが好ましい。また、ＣＭＲ薄膜に印加する電圧が高く、低電圧動作、低消費電力を要望されるメモリデバイスには不適である。
【０００７】
そこで、本願の出願人等は、特許文献１と同一のペロブスカイト構造でマンガンを含有する酸化物のＣＭＲ材料のＰＣＭＯ（Ｐｒ０．７Ｃａ０．３ＭｎＯ３）等を用いて、１つ以上の短い電気パルスを印加することによって、新たな特性を取得することができた。具体的には、約±５Ｖの低電圧パルスを印加することにより薄膜材料の抵抗値が数百Ωから約１ＭΩまで変化する特性を取得している。以下、このマンガンを含有するペロブスカイト構造の酸化物で形成された可変抵抗素子をＲＲＡＭ素子（Ｒｅｓｉｓｔａｎｃｅ  ｃｏｎｔｒｏｌ  ｎｏｎｖｏｌａｔｉｌｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）と呼ぶ。
【０００８】
また、上記ＣＭＲ薄膜以外にも、電気パルス印加ではなく磁界や熱を用いることにより、電気抵抗を変化させる事で情報を記憶し、その変化した抵抗値に対応付けられた情報を読み出すという形で不揮発性メモリを実現しているものがある。例えば、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ  ＲＡＭ）や、ＯＵＭ（Ｏｖｏｎｉｃ  Ｕｎｉｆｉｅｄ  Ｍｅｍｏｒｙ）、ＭＴＪ（Ｍａｇｎｅｔｉｃ  Ｔｕｎｎｅｌ  Ｊｕｎｃｔｉｏｎ）等、種々提案されている。上述のＭＴＪ素子を利用したメモリアレイ素子構成としては、特開２００２−１５１６６１号公報（特許文献２）に開示されている。この従来例について、読み出しに関係する信号のみのメモリセル構成を図５に示す。
【０００９】
【特許文献１】
米国特許第６２０４１３９号明細書
【特許文献２】
特開２００２−１５１６６１号公報
【００１０】
【発明が解決しようとする課題】
しかしながら、図１２に示されたメモリアレイでは、各１ビット毎に電極にワイヤーを接続し、書き込み動作時に、このワイヤーを通して書き込み用パルスを印加しており、また、読み出し時においても、各１ビット毎に電極に接続されたワイヤーから電流を読み出すために、薄膜材料の特性評価は可能であるが、メモリデバイスとしての集積度を上げることができないという問題がある。また、書き込み動作、読み出し動作、リセット動作を行うに当たり、メモリデバイスの外部からの入力信号により全てを制御しており、従来のメモリデバイスのように、メモリデバイス内部において、書き込み動作、読み出し動作、リセット動作を制御できるものとして構成されているものではない。
【００１１】
図１３は、より実デバイスに近いメモリアレイの構成例を模式的に示す回路図である。上記ＰＣＭＯ材料を使用して形成された可変抵抗素子Ｒｃが４×４のマトリクス状に配置されたメモリアレイ１０を構成する。各可変抵抗素子Ｒｃの一方の端子はワード線Ｗ１〜Ｗ４に、他方の端子はビット線Ｂ１〜Ｂ４に接続される。メモリアレイ１０に隣接して周辺回路３２が設けられる。各ビット線Ｂ１〜Ｂ４にはビット線選択トランジスタ３４が接続され、インバータ３８への経路が形成する。ビット線選択トランジスタ３４とインバータ３８との間には負荷トランジスタ３６が接続される。この構成により、メモリアレイ１０の各可変抵抗素子Ｒｃに対する書き込み、読み出しを行うことができる。
【００１２】
この従来のメモリアレイ１０では、低電圧でのメモリ動作が可能となる。しかし、この書き込み、読み出し方式では、アクセスするメモリセルに隣接するメモリセルへのリーク電流経路が発生するために、読み出し動作時には正しい電流値を評価することができない。また、書き込み動作時にも、隣接するメモリセルへのリーク電流経路が発生するために、正しい書き込み動作ができない虞がある。
【００１３】
例えば読み出し動作において、選択メモリセルにおける可変抵抗素子Ｒｃａの抵抗値を読み出すために、ワード線Ｗ３に電源電圧Ｖｃｃを、ビット線Ｂ２を接地電位ＧＮＤに、その他のビット線Ｂ１，Ｂ３，Ｂ４及びワード線Ｗ１，Ｗ２，Ｗ４はオープンにし、ビット線選択トランジスタ３４ａをオンにすることによって、矢符Ａ１で示す電流経路を形成することができるため、可変抵抗素子Ｒｃａの抵抗値を読み出すことができる。しかし、可変抵抗素子Ｒｃａに隣接する可変抵抗素子Ｒｃに対し、例えば、矢符Ａ２、Ａ３等で示す電流経路が発生するため、選択メモリセルにおける可変抵抗素子Ｒｃａの抵抗のみの値を読み出すことはできなくなる。
【００１４】
そこで、特許文献２に示す従来例のように可変抵抗素子と選択トランジスタを直列に接続してメモリセルを形成することで、図１３で発生していた非選択の可変抵抗素子を通過する電流経路を非選択行のメモリセルの選択トランジスタをオフにして遮断でき、上述の読み出し時、書き込み時の問題が解消できる。
【００１５】
以下、可変抵抗素子としてＲＲＡＭ素子を利用した場合のメモリアレイについて説明する。図６は、ＲＲＡＭ素子２と選択トランジスタ３を直列に接続して形成したメモリセル１１の回路図で、可変抵抗素子がＲＲＡＭ素子である点を除き、図５に示す特許文献２のメモリセルと同じ構成である。図７は、そのメモリセル１１を使用した場合のメモリアレイ構成を示している。ビット線ＢＬ１〜ＢＬ４には、夫々複数のＲＲＡＭ素子が接続されている。
【００１６】
先ず、読み出し動作について説明する。選択されたＲＲＡＭ素子に接続されたビット線にバイアス電圧を印加できるように、ビット線選択トランジスタ４を動作させ、例えばビット線に１．５Ｖを印加する。同時に、読み出し対象のメモリセルのＲＲＡＭ素子２に接続された選択トランジスタ３（セル選択トランジスタ）のゲートに接続されているワード線をワード線ドライバ５により高レベル（例えば７Ｖ）とし、そのセル選択トランジスタ３をオンにする。また、セル選択トランジスタ３のソース（共通ソース線ＳＬ１、ＳＬ２に接続されている）を基準電圧、例えば、接地電位０Ｖとする事で、ビット線のバイアス電圧からＲＲＡＭ素子よりセル選択トランジスタ３を通り、接地電位への電流経路が生成される。一方、非選択メモリセルに対しては、ワード線ドライバ５により非選択ワード線を低レベル（例えば接地電位０Ｖ）とし、また、非選択ビット線を低レベル、または、高インピーダンス（オープン状態）とすることにより、読み出しビット線で選択されたメモリセルのＲＲＡＭ素子以外を通過する電流経路がなくなる。このような状況の中、選択されたＲＲＡＭ素子の抵抗の変化のみが、ビット線に流れる電流の変化となって現れ、その電流変化を読み出し回路にて判別することで、選択メモリセルに記憶された情報を正確に読み出すことができる。この結果、記憶素子としてＲＲＡＭ素子を活用できることになる。
【００１７】
次に、本メモリアレイの書き込み動作を説明する。尚、ここではＲＲＡＭ素子２の抵抗値が基準となる抵抗値に対し大きい場合を書き込み状態、小さい場合を消去状態とする。今、選択されたＲＲＡＭ素子２に接続されたビット線にバイアス電圧を印加できるように、ビット線選択トランジスタ４を動作させ、例えばビット線に３Ｖを印加する。同時に、書き込むＲＲＡＭ素子２に接続されたセル選択トランジスタ３のゲートに接続されているワード線をワード線ドライバ５により高レベル（例えば７Ｖ）とし、セル選択トランジスタ３をオンにする。また、セル選択トランジスタ３のソース（共通ソース線ＳＬ１、ＳＬ２に接続されている）を所定の値（例えば接地電位０Ｖ）とする事で、ビット線のバイアス電圧からＲＲＡＭ素子よりセル選択トランジスタを通り、接地電位へと電流経路が生成され、選択メモリセルへの書き込みがなされる。一方、非選択メモリセルに対しては、非選択ワード線を低レベル（例えば接地電位０Ｖ）に設定することにより、非選択ＲＲＡＭ素子に対しては選択ビット線から接地電位への電流経路が形成されず書き込みはなされない。
【００１８】
次に、このメモリアレイの消去動作を、ブロック単位で一括消去するブロック消去の場合について説明する。ブロック内にあるＲＲＡＭ素子に接続された全てのビット線にバイアス電圧を印加できるように、ビット線選択トランジスタ４を動作させ、例えばビット線に接地電位０Ｖを印加する。同時に、全てのＲＲＡＭ素子に接続されたセル選択トランジスタ３のゲートに接続されているワード線を高レベル（例えば７Ｖ）とし、セル選択トランジスタをオンにする。また、セル選択トランジスタ３のソース（共通ソース線ＳＬ１、ＳＬ２に接続されている）を基準電圧、例えば３Ｖとする事で、共通ソース線のバイアス電圧からブロック内にある全てのセル選択トランジスタとＲＲＡＭ素子を介して、接地電位０Ｖのビット線へと電流経路が生成される。以上の動作でブロック内にあるすべてのメモリセルの消去動作が可能となる。
【００１９】
しかしながら、上述した図７の構成では、選択されたＲＲＡＭ素子だけでなく非選択のＲＲＡＭ素子も選択されたビット線に接続されている構成となるため、例えば、読み出し動作のために読み出しに係るビット線にバイアス電圧を印加した場合、非選択行のワード線が低レベルであるにも拘らず、非選択のＲＲＡＭ素子に電圧ストレスがかかる虞がある。また、この電圧ストレスに関しては、一回の読み出し動作では、無視できる程度に微弱であっても、当該電圧ストレスが同じメモリセルに対し繰り返し発生する可能性があり、ＲＲＡＭ素子の抵抗状態が長期間に亘って徐々に変化することが懸念される。また書き込み動作時においても、読み出し時と同様な問題が発生する可能性があり、より信頼度の高いデータ保持特性の確立が要望される。この問題は、ＲＲＡＭ素子が電気的ストレスによって電気抵抗を変化させてデータを記憶する方式の記憶素子であるため、磁界や熱によって電気抵抗を変化させるＭＲＡＭ素子やＯＵＭ素子より顕著であり、より確実に回避する方策が望まれる。
【００２０】
本発明は、上述の問題点に鑑みてなされたものであり、その目的は、上記問題点を解消し、読み出し並びに書き込み動作時における非選択メモリセルの可変抵抗素子に対する電圧ストレスを軽減し、より高信頼度のデータ保持特性を確保できる不揮発性半導体記憶装置を提供することにある。
【００２１】
【課題を解決するための手段】
この目的を達成するための本発明に係る不揮発性半導体記憶装置の第１の特徴構成は、不揮発性のメモリセルを行方向及び列方向に夫々複数配列し、その中から所定のメモリセルまたはメモリセル群を選択するために行方向と列方向に夫々複数のワード線と複数のビット線とを配列してなるメモリセルアレイを有する半導体記憶装置であって、前記メモリセルは、電気抵抗の変化により情報を記憶する可変抵抗素子の一端側と選択トランジスタのソースとを接続してなり、前記メモリセルアレイ内において、前記選択トランジスタのドレインが前記列方向に沿って共通の前記ビット線に接続し、前記可変抵抗素子の他端側がソース線に接続し、前記選択トランジスタのゲートが前記行方向に沿って共通の前記ワード線に接続してなる点にある。
【００２２】
上記第１の特徴構成によれば、先ず、メモリセルが可変抵抗素子と選択トランジスタを直列に接続して形成しているため、非選択行のメモリセルについては、選択トランジスタがオフになっているため、選択メモリセル以外の可変抵抗素子を通過する電流経路を遮断でき、読み出し或いは書き込み動作時に選択メモリセルが正しく読み出せない問題や、非選択のメモリセルが誤って書き込みされる問題は発生しない。更に、ビット線と可変抵抗素子の間に選択トランジスタが存在する構成となっているため、非選択のメモリセルの可変抵抗素子は読み出し及び書き込み動作時において、所定の読み出し及び書き込み電圧の印加されているビット線から電気的に分離されるため、特許文献２に開示されているようなメモリセルの構成では完全に解消できなかった、可変抵抗素子に対する電圧ストレスの問題が解消され、より高信頼度のデータ保持特性を有することができる。
【００２３】
この目的を達成するための本発明に係る不揮発性半導体記憶装置の第２の特徴構成は、不揮発性のメモリセルを行方向及び列方向に夫々複数配列し、その中から所定のメモリセルまたはメモリセル群を選択するために行方向と列方向に夫々複数のワード線と複数のビット線とを配列してなるメモリセルアレイを有する半導体記憶装置であって、前記メモリセルは、電気抵抗の変化により情報を記憶する可変抵抗素子の一端側と第１の選択トランジスタのソースとを接続し、更に、前記可変抵抗素子の他端側と第２の選択トランジスタのドレインとを接続してなり、前記メモリセルアレイ内において、前記第１の選択トランジスタのドレインが前記列方向に沿って共通の前記ビット線に接続し、前記第２の選択トランジスタのソースがソース線に接続し、前記第１及び第２の選択トランジスタのゲートが夫々前記行方向に沿って共通の前記ワード線に接続してなる点にある。
【００２４】
上記第２の特徴構成によれば、先ず、メモリセルが可変抵抗素子と２つの選択トランジスタを直列に接続して形成しているため、非選択行のメモリセルについては、選択トランジスタがオフになっているため、選択メモリセル以外の可変抵抗素子を通過する電流経路を遮断でき、読み出し或いは書き込み動作時に選択メモリセルが正しく読み出せない問題や、非選択のメモリセルが誤って書き込みされる問題は発生しない。また、ビット線と可変抵抗素子の間に選択トランジスタが存在する構成となっているため、非選択のメモリセルの可変抵抗素子は読み出し及び書き込み動作時において、所定の読み出し及び書き込み電圧の印加されているビット線から電気的に分離されるため、特許文献２に開示されているようなメモリセルの構成では完全に解消できなかった、可変抵抗素子に対する電圧ストレスの問題が解消される。更に、ソース線と可変抵抗素子の間に選択トランジスタが存在する構成となっているため、メモリセルアレイ内の一部のメモリセルを選択的に個別消去する際に、非選択のメモリセルの可変抵抗素子は個別消去動作時において、所定の消去電圧の印加されているソース線から電気的に分離されるため、個別消去時の電圧ストレスから開放され、より高信頼度のデータ保持特性を有することができる。
【００２５】
上記第１または第２の特徴構成に加えて、前記可変抵抗素子が、電気的ストレスにより電気抵抗の変化する可変抵抗素子であるのも好ましい特徴構成である。更に、当該可変抵抗素子が、マンガンを含有するペロブスカイト構造の酸化物で形成されているのも好ましい特徴構成である。
【００２６】
これらの特徴構成によれば、特に電圧ストレスに敏感なメモリセル構造に対して、上記第１または第２の特徴構成の作用効果が発揮され、そのデータ保持特性の改善が期待される。
【００２７】
【発明の実施の形態】
本発明に係る不揮発性半導体記憶装置（以下、適宜「本発明装置」という。）の実施の形態につき、図面に基づいて説明する。尚、従来技術の不揮発性半導体記憶装置と重複する部分については、図面上同じ符号を付して説明する。
【００２８】
図１は、本発明装置のメモリセル構成を示す。図１に示すように、メモリセル１は、可変抵抗素子としてのＲＲＡＭ素子２の一端側とＮ型ＭＯＳトランジスタで形成される選択トランジスタ３のソースとを接続してなり、選択トランジスタ３のドレインがビット線ＢＬに接続し、ＲＲＡＭ素子２の他端側がソース線ＳＬに接続し、選択トランジスタ３のゲートがワード線ＷＬに接続して構成されている。メモリセルとしては、可変抵抗素子２と選択トランジスタ３が直列接続して構成される点では、図５、図６に開示された従来のメモリ構成と類似している。しかしながら、これら従来のメモリセル構成では、ビット線ＢＬ側に可変抵抗素子２としてのＭＪＴ素子やＲＲＡＭ素子の一端が接続され、選択トランジスタ３のソースがソース線ＳＬに接続されているのに対し、本実施の形態では、図１に示すように、ＲＲＡＭ素子２の一端はソース線ＳＬ側に接続されると共に、選択トランジスタ３のドレイン側がビット線ＢＬ側に接続されている点が異なる。
【００２９】
ここで、ＲＲＡＭ素子２は、電気的ストレスの印加により電気抵抗が変化し、電気的ストレス解除後も、変化した電気抵抗が保持されることにより、その抵抗変化でデータの記憶が可能な不揮発性の記憶素子で、例えば、Ｐｒ（１−ｘ）ＣａｘＭｎＯ３、Ｌａ（１−ｘ）ＣａｘＭｎＯ３、または、Ｌａ（１−ｘ―ｙ）ＣａｘＰｂｙＭｎＯ３（但し、ｘ＜１、ｙ＜１、ｘ＋ｙ＜１）で表される何れかの物質、例えば、Ｐｒ０．７Ｃａ０．３ＭｎＯ３、Ｌａ０．６５Ｃａ０．３５ＭｎＯ３、Ｌａ０．６５Ｃａ０．１７５Ｐｂ０．１７５ＭｎＯ３等のマンガン酸化膜をＭＯＣＶＤ法、スピンコーティング法、レーザアブレーション、スパッタリング法等で成膜して作成される。
【００３０】
図２は、図１のメモリセルを適用した本発明装置のメモリアレイ構成を示す。以下に図２のメモリアレイの読み出し動作について説明する。選択メモリセルの読み出し時、選択メモリセルに接続されたビット線選択トランジスタ４がオンとなり、選択ビット線に所定のバイアス電圧（例えば１．５Ｖ）が印加されると同時に、選択メモリセルのＲＲＡＭ素子２に接続された選択トランジスタ（セル選択トランジスタ）３のゲートに接続されているワード線をワード線ドライバ５により高レベル（例えば７Ｖ）とし、セル選択トランジスタ３をオン状態にする。また、選択メモリセルに接続されたソース（共通ソース線ＳＬ（ＳＬ１、ＳＬ２）に接続されている）を基準電圧、例えば接地電位０Ｖとする事で、ビット線ＢＬのバイアス電圧からセル選択トランジスタ３とＲＲＡＭ素子２を経由する接地電位への電流経路が生成される。
【００３１】
一方、非選択メモリセルに対しては、非選択行のメモリセルに接続されるワード線ＷＬをワード線ドライバ５により所定の電位（例えば０Ｖ）にする事で、非選択メモリセルのＲＲＡＭ素子２と選択ビット線ＢＬとが電気的に遮断される。
【００３２】
このような状況の中、選択されたメモリセル１のＲＲＡＭ素子２の抵抗の変化のみが、ビット線ＢＬに流れる電流の変化となって現れ、その電流変化を読み出し回路にて判別することで、選択メモリセルに記憶された情報を正確に読み出すことができる。更に、非選択メモリセルのＲＲＡＭ素子２と選択ビット線ＢＬとが電気的に遮断されることから、同一のビット線ＢＬに対し、読み出し動作を繰り返し行っても非選択メモリセルのＲＲＡＭ素子２にはビット線ＢＬからの電圧ストレスが直接に印加されることはない。その結果、電圧ストレスによるＲＲＡＭ素子２の抵抗状態の変化、即ち記憶しているデータ抵抗の消失の可能性が大幅に軽減されることになる。
【００３３】
以上、読み出し動作につき説明したが、書き込み動作時においても同様の効果が期待される。即ち、繰り返し同じメモリセル１のＲＲＡＭ素子２に書き込み動作を行った場合、その書き込みＲＲＡＭ素子２に接続しているビット線ＢＬに接続するその他の非選択メモリセル１のＲＲＡＭ素子２にはビット線ＢＬから書き込みバイアス電圧が印加されないため、記憶している抵抗状態が不必要に変化することはなる。このことにより、ＲＲＡＭ素子２のデータ保持に対する信頼性が一段と向上する。尚、図３に図１のメモリセル１の模式的な断面図を示す。
【００３４】
また、図２に示すメモリアレイ構成は、説明の便宜上４×４の構成のものを例示したが、メモリセルの配列数は上記４×４に限定されるものではない。
【００３５】
次に、本発明装置の第２の実施の形態について説明する。
図４は、ＲＲＡＭ素子２の両側に第１及び第２の選択トランジスタ３を直列に接続した本発明装置の第２のメモリセル構成を表している。第１の実施の形態（図１及び図２）のメモリセル構成では、読み出し動作時と書き込み動作時については、非選択メモリセルのＲＲＡＭ素子２に対する電圧ストレスが繰り返し印加されることによる非選択メモリセルのディスターブ現象（記憶データの書き換え）を解消し、データ保持特性の改善が可能となる。
【００３６】
しかしながら、消去動作時においては、共通のソース線ＳＬに接続する複数のメモリセルを１ブロックとしてブロック単位で一括消去する場合は、第１の実施の形態のメモリセル構成でも、特に問題とならないが、メモリセル単位の消去においては、非選択メモリセルのＲＲＡＭ素子２に対してディスターブ現象を惹起する可能性がある。例えば、ある選択メモリセルをメモリセル単位で個別消去する場合、選択列のビット線に例えば０Ｖを、選択行のワード線に例えば７Ｖを印加し、選択されたメモリセルに接続するソース線に例えば３Ｖを印加すると、同じブロック内であれば非選択メモリセルにも、ソース線に電圧３Ｖが印加されるため、消去動作時のディスターブ現象の発生する可能性がある。図４に示した第２の実施形態のメモリセル構造では可変抵抗素子２の両端に選択トランジスタ３が配置されているため、メモリセル単位の個別消去動作時のディスターブ現象をも防ぐことが可能となり、読み出し動作、書き込み動作、消去動作の何れの動作の場合であっても非選択メモリセルのＲＲＡＭ素子２に対する電圧ストレスの印加が防止でき、更なるデータ保持特性の改善が可能となる。
【００３７】
尚、上記各実施の形態において、読み出し動作、書き込み動作、消去動作の各動作における、ビット線、ワード線、ソース線に印加する電圧は、使用するＲＲＡＭ素子の特性に依存して決定されるべきものであり、上記の各電圧値は例示であり、上記各実施の形態の電圧値に限定されるものではない。
【００３８】
【発明の効果】
本発明装置の第１の実施の形態によれば、先ず、メモリセルが可変抵抗素子と選択トランジスタを直列に接続して形成しているため、非選択行のメモリセルについては、選択トランジスタがオフになっているため、選択メモリセル以外の可変抵抗素子を通過する電流経路を遮断でき、読み出し或いは書き込み動作時に選択メモリセルが正しく読み出せない問題や、非選択のメモリセルが誤って書き込みされる問題は発生しない。更に、ビット線と可変抵抗素子の間に選択トランジスタが存在する構成となっているため、同一のビット線から読み出しや書き込みを繰り返し行っても、当該ビット線から非選択メモリセルの可変抵抗素子には直接電圧ストレスが印加されない。その結果、電圧ストレスにより記憶している抵抗状態の変化によるデータの書き換えの可能性はなくなり、可変抵抗素子のデータ保持に対する信頼性が向上する。また、本発明装置の第２の実施の形態によれば、更に、メモリセル単位の個別消去動作時においても、消去時のディスターブ現象をも防ぐことが可能となり、読み出し動作、書き込み動作、消去動作の何れの動作の場合においても非選択メモリセルのＲＲＡＭ素子に電圧ストレスが印加されデータの書き換えが発生するのを防止できる。
【図面の簡単な説明】
【図１】本発明に係る不揮発性半導体記憶装置の一実施の形態におけるメモリセルを示す回路図
【図２】本発明に係る不揮発性半導体記憶装置の一実施の形態におけるメモリセルアレイを示す回路図
【図３】図１に示すメモリセルの断面構造を模式的に示す断面図
【図４】本発明に係る不揮発性半導体記憶装置の別実施の形態におけるメモリセルを示す回路図
【図５】従来の不揮発性半導体記憶装置のメモリセル構成の一例を示す回路図
【図６】従来の不揮発性半導体記憶装置のメモリセル構成の他の一例を示す回路図
【図７】図６に示すメモリセルを使用した従来の不揮発性半導体記憶装置のメモリセルアレイ構成の一例を示す回路図
【図８】従来技術における印加パルス数と抵抗値の関係を示すグラフ
【図９】従来技術における印加パルス数と抵抗値の関係を示すグラフ
【図１０】従来技術における印加パルスの極性と抵抗値の変化との関係を示すグラフ
【図１１】従来技術における印加パルスの極性と抵抗値の変化との関係を示すグラフ
【図１２】従来技術におけるメモリアレイ構成を示す斜視図
【図１３】従来の不揮発性半導体記憶装置のメモリアレイ構成の一例を示す回路図
【符号の説明】
１：  メモリセル
２：  可変抵抗素子（ＲＲＡＭ素子）
３：  選択トランジスタ
４：  ビット線選択トランジスタ
５：  ワード線ドライバ
ＷＬ、ＷＬ１〜ＷＬ４：ワード線
ＢＬ、ＢＬ１〜ＢＬ４：ビット線
ＳＬ、ＳＬ１、ＳＬ２：ソース線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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