(57)【要約】【課題】電源ラインに重畳するノイズが検出可能な電源ノイズ検出回路を提供すること。【解決手段】インバータ１のＶＤＤ端子１３に接続される可変抵抗部２とキャパシタ３からなるＲＣフィルタ１１のノイズレベル減衰効果により、ノイズ重畳時のＶＤＤ端子１３の電位低下をＶＤＤライン４の電位低下より小さくする。ここで入力端子１１と入力端子１２の入力により可変抵抗部２の並列接続抵抗数を変えることによりＲＣフィルタ１１のノイズレベル減衰効果の程度を変化させ、インバータ１の回路しきい値の低下量を変えることでノイズの検知レベルを変える。入力端子１５のノイズによる電位低下がインバータ１の設定しきい値を越える大きさであると、ノイズを検知したこととなり、ＲＳ型ラッチ７がその結果を保持して、インバータ９を介して出力端子１０にノイズ検出信号として出力する。【選択図】　図１
2004129103.tif 000002
【特許請求の範囲】
【請求項１】
検知レベルの変更が可能な検知レベル変更手段を含み、一の電源ラインに重畳する前記検知レベルを越えるノイズを検知するノイズ検知部と、
前記ノイズ検知部の検知出力に応答する出力を保持する出力保持部と
を有することを特徴とする電源ノイズ検出回路。
【請求項２】
前記ノイズ検知部は、前記一の電源ラインの信号を入力信号とし、減衰係数の変更が可能なノイズ減衰回路を介して前記一の電源ラインに接続される電源端子及び他の電源ラインに接続される電源端子を有するインバータからなり、
前記保持部は、前記ノイズ検知部からの信号が入力される入力端子及びリセット信号が入力される入力端子を有するラッチからなる
ことを特徴とする請求項１に記載の電源ノイズ検出回路。
【請求項３】
前記ノイズ減衰回路は、可変抵抗部とキャパシタとからなるＲＣフィルタであることを特徴とする請求項２に記載の電源ノイズ検出回路。
【請求項４】
前記ＲＣフィルタは、抵抗を含む回路と抵抗とスイッチング素子で構成される１つ以上の直列回路が並列接続された並列回路と、
この並列回路に接続されたキャパシタを有する
ことを特徴とする請求項３に記載の電源ノイズ検出回路。
【請求項５】
ＭＯＳＦＥＴで構成され、一の電源ラインの信号を入力とし、しきい値電圧が前記一の電源ラインと他の電源ライン間の電位差の中心値より前記一の電源ラインの電位に近い値に設定されているインバータと、
前記一の電源ラインと前記インバータの前記一の電源ライン側の電源端子の間に挿入されるＲＣフィルタと、
第１及び第２の２入力ＮＡＮＤゲートもしくは第１及び第２の２入力ＮＯＲゲートからなり、それぞれの出力が互いに他の前記２入力ＮＡＮＤゲートもしくは２入力ＮＯＲゲートの入力端子に接続され、前記第１の２入力ＮＡＮＤゲートもしくは第１の２入力ＮＯＲゲートの残りの入力端子には前記インバータの出力信号に基づく信号が入力されるとともに、前記第２の２入力ＮＡＮＤゲートもしくは第２の２入力ＮＯＲゲートの残りの入力端子にはリセット信号が入力されるＲＳ型ラッチと
を有することを特徴とする電源ノイズ検出回路。
【請求項６】
前記ＲＣフィルタは、抵抗を含む回路と抵抗とスイッチング素子で構成される１つ以上の直列回路が並列接続された並列回路と、
この並列回路に接続されたキャパシタを有する
ことを特徴とする請求項５に記載の電源ノイズ検出回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、集積回路内に布線した電源ラインに重畳するノイズを検出する電源ノイズ検出回路に関する。
【０００２】
【従来の技術】
集積回路、なかでもマイクロコンピュータの誤動作を検出する回路としてプログラムの暴走を検出するウォッチドッグタイマがよく知られている。しかしながらウォッチドッグタイマでは検出されない誤動作も存在する。その１つが、集積回路の電源ラインにノイズが重畳することにより起きる誤動作である。
【０００３】
この誤動作は、ノイズによる電源ラインの電位レベルの変動により回路のしきい値レベルが変動し、入力の信号レベルを誤認識するために発生するものであり、マイクロコンピュータ内のＲＡＭやレジスタに誤ったデータが書き込まれたり、カウンタに誤カウントが生じるといった誤動作を引き起こすものである。
【０００４】
この電源ラインのノイズに起因する誤動作を防止するには、ウォッチドッグタイマとは別に、電源ノイズを検出するための回路が必要であるが、その実現には大きな困難があり、従来、これに適した回路は実現されて来なかった。
【０００５】
【発明が解決しようとする課題】
電源ノイズを検出する回路の実現の困難さは、電源ラインにノイズ検出回路を接続し、電源ラインの信号をノイズ検出回路の入力としても、ノイズ検出回路の電源自身が同じ電源ラインに接続されているため、ノイズレベル判定の基準となる回路しきい値がノイズレベルの変動に連れて変動することに由来する。これを図９を用いて説明する。
【０００６】
図９（ａ）はインバータを用いた信号ノイズの検出回路及び動作を説明するための図である。
【０００７】
ＣＭＯＳ型のインバータ１０１には、ノイズ検出対象の入力として、回路動作上、常に高レベル（ＶＤＤレベル）を保持しておくべき信号が入力１０２に入力されている。いま、図９（ｂ）に示すように、この信号にレベルＶＮのノイズが重畳して、信号レベルが回路しきい値電圧Ｖｔ以下に下がる、すなわち（ＶＤＤ−ＶＮ）＜Ｖｔとなると、インバータ１０１の出力１０３が反転する。これにより、インバータ１０１は、ノイズ検出対象信号へのノイズの重畳を検出するものである。ここでのノイズ判定レベルは、回路しきい値電圧Ｖｔに依存するが、ＶｔはＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴのオン抵抗の比を変えることで調節できる。この比で決まる係数をα（０＜α＜１）とすると、Ｖｔ＝α（ＶＤＤ−ＶＳＳ）と表される。いま、ＶＳＳ＝０Ｖとすると、Ｖｔ＝αＶＤＤとなる。
【０００８】
次に、図９（ａ）のノイズ検出回路を利用して、電源ラインＶＤＤに重畳するノイズの検出を図ろうとした回路接続例が図９（ｃ）である。図９（ｃ）では、インバータ１１１の入力１１２に電源ラインＶＤＤを接続しており、これによりノイズによるＶＤＤレベルの低下を検知して、ノイズの重畳を検出しようとするものである。
【０００９】
しかし、この回路では電源ラインＶＤＤのノイズの検出ができない。それは、ノイズ判定基準となる回路しきい値電圧Ｖｔ自体が、図９（ｄ）に示すように、ノイズの影響を受けて変動するからである。ノイズの電位変動がピークに達したときの回路しきい値電圧をＶｔＮと表わすと、ノイズのピーク電位をＶＮ、ＶＳＳ＝０とすると、ＶｔＮ＝α（ＶＤＤ−ＶＮ）と表わされる。このとき、入力のレベル（ＶＤＤ−ＶＮ）と回路しきい値電圧の差を取ると、（ＶＤＤ−ＶＮ）−ＶｔＮ＝（１−α）（ＶＤＤ−ＶＮ）となるが、（１−α）＞０、（ＶＤＤ−ＶＮ）＞０であるため、この値は常に正の値となる。このことは、入力レベルが常に回路しきい値以上あることを意味し、すなわち、ノイズレベルの大きさの如何に関わらずインバータが反転しない、つまり、図９（Ｃ）の回路では、電源ラインＶＤＤに重畳したノイズが検出できない。
【００１０】
そこで、本発明の目的は、従来困難であった電源ラインに重畳するノイズであっても検知可能な電源ノイズ検出回路を提供することにある。
【００１１】
【課題を解決するための手段】
上記目的を達成するために、本発明の電源ノイズ検出回路は、検知レベルの変更が可能な検知レベル変更手段を含み、一の電源ラインに重畳する前記検知レベルを越えるノイズを検知するノイズ検知部と、前記ノイズ検知部の検知出力に応答する出力を保持する出力保持部とを有することを特徴とすることを特徴とする。
【００１２】
このような本発明の電源ノイズ検出回路によれば、必要に応じて検知可能なノイズレベルを変更した上で、一の電源ラインに重畳したノイズを検知することができる。また、ノイズ検知後はその結果を保持することができる。
【００１３】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施の形態を説明する。
【００１４】
（第１の実施の形態）
図１は、本発明の第１の実施の形態に係る検知レベルを可変として電源ラインＶＤＤのノイズを検出する電源ノイズ検出回路の回路図である。
【００１５】
ＣＭＯＳ型インバータ１は、ＰチャネルＭＯＳＦＥＴ１１とＮチャネルＭＯＳＦＥＴ１２を直列に接続したもので、ＶＳＳ端子１４は、直接電源ラインＶＳＳ（以下ＶＳＳラインと称する。）５に接続されるが、ＶＤＤ端子１３は、ＲＣフィルタ１１を介して電源ラインＶＤＤ（以下ＶＤＤラインと称する。）４に接続される。
【００１６】
ＲＣフィルタ１１は、可変抵抗部２とキャパシタ３で構成される。可変抵抗部２の一端は、キャパシタ３の一端に接続されるとともにインバータ１のＶＤＤ端子１３に接続される。一方、可変抵抗部２の他端はＶＤＤライン４に接続され、また、キャパシタ３の他端はＶＳＳライン５に接続される。
【００１７】
可変抵抗部２は、予め設けられた任意の数の抵抗の並列接続数を変えることにより全体としての抵抗値を可変とした回路である。ここでは、一例として３個の抵抗の並列抵抗個数を変更する回路を示す。３個の抵抗、すなわち抵抗２１、２２、２３のうち、抵抗２１と抵抗２２には、それぞれスイッチング素子であるＰチャネルＭＯＳＦＥＴ１４、１５が接続されている。このＰチャネルＭＯＳＦＥＴ１４、１５の入力端子１２，１３には、信号Ｓ１、Ｓ２がそれぞれ入力され、抵抗２１及び抵抗２２をそれぞれ並列抵抗として接続するか否かを選択できるようになっている。
【００１８】
インバータ１の入力端子１５はＶＤＤライン４に接続される。ここで、インバータ１のしきい値電圧は、ＶＤＤライン４のノイズの検知を容易とするためＶＤＤ電位とＶＳＳ電位の中間値、すなわち１／２（ＶＤＤ−ＶＳＳ）よりもＶＤＤ電位に近い値になるように設定されている。この値は、ＰチャネルＭＯＳＦＥＴ１１とＮチャネルＭＯＳＦＥＴ１２のオン抵抗の比を変えることにより任意に設定できる。
【００１９】
インバータ１の出力端子１６は、インバータ６を介してＲＳ型ラッチ７に接続される。ＲＳ型ラッチ７は２つのＮＡＮＤゲートの出力を互いに他のＮＡＮＤゲートの入力の一つとするいわゆるたすき掛け型回路で構成されており、インバータ６の出力はこの２つのＮＡＮＤゲートのうちの１つのＮＡＮＤゲート７１に接続される。
【００２０】
ＲＳ型ラッチ７を構成するもう１つのＮＡＮＤゲート７２の入力８にはリセット信号が接続され、ＮＡＮＤゲート７２の出力はインバータ９を介して電源ノイズ検出回路の出力端子１０に接続される。
【００２１】
ここでＲＣフィルタ１１の効果を説明する。可変抵抗部２とキャパシタ３で構成され、ＶＤＤライン４とＶＳＳライン５の間に挿入されるＲＣフィルタ１１は、高域遮断フィルタであり、鋭いパルス状のノイズに多く含まれる高周波成分を除去する効果がある。そのため、ＶＤＤラインのノイズのピーク電位を減衰させる効果を持つ。その減衰係数をβ（０＜β＜１）、ＶＤＤラインのノイズのピーク電位をＶＮとするとＲＣフィルタ１１を通すことにより、インバータ１のＶＤＤ端子１３におけるＶＤＤレベルの変動はβＶＮに抑えられる。
【００２２】
このレベル変動が起きたときにインバータ１のしきい値電圧Ｖｔも変動するが、そのときのＶｔは、ＰチャネルＭＯＳＦＥＴ１１とＮチャネルＭＯＳＦＥＴ１２のオン抵抗の比で決まる係数をα（しきい値電圧を１／２（ＶＤＤ−ＶＳＳ）より高く設定しているため、αの範囲は０．５＜α＜１）とすると、Ｖｔ＝α｛（ＶＤＤ−βＶＮ）−ＶＳＳ｝と表される。ＶＳＳ＝０Ｖとすると、Ｖｔ＝α（ＶＤＤ−βＶＮ）となり、ＲＣフィルタ１１のない場合に比べＶｔの変動に対するＶＮの与える影響が小さくなる。
【００２３】
一方、ＶＤＤラインのノイズのピーク電位が到来したとき、インバータ１の入力端子１５のレベルは（ＶＤＤ−ＶＮ）に下がるが、この値がインバータ１のしきい値電圧Ｖｔより下がればインバータ１は出力反転する。すなわち、（ＶＤＤ−ＶＮ）＜α（ＶＤＤ−βＶＮ）となれば、インバータ１はノイズの検出が可能である。この式を変形して、検知可能なノイズピーク電位の最小値と減衰係数βの関係を求めると、ＶＮ＞（１−α）／（１−αβ）・ＶＤＤとなる。この式をグラフ化したものが図２である。
【００２４】
図２は、ＶＤＤ一定及びα＝０．７として、減衰係数βの変化に対する検知可能な最小のノイズピーク電位ＶＮを求めたものである。図中の曲線より上の領域が検知可能なＶＮの領域である。図２より、βが大きくなるほどＶＮの検知可能な最小レベルが上昇することがわかる。
【００２５】
したがって、応用機器によって、その機器で利用されているマイクロコンピュータなどの集積回路のノイズの検知レベルを変化させたいときは、この減衰係数βを変化させればよい。
【００２６】
本実施の形態においては、この減衰係数βの変化をＲＣフィルタ１１の抵抗値を変えることによって実現するものである。以下、このＲＣフィルタ１１の抵抗値と減衰係数βの関係について説明する。
【００２７】
いま、抵抗２１、２２、２３の抵抗値をそれぞれＲ１、Ｒ２、Ｒ３とし、それぞれの抵抗の間にＲ２＝Ｒ３、Ｒ１＝（１／２）Ｒ３の関係があるものとする。なお、この抵抗間の関係は動作の説明の便宜上設けたものであり、本発明における抵抗間の関係はこの関係に限るものではない。
【００２８】
ここで、入力端子１１に印加する信号Ｓ１と入力端子１２に印加する信号Ｓ２の組み合わせを次の３通りとして、可変抵抗２の抵抗値ＲをＲ１、Ｒ２，Ｒ３の３通りに変化させる場合を次のように考える。
【００２９】
第１の場合。Ｓ１＝「Ｈ」、Ｓ２＝「Ｈ」としたときで、このときの抵抗値をＲ１とすると、Ｒ１＝Ｒ３となる。
【００３０】
第２の場合。Ｓ１＝「Ｈ」、Ｓ２＝「Ｌ」としたときで、このときの抵抗値をＲ２とすると、Ｒ２はＲ３とＲ２の並列抵抗値、すなわちＲ２＝（１／２）Ｒ３となる。
【００３１】
第３の場合。Ｓ１＝「Ｌ」、Ｓ２＝「Ｌ」としたときで、このときの抵抗値をＲ３とすると、Ｒ３はＲ３とＲ２とＲ１の並列抵抗値、すなわちＲ３＝（１／４）Ｒ３となる。
【００３２】
この３通りに抵抗を変化させたときの、ＲＣフィルタ１１の周波数特性を示したのが図３である。
【００３３】
図３は、ＲＣフィルタ１１の入力振幅レベルに対する出力振幅レベルの比と周波数（対数目盛り）の関係を示した周波数特性図である。一般にフィルタの遮断特性は遮断周波数ｆｃで規定されるが、遮断周波数ｆｃと抵抗の間には、ｆｃ＝１／２πＲＣの関係がある。したがって、先に求めた３通りの抵抗値Ｒ１、Ｒ２、Ｒ３に対する遮断周波数をそれぞれｆｃ１、ｆｃ２、ｆｃ３とすると、ｆｃ２＝２ｆｃ１、ｆｃ３＝４ｆｃ１となり、ｆｃ１に対して、ｆｃ２、ｆｃ３と順次遮断周波数が高くなる。
【００３４】
遮断周波数が高くなるということは、それだけ高周波成分を除去する能力が下がるということを意味する。すなわち、遮断周波数が高いほど、ノイズのピーク電位の減衰が少ないことを意味する。したがって、抵抗値Ｒ１、Ｒ２，Ｒ３に対する減衰係数をそれぞれβ１、β２、β３とすると、β１＜β２＜β３となる。このβ１、β２、β３を先の図２に示すと、β１、β２、β３の順に検知可能なノイズピーク電位ＶＮが上昇していくことがわかる。
【００３５】
また、図４に、ＲＣフィルタ１１の入力であるＶＤＤライン４に重畳する電源ノイズに対するＲＣフィルタ１１の出力であるＶＤＤ端子１３の様子を、ＲＣフィルタ１１の減衰係数を上述のβ１、β２、β３の３通りに変化させて示す。減衰係数β１のときは、ノイズのピークレベルの下がり方が大きく、減衰係数β３のときは、ノイズのピークレベルの下がり方が少ない。
【００３６】
したがって、減衰係数β１、β２、β３に対して、ＶＤＤ端子１３の電位が最も下がったときのインバータ１のしきい値電圧をＶｔ１、Ｖｔ２、Ｖｔ３とすると、
Ｖｔ１＞Ｖｔ２＞Ｖｔ３となる。この様子を図４に示す。
【００３７】
いま、この図に示すＶＤＤライン４に重畳する電源ノイズのピーク電位が、しきい値電圧Ｖｔ１より低く、しきい値電圧Ｖｔ３より高ければ、しきい値電圧Ｖｔ１のときはこのノイズを検知でき、しきい値電圧Ｖｔ３のときはこのノイズを検知できない。
【００３８】
また、このことは、ＶＤＤライン４に重畳する電源ノイズのピーク電位が、減衰係数β１のときに検知可能なＶＮより大きく、減衰係数β３のときに検知可能なＶＮより小さいことを意味する。すなわち、ＲＣフィルタ１１は検知レベルの変更手段としての機能を果たすものである。
【００３９】
図５は第１の実施の形態の回路の動作を説明する波形図である。ここで、最初に入力端子１１に入力される信号Ｓ１及び入力端子１２に入力される信号Ｓ２は、ともに「Ｈ」でＲＣフィルタ１１の減衰係数が上述のβ１なっており、その後Ｓ１及びＳ２がともに「Ｌ」になり、ＲＣフィルタ１１の減衰係数が上述のβ３になるものとする。また、ノイズのピーク電位ＶＮは、上記減衰係数がβ１のときはインバータ１で検知でき、上記減衰係数がβ３のときはインバータ１で検知できないレベルとする。
【００４０】
ＲＣフィルタ１１の減衰係数がβ１のとき、時刻ｔ１でＲＳ型ラッチ７の入力端子８にレベル「Ｌ」のリセット信号が入力されると、ＮＡＮＤゲート７２の出力は「Ｈ」となる。時刻ｔ２でリセット信号が「Ｈ」に戻ってもＮＡＮＤゲート７２の出力は「Ｈ」は保持する。したがってＮＡＮＤゲート７２の出力をインバータ９で反転した出力端子１０は時刻ｔ１以降レベル「Ｌ」となる。
【００４１】
次に時刻ｔ３でＶＤＤライン４にピーク電位ＶＮのノイズが重畳したとき、インバータ１は、このノイズを検知し、インバータ１の出力端子１６は「Ｌ」から「Ｈ」へ変化する。したがって、次段のインバータ６の出力は「Ｈ」から「Ｌ」へ変化する。インバータ６の出力が「Ｌ」になるとＮＡＮＤゲート７１の出力が「Ｈ」に変化し、ＮＡＮＤゲート７２の出力を「Ｌ」に変化させ、これがラッチの出力として以降保持される。したがってＮＡＮＤゲート７２の出力をインバータ９で反転したノイズ出力端子１０は時刻ｔ３以降レベル「Ｈ」となる。
【００４２】
すなわち、本実施の形態の電源ノイズ検出回路は、ＲＣフィルタ１１の減衰係数がβ１のときは、時刻ｔ３で重畳したＶＤＤラインのノイズＶＮを検知し、その検知結果を保持し、ノイズ検出信号レベルである「Ｈ」を出力する動作をする。
【００４３】
次に、信号Ｓ１及びＳ２が切り替わり、ＲＣフィルタ１１の減衰係数がβ３になったときの動作を説明する。
【００４４】
時刻ｔ４でラッチ７の入力端子８にレベル「Ｌ」のリセット信号が入力されると、ＮＡＮＤゲート７２の出力は「Ｈ」となる。時刻ｔ５でリセット信号が「Ｈ」に戻ってもＮＡＮＤゲート７２の出力は「Ｈ」は保持する。したがってＮＡＮＤゲート７２の出力をインバータ９で反転した出力端子１０は時刻ｔ４以降レベル「Ｌ」となる。
【００４５】
次に時刻ｔ６でＶＤＤライン４にピーク電位ＶＮのノイズが重畳するが、インバータ１は、このノイズを検知しないため、インバータ１の出力端子１６は「Ｌ」のままであり、次段のインバータ６の出力も「Ｈ」のままである。そのため、ＲＳ型ラッチ７の出力にも変化はなく、ＮＡＮＤゲート７２の出力は「Ｈ」のままである。したがって、出力端子１０も時刻ｔ６以降も「Ｌ」のままである。
【００４６】
すなわち、本実施の形態の電源ノイズ検出回路は、ＲＣフィルタ１１の減衰係数がβ３のときは、時刻ｔ６で重畳したＶＤＤラインのノイズＶＮを検出せず、リセット状態の出力を保持する。
【００４７】
このように、本実施の形態によれば、検知可能なノイズレベルを切り替えた上で、ＶＤＤラインに重畳されるノイズを検出することが可能である。
【００４８】
（第２の実施の形態）
図６は、本発明の第２の実施の形態に係る検知レベルを可変としてＶＳＳラインのノイズを検出する電源ノイズ検出回路の回路図である。
【００４９】
ＣＭＯＳ型インバータ２１は、ＰチャネルＭＯＳＦＥＴ２１１とＮチャネルＭＯＳＦＥＴ２１２を直列に接続したもので、ＶＤＤ端子２１３は、直接ＶＤＤライン４に接続されるが、ＶＳＳ端子２１４は、ＲＣフィルタ３１を介してＶＳＳライン５に接続される。
【００５０】
ＲＣフィルタ１１は、可変抵抗部２２とキャパシタ２３にて構成される。可変抵抗部２２の一端は、キャパシタ２３の一端に接続されるとともにインバータ２１のＶＳＳ端子２１４に接続される。一方、可変抵抗部２２の他端はＶＳＳライン５に接続され、また、キャパシタ２３の他端はＶＤＤライン４に接続される。
【００５１】
可変抵抗部２２は、予め設けられた任意の数の抵抗の並列接続数を変えることにより全体としての抵抗値を可変とした回路である。ここでは、一例として３個の抵抗の並列個数を変化させるようにした回路を示す。３個の抵抗、すなわち抵抗２２１、２２２、２２３のうち、抵抗２２１と抵抗２２２には、それぞれスイッチング素子であるＮチャネルＭＯＳＦＥＴ３４、３５が接続されている。このＮチャネルＭＯＳＦＥＴ３４、３５には、信号Ｓ１、Ｓ２がそれぞれ入力され、抵抗２１及び抵抗２２をそれぞれ並列抵抗として接続するか否かを選択できるようになっている。
【００５２】
インバータ２１の入力端子２１５はＶＳＳライン５に接続される。ここで、インバータ２１のしきい値電圧は、ＶＳＳライン５のノイズの検出を容易とするためＶＤＤ電位とＶＳＳ電位の中間値、すなわち１／２（ＶＤＤ−ＶＳＳ）よりもＶＳＳ電位に近い値になるように設定されている。この値は、ＰチャネルＭＯＳＦＥＴ２１１とＮチャネルＭＯＳＦＥＴ２１２のオン抵抗の比を変えることにより任意に設定できる。
【００５３】
インバータ２１の出力端子２１６は、インバータ２６を介してＲＳ型ラッチ２７に接続される。ＲＳ型ラッチ７は２つのＮＯＲゲートの出力を互いに他のＮＯＲゲートの入力の一つとするいわゆるたすき掛け型回路で構成されており、インバータ２６の出力はこの２つの２つのＮＯＲゲートのうちの１つのＮＯＲゲート２７１に接続される。
【００５４】
ＲＳ型ラッチ２７を構成するもう１つのＮＯＲゲート２７２の入力には、インバータ３６を介して入力端子２８のリセット信号が接続され、ＮＯＲゲート２７２の出力が電源ノイズ検出回路の出力端子３０となる。
【００５５】
本実施の形態においては、ＶＳＳライン５とＶＤＤライン４の間に挿入されるＲＣフィルタ３１は、ＶＳＳラインのノイズのピーク電位ＶＮを減衰させる効果を持つ。第１の実施の形態と同じく、ＲＣフィルタ３１の減衰係数をβ、インバータ２１のＰチャネルＭＯＳＦＥＴ２１１とＮチャネルＭＯＳＦＥＴ２１２のオン抵抗の比で決まる係数をα（しきい値電圧を１／２（ＶＤＤ−ＶＳＳ）より低く設定しているため、αの範囲は０＜α＜０．５）とすると、ピーク電位ＶＮのノイズが重畳したときのインバータ２１のしきい値電圧Ｖｔは、Ｖｔ＝〔α｛ＶＤＤ−（ＶＳＳ＋βＶＮ）｝＋（ＶＳＳ＋βＶＮ）〕となり、ＶＳＳ＝０Ｖとすると、Ｖｔ＝｛α（ＶＤＤ−βＶＮ）＋βＶＮ｝と表される。
【００５６】
ＶＳＳラインのノイズのピーク電位ＶＮが到来したとき、インバータ２１の入力端子２１５のレベルはＶＮに上がるが、この値がインバータ２１のしきい値電圧Ｖｔより上であれば、インバータ１は出力反転する。すなわち、ＶＮ＞｛α（ＶＤＤ−βＶＮ）＋βＶＮ｝となれば、インバータ２１はノイズの検出が可能である。これを達成するに必要な減衰係数βを求めると、β＜（ＶＮ−αＶＤＤ）／（１−α）ＶＮとなる。この式を変形して、検知可能なノイズピーク電位の最小値と減衰係数βの関係を求めると、ＶＮ＞α／｛１−（１−α）β｝・ＶＤＤとなる。この式をグラフ化したものが図７である。
【００５７】
図７は、ＶＤＤ一定及びα＝０．３として、減衰係数βの変化に対する検知可能な最小のノイズピーク電位ＶＮを求めたものである。図中の曲線より上の領域が検知可能なＶＮの領域である。第１の実施の形態の図２と同じく、本実施の形態においてもβが大きくなるほどＶＮの検知可能な最小レベルが上昇することがわかる。
【００５８】
したがって、本実施の形態においても第１の実施の形態と同じく、減衰係数βの変化をＲＣフィルタ３１の抵抗値を変えることによって実現できる。
【００５９】
第１の実施の形態と同じく、抵抗２２１、２２２、２２３の抵抗値をそれぞれＲ１、Ｒ２、Ｒ３とし、それぞれの抵抗の間にＲ２＝Ｒ３、Ｒ１＝（１／２）Ｒ３の関係があるものとし、入力端子３１に印加する信号Ｓ１と入力端子３２に印加する信号Ｓ２の組み合わせを次の３通りとして、可変抵抗２２の抵抗値ＲをＲ１、Ｒ２，Ｒ３の３通りに変化させる場合を次のように考える。
【００６０】
第１の場合。Ｓ１＝「Ｌ」、Ｓ２＝「Ｌ」としたときで、このときの抵抗値をＲ１とすると、Ｒ１＝Ｒ３となる。
【００６１】
第２の場合。Ｓ１＝「Ｌ」、Ｓ２＝「Ｈ」としたときで、このときの抵抗値をＲ２とすると、Ｒ２はＲ３とＲ２の並列抵抗値、すなわちＲ２＝（１／２）Ｒ３となる。
【００６２】
第３の場合。Ｓ１＝「Ｈ」、Ｓ２＝「Ｈ」としたときで、このときの抵抗値をＲ３とすると、Ｒ３はＲ３とＲ２とＲ１の並列抵抗値、すなわちＲ３＝（１／４）Ｒ３となる。
【００６３】
この３通りに抵抗を変化させたときの、ＲＣフィルタ３１の周波数特性は、第１の実施の形態と同じく図３となる。
【００６４】
したがって、第１の実施の形態と同じく、可変抵抗２２の３通りの抵抗値Ｒ１、Ｒ２，Ｒ３に対する減衰係数をそれぞれβ１、β２、β３とすると、β１＜β２＜β３となる。このβ１、β２、β３を図７に書き加えて、ノイズピーク電位ＶＮとの関係を示すと、β１、β２、β３の順に検知可能なノイズピーク電位ＶＮが上昇していくことがわかる。
【００６５】
図８は第２の実施の形態の回路の動作を説明する波形図である。ここで、最初に入力端子３１に入力される信号Ｓ１及び入力端子３２に入力される信号Ｓ２は、ともに「Ｌ」でＲＣフィルタ３１の減衰係数が上述のβ１なっており、その後Ｓ１及びＳ２がともに「Ｈ」になり、ＲＣフィルタ３１の減衰係数が上述のβ３になるものとする。また、ノイズのピーク電位ＶＮは、上記減衰係数がβ１のときはインバータ２１で検知でき、上記減衰係数がβ３のときはインバータ２１で検知できないレベルとする。
【００６６】
ＲＣフィルタ３１の減衰係数がβ１のとき、時刻ｔ１で入力端子２８にレベル「Ｌ」のリセット信号が入力されるとインバータ３１の出力が「Ｈ」となり、ＮＯＲゲート２７２の出力は「Ｌ」となる。時刻ｔ２でリセット信号が「Ｈ」に戻ってもＮＯＲゲート２７２の出力は「Ｌ」は保持する。したがって出力端子３０は時刻ｔ１以降レベル「Ｌ」となる。
【００６７】
次に時刻ｔ３でＶＳＳライン５にピーク電位ＶＮのノイズが重畳したとき、インバータ２１は、このノイズを検知し、インバータ１の出力端子２１６は「Ｈ」から「Ｌ」へ変化する。したがって、次段のインバータ２６の出力は「Ｌ」から「Ｈ」へ変化する。インバータ２６の出力が「Ｈ」になるとＮＯＲゲート２７１の出力が「Ｌ」に変化し、ＮＯＲゲート２７２の出力を「Ｈ」に変化させ、これがラッチの出力として以降保持される。したがってＮＯＲゲート２７２の出力である出力端子３０は時刻ｔ３以降レベル「Ｈ」となる。
【００６８】
すなわち、本実施の形態の電源ノイズ検出回路は、ＲＣフィルタ３１の減衰係数がβ１のときは、時刻ｔ３で重畳したＶＳＳラインのノイズＶＮを検知し、その検知結果を保持し、ノイズ検出信号レベルである「Ｈ」を出力する動作をする。
【００６９】
次に、信号Ｓ１及びＳ２が切り替わり、ＲＣフィルタ３１の減衰係数がβ３になったときの動作を説明する。
【００７０】
入力端子２８にレベル「Ｌ」のリセット信号が入力されるとインバータ３１の出力が「Ｈ」となり、ＮＯＲゲート２７２の出力は「Ｌ」となる。時刻ｔ５でリセット信号が「Ｈ」に戻ってもＮＯＲゲート２７２の出力は「Ｌ」を保持する。したがって出力端子３０は時刻ｔ４以降レベル「Ｌ」となる。
【００７１】
次に時刻ｔ６でＶＳＳライン４にピーク電位ＶＮのノイズが重畳するが、インバータ２１は、このノイズを検知しないため、インバータ２１の出力端子２１６は「Ｈ」のままであり、次段のインバータ６の出力も「Ｌのままである。そのため、ＲＳ型ラッチ２７の出力にも変化はなく、ＮＯＲゲート２７２の出力は「Ｌ」のままである。したがって、出力端子３０も時刻ｔ６以降も「Ｌ」のままである。
【００７２】
すなわち、本実施の形態の電源ノイズ検出回路は、ＲＣフィルタ３１の減衰係数がβ３のときは、時刻ｔ６で重畳したＶＳＳラインのノイズＶＮを検出せず、リセット状態の出力を保持する。
【００７３】
このように、本実施の形態によれば、検知可能なノイズレベルを切り替えた上で、ＶＳＳラインに重畳されるノイズを検出することが可能である。
【００７４】
さらに、本発明は、上述したような各実施の形態に限定されるものではなく、例えば、インバータ１、２１を単一チャネルＭＯＳＦＥＴで構成されるＥ／Ｄ型としてもよく、また、抵抗Ｒ３にスイッチング素子を付加して、並列抵抗を構成する抵抗の組み合わせの数を増やしてもよい。また、可変抵抗部２、２２を構成する抵抗とスイッチング素子の数を増やして、可変抵抗部２、２２の抵抗値を細かく変えられるようにしてもよい。このように、本発明の主旨を逸脱しない範囲で種々変形して実施することができる。
【００７５】
【発明の効果】
本発明の電源ノイズ検出回路によれば、例えば、搭載される応用機器や動作環境に応じて集積回路に要求されるノイズ耐量に合わせて、検知可能なノイズのピーク電位を予め設定した上で、集積回路に布線された一の電源ラインに重畳したノイズを検知することができる。
【００７６】
また、ノイズ検知後は検知結果を保持することができるため、この保持された検知結果を利用することにより、集積回路は、電源ラインに重畳したノイズによる誤動作を回避する動作をすることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る検知レベル可変型電源ノイズ検出回路の回路図。
【図２】本発明の第１の実施の形態におけるＲＣフィルタの減衰係数と検知可能な最小のノイズピーク電位ＶＮの関係を示す図。
【図３】本発明の第１の実施の形態におけるＲＣフィルタの周波数特性図。
【図４】本発明の第１の実施の形態におけるＲＣフィルタの入出力の関係を示す図。
【図５】本発明の第１の実施の形態に係る検知レベル可変型電源ノイズ検出回路の動作波形図。
【図６】本発明の第２の実施の形態に係る検知レベル可変型電源ノイズ検出回路の回路図。
【図７】本発明の第２の実施の形態におけるＲＣフィルタの減衰係数と検知可能な最小のノイズピーク電位ＶＮの関係を示す図。
【図８】本発明の第２の実施の形態に係る検知レベル可変型電源ノイズ検出回路の動作波形図。
【図９】本発明の課題を説明するための回路図及び動作波形図。
【符号の説明】
１、６、９、２１、２６、３６、１０１、１１１　インバータ
２、２２　可変抵抗部
２１、２２、２３、２２１、２２２、２２３、　抵抗
３、２３　キャパシタ
４　ＶＤＤライン
５　ＶＳＳライン
１１、２１１、１４、１５　ＰチャネルＭＯＳＦＥＴ
１２、２１２、３４、３５　ＮチャネルＭＯＳＦＥＴ
１３、２１３　ＶＤＤ端子
１４、２１４　ＶＳＳ端子
１５、２１５、８、２８、１２、１３、３２、３３　入力端子
１６、２１６、１０、３０　出力端子
７、２７　ＲＳ型ラッチ
７１、７２　ＮＡＮＤゲート
１１、３１　ＲＣフィルタ
２７１、２７２　ＮＯＲゲート
１０２，１１２　入力
１０３、１１３　出力
【図１】
2004129103.tif 000003
【図２】
2004129103.tif 000004
【図３】
2004129103.tif 000005
【図４】
2004129103.tif 000006
【図５】
2004129103.tif 000007
【図６】
2004129103.tif 000008
【図７】
2004129103.tif 000009
【図８】
2004129103.tif 000010
【図９】
2004129103.tif 000011