(57)【要約】【課題】  信頼性を改善できる選択的なディスポーザブルスペーサー技術を使用して半導体集積回路を製造する方法及びそれを利用して製造される半導体集積回路を提供する。【解決手段】  本発明の方法は、半導体基板上に複数の平行なゲートパターンを形成することを備える。ゲートパターン間の領域は、第１幅を有する第１開口部及び第１幅よりも大きい第２幅を有する第２開口部で構成される。第２開口部の側壁上にスペーサーを形成すると同時に第１開口部を満たすスペーサー膜パターンを形成する。スペーサーを選択的に除去して第１開口部の側壁を露出させる。半導体集積回路はスペーサーの除去に起因して拡張された広い開口部と調和しスペーサー膜パターンで満たされた狭くて深い開口部を備える。【選択図】  図５０
2004241780.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に素子分離膜を形成して第１活性領域及び第２活性領域を限定し、
前記第１活性領域の上部を横切る複数の第１平行なゲートパターンを形成するが、前記第１ゲートパターン間の領域は、第１幅を有する第１開口部及び前記第１幅よりも大きい第２幅を有する第２開口部を備え、
前記第１開口部によって露出される前記素子分離膜を選択的に除去し、
前記第１開口部によって露出される前記半導体基板の表面及び前記第２開口部によって露出される前記第１活性領域にそれぞれライン形態の第１不純物領域及びアイランド形態の第２不純物領域を形成し、
前記第２活性領域の上部を横切る第２ゲートパターンを形成し、
前記第２ゲートパターンの両サイドに位置する前記第２活性領域に低濃度ソース／ドレーン領域を形成し、
前記第２開口部の側壁及び前記第２ゲートパターンの側壁を覆うスペーサー及び前記第１開口部を満たすスペーサー膜パターンを形成し、
前記第２活性領域に前記低濃度ソース／ドレーン領域に隣接する高濃度ソース／ドレーン領域を形成して前記低濃度ソース／ドレーン領域及び前記高濃度ソース／ドレーン領域を含むＬＤＤ型のソース／ドレーン領域を提供し、
前記スペーサーを除去して前記第２開口部の側壁及び前記第２ゲートパターンの側壁を露出させると同時に前記第１開口部内にリセスされているスペーサー膜パターンを残し、
前記リセスされているスペーサー膜パターンを有する半導体基板の全面上にコンフォーマルなエッチング阻止膜を形成することを含む半導体集積回路の製造方法。
【請求項２】
前記第１活性領域は、前記半導体基板の第１領域内に限定され、前記第２活性領域は、前記半導体基板の第２領域内に限定されることを特徴とする請求項１記載の半導体集積回路の製造方法。
【請求項３】
前記素子分離膜は、トレンチ素子分離技術を使用して形成することを特徴とする請求項１記載の半導体集積回路の製造方法。
【請求項４】
前記第１開口部によって露出される前記素子分離膜を選択的に除去することは、
前記第１開口部を露出させるフォトレジストパターンを形成し、
前記フォトレジストパターンをエッチングマスクとして使用して前記第１開口部内の前記素子分離膜と接触する前記半導体基板が露出されるまで前記素子分離膜をエッチングすることを含むことを特徴とする請求項１記載の半導体集積回路の製造方法。
【請求項５】
前記第１不純物領域及び第２不純物領域を形成することは、
前記フォトレジストパターンをイオン注入マスクとして使用して前記第１開口部によって露出される前記半導体基板内に第１不純物イオンを注入し、
前記フォトレジストパターンを除去し、
前記第１ゲートパターン及び前記素子分離膜をイオン注入マスクとして使用して前記第１開口部及び前記第２開口部によって露出される前記半導体基板内に第２不純物イオンを注入することを特徴とする請求項４記載の半導体集積回路の製造方法。
【請求項６】
前記スペーサー及び前記スペーサー膜パターンを形成することは、
前記低濃度ソース／ドレーン領域を有する半導体基板の全面上に前記第１幅の１／２よりも大きく、前記第２幅の１／２よりも小さい厚さを有するスペーサー膜を形成し、
前記スペーサー膜を異方性エッチングして第２不純物領域及び前記低濃度ソース／ドレーン領域を露出させると同時に前記第１開口部を満たす異方性エッチングされたスペーサー膜を残すことを特徴とする請求項１記載の半導体集積回路の製造方法。
【請求項７】
前記スペーサー膜は、シリコン窒化膜で形成することを特徴とする請求項６記載の半導体集積回路の製造方法。
【請求項８】
前記スペーサー膜を形成する前に、前記低濃度ソース／ドレーン領域を有する半導体基板の全面上にコンフォーマルなストレス緩衝酸化膜を形成することを更に含むことを特徴とする請求項７記載の半導体集積回路の製造方法。
【請求項９】
前記エッチング阻止膜を有する半導体基板の全面上に層間絶縁膜を形成することを更に含むことを特徴とする請求項１記載の半導体集積回路の製造方法。
【請求項１０】
前記エッチング阻止膜は、前記層間絶縁膜に対してエッチング選択比を有する絶縁膜で形成することを特徴とする請求項９記載の半導体集積回路の製造方法。
【請求項１１】
前記層間絶縁膜及び前記エッチング阻止膜をパターニングして前記ＬＤＤ型のソース／ドレーン領域及び前記第２ゲートパターンを露出させる第１金属コンタクトホールを形成し、
前記層間絶縁膜及び前記エッチング阻止膜をパターニングして前記第２不純物領域を露出させる第２金属コンタクトホールを形成し、
前記第２金属コンタクトホールによって露出される前記第２不純物領域に選択的にプラグイオン注入工程を適用し、
前記第１金属コンタクトホール及び第２金属コンタクトホールを満たす金属コンタクトプラグを形成し、
前記層間絶縁膜上に前記金属コンタクトプラグを覆う金属配線を形成することを更に含むことを特徴とする請求項９記載の半導体集積回路の製造方法。
【請求項１２】
セルアレイ領域及び周辺回路領域を有する半導体基板を備え、
前記半導体基板の所定領域に素子分離膜を形成して前記セルアレイ領域及び前記周辺回路領域内にそれぞれセル活性領域及び周辺回路活性領域を限定し、
前記セルアレイ領域及び前記周辺回路領域上にそれぞれ積層ゲート膜及び周辺回路ゲート膜を形成し、
前記積層ゲート膜をパターニングして前記セル活性領域の上部を横切る複数の平行な積層ゲートパターンを形成するが、前記積層ゲートパターン間の領域は、第１幅を有する第１開口部及び前記第１幅よりも大きい第２幅を有する第２開口部を備え、
前記第１開口部によって露出される前記素子分離膜を選択的に除去し、
前記第１開口部によって露出される前記半導体基板の表面及び前記第２開口部によって露出される前記セル活性領域の表面にそれぞれライン形態の共通ソース領域及びアイランド形態のドレーン領域を形成し、
前記周辺回路ゲート膜をパターニングして前記周辺回路活性領域の上部を横切る周辺回路ゲート電極を形成し、
前記周辺回路ゲート電極をイオン注入マスクとして使用して前記周辺回路活性領域内に不純物イオンを注入して前記周辺回路活性領域に低濃度ソース／ドレーン領域を形成し、
前記第２開口部の側壁及び前記周辺回路ゲート電極の側壁を覆うスペーサーと前記第１開口部を満たすスペーサー膜パターンとを形成し、
前記周辺回路ゲート電極及びその側壁を覆う前記スペーサーをイオン注入マスクとして使用して前記周辺回路活性領域に高濃度ソース／ドレーン領域を形成して前記低濃度ソース／ドレーン領域及び前記高濃度ソース／ドレーン領域を含むＬＤＤ型のソース／ドレーン領域を提供し、
前記スペーサーを除去して前記第２開口部の側壁及び前記周辺回路ゲート電極の側壁を露出させると同時に前記第１開口部内にリセスされたスペーサー膜パターンを残し、
前記リセスされたスペーサー膜パターンを有する半導体基板の全面上にコンフォーマルなエッチング阻止膜を形成することを含むフラッシュメモリー素子の製造方法。
【請求項１３】
前記素子分離膜を形成することは、
前記セルアレイ領域内の前記半導体基板及び前記周辺回路領域内の前記半導体基板上にそれぞれ第１トレンチマスクパターン及び第２トレンチマスクパターンを形成し、
前記第１トレンチマスクパターン及び第２トレンチマスクパターンをエッチングマスクとして使用して前記半導体基板をエッチングして前記セルアレイ領域及び前記周辺回路領域内にそれぞれセルトレンチ領域及び周辺回路トレンチ領域を形成し、
前記セルトレンチ領域及び前記周辺回路領域にそれぞれセル素子分離膜及び周辺回路素子分離膜を形成することを含むことを特徴とする請求項１２記載のフラッシュメモリー素子の製造方法。
【請求項１４】
前記第１トレンチマスクパターン及び第２トレンチマスクパターンを形成することは、
前記半導体基板の全面上にゲート絶縁膜及び下部ゲート導電膜を順に形成し、
前記下部ゲート導電膜及び前記ゲート絶縁膜をパターニングして前記セルアレイ領域内の前記半導体基板を露出させ、
前記露出されている半導体基板上にトンネル絶縁膜及び下部浮遊ゲート膜を順に形成し、
前記下部浮遊ゲート膜及び前記下部ゲート導電膜を有する半導体基板の全面上に順に積層された研磨阻止膜及びハードマスク膜で構成されるトレンチマスク膜を形成し、
前記トレンチマスク膜をパターニングすることを含むことを特徴とする請求項１３記載のフラッシュメモリー素子の製造方法。
【請求項１５】
前記セルトレンチ領域及び前記周辺回路トレンチ領域を形成することは、
前記第１トレンチマスクパターン及び第２トレンチマスクパターンを有する半導体基板上に前記セルアレイ領域を覆うフォトレジストパターンを形成し、
前記フォトレジストパターン及び前記第２トレンチマスクパターンをエッチングマスクとして使用して前記半導体基板をエッチングして前記周辺回路領域内に予備周辺回路トレンチ領域を形成し、
前記フォトレジストパターンを除去し、
前記第１トレンチマスクパターン及び第２トレンチマスクパターンをエッチングマスクとして使用して前記半導体基板をエッチングして前記セルアレイ領域及び前記周辺回路領域内にそれぞれ第１深さを有するトレンチ領域及び前記第１深さよりも大きい第２深さを有するトレンチ領域を形成することを含むことを特徴とする請求項１３記載のフラッシュメモリー素子の製造方法。
【請求項１６】
前記積層ゲート膜及び前記周辺回路ゲート膜を形成することは、
前記パターニングされているトレンチマスク膜を除去して前記下部浮遊ゲート膜及び前記下部ゲート導電膜を露出させ、
前記露出されている下部浮遊ゲート膜を覆う上部浮遊ゲートパターン及び前記周辺回路領域を覆う第１上部ゲート導電膜を形成し、
前記上部浮遊ゲートパターンを有する前記セルアレイ領域の全面上に順に積層されたゲート層間誘電膜及び第１制御ゲート導電膜を形成することを含むことを特徴とする請求項１４記載のフラッシュメモリー素子の製造方法。
【請求項１７】
前記第１制御ゲート導電膜及び前記第１上部ゲート導電膜上に金属シリサイド膜を形成することを更に含むことを特徴とする請求項１６記載のフラッシュメモリー素子の製造方法。
【請求項１８】
前記第１開口部によって露出される前記素子分離膜を選択的に除去することは、
前記積層ゲートパターンを有する半導体基板上に前記第１開口部を露出させるフォトレジストパターンを形成し、
前記フォトレジストパターンをエッチングマスクとして使用して前記素子分離膜をエッチングして前記第１開口部内の前記素子分離膜と接触する前記半導体基板を露出することを特徴とする請求項１２記載のフラッシュメモリー素子の製造方法。
【請求項１９】
前記共通ソース領域及び前記ドレーン領域を形成することは、
前記フォトレジストパターンをイオン注入マスクとして使用して前記第１開口部によって露出される前記半導体基板内に第１不純物イオンを注入し、
前記フォトレジストパターンを除去し、
前記積層ゲートパターン及び前記素子分離膜をイオン注入マスクとして使用して前記セルアレイ領域内の前記半導体基板内に選択的に第２不純物イオンを注入することを含むことを特徴とする請求項１８記載のフラッシュメモリー素子の製造方法。
【請求項２０】
前記スペーサー及び前記スペーサー膜パターンを形成することは、
前記低濃度ソース／ドレーン領域を有する半導体基板の全面上に前記第１幅の１／２よりも大きく、前記第２幅の１／２よりは小さい厚さを有するスペーサー膜を形成し、
前記スペーサー膜を異方性エッチングしてドレーン領域及び前記低濃度ソース／ドレーン領域を露出させると同時に前記第１開口部を満たす異方性エッチングされたスペーサー膜を残すことを含むことを特徴とする請求項１２記載の半導体集積回路の製造方法。
【請求項２１】
前記スペーサー膜は、シリコン窒化膜で形成されることを特徴とする請求項２０記載の半導体集積回路の製造方法。
【請求項２２】
前記スペーサー膜を形成する前に、前記低濃度ソース／ドレーン領域を有する半導体基板の全面上にコンフォーマルなストレス緩衝酸化膜を形成することを更に含むことを特徴とする請求項２１記載の半導体集積回路の製造方法。
【請求項２３】
前記エッチング阻止膜上に層間絶縁膜を形成することを更に含むことを特徴とする請求項１２記載の半導体集積回路の製造方法。
【請求項２４】
前記エッチング阻止膜は、前記層間絶縁膜に対してエッチング選択比を有する絶縁膜で形成されることを特徴とする請求項２３記載の半導体集積回路の製造方法。
【請求項２５】
前記層間絶縁膜及び前記エッチング阻止膜をパターニングして前記ＬＤＤ型のソース／ドレーン領域及び前記周辺回路ゲート電極を露出させる第１金属コンタクトホールを形成し、
前記層間絶縁膜及び前記エッチング阻止膜をパターニングして前記セルアレイ領域内の前記ドレーン領域を露出させる第２金属コンタクトホールを形成し、
前記第２金属コンタクトホールによって露出される前記ドレーン領域に選択的にプラグイオン注入工程を適用し、
前記第１金属コンタクトホール及び第２金属コンタクトホールを満たす金属コンタクトプラグを形成し、
前記層間絶縁膜上に前記金属コンタクトプラグを覆う金属配線を形成することを更に含むことを特徴とする請求項２３記載の半導体集積回路の製造方法。
【請求項２６】
半導体基板上に形成されて第１活性領域及び第２活性領域を限定する素子分離膜と、
前記第１活性領域の上部を横切るが、それらの間の領域は、第１幅を有する第１開口部及び前記第１幅よりも大きい第２幅を有する第２開口部で構成された複数の第１平行なゲートパターンと、
前記第１開口部下部の前記半導体基板の表面に形成されているライン形態の第１不純物領域と、
前記第２開口部下部の前記第１活性領域の表面に形成されているアイランド形態の第２不純物領域と、
前記第２活性領域の上部を横切る第２ゲートパターンと、
前記第１開口部を満たしながら前記第１不純物領域を覆うリセスされているスペーサー膜パターンと、
前記第２ゲートパターンの両サイドに位置する前記第２活性領域に形成されているＬＤＤ型のソース／ドレーン領域と、
前記リセスされているスペーサー膜パターン及び前記ＬＤＤ型のソース／ドレーン領域を有する半導体基板の全面を覆うコンフォーマルなエッチング阻止膜と、
を含む半導体集積回路。
【請求項２７】
前記リセスされているスペーサー膜パターン及び前記第１不純物領域との間と、前記リセスされているスペーサー膜パターン及び前記第１不純物領域との間に介在されたストレス緩衝酸化膜を更に含むが、前記ストレス緩衝酸化膜は延長されて前記第１ゲートパターンの表面、前記第２不純物領域の表面、前記素子分離膜の表面、前記第２ゲートパターンの表面、及び前記ＬＤＤ型のソース／ドレーン領域の表面を覆うことを特徴とする請求項２６記載の半導体集積回路。
【請求項２８】
前記エッチング阻止膜上に形成されている層間絶縁膜を更に含むことを特徴とする請求項２６記載の半導体集積回路。
【請求項２９】
前記エッチング阻止膜は、前記層間絶縁膜に対してエッチング選択比を有する絶縁膜であることを特徴とする請求項２８記載の半導体集積回路。
【請求項３０】
前記層間絶縁膜及び前記エッチング阻止膜を貫通して前記第２不純物領域、前記第２ゲートパターン及び前記ＬＤＤ型のソース／ドレーン領域と接触する金属コンタクトプラグを更に含むことを特徴とする請求項２８記載の半導体集積回路。
【請求項３１】
セルアレイ領域及び周辺回路領域を有する半導体基板と、
前記半導体基板に形成されているが、前記セルアレイ領域及び周辺回路領域内にそれぞれセル活性領域及び周辺回路活性領域を限定する素子分離膜と、
前記セル活性領域の上部を横切るが、それらの間の領域は、第１幅を有する第１開口部及び前記第１幅よりも大きい第２幅を有する第２開口部で構成されている複数の第１平行な積層ゲートパターンと、
前記第１開口部下部の前記半導体基板の表面に形成されているライン形態の共通ソース領域と、
前記第２開口部下部の前記セル活性領域の表面に形成されているアイランド形態のドレーン領域と、
前記周辺回路活性領域の上部を横切る周辺回路ゲート電極と、
前記第１開口部を満たしながら前記共通ソース領域を覆うリセスされているスペーサー膜パターンと、
前記周辺回路ゲート電極の両サイドに位置する前記周辺回路活性領域に形成されているＬＤＤ型のソース／ドレーン領域と、
前記リセスされているスペーサー膜パターン及び前記ＬＤＤ型のソース／ドレーン領域を有する半導体基板の全面を覆うコンフォーマルなエッチング阻止膜と、
を含むフラッシュメモリー素子。
【請求項３２】
前記素子分離膜は、前記セルアレイ領域内に形成されているセル素子分離膜と、
前記周辺回路領域内に形成され、前記セル素子分離膜よりももっと深い周辺回路素子分離膜と、
を含むことを特徴とする請求項３１記載のフラッシュメモリー素子。
【請求項３３】
前記リセスされているスペーサー膜パターン及び前記共通ソース領域との間と前記リセスされているスペーサー膜パターン及び前記積層ゲートパターンとの間に介在されたストレス緩衝酸化膜を更に含むが、前記ストレス緩衝酸化膜は、延長されて前記積層ゲートパターンの表面、前記ドレーン領域の表面、前記素子分離膜の表面、前記周辺回路ゲート電極の表面、及び前記ＬＤＤ型のソース／ドレーン領域の表面を覆うことを特徴とする請求項３１記載のフラッシュメモリー素子。
【請求項３４】
前記エッチング阻止膜上に形成されている層間絶縁膜を更に含むことを特徴とする請求項３１記載のフラッシュメモリー素子。
【請求項３５】
前記エッチング阻止膜は、前記層間絶縁膜に対してエッチング選択比を有する絶縁膜であることを特徴とする請求項３４記載のフラッシュメモリー素子。
【請求項３６】
前記層間絶縁膜及び前記エッチング阻止膜を貫通して前記ドレーン領域、前記周辺回路ゲート電極及び前記ＬＤＤ型のソース／ドレーン領域と接触する金属コンタクトプラグを更に含むことを特徴とする請求項３４記載のフラッシュメモリー素子。
【請求項３７】
半導体基板に素子分離膜を形成して第１活性領域及び第２活性領域を限定し、
前記第１活性領域の上部を横切る複数の第１平行なゲートパターンを形成するが、前記第１ゲートパターン間の領域は、第１幅を有する第１開口部及び前記第１幅よりも大きい第２幅を有する第２開口部を備え、
前記第１開口部によって露出される前記素子分離膜を選択的に除去し、
前記第１開口部によって露出される前記半導体基板の表面及び前記第２開口部によって露出される前記第１活性領域にそれぞれライン形態の第１不純物領域及びアイランド形態の第２不純物領域を形成し、
前記第２活性領域の上部を横切る第２ゲートパターンを形成し、
前記第２ゲートパターンの両サイドに位置する前記第２活性領域に低濃度ソース／ドレーン領域を形成し、
前記第２開口部の側壁及び前記第２ゲートパターンの側壁を覆うスペーサー及び前記第１開口部を満たすスペーサー膜パターンを形成し、
前記第２活性領域に前記低濃度ソース／ドレーン領域に隣接する高濃度ソース／ドレーン領域を形成して前記低濃度ソース／ドレーン領域及び前記高濃度ソース／ドレーン領域を含むＬＤＤ型のソース／ドレーン領域を提供し、
前記スペーサーを除去して前記第２開口部の側壁及び前記第２ゲートパターンの側壁を露出させると同時に前記第１開口部内にリセスされているスペーサー膜パターンを残し、
前記リセスされているスペーサー膜パターンを有する半導体基板の全面上にコンフォーマルなエッチング阻止膜を形成することを含む工程によって製造される半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路の製造方法及びそれによって製造される半導体集積回路に関する。特に、選択的なディスポーザブルスペーサー技術を使用する半導体集積回路の製造方法及びそれよって製作される半導体集積回路（Ｍｅｔｈｏｄ  ｏｆ  ｆａｂｒｉｃａｔｉｎｇ  ａ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔ  ｕｓｉｎｇ  ａ  ｓｅｌｅｃｔｉｖｅ  ｄｉｓｐｏｓａｂｌｅ  ｓｐａｃｅｒ  ｔｅｃｈｎｉｑｕｅ  ａｎｄ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔ  ｆａｂｒｉｃａｔｅｄ  ｔｈｅｒｅｂｙ）に関する。
【背景技術】
【０００２】
ＭＯＳトランジスターは、バイポーラートランジスターと比べていろいろな長所がある。例えば、前記ＭＯＳトランジスターは、高集積度（ｈｉｇｈ  ｉｎｔｅｇｒａｔｉｏｎ  ｄｅｎｓｉｔｙ）、低電力消耗（ｌｏｗ  ｐｏｗｅｒ  ｃｏｎｓｕｍｐｔｉｏｎ）及び低動作電圧（ｌｏｗ  ｏｐｅｒａｔｉｎｇ  ｖｏｌｔａｇｅ）を有する半導体集積回路を具現するのに適している。従って、ほとんどの半導体集積回路には、スイッチング素子として前記ＭＯＳトランジスターを幅広く採択している。
【０００３】
一方、前記半導体集積回路の集積度が増加するにつれて、前記ＭＯＳトランジスターは、ますます小さくなる。従って、前記ＭＯＳトランジスターの電気的特性及び信頼性が低下して前記半導体集積回路の誤動作（ｍａｌｆｕｎｃｔｉｏｎ）を誘発させる。例えば、前記半導体集積回路の高集積化に対する試しは、前記ＭＯＳトランジスターのゲート電極の線幅、及びそれらのソース／ドレーン領域の接合深さを減少させる結果を招く。この場合、前記ゲート電極及び前記ソース／ドレーン領域の電気的な抵抗が増加し、前記ＭＯＳトランジスターの信頼性（例えば、ホットキャリアー効果及び短いチャンネル効果）及び電気的な特性（例えば、信号遅延時間）が低下される。このような問題点を改善するために、サリサイド技術（ＳＡＬＩＣＩＤＥ  ｔｅｃｈｎｉｑｕｅ；ｓｅｌｆ−ａｌｉｇｎｅｄ  ｓｉｌｉｃｉｄｅ  ｔｅｃｈｎｉｑｕｅ）及びＬＤＤ型のソース／ドレーン構造が前記ＭＯＳトランジスターの製造に幅広く使用されている。前記ＬＤＤ型のソース／ドレーン構造及び前記サリサイド技術を具現するためには、前記ＭＯＳトランジスターのゲート電極の側壁上にゲートスペーサーを形成しなければならない。
【０００４】
前記ゲートスペーサーを使用する半導体素子の製造技術は、米国特許第６，０４３，５３７号に「磁気整列シリサイドを使用するインべディドメモリーロジック素子及びその製造方法（Ｅｍｂｅｄｄｅｄ  ｍｅｍｏｒｙ  ｌｏｇｉｃ  ｄｅｖｉｃｅ  ｕｓｉｎｇ  ｓｅｌｆ−ａｌｉｇｎｅｄ  ｓｉｌｉｃｉｄｅ  ａｎｄ  ｍａｎｕｆａｃｔｕｒｉｎｇ  ｍｅｔｈｏｄ  ｔｈｅｒｅｆｏｒ）」という題目でジョン（Ｊｕｎ）などに開示されている。前記米国特許第６，０４３，５３７号による半導体素子の製造方法は、ＤＲＡＭセルアレイ領域及び周辺回路領域を有する半導体基板を備えることを含む。前記半導体基板に活性領域を形成する。前記ＤＲＡＭセルアレイ領域及び周辺回路領域内にそれぞれワードライン及びゲート電極を形成する。前記ワードラインは、前記ＤＲＡＭセルアレイ領域内の前記活性領域の上部を横切るように形成され、前記ゲート電極は、前記周辺回路領域内の前記活性領域の上部を横切るように形成される。続いて、前記ワードライン及びゲート電極をイオン注入マスクとして使用して前記活性領域内に不純物イオンを注入して低濃度ソース／ドレーン領域を形成する。その結果、前記ＤＲＡＭセルアレイ領域内の前記各活性領域に共通低濃度ドレーン領域と第１低濃度ソース領域及び第２低濃度ソース領域が形成される。前記第１低濃度ソース領域及び第２低濃度ソース領域は、ＤＲＡＭセルのストレージノード接合に当る。
【０００５】
前記低濃度ソース／ドレーン領域を有する半導体基板の全面上にコンフォーマルな（ｃｏｎｆｏｒｍａｌ）スペーサー膜を形成する。前記スペーサー膜上にフォトレジストパターンを形成する。前記フォトレジストパターンは、前記第１低濃度ソース領域及び第２低濃度ソース領域の上部に形成される。前記フォトレジストパターンをエッチングマスクとして使用して前記スペーサー膜を異方性エッチングする。これによって、前記ワードライン及びゲート電極の側壁上にスペーサーが形成される。しかし、前記第１低濃度ソース領域及び第２低濃度ソース領域上の前記コンフォーマルなスペーサー膜は、フォトレジストパターンに起因して異方性エッチングされない。これによって、前記第１低濃度ソース領域及び第２低濃度ソース領域上にサリサイド防止パターン（ｓａｌｉｃｉｄｅ  ｂｌｏｋｉｎｇ  ｐａｔｔｅｒｎｓ）の役割をするスペーサー膜パターンが形成される。前記フォトレジストパターンを除去した後に、前記ワードライン、前記ゲート電極、前記スペーサー及び前記サリサイド防止パターンをイオン注入マスクとして使用して前記活性領域内に不純物イオンを注入して高濃度ソース／ドレーン領域を形成する。その結果、前記周辺回路領域内の前記活性領域にＬＤＤ型のソース／ドレーン領域が形成され、前記ＤＲＡＭセルアレイ領域内の前記活性領域にＬＤＤ型の共通ドレーン領域が形成される。
【０００６】
続いて、前記ＬＤＤ型のソース／ドレーン領域を有する半導体基板の全面上に金属膜を形成し、前記金属膜を熱処理して金属シリサイド膜を形成する。その結果、前記金属シリサイド膜は、前記ワードライン、前記共通ドレーン領域、前記ゲート電極及び前記周辺回路領域内の前記ソース／ドレーン領域上に選択的に形成される。つまり、前記ストレージノード、すなわち前記第１低濃度ソース領域及び第２低濃度ソース領域上には、前記金属シリサイド膜が形成されない。
【０００７】
結果的に、前記米国特許第６，０４３，５３７号によれば、前記ストレージノード接合を通って流れる漏洩電流を減少させることができる。
【０００８】
さらに、前記スペーサーを利用して磁気整列コンタクトホールを形成する方法が最近広く使用されている。この場合、前記スペーサーは、一般的な層間絶縁膜に対してエッチング選択比を有する絶縁膜（例えばシリコン窒化膜）で形成される。
【０００９】
しかし、前記ワードラインのような配線間の間隔がさらに狭くなると、前記磁気整列コンタクトホールによって露出される前記ソース／ドレーン領域の実際の面積は前記スペーサーの存在に起因して著しく減少する。これにより、ディスポーザブルスペーサー（ｄｉｓｐｏｓａｂｌｅ  ｓｐａｃｅｒ）を使用して半導体素子を製造する方法が提案されている。
【００１０】
それにもかかわらず、前記ディスポーザブルスペーサーを高集積フラッシュメモリー素子のような半導体素子に適用するのにいろいろの制約がある。これによって、高集積半導体素子に適用できるディスポーザブルスペーサー技術の持続的な研究が要求される。
【特許文献１】米国特許第６，０４３，５３７号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明が解決しようとする技術的課題は、信頼性を改善できる選択的なディスポーザブルスペーサー技術（ｓｅｌｅｃｔｉｖｅ  ｄｉｓｐｏｓａｂｌｅ  ｓｐａｃｅｒ  ｔｅｃｈｎｉｑｕｅ）を使用して半導体集積回路を製造する方法及びそれを利用して製造される半導体集積回路を提供することである。
【００１２】
本発明が解決しようとする他の技術的課題は、ボイドが形成されるのを防げる選択的なディスポーザブルスペーサー技術を使用して高集積フラッシュメモリー素子を製造する方法及びそれを利用して製造される高集積フラッシュメモリー素子を提供することである。
【課題を解決するための手段】
【００１３】
前記技術的な課題を解決するために本発明は、半導体集積回路の製造方法及びそれを利用して製造される半導体集積回路を提供する。
【００１４】
前記半導体集積回路の製造方法は、半導体基板の所定領域に素子分離膜を形成して第１活性領域及び第２活性領域を限定することを含む。前記第１活性領域を横切り複数の第１平行なゲートパターンが形成される。前記第１ゲートパターン間の領域は、第１幅を有する第１開口部及び前記第１幅よりも大きい第２幅を有する第２開口部を含む。前記第１開口部によって露出されている前記素子分離膜を選択的に除去する。前記第２活性領域を横切り第２ゲートパターンが形成される。前記第２ゲートパターンの両サイドに位置する前記第２活性領域に低濃度ソース／ドレーン領域を形成する。前記第２開口部の側壁及び前記第２ゲートパターンの側壁上にスペーサーを形成する。この時、前記第１開口部を満たすスペーサー膜パターンが前記スペーサーと同時に形成される。前記第２活性領域に、前記低濃度ソース／ドレーン領域に隣接した高濃度ソース／ドレーン領域を形成して前記低濃度ソース／ドレーン領域及び前記高濃度ソース／ドレーン領域を含むＬＤＤ型のソース／ドレーン領域を形成する。続いて、前記スペーサーを除去して前記第２開口部の側壁及び前記第２ゲートパターンの側壁を露出させる。前記スペーサーを除去する間に前記第１開口部内にリセスされている（凹みを形成しておく）スペーサー膜パターンが残存する。前記リセスされているスペーサー膜パターンを有する半導体基板の全面上にコンフォーマルなエッチング阻止膜を形成する。
【００１５】
前記第２ゲートパターンを形成する前に、前記第１開口部によって露出されている前記半導体基板の表面にライン形態の（ｌｉｎｅ−ｓｈａｐｅｄ）第１不純物領域を形成する。続いて、前記第２開口部によって露出されている前記第１活性領域の表面にアイランド形態の（ｉｓｌａｎｄ−ｓｈａｐｅｄ）第２不純物領域を形成する。前記第１不純物領域及び第２不純物領域は、単一イオン注入工程を使用して同時に形成されることもある。
【００１６】
前記半導体集積回路は、半導体基板上に形成されて第１活性領域及び第２活性領域を限定する素子分離膜を含む。前記第１活性領域を横切り複数の第１平行なゲートパターンが配置される。前記第１ゲートパターンとの間の領域は、第１幅を有する第１開口部及び前記第１幅よりも大きい第２幅を有する第２開口部で構成される。前記第２活性領域を横切り第２ゲートパターンが配置される。前記第１開口部は、リセスされているスペーサー膜パターンで満たされる。前記第２ゲートパターンの両サイドに位置する前記第２活性領域にＬＤＤ型のソース／ドレーン領域が形成される。前記リセスされているスペーサー膜パターン及び前記ＬＤＤ型のソース／ドレーン領域を有する半導体基板の全面はコンフォーマルなエッチング阻止膜で覆われる。
【００１７】
さらに、前記第１開口部下部の前記半導体基板の表面にライン形態の第１不純物領域が形成される。また、前記第２開口部下部の前記第１活性領域の表面にアイランド形態の第２不純物領域が形成される。結果的に、前記第１不純物領域は、前記リセスされているスペーサー膜パターンで覆われる。
【００１８】
前記他の技術的課題を解決するために本発明は、フラッシュメモリー素子の製造方法及びそれを利用して製造されるフラッシュメモリー素子を提供する。
【００１９】
前記フラッシュメモリー素子の製造方法は、セルアレイ領域及び周辺回路領域を有する半導体基板を備えることを含む。前記半導体基板の所定領域に素子分離膜を形成して前記セルアレイ領域及び前記周辺回路領域内にそれぞれセル活性領域及び周辺回路活性領域を限定する。前記セルアレイ領域及び前記周辺回路領域上にそれぞれ積層ゲート膜（ｓｔａｃｋｅｄ  ｇａｔｅ  ｌａｙｅｒ）及び周辺回路ゲート膜を形成する。前記積層ゲート膜をパターニングして前記セル活性領域の上部を横切る複数の平行した積層ゲートパターン（ｐａｒａｌｌｅｌ  ｓｔａｃｋｅｄ  ｇａｔｅ  ｐａｔｔｅｒｎｓ）を形成する。前記積層ゲートパターン間の領域は、第１幅を有する第１開口部及び前記第１幅よりも大きい第２幅を有する第２開口部を含む。前記第１開口部によって露出されている前記素子分離膜を選択的に除去する。前記周辺回路ゲート膜をパターニングして前記周辺回路活性領域の上部をそれぞれ横切る周辺回路ゲート電極を形成する。前記周辺回路ゲート電極をイオン注入マスクとして使用して前記周辺回路活性領域内に不純物イオンを注入する。その結果、前記周辺回路活性領域に低濃度ソース／ドレーン領域が形成される。前記第２開口部の側壁及び前記周辺回路ゲート電極の側壁上にスペーサーを形成する。この時、前記第１開口部を満たすスペーサー膜パターンが前記スペーサーと同時に形成される。前記周辺回路ゲート電極及びその側壁を覆う前記スペーサーをイオン注入マスクとして使用して前記周辺回路活性領域に高濃度ソース／ドレーン領域を形成して前記低濃度ソース／ドレーン領域及び前記高濃度ソース／ドレーン領域を含むＬＤＤ型のソース／ドレーン領域を形成する。前記スペーサーを除去して前記第２開口部の側壁、前記周辺回路ゲート電極の側壁を露出させる。前記スペーサーを除去する間、前記第１開口部内にリセスされているスペーサー膜パターンが残存する。前記リセスされているスペーサー膜パターンを有する半導体基板の全面上にコンフォーマルなエッチング阻止膜を形成する。
【００２０】
さらに、前記周辺回路ゲート電極を形成する前に、前記第１開口部によって露出されている前記半導体基板の表面及び前記第２開口部によって露出されている前記セル活性領域の表面にそれぞれライン形態の共通ソース領域及びアイランド形態のドレーン領域を形成する。結果的に、前記共通ソース領域は、前記スペーサー膜パターンで覆われる。
【００２１】
前記フラッシュメモリー素子は、セルアレイ領域及び周辺回路領域を有する半導体基板を含む。前記半導体基板の所定領域に素子分離膜が形成される。前記素子分離膜は、前記セルアレイ領域及び前記周辺回路領域内にそれぞれセル活性領域及び周辺回路活性領域を限定する。前記セル活性領域を横切り複数の平行な積層ゲートパターンが配置される。前記積層ゲートパターン間の領域は、第１幅を有する第１開口部及び前記第１幅よりも大きい第２幅を有する第２開口部を含む。前記周辺回路活性領域を横切り周辺回路ゲート電極が配置される。前記第１開口部は、リセスされているスペーサー膜パターンで満たされる。前記周辺回路ゲート電極の両サイドに位置する前記周辺回路活性領域にＬＤＤ型のソース／ドレーン領域が形成される。前記リセスされているスペーサー膜パターン及び前記ＬＤＤ型のソース／ドレーン領域を有する半導体基板の全面は、コンフォーマルなエッチング阻止膜で覆われる。
【００２２】
さらに、前記第１開口部下部の前記半導体基板の表面にライン形態の共通ソース領域が形成される。また、前記第２開口部下部の前記セル活性領域の表面にアイランド形態のドレーン領域が形成される。結果的に、前記共通ソース領域は、前記リセスされているスペーサー膜パターンで覆われる。
【発明の効果】
【００２３】
前述したように本発明によると、積層ゲートパターンの側壁及び周辺回路ゲート電極の側壁上に形成されているスペーサーは、周辺回路領域内にＬＤＤ型のソース／ドレーン領域を形成した後に除去される反面に、前記積層ゲートパターン間の領域のうち、狭い開口部は、リセスされているスペーサー膜パターンで満たされる。これにより、ソース／ドレーン領域を露出させる金属コンタクトホールの幅を最大化させることができ、前記狭い開口部内にボイドが形成されることを防ぐことができる。結果的に、信頼性のある高集積フラッシュメモリー素子を具現することが可能である。
【発明を実施するための最良の形態】
【００２４】
以下、添付した図面を参照して本発明の実施例をＮＯＲ型フラッシュメモリー素子を例えにして詳しい説明をすることにする。しかし、本発明はここで説明される実施例に限定されず他の形態で具体化されることもある。むしろ、ここで紹介される実施例は開示された内容が徹底的で完全になるよう、そして当業者に本発明の思想が充分に伝達できるように提供されるものである。例えば、本発明は、本発明の思想及び範囲内でＮＡＮＤ型フラッシュメモリー素子にも適用されることができる。図面において、層及び領域の厚さは、明確性を伴うために誇張されたものである。また、層が他の層または基板「上」にあると言及される場合、それは他の層、または基板上に直接形成されることができるか、またはそれらの間に第３の層が介在されることもある。明細書全体にかけて同一な参照番号は、同一な構成要素を示す。
【００２５】
図１は、本発明の実施例によるＮＯＲ型フラッシュメモリー素子の平面図であり、図５０、図５１、図５２及び図５３はそれぞれ図１の切断線Ｉ−Ｉ’、II−II’、III−III’及びIV−IV’に沿って示された断面図である。
【００２６】
図１、図５０、図５１、図５２及び図５３を参照すると、半導体基板１は、セルアレイ領域Ａ及び前記セルアレイ領域Ａを覆いかぶす周辺回路領域Ｂを有する。前記周辺回路領域Ｂは、高電圧ＭＯＳトランジスター領域、または低電圧ＭＯＳトランジスター領域に該当することができる。本実施例で、前記周辺回路領域Ｂは、説明の便宜を図るためにＮＭＯＳトランジスター領域であることとして仮定する。前記半導体基板１の所定領域に素子分離膜が配置される。前記素子分離膜は、前記セルアレイ領域Ａ及び周辺回路領域Ｂ内にそれぞれ第１活性領域及び第２活性領域を限定する。さらに具体的に、前記素子分離膜は、前記セルアレイ領域Ａ及び前記周辺回路領域Ｂにそれぞれセル活性領域（図１の３７ｃ）及び周辺回路活性領域（図１の３７ｐ）を限定する。望ましくは、前記素子分離膜は、前記セルアレイ領域Ａ内に形成されたセル素子分離膜３９ｂ及び前記周辺回路領域Ｂ内に形成された周辺回路素子分離膜３９ａを含む。この場合、前記セル素子分離膜３９ｂは、図５０に示されたように前記周辺回路素子分離膜３９ａと比べて相対的に浅いのが望ましい。
【００２７】
前記セル活性領域３７ｃを横切り複数の第１平行なゲートパターン５２ａ、つまり積層ゲートパターンが配置される。前記積層ゲートパターン５２ａのそれぞれは順に積層されたトンネル酸化膜パターン１９ａ、浮遊ゲートＦＧ、ゲート層間誘電膜４７及び制御ゲート電極ＣＧを含む。前記制御ゲート電極ＣＧは、図１及び図５２に示されたように前記セル活性領域３７ｃ及びそれらの間のセル素子分離膜３９ｂの上部を横切るように配置される。また、前記浮遊ゲートＦＧは、前記制御ゲート電極ＣＧ及び前記セル活性領域３７ｃ間に介在される。前記制御ゲート電極ＣＧのそれぞれは順に積層された第１制御ゲート電極４９ｃ及び第２制御ゲート電極５１ｃを含み、前記浮遊ゲートＦＧのそれぞれは順に積層された下部浮遊ゲート２１ｆ及び上部浮遊ゲート４１ｆを含む。
【００２８】
一方、前記積層ゲートパターン５２ａ間の領域は、第１幅Ｓ１を有する第１開口部（ｆｉｒｓｔ  ｓｐａｃｅｓ）及び前記第１幅Ｓ１よりも大きい第２幅Ｓ２を有する第２開口部（ｓｅｃｏｎｄ  ｓｐａｃｅｓ）を含む。前記第１開口部は、リセスされているスペーサー膜パターン６５ａで満たされる。前記リセスされているスペーサー膜パターン６５ａ下部の前記半導体基板の表面には、ライン形態の第１不純物領域５５、つまり共通ソース領域が形成される。結果的に、前記共通ソース領域５５は、前記リセスされているスペーサー膜パターン６５ａで覆われる。この場合、前記リセスされているスペーサー膜パターン６５ａは、図５１に示されたように前記セル活性領域３７ｃ間のセル素子分離膜が除去された領域を満たす。また、前記第２開口部下部の前記セル活性領域３７ｃの表面には、アイランド形態の第２不純物領域５７、つまりドレーン領域が形成される。
【００２９】
前記周辺回路活性領域３７ｐを横切り周辺回路ゲート電極Ｇが配置される。前記周辺回路ゲート電極Ｇは、順に積層されている下部ゲート電極１５ｈ、第１上部ゲート電極４１ｈ及び第２上部ゲート電極５１ｈを含む。前記周辺回路ゲート電極Ｇ及び前記周辺回路活性領域３７ｐとの間には、ゲート絶縁膜１１ｂが介在される。前記ゲート絶縁膜１１ｂは、高電圧ゲート絶縁膜、または低電圧ゲート絶縁膜に該当することもできる。
【００３０】
前記周辺回路活性領域３７ｐにＬＤＤ型のソース／ドレーン領域（ＬＤＤ−ｔｙｐｅ  ｓｏｕｒｃｅ／ｄｒａｉｎ  ｒｅｇｉｏｉｎｓ）が形成される。前記ＬＤＤ型のソース／ドレーン領域は、前記周辺回路ゲート電極Ｇの両サイドに形成される。前記ＬＤＤ型のソース／ドレーン領域のそれぞれは前記周辺回路ゲート電極Ｇに隣接した低濃度ソース／ドレーン領域６１及び前記低濃度ソース／ドレーン領域６１に隣接した高濃度ソース／ドレーン領域６９を含む。
【００３１】
前記リセスされているスペーサー膜パターン６５ａ及び前記共通ソース領域５５との間にストレス緩衝酸化膜（ｓｔｒｅｓｓ  ｂｕｆｆｅｒ  ｏｘｉｄｅ  ｌａｙｅｒ）６３が介在されることができる。前記ストレス緩衝酸化膜６３は、延長されて前記積層ゲートパターン５２ａ、前記ドレーン領域５７、前記素子分離膜３９ａ，３９ｂ、前記ＬＤＤ型のソース／ドレーン領域及び前記周辺回路ゲート電極Ｇをかぶす。前記ストレス緩衝酸化膜６３は、前記リセスされているスペーサー膜パターン６５ａの物理的ストレス（ｐｈｙｓｉｃａｌ  ｓｔｒｅｓｓ）を緩和させる（ａｌｌｅｖｉａｔｅ）ための物質膜である。
【００３２】
さらに、前記リセスされているスペーサー膜パターン６５ａを有する半導体基板の全面は、コンフォーマルなエッチング阻止膜７１で覆われる。前記コンフォーマルなエッチング阻止膜７１は、層間絶縁膜７３で覆われる。前記エッチング阻止膜７１は、前記層間絶縁膜に対してエッチング選択比を有する絶縁膜であることが望ましい。例えば、前記エッチング阻止膜７１は、シリコン窒化膜であることもある。この場合、前記ストレス緩衝酸化膜６３は、前記エッチング阻止膜７１及び前記リセスされているスペーサー膜パターン６５ａ下部に位置する。
【００３３】
前記ＬＤＤ型のソース／ドレーン領域及び前記周辺回路ゲート電極Ｇは、前記層間絶縁膜７３及び前記エッチング阻止膜７１を貫通する第１金属コンタクトホール７５によって露出される。また、前記ドレーン領域５７は、前記層間絶縁膜７３及び前記エッチング阻止膜７１を貫通する第２金属コンタクトホール７７によって露出される。前記ドレーン領域５７にプラグイオン注入領域７８が追加で形成されることもできる。前記プラグイオン注入領域７８は、前記第２金属コンタクトホール７７と磁気整列される。前記第１金属コンタクトホール７５及び第３金属コンタクトホール７７は、それぞれ第１金属コンタクトプラグ７９ａ及び第２金属コンタクトプラグ７９ｂで満たされる。前記層間絶縁膜７３上に前記第１金属コンタクトプラグ７９ａ及び第２金属コンタクトプラグ７９ｂをかぶす金属配線８１ａ、８１ｂが配置される。
【００３４】
次に、本発明の実施例によるフラッシュメモリー素子の製造方法を説明する。
【００３５】
図２、図６、図１０、図１４、図１８、図２２、図２６、図３０、図３４、図３８、図４２、図４６及び図５０は、図１の切断線Ｉ−Ｉ’に沿って示された断面図であり、図３、図７、図１１、図１５、図１９、図２３、図２７、図３１、図３５、図３９、図４３、図４７及び図５１は、図１の切断線II−II’に沿って示された断面図である。また、図４、図８、図１２、図１６、図２０、図２４、図２８、図３２、図３６、図４０、図４４、図４８及び図５２は、図１の切断線III−III’に沿って示された断面図であり、図５、図９、図１３、図１７、図２１、図２５、図２９、図３３、図３７、図４１、図４５、図４９及び図５３は図１の切断線IV−IV’沿って示された断面図である。
【００３６】
図１、図２、図３、図４及び図５を参照すると、Ｐ型シリコンウエハーのような半導体基板１を備える。前記半導体基板１は、セルアレイ領域Ａ及び周辺回路領域Ｂを有する。前記周辺回路領域は、高電圧ＭＯＳトランジスター領域、または低電圧ＭＯＳトランジスター領域に該当することができる。本実施例で、前記周辺回路領域Ｂは、説明の便宜を図るたにＮＭＯＳトランジスター領域であると仮定する。前記半導体基板１上にゲート絶縁膜１１及び下部ゲート導電膜１５を順に形成する。前記下部ゲート導電膜１５は、ドーピングされたポリシリコン膜で形成することができる。前記下部ゲート導電膜１５及び前記ゲート絶縁膜１１をパターニングして前記セルアレイ領域Ａ内の前記半導体基板１を露出させる。前記露出されている半導体基板１上に選択的にトンネル絶縁膜１９及び下部浮遊ゲート膜２１を順に形成する。前記トンネル絶縁膜１９は、熱酸化膜で形成することができる。前記下部浮遊ゲート膜２１は、ドーピングされたポリシリコン膜で形成することができる。
【００３７】
図１、図６、図７、図８及び図９を参照すると、前記下部浮遊ゲート膜２１及び前記下部ゲート導電膜１５を有する半導体基板の全面上に研磨阻止膜（ｐｏｌｉｓｈｉｎｇ  ｓｔｏｐ  ｌａｙｅｒ）及びハードマスク膜を順に形成する。前記研磨阻止膜及び前記ハードマスク膜は、それぞれシリコン窒化膜及びＣＶＤ酸化膜で形成することが望ましい。前記研磨阻止膜を形成する前に緩衝酸化膜（ｂｕｆｆｅｒ  ｏｘｉｄｅ  ｌａｙｅｒ）を追加で形成することができる。前記緩衝酸化膜は、前記研磨阻止膜に起因する物理的ストレスを緩和させるストレス緩衝膜の役割をする。
【００３８】
前記ハードマスク膜、研磨阻止膜、緩衝酸化膜、下部浮遊ゲート膜２１、下部ゲート導電膜、トンネル酸化膜パターン１９ａ及びゲート絶縁膜１１をパターニングして前記セルアレイ領域Ａ及び前記周辺回路領域Ｂ内にそれぞれ第１トレンチマスクパターン３３ａ及び第２トレンチマスクパターン３３ｂを形成する。その結果、前記第１トレンチマスクパターン３３ａのそれぞれは順に積層されたトンネル酸化膜パターン１９ａ、下部浮遊ゲートパターン２１ａ、緩衝酸化膜パターン２７ａ、研磨阻止膜パターン２９ａ及びハードマスクパターン３１ａを含み、前記第２トレンチマスクパターン３３ｂは順に積層されたゲート絶縁膜パターン１１ｂ、下部ゲート導電膜パターン１５ｂ、緩衝酸化膜パターン２７ｂ、研磨阻止膜パターン２９ｂ及びハードマスクパターン３１ｂを含む。
【００３９】
図１，図１０，図１１，図１２及び図１３を参照すると、前記セルアレイ領域Ａをかぶすフォトレジストパターン３５を形成する。前記フォトレジストパターン３５及び前記第２トレンチマスクパターン３３ｂをエッチングマスクとして使用して前記半導体基板１をエッチングして前記周辺回路領域Ｂ内に予備周辺回路トレンチ領域（ｐｒｅｌｉｍｉｍｎａｒｙ  ｐｅｒｉｐｈｅｒａｌ  ｃｉｒｃｕｉｔ  ｔｒｅｎｃｈ  ｒｅｇｉｏｎ）３７ａを形成する。続いて、前記フォトレジストパターン３５を除去する。
【００４０】
図１、図１４、図１５、図１６及び図１７を参照すると、前記第１トレンチマスクパターン３３ａ及び第２トレンチマスクパターン３３ｂをエッチングマスクとして使用して前記半導体基板１をまたエッチングする。その結果、前記周辺回路領域Ｂ内に前記予備周辺回路トレンチ領域３７ａよりも深い周辺回路トレンチ領域３７ａ’が形成され、前記セルアレイ領域Ａ内に前記周辺回路トレンチ領域３７ａ’よりも浅いセルトレンチ領域３７ｂが形成される。前記セルトレンチ領域３７ｂは、前記セルアレイ領域Ａ内にセル活性領域３７ｃを限定し、前記周辺回路トレンチ領域３７ａ’は、前記周辺回路領域Ｂ内に周辺回路活性領域３７ｐを限定する。
【００４１】
前記周辺回路トレンチ領域３７ａ’は、後続工程で形成される周辺回路ＭＯＳトランジスターの素子分離特性を改善させるのに適した充分な深さ（ｓｕｆｆｉｃｉｅｎｔ  ｄｅｐｔｈ）を有するように形成されることが望ましい。これに反して、前記セルトレンチ領域３７ｂは、後続工程で形成される共通ソース領域を形成するのに適した浅い深さを有しなければならない。結果的に、前記周辺回路トレンチ領域３７ａ’は、前記セルトレンチ領域３７ｂよりも深いことが望ましい。
【００４２】
しかし、前記トレンチ領域３７ａ’，３７ｂは、図１０、図１１、図１２及び図１３に示された前記フォトレジストパターン３５の使用なしで１回のエッチング工程（ａ  ｓｉｎｇｌｅ  ｓｔｅｐ  ｏｆ  ｅｔｃｈｉｎｇ  ｐｒｏｃｅｓｓ）で形成されることもできる。この場合、前記セルトレンチ領域３７ｂは、前記周辺回路トレンチ領域３７ａ’と同一な深さを有する。
【００４３】
図１、図１８、図１９、図２０及び図２１を参照すると、通常の方法を使用して前記セルトレンチ領域３７ｂ及び前記周辺回路トレンチ領域３７ａ’内にそれぞれセル素子分離膜３９ｂ及び周辺回路素子分離膜３９ａを形成する。その結果、前記ハードマスクパターン３１ａ、３１ｂは、前記素子分離膜３９ａ、３９ｂを形成する間に除去されて前記研磨阻止膜パターン２９ａ、２９ｂを露出させる。前記素子分離膜３９ａ、３９ｂは、図１８、図１９、図２０及び図２１に示されたようにリセスされて前記下部浮遊ゲートパターン２１ａの上部面と同一な高さを有することが望ましい。
【００４４】
図１、図２２、図２３、図２４及び図２５を参照すると、前記研磨阻止膜パターン２９ａ、２９ｂ及び前記緩衝酸化膜パターン２７ａ、２７ｂを除去して前記下部浮遊ゲートパターン２１ａ及び前記下部ゲート導電膜パターン１５ｂを露出させる。前記研磨阻止膜パターン２９ａ，２９ｂ及び前記緩衝酸化膜パターン２７ａ，２７ｂが除去された半導体基板の全面上に導電膜を順に形成する。前記導電膜は、ドーピングされているポリシリコン膜で形成することが望ましい。前記導電膜をパターニングして前記下部浮遊ゲートパターン２１ａをかぶす上部浮遊ゲートパターン４１ａを形成すると同時に前記周辺回路領域Ｂをかぶす第１上部ゲート導電膜４１ｂを形成する。前記上部浮遊ゲートパターン４１ａは、前記下部浮遊ゲートパターン２１ａよりも広い幅を有するよう形成されることが望ましい。
【００４５】
続いて、前記上部浮遊ゲートパターン４１ａ及び前記第１上部ゲート導電膜４１ｂを有する半導体基板の全面上にゲート層間誘電膜（ｉｎｔｅｒ−ｇａｔｅ  ｄｉｅｌｅｃｔｒｉｃ  ｌａｙｅｒ）４７及び導電膜４９を順に形成する。前記導電膜４９は、ドーピングされているポリシリコン膜で形成することができる。
【００４６】
図１、図２６、図２７、図２８及び図２９を参照すると、前記導電膜４９及び前記ゲート層間誘電膜４７をパターニングして前記周辺回路領域Ｂ上の前記第１上部ゲート導電膜４１ｂを露出させる。その結果、前記セルアレイ領域Ａ上に第１制御ゲート導電膜４９ａが形成され、前記第１制御ゲート導電膜４９ａの下部に前記ゲート層間誘電膜４７が残存する。前記第１制御ゲート導電膜４９ａを有する半導体基板の全面上に導電膜５１を形成する。前記導電膜５１は、ドーピングされたポリシリコン膜よりも低い比抵抗（ｒｅｓｉｓｔｉｖｉｔｙ）を有する導電膜で形成することが望ましい。例えば、前記導電膜５１は、タングステンシリサイド膜のような金属シリサイド膜で形成することができる。前記セルアレイ領域Ａ上の前記導電膜５１は、第２制御ゲート導電膜に該当し、前記周辺回路領域Ｂ上の前記導電膜５１は、第２上部ゲート導電膜に該当する。前記導電膜５１を形成する工程は、省略することもできる。
【００４７】
前記セルアレイ領域Ａ内で、前記下部浮遊ゲートパターン２１ａ、前記上部浮遊ゲートパターン４１ａ、前記ゲート層間誘電膜４７、前記第１制御ゲート導電膜４９ａ及び前記第２制御ゲート導電膜５１は、積層ゲート膜を構成する。また、前記周辺回路領域Ｂ内で、前記下部ゲート導電膜パターン１５ｂと共に前記第１上部ゲート導電膜４１ｂ及び第２上部ゲート導電膜５１は、周辺回路ゲート膜を構成する。
【００４８】
図１、図３０、図３１、図３２及び図３３を参照すると、前記積層ゲート膜をパターニングして前記セルアレイ領域Ａ内に前記セル活性領域３７ｃの上部を横切る複数の第１平行なゲートパターン５２ａ、つまり積層ゲートパターン（ｓｔａｃｋｅｄ  ｇａｔｅ  ｐａｔｔｅｒｎｓ）を形成する。結果的に、前記積層ゲートパターン５２ａのそれぞれは順に積層されたトンネル酸化膜パターン１９ａ、浮遊ゲートＦＧ、ゲート層間誘電膜４７及び制御ゲート電極ＣＧを含む。
【００４９】
前記浮遊ゲートＦＧは、前記制御ゲート電極ＣＧ及び前記セル活性領域３７ｃの交差点（ｉｎｔｅｒｓｅｃｔｉｏｎｓ）に形成される。すなわち、前記浮遊ゲートＦＧは、前記制御ゲート電極ＣＧ及び前記セル活性領域３７ｃとの間に介在される。これに対し、前記制御ゲート電極ＣＧは、前記セル活性領域３７ｃ及びそれらの間のセル素子分離膜３９ｂの上部を横切る。前記浮遊ゲートＦＧのそれぞれは順に積層された下部浮遊ゲート２１ｆ及び上部浮遊ゲート４１ｆを含め、前記制御ゲート電極ＣＧのそれぞれは順に積層された第１制御ゲート電極４９ｃ及び第２制御ゲート電極５１ｃを含む。
【００５０】
前記積層ゲートパターン５２ａ間の領域は、第１開口部（ｆｉｒｓｔ  ｓｐａｃｅｓ）ＳＯ及び第２開口部（ｓｅｃｏｕｎｄ  ｓｐａｃｅｓ）ＤＯを含む。前記第１開口部ＳＯは、第１幅Ｓ１を有し、前記第２開口部ＤＯは、前記第１幅Ｓ１よりも大きい第２幅Ｓ２を有する。前記積層ゲートパターン５２ａを有する半導体基板上にフォトレジストパターン５３を形成する。前記フォトレジストパターン５３は、前記周辺回路領域Ｂはもちろん、前記第２開口部ＤＯを覆う。つまり、前記フォトレジストパターン５３は、前記第１開口部ＳＯを選択的に露出させる。
【００５１】
図１、図３４、図３５、図３６及び図３７を参照すると、前記フォトレジストパターン５３をエッチングマスクとして使用して前記セル素子分離膜３９ｂを選択的にエッチングする。その結果、図３５に示されたように、前記第１開口部ＳＯ内の前記セル活性領域３７ｃ間に前記セルトレンチ領域３７ｂがまた形成される。つまり、前記第１開口部ＳＯの底面（ｂｏｔｔｏｍ  ｓｕｒｆａｃｅｓ）は、前記セル活性領域３７ｐを横切る方向に沿って屈曲されたプロファイルを見せる。
【００５２】
前記フォトレジストパターン５３をイオン注入マスクとして使用して前記半導体基板内にＮ型の不純物イオンを注入する。その結果、前記第１開口部ＳＯによって露出されている前記半導体基板の表面にライン形態の第１不純物領域５５、つまりライン形態の共通ソース領域を形成する。この場合、前記イオン注入工程は、前記第１開口部ＳＯ内の前記セルトレンチ領域の側壁に形成される前記共通ソース領域５５の電気的な抵抗を減少させるために傾斜イオン注入工程（ｔｉｌｔｅｄ  ｉｏｎｉｍｐｌａｎｔａｔｉｏｎ  ｐｒｏｃｅｓｓ）を使用して実施することが望ましい。さらに、前記トレンチ領域３７ｂは、前記共通ソース領域５５の電気的な抵抗を減少させるために図３０、図３１、図３２及び図３３で説明されたように浅いことが望ましい。
【００５３】
続いて、前記フォトレジストパターン５３を除去した後、前記積層ゲートパターン５２ａ、前記上部ゲート導電膜４１ｂ，５１ｂ及び前記セル素子分離膜３９ｂをイオン注入マスクとして使用して前記第１開口部ＳＯ及び第２開口部ＤＯ内にＮ型の不純物イオンを選択的に注入する。その結果、前記第２開口部ＤＯによって露出されている前記セル活性領域３７ｃの表面にアイランド形態（ｉｓｌａｎｄ−ｓｈａｐｅｄ）の第２不純物領域５７、つまりドレーン領域が形成される。前記ドレーン領域５７を形成するためのイオン注入工程の間、前記共通ソース領域５５内に前記Ｎ型の不純物イオンが追加で注入される。これにより、前記共通ソース領域５５の不純物濃度は、さらに増加されて前記共通ソース領域５５の電気的な抵抗を減少される。
【００５４】
一方、前記フォトレジストパターン５３を除去する前に、前記共通ソース領域５５を形成するためのイオン注入工程は省略されることもある。この場合、前記共通ソース領域５５及び前記ドレーン領域５７は、１回のイオン注入工程だけ（ｏｎｌｙ  ａ  ｓｉｎｇｌｅ  ｓｔｅｐ  ｏｆ  ｉｏｎ  ｉｍｐｌａｎｔａｔｉｏｎ  ｐｒｏｃｅｓｓ）を使用して形成される。
【００５５】
図１、図３８、図３９、図４０及び図４１を参照すると、前記周辺回路ゲート膜をパターニングして前記周辺回路領域内に第２ゲートパターンＧ、つまり周辺回路ゲート電極を形成する。前記周辺回路ゲート電極Ｇは、前記周辺回路活性領域３７ｐの上部を横切るように形成される。前記周辺回路ゲート電極Ｇは、順に積層された下部ゲート電極１５ｈ、第１上部ゲート電極４１ｈ及び第２上部ゲート電極５１ｈを含む。
【００５６】
前記積層ゲートパターン５２ａ、前記周辺回路ゲート電極Ｇ及び前記素子分離膜３９ａ、３９ｂをイオン注入マスクとして使用して、前記活性領域３７ｃ、３７ｐ内にＮ型の不純物イオン５９を１×１０１２ａｔｏｍｓ（原子数）／ｃｍ２ないし１×１０１４ａｔｏｍｓ／ｃｍ２の低い線量（ｄｏｓｅ）で注入する。その結果、前記周辺回路活性領域３７ｐに低濃度ソース／ドレーン領域６１が形成される。
【００５７】
図１、図４２、図４３、図４４及び図４５を参照すると、前記低濃度ソース／ドレーン領域６１を有する半導体基板の全面上にスペーサー膜を形成する。前記スペーサー膜は、シリコン酸化膜に対してエッチング選択比を有する絶縁膜、例えばシリコン窒化膜で形成することが望ましい。また、前記スペーサー膜は、前記第１幅Ｓ１の１／２よりも大きく前記第２幅Ｓ２の１／２より小さい厚さで形成する。これにより、前記第１開口部ＳＯは、前記スペーサー膜で満たされる。前記スペーサー膜を形成する前に、前記低濃度ソース／ドレーン領域６１を有する半導体基板の全面上にストレス緩衝酸化膜６３を形成することが望ましい。前記ストレス緩衝酸化膜６３は、前記スペーサー膜のストレスを緩和させる（ａｌｌｅｖｉａｔｅ）ために形成する。前記ストレス緩衝酸化膜６３は、中間温度酸化膜（ＭＴＯ；ｍｅｄｉｕｍ  ｔｅｍｐｅｒａｔｕｒｅ  ｏｘｉｄｅ  ｌａｙｅｒ）のようなＣＶＤ酸化膜で形成することができる。また、前記ストレス緩衝酸化膜６３は、約２００Åの薄い厚さで形成することが望ましい。
【００５８】
前記スペーサー膜を異方性エッチングして前記第２開口部ＤＯの側壁及び前記周辺回路ゲート電極Ｇの側壁上にスペーサー６５を形成する。この場合、前記第１開口部ＳＯは、依然として前記異方性エッチングされたスペーサー膜パターン６５’で満たされる。すなわち、前記共通ソース領域５５上の前記ストレス緩衝酸化膜６３は、前記スペーサー６５を形成した後にも前記スペーサー膜パターン６５’で依然として覆われる。これに対し、前記ドレーン領域５７及び前記低濃度ソース／ドレーン領域６１上の前記ストレス緩衝酸化膜６３は、前記スペーサー６５の形成後に露出される。
【００５９】
前記スペーサー膜が過度エッチングされる場合に、前記ドレーン領域５７及び前記低濃度ソース／ドレーン領域６１は、露出されることもできる。それにもかかわらず、前記共通ソース領域５５上の前記スペーサー膜パターン６５’は、前記スペーサー６５とは違った形態（ｄｉｆｆｅｒｅｎｔ  ｃｏｎｆｉｇｕｒａｔｉｏｎ）を有し、簡単に除去されない。続いて、前記セルアレイが領域Ａを覆うフォトレジストパターン６７を形成する。前記フォトレジストパターン６７、前記周辺回路ゲート電極Ｇ、前記スペーサー６５及び前記周辺回路素子分離膜３９ａをイオン注入マスクとして使用して、前記周辺回路活性領域３７ｐ内にＮ型の不純物イオンを１×１０１５ａｔｏｍｓ／ｃｍ２ないし５×１０１５ａｔｏｍｓ／ｃｍ２の高い線量（ｄｏｓｅ）で注入して前記低濃度ソース／ドレーン領域６１に隣接する高濃度ソース／ドレーン領域６９を形成する。結果的に、前記周辺回路領域Ｂ内に前記低濃度ソース／ドレーン領域６１及び前記高濃度ソース／ドレーン領域６９を含むＬＤＤ型（ＬＤＤ−ｔｙｐｅ）のソース／ドレーン領域が形成される。前記第２開口部ＤＯの幅は、前記スペーサー６５の存在に起因して前記第２幅（図５０及び図１のＳ２）よりも小さい第３幅Ｓ３を有する。
【００６０】
図１、図４６、図４７、図４８及び図４９を参照すると、前記フォトレジストパターン６７を除去する。一般的に、前記スペーサー６５は、前述したように前記ＬＤＤ型のソース／ドレーン領域を形成するために使用される。従って、前記ＬＤＤ型のソース／ドレーン領域が形成された後に、前記スペーサー６５は除去されることが望ましい。これは、前記スペーサー６５が後続工程で問題を招く恐れがあるからである。例えば、前記スペーサー６５が残存すると、後続工程で前記ドレーン領域５７及び前記ＬＤＤ型のソース／ドレーン領域を露出させるために形成されるコンタクトホールの幅を増加させるのに限界がある。これに対し、前記第１開口部ＳＯ内の前記スペーサー膜パターン６５’は、除去されないことが望ましい。これは、前記スペーサー膜パターン６５’が除去される場合に、前記第１開口部ＳＯの縦横比（ａｓｐｅｃｔ  ｒａｔｉｏ）が著しく増加して後続工程で層間絶縁膜を形成する間、前記第１開口部ＳＯ内にボイドを発生させるからである。このようなボイドは、フラッシュメモリーセルの電気的な特性を不安定にさせることがある。
【００６１】
結果的に、前記スペーサー６５は、湿式エッチング工程を使用して除去されることが望ましい。前記湿式エッチング工程は、燐酸（Ｈ３ＰＯ４）を使用して実施することができる。前記湿式エッチング工程の間、前記スペーサー膜パターン６５’は除去されてはいけない。従って、前記湿式エッチング工程は、適切な時間の間に実施する。その結果、前記第１開口部ＳＯ内にリセスされているスペーサー膜パターン６５ａが残存する。
【００６２】
望ましくは、前記リセスされているスペーサー膜パターン６５ａを有する半導体基板の全面上にエッチング阻止膜７１を形成する。前記エッチング阻止膜７１は、前記スペーサー６５の幅よりも小さい厚さで形成する。これによって、前記第２開口部ＤＯは、前記第３幅Ｓ３よりも大きい第４幅Ｓ４を有する。前記エッチング阻止膜７１は、通常の層間絶縁膜に対してエッチング選択比を有する絶縁膜、例えばシリコン窒化膜として形成することができる。前記エッチング阻止膜７１上に層間絶縁膜７３を形成する。この場合に、前記リセスされているスペーサー膜パターン６５ａの存在に起因して前記第１開口部ＳＯ内にボイドが形成されることを防ぐことができる。
【００６３】
図１、図５０、図５１、図５２及び図５３を参照すると、前記層間絶縁膜７３、前記エッチング阻止膜７１及び前記ストレス緩衝酸化膜６３をパターニングして前記周辺回路領域Ｂ内の前記ＬＤＤ型のソース／ドレーン領域を露出させる第１金属コンタクトホール７５を形成する。前記第１金属コンタクトホール７５を形成する間、前記周辺回路ゲート電極Ｇも露出されることができる。続いて、前記層間絶縁膜７３、前記エッチング阻止膜７１及び前記ストレス緩衝酸化膜６３をまたパターニングして前記ドレーン領域５７を露出させる第２金属コンタクトホール７７を形成する。前記スペーサー６５の除去により前記第１金属コンタクトホール７５及び第２金属コンタクトホール７７の幅を極大化させることができる。結果的に、金属コンタクト抵抗を減少させることができる。
【００６４】
さらに、前記第２金属コンタクトホール７７を通じて前記ドレーン領域５７内にＮ型の不純物イオンを追加で注入することもできる。その結果、前記ドレーン領域５７内に前記第２金属コンタクトホール７７と磁気整列されたプラグイオン注入領域７８が形成される。このようなプラグイオン注入領域７８は、前記ドレーン領域５７のコンタクト抵抗の減少とつながり、前記ドレーン領域５７で接合スパイキング（ｊｕｎｃｔｉｏｎ  ｓｐｉｋｉｎｇ）が発生することを防ぐ。
【００６５】
他の方法で（ａｌｔｅｒｎａｔｉｖｅｌｙ）、前記第１金属コンタクトホール７５及び前記第２金属コンタクトホール７７は、１回のエッチング工程を使用して同時に形成されることもできる。
【００６６】
続いて、前記第１金属コンタクトホール７５及び第２金属コンタクトホール７７内にそれぞれ通常の方法を使用して第１金属コンタクトプラグ７９ａ及び第２金属コンタクトプラグ７９ｂを形成する。前記金属コンタクトプラグ７９ａ、７９ｂは、タングステン膜で形成することができる。
【００６７】
前記層間絶縁膜７３上にアルミニューム膜と同じ金属膜を形成する。前記金属膜をパターニングして前記周辺回路領域Ｂ及び前記セルアレイ領域Ａ内にそれぞれ第１金属配線８１ａ及び第２金属配線８１ｂを形成する。前記第２金属配線８１ｂは、前記制御ゲート電極ＣＧの上部を横切るように形成されフラッシュメモリーセルのビットラインの役割をする。前記ビットライン８１ｂは、前記第２金属コンタクトプラグ７９ｂを通じて前記ドレーン領域５７に電気的に連結される。前記第１金属配線８１ａ及び第２金属配線８１ｂは、銅膜のような信頼性のある金属膜（ｒｅｌｉａｂｌｅ  ｍｅｔａｌ  ｌａｙｅｒ）を採択する通常のダマシーン工程を使用して形成されることもできる。
【図面の簡単な説明】
【００６８】
【図１】本発明による半導体集積回路を示す平面図である。
【図２】図１のＩ−Ｉ’にそって本発明の実施例による半導体集積回路の製造方法を説明するための断面図である。
【図３】図１のII−II’にそって本発明の実施例による半導体集積回路の製造方法を説明するための断面図である。
【図４】図１のIII−III’にそって本発明の実施例による半導体集積回路の製造方法を説明するための断面図である。
【図５】図１のIV−IV’にそって本発明の実施例による半導体集積回路の製造方法を説明するための断面図である。
【図６】図１のＩ−Ｉ’にそって本発明の実施例による半導体集積回路の製造方法を説明するための断面図である。
【図７】図１のII−II’にそって本発明の実施例による半導体集積回路の製造方法を説明するための断面図である。
【図８】図１のIII−III’にそって本発明の実施例による半導体集積回路の製造方法を説明するための断面図である。
【図９】図１のIV−IV’にそって本発明の実施例による半導体集積回路の製造方法を説明するための断面図である。
【図１０】図１のＩ−Ｉ’にそって本発明の実施例による半導体集積回路の製造方法を説明するための断面図である。
【図１１】図１のII−II’にそって本発明の実施例による半導体集積回路の製造方法を説明するための断面図である。
【図１２】図１のIII−III’にそって本発明の実施例による半導体集積回路の製造方法を説明するための断面図である。
【図１３】図１のIV−IV’にそって本発明の実施例による半導体集積回路の製造方法を説明するための断面図である。
【図１４】図１のＩ−Ｉ’にそって本発明の実施例による半導体集積回路の製造方法を説明するための断面図である。
【図１５】図１のII−II’にそって本発明の実施例による半導体集積回路の製造方法を説明するための断面図である。
【図１６】図１のIII−III’にそって本発明の実施例による半導体集積回路の製造方法を説明するための断面図である。
【図１７】図１のIV−IV’にそって本発明の実施例による半導体集積回路の製造方法を説明するための断面図である。
【図１８】図１のＩ−Ｉ’にそって本発明の実施例による半導体集積回路の製造方法を説明するための断面図である。
【図１９】図１のII−II’にそって本発明の実施例による半導体集積回路の製造方法を説明するための断面図である。
【図２０】図１のIII−III’にそって本発明の実施例による半導体集積回路の製造方法を説明するための断面図である。
【図２１】図１のIV−IV’にそって本発明の実施例による半導体集積回路の製造方法を説明するための断面図である。
【図２２】図１のＩ−Ｉ’にそって本発明の実施例による半導体集積回路の製造方法を説明するための断面図である。
【図２３】図１のII−II’にそって本発明の実施例による半導体集積回路の製造方法を説明するための断面図である。
【図２４】図１のIII−III’にそって本発明の実施例による半導体集積回路の製造方法を説明するための断面図である。
【図２５】図１のIV−IV’にそって本発明の実施例による半導体集積回路の製造方法を説明するための断面図である。
【図２６】図１のＩ−Ｉ’にそって本発明の実施例による半導体集積回路の製造方法を説明するための断面図である。
【図２７】図１のII−II’にそって本発明の実施例による半導体集積回路の製造方法を説明するための断面図である。
【図２８】図１のIII−III’にそって本発明の実施例による半導体集積回路の製造方法を説明するための断面図である。
【図２９】図１のIV−IV’にそって本発明の実施例による半導体集積回路の製造方法を説明するための断面図である。
【図３０】図１のＩ−Ｉ’にそって本発明の実施例による半導体集積回路の製造方法を説明するための断面図である。
【図３１】図１のII−II’にそって本発明の実施例による半導体集積回路の製造方法を説明するための断面図である。
【図３２】図１のIII−III’にそって本発明の実施例による半導体集積回路の製造方法を説明するための断面図である。
【図３３】図１のIV−IV’にそって本発明の実施例による半導体集積回路の製造方法を説明するための断面図である。
【図３４】図１のＩ−Ｉ’にそって本発明の実施例による半導体集積回路の製造方法を説明するための断面図である。
【図３５】図１のII−II’にそって本発明の実施例による半導体集積回路の製造方法を説明するための断面図である。
【図３６】図１のIII−III’にそって本発明の実施例による半導体集積回路の製造方法を説明するための断面図である。
【図３７】図１のIV−IV’にそって本発明の実施例による半導体集積回路の製造方法を説明するための断面図である。
【図３８】図１のＩ−Ｉ’にそって本発明の実施例による半導体集積回路の製造方法を説明するための断面図である。
【図３９】図１のII−II’にそって本発明の実施例による半導体集積回路の製造方法を説明するための断面図である。
【図４０】図１のIII−III’にそって本発明の実施例による半導体集積回路の製造方法を説明するための断面図である。
【図４１】図１のIV−IV’にそって本発明の実施例による半導体集積回路の製造方法を説明するための断面図である。
【図４２】図１のＩ−Ｉ’にそって本発明の実施例による半導体集積回路の製造方法を説明するための断面図である。
【図４３】図１のII−II’にそって本発明の実施例による半導体集積回路の製造方法を説明するための断面図である。
【図４４】図１のIII−III’にそって本発明の実施例による半導体集積回路の製造方法を説明するための断面図である。
【図４５】図１のIV−IV’にそって本発明の実施例による半導体集積回路の製造方法を説明するための断面図である。
【図４６】図１のＩ−Ｉ’にそって本発明の実施例による半導体集積回路の製造方法を説明するための断面図である。
【図４７】図１のII−II’にそって本発明の実施例による半導体集積回路の製造方法を説明するための断面図である。
【図４８】図１のIII−III’にそって本発明の実施例による半導体集積回路の製造方法を説明するための断面図である。
【図４９】図１のIV−IV’にそって本発明の実施例による半導体集積回路の製造方法を説明するための断面図である。
【図５０】図１のＩ−Ｉ’にそって本発明の実施例による半導体集積回路の製造方法を説明するための断面図である
【図５１】図１のII−II’にそって本発明の実施例による半導体集積回路の製造方法を説明するための断面図である。
【図５２】図１のIII−III’にそって本発明の実施例による半導体集積回路の製造方法を説明するための断面図である。
【図５３】図１のIV−IV’にそって本発明の実施例による半導体集積回路の製造方法を説明するための断面図である。
【符号の説明】
【００６９】
３９ａ  周辺回路素子分離膜
３９ｂ  セル素子分離膜
５７  ドレーン領域
６３  ストレス緩衝酸化膜
６５  スペーサー
７１  エッチング阻止膜
７３  層間絶縁膜
７５  第１金属コンタクトホール
７７  第２金属コンタクトホール
７８  プラグイオン注入領域
ＳＯ  第１開口部
ＤＯ  第２開口部
Ｓ１  第１幅
Ｓ２  第２幅
Ｓ３  第３幅
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
2004241780.tif 000018
【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
2004241780.tif 000041
【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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