(57)【要約】【課題】携帯電話機でデータを送受信する時、必要以上に高速でデータ転送しているため電力を無駄に消費していた。【解決手段】携帯電話機内のＲＡＭ１１に、パラレルポート用のインタフェイスと、前記パラレルポート用のインタフェイスでの転送速度より低い転送速度のシリアルポート用インタフェイス１５を備える。データの送受信の場合、受信したデータをＲＡＭ１１に書き込む時および、前記ＲＡＭ１１から送信データを読み出す時、前記シリアルポート用のインタフェイス１５を通じてデータを転送することで消費電力を抑制する。【選択図】        図１
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【特許請求の範囲】
【請求項１】
ＲＡＭおよびＮＶＭを内蔵するメモリ装置において、
前記ＲＡＭは、パラレルポート用のインタフェイスと、前記パラレルポート用のインタフェイスでの転送速度より低い転送速度のシリアルポート用インタフェイスを有することを特徴とするメモリ装置。
【請求項２】
前記ＮＶＭに格納されたデータを前記ＲＡＭの記憶領域へＤＭＡ転送する手段を備えた請求項１記載のメモリ装置。
【請求項３】
外付けのＲＡＭを接続可能とし、そのＲＡＭにもアクセス可能とした請求項１または２記載のメモリ装置。
【請求項４】
パラレルポート用のインタフェイスと、前記パラレルポート用のインタフェイスでの転送速度より低い転送速度のシリアルポート用インタフェイスを有する請求項１〜３のいずれかに記載のメモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、携帯電話機に使用されるメモリ装置に関するものである。
【０００２】
【従来の技術】
携帯電話機においては、中央処理装置のＭＰＵと、一時記憶のためのランダムアクセスメモリ（以下「ＲＡＭ」という）や、制御プログラムを格納する不揮発性メモリ（以下「ＮＶＭ」という）との間のデータのやりとりはパラレルで行っており、その制御プログラムの実行速度は２０ＭＨｚ程度である。
【０００３】
一方、この携帯電話機でのデータ通信速度は、現状でせいぜい１００ｋｂｐｓであり、制御プログラムの実行速度に比べ、１／２００程度しかない。このようにＲＡＭへの読み出し及び書き込み速度は、２００倍もの高速で動作させているため、データ通信時の読出し・書込み時に無駄に電力を消費していた。
【０００４】
本発明は後述するように、ＲＡＭを低速なシリアルでも読み書きできるようにして、消費電力の低減を図るものであるが、ＲＡＭをシリアル動作させている例を以下に紹介する。
【０００５】
シリアルアクセス及びデータレジスタへの（パラレルによる）データ転送を行う読み出し専用メモリ（ＲＯＭ）が開示されている（例えば特許文献１参照）。
【０００６】
パラレルアクセス用ポートと、シリアルアクセス用ポートを備える不揮発性半導体メモリが開示されている（例えば特許文献２参照）。
【０００７】
【特許文献１】
特開平３−１２７３９７号「半導体装置」（課題を解決するための手段の欄、第１図）
【特許文献２】
特開平１１−３２８９８０号「不揮発性半導体メモリ」（請求項２、図１）
【０００８】
【発明が解決しようとする課題】
上述のように、従来の携帯電話機でのデータ通信速度が必要以上に高い速度で行っていたために無駄に電力を消費していた。
【０００９】
特許文献１は、決まったパターンのデータを高速に読み出せるようにしたものであり、特許文献２は、実装状態で記憶内容の書換えをできるようにしたものであり、いずれもメモリの消費電力を抑制することを意図したものではなかった。
【００１０】
この発明は、高速のデータ転送を必要としない場合にデータ転送速度を下げることにより消費電力を低減したメモリ装置を提供するものである。
【００１１】
【課題を解決するための手段】
この発明は、ＲＡＭおよびＮＶＭを内蔵するメモリ装置において、前記ＲＡＭは、パラレルポート用のインタフェイスと、前記パラレルポート用のインタフェイスでの転送速度より低い転送速度のシリアルポート用インタフェイスを備える。
【００１２】
【発明の実施の形態】
実施の形態１．
図１に本発明の実施の形態１になる携帯電話機の制御ブロック図を示す。高周波回路２は、受信時、アンテナ１で受信した高周波信号を増幅してから搬送波を除去（検波）し、元の周波数帯域の受信信号を出力し、受信時は、送信信号を搬送波と混合（変調）して、所定の出力に増幅してからアンテナ１より電波として送信する。ベースバンド処理回路３は、受信時、前記受信信号に付加されていた制御データや誤り訂正等のデータを除去し、送信時には、送信信号に制御データや誤り訂正等のデータを付加する。変復調器（以下「ＣＯＤＥＣ」という）４は、前記受信信号が音声データの場合にアナログデータに復調してからスピーカ５に供給して音声出力し、送信時には、マイク６から取り込んだ通話者の音声を、デジタル化してベースバンド処理回路３に送信信号として供給する。
【００１３】
ＭＰＵ７は、ベースバンド処理回路３、ＣＯＤＥＣ４、キー入力のためのキーパッド８および液晶ディスプレイ（以下「ＬＣＤ」という）９の入力・出力を制御する。このＭＰＵ７には、その動作を制御するためのソフトウェアを格納するＮＶＭ１０および種々の処理時に使用されるバッファであるＲＡＭ１１がパラレルの信号線Ｌ１で接続されている。このＮＶＭ１０およびＲＡＭ１１は、マルチチップパッケージ（以下「ＭＣＰ」という）５１として一つのパッケージに封止してＩＣ化されていることが多い。
【００１４】
以上が従来の構成であるが本実施の形態では、ＲＡＭ１１のパラレルのデータ信号線Ｌ２にシリアルインタフェイス（例えばＭＩＣＲＯＷＩＲＥ社のＩ２Ｃなどのデバイス）１５が接続され、このシリアルインタフェイス１５とベースバンド処理回路３との間はシリアルのデータ信号線Ｌ３で接続される。シリアルインタフェイス１５としては、上述したように、１００ｋｂｐｓ程度の転送速度を有するものであればよい。
【００１５】
図１の回路構成における動作を説明する。音声通信を行う場合は、従来の場合と同様で、ＲＡＭ１１へのデータの入出力はＭＰＵ７により、パラレルの信号線Ｌ１を通じてパラレルのデータによって行われる。
【００１６】
一方、データ受信の場合、アンテナ１で受信された電波は高周波回路２で搬送波が除去され、元の周波数帯域となる。そして、ベースバンド処理回路３で制御データ、誤り訂正等の付加されていたデータが取り除かれ、そしてシリアルのデータ信号線Ｌ３を通じてＲＡＭ１１にシリアルの形態で転送され格納される。その格納データは必要に応じ、ＭＰＵ７により読み出されＬＣＤ９に表示される。
【００１７】
また、データ送信の場合、キーパッド８から入力したデータは一旦、ＭＰＵ７を介してＲＡＭ１１に格納される。そしてその格納データは、シリアルのデータ信号線Ｌ３を通じてベースバンド処理の回路３に送出され、ここで、制御データ、誤り訂正等を付加したデータにされ、そのデータは高周波回路２にて搬送波と混合され、アンテナ１より電波として送信される。
【００１８】
このように、データ通信の場合は、ベースバンド処理回路３とＲＡＭ１１とのデータの転送が、ＭＰＵ７の指令に基づき、転送速度の遅いシリアルのデータ信号線Ｌ３を通じて行われるため、ＲＡＭ１１およびＭＰＵ７の消費電力を削減することが可能となる。
【００１９】
実施の形態２．
図１の携帯電話機においては、ＭＰＵ７は、ＮＶＭ１０のプログラムで動作するとして説明したが、パソコンでの動作と同様に、ＮＶＭ１０のプログラムをＲＡＭ１１の記憶領域に展開して動作させることも可能である。一般にＲＡＭ１１の方が、ＮＶＭ１０よりも動作速度が速く、このような手法をとることによって実行速度を高めることが可能となる。
【００２０】
この場合にはＭＣＰ５１に替え、図２の実施の形態２によるＭＣＰ５２のごとく、ＲＡＭ１１およびＮＶＭ１０の入出力部にバッファ２１、２２を設け、これらのＲＡＭ１１およびＮＶＭ１０を直接アクセスできるＤＭＡ（ダイレクトメモリアクセス）制御回路２３を付加している。
【００２１】
この図２においては、ＤＭＡ制御回路２３により、ＮＶＭ１０に格納されたプログラムのＲＡＭ１１へのメモリ展開を直接に行えるため、従来、ＭＰＵ７を介して行っていた場合に比べ、更に高速にプログラム転送を行える。
【００２２】
即ち、ＤＭＡのコマンドをアドレス信号線Ａ１およびデータ信号線Ｌ２より入力して、ＤＭＡ制御回路２３を動作させ、そして、バッファ２１およびバッファ２２を非活性として、アドレス信号線Ａ１およびデータ信号線Ｌ２よりの入力を遮断することにより、ＮＶＭ１０からＲＡＭへのプログラムのＤＭＡによるデータ転送（以下「ＤＭＡ転送」という）を行う。
【００２３】
このように、ワンチップ化したＭＣＰ内でＮＶＭ１０からＲＡＭ１１へプログラムをＤＭＡ転送することにより、ＮＶＭ１０からＲＡＭ１１へのプログラム展開をＭＰＵ７によって行っていた従来のものに比べ転送時間が短縮され、携帯電話機のプログラム立上げ時間を短縮することができる。なお、上記以外の動作は図１のものと同じなので説明を省略した。
【００２４】
実施の形態３．
図２のＭＣＰ５２では、ＲＡＭ１１の容量が不足する場合がある。そこで図３に示した実施の形態の３によるＭＣＰ５３では、外付けのＲＡＭ３１を設け、そのＲＡＭ３１に対するアドレスデコーダ３２を内蔵している。
【００２５】
この図３のＭＣＰ５３及び外付けＲＡＭ３１を組み込んだ携帯電話機のブロック図を図４に示す。このように外付けのＲＡＭ３１を取り付け可能することにより、ＲＡＭ１１の領域を拡張でき、携帯電話システムのアプリケーション機能の拡張等が可能になる。なお、ＭＣＰ５３での動作以外は図１のものと同じなので説明を省略した。
【００２６】
実施の形態４．
又、図２の回路構成において、シリアルアクセスは、ＲＡＭのみでなく、ＮＶＭ領域にも可能なように回路を構成することも可能であり、この場合は、実施の形態１と同等の機能を持つ。この他、上述した各実施の形態における機能を様々な組み合わせも可能であり、実施の形態１〜実施の形態３の機能にいずれかを取捨選択したメモリ装置が実現可能である。
【００２７】
上記の各実施の形態では、パラレルポートと、そのパラレルポートよりデータ転送速度の低いシリアルポートを有するＲＡＭを携帯電話機に適用したもので説明したが、このＲＡＭはこれ以外にも、転送速度の低い種々の装置に適用できる。
【００２８】
【発明の効果】
この発明は、ＲＡＭおよびＮＶＭを内蔵するメモリ装置において、前記ＲＡＭは、パラレルポート用のインタフェイスと、前記パラレルポート用のインタフェイスでの転送速度より低い転送速度のシリアルポート用インタフェイスを備えることで、例えば高速のデータ読み出しや書き込みを必要としない場合には、シリアルポート用インタフェイスを通じてデータ転送を行うようにすれば、消費電力を低減できる。
【図面の簡単な説明】
【図１】実施の形態１になる携帯電話機のブロック図
【図２】図１のＭＣＰの別の実施の形態を示したブロック図
【図３】図２のＭＣＰの更に別の実施形態を示したブロック図
【図４】図３のＭＣＰを適用した携帯電話機のブロック図
【符号の説明】
１  アンテナ、２  高周波回路、３  ベースバンド処理回路、４  ＣＯＤＥＣ、７  ＭＰＵ、１０  ＮＶＭ、１１  ＲＡＭ、１５  シリアルインタフェイス、２３  ＤＭＡ制御回路、５１  ＭＣＰ
【図１】
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【図２】
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【図３】
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【図４】
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