(57)【要約】【課題】低照度時に光検出信号のばらつきを低減することが可能なＭＯＳ型イメージセンサを用いた固体撮像素子の製造方法を提供する。【解決手段】光検出用ＭＯＳトランジスタ１１２のチャネル領域下にリング形状のキャリアポケット２５を形成するために、まず、キャリアポケット２５を覆い、かつ中空の開口部６５ａを有するレジストマスク６５によりｐ型不純物を導入して高濃度注入領域６６を形成し、この高濃度注入領域６６上方にリング形状のゲート電極１９を形成した後、このゲート電極１９をマスクとしてｎ型不純物を導入し、高濃度注入領域６６の中央に位置するゲート電極１９に囲まれた領域を導入されたｎ型不純物によりｎ型のソース領域１６ａとするとともに、高濃度注入領域６６をソース領域１６ａに隙間なく接合したリング形状のキャリアポケット２５へと成形する。【選択図】        図１８
2004241487.tif 000002
【特許請求の範囲】
【請求項１】
第１のマスクにより一導電型不純物を一導電型の半導体基板に導入して前記半導体基板の表層に一導電型の第１のウエル領域を形成する工程と、
前記半導体基板の表層に反対導電型不純物を導入して、前記第１のウエル領域を含むように反対導電型領域を形成する工程と、
前記第２のマスクにより前記反対導電型領域の表層に一導電型不純物を導入し、前記第１のウエル領域と繋がった一導電型の第２のウエル領域を形成する工程と、
前記第２のマスクにより前記第２のウエル領域の表層に反対導電型不純物を導入し、反対導電型のチャネルドープ層を形成する工程と、
第３のマスクにより前記第２のウエル領域内部に一導電型不純物を導入し、前記第２のウエル領域よりも高い不純物濃度を有し、かつ前記チャネルドープ層の下の第２のウエル領域内部に一導電型高濃度注入領域を形成する工程と、
前記半導体基板表面にゲート絶縁膜を形成する工程と、
前記一導電型高濃度注入領域の上方に前記一導電型高濃度注入領域の外縁を覆うようにリング形状のゲート電極を形成する工程と、
前記ゲート電極をマスクとして反対導電型不純物を導入し、前記ゲート電極の外側の前記第１及び第２のウエル領域表層に反対導電型のドレイン拡散領域を形成し、かつ前記一導電型高濃度注入領域中央に位置する前記ゲート電極に囲まれた領域を導入された反対導電型不純物により反対導電型領域としてなるソース領域とするとともに、前記一導電型高濃度注入領域を前記ソース領域に隙間なく接合したリング形状のキャリアポケットへと成形する工程とを有することを特徴とする固体撮像素子の製造方法。
【請求項２】
前記第１のマスクにより反対導電型不純物を前記半導体基板に導入し、前記第１のウエル領域の下方であって前記半導体基板の内部に反対導電型の第１の埋込層を形成する工程と、
前記第２のマスクにより前記半導体基板の内部に一導電型不純物を導入し、前記反対導電領域の下に前記半導体基板より高い不純物濃度を有する一導電型の第２の埋込層を形成する工程とをさらに有することを特徴とする請求項１記載の固体撮像素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、固体撮像素子の製造方法に関し、より詳しくは、ビデオカメラ、電子カメラ、画像入力カメラ、スキャナ又はファクシミリ等に用いられる閾値電圧変調方式のＭＯＳ型イメージセンサを用いた固体撮像素子の製造方法に関するものである。
【０００２】
【従来の技術】
ＣＣＤ型イメージセンサやＭＯＳ型イメージセンサなどの半導体イメージセンサは量産性に優れているため、パターンの微細化技術の進展に伴い、ほとんどの画像入力デバイス装置に適用されている。特に、近年、ＣＣＤ型イメージセンサと比べて、消費電力が小さく、かつセンサ素子と周辺回路素子とを同じＣＭＯＳ技術によって作成できるという利点を生かして、ＭＯＳ型イメージセンサが見直されている。
【０００３】
このような世の中の動向に鑑み、ＭＯＳ型イメージセンサの改良がなされ、光検出用ＭＯＳトランジスタのチャネル領域下にキャリアポケット（高濃度埋込層）を有するＭＯＳ型イメージセンサに関する特許（特許文献１）、及び、さらにこれを改良して赤色感度の向上を図ったＭＯＳ型イメージセンサに関する特許（特許文献２）を得ている。
【０００４】
【特許文献１】
特許第２９３５４９２号公報
【特許文献２】
特許第３３１５９６２号公報
【０００５】
【発明が解決しようとする課題】
しかしながら、上記の従来の固体撮像素子の製造方法においては、リング形状の開口部を有するレジストマスクを用いてイオン注入を行い、チャネル領域下にリング形状のキャリアポケットを形成した後、このキャリアポケットを覆うようにチャネル領域上方にリング形状のゲート電極を形成し、このゲート電極をマスクとして不純物を導入することでソース領域及びドレイン領域を形成している。この製造方法では、図１９の固体撮像素子の断面図に示すように、ゲート電極を形成する際にキャリアポケットに対して位置ずれ（同図中のα）が生じる恐れがある。この位置ずれが生じた場合には、ゲート電極にセルフアラインして形成されるソース領域もキャリアポケットとの間にも同様に位置ずれαが生じることとなる。
【０００６】
キャリアポケットに光発生電荷が蓄積したとき、ソース領域に出力される光検出信号としての電位（Ｖｏｕｔ）は、キャリアポケットとゲート電極との間の静電容量（Ｃｇｐ）、キャリアポケットとソース領域との間の静電容量（Ｃｓｐ）、キャリアポケットとドレイン拡散領域との間の静電容量（Ｃｄｐ）、キャリアポケットと基板との間の静電容量（Ｃｂｐ）に依存して決定されるものである。キャリアポケットは、ドレイン拡散領域や基板と離れた位置に形成されているので、静電容量Ｃｄｐ，Ｃｂｐは、静電容量Ｃｇｐ，Ｃｓｐと比べて小さい。高照度時においては、キャリアポケットに蓄積される光発生電荷の電荷量（Ｑｐ）が大きく、静電容量Ｃｄｐ，Ｃｂｐの大きさやそれらのばらつきを無視することができる。一方、低照度時においては、蓄積される光発生電荷の電荷量（Ｑｐ）は小さいため、静電容量Ｃｄｐ，Ｃｂｐの大きさは無視できず、特にドレイン拡散領域の非対称な形状に起因する静電容量Ｃｄｐのばらつきが電位（Ｖｏｕｔ）に影響を与える。このように、低照度時においては光検出信号にばらつきが生じるという問題があった。
【０００７】
本発明は、光検出用ＭＯＳトランジスタの性能を維持しつつ、低照度時に光検出信号のばらつきを低減することが可能なＭＯＳ型イメージセンサを用いた固体撮像素子の製造方法を提供するものである。
【０００８】
【課題を解決するための手段】
上記目的を達成するために、本発明の固体撮像素子の製造方法は、第１のマスクにより一導電型不純物を一導電型の半導体基板に導入して前記半導体基板の表層に一導電型の第１のウエル領域を形成する工程と、前記半導体基板の表層に反対導電型不純物を導入して、前記第１のウエル領域を含むように反対導電型領域を形成する工程と、前記第２のマスクにより前記反対導電型領域の表層に一導電型不純物を導入し、前記第１のウエル領域と繋がった一導電型の第２のウエル領域を形成する工程と、前記第２のマスクにより前記第２のウエル領域の表層に反対導電型不純物を導入し、反対導電型のチャネルドープ層を形成する工程と、第３のマスクにより前記第２のウエル領域内部に一導電型不純物を導入し、前記第２のウエル領域よりも高い不純物濃度を有し、かつ前記チャネルドープ層の下の第２のウエル領域内部に一導電型高濃度注入領域を形成する工程と、前記半導体基板表面にゲート絶縁膜を形成する工程と、前記一導電型高濃度注入領域の上方に前記一導電型高濃度注入領域の外縁を覆うようにリング形状のゲート電極を形成する工程と、前記ゲート電極をマスクとして反対導電型不純物を導入し、前記ゲート電極の外側の前記第１及び第２のウエル領域表層に反対導電型のドレイン拡散領域を形成し、かつ前記一導電型高濃度注入領域中央に位置する前記ゲート電極に囲まれた領域を導入された反対導電型不純物により反対導電型領域としてなるソース領域とするとともに、前記一導電型高濃度注入領域を前記ソース領域に隙間なく接合したリング形状のキャリアポケットへと成形する工程とを有することを特徴とするものである。
【０００９】
また、本発明の固体撮像素子の製造方法は、前記第１のマスクにより反対導電型不純物を前記半導体基板に導入し、前記第１のウエル領域の下方であって前記半導体基板の内部に反対導電型の第１の埋込層を形成する工程と、前記第２のマスクにより前記半導体基板の内部に一導電型不純物を導入し、前記反対導電領域の下に前記半導体基板より高い不純物濃度を有する一導電型の第２の埋込層を形成する工程とをさらに有することが好ましい。
【００１０】
【発明の実施の形態】
まず、本発明の製造方法によって製造される固体撮像素子（ＭＯＳ型イメージセンサ）の構造について図面を参照しながら説明する。図１は、本発明に係わるＭＯＳ型イメージセンサの単位画素内における素子レイアウトについて示す平面図である。図１に示すように、単位画素１０１内に、受光ダイオード１１１と光信号検出用ＭＯＳトランジスタ１１２とが隣接して設けられている。これらは、それぞれ異なるｐ型のウエル領域、即ち第１のウエル領域１５ａと第２のウエル領域１５ｂを有し、それらは互いに繋がっている。受光ダイオード１１１部分の第１のウエル領域１５ａは光照射による電荷（光発生電荷）の発生領域を構成し、光信号検出用ＭＯＳトランジスタ１１２部分の第２のウエル領域１５ｂは光発生電荷が付与するポテンシャルによって閾値電圧が変調されるトランジスタ領域を構成している。
【００１１】
光信号検出用ＭＯＳトランジスタ１１２のゲート電極１９は、周縁部が八角形のリング形状に形成され、コンタクト２１に接続されている。光信号検出用ＭＯＳトランジスタ１１２のｎ型のソース領域１６ａは、リング形状のゲート電極１９に囲まれた領域に形成され、コンタクト２０に接続されている。そして、光信号検出用ＭＯＳトランジスタ１１２のｎ型のドレイン領域１７ａは、ゲート電極１９の外周部を取り囲み、かつ第２のウエル領域１５ｂの表層に形成されている。このドレイン領域１７ａは延在し、受光ダイオード１１１のｎ型の不純物領域１７ｂが第１のウエル領域１５ａの表層に形成されている。さらにドレイン領域１７ａは、光信号検出用ＭＯＳトランジスタ１１２と受光ダイオード１１１とを囲みコンタクト２２と接続されるｎ型の不純物領域１７ｃへと延在している。ドレイン領域１７ａ及び不純物領域１７ｂ，１７ｃは、一体となってドレイン拡散領域を構成している。
【００１２】
このＭＯＳ型イメージセンサの特徴である光発生電荷を蓄積するためのｐ＋  型のキャリアポケット（高濃度埋込層）２５は、ゲート電極１９下の第２のウエル領域１５ｂ内であって、ソース領域１６ａの周辺部に接合し、ソース領域１６ａを取り囲むように形成されている。また、受光ダイオード１１１の受光窓２４以外の領域は金属層（遮光膜）２３により遮光されている。
【００１３】
以上のように構成されたＭＯＳ型イメージセンサの単位画素１０１は、行方向と列方向に沿ってマトリクス状に多数配列されており（図示省略）、列方向は例えば低電圧にバイアスされたポリシリコンゲート電極と、その下のｐ型層とで構成される素子分離帯１３によって隣接する単位画素１０１間の素子分離が行なわれている。行方向に沿って配列された単位画素１０１のコンタクト２１は垂直走査信号（ＶＳＣＡＮ）供給線によって相互に接続され、かつコンタクト２２はドレイン電圧（ＶＤＤ）供給線によって相互に接続されている。列方向に沿って配列された単位画素１０１のコンタクト２０は垂直出力線によって相互に接続されている。
【００１４】
次に、本発明に係るＭＯＳ型イメージセンサのデバイス構造を断面図を用いて説明する。図２（Ａ）は、図１のＡ−Ａ線に沿う断面図を示す。図２（Ｂ）は、半導体基板表面に沿うポテンシャルの様子を示すポテンシャル図である。
【００１５】
図２（Ａ）に示すように、ｐ＋  型シリコンからなる基板１１上にこの基板１１より不純物濃度が低いｐ−  型シリコンをエピタキシャル成長し、エピタキシャル層３１が形成されている。基板１１及びエピタキシャル層３１が一導電型の半導体基板を構成する。
【００１６】
このエピタキシャル層３１に受光ダイオード１１１と光信号検出用ＭＯＳトランジスタ１１２とからなる単位画素１０１が形成されている。そして、各単位画素１０１を分離するように、隣接する単位画素１０１間に、図示しない配線により低電圧にバイアスされたゲート電極１３ａと、その下のエピタキシャル層３１全体にわたるｐ型の高濃度注入領域である素子分離層１３ｂとが形成されている。ゲート電極１３ａ及び素子分離層１３ｂが素子分離帯１３を構成する。このような構造を有する素子分離帯１３では、ＬＯＣＯＳ（ＬＯＣａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）で形成される素子分離帯と比べると、ｎ型の不純物領域１７ｃとの界面に欠陥が生じにくいため、欠陥に捕獲される正孔（ホール）の数は少ない。よって、この捕獲された正孔が放出されることによって生じる固定パターン雑音は低減する。
【００１７】
受光ダイオード１１１は、エピタキシャル層３１内に埋め込まれたｎ型埋込層（第１の埋込層）３２と、ｎ型埋込層３２上に形成された低濃度のｎ型ウエル層１２と、ｎ型ウエル層１２の表層に形成されたｐ型の第１のウェル領域１５ａと、第１のウェル領域１５ａに領域がかかるようにｎ型ウエル層１２の表層に形成されたｎ型の不純物領域１７ｂとで構成されている。
【００１８】
ｎ型埋込層３２は比較的高い不純物濃度を有しており、第１のウエル領域１５ａ、ｎ型層１２及びｎ型埋込層３２全体で構成される光電荷発生領域が厚くなっていることを特徴としている。これにより、受光ダイオード１１１に光を照射したとき、この光電荷発生領域は赤色光のような受光部の奥深くまで到達する波長の長い光に対して感度のよい受光部となっている。また、上記の受光ダイオード１１１においては不純物領域１７ｂの下に光によるキャリア発生領域が配置されているという点で、受光ダイオード１１１は光により発生した正孔（ホール）に対する埋め込み構造を有しているので、界面捕獲準位の多い半導体層表面に影響されず、雑音が低減する。
【００１９】
光信号検出用ＭＯＳトランジスタ１１２は、リング形状のゲート電極１９の外周をｎ型のドレイン領域１７ａが囲むような構造を有する。ｎ型のドレイン領域１７ａはｎ型の不純物領域１７ｂと一体的に形成されている。また、リング形状のゲート電極１９によって囲まれるようにｎ型のソース領域１６ａが形成されている。ゲート電極１９は、ｐ型の第２のウエル領域１５ｂ上にゲート絶縁膜１８を介して形成されている。ゲート電極１９下のドレイン領域１７ａとソース領域１６ａとに挟まれた第２のウエル領域１５ｂの表層がチャネル領域となる。そして、このｐ型の第２のウエル領域１５ｂは、受光ダイオード１１１と光信号検出用ＭＯＳトランジスタ１１２とにわたって形成されたｎ型ウエル層１２の表層に形成されており、このｎ型ウエル層１２下のエピタキシャル層３１内にはｐ型埋込層（第２の埋込層）３３が埋め込まれている。
【００２０】
さらに、通常動作電圧において、チャネル領域を蓄積状態に保持するため、チャネル領域に適当な濃度のｎ型不純物を導入してチャネルドープ層１５ｃが形成されている。そのチャネル領域の下の第２のウエル領域１５ｂ内であってチャネル長方向の一部領域に、即ちソース領域１６ａの周辺部に接合してソース領域１６ａを囲むように、ｐ＋  型のキャリアポケット２５が形成されている。このｐ＋  型のキャリアポケット２５は、例えばイオン注入法により形成することができる。なお、キャリアポケット２５はチャネル領域にかからないようにすることが望ましい。
【００２１】
このｐ＋  型のキャリアポケット２５では光発生電荷（電子及びホール）のうち光発生ホールに対するポテンシャルが低くなるため、ドレイン領域１７ａにゲート電圧よりも高い電圧を印加したときに光発生ホールをこのキャリアポケット２５に集めることができる。図２（Ｂ）は、光発生ホールがキャリアポケット２５に蓄積し、チャネル領域に電子が誘起されて電子蓄積が生じている状態のポテンシャル図を示す。この蓄積電荷により、光信号検出用ＭＯＳトランジスタ１１２の閾値電圧が変動する。従って、光信号の検出は、この閾値電圧の変化を検出することにより行うことができる。
【００２２】
また、ｐ型埋込層３３は高い不純物濃度を有しており、その上の厚さの薄いｎ型ウエル層１２と接しているため、ゲート電極１９に高い電圧が印加された場合、その電界は第２のウエル領域１５ｂ及びその近くに集中する。即ち、第２のウエル領域１５ｂに急激なポテンシャル変化が生じてホールを基板１１側に掃き出すような強い電界が主として第２のウエル領域１５ｂにかかるため、キャリアポケット２５に蓄積されたホールを掃き出すには、ｐ型埋込層３３を形成しない場合と比較すると、より低いリセット電圧でよく、これによりリセット効率が向上する。
【００２３】
図３は、図１のＢ−Ｂ線に沿う断面図であり、光信号検出用ＭＯＳトランジスタ１１２の部分の断面構造を示すものである。光信号検出用ＭＯＳトランジスタ１１２は図１で示したようにリング形状の構造を有しているので、図３の断面図で示される各層の構成は、図２（Ａ）の光信号検出用ＭＯＳトランジスタ１１２部分の構成と同様となっている。詳細な説明は省略する。
【００２４】
図４は、以上のように構成された単位画素１０１を行方向と列方向に沿ってマトリクス状に配列したＭＯＳ型イメージセンサの電気的回路構成を示す。このように、このＭＯＳ型イメージセンサは、２次元アレーセンサの構成を採っている。
【００２５】
垂直走査信号（ＶＳＣＡＮ）の駆動走査回路１０２及びドレイン電圧（ＶＤＤ）の駆動走査回路１０３が画素領域を挟んでその左右に配列されている。垂直走査信号供給線２１ａ，２１ｂは垂直走査信号（ＶＳＣＡＮ）の駆動走査回路１０２から行毎に一つずつでている。各垂直走査信号供給線２１ａ，２１ｂは行方向に並ぶ全ての単位画素１０１内の光信号検出用ＭＯＳトランジスタ１１２のゲート電極１９にコンタクト２１を介して接続されている。
【００２６】
ドレイン電圧供給線（ＶＤＤ供給線）２２ａ，２２ｂはドレイン電圧（ＶＤＤ）の駆動走査回路１０３から行毎に一つずつでている。各ドレイン電圧供給線（ＶＤＤ供給線）２２ａ，２２ｂは、行方向に並ぶ全ての単位画素１０１内の光信号検出用ＭＯＳトランジスタ１１２のドレイン拡散領域にコンタクト２２を介して接続されている。また、列毎に異なる垂直出力線２０ａ，２０ｂが設けられ、各垂直出力線２０ａ，２０ｂは列方向に並ぶ全ての単位画素１０１内の光信号検出用ＭＯＳトランジスタ１１２のソース領域１６ａにコンタクト２０を介してそれぞれ接続されている。
【００２７】
光信号検出用ＭＯＳトランジスタ１１２のソース領域１６ａは列毎に垂直出力線２０ａ，２０ｂを通して信号出力回路１０５と接続されている。この信号出力回路１０５は、図示しない第１及び第２のラインメモリと雑音除去回路とによって構成されている。第１のラインメモリは、キャリアポケット２５に蓄積された光発生ホールによる光検出信号と光発生ホール蓄積前のセル固有の基準レベルとを含んだソース領域１６ａの電位（ＶｏｕｔＳ）を記憶するためものであり、第２のラインメモリは、上記セル固有の基準レベルのみによるソース領域１６ａの電位（ＶｏｕｔＮ）を記憶するためものである。雑音除去回路は、第１及び第２のラインメモリに記憶された電位の差（ＶｏｕｔＳ−ＶｏｕｔＮ）を求め、光発生ホールのみによる光検出信号（Ｖｏｕｔ＝ＶｏｕｔＳ−ＶｏｕｔＮ）を出力する差分回路として機能するものである。なお、信号出力回路１０５の詳細は、本出願人により文献（特開２００１−２３０９７３）によって開示されているものに準ずる。
【００２８】
また、水平走査信号（ＨＳＣＡＮ）の駆動走査回路１０４は、信号出力回路１０５に沿って配置されており、列毎に一つずつＨＳＣＡＮ供給線２７ａ，２７ｂがでている。ＨＳＣＡＮ供給線２７ａ，２７ｂは、信号出力回路１０５にそれぞれ入力され、各垂直出力線２０ａ，２０ｂと信号出力回路１０５との接続状態を制御する。
【００２９】
さらに、昇圧走査回路１０６が設けられており、昇圧走査回路１０６からの各昇圧電圧出力線３０ａ、３０ｂが各垂直出力線２０ａ，２０ｂに接続されている。即ち、列毎に各単位画素１０１のＭＯＳトランジスタ１１２のソース領域１６ａに昇圧された電圧が印加される。昇圧された電圧はさらにゲート−ソース間の容量を通して結果的にゲート電極１９にかかる。これにより、ウエル領域にかかる電界強度を増して、キャリアの掃き出しを促進する。
【００３０】
以上のような構成であるので、垂直走査信号（ＶＳＣＡＮ）及び水平走査信号（ＨＳＣＡＮ）により、逐次、各単位画素１０１の光検出用ＭＯＳトランジスタ１１２を駆動して光の入射量に比例した、セル固有の基準レベル成分を含まない光検出信号（Ｖｏｕｔ）が信号出力回路１０５から水平出力線２６を通して光検出信号出力端子１０７に出力される。
【００３１】
次に、以上のように構成されたＭＯＳ型イメージセンサの光検出動作について簡単に説明を行なう。図５は、本発明に係るＭＯＳ型イメージセンサを動作させるための各入出力信号のタイミングチャートを示す。このタイミングチャートは、ｐ型のウエル領域１５ａ，１５ｂを用いて、かつ光信号検出用ＭＯＳトランジスタ１１２がｎ型のＭＯＳトランジスタである場合に適用される。
【００３２】
光信号検出のための素子動作は、蓄積期間−読出期間−掃出期間（初期化期間）−読出期間−蓄積期間−・・というように、蓄積期間−読出期間−掃出期間（初期化期間）−読出期間の一連の過程が繰り返し行われる。なお、本実施の形態では蓄積期間−読出期間−掃出期間（初期化期間）−読出期間は水平ブランキング期間において行われる。
【００３３】
蓄積期間では、光照射によりキャリアを発生させ、キャリアのうちホールを第１及び第２のウエル領域１５ａ，１５ｂ内を移動させてキャリアポケット２５に蓄積させる。このとき、光検出用ＭＯＳトランジスタ１１２のゲート電極１９に低いゲート電圧を印加し、ドレイン領域１７ａの動作に必要な約１〜３Ｖの電圧（ＶＤＤ）を印加する。これにより、第１のウエル領域１５ａとｎ型ウエル層１２及びｎ型埋込層３２が空乏化するとともに、第２のウエル領域１５ｂは空乏化する。そして、ドレイン領域１７ａからソース領域１６ａに向かう電界が生じる。
【００３４】
続いて、受光ダイオード１１１に光を照射して、キャリア発生領域に電子−正孔対（光発生電荷）を生じさせる。上記電界によりこの光発生電荷のうちホールが光信号検出用ＭＯＳトランジスタ１１２の第２のウエル領域１５ｂに注入され、キャリアポケット２５に蓄積される。これにより、チャネル領域からその下の第２のウエル領域１５ｂに広がる空乏層幅が制限されるとともに、そのソース領域１６ａ付近のポテンシャルが変調されて、光信号検出用ＭＯＳトランジスタ１１２の閾値電圧が変動する。
【００３５】
なお、この蓄積期間は、後述する信号出力回路１０５の第１及び第２のラインメモリにそれぞれ記憶させた電位の差（ＶｏｕｔＳ−ＶｏｕｔＮ）を光検出信号出力端子１０７から出力する期間でもある。
【００３６】
次に、読出期間では、キャリアポケット２５に蓄積された光発生ホールによる光信号検出用ＭＯＳトランジスタ１１２の閾値電圧の変動をソース電位の変化として読み取り、信号出力回路１０５の第１のラインメモリに記憶させる。このとき、ゲート電極１９に光信号検出用ＭＯＳトランジスタ１１２が飽和状態（図６に示す）で動作しうる約２〜３Ｖのゲート電圧を印加し、ドレイン領域１７ａに光信号検出用ＭＯＳトランジスタ１１２が動作しうる約２〜３Ｖの電圧（ＶＤＤ）を印加する。これにより、キャリアポケット２５上方のチャネル領域の一部に低電界領域が形成され、残りの部分に高電界領域が形成される。この読出期間において、変調されたソース電位（ＶｏｕｔＳ）が第１のラインメモリに記憶させる。このソース電位（ＶｏｕｔＳ）には、光発生ホールのみによる電位の他に光発生ホールによらないセル固有の基準レベルに起因した雑音電位（ＶｏｕｔＮ）も含まれている。
【００３７】
掃出期間（初期化期間）では、光発生ホールを蓄積する前に読み出しが終わって残留するキャリアや、アクセプタやドナー等を中性化し、或いは表面準位に捕獲されている正孔や電子等、光信号の読み出し前の残留電荷を半導体内から排出して、キャリアポケット２５を空にする。このとき、昇圧走査回路１０６からの出力電圧（ＶＰＳｎ）により光信号検出用ＭＯＳトランジスタ１１２のソース領域１６ａに約６．６Ｖを加えることにより、光信号検出用ＭＯＳトランジスタ１１２の容量を通してドレイン領域１７ａの電位を約６．６Ｖとし、かつソース−ゲート間の容量を介してゲート電極１９の電位を既に充電されている電位に加えて約８．６Ｖとする。このゲート電極１９の電位が第２のウエル領域１５ｂにかかり、第２のウエル領域１５ｂからキャリアが掃き出される。昇圧走査回路１０６を備えることにより、より低い電圧でキャリアを掃き出すことができる。
【００３８】
次に、初期化期間の後に行われる読出期間は、キャリアポケット２５から光発生ホールが掃き出された状態でのソース電位を信号出力回路１０５の第２のラインメモリに記憶させる。このとき、ゲート電極１９に光信号検出用ＭＯＳトランジスタ１１２が飽和状態（図６に示す）で動作しうる約２〜３Ｖのゲート電圧を印加し、ドレイン領域１７ａに光信号検出用ＭＯＳトランジスタ１１２が動作しうる約２〜３Ｖの電圧（ＶＤＤ）を印加する。これにより、キャリアポケット２５上方のチャネル領域の一部に低電界領域が形成され、残りの部分に高電界領域が形成される。この読出期間において、光発生ホールによらないセル固有の基準レベルに起因した雑音電位（ＶｏｕｔＮ）が第２のラインメモリに記憶させる。
【００３９】
ブランキング期間終了後、蓄積期間に戻るが、このとき上記の蓄積動作を行なうとともに、信号出力回路１０５の第１及び第２のラインメモリに記憶されているソース電位の差（ＶｏｕｔＳ−ＶｏｕｔＮ）を演算する動作が雑音除去回路によって行なわれる。このようにして、光照射に比例し、セル固有の基準レベルによるノイズ成分を含まない光検出信号（Ｖｏｕｔ＝ＶｏｕｔＳ−ＶｏｕｔＮ）を光検出信号出力端子１０７から取り出すことができる。
【００４０】
ただし、この光検出信号（Ｖｏｕｔ）は、製造された素子の構造によって決定されるキャリアポケット２５−ゲート電極１９間の静電容量（Ｃｇｐ）、キャリアポケット２５−ソース領域１６ａ間の静電容量（Ｃｓｐ）、キャリアポケット２５−ドレイン拡散領域１７ａ／１７ｂ／１７ｃ間の静電容量（Ｃｄｐ）、キャリアポケット２５−基板１１間の静電容量（Ｃｂｐ）に依存する。
【００４１】
キャリアポケット２５は、ドレイン拡散領域１７ａ／１７ｂ／１７ｃや基板１１と離れた位置に形成されているので、静電容量Ｃｄｐ，Ｃｂｐは、静電容量Ｃｇｐ，Ｃｓｐと比べると小さい。受光ダイオード１１１に入射する光量が大きく、高照度であるときには、キャリアポケット２５に蓄積される光発生ホールの電荷量（Ｑｐ）が大きくなるので、静電容量Ｃｄｐ，Ｃｂｐの大きさやそれらのばらつきが光検出信号（Ｖｏｕｔ）へ与える影響は無視することができる。一方、低照度時においては、キャリアポケット２５に蓄積される光発生ホールの電荷量（Ｑｐ）は小さいため、静電容量Ｃｄｐ，Ｃｂｐの大きさやそれらのばらつきが光検出信号（Ｖｏｕｔ）へ与える影響は無視できず、特にドレイン拡散領域１７ａ／１７ｂ／１７ｃの非対称な形状に起因するＣｄｐのばらつきによる影響が増す。
【００４２】
後述する本発明に係わる固体撮像素子の製造方法では、キャリアポケット２５をソース領域１６ａに間隙なく接合し、かつゲート電極１９との位置ずれをなくすことができる。これにより、静電容量Ｃｇｐ，Ｃｓｐを可能な限り大きくすることができ、静電容量Ｃｄｐ，Ｃｂｐの大きさを相対的に小さくすることができる。従って、低照度時において静電容量Ｃｄｐ，Ｃｂｐの大きさやそれらのばらつきが光検出信号（Ｖｏｕｔ）へ与える影響は小さくなってより安定した信号が得られる。
【００４３】
次に、図７のポテンシャル図を用いて上記の光検出過程における光発生ホールの移動を簡単に説明する。図７（Ａ）は、掃出期間（初期化期間）、蓄積期間における図２のＣ−Ｃ切断面でのホールに対するポテンシャル分布を表す。図７（Ｂ）は、掃出期間（初期化期間）、蓄積期間における図２のＤ−Ｄ切断面でのホールに対するポテンシャル分布を表す。掃出期間では、上述したようにゲート電極１９やソース領域１６ａやドレイン拡散領域１７ａ／１７ｂ／１７ｃの電位が高くなる。これにより電圧は主に第１及び第２のウエル領域１５ａ，１５ｂにかかるので、これらのウエル領域にポテンシャル変化が生じる。その結果、第１及び第２のウエル領域１５ａ，１５ｂやその他の半導体内に残留する光発生ホールは基板１１に排出される。
【００４４】
蓄積期間では、ゲート電極１９への電圧印加が低く設定されているので、光発生電荷のうち、光発生電子はドレイン拡散領域１７ａ／１７ｂ／１７ｃから排出される。一方、光発生ホールは、ソース領域１６ａの方向へ向かう電界によりソース領域１６ａの方向へ移動し、ホールに対するポテンシャルが最も低くなっているキャリアポケット２５の領域に蓄積される。この光発生ホールの蓄積量に応じて空間電荷が減少するため、光検出用ＭＯＳトランジスタ１１２に閾値電圧の低下をもたらすと同時にチャネルコンダクタンスが増大する。
【００４５】
次に、本発明に係わる上記構造の固体撮像素子の製造方法について図８〜図１７を用いて順に説明する。なお、実際の回路構成や素子配置は複雑であり、以下に説明する素子の平面配置とは異なるが、図８〜図１７においては、製造方法を説明する便宜上、この回路に用いるすべての素子のうち素子構造の異なる主な素子を取り出して、一連の製造工程において異なる素子構造がどのように形成されるのかを模式的に示している。選択した素子の種類は、各図の左側から、周辺回路素子であるｐ−ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  ＳｅｍｉｃｏｎｄｕｃｔｏｒのうちｐチャネルＭＯＳ），ｎ−ＣＭＯＳ（ＣＭＯＳのうちｎチャネルＭＯＳ），エンハンスメントｎ−ＭＯＳ，ディプリーションｎ−ＭＯＳと、ＭＯＳ型イメージセンサとしての固体撮像素子である。
【００４６】
まず、図８（Ａ）に示すような、ｐ＋  型シリコンからなる基板１１上に、この基板１１の不純物濃度より低いｐ−  型のシリコンをエピタキシャル成長し、不純物濃度約１×１０１５ｃｍ−３のｐ型エピタキシャル層３１を形成する。そして、熱酸化によりエピタキシャル層３１の表層に酸化膜であるパッド絶縁膜５１を形成する。続いて、図８（Ｂ）に示すような、開口部５２ａ〜５２ｄを有するナイトライドマスク５２を形成する。この開口部５２ａ〜５２ｄを通してＬＯＣＯＳを行い、形成されたフィールド絶縁膜１４により上記の各素子の形成領域が分離される。
【００４７】
次に、図９（Ａ）に示すような、固体撮像素子の素子分離領域に開口部５３ａを有し、エンハンスメントｎ−ＭＯＳとディプリーションｎ−ＭＯＳとの間の素子分離領域、及びディプリーションｎ−ＭＯＳと固体撮像素子との間の素子分離領域にそれぞれ開口部５３ｂ，５３ｃを有し、さらにｎ−ＣＭＯＳ形成領域の全体にわたる開口部５３ｄを有するレジストマスク５３を形成する。そして、レジストマスク５３の開口部５３ａ〜５３ｄを通してｐ型不純物をイオン注入する。これにより、エピタキシャル層３１にｐ型の各素子分離層１３ｂを形成するとともに、ｎ−ＣＭＯＳ形成領域の全領域にわたるエピタキシャル層３１にｐ型ウエル層５４を形成する。
【００４８】
続いて、図９（Ｂ）に示すような、ｐ−ＣＭＯＳ形成領域の全体にわたる開口部５５ａを有するレジストマスク５５を形成し、開口部５５ａを通してｎ型不純物をイオン注入する。これにより、ｐ−ＣＭＯＳ形成領域の全領域にわたるエピタキシャル層３１にｎ型ウエル層５６を形成する。
【００４９】
次に、図１０（Ａ）に示すように、固体撮像素子形成領域の受光ダイオード１１１の形成領域に開口部５７ａを有するレジストマスク（第１のマスク）５７を形成する。続いて、この開口部５７ａを通してｎ型不純物（例えばＰ＋  ）を深くイオン注入し、さらに同じ開口部５７ａを通して、ｐ型不純物（例えばＢ＋  ）を浅くイオン注入する。これにより、ピーク位置約１．５μｍ、ピーク不純物濃度約１×１０１７ｃｍ−３のｎ型埋込層（第１の埋込層）３２と、その上方にｎ型埋込層３２とほぼ同じ幅を有するピーク位置約０．４μｍ、ピーク不純物濃度約６×１０１６ｃｍ−３のｐ型の第１のウエル領域１５ａとを形成する。
【００５０】
そして、図１０（Ｂ）に示すように、固体撮像素子形成領域の全体にわたって開口部５８ａを有するレジストマスク５８を形成し、この開口部５８ａを通してｎ型不純物をイオン注入する。これにより、第１のウエル領域１５ａの全体を含み、その下端がｎ型埋込層３２に達するピーク位置約０．７μｍ、ピーク不純物濃度約３×１０１６ｃｍ−３のｎ型ウエル層（反対導電型領域）１２を形成する。なお、図１０（Ｂ）に示す工程の後、パッド絶縁膜５１を除去して半導体基板の表面を再酸化することにより、ゲート絶縁膜を形成することもできる。図面では、パッド絶縁膜も再酸化により形成したゲート絶縁膜も同じ符号５１で示している。
【００５１】
次に、図１１（Ａ）に示すように、ディプリーションｎ−  ＭＯＳ形成領域の全体にわたって開口部５９ｂを有し、かつ固体撮像素子形成領域の光信号検出用ＭＯＳトランジスタ１１２の形成領域に開口部５９ａを有するレジストマスク（第２のマスク）５９を形成する。続いて、開口部５９ａ及び５９ｂを通してｐ型不純物（例えばＢ＋  ）を深くイオン注入し、さらに同じ開口部５９ａ及び５９ｂを通してｐ型不純物（例えばＢ＋  ）を浅くイオン注入する。さらに同じ開口部５９ａ及び５９ｂを通してｎ型不純物（例えばＡｓ＋  ）を浅くイオン注入する。これにより、ディプリーションｎ−ＭＯＳ形成領域では、ｐ型埋込層６０とｐ型ウエル層６１とｎ型のチャネルドープ層６２とを形成する。一方、固体撮像素子形成領域では、ピーク位置約１．２μｍ、ピーク不純物濃度約５×１０１６ｃｍ−３のｐ型埋込層（第２の埋込層）３３と、ピーク位置約０．４μｍ、ピーク不純物濃度約６×１０１６ｃｍ−３の第２のｐ型ウエル領域１５ｂ表層のピーク不純物濃度約２×１０１７ｃｍ−３のｎ型のチャネルドープ層１５ｃとを形成する。
【００５２】
そして、図１１（Ｂ）に示すように、ｐ−ＣＭＯＳ及びｎ−ＣＭＯＳの各形成領域全体に開口部６３ａを有するレジストマスク６３を形成し、この開口部６３ａを通してｐ型不純物を浅くイオン注入する。これにより、ｐ型のチャネルドープ層６４ａ，６４ｂを形成する。
【００５３】
次に、図１２（Ａ）に示すように、固体撮像素子形成領域の光信号検出用ＭＯＳトランジスタ１１２の形成領域に開口部６５ａを有するレジストマスク（第３のマスク）６５を形成する。続いて、この開口部６５ａを通してｐ型不純物（例えばＢ＋  ）をイオン注入する。これにより、ｐ型の第２のウエル領域の表層にピーク位置約０．１５μｍ、ピーク不純物濃度約１．４×１０１７ｃｍ−３のｐ＋  型の高濃度注入領域６６を形成する。この開口部６５ａとｐ＋  型の高濃度注入領域６６とは、図１８に示す素子レイアウト上の斜線が施された領域に対応する。このｐ＋  型の高濃度注入領域６６は、後述するゲート電極１９をマスクとしたｎ型不純物のイオン注入により光生成ホールを蓄積するリング形状のキャリアポケット２５へと成形される。
【００５４】
そして、図１２（Ｂ）に示すように、ｐ−ＣＭＯＳ，ｎ−ＣＭＯＳ，エンハンスメントｎ−ＭＯＳ，及びディプリーションｎ−ＭＯＳの各形成領域全体にわたって開口部６７ａを有するレジストマスク６７を形成する。続いて、この開口部６７に基づいてゲート絶縁膜５１を除去するとともに、固体撮像素子形成領域には、ゲート絶縁膜５１を残す。
【００５５】
次に、図１３（Ａ）に示すように、レジストマスク６７を除去した後、半導体基板の表面を熱酸化する。これにより、ｐ−ＣＭＯＳ，ｎ−ＣＭＯＳ，エンハンスメントｎ−ＭＯＳ，及びディプリーションｎ−ＭＯＳ形成領域に薄い膜厚のゲート酸化膜６８ａ〜６８ｄが形成されるとともに、固体撮像素子形成領域の表面には前の工程で残しておいた酸化膜厚５１にさらに酸化膜厚が加わり、厚い膜厚のゲート絶縁膜１８が形成される。固体撮像素子形成領域のゲート絶縁膜１８を厚くすることにより、ゲート容量を小さくして、高濃度埋込層に蓄積される光発生電荷の検出感度、ひいては光信号の検出感度が向上する。
【００５６】
次に、図１３（Ｂ）に示すように、全面に例えばポリシリコンとタングステンシリサイドとを積層して導電膜６９を形成する。そして、図１４（Ａ）に示すように、導電膜６９をパターニングし、各素子の形成領域にゲート電極７０ａ〜７０ｅ、ゲート電極１９、及びゲート電極１３ａを形成する。
【００５７】
そして、図１４（Ｂ）に示すように、ｎ−ＣＭＯＳ，エンハンスメントｎ−ＭＯＳ，ディプリーションｎ−ＭＯＳ，及び固体撮像素子の各形成領域全体にわたって開口部７１ａを有するレジストマスク７１を形成した後、この開口部７１ａを通して、かつゲート電極７０ｂ〜７６ｄ及びゲート電極１９をマスクとしてｎ型不純物をイオン注入する。これにより、各形成領域のゲート電極７０ｂ〜７６ｄ及びゲート電極１９の両側にピーク不純物濃度約６×１０１７ｃｍ−３のソース領域及びドレイン領域として、７２ａ及び７２ｂ、７２ｃ及び７２ｄ、７２ｅ及び７２ｆ、１６ａ及び１７ａ／１７ｂ／１７ｂをそれぞれ形成する。このとき、固体撮像素子形成領域の光信号検出用ＭＯＳトランジスタ１１２のソース領域１６ａは、イオン注入されたｎ型不純物によって、前述したｐ＋  型の高濃度注入領域６６の中央部に形成されると同時に高濃度注入領域６６は、このソース領域１６ａによってリング形状へと成形され、キャリアポケット２５となる。このようにして、キャリアポケット２５は形成されるので、キャリアポケット２５とソース領域１６ａとの間には隙間が生じることはなく、また、キャリアポケット２５はゲート電極１９に対して図１９に示したような位置ずれを起こすこともない。
【００５８】
次に、図１５（Ａ）に示すように、ｐ−ＣＭＯＳ形成領域の全体にわたって開口部７３ａを有するレジストマスク７３を形成する。続いて、この開口部７３ａを通して、かつゲート電極７０ｅをマスクとしてｐ型不純物をイオン注入する。これにより、ゲート電極７０ｅの両側のｎ型ウエル層５６にソース領域７４ａ及びドレイン領域７４ｂを形成する。そして、図１５（Ｂ）に示すように、レジストマスク７３を除去した後、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法等により、絶縁膜を形成し、異方性エッチングを行い、ゲート電極７０ａ〜７０ｅ、ゲート電極１９、及びゲート電極１３ａの側面にサイドウオール７５を形成する。
【００５９】
次に、図１６（Ａ）に示すように、ｎ−ＣＭＯＳ，エンハンスメントｎ−ＭＯＳ，ディプリーションｎ−ＭＯＳ，固体撮像素子形成領域のドレインコンタクト形成部分の各形成領域全体にわたって開口部７６ａを有するレジストマスク７６を形成する。その後、開口部７６ａを通して、かつゲート電極７０ｂ〜７０ｄ、ゲート電極１９及びサイドウオール７５をマスクとしてｎ型不純物をイオン注入する。これにより、各形成領域のソース／ドレイン領域内にｎ＋  型のコンタクト層７７ａ〜７７ｆ及び１７ｄを形成する。
【００６０】
その後、固体撮像素子のソース領域１６ａ内にｎ＋  型のコンタクト層１６ｂを形成した後、図１６（Ｂ）に示すように、ｐ−ＣＭＯＳ形成領域に開口部７８ａを有するレジストマスク７８を形成し、この開口部７８ａを通して、かつゲート電極７０ｅ及びサイドウオール７５をマスクとしてｐ型不純物をイオン注入する。これにより、ソース／ドレイン領域７４ａ及び７４ｂ内にそれぞれｐ＋  型のコンタクト層７９ａ及び７９ｂを形成する。
【００６１】
次いで、図１７に示すように、レジストマスク７８を除去した後、各素子形成領域の全体を覆うように第１層目の層間絶縁膜８０、第２層目の層間絶縁膜８１、第３層目の層間絶縁膜８２、第４層目の層間絶縁膜８３をそれぞれ積層して形成するとともに、各層間を電気的に接続するためのプラグ８４ａ〜８４ｂを形成する。そして同時に、配線層８５ａ，８５ｃを層間絶縁膜８０と８１の間に形成し、配線層８５ｂ，８５ｄ〜８５ｅを層間絶縁膜８１と８２の間に形成し、配線層８５ｈ〜８５ｋを層間絶縁膜８１と８２の間に形成する。また、配線層８５ａ〜８５ｋがプラグ８４ａ〜８５ｂを介して各素子のソース領域、ドレイン領域、またはゲート電極と電気的に接続するようにする。さらに、層間絶縁膜８２と８３との間には、受光ダイオード１１１部分に開口部（受光窓）２４を有する遮光膜２３を形成している。
【００６２】
このようにして本発明に係わる固体撮像素子が完成する。以上のように、単位画素１０１は受光ダイオード１１１及び光検出用ＭＯＳトランジスタ１１２で構成されるので、画素の部分はＣＭＯＳ技術を用いて形成され、なおかつ駆動走査回路１０２〜１０４、信号出力回路１０５、昇圧走査回路１０６等の周辺回路もＣＭＯＳ技術を用いて画素部分と同じ半導体基板に形成される。本発明の製造方法で製造される固体撮像素子が用いられる撮像装置として、ビデオカメラ、デジタルスチルカメラ、画像入力カメラスキャナ又はファクシミリ等が挙げられる。
【００６３】
なお、本発明の範囲は本実施の形態に具体的に示した例に限られるものではなく、この発明の要旨を逸脱しない範囲の上記実施の形態の変更はこの発明の範囲に含まれる。例えば、第１のウエル領域１５ａと第２のウエル領域１５ｂを別々に形成しているが、これらを一体として一度に形成してもよい。また、ｐ型の基板１１にｐ型のエピタキシャル層３１を形成しているが、ｐ型の基板１１にｎ型のエピタキシャル層を形成してもよい。
【００６４】
さらに、本実施の形態では、ｐ型の基板１１を用いているが、ｎ型の基板を用いてもよい。この場合、キャリアポケット２５に蓄積すべきキャリアは電子及び正孔のうち電子であり、上記実施の形態と同様な効果を得るためには、上記実施の形態等で説明した各層及び各領域の導電型をすべて逆転させればよい。
【００６５】
さらに、本実施の形態では、ｎ型埋込層（第１の埋込層）３２及びｐ型埋込層（第２の埋込層）３３を形成して、赤色感度の向上や蓄積キャリア掃出期間でのリセット効率の向上を図っているが、本発明に係わる固体撮像素子にはこれらの効果は必須ではないため、ｎ型埋込層３２及びｐ型埋込層３３は形成しなくてもよい。
【００６６】
また、本実施の形態で示した固体撮像素子の製造方法の工程順序は、代表的な一例に過ぎず、本発明の要旨を変更しない範囲であれば、上記製造方法の工程順序を適宜変更することができる。
【００６７】
【発明の効果】
以上のように、本発明の固体撮像素子の製造方法によれば、光発生電荷を蓄積するためのリング形状のキャリアポケットをソース領域に隙間なく接合するように形成することができるので、キャリアポケット−ソース領域間の静電容量、及びキャリアポケット−ゲート電極間の静電容量が支配的となって、低照度時に光検出信号のばらつきを低減することが可能なＭＯＳ型イメージセンサを用いた固体撮像素子を製造することができる。
【００６８】
また、従来はリング形状のキャリアポケットを形成する際、その形状に合わせた開口部を有するレジストマスクを用いていたが、本発明の固体撮像素子の製造方法では、キャリアポケット形成領域を覆い、かつ中空の開口部を有するレジストマスクを用いるため、このレジストマスクの加工が容易となり、微細化を行なう上で有利となる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係る固体撮像素子の単位画素内の素子レイアウトを示す平面図である。
【図２】（Ａ）は、本発明の実施の形態に係る固体撮像素子の単位画素内の素子の構造を示す、図１のＡ−Ａ線に沿う断面図である。（Ｂ）は、光発生ホールがキャリアポケットに蓄積し、チャネル領域に電子が誘起されて電子蓄積が生じている状態のポテンシャルの様子を示す図である。
【図３】本発明の実施の形態に係る固体撮像素子の単位画素内の光信号検出用ＭＯＳトランジスタの構造を示す、図１のＢ−Ｂ線に沿う断面図である。
【図４】本発明の実施の形態に係る固体撮像素子で構成されるＭＯＳ型イメージセンサ全体の回路構成を示す図である。
【図５】本発明の実施の形態に係る固体撮像素子で構成されるＭＯＳ型イメージセンサを動作させる際のタイミングチャートである。
【図６】本発明の実施の形態に係る固体撮像素子の光信号検出用ＭＯＳトランジスタのドレイン電流−電圧特性を示すグラフである。
【図７】（Ａ）は、本発明の実施の形態に係る固体撮像素子の受光ダイオード部分における、図２のＣ−Ｃ線に沿う深さ方向のホールに対するポテンシャルを示すグラフである。（Ｂ）は、本発明の実施の形態に係る固体撮像素子の光信号検出用ＭＯＳトランジスタ部分のキャリアポケットを含む、図２のＤ−Ｄ線に沿う深さ方向のホールに対するポテンシャルを示すグラフである。
【図８】本発明の実施の形態に係る固体撮像素子の製造方法について示す断面図（その１）である。
【図９】本発明の実施の形態に係る固体撮像素子の製造方法について示す断面図（その２）である。
【図１０】本発明の実施の形態に係る固体撮像素子の製造方法について示す断面図（その３）である。
【図１１】本発明の実施の形態に係る固体撮像素子の製造方法について示す断面図（その４）である。
【図１２】本発明の実施の形態に係る固体撮像素子の製造方法について示す断面図（その５）である。
【図１３】本発明の実施の形態に係る固体撮像素子の製造方法について示す断面図（その６）である。
【図１４】本発明の実施の形態に係る固体撮像素子の製造方法について示す断面図（その７）である。
【図１５】本発明の実施の形態に係る固体撮像素子の製造方法について示す断面図（その８）である。
【図１６】本発明の実施の形態に係る固体撮像素子の製造方法について示す断面図（その９）である。
【図１７】本発明の実施の形態に係る固体撮像素子の製造方法について示す断面図（その１０）である。
【図１８】本発明の実施の形態に係る固体撮像素子を製造する際に、ｐ＋  型の高濃度注入領域を形成する領域を示す平面図である。
【図１９】従来の製造方法で製造される固体撮像素子の単位画素内の素子の構造を示す断面図である。
【符号の説明】
１１  基板（半導体基板）
１２  ｎ型ウエル層（反対導電型領域）
１３  素子分離帯
１５ａ  第１のウエル領域
１５ｂ  第２のウエル領域
１５ｃ  チャネルドープ層
１６ａ  ソース領域
１７ａ  ドレイン領域
１７ｂ，１７ｃ  不純物領域
１８  ゲート絶縁膜
１９  ゲート電極
２５  キャリアポケット
３１  エピタキシャル層（半導体基板）
３２  ｎ型埋込層（第１の埋込層）
３３  ｐ型埋込層（第２の埋込層）
５７  第１のマスク
５９  第２のマスク
６５  第３のマスク
６６  高濃度注入領域
１０１  単位画素
１０７  光検出信号出力端子
１１１  受光ダイオード
１１２  光信号検出用ＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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