(57)【要約】【課題】周辺回路を簡略化することで、周辺回路面積を小さくすることができる新たな構造の不揮発性半導体記憶装置を提供する。【解決手段】フラッシュメモリの構造において、書き込み動作ではＤＡＨＥと呼ばれる高エネルギー電子を用い、消去動作ではＤＡＨＨと呼ばれる高エネルギーホールとを用いることができ、かつ、これらのＤＡＨＥ、ＤＡＨＨを一種類の電圧値の電圧にて発生させることができるように、カップリング比を調整する。【選択図】        図１
2004186490.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板（３）の上に形成されたゲート絶縁膜（４）と、
前記ゲート絶縁膜（４）の上に形成されたフローティングゲート（５）と、
前記フローティングゲート（５）と容量結合されているコントロールゲート（７）と、
前記半導体基板（３）の表層のうち、前記フローティングゲート（５）の両側の位置に形成されたソース領域（９）及びドレイン領域（１０）とを有する不揮発性半導体記憶装置において、
ドレインアバランシェ・ホットエレクトロンを用いて書き込みを行い、ドレインアバランシェ・ホットホールを用いて消去を行うことができ、かつ、前記書き込み及び前記消去のときに必要な印加電圧の大きさが１種類となるようにメモリ素子のカップリング比が調整されていることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記フローティングゲート（５）と前記ドレイン領域（１０）との間の結合容量が、ドレインアバランシェ・ホットエレクトロンを用いて書き込みを行い、ドレインアバランシェ・ホットホールを用いて消去を行うことができ、かつ、前記書き込み及び消去のときに必要な印加電圧の大きさが一種類となるように、調整されていることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記フローティングゲート（５）と前記ドレイン領域（１０）とのオーバーラップ長（１２）により、前記フローティングゲート（５）と前記ドレイン領域（１０）との間の結合容量が調整されていることを特徴とする請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
前記フローティングゲート（５）の上に絶縁膜（６）を介して形成され、前記ドレイン領域（１０）と電気的に接続された導電膜（５１）を有し、
前記フローティングゲート（５）と前記導電膜（５１）のオーバーラップ長（５２）により、前記フローティングゲート（５）と前記ドレイン領域（１０）との間の結合容量が調整されていることを特徴とする請求項２に記載の不揮発性半導体記憶装置。
【請求項５】
アレー状に複数のメモリセルが接続されている不揮発性半導体記憶装置において、同一ビット線に接続された前記メモリセルのうち、書き込み予定の前記メモリセルを全て同時に書き込むことを特徴とする請求項１ないし４のいずれか１つに記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電荷蓄積型の不揮発性メモリに関するものである。
【０００２】
【従来の技術】
従来、フローティングゲートに電荷を蓄積するタイプの不揮発性メモリとして、例えばフラッシュメモリがある。図１０に従来におけるフラッシュメモリの断面図を示す。図１０に示すように、このフラッシュメモリは、Ｐ型シリコン基板１の上に、Ｎ型ウェル６１と、Ｐ型ウェル２とが形成されている半導体基板６２を有している。
【０００３】
半導体基板６２の上には、シリコン酸化膜により構成されたトンネル膜６３と、ポリシリコンにより構成されたフローティングゲート５と、ＯＮＯ膜により構成された層間絶縁膜６と、コントロールゲート７とが順に形成されている。このように、半導体基板３の表面上には、２層ポリシリコンゲート電極構造が形成されている。さらに、この２層ポリシリコンゲート電極構造の側壁には、シリコン酸化膜より構成されたサイドウォール８が形成されている。
【０００４】
半導体基板３の表層のうち、この２層ポリシリコンゲート電極構造の両側に、Ｎ＋型ソース領域９と、Ｎ＋型ドレイン領域１０とが形成されている。ドレイン領域１０の周りにはＰ−型ポケット層１１が形成されており、言い換えると、ポケット層１１内に、ポケット層１１よりも深さが浅いドレイン領域１０が形成されている。
【０００５】
図１１に従来のフラッシュメモリにおける動作電圧の一例を示し、図１２、１３に書き込み及び消去バイアス時のメモリセルアレーを示す。書き込みにＣＨＥ（Ｃｈａｎｎｅｌ  Ｈｏｔ  Ｅｌｅｃｔｒｏｎ）、消去に基板からのＦＮ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネル電流を利用した一般的なフラッシュメモリでは、その書き込み、消去時に必要とする電圧は、図１１に示すようになる。なお、Ｖｃｇ、Ｖｓ、Ｖｄ、Ｖｂはそれぞれ、コントロールゲート７、ソース領域９、ドレイン領域１０、Ｐ型ウェル２に印加する電圧値である。
【０００６】
書き込み時には、コントロールゲート７に高い電圧を印加した上で、ドレイン領域１０、ソース領域９との間に電圧を印加する。これによりドレイン領域１０、ソース領域９との間に電流が流れ、ＣＨＥと呼ばれるエネルギーの高い電子が発生し、このＣＨＥがフローティングゲート５に注入される。この場合、例えば１２Ｖ、６Ｖの２種類の電圧を印加する必要がある。
【０００７】
これは次の理由のためである。ＣＨＥを発生させるためには、フローティングゲート５とドレイン領域１０に同等の大きさの電圧を印加する必要がある。フローティングゲート５とコントロールゲート７との間には層間絶縁膜６が形成されているため、フローティングゲート５に所望の電圧を印加するためには、その所望の電圧よりも大きな電圧をコントロールゲート７に印加する必要がある。したがって、書き込み時には、ドレイン領域１０よりもコントロールゲート７に大きな電圧を印加しなければならない。
【０００８】
また、消去時には、コントロールゲート７に負バイアスを印加し、ソース領域９及び基板３に正バイアスを印加する。これにより、フローティングゲート５に蓄えられている電子が、フローティングゲート５と基板３を隔てているゲート絶縁膜６３をＦＮトンネリングにより通過する。これにより、電子がフローティングゲート５から引き抜かれ、初期の状態へ戻る。この場合、例えば一６ｖ、８ｖの２種類の電圧を印加する必要である。
【０００９】
これは、ＦＮトンネリングをさせるためには、フローティングゲート５とソース領域９及びＰ型ウェル２との間に高電位差を生じさせる必要があるためである。例えば、ゲート絶縁膜４の膜厚が８．５〜１１ｎｍのとき、トンネル膜６３にかかる電界の大きさを１０ＭＶ／ｃｍとする必要があるため、上述の２種類の大きさの電圧を印加する必要がある。
【００１０】
次にセルがアレー状に配置されている場合の書き込みと消去を説明する。書き込み時は、図１２に示すように、書き込みを行うセル１３に対して、コントロールゲート７に接続されているワード線（Ｗｏｒｄ線）２３に１２Ｖ、ドレイン領域１０に接続されているビット線（ｂｉｔ線）３２に６Ｖの電圧を印加することで書き込みを行う。さらに、セル１４にも書き込みを行う際には、セル１３の書き込みが終わった後に、ワード線２１とビット線３２に電圧を印加して書き込みを行う。一方、消去時は、図１３に示すように、Ｐ型ウェル２に８Ｖ、ワード線２１〜２４に−６Ｖ、ソース領域９に８Ｖを印加することで全てのセルを一括消去する。
【００１１】
なお、上述したように、不揮発性メモリの書き込み、消去時において、複数の大きさの電圧を印加する必要があることを記載している文献としては例えば特許文献１がある。
【００１２】
【特許文献１】
特許第２６６０７３４号公報
【００１３】
【発明が解決しようとする課題】
上述したようにフローティングゲートに電荷を蓄積するタイプの不揮発性メモリでは、書き込み、消去時に複数の電圧が必要となる。このため、これらの電圧を発生するための周辺回路として、昇圧回路、負バイアス回路が必要となる。これらの回路は、通常ロジックゲートを形成するよりも高い耐圧を有するトランジスタや、比較的大きい容量のキャパシタ等で構成される。したがって、周辺回路面積が大きくなってしまうことから、不揮発性メモリ全体がその分大きくなってしまうという問題がある。
【００１４】
特に、メモリ容量が小さな不揮発性メモリでは、メモリ容量が小さい程、不揮発性メモリ全体における周辺回路の占有面積が大きくなるため、周辺回路面積がメモリ素子の占める面積より大きくなってしまう。したがって、周辺回路面積が大きいことから、メモリ容量を小さくしても、装置全体の面積を縮小させることができない。
【００１５】
本発明は上記点に鑑みて、周辺回路を簡略化することで、周辺回路面積を小さくすることができる新たな構造の不揮発性半導体記憶装置を提供することを目的とする。
【００１６】
【課題を解決するための手段】
上記従来技術の欄に記載したように、従来の不揮発性メモリでは、書き込み、消去には、ＣＨＥ現象及びＦＮトンネル現象を利用するため、コントロールゲート、ドレイン領域等に大きさが異なる電圧を印加しなければならなかった。そこで、本発明者らは、ドレイン電圧よりもゲート電圧の方が低いときにみられるドレインアバランシェ・ホットエレクトロン（Ｄｒａｉｎ  Ａｖａｌａｎｃｈｅ  Ｈｏｔ  Ｅｌｅｃｔｒｏｎ；以下では、ＤＡＨＥと略称する）、ドレインアバランシェ・ホットホール（Ｄｒａｉｎ  Ａｖａｌａｎｃｈｅ  Ｈｏｔ  Ｈｏｌｅ；以下では、ＤＡＨＨと略称する）によるゲート電流に着目し、以下の発明を創出した。
【００１７】
上記目的を達成するため、請求項１に記載の発明では、ドレインアバランシェ・ホットエレクトロンを用いて書き込みを行い、ドレインアバランシェ・ホットホールを用いて消去を行うことができ、かつ、書き込み及び消去のときに必要な印加電圧の大きさが１種類となるようにメモリ素子のカップリング比が調整されていることを特徴としている。
【００１８】
このように、書き込み、消去の際に必要とする電圧の大きさを１種類にすることで、複数の種類の電圧を用いて、書き込み、消去を行うものと比較して、周辺回路を簡略化することができる。この結果、複数の種類の電圧を用いて、書き込み、消去を行うものと比較して、周辺回路面積を縮小することができる。
【００１９】
なお、具体的には、メモリ素子のカップリング比を例えば以下の３つの条件式を満たすように調整する。
【００２０】
▲１▼｛（Ｃｆｃ＋Ｃｆｄ）／（Ｃｆｃ＋Ｃｆｄ＋Ｃｆ＋Ｃｆｓ）｝×Ｖｗ≒（１／２）×Ｖｗ、
▲２▼｛Ｃｆｄ／（Ｃｆ＋Ｃｆｓ＋Ｃｆｃ＋Ｃｆｄ）｝×Ｖｅ＝（ＤＡＨＨが発生するフローティングゲート電圧）、
▲３▼Ｖｗ＝Ｖｅ、
ここで、Ｃｆｄはフローティングゲートとドレイン領域の間の結合容量であり、Ｃｆｃはフローティングゲートとコントロールゲートの間の結合容量であり、Ｃｆｓはフローティングゲートとソース領域の間の結合容量であり、Ｃｆはトンネル膜のゲート容量であり、Ｖｗは書き込み時にコントロールゲートとドレイン領域に印加する電圧であり、Ｖｅは消去時にドレイン領域に印加する電圧である。
【００２１】
請求項２に記載の発明では、フローティングゲート（５）とドレイン領域（１０）との間の結合容量が、ドレインアバランシェ・ホットエレクトロンを用いて書き込みを行い、ドレインアバランシェ・ホットホールを用いて消去を行うことができ、かつ、書き込み及び消去のときに必要な印加電圧の大きさが一種類となるように、調整されていることを特徴としている。
【００２２】
Ｃｆ、Ｃｆｃは一般に電荷保持特性、書き換え時間等の条件から制約が大きく、設計自由度が小さい。そこで、請求項２に示すように、他の各結合容量は一般的な不揮発性半導体記憶装置と同様に、電荷保持特性、書き換え時間等の条件を満たすように設定したまま、フローティングゲートとドレイン領域との間の結合容量Ｃｆｄを調整することが好ましい。
【００２３】
例えば、請求項３に示すように、フローティングゲート（５）とドレイン領域（１０）とのオーバーラップ長（１２）により、フローティングゲート（５）とドレイン領域（１０）との間の結合容量を調整することができる。
【００２４】
また、請求項４に示すように、フローティングゲート（５）の上に絶縁膜（６）を介して形成され、ドレイン領域（１０）と電気的に接続された導電膜（５１）を有し、フローティングゲート（５）と導電膜（５１）のオーバーラップ長（５２）により、フローティングゲート（５）とドレイン領域（１０）との間の結合容量を調整することができる。
【００２５】
メモリセルをアレー状に配置する場合では、請求項５に示すように、同一ビット線に接続されたメモリセルのうち、書き込み予定のメモリセル全てに対して、同時に書き込みを行うのが好ましい。
【００２６】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【００２７】
【発明の実施の形態】
（第１実施形態）
図１に本発明を適用した第１実施形態における不揮発性半導体記憶装置としてのフラッシュメモリの断面図を示す。なお、図１０に示すフラッシュメモリと同一の構造部には同一の符号を付している。
【００２８】
図１に示すように、このフラッシュメモリは、Ｐ型シリコン基板１の上にＰ型ウェル２が形成されている半導体基板３を有している。半導体基板３の表面上には、ゲート絶縁膜４、フローティングゲート５、層間絶縁膜６、コントロールゲート７とからなる２層ポリシリコンゲート電極構造及びサイドウォール８が形成されている。
【００２９】
また、半導体基板３の表層のうち、この２層ポリシリコンゲート電極構造の両側に、Ｎ＋型ソース領域９と、Ｎ＋型ドレイン領域１０及びＰ型ポケット層１１とが形成されている。
【００３０】
また、本実施形態では半導体基板３を上方から見たとき、ドレイン領域１０とフローティングゲート５とは一部が重なり合っている。なお、以下ではこの重なり合っている部分の長さをオーバーラップ長１２と呼ぶ。
【００３１】
このフラッシュメモリでは、以下にて説明するように、書き込み動作においてＤＡＨＥと呼ばれる高エネルギー電子を用い、消去動作においてＤＡＨＨと呼ばれる高エネルギーホールとを用いることができ、かつ、これらのＤＡＨＥ、ＤＡＨＨを一種類の大きさの電圧をフラッシュメモリに印加することで発生させることができるように、オーバーラップ長１２が調整されている。
【００３２】
ここで、ＤＡＨＥ、ＤＡＨＨについて説明する。「ホットキャリア効果」、武田英次著、日経マグロウヒル社、ｐ３３、３４や、特開２０００−３０６３９０号公報等に記載されているように、ホットキャリアのゲート注入によるゲート電流は、チャネル電流が流れるゲート電圧領域でゲート電圧が低い方から、ＤＡＨＨ、ＤＡＨＥ、ＣＨＥといったゲート電流が観測されることが知られている。
【００３３】
具体的には、ゲート電極（フローティングゲート）におけるＤＡＨＥの注入によるゲート電流は、ゲート電極の電圧値がドレイン領域の電圧値に対して１／２付近のとき、最も大きくなる。また、前者の文献では、ゲート電極におけるこのＤＡＨＨの注入によるゲート電流は、ドレイン電圧、ゲート電圧がそれぞれ、例えば、約７．０Ｖ、約１．８Ｖのとき、最も大きくなることが記載されている。
【００３４】
このことから、フラッシュメモリにおいて、ＤＡＨＥ、ＤＡＨＨを発生させるためには、次のようにメモリ素子のカップリング比を調整する必要がある。
【００３５】
▲１▼コントロールゲート７とドレイン領域１０に同一の書き込み電圧Ｖｗを印加したとき、フローティングゲート５に印加される電圧がドレイン領域１０に印加される電圧の約１／２となること、▲２▼ドレイン領域１０に消去電圧Ｖｅを印加したとき、フローティングゲート５に印加される電圧がＤＡＨＨの発生する電圧（なお、このときの電圧はドレイン構造によって異なる）となること、▲３▼Ｖｗ＝Ｖｅとなることである。
【００３６】
これらの条件を式で示すと次のようになる。フローティングゲート５とドレイン領域１０の間の結合容量をＣｆｄ、フローティングゲート５とコントロールゲート７の間の結合容量をＣｆｃ、フローティングゲート５とソース領域９の間の結合容量をＣｆｓ、ゲート絶縁膜４でのゲート容量をＣｆとし、書き込み時にて、コントロールゲート７と、ドレイン領域１０に印加する電圧をＶｗとし、消去時にて、ドレイン領域１０に印加する電圧をＶｅとしたとき、
▲１▼｛（Ｃｆｃ＋Ｃｆｄ）／（Ｃｆｃ＋Ｃｆｄ＋Ｃｆ＋Ｃｆｓ）｝×Ｖｗ≒（１／２）×Ｖｗ
▲２▼｛Ｃｆｄ／（Ｃｆ＋Ｃｆｓ＋Ｃｆｃ＋Ｃｆｄ）｝×Ｖｅ＝（ＤＡＨＨの発生するフローティングゲート電圧）
▲３▼Ｖｗ＝Ｖｅ
となる。
【００３７】
一般にＣｆ、Ｃｆｃは電荷保持特性、書き換え時間等の条件から制約が大きく、設計自由度が小さい。このため、本実施形態では、メモリ素子のカップリング比のうち、Ｃｆ、Ｃｆｃ、Ｃｆｓを電荷保持特性、書き換え時間等の条件を満たすように従来と同様に設定し、ドレイン領域１０とフローティングゲート５とのオーバーラップ長１２を調整することで、Ｃｆｄを調節している。このようにＣｆｄを調整することで、上記した３つの条件式が満たされている。
【００３８】
次に、本実施形態におけるフラッシュメモリの書き込みと消去動作について説明する。
【００３９】
図２に動作電圧の一例を示す。図２に示すように、書き込みを行うとき、書き込みを行うセルにおいて、ドレイン領域１０とコントロールゲート７に例えば６Ｖの書き込み電圧を印加する。ソース領域９、基板３（ウェル２）は０Ｖとする。これにより、半導体基板３の表層のうち、チャネル領域にてＤＡＨＥを発生させ、このＤＡＨＥをフローティングゲート５に注入する。このように、フローティングゲート５にＤＡＨＥを注入することで書き込みを行う。
【００４０】
また、消去を行うときでは、ドレイン領域１０に書き込みのときと同様に６Ｖを印加する。コントロールゲート７、ソース領域９及び基板３は０Ｖとする。これにより、チャネル領域にてＤＡＨＨを発生させ、このＤＡＨＨをフローティングゲート５に注入する。このようにして、電子が注入されているフローティングゲート５を中性状態とすることで消去を行う。
【００４１】
次に、複数のセルをアレー状に配置したときの書き込み及び消去を説明する。図３、４に複数のセルをアレー状に配置したときの図を示す。図３、４にはそれぞれ書き込み、消去のときのバイアス例を示している。
【００４２】
図３、４に示すように、ワード線２１〜２４は各セルのコントロールゲートと接続されている。また、ビット線３１〜３４は各セルのドレイン領域と接続されている。
【００４３】
図３に示すように、例えば書き込みセル１３と書き込みセル１４とに書き込みを行う場合では、ワード線２３、ワード線２１及びビット線３２に電圧を印加する。このように、同一ビット線に接続されたセルのうち、書き込みを行う予定のセルの全てのワード線と、このビット線に電圧を印加する。これにより、同一ビット線に接続されたセルのうち、書き込みを行う予定のセル全てに対して、同時に書き込みを行う。
【００４４】
図４に示すように、消去を行う場合では、全てのワード線２１〜２４を０Ｖとし、全てのビット線３１〜３４に電圧を印加する。これにより、全てのセルを一括して消去する。
【００４５】
なお、読み出しの場合では、従来と同様に、コントロールゲートに例えば３Ｖを印加し、ドレイン領域に例えば１Ｖを印加する。このとき、ビット線に電流が流れるかどうかで”１”、”０”を識別する。
【００４６】
本実施形態において、このように書き込みを行うのは以下に示す理由のためである。本実施形態におけるセルアレーにおいて、従来のセルアレーと同様に、書き込みセル１３に対して、ワード線２３とビット線３２とにそれぞれ６Ｖの電圧を印加した場合、セル１３を除くビット線３２に接続されているセルでは、消去のときと同じバイアス条件となる。したがって、書き込みセル１３を書き込んだ後、書き込みセル１４に書き込みを行うと、書き込みセル１３が消去されてしまうという問題が発生する。
【００４７】
そこで、本実施形態では、同一ビット線に接続されているセルにおいては、一括して書き込みを行うようにしている。
【００４８】
また、従来のセルアレーでは、図１２に示すように、書き込みセル１３を書き込んだ後、書き込みセル１４に書き込みを行うと、セル１４と同一のビット線に接続されているセル１３のドレイン領域に電圧が印加される。このドレイン領域に印加される電圧のため、同一のビット線に接続されたセル１３においては、フローティングゲートに蓄積された電荷が引き抜かれるという不具合（ドレインディスターブ）が生じる恐れがあった。
【００４９】
これに対して、本実施形態では、同一ビット線に接続されているセルにおいて、書き込みを行うセルに対しては、全て書き込みのバイアスを与えているため、ドレインディスターブの発生を防ぐことができる。
【００５０】
また、従来のセルアレーでは、消去のとき、１ビットでもセルがディプレッション状態（過剰消去）になると、同一ビット線に接続されたセルのしきい値は読み出し不能となってしまう。このため、過剰消去セルが発生しないように、消去時の電圧印加に対しては、細かい制御が不可欠であった。
【００５１】
これに対して、本実施形態では、フローティングゲート５にＤＡＨＨを注入することにより消去を行っている。特開２０００−３０６３９０号公報等に記載されているように、ＤＡＨＥ／ＤＡＨＨを用いた消去では、ドレイン領域に印加される電圧値によって、フローティングゲートの電位を自己整合的に平衡状態にそろえることができる。このため、消去中に過剰消去セルが発生しても救済することができる。
【００５２】
このことから、本実施形態によれば、従来のように過剰消去セルが発生しないように細かい制御等を行う必要が無い。
【００５３】
なお、本実施形態では、図３、４に示すように、書き込み動作および消去動作を別々に説明したが、書き込み動作と消去動作とを同時に行うこともできる。上述したように、書き込み動作では、非書き込みのセルに対して、消去動作を行っている。したがって、書き込み動作のみを行うことで、書き換え動作を行うことができる。
【００５４】
これまでに説明してきたように、フローティングゲート５に注入されるキャリアとしてＣＨＥを用いる方式の不揮発性メモリでは、書き込み時において、ＣＨＥ現象を発生させるため、コントロールゲート７にドレイン領域１０よりも高い電圧を印加する必要があった。
【００５５】
これに対して、本実施形態では、書き込み動作に、従来のＣＨＥを用いる代わりに、ＤＡＨＥを用いている。ＤＡＨＥ現象は、上述したように、ドレインに印加される電圧の大きさに対して、フローティングゲートに印加される電圧の大きさが１／２付近のとき多く発生する。このため、従来よりもコントロールゲート７に印加する電圧を低くすることができる。
【００５６】
このことから、本実施形態では、上述したようにメモリ素子のカップリング比を調整して、ドレイン領域１０およびコントロールゲート７に同一の書き込み電圧を印加するだけで、ＤＡＨＥを発生させるのに必要なフローティングゲートとドレイン領域とに印加される電圧の組み合わせとなるようにすることができる。
【００５７】
一方、消去時において、従来の不揮発性メモリではＦＮトンネリングを用いていたことから、ゲート絶縁膜４に大きな電界をかける必要があった。このため、コントロールゲート７と、Ｐ型ウェル２及びドレイン領域１０とに、正負の異なる電圧を印加する必要があった。
【００５８】
これに対して、本実施形態では、消去にＦＮトンネリング現象を用いず、ＤＡＨＨを用いている。ＤＡＨＨ現象を発生させるために必要なドレイン領域１０への印加電圧と、フローティングゲート５への印加電圧との大きさの差は、ＦＮトンネリングを発生させるために必要な電界の大きさよりも低い。
【００５９】
このため、上述したようにメモリ素子のカップリング比を調整することで、ドレイン領域１０に、書き込みの際に印加する電圧と同じ大きさの電圧を印加したとき、このドレイン領域１０に印加される電圧と、フローティングゲート５に印加される電圧とをＤＡＨＨが発生する組み合わせとなるようにすることができる。
【００６０】
なお、従来では、消去時において、一種類の電圧にて消去を行うものもあった。具体的には、ソース領域９に例えば１２Ｖ、コントロールゲート５、ドレイン領域１０、Ｐ型ウェル２のそれぞれに０Ｖを印加する。このようにしても、ＦＮトンネリングが発生し、消去することができる。このように一種類の電圧を印加して、消去を行うためには、上述したようにゲート絶縁膜４での電界を大きくしなければならないので、１２Ｖのような高電圧を印加する必要があった。このため、書き込み時に必要な電圧（例えば６Ｖ）と同じように、低電圧とすることができなかった。
【００６１】
これに対して、ＤＡＨＨを発生させるために必要なドレイン領域１０への印加電圧と、フローティングゲート５への印加電圧との大きさの差は、ＦＮトンネリングを発生させるために必要な電界の大きさよりも低い。このことから、消去時に必要な電圧を従来よりも低下させることができる。周辺回路は発生させる電圧が大きいほど、回路面積が大きくなる。このことから、本実施形態では、従来よりも周辺回路面積を縮小させることができる。
【００６２】
以上のようにしてメモリ素子のカップリング比を適当に設定することで、書き換えのために発生させる電圧を１種類で済ませる事が可能となる。したがって、周辺回路を簡略化させることができる。この結果、周辺回路面積を縮小させることができる。
【００６３】
従来、メモリ容量の小さいフラッシュメモリでは、周辺回路面積の方がメモリ素子の占める面積よりも大きくなっていた。このため、メモリ容量を小さくしても、装置全体の面積を縮小することができなかった。これに対して、本実施形態によれば、メモリ容量の小さいフラッシュメモリを従来よりも縮小化することができる。
【００６４】
次にこのフラッシュメモリの製造方法を説明する。図５（ａ）、（ｂ）、図６（ａ）、（ｂ）にこのフラッシュメモリの製造工程を示す。
【００６５】
〔図５（ａ）に示す工程〕
Ｐ型シリコン基板１の表層にＰ型ウェル２を形成することで、半導体基板３を形成する。そして、図示しないが、半導体基板３に素子分離領域を形成する。その後、図示しないが、半導体基板３の上に、厚さが８〜１０ｎｍ程度のシリコン酸化膜と、厚さが２００ｎｍ程度のポリシリコン膜と、酸化膜換算にして１５〜２０ｎｍ程度のＯＮＯ膜と、厚さが２００ｎｍ程度のポリシリコン膜とを順に形成する。次にこれらを、フォトリソグラフィとエッチング工程によってパターニングする。
【００６６】
これにより、シリコン酸化膜により構成されたゲート絶縁膜４と、ポリシリコンにより構成されたフローティングゲート５と、ＯＮＯ膜により構成された層間絶縁膜６と、ポリシリコンにより構成されたコントロールゲートとを形成する。すなわち、２層ポリシリコンゲート電極構造を形成する。
【００６７】
〔図５（ｂ）に示す工程〕
ドレイン側にのみ開口したフォトレジスト２１を被せて、Ｂ（ボロン）などの導電型不純物を斜めにイオン注入する。これにより、半導体基板３の表層のうち、フローティングゲート５の片側にＰ型ポケット層１１を形成する。
【００６８】
なお、従来のＣＨＥを書き込み時のキャリアとして用いる場合でも、ＣＨＥを発生させるためのＰ型ポケット層が、半導体基板３に対して斜めにイオン注することで形成されていた。これに対して、本実施形態では、フローティングゲート５とドレイン領域１０とのオーバーラップ長１２を従来よりも大きくするため、従来よりも浅い角度にて（半導体基板３に対する角度を小さくして）、イオン注入する。
【００６９】
〔図６（ａ）に示す工程〕
フォトレジスト４１をそのまま用いて、半導体基板３の表層のうち、ドレイン領域１０の形成予定領域にＰ（リン）など導電型不純物を斜めにイオン注入する。なお、このイオン注入では、ドレイン領域１０とフローティングゲート５とのオーバーラップ長１２を従来よりも大きくするために、後の熱処理工程にて、拡散しやすいＰなどの導電型不純物を用いる。
【００７０】
〔図６（ｂ）に示す工程〕
フォトレジスト４１を除去した後、ＣＶＤ法などにより、シリコン窒化膜またはシリコン酸化膜を堆積し、エッチバック工程を行う。これにより、２層ポリシリコンゲート電極構造部の側壁にサイドウォール８を形成する。次に、Ａｓなどの導電型不純物を基板に対して垂直な方向にて、半導体基板３の表層のうち、ソース領域９の形成予定領域とドレイン領域１０にイオン注入する。そして、ＲＴＰ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ｐｒｏｃｅｓｓ）などによる熱処理を行い、不純物拡散層を活性化させることで、半導体基板３の表層のうち、フローティングゲート５の両側に、ソース領域９とドレイン領域１０とを形成する。
【００７１】
本実施形態では、フローティングゲート５とドレイン領域１０とのオーバーラップ長１２を従来よりも大きくしている。このようにして、上記した３つの条件式を満たすように、ドレイン領域１０とフローティングゲート５との間の結合容量Ｃｆｄを適切に調整する。
【００７２】
その後は、図示しないが、通常のＬＳｌ工程で用いられるＰｏｌｙ−Ｍｅｔａ１層間絶縁膜、配線工程等を経て、素子を完成させる。
【００７３】
（第２実施形態）
図７に本発明を適用した第２実施形態におけるフラッシュメモリの断面図を示す。なお、第１実施形態における図１に示すフラッシュメモリと同一の構造部には同一の符号を付すことで、同一の構造部の説明を省略する。
【００７４】
第１実施形態では、フローティングゲート５とドレイン領域１０とのオーバーラップ長１２を適切な長さにすることで、上記した３つの条件式を満たすように、ドレイン領域１０とフローティングゲート５との間の結合容量Ｃｆｄを調整する場合を説明したが、以下に説明するように、コントロールゲートの一部を分割し、この分割した部分とドレイン領域と短絡させることでＣｆｄを調節することもできる。
【００７５】
図７に示すように、本実施形態のフラッシュメモリは、フローティングゲート５の上に層間絶縁膜６を介して、コントロールゲート７と、ポリシリコン膜５１とを備えた構造となっている。このポリシリコン膜５１は、コントロールゲート７と電気的に分離されており、ドレイン領域１０と電気的に接続されている。これらのポリシリコン膜５１とドレイン領域１０との電気的な接続方法としては、図示していないが、例えば、アルミ配線等を用いて接続することができる。
【００７６】
本実施形態では、このようにドレイン領域１０と電気的に接続されたポリシリコン膜５１がフローティングゲート５の上に形成された構造とし、このポリシリコン膜５１の幅が、上記した３つの条件式を満たすように、適切に調整されている。このフラッシュメモリにおいて、ポリシリコン膜５１とフローティングゲート５とを半導体基板３の上方からみたとき、ポリシリコン膜５１とフローティングゲート５とは一部が重なり合っている。この重なり合っている部分の長さ、すなわち、オーバーラップ長５２を調整している。このように、オーバーラップ長５２を調整することで、Ｃｆｄを適切に調整することもできる。
【００７７】
図８に複数のセルをアレー状に配置したときの図を示す。なお、図８は図７に示すセルの断面構造をアレー構成図と合わせて示したものである。本実施形態では、このようなアレー構成とすることができる。なお、書き込みおよび消去における動作は第１実施形態と同様である。
【００７８】
次に、このフラッシュメモリの製造方法を図５（ａ）、図９（ａ）、（ｂ）、（ｃ）を用いて説明する。第１実施形態と同様に、図５（ａ）に示す工程において、半導体基板３のうち、フラッシュメモリの形成予定領域の上に、シリコン酸化膜と、１層目のポリシリコン膜と、ＯＮＯ膜と、２層目のポリシリコン膜とを順に形成する。その後、フォトリソグラフィ及びエッチング工程を行うことで、２層ポリシリコンゲート電極構造を形成する。
【００７９】
〔図９（ａ）に示す工程〕
この工程では、第１実施形態での図５（ｂ）に示す工程と同様に、ドレイン側のみ開口したフォトレジスト４１を被せて、Ｂ（ボロン）などの導電型不純物を斜めにイオン注入する。この際、イオン注入する角度は、図５（ｂ）に示す工程のように、従来より浅い角度でなくても良い。
【００８０】
〔図９（ｂ）に示す工程〕
フォトレジスト４１を除去した後、新たにフォトレジスト４２を被せてパターニングし、２層目のポリシリコン膜７の一部のみを露出するように、フォトレジスト４２を開口する。２層目のポリシリコン膜７をこのフォトレジスト４２をマスクとしてエッチングすることで、コントロールゲート７とポリシリコン膜５１とを形成する。
【００８１】
〔図９（ｃ）に示す工程〕
フォトレジスト４２を除去した後、第１実施形態での図６（ｂ）に示す工程と同様に、２層ポリシリコンゲート電極構造部の側壁にサイドウォール８を形成し、半導体基板３の表層のうち、フローティングゲート５の両側にソース領域９とドレイン領域１０とを形成する。
【００８２】
その後は、図示しないが、通常のＬＳｌ工程で用いられるＰｏｌｙ−Ｍｅｔａ１層間絶縁膜、配線工程等を経て、素子を完成させる。
【００８３】
（他の実施形態）
上記した各実施形態では、ドレイン領域１０とフローティングゲート５との間の結合容量Ｃｆｄを主に調整することで、上記した３つの条件式を満たすようにしていたが、Ｃｆｄに限らず、Ｃｆｄに加え、フローティングゲート５とコントロールゲート７の間の結合容量Ｃｆｃ、フローティングゲート５とソース領域９の間の結合容量Ｃｆｓ、ゲート絶縁膜４でのゲート容量Ｃｆのそれぞれを３つの条件式を満たすように調整することもできる。
【図面の簡単な説明】
【図１】本発明の第１実施形態におけるフラッシュメモリの断面図である。
【図２】第１実施形態におけるフラッシュメモリの書き換え及び読み出し時の印加電圧を示す図表である。
【図３】第１実施形態におけるフラッシュメモリにおいて、書き込み時のバイアスを併記したセルアレー構成図である。
【図４】第１実施形態におけるフラッシュメモリにおいて、消去時のバイアスを併記したセルアレー構成図である。
【図５】第１実施形態におけるフラッシュメモリの製造工程を説明するための断面図である。
【図６】図５に続く製造工程を説明するための断面図である。
【図７】本発明の第２実施形態におけるフラッシュメモリの断面図である。
【図８】第２実施形態におけるフラッシュメモリのセルアレー構成図である。なお、このセルアレー構成図では、セルの断面構造を合わせて示している。
【図９】第２実施形態におけるフラッシュメモリの製造工程を説明するための断面図である。
【図１０】従来におけるフラッシュメモリの断面図である。
【図１１】従来におけるフラッシュメモリの書き換え及び読み出し時の印加電圧を示す図表である。
【図１２】従来におけるフラッシュメモリにおいて、書き込み時のバイアスを併記したセルアレー構成図である。
【図１３】従来におけるフラッシュメモリにおいて、消去時のバイアスを併記したセルアレー構成図である。
【符号の説明】
１…Ｐ型シリコン基板、２…Ｐ型ウェル、３…半導体基板、
４…トンネル膜、５…フローティングゲート、６…層間絶縁膜、
７…コントロールゲート、８…サイドウォール、９…Ｎ＋型ソース領域、
１０…Ｎ＋型ドレイン領域、１１…Ｐ型ポケット層、
１２、５２…オーバーラップ長、２１〜２４…ワード線、
３１〜３４…ビット線、５１…ポリシリコン膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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