(57)【要約】【課題】１メモリセルで２ビットの記憶が可能な半導体記憶装置において、高いスループット、歩留り及び信頼性を得ることができる半導体記憶装置及びその製造方法を提供する。【解決手段】ポリＳｉ膜５等のパターニングを行い、Ｓｉ基板１の表面にｎ−拡散層７を形成する。次に、硫酸過水を用いてＡｌ２Ｏ３膜３の等方性エッチングを行うことにより、Ａｌ２Ｏ３膜３の外縁をゲート電極の外縁よりも後退させる。Ａｌ２Ｏ３膜３の硫酸過水によるエッチング速度は高いのに対し、Ｓｉ酸化膜、Ｓｉ窒化膜及びポリＳｉ等は、ほとんど除去されない。従って、Ａｌ２Ｏ３膜３のみを高い選択比でエッチングすることができる。次に、ポリＳｉ膜８を、Ｓｉ酸化膜４の下のＡｌ２Ｏ３膜３が後退して形成された隙間にも入り込むように形成する。次に、ポリＳｉ膜８のＲＩＥ及び酸化等を行うことにより、隙間にポリＳｉ膜８の一部を残しながら、サイドウォール絶縁膜を形成する。【選択図】  図１
2004241503.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成されたトンネル絶縁膜と、
前記トンネル絶縁膜上に形成されたＡｌ２Ｏ３膜と、
前記トンネル絶縁膜上に、平面視で前記Ａｌ２Ｏ３膜を間に挟んで形成された一対の電荷蓄積層と、
前記Ａｌ２Ｏ３膜及び一対の電荷蓄積層上に形成された絶縁膜と、
前記絶縁膜上に形成されたゲート電極と、
前記半導体基板の表面に、平面視で前記ゲート電極を挟んで形成された一対のソース・ドレイン領域と、
を有することを特徴とする半導体記憶装置。
【請求項２】
メモリセル毎に一対の電荷蓄積層を有し、４値の記憶が可能な半導体記憶装置において、
前記一対の電荷蓄積層を互いに絶縁するＡｌ２Ｏ３膜を有することを特徴とする半導体記憶装置。
【請求項３】
前記電気蓄積層は、多結晶シリコンからなることを特徴とする請求項１又は２に記載の半導体記憶装置。
【請求項４】
半導体基板上に、トンネル絶縁膜を形成する工程と、
前記トンネル絶縁膜上に、Ａｌ２Ｏ３膜、絶縁膜、及びゲート電極の原料膜を順次形成する工程と、
前記ゲート電極の原料膜、絶縁膜及びＡｌ２Ｏ３膜をゲート電極の平面形状に加工することにより、ゲート電極を形成する工程と、
前記Ａｌ２Ｏ３膜に対して等方性エッチングを施すことにより、前記Ａｌ２Ｏ３膜の外縁を前記ゲート電極の外縁よりも後退させて前記絶縁膜の下に一対の隙間を形成する工程と、
前記一対の隙間内に、夫々電荷蓄積層を形成する工程と、
前記半導体基板の表面に、平面視で前記ゲート電極を挟んで一対のソース・ドレイン領域を形成する工程と、
を有することを特徴とする半導体記憶装置の製造方法。
【請求項５】
前記Ａｌ２Ｏ３膜に対して等方性エッチングを施す工程において、硫酸過水を用いて前記Ａｌ２Ｏ３膜の等方性エッチングを行うことを特徴とする請求項４に記載の半導体記憶装置の製造方法。
【請求項６】
前記電荷蓄積層として多結晶シリコン膜を形成することを特徴とする請求項４又は５に記載の半導体記憶装置の製造方法。
【請求項７】
前記電荷蓄積層を形成する工程は、
全面に多結晶シリコン膜を形成する工程と、
前記多結晶シリコン膜に異方性エッチングを施すことにより、前記多結晶シリコン膜を前記隙間内に残存させると共に、前記多結晶シリコン膜からなるサイドウォールを前記ゲート電極及び酸化膜の側方に形成する工程と、
を有することを特徴とする請求項４又は５に記載の半導体記憶装置の製造方法。
【請求項８】
前記電荷蓄積層を形成する工程は、前記多結晶シリコン膜に異方性エッチングを施す工程の後に、前記サイドウォールを酸化する工程を有することを特徴とする請求項７に記載の半導体記憶装置の製造方法。
【請求項９】
前記電荷蓄積層を形成する工程は、
全面に多結晶シリコン膜を形成する工程と、
前記多結晶シリコン膜に異方性エッチングを施すことにより、前記多結晶シリコン膜を前記隙間内にのみ残存させる工程と、
を有することを特徴とする請求項４又は５に記載の半導体記憶装置の製造方法。
【請求項１０】
前記電荷蓄積層を形成する工程は、前記多結晶シリコン膜に異方性エッチングを施す工程の後に、
全面にサイドウォール用絶縁膜を形成する工程と、
前記サイドウォール用絶縁膜をエッチバックすることにより、サイドウォール絶縁膜を前記ゲート電極及び酸化膜の側方に形成する工程と、
を有することを特徴とする請求項９に記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電荷蓄積層が空間的に分離している多値フラッシュメモリに好適な半導体記憶装置及びその製造方法に関する。
【０００２】
【従来の技術】
従来、多値フラッシュメモリでは、ＭＯＮＯＳ（Ｍｅｔａｌ／Ｏｘｉｄｅ／Ｎｉｔｒｉｄｅ／Ｏｘｉｄｅ／Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造のメモリセルにおいて、書き込み時の電子の注入がゲート両端の領域に限定されており、窒化膜中のトラップに注入された電子が蓄積される。この蓄積された電子により、セルトランジスタの閾値電圧がシフトする。この結果、読み出し時のセルトランジスタの電流値が変動し、“１”又は“０”の情報とすることができる。
【０００３】
このような素子構造では、一般に、セルトランジスタのソース側に注入され保持された電子がセルトランジスタの閾値電圧シフトに大きく寄与する。このため、ゲート両端の電子の蓄積状態の読み出しをソースとドレインとで入れ替えて２回行うことにより、“００”，“０１”，“１０”及び“１１”という２ビットの情報を１メモリセルにおいて得ることが可能である。
【０００４】
従来構造のメモリセルでは、電荷を蓄積する膜、一般にシリコン窒化膜がゲートの全域にわたって存在している。このため、電荷が再分布されることがある。再分布が行われると、閾値電圧のシフト量が変動するとともに、ゲート反対側の情報を書き換えてしまう可能性があり、読み出しエラーが増大する。
【０００５】
そこで、電荷再分布を防止するために、電荷蓄積層を電気的に分離し、かつゲート両端に形成した電荷を蓄積する層とコントロールゲートとを自己整合的に形成する方法が開発されている。この方法では、電荷蓄積層のゲート両端に電荷を蓄積するため、分離酸化膜を形成することにより、電荷再分布が防止されている。
【０００６】
このような分離酸化膜を形成するにあたり、従来の方法では、先ず、トンネル酸化膜の上に、分離酸化膜の原料膜としての酸化膜、ＯＮＯ膜用の酸化膜及びゲート電極用のポリＳｉ膜（多結晶シリコン膜）を形成する。次いで、ＲＩＥ（反応性イオンエッチング）等による異方性エッチングでポリＳｉ膜及び２つの酸化膜をゲートの形状に加工する。この加工の際に、酸化膜に対してオーバーエッチングを行うことにより、分離酸化膜の原料膜としての酸化膜の外縁部を後退させて、分離酸化膜を形成している。
【０００７】
【特許文献１】
特開２００１−１６８２１９号公報
【０００８】
【発明が解決しようとする課題】
しかしながら、ＲＩＥにおいてオーバーエッチングの量を制御することは困難である。また、熱酸化処理が必要とされるが、上記の従来の方法では、ゲート構造上、ゲート加工及び熱処理の制御が極めて困難であり、ウェハ間やロット間での再現性が十分ではない。この結果、スループット及び歩留りが低く、また、２ビット動作の安定性（信頼性）も十分なものとはいえない。
【０００９】
本発明は、かかる問題点に鑑みてなされたものであって、１メモリセルで２ビットの記憶が可能な半導体記憶装置において、高いスループット、歩留り及び信頼性を得ることができる半導体記憶装置及びその製造方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】
本願発明者は、鋭意検討の結果、以下に示す発明の諸態様に想到した。
【００１１】
本発明に係る第１の半導体記憶装置には、半導体基板と、前記半導体基板上に形成されたトンネル絶縁膜と、が設けられている。前記トンネル絶縁膜上には、Ａｌ２Ｏ３膜が形成され、更に、平面視で前記Ａｌ２Ｏ３膜を間に挟んで一対の電荷蓄積層が形成されている。そして、前記Ａｌ２Ｏ３膜及び一対の電荷蓄積層上に絶縁膜が形成され、前記絶縁膜上にゲート電極が形成されている。前記半導体基板の表面には、平面視で前記ゲート電極を挟んで一対のソース・ドレイン領域が形成されている。
【００１２】
本発明に係る第２の半導体記憶装置は、メモリセル毎に一対の電荷蓄積層を有し、４値の記憶が可能な半導体記憶装置を対象とする。そして、前記一対の電荷蓄積層を互いに絶縁するＡｌ２Ｏ３膜が設けられている。
【００１３】
本発明に係る半導体記憶装置の製造方法では、先ず、半導体基板上に、トンネル絶縁膜を形成し、前記トンネル絶縁膜上に、Ａｌ２Ｏ３膜、絶縁膜、及びゲート電極の原料膜を順次形成する。次に、前記ゲート電極の原料膜、絶縁膜及びＡｌ２Ｏ３膜をゲート電極の平面形状に加工することにより、ゲート電極を形成し、前記Ａｌ２Ｏ３膜に対して等方性エッチングを施すことにより、前記Ａｌ２Ｏ３膜の外縁を前記ゲート電極の外縁よりも後退させて前記絶縁膜の下に一対の隙間を形成する。次いで、前記一対の隙間内に、夫々電荷蓄積層を形成し、前記半導体基板の表面に、平面視で前記ゲート電極を挟んで一対のソース・ドレイン領域を形成する。但し、トンネル絶縁膜は、半導体基板の表面を酸化することにより形成してもよく、結果的に、半導体基板上に存在していればよい。また、一対のソース・ドレイン領域の形成は、前記ゲート電極の原料膜、絶縁膜及びＡｌ２Ｏ３膜の加工後であれば、電荷蓄積層の形成前に行ってもよい。
【００１４】
【発明の実施の形態】
以下、本発明の実施の形態に係る半導体記憶装置及びその製造方法について添付の図面を参照して具体的に説明する。但し、ここでは、便宜上、各メモリセルの構造をその製造方法と共に説明する。図１乃至図２は、本発明の実施形態に係る多値フラッシュメモリ（半導体記憶装置）の製造方法を工程順に示す断面図である。
【００１５】
本実施形態では、先ず、図１（ａ）に示すように、半導体基板、例えばＳｉ基板１上に、トンネル絶縁膜（トンネル酸化膜）２、Ａｌ２Ｏ３膜３、Ｓｉ酸化膜４、ポリＳｉ膜（多結晶シリコン膜）５及びキャップ膜６を順次形成する。トンネル酸化膜２の厚さは、例えば３乃至９ｎｍである。Ａｌ２Ｏ３膜３の厚さは、例えば５乃至１５ｎｍである。Ｓｉ酸化膜４の厚さは、例えば１０ｎｍである。ポリＳｉ膜５の厚さは、例えば１８０ｎｍである。また、キャップ膜６は、例えばＳｉ酸化膜又はＳｉ窒化膜からなる。
【００１６】
次に、キャップ膜６、ポリＳｉ膜５、Ｓｉ酸化膜４及びＡｌ２Ｏ３膜３を、ゲート電極の平面形状にパターニングする。この結果、ポリＳｉ膜５からゲート電極が構成される。次いで、パターニングされたキャップ膜６等をマスクとしてイオン注入を行うことにより、Ｓｉ基板１の表面に、例えばｎ−拡散層７を形成する。
【００１７】
その後、図１（ｂ）に示すように、Ａｌ２Ｏ３膜３の等方性エッチングを行うことにより、Ａｌ２Ｏ３膜３の外縁をゲート電極（パターニングされたポリＳｉ膜５）の外縁よりも後退させる。この等方性エッチングでは、例えば硫酸過水を用いる。Ａｌ２Ｏ３膜３の硫酸過水によるエッチング速度は高いのに対し、硫酸過水では、Ｓｉ酸化膜、Ｓｉ窒化膜及びポリＳｉ等は、ほとんど除去されない。このため、Ａｌ２Ｏ３膜３のみを高い選択比でエッチングすることができる。
【００１８】
続いて、図１（ｃ）に示すように、チャネルから注入された電子を保持することが可能な導体膜を全面に形成する。本実施形態では、このような導体膜として、例えばポリＳｉ膜８を形成する。このとき、ポリＳｉ膜８を、Ｓｉ酸化膜４の下のＡｌ２Ｏ３膜３が後退して形成された隙間にも入り込むようにする。このようなポリＳｉ膜８は、例えば、常圧ＣＶＤ法により形成することができる。
【００１９】
次に、図２（ａ）に示すように、ポリＳｉ膜８を異方性エッチング、例えばＲＩＥにより加工することにより、ポリＳｉ膜５等の側部に所定の厚さ（縦方向ではなく横方向の厚さ）のポリＳｉ膜８を残存させると共に、Ｓｉ酸化膜４の下のＡｌ２Ｏ３膜３が後退して形成された隙間にもポリＳｉ膜８を残存させる。ポリＳｉ膜５等の側部に残存させるポリＳｉ膜８の厚さは、例えばＬＤＤ構造を形成するためのサイドウォールの厚さとする。
【００２０】
次いで、熱酸化法により、ポリＳｉ膜８のうち、Ｓｉ酸化膜４の下のＡｌ２Ｏ３膜３が後退して形成された隙間に存在する部位以外の部位を酸化する。この結果、図２（ｂ）に示すように、サイドウォール酸化膜（サイドウォール絶縁膜）９が形成される。
【００２１】
その後、図２（ｃ）に示すように、キャップ膜６及びサイドウォール酸化膜９をマスクとして、ｎ−拡散層７を形成したときよりも高い濃度でイオン注入を行うことにより、Ｓｉ基板１の表面に、例えばｎ＋拡散層１０を形成する。ｎ−拡散層７及びｎ＋拡散層１０から、ＬＤＤ構造のソース・ドレイン領域が構成される。
【００２２】
そして、層間絶縁膜の形成、コンタクトホールの形成及び配線の形成等を行って多値フラッシュメモリを完成させる。
【００２３】
図３は、多値フラッシュメモリのメモリセルアレイの構成を示す回路図である。メモリセルアレイは、上述のようにして形成されたメモリセル１１が複数個配列されて構成されている。各メモリセル１１のゲートには、ワード線１２が接続され、ソース及びドレインには、ビット線１３が接続されている。
【００２４】
このようにして形成された多値フラッシュメモリにおいては、各メモリセル１１において、図２（ｃ）に示すように、平面視で、電荷蓄積層として機能する２個のポリＳｉ膜８の間にＡｌ２Ｏ３膜３が存在しているため、これらのポリＳｉ膜８の間での電荷の移動が防止される。従って、２ビット動作が安定して行われ、高い信頼性が得られる。
【００２５】
また、その製造に当たって、Ａｌ２Ｏ３膜３を高い選択比で等方性エッチングしているため、隙間の大きさの制御が極めて容易である。図４は、処理液とＡｌ２Ｏ３膜のエッチング速度との関係を示すグラフである。上記の実施形態では、硫酸過水（ＰＯＳ）を用いてＡｌ２Ｏ３膜３を等方性エッチングしており、図４に示すように、高い速度でエッチングが行われる。これに対し、Ｓｉ酸化膜４、ポリＳｉ膜５及びキャップ膜６等は、硫酸過水によってはほとんどエッチングされない。このため、Ａｌ２Ｏ３膜３が高い選択比でエッチングされ、その量の制御が極めて容易となる。従って、スループット及び歩留りが向上する。
【００２６】
なお、図４に示すように、ＨＣＬ、ＨＮＯ３、Ｈ２Ｏ２、Ｈ２ＳＯ４及びＨＦによっても、高い速度でＡｌ２Ｏ３膜をエッチングすることは可能である。しかし、ＨＦを用いると、Ｓｉ酸化膜も除去されてしまうため、ＨＦは用いることができない。また、ＨＣＬ、ＨＮＯ３、Ｈ２Ｏ２及びＨ２ＳＯ４を用いることは可能であるが、硫酸過水（ＰＯＳ）を用いることが最も好ましい。
【００２７】
また、上記の実施形態では、ポリＳｉ膜８の一部を酸化させることによってサイドウォール酸化膜９を形成しているが、サイドウォール酸化膜の形成方法はこれに限定されない。例えば、図２（ａ）に示す工程において、ポリＳｉ膜８を、Ｓｉ酸化膜４の下に形成された隙間内にのみ残存するように異方性エッチングを行い、その後、Ｓｉ酸化膜の常圧ＣＶＤ法等による堆積及びエッチバックを行うことにより、サイドウォール酸化膜を形成してもよい。
【００２８】
以下、本発明の諸態様を付記としてまとめて記載する。
【００２９】
（付記１）  半導体基板と、
前記半導体基板上に形成されたトンネル絶縁膜と、
前記トンネル絶縁膜上に形成されたＡｌ２Ｏ３膜と、
前記トンネル絶縁膜上に、平面視で前記Ａｌ２Ｏ３膜を間に挟んで形成された一対の電荷蓄積層と、
前記Ａｌ２Ｏ３膜及び一対の電荷蓄積層上に形成された絶縁膜と、
前記絶縁膜上に形成されたゲート電極と、
前記半導体基板の表面に、平面視で前記ゲート電極を挟んで形成された一対のソース・ドレイン領域と、
を有することを特徴とする半導体記憶装置。
【００３０】
（付記２）  前記ゲート電極、絶縁膜及び一対の電荷蓄積層の側面を覆うサイドウォール絶縁膜を有することを特徴とする付記１に記載の半導体記憶装置。
【００３１】
（付記３）  メモリセル毎に一対の電荷蓄積層を有し、４値の記憶が可能な半導体記憶装置において、
前記一対の電荷蓄積層を互いに絶縁するＡｌ２Ｏ３膜を有することを特徴とする半導体記憶装置。
【００３２】
（付記４）  前記電気蓄積層は、多結晶シリコンからなることを特徴とする付記１乃至３のいずれか１項に記載の半導体記憶装置。
【００３３】
（付記５）  前記トンネル絶縁膜の厚さは、３乃至９ｎｍであることを特徴とする付記１乃至４のいずれか１項に記載の半導体記憶装置。
【００３４】
（付記６）  前記Ａｌ２Ｏ３膜及び一対の電荷蓄積層の厚さは、５乃至１５ｎｍであることを特徴とする付記１乃至５のいずれか１項に記載の半導体記憶装置。
【００３５】
（付記７）  半導体基板上に、トンネル絶縁膜を形成する工程と、
前記トンネル絶縁膜上に、Ａｌ２Ｏ３膜、絶縁膜、及びゲート電極の原料膜を順次形成する工程と、
前記ゲート電極の原料膜、絶縁膜及びＡｌ２Ｏ３膜をゲート電極の平面形状に加工することにより、ゲート電極を形成する工程と、
前記Ａｌ２Ｏ３膜に対して等方性エッチングを施すことにより、前記Ａｌ２Ｏ３膜の外縁を前記ゲート電極の外縁よりも後退させて前記絶縁膜の下に一対の隙間を形成する工程と、
前記一対の隙間内に、夫々電荷蓄積層を形成する工程と、
前記半導体基板の表面に、平面視で前記ゲート電極を挟んで一対のソース・ドレイン領域を形成する工程と、
を有することを特徴とする半導体記憶装置の製造方法。
【００３６】
（付記８）  前記Ａｌ２Ｏ３膜に対して等方性エッチングを施す工程において、硫酸過水を用いて前記Ａｌ２Ｏ３膜の等方性エッチングを行うことを特徴とする付記７に記載の半導体記憶装置の製造方法。
【００３７】
（付記９）  前記電荷蓄積層として多結晶シリコン膜を形成することを特徴とする付記７又は８に記載の半導体記憶装置の製造方法。
【００３８】
（付記１０）  前記電荷蓄積層を形成する工程は、
全面に多結晶シリコン膜を形成する工程と、
前記多結晶シリコン膜に異方性エッチングを施すことにより、前記多結晶シリコン膜を前記隙間内に残存させると共に、前記多結晶シリコン膜からなるサイドウォールを前記ゲート電極及び酸化膜の側方に形成する工程と、
を有することを特徴とする付記７又は８に記載の半導体記憶装置の製造方法。
【００３９】
（付記１１）  前記電荷蓄積層を形成する工程は、前記多結晶シリコン膜に異方性エッチングを施す工程の後に、前記サイドウォールを酸化する工程を有することを特徴とする付記１０に記載の半導体記憶装置の製造方法。
【００４０】
（付記１２）  前記電荷蓄積層を形成する工程は、
全面に多結晶シリコン膜を形成する工程と、
前記多結晶シリコン膜に異方性エッチングを施すことにより、前記多結晶シリコン膜を前記隙間内にのみ残存させる工程と、
を有することを特徴とする付記７又は８に記載の半導体記憶装置の製造方法。
【００４１】
（付記１３）  前記電荷蓄積層を形成する工程は、前記多結晶シリコン膜に異方性エッチングを施す工程の後に、
全面にサイドウォール用絶縁膜を形成する工程と、
前記サイドウォール用絶縁膜をエッチバックすることにより、サイドウォール絶縁膜を前記ゲート電極及び酸化膜の側方に形成する工程と、
を有することを特徴とする付記１２に記載の半導体記憶装置の製造方法。
【００４２】
（付記１４）  前記トンネル絶縁膜の厚さを、３乃至９ｎｍとすることを特徴とする付記７乃至１３のいずれか１項に記載の半導体記憶装置の製造方法。
【００４３】
（付記１５）  前記Ａｌ２Ｏ３膜及び一対の電荷蓄積層の厚さを、５乃至１５ｎｍとすることを特徴とする付記７乃至１４のいずれか１項に記載の半導体記憶装置の製造方法。
【００４４】
【発明の効果】
以上詳述したように、本発明によれば、Ａｌ２Ｏ３膜によって確実に一対の電荷蓄積層間を絶縁分離することが可能であるため、安定した２ビット動作を実現することができる。また、Ａｌ２Ｏ３膜のエッチングは、多結晶シリコン膜及びシリコン酸化膜等に対して高い選択比で行うことが可能であるため、その量の制御が極めて容易である。このため、スループット及び歩留りを向上させることができる。
【図面の簡単な説明】
【図１】本発明の実施形態に係る多値フラッシュメモリの製造方法を工程順に示す断面図である。
【図２】図１に引き続き、本発明の実施形態に係る多値フラッシュメモリの製造方法を工程順に示す断面図である。
【図３】多値フラッシュメモリのメモリセルアレイの構成を示す回路図である。
【図４】処理液とＡｌ２Ｏ３膜のエッチング速度との関係を示すグラフである。
【符号の説明】
１；Ｓｉ基板
２；トンネル酸化膜
３；Ａｌ２Ｏ３膜
４；Ｓｉ酸化膜
５；ポリＳｉ膜
６；キャップ膜
７；ｎ−拡散層
８；ポリＳｉ膜
９；サイドウォール酸化膜
１０；ｎ＋拡散層
１１；メモリセル
１２；ビット線
１３；ワード線
【図１】
2004241503.tif 000003
【図２】
2004241503.tif 000004
【図３】
2004241503.tif 000005
【図４】
2004241503.tif 000006