(57)【要約】【課題】ＦＣＲＡＭにおいて、ＣＡＳレーテンシ（ＣＬ）を制御する際に高速にＣＬを切り換える。【解決手段】クロックに同期して外部から入力するコマンドをデコードし、リードコマンドおよびその他のコマンドを同期型半導体記憶回路へ出力するコマンドデコーダと、ファンクションピン１０と、ファンクションピンに外部から入力するファンクション制御信号およびコマンドデコーダ１３から出力するリードコマンドに基づいてリードサイクルにおけるＣＡＳレーテンシを設定するＣＬデコーダ回路１４を具備する。【選択図】　　図１
2004005821.tif 000002
【特許請求の範囲】
【請求項１】
クロックに同期して外部から入力するコマンドをデコードし、リードコマンドおよびその他のコマンドを同期型半導体記憶回路へ出力するコマンドデコーダと、
ファンクションピンと、
前記ファンクションピンに外部から入力するファンクション制御信号および前記コマンドデコーダから出力するモードレジスタセットコマンド以外の任意のコマンドに基づいてリードサイクルにおけるＣＡＳレーテンシを設定するＣＡＳレーテンシ設定回路
とを具備し、モードレジスタセットコマンドを使用することなくＣＬ設定を切り換えることを可能としたことを特徴とする同期型半導体記憶装置。
【請求項２】
前記任意のコマンドはリードコマンドであることを特徴とする請求項１記載の同期型半導体記憶装置。
【請求項３】
クロックに同期して外部から入力するコマンドをデコードし、リードコマンドおよびその他のコマンドを同期型半導体記憶回路へ出力するコマンドデコーダと、
ファンクションピンと、
前記ファンクションピンに外部から入力するファンクション制御信号および前記コマンドデコーダから出力するリードコマンド以外、モードレジスタセットコマンド以外の任意のコマンドに基づいて次のリードサイクルにおけるＣＡＳレーテンシを設定するＣＡＳレーテンシ設定回路
とを具備することを特徴とする同期型半導体記憶装置。
【請求項４】
前記任意のコマンドは、
バンクアクティブコマンド（ＡＣＴＶ）、バンクプリチャージコマンド（ＰＲＥＣ）、ライトコマンド（ＷＲＩＴＥ）、リフレッシュコマンド（ＲＥＦＲ）のいずれか１つであることを特徴とする請求項３記載の同期型半導体記憶装置。
【請求項５】
クロックに同期して外部から入力するコマンドをデコードし、リードコマンドおよびその他のコマンドを同期型半導体記憶回路へ出力するコマンドデコーダと、
ファンクションピンと、
前記ファンクションピンに外部から入力するファンクション制御信号および前記コマンドデコーダから出力する複数のコマンドに基づいてリードサイクルにおけるＣＡＳレーテンシを設定するＣＡＳレーテンシ設定回路
とを具備することを特徴とする同期型半導体記憶装置。
【請求項６】
前記複数のコマンドは、モードレジスタセットコマンド以外の任意のコマンドであることを特徴とする請求項５記載の同期型半導体記憶装置。
【請求項７】
同期型半導体記憶回路で使用するクロックの周波数を検知するクロック周波数検知回路と、
前記クロック周波数検知回路により検知されたクロック周波数の高低に対応してＣＡＳレーテンシの長短を切り換えるＣＡＳレーテンシ設定回路
とを具備することを特徴とする同期型半導体記憶装置。
【請求項８】
前記クロック周波数検知回路は、同一構成を有する複数段の遅延回路からなり、
前記ＣＡＳレーテンシ設定回路は、前記複数段の遅延回路における複数の遅延出力の論理処理を行ってＣＬ設定切換信号を生成する
ことを特徴とする請求項７記載の同期型半導体記憶装置。
【請求項９】
前記クロック周波数検知回路は、前記半導体チップに搭載されているクロック位相制御回路の前進パルス用遅延線あるいは後進パルス用遅延線を兼用していることを特徴とする請求項７または８記載の同期型半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に係り、特にクロックに同期してコマンド入力およびデータ出力が行われる同期型半導体記憶装置におけるＣＡＳレーテンシ設定の切換回路に関するもので、例えばシンクロナスＤＲＡＭ（ＳＤＲＡＭ）、高速サイクルＲＡＭ（ＦＣＲＡＭ）、ダブルデータレートＳＤＲＡＭ（ＤＤＲ−ＳＤＲＡＭ）、ダブルデータレートＦＣＲＡＭ（ＤＤＲ−ＦＣＲＡＭ）などに使用されるものである。
【０００２】
【従来の技術】
近年、各方面でＩＴ（情報技術）化が進むに連れて半導体メモリに対する需要が高くなると同時に、メモリに対する高度技術、特に高速化に対する要求が高くなっている。
【０００３】
このような流れの中で、外部クロックに非同期の非同期メモリ（ＥＤＯ等）とは異なり、コマンド入力およびデータ出力が外部クロック（ＣＬＫ）に同期したシンクロナスＤＲＡＭ（ＳＤＲＡＭ）が発案されている。このＳＤＲＡＭは、４Ｍ／１６ＭＤＲＡＭ世代より既に実用化され、６４Ｍ世代では全ＤＲＡＭ使用量の大部分をＳＤＲＡＭが占めている。最近では、ＳＤＲＡＭをさらに高速化するために、従来の２倍のデータレートで動作するダブルデータレートＳＤＲＡＭ（ＤＤＲ−ＳＤＲＡＭ）が提案され、ＤＲＡＭ使用量の中心になりつつある。
【０００４】
さらに、コアのアクセスおよびプリチャージ動作をパイプライン化し、従来のＳＤＲＡＭのｔＲＣ（アクセスタイム）を１／２以下に短縮した高速サイクル（Ｆａｓｔ　Ｃｙｃｌｅ）タイプのＲＡＭ（ＦＣＲＡＭ）およびデータレートを２倍にしたＤＤＲ−ＦＣＲＡＭが提案されている。このようなＦＣＲＡＭは、ランダムデータを高速に転送するようなネットワークの分野で、従来のＳＲＡＭが用いられてきたランスイッチ（ＬＡＮ　Ｓｗｉｔｃｈ）やルーターなどを中心に、その製品化が始まろうとしている。
【０００５】
上述したような同期型半導体記憶装置において、リードコマンドが入力されてからファーストデータを出力するまでのクロックサイクル数を規定するＣＡＳレーテンシ（ＣＬ）は、どの製品においてもリードサイクルの前にモードレジスタセットコマンドを入力することにより設定されている。
【０００６】
図９は、従来の同期型半導体記憶装置においてモードレジスタセットコマンドによりＣＬ設定を行うシステムを示す。
【０００７】
図９に示すシステムは、複数のインプットレシーバ回路（Ｉｎｐｕｔ　Ｒｅｃｅｉｖｅｒ）９１、複数のインプットラッチ回路（Ｉｎｐｕｔ　Ｌａｔｃｈ）　９２、コマンドデコーダ回路（ＣｏｍｍａｎｄＤｅｃｏｄｅｒ）　９３、ＣＬデコーダ回路（ＣＬ　Ｄｅｃｏｄｅｒ）９４により構成される。
【０００８】
前記インプットレシーバ回路９１は、外部クロック入力信号ＶＣＬＫ、ＶＢＣＬＫを受けて内部クロック信号ＣＬＫＩＮＴを出力する回路と、外部コマンド制御信号ＶＣＯＭ１、ＶＣＯＭ２、ＶＣＯＭ３を受けて内部コマンド制御信号ＣＯＭＩＮ１、ＣＯＭＩＮ２、ＣＯＭＩＮ３を各々出力する回路と、外部アドレス信号ＶＡ１、ＶＡ２を受けて内部アドレス信号ＡＩＮ１、ＡＩＮ２を各々出力する回路を含む。
【０００９】
前記インプットラッチ回路９２は、前記ＣＯＭＩＮ１、ＣＯＭＩＮ２、ＣＯＭＩＮ３およびＣＬＫＩＮＴを受けてコマンド制御ラッチ信号ＣＯＭＬＴＣ１、ＣＯＭＬＴＣ２、ＣＯＭＬＴＣ３を各々出力する回路と、前記ＡＩＮ１、ＡＩＮ２およびＣＬＫＩＮＴを受けてアドレスラッチ信号ＡＩＬＴＣ１、ＡＩＬＴＣ２を各々出力する回路を含む。
【００１０】
前記コマンドデコーダ回路９３は、前記ＣＯＭＬＴＣ１、ＣＯＭＬＴＣ２、ＣＯＭＬＴＣ３およびＣＬＫＩＮＴを受けて各種のコマンドＡＣＴＶ、ＰＲＥＣ、ＷＲＩＴＥ、ＲＥＡＤ、ＲＥＦＲ、ＭＲＳ（モードレジスタセット）を出力するものである。前記ＣＬデコーダ９４は、前記ＡＩＬＴＣ１、ＡＩＬＴＣ２およびモードレジスタセットコマンドＭＲＳを受けて各種のＣＬ制御信号ＣＬ４、ＣＬ５、ＣＬ６を出力するものである。
【００１１】
上記システムにおいて、モードレジスタセットコマンドによりＣＬ設定を行う際は、システム外部コマンド制御信号ＶＣＯＭ１、ＶＣＯＭ２、ＶＣＯＭ３における”Ｈ”あるいは”Ｌ”レベルの任意の組み合わせによりモードレジスタセットサイクルになり、ＭＲＳの”Ｈ”がＣＬデコーダ９４に入力される。これと同時に、外部アドレスＶＡ１、ＶＡ２の”Ｈ”あるいは”Ｌ”レベルの任意の組み合わせを受けてＣＬデコーダ９４によりＣＬを決定し、任意のＣＬ信号の”Ｈ”を出力する。
【００１２】
ところで、上記システムにおいて、リードサイクル毎にＣＬを切り換えるような制御を行う場合には、リードサイクルを行う前に必ずモードレジスタセットコマンドを入力する必要があるので、１サイクル分の余計なクロックサイクル数を必要とする。
【００１３】
さらに、ファーストコマンドとセカンドコマンドの組み合わせによりコマンドを決定するＦＣＲＡＭ等の製品では、ファーストコマンドのみではリードサイクルとモードレジスタセットコマンドの区別ができないので、モードレジスタセットコマンドを判別するためにさらに１サイクル分の余計なクロックサイクル数を必要とする。
【００１４】
【発明が解決しようとする課題】
上記したように従来の同期型半導体記憶装置は、リードサイクル毎にＣＬを切り換えるような制御を行う場合には、リードサイクルを行う前に必ずモードレジスタセットコマンドを入力する必要があるので、１サイクル分の余計なクロックサイクル数を必要とするという問題があった。
【００１５】
また、ファーストコマンドとセカンドコマンドの組み合わせによりコマンドを決定するＦＣＲＡＭ等の製品では、ファーストコマンドのみではリードサイクルとモードレジスタセットコマンドの区別ができないので、リードサイクル毎にＣＬを切り換えるような制御を行う場合には、モードレジスタセットコマンドを判別するためにさらに１サイクル分の余計なクロックサイクル数を必要とするという問題があった。
【００１６】
本発明は上記の問題点を解決すべくなされたもので、ＣＡＳレーテンシ（ＣＬ）を制御する際に、モードレジスタセットコマンド以外の任意のコマンドを使用して高速にＣＬを切り換えることを可能とした同期型半導体記憶装置を提供することを目的とする。
【００１７】
また、本発明の他の目的は、ＣＡＳレーテンシ（ＣＬ）を制御する際に、チップ内部でクロック周波数に応じて自動的に適切なＣＬ設定となるように切り換えることを可能とした同期型半導体記憶装置を提供することにある。
【００１８】
【課題を解決するための手段】
本発明の第１の同期型半導体記憶装置は、クロックに同期して外部から入力するコマンドをデコードし、リードコマンドおよびその他のコマンドを同期型半導体記憶回路へ出力するコマンドデコーダと、ファンクションピンと、前記ファンクションピンに外部から入力するファンクション制御信号および前記コマンドデコーダから出力するモードレジスタセットコマンド以外の任意のコマンドに基づいてリードサイクルにおけるＣＡＳレーテンシを設定するＣＡＳレーテンシ設定回路とを具備することを特徴とする。
【００１９】
本発明の第２の同期型半導体記憶装置は、クロックに同期して外部から入力するコマンドをデコードし、リードコマンドおよびその他のコマンドを同期型半導体記憶回路へ出力するコマンドデコーダと、ファンクションピンと、前記ファンクションピンに外部から入力するファンクション制御信号および前記コマンドデコーダから出力するリードコマンド以外、モードレジスタセットコマンド以外の任意のコマンドに基づいて次のリードサイクルにおけるＣＡＳレーテンシを設定するＣＡＳレーテンシ設定回路とを具備することを特徴とする。
【００２０】
本発明の第３の同期型半導体記憶装置は、クロックに同期して外部から入力するコマンドをデコードし、リードコマンドおよびその他のコマンドを同期型半導体記憶回路へ出力するコマンドデコーダと、ファンクションピンと、前記ファンクションピンに外部から入力するファンクション制御信号および前記コマンドデコーダから出力する複数のコマンドに基づいてリードサイクルにおけるＣＡＳレーテンシを設定するＣＡＳレーテンシ設定回路とを具備することを特徴とする。
【００２１】
本発明の第４の同期型半導体記憶装置は、同期型半導体記憶回路で使用するクロックの周波数を検知するクロック周波数検知回路と、前記クロック周波数検知回路により検知されたクロック周波数の高低に対応してＣＡＳレーテンシの長短を切り換えるＣＡＳレーテンシ設定回路とを具備することを特徴とする。
【００２２】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００２３】
本発明は、同期型半導体記憶回路を有する同期型半導体記憶装置において、リードサイクルにおけるＣＡＳレーテンシ（ＣＬ）の設定を行うシステムを採用したＳＤＲＡＭ、ＦＣＲＡＭ、ＤＤＲ−ＳＤＲＡＭ、ＤＤＲ−ＦＣＲＡＭなどに適用されるものである。
【００２４】
＜第１の実施形態＞
図１は、本発明の第１の実施形態に係るＦＣＲＡＭにおけるＣＬ設定の切り換えを制御する部分を示す。
【００２５】
図１に示すシステムは、複数のインプットレシーバ回路（Ｉｎｐｕｔ　Ｒｅｃｅｉｖｅｒ）１１、複数のインプットラッチ回路（Ｉｎｐｕｔ　Ｌａｔｃｈ）　１２、コマンドデコーダ回路（Ｃｏｍｍａｎｄ
Ｄｅｃｏｄｅｒ）　１３、ＣＬデコーダ回路（ＣＬ　Ｄｅｃｏｄｅｒ）１４を備えている。
【００２６】
さらに、リードコマンド毎にＣＬの設定を実現するために、外部ピンであるファンクションピン１０から入力する外部ファンクション制御信号ＶＦＣＮ１、ＶＦＣＮ２の”Ｈ”あるいは”Ｌ”レベルの任意の組み合わせと、コマンドデコーダ回路１３から出力するリードコマンドＲＥＡＤを受けてＣＬデコーダ１４によりＣＬを決定し、任意のＣＬ信号（例えばＣＬ４、ＣＬ５、ＣＬ６）の”Ｈ”を出力するように構成されている。
【００２７】
前記インプットレシーバ回路１１は、外部クロック入力信号ＶＣＬＫ、ＶＢＣＬＫを受けて内部クロック信号ＣＬＫＩＮＴを出力する回路と、外部コマンド制御信号ＶＣＯＭ１、ＶＣＯＭ２、ＶＣＯＭ３を受けて内部コマンド制御信号ＣＯＭＩＮ１、ＣＯＭＩＮ２、ＣＯＭＩＮ３を各々出力する回路を含み、さらに、外部ファンクション制御信号ＶＦＣＮ１、ＶＦＣＮ２を受けて内部ファンクション制御信号ＦＣＮＩＮ１、ＦＣＮＩＮ２を各々出力する回路１１ａ、１１ｂが付加されている。
【００２８】
前記インプットラッチ回路１２は、前記ＣＯＭＩＮ１、ＣＯＭＩＮ２、ＣＯＭＩＮ３およびＣＬＫＩＮＴを受けてコマンド制御ラッチ信号ＣＯＭＬＴＣ１、ＣＯＭＬＴＣ２、ＣＯＭＬＴＣ３を各々出力する回路のほか、さらに、前記ＦＣＮＩＮ１、ＦＣＮＩＮ２およびＣＬＫＩＮＴを受けてファンクションラッチ信号ＦＣＮＬＴＣ１、ＦＣＮＬＴＣ２を各々出力する回路１２ａ、１２ｂが付加されている。
【００２９】
前記コマンドデコーダ回路１３は、前記ＣＯＭＬＴＣ１、ＣＯＭＬＴＣ２、ＣＯＭＬＴＣ３およびＣＬＫＩＮＴを受けてバンクアクティブコマンド（ＡＣＴＶ）、バンクプリチャージコマンド（ＰＲＥＣ）、ライトコマンド（ＷＲＩＴＥ）、リードコマンド（ＲＥＡＤ）、リフレッシュコマンド（ＲＥＦＲ）、モードレジスタセットコマンド（ＭＲＳ）などの各種のコマンドを出力し、同期型半導体記憶回路（図示せず）に供給するものである。
【００３０】
前記ＣＬデコーダ１４は、前記ＦＣＮＬＴＣ１、ＦＣＮＬＴＣ２およびリードコマンドＲＥＡＤを受けて各種のＣＬ制御信号ＣＬ４、ＣＬ５、ＣＬ６を出力し、同期型半導体記憶回路（図示せず）に供給するものである。
【００３１】
なお、図９中に９１で示したインプットレシーバ回路のうちで外部アドレス信号ＶＡ１、ＶＡ２を受けて内部アドレス信号ＡＩＮ１、ＡＩＮ２を各々出力する回路と、図９中に９２で示したインプットラッチ回路のうちで前記ＡＩＮ１、ＡＩＮ２およびＣＬＫＩＮＴを受けてアドレスラッチ信号ＡＩＬＴＣ１、ＡＩＬＴＣ２を各々出力する回路も設けられており、このインプットラッチ回路から出力するアドレスラッチ信号ＡＩＬＴＣ１、ＡＩＬＴＣ２は、別途、同期型半導体記憶回路（図示せず）で使用される。
【００３２】
上記システムは、外部コマンド制御信号ＶＣＯＭ１、ＶＣＯＭ２、ＶＣＯＭ３の”Ｈ”あるいは”Ｌ”レベルの任意の組み合わせによりリードサイクルになり、コマンドデコーダ回路１３から出力するリードコマンドＲＥＡＤの”Ｈ”がＣＬデコーダ１４に伝播される。これと同時に、上記システムが外部ファンクション制御信号ＶＦＣＮ１、ＶＦＣＮ２の”Ｈ”あるいは”Ｌ”レベルの任意の組み合わせを受けると、ＣＬデコーダ１４は、ＣＬを決定し、任意のＣＬ制御信号（本例ではＣＬ４、ＣＬ５、ＣＬ６のいずれか）を”Ｈ”にする。これにより、モードレジスタセットコマンドを使用することなく、リードサイクル毎のＣＬ設定が可能になるので、高速にＣＬを切り換えることが可能になる。
【００３３】
上記した第１の実施形態では、リードサイクル毎にＣＬ設定を行う例を示したが、例えばＦＣＲＡＭにおいては、リードサイクルになってコマンドデコーダ回路１３から出力するリードコマンドＲＥＡＤ以外、モードレジスタセットコマンドＭＲＳ以外のコマンドをＣＬデコーダ１４で利用するように変更することにより、次のリードサイクルに対して事前にＣＬ設定を行うことが可能になる。このように変更する第２の実施形態について以下に説明する。
【００３４】
＜第２の実施形態＞
図２は、本発明の第２の実施形態に係るＦＣＲＡＭにおけるＣＬ設定の切り換えを制御する部分を示す。
【００３５】
図２に示すシステムは、ライトコマンド毎にＣＬの設定を実現したものであり、図１を参照して前述したシステムと比べて、外部ファンクション制御信号ＶＦＣＮ１、ＶＦＣＮ２の”Ｈ”あるいは”Ｌ”レベルの任意の組み合わせと、コマンドデコーダ回路１３から出力するライトコマンドＷＲＩＴＥを受けてを受けてＣＬデコーダ１４によりＣＬを決定し、任意のＣＬ信号（例えばＣＬ４、ＣＬ５、ＣＬ６）の”Ｈ”を出力するように変更されており、図１中と同一部分には同一符号を付している。
【００３６】
このシステムは、外部コマンド制御信号ＶＣＯＭ１、ＶＣＯＭ２、ＶＣＯＭ３の”Ｈ”あるいは”Ｌ”レベルの任意の組み合わせによりライトサイクルになり、コマンドデコーダ回路１３から出力するライトコマンドＷＲＩＴＥの”Ｈ”がＣＬデコーダ１４に伝播される。これと同時に、上記システムが外部ファンクション制御信号ＶＦＣＮ１、ＶＦＣＮ２の”Ｈ”あるいは”Ｌ”レベルの任意の組み合わせを受けると、ＣＬデコーダ１４は、ＣＬを決定し、任意のＣＬ制御信号（本例ではＣＬ４、ＣＬ５、ＣＬ６のいずれか）を”Ｈ”にする。これにより、ライトサイクル毎のＣＬ設定が可能になる。
【００３７】
なお、上記第２の実施形態において、ライトコマンドＷＲＩＴＥによるＣＬ設定を、バンクアクティブコマンド（ＡＣＴＶ）、バンクプリチャージコマンド（ＰＲＥＣ）、リフレッシュコマンド（ＲＥＦＲ）のいずれか１つに切り換えることにより、各々のコマンド入力におけるＣＬ設定の切替えを実現することができる。
【００３８】
上記した第１および第２の実施形態では、リードサイクルになってコマンドデコーダ回路１４から出力するリードコマンドＲＥＡＤ毎、あるいは、ライトサイクルになってリードコマンドＲＥＡＤ以外、モードレジスタセットコマンドＭＲＳ以外の任意のコマンド毎にＣＬ設定を行う例を示したが、モードレジスタセットコマンド以外の任意のコマンド（例えばライトコマンドＷＲＩＴＥ）のいずれかの入力毎にＣＬを設定するように変更することも可能である。このように変更する第３の実施形態について以下に説明する。
【００３９】
＜第３の実施形態＞
図３は、本発明の第３の実施形態に係るＦＣＲＡＭにおけるＣＬ設定の切り換えを制御する部分を示す。
【００４０】
図３に示すシステムは、リードコマンドおよびライトコマンド毎にＣＬの設定を実現したものであり、図１を参照して前述したシステムと比べて、（１）コマンドデコーダ回路１３から出力するリードコマンドＲＥＡＤおよびライトコマンドＷＲＩＴＥが入力する二入力のオア回路３０（二入力のノア回路３１とインバータ回路３２）が設けられ、（２）外部ファンクション制御信号ＶＦＣＮ１、ＶＦＣＮ２の”Ｈ”あるいは”Ｌ”レベルの任意の組み合わせと、二入力のオア回路３０の出力ＷＲＴＲＤを受けてＣＬデコーダ１４によりＣＬを決定し、任意のＣＬ信号（例えばＣＬ４、ＣＬ５、ＣＬ６）の”Ｈ”を出力するように変更されており、図１中と同一部分には同一符号を付している。
【００４１】
このシステムは、外部コマンド制御信号ＶＣＯＭ１、ＶＣＯＭ２、ＶＣＯＭ３の”Ｈ”あるいは”Ｌ”レベルの任意の組み合わせによりリードサイクルあるいはライトサイクルになり、ＲＥＡＤあるいはＷＲＩＴＥの”Ｈ”が二入力のオア回路３０に入力され、その出力ＷＲＴＲＤが”Ｈ”に切替わる。これと同時に、外部ファンクション制御信号ＶＦＣＮ１、ＶＦＣＮ２の”Ｈ”あるいは”Ｌ”レベルの任意の組み合わせを受けると、ＣＬデコーダ１４は、ＣＬを決定し、任意のＣＬ制御信号（本例ではＣＬ４、ＣＬ５、ＣＬ６のいずれか）を”Ｈ”にする。これにより、リードサイクル毎あるいはライトサイクル毎のＣＬ設定が可能になる。
【００４２】
なお、上記第３の実施形態において、二入力のオア回路３０の入力をリードコマンドＲＥＡＤ、ライトコマンドＷＲＩＴＥ以外のコマンドに切り換えることにより、任意の２つのコマンドによるＣＬ設定の切替えを実現することができる。
【００４３】
また、二入力のオア回路３０を、三入力のオア回路あるいは四入力のオア回路に切り換えることにより、任意の３種類あるいは４種類のコマンドによるＣＬ設定の切替えを実現することができる。
【００４４】
上記した第１〜第３の実施形態では、外部入力によるＣＬ設定の切替えのタイミングを、モードレジスタセットコマンドＭＲＳ以外のコマンド（リードコマンド等）と同時にセットする例を示したが、モードレジスタセットコマンドＭＲＳを使用せずに、かつ、外部ファンクションピン（図示せず）を使用することなく、クロック周波数に対応した適切なＣＬ設定の切替えを実現するように変更することも可能である。このように変更する第４の実施形態について以下に説明する。
【００４５】
＜第４の実施形態＞
図４（ａ）は、本発明の第４の実施形態に係るＦＣＲＡＭにおけるＣＬ設定の切り換えを制御する部分を示す。
【００４６】
図４（ａ）に示すシステムは、インプットレシーバ（Ｉｎｐｕｔ　Ｒｅｃｅｉｖｅｒ）４１、クロック周波数検知回路４２、状態保持回路４３、状態保持制御回路４４、論理回路（ＣＡＳレーテンシ設定回路）４５により構成される。
【００４７】
前記インプットレシーバ（Ｉｎｐｕｔ　Ｒｅｃｅｉｖｅｒ）４１は、外部クロック入力ＶＣＬＫおよびＶＢＣＬＫを受けて信号ＣＬＫＩＮＴを出力するものである。
【００４８】
前記クロック周波数検知回路４２は、同期型半導体記憶回路で使用されるクロックを受けてクロック周波数を検知するものであり、本例では同一構成を有する複数段の遅延回路からなり、前記ＣＬＫＩＮＴを受けてＮ段の遅延信号ＣＬ４ＩＮおよびＭ段の遅延信号ＣＬ５ＩＮを出力するものである。ここで、Ｎ＞Ｍである。
【００４９】
前記状態保持回路４３は、前記ＣＬ４ＩＮおよびＣＬ５ＩＮを受け、信号ＣＬ４および信号ＰＲＥＣＬ５を出力するとともに保持するものである。
【００５０】
前記状態保持制御回路４４は、コマンドなどのコントロール信号（Ｃｏｎｔｒｏｌ　Ｓｉｇｎａｌ）を受けてセット信号ＳＥＴ、リセット信号ＲＥＳＥＴを出力し、前記状態保持回路４３の制御を行うものである。
【００５１】
前記論理回路４５は、前記クロック周波数検知回路４２の複数の遅延信号の保持出力の論理処理を行ってＣＬ設定切換信号を生成するものであり、本例では、信号ＰＲＥＣＬ５を受けて信号ｂＰＲＥＣＬ５を出力するインバータ回路４５１と、信号ＰＲＥＣＬ５と信号ＣＬ４を受けて信号ＣＬ６を出力する二入力のノア（ＮＯＲ）回路４５２と、信号ｂＰＲＥＣＬ５と信号ＣＬ４を受けて信号ＣＬ５を出力する二入力のノア回路４５３からなり、ＣＬ４、ＣＬ５、ＣＬ６の切り換え制御を行う。
【００５２】
図４（ｂ）は、図４（ａ）中の論理回路４５の動作を示す真理値表である。
【００５３】
上記システムを使用することにより、クロック周波数が低い場合にはファーストデータ出力までのＣＬが最も短いＣＬ４が設定され、クロック周波数が中間の場合にはＣＬ５が設定され、クロック周波数が高い場合にはファーストデータ出力までのＣＬが最も長いＣＬ６が設定される。
【００５４】
即ち、仕様で規定されている範囲内でユーザーが選択使用するクロック周波数を半導体チップの内部で検知し、クロック周波数の高低に応じて自動的にＣＡＳレーテンシの長短を切り換えることが可能になる。
【００５５】
図５は、図４（ａ）のシステムにおけるＣＬ４設定時の動作例を示している。
【００５６】
内部クロック信号ＣＬＫＩＮＴを受けて伝播信号がクロック周波数検知回路４２の遅延段を伝播する際、低速周波数においてはＮ段の遅延段まで伝播される。これにより、ＣＬ４ＩＮおよびＣＬ５ＩＮが共に”Ｈ”になり、その状態が状態保持制御回路４４で保持され、ＰＲＥＣＬ５およびＣＬ４が共に”Ｈ”になる。論理回路４５は、上記ＰＲＥＣＬ５およびＣＬ４を受けてＣＬ６、ＣＬ５を非選択状態にし、ＣＬ４を選択する。
【００５７】
図６は、図４（ａ）のシステムにおけるＣＬ５設定時の動作例を示している。
【００５８】
内部クロック信号ＣＬＫＩＮＴを受けて伝播信号がクロック周波数検知回路４２の遅延段を伝播する際、中速周波数においては、Ｍ段の遅延段までは伝播されるがＮ段の遅延段までは伝播されない。これにより、ＣＬ５ＩＮが”Ｈ”、ＣＬ４ＩＮが”Ｌ”になり、その状態が状態保持制御回路４４で保持され、ＰＲＥＣＬ５が”Ｈ”、ＣＬ４が”Ｌ”になる。論理回路４５は、上記ＰＲＥＣＬ５およびＣＬ４を受けてＣＬ６、ＣＬ４を非選択状態にし、ＣＬ５を選択する。
【００５９】
上記動作に際して適切なタイミングで状態保持制御回路４４のセット、クロック周波数検知回路４２のリセットが行われる。また、ＣＬ切替え後に適切なタイミングで状態保持制御回路４４のリセットが行われる。
【００６０】
図７は、図４（ａ）のシステムにおけるＣＬ６設定時の動作例を示している。
【００６１】
内部クロック信号ＣＬＫＩＮＴを受けて伝播信号がクロック周波数検知回路４２の遅延段を伝播する際、高速周波数においては、Ｍ段の遅延段までは伝播されない。これにより、ＣＬ５ＩＮおよびＣＬ４ＩＮは共に”Ｌ”になり、その状態が状態保持制御回路４４で保持され、ＰＲＥＣＬ５およびＣＬ４が共に”Ｌ”になる。論理回路４５は、上記ＰＲＥＣＬ５およびＣＬ４を受けてＣＬ５、ＣＬ４を非選択状態にし、ＣＬ６を選択する。
【００６２】
なお、図４（ａ）のシステムにおけるクロック周波数検知回路４２は、前記半導体チップに搭載されているクロック位相制御回路（例えば特開平１０−６９３２６号公報）に開示されているＳＴＢＤ回路）の一部を兼用することが可能になり、その一例を以下に説明する。
【００６３】
図８は、図４のシステムにおけるクロック周波数検知回路と兼用したＳＴＢＤ回路の一例のブロック回路を示している。
【００６４】
図８において、８０はレシーバ、８１はディレイモニタ、８２ａおよび８２ｂはゲート回路、８３は前進パルス用遅延回路群、８４は状態保持部、８５は状態保持部初期化回路、８６は後進パルス用遅延回路群、８７は制御パルス生成回路、８８はゲート制御信号ＧＡＴＥＡ生成用のゲートＡ制御回路、８９はゲート制御信号ＧＡＴＥＢＴ生成用のゲートＢ制御回路、９０はドライバである。
【００６５】
ここで、前進パルス用遅延回路群８３または後進パルス用遅延回路群８６および状態保持部８４を、図４（ａ）のシステムにおけるクロック周波数検知回路４２および状態保持回路４３と兼用することにより、図４に示したシステムの構築を容易に実現でき、かつ、回路の増加も抑えることが可能である。また、図８中の状態保持部初期化回路８５を、図４（ａ）のシステムにおける状態保持回路４３を初期化する回路として兼用することも可能である。
【００６６】
【発明の効果】
上述したように本発明の同期型半導体記憶装置によれば、ＣＡＳレーテンシ（ＣＬ）を制御する際に、モードレジスタセットコマンド以外の任意のコマンドを使用して高速にＣＬを切り換えることができる。
【００６７】
また、本発明の同期型半導体記憶装置によれば、ＣＡＳレーテンシ（ＣＬ）を制御する際に、チップ内部でクロック周波数に応じて自動的に適切なＣＬ設定となるように切り換えることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るＦＣＲＡＭにおけるＣＬ設定切換制御部分を示すブロック回路図。
【図２】本発明の第２の実施形態に係るＦＣＲＡＭにおけるＣＬ設定切換制御部分を示すブロック回路図。
【図３】本発明の第３の実施形態に係るＦＣＲＡＭにおけるＣＬ設定切換制御部分を示すブロック回路図。
【図４】本発明の第４の実施形態に係るＦＣＲＡＭにおけるＣＬ設定切換制御部分を示すブロック回路図および図中の論理回路の動作を示す真理値表を示す図。
【図５】図４のシステムにおけるＣＬ４設定時の動作例を示すタイミング波形図。
【図６】図４のシステムにおけるＣＬ５設定時の動作例を示すタイミング波形図。
【図７】図４のシステムにおけるＣＬ６設定時の動作例を示すタイミング波形図。
【図８】図４のシステムにおけるクロック周波数検知回路と兼用したＳＴＢＤ回路の一例の示すブロック回路図。
【図９】従来の同期型半導体記憶装置においてモードレジスタセットコマンドＭＲＳによりＣＡＳレーテンシ（ＣＬ）設定を行うシステムを示すブロック回路図。
【符号の説明】
１０…ファンクションピン、
１１…インプットレシーバ回路、
１１ａ、１１ｂ…インプットレシーバ回路、
１２…インプットラッチ回路、
１２ａ、１２ｂ…インプットラッチ回路、
１３…コマンドデコーダ回路、
１４…ＣＬデコーダ回路。
【図１】
2004005821.tif 000003
【図２】
2004005821.tif 000004
【図３】
2004005821.tif 000005
【図４】
2004005821.tif 000006
【図５】
2004005821.tif 000007
【図６】
2004005821.tif 000008
【図７】
2004005821.tif 000009
【図８】
2004005821.tif 000010
【図９】
2004005821.tif 000011
【手続補正書】
【提出日】平成15年6月23日(2003.6.23)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
記憶回路と、
外部から入力されたコマンド制御信号を外部から入力されたクロックに同期してデコードし、このデコードしたコマンドを前記記憶回路へ出力するコマンドデコーダと、前記コマンドは、リードコマンドとモードレジスタセットコマンドとを含むことと、
外部から入力されたＣＡＳレーテンシを設定するためのファンクション制御信号および前記コマンドデコーダから出力された前記モードレジスタセットコマンド以外の所定のコマンドに基づいて、リードサイクルにおけるＣＡＳレーテンシを設定するＣＡＳレーテンシ設定回路と、
を具備することを特徴とする同期型半導体記憶装置。
【請求項２】
前記所定のコマンドはリードコマンドであることを特徴とする請求項１記載の同期型半導体記憶装置。
【請求項３】
前記ファンクション制御信号を入力するためのファンクションピンをさらに具備し、
前記ＣＡＳレーテンシ設定回路は、前記ファンクションピンに入力されたファンクション制御信号に基づいてＣＡＳレーテンシを設定することを特徴とする請求項１又は２記載の同期型半導体記憶装置。
【請求項４】
前記コマンド制御信号を前記クロックに同期させて前記コマンドデコーダに出力する第１のラッチ回路をさらに具備することを特徴とする請求項１又は２記載の同期型半導体記憶装置。
さらに含む。
【請求項５】
前記ファンクション制御信号を前記クロックに同期させて前記ＣＡＳレーテンシ設定回路に出力する第２のラッチ回路をさらに具備することを特徴とする請求項１又は２記載の同期型半導体記憶装置。
【請求項６】
前記ＣＡＳレーテンシ設定回路は、前記ファンクション制御信号と、前記所定のコマンドとに基づいて次のリードサイクルにおけるＣＡＳレーテンシを設定し、前記所定のコマンドは、リードコマンド以外、モードレジスタセットコマンド以外であることを特徴とする請求項１記載の同期型半導体記憶装置。
【請求項７】
前記所定のコマンドは、ライトコマンド（ＷＲＩＴＥ）であることを特徴とする請求項６記載の同期型半導体記憶装置。
【請求項８】
前記所定のコマンドは、バンクアクティブコマンド（ＡＣＴＶ）、バンクプリチャージコマンド（ＰＲＥＣ）、リフレッシュコマンド（ＲＥＦＲ）のいずれか１つであることを特徴とする請求項６記載の同期型半導体記憶装置。
【請求項９】
前記ＣＡＳレーテンシ設定回路は、前記ファンクション制御信号および前記コマンドデコーダから出力される複数のコマンドに基づいてリードサイクルにおけるＣＡＳレーテンシを設定し、前記複数のコマンドは、モードレジスタセットコマンドを含まないことを特徴とする請求項１記載の同期型半導体記憶装置。
【請求項１０】
外部から入力されたクロックの周波数を検知するクロック周波数検知回路と、
前記クロック周波数検知回路により検知されたクロック周波数の高低に基づいてＣＡＳレーテンシを設定するＣＡＳレーテンシ設定回路と、
を具備することを特徴とする同期型半導体記憶装置。
【請求項１１】
前記クロック周波数検知回路は、直列に接続された複数の遅延回路からなることを特徴とする請求項１０記載の同期型半導体記憶装置。
【請求項１２】
前記ＣＡＳレーテンシ設定回路は、前記複数の遅延回路のうち予め決められた遅延回路による遅延出力信号に基づいてＣＡＳレーテンシを設定することを特徴とする請求項１１記載の同期型半導体記憶装置。
【請求項１３】
前記クロック周波数検知回路と前記ＣＡＳレーテンシ設定回路との間に接続され、前記遅延出力信号を保持する保持回路をさらに具備することを特徴とする請求項１２記載の同期型半導体記憶装置。
【請求項１４】
前記保持回路は、外部から入力される保持制御信号に基づいて前記遅延出力信号のセット及びリセットの切り替えを行うことを特徴とする請求項１３記載の同期型半導体記憶装置。
【請求項１５】
直列に接続された複数の遅延回路からなる前進パルス用遅延線と直列に接続された複数の遅延回路からなる後進パルス用遅延線とを有し、外部から入力されたクロックと当該同期型半導体記憶装置の内部クロックとのタイミングを制御するクロック位相制御回路と、
前記前進パルス用遅延線或いは前記後進パルス用遅延線の前記複数の遅延回路のうち予め決められた遅延回路による遅延出力信号に基づいてＣＡＳレーテンシを設定するＣＡＳレーテンシ設定回路と、
を具備することを特徴とする同期型半導体記憶装置。
【請求項１６】
前記遅延出力信号を保持する保持回路をさらに具備することを特徴とする請求項１５記載の同期型半導体記憶装置。
【請求項１７】
前記保持回路のリセットを行う初期化回路をさらに具備する
ことを特徴とする請求項１６記載の同期型半導体記憶装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正の内容】
【００１８】
【課題を解決するための手段】
本発明の第１の同期型半導体記憶装置は、記憶回路と、外部から入力されたコマンド制御信号を外部から入力されたクロックに同期してデコードし、このデコードしたコマンドを前記記憶回路へ出力するコマンドデコーダとを具備し、前記コマンドは、リードコマンドとモードレジスタセットコマンドとを含む。さらに前記第１の装置は、外部から入力されたＣＡＳレーテンシを設定するためのファンクション制御信号および前記コマンドデコーダから出力された前記モードレジスタセットコマンド以外の所定のコマンドに基づいて、リードサイクルにおけるＣＡＳレーテンシを設定するＣＡＳレーテンシ設定回路を具備することを特徴とする。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正の内容】
【００１９】
本発明の第２の同期型半導体記憶装置は、外部から入力されたクロックの周波数を検知するクロック周波数検知回路と、前記クロック周波数検知回路により検知されたクロック周波数の高低に基づいてＣＡＳレーテンシを設定するＣＡＳレーテンシ設定回路とを具備することを特徴とする。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正の内容】
【００２０】
本発明の第３の同期型半導体記憶装置は、直列に接続された複数の遅延回路からなる前進パルス用遅延線と直列に接続された複数の遅延回路からなる後進パルス用遅延線とを有し、外部から入力されたクロックと当該同期型半導体記憶装置の内部クロックとのタイミングを制御するクロック位相制御回路と、前記前進パルス用遅延線或いは前記後進パルス用遅延線の前記複数の遅延回路のうち予め決められた遅延回路による遅延出力信号に基づいてＣＡＳレーテンシを設定するＣＡＳレーテンシ設定回路とを具備することを特徴とする。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】削除
【補正の内容】