(57)【要約】【課題】低速な外部クロックを逓倍した高速な内部クロックを用いても、１つの外部アドレスに対し一対一に対応した読み出しデータを得る。【解決手段】この半導体記憶装置のテスト方法では、外部クロックＥＣＫの４倍の周波数のＰＬＬクロックＰＣＫに同期して外部アドレスＥＡＤを含むｎ個の内部アドレスＩＡＤを発生し、ＰＬＬクロックＰＣＫに同期してｎビットの内部ライトデータＩＴＤを発生してＲＡＭマクロ１２に書き込んだ後、外部アドレスＥＡＤをラッチし、外部アドレスＥＡＤを含むｎ個の内部アドレスＩＡＤをＰＬＬクロックＰＣＫに同期して発生し、ＰＬＬクロックＰＣＫに同期してｎ個の内部アドレスＩＡＤに対応したｎビットの内部リードデータＩＴＱをＲＡＭマクロ１２から読み出し、ｎ個の内部アドレスＩＡＤのうち、ラッチアドレスＬＡＤと一致した内部アドレスＩＡＤに対応した内部リードデータＩＴＱを出力する。【選択図】      図１
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【特許請求の範囲】
【請求項１】
外部クロックの周波数のｎ倍（ｎは自然数）の周波数を有し、前記外部クロックに同期した高速クロックに同期して、半導体記憶装置の記憶部に書き込むべき１ビット分のデータの記憶領域を指定するために供給される外部アドレスを含むｎ個の内部アドレスを発生するとともに、前記高速クロックに同期してｎ個の前記内部アドレスに対応したｎビットの内部ライトデータを発生して前記記憶部に書き込む第１のステップと、
前記記憶部から読み出すべき１ビット分のデータの記憶領域を指定するために供給される外部アドレスをラッチし、前記外部アドレスを含むｎ個の内部アドレスを前記高速クロックに同期して発生するとともに、前記高速クロックに同期してｎ個の前記内部アドレスに対応したｎビットの内部リードデータを前記記憶部から読み出し、ｎ個の前記内部アドレスのうち、ラッチした前記外部アドレスと一致した前記内部アドレスに対応した前記内部リードデータを出力する第２のステップと
を有することを特徴とする半導体記憶装置のテスト方法。
【請求項２】
前記第２のステップでは、ｎ個の前記内部アドレスのうち、ラッチした前記外部アドレスと一致し、かつ、前記高速クロックに同期した１個の前記内部アドレスに応じて前記記憶部から読み出された１ビットの前記内部リードデータを出力することを特徴とする請求項１記載の半導体記憶装置のテスト方法。
【請求項３】
ｎ個の前記内部アドレスは、前記外部アドレスからその番地を順次インクリメントして生成する第１のアドレス生成方法、前記外部アドレスからその番地を順次デクリメントして生成する第２のアドレス生成方法、前記外部アドレスを含むｎ個ごとに区切られた範囲内で生成する第３のアドレス生成方法のいずれかで生成されることを特徴とする請求項１又は２記載の半導体記憶装置のテスト方法。
【請求項４】
ｎビットの前記内部ライトデータは、値「１」をｎ個連続して生成する第１のデータ生成方法、値「０」をｎ個連続して生成する第２のデータ生成方法、交互に値「１」と値「０」とをこの順序で繰り返して生成する第３のデータ生成方法、交互に値「０」と値「１」とをこの順序で繰り返して生成する第４のデータ生成方法のいずれかで生成されることを特徴とする請求項１乃至３のいずれか１に記載の半導体記憶装置のテスト方法。
【請求項５】
外部クロックの周波数のｎ倍（ｎは自然数）の周波数を有し、前記外部クロックに同期した高速クロックを発生する高速クロック発生回路と、
半導体記憶装置の記憶部に書き込むべき１ビット分のデータの記憶領域を指定するために供給される第１の外部アドレスを含むｎ個の第１の内部アドレスを前記高速クロックに同期して発生するとともに、前記記憶部から読み出すべき１ビット分のデータの記憶領域を指定するために供給される第２の外部アドレスをラッチしてラッチアドレスとして出力し、前記第２の外部アドレスを含むｎ個の第２の内部アドレスを前記高速クロックに同期して発生する高速アドレス発生回路と、
前記高速クロックに同期してｎ個の前記第１の内部アドレスに対応したｎビットの内部ライトデータを発生して前記記憶部に供給するとともに、前記高速クロックに同期して前記記憶部から読み出されたｎビットの内部リードデータのうち、ｎ個の前記第２の内部アドレスの中で前記ラッチアドレスと一致した前記第２の内部アドレスに対応した前記内部リードデータを出力する高速データ発生回路と
を備えていることを特徴とする半導体記憶装置のテスト回路。
【請求項６】
前記高速データ発生回路は、ｎ個の前記内部アドレスの中で前記ラッチアドレスと一致し、かつ、前記高速クロックに同期した１個の前記内部アドレスに応じて前記記憶部から読み出された１ビットの前記内部リードデータを出力することを特徴とする請求項５記載の半導体記憶装置のテスト回路。
【請求項７】
前記高速アドレス発生回路は、ｎ個の前記内部アドレスを、前記外部アドレスからその番地を順次インクリメントして生成する第１のアドレス生成方法、前記外部アドレスからその番地を順次デクリメントして生成する第２のアドレス生成方法、前記外部アドレスを含むｎ個ごとに区切られた範囲内で生成する第３のアドレス生成方法のいずれかにより生成することを特徴とする請求項５又は６記載の半導体記憶装置のテスト回路。
【請求項８】
前記高速データ発生回路は、ｎビットの前記内部ライトデータを、値「１」をｎ個連続して生成する第１のデータ生成方法、値「０」をｎ個連続して生成する第２のデータ生成方法、交互に値「１」と値「０」とをこの順序で繰り返して生成する第３のデータ生成方法、交互に値「０」と値「１」とをこの順序で繰り返して生成する第４のデータ生成方法のいずれかにより生成することを特徴とする請求項５乃至７のいずれか１に記載の半導体記憶装置のテスト回路。
【請求項９】
前記高速アドレス発生回路は、外部アドレス取込・ラッチ回路と、内部アドレス発生回路とを備え、
前記外部アドレス取込・ラッチ回路は、前記外部アドレスを取り込み、ラッチして前記ラッチアドレスとして前記高速データ発生回路に供給するとともに、前記取り込んだ前記外部アドレスを前記内部アドレス発生回路に転送し、
前記内部アドレス発生回路は、前記外部アドレス取込・ラッチ回路から供給される前記外部アドレスを含むｎ個の前記内部アドレスを前記高速クロックに同期して発生する
ことを特徴とする請求項５乃至８のいずれか１に記載の半導体記憶装置のテスト回路。
【請求項１０】
請求項５乃至９のいずれか１に記載の半導体記憶装置のテスト回路を備えていることを特徴とする半導体記憶装置。
【請求項１１】
請求項５乃至９のいずれか１に記載の半導体記憶装置のテスト回路を備えていることを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置のテスト方法、半導体記憶装置のテスト回路、半導体記憶装置及び半導体装置に関し、詳しくは、半導体記憶装置にデータを正常に書き込み及び読み出しをすることができるか否かをテストする半導体記憶装置のテスト方法、半導体記憶装置のテスト回路、このテスト回路を備えた半導体記憶装置及び、このテスト回路、半導体記憶装置、ＣＰＵ（中央処理装置）、複数個の入出力手段等をバスを介して接続して構成したシステムを１個の半導体チップ内に組み込んだＳＯＣ（Ｓｙｓｔｅｍ  Ｏｎ  ａ  Ｃｈｉｐ）（商標名）等の半導体装置に関する。
【０００２】
【従来の技術】
図８は従来の半導体記憶装置のテスト方法を適用した半導体装置の一部の構成例を示すブロック図である（例えば、特許文献１参照。）。
この例の半導体装置は、位相同期ループ回路（ＰＬＬＣ；  Ｐｈａｓｅ  Ｌｏｃｋｅｄ  ＬｏｏｐＣｉｒｃｕｉｔ）１と、アドレス発生回路（ＡＧＣ；  Ａｄｄｒｅｓｓ  Ｇｅｎｅｒａｔｉｎｇ  Ｃｉｒｃｕｉｔ）２と、データ発生回路（ＤＧＣ；  Ｄａｔａ  Ｇｅｎｅｒａｔｉｎｇ  Ｃｉｒｃｕｉｔ）３と、同期型ＳＲＡＭマクロ４と、データ比較回路（ＤＣ；  Ｄａｔａ  Ｃｏｍｐａｒａｔｏｒ）５と、スイッチ６〜１０とを有している。スイッチ６〜１０は、この例の半導体装置が通常動作時にすべてオンし、テスト時にすべてオフする。ＰＬＬＣ１は、テスト時に、外部クロックＥＣＫの周波数の４倍の周波数を有する内部クロックＩＣＫを発生する。ＡＧＣ２は、テスト時に、ＳＲＡＭマクロ４に供給すべきｎビット（ｎは自然数）のアドレスＡ０〜Ａｎのうち、下位２ビット分を内部クロックＩＣＫに同期して発生する。
【０００３】
ＤＧＣ３は、テスト時に、内部クロックＩＣＫに同期して、外部から供給される外部データＥＤＴに対応した内部データＩＤＴを発生する。同期型ＳＲＡＭマクロ４は、テスト時に、外部から供給されるライトイネーブル信号ＷＥに基づいて、ＤＧＣ３から供給される内部データＩＤＴを、外部から供給される上位（ｎ−２）ビットのアドレスＡ２〜Ａｎ及びＡＧＣ２から供給される下位２ビットのアドレスＡ０、Ａ１に対応した記憶領域に、内部クロックＩＣＫに同期して記憶する。ＤＣ５は、テスト時に、同期型ＳＲＡＭマクロ４から読み出された出力データと、外部から供給される期待値パターンとを比較し、出力データが、０と１の交互の列であり、かつ、その先頭データが期待値パターンと一致しているか否かを判定し、判定結果ＴＲを出力する。
【０００４】
【特許文献１】
特開平７−７８４９５号公報（第２−３頁、図１）
【０００５】
【発明が解決しようとする課題】
ところで、半導体記憶装置は、年々記憶容量が増大する傾向にあり、それに伴ってチップ面積が増大するとともに、パターンの微細化が進んでいるため、１個の半導体記憶装置内でデータの書き込み・読み出しが正常に行えない欠陥メモリセルの発生を皆無にすることは困難になってきている。
このため、従来では、半導体記憶装置内に必要な記憶容量よりも余分にメモリセル（冗長メモリセル）の列及び行を設け、電気的特性等を検査するプローブテスト工程において、欠陥メモリセルを含む列又は行を冗長メモリセルの列又は行に置換するメモリセルの救済が行われている。これにより、半導体記憶装置の製品としての歩留まりの向上が図られている。
上記欠陥メモリセルから冗長メモリセルへの置換を行うためには、半導体記憶装置の各メモリセルごとにデータの書き込み・読み出しを行って正常なメモリセルか欠陥メモリセルかを判定する必要がある。
【０００６】
ところが、上記した従来の半導体記憶装置のテスト方法では、ＤＣ５において、同期型ＳＲＡＭマクロ４から読み出された４ビットの出力データと、外部から供給される４ビットの期待値パターンとを比較して一致しているか否かを判定している。このため、４ビットの出力データが４ビットの期待値パターンと不一致であると判定されても、当該４ビットの出力データに対応した４個のメモリセルのいずれのメモリセルが使用不能（フェイル（ｆａｉｌ））であるかを判断することができないという欠点があった。この結果、上記した従来の半導体記憶装置のテスト方法は、上記したプローブテスト工程に用いることができない。
【０００７】
この点、半導体記憶装置の内部で用いられている高速な内部クロックＩＣＫと同一のクロックに同期して外部から１つずつアドレスを供給することにより１ビットずつデータの書き込み・読み出しを行って対応した１個のメモリセルが使用可能（パス（ｐａｓｓ））か使用不能（フェイル（ｆａｉｌ））かを高速に判断することが考えられる。しかし、上記したプローブテスト工程においては、半導体記憶装置が多数形成された半導体ウェハのいずれの半導体記憶装置のいずれのメモリセルが欠陥メモリセルであるかについて演算処理してフェイルメモリと呼ばれる記憶手段に記憶する必要がある。したがって、このような高速なテスト方法は、上記演算処理が間に合わないため、上記したプローブテスト工程に用いることができない。
【０００８】
この発明は、上述の事情に鑑みてなされたもので、低速な外部クロックを逓倍した高速な内部クロックを用いた場合であっても、１つの外部アドレスに対し一対一に対応した読み出しデータを得ることができる半導体記憶装置のテスト方法、半導体記憶装置のテスト回路、半導体記憶装置及び半導体装置を提供することを目的としている。
【０００９】
【課題を解決するための手段】
上記課題を解決するために、請求項１記載の発明に係る半導体記憶装置のテスト方法は、外部クロックの周波数のｎ倍（ｎは自然数）の周波数を有し、上記外部クロックに同期した高速クロックに同期して、半導体記憶装置の記憶部に書き込むべき１ビット分のデータの記憶領域を指定するために供給される外部アドレスを含むｎ個の内部アドレスを発生するとともに、上記高速クロックに同期してｎ個の上記内部アドレスに対応したｎビットの内部ライトデータを発生して上記記憶部に書き込む第１のステップと、上記記憶部から読み出すべき１ビット分のデータの記憶領域を指定するために供給される外部アドレスをラッチし、上記外部アドレスを含むｎ個の内部アドレスを上記高速クロックに同期して発生するとともに、上記高速クロックに同期してｎ個の上記内部アドレスに対応したｎビットの内部リードデータを上記記憶部から読み出し、ｎ個の上記内部アドレスのうち、ラッチした上記外部アドレスと一致した上記内部アドレスに対応した上記内部リードデータを出力する第２のステップとを有することを特徴としている。
【００１０】
また、請求項２記載の発明は、請求項１記載の半導体記憶装置のテスト方法に係り、上記第２のステップでは、ｎ個の上記内部アドレスのうち、ラッチした上記外部アドレスと一致し、かつ、上記高速クロックに同期した１個の上記内部アドレスに応じて上記記憶部から読み出された１ビットの上記内部リードデータを出力することを特徴としている。
【００１１】
また、請求項３記載の発明は、請求項１又は２記載の半導体記憶装置のテスト方法に係り、ｎ個の上記内部アドレスは、上記外部アドレスからその番地を順次インクリメントして生成する第１のアドレス生成方法、上記外部アドレスからその番地を順次デクリメントして生成する第２のアドレス生成方法、上記外部アドレスを含むｎ個ごとに区切られた範囲内で生成する第３のアドレス生成方法のいずれかで生成されることを特徴としている。
【００１２】
また、請求項４記載の発明は、請求項１乃至３のいずれか１に記載の半導体記憶装置のテスト方法に係り、ｎビットの上記内部ライトデータは、値「１」をｎ個連続して生成する第１のデータ生成方法、値「０」をｎ個連続して生成する第２のデータ生成方法、交互に値「１」と値「０」とをこの順序で繰り返して生成する第３のデータ生成方法、交互に値「０」と値「１」とをこの順序で繰り返して生成する第４のデータ生成方法のいずれかで生成されることを特徴としている。
【００１３】
また、請求項５記載の発明に係る半導体記憶装置のテスト回路は、外部クロックの周波数のｎ倍（ｎは自然数）の周波数を有し、上記外部クロックに同期した高速クロックを発生する高速クロック発生回路と、半導体記憶装置の記憶部に書き込むべき１ビット分のデータの記憶領域を指定するために供給される第１の外部アドレスを含むｎ個の第１の内部アドレスを上記高速クロックに同期して発生するとともに、上記記憶部から読み出すべき１ビット分のデータの記憶領域を指定するために供給される第２の外部アドレスをラッチしてラッチアドレスとして出力し、上記第２の外部アドレスを含むｎ個の第２の内部アドレスを上記高速クロックに同期して発生する高速アドレス発生回路と、上記高速クロックに同期してｎ個の上記第１の内部アドレスに対応したｎビットの内部ライトデータを発生して上記記憶部に供給するとともに、上記高速クロックに同期して上記記憶部から読み出されたｎビットの内部リードデータのうち、ｎ個の上記第２の内部アドレスの中で上記ラッチアドレスと一致した上記第２の内部アドレスに対応した上記内部リードデータを出力する高速データ発生回路とを備えていることを特徴としている。
【００１４】
また、請求項６記載の発明は、請求項５記載の半導体記憶装置のテスト回路に係り、上記高速データ発生回路は、ｎ個の上記内部アドレスの中で上記ラッチアドレスと一致し、かつ、上記高速クロックに同期した１個の上記内部アドレスに応じて上記記憶部から読み出された１ビットの上記内部リードデータを出力することを特徴としている。
【００１５】
また、請求項７記載の発明は、請求項５又は６記載の半導体記憶装置のテスト回路に係り、上記高速アドレス発生回路は、ｎ個の上記内部アドレスを、上記外部アドレスからその番地を順次インクリメントして生成する第１のアドレス生成方法、上記外部アドレスからその番地を順次デクリメントして生成する第２のアドレス生成方法、上記外部アドレスを含むｎ個ごとに区切られた範囲内で生成する第３のアドレス生成方法のいずれかにより生成することを特徴としている。
【００１６】
また、請求項８記載の発明は、請求項５乃至７のいずれか１に記載の半導体記憶装置のテスト回路に係り、上記高速データ発生回路は、ｎビットの上記内部ライトデータを、値「１」をｎ個連続して生成する第１のデータ生成方法、値「０」をｎ個連続して生成する第２のデータ生成方法、交互に値「１」と値「０」とをこの順序で繰り返して生成する第３のデータ生成方法、交互に値「０」と値「１」とをこの順序で繰り返して生成する第４のデータ生成方法のいずれかにより生成することを特徴としている。
【００１７】
また、請求項９記載の発明は、請求項５乃至８のいずれか１に記載の半導体記憶装置のテスト回路に係り、上記高速アドレス発生回路は、外部アドレス取込・ラッチ回路と、内部アドレス発生回路とを備え、上記外部アドレス取込・ラッチ回路は、上記外部アドレスを取り込み、ラッチして上記ラッチアドレスとして上記高速データ発生回路に供給するとともに、上記取り込んだ上記外部アドレスを上記内部アドレス発生回路に転送し、上記内部アドレス発生回路は、上記外部アドレス取込・ラッチ回路から供給される上記外部アドレスを含むｎ個の上記内部アドレスを上記高速クロックに同期して発生することを特徴としている。
【００１８】
また、請求項１０に係る半導体記憶装置は、請求項５乃至９のいずれか１に記載の半導体記憶装置のテスト回路を備えていることを特徴としている。
【００１９】
また、請求項１１に係る半導体装置は、請求項５乃至９のいずれか１に記載の半導体記憶装置のテスト回路を備えていることを特徴としている。
【００２０】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態について説明する。説明は、実施例を用いて具体的に行う。
図１は、この発明の一実施例である半導体記憶装置のテスト方法を適用した半導体記憶装置の一部の構成を示すブロック図である。
この例の半導体記憶装置は、テスト回路１１と、ＲＡＭマクロ１２とを有している。テスト回路１１は、ＰＬＬ制御回路（ＰＬＬＣＴＣ；  ＰＬＬ  Ｃｏｎｔｒｏｌｌｉｎｇ  Ｃｉｒｃｕｉｔ）１３と、ＰＬＬＣ１４と、高速制御信号発生回路１５と、高速アドレス発生回路１６と、高速データ発生回路１７と、接続切替回路１８と、制御バス１９〜２２とから構成されている。
【００２１】
ＰＬＬ制御回路１３は、外部から供給される外部クロックＥＣＫ、外部チップセレクト信号ＥＣＳＢ、外部ライトイネーブル信号ＥＷＥＢ、テスト切替信号ＨＳＰＴ、外部アドレスＥＡＤに基づいて、制御バス１９を介してＰＬＬＣ１４を制御する。外部チップセレクト信号ＥＣＳＢは、外部から供給されるコマンドの受け付けを許可するローアクティブの信号である。すなわち、テスト回路１１は、外部チップセレクト信号ＥＣＳＢが”Ｌ”レベルの時、外部から供給される外部ライトデータＥＴＤのＲＡＭマクロ１２への書き込みを指示するライトコマンドＷＣＭ又はＲＡＭマクロ１２から読み出されたリードデータＴＱの外部への読み出しを指示するリードコマンドＲＣＭの受け付けが許可される。一方、テスト回路１１は、外部チップセレクト信号ＥＣＳＢが”Ｈ”レベルの時、コマンドの受け付けが許可されないＮＯＰ（Ｎｏ  Ｏｐｅｒａｔｉｏｎ）状態となる。
【００２２】
外部ライトイネーブル信号ＥＷＥＢは、外部から供給される外部ライトデータＴＤのＲＡＭマクロ１２への書き込み又はＲＡＭマクロ１２から読み出されたリードデータＴＱの外部への読み出しを許可するためのローアクティブの信号である。すなわち、テスト回路１１は、外部チップセレクト信号ＥＣＳＢが”Ｌ”レベルの時に、外部ライトイネーブル信号ＥＷＥＢが”Ｌ”レベルであると、外部クロックＥＣＫの立ち上がりに同期して、ライトコマンドＷＣＭを受け付ける。一方、外部チップセレクト信号ＥＣＳＢが”Ｌ”レベルの時に、外部ライトイネーブル信号ＥＷＥＢが”Ｈ”レベルであると、テスト回路１１は、リードコマンドＲＣＭを受け付ける。テスト切替信号ＨＳＰＴは、”Ｈ”レベルの時にＰＬＬＣ１４から出力されるＰＬＬクロックＰＣＫを用いた高速テストを指示し、”Ｌ”レベルの時に外部から供給される外部クロックＥＣＫを用いた通常テストを指示する信号である。
【００２３】
ＰＬＬＣ１４は、ＰＬＬ制御回路１３に制御され、高速テスト時に、外部クロックＥＣＫの周波数のｎ倍（ｎは自然数、例えば、４）の周波数を有し、外部クロックＥＣＫに同期したＰＬＬクロックＰＣＫを発生する。高速制御信号発生回路１５は、外部から供給される外部クロックＥＣＫ、外部チップセレクト信号ＥＣＳＢ、外部ライトイネーブル信号ＥＷＥＢ、テスト切替信号ＨＳＰＴ、外部アドレスＥＡＤに基づいて高速テストにおいて用いる内部チップセレクト信号ＩＣＳＢ、内部ライトイネーブル信号ＩＷＥＢを発生するとともに、テスト切替信号ＨＳＰＴが”Ｈ”レベルのときにＰＬＬＣ１４から供給されるＰＬＬクロックＰＣＫを内部クロックＩＣＫとして出力する。
【００２４】
高速アドレス発生回路１６は、図２に示すように、外部アドレス取込・ラッチ回路２１と、内部アドレス発生回路２２と、制御バス２３とから構成されている。外部アドレス取込・ラッチ回路２１は、リードコマンドＲＣＭを受け付けた後に供給される外部アドレスＥＡＤを取り込み、ラッチした後、ラッチアドレスＬＡＤとして高速データ発生回路１７に供給する。また、外部アドレス取込・ラッチ回路２１は、取り込んだ外部アドレスＥＡＤを制御バス２３を介して内部アドレス発生回路２２に転送する。外部アドレスＥＡＤは、ＲＡＭマクロ１２から読み出すべき１ビットのデータの記憶領域を指定するためのものである。内部アドレス発生回路２２は、外部アドレス取込・ラッチ回路２１から制御バス２３を介して供給される外部アドレスＥＡＤを含む４つの内部アドレスＩＡＤをＰＬＬクロックＰＣＫの立ち上がりに同期して発生する。例えば、外部アドレスＥＡＤが（２，０）である場合、４つの内部アドレスＩＡＤは（０，０）、（１，０）、（２，０）、（３，０）となる。ここで、（ｘ，ｙ）とは、ｘが２進数の４ビットのロウアドレスを１６進数で表したものであり、ｙが２進数の４ビットのカラムアドレスを１６進数で表したものである。
【００２５】
高速データ発生回路１７は、高速テストのライト時に、外部から供給される外部クロックＥＣＫ、外部チップセレクト信号ＥＣＳＢ、外部ライトイネーブル信号ＥＷＥＢ、テスト切替信号ＨＳＰＴ、外部アドレスＥＡＤと、ＰＬＬＣ１４から供給されるＰＬＬクロックＰＣＫとに基づいて、ＲＡＭマクロ１２の外部アドレスＥＡＤを含むｎビット分のアドレスＡＤに対応したｎビット分の内部ライトデータＩＴＤを発生する。また、高速データ発生回路１７は、高速テストのリード時に、外部から供給される外部クロックＥＣＫ、外部チップセレクト信号ＥＣＳＢ、外部ライトイネーブル信号ＥＷＥＢ、テスト切替信号ＨＳＰＴ、外部アドレスＥＡＤと、ＰＬＬＣ１４から供給されるＰＬＬクロックＰＣＫとに基づいて、ＲＡＭマクロ１２から読み出され、接続切替回路１８を介して供給されたｎビットの内部リードデータＩＴＱの中から外部アドレスＥＡＤに対応した１ビットのリードデータを選択し、外部リードデータＥＴＱとして出力する。
【００２６】
高速データ発生回路１７は、図３に示すように、リードデータ選択回路２４と、データアウトバッファ回路２５とを有している。リードデータ選択回路２４は、イクスクルーシブノアゲート３１〜３８と、２入力アンドゲート３９〜４７と、３入力アンドゲート４８と、ノアゲート４９と、インバータ５０〜５２と、ディレイ５３と、切替信号発生回路５４と、トランスファゲート５５及び５６とから構成されている。イクスクルーシブノアゲート３１は、外部アドレス取込・ラッチ回路２１から供給されるラッチアドレスＬＡＤを構成するロウアドレスの第１位ビットＬｘ０と、内部アドレス発生回路２２から供給される内部アドレスＩＡＤを構成するロウアドレスの第１位ビットｉｘ０とが一致した場合に”Ｈ”レベルの出力データを出力する。同様に、イクスクルーシブノアゲート３２は、ラッチアドレスＬＡＤを構成するロウアドレスの第２位ビットＬｘ１と、内部アドレスＩＡＤを構成するロウアドレスの第２位ビットｉｘ１とが一致した場合に”Ｈ”レベルの出力データを出力する。イクスクルーシブノアゲート３３は、ラッチアドレスＬＡＤを構成するロウアドレスの第３位ビットＬｘ２と、内部アドレスＩＡＤを構成するロウアドレスの第３位ビットｉｘ２とが一致した場合に”Ｈ”レベルの出力データを出力する。イクスクルーシブノアゲート３４は、ラッチアドレスＬＡＤを構成するロウアドレスの第４位ビットＬｘ３と、内部アドレスＩＡＤを構成するロウアドレスの第４位ビットｉｘ３とが一致した場合に”Ｈ”レベルの出力データを出力する。
【００２７】
また、イクスクルーシブノアゲート３５は、外部アドレス取込・ラッチ回路２１から供給されるラッチアドレスＬＡＤを構成するカラムアドレスの第１位ビットＬｙ０と、内部アドレス発生回路２２から供給される内部アドレスＩＡＤを構成するカラムアドレスの第１位ビットｉｙ０とが一致した場合に”Ｈ”レベルの出力データを出力する。同様に、イクスクルーシブノアゲート３６は、ラッチアドレスＬＡＤを構成するカラムアドレスの第２位ビットＬｙ１と、内部アドレスＩＡＤを構成するカラムアドレスの第２位ビットｉｙ１とが一致した場合に”Ｈ”レベルの出力データを出力する。イクスクルーシブノアゲート３７は、ラッチアドレスＬＡＤを構成するカラムアドレスの第３位ビットＬｙ２と、内部アドレスＩＡＤを構成するカラムアドレスの第３位ビットｉｙ２とが一致した場合に”Ｈ”レベルの出力データを出力する。イクスクルーシブノアゲート３８は、ラッチアドレスＬＡＤを構成するカラムアドレスの第４位ビットＬｙ３と、内部アドレスＩＡＤを構成するカラムアドレスの第４位ビットｉｙ３とが一致した場合に”Ｈ”レベルの出力データを出力する。
【００２８】
２入力アンドゲート３９は、イクスクルーシブノアゲート３１の出力データと、イクスクルーシブノアゲート３２の出力データとの論理積を取る。２入力アンドゲート４０は、イクスクルーシブノアゲート３３の出力データと、イクスクルーシブノアゲート３４の出力データとの論理積を取る。２入力アンドゲート４１は、アンドゲート３９の出力データと、アンドゲート４０の出力データとの論理積を取る。２入力アンドゲート４２は、イクスクルーシブノアゲート３５の出力データと、イクスクルーシブノアゲート３６の出力データとの論理積を取る。２入力アンドゲート４３は、イクスクルーシブノアゲート３７の出力データと、イクスクルーシブノアゲート３８の出力データとの論理積を取る。２入力アンドゲート４４は、アンドゲート４２の出力データと、アンドゲート４３の出力データとの論理積を取る。
【００２９】
インバータ５０は、ＰＬＬクロックＰＣＫを反転する。２入力アンドゲート４５は、インバータ５０の出力データと、リードイネーブル信号ＲＥとの論理積を取る。リードイネーブル信号ＲＥは、外部クロックＥＣＫの１サイクルの間にＲＡＭマクロ１２から４ビットのデータを読み出すことを許可するために”Ｈ”レベルになる信号であり、高速制御信号発生回路１５から供給される。３入力アンドゲート４８は、アンドゲート４１の出力データと、アンドゲート４４の出力データと、アンドゲート４５の出力データとの論理積を取り、その結果を選択信号ＲＨＩＴとして出力する。ディレイ５３は、リードイネーブル信号ＲＥを外部クロックＥＣＫの１サイクル分だけ遅延する。インバータ５１は、ディレイ５３の出力データを反転する。ノアゲート４９は、外部クロックＥＣＫと、インバータ５１の出力データとの論理和を取り、その結果を反転してデータイネーブル信号ＤＥとして出力する。切替信号発生回路５４は、選択信号ＲＨＩＴの立ち下がりで変化する切替信号ＲＨＳを発生する。２入力アンドゲート４６は、選択信号ＲＨＩＴと、切替信号ＲＨＳとの論理積を取る。トランスファゲート５５は、アンドゲート４６の出力信号が”Ｈ”レベルの時、ＲＡＭマクロ１２から読み出され、接続切替回路１８を介して供給された４ビットの内部リードデータＩＴＱのうち、外部アドレスＥＡＤに対応し、かつ、奇数番目の１ビットのデータだけを出力する。インバータ５２は、切替信号ＲＨＳを反転する。２入力アンドゲート４７は、選択信号ＲＨＩＴと、インバータ５２の出力データとの論理積を取る。トランスファゲート５６は、アンドゲート４７の出力信号が”Ｈ”レベルの時、ＲＡＭマクロ１２から読み出され、接続切替回路１８を介して供給された４ビットの内部リードデータＩＴＱのうち、外部アドレスＥＡＤに対応し、かつ、偶数番目の１ビットのデータだけを出力する。
【００３０】
データアウトバッファ回路２５は、分周回路６１と、アンドゲート６２及び６３と、ラッチ６４〜６６と、トランスファゲート６７及び６８と、インバータ６９〜７５とから構成されている。分周回路６１は、ディレイ・フリップフロップ（ＤＦＦ）からなり、外部クロックＥＣＫを２分の１に分周した分周クロックＥＣＫＳを出力する。アンドゲート６２は、分周クロックＥＣＫＳとデータイネーブル信号ＤＥとの論理積を取る。ラッチ６４は、インバータ７０及び７１から構成されており、トランスファゲート５５の出力データをラッチする。トランスファゲート６７は、アンドゲート６２の出力データが”Ｈ”レベルの時、外部クロックＥＣＫの立ち下がりに同期して、ラッチ６４の出力データを出力する。インバータ６９は、分周クロックＥＣＫＳを反転する。アンドゲート６３は、インバータ６９の出力データとデータイネーブル信号ＤＥとの論理積を取る。ラッチ６５は、インバータ７２及び７３から構成されており、トランスファゲート５６の出力データをラッチする。トランスファゲート６８は、アンドゲート６３の出力データが”Ｈ”レベルの時、外部クロックＥＣＫの立ち下がりに同期して、ラッチ６５の出力データを出力する。ラッチ６６は、インバータ７４及び７５から構成されており、トランスファゲート６７又は６８の出力データをラッチした後、外部リードデータＥＴＱとして出力する。
【００３１】
図１に示す接続切替回路１８は、テスト切替信号ＨＳＰＴが”Ｌ”レベルの時、外部から供給される、外部アドレスＥＡＤ、外部クロックＥＣＫ、外部ライトデータＴＤ、外部チップセレクト信号ＥＣＳＢ、外部ライトイネーブル信号ＥＷＥＢを、それぞれアドレスＡＤ、クロックＣＫ、ライトデータＴＤ、チップセレクト信号ＣＳＢ、ライトイネーブル信号ＷＥＢとしてＲＡＭマクロ１２に供給するとともに、ＲＡＭマクロ１２から読み出されたデータを外部リードデータＴＱとして外部に出力する。一方、テスト切替信号ＨＳＰＴが”Ｈ”レベルの時、接続切替回路１８は、高速アドレス発生回路１６から供給される内部アドレスＩＡＤと、高速制御信号発生回路１５から供給される内部クロックＩＣＫ、内部チップセレクト信号ＩＣＳＢ、内部ライトイネーブル信号ＩＷＥＢと、高速データ発生回路１７から供給される内部ライトデータＩＴＤを、それぞれアドレスＡＤ、クロックＣＫ、ライトデータＴＤ、チップセレクト信号ＣＳＢ、ライトイネーブル信号ＷＥＢとしてＲＡＭマクロ１２に供給するとともに、ＲＡＭマクロ１２から読み出されたデータを内部リードデータＩＴＱとして高速データ発生回路１７に供給する。
【００３２】
ＲＡＭマクロ１２は、接続切替回路１８から供給されるライトイネーブル信号ＷＥＢに基づいて、接続切替回路１８から供給されるライトデータＴＤを、接続切替回路１８から供給されるアドレスＡＤに対応した記憶領域に、接続切替回路１８から供給されるクロックＣＫに同期して記憶する。また、ＲＡＭマクロ１２は、接続切替回路１８から供給されるアドレスＡＤに対応した記憶領域から、接続切替回路１８から供給されるクロックＣＫに同期してリードデータＴＱを読み出す。
【００３３】
ここで、図４に高速制御信号発生回路１５及び接続切替回路１８における、ＰＬＬクロックＰＣＫと、外部クロックＥＣＫ、テスト切替信号ＨＳＰＴと、内部クロックＩＣＫと、クロックＣＫとの関係を示す。通常テスト時においては、図４（３）に示すテスト切替信号ＨＳＰＴは”Ｌ”レベルであり、高速制御信号発生回路１５には図４（１）に示すＰＬＬクロックＰＣＫは供給されず、また接続切替回路１８は、図４（２）に示す外部クロックＥＣＫをクロックＣＫとしてＲＡＭマクロ１２に供給する（図４（５）参照）。一方、高速テスト時においては、図４（３）に示すテスト切替信号ＨＳＰＴは”Ｈ”レベルであり、高速制御信号発生回路１５には図４（１）に示すＰＬＬクロックＰＣＫが供給されるので、高速制御信号発生回路１５は、図４（４）に示すように、図４（１）に示すＰＬＬクロックＰＣＫを内部クロックＩＣＫとして接続切替回路１８に供給する。したがって、接続切替回路１８は、図４（４）に示す内部クロックＩＣＫをクロックＣＫとしてＲＡＭマクロ１２に供給する（図４（５）参照）。
【００３４】
次に、上記構成の半導体記憶装置におけるテスト方法について説明する。まずこのテスト方法の概要について図５に示すタイミング・チャートを参照して説明する。図５（３）に示すように、テスト切替信号ＨＳＰＴを”Ｈ”レベルとした後、設定サイクルＴＳでは、図５（１）に示す外部クロックＥＣＫの１サイクル当たりのＰＬＬＣ１４の発生するＰＬＬクロックＰＣＫ（図５（２）参照）のパルス数ｎ（ｎは自然数）と、内部アドレスＩＡＤの生成方法と、内部ライトデータＩＴＤの生成方法とを設定する。この設定方法の一例としては、テスト切替信号ＨＳＰＴが”Ｈ”レベル、外部チップセレクト信号ＥＣＳＢが”Ｈ”レベルの状態において、外部ライトイネーブル信号ＥＷＥＢを”Ｌ”レベルとし、外部アドレスＥＡＤにアドレスキーを入力し、外部クロックＥＣＫの立ち上がりでモードエントリするというものがある。ここで、内部アドレスＩＡＤの生成方法とは、例えば、最初に与えた外部アドレスＥＡＤからその番地を順次インクリメントしてｎ個分の内部アドレスＩＡＤｋ（＝ＥＡＤ）（ｋは自然数），ＩＡＤｋ＋１（＝ＥＡＤ＋１），…，ＩＡＤｋ＋ｎ−１（＝ＥＡＤ＋ｎ−１）を生成するのか、最初に与えた外部アドレスＥＡＤからその番地を順次デクリメントしてｎ個分の内部アドレスＩＡＤｋ（＝ＥＡＤ）（ｋは自然数），ＩＡＤｋ−１（＝ＥＡＤ−１），…，ＩＡＤｋ−ｎ＋１（＝ＥＡＤ−ｎ＋１）を生成するのか、あるいは最初に与えた外部アドレスＥＡＤを含むｎ個ごとに区切られたｎ個の内部アドレスＩＡＤ０，ＩＡＤ１，…，ＩＡＤｋ（＝ＥＡＤ）（ｋは自然数），…ＩＡＤｎ−１を生成するのかのいずれかをいう。また、内部ライトデータＩＴＤの生成方法とは、例えば、値「１」をｎ個連続するのか、値「０」をｎ個連続するのか、「１０１０１０…」と交互に値「１」と値「０」とを繰り返すのか、「０１０１０１…」と交互に値「０」と値「１」とを繰り返すのかをいう。
【００３５】
次に、ライトサイクルＴＷでは、図５（４）及び（５）に示すように、外部チップセレクト信号ＥＣＳＢを”Ｌ”レベルに設定するとともに、外部ライトイネーブル信号ＥＷＥＢを所定期間”Ｌ”レベルに設定することにより、テスト回路１１がライトコマンドＷＣＭを受け付ける。そして、図５（８）及び（６）に示すように、ＲＡＭマクロ１２に書き込むべき外部ライトデータＥＴＤ及びこの外部ライトデータＥＴＤが書き込まれる記憶領域を指定するための外部アドレスＥＡＤを外部からテスト回路１１に供給する。図５（８）において、「０」は、外部ライトデータＥＴＤが値「０」であることを表している。また、図５（６）において、「０」は、外部アドレスＥＡＤが（０，０）であること、すなわち、ロウアドレスが２進数で４ビットの値「００００」であり、カラムアドレスが２進数で４ビットの値「００００」であることを表している。
【００３６】
このライトサイクルＴＷでは、図５（９）に示すように、高速データ発生回路１７において外部クロックＥＣＫの１サイクルに対してｎビット分の内部ライトデータＩＴＤが発生され、これらｎビット分の内部ライトデータＩＴＤが、高速アドレス発生回路１６において発生されたｎビット分の内部アドレスＩＡＤ（図５（７）参照）に対応したＲＡＭマクロ１２の記憶領域に書き込まれる。この場合の内部ライトデータＩＴＤの生成及び内部アドレスＩＡＤの生成は、上記した設定サイクルＴＳで設定された内部ライトデータＩＴＤの生成方法と内部アドレスＩＡＤの生成方法とに従って行われる。図５（９）において、「０〜ｎ−１」は、上記した設定サイクルＴＳで設定された内部ライトデータＩＴＤの生成方法に従って高速データ発生回路１７においてｎ個の内部ライトデータＩＴＤが生成されていることを表している。図５（７）において、図中左から１番目の「０〜ｎ−１」は、上記した設定サイクルＴＳで設定された内部アドレスＩＡＤの生成方法に従って生成されたｎ個の内部アドレスＩＡＤが接続切替回路１８を介してＲＡＭマクロ１２に供給されていることを表している。また、図５（１２）において、図中左から１番目の「０〜ｎ−１」は、ＲＡＭマクロ１２に高速アドレス発生回路１７から接続切替回路１８を介してｎ個の内部アドレスＩＡＤが供給され、このｎ個の内部アドレスＩＡＤに従ってｎ個のライトデータＴＤの書き込み処理が行われていることを表している。
なお、このライトサイクルＴＷに順次続く外部クロックＥＣＫの各サイクルにおいて外部アドレスＥＡＤにｎをインクリメント又はデクリメントした新たな外部アドレスＥＡＤをテスト回路１１に供給するとともに、外部データＥＴＤを供給する処理を繰り返すと、ＲＡＭマクロ１２のすべての記憶領域に所望のデータを書き込むことができる。
【００３７】
次に、第１のリードサイクルＴＲ１では、図５（４）及び（５）に示すように、外部チップセレクト信号ＥＣＳＢを”Ｌ”レベルに設定するとともに、外部ライトイネーブル信号ＥＷＥＢを”Ｈ”レベルに設定することにより、テスト回路１１がリードコマンドＲＣＭを受け付ける。そして、図５（６）に示すように、ＲＡＭマクロ１２から外部リードデータＥＴＱとして読み出すべきデータの記憶領域を指定するための外部アドレスＥＡＤを外部からテスト回路１１に供給する。図５（６）において、「０」は、外部アドレスＥＡＤが（０，０）であること、すなわち、ロウアドレスが２進数で４ビットの値「００００」であり、カラムアドレスが２進数で４ビットの値「００００」であることを表している。
【００３８】
この第１のリードサイクルＴＲ１では、図５（７）に示すように、高速アドレス発生回路１６において外部クロックＥＣＫの１サイクルに対して外部アドレスＥＡＤに対応したｎビット分の内部アドレスＩＡＤが発生される。この場合の内部アドレスＩＡＤの生成は、上記した設定サイクルＴＳで設定された内部アドレスＩＡＤの生成方法とに従って行われる。図５（７）において、図中左から２番目の「０〜ｎ−１」は、上記した設定サイクルＴＳで設定された内部アドレスＩＡＤの生成方法に従って生成されたｎ個の内部アドレスＩＡＤがＲＡＭマクロ１２に供給されていることを表している。また、図５（１２）において、図中左から２番目の「０〜ｎ−１」は、ＲＡＭマクロ１２において高速アドレス発生回路１７から接続切替回路１８を介して供給されたｎ個の内部アドレスＩＡＤに従ってｎ個のリードデータＴＱの読み出し処理が行われていることを表している。
【００３９】
これにより、図５（１０）に示すように、ＲＡＭマクロ１２のｎ個の内部アドレスＩＡＤに対応した記憶領域からｎ個のリードデータＴＱが読み出され、接続切替回路１８を介してｎ個の内部リードデータＩＴＱとして高速データ発生回路１７に供給される。したがって、高速発生回路１７は、図５（１１）に示すように、ｎ個の内部リードデータＩＴＱの中から外部アドレスＥＡＤに一対一に対応した１ビットの内部リードデータＩＴＱを選択し、外部リードデータＥＴＱとして外部に出力する。
そして、この第１のリードサイクルＴＲ１に順次続く外部クロックＥＣＫの各サイクルにおいて外部アドレスＥＡＤに１をインクリメントした新たな外部アドレスＥＡＤをテスト回路１１に供給する処理を繰り返すと、ＲＡＭマクロ１２のすべての記憶領域から所望のデータを読み出すことができる。図５においては、第２〜第４のリードサイクルＴＲ２〜ＴＲ４を示している。
【００４０】
次に、上記した第１〜第４のリードサイクルＴＲ１〜ＴＲ４の詳細について、図６に示すフローチャート及び図７に示すタイミング・チャートを参照して説明する。ここでは、一例として、上記したｎが４、すなわち、ＰＬＬクロックＰＣＫが外部クロックＥＣＫの４倍の周波数を有しており、外部アドレスＥＡＤとして（２，０）、（３，０）、（０，０）、（１，０）を順に与えた場合について説明する。
まず、テスト回路１１において、リードコマンドＲＣＭが受け付けられる（図６のステップＳＰ１）と、図７（１）に示す外部クロックＥＣＫの第１のリードサイクルＴＲ１では、図２に示す外部アドレス取込・ラッチ回路２１が図７（２）に示す外部アドレスＥＡＤ（今の場合、（２，０））を取り込む（ステップＳＰ２）とともに、ＰＬＬＣ１４が外部クロックＥＣＫの立ち上がりに同期して、外部クロックＥＣＫの１サイクルに対し４個のパルスを有する、すなわち、周波数が４倍のＰＬＬクロックＰＣＫ（図７（５）参照）を出力する（ステップＳＰ３）。これと同時に、高速制御信号１５、高速アドレス発生回路１６及び高速データ発生回路１７に外部チップセレクト信号ＥＣＳＢ及び外部ライトイネーブル信号ＥＷＥＢが供給される（ステップＳＰ４）。次に、図２に示す外部アドレス取込・ラッチ回路２１は、外部アドレスＥＡＤをラッチしてラッチアドレスＬＡＤ（今の場合、（２，０））（図７（４）参照）として高速データ発生回路１７に供給する（ステップＳＰ５）とともに、制御バス２３を介して内部アドレス発生回路２２に外部アドレスＥＡＤを転送する（ステップＳＰ６）。
【００４１】
次に、図７（１）に示す外部クロックＥＣＫの第２のリードサイクルＴＲ２では、外部アドレス取込・ラッチ回路２１が図７（２）に示す外部アドレスＥＡＤ（今の場合、（３，０））を取り込む（ステップＳＰ２）。次に、外部アドレス取込・ラッチ回路２１は、外部アドレスＥＡＤをラッチしてラッチアドレスＬＡＤ（今の場合、（３，０））（図７（４）参照）として高速データ発生回路１７に供給する（ステップＳＰ５）とともに、制御バス２３を介して内部アドレス発生回路２２に外部アドレスＥＡＤを転送する（ステップＳＰ６）。
一方、内部アドレス発生回路２２は、外部アドレス取込・ラッチ回路２１から制御バス２３を介して供給される外部アドレスＥＡＤ（今の場合、（２，０））を含む４つの内部アドレスＩＡＤ（今の場合、（０，０）、（１，０）、（２，０）、（３，０））（図７（６）参照）をＰＬＬクロックＰＣＫの立ち上がりに同期して発生する（ステップＳＰ７）。また、図７（１）に示す外部クロックＥＣＫの第１及び第２のリードサイクルＴＲ１及びＴＲ２では、上記した処理と並行して、高速制御信号発生回路１５は、外部チップセレクト信号ＥＣＳＢ及び外部ライトイネーブル信号ＥＷＥＢに基づいて、内部チップセレクト信号ＩＣＳＢ及び内部ライトイネーブル信号ＩＷＥＢを発生するとともに、ＰＬＬクロックＰＣＫ及び外部アドレスＥＡＤに基づいて、図７（７）に示すリードイネーブル信号ＲＥを発生する（ステップＳＰ８）。
【００４２】
これにより、４つの内部アドレスＩＡＤが接続切替回路１８を介して４つのアドレスＡＤ（今の場合、（０，０）、（１，０）、（２，０）、（３，０））としてＲＡＭマクロ１２に供給されるので、ＲＡＭマクロ１２の４つのアドレスＡＤに対応した記憶領域から、接続切替回路１８から供給されるクロックＣＫに同期して４つのリードデータＴＱが読み出され、接続切替回路１８を介して４つの内部リードデータＩＴＱ（今の場合、４ビットのデータＱ０〜Ｑ３）（図７（８）参照）として高速データ発生回路１７に供給される（ステップＳＰ９）。高速データ発生回路１７では、図３に示すリードデータ選択回路２４において、外部アドレス取込・ラッチ回路２１から供給されるラッチアドレスＬＡＤを構成するロウアドレス（Ｌｘ３，Ｌｘ２，Ｌｘ１，Ｌｘ０）と、内部アドレス発生回路２２から供給される内部アドレスＩＡＤを構成するロウアドレス（ｉｘ３，ｉｘ２，ｉｘ１，ｉｘ０）とが比較されるとともに、ラッチアドレスＬＡＤを構成するカラムアドレス（Ｌｙ３，Ｌｙ２，Ｌｙ１，Ｌｙ０）と、内部アドレスＩＡＤを構成するカラムアドレス（ｉｙ３，ｉｙ２，ｉｙ１，ｉｙ０）とが比較され、ロウアドレスのすべてのビット及びカラムアドレスのすべてのビットが一致すると、３入力アンドゲート４８からはＰＬＬクロックＰＣＫに同期して、図７（９）に示す”Ｈ”レベルの選択信号ＲＨＩＴが出力される。したがって、トランスファゲート５５からは、図７（８）に示す４つの内部リードデータＩＴＱのうち、外部アドレスＥＡＤ（今の場合、（２，０））に対応し、かつ、奇数番目の１ビットのデータだけが出力される。
【００４３】
次に、図７（１）に示す外部クロックＥＣＫの第３のリードサイクルＴＲ３では、外部アドレス取込・ラッチ回路２１が図７（２）に示す外部アドレスＥＡＤ（今の場合、（０，０））を取り込む（ステップＳＰ２）。次に、外部アドレス取込・ラッチ回路２１は、外部アドレスＥＡＤをラッチしてラッチアドレスＬＡＤ（今の場合、（０，０））（図７（４）参照）として高速データ発生回路１７に供給する（ステップＳＰ５）とともに、制御バス２３を介して内部アドレス発生回路２２に外部アドレスＥＡＤを転送する（ステップＳＰ６）。
一方、内部アドレス発生回路２２は、外部アドレス取込・ラッチ回路２１から制御バス２３を介して供給される外部アドレスＥＡＤ（今の場合、（３，０））を含む４つの内部アドレスＩＡＤ（今の場合、（０，０）、（１，０）、（２，０）、（３，０））（図７（６）参照）をＰＬＬクロックＰＣＫの立ち上がりに同期して発生する（ステップＳＰ７）。また、図７（１）に示す外部クロックＥＣＫの第２及び第３のリードサイクルＴＲ２及びＴＲ３では、上記した処理と並行して、高速制御信号発生回路１５は、外部チップセレクト信号ＥＣＳＢ及び外部ライトイネーブル信号ＥＷＥＢに基づいて、内部チップセレクト信号ＩＣＳＢ及び内部ライトイネーブル信号ＩＷＥＢを発生するとともに、ＰＬＬクロックＰＣＫ及び外部アドレスＥＡＤに基づいて、図７（７）に示すリードイネーブル信号ＲＥを発生する（ステップＳＰ８）。
【００４４】
これにより、４つの内部アドレスＩＡＤが接続切替回路１８を介して４つのアドレスＡＤ（今の場合、（０，０）、（１，０）、（２，０）、（３，０））としてＲＡＭマクロ１２に供給されるので、ＲＡＭマクロ１２の４つのアドレスＡＤに対応した記憶領域から、接続切替回路１８から供給されるクロックＣＫに同期して４つのリードデータＴＱが読み出され、接続切替回路１８を介して４つの内部リードデータＩＴＱ（今の場合、４ビットのデータＱ０〜Ｑ３）（図７（８）参照）として高速データ発生回路１７に供給される（ステップＳＰ９）。高速データ発生回路１７では、図３に示すリードデータ選択回路２４において、外部アドレス取込・ラッチ回路２１から供給されるラッチアドレスＬＡＤを構成するロウアドレス（Ｌｘ３，Ｌｘ２，Ｌｘ１，Ｌｘ０）と、内部アドレス発生回路２２から供給される内部アドレスＩＡＤを構成するロウアドレス（ｉｘ３，ｉｘ２，ｉｘ１，ｉｘ０）とが比較されるとともに、ラッチアドレスＬＡＤを構成するカラムアドレス（Ｌｙ３，Ｌｙ２，Ｌｙ１，Ｌｙ０）と、内部アドレスＩＡＤを構成するカラムアドレス（ｉｙ３，ｉｙ２，ｉｙ１，ｉｙ０）とが比較され、ロウアドレスのすべてのビット及びカラムアドレスのすべてのビットが一致すると、３入力アンドゲート４８からはＰＬＬクロックＰＣＫに同期して、図７（９）に示す”Ｈ”レベルの選択信号ＲＨＩＴが出力される。したがって、トランスファゲート５６からは、図７（８）に示す４つの内部リードデータＩＴＱのうち、外部アドレスＥＡＤ（今の場合、（３，０））に対応し、かつ、偶数番目の１ビットのデータだけが出力される。
【００４５】
さらに、図３に示すデータアウトバッファ回路２５において、トランスファゲート５５から出力された１ビットのデータ（今の場合、データＱ２）がラッチ６４においてラッチされる。一方、リードデータ選択回路２４においては、外部クロックＥＣＫとリードイネーブル信号ＲＥとに基づいて、図７（１１）に示すデータイネーブル信号ＤＥが生成される。これにより、データアウトバッファ回路２５において、ラッチ６４でラッチされた１ビットのデータ（今の場合、データＱ２）が、外部クロックＥＣＫの立ち下がりに同期したアンドゲート６２の出力データにより開かれたトランスファゲート６６から出力され、インバータ６９により反転された後、図７（１２）に示す外部リードデータＥＴＱとして出力される（ステップＳＰ１０）。したがって、図示せぬテスト装置では、外部クロックＥＣＫに同期して、外部アドレスＥＡＤに一対一に対応した外部リードデータＥＴＱの値に基づいて、ＲＡＭマクロ１２の外部アドレスＥＡＤに対応した１個のメモリセルが使用可能（パス（ｐａｓｓ））か使用不能（フェイル（ｆａｉｌ））かをリアルタイムで判断することができる。
【００４６】
次に、図７（１）に示す外部クロックＥＣＫの第４のリードサイクルＴＲ４では、外部アドレス取込・ラッチ回路２１が図７（２）に示す外部アドレスＥＡＤ（今の場合、（１，０））を取り込む（ステップＳＰ２）。次に、外部アドレス取込・ラッチ回路２１は、外部アドレスＥＡＤをラッチしてラッチアドレスＬＡＤ（今の場合、（１，０））（図７（４）参照）として高速データ発生回路１７に供給する（ステップＳＰ５）とともに、制御バス２３を介して内部アドレス発生回路２２に外部アドレスＥＡＤを転送する（ステップＳＰ６）。
一方、内部アドレス発生回路２２は、外部アドレス取込・ラッチ回路２１から制御バス２３を介して供給される外部アドレスＥＡＤ（今の場合、（０，０））を含む４つの内部アドレスＩＡＤ（今の場合、（０，０）、（１，０）、（２，０）、（３，０））（図７（６）参照）をＰＬＬクロックＰＣＫの立ち上がりに同期して発生する（ステップＳＰ７）。また、図７（１）に示す外部クロックＥＣＫの第３及び第４のリードサイクルＴＲ３及びＴＲ４では、上記した処理と並行して、高速制御信号発生回路１５は、外部チップセレクト信号ＥＣＳＢ及び外部ライトイネーブル信号ＥＷＥＢに基づいて、内部チップセレクト信号ＩＣＳＢ及び内部ライトイネーブル信号ＩＷＥＢを発生するとともに、ＰＬＬクロックＰＣＫ及び外部アドレスＥＡＤに基づいて、図７（７）に示すリードイネーブル信号ＲＥを発生する（ステップＳＰ８）。
【００４７】
これにより、４つの内部アドレスＩＡＤが接続切替回路１８を介して４つのアドレスＡＤ（今の場合、（０，０）、（１，０）、（２，０）、（３，０））としてＲＡＭマクロ１２に供給されるので、ＲＡＭマクロ１２の４つのアドレスＡＤに対応した記憶領域から、接続切替回路１８から供給されるクロックＣＫに同期して４つのリードデータＴＱが読み出され、接続切替回路１８を介して４つの内部リードデータＩＴＱ（今の場合、４ビットのデータＱ０〜Ｑ３）（図７（８）参照）として高速データ発生回路１７に供給される（ステップＳＰ９）。高速データ発生回路１７では、図３に示すリードデータ選択回路２４において、外部アドレス取込・ラッチ回路２１から供給されるラッチアドレスＬＡＤを構成するロウアドレス（Ｌｘ３，Ｌｘ２，Ｌｘ１，Ｌｘ０）と、内部アドレス発生回路２２から供給される内部アドレスＩＡＤを構成するロウアドレス（ｉｘ３，ｉｘ２，ｉｘ１，ｉｘ０）とが比較されるとともに、ラッチアドレスＬＡＤを構成するカラムアドレス（Ｌｙ３，Ｌｙ２，Ｌｙ１，Ｌｙ０）と、内部アドレスＩＡＤを構成するカラムアドレス（ｉｙ３，ｉｙ２，ｉｙ１，ｉｙ０）とが比較され、ロウアドレスのすべてのビット及びカラムアドレスのすべてのビットが一致すると、３入力アンドゲート４８からはＰＬＬクロックＰＣＫに同期して、図７（９）に示す”Ｈ”レベルの選択信号ＲＨＩＴが出力される。したがって、トランスファゲート５６からは、図７（８）に示す４つの内部リードデータＩＴＱのうち、外部アドレスＥＡＤ（今の場合、（０，０））に対応し、かつ、奇数番目の１ビットのデータだけが出力される。
【００４８】
さらに、図３に示すデータアウトバッファ回路２５において、トランスファゲート５５から出力された１ビットのデータ（今の場合、データＱ３）がラッチ６４においてラッチされる。一方、リードデータ選択回路２４においては、外部クロックＥＣＫとリードイネーブル信号ＲＥとに基づいて、図７（１１）に示すデータイネーブル信号ＤＥが生成される。これにより、データアウトバッファ回路２５において、ラッチ６４でラッチされた１ビットのデータ（今の場合、データＱ３）が、外部クロックＥＣＫの立ち下がりに同期したアンドゲート６２の出力データにより開かれたトランスファゲート６６から出力され、インバータ６９により反転された後、図７（１２）に示す外部リードデータＥＴＱとして出力される（ステップＳＰ１０）。したがって、図示せぬテスト装置では、外部クロックＥＣＫに同期して、外部アドレスＥＡＤに一対一に対応した外部リードデータＥＴＱの値に基づいて、ＲＡＭマクロ１２の外部アドレスＥＡＤに対応した１個のメモリセルが使用可能（パス（ｐａｓｓ））か使用不能（フェイル（ｆａｉｌ））かをリアルタイムで判断することができる。
なお、これ以降の動作については、出力されるデータが異なるだけであるので、その説明を省略する。
【００４９】
このように、この例の構成によれば、低速の外部クロックＥＣＫに同期した、その周波数が外部クロックＥＣＫの周波数のｎ倍のＰＬＬクロックＰＣＫを用いてテスト回路１１においてＲＡＭマクロ１２に対する高速なデータの書き込み及び読み出しを実現するとともに、外部クロックＥＣＫに同期して外部アドレスＥＡＤに一対一に対応した１ビットのデータの読み出しが可能となった。したがって、読み出された１ビットのデータに対応したＲＡＭマクロ１２の１個のメモリセルが使用可能（パス（ｐａｓｓ））か使用不能（フェイル（ｆａｉｌ））かをリアルタイムで判断することができる。これにより、上記した半導体記憶装置のテスト方法を、ＲＡＭマクロ１２の電気的特性等を検査し、欠陥メモリセルを含む列又は行を冗長メモリセルの列又は行に置換するメモリセルの救済を行うプローブテスト工程に用いることができる。また、上記した半導体記憶装置のテスト方法では、１つの外部アドレスＥＡＤをテスト回路１１に与えるだけでｎ個の内部ライトデータＩＴＤの書き込みが高速なＰＬＬクロックＰＣＫに同期して行われるので、その分だけテスト時間を短縮することができる。
【００５０】
以上、この発明の実施例を図面を参照して詳述してきたが、具体的な構成はこの実施例に限られるものではなく、この発明の要旨を逸脱しない範囲の設計の変更等があってもこの発明に含まれる。
例えば、上述の実施例においては、外部クロックの逓倍の内部クロックを発生する回路としてＰＬＬＣを用いる例を示したが、これに限定されず、遅延同期ループ回路（ＤＬＬＣ；  Ｄｅｌａｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐ  Ｃｉｒｃｕｉｔ）を用いても良い。
また、上述の実施例においては、図５に示すライトサイクルＴＷの時に外部から供給する外部アドレスＥＡＤと、第１のリードサイクルＴＲ１の時に外部から供給する外部アドレスＥＡＤとが同一である例を示したが、これに限定されず、これらの外部アドレスＥＡＤは異なっていても良い。
また、上述の実施例においては、内部アドレス発生回路２２は、外部アドレス取込・ラッチ回路２１から制御バス２３を介して供給される外部アドレスＥＡＤを含む４つの内部アドレスＩＡＤをＰＬＬクロックＰＣＫの立ち上がりに同期して発生する例を示したが、これに限定されない。例えば、内部アドレス発生回路２２は、外部アドレス取込・ラッチ回路２１から制御バス２３を介して供給される外部アドレスＥＡＤを含む４つの内部アドレスＩＡＤをＰＬＬクロックＰＣＫの立ち下がりに同期して発生するように構成しても良い。
また、上述の実施例においては、ｎが４である例を示したが、これに限定されず、ｎは２，３，５，６，７，８，１２，１６，３２，６４のいずれでも良い。また、上述の実施例においては、この発明をＲＡＭマクロを有する半導体記憶装置のテストに適用する例を示したが、これに限定されず、この発明は、ＳＲＡＭ等の半導体記憶装置単体、あるいはＳＲＡＭやＤＲＡＭ等の半導体記憶装置を混載したＳＯＣやＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）にも適用することができる。上記したＤＲＡＭとしては、通常の同期型ＤＲＡＭの他、ＤＤＲ（Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ）動作可能な同期型ＤＲＡＭや、ラムバスＤＲＡＭ（Ｒａｍｂｕｓ  ＤＲＡＭ）（商標名）と呼ばれる高速なデータ転送が可能なＤＲＡＭがある。ここで、ＤＤＲ動作とは、クロックの立ち上がりと立ち下がりの両エッジに同期してデータの入出力を制御することにより、従来の同期型ＤＲＡＭと比べて２倍のデータ転送レートで動作することを意味している。
【００５１】
【発明の効果】
以上説明したように、この発明の構成によれば、外部クロックの周波数のｎ倍（ｎは自然数）の周波数を有し、外部クロックに同期した高速クロックに同期して、半導体記憶装置の記憶部に書き込むべき１ビット分のデータの記憶領域を指定するために供給される外部アドレスを含むｎ個の内部アドレスを発生するとともに、高速クロックに同期してｎ個の内部アドレスに対応したｎビットの内部ライトデータを発生して記憶部に書き込む第１のステップと、記憶部から読み出すべき１ビット分のデータの記憶領域を指定するために供給される外部アドレスをラッチし、外部アドレスを含むｎ個の内部アドレスを高速クロックに同期して発生するとともに、高速クロックに同期してｎ個の内部アドレスに対応したｎビットの内部リードデータを記憶部から読み出し、ｎ個の内部アドレスのうち、ラッチした外部アドレスと一致した内部アドレスに対応した内部リードデータを出力する第２のステップとを有している。
したがって、低速な外部クロックを逓倍した高速な内部クロックを用いた場合であっても、１つの外部アドレスに対し一対一に対応した読み出しデータを得ることができる。また、記憶部に対するデータの書き込み時間が通常のｎ分の１になるので、その分テスト時間を短縮することができる。
【図面の簡単な説明】
【図１】この発明の一実施例である半導体記憶装置のテスト方法を適用した半導体記憶装置の一部の構成を示すブロック図である。
【図２】同装置を構成する高速アドレス発生回路１６の構成を示すブロック図である。
【図３】同装置を構成する高速データ発生回路１７の一部の構成を示すブロック図である。
【図４】高速制御信号発生回路１５及び接続切替回路１８における、ＰＬＬクロックＰＣＫと、外部クロックＥＣＫ、テスト切替信号ＨＳＰＴと、内部クロックＩＣＫと、クロックＣＫとの関係を示すタイミング・チャートである。
【図５】同方法を説明するためのタイミング・チャートである。
【図６】同方法を説明するためのフローチャートである。
【図７】同方法を説明するためのタイミング・チャートである。
【図８】従来の半導体記憶装置のテスト方法を適用した半導体装置の一部の構成例を示すブロック図である。
【符号の説明】
１１    テスト回路
１２    ＲＡＭマクロ（記憶部）
１４    ＰＬＬＣ（高速クロック発生回路）
１６    高速アドレス発生回路
１７    高速データ発生回路
２１    外部アドレス取込・ラッチ回路
２２    内部アドレス発生回路
２４    リードデータ選択回路
２５    データアウトバッファ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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