(57)【要約】【課題】キャパシタ部の面積低減の達成を可能とし、しかも、キャパシタ部が損傷を受けることを確実に防止し得る、スタック型キャパシタ構造を有する強誘電体型不揮発性半導体メモリを提供する。【解決手段】強誘電体型不揮発性半導体メモリは、選択用トランジスタＴＲ、層間絶縁層１６、コンタクトプラグ１８Ａ、キャパシタ部、及び、配線２６から成り、キャパシタ部は、下部電極２１、強誘電体層２２及び上部電極２３から成り、下部電極２１と強誘電体層２２と上部電極２３とは所定の平面形状にパターニングされており、キャパシタ部が形成されていない層間絶縁層１６の部分には絶縁層２５が形成されており、上部電極２３の頂面は絶縁層２４から露出しており、配線２６は上部電極２３の頂面から絶縁層２５上を延在している。【選択図】  図１
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【特許請求の範囲】
【請求項１】
（Ａ）半導体基板に形成された選択用トランジスタ、
（Ｂ）選択用トランジスタを覆う層間絶縁層、
（Ｃ）層間絶縁層に形成された開口部内に設けられ、選択用トランジスタの一方のソース／ドレイン領域に接続されたコンタクトプラグ、
（Ｄ）キャパシタ部、及び、
（Ｅ）配線、
から成る強誘電体型不揮発性半導体メモリであって、
該キャパシタ部は、
（Ｄ−１）少なくともコンタクトプラグの頂面上に形成された下部電極、
（Ｄ−２）下部電極上に形成された強誘電体層、及び、
（Ｄ−３）強誘電体層上に形成された上部電極、
から成り、
下部電極と強誘電体層と上部電極とは、所定の平面形状にパターニングされており、
キャパシタ部が形成されていない層間絶縁層の部分には、絶縁層が形成されており、
上部電極の頂面は絶縁層から露出しており、
前記配線は、上部電極の頂面から絶縁層上を延在していることを特徴とする強誘電体型不揮発性半導体メモリ。
【請求項２】
下部電極及び強誘電体層の側壁、並びに、少なくとも上部電極の側壁の下部は、キャパシタ部保護膜で被覆されていることを特徴とする請求項１に記載の強誘電体型不揮発性半導体メモリ。
【請求項３】
キャパシタ部保護膜は、Ａｌ2Ｏ3、ＺｒＯ2、ＨｆＯ2、ＴｉＯX、ＴａＯX、ＳｉＮ及びＡｌＮから成る群から選択された少なくとも１種類の材料から成ることを特徴とする請求項２に記載の強誘電体型不揮発性半導体メモリ。
【請求項４】
少なくともコンタクトプラグの頂面上には拡散バリア層が形成されていることを特徴とする請求項１に記載の強誘電体型不揮発性半導体メモリ。
【請求項５】
拡散バリア層は、コンタクトプラグの頂面上から層間絶縁層上を延在しており、
拡散バリア層の平面形状は、下部電極の平面形状と略同一であることを特徴とする請求項４に記載の強誘電体型不揮発性半導体メモリ。
【請求項６】
下部電極と強誘電体層と上部電極とは、略同一の平面形状を有することを特徴とする請求項１に記載の強誘電体型不揮発性半導体メモリ。
【請求項７】
少なくとも上部電極の側壁にはテーパーが付されていることを特徴とする請求項１に記載の強誘電体型不揮発性半導体メモリ。
【請求項８】
強誘電体層及び下部電極の側壁にもテーパーが付されていることを特徴とする請求項７に記載の強誘電体型不揮発性半導体メモリ。
【請求項９】
（Ａ）半導体基板に形成された選択用トランジスタ、
（Ｂ）選択用トランジスタを覆う層間絶縁層、
（Ｃ）層間絶縁層に形成された開口部内に設けられ、選択用トランジスタの一方のソース／ドレイン領域に接続されたコンタクトプラグ、
（Ｄ）キャパシタ部、及び、
（Ｅ）配線、
から成る強誘電体型不揮発性半導体メモリであって、
該キャパシタ部は、
（Ｄ−１）少なくともコンタクトプラグの頂面上に形成された下部電極、
（Ｄ−２）下部電極上に形成された強誘電体層、及び、
（Ｄ−３）強誘電体層上に形成された上部電極、
から成り、
下部電極と強誘電体層と上部電極とは、所定の平面形状にパターニングされており、
キャパシタ部が形成されていない層間絶縁層の部分には、絶縁層が形成されており、
上部電極の頂面は絶縁層から露出しており、
前記配線は、上部電極の頂面から絶縁層上を延在しており、
下部電極及び強誘電体層の側壁、並びに、少なくとも上部電極の側壁の下部は、キャパシタ部保護膜で被覆されており、
キャパシタ部保護膜上にはエッチング保護層が形成されていることを特徴とする強誘電体型不揮発性半導体メモリ。
【請求項１０】
エッチング保護層を構成する材料のエッチング速度は、絶縁層を構成する材料のエッチング速度と異なることを特徴とする請求項９に記載の強誘電体型不揮発性半導体メモリ。
【請求項１１】
エッチング保護層を構成する材料のエッチング速度は、キャパシタ部保護膜を構成する材料のエッチング速度よりも遅いことを特徴とする請求項９に記載の強誘電体型不揮発性半導体メモリ。
【請求項１２】
キャパシタ部保護膜は、Ａｌ2Ｏ3、ＺｒＯ2、ＨｆＯ2、ＴｉＯX、ＴａＯX及びＡｌＮから成る群から選択された少なくとも１種類の材料から成り、
エッチング保護層はＳｉＮから成ることを特徴とする請求項９に記載の強誘電体型不揮発性半導体メモリ。
【請求項１３】
少なくともコンタクトプラグの頂面上には拡散バリア層が形成されていることを特徴とする請求項９に記載の強誘電体型不揮発性半導体メモリ。
【請求項１４】
拡散バリア層は、コンタクトプラグの頂面上から層間絶縁層上を延在しており、
拡散バリア層の平面形状は、下部電極の平面形状と略同一であることを特徴とする請求項１３に記載の強誘電体型不揮発性半導体メモリ。
【請求項１５】
下部電極と強誘電体層と上部電極とは、略同一の平面形状を有することを特徴とする請求項９に記載の強誘電体型不揮発性半導体メモリ。
【請求項１６】
少なくとも上部電極の側壁にはテーパーが付されていることを特徴とする請求項９に記載の強誘電体型不揮発性半導体メモリ。
【請求項１７】
強誘電体層及び下部電極の側壁にもテーパーが付されていることを特徴とする請求項１６に記載の強誘電体型不揮発性半導体メモリ。
【請求項１８】
（ａ）半導体基板に選択用トランジスタを形成する工程と、
（ｂ）全面に層間絶縁層を形成する工程と、
（ｃ）層間絶縁層に開口部を形成した後、選択用トランジスタの一方のソース／ドレイン領域に接続されたコンタクトプラグを該開口部内に形成する工程と、（ｄ）コンタクトプラグの頂面上を含む層間絶縁層上に、下部電極形成層、強誘電体薄膜及び上部電極形成層を、順次、形成した後、上部電極形成層、強誘電体薄膜及び下部電極形成層をパターニングして、下部電極、強誘電体層及び上部電極の積層構造から成るキャパシタ部を得る工程と、
（ｅ）全面に絶縁層を形成した後、絶縁層の平坦化処理を行い、上部電極の頂面を絶縁層から露出させる工程と、
（ｆ）絶縁層から露出した上部電極の頂面から絶縁層上に亙り配線を形成する工程、
から成ることを特徴とする強誘電体型不揮発性半導体メモリの製造方法。
【請求項１９】
前記工程（ｄ）と（ｅ）の間において、全面にキャパシタ部保護膜を形成し、
前記工程（ｅ）において、全面に絶縁層を形成した後、エッチングによる絶縁層の平坦化処理を行い、更に、上部電極の頂面上のキャパシタ部保護膜をエッチングによって除去し、以て、上部電極の頂面を絶縁層から露出させ、且つ、下部電極及び強誘電体層の側壁、並びに、少なくとも上部電極の側壁の下部をキャパシタ部保護膜で被覆した状態とすることを特徴とする請求項１８に記載の強誘電体型不揮発性半導体メモリの製造方法。
【請求項２０】
キャパシタ部保護膜は、Ａｌ2Ｏ3、ＺｒＯ2、ＨｆＯ2、ＴｉＯX、ＴａＯX、ＳｉＮ及びＡｌＮから成る群から選択された少なくとも１種類の材料から成ることを特徴とする請求項１９に記載の強誘電体型不揮発性半導体メモリの製造方法。
【請求項２１】
前記工程（ｃ）と（ｄ）の間において、少なくともコンタクトプラグの頂面上に拡散バリア層を形成することを特徴とする請求項１８に記載の強誘電体型不揮発性半導体メモリの製造方法。
【請求項２２】
前記工程（ｃ）と（ｄ）の間において、コンタクトプラグの頂面上及び層間絶縁層上に拡散バリア形成層を形成し、
前記工程（ｄ）において、拡散バリア形成層上に、下部電極形成層、強誘電体薄膜及び上部電極形成層を、順次、形成した後、上部電極形成層、強誘電体薄膜、下部電極形成層及び拡散バリア形成層をパターニングして、下部電極、強誘電体層及び上部電極の積層構造から成るキャパシタ部、並びに、下部電極と層間絶縁層との間に形成された拡散バリア層を得ることを特徴とする請求項１８に記載の強誘電体型不揮発性半導体メモリの製造方法。
【請求項２３】
前記工程（ｄ）における上部電極形成層、強誘電体薄膜及び下部電極形成層のパターニングによって、下部電極と強誘電体層と上部電極とを略同一の平面形状とすることを特徴とする請求項１８に記載の強誘電体型不揮発性半導体メモリの製造方法。
【請求項２４】
前記工程（ｄ）における上部電極形成層、強誘電体薄膜及び下部電極形成層のパターニングの際、少なくとも上部電極の側壁にテーパーを付けることを特徴とする請求項１８に記載の強誘電体型不揮発性半導体メモリの製造方法。
【請求項２５】
強誘電体層及び下部電極の側壁にもテーパーを付けることを特徴とする請求項２４に記載の強誘電体型不揮発性半導体メモリの製造方法。
【請求項２６】
（ａ）半導体基板に選択用トランジスタを形成する工程と、
（ｂ）全面に層間絶縁層を形成する工程と、
（ｃ）層間絶縁層に開口部を形成した後、選択用トランジスタの一方のソース／ドレイン領域に接続されたコンタクトプラグを該開口部内に形成する工程と、（ｄ）コンタクトプラグの頂面上を含む層間絶縁層上に、下部電極形成層、強誘電体薄膜及び上部電極形成層を、順次、形成した後、上部電極形成層、強誘電体薄膜及び下部電極形成層をパターニングして、下部電極、強誘電体層及び上部電極の積層構造から成るキャパシタ部を得る工程と、
（ｅ）全面にキャパシタ部保護膜を形成した後、該キャパシタ部保護膜上にエッチング保護層を形成し、次いで、該エッチング保護層上に絶縁層を形成する工程と、
（ｆ）エッチングによる絶縁層の平坦化処理を行い、次いで、上部電極の頂面上方のエッチング保護層をエッチングによって除去し、以て、上部電極の頂面上のキャパシタ部保護膜を露出させる工程と、
（ｇ）上部電極の頂面上のキャパシタ部保護膜をエッチングによって除去し、以て、下部電極及び強誘電体層の側壁、並びに、少なくとも上部電極の側壁の下部をキャパシタ部保護膜で被覆した状態とし、且つ、上部電極の頂面を絶縁層から露出させる工程と、
（ｈ）絶縁層から露出した上部電極の頂面から絶縁層上に亙り配線を形成する工程、
から成ることを特徴とする強誘電体型不揮発性半導体メモリの製造方法。
【請求項２７】
エッチング保護層を構成する材料のエッチング速度は、絶縁層を構成する材料のエッチング速度と異なることを特徴とする請求項２６に記載の強誘電体型不揮発性半導体メモリの製造方法。
【請求項２８】
エッチング保護層を構成する材料のエッチング速度は、キャパシタ部保護膜を構成する材料のエッチング速度よりも遅いことを特徴とする請求項２６に記載の強誘電体型不揮発性半導体メモリの製造方法。
【請求項２９】
キャパシタ部保護膜は、Ａｌ2Ｏ3、ＺｒＯ2、ＨｆＯ2、ＴｉＯX、ＴａＯX及びＡｌＮから成る群から選択された少なくとも１種類の材料から成り、
エッチング保護層はＳｉＮから成ることを特徴とする請求項２６に記載の強誘電体型不揮発性半導体メモリの製造方法。
【請求項３０】
前記工程（ｃ）と（ｄ）の間において、少なくともコンタクトプラグの頂面上に拡散バリア層を形成することを特徴とする請求項２６に記載の強誘電体型不揮発性半導体メモリの製造方法。
【請求項３１】
前記工程（ｃ）と（ｄ）の間において、コンタクトプラグの頂面上及び層間絶縁層上に拡散バリア形成層を形成し、
前記工程（ｄ）において、拡散バリア形成層上に、下部電極形成層、強誘電体薄膜及び上部電極形成層を、順次、形成した後、上部電極形成層、強誘電体薄膜、下部電極形成層及び拡散バリア形成層をパターニングして、下部電極、強誘電体層及び上部電極の積層構造から成るキャパシタ部、並びに、下部電極と層間絶縁層との間に形成された拡散バリア層を得ることを特徴とする請求項２６に記載の強誘電体型不揮発性半導体メモリの製造方法。
【請求項３２】
前記工程（ｄ）における上部電極形成層、強誘電体薄膜及び下部電極形成層のパターニングによって、下部電極と強誘電体層と上部電極とを略同一の平面形状とすることを特徴とする請求項２６に記載の強誘電体型不揮発性半導体メモリの製造方法。
【請求項３３】
前記工程（ｄ）における上部電極形成層、強誘電体薄膜及び下部電極形成層のパターニングの際、少なくとも上部電極の側壁にテーパーを付けることを特徴とする請求項２６に記載の強誘電体型不揮発性半導体メモリの製造方法。
【請求項３４】
強誘電体層及び下部電極の側壁にもテーパーを付けることを特徴とする請求項３３に記載の強誘電体型不揮発性半導体メモリの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、所謂ＦｅＲＡＭとも呼ばれる強誘電体型不揮発性半導体メモリ及びその製造方法に関する。
【０００２】
【従来の技術】
近年、大容量の強誘電体型不揮発性半導体メモリに関する研究が盛んに行われている。強誘電体型不揮発性半導体メモリ（以下、不揮発性メモリと略称する場合がある）は、高速アクセスが可能で、しかも、不揮発性であり、また、小型で低消費電力であり、更には、衝撃にも強く、例えば、ファイルのストレージやレジューム機能を有する各種電子機器、例えば、携帯用コンピュータや携帯電話、ゲーム機の主記憶装置としての利用、あるいは、音声や映像を記録するための記録メディアとしての利用が期待されている。
【０００３】
この強誘電体型不揮発性半導体メモリ（以下、不揮発性メモリと呼ぶ場合がある）の等価回路図を図１５の（Ａ）に示す。尚、図１５の（Ａ）においては、２つの不揮発性メモリを図示する。この不揮発性メモリは、強誘電体層を有し、強誘電体層の高速分極反転とその残留分極を利用したキャパシタ部の蓄積電荷量の変化を検出する方式の、高速書き換えが可能な不揮発性メモリであり、基本的には、キャパシタ部ＦＣ1，ＦＣ2と選択用トランジスタＴＲ1，ＴＲ2とから構成されている。そして、選択用トランジスタＴＲ1，ＴＲ2の一方のソース／ドレイン領域はキャパシタ部ＦＣ1，ＦＣ2の一端に接続され、キャパシタ部ＦＣ1，ＦＣ2の他端はプレート線ＰＬ1，ＰＬ2に接続されている。また、選択用トランジスタＴＲ1，ＴＲ2の他方のソース／ドレイン領域はビット線ＢＬに接続され、選択用トランジスタＴＲ1，ＴＲ2のゲート電極はワード線ＷＬ1，ＷＬ2に接続されている。
【０００４】
そして、この不揮発性メモリにおけるデータの書込みや読出しは、図１５の（Ｂ）に示す強誘電体のＰ−Ｅヒステリシスループを応用して行われる。即ち、強誘電体層に外部電界を加えた後、外部電界を除いたとき、強誘電体層は残留分極を示す。そして、強誘電体層の残留分極は、プラス方向の外部電界が印加されたとき＋Ｐr、マイナス方向の外部電界が印加されたとき−Ｐrとなる。ここで、残留分極が＋Ｐrの状態（図１５の（Ｂ）の「Ｄ」参照）の場合を「０」とし、残留分極が−Ｐrの状態（図１５の（Ｂ）の「Ａ」参照）の場合を「１」とする。
【０００５】
「１」あるいは「０」の状態を判別するために、強誘電体層に例えばプラス方向の外部電界を印加する。これによって、強誘電体層の分極は図１５の（Ｂ）の「Ｃ」の状態となる。このとき、データが「０」であれば、強誘電体層の分極状態は、「Ｄ」から「Ｃ」の状態に変化する。一方、データが「１」であれば、強誘電体層の分極状態は、「Ａ」から「Ｂ」を経由して「Ｃ」の状態に変化する。
データが「０」の場合には、強誘電体層の分極反転は生じない。一方、データが「１」の場合には、強誘電体層に分極反転が生じる。その結果、キャパシタ部の蓄積電荷量に差が生じる。選択された不揮発性メモリの選択用トランジスタをオンにすることで、この蓄積電荷を信号電流として検出する。データの読出し後、外部電界を０にすると、データが「０」のときでも「１」のときでも、強誘電体層の分極状態は図１５の（Ｂ）の「Ｄ」の状態となってしまう。即ち、読出し時、データ「１」は、一旦、破壊されてしまう。それ故、データが「１」の場合、マイナス方向の外部電界を印加して、「Ｄ」、「Ｅ」という経路で「Ａ」の状態とし、データ「１」を再度書き込む。
【０００６】
この不揮発性メモリの高集積化には、そのセル面積の縮小と併せて、選択用トランジスタを層間絶縁層で覆い、この層間絶縁層上にキャパシタ部を形成する、所謂スタック型キャパシタ構造が必須とされる。
【０００７】
従来のスタック型キャパシタ構造を有する不揮発性メモリにおいては、図１４に模式的な一部断面図を示すように、キャパシタ部は、具体的には、下部電極２１と、その上に形成された強誘電体層２２と、強誘電体層２２上に形成された上部電極２３から構成されている。下部電極２１は層間絶縁層１６上に形成され、下部電極２１と層間絶縁層１６との間には拡散バリア層２０が形成されている。
また、選択用トランジスタＴＲの一方のソース／ドレイン領域１５Ａと下部電極２１とを接続するために、層間絶縁層１６にはコンタクトプラグ１８Ａが形成されている。このコンタクトプラグ１８Ａは、通常、多結晶シリコンやタングステン等の導電性材料から構成されている。尚、図１４中、参照番号２５は絶縁層、参照番号１０は半導体基板、参照番号１１は素子分離領域、参照番号１２はゲート絶縁膜、参照番号１３はゲート電極、参照番号１４はゲートサイドウオール、参照番号１８Ｂはビット線ＢＬと他方のソース／ドレイン領域１５Ｂを接続する接続孔、符号ＷＬはワード線である。
【０００８】
ところで、強誘電体材料は主に酸化物であり、例えば、強誘電体層２２の結晶化のために、高温酸素ガス雰囲気での熱処理が必要とされる。
【０００９】
そして、このような熱処理によって下部電極２１を構成する材料の原子とコンタクトプラグ１８Ａを構成する材料の原子との相互拡散が生じると、不揮発性メモリの特性や信頼性が低下してしまう。それ故、相互拡散を抑制するために、ＴｉＮやＴａＮ、ＴｉＡｌＮから成る拡散バリア層２０を設けている。
【００１０】
また、このような熱処理において、酸素が下部電極２１を通してコンタクトプラグ１８Ａにまで達すると、下部電極２１とコンタクトプラグ１８Ａの境界領域近傍のコンタクトプラグ１８Ａの部分が酸化して不導通となるといった問題や、下部電極２１とコンタクトプラグ１８Ａとの間の密着低下といった問題が生じる。更には、拡散バリア層２０を構成する上述の材料も、酸化されると、導電性を失うといった問題や、下部電極２１と拡散バリア層２０との間の密着低下、層間絶縁層１６と拡散バリア層２０との間の密着低下といった問題が生じる。
【００１１】
そのため、下部電極２１を、高温酸素ガス雰囲気中でも安定であり、しかも、酸素バリア性を有する材料から構成する必要があり、一般には、ＩｒやＩｒＯ2等の貴金属系材料が用いられる。尚、このような背景から、強誘電体材料をスタック型キャパシタ構造に適用する場合、酸素バリア性を有する下部電極２１と拡散バリア層２０とを組み合わせた積層構造を採用することが多い。
【００１２】
【発明が解決しようとする課題】
ところで、従来の不揮発性メモリにあっては、キャパシタ部を形成した後、キャパシタ部を含む全面に絶縁層２５を形成し、次いで、上部電極２３の上方の絶縁層２５に開口部１２７を形成し、開口部１２７内を含む絶縁層２５上に配線層を形成する。その後、配線層をパターニングすることで配線１２６（プレート線ＰＬ）を形成している。あるいは又、開口部１２７内にＣＶＤ法にて導電材料を埋め込み、次いで、絶縁層２５上に配線層を形成した後、配線層をパターニングすることで配線１２６（プレート線ＰＬ）を形成している。
【００１３】
しかしながら、これらの方法では、開口部１２７の形成時のフォトリソグラフィ技術におけるフォトマスクの合わせ裕度を或る値以上とする必要があり、不揮発性メモリの縮小化、キャパシタ部の面積の低減を達成することが困難である。
【００１４】
また、開口部１２７内にＣＶＤ法にてコンタクトホールを形成する際、ＣＶＤ法にて使用される原料ガスによって、キャパシタ部を構成する強誘電体層２２に損傷が発生する場合がある。
【００１５】
従って、本発明の目的は、不揮発性メモリの縮小化、キャパシタ部の面積低減の達成を可能とし、しかも、キャパシタ部が損傷を受けることを確実に防止し得る、スタック型キャパシタ構造を有する強誘電体型不揮発性半導体メモリ及びその製造方法を提供することにある。
【００１６】
【課題を解決するための手段】
上記の目的を達成するための本発明の第１の態様に係る強誘電体型不揮発性半導体メモリは、
（Ａ）半導体基板に形成された選択用トランジスタ、
（Ｂ）選択用トランジスタを覆う層間絶縁層、
（Ｃ）層間絶縁層に形成された開口部内に設けられ、選択用トランジスタの一方のソース／ドレイン領域に接続されたコンタクトプラグ、
（Ｄ）キャパシタ部、及び、
（Ｅ）配線、
から成る強誘電体型不揮発性半導体メモリであって、
該キャパシタ部は、
（Ｄ−１）少なくともコンタクトプラグの頂面上に形成された下部電極、
（Ｄ−２）下部電極上に形成された強誘電体層、及び、
（Ｄ−３）強誘電体層上に形成された上部電極、
から成り、
下部電極と強誘電体層と上部電極とは、所定の平面形状にパターニングされており、
キャパシタ部が形成されていない層間絶縁層の部分には、絶縁層が形成されており、
上部電極の頂面は絶縁層から露出しており、
前記配線は、上部電極の頂面から絶縁層上を延在していることを特徴とする。
【００１７】
上記の目的を達成するための本発明の第２の態様に係る強誘電体型不揮発性半導体メモリは、
（Ａ）半導体基板に形成された選択用トランジスタ、
（Ｂ）選択用トランジスタを覆う層間絶縁層、
（Ｃ）層間絶縁層に形成された開口部内に設けられ、選択用トランジスタの一方のソース／ドレイン領域に接続されたコンタクトプラグ、
（Ｄ）キャパシタ部、及び、
（Ｅ）配線、
から成る強誘電体型不揮発性半導体メモリであって、
該キャパシタ部は、
（Ｄ−１）少なくともコンタクトプラグの頂面上に形成された下部電極、
（Ｄ−２）下部電極上に形成された強誘電体層、及び、
（Ｄ−３）強誘電体層上に形成された上部電極、
から成り、
下部電極と強誘電体層と上部電極とは、所定の平面形状にパターニングされており、
キャパシタ部が形成されていない層間絶縁層の部分には、絶縁層が形成されており、
上部電極の頂面は絶縁層から露出しており、
前記配線は、上部電極の頂面から絶縁層上を延在しており、
下部電極及び強誘電体層の側壁、並びに、少なくとも上部電極の側壁の下部は、キャパシタ部保護膜で被覆されており、
キャパシタ部保護膜上にはエッチング保護層が形成されていることを特徴とする。
【００１８】
上記の目的を達成するための本発明の第１の態様に係る強誘電体型不揮発性半導体メモリの製造方法は、
（ａ）半導体基板に選択用トランジスタを形成する工程と、
（ｂ）全面に層間絶縁層を形成する工程と、
（ｃ）層間絶縁層に開口部を形成した後、選択用トランジスタの一方のソース／ドレイン領域に接続されたコンタクトプラグを該開口部内に形成する工程と、（ｄ）コンタクトプラグの頂面上を含む層間絶縁層上に、下部電極形成層、強誘電体薄膜及び上部電極形成層を、順次、形成した後、上部電極形成層、強誘電体薄膜及び下部電極形成層をパターニングして、下部電極、強誘電体層及び上部電極の積層構造から成るキャパシタ部を得る工程と、
（ｅ）全面に絶縁層を形成した後、絶縁層の平坦化処理を行い、上部電極の頂面を絶縁層から露出させる工程と、
（ｆ）絶縁層から露出した上部電極の頂面から絶縁層上に亙り配線を形成する工程、
から成ることを特徴とする。
【００１９】
上記の目的を達成するための本発明の第２の態様に係る強誘電体型不揮発性半導体メモリの製造方法は、
（ａ）半導体基板に選択用トランジスタを形成する工程と、
（ｂ）全面に層間絶縁層を形成する工程と、
（ｃ）層間絶縁層に開口部を形成した後、選択用トランジスタの一方のソース／ドレイン領域に接続されたコンタクトプラグを該開口部内に形成する工程と、（ｄ）コンタクトプラグの頂面上を含む層間絶縁層上に、下部電極形成層、強誘電体薄膜及び上部電極形成層を、順次、形成した後、上部電極形成層、強誘電体薄膜及び下部電極形成層をパターニングして、下部電極、強誘電体層及び上部電極の積層構造から成るキャパシタ部を得る工程と、
（ｅ）全面にキャパシタ部保護膜を形成した後、該キャパシタ部保護膜上にエッチング保護層を形成し、次いで、該エッチング保護層上に絶縁層を形成する工程と、
（ｆ）エッチングによる絶縁層の平坦化処理を行い、次いで、上部電極の頂面上方のエッチング保護層をエッチングによって除去し、以て、上部電極の頂面上のキャパシタ部保護膜を露出させる工程と、
（ｇ）上部電極の頂面上のキャパシタ部保護膜をエッチングによって除去し、以て、下部電極及び強誘電体層の側壁、並びに、少なくとも上部電極の側壁の下部をキャパシタ部保護膜で被覆した状態とし、且つ、上部電極の頂面を絶縁層から露出させる工程と、
（ｈ）絶縁層から露出した上部電極の頂面から絶縁層上に亙り配線を形成する工程、
から成ることを特徴とする。
【００２０】
本発明の第１の態様若しくは第２の態様に係る強誘電体型不揮発性半導体メモリあるいはその製造方法にあっては、上部電極の頂面は絶縁層から露出し、あるいは又、上部電極の頂面を絶縁層から露出させるが、これらの場合、上部電極の頂面と絶縁層の頂面とが略同一仮想平面内に存在してもよいし、上部電極の頂面が絶縁層から突出した状態であってもよい。また、少なくとも上部電極の側壁の下部がキャパシタ部保護膜で被覆されている状態には、上部電極の側壁の下部がキャパシタ部保護膜で被覆されている状態から上部電極の側壁の全てがキャパシタ部保護膜で被覆されている状態までが包含される。更には、下部電極は少なくともコンタクトプラグの頂面上に形成されていればよく（即ち、キャパシタ部は少なくともコンタクトプラグの頂面上に形成されていればよく）、下部電極はコンタクトプラグの頂面上から層間絶縁層上に亙って形成されていてもよい（即ち、キャパシタ部はコンタクトプラグの頂面上から層間絶縁層上に亙って形成されていてもよい）。
【００２１】
本発明の第１の態様に係る強誘電体型不揮発性半導体メモリにあっては、下部電極及び強誘電体層の側壁、並びに、少なくとも上部電極の側壁の下部が、キャパシタ部保護膜で被覆されていることが、キャパシタ部が形成された後の各種の工程（例えば、ＭＯＳ型トランジスタ素子のＳｉＯ2／Ｓｉ界面における界面トラップ密度を低減させるために、Ｎ2ガス／Ｈ2ガス（５体積％）から成るフォーミングガス中で４００〜４５０゜Ｃでのアニール処理を行うフォーミング工程）においてキャパシタ部が水素ガス等によって損傷を受けることを防止するといった観点から望ましい。また、本発明の第１の態様に係る強誘電体型不揮発性半導体メモリの製造方法においては、前記工程（ｄ）と（ｅ）の間において、全面にキャパシタ部保護膜を形成し、前記工程（ｅ）において、全面に絶縁層を形成した後、エッチングによる絶縁層の平坦化処理を行い、更に（あるいは、併せて）、上部電極の頂面上のキャパシタ部保護膜をエッチングによって除去し、以て、上部電極の頂面を絶縁層から露出させ、且つ、下部電極及び強誘電体層の側壁、並びに、少なくとも上部電極の側壁の下部をキャパシタ部保護膜で被覆した状態とすることが、キャパシタ部が形成された後の各種の工程においてキャパシタ部が水素ガス等によって損傷を受けることを防止するといった観点から望ましい。
そして、これらの場合、キャパシタ部保護膜を構成する材料として、具体的には、Ａｌ2Ｏ3、ＺｒＯ2、ＨｆＯ2、ＴｉＯX、ＴａＯX、ＳｉＮ、ＡｌＮ及びＩｒＮXから成る群から選択された少なくとも１種類の材料を挙げることができる。キャパシタ部保護膜は、これらの材料に基づく１層構成であってもよいし、多層構成であってもよい。
【００２２】
本発明の第２の態様に係る強誘電体型不揮発性半導体メモリあるいはその製造方法にあっては、エッチング保護層を構成する材料のエッチング速度は、絶縁層を構成する材料のエッチング速度と異なることが好ましい。また、エッチング保護層を構成する材料のエッチング速度は、キャパシタ部保護膜を構成する材料のエッチング速度より遅いことが好ましく、あるいは又、キャパシタ部保護膜を構成する材料として、具体的には、Ａｌ2Ｏ3、ＺｒＯ2、ＨｆＯ2、ＴｉＯX、ＴａＯX、ＳｉＮ、ＡｌＮ及びＩｒＮXから成る群から選択された少なくとも１種類の材料を挙げることができ、エッチング保護層を構成する材料としてＳｉＮを挙げることができる。尚、キャパシタ部保護膜は、これらの材料に基づく１層構成であってもよいし、多層構成であってもよい。また、エッチング保護層は、ＳｉＮに限定するものではないが、ＣＶＤ法等の段差被覆性に優れた成膜方法にて形成することが望ましい。（キャパシタ部保護膜を構成する材料，エッチング保護層を構成する材料）の組合せとして、（Ａｌ2Ｏ3，ＳｉＮ）、（ＺｒＯ2，ＳｉＮ）、（ＨｆＯ2，ＳｉＮ）、（ＴｉＯX，ＳｉＮ）、（ＴａＯX，ＳｉＮ）、（ＡｌＮ，ＳｉＮ）、（ＩｒＮX，ＳｉＮ）を挙げることができる。
【００２３】
本発明の第１の態様に係る強誘電体型不揮発性半導体メモリにおいては、少なくともコンタクトプラグの頂面上に拡散バリア層が形成されている構成とすることができる。即ち、拡散バリア層はコンタクトプラグの頂面上のみに形成されていてもよいが、拡散バリア層はコンタクトプラグの頂面上から層間絶縁層上に亙って形成されており、拡散バリア層と下部電極とは略同一の平面形状を有する構成とすることが好ましい。
【００２４】
また、本発明の第２の態様に係る強誘電体型不揮発性半導体メモリにおいても、少なくともコンタクトプラグの頂面上には拡散バリア層が形成されている構成とすることができる。即ち、拡散バリア層はコンタクトプラグの頂面上のみに形成されていてもよいが、拡散バリア層はコンタクトプラグの頂面上から層間絶縁層上に亙って形成されており、拡散バリア層と下部電極とは略同一の平面形状を有し、拡散バリア層の側壁もキャパシタ部保護膜で被覆されている構成とすることが好ましい。即ち、拡散バリア層がコンタクトプラグの頂面上のみに形成されている場合、拡散バリア層は下部電極で覆われており、拡散バリア層の平面形状と下部電極の平面形状とは異なり、下部電極の側壁はキャパシタ部保護膜で覆われている。一方、拡散バリア層がコンタクトプラグの頂面上から層間絶縁層上に亙って形成されている場合、拡散バリア層は下部電極で覆われている場合もあるし（この場合、拡散バリア層の平面形状と下部電極の平面形状とは異なり、下部電極の側壁はキャパシタ部保護膜で覆われている）、拡散バリア層の平面形状と下部電極の平面形状とが略一致し、拡散バリア層の側壁もキャパシタ部保護膜で被覆されている場合もある。本発明の第１の態様に係る強誘電体型不揮発性半導体メモリにおいてキャパシタ部保護膜を設ける場合も同様である。
【００２５】
また、本発明の第１の態様若しくは第２の態様に係る強誘電体型不揮発性半導体メモリの製造方法にあっては、前記工程（ｃ）と（ｄ）の間において、少なくともコンタクトプラグの頂面上に拡散バリア層を形成することが好ましい。あるいは又、前記工程（ｃ）と（ｄ）の間において、コンタクトプラグの頂面上及び層間絶縁層上に拡散バリア形成層を形成し、前記工程（ｄ）において、拡散バリア形成層上に、下部電極形成層、強誘電体薄膜及び上部電極形成層を、順次、形成した後、上部電極形成層、強誘電体薄膜、下部電極形成層及び拡散バリア形成層をパターニングして、下部電極、強誘電体層及び上部電極の積層構造から成るキャパシタ部、並びに、下部電極と層間絶縁層との間に形成された拡散バリア層を得ることが望ましい。但し、拡散バリア層の形成は、これに限定するものではなく、パターニングされた拡散バリア層をコンタクトプラグの頂面上及び層間絶縁層上に形成した後、拡散バリア層上に下部電極形成層を形成してもよい。
【００２６】
高温酸素ガス雰囲気中での強誘電体薄膜の結晶化の際、下部電極を構成する材料の原子とコンタクトプラグを構成する材料の原子との相互拡散が生じると、強誘電体型不揮発性半導体メモリの特性や信頼性が低下してしまう。それ故、相互拡散を抑制するために、上述のとおり拡散バリア層を設けることが望ましい。拡散バリア層を構成する材料として、ＴｉＮやＴａＮ、ＴｉＡｌＮを挙げることができる。
【００２７】
本発明の第１の態様若しくは第２の態様に係る強誘電体型不揮発性半導体メモリにおいては、下部電極と強誘電体層と上部電極とは、略同一の平面形状を有する形態とすることができる。あるいは又、少なくとも上部電極の側壁にはテーパーが付されていることが好ましく、更には、強誘電体層及び下部電極の側壁にもテーパーが付されていることが一層好ましい。また、本発明の第１の態様若しくは第２の態様に係る強誘電体型不揮発性半導体メモリの製造方法にあっては、前記工程（ｄ）における上部電極形成層、強誘電体薄膜及び下部電極形成層のパターニングによって、下部電極と強誘電体層と上部電極とを略同一の平面形状とする形態とすることができる。あるいは又、前記工程（ｄ）における上部電極形成層、強誘電体薄膜及び下部電極形成層のパターニングの際、少なくとも上部電極の側壁にテーパーを付ける形態とすることが好ましく、強誘電体層及び下部電極の側壁にもテーパーを付けることが一層好ましい。これによって、不揮発性メモリの一層の縮小化、キャパシタ部の面積の一層の低減を達成することができる。
【００２８】
配線を形成する際には、上部電極に対する配線形成時の合わせずれを考慮しなければならない。上部電極に対する配線に合わせずれが存在する場合であっても配線が上部電極の頂面を覆っていなければならないので、この合わせずれ量を考慮して、配線の大きさ（幅）を上部電極の大きさ（幅）よりも大きく（広く）しておく必要がある。従って、上部電極の幅と下部電極の幅が殆ど同じ程度の場合には、配線の幅は、上部電極の幅（即ち、キャパシタ部の大きさあるいは幅）によって決定される。
【００２９】
少なくとも上部電極の側壁にテーパーを付せば、即ち、上部電極の頂面の幅を狭くしておけば、配線と上部電極の接続面が小さくなるので、その分、配線の幅を狭くすることができる。特に、少なくとも上部電極の側壁にテーパーを付すことによって生じる上部電極の頂面の射影像と下部電極の射影像のずれ量を、上部電極に対する配線の合わせずれ量以上に設定しておけば、キャパシタ部の平面的な幅が下部電極の幅で決定されるようにレイアウトすることができる。それ故、配線によってキャパシタ部の面積は増加しない。
【００３０】
少なくとも上部電極の側壁にテーパーを付す場合、キャパシタ部の下方の方がキャパシタ部の断面積が大きくなるので、上部電極よりも下部電極を薄くしておいた方が強誘電体層の面積を大きくすることができ、キャパシタ容量値を大きくすることができる。従って、上部電極の厚さを下部電極の厚さよりも厚くしておいた方が有利である。しかも、上部電極を厚くした方がテーパーが付き易い。上部電極のみにテーパーを付ける場合にも同様である。具体的には、上部電極の厚さをｔU、下部電極の厚さをｔLとしたとき、ｔU≧１５０ｎｍ、ｔL≦１５０ｎｍ、好ましくは、ｔU≧２５０ｎｍ、ｔL≦１００ｎｍとすることが望ましい。
【００３１】
上部電極の厚さを下部電極の厚さよりも厚くするもう１つの利点は、絶縁層の平坦化のマージンを大きくできる点にある。絶縁層を平坦化する工程において、絶縁層若しくはキャパシタ部保護膜の上端は、上部電極の側壁の少なくとも下部の高さに位置する必要がある。上部電極の厚さが薄い場合には、絶縁層の平坦化のマージンが小さい。上部電極を比較的厚くした場合には、絶縁層の平坦化のマージンを大きく取ることができる。
【００３２】
尚、キャパシタ部の特性上必要とされるキャパシタ容量値は決まっているので、下部電極の大きさが所定の大きさとなるように、予め、上部電極を形成する際のエッチングマスクの大きさを最適化しておく必要がある。
【００３３】
本発明において、下部電極は、酸素拡散防止能を有する導電性材料から成ることが好ましく、具体的には、Ｉｒ、Ｒｕ、Ｒｈ、Ｐｄ、Ｐｔから成る群より選ばれた少なくとも１種の貴金属、又は、その化合物、あるいは、これらの貴金属若しくは化合物の積層構造から成ることが好ましい。上部電極も、Ｉｒ、Ｒｕ、Ｒｈ、Ｐｄ、Ｐｔから成る群より選ばれた少なくとも１種の貴金属、又は、その化合物、あるいは、これらの貴金属若しくは化合物の積層構造から成ることが好ましい。下部電極あるいは上部電極を構成する材料として、より具体的には、例えば、Ｉｒ、ＩｒＯ2-X、ＩｒＯ2-X／Ｉｒ、ＳｒＩｒＯ3、Ｉｒ／Ｉｒ−Ｈｆ、Ｒｕ、ＲｕＯ2-X、ＳｒＲｕＯ3、Ｐｔ、Ｐｔ／ＩｒＯ2-X、Ｐｔ／ＲｕＯ2-X、Ｐｄ、Ｐｔ／Ｔｉの積層構造、Ｐｔ／Ｔａの積層構造、Ｐｔ／Ｔｉ／Ｔａの積層構造、Ｌａ0.5Ｓｒ0.5ＣｏＯ3（ＬＳＣＯ）、Ｐｔ／ＬＳＣＯの積層構造、ＹＢａ2Ｃｕ3Ｏ7を挙げることができる。ここで、Ｘの値は、０≦Ｘ＜２である。尚、積層構造においては、「／」の前に記載された材料が強誘電体層と接する。下部電極と上部電極とは、同じ材料から構成されていてもよいし、同種の材料から構成されていてもよいし、異種の材料から構成されていてもよい。下部電極あるいは上部電極を形成するためには、下部電極を構成する下部電極形成層及び上部電極を構成する上部電極形成層を形成した後、上部電極形成層、下部電極形成層をパターニングすればよい。上部電極形成層、下部電極形成層の形成は、例えばスパッタリング法、反応性スパッタリング法、電子ビーム蒸着法、ＭＯＣＶＤ法、あるいはパルスレーザアブレーション法といった上部電極形成層、下部電極形成層を構成する材料に適した方法にて適宜行うことができる。また、上部電極形成層、下部電極形成層のパターニングは、例えばイオンミーリング法やＲＩＥ法にて行うことができる。
【００３４】
本発明における強誘電体薄膜を構成する材料として、ビスマス層状化合物、より具体的には、Ｂｉ系層状構造ペロブスカイト型の強誘電体材料を挙げることができる。Ｂｉ系層状構造ペロブスカイト型の強誘電体材料は、所謂不定比化合物に属し、金属元素、アニオン（Ｏ等）元素の両サイトにおける組成ずれに対する寛容性がある。また、化学量論的組成からやや外れたところで最適な電気的特性を示すことも珍しくない。Ｂｉ系層状構造ペロブスカイト型の強誘電体材料は、例えば、一般式（Ｂｉ2Ｏ2）2+（Ａm-1ＢmＯ3m+1）2-で表すことができる。ここで、「Ａ」は、Ｂｉ、Ｐｂ、Ｂａ、Ｓｒ、Ｃａ、Ｎａ、Ｋ、Ｃｄ等の金属から構成された群から選択された１種類の金属を表し、「Ｂ」は、Ｔｉ、Ｎｂ、Ｔａ、Ｗ、Ｍｏ、Ｆｅ、Ｃｏ、Ｃｒから成る群から選択された１種類、若しくは複数種の任意の比率による組み合わせを表す。また、ｍは１以上の整数である。
【００３５】
あるいは又、強誘電体薄膜を構成する材料は、
（ＢｉX，Ｓｒ1-X）2（ＳｒY，Ｂｉ1-Y）（ＴａZ，Ｎｂ1-Z）2Ｏd  式（１）
（但し、０．９≦Ｘ≦１．０、０．７≦Ｙ≦１．０、０≦Ｚ≦１．０、８．７≦ｄ≦９．３）で表される結晶相を主たる結晶相として含んでいることが好ましい。あるいは又、強誘電体薄膜を構成する材料は、
ＢｉXＳｒYＴａ2Ｏd  式（２）
（但し、Ｘ＋Ｙ＝３、０．７≦Ｙ≦１．３、８．７≦ｄ≦９．３）で表される結晶相を主たる結晶相として含んでいることが好ましい。これらの場合、式（１）若しくは式（２）で表される結晶相を主たる結晶相として８５％以上含んでいることが一層好ましい。尚、式（１）中、（ＢｉX，Ｓｒ1-X）の意味は、結晶構造における本来Ｂｉが占めるサイトをＳｒが占め、このときのＢｉとＳｒの割合がＸ：（１−Ｘ）であることを意味する。また、（ＳｒY，Ｂｉ1-Y）の意味は、結晶構造における本来Ｓｒが占めるサイトをＢｉが占め、このときのＳｒとＢｉの割合がＹ：（１−Ｙ）であることを意味する。式（１）若しくは式（２）で表される結晶相を主たる結晶相として含む強誘電体薄膜を構成する材料には、Ｂｉの酸化物、ＴａやＮｂの酸化物、Ｂｉ、ＴａやＮｂの複合酸化物が若干含まれている場合もあり得る。
【００３６】
あるいは又、強誘電体薄膜を構成する材料は、
ＢｉX（Ｓｒ，Ｃａ，Ｂａ）Y（ＴａZ，Ｎｂ1-Z）2Ｏd  式（３）
（但し、１．７≦Ｘ≦２．５、０．６≦Ｙ≦１．２、０≦Ｚ≦１．０、８．０≦ｄ≦１０．０）で表される結晶相を含んでいてもよい。尚、「（Ｓｒ，Ｃａ，Ｂａ）」は、Ｓｒ、Ｃａ及びＢａから構成された群から選択された１種類の元素を意味する。これらの各式で表される強誘電体薄膜を構成する材料の組成を化学量論的組成で表せば、例えば、例えば、Ｂｉ2ＳｒＴａ2Ｏ9（タンタル酸ストロンチウムビスマス）、Ｂｉ2ＳｒＮｂ2Ｏ9（ニオブ酸ストロンチウムビスマス）、Ｂｉ2ＢａＴａ2Ｏ9（タンタル酸バリウムビスマス）、Ｂｉ2ＢａＮｂ2Ｏ9（ニオブ酸バリウムビスマス）、Ｂｉ2Ｓｒ（Ｔａ，Ｎｂ）2Ｏ9（ニオブ酸タンタル酸ストロンチウムビスマス）等を挙げることができる。あるいは又、強誘電体材料として、Ｂｉ4ＳｒＴｉ4Ｏ15（チタン酸ストロンチウムビスマス）、Ｂｉ3ＴｉＮｂＯ9（ニオブ酸ビスマスチタン）、Ｂｉ3ＴｉＴａＯ9（タンタル酸ビスマスチタン）、Ｂｉ4Ｔｉ3Ｏ12（チタン酸ビスマス）、（Ｂｉ，Ｌａ）4Ｔｉ3Ｏ12（チタン酸ランタンビスマス）、Ｂｉ2ＰｂＴａ2Ｏ9（タンタル酸ビスマス鉛）等を例示することができるが、これらの場合においても、各金属元素の比率は、結晶構造が変化しない程度に変化させ得る。即ち、金属元素及び酸素元素の両サイトにおける組成ずれがあってもよい。
【００３７】
あるいは又、強誘電体材料として、ＰｂＴｉＯ3（チタン酸鉛）、ＢａＴｉＯ3（チタン酸バリウム）、ＬｉＮｂＯ3（ニオブ酸リチウム）、ＬｉＴａＯ3（タンタル酸リチウム）、ＹＭｎＯ3（マンガン酸イットリウム）、ペロブスカイト型構造を有するＰｂＺｒＯ3とＰｂＴｉＯ3の固溶体であるチタン酸ジルコン酸鉛［ＰＺＴ，Ｐｂ（Ｚｒ1-y，Ｔｉy）Ｏ3（但し、０＜ｙ＜１）］、ＰＺＴにＬａを添加した金属酸化物であるＰＬＺＴ［（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ3（チタン酸ジルコン酸ランタン鉛）］、あるいはＰＺＴにＮｂを添加した金属酸化物であるＰＮＺＴ、ＰＺＴにストロンチウム（Ｓｒ）を添加した金属酸化物であるＰＳＺＴ［（Ｐｂ，Ｓｒ）（ＺｒX，ＴｉY）Ｏ3］、これらの混合物を挙げることができる。
【００３８】
以上に説明した強誘電体薄膜を構成する材料において、これらの組成を化学量論的組成から外すことによって、結晶化温度を変化させることが可能である。
【００３９】
強誘電体層を得るためには、強誘電体薄膜を形成した後の工程において、上部電極形成層、下部電極形成層のパターニングと一緒に、強誘電体薄膜をパターニングすればよい。強誘電体薄膜の形成は、例えば、ＭＯＣＶＤ法、ビスマス−酸素結合を有するビスマス有機金属化合物（ビスマスアルコキシド化合物）を原料としたＭＯＤ（Metal Organic Decomposition）法、ＬＳＭＣＤ（Liquid SourceMist Chemical Deposition）法、パルスレーザアブレーション法、スパッタリング法、ゾル−ゲル法といった強誘電体薄膜を構成する材料に適した方法にて適宜行うことができる。また、強誘電体薄膜のパターニングは、例えば異方性イオンエッチング（ＲＩＥ）法にて行うことができる。
【００４０】
選択用トランジスタは、例えば、周知のＭＩＳ型ＦＥＴやＭＯＳ型ＦＥＴから構成することができる。選択用トランジスタと下部電極との接続のためのコンタクトプラグは、層間絶縁層に形成された開口部に、例えば、タングステンや不純物をドーピングされたポリシリコンを埋め込むことによって形成することができる。層間絶縁層や絶縁層は、例えば、酸化シリコン（ＳｉＯ2）、窒化シリコン（ＳｉＮ）、ＳｉＯＮ、ＳＯＧ、ＮＳＧ、ＢＰＳＧ、ＰＳＧ、ＢＳＧあるいはＬＴＯから構成することができる。配線は、アルミニウムあるいはアルミニウム合金から構成することができ、あるいは又、上述した下部電極や上部電極を構成する材料から適宜選択すればよく、具体的には、Ｉｒ、Ｒｕ、Ｒｈ、Ｐｄ、Ｐｔから成る群より選ばれた少なくとも１種の貴金属、又は、その化合物、あるいは、これらの貴金属若しくは化合物の積層構造を例示することができる。
【００４１】
本発明の第１の態様に係る強誘電体型不揮発性半導体メモリあるいはその製造方法にあっては、従来の強誘電体型不揮発性半導体メモリと異なり、配線が上部電極の頂面から絶縁層上を延在しているので、絶縁層にフォトリソグラフィ技術に基づき開口部を形成する必要が無くなり、不揮発性メモリの縮小化、キャパシタ部の面積の低減を達成することが可能となる。しかも、従来の強誘電体型不揮発性半導体メモリのように、絶縁層に設けられた開口部内にＣＶＤ法にて導電材料を埋め込む必要が無いので、ＣＶＤ法にて使用される原料ガスによって、キャパシタ部を構成する強誘電体層に損傷が発生することも無い。
【００４２】
また、本発明の第２の態様に係る強誘電体型不揮発性半導体メモリあるいはその製造方法にあっては、本発明の第１の態様に係る強誘電体型不揮発性半導体メモリあるいはその製造方法と同様に、絶縁層にフォトリソグラフィ技術に基づき開口部を形成する必要が無くなり、不揮発性メモリの縮小化、キャパシタ部の面積の低減を達成することが可能となるし、上述のとおり、キャパシタ部を構成する強誘電体層に損傷が発生することも無い。しかも、キャパシタ部保護膜上にはエッチング保護層が形成されているが故に、エッチングによる絶縁層の平坦化処理を行ったとき、強誘電体層の側壁が露出することを防止でき、その結果、優れた特性、高い信頼性を有する強誘電体型不揮発性半導体メモリを得ることができる。
【００４３】
【発明の実施の形態】
以下、図面を参照して、発明の実施の形態（以下、実施の形態と略称する）に基づき本発明を説明する。
【００４４】
（実施の形態１）
実施の形態１は、本発明の第１の態様に係る強誘電体型不揮発性半導体メモリ（以下、不揮発性メモリと略称する）、及び、本発明の第１の態様に係る不揮発性メモリの製造方法に関する。
【００４５】
実施の形態１の不揮発性メモリは、模式的な一部断面図を図１に示すように、選択用トランジスタＴＲ、層間絶縁層１６、コンタクトプラグ１８Ａ、キャパシタ部、及び、配線２６から構成されている。ここで、選択用トランジスタＴＲはシリコン半導体基板から成る半導体基板１０に形成されており、ＳｉＯ2系材料から成る層間絶縁層１６は選択用トランジスタＴＲを含む全面を覆っている。また、タングステンから構成されたコンタクトプラグ１８Ａは、層間絶縁層１６に形成された開口部１７内に設けられ、選択用トランジスタＴＲの一方のソース／ドレイン領域１５Ａに接続されている。
【００４６】
キャパシタ部は、少なくともコンタクトプラグ１８Ａの頂面上に形成された（具体的には、コンタクトプラグ１８Ａの頂面上から層間絶縁層１６の上に亙って形成された）下部電極２１と、下部電極２１上に形成された強誘電体層２２と、強誘電体層２２上に形成された上部電極２３から構成されている。そして、下部電極２１と強誘電体層２２と上部電極２３とは、所定の平面形状にパターニングされている。より具体的には、下部電極２１と強誘電体層２２と上部電極２３とは、略同一の平面形状を有するようにパターニングされている。下部電極２１は、酸素拡散防止能を有する導電性材料（より具体的にはＩｒ／Ｉｒ−Ｈｆ）から成る。強誘電体層２２はＳＢＴ（ＳｒＢｉ2Ｔａ2Ｏ9）から成り、上部電極２３は白金（Ｐｔ）から成る。
【００４７】
また、キャパシタ部が形成されていない層間絶縁層１６の部分には、ＳｉＯ2から成る絶縁層２５が形成されている。そして、上部電極２３の頂面は絶縁層２５から露出（突出）しており、Ｉｒから成る配線２６は、上部電極２３の頂面から絶縁層２５の上を延在している。
【００４８】
更には、下部電極２１及び強誘電体層２２の側壁、並びに、少なくとも上部電極２３の側壁の下部は、Ａｌ2Ｏ3から成るキャパシタ部保護膜２４で被覆されている。
【００４９】
また、少なくともコンタクトプラグ１８Ａの頂面上には、ＴｉＮから成る拡散バリア層２０が形成されている。より具体的には、拡散バリア層２０はコンタクトプラグ１８Ａの頂面上から層間絶縁層１６上に亙って形成されており、拡散バリア層２０と下部電極２１とは略同一の平面形状を有し、拡散バリア層２０の側壁もキャパシタ部保護膜２４で被覆されている。
【００５０】
以下、半導体基板等の模式的な一部断面図である図２の（Ａ）、（Ｂ）、図３の（Ａ）、（Ｂ）及び図４を参照して、実施の形態１の不揮発性メモリの製造方法を説明する。
【００５１】
［工程−１００］
先ず、選択用トランジスタＴＲとして機能するＭＯＳ型トランジスタをシリコン半導体基板から成る半導体基板１０に形成する。そのために、例えばＬＯＣＯＳ構造を有する素子分離領域１１を公知の方法に基づき形成する。尚、素子分離領域は、トレンチ構造を有していてもよいし、ＬＯＣＯＳ構造とトレンチ構造の組合せとしてもよい。その後、半導体基板１０の表面を例えばパイロジェニック法により酸化し、ゲート絶縁膜１２を形成する。次いで、不純物がドーピングされたポリシリコン層をＣＶＤ法にて全面に形成した後、ポリシリコン層をパターニングし、ゲート電極１３を形成する。このゲート電極１３はワード線ＷＬを兼ねている。尚、ゲート電極１３をポリシリコン層から構成する代わりに、ポリサイドや金属シリサイドから構成することもできる。次に、半導体基板１０にイオン注入を行い、ＬＤＤ構造を形成する。その後、全面にＣＶＤ法にてＳｉＯ2層を形成した後、このＳｉＯ2層をエッチバックすることによって、ゲート電極１３の側面にゲートサイドウオール１４を形成する。次いで、半導体基板１０にイオン注入を施した後、イオン注入された不純物の活性化アニール処理を行うことによって、ソース／ドレイン領域１５Ａ，１５Ｂを形成する。
【００５２】
［工程−１１０］
次いで、全面にＳｉＯ2から成る下層層間絶縁層をＣＶＤ法にて形成した後、化学的／機械的研磨法（ＣＭＰ法）にて下層層間絶縁層を研磨する。その後、ソース／ドレイン領域１５Ｂの上方の下層層間絶縁層にリソグラフィ技術及びＲＩＥ法に基づき開口部を形成し、次いで、開口部内を含む下層層間絶縁層上に、不純物がドーピングされたポリシリコン層をＣＶＤ法にて形成する。次いで、下層層間絶縁層上のポリシリコン層をパターニングすることで、下層層間絶縁層上にビット線ＢＬを形成することができる。ビット線ＢＬとソース／ドレイン領域１５Ｂとは、下層層間絶縁層に形成された接続孔１８Ｂを介して接続されている。
その後、ＢＰＳＧから成る上層層間絶縁層をＣＶＤ法にて全面に形成する。尚、ＢＰＳＧから成る上層層間絶縁層の形成後、窒素ガス雰囲気中で例えば９００゜Ｃ×２０分間、上層層間絶縁層をリフローさせることが好ましい。更には、必要に応じて、例えばＣＭＰ法にて上層層間絶縁層の頂面を化学的及び機械的に研磨し、上層層間絶縁層を平坦化したり、レジストエッチバック法によって上層層間絶縁層を平坦化することが望ましい。尚、下層層間絶縁層と上層層間絶縁層を纏めて、以下、単に層間絶縁層１６と呼ぶ。
【００５３】
［工程−１２０］
その後、ソース／ドレイン領域１５Ａの上方の層間絶縁層１６に開口部１７をＲＩＥ法にて形成した後、選択用トランジスタＴＲの一方のソース／ドレイン領域１５Ａに接続されたコンタクトプラグ１８Ａを開口部１７内に形成する。こうして、図２の（Ａ）に示す構造を得ることができる。コンタクトプラグ１８Ａの頂面は層間絶縁層１６の表面と略同じ平面に存在している。また、ビット線ＢＬは、コンタクトプラグ１８Ａと接しないように、図面の紙面左右方向に延びている。タングステンにて開口部１７を埋め込み、コンタクトプラグ１８Ａを形成する条件を、以下の表１に例示する。尚、タングステンにて開口部１７を埋め込む前に、Ｔｉ層及びＴｉＮ層を順に例えばマグネトロンスパッタリング法にて開口部１７内を含む層間絶縁層１６の上に形成することが好ましい。ここで、Ｔｉ層及びＴｉＮ層を形成する理由は、オーミックな低コンタクト抵抗を得ること、ブランケットタングステンＣＶＤ法における半導体基板１０の損傷発生の防止、タングステンの密着性向上のためである。図面においては、Ｔｉ層及びＴｉＮ層の図示は省略している。層間絶縁層１６上のタングステン層、ＴｉＮ層、Ｔｉ層は、ＣＭＰ法にて除去してもよい。また、タングステンの代わりに、不純物がドーピングされたポリシリコンを用いることもできる。
【００５４】
［表１］
Ｔｉ層（厚さ：５ｎｍ）のスパッタリング条件
プロセスガス：Ａｒ＝３５sccm
圧力        ：０．５２Ｐａ
ＲＦパワー  ：２ｋＷ
基板の加熱  ：無し
ＴｉＮ層（厚さ：５０ｎｍ）のスパッタリング条件
プロセスガス：Ｎ2／Ａｒ＝１００／３５sccm
圧力        ：１．０Ｐａ
ＲＦパワー  ：６ｋＷ
基板の加熱  ：無し
タングステンのＣＶＤ形成条件
使用ガス：ＷＦ6／Ｈ2／Ａｒ＝４０／４００／２２５０sccm
圧力    ：１０．７ｋＰａ
形成温度：４５０゜Ｃ
タングステン層及びＴｉＮ層、Ｔｉ層のエッチング条件
第１段階のエッチング：タングステン層のエッチング
使用ガス  ：ＳＦ6／Ａｒ／Ｈｅ＝１１０：９０：５sccm
圧力      ：４６Ｐａ
ＲＦパワー：２７５Ｗ
第２段階のエッチング：ＴｉＮ層／Ｔｉ層のエッチング
使用ガス  ：Ａｒ／Ｃｌ2＝７５／５sccm
圧力      ：６．５Ｐａ
ＲＦパワー：２５０Ｗ
【００５５】
［工程−１３０］
次に、コンタクトプラグ１８Ａの頂面上を含む層間絶縁層１６上に、拡散バリア形成層２０Ａ、下部電極形成層２１Ａ、強誘電体薄膜２２Ａ及び上部電極形成層２３Ａを、順次、形成する（図２の（Ｂ）参照）。
【００５６】
拡散バリア形成層２０Ａの形成方法として、例えば、ＤＣマグネトロンスパッタリング法に基づき全面に厚さ３０ｎｍのＴｉ層を成膜した後、ＲＴＡ（Rapid Thermal Annealing）法によって７５０゜Ｃの窒素ガス雰囲気中で３０秒間、このＴｉ層に対して熱処理を施し、Ｔｉ層を窒化してＴｉＮ層とする方法を挙げることができるが、このような方法に限定するものではない。即ち、ＴｉＮ層を、例えば反応性スパッタリング法やＣＶＤ法等によって成膜してもよい。更には、拡散バリア形成層２０Ａを構成する材料もＴｉＮに限られず、ＴａＮやＴｉＡｌＮ等、強誘電体層２２を形成する温度での相互拡散バリア効果を有する材料であればよい。
【００５７】
また、下部電極形成層２１Ａの形成方法として、Ｈｆを１５ａｔｏｍ％添加したＩｒ−Ｈｆ膜を２０ｎｍ、その上にＩｒ膜を１００ｎｍ、それぞれＤＣマグネトロンスパッタリング法によって形成する方法を例示することができる。尚、Ｉｒ−Ｈｆ膜は密着層として機能する。図面においては、下部電極形成層２１Ａや下部電極２１を１層で表した。
【００５８】
尚、拡散バリア形成層２０Ａ及び下部電極形成層２１Ａを形成した後、下部電極形成層２１Ａ及び拡散バリア形成層２０Ａの緻密化と応力緩和のために、７００゜Ｃの窒素ガス雰囲気中で３０分の熱処理を施すことが好ましい。尚、この温度は、次の強誘電体薄膜２２Ａの形成（結晶化）と同じ温度である。
【００５９】
更には、厚さ１２０ｎｍのＳＢＴから成る強誘電体薄膜２２Ａの形成方法として、ゾル−ゲル法を挙げることができる。具体的には、ＳＢＴ前駆体溶液をスピン・オン法により塗布し、結晶化のために７００゜Ｃの酸素ガス雰囲気中で熱処理を３０分間行うという工程を３回繰り返すことで、強誘電体薄膜２２Ａを得ることができる。
【００６０】
また、厚さ２５０ｎｍのＰｔから成る上部電極形成層２３Ａの形成方法として、ＤＣマグネトロンスパッタリング法を挙げることができる。
【００６１】
［工程−１４０］
その後、ハードマスクを用いて、上部電極形成層２３Ａ、強誘電体薄膜２２Ａ及び下部電極形成層２１Ａ、更には、拡散バリア形成層２０Ａをパターニングして、下部電極２１、強誘電体層２２及び上部電極２３の積層構造から成るキャパシタ部、並びに、下部電極２１と層間絶縁層１６との間に形成された拡散バリア層２０を得る（図３の（Ａ）参照）。上部電極形成層２３Ａ、強誘電体薄膜２２Ａ、下部電極形成層２１Ａ、拡散バリア形成層２０Ａのエッチング条件を以下の表２に例示する。上部電極２３、強誘電体層２２、下部電極２１及び拡散バリア層２０は、略同一の平面形状を有する。即ち、キャパシタ部の側壁は概ね垂直である。
【００６２】
［表２］
［上部電極形成層２３Ａのエッチング条件］
使用ガス：Ｃｌ2／Ｏ2＝２０／１０sccm
圧力    ：０．７Ｐａ（５ｍＴｏｒｒ）
［強誘電体薄膜２２Ａのエッチング条件］
同上
［下部電極形成層２１Ａのエッチング条件］
同上
［拡散バリア形成層２０Ａのエッチング条件］
同上
【００６３】
尚、予め下部電極形成層及び拡散バリア形成層をパターニングして下部電極及び拡散バリア層を形成した後、下部電極上に強誘電体薄膜を形成し、強誘電体薄膜の高温酸素ガス雰囲気中での結晶化を行うと、拡散バリア層の側壁が酸化され、更には、拡散バリア層の内部に侵入した酸素がコンタクトプラグ１８Ａに達し、コンタクトプラグ１８Ａが酸化され、選択用トランジスタと下部電極との間の導通がとれなくなるという問題が生じる。然るに、実施の形態１にあっては、下部電極形成層２１Ａ及び拡散バリア形成層２０Ａをパターニングする以前に、下部電極形成層２１Ａ上に強誘電体薄膜２２Ａを形成し、次いで、結晶化のための高温酸素ガス雰囲気中での熱処理を行うので、酸素の侵入が下部電極形成層２１Ａによって阻止される結果、コンタクトプラグ１８Ａが酸化されるといった問題の発生を確実に回避することができる。
【００６４】
［工程−１５０］
その後、ＥＣＲスパッタリング法により厚さ５０ｎｍのＡｌ2Ｏ3から成るキャパシタ部保護膜２４を全面に形成する（図３の（Ｂ）参照）。こうして、上部電極２３の側壁、強誘電体層２２の側壁、下部電極２１の側壁及び拡散バリア層２０の側壁をキャパシタ部保護膜２４で被覆し、且つ、キャパシタ部保護膜２４を層間絶縁層１６上を延在させる。尚、このキャパシタ部保護膜２４は、熱的に安定で、しかも、下部電極２１等を構成する材料と密着性の良い他の材料を用いてもよく、また、成膜方法もＥＣＲスパッタリング法に限らず、緻密な膜を形成する方法であればよく、例えばＡＬＤ（Atomic Layer Deposition）法を採用することもできる。
【００６５】
［工程−１６０］
次いで、キャパシタ部保護膜２４上に、プラズマ−ＴＥＯＳ  ＣＶＤ法にてＳｉＯ2から成る絶縁層２５を形成する。次に、ＣＭＰ法やエッチバック法によって絶縁層２５の上部を除去し、更に、エッチング法に基づき絶縁層２５の平坦化処理を行い、併せて、上部電極２３の頂面上のキャパシタ部保護膜２４をエッチングによって除去し、上部電極２３の頂面を絶縁層２５から露出させ、且つ、下部電極２１及び強誘電体層２２の側壁、並びに、少なくとも上部電極２３の側壁の下部をキャパシタ部保護膜２４で被覆した状態とする（図４参照）。絶縁層２５及びキャパシタ部保護膜２４のエッチング条件を、以下の表３に例示する。尚、絶縁層２５及びキャパシタ部保護膜２４をエッチングする際の絶縁層２５のエッチング速度をＥＲINS、キャパシタ部保護膜２４のエッチング速度をＥＲPREVとしたとき、ＥＲINS≒ＥＲPREVである。
【００６６】
［表３］
［絶縁層２５のエッチング条件］
使用ガス：ＣＨＦ3＝１００sccm
パワー  ：１３０Ｗ
圧力    ：１．３Ｐａ（１０ｍＴｏｒｒ）
［キャパシタ部保護膜２４のエッチング条件］
使用ガス：Ｃｌ2／ＢＣｌ3＝２５／７５sccm
パワー  ：１００Ｗ
圧力    ：１．３Ｐａ（１０ｍＴｏｒｒ）
【００６７】
［工程−１７０］
その後、絶縁層２５から露出した上部電極２３の頂面から絶縁層２５上に亙り配線２６（プレート線ＰＬ）を形成する。具体的には、全面にスパッタリング法にＩｒ層を成膜した後、Ｉｒ層をパターニングすればよい。こうして、図１に示した不揮発性メモリを得ることができる。尚、配線２６は、図面の紙面垂直方向に延びている。その後、全面にパッシベーション膜（図示せず）を形成して、不揮発性メモリを完成させる。尚、配線層を形成する際、ロジック部にも同時に配線層を形成すればよいので、不揮発性メモリの製造工程の簡素化、製造コストの低減を図ることができるし、従来技術のように絶縁層２５に開口部１２７を形成し、係る開口部１２７に接続孔を形成する際の強誘電体層２２の損傷発生といった問題を回避することができる。
【００６８】
例えば、ＭＯＤ法やＭＯＣＶＤ法によって、Ｂｉ系層状構造ペロブスカイト型の強誘電体材料から成る強誘電体薄膜２２Ａを形成してもよい。例えば、ＳｒＢｉ2Ｔａ2Ｏ9から成る強誘電体薄膜２２ＡのＭＯＣＶＤ法に基づく形成条件を以下の表４に例示する。尚、表４中、「ｔｈｄ」は、テトラメチルヘプタンジネートの略である。また、表４に示したソース原料はテトラヒドロフラン（ＴＨＦ）を主成分とする溶媒中に溶解されている。
【００６９】
［表４］
2004186518.tif 000003
【００７０】
あるいは又、ＳｒＢｉ2Ｔａ2Ｏ9から成る強誘電体薄膜２２Ａをパルスレーザアブレーション法、上述のようにゾル−ゲル法、あるいはＲＦスパッタリング法にて全面に形成することもできる。これらの場合の形成条件を、それぞれ、以下の表５、表６、表７に例示する。尚、ゾル−ゲル法によって厚い強誘電体薄膜２２Ａを形成する場合、所望の回数、スピンコート及び乾燥、あるいはスピンコート及び焼成（又は、アニール処理）を繰り返せばよい。
【００７１】
［表５］
パルスレーザアブレーション法による形成
ターゲット：ＳｒＢｉ2Ｔａ2Ｏ9
使用レーザ：ＫｒＦエキシマレーザ（波長２４８ｎｍ、パルス幅２５ｎ秒、５Ｈｚ）
形成温度  ：４００〜８００゜Ｃ
酸素濃度  ：３Ｐａ
【００７２】
［表６］
2004186518.tif 000004
【００７３】
［表７］
ＲＦスパッタリング法による形成
ターゲット：ＳｒＢｉ2Ｔａ2Ｏ9セラミックターゲット
ＲＦパワー：１．２Ｗ〜２．０Ｗ／ターゲット１ｃｍ2
雰囲気圧力：０．２〜１．３Ｐａ
形成温度  ：室温〜６００゜Ｃ
プロセスガス：Ａｒ／Ｏ2の流量比＝２／１〜９／１
【００７４】
強誘電体薄膜２２Ａを、ＰＺＴあるいはＰＬＺＴから構成するときの、マグネトロンスパッタリング法によるＰＺＴあるいはＰＬＺＴの形成条件を以下の表８に例示する。あるいは又、ＰＺＴやＰＬＺＴを、反応性スパッタリング法、電子ビーム蒸着法、ゾル−ゲル法、又は、ＭＯＣＶＤ法にて形成することもできる。
【００７５】
［表８］
ターゲット  ：ＰＺＴあるいはＰＬＺＴ
プロセスガス：Ａｒ／Ｏ2＝９０体積％／１０体積％
圧力        ：４Ｐａ
パワー      ：５０Ｗ
形成温度    ：５００゜Ｃ
【００７６】
更には、ＰＺＴやＰＬＺＴをパルスレーザアブレーション法にて形成することもできる。この場合の形成条件を以下の表９に例示する。
【００７７】
［表９］
ターゲット：ＰＺＴ又はＰＬＺＴ
使用レーザ：ＫｒＦエキシマレーザ（波長２４８ｎｍ、パルス幅２５ｎ秒、３Ｈｚ）
出力エネルギー：４００ｍＪ（１．１Ｊ／ｃｍ2）
形成温度  ：５５０〜６００゜Ｃ
酸素濃度  ：４０〜１２０Ｐａ
【００７８】
以上に説明した各種の強誘電体薄膜２２Ａの形成方法は、以下に説明する実施の形態においても適用することができる。
【００７９】
（実施の形態２）
実施の形態２は実施の形態１の変形である。実施の形態１においては、キャパシタ部の側壁を概ね垂直とした。一方、実施の形態２にあっては、少なくとも上部電極２３の側壁にはテーパーが付されている。実施の形態２の不揮発性メモリの模式的な一部断面図を図５に示すが、この例にあっては、上部電極２３の側壁にテーパーが付されている。このようなキャパシタ部は、実施の形態１の［工程−１４０］における上部電極形成層２３Ａ、強誘電体薄膜２２Ａ、下部電極形成層２１Ａ、拡散バリア形成層２０Ａのエッチング条件を以下の表１０に例示するように変更すればよい。尚、下部電極形成層２１Ａの厚さをｔL、上部電極形成層２３Ａの厚さをｔUとしたとき、ｔU＝２５０ｎｍ、ｔL＝１００ｎｍの関係にある。
【００８０】
［表１０］
［上部電極形成層２３Ａのエッチング条件］
使用ガス    ：Ｃｌ2／Ｏ2＝１５／５０sccm
ステージ温度：３００゜Ｃ
［強誘電体薄膜２２Ａのエッチング条件］
使用ガス：Ｃｌ2／Ｏ2＝２０／１０sccm
圧力    ：０．７Ｐａ（５ｍＴｏｒｒ）
［下部電極形成層２１Ａのエッチング条件］
使用ガス：Ｃｌ2／Ｏ2＝２０／１０sccm
圧力    ：０．７Ｐａ（５ｍＴｏｒｒ）
［拡散バリア形成層２０Ａのエッチング条件］
使用ガス：Ｃｌ2／Ｏ2＝２０／１０sccm
圧力    ：０．７Ｐａ（５ｍＴｏｒｒ）
【００８１】
あるいは又、図６に模式的な一部断面図を示すように、上部電極２３だけでなく、強誘電体層２２及び下部電極２１の側壁にもテーパーが付されている構成とすることもできる。このようなキャパシタ部は、実施の形態１の［工程−１４０］における上部電極形成層２３Ａ、強誘電体薄膜２２Ａ、下部電極形成層２１Ａ、拡散バリア形成層２０Ａのエッチング条件を以下の表１１に例示するように変更すればよい。尚、下部電極形成層２１Ａの厚さをｔL、上部電極形成層２３Ａの厚さをｔUとしたとき、ｔU＝２５０ｎｍ、ｔL＝１００ｎｍの関係にある。
【００８２】
［表１１］
［上部電極形成層２３Ａのエッチング条件］
使用ガス    ：Ｃｌ2／Ｏ2＝１５／５０sccm
ステージ温度：３００゜Ｃ
［強誘電体薄膜２２Ａのエッチング条件］
使用ガス    ：Ｃｌ2／Ｏ2＝２０／４０sccm
ステージ温度：３００゜Ｃ
［下部電極形成層２１Ａのエッチング条件］
使用ガス    ：Ｃｌ2／Ｏ2＝２０／４０sccm
ステージ温度：３００゜Ｃ
［拡散バリア形成層２０Ａのエッチング条件］
使用ガス    ：Ｃｌ2／Ｏ2＝２０／４０sccm
ステージ温度：３００゜Ｃ
【００８３】
（実施の形態３）
実施の形態３は、本発明の第２の態様に係る不揮発性メモリ及びその製造方法に関する。
【００８４】
実施の形態１の［工程−１６０］において、ＣＭＰ法やエッチバック法によって絶縁層２５の上部を除去したとき、図１３の（Ａ）に模式的な一部断面図を示すように、絶縁層２５の上部の除去状態にばらつきが生じ、キャパシタ部の上方の絶縁層２５の厚さにばらつきが生じる場合がある。これは、絶縁層２５の膜厚の面内ばらつき、ＣＭＰ法の研磨における面内ばらつき、エッチバック法におけるエッチング量の面内ばらつき等に起因している。このような状態で、エッチング法に基づき絶縁層２５の平坦化処理を行って（即ち、絶縁層２５及びキャパシタ部保護膜２４を一括してエッチングして）、上部電極２３の頂面を絶縁層２５から露出させたとき、場合によっては、強誘電体層２２の側壁が露出してしまう場合がある（図１３の（Ｂ）参照）。このように、強誘電体層２２の側壁が露出してしまうと、後の工程で水素ガスを用いたプロセス（例えば、ＭＯＳ型トランジスタ素子のＳｉＯ2／Ｓｉ界面における界面トラップ密度を低減させるために、Ｎ2ガス／Ｈ2ガス（５体積％）から成るフォーミングガス中で４００〜４５０゜Ｃでのアニール処理を行うフォーミング工程）において、水素ガスが強誘電体層２２へと侵入し、強誘電体層２２の特性劣化をまねく虞がある。
【００８５】
実施の形態３においては、このような上部電極２３の頂面を絶縁層２５から露出させたとき、強誘電体層２２の側壁が露出してしまうことを確実に防止する。
【００８６】
実施の形態３の不揮発性メモリは、Ａｌ2Ｏ3から成るキャパシタ部保護膜２４上に、ＳｉＮから成るエッチング保護層３０が形成されている点を除き、実質的に、実施の形態１にて説明した不揮発性メモリと同じ構造を有しているので、詳細な説明は省略する。
【００８７】
以下、半導体基板等の模式的な一部断面図である図８、図９の（Ａ）、（Ｂ）、及び、図１０の（Ａ）、（Ｂ）を参照して、実施の形態３の不揮発性メモリの製造方法を説明する。
【００８８】
［工程−３００］
先ず、実施の形態１の［工程−１００］と同様にして、選択用トランジスタＴＲとして機能するＭＯＳ型トランジスタをシリコン半導体基板から成る半導体基板１０に形成する。次いで、実施の形態１の［工程−１１０］、［工程−１２０］と同様にして、下層層間絶縁層の形成、ビット線ＢＬ及び接続孔１８Ｂの形成、上層層間絶縁層の形成を行い、更に、コンタクトプラグ１８Ａの形成を行う。
【００８９】
［工程−３１０］
その後、実施の形態１の［工程−１３０］、［工程−１４０］と同様にして、コンタクトプラグ１８Ａの頂面上を含む層間絶縁層１６上に、拡散バリア形成層２０Ａ、下部電極形成層２１Ａ、強誘電体薄膜２２Ａ及び上部電極形成層２３Ａを、順次、形成した後、上部電極形成層２３Ａ、強誘電体薄膜２２Ａ及び下部電極形成層２１Ａ、更には、拡散バリア形成層２０Ａをパターニングして、下部電極２１、強誘電体層２２及び上部電極２３の積層構造から成るキャパシタ部、並びに、下部電極２１と層間絶縁層１６との間に形成された拡散バリア層２０を得る。
【００９０】
［工程−３２０］
その後、実施の形態１の［工程−１５０］と同様にして、ＥＣＲスパッタリング法により厚さ５０ｎｍのＡｌ2Ｏ3から成るキャパシタ部保護膜２４を全面に形成する。
【００９１】
［工程−３３０］
次いで、プラズマＣＶＤ法にて、厚さ５０ｎｍのＳｉＮから成るエッチング保護層３０をキャパシタ部保護膜２４上に形成する。この状態を、図８に示す。
【００９２】
［工程−３４０］
次いで、実施の形態１の［工程−１６０］と同様に、エッチング保護層３０上に、プラズマ−ＴＥＯＳ  ＣＶＤ法にてＳｉＯ2から成る絶縁層２５を形成する。次に、ＣＭＰ法やエッチバック法によって絶縁層２５の上部を除去する。この状態を図９の（Ａ）に示す。更に、エッチング法に基づき絶縁層２５の平坦化処理を行い、上部電極２３の頂面上方のエッチング保護層３０を露出させ（図９の（Ｂ）参照）、次いで、上部電極２３の頂面上方のエッチング保護層３０をエッチングによって除去し、上部電極２３の頂面上のキャパシタ部保護膜２４を露出させる（図１０の（Ａ）参照）。絶縁層２５及びエッチング保護層３０のエッチング条件を、以下の表１２に例示する。尚、絶縁層２５をエッチングする際の絶縁層２５のエッチング速度をＥＲ1_INS、絶縁層２５をエッチングする際のエッチング保護層３０のエッチング速度をＥＲ1_PROTとしたとき、ＥＲ1_PROT＜ＥＲ1_INSである。一方、エッチング保護層３０をエッチングする際のエッチング保護層３０のエッチング速度をＥＲ2_PROT、エッチング保護層３０をエッチングする際の絶縁層２５のエッチング速度をＥＲ2_INSとしたとき、ＥＲ2_INS≒ＥＲ2_PROTである。
【００９３】
［表１２］
［絶縁層２５のエッチング条件］
使用ガス：ＣＨＦ3＝１００sccm
パワー  ：１３０Ｗ
圧力    ：１．３Ｐａ（１０ｍＴｏｒｒ）
［エッチング保護層３０のエッチング条件］
使用ガス：ＣＨＦ3／Ｈｅ＝５０／５０sccm
【００９４】
［工程−３５０］
その後、上部電極２３の頂面上のキャパシタ部保護膜２４をエッチングによって除去し、以て、下部電極２１及び強誘電体層２２の側壁、並びに、少なくとも上部電極２３の側壁の下部をキャパシタ部保護膜２４で被覆した状態とし、且つ、上部電極２３の頂面を絶縁層２５から露出させる（図１０の（Ｂ）参照）。キャパシタ部保護膜２４のエッチング条件を、以下の表１３に例示する。尚、キャパシタ部保護膜２４をエッチングする際のキャパシタ部保護膜２４のエッチング速度をＥＲ3_PREV、エッチング保護層３０のエッチング速度をＥＲ3_PROT、絶縁層２５のエッチング速度をＥＲ3_INSとしたとき、ＥＲ3_PROT≒ＥＲ3_PREV、ＥＲ3_INS≒ＥＲ3_PREVである。
【００９５】
［表１３］
［キャパシタ部保護膜２４のエッチング条件］
使用ガス：Ｃｌ2／ＢＣｌ3＝２５／７５sccm
パワー  ：１００Ｗ
圧力    ：１．３Ｐａ（１０ｍＴｏｒｒ）
【００９６】
［工程−３６０］
その後、実施の形態１の［工程−１７０］と同様にして、絶縁層２５から露出した上部電極２３の頂面から絶縁層２５上に亙り配線２６を形成する。こうして、図７に示した不揮発性メモリを得ることができる。その後、全面にパッシベーション膜（図示せず）を形成して、不揮発性メモリを完成させる。
【００９７】
（実施の形態４）
実施の形態４は実施の形態３の変形である。実施の形態３においては、キャパシタ部の側壁を概ね垂直とした。一方、実施の形態４にあっては、実施の形態２と同様に、少なくとも上部電極２３の側壁にはテーパーが付されている。実施の形態４の不揮発性メモリの模式的な一部断面図は、エッチング保護層３０を図示していない点を除き、実質的に図５に示したと同様である。図５に示した不揮発性メモリにあっては、上部電極２３の側壁にテーパーが付されている。このようなキャパシタ部は、実施の形態１の［工程−１４０］と同様の工程における上部電極形成層２３Ａ、強誘電体薄膜２２Ａ、下部電極形成層２１Ａ、拡散バリア形成層２０Ａのエッチング条件を、例えば表１０に例示した条件に変更すればよい。尚、下部電極形成層２１Ａの厚さをｔL、上部電極形成層２３Ａの厚さをｔUとしたとき、一例として、ｔU＝２５０ｎｍ、ｔL＝１００ｎｍの関係にある。
【００９８】
あるいは又、エッチング保護層３０を図示していない点を除き、実質的に図６に示したと同様に、上部電極２３だけでなく、強誘電体層２２及び下部電極２１の側壁にもテーパーが付されている構成とすることもできる。このようなキャパシタ部は、実施の形態１の［工程−１４０］と同様の工程における上部電極形成層２３Ａ、強誘電体薄膜２２Ａ、下部電極形成層２１Ａ、拡散バリア形成層２０Ａのエッチング条件を、例えば表１１に例示した条件に変更すればよい。尚、下部電極形成層２１Ａの厚さをｔL、上部電極形成層２３Ａの厚さをｔUとしたとき、一例として、ｔU＝２５０ｎｍ、ｔL＝１００ｎｍの関係にある。
【００９９】
以上、本発明を、発明の実施の形態に基づき説明したが、本発明はこれらに限定されるものではない。発明の実施の形態にて説明した不揮発性メモリの構造、使用した材料、各種の形成条件等は例示であり、適宜変更することができる。
【０１００】
例えば、実施の形態１においては、拡散バリア層２０は、コンタクトプラグ１８Ａの頂面上から層間絶縁層１６上に亙って形成されている構造を説明したが、図１１に模式的な一部断面図を示すように、拡散バリア層１２０が、コンタクトプラグ１８Ａの頂面にのみ形成されている構造とすることもできる。そして、下部電極２１の側壁はキャパシタ部保護膜２４で被覆されている。これらの点を除き、図１１に示す不揮発性メモリは、実施の形態１にて説明した不揮発性メモリと同じ構造を有しているので、詳細な説明は省略する。
【０１０１】
図１１に示す不揮発性メモリは、以下の方法で製造することができる。即ち、実施の形態１の［工程−１２０］と同様の工程において、コンタクトプラグ１８Ａを形成した後、コンタクトプラグ１８ＡのＲＩＥ法に基づくエッチバックを行うことで、開口部１７内のコンタクトプラグ１８Ａの頂部を除去する。次いで、実施の形態１の［工程−１３０］と同様の工程において、コンタクトプラグ１８Ａの頂面上から層間絶縁層１６上に亙って、ＴｉＮから成る拡散バリア形成層２０Ａを形成した後、層間絶縁層１６上の拡散バリア形成層２０Ａを、例えばＣＭＰ法にて除去すればよい。
【０１０２】
あるいは又、図１２に模式的な一部断面図を示すように、拡散バリア層２２０がコンタクトプラグ１８Ａの頂面上から層間絶縁層１６上に亙って形成されており、拡散バリア層２２０は下部電極２１で覆われている構造とすることもできる。この場合、拡散バリア層２２０の平面形状と下部電極２１の平面形状とは異なり、下部電極２１の側壁はキャパシタ部保護膜２４で被覆されている。このような構造は、実施の形態１の［工程−１３０］と同様の工程において、コンタクトプラグ１８Ａの頂面上から層間絶縁層１６上に亙って、ＴｉＮから成る拡散バリア形成層２０Ａを形成した後、拡散バリア形成層２０Ａをパターニングし、次いで、下部電極形成層２１Ａの形成以降の工程を実行すればよい。
【０１０３】
尚、図１１や図１２に示した不揮発性メモリの構造を、実施の形態２〜実施の形態４にて説明した不揮発性メモリに適用することもできる。
【０１０４】
本発明における強誘電体層をＢａＴｉＯ3（チタン酸バリウム）や、ＳｒＴｉＯ3（チタン酸ストロンチウム）、（Ｂａ，Ｓｒ）ＴｉＯ3（チタン酸バリウムストロンチウム）等の高誘電体材料から成る高誘電体層と置き換えれば、ＤＲＡＭ及びその製造方法に適用することが可能である。また、本発明の強誘電体型不揮発性半導体メモリをＤＲＡＭに適用することもできる。この場合には、強誘電体層の分極を、分極反転の起きない付加電圧の範囲で利用する。即ち、外部電界による最大（飽和）分極Ｐmaxと外部電界が０の場合の残留分極Ｐrとの差（Ｐmax−Ｐr）が、電源電圧に対して一定の関係（ほぼ比例する関係）を有する特性を利用する。強誘電体層の分極状態は、常に飽和分極（Ｐmax）と残留分極（Ｐr）の間にあり、反転しない。データはリフレッシュによって保持される。
【０１０５】
【発明の効果】
本発明の第１の態様若しくは第２の態様に係るスタック型キャパシタ構造を有する強誘電体型不揮発性半導体メモリ及びその製造方法においては、上部電極形成層、強誘電体薄膜、下部電極形成層を同一のマスクを用いて同時にエッチングする。即ち、結晶化のために強誘電体薄膜を熱処理（焼成）する時点では、下部電極形成層をパターニングしていないので、熱処理（焼成）時、強誘電体薄膜からの酸素は下部電極形成層に阻まれて、コンタクトプラグまで到達することが無い。従って、強誘電体薄膜の熱処理（焼成）において、コンタクトプラグが酸化されることを確実に防ぐことができる。
【０１０６】
また、本発明の第１の態様若しくは第２の態様に係る強誘電体型不揮発性半導体メモリ及びその製造方法においては、配線は上部電極の頂面から絶縁層上を延在しているので、従来の技術のように、絶縁層に設けられた開口部内へ例えばＣＶＤ法によって導電物を埋め込む場合のような、導電物の埋め込み時の水素の侵入による強誘電体層の特性劣化を防ぐことができる。更には、配線と上部電極との接続において、従来の技術のように絶縁層に開口部を設ける必要が無いので、キャパシタ部の面積を縮小することができるし、絶縁層への開口部の形成、接続孔の形成といった工程を無くし、工程の簡素化を図ることができる。
【０１０７】
更には、本発明の第２の態様に係る強誘電体型不揮発性半導体メモリ及びその製造方法においては、層間絶縁層をＣＭＰ法やエッチバック法で平坦化した時点での層間絶縁層の膜厚ばらつきの影響を受けずに済む。エッチング保護層とキャパシタ部保護膜の膜厚ばらつきとエッチングのばらつきは受けるが、エッチング保護層とキャパシタ部保護膜は共に数十ｎｍと薄くできるが故に、ばらつきは小さく抑えられる。
【図面の簡単な説明】
【図１】図１は、発明の実施の形態１の強誘電体型不揮発性半導体メモリの模式的な一部断面図である。
【図２】図２の（Ａ）及び（Ｂ）は、発明の実施の形態１の強誘電体型不揮発性半導体メモリの製造方法を説明するための、半導体基板等の模式的な一部断面図である。
【図３】図３の（Ａ）及び（Ｂ）は、図２の（Ｂ）に引き続き、発明の実施の形態１の強誘電体型不揮発性半導体メモリの製造方法を説明するための、半導体基板等の模式的な一部断面図である。
【図４】図４は、図３の（Ｂ）に引き続き、発明の実施の形態１の強誘電体型不揮発性半導体メモリの製造方法を説明するための、半導体基板等の模式的な一部断面図である。
【図５】図５は、発明の実施の形態２の強誘電体型不揮発性半導体メモリの模式的な一部断面図である。
【図６】図６は、発明の実施の形態２の強誘電体型不揮発性半導体メモリの変形例の模式的な一部断面図である。
【図７】図７は、発明の実施の形態３の強誘電体型不揮発性半導体メモリの模式的な一部断面図である。
【図８】図８は、発明の実施の形態３の強誘電体型不揮発性半導体メモリの製造方法を説明するための、半導体基板等の模式的な一部断面図である。
【図９】図９の（Ａ）及び（Ｂ）は、図８に引き続き、発明の実施の形態３の強誘電体型不揮発性半導体メモリの製造方法を説明するための、半導体基板等の模式的な一部断面図である。
【図１０】図１０の（Ａ）及び（Ｂ）は、図９の（Ｂ）に引き続き、発明の実施の形態３の強誘電体型不揮発性半導体メモリの製造方法を説明するための、半導体基板等の模式的な一部断面図である。
【図１１】図１１は、発明の実施の形態１の強誘電体型不揮発性半導体メモリの変形例の模式的な一部断面図である。
【図１２】図１２は、発明の実施の形態１の強誘電体型不揮発性半導体メモリの別の変形例の模式的な一部断面図である。
【図１３】図１３の（Ａ）及び（Ｂ）は、発明の実施の形態１の強誘電体型不揮発性半導体メモリの製造方法において発生する可能性のある問題点を説明するための、半導体基板等の模式的な一部断面図である。
【図１４】図１４は、従来の強誘電体型不揮発性半導体メモリの模式的な一部断面図である。
【図１５】図１５の（Ａ）及び（Ｂ）は、それぞれ、強誘電体型不揮発性半導体メモリの等価回路図、及び、強誘電体のＰ−Ｅヒステリシスループを模式的に示す図である。
【符号の説明】
１０・・・シリコン半導体基板、１１・・・素子分離領域、１２・・・ゲート絶縁膜、１３・・・ゲート電極、１４・・・ゲートサイドウオール、１５Ａ，１５Ｂ・・・ソース／ドレイン領域、１６・・・層間絶縁層、１７・・・開口部、１８Ａ・・・コンタクトプラグ、１８Ｂ・・・接続孔、２０，１２０，２２０・・・拡散バリア層、２０Ａ・・・拡散バリア層形成層、２１・・・下部電極、２１Ａ・・・下部電極形成層、２２・・・強誘電体層、２２Ａ・・・強誘電体薄膜、２３・・・上部電極、２３Ａ・・・上部電極形成層、２４・・・キャパシタ部保護膜、２５・・・絶縁層、２６・・・配線（プレート線）、３０・・・エッチング保護層、ＢＬ・・・ビット線、ＰＬ・・・プレート線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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