(57)【要約】【課題】キャパシタを有する半導体装置に関し、キャパシタの膜剥がれを防止しリーク電流を低減することを目的とする。【解決手段】絶縁膜１１の上に形成された異なる材料の積層構造からなり且つ−２×１０９  〜５×１０９  ｄｙｎｅ／ｃｍ２の応力を有するキャパシタ下部電極１４ａと、キャパシタ下部電極１４ａの上に形成された誘電体膜１５ａと、誘電体膜１５ａの上に形成されたキャパシタ上部電極１６ａとを含む。【選択図】  図５
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【特許請求の範囲】
【請求項１】
半導体基板の上に形成された第１絶縁膜と、
前記第１絶縁膜の上に形成された異なる材料の積層構造からなり且つ−２×１０９  〜５×１０９  ｄｙｎｅ／ｃｍ２の応力を有するキャパシタ下部電極と、
前記キャパシタ下部電極の上に形成された誘電体膜と、
前記誘電体膜の上に形成されたキャパシタ上部電極と、
前記キャパシタ下部電極、前記誘電体膜及び前記キャパシタ上部電極からなるキャパシタを覆う第２絶縁膜とを有することを特徴とする半導体装置。
【請求項２】
前記キャパシタ下部電極の前記応力は、前記第１絶縁膜上に形成される金属酸化物膜又は金属窒化物膜を含めた値であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
半導体基板の上に絶縁膜を形成する工程と、
材料の異なる積層構造を有し且つ−２×１０９  〜５×１０９  ｄｙｎｅ／ｃｍ２の応力を有する第１の導電膜を前記絶縁膜の上に形成する工程と、
前記第１の導電膜の上に誘電体膜を形成する工程と、
前記誘電体膜の上に第２の導電膜を形成する工程と、
前記第２の導電膜をパターニングしてキャパシタ上部電極を形成する工程と、前記誘電体膜をパターニングして前記キャパシタ上部電極の下にキャパシタ誘電体膜を形成する工程と、
前記第１の導電膜をパターニングすることにより前記下部電極の下にキャパシタ下部電極を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項４】
前記第１の導電膜はプラチナ膜を有し、該プラチナ膜を−３．３×１０９  ｄｙｎｅ／ｃｍ２以上で２×１０９  ｄｙｎｅ／ｃｍ２より低い応力で形成する工程を有することを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記第１の導電膜は前記積層構造中にイリジウム膜を有し、該イリジウム膜を１．１×１０９  〜１２．３×１０９  ｄｙｎｅ／ｃｍ２の応力で形成する工程を有することを特徴とする請求項３又は請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、より詳しくは、キャパシタを有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
電源を切っても情報を記憶することができる不揮発性メモリとして、フラッシュメモリや強誘電体メモリ（ＦｅＲＡＭ）が知られている。
【０００３】
フラッシュメモリは、絶縁ゲート型電界効果トランジスタ（ＩＧＦＥＴ）のゲート絶縁膜中に埋め込んだフローティングゲートを有し、記憶情報となる電荷をフローティングゲートに蓄積することによって情報を記憶する。情報の書込、消去にはゲート絶縁膜にトンネル電流を流す必要があり、比較的高い電圧を必要とする。
【０００４】
ＦｅＲＡＭは、強誘電体のヒステリシス特性を利用して情報を記憶する強誘電体キャパシタを有している。強誘電体キャパシタにおいて上部電極と下部電極の間に形成される強誘電体膜は、上部電極及び下部電極の間に印加する電圧値に応じて分極を生じ、印加電圧を取り去っても分極を保持する自発分極を有する。印加電圧の極性を反転すれば、自発分極の極性も反転する。この自発分極の極性、大きさを検出すれば情報を読み出すことができる。
【０００５】
ＦｅＲＡＭは、フラッシュメモリに比べて低電圧で動作し、省電力で高速の書込ができるという利点がある。
【０００６】
ＦｅＲＡＭの強誘電体キャパシタはＰＺＴ系材料、ビスマス層状構造化合物等の強誘電体膜を有している。強誘電体膜は、下部電極膜上にスパッタ法、ＭＯＣＶＤ法、ゾルゲル法等によってアモルファス相に成膜された後に、熱処理によってペロブスカイト構造に結晶化される。
【０００７】
強誘電体膜の結晶化のための熱処理の際には下部電極膜にも熱が加わるので、下部電極膜は熱膨張によりストレスが変化する。例えば、下部電極膜として低温で形成したプラチナ膜は圧縮応力（ｃｏｍｐｒｅｓｓｉｖｅ  ｓｔｒｅｓｓ）を有するが、その上に形成された強誘電体膜を結晶化するための熱処理によって引張応力（ｔｅｎｓｉｌｅ  ｓｔｒｅｓｓ）に変化し、その変化量が大きい場合には下部電極膜が下地膜から剥がれ易くなる。
【０００８】
これに対して、下部電極膜を成膜時に引張応力とすることが下記の特許文献１に記載されている。特許文献１には、絶縁膜の上に金属酸化物よりなる密着層を形成し、その密着層の上に下部電極膜としてプラチナ膜を基板温度２００〜６００℃でスパッタリングすることにより、プラチナ膜を２×１０９  ｄｙｎｅ／ｃｍ２以上の引張応力にすることが記載されている。
【０００９】
また、下部電極膜としてプラチナ膜をＴｉＯ  ｘ  接着層上に３００〜８００℃で形成して強誘電体キャパシタスタックの全体の応力を減らし、かつその熱安定性を高めることが、下記の特許文献２に記載されている。
【００１０】
さらに、応力の制御ではないが、下部電極膜としてイリジウム膜を４５０〜６００℃の比較的高い温度で形成することにより、下部電極膜の上に形成される強誘電体膜の配向性をランダムにして強誘電体キャパシタの分極反転電荷量を大きくすることが、下記の特許文献３に記載されている。
【００１１】
【特許文献１】
特開平９−２４６０８２号公報（段落番号００１４）
【特許文献２】
特開２００１−３１３３７６号公報（段落番号０００５）
【特許文献３】
特開２００２−５７２９８号公報（段落番号００３７）
【００１２】
【発明が解決しようとする課題】
しかしながら、下部電極を構成するプラチナ又はイリジウムの単層膜の成長温度を制御するだけでは、下部電極上の強誘電体膜を結晶化のために熱処理する際に、下部電極が剥がれやすくなる。例えば、低温で形成したプラチナ膜のストレスは圧縮応力であり、その下のＴｉＯ  ｘ  層は殆ど引張応力なので、プラチナ膜とＴｉＯ  ｘ  層とは応力方向が逆であり、密着性が悪くなり、下部電極の膜剥がれが生じやすくなる。また、プラチナ膜を高い基板温度で形成すると、キャパシタのリーク電流が大きくなり易い。さらに、プラチナ膜を高温で形成するとプラチナ膜と引出用配線との接続に不良が発生しやすくなる。
【００１３】
従って、多層構造の下部電極を形成しようとする場合には、主の導体膜であるプラチナ又はイリジウムの単層膜の温度を制御するだけでは不十分であって、温度以外の条件を考慮する必要があり、新たな観点から多層構造の下部電極膜を最適化する必要がある。
【００１４】
本発明の目的は、絶縁膜上に形成されるキャパシタの膜剥がれを防止しリーク電流を従来より低減することができる半導体装置及びその製造方法を提供することにある。
【００１５】
【課題を解決するための手段】
本発明の一観点によれば、半導体基板の上に形成された第１絶縁膜と、前記第１絶縁膜の上に形成された異なる材料の積層構造からなり且つ−２×１０９  〜５×１０９  ｄｙｎｅ／ｃｍ２の応力を有するキャパシタ下部電極と、前記キャパシタ下部電極上に形成された誘電体膜と、前記誘電体膜上に形成されたキャパシタ上部電極と、前記キャパシタ下部電極、前記誘電体膜及び前記キャパシタ上部電極からなるキャパシタを覆う第２絶縁膜とを有する半導体装置が提供される。
【００１６】
また、別の観点によれば、半導体基板の上に第１絶縁膜を形成する工程と、材料の異なる積層構造を有し且つ−２×１０９  〜５×１０９  ｄｙｎｅ／ｃｍ２の応力を有する第１の導電膜を前記第１絶縁膜上に形成する工程と、前記第１の導電膜の上に誘電体膜を形成する工程と、前記誘電体膜の上に第２の導電膜を形成する工程と、前記第２の導電膜をパターニングしてキャパシタ上部電極を形成する工程と、前記誘電体膜をパターニングして前記キャパシタ上部電極の下にキャパシタ誘電体膜を形成する工程と、前記第１の導電膜をパターニングすることにより前記下部電極の下にキャパシタ下部電極を形成する工程とを有する半導体装置の製造方法が提供される。
【００１７】
本発明によれば、２層以上の積層構造からなる下部電極を形成する場合に、下部電極を全体で−２×１０９  〜５×１０９  ｄｙｎｅ／ｃｍ２の応力となるように制御している。
【００１８】
そのような応力で形成される下部電極によれば、下部電極、誘電体膜及び上部電極から構成されるキャパシタの膜剥がれが生じにくくなるし、キャパシタのリーク電流密度が低減することが実験によって明らかになった。
【００１９】
そのような応力の第１導電膜を形成するためには、積層構造を構成するプラチナ膜を−３．３×１０９  ｄｙｎｅ／ｃｍ２以上で２×１０９  ｄｙｎｅ／ｃｍ２より低い応力で形成することが好ましい。また、積層構造を構成するイリジウム膜を１．１×１０９  〜１２．３×１０９  ｄｙｎｅ／ｃｍ２の応力で形成することが好ましい。
【００２０】
【発明の実施の形態】
以下に、本発明の実施形態を図面に基づいて説明する。
（第１の実施の形態）
図１〜図５は、本発明の第１実施形態に係る半導体記憶装置の形成工程を示す第１の断面図である。図６、図７は、本発明の第１実施形態に係る半導体記憶装置の形成工程を示す第２の断面図である。
【００２１】
まず、図１（ａ）  に示す断面構造を形成するまでの工程を説明する。
【００２２】
図１（ａ）  において、シリコン（半導体）基板１の表面には、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法によって素子分離絶縁膜２が形成される。なお、素子分離絶縁膜２として、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｔｃｈ  Ｉｓｏｌａｔｉｏｎ）  構造を採用してもよい。なお、シリコン基板１は、本実施形態及び以下の実施形態では６インチウェハを用いている。
【００２３】
続いて、シリコン基板１のメモリセル領域のうち素子分離絶縁膜２に囲まれた所定の活性領域（トランジスタ形成領域）にｐ型不純物を導入することにより、活性領域に複数のｐウェル３ａを形成する。
【００２４】
その後、シリコン基板１の表面を熱酸化して、ｐウェル３ａの上でゲート絶縁膜４として使用されるシリコン酸化膜を形成する。
【００２５】
次に、素子分離絶縁膜２及びゲート絶縁膜４の上に非晶質シリコン膜とタングステンシリサイド膜を順に形成する。そして、非晶質シリコン膜及びタングステンシリサイド膜をフォトリソグラフィ法により所定の形状にパターニングしてｐウェル３ａの上方にゲート電極５ａ，５ｂを形成する。なお、ゲート電極５ａ，５ｂを構成するアモルファスシリコン膜の代わりにポリシリコン膜を形成してもよい。
【００２６】
ｐウェル３ａの上方には２つのゲート電極５ａ，５ｂがほぼ平行に間隔をおいて形成され、これらのゲート電極５ａ，５ｂは素子分離絶縁膜２の上に延在してワード線ＷＬとなる。
【００２７】
次に、メモリセル領域のｐウェル３ａのうち、ゲート電極５ａ，５ｂの両側にｎ型不純物をイオン注入して、ｎチャネルＭＯＳトランジスタＴ１  ，Ｔ２  のソース／ドレインとなる第１〜第３のｎ型不純物拡散領域７ａ，７ｂ，７ｃを形成する。
【００２８】
その後に、シリコン基板１、素子分離絶縁膜２及びゲート電極５ａ，５ｂの上に絶縁膜を形成する。そして、絶縁膜をエッチバックすることにより、ゲート電極５ａ，５ｂの両側部分に側壁絶縁膜６として残す。その絶縁膜として、例えばＣＶＤ法により形成される酸化シリコン（ＳｉＯ２）を使用する。
【００２９】
さらに、ｐウェル３ａ上のゲート電極５ａ，５ｂ及び側壁絶縁膜６をマスクにして、ｎ型不純物拡散領域７ａ〜７ｃにｎ型不純物をイオン注入することによりｎ型不純物拡散領域７ａ〜７ｃをＬＤＤ構造にする。
【００３０】
これにより、第１及び第２のｎ型不純物拡散領域７ａ，７ｂとゲート電極５ａを有する第１のｎＭＯＳトランジスタＴ１  の形成と、第２及び第３のｎ型不純物拡散領域７ｂ，７ｃとゲート電極５ｂを有する第２のｎＭＯＳトランジスタＴ２  の形成が終了する。
【００３１】
この後に、ｎＭＯＳトランジスタＴ１  ，Ｔ２  を覆う絶縁性のカバー膜１０をシリコン基板１の上にプラズマＣＶＤ法により形成する。カバー膜１０として例えば酸窒化シリコン（ＳｉＯＮ）膜を約２００ｎｍの厚さに形成する。
【００３２】
次に、ＴＥＯＳガスを用いるプラズマＣＶＤ法により、酸化シリコン（ＳｉＯ２）膜を約１．０μｍの厚さに成長し、この酸化シリコン膜を第１層間絶縁膜１１として使用する。
【００３３】
続いて、第１層間絶縁膜１１の緻密化処理として、常圧の窒素雰囲気中で第１層間絶縁膜１１を７００℃の温度で３０分間熱処理する。その後に、第１層間絶縁膜１１の上面を化学機械研磨（ＣＭＰ；Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ  ）法により研磨して平坦化する。ここで、カバー膜１０はＣＭＰのストッパ膜として機能するので、カバー膜１０の一部が例えば素子分離絶縁膜２上のワード線ＷＬの上方で露出する。
【００３４】
次に、第１層間絶縁膜１１をフォトリソグラフィ法によりパターニングすることにより、第１〜第３のｎ型不純物拡散領域７ａ〜７ｃのそれぞれの上に第１〜第３のコンタクトホール１１ａ〜１１ｃを形成する。
【００３５】
その後、第１層間絶縁膜１１の上面と第１〜第３のコンタクトホール１１ａ〜１１ｃの内面にグルー膜として厚さ２０ｎｍのチタン（Ｔｉ）膜と厚さ５０ｎｍのＴｉＮ  （窒化チタン）膜をスパッタ法により順に形成する。さらに、第１〜第３のコンタクトホール１１ａ〜１１ｃを完全に埋め込む厚さのタングステン（Ｗ）膜をＣＶＤ法によりグルー膜上に成長する。
【００３６】
続いて、タングステン膜及びグルー膜をＣＭＰ法により研磨して第１層間絶縁膜１１の上面上から除去する。これにより、第１〜第３のホール１１ａ〜１１ｃ内に残されたタングステン膜及びグルー膜を、それぞれ第１〜第３の導電性プラグ１２ａ〜１２ｃとする。
【００３７】
ｐウェル３ａの上方において、２つのゲート電極５ａ，５ｂに挟まれる第２のｎ型不純物拡散領域７ｂ上の第２の導電性プラグ１２ｂは後述するビット線に電気的に接続され、さらに、その両側方の第１、第３の導電性プラグ１２ａ，１２ｃは後述するキャパシタの上部電極に電気的に接続される。
【００３８】
次に、第１層間絶縁膜１１上と導電性プラグ１２ａ〜１２ｃ上に、下地絶縁膜１３として、厚さ１００ｎｍ程度のＳｉＯＮ膜と厚さ１３０ｎｍ程度のＳｉＯ２膜をＣＶＤ法により順に形成する。ＳｉＯＮ膜は導電性プラグ１２ａ〜１２ｃの酸化を防止するために形成され、また、ＳｉＯ２膜は後述するキャパシタの下部電極の結晶性の劣化を抑制するために形成される。なお、下地絶縁膜１３を構成するＳｉＯ２膜はソースガスとしてＴＥＯＳを用いて形成される。
【００３９】
続いて、窒素雰囲気中で６５０℃、３０分間の条件で下地絶縁膜１３及び第１層間絶縁膜１１の脱ガスを行う。
【００４０】
次に、図１（ｂ）  に示すように、第１層間絶縁膜１１上に第１の導電膜１４としてチタン（Ｔｉ）膜１４ｘとプラチナ（Ｐｔ）膜１４ｙを順に形成する。Ｔｉ膜１４ｘとＰｔ膜１４ｙは、大気に曝されないで２つのチャンバーで連続してＤＣスパッタ法により形成される。Ｔｉ膜１４ｘは、例えば成膜温度２０℃、厚さ約２０ｎｍで形成される。また、Ｐｔ膜１４ｙは、例えば成膜温度１５０〜２５０℃、厚さ１７５ｎｍで形成される。そのような成膜条件によれば、Ｐｔ膜１４ｙの単独の応力は−３．２４×１０９  〜１．５５×１０９  ｄｙｎｅ／ｃｍ２であり、第１の導電膜１４の全体としての応力は−３．１９×１０９  〜１．２６×１０９  ｄｙｎｅ／ｃｍ２となる。
【００４１】
なお、応力の値のマイナス（−）は圧縮応力であり、応力の値のプラスは引張応力である。
【００４２】
その後に、図２（ａ）  に示すように、強誘電体膜１５として厚さ１００〜３００ｎｍのＰＬＺＴ（（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ３）膜をＲＦスパッタ法により第１の導電膜１４上に形成する。この場合のＰＬＺＴ膜は圧縮方向のストレスを持つ。
【００４３】
強誘電体層１５の形成方法は、スパッタ法の他に、ＭＯＤ法、ＭＯＣＶＤ法、ゾル・ゲル法などがある。また、強誘電体層１５の材料としては、ＰＬＺＴ以外に、ＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３  ）、或いはＰＺＴにＣａなどをドープした材料のような他のＰＺＴ系材料や、ＳｒＢｉ２Ｔａ２Ｏ９（ＳＢＴ、Ｙ１）、ＳｒＢｉ２（Ｔａ，Ｎｂ）２Ｏ９  （ＳＢＴＮ、ＹＺ）等のＢｉ層状構造化合物、（Ｓｒ，Ｔｉ）Ｏ３  、（Ｂａ，Ｓｒ）ＴｉＯ３  、その他の金属酸化物強誘電体を採用してもよい。
【００４４】
続いて、強誘電体膜１５を構成するＰＬＺＴ膜の結晶化処理として、アルゴン（Ａｒ）と酸素（Ｏ２）を含む雰囲気中で温度６００℃以上、例えば６５０〜８５０℃で３０〜１２０秒間の条件で高速加熱処理（ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ））を行う。この結晶化の際に、第１の導電膜１４を構成するＰｔ膜１４ｂが緻密化され、第１の導電膜１４とＰＬＺＴ強誘電体膜１４の間の境界面とその近傍におけるプラチナ原子と酸素原子の相互拡散が抑制される。また、そのＲＴＡ処理により、第１の導電膜１４及び強誘電体１５は、応力が全て引張応力に変化し、ウェハであるシリコン基板１の反り量の変化が少ないことが望ましい。
【００４５】
さらに、図２（ｂ）  に示すように、強誘電体膜１５の上に第２の導電膜１６として酸化イリジウム（ＩｒＯ２）膜をスパッタ法により１００〜３００ｎｍ、例えば２００ｎｍの厚さに形成する。なお、第２の導電膜１６として、プラチナ、酸化ルテニウムストロンチウム等を用いてもよい。
【００４６】
この状態におけるキャパシタ形成領域及びその周辺において図２（ｂ）  のＩ−Ｉ線から見た断面断面は図６（ａ）  のようになる。なお、図６、図７は、同じ部分の断面図を示している。
【００４７】
次に、図２（ｃ）  に示す構造を形成するまでの工程を説明する。
【００４８】
まず、第２の導電膜１６をパターニングすることにより、メモリセル領域の素子分離絶縁膜２上方においてキャパシタ用の上部電極１６ａを間隔をおいて複数成形する。上部電極１６ａは、ＭＯＳトランジスタＴ１  Ｔ２  のそれぞれの側方においてワード線ＷＬの延在方向に間隔をおいて複数形成される。この後に、エッチングによりダメージを受けた強誘電体膜１５の膜質を回復させるために、酸素雰囲気中で勤番温度６５０℃、６０分間の条件でアニールを行う。
【００４９】
続いて、強誘電体膜１５をパターニングすることにより、複数の上部電極１６ａの下でワード線ＷＬ延在方向に沿ったストライプ形状のキャパシタ用の誘電体膜１５ａを形成する。
【００５０】
その後に、上部電極１６ａ、誘電体膜１５ａ及び第１の導電膜１４の上に第１のキャパシタ保護絶縁膜１７としてアルミナ（Ａｌ２Ｏ３）  膜をスパッタにより約５０ｎｍの厚さに形成する。アルミナの代わりにＰＺＴなどを用いてもよい。
【００５１】
続いて、スパッタにより受けたダメージから誘電体膜１５ａの膜質を回復させるために、例えば酸素雰囲気中で基板温度７００℃、１分の条件で誘電体膜１５ａをアニールする。
【００５２】
次に、図３（ａ）  、図６（ｂ）  に示すように、レジストパターン（不図示）を用いて第１の導電膜１４をエッチングすることにより、誘電体膜１５ａの下でストライプ状に延在するキャパシタ用の下部電極１４ａを形成する。これにより、メモリセル領域では、下部電極１４ａ、誘電体膜１５ａ及び上部電極１６ａを有するキャパシタＱが形成される。キャパシタＱは上部電極１６ａを１単位として複数個形成される。
【００５３】
キャパシタ保護絶縁膜１７は、下部電極１４ａと同じ平面形状にパターニングされる。
【００５４】
その後、図３（ｂ）  、図６（ｃ）  に示すように、キャパシタＱ、キャパシタ保護絶縁膜１７及び下地絶縁膜１３の上に、ＴＥＯＳを含むソースガスを用いてＣＶＤ法により酸化シリコン膜を約１μｍの厚さに形成し、この膜を第２層間絶縁膜１８とする。第２層間絶縁膜１８は圧縮応力を有する。
【００５５】
続いて、第２層間層間絶縁膜１８の上面をＣＭＰ法により平坦化し、ＣＭＰ後の第２層間絶縁膜１８の残り膜厚は、キャパシタＱの上で約３００ｎｍ程度とする。
【００５６】
その後に、図４（ａ）  に示すように、レジストパターン（不図示）を用いて、第２層間絶縁膜１８及び下地絶縁膜１３をエッチングして第１〜第３の導電性プラグ１２ａ〜１２ｃの上にそれぞれ第４〜第６のコンタクトホール１８ａ〜１８ｃを形成する。
【００５７】
次に、図４（ｂ）  に示すように、第４〜第６のコンタクトホール１８ａ〜１８ｃ内と第２層間絶縁膜１８上に約５０ｎｍのＴｉＮ  膜を形成し、さらに第４〜第６のコンタクトホール１８ａ〜１８ｃ内を完全に埋め込む厚さのＷ膜をＴｉＮ  膜の上に形成した後に、第２層間絶縁膜１８上からＷ膜とＴｉＮ  膜をＣＭＰ法により除去する。これにより第４〜第６のコンタクトホール１８ａ〜１８ｃの中に残されたＷ膜とＴｉＮ  膜を第４〜第６の導電性プラグ１９ａ〜１９ｃとする。
【００５８】
その後に、図５（ａ）  、図７（ａ）  に示すように、第４〜第６の導電性プラグ１９ａ〜１９ｃ上と第２層間絶縁膜１８の上に、酸化防止膜２０としてＳｉＯＮ膜をＣＶＤ法により形成し、続いて、レジストパターン（不図示）を使用して、酸化防止膜２０、第２層間絶縁膜１８及びキャパシタ保護絶縁膜１７の一部をエッチングすることにより各キャパシタＱの上部電極１６ａの上に上部電極用のコンタクトホール１８ｄ，１８ｅを形成する。これと同時に、図７（ａ）  に示すように、下部電極１４ａのうちキャパシタＱが形成されていない端部のコンタクト領域の上に下部電極用コンタクトホール１８ｆを形成する。
【００５９】
続いて、上部電極用のコンタクトホール１８ｄ，１８ｅを通してキャパシタＱを酸素雰囲気中でアニールし、これにより、エッチングにより受けたダメージからキャパシタ特性を回復させる。アニール条件として、例えば基板温度５５０℃、時間６０分間とする。そのようなアニールの後に、酸化防止膜２０をエッチバックして除去する。
【００６０】
次に、図５（ｂ）  、図７（ｂ）  に示す構造を形成するまでの工程を説明する。
【００６１】
まず、第４〜第６の導電性プラグ１９ａ〜１９ｃ上と第２層間絶縁膜１８上とコンタクトホール１８ｄ〜１８ｆ内に、厚さ２０〜５０ｎｍのＴｉＮ  膜と厚さ約４００ｎｍのＡｌ−Ｃｕ  膜を順に形成する。
【００６２】
そして、ＴｉＮ  膜とＡｌ−Ｃｕ  膜をパターニングすることにより、メモリセル領域のｐウェル領域３ａの上方において第４の導電性プラグ１９ａ上から一方のキャパシタＱ上のコンタクトホール１８ｄ内に至る第１の配線２１ａと、第６の導電性プラグ１９ｃ上から他方のキャパシタＱ上のコンタクトホール１８ｅ内に至る第２の配線２１ｃと、第５の導電性プラグ１９ｂ上に島状の導電性パッド２１ｂとを形成する。さらに、下部電極１４ａのコンタクト領域上のコンタクトホール１８ｆ内から外部に引き出される第３の配線２１ｄを形成する。
【００６３】
この後に、図示しないが、第１〜第３の配線２１ａ，２１ｃ，２１ｄ、導電性パッド２１ｂ及び第２層間絶縁膜１８の上に第３層間絶縁膜を形成し、さらに導電性パッド２１ｂに接続される導電性プラグを第３層間絶縁膜内に形成し、導電性パッド２１ｂに電気的に接続されるビット線を第３層間絶縁膜上に形成するなどの工程が行われるが、その詳細は省略する。
【００６４】
上記した実施形態において、下部電極１４ａとなる第１の導電膜１４を構成するＴｉ膜１４ｘとＰｔ膜１４ｙのリーク電流、配向性、スイッチング電荷量等について実験したところ、以下のような結果が得られた。
【００６５】
まず、上記したように、基板温度２０℃で形成された厚さ２０ｎｍのＴｉ膜１４ｘの上に、厚さ１７５ｎｍのＰｔ膜１４ｙを２０℃，５０℃、１００℃、１５０℃、２００℃、２５０℃と成長温度を変えて成長した試料を複数作製し、それらの試料の各々のＰｔ膜１４ｙについて（２２２）面配向積分強度と成膜温度との依存関係を調べたところ、図８のような結果が得られた。なお、図においてＢＥＬは下部電極（ｂｏｔｔｏｍ  ｅｌｅｃｔｒｏｄｅ）の略称であり、以下の実施形態でも同様である。
また、配向積分強度は、本実施形態と以下の実施形態ではＸ線回折分析法で測定する。
【００６６】
図８によれば、Ｔｉ膜１４ｘ上でのＰｔ膜１４ｙの（２２２）配向積分強度は、成膜温度の上昇に従って単調に増加することがわかる。
【００６７】
また、図９の表に示すように、室温（例えば２０℃）以上で２００℃以下で成膜したＰｔ膜１４ｙ、Ｔｉ膜１４ｘは双方とも圧縮応力であるが、２５０℃以上で成膜したＰｔ膜１４ｙは引張応力になり、かつ、Ｔｉ膜１４ｘとＰｔ膜１４ｙの積層構造からなる第１の導電膜１４全体の応力は引張応力になり、さらに高いＰｔ成膜温度によれば第１の導電膜１４全体の引張応力の強度も強くなる。
【００６８】
また、ウェハ（シリコン基板１）上に複数形成されたキャパシタＱのスイッチング電荷量ＱｓｗとＰｔ膜１４ｙの成膜温度の関係を調べたところ、図１０に示すような結果が得られた。図１０は、各キャパシタＱの下部電極１４ａと上部電極１６ａの間に３Ｖの電圧を印加し、そして、Ｐｔ成膜温度の異なる複数のシリコン基板１上のそれぞれについて７１ポイントにあるキャパシタＱについてＱｓｗを調べ、それらの平均値と最大値と最小値を調べた結果である。
【００６９】
図１０と図８によれば、下部電極１４ａを構成する第１の導電膜１４のうちＰｔ膜１４ｙの（２２２）配向積分強度はＰｔ膜１４ｙの成膜温度に依存されるが、キャパシタＱのＱｓｗはＰｔ膜１４ｙの成長温度に依存性があまり見られなく、面内のＱｓｗは２８．９〜３１．６μＣ／ｃｍ２  である。
【００７０】
さらに、それら７１ポイントのキャパシタＱの各々について、リーク電流密度とＰｔ膜１４ｙの成長温度との関係を調べたところ、図１１（ａ）  、（ｂ）  に示すような結果が得られた。なお、図１１（ａ）  は、キャパシタＱに印加する電圧を６Ｖにした場合であり、図１１（ｂ）  はその印加電圧を反転して−６Ｖにした場合を示している。
【００７１】
図１１によれば、Ｐｔ膜１４ｙの成膜温度が低い場合には、リーク電流密度が高くなる。これは、低温で成膜したＰｔ膜１４ｙの緻密性が低く、Ｐｔ膜１４ｙの上や下の膜とのＰｂ、Ｐｔ、Ｔｉの相互拡散があるからと考えられる。Ｐｔ膜１４ｙの成長温度を１５０℃以上にすると緻密性が高くなってリーク電流密度も抑えられる。
【００７２】
以上の実験結果によれば、下部電極１４ａを構成する複数層構造の第１の導電膜１４のうちＰｔ膜１４ｙの成長の際の基板温度を１５０〜２５０℃にすることによって、第１の導電膜１４全体の応力を最も小さくし、Ｐｔ膜１４ｙの（２２２）配向強度を高く、さらにキャパシタＱのリーク電流密度を小さくすることができた。また、そのような成膜温度によれば、図９の表に示すように、Ｐｔ膜１４ｙの単独の応力は−３．２４×１０９  〜１．５５×１０９  ｄｙｎｅ／ｃｍ２であり、第１の導電膜１４の全体としての応力は−３．１９×１０９  〜１．２６×１０９  ｄｙｎｅ／ｃｍ２となる。
【００７３】
ところで、上記したＰｔ膜１４ｙを３５０℃以上の温度で成膜すると、図７（ｂ）  に示した下部電極１４ａと配線２１ｄの接続部分で、配線２１ｄを構成するアルミニウム膜と下部電極１４ａを構成するＰｔ膜１４ｙとが図１２（ａ）  に示すように共晶反応して共晶物２９を生じさせやすい。そのような共晶反応による共晶物２９は、配線２１ｄと下部電極１４ａとの接続不良を生じさせる。これに対して、Ｐｔ膜１４ｙを３５０℃より低い温度で成膜すると、図１２（ｂ）  に示すように、下部電極１４ａと配線２１ｄの接続は良好になるので、Ｐｔ膜１４ｙは少なくとも３５０℃よりも低い温度で形成する必要があり、この場合のＴｉ膜１４ｘとＰｔ膜１４ｙの積層構造のストレスは５×１０９  ｄｙｎｅ／ｃｍ２以下である。
【００７４】
なお、上記した第１の導電膜１４のうち第１層間絶縁膜１１上に形成されるＴｉ膜１４ｘの代わりに、少なくともＴｉを含む合金、例えばＰｔＴｉ、ＩｒＴｉ又はＲｕＴｉの膜を形成してもよいし、または、Ｉｒを用いてもよいし、または、少なくともＩｒを含む合金、例えばＰｔＩｒ、ＩｒＴｉ又はＲｕＩｒを用いてもよい。それらの膜は、第１の導電膜１４と第１層間絶縁膜１１との密着層や、第１の導電膜１４のバリア層として機能する。
【００７５】
さらに、第１の導電膜１４のＰｔ膜１４ｙの代わりに、その他の貴金属又は貴金属酸化物や、貴金属の２以上の合金又は貴金属酸化物の２以上の合金を用いてもよい。貴金属としては例えばＰｔの他にＩｒ、Ｒｕ、Ｐｄがあり、貴金属酸化物としては、ＰｔＯ  ｘ  、ＩｒＯ  ｘ  、ＲｕＯ  ｘ  、ＰｄＯ  ｘ  がある。また、第１の導電膜１４を構成する膜としては、そのような貴金属、貴金属酸化物、貴金属合金、貴金属酸化物合金を２以上含む積層構造であってもよい。
（第２の実施の形態）
第１の実施の形態では、下部電極１４ａを構成するＴｉ膜１４ｘを形成した後に連続してＴｉ膜１４ｘの上にＰｔ膜１４ｙを形成したが、本実施形態では、Ｔｉ膜１４ｘを酸化した後にＰｔ膜１４ｙを形成する構造について説明する。
【００７６】
図１３〜図１５は、本発明の第２実施形態に係る半導体装置の製造工程を示す断面図である。なお、図１３〜図１５において、図１〜図５と同じ符号は同じ要素を示している。
【００７７】
まず、図１３（ａ）  に示す構造を形成するまでの工程を説明する。
【００７８】
図１３（ａ）  において、第１実施形態に示したと同様な工程により、シリコン基板１にＭＯＳトランジスタＴ１  ，Ｔ２  を形成し、ＭＯＳトランジスタＴ１  ，Ｔ２  を覆うカバー膜１０、第１層間絶縁膜１１を順に形成し、さらに第１層間絶縁膜１１をＣＭＰ法により平坦化する。さらに、第１層間絶縁膜１１上に、第１実施形態と同様に、下地絶縁膜１３を形成する。第１層間絶縁膜１１の上にＴｉ膜１４ｘを室温（約２０℃）で２０ｎｍの厚さにＤＣスパッタにより形成する。
【００７９】
この後に、図１３（ｂ）  に示すように、酸素とアルゴンを含む雰囲気中で、Ｔｉ膜１４ｘを基板温度７００℃のＲＴＡにより酸化することにより、ＴｉＯ  ｘ  膜１４ｚ形成する。
【００８０】
続いて、図１４（ａ）  に示すように、ＴｉＯ  ｘ  膜１４ｚの上に厚さ１５０ｎｍのＰｔ膜１４ｙをＤＣスパッタ法により２００〜３００℃の成膜温度で形成する。
【００８１】
次に、図１４（ｂ）  に示す構造を形成するまでの工程を説明する。
【００８２】
まず、第１実施形態に示したと同じ条件によって、Ｐｔ膜１４ｙ上に強誘電体膜１５、例えばＰＬＺＴ膜を形成し、強誘電体膜１５をＡｒとＯ２を有する雰囲気中で６００℃の加熱処理をＲＴＡ法で施す。なお、強誘電体膜１５を結晶化することにより、Ｐｔ膜１４ｙが緻密化して、Ｐｔ膜１４ｙとＰＬＺＴ強誘電体膜１５との間の境界面近傍におけるＰｔとＯ  の相互拡散が抑制される。その熱処理により、ＴｉＯ  ｘ  膜１４ｚ、Ｐｔ膜１４ｙ及び強誘電体膜１５はストレスが全部引張応力に変化し、この時のウェハの反り量の変化が少ないことが望ましい。
【００８３】
続いて、強誘電体膜１５上に第２の導電膜１６（例えば酸化イリジウム膜）を形成した後に、第１実施形態と同じ条件の酸素含有雰囲気でアニールする。
【００８４】
次に、図１５（ａ）  に示すように、第１実施形態に示した工程によって、第２導電膜１６をパターニングして上部電極１６ａを形成し、強誘電体膜１５をパターニングして誘電体膜１５ａを形成した後に、キャパシタ保護絶縁膜１７を形成し、さらに、キャパシタ保護膜１７、Ｐｔ膜１４ｙ及びＴｉＯ  ｘ  膜１４ｚをパターニングして下部電極１４ｂを形成する。なお、下部電極１４ｂは、Ｐｔ膜１４ｙ及びＴｉＯ  ｘ  膜１４ｚから構成される。
【００８５】
これにより、上部電極１６ａ、誘電体膜１５ａ及び下部電極１４ｂよりなるキャパシタＱが形成される。
【００８６】
この後に、図１５（ｂ）  に示すように、第１実施形態と同じ工程により、第２層間絶縁膜１８を形成し、導電性プラグ１９ａ〜１９ｃを形成し、さらに配線２１ａ，２１ｃ，２１ｄと導電性パッド２１ｂを形成する。その後には、第１実施形態と同様に、第３層間絶縁膜等が形成されるが詳細は省略する。
【００８７】
上記した工程において、下部電極１４ｂを構成するＰｔ膜１４ｙの成膜温度の違いによって、ウェハの反り量、ストレスがどのように変化するかについて実験した。
【００８８】
図１６は、下部電極１４ｂを構成するＰｔ膜１４ｙの成膜温度の違いによってウェハの反り量の変化を示し、図１７は、下部電極１４ｂを構成するＰｔ膜１４ｙの成膜温度の違いによる膜のストレスの違いを示している。
【００８９】
図１６において、「ＳｉＯ２」に示すように第２層間絶縁膜１１であるＳｉＯ２膜に基づいてシリコン基板１の反り量を測定した後に、「ＴｉＯ  ｘ  」に示すように上記した方法によりＴｉＯ  ｘ  膜１４ｚを形成してその反り量を測定し、「ＢＥＬーＰＴ」に示すようにＰｔ膜１４ｙをＴｉＯ  ｘ  膜１４ｚ上に形成してその反り量を測定し、「ＦＥＲ−ＰＺＴ」に示すように強誘電体膜１５であるＰＬＺＴ膜をＰｔ膜１４ｙ上に形成してその反り量を測定し、さらに、「ＦＥＲ−ＡＮＩ」に示すように強誘電体膜１５を結晶化アニールしてその反り量を測定した。なお、Ｐｔ膜１４ｙを形成する温度は、１００℃、１５０℃、２００℃、２５０℃、３００℃、３５０℃と変えた複数の試料について測定を行っている。なお、図１７のストレスの大きさは、反り量とともに測定される。
【００９０】
図１６、図１７によれば、Ｐｔ膜１４ｙを形成する前のウェハの反り量、ストレスについてはほぼ同じ値となっている。また、圧縮応力のＴｉ膜１４ｘを酸化して形成されたＴｉＯ  ｘ  膜１４ｚのストレスは、全て引張応力の方向に変化し、その強度が大きい。さらに、Ｐｔ膜１４ｙの成長温度が１００℃、１５０℃では、Ｐｔ膜１４ｙのストレスは圧縮応力の方向になり、その成長温度を２００℃以上にすると引張応力の方向になる。しかも、強誘電体膜１５であるＰＬＺＴ膜をＰｔ膜１４ｙ上に形成すると、全体的に圧縮応力の方向に変化し、その後に、ＰＬＺＴ膜をＡｒとＯ２の雰囲気で６００℃で加熱すると引張応力の方向に変化する。
【００９１】
ところで、成膜の毎に激しく応力（ストレス）が変化すると、膜が剥がれやすくなる。従って、図１６、図１７において、ウェハの反り量や膜ストレスの変化量が小さいことが望ましいので、Ｐｔ膜１４ｙの成膜温度は２００〜３００℃が好ましいことになる。
【００９２】
なお、Ｐｔ膜１４ｙをスパッタで形成する場合にチャンバ内に導入されるＡｒの流量を増やすことによりストレスを０の方向に近づけることができる。例えば、スパッタにおけるＡｒの流量を１１６ｓｃｃｍとし、圧力を３ｍＴｏｒｒ  とすることが好ましい。
【００９３】
次に、キャパシタＱのスイッチング電荷量ＱｓｗとＰｔ膜１４ｙの成膜温度の関係を調べたところ、図１８のような結果が得られた。
【００９４】
図１８によれば、ＱｓｗにはＰｔ成膜温度の依存性があまり見られないが、２００〜３００℃でＰｔ膜１４ｙを成膜する場合にはＱｓｗの面内分布が若干良くなっていて、Ｑｓｗの範囲は、２９．２〜３２．０μＣ／ｃｍ２  である。なお、図１８に示したデータを得るために、Ｐｔ成膜温度の異なる複数のウェハ上の各々の複数のキャパシタＱについてＱｓｗを調べている。そして、図１８の四角はそのＱｓｗの最も多い領域を示し、その四角の中の横線はピークを示している。
【００９５】
また、ウェハ上に形成した複数のキャパシタＱを構成するＰＬＺＴ強誘電体膜１５の疲労特性（ファティーグ）について、Ｐｔ膜１４ｙの成膜温度の違いによってどのような違いが現れるかを調べたところ、図１９に示すような結果が得られた。
【００９６】
図１９は、強誘電体膜１５を７Ｖで分極反転させ、２．８８×１０７  サイクル後のファティーグロス（ｆａｔｉｇｕｅ  ｌｏｓｓ）を示している。分極反転後の書き込み、読み出しは３Ｖで行った。
【００９７】
図１９によれば、Ｐｔ膜１４ｙの成膜温度を２００〜３００℃の範囲内に設定した場合にキャパシタの疲労損失は全くなかった。
【００９８】
次に、Ｐｔ膜１４ｙの成膜温度がキャパシタリーク電流密度にどのような影響を及ぼすかについての実験結果を説明する。
【００９９】
まず、Ｐｔ膜１４ｙの成膜温度を異ならせて上記した工程に従って複数枚のシリコンウェハ上に複数のキャパシタＱを形成した。そして、各々のウェハ上のキャパシタＱのうち７１ポイントのものについてリーク電流密度を調べた。そして、Ｐｔ膜１４ｙの成膜温度の違い毎にキャパシタＱのリーク電流密度の累積確率を調べたところ、図２０（ａ）  、（ｂ）  に示すような結果が得られた。なお、図２０（ａ）  と図２０（ｂ）  は、キャパシタＱに６Ｖを印加した場合と−６Ｖを印加する場合の違いを示している。
【０１００】
図２０（ａ），（ｂ）  によれば、Ｐｔ膜１４ｙの成膜温度１００〜３００℃では、キャパシタＱのリーク電流密度は殆ど変わらないが、３５０℃とした場合にはリーク電流密度に面内分布が生じて若干悪くなる。
【０１０１】
次に、リーク電流密度が調査された試料上のキャパシタＱについて接着テープを用いて膜剥がれが生じるか否かの試験を行ったところ、図２１の表に示すように、Ｐｔ膜１４ｙが１００℃で成膜された場合にＰｔ膜１４ｙとＴｉＯ  ｘ  膜１４ｚの界面で膜が剥がれるものがあった。従って、キャパシタＱの膜剥がれを防止するためにはＰｔ膜１４ｙの成膜温度を１５０℃以上にすればよい。
【０１０２】
図２１は、膜剥がれ以外に、Ｐｔ膜１４ｙの成膜温度の違いによる各工程でのウェハの反り量、反り変化量、リーク電流密度、膜ストレス、膜剥がれ状況、キャパシタリーク電流を示している。なお、反り変化量は、膜の形成前後の反り量の差を示している。
【０１０３】
図１６〜図２１によれば、Ｐｔ膜１４ｙの成膜温度を１５０℃〜３００℃に設定することにより、キャパシタＱのストレス変化量を小さくし、全体の膜の密着性が良くなることがわかった。また、この場合、ＴｉＯ  ｘ  膜１４ｘとＰｔ膜１４ｙの積層構造からなる下部電極１４ｂ全体のストレスは、−７．２×１０９  〜４．６×１０９  ｄｙｎｅ／ｃｍ２となった。また、リーク電流密度を小さくし、膜剥がれを防止するためには、下部電極１４ｂを構成するＰｔ膜１４ｙのストレスを−３．３×１０９  以上で２×１０９  ｄｙｎｅ／ｃｍ２より低くすることが好ましい。このＰｔ応力の範囲は、第１実施形態の下部電極１４ａでもリーク電流の低減の効果を生じさせる。
【０１０４】
なお、Ｐｔ膜１４ｙの成膜温度が１５０℃以上で３５０℃未満の場合に、５．０×１０９  ｄｙｎｅ／ｃｍ２となる下部電極１４ｂには膜剥がれが生じなかった。
【０１０５】
なお、上記した第１の導電膜１４のうち第１層間絶縁膜１１上に形成されるＴｉＯ  ｘ  膜１４ｚの代わりに、Ｔｉの窒化物を用いてもよいし、少なくともＴｉを含む合金の酸化物又は窒化物を用いてもよいし、或いはＩｒの酸化物を用いてもよい。Ｔｉを含む合金の酸化物又は窒化物として、例えばＰｔＴｉ、ＩｒＴｉ又はＲｕＴｉの酸化物膜又は窒化物がある。
【０１０６】
また、ＴｉＯ  ｘ  膜１４ｚの代わりに、Ｉｒの酸化物、又は少なくともＩｒを含む合金の酸化物を形成してもよいし、または、Ｉｒを用いてもよいし、または、少なくともＩｒを含む合金の酸化物、例えばＰｔＩｒ、ＩｒＴｉ又はＲｕＩｒの酸化物を用いてもよい。
それらの膜は、第１の導電膜１４と第１層間絶縁膜１１との密着層や、第１の導電膜１４のバリア層として機能する。
【０１０７】
さらに、第１の導電膜１４のＰｔ膜１４ｙの代わりに、その他の貴金属又は貴金属酸化物や、貴金属の２以上の合金又は貴金属酸化物の２以上の合金を用いてもよい。貴金属としては例えばＰｔの他にＩｒ、Ｒｕ、Ｐｄがあり、貴金属酸化物としては、ＰｔＯ  ｘ  、ＩｒＯ  ｘ  、ＲｕＯ  ｘ  、ＰｄＯ  ｘ  がある。また、第１の導電膜１４を構成する膜としては、そのような貴金属、貴金属酸化物、貴金属合金、貴金属酸化物合金を２以上含む積層構造であってもよい。
（第３の実施の形態）
上記した第１、第２の実施形態では、下部電極の上面から電気的に引き出す構造のプレーナー型キャパシタについて説明した。本実施形態では、下部電極の下面から電気的に導電性プラグを介して電気的に引き出す構造のスタック型キャパシタについて説明する。
【０１０８】
図２２〜図２６は、本発明の実施形態に係る半導体装置の形成工程を示す断面図である。
【０１０９】
まず、図２２（ａ）  に示す構造を形成するまでの工程を説明する。
【０１１０】
図２２（ａ）  に示すように、シリコン（半導体）基板４０のトランジスタ形成領域の周囲にフォトリソグラフィー法により素子分離用溝を形成した後に、素子分離用溝の中に酸化シリコン（ＳｉＯ２）を埋め込んで素子分離膜４１を形成する。そのような構造の素子分離膜４１はＳＴＩと呼ばれる。なお、第１実施形態のようにＬＯＣＯＳ法により形成した絶縁膜を素子分離膜として採用してもよい。
【０１１１】
続いて、シリコン基板４０のトランジスタ形成領域にｐ型不純物を導入してｐウェル４２を形成する。さらに、シリコン基板４０のトランジスタ形成領域表面を熱酸化して、ゲート絶縁膜４３となるシリコン酸化膜を形成する。
【０１１２】
次に、シリコン基板４０の上側全面に非晶質又は多結晶のファスシリコン膜とシリコン窒化膜を順次形成し、これらのシリコン膜及びシリコン窒化膜をフォトリソグラフィ法によりパターニングして、シリコン窒化膜４４が積層されたゲート電極４５ａ，４５ｂを形成する。
【０１１３】
なお、１つのｐウェル４２上には２つのゲート電極４５ａ，４５ｂが並列に形成され、それらのゲート電極４５ａ，４５ｂはワード線の一部を構成する。
【０１１４】
次に、ｐウェル４２のうちゲート電極４５ａ，４５ｂの両側にｎ型不純物をイオン注入してソース／ドレインとなる第１〜第３のｎ型不純物拡散領域４６ａ〜４６ｃを形成する。
【０１１５】
さらに、ＣＶＤ法により絶縁膜、例えば酸化シリコン（ＳｉＯ２）膜をシリコン基板４０の全面に形成した後に、その絶縁膜をエッチバックしてゲート電極４５ａ，４５ｂの両側部分に絶縁性のサイドウォールスペーサ４８として残す。
【０１１６】
続いて、ゲート電極４５ａ，４５ｂとサイドウォールスペーサ４８をマスクに使用して、第１〜第３のｎ型不純物拡散領域４６ａ〜４６ｃに再びｎ型不純物をイオン注入することにより、高濃度不純物領域４７ａ〜４７ｃを形成して、第１〜第３のｎ型不純物拡散領域４６ａ〜４６ｃをＬＤＤ構造にする。
【０１１７】
なお、１つのトランジスタ形成領域における２つのゲート電極４５ａ，４５ｂの間の第１のｎ型不純物拡散領域４６ａはビット線に電気的に接続され、トランジスタ形成領域の両端側の第２、第３のｎ型不純物拡散領域４６ｂ，４６ｃは、後述する容量素子の下部電極に電気的に接続される。
【０１１８】
以上の工程により、ｐウェル４２にはゲート電極４５ａ，４５ｂとＬＤＤ構造のｎ型不純物拡散層４６ａ〜４６ｃを有する２つのＭＯＳトランジスタＴ１  ，Ｔ２  が形成される。
【０１１９】
次に、ＭＯＳトランジスタＴ１  ，Ｔ２  を覆うカバー絶縁膜４９として約２００ｎｍの厚さの酸窒化シリコン（ＳｉＯＮ）膜をプラズマＣＶＤ法によりシリコン基板４０の全面に形成する。その後、ＴＥＯＳガスを用いるプラズマＣＶＤ法により、第１層間絶縁膜５０として膜厚１．０μｍ程度の酸化シリコン（ＳｉＯ２）膜をカバー膜４９の上に形成する。
【０１２０】
続いて、第１層間絶縁膜５０の緻密化処理として、例えば常圧の窒素雰囲気中で層間絶縁膜５０を７００℃の温度で３０分間熱処理する。その後に、第１層間絶縁膜５０の上面を化学機械研磨（ＣＭＰ）法により平坦化する。
【０１２１】
次に、図２２（ｂ）  に示す構造を形成するまでの工程を説明する。
【０１２２】
まず、フォトリソグラフィ法により第１層間絶縁膜５０をパターニングして、第１の不純物拡散領域４６ａに到達する深さの第１のコンタクトホール５０ａを形成する。その後、第１層間絶縁膜５０上面と第１のコンタクトホール５０ａ内面に、グルー膜として厚さ３０ｎｍのＴｉ膜と厚さ５０ｎｍの窒化チタン（ＴｉＮ  ）膜をスパッタ法により順に形成する。さらに、ＷＦ６  を用いるＣＶＤ法によってタングステン（Ｗ）膜をＴｉＮ  膜上に成長して第１のコンタクトホール５０ａ内を完全に埋め込む。
【０１２３】
続いて、Ｗ膜及びＴｉＮ  膜をＣＭＰ法により研磨して第１層間絶縁膜５０の上面上から除去する。第１のコンタクトホール５０ａ内に残されたタングステン膜、ＴｉＮ  膜は第１導電性プラグ５１ａとして使用される。
【０１２４】
その後に、第１層間絶縁膜５０上と第１導電性プラグ５１ａ上に、膜厚１００ｎｍの窒化シリコン（Ｓｉ３Ｎ４）よりなる酸化防止絶縁膜５２ａと膜厚１００ｎｍのＳｉＯ２よりなる下地絶縁膜５２ｂをプラズマＣＶＤ法により順に形成する。そのＳｉＯ２膜はＴＥＯＳを用いてプラズマＣＶＤにより成長される。酸化防止絶縁膜５２ａは、後のアニール等による熱処理の際に第１の導電性プラグ５１ａが異常酸化してコンタクト不良を起こさないようにするために形成され、その膜厚を例えば７０ｎｍ以上にすることが望ましい。
【０１２５】
次に、図２３（ａ）  に示すような状態になるまでの工程を説明する。
【０１２６】
まず、レジストパターン（不図示）を用いて、酸化防止絶縁膜５２ａ、下地絶縁膜５２ｂ及び第１層間絶縁膜５０をエッチングすることによって、第２及び第３のコンタクトホール５０ｂ，５０ｃを第２及び第３の不純物拡散領域４６ｂ，４６ｃの上に形成する。
【０１２７】
さらに、下地絶縁膜５２ｂ上面と第２、第３のコンタクトホール５０ｂ，５０ｃ内面に、グルー膜として厚さ３０ｎｍのＴｉ膜と厚さ５０ｎｍのＴｉＮ  膜をスパッタ法により形成する。さらに、ＣＶＤ法によりＷ膜をＴｉＮ  膜上に成長して第２、第３のコンタクトホール５０ｂ，５０ｃ内を完全に埋め込む。
【０１２８】
続いて、Ｗ膜、ＴｉＮ  膜及びＴｉ膜をＣＭＰ法により研磨して下地絶縁膜５２ｂの上面上から除去する。これにより第２、第３のコンタクトホール５０ｂ，５０ｃ内に残されたタングステン膜、ＴｉＮ  膜及びＴｉ膜をそれぞれ第２、第３導電性プラグ５１ｂ，５１ｃとする。
【０１２９】
次に、図２３（ｂ）  に示す構造を形成するまでの工程を説明する。
【０１３０】
まず、第２、第３導電性プラグ５１ｂ，５１ｃ上と下地絶縁膜５２ｂ上にイリジウム（Ｉｒ）膜５３を形成する。
【０１３１】
Ｉｒ膜５３は、例えば、基板温度を４５０〜５５０℃、パワーを１ｋＷに設定するとともに成長雰囲気内にアルゴン（Ａｒ）ガスを１００ｓｃｃｍの流量で導入し、成長時間を１４０秒とし、成膜圧力を０．３５Ｐａとする条件で、スパッタ法により２００ｎｍの厚さに形成される。
【０１３２】
次に、図２４（ａ）  に示すように、Ｉｒ膜５３上に、酸化イリジウム（ＩｒＯ  ｘ  ）膜５４、第１のプラチナ（Ｐｔ）膜５５、酸化プラチナ（ＰｔＯ  ｘ  ）膜５６及び第２のプラチナ（Ｐｔ）膜５７を順に形成する。
【０１３３】
ＩｒＯ  ｘ  膜５４は、例えば、基板温度を５０℃、パワーを１ｋＷに設定するとともに成長雰囲気内にＡｒガスを６０ｓｃｃｍ、酸素（Ｏ２）ガスを６０ｓｃｃｍの流量で導入し、成長時間を１１秒、成膜圧力を０．３７Ｐａとする条件下で、スパッタ法により３０ｎｍの厚さに形成される。
【０１３４】
第１のＰｔ膜５５は、例えば、基板温度を３５０℃、パワーを１ｋＷに設定するとともに成長雰囲気内にＡｒガスを１００ｓｃｃｍの流量で導入し、成長時間を８秒、成膜圧力を０．３８Ｐａとする条件で、スパッタ法により１５ｎｍの厚さに形成される。
【０１３５】
この後に、シリコン基板４０を一旦、第１のＰｔ膜５５を形成したスパッタ層のチャンバ外（例えば大気中）に出し、ダミーウェハを用いてチャンバーを十分にクリーニングし、さらに、そのチャンバー内に再びシリコン基板４０を入れてＰｔＯ  ｘ  膜５６を第１のＰｔ膜５５上に形成する。
【０１３６】
ＰｔＯ  ｘ  膜５６は、例えば、基板温度を３５０℃、パワーを１ｋＷに設定するとともに成長雰囲気内にＡｒガスを３６ｓｃｃｍ、酸素（Ｏ２）ガスを１４４ｓｃｃｍの流量で導入し、成長時間を２２秒、成膜圧力を６．２Ｐａとする条件で、スパッタ法により２５ｎｍの厚さに形成される。
【０１３７】
続いて、ＰｔＯ  ｘ  膜５６を形成したスパッタ装置のチャンバーからシリコン基板４０を外に出し、ダミーウェハを用いてチャンバ内を十分にクリーニングした後に、チャンバー内にシリコン基板４０を入れて第２のＰｔ膜５７をＰｔＯ  ｘ  膜５６上に形成する。
【０１３８】
第２のＰｔ膜５７は、例えば、基板温度を１００℃、パワーを１ｋＷに設定するとともに成長雰囲気内にＡｒガスを１００ｓｃｃｍの流量で導入し、成長時間を３２秒、成膜圧力を０．４Ｐａとする条件で、スパッタ法により５０ｎｍの厚さに形成される。
【０１３９】
この後に、アルゴン導入雰囲気中において７５０℃、６０秒間で急速加熱処理により、第２のＰｔ膜２４を結晶化する。
【０１４０】
以上のようなＩｒ膜５３、ＩｒＯ  ｘ  膜５４、第１のＰｔ膜５５、ＰｔＯ  ｘ  膜５６及び第２のＰｔ膜５７からなるＰｔ／ＰｔＯ  ｘ  ／Ｐｔ／ＩｒＯ  ｘ  ／Ｉｒ構造を第１の導電膜５８とする。
【０１４１】
なお、下部電極５８として、その他の貴金属、貴金属酸化物を含む積層構造、又は、第１実施形態、第２実施形態で示した構造を用いてもよい。
【０１４２】
次に、図２４（ｂ）  に示すように、第１の導電膜５８上に、強誘電体膜５９として例えば膜厚１００ｎｍのＰＬＺＴ膜をスパッタ法により形成する。強誘電体膜５９の材料としては、ＰＬＺＴの他に、第１実施形態に示したＰＺＴ系材料、Ｂｉ層状構造化合物材料、その他の金属酸化物強誘電体であってもよいし、強誘電体膜５９の形成方法として第１実施形態に示した方法を採用してもよい。
【０１４３】
続いて、酸素雰囲気中で強誘電体膜２６をアニールにより結晶化する。アニールとして、例えばアルゴンと酸素の混合ガス雰囲気中で基板温度６００℃、時間９０秒の条件を第１ステップ、酸素雰囲気中で基板温度７５０℃、時間６０秒の条件を第２ステップとする２ステップのＲＴＡ処理を採用する。
【０１４４】
さらに、強誘電体膜５９の上に、第２の導電膜６０として例えば膜厚５０ｎｍの酸化イリジウム（ＩｒＯ２）をスパッタ法により形成する。なお、第２の導電膜６０としてＩｒＯ  ｘ  膜の代わりにＰｔ膜を形成してもよい。
【０１４５】
この後に、アルゴン導入雰囲気中において第２の導電膜６０を通して強誘電体膜５９を急速加熱処理する。
【０１４６】
この後に、第２の導電膜６０上に、ハードマスク（不図示）としてＴｉＮ  膜とＳｉＯ２膜を順に形成する。そのハードマスクは、フォトリソグラフィー法により第２及び第３導電性プラグ５１ｂ，５１ｃの上方にキャパシタ平面形状となるようにパターンされる。
【０１４７】
次に、図２５に示すように、ハードマスク（不図示）に覆われない領域の第２の導電膜６０、強誘電体膜５９、第１の導電膜５８を順次エッチングする。
【０１４８】
これにより、下地絶縁膜５２ｂの上には、第１の導電膜５８よりなる下部電極５８ａと、強誘電体膜５９よりなる誘電体膜５９ａと、第２の導電膜６０よりなる上部電極６０ａが形成される。そして、上部電極６０ａと誘電体膜５９ａと下部電極５８ａによりキャパシタＱ１  が形成される。
【０１４９】
そして、トランジスタ形成領域において、１つのキャパシタＱ１  の下部電極５８ａは第２導電性プラグ５１ｂを介して第２不純物拡散領域４６ｂに電気的に接続され、また、別のキャパシタＱ１  の下部電極５８ａは第３導電性プラグ５１ｃを介して第３不純物拡散領域４６ｃに電気的に接続される。
【０１５０】
その後に、ハードマスク（不図示）を除去する。
【０１５１】
続いて、エッチングによる強誘電体膜２６のダメージを回復するために、回復アニールを行う。この場合の回復アニールは、例えば、基板温度６５０℃、６０分間の条件で酸素雰囲気中で行われる。
【０１５２】
次に、図２６に示すように、キャパシタＱ１  を覆う絶縁性の保護膜６１として膜厚５０ｎｍのアルミナをスパッタにより基板上方に形成した後に、酸素雰囲気中で６５０℃で６０分間の条件でキャパシタＱ１  をアニールする。この保護膜６１は、プロセスダメージからキャパシタＱ１  を保護するものであり、ＰＺＴから構成してもよい。
【０１５３】
その後、ＴＥＯＳガスを用いるプラズマＣＶＤ法により、第２層間絶縁膜６２として膜厚１．０μｍ程度の酸化シリコン（ＳｉＯ２）を保護膜６１上に形成する。
さらに、第２層間絶縁膜６２の上面をＣＭＰ法により平坦化する。
【０１５４】
次に、図２７に示す構造を形成するまでの工程を説明する。
【０１５５】
まず、レジストマスク（不図示）を用いて第２層間絶縁膜６２、保護膜６１、下地絶縁膜５２ｂ及び酸化防止絶縁膜５２ａを選択的にエッチングすることにより、第１導電プラグ５１ａの上にホール６２ａを形成する。そのエッチング後には、キャパシタＱ１  の誘電体膜５９ａを構成する強誘電体膜５９をダメージから回復させるために、例えば酸素雰囲気にて基板温度を５５０℃として６０分間のアニールを施す。
【０１５６】
さらに、ホール６２ａ内と第２層間絶縁膜６２上に、グルー膜として膜厚５０ｎｍのＴｉＮ  膜をスパッタ法により順に形成する。さらに、ＣＶＤ法によりＷ膜をグルー層上に成長するとともにホール６２ａ内を完全に埋め込む。
【０１５７】
続いて、Ｗ膜、ＴｉＮ  膜をＣＭＰ法により研磨して第２層間絶縁膜６２の上面上から除去する。そして、ホール６２ａ内に残されたタングステン膜及びグルー層を、第４導電性プラグ６３とする。この第４導電性プラグ６３は、第１導電性プラグ５１ａを介して第１不純物拡散領域４６ａに電気的に接続される。
【０１５８】
次に、図２８に示す構造を形成するまでの工程を説明する。
【０１５９】
まず、第４導電性プラグ６３上と第２層間絶縁膜６２上に、第２の酸化防止膜６４としてＳｉＯＮ膜をＣＶＤ法により形成する。さらに、第２の酸化防止膜６４と第２層間絶縁膜６２をフォトリソグラフィー法によりパターニングしてキャパシタＱ１  の上部電極３４ａ上にコンタクトホール６５を形成する。
【０１６０】
コンタクトホール６５を形成することによりダメージを受けたキャパシタＱ１  はアニールによって回復される。そのアニールは、例えば酸素雰囲気中で基板温度５５０℃として６０分間行われる。
【０１６１】
その後に、第２層間絶縁膜６２上に形成された第２の酸化防止膜６４をエッチバックによって除去するとともに第４導電性プラグ６３の上面を露出させる。
【０１６２】
次に、図２９に示す構造を形成するまでの工程を説明する。
【０１６３】
まず、キャパシタＱ１  の上部電極６０ａ上のコンタクトホール６５内と第２層間絶縁膜６２の上に多層金属膜を形成する。その後に、多層金属膜をパターニングすることにより、コンタクトホール６５を通して上部電極６０ａに接続される多層金属膜からなる配線層６６ａと、第４導電性プラグ６３に接続される多層金属膜からなる導電性パッド６６ｂを形成する。その多層金属膜として、例えば、膜厚６０ｎｍのＴｉ、膜厚３０ｎｍのＴｉＮ  、膜厚４００ｎｍのＡｌ−Ｃｕ  、膜厚５ｎｍのＴｉ、及び膜７０ｎｍのＴｉＮ  を順に形成する。
【０１６４】
さらに、第２層間絶縁膜６２、配線層６６ａ及び導電性パッド６６ｂの上に第３層間絶縁膜６７を形成する。続いて、第３層間絶縁膜６７をパターニングして導電性パッド６６ｂの上にホール６７ａを形成し、そのホール６７ａ内に下から順にＴｉＮ  膜、Ｗ膜からなる第５導電性プラグ６８を形成する。
【０１６５】
その後に、特に図示しないが、ビット線を含む二層目配線を第３層間絶縁膜９７上に形成する。そのビット線は、第５導電性プラグ６８、導電性パッド６６ｂ、第４導電性プラグ６３及び第１導電性プラグ５１ａを介して第１不純物拡散領域４６ａに電気的に接続される。それに続いて、二層目配線層を覆う絶縁膜等が形成されるが、その詳細は省略する。
【０１６６】
上記した工程において、Ｉｒ膜５３のストレス、第１の導電膜５８全体のストレス、ウェハ全体の反り量などが、第１の導電膜５８を構成するＩｒ膜５３の成膜温度によってどのように影響を及ぼすかを調べたところ、図３０に示す表のような結果が得られた。
【０１６７】
それらの測定は、図３０の「ＢＥＬ−ＩＲ」に示すように、下地絶縁膜５２ｂが形成された状態のシリコン基板（ウェハ）１全体のストレスを測定した後に、複数のシリコン基板１の下地絶縁膜５２ｂの各々の上に、成膜温度を４００℃、４５０℃、５００℃、５５０℃と異ならせてＩｒ膜５３を形成し、それらのＩｒ膜５３についてストレスを調べさらにウェハの反り量を測定した。さらに、「ＢＥＬ−ＰＴ」に示すように、それらのＩｒ膜５３の上にそれぞれ上記した条件でＩｒＯ  ｘ  膜５４、第１のＰｔ膜５５、ＰｔＯ  ｘ  膜５６及び第２のＰｔ膜５７を形成し、第１の導電膜５８全体のストレスと第２のＰｔ膜５７の（１１１）配向の積分強度とウェハ全体の反り量とを測定した。さらに、「ＢＥＬ−ＡＮ」に示すように、Ｉｒ膜５３、ＩｒＯ  ｘ  膜５４、第１のＰｔ膜５５、ＰｔＯ  ｘ  膜５６及び第２のＰｔ膜５７からなる第１の導電膜５８を上記した条件のＲＴＡによりアニールした後に、第１の導電膜５８のストレスとウェハ全体の反り量を測定した。ついで、「Ｃｏ−ＡＮＬ」に示すように、各第１の導電膜５８の上にＰＬＺＴよりなる強誘電体膜５９を形成し、強誘電体膜５９を上記した条件で熱処理し、さらに第２の導電膜６０を形成し、ついで上記した条件で熱処理した後に、膜のストレスとウェハ全体の反り量と膜剥がれ状態を測定した。この場合、図３０では、キャパシタＱ１  を構成する複数の膜の形成開始前から形成後の反り量の変化をキャパシタの最大の変化量として示した。
【０１６８】
図３０の表によれば、Ｉｒの成膜温度が低い場合には結晶粒が小さくなるので、Ｉｒ膜５３、ＩｒＯ  ｘ  膜５４、第１のＰｔ膜５５、ＰｔＯ  ｘ  膜５６の各々の表面は若干平坦になって、下部電極５８ａとなる第１の導電膜５８の最上層のＰｔ膜５７の（１１１）配向の積分強度が高くなる。一般的に、第１の導電膜５８の配向が良くなるとその上に形成される強誘電体膜５９の配向も（１１１）強度が高くなり、しかもキャパシタＱ１  のスイッチング電荷量も良くなる。
【０１６９】
しかし、実験によれば、４００℃でＩｒ膜５３を成膜すると、第２の導電膜６０をＲＴＡにより加熱した後にキャパシタを構成する膜に剥がれが生じた。これは、４００℃成膜したＩｒ膜５３のストレス方向は強い圧縮応力であり、これにより第１の導電膜５８のストレスも強い圧縮応力になり、その後のアニールによってストレスが逆転し、劇的なストレス変化により膜剥がれが発生したからと考えられる。
【０１７０】
従って、図３０の表によれば、Ｉｒ膜５３の最適成膜温度は４５０℃以上で５５０℃以下となり、「ＢＥＬ−ＰＴ」に示すように積層構造である第１の導電膜５８全体のストレスを−２×１０９  〜５×１０９  ｄｙｎｅ／ｃｍ２に抑えることが重要である。そのストレスは、第１実施形態において示した下部電極を構成する積層構造全体のストレスの好ましい範囲とほぼ同じになる。
【０１７１】
また、第２の導電膜６０を形成した後のアニール後の膜剥がれは、キャパシタを構成する第１の導電膜５８、強誘電体膜５９及び第２の導電膜６０の全体の反り量の変化量にも依存し、図３０によれば、その反り量の変化は１００μｍ以下が好ましい。また、Ｉｒ膜５３を１．１×１０９  〜１２．３×１０９  ｄｙｎｅ／ｃｍ２の応力で形成することが好ましい。
【０１７２】
以上の第１〜第３の実施形態によれば、プラチナ膜を含む積層構造からなる下部電極及びキャパシタを構成する膜の剥がれを防止し、且つリーク電流を低減するためには、ストレスが−２×１０９  〜５×１０９  ｄｙｎｅ／ｃｍ２の範囲となる条件で下部電極を構成する積層構造膜を形成する必要がある。
【０１７３】
また、積層構造の下部電極の膜剥がれを防止するためには、下部電極を構成する一層目の膜から最終層目の膜までに生じるウェハの反り量の変化を小さくし、さらにキャパシタを形成するまでのキャパシタ構成膜のストレスの変化を小さくする必要がある。そのためには、図１６、図１７、図３０から、下部電極を構成する一層目の膜から最終層目の膜までに生じるウェハの反り量の変化量を−１３〜１３μｍの範囲に設定することが好ましい。
（付記１）半導体基板の上に形成された第１絶縁膜と、
前記第１絶縁膜の上に形成された異なる材料の積層構造からなり且つ−２×１０９  〜５×１０９  ｄｙｎｅ／ｃｍ２の応力を有するキャパシタ下部電極と、
前記キャパシタ下部電極の上に形成された誘電体膜と、
前記誘電体膜の上に形成されたキャパシタ上部電極と、
前記キャパシタ下部電極、前記誘電体膜及び前記キャパシタ上部電極からなるキャパシタを覆う第２絶縁膜とを有することを特徴とする半導体装置。
（付記２）前記キャパシタ下部電極の前記応力は、前記第１絶縁膜上に形成される金属酸化物膜又は金属窒化物膜を含めた値であることを特徴とする付記１に記載の半導体装置。
（付記３）前記キャパシタ下部電極は、貴金属膜、貴金属酸化物膜の少なくとも一方を有していることを特徴とする付記１又は付記２に記載の半導体装置。
（付記４）半導体基板の上に絶縁膜を形成する工程と、
材料の異なる積層構造を有し且つ−２×１０９  〜５×１０９  ｄｙｎｅ／ｃｍ２の応力を有する第１の導電膜を前記絶縁膜の上に形成する工程と、
前記第１の導電膜の上に誘電体膜を形成する工程と、
前記誘電体膜の上に第２の導電膜を形成する工程と、
前記第２の導電膜をパターニングしてキャパシタ上部電極を形成する工程と、前記誘電体膜をパターニングして前記キャパシタ上部電極の下にキャパシタ誘電体膜を形成する工程と、
前記第１の導電膜をパターニングすることにより前記下部電極の下にキャパシタ下部電極を形成する工程とを有することを特徴とする半導体装置の製造方法。
（付記５）前記第１の導電膜はプラチナ膜を有し、該プラチナ膜を−３．３×１０９  以上で２×１０９  ｄｙｎｅ／ｃｍ２より低い応力で形成する工程を有することを特徴とする付記４に記載の半導体装置の製造方法。
（付記６）前記第１の導電膜の前記積層構造にはイリジウム膜を有し、該イリジウム膜を１．１×１０９  〜１２．３×１０９  ｄｙｎｅ／ｃｍ２の応力で形成する工程を有することを特徴とする付記４又は付記５に記載の半導体装置の製造方法。
（付記７）前記半導体基板はウェハ状であって、前記積層構造を有する前記第１の導電膜の一層目の膜を形成した後から最終層目の形成終了までの前記半導体基板の反り量の変化を−１３μｍ〜１３μｍとすることを特徴とする付記４乃至付記６のいずれかに記載の半導体装置の製造方法。
（付記８）前記半導体基板はウェハ状であって、前記第１の導電膜、前記誘電体膜及び前記代２の導電膜の形成までの前記半導体基板の反り量の変化量は１００μｍ以下にすることを特徴とする付記４乃至付記７のいずれかに記載の半導体装置の製造方法。
（付記９）前記第２の導電膜を形成した後に、前記第２の導電膜の上にキャパシタ形成領域にマスクを形成する工程を有し、
前記キャパシタ上部電極、前記キャパシタ誘電体膜及び前記キャパシタ下部電極は、前記第２の導電膜、前記誘電体膜及び前記第１の導電膜のうち前記マスクに覆われない領域を連続的にエッチングすることにより形成されることを特徴とする付記４乃至付記８のいずれかに記載の半導体装置の製造方法。
【０１７４】
【発明の効果】
以上述べたように本発明によれば、２層以上の積層構造からなる下部電極を形成する場合に、下部電極を−２×１０９  〜５×１０９  ｄｙｎｅ／ｃｍ２の応力となるように制御したので、下部電極、誘電体膜及び上部電極から構成されるキャパシタの膜剥がれを生じ難くできるし、キャパシタのリーク電流密度を低減することができる。
【図面の簡単な説明】
【図１】図１（ａ），（ｂ）  は、本発明の第１実施形態に係る半導体装置の形成工程を示す第１の断面図（その１）である。
【図２】図２（ａ）  〜（ｃ）  は、本発明の第１実施形態に係る半導体装置の形成工程を示す第１の断面図（その２）である。
【図３】図３（ａ），（ｂ）  は、本発明の第１実施形態に係る半導体装置の形成工程を示す第１の断面図（その３）である。
【図４】図４（ａ），（ｂ）  は、本発明の第１実施形態に係る半導体装置の形成工程を示す第１の断面図（その４）である。
【図５】図５（ａ），（ｂ）  は、本発明の第１実施形態に係る半導体装置の形成工程を示す第１の断面図（その５）である。
【図６】図６（ａ）  〜（ｃ）  は、本発明の第１実施形態に係る半導体装置の形成工程を示す第２の断面図（その１）である。
【図７】図７（ａ），（ｂ）  は、本発明の第１実施形態に係る半導体装置の形成工程を示す第２の断面図（その２）である。
【図８】図８は、本発明の第１実施形態に係る半導体装置を構成するキャパシタの下部電極のＰｔ（２２２）配向積分強度とＰｔ成膜温度の依存関係を示す図である。
【図９】図９は、本発明の第１実施形態に係る半導体装置を構成するキャパシタの下部電極のＰｔの成膜温度により下部電極Ｐｔ／Ｔｉ  のストレス及びキャパシタのリーク電流を示す図である。
【図１０】図１０は、本発明の第１実施形態に係る半導体装置を構成するキャパシタのウェハ上の面内ＱｓｗとＰｔ成膜温度の依存関係を示す図である。
【図１１】図１１は、本発明の第１実施形態に係る半導体装置を構成するキャパシタのリーク電流密度と下部電極Ｐｔ成膜温度の依存関係を示す図である。
【図１２】図１２（ａ），（ｂ）  は、従来のキャパシタ下部電極と配線の接続部分と、本発明の第１実施形態に係る半導体装置のキャパシタ下部電極との接続部分を示す断面図である。
【図１３】図１３（ａ），（ｂ）  は、本発明の第２実施形態に係る半導体装置の形成工程を示す断面図（その１）である。
【図１４】図１４（ａ），（ｂ）  は、本発明の第２実施形態に係る半導体装置の形成工程を示す断面図（その２）である。
【図１５】図１５（ａ），（ｂ）  は、本発明の第２実施形態に係る半導体装置の形成工程を示す断面図（その３）である。
【図１６】図１６は、本発明の第２実施形態に係る半導体装置のキャパシタ形成の各工程の反り量と下部電極Ｐｔ成膜温度の依存関係を示す図である。
【図１７】図１７は、本発明の第２実施形態に係る半導体装置のキャパシタ形成の各工程のストレスと下部電極Ｐｔ成膜温度の依存関係を示す図である。
【図１８】図１８は、本発明の第２実施形態に係る半導体装置のキャパシタ形成の各工程のストレスと下部電極Ｐｔ成膜温度の依存関係を示す図である。
【図１９】図１９は、本発明の第２実施形態に係る半導体装置のキャパシタの疲労損失と下部電極Ｐｔ成膜温度の依存関係を示す図である。
【図２０】図２０（ａ），（ｂ）  は、本発明の第２実施形態に係る半導体装置のキャパシタのリーク電流密度と下部電極Ｐｔ成膜温度の依存関係を示す図である。
【図２１】図２１は、本発明の第２実施形態に係る半導体装置のキャパシタの形成工程において、Ｐｔの成膜温度により各工程のウェハ反り量、膜剥がれ状況、リーク電流を示す図である。
【図２２】図２２（ａ），（ｂ）  は、本発明の第３実施形態に係る半導体装置の形成工程を示す断面図（その１）である。
【図２３】図２３（ａ），（ｂ）  は、本発明の第３実施形態に係る半導体装置の形成工程を示す断面図（その２）である。
【図２４】図２４（ａ），（ｂ）  は、本発明の第３実施形態に係る半導体装置の形成工程を示す断面図（その３）である。
【図２５】図２５は、本発明の第３実施形態に係る半導体装置の形成工程を示す断面図（その４）である。
【図２６】図２６は、本発明の第３実施形態に係る半導体装置の形成工程を示す断面図（その５）である。
【図２７】図２７は、本発明の第３実施形態に係る半導体装置の形成工程を示す断面図（その６）である。
【図２８】図２８は、本発明の第３実施形態に係る半導体装置の形成工程を示す断面図（その７）である。
【図２９】図２９は、本発明の第３実施形態に係る半導体装置の形成工程を示す断面図（その８）である。
【図３０】図３０は、本発明の第３実施形態に係る半導体装置の形成工程において、Ｉｒ膜の成膜温度により各工程のウェハ反り量、ストレス及び膜剥がれ状況を示す図である。
【符号の説明】
１…シリコン（半導体）基板、２…素子分離絶縁膜、３ａ…ウェル、４…ゲート絶縁膜、５ａ，５ｂ…ゲート電極、６…側壁絶縁膜、７ａ〜７ｃ…ｎ型不純物拡散領域、１０…カバー膜、１１…第１層間絶縁膜、１２ａ〜１２ｃ…導電性プラグ、１３…下地絶縁膜、１４ｘ…Ｔｉ膜、１４ｙ…Ｐｔ膜、１４ｚ…ＴｉＯ  ｘ  膜、１４…第１の導電膜。１４ａ，１４ｂ…下部電極、１５…強誘電体膜、１５ａ…誘電体膜、１６…第２の導電膜、１６ａ…上部電極、１７…キャパシタ保護絶縁膜、１８…第２層間絶縁膜、１９ａ〜１９ｃ…導電性プラグ、２１ａ，２１ｃ，２１ｄ…配線、２１ｂ…導電性パッド、４０…シリコン（半導体）基板、４１…素子分離膜、４２…ウェル、４３…ゲート絶縁膜、４４…シリコン窒化膜、４５ａ，４５ｂ…ゲート電極、４６ａ〜４６ｃ…ｎ型不純物拡散領域、４８…サイドウォールスペーサ、４９…カバー膜、５０…第１層間絶縁膜、５１ａ〜５１ｃ…導電性プラグ、５２ａ…酸化防止膜、５２ｂ…下地絶縁膜、５３…Ｉｒ膜、５４…ＩｒＯ  ｘ  膜、５５…Ｐｔ膜、５６…ＰｔＯ  ｘ  膜、５７…Ｐｔ膜、５８…第１の導電膜、５８ａ…下部電極、５９…強誘電体膜、５９ａ…誘電体膜、６０…第２の導電膜、６０ａ…上部電極、６１…保護膜、６２…第２層間絶縁膜、６３…導電性プラグ、６６ａ…配線、６６ｂ…導電性パッド、Ｔ１  ，Ｔ２  …ＭＯＳトランジスタ、Ｑ，Ｑ１  …キャパシタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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