(57)【要約】【課題】素子特性指標Ｒｏｎ・Ｑｇｄの値が小さく、且つ、アバランシェ耐量が大きいトレンチゲート型パワーＭＯＳＦＥＴを提供する。【解決手段】本発明に係る半導体装置は、従来の通常のトレンチゲート型パワーＭＯＳＦＥＴと同等のピッチで複数列のストライプ状トレンチが形成され、且つ、ゲート電極が一列又は二列おきのトレンチ内に、ソース電極が残余のトレンチ内に形成されているものである。【選択図】  図１
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【特許請求の範囲】
【請求項１】
第一導電型の半導体基板と、
前記半導体基板上に形成された第一導電型の半導体層と、
前記半導体層上に形成された第二導電型のベース層と、
前記ベース層表面から所定の深さまで所定の間隔ごとに形成された複数列のストライプ状トレンチと、
前記各トレンチの側面及び底面に形成された絶縁膜と、
前記各トレンチ間の前記ベース層表層部に形成された第一導電型のソース層と、
前記各トレンチ間の前記ベース層表層部中央に形成された第二導電型のストライプ状コンタクト層と、
前記複数列のトレンチのうち一列おきの各トレンチ内に形成されたゲート電極と、
前記ゲート電極が形成されたトレンチ以外の前記各トレンチ内並びに前記各ソース層及び前記コンタクト層上に形成されたソース電極と、
前記半導体基板裏面に形成されたドレイン電極と、
を備えていることを特徴とする半導体装置。
【請求項２】
第一導電型の半導体基板と、
前記半導体基板上に形成された第一導電型の半導体層と、
前記半導体層上に形成された第二導電型のベース層と、
前記ベース層表面から所定の深さまで所定の間隔ごとに形成された複数列のストライプ状トレンチと、
前記各トレンチの側面及び底面に形成された絶縁膜と、
前記複数列のトレンチのうち二列おきの各トレンチ内に形成されたゲート電極と、
前記ゲート電極が形成されたトレンチに隣接する前記ベース層表層部に形成された第一導電型のソース層と、
前記ソース層が形成されたベース層表層部中央にストライプ状に形成され、且つ、前記ソース層が形成されたベース層表層部以外の前記ベース層表層部に形成された第二導電型のコンタクト層と、
前記ゲート電極が形成されたトレンチ以外の前記各トレンチ内並びに前記各ソース層及び／又は前記コンタクト層上に形成されたソース電極と、
前記半導体基板裏面に形成されたドレイン電極と、
を備えていることを特徴とする半導体装置。
【請求項３】
第一導電型の半導体基板と、
前記半導体基板上に形成された第一導電型の半導体層と、
前記半導体層上に形成された第二導電型のベース層と、
前記ベース層表面から所定の深さまで、所定の間隔ごとに、且つ、三列ごとにより広い間隔をおいて形成された複数列のストライプ状トレンチと、
前記各トレンチの側面及び底面に形成された絶縁膜と、
前記複数列のトレンチのうち前記所定の間隔ごとに形成された連続する三列のトレンチの中央の各トレンチ内に形成されたゲート電極と、
前記ゲート電極が形成されたトレンチに隣接する前記ベース層表層部に形成された第一導電型のソース層と、
前記ソース層が形成されたベース層表層部中央にストライプ状に形成され、且つ、前記ソース層が形成されたベース層表層部以外の前記ベース層表層部に形成された第二導電型のコンタクト層と、
前記ゲート電極が形成されたトレンチ以外の前記各トレンチ内並びに前記各ソース層及び／又は前記コンタクト層上に形成されたソース電極と、
前記半導体基板裏面に形成されたドレイン電極と、
を備えていることを特徴とする半導体装置。
【請求項４】
前記トレンチの所定の深さは、前記ベース層表面から前記半導体層表層部までの深さであることを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
【請求項５】
前記半導体層は、エピタキシャル層であることを特徴とする請求項１乃至４のいずれかに記載の半導体装置。
【請求項６】
前記絶縁膜は、シリコン酸化膜であることを特徴とする請求項１乃至５のいずれかに記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置に係り、特に、縦型トレンチＭＯＳＦＥＴに関する。
【０００２】
【従来の技術】
パワーＭＯＳＦＥＴは、大電流、高耐圧のスイッチング電源市場に加え、ノートブック型パーソナルコンピュータをはじめとする移動体通信機器等における省エネルギー用スイッチング市場での使用が増加してきている。斯かる用途においては、パワーＭＯＳＦＥＴは、パワーマネジメント回路や、リチウムイオン電池の安全回路等に使用される場合が多い。従って、電池電圧による直接駆動が可能となる低駆動電圧化、低オン抵抗化及びスイッチング損失低減を図るため、パワーＭＯＳＦＥＴのゲート・ドレイン間容量のさらなる低減が要求されている。
【０００３】
素子の低駆動電圧化、低オン抵抗化及びスイッチング損失低減を評価するための素子の特性を表す指標としては、オン抵抗Ｒｏｎとスイッチング時のゲート・ドレイン間電荷Ｑｇｄとの積Ｒｏｎ・Ｑｇｄが用いられる。素子特性指標Ｒｏｎ・Ｑｇｄは、オン抵抗Ｒｏｎとスイッチング時のゲート・ドレイン間電荷Ｑｇｄとの積であるから、その値が小さいほど、素子の低駆動電圧化、低オン抵抗化及びスイッチング損失低減において優れているということができる。
【０００４】
図７は、従来のトレンチゲート型パワーＭＯＳＦＥＴの第一例の断面図であり、図８は、従来のトレンチゲート型パワーＭＯＳＦＥＴの第一例の半導体基板表面における平面図である。尚、図７は、図８中の線ＤＤ’に沿った断面図であり、図８は、理解を容易にするため、半導体基板表面上のソース電極を除去した状態での半導体基板表面における平面図を示している。
【０００５】
従来のトレンチゲート型パワーＭＯＳＦＥＴは、ｎ＋型半導体基板１と、ｎ＋型半導体基板１上に形成されたｎ−型半導体層２と、ｎ−型半導体層２上に形成されたｐ型ベース層３と、ｐ型ベース層３表面から所定の深さまで所定の間隔ごとに形成された複数列のストライプ状トレンチ４と、各トレンチ４の側面及び底面に形成された絶縁膜５と、各トレンチ４間のｐ型ベース層３表層部に形成されたｎ＋型ソース層６と、各トレンチ４間のｐ型ベース層３表層部中央に形成されたストライプ状ｐ＋型コンタクト層７と、各トレンチ４内に形成されたゲート電極８と、各ｎ＋型ソース層６及びｐ＋型コンタクト層７上に形成されたソース電極９と、ｎ＋型半導体基板１裏面に形成されたドレイン電極１０と、を備えている。
【０００６】
ｎ−型半導体層２は、例えば、エピタキシャル成長により形成されたエピタキシャル層により構成される。ストライプ状トレンチ４の深さは、例えば、図７に示すように、ｐ型ベース層３表面からｎ−型半導体層２表層部までの深さとする。絶縁膜５は、例えば、シリコン酸化膜により構成される。
【０００７】
図８に示されているパラメータａ１は、従来のトレンチゲート型パワーＭＯＳＦＥＴの第一例における素子ピッチを表している。
【０００８】
図９は、従来のトレンチゲート型パワーＭＯＳＦＥＴの第二例の断面図であり、図１０は、従来のトレンチゲート型パワーＭＯＳＦＥＴの第二例の半導体基板表面における平面図である。尚、図９は、図１０中の線ＥＥ’に沿った断面図であり、図１０は、理解を容易にするため、半導体基板表面上のソース電極を除去した状態での半導体基板表面における平面図を示している。
【０００９】
図１０に示されているパラメータａ２は、従来のトレンチゲート型パワーＭＯＳＦＥＴの第二例における素子ピッチを表している。
【００１０】
従来のトレンチゲート型パワーＭＯＳＦＥＴの第二例は、素子ピッチａ２が、第一例の素子ピッチａ１の２倍となっている他は、第一例と同様の構成を有している。
【００１１】
ここで、上述の素子特性指標Ｒｏｎ・Ｑｇｄについて考察すると、スイッチング時のゲート・ドレイン間電荷Ｑｇｄは、ゲートの密度に比例して増加するので、例えば、上記従来のトレンチゲート型パワーＭＯＳＦＥＴの第一例に対する第二例のように、素子ピッチを２倍にすると、スイッチング時のゲート・ドレイン間電荷Ｑｇｄは、１／２倍となる。
【００１２】
一方、オン抵抗Ｒｏｎの成分は、チャネル抵抗とエピタキシャル層抵抗とに分けられ、上記従来のトレンチゲート型パワーＭＯＳＦＥＴの第一例におけるチャネル抵抗とエピタキシャル層抵抗との比は１：１である。そして、素子ピッチを２倍にすると、チャネル抵抗は２倍になるが、エピタキシャル層抵抗は変わらないため、素子全体のオン抵抗Ｒｏｎは、４／３倍となる。
【００１３】
従って、上記従来のトレンチゲート型パワーＭＯＳＦＥＴの第一例に対する第二例のように、素子ピッチを２倍にすると、素子特性指標Ｒｏｎ・Ｑｇｄは２／３倍に低減することができる。
【００１４】
【発明が解決しようとする課題】
しかしながら、素子ピッチの大きいトレンチゲート型パワーＭＯＳＦＥＴは、インダクタを負荷とした場合におけるスイッチング時のアバランシェ耐量が小さいという問題点があった。
【００１５】
本発明は、上記問題点に鑑みてなされたものであり、その目的は、素子特性指標Ｒｏｎ・Ｑｇｄの値が小さく、且つ、アバランシェ耐量が大きいトレンチゲート型パワーＭＯＳＦＥＴを提供することである。
【００１６】
【課題を解決するための手段】
本発明の第一の実施の形態に係る半導体装置によれば、
第一導電型の半導体基板と、
上記半導体基板上に形成された第一導電型の半導体層と、
上記半導体層上に形成された第二導電型のベース層と、
上記ベース層表面から所定の深さまで所定の間隔ごとに形成された複数列のストライプ状トレンチと、
上記各トレンチの側面及び底面に形成された絶縁膜と、
上記各トレンチ間の上記ベース層表層部に形成された第一導電型のソース層と、
上記各トレンチ間の上記ベース層表層部中央に形成された第二導電型のストライプ状コンタクト層と、
上記複数列のトレンチのうち一列おきの各トレンチ内に形成されたゲート電極と、
上記ゲート電極が形成されたトレンチ以外の上記各トレンチ内並びに上記各ソース層及び上記コンタクト層上に形成されたソース電極と、
上記半導体基板裏面に形成されたドレイン電極と、
を備えていることを特徴とする。
【００１７】
本発明の第二の実施の形態に係る半導体装置によれば、
第一導電型の半導体基板と、
上記半導体基板上に形成された第一導電型の半導体層と、
上記半導体層上に形成された第二導電型のベース層と、
上記ベース層表面から所定の深さまで所定の間隔ごとに形成された複数列のストライプ状トレンチと、
上記各トレンチの側面及び底面に形成された絶縁膜と、
上記複数列のトレンチのうち二列おきの各トレンチ内に形成されたゲート電極と、
上記ゲート電極が形成されたトレンチに隣接する上記ベース層表層部に形成された第一導電型のソース層と、
上記ソース層が形成されたベース層表層部中央にストライプ状に形成され、且つ、上記ソース層が形成されたベース層表層部以外の上記ベース層表層部に形成された第二導電型のコンタクト層と、
上記ゲート電極が形成されたトレンチ以外の上記各トレンチ内並びに上記各ソース層及び／又は上記コンタクト層上に形成されたソース電極と、
上記半導体基板裏面に形成されたドレイン電極と、
を備えていることを特徴とする。
【００１８】
本発明の第三の実施の形態に係る半導体装置によれば、
第一導電型の半導体基板と、
上記半導体基板上に形成された第一導電型の半導体層と、
上記半導体層上に形成された第二導電型のベース層と、
上記ベース層表面から所定の深さまで、所定の間隔ごとに、且つ、三列ごとにより広い間隔をおいて形成された複数列のストライプ状トレンチと、
上記各トレンチの側面及び底面に形成された絶縁膜と、
上記複数列のトレンチのうち上記所定の間隔ごとに形成された連続する三列のトレンチの中央の各トレンチ内に形成されたゲート電極と、
上記ゲート電極が形成されたトレンチに隣接する上記ベース層表層部に形成された第一導電型のソース層と、
上記ソース層が形成されたベース層表層部中央にストライプ状に形成され、且つ、上記ソース層が形成されたベース層表層部以外の上記ベース層表層部に形成された第二導電型のコンタクト層と、
上記ゲート電極が形成されたトレンチ以外の上記各トレンチ内並びに上記各ソース層及び／又は上記コンタクト層上に形成されたソース電極と、
上記半導体基板裏面に形成されたドレイン電極と、
を備えていることを特徴とする。
【００１９】
【発明の実施の形態】
以下、本発明に係る半導体装置の実施の形態について、図面を参照しながら説明する。尚、以下の説明においては、第一導電型をｎ型、第二導電型をｐ型として説明する。
【００２０】
図１は、本発明の第一の実施の形態に係る半導体装置の断面図であり、図２は、本発明の第一の実施の形態に係る半導体装置の半導体基板表面における平面図である。尚、図１は、図２中の線ＡＡ’に沿った断面図であり、図２は、理解を容易にするため、半導体基板表面上のソース電極を除去した状態での半導体基板表面における平面図を示している。
【００２１】
本発明の第一の実施の形態に係る半導体装置は、ｎ＋型半導体基板１と、ｎ＋型半導体基板１上に形成されたｎ−型半導体層２と、ｎ−型半導体層２上に形成されたｐ型ベース層３と、ｐ型ベース層３表面から所定の深さまで所定の間隔ごとに形成された複数列のストライプ状トレンチ４と、各トレンチ４の側面及び底面に形成された絶縁膜５と、各トレンチ４間のｐ型ベース層３表層部に形成されたｎ＋型ソース層６と、各トレンチ４間のｐ型ベース層３表層部中央に形成されたストライプ状ｐ＋型コンタクト層７と、複数列のトレンチ４のうち一列おきの各トレンチ４内に形成されたゲート電極８と、ゲート電極８が形成されたトレンチ４以外の各トレンチ４内並びに各ｎ＋型ソース層６及びｐ＋型コンタクト層７上に形成されたソース電極９と、ｎ＋型半導体基板１裏面に形成されたドレイン電極１０と、を備えている。
【００２２】
ｎ−型半導体層２は、例えば、エピタキシャル成長により形成されたエピタキシャル層により構成される。ストライプ状トレンチ４の深さは、例えば、図１に示すように、ｐ型ベース層３表面からｎ−型半導体層２表層部までの深さとする。絶縁膜５は、例えば、シリコン酸化膜により構成される。
【００２３】
本発明の第一の実施の形態に係る半導体装置においては、従来の通常のトレンチゲート型パワーＭＯＳＦＥＴと同等のピッチで複数列のストライプ状トレンチ４が形成され、且つ、各トレンチ内にはゲート電極８とソース電極９とが一列おきに形成されている。
【００２４】
上記構成においては、トレンチ４のピッチが従来の通常のトレンチゲート型パワーＭＯＳＦＥＴと同等であるため、アバランシェ耐量を従来の通常のトレンチゲート型パワーＭＯＳＦＥＴと同等に大きく維持することができる。一方、ゲート電極８のピッチ、即ち、素子ピッチは、従来の通常のトレンチゲート型パワーＭＯＳＦＥＴの２倍となっているため、素子特性指標Ｒｏｎ・Ｑｇｄの値を小さくすることができ、素子の低駆動電圧化、低オン抵抗化及びスイッチング損失低減を図ることができる。
【００２５】
図３は、本発明の第二の実施の形態に係る半導体装置の断面図であり、図４は、本発明の第二の実施の形態に係る半導体装置の半導体基板表面における平面図である。尚、図３は、図４中の線ＢＢ’に沿った断面図であり、図４は、理解を容易にするため、半導体基板表面上のソース電極を除去した状態での半導体基板表面における平面図を示している。
【００２６】
本発明の第二の実施の形態に係る半導体装置は、ｎ＋型半導体基板１と、ｎ＋型半導体基板１上に形成されたｎ−型半導体層２と、ｎ−型半導体層２上に形成されたｐ型ベース層３と、ｐ型ベース層３表面から所定の深さまで所定の間隔ごとに形成された複数列のストライプ状トレンチ４と、各トレンチ４の側面及び底面に形成された絶縁膜５と、複数列のトレンチ４のうち二列おきの各トレンチ４内に形成されたゲート電極８と、ゲート電極８が形成されたトレンチ４に隣接するｐ型ベース層３表層部に形成されたｎ＋型ソース層６と、ｎ＋型ソース層６が形成されたｐ型ベース層３表層部中央にストライプ状に形成され、且つ、ｎ＋型ソース層６が形成されたｐ型ベース層３表層部以外のｐ型ベース層３表層部に形成されたｐ＋型コンタクト層７と、ゲート電極８が形成されたトレンチ４以外の各トレンチ４内並びに各ｎ＋型ソース層６及び／又はｐ＋型コンタクト層７上に形成されたソース電極９と、ｎ＋型半導体基板１裏面に形成されたドレイン電極１０と、を備えている。
【００２７】
ｎ−型半導体層２は、例えば、エピタキシャル成長により形成されたエピタキシャル層により構成される。ストライプ状トレンチ４の深さは、例えば、図３に示すように、ｐ型ベース層３表面からｎ−型半導体層２表層部までの深さとする。絶縁膜５は、例えば、シリコン酸化膜により構成される。
【００２８】
本発明の第二の実施の形態に係る半導体装置においては、従来の通常のトレンチゲート型パワーＭＯＳＦＥＴと同等のピッチで複数列のストライプ状トレンチ４が形成され、且つ、ゲート電極８が二列おきのトレンチ４内に、ソース電極９が残余のトレンチ４内に形成されている。
【００２９】
上記構成においては、トレンチ４のピッチが従来の通常のトレンチゲート型パワーＭＯＳＦＥＴと同等であるため、第一の実施の形態と同様、アバランシェ耐量を従来の通常のトレンチゲート型パワーＭＯＳＦＥＴと同等に大きく維持することができる。一方、ゲート電極８のピッチ、即ち、素子ピッチは、従来の通常のトレンチゲート型パワーＭＯＳＦＥＴの３倍となっているため、第一の実施の形態よりもさらに、素子特性指標Ｒｏｎ・Ｑｇｄの値を小さくすることができ、素子の低駆動電圧化、低オン抵抗化及びスイッチング損失低減を図ることができる。
【００３０】
図５は、本発明の第三の実施の形態に係る半導体装置の断面図であり、図６は、本発明の第三の実施の形態に係る半導体装置の半導体基板表面における平面図である。尚、図５は、図６中の線ＣＣ’に沿った断面図であり、図６は、理解を容易にするため、半導体基板表面上のソース電極を除去した状態での半導体基板表面における平面図を示している。
【００３１】
本発明の第三の実施の形態に係る半導体装置は、ｎ＋型半導体基板１と、ｎ＋型半導体基板１上に形成されたｎ−型半導体層２と、ｎ−型半導体層２上に形成されたｐ型ベース層３と、ｐ型ベース層３表面から所定の深さまで、所定の間隔ごとに、且つ、三列ごとにより広い間隔をおいて形成された複数列のストライプ状トレンチ４と、各トレンチ４の側面及び底面に形成された絶縁膜５と、複数列のトレンチ４のうち上記所定の間隔ごとに形成された連続する三列のトレンチ４の中央の各トレンチ４内に形成されたゲート電極８と、ゲート電極８が形成されたトレンチ４に隣接するｐ型ベース層３表層部に形成されたｎ＋型ソース層６と、ｎ＋型ソース層６が形成されたｐ型ベース層３表層部中央にストライプ状に形成され、且つ、ｎ＋型ソース層６が形成されたｐ型ベース層３表層部以外のｐ型ベース層３表層部に形成されたｐ＋型コンタクト層７と、ゲート電極８が形成されたトレンチ４以外の各トレンチ４内並びに各ｎ＋型ソース層６及び／又はｐ＋型コンタクト層７上に形成されたソース電極９と、ｎ＋型半導体基板１裏面に形成されたドレイン電極１０と、を備えている。
【００３２】
ｎ−型半導体層２は、例えば、エピタキシャル成長により形成されたエピタキシャル層により構成される。ストライプ状トレンチ４の深さは、例えば、図５に示すように、ｐ型ベース層３表面からｎ−型半導体層２表層部までの深さとする。絶縁膜５は、例えば、シリコン酸化膜により構成される。
【００３３】
本発明の第三の実施の形態に係る半導体装置においては、従来の通常のトレンチゲート型パワーＭＯＳＦＥＴと同等の所定の間隔ごとに、且つ、三列ごとにより広い間隔をおいて複数列のストライプ状トレンチ４が形成され、ゲート電極８が、複数列のトレンチ４のうち上記所定の間隔ごとに形成された連続する三列のトレンチ４の中央の各トレンチ４内に形成され、ソース電極９が残余のトレンチ４内に形成されている。
【００３４】
上記構成においては、中央にゲート電極８が形成された連続する三列のトレンチ４のピッチが従来の通常のトレンチゲート型パワーＭＯＳＦＥＴと同等であるため、第一の実施の形態と同様、アバランシェ耐量を従来の通常のトレンチゲート型パワーＭＯＳＦＥＴと同等に大きく維持することができる。一方、トレンチ４は、三列ごとにより広い間隔をおいて形成されているので、ゲート電極８のピッチ、即ち、素子ピッチは、従来の通常のトレンチゲート型パワーＭＯＳＦＥＴの３倍である第二の実施の形態よりもさらに大きくなっている。従って、素子特性指標Ｒｏｎ・Ｑｇｄの値をさらに小さくすることができ、さらなる素子の低駆動電圧化、低オン抵抗化及びスイッチング損失低減を図ることができる。
【００３５】
【発明の効果】
本発明に係る半導体装置によれば、従来の通常のトレンチゲート型パワーＭＯＳＦＥＴと同等のピッチで複数列のストライプ状トレンチが形成され、且つ、ゲート電極が一列又は二列おきのトレンチ内に、ソース電極が残余のトレンチ内に形成されているので、アバランシェ耐量を従来の通常のトレンチゲート型パワーＭＯＳＦＥＴと同等に大きく維持しながら、素子特性指標Ｒｏｎ・Ｑｇｄの値を小さくすることができ、素子の低駆動電圧化、低オン抵抗化及びスイッチング損失低減を図ることができる。
【００３６】
さらに、ゲート電極が二列おきのトレンチ内に形成されている場合において、両者ともソース電極が形成されている二列のトレンチ間の間隔をより広い間隔にすると、素子特性指標Ｒｏｎ・Ｑｇｄの値をさらに小さくすることができ、さらなる素子の低駆動電圧化、低オン抵抗化及びスイッチング損失低減を図ることができる。
【図面の簡単な説明】
【図１】本発明の第一の実施の形態に係る半導体装置の断面図である。
【図２】本発明の第一の実施の形態に係る半導体装置の半導体基板表面における平面図である。
【図３】本発明の第二の実施の形態に係る半導体装置の断面図である。
【図４】本発明の第二の実施の形態に係る半導体装置の半導体基板表面における平面図である。
【図５】本発明の第三の実施の形態に係る半導体装置の断面図である。
【図６】本発明の第三の実施の形態に係る半導体装置の半導体基板表面における平面図である。
【図７】従来のトレンチゲート型パワーＭＯＳＦＥＴの第一例の断面図である。
【図８】従来のトレンチゲート型パワーＭＯＳＦＥＴの第一例の半導体基板表面における平面図である。
【図９】従来のトレンチゲート型パワーＭＯＳＦＥＴの第二例の断面図である。
【図１０】従来のトレンチゲート型パワーＭＯＳＦＥＴの第二例の半導体基板表面における平面図である。
【符号の説明】
１  ｎ＋型半導体基板
２  ｎ−型半導体層（エピタキシャル層）
３  ｐ型ベース層
４  トレンチ
５  絶縁膜（酸化膜）
６  ｎ＋型ソース層
７  ｐ＋型コンタクト層
８  ゲート電極
９  ソース電極
１０  ドレイン電極
【図１】
2004241413.tif 000003
【図２】
2004241413.tif 000004
【図３】
2004241413.tif 000005
【図４】
2004241413.tif 000006
【図５】
2004241413.tif 000007
【図６】
2004241413.tif 000008
【図７】
2004241413.tif 000009
【図８】
2004241413.tif 000010
【図９】
2004241413.tif 000011
【図１０】
2004241413.tif 000012