(57)【要約】【課題】高出力マイクロ波スイッチング装置用として、異常電流が回路に流れるのを未然に防ぎ、直ちに自動的に現状回復することができるＧａＮ系半導体装置を提供する。【解決手段】同一基板上に、ＧａＮ系半導体材料をヘテロ電界接合トランジスタ１０Ａとポリマスイッチ１０Ｂとが形成されており、回復機能を有するポリマスイッチ１０Ｂが、ヘテロ電界効果トランジスタ１０Ａと直列に接続されていることを特徴とする、電流遮断器付きＧａＮ系半導体装置。【選択図】      図１
2004186558.tif 000002
【特許請求の範囲】
【請求項１】
ＩＩＩ−Ｖ族窒化物半導体層から成るＧａＮ系電界効果トランジスタと、
電流遮断器と、を有するＧａＮ系半導体装置であって、
前記電界効果トランジスタと前記電流遮断器とが直列接続され、かつ、前記電流遮断器は回復機能を有することを特徴とする電流遮断器付きＧａＮ系半導体装置。
【請求項２】
前記回復機能を有する電流遮断器がポリマスイッチまたはセレン整流器である、請求項１に記載の電流遮断器付きＧａＮ系半導体装置。
【請求項３】
前記ＧａＮ系電界トランジスタと前記ポリマスイッチとが同一基板上に形成されている、請求項１に記載の電流遮断器付きＧａＮ系半導体装置。
【請求項４】
ＩＩＩ−Ｖ族窒化物半導体層から成るＧａＮ系電界効果トランジスタと、
整流素子と、を有するＧａＮ系半導体装置であって、
前記ＧａＮ系電界効果トランジスタと前記整流素子とが直列接続されており、かつ、前記整流素子は前記ＧａＮ系電界効果トランジスタと略同一のショットキー特性を有するＧａＮ系ショットキー整流素子であることを特徴とする電流遮断器付きＧａＮ系半導体装置。
【請求項５】
前記ＧａＮ系電界効果トランジスタと前記ＧａＮ系ショットキー整流素子とが同一基板上に形成されている、請求項４に記載の電流遮断器付きＧａＮ系半導体装置。
【請求項６】
前記ＧａＮ系電界効果トランジスタに、逆負荷電流電圧保護用の整流素子としてＧａＮ系ショットキー整流素子が並列接続されている、請求項１乃至５のいずれかに記載の電流遮断器付きＧａＮ系半導体装置。
【請求項７】
前記逆負荷電流電圧保護用のＧａＮ系ショットキー整流素子と前記ＧａＮ系電界効果トランジスタのショットキー特性が略同一である、請求項６に記載の電流遮断器付きＧａＮ系半導体装置。
【請求項８】
前記逆負荷電流電圧保護用のＧａＮ系ショットキー整流素子が同一基板上に形成されている、請求項７に記載の電流遮断器付きＧａＮ系半導体装置。
【請求項９】
前記ＧａＮ系電界効果トランジスタのソース電極と前記ＧａＮ系ショットキー整流素子のカソード電極とが共通電極であることを特徴とする、請求項８に記載の電流遮断器付きＧａＮ系半導体装置。
【請求項１０】
サージ電圧保護用の定電圧整流素子を有する、請求項１乃至９のいずれかに記載の電流遮断器付きＧａＮ系半導体装置。
【請求項１１】
前記定電圧整流素子が同一基板上に形成されている、請求項１０に記載の電流遮断器付きＧａＮ系半導体装置。
【請求項１２】
前記ＧａＮ系電界効果トランジスタが、基板と、前記基板上に、バッファ層とＧａＮ系の第１半導体層とがこの順序で形成された積層構造と、前記第１半導体層上にヘテロ接合して配置されている前記第１半導体層よりもバンドギャップの大きいＧａＮ系の第２半導体層と、前記第１半導体層上の別の箇所に配置されているＧａＮ系の第３半導体層と、を有し、
前記第２半導体層上にゲート電極が形成され、前記第３半導体層上にソース電極とドレイン電極がそれぞれ形成されていることを特徴とする、請求項１乃至１１のいずれかに記載の電流遮断器付きＧａＮ系半導体装置。
【請求項１３】
前記第２半導体層が、前記第１半導体層との間にエッチング除去部分が形成されている状態で前記第１半導体層上にヘテロ接合して配置されており、かつ、前記第３半導体層が前記第２半導体層の側部および前記エッチング除去部分を埋設した状態で配置されていることを特徴とする、請求項１２に記載の電流遮断器付きＧａＮ系半導体装置。
【請求項１４】
前記エッチング除去部分が前記第２半導体層の下部にアンダーカット部を有している、請求項１３に記載の電流遮断器付きＧａＮ系半導体装置。
【請求項１５】
前記ＧａＮ系ショットキー整流素子が、前記基板上に、バッファ層と前記第１半導体層とがこの順序で形成された積層構造と、前記第１半導体層上にヘテロ接合して配置されている前記第１半導体層よりもバンドギャップの大きい前記第２半導体層と、前記第１半導体層上の別の箇所に配置されているＧａＮ系の第３半導体層と、を有し、
前記第２半導体層上にショットキー接合して形成されたアノード電極と、前記第３半導体層上にオーミック接合して形成されたカソード電極と、を有する、請求項４乃至１１のいずれかに記載の電流遮断器付きＧａＮ系半導体装置。
【請求項１６】
前記第２半導体層が、前記第１半導体層との間にエッチング除去部分が形成されている状態で前記第１半導体層上にヘテロ接合して配置されており、かつ、前記第３半導体層が前記第２半導体層の側部および前記エッチング除去部分を埋設した状態で配置されていることを特徴とする、請求項１５に記載の電流遮断器付きＧａＮ系半導体装置。
【請求項１７】
前記エッチング除去部分が前記第２半導体層の下部にアンダーカット部を有している、請求項１６に記載の電流遮断器付きＧａＮ系半導体装置。
【請求項１８】
前記ＧａＮ系電界効果トランジスタ及び前記ＧａＮ系ショットキー整流素子の第１半導体層がアンドープＧａＮ層であり、前記第２の半導体層がアンドープＡｌＧａＮ層であり、前記第３の半導体層がｎ型ＧａＮ層である、請求項４乃至１１のいずれかに記載の電流遮断器付きＧａＮ系半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＧａＮ系半導体装置に関し、更に詳しくは、ＧａＮ系半導体材料から成る電界効果トランジスタ装置に関する。
【０００２】
【従来の技術】
ＧａＮ系半導体材料を用いたヘテロ接合電界効果トランジスタ（Ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ。以下、ＨＦＥＴと称す。）は、高速動作が可能で、オン電圧が低く、しかも耐圧が高い長所を持っており、高周波での高温動作や高電圧での大電流動作が可能である。また、ＧａＮ系材料を用いているため高温環境にも耐えられることから、高出力マイクロ波スイッチング装置用に各種デバイスが開発研究されている。
【０００３】
ＧａＮ系半導体材料を用いたＨＦＥＴの１例を図９に示す（例えば、非特許文献１参照。）。
ＨＦＥＴは、基板の上にＡｌＮバッファー層、ノンドープＧａＮ層、ノンドープＡｌＧａＮ層が、この順序で積層されており、前記ＧａＮ層と前記ＡｌＧａＮ層のヘテロ接合界面に２次元電子ガス層が生じている。
【０００４】
また、上記のヘテロ接合界面の両端に接して低抵抗のＧａＮ層が形成され、その上に、それぞれオーミック接合してＴｉ／Ａｌから成るソース電極とドレイン電極が形成されている。また、ノンドープＡｌＧａＮ層の上には、ショットキー接合させるために、Ｐｔ／Ａｕから成るゲート電極が形成されている。
【０００５】
【非特許文献１】
エス・エム・ツェ（Ｓ．  Ｍ．  Ｓｚｅ）編、「モダンセミコンダクタデバイスフィジックス（Ｍｏｄｅｒｎ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｄｅｖｉｃｅ  Ｐｈｙｓｉｃｓ）」、（米国）、ジョンワイリー・サンズ（Ｊｏｈｎ  Ｗｉｌｅｙ  ＆  Ｓｏｎｓ）、１９９８年、ｐ．１２５
【０００６】
【発明が解決しようとする課題】
上記の構造のＨＦＥＴは、いくつかの優れた長所を持っているが、現在までのところ、前記構造のＨＦＥＴをそのままＧａＮ系半導体装置（以下、ＨＦＥＴ装置と称す）として回路に組み込んで高出力マイクロ波スイッチング装置を構成すると以下のようなことが起こる場合があった。
【０００７】
すなわち、上記のＨＦＥＴの場合、例えばサージ電圧がドレイン側に印加されると、それに伴う大電流によるＨＦＥＴの発熱が生じてＨＦＥＴが破壊されることがあった。
また、ＨＦＥＴは通常ノーマリオン状態で動作させるために、何らかの原因による異常（サージ電圧印加や冷却不足などによる熱暴走等）でゲート電極が故障するとＨＦＥＴは常に導通状態（オン状態）となり、回路がショートして他の装置（デバイス）まで破壊されることがあった。
【０００８】
このような問題に対しては、従来のパワーＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ＦＥＴ）  装置やＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）  装置等において行われているように、何らかの異常による大電流がＨＦＥＴ側に流れ込むのを防止する電流遮断器を付加する構造の有効性が考えられる。
そのために使用可能な電流遮断器としては、例えば、ヒューズ方式やブレーカ方式による電流遮断器がある。しかし、装置を現状回復するためには、ヒューズ方式の場合は交換作業が必要であり、ブレーカの場合は再度ブレーカをオンする必要がある。また、大電流が流れはじめた時にその異常を検知して瞬時に電流遮断する（ラッチオフ）方式を採用する場合は、上記のブレーカと同様に外部信号を入れて（ラッチオン）、装置を回復させる必要があった。
【０００９】
したがって、上記のスイッチング装置を採用した場合、ＨＦＥＴの自動的な機能回復の点からいえば、何らかの異常事態により動作を一時停止させたとしても、異常事態が去れば直ちに現状回復できる装置であることが好ましい。
また、例えばＳｉ系の整流素子をＨＦＥＴの前段に接続し、定格以上の電流が流れたときに前記整流素子を破壊させるという方式も考えられる。しかしこの場合も整流素子の交換作業が伴うとともに、Ｓｉ系の整流素子では大電流用のＨＦＥＴに内蔵またはコンパクトに付加することが困難であった。
【００１０】
しかも、上記の整流素子をＨＦＥＴに付加するには、大電流が流れた時、高速で電流遮断できる整流素子であることが必要である。整流素子から漏れた電流が上述したようにＨＦＥＴ側に流れ込み、ＨＦＥＴを破壊してしまうからである。しかしながら、Ｓｉ系の整流素子はｐｎ接合による整流素子であるため高速動作には自ずから限界があり、上記した条件を満たさないという問題がある。
【００１１】
次に、ＨＦＥＴの前段に電流遮断器を付加するとともに、ＨＦＥＴの信頼性をさらに高めるために、ソース・ドレイン間の逆負荷電流電圧用の整流素子やソース・ゲート間の高速スイッチング動作時の突入電流やサージ電圧によるゲート電極の破壊防止用の整流素子を付加したＨＦＥＴが考えられる。
しかし、例えばｐｎ接合構造の逆負荷電流電圧用の整流素子（例えばツェナーダイオード）の場合、オン抵抗が１０ｍΩｃｍ２程度、オン電圧が１．２〜１．５Ｖ程度である。そのために、それをＨＦＥＴに付加した場合、整流素子による損失が無視できず、周波数および出力電流が大きくなるにつれ、その差はより顕著になる。
【００１２】
その上、上記のツェナーダイオードは、Ｓｉ系材料のため耐圧は数十Ｖ程度と低く、３００Ｖ程度あるサージ電圧に耐えるためには、ツェナーダイオードを数段以上重ねる必要があり、これをＨＦＥＴに内蔵すると基板に形成しうるＨＦＥＴの数が少なくなってしまう。
また、例えば３００℃以上の高温環境下で使用する場合に、熱暴走がなく、信頼性よく動作させるにはＳｉ系材料の整流素子は用いることができなかった。
【００１３】
本発明は、上記した問題を解決するためになされたもので、ＧａＮ系半導体材料の特性を活かし、さらに安定動作を保証する高い信頼性と高い効率を備えた高出力マイクロ波スイッチング用のＧａＮ系半導体装置を提供することを目的とする。
【００１４】
【課題を解決するための手段】
上記した目的を達成するために、本発明においては、ＩＩＩ−Ｖ族窒化物半導体層から成るＧａＮ系電界効果トランジスタと、電流遮断器と、を有するＧａＮ系電界効果トランジスタ装置であって、前記電界効果トランジスタと前記電流遮断器とが直列接続され、かつ、前記電流遮断器は回復機能を有することを特徴とする電流遮断器付きＧａＮ系電界効果トランジスタが提供される。
【００１５】
また、ＩＩＩ−Ｖ族窒化物半導体層から成るＧａＮ系電界効果トランジスタと、整流素子と、を有するＧａＮ系電界効果トランジスタ装置であって、前記電界効果トランジスタと前記整流素子とが直列接続され、かつ、前記整流素子は  前記ＧａＮ系電界効果トランジスタと同一のショットキー特性を有するＧａＮ系ショットキー整流素子であることを特徴とする電流遮断器付きＧａＮ系ＦＥＴ半導体装置が提供される。
【００１６】
【発明の実施の形態】
（回復可能な電流遮断器付きＨＦＥＴ装置の場合）
図１に、本発明の電流遮断器付きＨＦＥＴ装置の一実施例を示す。
図１（ａ）に示すように、本発明の装置１０は、ＨＦＥＴ１０Ａ及び回復機能を持つポリマスイッチ（Ｐｏｓｉｔｉｖｅ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｃｏｅｆｆｉｃｉｅｎｔ  ｄｅｖｉｃｅ）１０Ｂとで構成されている。具体的には、ＨＦＥＴ１０Ａはノーマリオンタイプで、ソース電極Ｓ側を接地し、ドレイン電極Ｄ側に入力された電圧Ｖｉｎによる電流がゲート電極Ｇ側のゲート駆動バイアスに合わせてソース電極Ｓ側に流れる。また、ポリマスイッチ１０Ｂは、ＨＦＥＴ１０Ａのドレイン側の前段に直列に接続されている。
【００１７】
ポリマスイッチ１０Ｂは、後述するように、金属電極に導電ポリマを挟んだ三層構造をしており、電流密度が数Ａ／ｃｍ２  程度での動作が可能なのでＨＦＥＴ装置への内蔵が可能である。
図１（ｂ）に、装置１０の構造断面図を示す。
ＨＦＥＴ装置１０は、同一の基板の上に形成されたＨＦＥＴ１０Ａとポリマスイッチ１０Ｂとで構成されている。
【００１８】
ＨＦＥＴ１０Ａは、半絶縁性のサファイア基板１１の上に、ＧａＮバッファ層１２を介して、ＩＩＩ−Ｖ族窒化物半導体層であるアンドープの高抵抗のＧａＮ層１３が形成され、このＧａＮ層１３の上に、ＧａＮ層１３よりバンドギャップエネルギーの大きいＩＩＩ−Ｖ族窒化物半導体層であるアンドープの高抵抗のＡｌＧａＮ層１４が形成されている。また、ＧａＮ層１３とＡｌＧａＮ層１４とのヘテロ接合部に接続して、低抵抗のｎ型ＧａＮ層１５がＧａＮ層１３の上に二個形成されている。したがって、ＧａＮ層１３とＡｌＧａＮ層１４とのヘテロ接合界面近傍には、２次元電子ガス層（図中の破線で示す）１９が発生する。また、ｎ型ＧａＮ層１５上にオーミック接合して、ソース電極１６及びドレイン電極１７がそれぞれ形成されている。また、ＡｌＧａＮ層１４の上にショットキー接合して、ゲート電極１８が形成されている。
【００１９】
また、ポリマスイッチ１０Ｂは同一基板の上に、上記したＨＦＥＴ１０Ａの近傍に形成されており、ＧａＮ層１３の上に絶縁層ＳｉＯ２２２，下部電極２３，導電ポリマ２４，上部電極２５の順序で積層された構造になっている。
次に、ＨＦＥＴ装置１０の製造法の１例について、図２（ａ）〜（ｅ）を用いて説明する。
【００２０】
ここではＨＦＥＴ用の高品位の活性層を形成するために、結晶成長室とパターニング室を有する超高真空ガスソースＭＢＥ（ｇａｓ  ｓｏｕｒｃｅ  ｍｏｌｅｃｕｌａｒ  ｂｅａｍ  ｅｐｉｔａｘｙ）装置を用いた。他に、有機金属気相成長法（ＭＯＣＶＤ法）を適用して形成することができる。また、ハライド気相成長（ＨＶＰＥ：ｈａｌｉｄｅ  ｖａｐｏｒ  ｐｈａｓｅ  ｅｐｉｔａｘｙ）法を採用してもよい。
【００２１】
まず、結晶成長室において、先ずサファイア基板１１の上に、ジメチルヒドラジン（５×１０−５Ｔｏｒｒ）とメタルＧａ（５×１０−７Ｔｏｒｒ）を用いて、結晶成長温度６４０℃で厚さ５０ｎｍのＧａＮバッファ層１２を形成する。なお、上記の実施形態では、基板として半絶縁性基板を使用したが、シリコン等の絶縁性または半絶縁性基板やＳｉＣ、ＧａＡｓ，ＧａＰ等の導電性基板を用いてもよい。
【００２２】
次に、メタルＧａ（５×１０−７Ｔｏｒｒ）はそのままとしておき、窒素源をアンモニア（５×１０−５Ｔｏｒｒ）に切り換え、成長温度を７８０℃に上昇して厚さ２０００ｎｍのアンドープのＧａＮ層１３をエピタキシャル結晶成長させる。なお、ＧａＮ層１３を高抵抗化するために、キャリア濃度は２×１０１６ｃｍ−３以下となるように成膜条件を設定した。このＧａＮ層１３のバンドギャップエネルギー（Ｅｇ）は約３．４ｅＶである。
【００２３】
ついで、成長温度を７８０℃に保ったまま、ＧａＮ層１３の上にＡｌ（１×１０−７Ｔｏｒｒ）、Ｇａ（５×１０−７Ｔｏｒｒ）、アンモニア（５×１０−５Ｔｏｒｒ）を用い厚さ３０ｎｍの高抵抗のアンドープのＡｌ０．２Ｇａ０．８Ｎ層１４を形成した。このＡｌ０．２Ｇａ０．８Ｎ層１４のバンドギャップエネルギー（Ｅｇ）は約４．０ｅＶである（図２（ａ）参照）。ＧａＮ層１３とＡｌ０．２Ｇａ０．８Ｎ層１４はヘテロ接合界面となっており、２次元電子ガス層１９を生じている（図の破線で示す）。
【００２４】
ついで、プラズマＣＶＤ（ｐｌａｓｍａ−Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）装置を用いて、上記のＡｌ０．２Ｇａ０．８Ｎ層１４の表面にＳｉＯ２膜を堆積させ、フォトレジストおよびウェットエッチング法またはドライエッチング法でＳｉＯ２膜を選択的にエッチング除去して、所定の形状のＳｉＯ２パターン２０を形成する。
次に、ＲＩＥ  （ｒｅａｃｔｉｖｅ  ｉｏｎ  ｅｔｃｈｉｎｇ）  装置を用いてＳｉＯ２の開口部からドライエッチングして、Ａｌ０．２Ｇａ０．８Ｎ層１４の全部と、その下に位置するＧａＮ層１３の一部をエッチング除去する。ここでは、ＧａＮ層１３は、Ａｌ０．２Ｇａ０．８Ｎ層１４の接合界面から深さ４０ｎｍまでの部分２１をエッチング除去した（図２（ｂ）参照）。
【００２５】
エッチング後、Ｓｉを２×１０１９ｃｍ−３ドープした厚さ４０ｎｍのｎ型ＧａＮ層１５をソース及びドレイン電極用にエッチング除去した箇所に選択的に成長させる（図２（ｃ）参照）。
このようにすると、ｎ型ＧａＮ層の上に形成させたソース及びドレイン電極のオーミックコンタクト性を高めることができる。また、ＧａＮ層１３とＡｌ０．２Ｇａ０．８Ｎ層１４のヘテロ接合界面に発生する２次元電子ガス層１９の端部をｎ型ＧａＮ層１５の側部に接して配置できるため、２次元電子ガス層１９とｎ型ＧａＮ層１５との電気的な導通が良好になる。
【００２６】
なお、ｎ型ドーパントとしては、ＴｅやＳｎ等も好適に用いることができる。また、上記のコンタクト層はｎ型ＧａＮ材料に限定されるものではなく、例えばＳｉなどをドープしたＩｎＧａＮ、ＩｎＧａＡｌＮ、ＩｎＧａＮＡｓ、ＩｎＧａＮＰなどを用いることができる。また、ＧａＮよりバンドギャップが小さいＧａＡｓ，ＩｎＧａＡｓなどもソース、ドレイン電極のコンタクト材料として使用することができる。
【００２７】
ついで、ソース電極とドレイン電極用の所定場所にマスクパターンを形成し、二個のｎ型ＧａＮ層１５の上にそれぞれ耐熱性が高く、しかもオーミック接合するＴａ−Ｓｉ／Ａｕ積層構造のソース電極１６及びドレイン電極１７をＥＣＲスパッタ装置を用いて同時成膜して形成する。同様にして、ソース電極１６とドレイン電極１７に挟まれたＡｌ０．２Ｇａ０．８Ｎ層１４の上にはショットキー接合するＰｔ／Ａｕ積層構造のゲート電極１８を形成する（図２（ｄ）参照）。このようにしてＨＦＥＴ１０Ａを得ることができる。本実施例では、ＨＦＥＴのゲート長は１μｍ、ゲート幅は１００μｍとした。
【００２８】
ソース電極とドレイン電極の材料としては、上記のＴａ−Ｓｉの他に、Ｔｉ−Ｓｉ，Ａｌ−Ｓｉ，Ｔａ−Ｓｉのような、耐熱性およびコンタクト性に優れたシリサイド合金等を好適に用いることができる。
また、ゲート電極の材料としては、上記のＰｔの他に，Ｗ，Ｐｄ，Ａｇ，Ａｕ，Ｎｉ等を好適に用いることができる。
【００２９】
ついで、ポリマスイッチ１０Ｂを上記のＨＦＥＴ１０Ａの近傍に形成する。なお、以下において、ＳｉＯ２の形成及び除去、フォトレジストとマスクパターンの形成及び除去の工程については、必要な場合にのみ言及する。
先ず、プラズマＣＶＤ装置を用いて、ポリマスイッチ１０Ｂが形成される所定の場所に、アンドープＧａＮ層１３の上に絶縁性のあるＳｉＯ２層２２を形成し、次にＥＣＲスパッタ装置を用いてＳｉＯ２層２２の上に下部電極２３を形成する。そして、スピンコート法を用いて導電ポリマ２４を下部電極２３の上に塗り、例えば１００℃の高温処理で硬化安定させる。再びＥＣＲスパッタ装置を用いて上部電極２５を形成する。このようにして、ポリマスイッチ１０Ｂを得ることができる。なお、上部および下部電極の材料、ポリマスイッチの大きさ、および導電ポリマーの厚さは所定のＨＦＥＴ定格に合わせて決めればよい（図２（ｅ）参照）。
【００３０】
このような一連の工程を経て、図１（ｂ）に示すＨＦＥＴ１０Ａ及びポリマスイッチ１０Ｂが同一基板上に形成される。上記のような構造にすれば、ＨＦＥＴ１０Ａとポリマスイッチ１０ＢはＳｉＯ２層２２を介して電気的に完全分離できる。
その後、ドレイン電極１７と下部電極２３が基板１１に形成された配線パターンで接続され、また、上部電極２５は入力側に接続され、図１（ｂ）の回路に示したように、ＨＦＥＴ１０Ａとポリマスイッチ１０Ｂが直列接続される（図示せず）。
【００３１】
なお、上記の説明では、ＨＦＥＴ１０Ａ及びポリマスイッチ１０Ｂの製造工程を別々に行う場合で説明したが、共通化できる工程があればそれを取り入れて工程を簡略化してもよい。
上部及び下部電極にサンドイッチされた導電ポリマ２４は、定格以内の電流では低抵抗であるが、定格以上の異常電流が流れると導電ポリマ２４の温度が上昇する。そして、導電ポリマ２４の抵抗が急激に上がり電流を遮断する。異常電流がなくなるとポリマ２４の温度が下がり、再び低抵抗になる。すなわち、改めて外部信号を入れてラッチオンさせる必要はなく、自動的に装置を原状回復することができる。
【００３２】
なお、図２（ｂ）の工程の代わりに、図３に示すように、上記の溝部２１を形成する時に、ドライエッチング条件を変えて、ＡｌＧａＮ層１４の下部にアンダーカット部２６を形成してもよい。例えば、ＡｌＧａＮ層１４の側部直下から２０ｎｍ程度幅方向に食い込んだ状態でエッチングしておく。このようにしておくと、ｎ型ＧａＮ層１５を選択成長させたときに、このアンダーカット部２６にもｎ型ＧａＮ層１５が埋設され、２次元電子ガス層１９との導通をさらによくすることができる（その他の工程は図２（ａ）、（ｃ）〜（ｅ）と全く同様である）。以下の実施例においても、上記の方法を好適に用いることができる。
【００３３】
また、回復機能を持つ電流遮断整流素子として他にセレン整流器があげられる。セレン整流器はポリマスイッチと違い、電流密度は５０〜１００ｍＡ／ｃｍ２  と小さく、大電流用ＨＦＥＴには内蔵できない。しかし、ｐ型半導体であるセレンは多数キャリアのみが電流に寄与するので、回復時間が理論的になく、高速動作に向いているため、ＨＦＥＴ１０Ａに外付けしたＨＦＥＴ装置２０として使用することも好適に可能である（図示せず）。
【００３４】
（ＨＦＥＴと同一のショットキー特性を持つ電流遮断器付きＧａＮ系ＨＦＥＴ装置の場合）
図４に、本発明の他の実施例としてＨＦＥＴと同一のショットキー特性を有する電流遮断器付きＧａＮ系ＨＦＥＴ装置４０の断面図を示す。
ＨＦＥＴ装置４０は、上述したＨＦＥＴ１０Ａと同一基板に形成されたＧａＮ系ショットキー整流素子４０Ｂとで構成されている。また、ドレイン電極１７とカソード電極４１、また、アノード電極４２と入力側とが、基板１１に形成された配線パターンで接続されており、ＨＦＥＴ１０Ａと整流素子４０Ｂが直列接続されている（図示せず）。
【００３５】
整流素子４０Ｂは、ＨＦＥＴ１０Ａの構造から、ソース電極部分あるいはドレイン電極部分を省いた構成でできている。すなわち、カソード電極４１はｎ型ＧａＮ層１５の上に形成されたＴａ−Ｓｉ／Ａｕ積層電極と同様であり、アノード電極４２は、ＡｌＧａＮ層１４の上に形成されたＰｔ／Ａｕ積層電極と同様である。アノード電極４２の下のＡｌＧａＮ層１５とＧａＮ層１３の界面には２次元電子ガス層１９が生じている。また、同一材料を用いているため、整流素子４０ＢはＨＦＥＴ１０Ａとほぼ同様のショットキー特性を持っている。
【００３６】
よって、ＨＦＥＴ装置４０の製造法は、上述したＨＦＥＴ１０の製造工程と基本的に同じであり以下の点を除いて詳細説明を省く。
整流素子４０Ｂは、基板に形成できるＨＦＥＴの数を大きくするためにＨＦＥＴ１０Ａのすぐ近傍に形成されている。そのため、ＨＦＥＴ１０Ａと整流素子４０Ｂとの素子分離が必要であり、素子分離領域４３が形成されている。具体的には、例えば、ＡｌＧａＮ層１４の全部と、その下に位置するＧａＮ層１３の一部を、ドライエッチング法で除去しておく。こうすることで、ＧａＮ層１３とＡｌＧａＮ層１５のヘテロ接合界面に生じる２次元電子ガス層を除去でき、またエッチング除去して露出したＧａＮ層は高抵抗であるため、ＨＦＥＴ１０Ａと整流素子４０Ｂを完全に分離することができる。必要があれば、プラズマＣＶＤ装置を用いて、例えば絶縁性のあるＳｉＯ２を埋め込んでおく。
【００３７】
以上のように本実施形態では、ＨＦＥＴ１０Ａ及び整流素子４０Ｂが、共通の材料を用いた共通の工程によって同時的に形成される。即ち、ＨＦＥＴ１０Ａおよび整流素子４０Ｂを作製する工程で、選択的エッチングや選択的エピタキシャル結晶成長のためのマスクパターンに修正を加えるだけで、何ら工程を煩雑化したり増加したりする必要はない。
【００３８】
従って、ＨＦＥＴ１０Ａと整流素子４０Ｂをそれぞれ別々の電子部品として作製し、接続する場合に較べて、製造コストの低減を実現するのみならず、集積化によるＨＦＥＴ装置の小型化を達成し、延いては高出力マイクロ波スイッチング装置の小型化を実現することができる。
また、同一材料を用いているため、ＨＦＥＴ１０Ａおよび整流素子４０Ｂのオン抵抗および耐圧はほぼ同じである。上記の実施例では、整流素子４０Ｂの耐圧は６００Ｖを超えた。また、オン抵抗は２４ｍΩｃｍ２以下になり、順方向電圧は０．３Ｖ付近から立ち上がった。耐熱性は３００℃を越えることができた。
【００３９】
以上のように、ポリマスイッチ、セレン整流器、またはＧａＮ系ショットキー整流素子をＨＦＥＴに付加することで、高出力マイクロ波スイッチング装置用の電流遮断器付きＨＦＥＴ装置が実現できる。
さらに、上述したように、ＨＦＥＴ装置は、動作瞬時の突入電流又はサージ電圧の印可によるＨＦＥＴの破壊を防止するための逆負荷電流電圧用整流素子を付加することが有効である。その場合、製造工程が共用でき、オン抵抗が小さく、耐圧に優れ、かつ、高速動作が可能な上記の整流素子４０Ｂと同構造の整流素子が好適である。
【００４０】
図５に、上記の１実施例のＨＦＥＴ装置５０を示す。
図５（ａ）の回路において、逆負荷電流電圧用ＧａＮ系ショットキー整流素子４０Ｃは前記ＧａＮ系ショットキー整流素子４０Ｂと全く同じ構造で、アノード電極側がＨＦＥＴ１０Ａのソース電極側と、カソード電極側がＨＦＥＴ１０Ａのドレイン電極側と接続した構成になっている。
【００４１】
上記の回路にした場合、整流素子４０Ｃはドレイン電極側の大電圧を防止でき、ドレイン側から電流を流すことがない。一方、ソース電極側からの突入電流やサージ電圧をＨＦＥＴ１０Ａを通さずにドレイン側にパスさせることができる。
図５（ｂ）に、その構造断面図を示す。
上記のＨＦＥＴ１０Ａ、整流素子４０Ｂ，及び整流素子４０Ｃは、すべて同一基板の上に形成されており、整流素子４０Ｂおよび整流素子４０Ｃは単に配線が異なるだけである。また、整流素子４０Ｃを素子分離するために、ＨＦＥＴ１０Ａとの間に分離領域５１が形成されている。
【００４２】
また、電極間の配線は図５（ａ）の回路に基づいて基板に形成された配線パターンを介して行われている。すなわち、整流素子４０Ｂのカソード電極４１はＨＦＥＴ１０Ａのドレイン電極１７及び整流素子４０Ｃのカソード電極４１と接続され、整流素子４０Ｃのアノード電極４２はＨＦＥＴ１０Ａのソース電極１６と接続されている。その他の配線については、上述した実施例から明らかであるので説明を省く。
【００４３】
なお、製造工程は基本的にＨＦＥＴ装置４０と同様であるため、その説明は省略する。また、上記の実施例ではＨＦＥＴ１０Ａの左右に整流素子４０Ｂ，４０Ｃを形成したが、設計および製造工程によっては自由に配置換えしてもよい。
上記の実施例では、三個の機能素子を互いに分離して形成したが、ＨＦＥＴ１０Ａのソース電極１６と整流素子４０Ｃのカソード電極４１を兼用することも可能である。
【００４４】
図６に上記の１実施例のＨＦＥＴ装置６０の断面図を示す。
図において、ＨＦＥＴ１０Ａのソース電極１６は整流素子４０Ｃのカソード電極４１と兼用されており、アノード電極４２はその左側に形成されている。また、整流素子４０ＢはＨＦＥＴ１０Ａの右側に形成されており、素子分離領域６１で完全に分離されている。なお、電極間の配線は、図５に示した実施例と基本的に同様であるので、詳細説明を省く。
【００４５】
この実施例の場合は、ＨＦＥＴ１０Ａと整流素子４０Ｃを完全分離させた場合に比べて基板に形成するＨＦＥＴの集積度を上げることができる。
上記の実施例は、同一基板への３つの機能素子の同時形成が可能である。そのため、ＨＦＥＴ作成プロセスにおいて、これらの構造を多数連結することで大電流動作が容易に実現できる。また、３つの機能素子はすべて高温動作にすぐれたＧａＮ系半導体であるため、高温環境に強く、また熱暴走に強い、信頼性の高いＨＦＥＴ装置が実現できる。
【００４６】
さらに、上記の整流素子４０Ｂ，４０Ｃの代わりに、さらにオン抵抗、オン電圧の低い複合アノード型ショットキー整流素子７０Ｄを用いることも好適に可能である。
図７に、上記の１実施例のＨＦＥＴ装置７０を示す。
図７（ａ）は、複合アノード型ＧａＮ系ショットキー整流素子７０Ｄの断面図、図７（ｂ）はＨＦＥＴ装置７０の断面図である。
【００４７】
整流素子７０Ｄは、図７（ａ）に示すように、半絶縁性のサファイア基板１１上に、厚さ５０ｎｍのＧａＮバッファ層１２を介して、厚さ２０００ｎｍ、５×１０１９ｃｍ−３の高不純物濃度のｎ型ＧａＮ層７１が積層されている。
このｎ型ＧａＮ層７１上には、表面の一部が凸部形状に突出しているｎ型ＧａＮ層７２が形成されている。このｎ型ＧａＮ層７２の不純物濃度は、２×１０１７ｃｍ−３程度の低濃度であり、その平坦部の厚さは５００ｎｍ、凸部の幅及び高さはそれぞれ２０００ｎｍ及び２０００ｎｍである。なお、ｎ型ＧａＮ層７２の不純物濃度は２×１０１７ｃｍ−３程度に限定する必要はなく、好ましくは２×１０１７ｃｍ−３以下であればよい。
【００４８】
また、ｎ型ＧａＮ層７２の平坦部の表面及び凸部の側面は、ｎ型ＧａＮ層７２よりもバンドギャップエネルギーの大きい厚さ３０ｎｍのアンドープのＡｌ０．２Ｇａ０．８Ｎ層７３によって被覆されている。ここで、ｎ型ＧａＮ層７２とＡｌ０．２Ｇａ０．８Ｎ層７３との界面はヘテロ接合をなすため、そのヘテロ接合面近傍には２次元電子ガス層７４が発生する（図中に点線で示す）。
【００４９】
また、ｎ型ＧａＮ層７２の凸部の上面にショットキー接合して、第１のアノード電極としてのＴｉ電極７５が形成されている。Ｔｉ電極７５とｎ型ＧａＮ層７２との接合面には、０．３ｅＶのショットキーバリアが生じる。なお、第１のアノード電極をなす材質は、Ｔｉに限定されない。例えばＷやＡｇ等、ｎ型ＧａＮ層７２に対して０．８ｅＶより低いショットキーバリアを生じる金属であればよい。
【００５０】
また、Ｔｉ電極７５上及びＡｌ０．２Ｇａ０．８Ｎ層７３上には、第２のアノード電極としてのＰｔ電極７６が形成されている。このＰｔ電極７６は、Ｔｉ電極７５に電気的に接続していると共に、ｎ型ＧａＮ層７２の凸部の側面にＡｌ０．２Ｇａ０．８Ｎ層７３を介してショットキー接合している。従って、ここでは、Ｐｔ電極７６はｎ型ＧａＮ層７２に直接にはショットキー接合していない。しかし、Ｐｔ電極７６がｎ型ＧａＮ層７２に直接にショットキー接合した場合には、その接合面に１．０ｅＶのショットキーバリアが生じる。なお、第２のアノード電極をなす材質は、Ｐｔに限定されない。例えばＮｉやＰｄやＡｕ等、ｎ型ＧａＮ層７２に対して０．８ｅＶより高いショットキーバリアを生じる金属であればよい。
【００５１】
そして、ｎ型ＧａＮ層７２の凸部の上面にショットキー接合しているＴｉ電極７５と、ｎ型ＧａＮ層７２の凸部の側面にＡｌ０．２Ｇａ０．８Ｎ層７３を介してショットキー接合しているＰｔ電極７６とから複合アノード電極８０が構成されている。
また、Ｐｔ電極７６、Ａｌ０．２Ｇａ０．８Ｎ層７３、及びｎ型ＧａＮ層７２の各側面、並びにｎ型ＧａＮ層７１の表面は、ＳｉＯ２  膜８１によって被覆されている。また、ＳｉＯ２  膜８１に形成された開口部を介して、ｎ型ＧａＮ層７１上にオーミック接合するＴａ−Ｓｉ層からなるカソード電極８２が形成されている。
【００５２】
このような複合アノード型ＧａＮ系ショットキー整流素子７０Ｄは、上述した整流素子３０Ｂよりさらにオン電圧が低く、０．１〜０．３Ｖのオン電圧が得られ、また、耐圧は５００Ｖ程度可能である。よって、整流素子４０Ｂを用いた場合よりさらにＨＦＥＴ装置の損失を低減できるため、ＨＦＥＴ装置の整流素子として好適に用いることができる。
【００５３】
図７（ｂ）は、上記の１実施例であるＨＦＥＴ装置７０の断面図である。
図において、ＧａＮバッファ層１２より上の製造工程は別々に行われるが、ＡｌＧａＮ層、電極形成、およびＳｉＯ２層等は同時形成または加工することができる。なお、電極間の配線は基本的に図５に示した実施例と同様であり、詳細説明を省く。
【００５４】
このように、上述したＨＦＥＴ装置４０、５０，６０等が同一製造工程でできたのに比べ、ＨＦＥＴ装置７０の場合は上述したように製造工程が複雑になる。高出力マイクロ波スイッチング装置の要求性能に合わせて好適に選ぶことができる。
ゲート・ドレイン間に何らかの異常で高電圧が掛かり大電流が流れるとゲート電極が破壊されることがある。しかし、従来のパワーＭＯＳＦＥＴに比べてＧａＮ系ＨＦＥＴのゲート・ドレイン間の耐圧は６００Ｖ程度と極めて高く、また、ソース電極側は接地されており、ゲート電極側は限られた小さな領域の最大１００Ｖ程度の駆動電源で構成されているため、外部負荷が接続されているドレイン電極側よりサージ電圧等の高電圧が掛かる確率は極めて低い。
【００５５】
しかしながら、ゲート電極の保護素子としてＳｉ系材料のｐｎ接合ツェナーダイオードを同一基板に内蔵させてさらにＨＦＥＴ装置の信頼性を増すことも好適に可能である。
図８は、上記の１実施例のＨＦＥＴ装置８０を示す。
ＨＦＥＴ装置８０は、図８（ａ）の回路に示すように、ＨＦＥＴ１０Ａ、整流素子３０Ｂ，３０Ｃ、および二つのツェナーダイオードを互いに極性を向き合わせたゲート保護素子８０Ｂとの構成からなる。このような構成にすれば、ツェナーダイオードの降伏電圧Ｚｂで、ＨＦＥＴ１０Ａのゲート・ソース間のどちら側にもＺｂ以上の電圧が掛かることを防止することができる。ＨＦＥＴのゲート・ソース間耐圧Ｖｂよりツェナーダイオードの降伏電圧Ｚｂを低く設定しておくことはいうまでもない。
【００５６】
ツェナーダイオード側の降伏電圧を上げるためには、必要に応じてツェナーダイオードを直列に重ねて形成すればよい。ただ、基板に形成するＨＦＥＴの集積度が落ちるデメリットがある。
図８（ｂ）は、ＨＦＥＴ装置８０の構造断面図である。
図に示すように、二個のｐｎ接合ツェナーダイオード８０Ａ、ＨＦＥＴ１０Ａ、および整流素子３０Ｂ、３０Ｃとが同一基板に形成されている。
【００５７】
二個のツェナーダイオード８０ＡはＳｉＯ２層９１で素子分離されており、ｎ型の島９２の中に、ｐ型ベース領域９３とｎ型コレクタ領域９４が形成されている。また、ｐ型ベース領域９３の中にｎ型エミッタ領域９５が形成されている。ｐ型ベース領域９３内にベース電極９６が、また、ｎ型エミッタ領域９５内にエミッタ電極９７が形成されている（なお、上記のツェナーダイオードの製造方法については省く）。
【００５８】
上記の電気的に完全分離された四つの機能素子は、図８（ａ）の回路に従って基板に形成された配線パターンで電極間配線が行われる。すなわち、ツェナーダイオード８０Ｂのベース電極９６同士が接続され、一方のエミッタ電極９７がゲート電極１８側に、他方のエミッタ電極９７がＨＦＥＴ１０Ａのソース電極１６に接続される。その他の配線については、上述した実施例から明らかであるので説明を省く。
【００５９】
こうして作製されたツェナーダイオードの耐圧は約９Ｖであるので、ゲート印可電圧及びゲート耐圧を考慮してツェナーダイオードを数段重ねる必要がある。以上に述べてきた実施形態では、ＨＦＥＴ１０Ａ、整流素子３０Ｂ、３０Ｃ、及びｐｎ接合ツェナーダイオード８０Ｂとを同一基板上に形成した場合について説明した。その他にも、ＨＦＥＴ１０Ａと上述した各種の整流素子およびポリマスイッチを好適に組み合わせて所望のＨＦＥＴ装置を構成することが可能である。
【００６０】
また、上述した実施例ではすべてＨＦＥＴに前記の整流素子やポリマスイッチを付加したＨＦＥＴ装置で説明したが、これらの整流素子やポリマスイッチは従来のＳｉ系ＭＯＳＦＥＴやＨＥＭＴ（Ｈｉｇｈ  ｅｌｅｃｔｒｏｎ  ｍｏｂｉｌｉｔｙ  ｔｒａｎｓｉｓｔｏｒ）  等にも適用できることはあきらかである。
【００６１】
【発明の効果】
本発明の電流遮断器付きＧａＮ系半導体装置を高出力マイクロ波スイッチング装置用のデバイスとして用いれば、サージ電圧や熱暴走等の異常が生じた場合、直ちに回路を遮断できるか、または異常がなくなれば直ちに原状回復できるため、信頼性の高いデバイスを形成することができる。また、高温環境下においても信頼性の高い動作を保証できる。
【図面の簡単な説明】
【図１】本発明の実施例を示す回路およびその断面図である。
【図２】図１の実施例の製造工程を示す図である。
【図３】図１の１変形例を説明する断面図である。
【図４】本発明の他の実施例を示す断面図である。
【図５】本発明のさらに別の実施例を示す回路図およびその断面図である。
【図６】本発明の別の実施例を示す断面図である。
【図７】本発明において、複合アノードショットキー整流素子を付加した応用例を示す断面図である。
【図８】本発明において、ゲート保護素子を付加した応用例を示す断面図である。
【図９】従来のＨＦＥＴ装置構造を示す説明図である。
【符号の説明】
１０、４０〜８０    ＨＦＥＴ装置
１０Ａ        ＨＦＥＴ
１０Ｂ        ポリマスイッチ
４０Ｂ        ＧａＮ系ショットキー整流素子
４０Ｃ        ＧａＮ系ショットキー整流素子
７０Ｄ        複合アノードショットキー整流素子
８０Ａ、８０Ｂ      ツェナーダイオード
１１          サファイア基板
１２          ＧａＮバッファ層
１３          アンドープＧａＮ層
１４          アンドープＡｌＧａＮ層
１５          ｎ型ＧａＮ層
１６          ソース電極
１７          ドレイン電極
１８          ゲート電極
１９          ２次元電子ガス層
４１          カソード電極
４２          アノード電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2004186558.tif 000008
【図７】
2004186558.tif 000009
【図８】
2004186558.tif 000010
【図９】
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