(57)【要約】【課題】低解像度のデータを高速で読み出すことができ、ＥＭＩも低減できる固体撮像装置を提供することを目的とする。【解決手段】複数の画素列３１，３２を千鳥配列にして設け、これら画素列の任意の数の画素列を１画素列当たり複数分割し、各画素の電荷を分割数に対応する数のアナログシフトレジスタ３６−１，３６−２に順次に転送し、それぞれのアナログシフトレジスタに対応して設けた浮動拡散出力段３８−１，３８−２で電荷電圧変換をした後、増幅器４０−１，４０−２で増幅して読み出すことを特徴としている。転送レートを高速化せずに低解像度のデータを分割数倍の速度で高速に読み出すことができる。また、転送レートは比較的遅くても良いので、ＥＭＩも低減できる。【選択図】　　図１
2004007282.tif 000002
【特許請求の範囲】
【請求項１】
各々の画素ピッチがｐで、互いにｐ／ｎ（ｎは２以上の正の整数）ピッチずらして並列に配置されたｎ列の画素列と、
前記ｎ列の画素列のうち、任意の１画素列または（ｎ−１）以内の複数画素列の電荷を１画素列当たりｄ（ｄは２以上の正の整数）分割して読み出すｄ個のアナログシフトレジスタと、
前記ｄ個のアナログシフトレジスタを転送された電荷を、それぞれ電荷量に対応した電圧に変換する電荷電圧変換手段と、
前記電荷電圧変換手段の出力電圧を増幅する増幅手段と
を具備することを特徴とする固体撮像装置。
【請求項２】
前記電荷電圧変換手段は、前記ｄ個のアナログシフトレジスタの出力がそれぞれ供給されるｄ個の浮動拡散出力段であることを特徴とする請求項１に記載の固体撮像装置。
【請求項３】
前記増幅手段は、前記ｄ個の浮動拡散出力段の出力がそれぞれ供給されるｄ個の増幅回路であることを特徴とする請求項２に記載の固体撮像装置。
【請求項４】
前記ｄ個の増幅回路の出力を解像度に応じて選択する解像度選択回路を更に具備することを特徴とする請求項３に記載の固体撮像装置。
【請求項５】
前記増幅手段で得られた電圧を外部に出力する出力手段を更に具備することを特徴とする請求項１乃至３いずれか１つの項に記載の固体撮像装置。
【請求項６】
各々の画素ピッチがｐで、互いにｐ／ｎ（ｎは２以上の正の整数）ピッチずらして並列に配置されたｎ列の第１の画素列と、
前記ｎ列の第１の画素列のうち、任意の１画素列または（ｎ−１）以内の複数画素列の電荷を１画素列当たりｄ（ｄは２以上の正の整数）分割して読み出すｄ個の第１のアナログシフトレジスタと、
前記ｄ個の第１のアナログシフトレジスタを転送された電荷を、それぞれ電荷量に対応した電圧に変換する第１の電荷電圧変換手段と、
前記電荷電圧変換手段の出力電圧を増幅する第１の増幅手段と、
カラー画像を色分解する複数種類のカラーフィルタを有する受光素子で形成された複数の第２の画素列と、
前記複数の第２の画素列の電荷を読み出す複数の第２のアナログシフトレジスタと、
前記複数の第２のアナログシフトレジスタを転送された電荷を、それぞれ電荷量に対応した電圧に変換する第２の電荷電圧変換手段と、
前記第２の電荷電圧変換手段の出力電圧を増幅する第２の増幅手段と
を具備することを特徴とする固体撮像装置。
【請求項７】
前記第１の電荷電圧変換手段は、前記ｄ個の第１のアナログシフトレジスタの出力がそれぞれ供給されるｄ個の第１の浮動拡散出力段であり、前記第２の電荷電圧変換手段は、前記複数の第２のアナログシフトレジスタの出力がそれぞれ供給される複数の第２の浮動拡散出力段であることを特徴とする請求項６に記載の固体撮像装置。
【請求項８】
前記第１の増幅手段は、前記ｄ個の浮動拡散出力段の出力がそれぞれ供給されるｄ個の第１の増幅回路であり、前記第２の増幅手段は、前記複数の第２の浮動拡散出力段の出力がそれぞれ供給される複数の第２の増幅回路であることを特徴とする請求項７に記載の固体撮像装置。
【請求項９】
前記ｄ個の第１の増幅回路または前記複数の第２の増幅回路の出力を動作モードに応じて選択し、且つ前記ｄ個の第１の増幅回路の出力を解像度に応じて選択する動作モード及び解像度選択回路を更に具備することを特徴とする請求項８に記載の固体撮像装置。
【請求項１０】
前記第１の増幅手段及び前記第２の増幅手段で得られた電圧を出力する出力手段を更に具備することを特徴とする請求項６乃至９いずれか１つの項に記載の固体撮像装置。
【請求項１１】
前記ｎ列の第１の画素列は、カラー画像を色分解するカラーフィルタを有する受光素子を備えることを特徴とする請求項６乃至１０いずれか１つの項に記載の固体撮像装置。
【請求項１２】
各々の画素ピッチがｐで、互いにｐ／ｎ（ｎは２以上の正の整数）ピッチずらして並列に配置されたｎ列の画素列と、
前記ｎ列の画素列のうち、任意の１画素列または（ｎ−１）以内の複数画素列の電荷を１画素列当たりｄ（ｄは２以上の正の整数）分割して読み出すｄ個のアナログシフトレジスタと、
前記ｄ個のアナログシフトレジスタを転送された電荷を、それぞれ電荷量に対応した電圧に変換する電荷電圧変換手段と、
前記電荷電圧変換手段の出力電圧を増幅する増幅手段と、
前記増幅手段で得られた電圧を出力する出力手段と、
前記出力手段の出力電圧がそれぞれ入力され、フロントエンド処理を行うアナログフロントエンドプロセッサと
を具備することを特徴とする画像処理システム。
【請求項１３】
前記アナログフロントエンドプロセッサは、一方の電極が前記出力手段に接続されたｄ個のキャパシタと、入力端が前記ｄ個のキャパシタの他方の電極にそれぞれ接続されたｄ個の相関２重サンプリング回路と、入力端が前記ｄ個の相関２重サンプリング回路の出力端にそれぞれ接続され、ゲイン調整を行うｄ個のバッファと、アナログデータをディジタルデータに変換するアナログ／ディジタル変換器と、前記ｄ個のバッファの出力信号を解像度に応じて選択的に前記アナログ／ディジタル変換器に供給する切換スイッチとを備えることを特徴とする請求項１２に記載の画像処理システム。
【請求項１４】
各々の画素ピッチがｐで、互いにｐ／ｎ（ｎは２以上の正の整数）ピッチずらして並列に配置されたｎ列の第１の画素列と、
前記ｎ列の第１の画素列のうち、任意の１画素列または（ｎ−１）以内の複数画素列の電荷を１画素列当たりｄ（ｄは２以上の正の整数）分割して読み出すｄ個の第１のアナログシフトレジスタと、
前記ｄ個の第１のアナログシフトレジスタを転送された電荷を、それぞれ電荷量に対応した電圧に変換する第１の電荷電圧変換手段と、
前記第１の電荷電圧変換手段の出力電圧を増幅する第１の増幅手段と、
前記第１の増幅手段で得られた電圧を出力する第１の出力手段と、
カラー画像を色分解する複数種類のカラーフィルタを有する受光素子で形成された複数の第２の画素列と、
前記複数の第２の画素列の電荷を読み出す複数の第２のアナログシフトレジスタと、
前記複数の第２のアナログシフトレジスタを転送された電荷を、それぞれ電荷量に対応した電圧に変換する第２の電荷電圧変換手段と、
前記第２の電荷電圧変換手段の出力電圧を増幅する第２の増幅手段と、
前記第２の増幅手段で得られた電圧を出力する第２の出力手段と、
前記第１の出力手段及び第２の出力手段の出力電圧がそれぞれ入力され、フロントエンド処理を行うアナログフロントエンドプロセッサと
を具備することを特徴とする画像処理システム。
【請求項１５】
前記アナログフロントエンドプロセッサは、一方の電極が前記第１の出力手段及び第２の出力手段にそれぞれ接続された複数のキャパシタと、入力端が前記複数のキャパシタの他方の電極にそれぞれ接続された複数の相関２重サンプリング回路と、入力端が前記複数の相関２重サンプリング回路の出力端にそれぞれ接続され、ゲイン調整を行う複数のバッファと、アナログデータをディジタルデータに変換するアナログ／ディジタル変換器と、前記複数のバッファの出力信号を動作モードと解像度とに応じて選択的に前記アナログ／ディジタル変換器に供給する切換スイッチとを備えることを特徴とする請求項１４に記載の画像処理システム。
【請求項１６】
前記ｎ列の第１の画素列は、カラー画像を色分解するカラーフィルタを有する受光素子を備えることを特徴とする請求項１４または１５に記載の画像処理システム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、固体撮像装置、及びこの固体撮像装置と複数入力タイプのアナログフロントエンド（ＡＦＥ：Ａｎａｌｏｇ　Ｆｒｏｎｔ　Ｅｎｄ）プロセッサとを組み合わせた画像処理システムに関し、特に電荷転送を行う電荷転送部の構成に係るものである。
【０００２】
【従来の技術】
従来、固体撮像装置とＡＦＥプロセッサとを組み合わせた画像処理システムは、例えば図８に示すように構成されている。固体撮像装置１０は、画素列１１，１２、シフトゲート１３，１４、アナログシフトレジスタ１５，１６、画素列選択スイッチ１７、浮動拡散出力段１８、及び増幅回路１９等から構成されている。
【０００３】
この固体撮像装置１０は、千鳥配列タイプであり、画素列１１と１２が画素ピッチｐの１／２ピッチ、すなわちｐ／２ずらして並列に配置されている。上記画素列１１から得られた電荷は、シフトゲート１３を介してアナログシフトレジスタ１５に供給される。上記シフトゲート１３はシフト制御信号ＳＨで制御され、上記アナログシフトレジスタ１５は転送クロックφ１，φ２で制御される。また、上記画素列１２から得られた電荷は、シフトゲート１４を介してアナログシフトレジスタ１６に供給される。上記シフトゲート１４は上記シフト制御信号ＳＨで制御され、上記アナログシフトレジスタ１６は上記転送クロックφ１，φ２で制御される。
【０００４】
上記アナログシフトレジスタ１５，１６を転送クロックφ１，φ２に同期して転送された電荷は、画素列選択スイッチ１７に供給される。この画素列選択スイッチ１７には画素列選択信号ＳＷが供給され、この画素列選択信号ＳＷによって選択された画素列に対応するアナログシフトレジスタの出力が浮動拡散出力段１８に供給される。浮動拡散出力段１８は、入力された電荷をその電荷量に対応した電圧に変換するものである。上記浮動拡散出力段１８の出力電圧は、増幅回路１９に供給されて増幅される。この増幅回路１９の出力電圧ＯＵＴは、出力端子２０からＡＦＥプロセッサ２１に供給される。
【０００５】
上記ＡＦＥプロセッサ２１は、キャパシタ２２、相関２重サンプリング回路（ＣＤＳ）２３、バッファ２４、及びアナログ／ディジタル変換器（ＡＤＣ）２５等から構成されている。上記増幅回路１９の出力電圧ＯＵＴは、キャパシタ２２による容量結合によって相関２重サンプリング回路２３の入力端に伝達される。この相関２重サンプリング回路２３のサンプリング電圧がバッファ２４でゲイン調整された後、アナログ／ディジタル変換器２５でディジタルデータに変換されて出力される。
【０００６】
上記のような構成の画像処理システムにおいて、固体撮像装置１０から転送レートｆφでフル解像度のデータの読み出しを行う場合には、図９のタイミングチャートに示すような動作を行う。シフトゲート１３，１４に供給されるシフト制御信号ＳＨがハイレベル（“Ｈ”レベル）になると、画素列１１，１２の各画素からアナログシフトレジスタ１５，１６に電荷が転送される。各アナログシフトレジスタ１５，１６に転送された電荷は、転送クロックφ１，φ２に同期して順次転送される。そして、画素列選択スイッチ１７によって上記アナログシフトレジスタ１５，１６の両方が選択され、電荷が浮動拡散出力段１８に供給されて、入力された画素毎の電荷量が対応する電圧に変換される。
【０００７】
ここで、浮動拡散出力段１８に入力される信号ＲＳは、当該浮動拡散出力段１８の電荷を排出するためのリセット信号であり、画素毎の電荷電圧変換が終了した時点で転送された電荷が排出され、次の画素の電荷電圧変換に備えるようになっている。上記浮動拡散出力段１８の出力電圧は、増幅回路１９に供給されて増幅される。
【０００８】
上記増幅回路１９の出力電圧ＯＵＴは出力端子２０からＡＦＥプロセッサ２１に供給され、相関２重サンプリング回路２３でサンプリングされる。サンプリングされた電圧は、バッファ２４でゲイン調整された後、アナログ／ディジタル変換器２５でディジタルデータに変換される。
【０００９】
次に、シフト制御信号ＳＨが“Ｈ”レベルになると、上述した動作と同様な動作が繰り返し行われる。
【００１０】
よって、転送レートｆφでフル解像度のデータの読み出しを行うためには、読み出し時間ｔＩＮＴ（シフト制御信号ＳＨが“Ｈ”レベルに立ち上がってロウレベル（“Ｌ”レベル）に戻ってから、次に“Ｈ”レベルに立ち上がって“Ｌ”レベルに戻るまでの時間）が必要となる。
【００１１】
また、比較的使用頻度の高い１／２の低解像度データの読み出しの際は、画素列選択スイッチ１７で一方の画素列のみを選択してデータを読み出す。この際、図１０のタイミングチャートに示すように、フル解像度と同一の転送レートｆφでは、１／２の解像度であるにもかかわらずフル解像度と同じ読み出し時間ｔＩＮＴが必要となる。
【００１２】
ところで、近年の画像処理システムの高速化に伴い、固体撮像装置から低解像度のデータを高速で読み出す要求が強くなってきた。一般に、１／２の低解像度のデータ読み出し時間を１／２、すなわちｔＩＮＴ／２にするためには、図１１のタイミングチャートに示すように、転送クロックφ１，φ２の周波数を２倍にし、転送レートｆφを２倍の２ｆφにすることにより読み出し時間をｔＩＮＴ／２に短くすることが行われる。
【００１３】
しかし、ＡＦＥプロセッサ２１の相関２重サンプリング回路２２での基準期間ｔｆ、及び信号期間ｔｓがそれぞれ１／２のｔｆ／２，ｔｓ／２に短くなり、サンプリングが困難になる。また、転送レートｆφを高くするとＥＭＩ（Ｅｌｅｃｔｒｏ−Ｍａｇｎｅｔｉｃ　Ｉｎｔｅｒｆｅｒｅｎｃｅ）が増加するという問題がある。
【００１４】
【発明が解決しようとする課題】
上記のように従来の画像処理システムは、固体撮像装置から低解像度のデータを高速で読み出すと、ＡＦＥプロセッサの相関２重サンプリング回路でのサンプリングが困難になったり、ＥＭＩが増加するという問題があった。
【００１５】
この発明は上記のような事情に鑑みてなされたもので、その目的とするところは、低解像度のデータを高速で読み出すことができ、ＥＭＩも低減できる固体撮像装置及び画像処理システムを提供することにある。
【００１６】
【課題を解決するための手段】
この発明の固体撮像装置は、各々の画素ピッチがｐで、互いにｐ／ｎ（ｎは２以上の正の整数）ピッチずらして並列に配置されたｎ列の画素列と、前記ｎ列の画素列のうち、任意の１画素列または（ｎ−１）以内の複数画素列の電荷を１画素列当たりｄ（ｄは２以上の正の整数）分割して読み出すｄ個のアナログシフトレジスタと、前記ｄ個のアナログシフトレジスタを転送された電荷を、それぞれ電荷量に対応した電圧に変換する電荷電圧変換手段と、前記電荷電圧変換手段の出力電圧を増幅する増幅手段とを具備することを特徴としている。
【００１７】
また、この発明の固体撮像装置は、各々の画素ピッチがｐで、互いにｐ／ｎ（ｎは２以上の正の整数）ピッチずらして並列に配置されたｎ列の第１の画素列と、前記ｎ列の第１の画素列のうち、任意の１画素列または（ｎ−１）以内の複数画素列の電荷を１画素列当たりｄ（ｄは２以上の正の整数）分割して読み出すｄ個の第１のアナログシフトレジスタと、前記ｄ個の第１のアナログシフトレジスタを転送された電荷を、それぞれ電荷量に対応した電圧に変換する第１の電荷電圧変換手段と、前記電荷電圧変換手段の出力電圧を増幅する第１の増幅手段と、カラー画像を色分解する複数種類のカラーフィルタを有する受光素子で形成された複数の第２の画素列と、前記複数の第２の画素列の電荷を読み出す複数の第２のアナログシフトレジスタと、前記複数の第２のアナログシフトレジスタを転送された電荷を、それぞれ電荷量に対応した電圧に変換する第２の電荷電圧変換手段と、前記第２の電荷電圧変換手段の出力電圧を増幅する第２の増幅手段とを具備することを特徴としている。
【００１８】
この発明の画像処理システムは、各々の画素ピッチがｐで、互いにｐ／ｎ（ｎは２以上の正の整数）ピッチずらして並列に配置されたｎ列の画素列と、前記ｎ列の画素列のうち、任意の１画素列または（ｎ−１）以内の複数画素列の電荷を１画素列当たりｄ（ｄは２以上の正の整数）分割して読み出すｄ個のアナログシフトレジスタと、前記ｄ個のアナログシフトレジスタを転送された電荷を、それぞれ電荷量に対応した電圧に変換する電荷電圧変換手段と、前記電荷電圧変換手段の出力電圧を増幅する増幅手段と、前記増幅手段で得られた電圧を出力する出力手段と、前記出力手段の出力電圧がそれぞれ入力され、フロントエンド処理を行うアナログフロントエンドプロセッサとを具備することを特徴としている。
【００１９】
また、この発明の画像処理システムは、各々の画素ピッチがｐで、互いにｐ／ｎ（ｎは２以上の正の整数）ピッチずらして並列に配置されたｎ列の第１の画素列と、前記ｎ列の第１の画素列のうち、任意の１画素列または（ｎ−１）以内の複数画素列の電荷を１画素列当たりｄ（ｄは２以上の正の整数）分割して読み出すｄ個の第１のアナログシフトレジスタと、前記ｄ個の第１のアナログシフトレジスタを転送された電荷を、それぞれ電荷量に対応した電圧に変換する第１の電荷電圧変換手段と、前記第１の電荷電圧変換手段の出力電圧を増幅する第１の増幅手段と、前記第１の増幅手段で得られた電圧を出力する第１の出力手段と、カラー画像を色分解する複数種類のカラーフィルタを有する受光素子で形成された複数の第２の画素列と、前記複数の第２の画素列の電荷を読み出す複数の第２のアナログシフトレジスタと、前記複数の第２のアナログシフトレジスタを転送された電荷を、それぞれ電荷量に対応した電圧に変換する第２の電荷電圧変換手段と、前記第２の電荷電圧変換手段の出力電圧を増幅する第２の増幅手段と、前記第２の増幅手段で得られた電圧を出力する第２の出力手段と、前記第１，第２の出力手段の出力電圧がそれぞれ入力され、フロントエンド処理を行うアナログフロントエンドプロセッサとを具備することを特徴としている。
【００２０】
上記のような構成によれば、高速で読み出したい特定の低解像度の画素列をｄ分割して電荷を読み出すため、読み出し時間をｄ分割倍高速化できる。また、比較的遅い転送レートであってもデータ読み出しの高速化を実現できるため、ＥＭＩの発生を低減できる。
【００２１】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して説明する。
［第１の実施の形態］
図１は、この発明の第１の実施の形態に係る画像処理システムの概略構成を示す模式図である。この画像処理システムは、固体撮像装置３０と複数入力タイプのＡＦＥプロセッサ５０とを備えている。固体撮像装置３０は、千鳥配列タイプであり、画素列３１，３２、シフトゲート３３，３４−１，３４−２、アナログシフトレジスタ３５，３６−１，３６−２、浮動拡散出力段３７，３８−１，３８−２、及び増幅回路３９，４０−１，４０−２等から構成されている。
【００２２】
上記画素列３１，３２はそれぞれ、画素ピッチがｐ（μｍ）であり、ｐ／２ずらして並列に配置されている。上記画素列３１から得られた電荷は、シフトゲート３３を介して、アナログシフトレジスタ３５に供給される。上記シフトゲート３３はシフト制御信号ＳＨで制御され、上記アナログシフトレジスタ３５は転送クロックφ１，φ２で制御される。一方、上記画素列３２の電荷は、シフトゲート３４−１，３４−２をそれぞれ介して、１画素おきにアナログシフトレジスタ３６−１，３６−２に２分割して読み出される。上記シフトゲート３４−１，３４−２は上記シフト制御信号ＳＨで制御され、上記アナログシフトレジスタ３６−１，３６−２は上記転送クロックφ１，φ２で制御される。
【００２３】
アナログシフトレジスタ３５，３６−１，３６−２を転送された電荷はそれぞれ、浮動拡散出力段３７，３８−１，３８−２に供給されて電荷電圧変換される。これら浮動拡散出力段３７，３８−１，３８−２の出力信号はそれぞれ、増幅回路３９，４０−１，４０−２に供給されて増幅され、出力端子４１，４２−１，４２−２から外部に出力される。
【００２４】
ＡＦＥプロセッサ５０は３入力タイプであり、キャパシタ５１，５２−１，５２−２、相関２重サンプリング回路（ＣＤＳ）５３，５４−１，５４−２、バッファ５５，５６−１，５６−２、切換スイッチ５７、及びアナログ／ディジタル変換器（ＡＤＣ）５８等から構成されている。上記増幅回路３９の出力電圧は、キャパシタ５１による容量結合によって相関２重サンプリング回路５３の入力端に伝達される。上記増幅回路４０−１，４０−２の出力電圧ＯＵＴ１，ＯＵＴ２はそれぞれ、キャパシタ５２−１，５２−２による容量結合によって相関２重サンプリング回路５４−１，５４−２の入力端に伝達される。これら相関２重サンプリング回路５３，５４−１，５４−２から出力されるサンプリング電圧はそれぞれ、バッファ５５，５６−１，５６−２でゲイン調整された後、切換スイッチ５７を介してアナログ／ディジタル変換器５８に選択的に供給され、ディジタルデータに変換されて出力される。
【００２５】
次に、上記のような構成において図２のタイミングチャートにより動作を説明する。
【００２６】
図１に示した画像処理システムは、フル解像度で読み出したい場合には、３つの増幅回路３９，４０−１，４０−２の出力電圧を全て使用し、低解像度で読み出したい場合には、２つの増幅回路４０−１，４０−２の出力電圧ＯＵＴ１及びＯＵＴ２を使用するようになっている。
【００２７】
すなわち、固体撮像装置３０から転送レートｆφでフル解像度のデータの読み出しを行う場合には、まずシフトゲート３３，３４−１，３４−２に供給するシフト制御信号ＳＨを“Ｈ”レベルにする。これによって、画素列３１の各画素からアナログシフトレジスタ３５に電荷を転送するとともに、画素列３２からアナログシフトレジスタ３６−１，３６−２に１画素おきに電荷を転送する。各アナログシフトレジスタ３５，３６−１，３６−２に転送された電荷は、転送クロックφ１，φ２に同期して順次転送され、浮動拡散出力段３７，３８−１，３８−２にそれぞれ供給される。これら浮動拡散出力段３７，３８−１，３８−２では、入力された画素毎の電荷量が対応する電圧に変換される。上記各浮動拡散出力段３７，３８−１，３８−２には電荷を排出するためのリセット信号ＲＳが供給され、電荷電圧変換が終了した時点で転送された電荷が排出されて、次の画素の電荷電圧変換に備えるようになっている。上記浮動拡散出力段３７，３８−１，３８−２の出力電圧はそれぞれ、増幅回路３９，４０−１，４０−２に供給されて増幅される。
【００２８】
上記各増幅回路３９，４０−１，４０−２の出力電圧はそれぞれ、出力端子４１，４２−１，４２−２からＡＦＥプロセッサ５０に供給されてフロントエンド処理が行われる。出力端子４１から出力される増幅回路３９の出力電圧は、キャパシタ５１による容量結合によって相関２重サンプリング回路５３の入力端に伝達される。この相関２重サンプリング回路５３のサンプリング電圧がバッファ５５でゲイン調整される。また、出力端子４２−１から出力される増幅回路４０−１の出力電圧ＯＵＴ１は、キャパシタ５２−１による容量結合によって相関２重サンプリング回路５４−１の入力端に伝達される。この相関２重サンプリング回路５４−１のサンプリング電圧がバッファ５６−１でゲイン調整される。更に、出力端子４２−２から出力される増幅回路４０−２の出力電圧ＯＵＴ２は、キャパシタ５２−２による容量結合によって相関２重サンプリング回路５４−２の入力端に伝達される。この相関２重サンプリング回路５４−２のサンプリング電圧がバッファ５６−２でゲイン調整される。
【００２９】
その後、切換スイッチ５７により、まずバッファ５５の出力が選択され、画素列３１から読み出した電荷に対応する電圧が、上記アナログ／ディジタル変換器５８でディジタルデータに変換されて出力される。続いて、切換スイッチ５７により、バッファ５６−１，５６−２の出力が画素毎に交互に選択され、画素列３２からの読み出しが行われる。
【００３０】
次に、シフト制御信号ＳＨが“Ｈ”レベルになると、上述した動作と同様な動作が繰り返し行われる。
【００３１】
これによって、転送レートｆφでフル解像度のデータの読み出しが行われる。
【００３２】
一方、１／２の低解像度でデータを読み出す際は、図２のタイミングチャートに示すように、切換スイッチ５７でバッファ５６−１または５６−２の出力のみを選択し、画素列３２から１画素おきに読み出した電荷に対応する電圧を、上記アナログ／ディジタル変換器５８でディジタルデータに変換して出力する。
【００３３】
このような構成によれば、１つの画素列に２つのアナログシフトレジスタを設け、２分割して低解像度のデータを読み出すので、同一転送レートであれば読み出し速度を２倍に高速化できる。また、比較的遅い転送レートであってもデータ読み出しの高速化を実現できるため、ＥＭＩの発生を低減できる。
【００３４】
しかも、安価な３入力タイプの汎用ＡＦＥプロセッサ５０を用いることにより、低コストで高速化を実現できる。
【００３５】
［第２の実施の形態］
図３は、この発明の第２の実施の形態に係る画像処理システムの概略構成を示す模式図である。この画像処理システムは、図１に示した第１の実施の形態と同様に、固体撮像装置３０と複数入力タイプのＡＦＥプロセッサ５０とを備えている。図３に示す回路が図１に示した回路と異なるのは、画素列３１，３２が隣接して配置されている点にある。これらの画素列３１，３２の画素ピッチはｐであり、ｐ／２ずらして配置されている。上記画素列３２に隣接してシフトゲート３４−１が配置され、このシフトゲート３４−１を介してアナログシフトレジスタ３６−１に電荷が転送される。また、上記アナログシフトレジスタ３６−１に隣接してシフトゲート３４−２が配置され、このシフトゲート３４−２を介してアナログシフトレジスタ３６−２に電荷が転送されるようになっている。
【００３６】
他の構成は図１と同様であるので、図３において図１と同一構成部には同じ符号を付してその詳細な説明は省略する。
【００３７】
上記のような構成において、フル解像度で読み出したい場合には、３つの増幅回路３９、４０−１、４０−２の出力電圧を全て使用し、低解像度で読み出したい場合には、２つ増幅回路４０−１，４０−２の出力電圧ＯＵＴ１及びＯＵＴ２を使用する。
【００３８】
このような構成であっても、上述した第１の実施の形態と基本的には同様な作用効果が得られる。しかも、画素列３１，３２の間にアナログシフトレジスタを介在させないため、ライン間距離を小さくでき、ライン間補正を正確にできる。
【００３９】
［第３の実施の形態］
図４は、この発明の第３の実施の形態に係る画像処理システムの概略構成を示す模式図である。上記第１，第２の実施の形態では画素列３２の分割数が２であったのに対し、本第３の実施の形態では画素列３２の分割数が３になっている。この画像処理システムは、図１及び図３に示した第１及び第２の実施の形態と同様に、固体撮像装置３０と複数入力タイプのＡＦＥプロセッサ５０とを備えている。固体撮像装置３０は、千鳥配列タイプであり、画素列３１，３２、シフトゲート３３，３４Ａ，３４−１〜３４−３、アナログシフトレジスタ３５，３６Ａ，３６−１〜３６−３、浮動拡散出力段３７，３８−１〜３８−３、増幅回路３９，４０−１〜４０−３、及び解像度選択回路４５等から構成されている。
【００４０】
上記画素列３１，３２はそれぞれ、画素ピッチがｐ（μｍ）であり、ｐ／２ずらして並列に配置されている。上記画素列３１から得られた電荷は、シフトゲート３３を介して、アナログシフトレジスタ３５に供給される。上記シフトゲート３３はシフト制御信号ＳＨで制御され、上記アナログシフトレジスタ３５は転送クロックφ１，φ２で制御される。上記画素列３２の一方側には、シフトゲート３４Ａを介在してアナログシフトレジスタ３６Ａが配置されている。このシフトゲート３４Ａはシフト制御信号ＳＨで制御され、上記アナログシフトレジスタ３６Ａは転送クロックφ１，φ２で制御される。上記アナログシフトレジスタ３５，３６Ａを転送された電荷はそれぞれ、浮動拡散出力段３７に供給されて電荷電圧変換される。
【００４１】
また、上記画素列３２の他方側に隣接して、シフトゲート３４−１〜３４−３とアナログシフトレジスタ３６−１〜３６−３が交互に配置されている。上記画素列３２の電荷は、シフトゲート３４−１〜３４−３をそれぞれ介して、２画素おきにアナログシフトレジスタ３６−１〜３６−３に３分割して読み出される。上記シフトゲート３４−１〜３４−３は、上記シフト制御信号ＳＨで制御され、上記アナログシフトレジスタ３６−１〜３６−３は上記転送クロックφ１，φ２で制御される。アナログシフトレジスタ３６−１〜３６−３を転送された電荷はそれぞれ、浮動拡散出力段３８−１〜３８−３に供給されて電荷電圧変換される。
【００４２】
上記各浮動拡散出力段３７，３８−１〜３８−３の出力電圧はそれぞれ、増幅回路３９，４０−１〜４０−３に供給されて増幅され、出力端子４１，４２−１〜４２−３から外部に出力される。
【００４３】
上記解像度選択回路４５は、各増幅回路３９，４０−１〜４０−３と出力端子４２−１〜４２−３間に設けられる。この解像度選択回路４５は、インバータ４３，４４とＭＯＳトランジスタＱ１，Ｑ２−１〜Ｑ２−３とを含んで構成されている。上記ＭＯＳトランジスタＱ１の電流通路は、増幅回路３９の出力端と出力端子４２−２間に接続される。上記ＭＯＳトランジスタＱ２−１の電流通路は、増幅回路４０−１の出力端と出力端子４２−１間に接続される。また、上記ＭＯＳトランジスタＱ２−２の電流通路は、増幅回路４０−２の出力端と出力端子４２−２間に接続される。更に、上記ＭＯＳトランジスタＱ２−３の電流通路は、増幅回路４０−２の出力端と出力端子４２−３間に接続される。上記インバータ４３の入力端には解像度選択信号ＳＳが供給され、出力端には上記インバータ４４の入力端と上記ＭＯＳトランジスタＱ２−１〜Ｑ２−３のゲートが接続される。また、上記インバータ４４の出力端には、ＭＯＳトランジスタＱ１のゲートが接続されている。
【００４４】
ＡＦＥプロセッサ５０は、キャパシタ５２−１〜５２−３、相関２重サンプリング回路（ＣＤＳ）５４−１〜５４−３、バッファ５６−１〜５６−３、切換スイッチ５７及びアナログ／ディジタル変換器（ＡＤＣ）５８等から構成されている。上記増幅回路３９の出力電圧は、ＭＯＳトランジスタＱ１の電流通路と出力端子４２−２を介してキャパシタ５２−２の一方の電極に供給され、このキャパシタ５２−２による容量結合によって相関２重サンプリング回路５４−２の入力端に伝達される。上記増幅回路４０−１〜４０−３の出力電圧ＯＵＴ１〜ＯＵＴ３はそれぞれ、ＭＯＳトランジスタＱ２−１〜Ｑ２−３の電流通路と出力端子４２−１〜４２−３を介してキャパシタ５２−１〜５２−３の一方の電極に供給され、これらのキャパシタ５２−１〜５２−３による容量結合によって相関２重サンプリング回路５４−１〜５４−３の入力端に伝達される。これら相関２重サンプリング回路５４−１〜５４−３によるサンプリング電圧はそれぞれバッファ５６−１〜５６−３でゲイン調整された後、切換スイッチ５７を介してアナログ／ディジタル変換器５８に選択的に供給され、ディジタルデータに変換されて出力される。
【００４５】
上記のような構成において、解像度の選択は解像度選択信号ＳＳによって行う。例えば、解像度選択信号ＳＳが“Ｈ”レベルでは、ＭＯＳトランジスタＱ１がオン状態、ＭＯＳトランジスタＱ２−１〜Ｑ２−３がオフ状態となり、フル解像度が選択される。この場合には、アナログシフトレジスタ３５，３６Ａの出力をマルチプレクスして浮動拡散出力段３７で電荷電圧変換した後、増幅回路３９で増幅する。そして、上記増幅回路３９の出力電圧をＭＯＳトランジスタＱ１の電流通路及び出力端子４２−２を介してキャパシタ５２−２の一方の電極に供給する。キャパシタ５２−２による容量結合によって相関２重サンプリング回路５４−２の入力端に伝達された電圧は、当該相関２重サンプリング回路５４−２でサンプリングされた後、バッファ５６−２でゲイン調整される。上記バッファ５６−２の出力が切換スイッチ５７で選択され、アナログ／ディジタル変換器５８でディジタルデータに変換されて出力される。
【００４６】
これに対し、解像度選択信号ＳＳが“Ｌ”レベルでは、ＭＯＳトランジスタＱ１がオフ状態、ＭＯＳトランジスタＱ２−１〜Ｑ２−３がオン状態となり、低解像度が選択される。この場合には、図５のタイミングチャートに示すように、アナログシフトレジスタ３６−１〜３６−３への電荷の読み出しは、シフトゲート３４−１〜３４−３を開いてアナログシフトレジスタ３６−１〜３６−３に画素列３２の電荷を転送する。これによって、上記各アナログシフトレジスタ３６−１〜３６−３には２画素おきに電荷が読み出される。上記各アナログシフトレジスタ３６−１〜３６−３を転送クロックφ１，φ２に同期して転送された電荷を、浮動拡散出力段３８−１〜３８−３に供給して電荷電圧変換し、増幅回路４０−１〜４０−３で増幅する。そして、上記増幅回路４０−１〜４０−３の出力電圧ＯＵＴ１〜ＯＵＴ３をＭＯＳトランジスタＱ２−１〜Ｑ２−３の電流通路及び出力端子４２−１〜４２−３を介してキャパシタ５２−１〜５２−３の一方の電極に供給する。キャパシタ５２−１〜５２−３による容量結合によって相関２重サンプリング回路５４−１〜５４−３の入力端に伝達された電圧は、各々の相関２重サンプリング回路５４−１〜５４−３でサンプリングされた後、バッファ５６−１〜５６−３でゲイン調整される。上記バッファ５６−１〜５６−３の出力が切換スイッチ５７で選択し、アナログ／ディジタル変換器５８でディジタルデータに変換して出力する。
【００４７】
このような構成によれば、画素列３２から得た電荷をアナログシフトレジスタ３６−１〜３６−３に３分割して転送するので、同一転送レートで分割しない場合の３倍の読み出し速度が実現できる。また、３入力タイプの安価な汎用ＡＦＥプロセッサと組み合わせて使用することで、低コスト化が図れる。
【００４８】
なお、第１，第２の実施の形態では画素列３２から得た電荷を２分割、第３の実施の形態では３分割する場合を例にとって説明したが、４分割以上しても良いのはもちろんである。
【００４９】
また、第１乃至第３の実施の形態では、２列の画素列３１，３２を画素ピッチｐの１／２ピッチずらして配置する例について説明したが、画素ピッチｐのｎ列の画素列をｐ／ｎピッチずらして並列に配置し、これらｎ列の画素列のうち（ｎ−１）以内の複数画素列の電荷を１画素列当たりｄ分割してｄ個のアナログシフトレジスタに読み出せば、任意の複数の画素列を配置してより高速な読み出しが可能となる。
【００５０】
［第４の実施の形態］
図６は、この発明の第４の実施の形態に係る画像処理システムの概略構成について説明するためのもので、固体撮像装置部を抽出して示す模式図である。この固体撮像装置は、ＭＦＰ（Ｍｕｌｔｉ　Ｆｕｎｃｔｉｏｎ　Ｐｅｒｉｐｈｅｒａｌ）用であり、例えば複写機とカラープリンタとの複合機や、スキャナとカラープリンタとの複合機等でモノクロ高速読み取りを強く要求されるアプリケーションに用いられる。
【００５１】
図６において、画素列３１，３２はカラーフィルタがない受光素子で形成されている。画素列６１Ｂ，６２Ｂは青色のカラーフィルタを有する受光素子、画素列６１Ｇ，６２Ｇは緑色のカラーフィルタを有する受光素子、画素列６１Ｒ，６２Ｒは赤色のカラーフィルタを有する受光素子でそれぞれ構成されている。
【００５２】
上記画素列３１，３２からの電荷転送を行う電荷転送部は、図１と同様であるので同一部分に同じ符号を付してその詳細な説明は省略する。
【００５３】
一方、画素列６１Ｂ，６２Ｂからの電荷転送を行う電荷転送部は、シフトゲート６３Ｂ，６４Ｂ、アナログシフトレジスタ６５Ｂ，６６Ｂ、画素列選択スイッチ６７Ｂ、浮動拡散出力段６８Ｂ、及び増幅回路６９Ｂ等から構成されている。上記画素列６１Ｂと６２Ｂは、画素ピッチをｐとするとｐ／２ずらして並列に配置されている。上記画素列６１Ｂから得られた電荷は、シフトゲート６３Ｂを介してアナログシフトレジスタ６５Ｂに供給される。上記シフトゲート６３Ｂはシフト制御信号ＳＨで制御され、上記アナログシフトレジスタ６５Ｂは転送クロックφ１で制御される。また、上記画素列６２Ｂから得られた電荷は、シフトゲート６４Ｂを介してアナログシフトレジスタ６６Ｂに供給される。上記シフトゲート６４Ｂは上記シフト制御信号ＳＨで制御され、上記アナログシフトレジスタ６６Ｂは上記転送クロックφ１，φ２で制御される。
【００５４】
上記アナログシフトレジスタ６５Ｂ，６６Ｂを転送クロックφ１，φ２に同期して転送された電荷は、画素列選択スイッチ６７Ｂに供給される。この画素列選択スイッチ６７Ｂには画素列選択信号ＳＷＢが供給され、この画素列選択信号ＳＷＢによって選択された画素列に対応するアナログシフトレジスタの出力が浮動拡散出力段６８Ｂに供給される。浮動拡散出力段６８Ｂは、入力された電荷をその電荷量に対応した電圧に変換するものである。上記浮動拡散出力段６８Ｂから出力された電圧は、増幅回路６９Ｂに供給されて増幅される。この増幅回路６９Ｂの出力電圧は、固体撮像装置の出力端子７０Ｂから外部に出力される。
【００５５】
また、画素列６１Ｇ，６２Ｇからの電荷転送を行う電荷転送部は、シフトゲート６３Ｇ，６４Ｇ、アナログシフトレジスタ６５Ｇ，６６Ｇ、画素列選択スイッチ６７Ｇ、浮動拡散出力段６８Ｇ、及び増幅回路６９Ｇ等から構成されている。
【００５６】
更に、画素列６１Ｒ，６２Ｒからの電荷転送を行う電荷転送部は、シフトゲート６３Ｒ，６４Ｒ、アナログシフトレジスタ６５Ｒ，６６Ｒ、画素列選択スイッチ６７Ｒ、浮動拡散出力段６８Ｒ、及び増幅回路６９Ｒ等から構成されている。
【００５７】
上記画素列６１Ｇ，６２Ｇからの電荷転送を行う電荷転送部と上記画素列６１Ｒ，６２Ｒからの電荷転送を行う電荷転送部は、基本的には上述した画素列６１Ｂ，６２Ｂからの電荷転送を行う電荷転送部と同様な構成であるので、対応する部分に対応する符号（画素列６１Ｇ，６２Ｇに対応するものには数字の後にＧ、画素列６１Ｒ，６２Ｒに対応するものには数字の後にＲ）を付してその詳細な説明は省略する。
【００５８】
上記のような構成において、複写機やスキャナのモノクロモードで高解像度（フル解像度）の読み出しをする場合には、４種の分光感度特性を有する画素列の中で比較的感度の高いカラーフィルタがない受光素子で形成された画素列３１，３２から出力端子４１，４２−１，４２−２に読み出したデータを出力し、低解像度で高速読み出しを行う場合には、出力端子４２−１及び４２−２から読み出したデータを出力する。
【００５９】
一方、カラーモードには、カラーフィルタを有する受光素子で形成された画素列６１Ｂ，６２Ｂ，６１Ｇ，６２Ｇ，６１Ｒ，６２Ｒから出力端子７０Ｂ，７０Ｇ，７０Ｒに読み出したデータを用いる。
【００６０】
上記各増幅回路３９，４０−１，４０−２，６９Ｂ，６９Ｇ，６９Ｒの出力信号は、ＡＦＥプロセッサに供給されてフロントエンド処理が行われる。
【００６１】
ここで、安価な汎用の６入力タイプのＡＦＥプロセッサと組み合わせて使用することで、高速化を低コストで実現できる。
【００６２】
なお、第３の実施の形態と同様に、上記各増幅回路３９，４０−１，４０−２の出力端と出力端子４１，４２−１，４２−２との間に、解像度に応じて上記各増幅回路３９，４０−１，４０−２を選択する解像度選択回路４５を設けても良い。
【００６３】
また、上記各増幅回路３９，４０−１，４０−２，６９Ｂ，６９Ｇ，６９Ｒの出力端と出力端子４１，４２−１，４２−２，７０Ｂ，７０Ｇ，７０Ｒとの間に、動作モードに応じて上記各増幅回路３９，４０−１，４０−２，６９Ｂ，６９Ｇ，６９Ｒを選択する動作モード選択回路を設けても良い。すなわち、モノクロの読み出しをする場合には、上記各増幅回路３９，４０−１，４０−２を選択し、カラーの読み出しをする場合には、上記各増幅回路６９Ｂ，６９Ｇ，６９Ｒを選択する。
【００６４】
更に、上記解像度選択回路と上記動作モード選択回路を組み合わせて設けることもできる。
【００６５】
［第５の実施の形態］
図７は、この発明の第５の実施の形態に係る画像処理システムの概略構成について説明するためのもので、固体撮像装置部を抽出して示す模式図である。この固体撮像装置は、第４の実施の形態と同様に、ＭＦＰ用であり、例えば複写機とカラープリンタとの複合機や、スキャナとカラープリンタとの複合機等でモノクロ高速読み取りを強く要求されるアプリケーションに用いられる。
【００６６】
画素列６１Ｂ，６２Ｂは青色のカラーフィルタを有する受光素子、画素列３１，３２は緑色のカラーフィルタを有する受光素子、画素列６１Ｒ，６２Ｒは赤色のカラーフィルタを有する受光素子でそれぞれ構成されている。
【００６７】
上記画素列６１Ｂ，６２Ｂからの電荷転送を行う電荷転送部は図６と同様である。また、上記画素列３１Ｇ，３２Ｇからの電荷転送を行う電荷転送部は、受光素子が緑色のカラーフィルタを有する点のみが異なり、他の基本的な構成は図１及び図６と同様である。更に、上記画素列６１Ｒ，６２Ｒからの電荷転送を行う電荷転送部は図６と同様である。よって、対応する部分に同じ符号を付してその詳細な説明は省略する。
【００６８】
上記のような構成において、複写機やスキャナのモノクロ読み出し速度を高速化する用途では、３種の分光感度特性を有する画素列の中で比較的感度が高く、モノクロ画像の色再現が可能な緑色のカラーフィルタを有する受光素子で形成された画素列３１Ｇ，３２Ｇから読み出したデータを出力端子４２−１または４２−２から出力する。
【００６９】
一方、カラーモードには、全ての画素列６１Ｂ，６２Ｂ，３１Ｇ，３２Ｇ，６１Ｒ，６２Ｒから出力端子７０Ｂ，４１，４２−１，４２−２，７０Ｒに読み出したデータを用いる。
【００７０】
上記各増幅回路６９Ｂ，３９，４０−１，４０−２，６９Ｒの出力信号は、ＡＦＥプロセッサに供給されてフロントエンド処理が行われる。
【００７１】
この際、安価な汎用の６入力タイプのＡＦＥプロセッサと組み合わせて使用することで、低コストで高速化を実現できる。
【００７２】
なお、上記第３の実施の形態と同様に、上記各増幅回路３９，４０−１，４０−２の出力端と出力端子４１，４２−１，４２−２との間に、解像度に応じて上記各増幅回路３９，４０−１，４０−２を選択する解像度選択回路４５を設けても良い。
【００７３】
また、上記第４の実施の形態と同様に、上記各増幅回路３９，４０−１，４０−２，６９Ｂ，６９Ｇ，６９Ｒの出力端と出力端子４１，４２−１，４２−２，７０Ｂ，７０Ｇ，７０Ｒとの間に、動作モードに応じて上記各増幅回路３９，４０−１，４０−２，６９Ｂ，６９Ｇ，６９Ｒを選択する動作モード選択回路を設けても良い。
【００７４】
更に、上記解像度選択回路と上記動作モード選択回路を組み合わせて設けることもできる。
【００７５】
また、上述した第１乃至第５の実施の形態では、固体撮像装置の出力信号をＡＦＥプロセッサに供給する画像処理システムを例にとって説明したが、上記固体撮像装置を他のシステムに用いても良いのはもちろんである。
【００７６】
以上第１乃至第５の実施の形態を用いてこの発明の説明を行ったが、この発明は上記各実施の形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施の形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施の形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【００７７】
【発明の効果】
以上説明したように、この発明によれば、低解像度のデータを高速で読み出すことができ、ＥＭＩも低減できる固体撮像装置及び画像処理システムが得られる。
【図面の簡単な説明】
【図１】この発明の第１の実施の形態に係る固体撮像装置及び画像処理システムについて説明するためのもので、概略構成を示す模式図。
【図２】図１に示した画像処理システムの動作について説明するためのタイミングチャート。
【図３】この発明の第２の実施の形態に係る固体撮像装置及び画像処理システムについて説明するためのもので、概略構成を示す模式図。
【図４】この発明の第３の実施の形態に係る固体撮像装置及び画像処理システムについて説明するためのもので、概略構成を示す模式図。
【図５】図４に示した画像処理システムの動作について説明するためのタイミングチャート。
【図６】この発明の第４の実施の形態に係るの実施の形態に係る固体撮像装置及び画像処理システムについて説明するためのもので、固体撮像装置の概略構成を示す模式図。
【図７】この発明の第５の実施の形態に係る固体撮像装置及び画像処理システムについて説明するためのもので、固体撮像装置の概略構成を示す模式図。
【図８】従来の画像処理システムの概略構成を示す模式図。
【図９】図８に示した画像処理システムにおいて、フル解像度のデータの読み出しを行う場合のタイミングチャート。
【図１０】図８に示した画像処理システムにおいて、１／２の解像度のデータの読み出しを行う場合のタイミングチャート。
【図１１】図８に示した画像処理システムにおいて、１／２の低解像度のデータ読み出し時間を、１／２にする場合のタイミングチャート。
【符号の説明】
３０…固体撮像装置
３１，３２，３１Ｇ，３２Ｇ，６１Ｂ，６２Ｂ，６１Ｇ，６２Ｇ，６１Ｒ，６２Ｒ…画素列
３３，３４Ａ，３４−１〜３４−３，６３Ｂ，６４Ｂ，６３Ｇ，６４Ｇ，６３Ｒ，６４Ｒ…シフトゲート
３５，３６Ａ，３６−１〜３６−３，６５Ｂ，６６Ｂ，６５Ｇ，６６Ｇ，６５Ｒ，６６Ｒ…アナログシフトレジスタ
３７，３８−１〜３８−３，６８Ｂ，６８Ｇ，６８Ｒ…浮動拡散出力段（電荷電圧変換手段）
３９，４０−１〜４０−３，６９Ｂ，６９Ｇ，６９Ｒ…増幅回路（増幅手段）
４１，４２−１〜４２−３，７０Ｂ，７０Ｇ，７０Ｒ…出力端子（出力手段）４５…解像度選択回路
５０…ＡＦＥプロセッサ
５１，５２−１〜５２−３…キャパシタ
５３，５４−１〜５４−３…相関２重サンプリング回路（ＣＤＳ）
５５，５６−１〜５６−３…バッファ
５７…切換スイッチ
５８…アナログ／ディジタル変換器（ＡＤＣ）
ＳＳ…解像度選択信号
ＳＨ…シフト制御信号
φ１，φ２…転送クロック
ＲＳ…リセット信号
ＳＳ…解像度選択信号
ＳＷＢ，ＳＷＧ，ＳＷＲ…画素列選択信号
【図１】
2004007282.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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