(57)【要約】【課題】新しいマスクの製作や新しい工程の進行をする必要なしに、遅延モデルの遅延量を調節でき、半導体チップのロット別工程変化に対応して容易に遅延モデルの遅延量を調節できるディレイロックループの遅延モデル及びそのチューニング方法を提供する。【解決手段】遅延モデル回路は、第１遅延量を提供するための第１遅延回路と、その各々が相互に異なるロード遅延量を有するＮ個の遅延ロードブロックを含む第２遅延回路と、可変のロード制御信号を生成する可変的ロード制御回路と、第１遅延量と前記選択された遅延ロードブロックから供給される第２遅延量との組合せに応じて、前記遅延モデル回路が負の遅延を供給できるように、前記可変ロード制御信号に応答して前記遅延ロードブロックの少なくとも一つを前記第１遅延回路に選択的に接続する第１スイッチング回路とを含む。【選択図】　　図１
2004104747.tif 000002
【特許請求の範囲】
【請求項１】
半導体素子のディレイロックループに負の遅延を提供するための遅延モデル回路であって、
第１遅延量を提供するための第１遅延回路と、
その各々が相互に異なるロード遅延量を有するＮ個の遅延ロードブロックを含む第２遅延回路と、
可変のロード制御信号を生成する可変ロード制御回路と、
第１遅延量と前記選択された遅延ロードブロックから供給される第２遅延量との組合せに応じて、前記遅延モデル回路が負の遅延を供給できるように、前記可変のロード制御信号に応答して前記遅延ロードブロックの少なくとも一つを前記第１遅延回路に選択的に接続する第１スイッチング回路と
を備えてなる遅延モデル回路。
【請求項２】
請求項１に記載の遅延モデル回路において、
前記スイッチング回路は、前記第１遅延回路と各前記遅延ロードブロックとの間に電気的に制御できるＮ個のスイッチング素子をさらに含んでなる
ことを特徴とする遅延モデル回路。
【請求項３】
請求項２に記載の遅延モデル回路において、
前記電気的に制御できるスイッチング素子は、ＭＯＳトランジスタを含んでなる
ことを特徴とする遅延モデル回路。
【請求項４】
請求項１に記載の遅延モデル回路において、
前記遅延ロードブロックは、キャパシタ接続されたＮＭＯＳトランジスタを含んでなる
ことを特徴とする遅延モデル回路。
【請求項５】
請求項１に記載の遅延モデル回路において、
前記第１遅延回路は、順次に縦続接続された複数のインバータを含んでなることを特徴とする遅延モデル回路。
【請求項６】
請求項２に記載の遅延モデル回路において、
前記可変的ロード制御回路は、Ｍビットの可変テストモード信号を受信する入力端と、前記可変テストモード信号に応答して、その各ビットが前記電気的に制御できるスイッチング素子に用いられるＮビットの前記可変のテストモード信号を発生させるエンコーダ回路とを含んでなる
ことを特徴とする遅延モデル回路。
【請求項７】
請求項６に記載の遅延モデル回路において、
前記可変ロード制御回路は、可変されたテストモード信号の状態を維持するためのヒューズ回路及びパワーソースをさらに含んでなり、
前記ヒューズ回路は、可変されたＭビットのテストモード信号のためのＭ個のヒューズである
ことを特徴とする遅延モデル回路。
【請求項８】
請求項７に記載の遅延モデル回路において、
前記Ｎは８であり、Ｍは３である
ことを特徴とする遅延モデル回路。
【請求項９】
第１遅延量を提供するための第１遅延回路と、その各々が相互に異なるロード遅延量を有するＮ個の遅延ロードブロックを含む第２遅延回路と、可変のロード制御信号を生成する可変ロード制御回路と、第１遅延量と前記選択された遅延ロードブロックから供給される第２遅延量の組合せに応じて、前記遅延モデル回路が負の遅延を供給できるように前記可変のロード制御信号に応答して、前記遅延ロードブロックの少なくとも一つを前記第１遅延回路に選択的に接続する第１スイッチング回路とを備えてなる半導体素子のディレイロックループに用いられる遅延モデル回路をチューニングする方法であって、
前記可変ロード制御信号を制御して、前記遅延ロードブロックの何れか一つを選択する第１の段階と、
外部クロックと半導体素子のデータ出力タイミングとの間の同期をテストする第２の段階と、
前記同期がなされるまで、前記第１及び第２の段階を繰り返す第３の段階と、
前記同期時に可変されたロード信号の状態を固定する第４の段階と
を含んでなる遅延モデル回路のチューニング方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体回路技術に関し、特に、ディレイロックループ（ｄｅｌａｙ　ｌｏｃｋｅｄ　ｌｏｏｐ：ＤＬＬ）に関し、さらに詳細には、ＤＬＬの遅延モデル及びそのチューニング方法に関する。
【０００２】
【従来の技術】
一般に、システムや回路において、クロック信号は、動作タイミングを合せるための基準信号に用いられており、エラーなしに高速動作させることを保障するためにも用いられる。外部から入力されるクロック信号が内部回路で用いられる場合、内部回路による時間遅延（クロックスキュー（ｃｌｏｃｋ　ｓｋｅｗ））が発生するが、そのような時間遅延を補償して、内部クロックが外部クロックと同じ位相を有するようにするために、ＤＬＬ回路が用いられている（例えば、特許文献１を参照）。
【０００３】
一方、ＤＬＬは、従来用いられてきたフェイズロックループ（ＰＬＬ：Ｐｈａｓｅ−Ｌｏｃｋｅｄ　Ｌｏｏｐ）（位相同期回路または位相同期ループとも呼ばれる）に比べて、雑音（ｎｏｉｓｅ）の影響をあまり受けないという長所があるので、ＤＤＲ−ＳＤＲＡＭ（Ｄｏｕｂｌｅ　Ｄａｔａ　Ｒａｔｅ　Ｓｙｎｃｈｒｏｎｏｕｓ　ＤＲＡＭ）を初めとする同期式半導体メモリ等の半導体デバイス分野で広く用いられており、その中でもレジスタ制御ＤＬＬ（ｒｅｇｉｓｔｅｒ−ｃｏｎｔｒｏｌｌｅｄ　ＤＬＬ）が最も一般的に使用されている。
【０００４】
同期式半導体メモリ素子において、レジスタ制御ＤＬＬは、基本的に外部クロックを受けて動作するに当たり、内部の実際のクロック信号経路及びデータ経路の遅延成分に対して、あらかじめネガティブ遅延を反映させることによって、信号遅延成分を補償して、データの出力が外部クロックと同期するようにする機能を果たす。
【０００５】
図３は、従来の技術に係るＳＤＲＡＭのレジスタ制御ＤＬＬのブロック図である。図３を参照しながら説明すると、従来の技術に係るレジスタ制御ＤＬＬは、クロック入力バッファ１０から出力される内部クロックＩＮＴ＿ＣＬＫを用いる。クロック入力バッファ１０は、外部クロックＥＸＴ＿ＣＬＫを入力されて、ＶＤＤレベルにバッファリングして、外部クロックＥＸＴ＿ＣＬＫと同じ周期を有する内部クロックＩＮＴ＿ＣＬＫを生成する。
【０００６】
従来の技術に係るＳＤＲＡＭのレジスタ制御ＤＬＬは、内部クロックＩＮＴ＿ＣＬＫを１／ｎ（ｎは、正の定数であり、ここでは、ｎ＝４）に分周して、遅延モニタリングクロックＤＶＤ４及び基準クロックＤＶＤ４Ｚを出力するクロック分周器１１と、内部クロックＩＮＴ＿ＣＬＫを入力とする第１遅延ライン１３と、遅延モニタリングクロックＤＶＤ４を入力とする第２遅延ライン１４と、第２遅延ライン１４の出力を入力されて実際のクロック経路及びデータ経路の遅延成分を反映させるための遅延モデル回路１７と、遅延モデル回路１７の出力ＤＶＤ４＿ＤＬＹと基準クロックＤＶＤ４Ｚとの位相を比較するための位相比較器１２と、位相比較器１２の出力ＣＰＲに応答して第１及び第２遅延ライン１３、１４での遅延量を制御するための遅延制御器１５と、ディレイロック時に第１遅延ライン１３の出力で駆動されてＤＬＬクロックＣＬＫ＿ＤＬＬを生成するＤＬＬドライバ１６とを備えて構成されている。ここで、遅延制御器１５は、シフトレジスタと、そのシフト方向を制御するためのシフト制御器を含み、ディレイロックがなされるまで繰り返し遅延量を調節する。一方、遅延モデル１７は、実際のクロック信号経路及びデータ経路を模擬的に構成した部分であり、ＤＬＬのネガティブ遅延量を決定する。
【０００７】
図４は、図３のレジスタ制御ＤＬＬ回路における各信号波形のタイミング図である。以下に、図３〜４を参照しながら、従来の技術に係るレジスタ制御ＤＬＬ回路の動作を説明する。
【０００８】
まず、クロック分周器１１は、内部クロックＩＮＴ＿ＣＬＫを１／４分周して、外部クロックＥＸＴ＿ＣＬＫの４番目のクロックごとに一回ずつ同期された基準クロックＤＶＤ４Ｚ及び遅延モニタリングクロックＤＶＤ４を生成する。この場合、基準クロックＤＶＤ４Ｚと遅延モニタリングクロックＤＶＤ４は、相互に反対の位相を有する。
【０００９】
回路動作において、まず、遅延モニタリングクロックＤＶＤ４が第２遅延ライン１４内の単位遅延素子一つのみを通過して出力され、そのクロックは、さらに模擬遅延回路としての遅延モデル１７を経て遅延されて、ＤＶＤ４＿ＤＬＹとして出力される。
【００１０】
一方、位相比較器１２は、基準クロックＤＶＤ４Ｚの立上りエッジと上記フィードバックされたＤＶＤ４＿ＤＬＹクロックの立上りエッジとを比較して制御信号ＣＰＲを生成し、それに応答して、遅延制御機１５は、第１及び第２遅延ライン１３及び１４の遅延量を決定する。
【００１１】
以後、遅延量が制御されたフィードバッククロックＤＶＤ４＿ＤＬＹと基準クロックＤＶＤ４Ｚを繰り返し比較しながら、両クロックが最小のジッタ（ｊｉｔｔｅｒ）を有する瞬間にディレイロック（ｌｏｃｋｉｎｇ）がなされて初めて、ＤＬＬドライバ１６を駆動することによって、外部クロックＥＸＴ＿ＣＬＫと同じ位相を有するＤＬＬクロックＣＬＫ＿ＤＬＬが得られる。
【００１２】
上述したように、従来のレジスタ制御ＤＬＬは、相互に位相が反対の２個の分周クロックを生成するが、その内、遅延モニタリングクロックＤＶＤ４は、第２遅延ライン１４を経ながら「Ｄ」ほどの遅延が発生し、遅延モデル１７を経ながら「Ｒ」ほどの遅延が発生するので、遅延モニタリングクロックＤＶＤ４は、合計「Ｄ＋Ｒ」ほど遅延されて、フィードバッククロックＤＶＤ４＿ＤＬＹとなる。
【００１３】
ここで、位相ロックがなされると、すなわち、基準クロックＤＶＤ４Ｚの立上りエッジとフィードバッククロックＤＶＤ４＿ＤＬＹの立上りエッジとが一致すると、下記の数式［数１］が成り立つ。
【００１４】
【数１】
Ｄ＋Ｒ＝２Ｔ、Ｄ＝２Ｔ−Ｒ
ここに、「Ｔ」は、外部クロックの周期を示す。したがって、ＤＬＬクロックＣＬＫ＿ＤＬＬは、第１遅延ライン１３での遅延量「Ｄ」ほど遅延されて出力されるため、外部クロックＥＸＴ＿ＣＬＫのタイミングに比べて遅延モデル１７の遅延量「Ｒ」ほど先んじるネガティブ遅延を有する。
【００１５】
遅延モデル１７の遅延量「Ｒ」は、外部クロックＥＸＴ＿ＣＬＫに対するＤＬＬクロックＣＬＫ＿ＤＬＬのネガティブ遅延量を表し、ＤＬＬクロックＣＬＫ＿ＤＬＬが外部クロックＥＸＴ＿ＣＬＫに対してどれだけ速く動作するかを決定する。遅延モデル１７の遅延量「Ｒ」は、実際の半導体チップの製作前に、シミュレーションにより決定される。この遅延量「Ｒ」は、外部クロックＥＸＴ＿ＣＬＫとチップの動作Ｔとが素早く正確に同期されるためには、より正確に求まることが望ましい。
【００１６】
図５は、従来の技術に係る遅延モデル１７の回路構成を示す図面である。図５を参照すると、従来の技術に係る遅延モデル１７は、縦続接続（カスケード接続）された複数のインバータＩＮＶ１、ＩＮＶ２、ＩＮＶ３、…からなるインバータチェインと、インバータＩＮＶ１とＩＮＶ２との間のノードＡ１と接地間に接続された複数のキャパシタロード部２０とで構成される。各キャパシタロード部２０は、各インバータ間のノードに接続された第１スイッチ２１と、そのゲートが第１スイッチ２１に接続され、そのソースとドレーンが相互に接続されてキャパシタを構成するＮＭＯＳトランジスタ２３と、第１スイッチ２１とＮＭＯＳトランジスタ２３のソース／ドレインとの間に接続された第２スイッチ２２とで構成される。ここで、第１及び第２スイッチ２１及び２２は、短絡／開放スイッチメタルを利用して構成し、第１及び第２スイッチ２１及び２２の短絡（ｓｈｏｒｔ）または開放（ｏｐｅｎ）により、インバータＩＮＶ１、ＩＮＶ２間のノードＡ１に接続されるキャパシタの数を追加または削除することができ、それによって遅延モデル１７の遅延量「Ｒ」を調節する。
【００１７】
このような従来の技術を利用する場合、半導体チップの製造工程が完了された後、テストにより外部クロックＥＸＴ＿ＣＬＫとデータ出力タイミングとのズレ量を測定した後、そのズレ量を補償するためにどのスイッチを短絡／開放させるかを決定し、それに応じて新しいマスクを製作し、新しいマスクを用いた製造工程により新しい半導体チップを製造した後、それが正しく動作しているかを再びテストしてその結果を検討しなければならない問題点がある。一方、実際の半導体チップは、ロット（ｌｏｔ）別に工程のばらつき（ｖａｒｉａｔｉｏｎ）が激しい場合もあり得るが、従来の遅延モデル１７の遅延量の調整方式では、そのような工程変動に対して対応できなかったという問題点がある。
【００１８】
さらに、遅延モデルは、レジスタ制御ＤＬＬのみでなく、デジタルＤＬＬのような他の種類のＤＬＬにも使用されているため、前述のような問題点は、レジスタ制御ＤＬＬのみに限定されず、存在する。
【００１９】
【特許文献１】
米国特許第６，２１２，１２６号明細書（第５欄第３７行〜第６欄第４６行、図２）
【００２０】
【発明が解決しようとする課題】
この発明は、上記のような従来の技術における問題点に鑑みてなされたものであって、目的とするところは、新しいマスクの製作や新しい工程を進行させる必要なしに、遅延モデルの遅延量を調節できるディレイロックループの遅延モデル及びそのチューニング方法を提供することにある。
【００２１】
また、この発明の他の一つの目的は、半導体チップのロット別の工程変化に対応して容易に遅延モデルの遅延量を調節することのできるディレイロックループの遅延モデル及びそのチューニング方法を提供することである。
【００２２】
【課題を解決するための手段】
前記の技術的課題を達成するためのこの発明は、半導体素子のディレイロックループに負の遅延を提供するための遅延モデル回路において、第１遅延量を提供するための第１遅延回路と、その各々が相互に異なるロード遅延量を有するＮ個の遅延ロードブロックを含む第２遅延回路と、可変のロード制御信号を生成する可変ロード制御回路と、第１遅延量と前記選択された遅延ロードブロックから供給される第２遅延量との組合せに応じて、前記遅延モデル回路が負の遅延を供給できるように、前記可変のロード制御信号に応答して前記遅延ロードブロックの少なくとも一つを前記第１遅延回路に選択的に接続する第１スイッチング回路とを含む遅延モデル回路を提供する。
【００２３】
また、この発明は、第１遅延量を提供するための第１遅延回路と、その各々が相互に異なるロード遅延量を有するＮ個の遅延ロードブロックを含む第２遅延回路と、可変のロード制御信号を生成する可変ロード制御回路と、第１遅延量と前記選択された遅延ロードブロックから供給される第２遅延量の組合せに応じて、前記遅延モデル回路が任意の遅延を供給できるように前記可変ロード制御信号に応答して、前記遅延ロードブロックの少なくとも一つを前記第１遅延回路に選択的に接続する第１スイッチング回路とを備えて構成された半導体素子のディレイロックループに用いられる遅延モデル回路のチューニング方法において、前記可変ロード制御信号を制御して、前記遅延ロードブロックの何れか一つを選択する第１の段階と、外部クロックと半導体素子のデータ出力タイミングとの間の同期をテストする第２の段階と、前記同期がなされるまで、前記第１及び第２の段階を繰り返す段階と、前記同期時に可変のロード信号を固定する第５の段階とを含んでなる遅延モデル回路のチューニング方法を提供する。
【００２４】
この発明によると、その各々が異なるロード値を有する複数の遅延ロードブロックとヒューズ回路ブロックとを含む遅延モード回路が提供される。ディレイロックループにおいて遅延モデル回路の遅延量は、テスト半導体チップに用いられるテストモード信号などの組合せによりチューニングされる。チューニングされた、または可変されたテストモード信号は、正常モードにおいてもフィドバックできる。
【００２５】
この発明によると、新しいマスクを製作したり、新しい工程を進行させたりする必要がないので、生産コスト及び生産時間を低減短縮することができ、また、チップのロット別工程変化にも容易に対応できる。
【００２６】
【発明の実施の形態】
以下、この発明の最も好ましい実施の形態を、ここに添付する図面を参照しながら説明する。
【００２７】
図１は、この発明の一実施例に係るＤＬＬの遅延モデルの回路構成を示す回路図である。図１を参照すると、この実施例に係るＤＬＬの遅延モデルは、縦続連結（カスケード接続）された複数のインバータを含むインバータチェイン４０と、インバータチェイン４０の一つのノードＡ１（ＤＥＬＡＹ端子）に接続されたキャパシタロード回路４２とを備えて構成されている。キャパシタロード回路４２は、ＤＥＬＡＹ端子に接続された共通線を介してインバータチェイン４０のＤＥＬＡＹ端子（ノードＡ１）に接続されている。
【００２８】
キャパシタロード回路４２は、キャパシタロードブロック４２１とスイッチングブロック４２２とを含んで構成されている。前記キャパシタロードブロック４２１は、スイッチングブロック４２２を介してインバータチェイン４０のノードＡ１にそれぞれが並列接続されたＮ個（例えば、図示では８個）の対ＶＳＳ間にキャパシタ接続されたＮＭＯＳトランジスタＭ２１〜Ｍ２８を含んでいる。スイッチングブロック４２２は、その各々が各キャパシタ接続ＮＭＯＳトランジスタＭ２１〜Ｍ２８とインバータチェイン４０のノードＡ１との間に接続されたＮ個（例えば、図示では８個）のスイッチングＮＭＯＳトランジスタＭ１〜Ｍ８を備えている。
【００２９】
スイッチングＮＭＯＳトランジスタＭ１〜Ｍ８の各ゲートは、それぞれ別々にロード制御信号ＬＯＡＤ＜０＞〜＜７＞の各ビット信号により制御される。各キャパシタ接続ＮＭＯＳトランジスタＭ２１〜Ｍ２８は、そのソース／ドレーン及びチャネルが接地電源ＶＳＳに接続されている。そして、各キャパシタ接続ＮＭＯＳトランジスタＭ２１〜Ｍ２８は、各々相互に異なるチャネル幅／長さを有するように構成されて、相互に異なるロードキャパシタンス値を有する。例えば、ロード制御信号ＬＯＡＤの第１番目のビットＬＯＡＤ＜０＞によりスイッチングＮＭＯＳトランジスタＭ１を介してインバータノードＡ１に選択的に接続されるキャパシタ接続ＮＭＯＳトランジスタＭ２１のチャネル幅／長さは、１０μｍ／７μｍであり、ロード制御信号ＬＯＡＤの第２番目のビットＬＯＡＤ＜０＞によりインバータノードＡ１に選択的に接続されるキャパシタ接続ＮＭＯＳトランジスタＭ２２のチャネル幅／長さは、２μｍ／２μｍである。好ましくは、前記チャネルの幅／長さは、半導体素子の設計過程で可能な遅延量を考慮して、所望のキャパシタンス値を呈すべく選定できる。
【００３０】
図２は、図１のロード制御信号ＬＯＡＤ＜０＞〜＜７＞を生成するための回路を示す回路図である。図２に示すように、ロード制御信号ＬＯＡＤ＜０＞〜＜７＞を生成するために、ロード制御回路は、遅延モデル回路１７内に設けることもできる。ロード制御回路は、ヒューズ回路ブロック５０と、３×８デコーダ５２（２進符号３ビット入力、個別８ビット出力のデコーダ）を備える。前記ヒューズ回路ブロック５０は、外部回路（図示せず）または使用者から供給されるテストモード信号ＴＡＣＡ＜０＞〜＜２＞を入力される。ここで、ヒューズ回路ブロック５０は、テストモード信号ＴＡＣＡの各ビット信号ＴＡＣＡ＜０＞〜ＴＡＣＡ＜２＞を入力されるために入力端Ｐ１、Ｐ２，Ｐ３にそれぞれ接続された３個のヒューズ５１１、５１２、５１３を含む。また、ヒューズ回路ブロック５０は、電源供給回路（図示せず）を含む。もし、外部または使用者からテストモード信号ＴＡＣＡが印加されない場合、テストモード信号ＴＡＣＡを発生させるため、一つまたは複数のヒューズが断線される。すなわち、もし、電源供給回路によってヒューズ５１１が短絡されると、テストモード信号ＴＡＣＡのビット信号＜０＞は、ロジックローレベル信号となり、もしヒューズ５１２が断線されると、ヒューズ回路ブロック５０の入力端にフローティングされないようにテストモード信号ＴＡＣＡのビット信号＜１＞は、ロジックハイレベル信号となる。
【００３１】
以下、図１及び図２を参照しながら、この実施例に係る遅延モデルのチューニング方法を説明する。
【００３２】
まず、目的とする規格に応じて製作された半導体チップのテストの際に用いられる特定テストモード信号ＴＡＣＡ＜０〜２＞を遅延モデル回路のチューニング用に割り当てて、ロード制御信号生成回路に印加する。特定テストモード信号ＴＡＣＡ＜０＞〜＜２＞に応答して、一つ、またはそれ以上のキャパシタ接続ＮＭＯＳトランジスタＭ２１〜Ｍ２８をディレイロードに選択的にカップリングするため、ロード制御回路は、ロード制御信号ＬＯＡＤ＜０＞〜＜７＞を発生させる。この場合、ヒューズを切断しない状態で外部クロックＥＸＴ＿ＣＬＫとチップ動作（例えば、データ出力タイミング）が同期するか否かをチェックする。もし、同期過程で問題が発生すると、ロード制御信号ＬＯＡＤ＜０＞〜＜７＞は、定められた手続きによってテストモード信号ＴＡＣＡ＜０＞〜＜２＞の新しいビット組合せにより変化される。キャパシタ接続ＮＭＯＳトランジスタＭ２１〜Ｍ２８は、ロード制御信号ＬＯＡＤ＜０＞〜＜７＞による遅延ロードであって、インバータチェイン４０に選択的に接続されるので、前記インバータチェイン４０の遅延量は、効率的な方法で微細に調整できる。
【００３３】
例えば、テストモード信号ＴＡＣＡ＜０＞〜＜２＞が「０、０、１」の組合せである（２進数の「１００」を意味する）場合、３×８デコーダー５２の出力は「００００１０００」（５番目の＜４＞のビットに「１」が立つ）であり、これによってキャパシタロード回路４２は、スイッチングＮＭＯＳトランジスタＭ５をターンオンさせて、チャネル幅／長さが１０μｍ／１０μｍであるキャパシタ接続ＮＭＯＳトランジスタＭ２５のキャパシタンスに該当するロード値をインバータノードＡ１に伝達する。この場合、遅延モデル回路全体の遅延量は、インバータチェイン４０の固有な遅延量とキャパシタロード回路４２の選択されたロード値による遅延量とを足した値を有するようになる。
【００３４】
上記のように外部クロックＥＸＴ＿ＣＬＫとチップ動作が一致するテストモード信号ＴＡＣＡ＜０＞〜＜２＞の組合せが得られたら、チップの動作が外部クロックＥＸＴ＿ＣＬＫに同期することになるので、そのテストモードコーディングがチップの正常動作時に維持できるように、ヒューズ切断を行う。例えば、テストモードコーディングがテストモード信号ＴＡＣＡ＜０＞〜ＴＡＣＡ＜２＞がそれぞれ「０」、「０」、「１」の組合せとなる場合は、第一番目（＜０＞のビット）のヒューズと第２番目（＜１＞のビット）のヒューズは、切断されない。また、第３番目のヒューズを切断しておくと、ノーマルモードでヒューズ回路ブロック５０が常に「０、０、１」を出力するようになり、これによってノーマルモードでもテストモードコーディングが維持される。
【００３５】
したがって、この発明によると、従来のようにテスト結果に応じて新しいマスクを製作したり新しい工程を行ったりする必要がなくなり、半導体チップの製造環境による工程変更または変数変更に容易に対処できる。
【００３６】
なお、この発明は、この実施例に限られるものではない。この発明の趣旨から逸脱しない範囲内で多様に変更実施することが可能である。例えば、上述した実施例では、遅延モデル回路の固定された遅延量を提供するためにインバータチェインを用いる場合を一例にして説明したが、固定された遅延値を提供するために他の遅延手段を用いる場合にも、この発明は適用される。
【００３７】
また、上述した実施例では、キャパシタブロックを選択するためのスイッチング素子にＮＭＯＳトランジスタを用いる場合を例として説明したが、電気的に制御可能な他のスイッチング素子（例えば、ＰＭＯＳトランジスタ）をＮＭＯＳトランジスタの代わりに使用することができる。また、上述した実施例では、遅延モデルの遅延量をチューニングするための可変ロード値を提供するために、キャパシタロード回路を用いる場合を例として説明したが、キャパシタ以外の他のロード素子を用いる場合にも、この発明を適用することができる。さらにまた、上述した実施例では、テストモード信号を用いて８個の可変ロード値を選択する場合を例として説明したが、テストモード信号の数と可変ロード値の種類を増減した場合にも、この発明を適用することができる。
【００３８】
【発明の効果】
上述したこの発明のＤＬＬの遅延モデルは、遅延モデルの遅延量をチューニングするための新しいマスクの製作や新しい工程の進行を省略できることによって、チップ生産のコスト及び生産時間を低減短縮することができる効果がある。
【図面の簡単な説明】
【図１】この発明の一実施例に係るＤＬＬ回路の遅延モデルの回路構成図である。
【図２】図１のロード制御信号ＬＯＡＤ＜０＞〜＜７＞を生成するための回路を例示する回路図である。
【図３】従来の技術に係るＳＤＲＡＭのレジスタ制御ＤＬＬのブロック図である。
【図４】図３のレジスタ制御ＤＬＬ回路における各信号波形のタイミング図である。
【図５】従来の技術に係るＤＬＬ回路の遅延モデルの回路構成図である。
【符号の説明】４０…インバータチェイン、４２…キャパシタロード回路、ＬＯＡＤ＜０＞〜＜７＞…ロード制御信号。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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