(57)【要約】【課題】ＤＲＡＭコンデンサの容量を増加させることができるロジック併合ＤＲＡＭ素子の製造方法を提供する。【解決手段】シリコンエピタキシャル層をファセットが形成するように成長させた後、熱酸化膜の成長及び部分的に除去する工程を反復遂行することによって表面積が広いシリコンエピタキシャル層を成長させ、このようなシリコンエピタキシャル層をストレージノードとして利用することによって高容量のコンデンサを提供することができ、従って、ロジック工程の変更も必要でなく、性能の低下なしに高容量のＤＲＡＭが適用されたロジック併合ＤＲＡＭ素子を得る。【選択図】図１１
2004214605.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に酸化膜と窒化膜を順に形成する段階と、
前記窒化膜と酸化膜とをパターニングして基板を露出させるホールを形成する段階と、
前記ホールにより露出された基板部分及びこれに隣接した窒化膜の部分上に、窒化膜の表面にファセット（ｆａｃｅｔ）が形成されるように前記シリコンエピタキシャル層を成長させる段階と、
前記成長したシリコンエピタキシャル層上に熱酸化膜を成長させる段階と、
前記熱酸化膜をシリコンエピタキシャル層のファセットが成長したその部分のみに残るように湿式エッチングする段階と、
前記ファセットが形成されるようにシリコンエピタキシャル層を成長させる段階、熱酸化膜を成長させる段階、及びファセットが成長したその部分のみに残るように熱酸化膜をエッチングする段階を所定の回数にて反復遂行する段階と、
前記反復遂行して成長させたシリコンエピタキシャル層のファセットに残された熱酸化膜を除去する段階と、
前記反復遂行して成長させたシリコンエピタキシャル層のファセットに残された熱酸化膜を除去する段階までの基板結果物上にゲート酸化膜とゲート導電膜とを順に形成する段階と、
前記ゲート導電膜とゲート酸化膜をパターニングしてゲートを形成すると同時に、基板及びファセットを残すように反復成長させたシリコンエピタキシャル層とでなされたストレージノード（ｓｔｏｒａｇｅ  ｎｏｄｅ）と、ゲート酸化膜でなされた誘電体膜と、ゲート導電膜でなされたプレートノード（ｐｌａｔｅ  ｎｏｄｅ）で構成されるコンデンサを形成する段階とを含むことを特徴とするロジック併合ＤＲＡＭ素子の製造方法。
【請求項２】
前記シリコンエピタキシャル層は、不純物がドーピングされることを特徴とする請求項１に記載のロジック併合ＤＲＡＭ素子の製造方法。
【請求項３】
前記不純物のドーピングは、シリコンエピタキシャル層の成長時に不純物ガスを添加する方式で遂行することを特徴とする請求項２に記載のロジック併合ＤＲＡＭ素子の製造方法。
【請求項４】
前記不純物のドーピングは、シリコンエピタキシャル層の成長後、イオン注入工程またはＰＯＣｌ３法を利用する方法で遂行することを特徴とする請求項２に記載のロジック併合ＤＲＡＭ素子の製造方法。
【請求項５】
前記イオン注入工程は、不純物を５〜６０゜の角度の傾斜を与えてイオン注入することを特徴とする請求項４に記載のロジック併合ＤＲＡＭ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はマージドＤＲＡＭウィズロジック素子（Ｍｅｒｇｅｄ  ＤＲＡＭ  ｗｉｔｈ  Ｌｏｇｉｃ  ｄｅｖｉｃｅ）の製造方法に関するものであり、特に、高容量のＤＲＡＭコンデンサを形成するための方法に関するものである。
【背景技術】
【０００２】
ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）とロジック（Ｌｏｇｉｃ）を単一チップに搭載した半導体素子は最近になってその関心が高まっている。これはＤＲＡＭとロジックが単一チップに搭載されることによりチップの大きさが増加して製造工程が複雑で製造収率が低いという短所はあるが、単一チップにＤＲＡＭとロジックとが搭載されることから既存チップに比べて高速及び低電力駆動が可能なであるという利点を有するためである（例えば、特許文献１参照）。
【０００３】
ここで、ＤＲＡＭとロジックを単一チップに搭載した素子は普通ＤＲＡＭの立場ではエンベデッドＤＲＡＭ（Ｅｍｂｅｄｅｄ  ＤＲＡＭ）素子、ロジック立場ではマージドＤＲＡＭウィズロジック（Ｍｅｒｇｅｄ  ＤＲＡＭ  ｗｉｔｈ  Ｌｏｇｉｃ）素子であると称し、ここではマージドＤＲＡＭウィズロジック（以下、ＭＤＬと記す。）素子と統一して称するようにする。
【０００４】
一方、このようなＭＤＬ素子は、ＤＲＡＭ工程を基本としてロジック工程を適用する方式と、ロジック工程を基本にＤＲＡＭ工程を適用する方式とにより形成することができる。ところが、前記これら両方式は、ＤＲＡＭのコンデンサ工程によるサーマルバジェット（Ｔｈｅｒｍａｌ  Ｂｕｄｇｅｔ）がロジック工程に比べて相当に大きいためにロジックの性能（ｐｅｒｆｏｒｍａｎｃｅ）に悪い影響を及ぼし、また、０．２５μｍ以下のロジック工程で採択しているチタニウム（Ｔｉ）またはコバルト−シリサイド（Ｃｏ−ｓｉｌｉｃｉｄｅ）がサーマルバジェットによって凝集（ａｇｇｌｏｍｅｒａｔｉｏｎ）されることにより接合漏洩及びゲート電極抵抗増加を誘発するようになる。
【０００５】
したがって、このような問題を解決するために従来、１Ｍ以下のＤＲＡＭで適用された平板コンデンサをＤＲＡＭコンデンサに適用することによってロジック工程と同一にＭＤＬ素子を製造していた。
【０００６】
以下では、図１乃至図４を参照して従来技術によるＭＤＬ素子の製造方法を説明する。
図１を参照すると、半導体基板１のフィールド領域に公知のＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）工程によって素子分離膜２を形成する。その次に、基板１の所定部分上にイオン注入マスク３を形成した状態でウェル形成及びしきい電圧（Ｖｔ）調節用のイオン注入工程を遂行する。
【０００７】
図２を参照すると、イオン注入マスクを除去した状態で基板１の全領域上にゲート酸化膜４及びゲート導電膜５を順に形成し、ゲート導電膜５、ゲート酸化膜４をパターニングしてゲート電極６を形成する。この時、ゲート導電膜５及びゲート酸化膜４のパターニング時にはコンデンサが形成される基板領域上にもゲート導電膜５及びゲート酸化膜４を残留させ、このように残留された積層膜は製造されたＭＤＬ素子で各々誘電体膜及びノード（ｎｏｄｅ）として機能して平板コンデンサを構成する。
【０００８】
引続き、基板結果物に対してＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）形成のためのイオン注入及びハロ（ｈａｌｏ）ハロ領域形成のためのイオン注入を行なってゲート電極６間の基板表面にＬＤＤ領域７を形成し、そして、ゲート電極６の縁部分下の基板表面にハロ領域８を形成する。
【０００９】
次に、図３を参照すると、基板結果物上に絶縁膜を蒸着した後、これをブランク（ｂｌａｎｋ）エッチングしてゲート電極６の両側壁にスペーサ９を形成する。その次に、ソース／ドレイン領域形成のためのイオン注入及び熱処理工程を行なってスペーサ９を含んだゲート電極６との間の基板表面にソース／ドレイン領域１０を形成する。
【００１０】
次に、図４を参照すると、ゲート電極６の表面上に公知の工程によってシリサイド１１を形成することによって基板１の適所にトランジスター１２及び平板コンデンサ１３を形成する。
【００１１】
以後、図示しなかったが、配線工程を含んだ一連の後続工程を実行してＭＤＬ素子を製造する。
【００１２】
【特許文献１】特開平１１−０１７１２８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかし、上述した従来の方法は平板コンデンサの適用によってロジック工程で性能の低下なくＭＤＬ素子を製造することができるが、チップの大きさが制限されることによってＤＲＡＭコンデンサの容量増加には限界があり、４ＭのＤＲＡＭ以上の適用は実質的に困難であるという問題があった。
【００１４】
そこで、本発明は上記従来のロジック併合ＤＲＡＭ素子の製造方法における問題点に鑑みてなされたものであって、本発明の目的は、ＤＲＡＭコンデンサの容量を増加させることができるＭＤＬ素子の製造方法を提供することにある。
【課題を解決するための手段】
【００１５】
上記目的を達成するためになされた本発明によるロジック併合ＤＲＡＭ素子の製造方法は、半導体基板上に酸化膜と窒化膜を順に形成する段階と、前記窒化膜と酸化膜とをパターニングして基板を露出させるホールを形成する段階と、前記ホールにより露出された基板部分及びこれに隣接した窒化膜の部分上に、窒化膜の表面にファセット（ｆａｃｅｔ）が形成されるように前記シリコンエピタキシャル層を成長させる段階と、前記成長したシリコンエピタキシャル層上に熱酸化膜を成長させる段階と、前記熱酸化膜をシリコンエピタキシャル層のファセットが成長したその部分のみに残るように湿式エッチングする段階と、前記ファセットが形成されるようにシリコンエピタキシャル層を成長させる段階、熱酸化膜を成長させる段階、及びファセットが成長したその部分のみに残るように熱酸化膜をエッチングする段階を所定の回数にて反復遂行する段階と、前記反復遂行して成長させたシリコンエピタキシャル層のファセットに残された熱酸化膜を除去する段階と、前記反復遂行して成長させたシリコンエピタキシャル層のファセットに残された熱酸化膜を除去する段階までの基板結果物上にゲート酸化膜とゲート導電膜とを順に形成する段階と、前記ゲート導電膜とゲート酸化膜をパターニングしてゲートを形成すると同時に、基板及びファセットを残すように反復成長させたシリコンエピタキシャル層とでなされたストレージノード（ｓｔｏｒａｇｅ  ｎｏｄｅ）と、ゲート酸化膜でなされた誘電体膜と、ゲート導電膜でなされたプレートノード（ｐｌａｔｅ  ｎｏｄｅ）で構成されるコンデンサを形成する段階とを含むことを特徴とする。
【００１６】
また、前記シリコンエピタキシャル層は不純物がドーピングされることを特徴とし、前記不純物のドーピングは前記シリコンエピタキシャル層の成長時に不純物ガスを添加する方式で遂行するか、あるいは、前記シリコンエピタキシャル層成長後にイオン注入工程またはＰＯＣｌ３法を利用する方法で遂行することを特徴とし、この時、前記イオン注入工程は不純物を５〜６０゜の角度の傾斜を与えてイオン注入することを特徴とする。
【発明の効果】
【００１７】
本発明によるとファセットを有するシリコンエピタキシャル層の反復成長によって表面積が広いストレージノードを提供することができ高容量のコンデンサを形成することができ、これにより、ロジック工程を適用することによっても性能の低下がなく、そして、高容量のＤＲＡＭが適用されるＭＤＬ素子を製造することができる。
【発明を実施するための最良の形態】
【００１８】
次に、本発明に係るロジック併合ＤＲＡＭ素子の製造方法を実施するための最良の形態の具体例を図面を参照しながら説明する。
【実施例】
【００１９】
図５乃至図１１は本発明の実施例によるＭＤＬ素子の製造方法を説明するための工程別の断面図である。
図５を参照すると、公知のＳＴＩ工程によって半導体基板２１のフィールド領域にアクティブ領域を定義する素子分離膜２２を形成する。その次に、半導体基板２１上にイオン注入用マスク２３を形成した後、ウェル形成及びしきい電圧（Ｖｔ）を調節するためにイオン注入工程を遂行する。
【００２０】
次に、図６を参照すると、イオン注入マスクを除去した状態で基板２１の全領域上に酸化膜２４と窒化膜２５とを順に蒸着した後に、これらをパターニングして後続でシリコンエピタキシャル層が形成される基板部分を露出させるホール（Ｈ）を形成する。
【００２１】
ここで、窒化膜２５は後続でシリコンエピタキシャル層を酸化させ、そして、湿式エッチングする時の酸化及びエッチング防止膜として使用される膜であり、その代りに酸化膜を使用することもできるが、その場合にはその除去時に素子分離膜の損失が最小化されるように湿式エッチングをよく制御しなければならない。したがって、湿式エッチングに対する工程マージンを考慮する時、酸化膜よりは窒化膜を蒸着することが望ましい。また、窒化膜＋酸化膜＋窒化膜の積層膜を形成することも可能である。
【００２２】
次に、図７を参照すると、ホール（Ｈ）により露出された基板部分及びこれに隣接した窒化膜の部分上に選択的にエピタキシャル成長（Ｓｅｌｅｃｔｉｖｅ  Ｅｐｉｔａｘｉａｌ  Ｇｒｏｗｔｈ）工程によってシリコンエピタキシャル層２６を成長させる。この時、シリコンエピタキシャル層２６は窒化膜の表面上でファセット（ｆａｃｅｔ）が形成されるように、すなわち、（１００）の結晶面とは異なる（１１１）の結晶面が形成されるように成長させる。その次に、ファセットが形成されるように成長させたシリコンエピタキシャル層２６上に熱酸化膜２７を成長させる。
【００２３】
次に、図８を参照すると、熱酸化膜２７に対し湿式エッチングを行うが、シリコンエピタキシャル層２６の（１１１）面に成長させた熱酸化膜２７の部分が残留するように湿式エッチングを行う。
【００２４】
次に、図９を参照すると、上記のようにファセットが形成されるようにシリコンエピタキシャル層２６を成長させた後、熱酸化膜２７を成長させ、それから、（１１１）面上に成長させた熱酸化膜２７の部分のみが残留するように残りの熱酸化膜部分を湿式エッチングする工程を最低３回以上、反復遂行する。
【００２５】
次に、図１０を参照すると、前段階までの基板結果物に対して湿式エッチングを行なって反復成長させたシリコンエピタキシャル層２６の（１１１）面に残留されている熱酸化膜２７を完全に除去し、それによって、半導体基板２１とシリコンエピタキシャル層２６とからなるストレージノード２６ａを形成する。
【００２６】
ここで、シリコンエピタキシャル層２６がストレージノード２６ａで使用されるためには、シリコンエピタキシャル層２６が適切な電気伝導度を有しなければならなく、このためには不純物をドーピングすることが要求される。したがって、シリコンエピタキシャル層２６の成長間に適正量の不純物がドーピングされるように不純物ガスを添加する。
【００２７】
また、不純物のドーピングなしにシリコンエピタキシャル層２６を不純物ドーピングなしでそれ自体のみで成長させた場合には、その成長後に燐酸化膜によるコンスタントソースディフュージョン（ｃｏｎｓｔａｎｔ  ｓｏｕｒｃｅ  ｄｉｆｆｕｓｉｏｎ）を利用するＰＯＣｌ３法、または、適当な角度の傾斜、例えば、５〜６０゜の角度の傾斜を与えて不純物をイオン注入するイオン注入法を利用して不純物をドーピングさせる。
【００２８】
引続き、窒化膜２５とバッファとしての酸化膜２４を除去した後、半導体基板２１の全領域上にゲート酸化膜２８とゲート導電膜２９を順に形成する。
【００２９】
次に、図１１を参照すると、ゲート導電膜２９とゲート酸化膜２８を公知の工程によってパターニングして半導体基板２１の適切な部位にゲート３０を形成すると同時に、前段階で形成したストレージノード２６ａとゲート酸化膜２８でなされた誘電体膜２８ａ及びゲート導電膜２９でなされたプレートノード２９ａで構成されるコンデンサ４０を形成する。
【００３０】
以後、スペーサ及びソース／ドレイン領域へのイオン注入工程と、配線工程を含む一連の後続工程を実行して本発明によるＭＤＬ素子を製造する。
【００３１】
上述したように本発明によるロジック併合ＤＲＡＭ素子の製造方法において、シリコン単結晶はその結晶の方向によって酸化速度が差がある。主に使用される（１００）面とファセットで形成される（１１１）面との酸化速度の差は概略１．６８倍で、（１１１）面の酸化速度が速いものとして知られている。（参考：“Ｓｉｌｉｃｏｎ  ｐｒｏｃｅｓｓｉｎｇ  ｆｏｒ  ｔｈｅ  ＶＬＳＩ  Ｅｒａ”、Ｖｏｌ．１  ｐａｇｅ２１２）
【００３２】
したがって、シリコンエピタキシャル層２６を成長させた後、熱酸化膜２７を成長させ、それから、（１００）面の熱酸化膜２７は除去するものの、（１１１）面の熱酸化膜２７は残るように熱酸化膜２７を除去し、再び、シリコンエピタキシャル層を成長させると、シリコンエピタキシャル層２６は（１００）面上のみにファセットを有するように成長する。参考に、（１００）面と（１１１）面との間の角度によるＴａｎ値は２１／２（≒１．４１４）であり、シリコンエピタキシャル層２６が１０００Å成長する場合、熱酸化膜２７はファセットにより４１４Åが側面に沿って成長するようになる。
【００３３】
従って、本発明によればシリコンエピタキシャル層をファセットが形成するように成長させた後、熱酸化膜の成長及び部分的に除去する工程を反復遂行することによって表面積が広いシリコンエピタキシャル層を成長させることができ、このようなシリコンエピタキシャル層をストレージノードとして利用することによって高容量のコンデンサを提供することができ、この時、ロジック工程の変更も必要でないので、性能の低下なしに高容量のＤＲＡＭが適用されたＭＤＬ素子を得ることができる。
【００３４】
尚、本発明は、上述の実施例に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
【図面の簡単な説明】
【００３５】
【図１】従来のロジック併合ＤＲＡＭ素子の製造方法を説明するための工程別の断面図である。
【図２】従来のロジック併合ＤＲＡＭ素子の製造方法を説明するための工程別の断面図である。
【図３】従来のロジック併合ＤＲＡＭ素子の製造方法を説明するための工程別の断面図である。
【図４】従来のロジック併合ＤＲＡＭ素子の製造方法を説明するための工程別の断面図である。
【図５】本発明の実施例によるロジック併合ＤＲＡＭ素子の製造方法の製造方法を説明するための工程別の断面図である。
【図６】本発明の実施例によるロジック併合ＤＲＡＭ素子の製造方法の製造方法を説明するための工程別の断面図である。
【図７】本発明の実施例によるロジック併合ＤＲＡＭ素子の製造方法の製造方法を説明するための工程別の断面図である。
【図８】本発明の実施例によるロジック併合ＤＲＡＭ素子の製造方法の製造方法を説明するための工程別の断面図である。
【図９】本発明の実施例によるロジック併合ＤＲＡＭ素子の製造方法の製造方法を説明するための工程別の断面図である。
【図１０】本発明の実施例によるロジック併合ＤＲＡＭ素子の製造方法の製造方法を説明するための工程別の断面図である。
【図１１】本発明の実施例によるロジック併合ＤＲＡＭ素子の製造方法の製造方法を説明するための工程別の断面図である。
【符号の説明】
【００３６】
２１        半導体基板
２２        素子分離膜
２３        イオン注入マスク
２４        酸化膜
２５        窒化膜
２６        シリコンエピタキシャル層
２６ａ      ストレージノード
２７        熱酸化膜
２８        ゲート酸化膜
２８ａ      誘電体膜
２９        ゲート導電膜
２９ａ      プレートノード
３０        ゲート
４０        コンデンサ
【図１】
2004214605.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2004214605.tif 000011
【図１０】
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【図１１】
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