(57)【要約】【課題】ＨＤＬＣ手順のフレーム構成を有するデータを受信して、ＤＭＡ方式で転送する通信制御回路において、ステータスを取り出し可能な通信制御回路、通信制御装置、マイクロコンピュータ及び電子機器の提供すること。【解決手段】ＨＤＬＣ手順のフレーム構成を有するデータを受信して、ＤＭＡ方式で転送する通信制御回路１００である。受信データ１６０を先入れ先出しで格納する受信データバッファ１１０と、前記受信データのビット誤り検出を行い、ステータスを生成するステータス生成回路１４０と、受信データバッファ１１０と同じ段数で、同期して入出力が行われるよう制御され、ステータスを先入れ先出しで格納するステータスバッファ１２０と、受信データがフレームの最終データである場合にはステータスバッファ１２０からの出力を選択し受信データがフレームの最終データでない場合には受信データバッファ１１０からの出力を選択して出力する出力するセレクタ回路１３０とを含む。【選択図】　　　　図２
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【特許請求の範囲】
【請求項１】
ＨＤＬＣ手順のフレーム構成を有するデータを受信して、ＤＭＡ方式で転送する通信制御回路であって、
受信データを先入れ先出しで格納する受信データバッファと、
前記受信データを所定ビット毎にビット誤り検出を行い、ステータスを生成するステータス生成回路と、
受信データバッファと同じ段数を有し受信データバッファと同期して入出力が行われるよう制御され、ステータス生成回路からの出力を先入れ先出しで格納するステータスバッファと、
受信データバッファからの出力とステータスバッファからの出力を受け付け、受信データがフレームの最終データである場合にはステータスバッファからの出力を選択してバスに出力し、受信データがフレームの最終データでない場合には受信データバッファからの出力を選択して出力するセレクタ回路と、
を含むことを特徴とする通信制御回路。
【請求項２】
請求項１において、
前記ステータス生成回路は、
受信データに基づきフレームの最終データを検出し、フレームの最終データに対応したステータスには、最終ステータスであることを示すタグを付加してステータスバッファに出力し、
前記セレクタ回路は、
ステータスに付加されたタグに基づき受信データが最終データであるか否か判断することを特徴とする通信制御回路。
【請求項３】
請求項２において、
受信データの転送データサイズが固定長である場合には、
前記ステータス生成回路は、
転送データサイズに基づきフレームの最終データを検出し、フレームの最終データに対応したステータスには、ステータスであることを示すタグを付加してステータスバッファに出力することを特徴とする通信制御回路。
【請求項４】
ＨＤＬＣ手順のフレーム構成を有するデータを受信して、ＤＭＡ方式で転送する通信制御回路であって、
受信データを先入れ先出しで格納する受信データバッファと、
前記受信データを所定ビット毎にビット誤り検出を行い、ステータスを生成するステータス生成回路と、
最終データに対応したステータスが生成されるタイミングで、ステータス生成回路からの出力を先入れ先出しで格納するステータスバッファと、
受信データに基づき最終データが前記受信データバッファから出力されるタイミングを検出し、当該タイミングに基づきセレクタ回路に向け切り替え制御信号を出力する制御信号出力回路と、
受信データバッファからの出力とステータスバッファからの出力を受け付け、前記切り替え制御信号に基づきいずれかのデータを選択して出力するセレクタ回路と、
ことを特徴とする通信制御回路。
【請求項５】
請求項４において、
受信データの転送データサイズが固定長である場合には、
前記制御信号出力回路は、
転送データサイズに基づき最終データに対応したステータスが前記ステータスバッファから出力されるタイミングを検出することを特徴とする通信制御回路。
【請求項６】
請求項１乃至５のいずれかにおいて、
前記ステータス生成回路は、
フレームの最終データを検出したら最終データより所定バイト前のデータに対応して生成されたステータスを、最終データに対応するステータスとして出力することを特徴とする通信制御回路。
【請求項７】
請求項１乃至６のいずれかの通信制御回路を含む通信制御装置。
【請求項８】
請求項１乃至７のいずれかの通信制御回路を含むマイクロコンピュータ。
【請求項９】
請求項８に記載のマイクロコンピュータと、
前記マイクロコンピュータの処理対象となるデータの入力手段と、
前記マイクロコンピュータにより処理されたデータを出力するための出力手段とを含むことを特徴とする電子機器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、通信制御回路、通信制御装置、マイクロコンピュータ及び電子機器に関する。
【０００２】
【背景技術及び発明が解決しようとする課題】
通信制御装置は、ＨＤＬＣ手順にしたがって受信したデータについてビット誤り検出を行う。データ部のサイズは仕様上ビット単位で任意長であるが、通常は処理の都合からバイト単位に設定し、検出結果に基づき各バイト毎にステータスを生成する。そして受信データを処理する側（例えばＣＰＵ）ではこのステータスを見ることで、データが正しく転送されているかを判断することができる。
【０００３】
ここにおいて受信データのデータ部が所与の長さを有する場合、最終データ（データ部の最終データ＝ＦＣＳ：フレームチェックシーケンス）を受け取ったときに生成されるステータスが、所与の長さのデータ部のデータ全体が正しく転送されているかを判断可能なステータスである。
【０００４】
ところが従来のハードウエア構成では、データの受信終了を知らせるデータ終了割り込みよりＤＭＡ転送が優先されるため、最終データの読み出し後にデータ終了割り込み処理が実行される事になり、既に通信制御回路内に最終データが存在しない為、最終データに対応したステータスの存在を保証する事ができず、ステータスを取り出すことが困難であった。
【０００５】
このようなステータスの処理としては、従来下記の方法が提案されている。
▲１▼「特０２５２０９０５」「特開平０１−７３９４４」では、データ受信時受信データと共に毎回ステータスをＤＭＡ転送する方法が提案されている。しかし毎回ステータスを読み出すため、毎回のＤＭＡ転送のバス占有時間が長くなり、かつＤＭＡ転送先のバッファの容量も大きくなるという問題点があった。
▲２▼「特０２７６３００９」ではフレーム終了を認識した場合、最終データ割り込み信号でＤＭＡ転送をマスクし、割込み処理を先に行い、ステータスを読み出す方法が提案されている。しかし、割込み処理においてステータスの読み出しを行う為に、他にプライオリティの高い割込みが存在した場合は処理がおくれ、受信データオーバーランが発生する可能性がある。フレームサイズが特定できない場合においては、ステータスだけでなく最終データの読み出しや、ＤＭＡコントローラの設定まで行う必要があり、さらに他の割り込みの発生が重なった場合の受信データオーバーランへの影響は大きいと考えられる。
▲３▼「特開平０２−２２４５４２」「特開平０３−１１８４８」は、ともに通信制御部にＤＭＡ機能を内蔵したものである。前者は転送データ数＋１を転送データ数設定レジスタに設定するもの、後者は転送データ数設定レジスタにセットできる最大数をセットしておくもので任意のデータ長に対応したものである。ともにステータスは最後に付加して転送する。ステータス転送の為のＤＭＡのトリガは、前者は転送データ数設定レジスタの設定値が“１”になった時、後者は終了フラグを検出しての終了割込みの発生時である。ステータスを読み出す事を考えると総データ転送数は変らない、いう問題点がある。
【０００６】
本発明は以上のような問題点に鑑みてなされたものであり、その目的とするところは、ＨＤＬＣ手順のフレーム構成を有するデータを受信して、ＤＭＡ方式で転送する通信制御回路において、ステータスを取り出し可能な通信制御回路、通信制御装置、マイクロコンピュータ及び電子機器の提供を目的とする。
【０００７】
【課題を解決するための手段】
（１）本発明は、ＨＤＬＣ手順のフレーム構成を有するデータを受信して、ＤＭＡ方式で転送する通信制御回路であって、
受信データを先入れ先出しで格納する受信データバッファと、
前記受信データを所定ビット毎にビット誤り検出を行い、ステータスを生成するステータス生成回路と、
受信データバッファと同じ段数を有し受信データバッファと同期して入出力が行われるよう制御され、ステータス生成回路からの出力を先入れ先出しで格納するステータスバッファと、
受信データバッファからの出力とステータスバッファからの出力を受け付け、受信データがフレームの最終データである場合にはステータスバッファからの出力を選択してバスに出力し、受信データがフレームの最終データでない場合には受信データバッファからの出力を選択して出力する出力するセレクタ回路と、
を含むことを特徴とする。
【０００８】
ＨＤＬＣ手順とはハイレベル・データリンク制御手順を意味する。なお受信データの転送データサイズは、固定長でも良いし可変長でもよい。
【０００９】
本発明は、受信データはＨＤＬＣ手順のフレーム構成を有しており、フレームの最終データはフラグシーケンスで、フレームが終了したことを示す終了フラグとなっている場合に適用される。従って受信データがフレームの最終データである場合とは、受信データがフラグシーケンスの終了フラグである場合である。
【００１０】
ビット誤り検出とは、例えばＣＲＣチェック（デジタル情報でビット誤りを検出すること）やパリティチェック等であり、例えば受信データ１バイト毎にそれに対応したステータスが生成される。
【００１１】
また受信データバッファは例えば１バイト毎に先入れ先出しで入出力可能なＦＩＦＯである。
【００１２】
ここにおいてＤＭＡリクエスト信号として、通信制御回路がデータを受信したことを知らせる割り込み信号である受信データイネーブル信号を使用することが出来る。
【００１３】
本発明によれば、受信データバッファとステータスバッファは段数が同じで、同期して入出力が行われるため、フレームの最終データである受信データに対応してステータスバッファにステータスが格納されている。セレクタ回路は、受信データがフレームの最終データである場合にはステータスバッファからの出力を選択してバスに出力するため、最終データに対応したステータスを取り出すことが出来る。
【００１４】
このように本発明は、最終データの代わりにステータスをＤＭＡ転送することが出来るため、ＨＤＬＣ手順のフレーム構成を有するデータを受信して、ＤＭＡ方式で転送する通信制御回路において、データの受信終了を知らせるデータ終了割り込みよりＤＭＡ転送が優先されるハードウエア構成でも、最終データに対応したステータスをとりだすことが可能になる。
【００１５】
しかも本発明によれば、バス占有率の増大やＤＭＡ転送領域の増大を招くこともなく、余分なプログラム制御も必要なく最終データに対応したステータスをとりだすことができる。
【００１６】
なおフレームの最終データ自体は終了フラグであるため取り出す必要はない。
【００１７】
（２）本発明の通信制御回路は、
前記ステータス生成回路が、
受信データに基づきフレームの最終データを検出し、フレームの最終データに対応したステータスには、最終ステータスであることを示すタグを付加してステータスバッファに出力し、
前記セレクタ回路が、
ステータスに付加されたタグに基づき受信データが最終データであるか否か判断することを特徴とする。
【００１８】
（３）本発明の通信制御回路は、
受信データの転送データサイズが固定長である場合には、
前記ステータス生成回路は、
転送データサイズに基づきフレームの最終データを検出し、フレームの最終データに対応したステータスには、最終ステータスであることを示すタグを付加してステータスバッファに出力することを特徴とする。
【００１９】
転送データサイズに基づきフレームの最終データを検出するとは、例えば受信データ長のカウント値が転送データサイズに達したらフレームの最終データと判断するような場合である。
【００２０】
（４）本発明は、ＨＤＬＣ手順のフレーム構成を有するデータを受信して、ＤＭＡ方式で転送する通信制御回路であって、
受信データを先入れ先出しで格納する受信データバッファと、
前記受信データを所定ビット毎にビット誤り検出を行い、ステータスを生成するステータス生成回路と、
最終データに対応したステータスが生成されるタイミングで、ステータス生成回路からの出力を先入れ先出しで格納するステータスバッファと、
受信データに基づき最終データが前記受信データバッファから出力されるタイミングを検出し、当該タイミングに基づきセレクタ回路に向け切り替え制御信号を出力する制御信号出力回路と、
受信データバッファからの出力とステータスバッファからの出力を受け付け、前記切り替え制御信号に基づきいずれかのデータを選択して出力するセレクタ回路と、
ことを特徴とする。
【００２１】
ＨＤＬＣ手順とはハイレベル・データリンク制御手順を意味する。なお受信データの転送データサイズは、固定長でも良いし可変長でもよい。
【００２２】
本発明は、受信データはＨＤＬＣ手順のフレーム構成を有しており、フレームの最終データはフラグシーケンスで、フレームが終了したこといを示す終了フラグとなっている場合に適用される。従って受信データがフレームの最終データである場合とは、受信データがフラグシーケンスの終了フラグである場合である。
【００２３】
また受信データバッファは例えば１バイト毎に先入れ先出しで入出力可能なＦＩＦＯである。
【００２４】
ここにおいてＤＭＡリクエスト信号として、通信制御回路がデータを受信したことを知らせる割り込み信号である受信データイネーブル信号を使用することが出来る。
【００２５】
ステータスバッファから最終ステータスを出力するタイミングは受信データの内容に基づき（最終データを検出して）判断するようにしてもよいし、固定長データである場合には受信データ長をカウントして、カウント値が固定のデータ長に達したか否かにより判断しても良い。
【００２６】
セレクタ回路は、最終データに対応したステータスが前記ステータスバッファから出力されるタイミングに基づき出力される切り替え制御信号をうけたら（例えば切り替え制御信号がハイレベルになったら）ステータスバッファからの出力を選択して出力するように構成してもよい。
【００２７】
このようにすると、最終データの代わりにステータスをＤＭＡ転送することが出来るため、ＨＤＬＣ手順のフレーム構成を有するデータを受信して、ＤＭＡ方式で転送する通信制御回路において、データの受信終了を知らせるデータ終了割り込みよりＤＭＡ転送が優先されるハードウエア構成でも、最終データに対応したステータスをとりだすことが可能になる。
【００２８】
しかも本発明によれば、バス占有率の増大やＤＭＡ転送領域の増大を招くこともなく、余分なプログラム制御も必要なく最終データに対応したステータスをとりだすことができる。
【００２９】
なおフレームの最終データ自体は終了フラグであるため取り出す必要はない。
【００３０】
（５）本発明の通信制御回路は、
受信データの転送データサイズが固定長である場合には、
前記制御信号出力回路は、
転送データサイズに基づき最終データに対応したステータスが前記ステータスバッファから出力されるタイミングを検出することを特徴とする。
【００３１】
（６）本発明の通信制御回路は、
前記ステータス生成回路は、
フレームの最終データを検出したら最終データより所定バイト前のデータに対応して生成されたステータスを、最終データに対応するステータスとして出力することを特徴とする。
【００３２】
受信データのデータ部が所与の長さを有する場合、最終データ（データ部の最終データ）を受け取ったときに生成されるステータスが、所与の長さのデータ部のデータ全体が正しく転送されているかを判断可能なステータスである。このデータはフレームの最終データであるフラグステータスより所定数の前のデータであり、このデータに対応したステータスが受信データ受け取り側で必要なステータスとなる。このデータがフレームの最終データの何バイト前にくるかは予めわかっているので、ステータス生成回路はこのデータに対応したステータスをコピーしてフレームの最終データに対応するステータスとして出力することが出来る。
【００３３】
（７）本発明の通信制御装置は、上記のいずれかの通信制御回路を含むことを特徴とする。
【００３４】
（８）本発明のマイクロコンピュータは、上記いずれかの通信制御回路を含むことを特徴とする。
【００３５】
（９）本発明の電子機器は、上記記載のマイクロコンピュータと、
前記マイクロコンピュータの処理対象となるデータの入力手段と、
前記マイクロコンピュータにより処理されたデータを出力するための出力手段とを含むことを特徴とする。
【００３６】
【発明の実施の形態】
１．半導体装置
以下、本発明の好適な実施形態について図面を用いて詳細に説明する。
【００３７】
本実施の形態は、ＨＤＬＣ手順のフレーム構成を有するデータを受信して、ＤＭＡ方式で転送する通信制御回路に関する。
【００３８】
ＨＤＬＣ手順のフレームには、情報を伝送するときのフレームである情報（Ｉ）フレームと、データリンクの監視、制御のためのフレームである監視（Ｓ）フレームと、モード設定の要求、応答、以上の報告のためのフレームである非番号制（Ｕ）フレームがある。
【００３９】
図１は、ＨＤＬＣ手順のフレーム構成（情報（Ｉ）フレーム）について説明するための図である。
【００４０】
情報（Ｉ）フレーム１０は、フラグシーケンス（Ｆ）１１、アドレスフィールド（Ａ）１２、コントロールフィールド（Ｃ）１３，情報データ部（Ｉ）１４，フラグチェックシーケンス（ＦＣＳ）１５，フラグシーケンス１６とを含む。
【００４１】
フラグシーケンス（Ｆ）１１は、フレームの開始を示すものであり、開始フラグ’７Ｅ’（１６進）が格納されている。
【００４２】
アドレスフィールド（Ａ）１２は、二次局（複合局）の識別コードであり、コマンドの場合には受信すべき局の識別コードが、レスポンスの場合には送信した局の識別コードが格納される。
【００４３】
コントロールフィールド（Ｃ）１３は，フレームの種類（情報フレーム（Ｉ）、監視（Ｓ）フレーム、非番号制（Ｕ）フレームのいずれであるか）を示すデータが格納される。
【００４４】
情報データ部（Ｉ）１４は，ユーザーデータがおかれることろであり、ビット構成、ビット長の制限はないが送受信局間での合意は必要である。
【００４５】
フレームチェックシーケンス（ＦＣＳ）１５は，誤り制御のためのフィールドであり、１６ビットのシーケンスが格納される。
【００４６】
フラグシーケンス（Ｆ）１６は、フレームの終了を示すものであり、終了フラグ’７Ｅ’（１６進）が格納されている。
【００４７】
図２は本実施の形態の通信制御回路の第１の実施例の構成について説明するための図である。
【００４８】
本通信制御回路１００は、ＨＤＬＣ手順のフレーム構成を有するデータ１６０を受信して、ＤＭＡ方式で転送する通信制御回路であり、受信データ１６０をシリアルからパラレルに変換するシリアル−パラレル変換部１５０と、シリアルーパラレル変換部１５０からの出力データ１５２を先入れ先出しで格納する受信データバッファ１００と、前記データ１５２を所定ビット毎にビット誤り検出を行い、ステータスを生成するステータス生成回路１４０と、受信データバッファ１１０と同じ段数を有し受信データバッファ１１０と同期して入出力が行われるよう制御され、ステータス生成回路１４０からの出力を先入れ先出しで格納するステータスバッファ１２０と、受信データバッファ１１０からの出力とステータスバッファ１２０からの出力を受け付け、受信データ１６０がフレームの最終データである場合にはステータスバッファ１２０からの出力を選択してデータバス１７０に出力し、受信データ１６０がフレームの最終データでない場合には受信データバッファ１１０からの出力を選択してデータバス１７０に出力する出力するセレクタ回路１３０とを含む。
【００４９】
また受信データバッファ１１０は例えば１バイト毎に先入れ先出しで入出力可能なＦＩＦＯとして構成されている。
【００５０】
ステータス生成回路１４０は、ビット誤り検出としてフレームチェックシーケンス（ＦＣＳ）（図１の１５参照）を用いてＣＲＣチェック（デジタル情報でビット誤りを検出すること）を行う。
【００５１】
ここにおいてＤＭＡリクエスト信号として、通信制御装置においてデータを受信したことを知らせる割り込み信号である受信データイネーブル信号を使用することが出来る。
【００５２】
またステータス生成回路１４０は、データ１５２に基づきフレームの最終データ（図１のフラグシーケンス１６）を検出し、フレームの最終データに対応したステータスには、ステータスであることを示すタグを付加してステータスバッファ１２０に出力し、セレクタ回路１３０は、ステータスに付加されたタグに基づき受信データが最終データであるか否か判断するようにしてもよい。例えばステータスバッファ１２０にタグ部１２２を設け、当該タグ部１２２にタグデータを格納するようにしても良い。
【００５３】
ここにおいて受信データ１６０の転送データサイズが固定長である場合には、ステータス生成回路１４０は、転送データサイズに基づきフレームの最終データを検出し、フレームの最終データに対応したステータスには、ステータスであることを示すタグを付加してステータスバッファ１２０に出力するようにしてもよい。
【００５４】
またステータス生成回路１４０は、フレームの最終データを検出したらフレームの最終データの所定バイト前のデータに対応して生成されたステータスを、終了フラグデータに対応するステータスとして出力するよう構成することが出来る。
【００５５】
上記構成によれば、受信データバッファとステータスバッファは段数が同じで、同期して入出力が行われるため、フレームの最終データである受信データに対応してステータスバッファにステータスが格納されている。セレクタ回路は、受信データがフレームの最終データである場合にはステータスバッファからの出力を選択してバスに出力するため、最終データに対応したステータスを取り出すこが出来る。
【００５６】
このように最終データの代わりにステータスをＤＭＡ転送することが出来るため、ＨＤＬＣ手順のフレーム構成を有するデータを受信して、ＤＭＡ方式で転送する通信制御回路において、データの受信終了を知らせるデータ終了割り込みよりＤＭＡ転送が優先されるハードウエア構成でも、最終データに対応したステータスをとりだすことが可能になる。
【００５７】
しかも本発明によれば、バス占有率の増大やＤＭＡ転送領域の増大を招くこともなく、余分なプログラム制御も必要なく最終データに対応したステータスをとりだすことができる。
【００５８】
図３は通信制御回路における割り込み信号の働きと動作の関係について説明するための図である。
【００５９】
本実形態の通信制御装置の受信動作においては、受信データイネーブル、受信データオーバーランエラー、受信終了割り込みの３種類の割り込みが発生する。受信データイネーブルは、データを受信したことを知らせる割り込みである。受信データオーバーランエラーは、データが上書きされたことを知らせる割り込みであり、これは受信バッファがフルになった状態でもデータの読み出しが行われない状態で次のデータを受信したときに発生するもので、この時の受信動作は失敗ということになる。受信終了割り込みは、受信の終了を知らせる割り込みである。
【００６０】
ここで本通信制御回路では、前記受信データイネーブルをＤＭＡコントローラへのリクエスト信号として使用し、受信データはＤＭＡを使用して読み出される。この場合受信データの読み出しとともに、受信データイネーブルが一旦解除されるようなハードウエアを設計することが好ましい。
【００６１】
すなわち図３のＳ１〜Ｓ８に示すようにデータを受信すると、受信データイネーブルが発生する。これをＤＭＡリクエストとして、セレクタ回路により受信データバッファからの出力が選択されて、ＤＭＡにより受信データを転送する。
【００６２】
そして最終データを受信したら（Ｓ９）、受信データイネーブル割り込みと受信終了割り込みが発生し（Ｓ１０）、セレクタ回路によりステータスバッファからの出力が選択されて、ＤＭＡによりステータスが転送される（Ｓ１１）
上記ＤＭＡ動作はシステムとしての動きにも左右され、本通信制御回路を構成要素とするシステムの他の構成要素がバスを占有する事により、本通信制御回路のＤＭＡ転送が妨げられる場合がある。この時は、データ１５２は受信データバッファ２１０がいっぱいになるまで順次格納される。対応するステータスもステータスバッファ２２０に順次格納される。本通信制御回路からのＤＭＡリクエスト、受信終了割込みは、次に転送する受信データに対応したものが出力される。すなわち、最終データが既に受信データバッファ２１０内に存在したとしても、前のデータがまだＤＭＡ転送が行われずに受信データバッファ２１０内に存在している場合には、受信終了割込みは発生しない。
【００６３】
図４は本実施の形態の通信制御回路の第２の実施例の構成について説明するための図である。
【００６４】
本通信制御回路１００は、ＨＤＬＣ手順のフレーム構成を有するデータを受信して、ＤＭＡ方式で転送する通信制御回路であり、受信データ２６０をシリアルからパラレルに変換するシリアル−パラレル変換部２５０と、シリアルーパラレル変換部２５０からの出力データ２５２を先入れ先出しで格納する受信データバッファ２１０と、データ２５２を所定ビット毎にビット誤り検出を行い、ステータスを生成するステータス生成回路２４０と、最終データに対応したステータスが生成されるタイミングで、ステータス生成回路２４０からの出力を先入れ先出しで格納するステータスバッファ２２０と、受信データバッファ２１０からの出力とステータスバッファ２２０からの出力を受け付け、切り替え制御信号２８２に基づきいずれかのデータを選択して出力するセレクタ回路２３０と、最終データが受信データバッファ２１０から出力されるタイミングを検出し、当該タイミングに基づきセレクタ回路に向け切り替え制御信号２８２を出力する制御信号出力回路２８０とを含む。
【００６５】
ここにおいてステータスバッファの段数は任意であるが、１段以上受信データバッファの段数未満となるようにしてもよい。
【００６６】
また受信データバッファ２１０は例えば１バイト毎に先入れ先出しで入出力可能なＦＩＦＯとして構成されている。
【００６７】
ステータスバッファから最終ステータスを出力するタイミングは受信データの内容に基づき（最終データを検出して）判断するようにしてもよいし、固定長データである場合には受信データ長をカウントして、カウント値が固定のデータ長に達したかいなかにより判断しても良いし、最終データを受信した時の受信データバッファ２２０内の未転送のデータ数から、その後にＤＭＡ転送されたデータ数を差し引いてタイミングを検出してもよい。
【００６８】
セレクタ回路２３０は、最終データに対応したステータスが前記ステータスバッファ２２０から出力されるタイミングに基づき出力される切り替え制御信号２８２をうけたら（例えば切り替え制御信号がハイレベルになったら）ステータスバッファ２２０からの出力を選択して出力するように構成する。
【００６９】
このようにすると、最終データの代わりにステータスをＤＭＡ転送することが出来るため、ＨＤＬＣ手順のフレーム構成を有するデータを受信して、ＤＭＡ方式で転送する通信制御回路において、データの受信終了を知らせるデータ終了割り込みよりＤＭＡ転送が優先されるハードウエア構成でも、最終データに対応したステータスをとりだすことが可能になる。
【００７０】
しかも本発明によれば、バス占有率の増大やＤＭＡ転送領域の増大を招くこともなく、余分なプログラム制御も必要なく最終データに対応したステータスをとりだすことができる。
【００７１】
図５は、本通信制御回路を含んだ半導体集積回路装置（ＩＣ）の一例である。
【００７２】
半導体集積回路装置（ＩＣ）３００は、通信制御回路３１０、割り込みコントローラ３２０、ＤＭＡコントローラ３３０、メモリ３４０、ＣＰＵ３５０とを含み、これらは内部バス３６０を介して接続されている。通信制御回路３１０は、ＨＤＬＣ手順のフレーム構成を有するデータ３７０を受信して、ＤＭＡリクエスト３１２をＤＭＡコントローラ３３０に向け出力する。
【００７３】
ＤＭＡコントローラ３３０によって読み出された受信データ３１６は、メモリ３４０上の所定のエリアに格納されて、ＣＰＵ３５０等によって使用される。
【００７４】
また通信制御回路３１０が検出した受信終了割り込みを割り込みコントローラ３２０に向け出力し、割り込みコントローラ３２０が、ＣＰＵ３５０に対し割込み要求の発生を通知する。
【００７５】
なお図５では本通信制御回路が、ＣＰＵ３５０、ＤＭＡコントローラ３３０、割り込みコントローラ３２０と共に１つのＩＣチップに集積されている場合について説明したがこれに限られない。例えば通信制御回路が、ＣＰＵ３５０、ＤＭＡコントローラ３３０、割り込みコントローラ３２０とは別個に通信制御装置用のチップに集積されている場合でもよい。
【００７６】
図６は、本通信制御装置を含んだボードの一例である。
【００７７】
ボード４００は、通信制御装置４１０、割り込みコントローラ４２０、ＤＭＡコントローラ４３０、ＣＰＵ４５０とを含み、これらは外部バス４６０を介して接続されている。このように通信制御装置４１０、割り込みコントローラ４２０、ＤＭＡコントローラ４３０、ＣＰＵ４５０はそれぞれ別個に集積されたチップをボード上で接続する場合でもよい。
【００７８】
２．マイクロコンピュータ
図７は、本実施の形態のマイクロコンピュータのハードウエアブロック図の一例である。
【００７９】
本マイクロコンピュータ７００は、ＣＰＵ５１０、キャッシュメモリ５２０、メモリマネジメントユニット（ＭＭＵ）７３０、ＬＣＤコントローラ５３０、リセット回路５４０、プログラマブルタイマ５５０、リアルタイムクロック（ＲＴＣ）５６０、ＤＭＡコントローラＦ５７０、割り込みコントローラ５８０、通信制御回路５９０、バスコントローラ６００、Ａ／Ｄ変換器６１０、Ｄ／Ａ変換器６２０、入力ポート６３０、出力ポート６４０、Ｉ／Ｏポート６５０、クロック発生装置５６０、プリスケーラ５７０及びそれらを接続する各種バス６８０等、各種ピン６９０等を含む。
【００８０】
ここで通信制御回路５９０は、例えば図２又は図４で説明したような構成を有している。
【００８１】
３．電子機器
図８に、本実施の形態の電子機器のブロック図の一例を示す。本電子機器８００は、マイクロコンピュータ（またはＡＳＩＣ）８１０、入力部８２０、メモリ８３０、電源生成部８４０、ＬＣＤ８５０、音出力部８６０を含む。
【００８２】
ここで、入力部８２０は、種々のデータを入力するためのものである。マイクロコンピュータ８１０は、この入力部８２０により入力されたデータに基づいて種々の処理を行うことになる。メモリ８３０は、マイクロコンピュータ８１０などの作業領域となるものである。電源生成部８４０は、電子機器８００で使用される各種電源を生成するためのものである。ＬＣＤ８５０は、電子機器が表示する各種の画像（文字、アイコン、グラフィック等）を出力するためのものである。　音出力部８６０は、電子機器８００が出力する各種の音（音声、ゲーム音等）を出力するためのものであり、その機能は、スピーカなどのハードウェアにより実現できる。
【００８３】
ここでマイクロコンピュータ（またはＡＳＩＣ）８１０は、例えば図７で説明したような構成を有している。
【００８４】
図９（Ａ）に、電子機器の１つである携帯電話９５０の外観図の例を示す。この携帯電話９５０は、入力部として機能するダイヤルボタン９５２や、電話番号や名前やアイコンなどを表示するＬＣＤ９５４や、音出力部として機能し音声を出力するスピーカ９５６を備える。
【００８５】
図９（Ｂ）に、電子機器の１つである携帯型ゲーム装置９６０の外観図の例を示す。この携帯型ゲーム装置９６０は、入力部として機能する操作ボタン９６２、十字キー９６４や、ゲーム画像を表示するＬＣＤ９６６や、音出力部として機能しゲーム音を出力するスピーカ９６８を備える。
【００８６】
図９（Ｃ）に、電子機器の１つであるパーソナルコンピュータ９７０の外観図の例を示す。このパーソナルコンピュータ９７０は、入力部として機能するキーボード９７２や、文字、数字、グラフィックなどを表示するＬＣＤ９７４、音出力部９７６を備える。
【００８７】
なお、本実施形態を利用できる電子機器としては、図９（Ａ）、（Ｂ）、（Ｃ）に示すもの以外にも、携帯型情報端末、ページャー、電子卓上計算機、タッチパネルを備えた装置、プロジェクタ、ワードプロセッサ、ビューファインダ型又はモニタ直視型のビデオテープレコーダ、カーナビゲーション装置等のＬＣＤを使用する種々の電子機器を考えることができる。
【００８８】
なお、本発明は本実施形態に限定されず、本発明の要旨の範囲内で種々の変形実施が可能である。
【図面の簡単な説明】
【図１】ＨＤＬＣ手順のフレーム構成（情報（Ｉ）フレーム）について説明するための図である。
【図２】本実施の形態の通信制御回路の第１の実施例の構成について説明するための図である。
【図３】通信制御回路における割り込み信号の働きと動作の関係について説明するための図である。
【図４】本実施の形態の通信制御回路の第２の実施例の構成について説明するための図である。
【図５】本通信制御回路を含んだ半導体集積回路装置（ＩＣ）の一例である。
【図６】本通信制御装置を含んだボードの一例である。
【図７】本実施の形態のマイクロコンピュータのハードウエアブロック図の一例である。
【図８】マイクロコンピュータを含む電子機器のブロック図の一例を示す。
【図９】図９（Ａ）（Ｂ）（Ｃ）は、種々の電子機器の外観図の例である。
【符号の説明】
１００　通信制御回路、　１１０　受信データバッファ
１２０　ステータスバッファ、　１２２　タグ部、　１３０　セレクタ回路
１４０　ステータス生成回路、　１５０　シリアル−パラレル変換部
１６０　受信データ、　１７０　データバス、　２００　通信制御回路
２１０　受信データバッファ、　２２０　ステータスバッファ
２２２　タグ部、　２３０　セレクタ回路、　２４０　ステータス生成回路
２５０　シリアル−パラレル変換部、　２６０　受信データ
２７０　データバス、　２８０　制御信号出力回路
２８２　切り替え制御信号、　３００　半導体集積回路装置
３１０　通信制御回路、　３２０　割り込みコントローラ
３３０　ＤＭＡコントローラ、　３４０　メモリ、　３５０　ＣＰＵ
５１０　ＣＰＵ、　５３０　ＬＣＤコントローラ、　５４０　リセット回路
５５０　プログラマブルタイマ、　５６０　リアルタイムクロック（ＲＴＣ）
５７０　ＤＭＡコントローラ、　５８０　割り込みコントローラ
５９０　通信制御回路、　６００　バスコントローラ
６１０　Ａ／Ｄ変換器、　６２０　Ｄ／Ａ変換器、　６３０　入力ポート
６４０　出力ポート、　６５０　Ｉ／Ｏポート
６６０　クロック発生装置（ＰＬＬ）、　６７０　プリスケーラ
６８０　各種バス、　６９０　各種ピン、　７００　マイクロコンピュータ
７１０　ＲＯＭ、　７２０　ＲＡＭ、　７３０　ＭＭＵ、　８００　電子機器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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