(57)【要約】【課題】ＣＭＯＳ回路を採用するＬＳＩにおいて、高速動作に影響を与えることなくトランジスタのリーク電流を低減する。【解決手段】ＬＳＩ内の記憶素子を複数の記憶素子ブロック１５に分けて、グローバル電源電圧Ｖｄｄより低くかつ記憶素子のデータ保持に必要な電圧を生じる記憶保持電圧発生手段２１と、アクセス状態にない又は高速動作が不要な記憶素子ブロックに、グローバル電源電圧Ｖｄｄに代えて記憶保持電圧発生手段２１により得られる記憶保持電圧を供給する電源切替手段１９とを備えて構成した。【選択図】      図２
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【特許請求の範囲】
【請求項１】
各々が１以上の記憶素子を備える複数の記憶素子ブロックと、
前記記憶素子がデータを保持するために必要な電圧を生ずる記憶保持電圧発生回路と、
前記記憶素子ブロックがデータ保持を行う間は前記記憶保持電圧発生回路による電圧を電源電圧として前記記憶素子ブロックに供給する電源切替回路とを備えることを特徴とする記憶装置。
【請求項２】
前記各記憶素子ブロックは、その各々へのアクセスがチップセレクト信号に基づき制御され、
前記電源切替回路は、前記チップセレクト信号に基づき前記第記憶素子ブロックに供給する電圧を切り替えることを特徴とする請求項１に記載の記憶装置。
【請求項３】
前記記憶回路は、アドレス信号によってアクセスすべき記憶素子が定められ、
前記電源切替回路は、前記アドレス信号に基づき前記記憶素子ブロックに供給する電圧を切り替えることを特徴とする請求項１に記載の記憶装置。
【請求項４】
前記記憶装置は、部分書き込み制御信号に基づいて１ワードに含まれる一部のビットにデータを書き込む部分書き込み回路を有し、
前記電源切替回路は、前記部分書き込み制御信号に基づき前記記憶素子ブロックに供給する電圧を切り替えることを特徴とする請求項１に記載の記憶装置。
【請求項５】
前記電源切替回路は、さらにアドレス信号に基づき前記記憶素子ブロックに供給する電圧を切り替えることを特徴とする請求項４に記載の記憶装置。
【請求項６】
前記記憶素子はＳＲＡＭであることを特徴とする請求項１から５のいずれか一項に記載の記憶装置。
【請求項７】
少なくとも１つのフリップフロップと、
前記フリップフロップがデータを保持するために必要な電圧を生ずる記憶保持電圧発生回路と、
前記フリップフロップがデータ保持を行う間は前記記憶保持電圧発生回路による電圧を電源電圧として前記フリップフロップに供給する電源切替回路とを備えることを特徴とする記憶装置。
【請求項８】
さらに、クロック遅延回路を備え、
前記フリップフロップには前記クロック遅延回路により遅延したクロック信号を入力し、
前記電源切替回路は、前記クロック遅延回路による遅延のないクロック信号に基づいて、前記フリップフロップに供給する電圧を切り替えることにより、
前記フリップフロップのデータ遷移前に電源電圧を供給することを特徴とする請求項７に記載の記憶装置。
【請求項９】
さらに、前記クロック遅延回路への前記クロック信号を入力とするチョッパ回路を備え、
前記電源切替回路は、前記チョッパ回路の出力信号に基づき前記フリップフロップに供給する電圧を切り替えることを特徴とする請求項８に記載の記憶装置。
【請求項１０】
各々が１以上の記憶素子を備える複数の記憶素子ブロックと、
前記記憶素子がデータを保持するために必要な電圧を生ずる記憶保持電圧発生回路を備える記憶装置において、
前記複数の記憶素子ブロックのうち、データ保持を行う非活性状態または低速動作フェーズの記憶素子ブロックには、前記記憶保持電圧発生回路による電圧を印加し、且つ活性状態または高速動作フェーズの記憶素子ブロックには、グローバル電圧電源を印加するようにしたことを特徴とするリーク電流低減方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、高速動作を保ちつつ、リーク電流を低減せしめる半導体記憶装置およびにリーク電流低減方法に関し、より具体的には高速動作・リーク電流低減を両立しうるＳＲＡＭ回路やフリップフロップ（ＦＦ）回路などのＣＭＯＳ記憶装置、および該装置におけるリーク電流低減方法に関する。
近年、大規模ＬＳＩを構成する代表的な回路方式であるＣＭＯＳ回路において、ＬＳＩ素子の微細化が急速に進んでいる。これに伴ってＣＭＯＳ回路内のトランジスタのリーク電流が大きくなり、ＬＳＩ全体の消費電力に占める割合が無視できなくなってきている。このためリーク電流による消費電力の少ないＣＭＯＳ回路の提供が強く要望されている。
【０００２】
【従来の技術】
リーク電流を抑えるためにはＣＭＯＳ回路の構成要素であるＭＯＳＦＥＴのしきい値電圧を高くする必要があるが、しきい値電圧を高くすると、ＭＯＳＦＥＴのスイッチング速度が低下するという問題が発生する。すなわち、スイッチング速度とリーク電流増大とがトレードオフの関係となり、双方を高い品質で実現することが困難となりつつある。このリーク電流を削減しつつ高速性を維持するために、従来次の２種類の手法を採用している。
【０００３】
その１つは、ＬＳＩ動作周波数を決定付けるクリティカルパス上には、しきい値電圧が低い高速素子を用い、その他の回路部にはしきい値が高い比較的低速なトランジスタを用いるというように、しきい値電圧の異なる複数種類のＭＯＳＦＥＴ素子を混在してＬＳＩを構成し、前記のトレードオフを回避する手法である（例えば特許文献１）。
【０００４】
もう１つは、ＬＳＩの各ブロックに分け、それぞれのブロックの電源電圧と回路構成要素の間にスイッチを設ける（ＭＴ−ＣＭＯＳ手法など）。当該ブロックが非活性状態のときには、このスイッチをオフしブロックへの電源電圧の供給を遮断することで、非活性状態でのリーク電流を抑え前記のトレードオフを回避する手法である（例えば特許文献２）。
【０００５】
【特許文献１】
特開２００２−９２４２号公報（全体）
【特許文献２】
特開平７−２４４９８２号公報（全体）
【特許文献３】
特開平５−７４１４０号公報（全体）
【０００６】
【発明が解決しようとする課題】
しかし、前記の特許文献１の手法では、一旦ＬＳＩの設計が完了してしまえば、当該ＬＳＩ動作中に各素子のリーク電流値を動的にコントロールできない。すなわち例えば、クリティカルパス以外の素子ではリーク電流が低減されるとはいえ、ＬＳＩ内のあるブロックが非活性状態でも活性状態と同量のリーク電流が流れることになり、無駄な電力が消費されることには変わりない。
【０００７】
また、前記の特許文献２の手法では、電源電圧をオフしてしまうとＬＳＩ内部の記憶素子である、オンチップメモリ、フリップフロップの情報が消失してしまうという問題がある。この問題に対して従来技術では、各ブロックの電源電圧供給を遮断する前に、消失してはいけないデータを他のメモリブロック、例えばＬＳＩ外部につながっている主メモリなどに退避する手法を併せて用いている。しかし退避データが多い場合は、退避に時間がかかってしまい、きめ細かい電源オンオフ（例えば、クロック１サイクル毎の電源オンオフ制御など）は不可能であった。
【０００８】
さらに前記の特許文献２の手法では、電源電圧の制御が直接論理動作に影響を与える。しかし現在のＶｅｒｉｌｏｇ、ＨＤＬ言語などを用いたなどの通常の論理検証環境では、電源電圧の制御を検証する機能が不十分であり、論理検証が不十分となる危険性が生ずる問題点がある。
【０００９】
そこで本発明では、ＣＭＯＳ回路を採用するＬＳＩにおいて、高速動作に影響を与えることなくトランジスタのリーク電流を低減し、且つ前記のようなデータ退避が不必要な、記憶装置およびリーク電流低減方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】
そこで、本発明の第１の形態では、ＣＭＯＳ回路を採用するＬＳＩ内の複数の記憶素子を複数のブロックに分割し、また通常の電源電圧（グローバル電源電圧）より低く、且つ記憶素子がデータを保持するために必要な電圧を生じる記憶保持電圧発生回路を設けることとする。そして、複数の記憶素子ブロックのうち活性状態にある、または高速動作が必要なブロックには通常の電源電圧を供給し、その他の非活性状態にある、または高速動作が不要なブロックには前記記憶保持電圧発生回路により得られる電圧を供給し、データを保持するための電源切替回路を設けて構成することとする。
【００１１】
一般にＭＯＳＦＥＴのオフリーク電流は、電源電圧の２乗から３乗に比例することが知られている。したがって、例えば非活性状態などに供給される記憶保持電圧を通常の電源電圧の１／２となるように記憶保持電圧発生回路を設けることにより、非活性状態などで生じるリーク電流は活性状態などで生じるリーク電流の１／４乃至１／８まで低減することが可能となる。
【００１２】
よって、前記のように記憶装置を構成することにより非活性状態にある記憶素子ブロックのリーク電流を大幅に低減することにより無駄な電力消費を低減し、もってＬＳＩ全体の消費電力を低減することが可能となる。特に０．１μｍ以下のプロセステクノロジで生成されるＬＳＩにおいては、リーク電流がＬＳＩ全体の消費電流の半分以上を占めることもあり、かかる場合本発明の記憶装置によってリーク電流を１／８以下に抑えることができれば、ＬＳＩ全体の消費電流を半分近くまで低減することが可能となる。
【００１３】
また、非活性状態においても記憶データを保持するため、前記特許文献２のように記憶データの退避の必要がない。これにより、通常の電源電圧と低電圧である記憶保持電圧との切替を、きめ細かく（例えばクロック１サイクル毎など）実行することが可能となる。また、これにより論理動作への影響がなくなり、現在使用されている論理検証環境に特に変更を加えることなく、十分に論理検証を行うことができる。
【００１４】
また、本発明の第２の形態では、ＳＲＡＭ記憶回路において、当該記憶素子ブロック中の記憶素子が活性状態のとき通常の電源電圧を供給し、その他の記憶素子ブロックには記憶保持電圧を供給することとする。これにより、活性状態にあるメモリセルを含む記憶素子ブロック以外の記憶素子ブロック内のメモリセルには通常の電源電圧より低い記憶保持電圧が供給され、前記の無駄なリーク電流の消費を低減することができる。
【００１５】
一般に、オンチップＲＡＭ（ＳＲＡＭ）のメモリセルに使用される６トランジスタ方式では、トランジスタしきい値よりも高い電圧を供給すればデータを保持することができる。この値は電源電圧の１０〜２０％程度に相当し、このトランジスタしきい値よりも高い電圧に記憶保持電圧を設定することにより非活性状態においてもメモリセルのデータを保持することができる。
【００１６】
また、本発明の第３の形態では、ＳＲＡＭ記憶回路において、記憶素子ブロック毎の供給される電源電圧の切替を、チップセレクト信号、アドレス信号のデコード結果、および／または部分書き込み制御信号などによって行うこととする。このようにきめ細かく記憶素子ブロックを設定して電源電圧の切替を行うことにより、通常の電源電圧が提供される記憶素子ブロックの範囲を小さくすることが可能となり、本発明による消費電力低減効果をより高めることが可能となる。
【００１７】
ここに部分書き込み制御とは、例えば１キロワード×６４ビットのＳＲＡＭにおいて、ある１ワード６４ビット中の１６ビットのみデータの書き込みが必要で、残る４８ビットは前の記憶データを保持したい場合に、書き込むべき１６ビット分のメモリセルにのみデータを書き込み、他のビットのメモリセルはデータを保持する書き込み制御のことをいう。
【００１８】
また、本発明の第４の形態では、フリップフロップにおいて高速のデータ遷移が要求される動作フェーズにおいては通常の電源電圧を供給し、その他の動作フェーズ、すなわちデータ保持のみを行う動作フェーズにおいては記憶保持電圧を供給することとする。
【００１９】
これにより、フリップフロップの高速動作に影響を与えることなく、高速動作が要求される動作フェーズ以外の期間のリーク電流を低減させて低消費電力を達成することが可能となる。
【００２０】
また、本発明の第５の形態では、フリップフロップへ供給されるクロック信号線にクロック遅延回路を設け、フリップフロップにはクロック遅延回路により遅延したクロック信号を与え、フリップフロップへ供給される電圧の切替には、遅延のないクロック信号を用いることする。これによりフリップ高速動作が要求されるフリップフロップ入力クロックの立ち上がりの瞬間に、通常の電源電圧が供給されることを確実に行うことが可能となる。このようなクロック遅延回路には、バッファ素子を含んだクロックツリー回路を用いることができる。ここにクロックツリー回路とは、クロック信号を各フリップフロップに分配する回路をいう。この場合、フリップフロップへ供給される電圧の切替には、ルートクロックに近いバッファ素子より引き出したクロック信号を用いることができる。このように構成することにより、バッファ素子による遅延を利用して、フリップフロップへ供給される電圧の切替をフリップフロップへ供給されるクロックよりタイミングを早めることができる。
【００２１】
また、本発明の第６の形態では、電源切替回路へのクロック信号の入力として、クロック遅延回路へのクロック信号を入力とするチョッパ回路の出力信号を用いることとする。これにより入力クロックの立ち上がりの瞬間には通常の電源電圧をフリップフロップへ供給しつつ、その後短期間で供給電圧を記憶保持電圧とすることができ、より消費電流を低減することが可能となる。前記のクロックツリー回路を用いた例では、ルートクロックに近いバッファ素子より引き出したクロック信号をチョッパ回路への入力とすることができる。
【００２２】
また、本発明の第７の形態によれば、複数の記憶素子ブロックと、記憶素子がデータを保持するために必要な電圧を生ずる記憶保持電圧発生回路を備えておき、データ保持を行う非活性状態または低速動作フェーズの記憶素子ブロックには、記憶保持電圧発生回路による電圧を印加し、且つ活性状態または高速動作フェーズの記憶素子ブロックには、グローバル電圧電源を印加するようにしたリーク電流低減方法が提供される。
【００２３】
図１は、本発明によるリーク電流低減方法のフローチャートを示す。通常の電源電圧より低く、且つ記憶素子がデータを保持するために必要な記憶保持電圧を発生しておく（Ｓ１）。そして、各記憶素子を１以上のブロックに分割して設定する（Ｓ３）。そして、ある記憶素子ブロックが活性状態または高速動作フェーズにあるときは（Ｓ５）、その記憶素子ブロックには通常の電源電圧を供給する（Ｓ７）。またある記憶素子ブロックが不活性状態または高速動作を必要とせず、データの保持のみを行う場合には（Ｓ５）、その記憶素子ブロックには記憶保持電圧を供給する（Ｓ９）。
【００２４】
【発明の実施の形態】
以下、本発明に係る記憶装置の実施例を、添付する図面を参照して詳述する。図２は本発明に係る記憶装置の第１実施例を示す概略構成図である。記憶装置１１は多数の記憶素子１３を有しており、各記憶素子１３は、グループ化され記憶素子ブロックを構成する。各記憶素子ブロックは、１以上の記憶素子１３を備え、かつ可変電圧供給回路１７がそれぞれ設けられている。各可変電圧供給回路１７は、電源切替回路１９および記憶保持電圧発生回路２１を備えている。
【００２５】
記憶保持電圧発生回路２１は、グローバル電源線２３より供給される通常の電源電圧Ｖｄｄ（グローバル電源電圧）より低く、且つ各記憶素子１３が記憶したデータを保持するに必要な記憶保持電圧（Ｖｍ＝Ｖｄｄ−ΔＶ）を発生させる。また電源切替回路１９は、電源供給状態制御回路２５からの制御信号に基づき、通常の電源電圧Ｖｄｄまたは記憶保持電圧のいずれか一方を選択して、記憶素子ブロック１５内の記憶素子１３に供給する。
【００２６】
電源供給状態制御回路２５は、制御信号を出力する電源切替回路１９により電源を切り替えられる記憶素子ブロック１５内の記憶素子１３が、活性状態となっているのか、それとも非活性状態にありデータを保持するだけでよいのかを判断する。または電源供給状態制御回路２５は、電源を切り替えられる記憶素子ブロック１５内の記憶素子１３記憶データの遷移が生じる動作フェーズにあるため高速動作が必要なのか、それともデータ遷移が生じない低速動作フェーズにありデータを保持するだけでよいのかを判断する。そして、これらの判断に基づき各電源切替回路１９が、各々の記憶素子ブロック１５に通常の電源電圧を供給すべきか、記憶保持電圧を供給すべきかを指示する制御信号を出力する。
【００２７】
図３は、図２に示す可変電圧供給回路１７の実施例の構成図である。電源切替回路１９としてＰチャンネルＭＯＳＦＥＴ２７を、記憶保持電圧発生回路２１としてダイオード接続されたＮチャンネルＭＯＳＦＥＴ２９、３１を備えている。記憶素子ブロック１５が活性状態または高速動作フェーズにあるときは、ＰチャンネルＭＯＳＦＥＴ２７をＯＮ状態とすることで、記憶素子ブロック１５に通常の電源電圧Ｖｄｄが供給されることになる。
【００２８】
一方、記憶素子ブロック１５が非活性状態または低速動作フェーズにあるときには、ＰチャンネルＭＯＳＦＥＴ２７をＯＦＦ状態とする。これにより記憶素子ブロック１５には、通常の電源電圧ＶｄｄからＮチャンネルＭＯＳＦＥＴ２９、３１のしきい値電圧（ΔＶ）だけ減じられた低い電圧が供給される。図３では簡単のためＮチャンネルＭＯＳＦＥＴ２個のダイオード接続を示したが、使用されるＮチャンネルＭＯＳＦＥＴの個数は、使用される電源電圧および記憶素子がデータ保持に必要とする電圧値に合わせて調整される。
【００２９】
このように、記憶保持電圧発生回路２１としてＮチャンネルＭＯＳＦＥＴのしきい値電圧による電圧降下を利用することにより、記憶素子ブロックへ供給される電流値に関わらず、常に一定の電圧を供給することができる。ここで、ＭＯＳＦＥＴをダイオード接続した回路は電流供給能力が低いという欠点を有するが、本発明で使用される記憶保持電圧発生回路２１による電源は、記憶素子回路内部のノード電圧を保持するためだけに使用されるため消費電力は少なく電流供給能力が低いことは問題とならない。また、このように記憶保持電圧発生回路２１は、電流供給能力が低くても十分なため、それ自体による消費電力が無視できるような手段を採用することができる。
【００３０】
図４は、本発明に係る記憶装置の第２実施例として、ＳＲＡＭに適用した場合の概略構成図である。記憶素子ブロック内において、電源切替回路１９および記憶保持電圧発生回路２１は、各メモリセルへの電源線（グローバル電源線）２３とメモリセルとの間に設けられる。メモリセルに対してこのように電源切替回路１９および記憶保持電圧発生回路２１を接続し、メモリセルが非活性状態にあるときに、供給電圧を記憶保持電圧まで低下させることにより。メモリセルのリーク電流を低減させることが可能となる。
【００３１】
図５は、本発明に係る記憶装置の第３実施例の構成概略図である。本第３実施例は、本発明の記憶装置をＬＳＩオンチップＲＡＭに適用した例であり、１つのチップセレクト信号により活性／非活性状態となる記憶素子群毎にグループ化して記憶素子ブロックを構成し、電源切替回路１９への制御信号としてチップセレクト信号を利用する。
従来技術のオンチップＲＡＭでは、非活性状態のＳＲＡＭへのクロック供給を止めることにより、ＳＲＡＭの消費電力を低減することなどが行われている。しかしクロック供給を止めただけでは、メモリセルのリーク電流は活性状態時となり無駄な電流を消費してしまう。
【００３２】
本第３実施例による記憶装置は、メモリセルアレイ３３、アドレスデコーダ３５、読出／書き込みデータ信号増幅部３７およびクロック制御部３９を備える。そして、クロック制御部３９は、前記従来技術と同様にチップセレクト信号およびクロック信号により当該メモリセルアレイ３３が活性状態となるときにアドレスデコーダ３５、読出／書き込みデータ信号増幅部３７にクロック信号を与える。さらに、本第３実施例による記憶装置は、電源切替回路１９および記憶保持電圧発生回路２１を備え、クロック制御部３９は、チップセレクト信号に基づき、当該メモリセルアレイ３３が活性状態となるときに当該メモリセルアレイ３３に通常の電源電圧を供給し、非活性状態であってデータを保持するだけのときは記憶保持電圧を供給するように電源切替回路１９を制御する。
【００３３】
このように、非活性状態のメモリセルアレイに対して通常の電源電圧より低い記憶保持電圧を供給することにより、従来技術のオンチップＲＡＭで消費していた無駄な電流を低減することができる。
【００３４】
図６は、図５に使用されるクロック制御部３９の実施例である。ここでは、電源切替回路１９および記憶保持電圧発生回路２１は図３に示した実施例の回路を使用する。チップセレクト信号が正論理であり、且つ電源切替回路１９としてＰチャンネルＭＯＳＦＥＴ２７を使用するときは、チップセレクト信号の反転論理を電源切替回路１９への入力信号として使用することができる。
【００３５】
図７は、図６のクロック制御部３９を使用した場合のタイミングチャートである。メモリセルアレイ３３の活性状態においては、メモリセルアレイ３３への供給電圧は通常の電源電圧（Ｖｄｄ）となるが、チップセレクト信号がネゲートされた非活性状態においては、メモリセルアレイ３３への供給電圧が通常の電源電圧（Ｖｄｄ）より低減されて、記憶保持電圧（Ｖｍ）だけが供給されることになる。これにより活性状態にあるメモリセルを含む記憶素子ブロック以外の記憶素子ブロック内のメモリセルには通常の電源電圧より低い記憶保持電圧が供給され、前記の無駄なリーク電流の消費を低減することができる。
【００３６】
図８は、本発明に係る記憶装置の第４実施例の構成概略図である。本第４実施例は、ＬＳＩオンチップＲＡＭにおいて、通常の電源電圧と記憶保持電圧との切替を、ＳＲＡＭのアドレス信号のデコード結果を用いて行う。本第４実施例は、アドレスデコード回路においてアドレス上位側の数ビットを用いるアドレスプリデコーダ４１、および下位アドレスを用いるアドレスデコーダ４３とを備える。アドレスプリデコーダ４１の出力によりアドレスされるメモリセルアレイ４５毎にグループ化して記憶素子ブロックを構成し、メモリセルアレイ４５毎に電源切替回路１９と記憶保持電圧発生回路２１とを設け、電源切替回路１９への制御信号としてアドレスプリデコーダ４１の出力を利用する。
【００３７】
このように構成することにより、本第４実施例による記憶装置はメモリチップ全体は活性状態にあっても、アクセスされないメモリセルは非活性状態として通常の電源電圧より低い記憶保持電圧が供給されることになる。これにより、チップ内のブロック毎にきめ細かいリーク電流制御が可能となる。
【００３８】
図９から図１１を用いて、本発明に係る記憶装置の第５実施例を説明する。本第５実施例は、ＬＳＩオンチップＲＡＭにおいて、通常の電源電圧と記憶保持電圧との供給電源の切替を、ＳＲＡＭの部分書き込み制御回路の出力信号である部分書き込み制御信号を用いる。
【００３９】
前述の通り部分書き込み制御とは、例えば１キロワード×６４ビットのＳＲＡＭにおいて、ある１ワード６４ビット中の１６ビットのみデータの書き込みが必要で、残る４８ビットは前の記憶データを保持したい場合に、書き込むべき１６ビット分のメモリセルにのみデータを書き込み、他のビットではデータを保持する書き込み制御のことをいう。図９を参照して、部分書き込み制御可能なＳＲＡＭ回路について説明する。
【００４０】
図９は部分書き込み制御回路を備えた従来の記憶装置の概略構成図である。図９に示すＳＲＡＭ回路は、１６ビット毎に部分書き込みブロックを分割したものであり、第１、第２、第３および第４の部分書き込みブロックは、ビット０〜１５、１６〜３１、３２〜４７，４８〜６３に対応するメモリセルが含まれる。今、第１の部分書き込みブロックに含まれるビット０および１５に対応するメモリセルをそれぞれメモリセル４７１および４７３とし、第２の部分書き込みブロックに含まれるビット１６に対応するメモリセルをメモリセル４７５とする。
【００４１】
メモリセル４７１にはビット線４９１および４９１’が、メモリセル４７３にはビット線４９３および４９３’が、メモリセル４７５にはビット線４９５および４９５’が接続されている。ビット線４９１と４９１’との間には入力された書き込みデータを増幅してビット線４９１と４９１’に出力する書き込みデータ増幅回路５１１が設けられる。同様にビット線４９３と４９３’の間およびビット線４９５と４９５’の間には、それぞれ書き込みデータ増幅回路５１３および５１５が設けられる。そして、第１の部分書き込みブロックに属する、ビット０および１５に対応する書き込みデータ増幅回路５１１および５１３は、部分書き込み制御回路５３１に接続され、第２の部分書き込みブロックに属する、ビット１６に対応する書き込みデータ増幅回路５１５は、部分書き込み制御回路５３３に接続される。
【００４２】
第１の部分書き込みブロックに属するビット０〜１５にデータを書き込む際の動作を説明する。書き込みデータ増幅回路５１１〜５１３に、書き込みデータが入力される。そして、第１の部分書き込みブロックに対応する部分書き込み制御回路５３１に、部分書き込み制御信号が入力されることにより、部分書き込み制御回路５３１に接続される書き込みデータ増幅回路５１１〜５１３は、それぞれビット線４９１および４９１’〜ビット線４９３および４９３’に接続されて、それぞれの書き込みデータが、メモリセル４７１〜４７３にそれぞれ書き込まれる。
【００４３】
一方、第２の部分書き込みブロックに対応する部分書き込み制御回路５３３には、部分書き込み制御信号が入力されず、ビット線４９５および４９５’は、書き込みデータ増幅回路５１５に接続されないため高インピーダンス状態のままとなる。したがって第２の部分書き込みブロックに属するメモリセル４７５には、データの書き込みが行われず、データが保持される。このようにして部分書き込み制御が行われる。
【００４４】
図１０は、本発明に係る第５実施例の概略構成図である。本第５実施例は、部分書き込みブロック毎に記憶素子をグループ化して記憶素子ブロックを構成し、電源切替回路１９への制御信号として部分書き込み制御信号を利用する。メモリセルアレイ５５１、５５３および５５５はそれぞれ同じ部分書き込みブロックに属するメモリセルの集合である。メモリセルアレイ５５１、５５３および５５５にはそれぞれ部分書き込み制御回路５７１、５７３および５７５の制御に基づいてデータを各メモリセルアレイに書き込む、書き込みデータ増幅回路５９１、５９３および５９５が設けられている。図１０に示すように、部分書き込み制御回路と書き込みデータ増幅回路により部分書き込み回路が構成される。
【００４５】
そして、書き込みデータ増幅回路５９１、５９３および５９５のメモリセルアレイ５５１、５５３および５５５への部分書き込み可否を制御する、部分書き込み制御回路５７１、５７３および５７５の出力信号はそれぞれの部分書き込みブロック毎に設けられた電源切替回路１９に入力される。電源切替回路１９は、当該部分書き込みブロックに部分書き込みが行われ、メモリセルを活性状態とする必要があるときは、当該メモリセルアレイに通常の電源電圧を供給し、反対に部分書き込みが行われずデータを保持すれば足りるときには、記憶保持電圧を供給する。これによりメモリチップ全体は活性状態にあっても、アクセスされないメモリセルには低い記憶保持電圧が供給されることになる。これにより、チップ内のブロック毎にきめ細かいリーク電流制御が可能となる。
【００４６】
図１１は、本第５実施例のより具体的な概略構成図である。図４に示す第２実施例と同様に、記憶素子ブロック内において、電源切替回路１９および記憶保持電圧発生回路２１が、部分書き込みブロック毎に設けられ、各メモリセルへの電源線（グローバル電源線）２３とメモリセルとの間に設けられている。また、部分書き込み制御回路５３１、５３３の出力がそれぞれの部分書き込みブロックの電源切替回路１９に入力され、電源切替回路１９は、部分書き込み制御信号に基づいて各メモリセルへの電源電圧を、通常の電源電圧か記憶保持電圧のいずれかに切り替える。
【００４７】
図１２は、本発明に係る第６実施例の概略構成図である。本第６実施例は、ＬＳＩオンチップＲＡＭにおいて、通常の電源電圧と記憶保持電圧との切替を、ＳＲＡＭのアドレス信号のデコード結果、および部分書き込み制御回路の出力信号である部分書き込み制御信号の双方を利用して行う。
【００４８】
メモリセルアレイ６１１および６１３は上位側の数ビットが同じアドレスを有しており、アドレスプリデコーダ６２によって同時にアドレスされるメモリセルアレイである。また同様に、メモリセルアレイ６１５および６１７も上位側の数ビットが同じアドレスを有しており、アドレスプリデコーダ６２によって同時にアドレスされる。また、メモリセルアレイ６１１および６１５は、同じ部分書き込みブロックに属しており、同一の部分書き込み制御回路６５１からの出力に基づき書き込み増幅回路６７１によりデータが書き込まれる。同様に、メモリセルアレイ６１３および６１７も、同一の部分書き込み制御回路６５３からの出力に基づき書き込み増幅回路６７３によりデータが書き込まれる。
【００４９】
ここで、各メモリセルアレイ毎に設けられた電源切替回路１９には、アドレスプリデコーダ６２からのデコード結果信号と、各メモリセルの属する部分書き込みブロックに対応する部分書き込み制御回路からの出力信号との論理積が入力されている。これにより、アドレス信号のデコード結果により選択されるメモリセルアレイと、部分書き込み制御信号によりメモリセルアレイとの重複部分にのみ通常の電源電圧が供給され、その他のメモリセルには記憶保持電圧のみが供給される。これにより、前記第４実施例、第５実施例よりもきめの細かいリーク電流制御が可能となる。
【００５０】
図１３は、本発明に係る記憶装置の第７実施例として、フリップフロップに適用した場合の概略構成図である。記憶装置６９は多数のフリップフロップ７１を有しており、各記憶素子７１は、グループ化されて記憶素子ブロック７３を構成する。各記憶素子ブロックには、電源切替回路１９および記憶保持電圧発生回路２１を備えている。
【００５１】
電源切替回路１９は、電源供給状態制御回路７５の出力信号に基づき、グローバル電源線２３から供給される通常の電源Ｖｄｄ（グローバル電源電圧）、記憶保持電圧発生回路２１により発生した記憶保持電圧（Ｖｍ）のいずれかを切り替えて、記憶素子ブロック７３に供給する。
【００５２】
電源供給状態制御回路７５は、記憶素子ブロック７３に属するフリップフロップが、高速のデータ遷移が要求される動作フェーズ（以下、「高速動作フェーズ」と記す）においては、記憶素子ブロック７３に通常の電源電圧Ｖｄｄが供給され、データ保持が要求される動作フェーズ（以下、「低速動作フェーズ」と記す）においては、記憶素子ブロック７３に記憶保持電圧（Ｖｍ）が供給されるよう、電源切替回路１９を制御する。これにより、フリップフロップ内に保持されるデータを破壊することなく低速動作フェーズ中のリーク電流の低減が可能となり、且つ高速動作フェーズ中の高速動作も可能となる。
【００５３】
図１４は、本第７実施例によるフリップフロップの動作タイミングチャートである。一般のフリップフロップでは、クロックが“Ｌ”の期間にデータを取り込んでおき、“Ｌ”から“Ｈ”へのクロックの立ち上がりエッジに取り込んだデータを出力する。よってフリップフロップの高速動作が要求されるのは、クロックの立ち上がりエッジの瞬間のみである。このため、クロックの立ち上がりエッジ付近のみ通常の電源電圧を供給し、その他の期間ではデータを保持するのに必要な電圧のみ供給すればよい。図１４のタイミングチャートでは、クロック信号に基づき電源供給状態制御回路７３からの出力である電源制御信号を生成することにより、高速動作フェーズ中に通常の電源電圧を供給することとしている。
【００５４】
図１５は、本発明に係る記憶装置の第７実施例のより具体的な概略構成図である。図４に示したＳＲＡＭへの適用例と同様に、電源切替回路１９および記憶保持電圧発生回路２１は、記憶素子ブロック内において、各フリップフロップへの電源線（グローバル電源線）２３とフリップフロップとの間に設けられる。なお、電源切替回路１９および記憶保持電圧発生回路２１は、図３に示した回路と同様のものとしてよい。
【００５５】
図１６は、本発明に係る記憶装置の第８実施例の概略構成図である。本第８実施例による記憶装置７７は、クロック遅延回路７９を有しており、記憶素子ブロック７３中のフリップフロップ７１には、クロック遅延回路７９により遅延したクロック信号が入力され、電源切替回路１９には、クロック遅延回路７９による遅延のないクロック信号が入力される。クロック遅延回路７９は、例えばバッファ素子などを採用してよい。
【００５６】
図１７は、本第８実施例による記憶装置７７の動作タイミングチャートである。図１７に示すとおり電源切替回路１９に入力される電源制御信号、フリップフロップへの供給電圧の立ち上がりエッジは、回線遅延などにより元のクロック信号から徐々に遅れるが、クロック遅延回路７９によって、フリップフロップへの入力クロックをさらに遅らせることにより、フリップフロップの高速動作が要求される、入力クロックの立ち上がりエッジの瞬間に既に供給電圧を通常の電源電圧Ｖｄｄとしておくことが可能となる。これにより低速動作フェーズでの消費電流を抑制しつつ、より確実な高速データ遷移が可能となる。
【００５７】
したがって、クロック遅延回路７９の遅延時間は、電源切替回路１９までのクロック信号の回線遅延時間と、電源切替回路１９からフリップフロップ７１までの回線遅延時間の和よりも大きいことを要する。さらに電源切替回路１９による切替時間による遅延がある場合には、その遅延時間を加味した総遅延時間よりも大きいことを要する。
【００５８】
図１８は、本発明に係る記憶装置の第９実施例の概略構成図である。本第９実施例ではクロック遅延回路として、クロック信号をフリップフロップに分配するクロックツリー回路に含まれるバッファ素子を利用し、電源切替回路１９には、クロックツリー回路のうち、ルートクロックに近いバッファ素子８３から引き出したクロック信号、または電源切替回路１９により電源を切り替えられるフリップフロップ８１１、８１３、８１５、８１７にクロックを伝達するいずれかのバッファ素子８５１、８５３への入力クロック信号を使用する。
【００５９】
また、図１８に示すように１つの電源切替回路１９によって多数のフリップフロップ素子へ電源を供給する場合は、各フリップフロップへ供給される電源電圧の立ち上がり時期が、回線長の遅延により大きな差が生じないようにすることが望ましい。したがって、電源切替回路１９は、電源を供給する各フリップフロップから、できるだけ回線的に等距離にあることが望ましく、したがって例えば電源切替回路１９は、電源を供給する各フリップフロップを頂点とする凸包となる多角形の重心付近の設けることが好適である。
【００６０】
図１９は、本第９実施例による記憶装置の動作タイミングチャートである。図１９に示すとおり電源切替回路１９に入力される電源制御信号をルートクロックに近い位置から引き出すことにより、フリップフロップへの入力クロックの立ち上がりエッジの瞬間には、既に供給電圧を通常の電源電圧Ｖｄｄとしておくことが可能となる。これにより低速動作フェーズでの消費電流を抑制しつつ、より確実な高速なデータ遷移が可能となる。
【００６１】
図２０は、本発明に係る記憶装置の第１０実施例の概略構成図である。本第１０実施例では、第９実施例による回路に加え、チョッパ回路８９を備え、電源切替回路１９に入力される電源制御信号として、ルートクロックに近いバッファ素子８３から引き出し信号、または電源切替回路１９により電源を切り替えられるフリップフロップ８１１、８１３、８１５、８１７にクロックを伝達するバッファ素子８５１、８５３への入力信号を入力とするチョッパ回路８９の出力信号を用いる。
【００６２】
チョッパ回路８９は、入力信号の立ち上がりエッジを検出し、短期間のパルスを生成する回路である。図２１に本第１０実施例による回路の動作タイミングチャートを示す。フリップフロップの入力クロックの立ち上がりエッジの瞬間付近のみに、通常の電源電圧Ｖｄｄによる高い電圧が供給され、他の高速動作が必要ないデータ保持期間においては、記憶保持電圧発生回路２１からの記憶保持電圧（Ｖｍ）がフリップフロップに供給されることとなる。このようにチョッパ回路８９を利用することで、第８、第９実施例に比べて通常の電源電圧が供給される期間が短縮され、さらなるリーク電流の低減が可能となる。チョッパ回路８９によるパルス出力信号の幅は、クロック周期の１／１０程度が好適であり（例えば、１ＧＨｚ  動作のＬＳＩにおいては１００ｐｓ程度である）、このようにパルス幅を設定することにより、通常の電源電圧が供給される期間は、第８、第９実施例のそれと比べて１／５程度となる。
【００６３】
（付記１）  各々が１以上の記憶素子を備える複数の記憶素子ブロックと、
前記記憶素子がデータを保持するために必要な電圧を生ずる記憶保持電圧発生回路と、
前記記憶素子ブロックがデータ保持を行う間は前記記憶保持電圧発生回路による電圧を電源電圧として前記記憶素子ブロックに供給する電源切替回路とを備えることを特徴とする記憶装置。
【００６４】
（付記２）  前記各記憶素子ブロックは、その各々へのアクセスがチップセレクト信号に基づき制御され、
前記電源切替回路は、前記チップセレクト信号に基づき前記記憶素子ブロックに供給する電圧を切り替えることを特徴とする付記１に記載の記憶装置。
【００６５】
（付記３）  前記記憶回路は、アドレス信号によってアクセスすべき記憶素子が定められ、
前記電源切替回路は、前記アドレス信号に基づき前記記憶素子ブロックに供給する電圧を切り替えることを特徴とする付記１に記載の記憶装置。
【００６６】
（付記４）  前記記憶装置は、部分書き込み制御信号に基づいて１ワードに含まれる一部のビットにデータを書き込む部分書き込み回路を有し、
前記電源切替回路は、前記部分書き込み制御信号に基づき前記記憶素子ブロックに供給する電圧を切り替えることを特徴とする付記１に記載の記憶装置。
【００６７】
（付記５）  前記部分書き込み回路は、ビット線への書き込み信号印加の可否を、前記部分書き込み制御信号に基づき決定することを特徴とする付記４に記載の記憶装置。
【００６８】
（付記６）  前記電源切替回路は、さらにアドレス信号に基づき前記記憶素子ブロックに供給する電圧を切り替えることを特徴とする付記４に記載の記憶装置。
【００６９】
（付記７）  前記記憶素子はＳＲＡＭであることを特徴とする付記１から６のいずれか一項に記載の記憶装置。
【００７０】
（付記８）  前記記憶保持電圧発生回路は、前記記憶素子ブロック毎に設けられることを特徴とする付記１から７のいずれか一項に記載の記憶装置。
【００７１】
（付記９）  少なくとも１つのフリップフロップと、
前記フリップフロップがデータを保持するために必要な電圧を生ずる記憶保持電圧発生回路と、
前記フリップフロップがデータ保持を行う間は前記記憶保持電圧発生回路による電圧を電源電圧として前記フリップフロップに供給する電源切替回路とを備えることを特徴とする記憶装置。
【００７２】
（付記１０）  さらに、クロック遅延回路を備え、
前記フリップフロップには前記クロック遅延回路により遅延したクロック信号を入力し、
前記電源切替回路は、前記クロック遅延回路による遅延のないクロック信号に基づいて前記フリップフロップに供給する電圧を切り替えることにより、
前記フリップフロップのデータ遷移前に電源電圧を供給することを特徴とする付記９に記載の記憶装置。
【００７３】
（付記１１）  前記クロック遅延回路による遅延は、前記電源切替回路までのクロック信号の回線遅延と前記電源切替回路から前記フリップフロップまでの回線遅延の和よりも長いことを特徴とする付記１０に記載の記憶装置。
【００７４】
（付記１２）  さらに、前記クロック遅延回路への前記クロック信号を入力とするチョッパ回路を備え、
前記電源切替回路は、前記チョッパ回路の出力信号に基づき前記フリップフロップに供給する電圧を切り替えることを特徴とする付記１０に記載の記憶装置。
【００７５】
（付記１３）  前記フリップフロップの各々にクロック信号を分配するクロックツリー回路を備え、
前記クロック遅延回路は、前記クロックツリー回路に含まれる各バッファ素子であり、
前記電源切替回路は、前記各バッファ素子のうち、第１のフリップフロップにクロック信号を伝達するバッファ素子のいずれかへの入力クロック信号に基づき前記第１のフリップフロップに供給する電圧を切り替えることを特徴とする付記１０に記載の記憶装置。
【００７６】
（付記１４）  前記電源切替回路は複数の前記フリップフロップ毎に設けられ、且つ自己が電源を供給する各フリップフロップの位置の凸包がなす多角形の重心付近に設けられることを特徴とする付記９から１３のいずれか一項に記載の記憶装置。
【００７７】
（付記１５）  各々が１以上の記憶素子を備える複数の記憶素子ブロックと、前記記憶素子がデータを保持するために必要な電圧を生ずる記憶保持電圧発生回路を備える記憶装置において、
前記複数の記憶素子ブロックのうち、データ保持を行う非活性状態または低速動作フェーズの記憶素子ブロックには、前記記憶保持電圧発生回路による電圧を印加し、且つ活性状態または高速動作フェーズの記憶素子ブロックには、グローバル電圧電源を印加するようにしたことを特徴とするリーク電流低減方法。
【００７８】
（付記１６）  複数の電圧値の電圧を切り替えて、記憶素子に電源電圧として供給する電源電圧値変更回路であって、
前記複数の電圧値の電圧は、各電圧値に対応するそれぞれの数のｎチャンネルＭＯＳトランジスタのしきい値電圧の合計を、グローバル電源電圧から減じることにより生じ、
前記複数の電圧値は、前記記憶素子がデータを保持するために必要な電圧値を含むことを特徴とする回路。
【００７９】
【発明の効果】
以上、詳説したように、本発明によればＣＭＯＳ回路を採用するＬＳＩにおいて、高速動作に影響を与えることなくトランジスタのリーク電流を低減することができる。さらに本発明によれば、記憶データを消失することがないので、データ退避を必要とせず、それにより記憶素子の動作状態に応じたきめの細かいリーク電流制御が可能となるとともに、不定信号を発生させないため論理検証が容易となる。
【図面の簡単な説明】
【図１】本発明によるリーク電流低減方法のフローチャートである。
【図２】本発明に係る記憶装置の第１実施例の概略構成図である。
【図３】図２に示す可変電圧供給回路の実施例の構成図である。
【図４】本発明に係る記憶装置の第２実施例の概略構成図である。
【図５】本発明に係る記憶装置の第３実施例の概略構成図である。
【図６】図５に示すクロック制御部の実施例の構成図である。
【図７】図５に示す記憶装置のタイミングチャートである。
【図８】本発明に係る記憶装置の第４実施例の概略構成図である。
【図９】部分書き込み制御回路を備えた従来の記憶装置の概略構成図である。
【図１０】本発明に係る記憶装置の第５実施例の概略構成図である。
【図１１】本発明に係る記憶装置の第５実施例のより具体的な概略構成図である。
【図１２】本発明に係る記憶装置の第６実施例の概略構成図である。
【図１３】本発明に係る記憶装置の第７実施例の概略構成図である。
【図１４】図１３に示す記憶装置のタイミングチャートである。
【図１５】本発明に係る記憶装置の第７実施例のより具体的な概略構成図である。
【図１６】本発明に係る記憶装置の第８実施例の概略構成図である。
【図１７】図１６に示す記憶装置のタイミングチャートである。
【図１８】本発明に係る記憶装置の第９実施例の概略構成図である。
【図１９】図１８に示す記憶装置のタイミングチャートである。
【図２０】本発明に係る記憶装置の第１０実施例の概略構成図である。
【図２１】図２０に示す記憶装置のタイミングチャートである。
【符号の説明】
１９…電源切替回路
２１…記憶保持電圧発生回路
２３…グローバル電源線
２５…電源供給状態制御回路
１５、７３…記憶素子ブロック
３３、４５、５５１〜５５５、６１１〜６１７…メモリセルアレイ
３５、４３、６３１、６３３…アドレスデコーダ
３９…クロック制御部
４１、６２…アドレスプリデコーダ
５１１〜５１５、５９１〜５９５、６７１、６７３…書き込み増幅回路
５３１、５３３、５７１〜５７５、６５１、６５３…部分書き込み制御回路
７１、８１１〜８１３…フリップフロップ
７９…クロック遅延回路
８３、８５１、８５３、８７１〜８７７…バッファ素子
８９…チョッパ回路
【図１】
2004241021.tif 000003
【図２】
2004241021.tif 000004
【図３】
2004241021.tif 000005
【図４】
2004241021.tif 000006
【図５】
2004241021.tif 000007
【図６】
2004241021.tif 000008
【図７】
2004241021.tif 000009
【図８】
2004241021.tif 000010
【図９】
2004241021.tif 000011
【図１０】
2004241021.tif 000012
【図１１】
2004241021.tif 000013
【図１２】
2004241021.tif 000014
【図１３】
2004241021.tif 000015
【図１４】
2004241021.tif 000016
【図１５】
2004241021.tif 000017
【図１６】
2004241021.tif 000018
【図１７】
2004241021.tif 000019
【図１８】
2004241021.tif 000020
【図１９】
2004241021.tif 000021
【図２０】
2004241021.tif 000022
【図２１】
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