(57)【要約】【課題】クロスカッフ゜ルラッチ型センス増幅器を有する抵抗性クロスホ゜イントメモリアレイの提供。【解決手段】メモリセル（１２）の抵抗性クロスホ゜イントアレイ（１０）と、複数のワート゛線（１４）と、複数のヒ゛ット線（１６）と、クロスカッフ゜ルラッチ型センス回路を利用するセンス増幅器（２４）とを含むテ゛ータ記憶装置が開示される。一実施形態では、メモリセルは、単一のクロスホ゜イント（交点）とすることができる。別の実施形態では、メモリセルは、２つ又はそれより多いメモリセルの複数のク゛ルーフ゜（１５）へと構成される。各ク゛ルーフ゜のメモリセルは、それぞれのワート゛線（１４）とヒ゛ット線（１６）に結合されている共通分離タ゛イオート゛（１３）との間に接続される。【選択図】図３ａ
2004005950.tif 000002
【特許請求の範囲】
【請求項１】
情報記憶装置であって、
抵抗性クロスポイントメモリセルアレイと、
複数のワード線と、
複数のビット線であって、前記メモリセルが２つまたはそれより多いメモリセルの複数のグループに構成され、各グループの前記メモリセルがそれぞれのワード線とビット線に結合された共通分離ダイオードとの間に接続される、複数のビット線と、及び
前記メモリセルアレイに結合された差動センシング増幅器とからなり、その差動センシング増幅器が、
第１および第２の入力ノードと、
前記第１の入力ノードに結合された第１の前置増幅器と、
前記第２の入力ノードに結合された第２の前置増幅器と、
前記第１の前置増幅器からの出力と前記第２の前置増幅器からの出力とに結合され、前記アレイ内のメモリセルの抵抗状態を判定するためのクロスカップルラッチ型増幅器とからなる、情報記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、概して、抵抗性クロスポイントメモリセルアレイに関し、より詳細には、クロスカップルラッチ型増幅器を有する抵抗性クロスポイントメモリセルアレイに関する。
【０００２】
磁気トンネル接合（ＭＴＪ）素子、相変化メモリ素子、追記型（たとえば、ヒューズベースまたはアンチヒューズベース）抵抗性メモリ素子を有する抵抗性クロスポイントメモリセルアレイを含む、多くの異なる抵抗性クロスポイントメモリセルアレイが提案されてきた。
【０００３】
たとえば、一般的なＭＲＡＭ記憶装置は、メモリセルのアレイを含む。ワード線は、メモリセルの行に沿って延在でき、ビット線は、メモリセルの列に沿って延在できる。各メモリセルは、ワード線とビット線とのクロスポイント（交点）に配置される。各ＭＲＡＭメモリセルは、１ビットの情報を磁化の向きとして格納する。特に、各メモリセルの磁化は、常に、２つの安定した向きのうちの１つをとる。これら２つの安定した向き、すなわち平行および反平行は、０と１との論理値を表す。磁化の向きは、メモリセルの抵抗に影響を及ぼす。たとえば、メモリセルの抵抗は、磁化の向きが平行である場合には、第１の値「Ｒ」とすることができ、磁化の向きが平行から反平行に変化した場合には、第２の値Ｒ＋△Ｒまで増加することができる。
【０００４】
概して、抵抗性クロスポイントメモリセルの論理状態は、選択されたメモリセルの抵抗状態をセンシングすることによって読取られることができる。しかしながら、一般に、抵抗性クロスポイントメモリセルアレイのメモリセルのすべてが多くの平行経路によって相互接続されているため、アレイの単一メモリセルの抵抗状態をセンシングすることは困難である。１つのクロスポイントにおいて見られる抵抗は、他のワード線およびビット線のメモリセルの抵抗と平行であるそのクロスポイントにおけるメモリセルの抵抗と等しい。さらに、センシングされるターゲットメモリセルは、格納された磁化によって異なる抵抗状態を有する場合、小さな差動電圧が生じ得る。この小さな差動電圧は、ターゲットメモリセルの抵抗状態のセンシングに干渉する可能性のある寄生電流または「スニークパス」電流を生じる可能性がある。
【０００５】
このように、高密度および高速アクセス抵抗性クロスポイントメモリを開発することができる前に克服しなければならない１つの障害は、選択されたメモリセルに格納されたデータがセンシングされている間に、選択された抵抗性クロスポイントメモリセルを確実に分離することである。概して、かかるメモリセルを分離するための従来の技術は、３つのメモリセル分離カテゴリ、すなわち選択トランジスタ分離技術と、ダイオード分離技術と、等電位分離技術とのうちの１つになる。
【０００６】
既知のトランジスタ分離技術は、一般に、各抵抗性クロスポイントメモリセルと直列に選択トランジスタを挿入することを含む。このアーキテクチャは、一般に、高速読出しアクセス時間により特徴付けられる。不都合なことに、かかる直列トランジスタアーキテクチャは、一般に、シリコン領域の利用が比較的不十分であるという特徴も有する。その理由は、抵抗性クロスポイントメモリセルアレイ下の領域が、一般に直列トランジスタのために確保され、したがって支援回路には利用不可能であるためである。さらに、この分離技術は、メモリセルレイアウト密度が比較的不十分である傾向もある。その理由は、基板においてメモリセルを直列トランジスタに接続するビアに対して、領域が各メモリセルに割り当てられなければならないためである。また、この分離技術は、概して、比較的高い書込み電流も必要とする。その理由は、読出し回路に並列に書込み回路を提供するために、分離された書込み導体をメモリセルに追加しなければならず、書込み用導体の配置により、所望の書込み磁界を生成するために高い書込み電流という結果になるためである。概して、この手法は、単一メモリプレーンに限定される。その理由は、直列トランジスタを基板に配置しなければならず、直列トランジスタを基板からメモリセルプレーン内に移動するための実用的な方法がないためである。
【０００７】
ダイオード分離技術は、一般に、各抵抗性クロスポイントメモリ素子と直列にダイオードを挿入することを含む。このメモリセルアレイのアーキテクチャは、マルチレベル抵抗性クロスポイントメモリアレイが構成されるのを可能にする薄膜ダイオードで実現され得る（特許文献１参照）。このアーキテクチャは、高速動作の可能性を有する。しばしばこのアーキテクチャに関連する問題は、メモリセルアレイの潜在的な密度と一致する最小プロセス機能サイズを有する適切な薄膜ダイオードを提供することを含む。さらに、この手法は、メモリ素子毎に１つのダイオードを使用し、目下実用的なＭＲＡＭ機能およびパラメータでは、たとえば、各ダイオードは、５〜１５ｋＡ／ｃｍ２を導電することが要求される。かかる高電流密度は、概して、高密度ＭＲＡＭアレイにおいて薄膜ダイオードを実装するためには実用的ではない。
【０００８】
等電位分離技術は、一般に、直列ダイオードまたはトランジスタを使用せずに抵抗性クロスポイントメモリセルをセンシングすることを含む（特許文献２を参照）。この手法は、製作が比較的単純なメモリ素子のクロスポイントアレイによって実施され得る。このクロスポイントメモリセルアレイのアーキテクチャは、一般に、実施する回路技術の最小機能サイズによってのみ制限される密度を有し、一般に、比較的低い書込み電流を必要とする。さらに、この手法をマルチレベル抵抗性クロスポイントメモリセルアレイに拡張することにより非常に高密度のメモリを達成することは比較的簡単である。しかしながら、等電位分離は、しばしば、大型のアレイで実施することが困難な場合が多い。等電位分離技術を使用して大型ＭＲＡＭアレイにおいてデータをセンシングするために、自動較正およびトリプルサンプル読出し技術が使用されてきたが、これらのセンシングプロセスは、一般に、読出しセンシング時間を数マイクロ秒に制限する。
【０００９】
【特許文献１】
米国特許第５，７９３，６９７号明細書
【特許文献２】
米国特許第６，２５９，６４４号明細書
【００１０】
【発明が解決しようとする課題】
本発明の目的は、クロスカップルラッチ型センス増幅器を有する抵抗性クロスポイントメモリアレイを提供することである。
【００１１】
【課題を解決するための手段】
一態様では、本発明は、メモリセルの抵抗性クロスポイントアレイと、複数のワード線と、複数のビット線と、クロスカップルラッチ型センス回路を利用するセンス増幅器とを含むデータ記憶装置を特徴とする。一実施形態では、メモリセルは、単一のクロスポイント（交点）とすることができる。別の実施形態では、メモリセルは、２つまたはそれより多いメモリセルの複数のグループへと構成される。各グループのメモリセルは、それぞれのワード線とビット線に結合されている共通分離ダイオードとの間に接続される。
【００１２】
本発明の他の特徴および利点は、図面および特許請求の範囲を含む以下の説明から明らかとなろう。
【００１３】
【発明の実施の形態】
以下の説明では、同様の要素を識別するために同じ参照番号を使用する。さらに、図面は、例示的な実施形態の主な特徴を概略的に例示するように意図されている。図面は、実際の実施形態のすべての特徴、又は示される要素の相対的な寸法を示すことが意図されておらず、一定の縮尺に従わずに描かれている。
【００１４】
図１を参照すると、一実施形態において、データ記憶装置８は、抵抗性クロスポイントメモリセルアレイ１０と、クロスポイントメモリセルアレイ１０の行に沿って延在する複数のワード線１４と、クロスポイントメモリセルアレイ１０の列に沿って延在する複数のビット線１６とを含む。メモリセルアレイ１０のメモリセル１２は、磁気ランダムアクセスメモリ（ＭＲＡＭ）素子、相変化メモリ素子および追記型（たとえば、ヒューズベースまたはアンチヒューズベース）抵抗性メモリ素子を含む多種多様な従来の抵抗性メモリ素子のうちの任意の１つとして実施され得る。
【００１５】
また、データ記憶装置８は、複数の読出し回路２０も含み、それらの各々は、それぞれのビット線１６によりメモリセル１２の１つまたは複数の関連するセットに結合される。各読出し回路２０は、メモリセル１２の関連するグループ（単数または複数）のメモリセルを流れる電流をセンシングするように動作可能である。ステアリング回路２２は、受取ったビット線アドレス（ＡＹ）に基づいて、関連する読出し回路２０を選択されたビット線１６に選択的に結合する。各ステアリング回路２２は、各ビット線１６を定電圧（ＶＡ）の電圧源か、または関連する読出し回路２０に接続する１組のスイッチを含む。ワード線デコード回路１８は、受取ったワード線アドレス（ＡＸ）に基づいて特定のワード線１４を選択的に活性化する。読出し動作中、ワード線デコード回路１８は、選択されたワード線１４をアースに接続して、他の選択されていないワード線に定電圧（ＶＡ）を印加することにより、選択されたワード線１４を活性化することができる。各読出し回路２０の出力は、データ記憶装置８のそれぞれの入出力（Ｉ／Ｏ）パッドの入力に結合される。
【００１６】
例示の実施形態では、抵抗性クロスポイントメモリセルアレイは、比較的わずかな数のメモリセル１２を有するように示される。しかしながら、他の実施形態は、多数のメモリセルを含むことができる。たとえば、一実施形態では、抵抗性クロスポイントメモリセルアレイ１０は、メモリセル１２の１０２４×１０２４のアレイと、各々が４つのビット線１６のピッチに適合する２５６個の読出し回路２０とを含む。この実施形態では、合計４つのビット線１６を各読出し回路２０に多重化することができる。幾つかの実施形態は、多段のメモリセルアレイ１２を含むことができる。これらの実施形態では、異なる段からのビット線１６を読出し回路２０に多重化することができる。
【００１７】
幾つかの実施形態において、データ記憶装置８は、抵抗性クロスポイントメモリアレイ１０のメモリセル１２に情報を書込むための書込み回路（図示せず）も含むことができる。
【００１８】
以下に詳述するように、抵抗性クロスポイントメモリセルアレイ１０のアーキテクチャは、実用的な寸法と電流密度特性とを有する分離ダイオードにより高密度の製作および高速動作を可能にする。さらに、データ記憶装置８は、メモリセル１２の抵抗状態のセンシングに干渉する可能性のある寄生電流を実質的に回避する、新規な等電位分離回路を含む。
【００１９】
ここで、図面に示される例示的な実施形態を参照し、本明細書ではそれを説明するために特定の言語を使用する。しかしながら、それにより本発明の範囲の限定も意図されないことが理解されよう。関連する技術分野における当業者およびこの開示を所有する者には思いつくと考えられる、本明細書で例示される本発明の特徴の代替案およびさらなる修正案と、本明細書で例示されるような発明の原理のさらなる応用とは、本発明の範囲内にあるとみなされるべきである。
【００２０】
例示の目的のために図面に示すように、本発明は、磁気ランダムアクセスメモリデバイスにおいて具現化される。ＭＲＡＭデバイスは、メモリセルのアレイと、メモリセルからデータを読出すための読出し回路とを含む。読出し回路は、等電位印加装置と差動センシング増幅器とを含み、アレイ内の選択されたメモリセルの異なる抵抗状態を確実にセンシングすることができる。
【００２１】
ここで図１を参照すると、図１は、メモリセル素子１２ａおよび１２ｂの抵抗性クロスポイントアレイ１０を含む情報記憶装置８を示す。メモリセル素子１２ａおよび１２ｂは、行および列に配置されており、行はｘ方向に沿って延在し、列はｙ方向に沿って延在する。情報記憶装置８の例示を簡略化するために、比較的わずかな数のメモリセル素子１２ａおよび１２ｂのみを示す。実際には、任意のサイズのアレイを使用できる。
【００２２】
ワード線１４として機能しているトレースは、メモリセルアレイ１０の一方の側の平面においてｘ方向に沿って延在する。ビット線１６ａおよび１６ｂとして機能しているトレースは、メモリセルアレイ１０の隣接する側の平面においてｙ方向に沿って延在する。アレイ１０の各行に１つのワード線１４とアレイ１０の各列に１つのビット線１６ａまたは１６ｂとが存在できる。各メモリセル素子１２ａ、１２ｂは、ワード線１４とビット線１６ａまたは１６ｂとのクロスポイント（交点）に配置される。
【００２３】
メモリセル素子１２ａおよび１２ｂは、磁気トンネル接合（ＳＤＴ接合は一種の磁気トンネル接合である）か、または相変化デバイス等の薄膜メモリ素子を含むことができる。概して、メモリセル１２ａおよび１２ｂは、素子の公称抵抗の大きさに影響を与えることにより情報を格納または生成する任意の素子を含むことができる。かかる他のタイプの素子には、リードオンリメモリの一部としてのポリシリコン抵抗と、材料の状態を結晶からアモルファスにおよびその逆に変化させることにより抵抗状態を変化させるようにプログラムすることができる相変化デバイスとが含まれる。
【００２４】
ＳＤＴ接合の抵抗は、たとえば、その磁化の向きが平行である場合には第１の値（Ｒ）であり、磁化の向きが平行から反平行に変化した場合には第２の値（Ｒ＋△Ｒ）に増大する。一般的な第１の抵抗値（Ｒ）は、約１０ｋΩ〜１ＭΩとすることができ、抵抗（△Ｒ）の一般的な変化は、第１の抵抗値（Ｒ）の約３０％とすることができる。
【００２５】
各メモリセル素子１２ａおよび１２ｂは、外部電源がない場合であってもその磁化の向きを保持する。したがって、メモリセル素子１２ａおよび１２ｂは不揮発性である。
【００２６】
データは、メモリセル素子１２ａおよび１２ｂにビット・ビットバー方式で格納される。２つのメモリセル素子１２ａおよび１２ｂがデータの各ビットに割当てられ、一方のメモリセル素子（「データ」素子）１２ａがビットの値を格納し、他方のメモリセル素子（「基準」素子）１２ｂが値の補数を格納する。このため、データ素子１２ａが論理「１」を格納する場合、その対応する基準素子１２ｂは論理「０」を格納する。データ素子１２ａの各列は、ビット線１６ａに接続され、基準素子１２ｂの各列は、ビット線１６ｂに接続される。
【００２７】
メモリセル１２は、いかなる特定のタイプのデバイスに限定されない。ＭＲＡＭ等のスピン依存トンネル効果（ＳＤＴ）デバイスは、クロスポイントメモリによく適している。通常のＳＤＴデバイスは、「ピン留め（ｐｉｎｎｅｄ）」層と「フリー」層とを含む。ピン留め層は、平面内で配向されているが、対象となる範囲内に印加された磁界が存在する場合に固定されたままである磁界を有する。フリー層は、印加磁界によって回転させることができる磁化を有し、その向きは「磁化容易軸」に沿ってピン留め層の磁化と平行である。フリー層の磁化の向きは、それぞれ低抵抗状態と高抵抗状態とに対応するピン留め層の磁化に対して、図２ａに示すように平行であるか、または図２ｂに示すように反平行である。
【００２８】
図１に戻ると、情報記憶装置８は、読出しおよび書込み動作中にワード線１４を選択するための行デコーダ１８を含む。読出し動作中、選択されたワード線１４は接地に接続され得る。書込み動作中、選択されたワード線１４に対して書込み電流を印加することができる。
【００２９】
情報記憶装置８は、読出し動作中に選択されたメモリセル素子１２ａおよび１２ｂの抵抗状態をセンシングするための読出し回路と、書込み動作中に選択されたワード線１４およびビット線１６ａおよび１６ｂに電流を供給するための書込み回路とを含む。読出し回路を、概して２０で示す。情報記憶装置８の例示を簡略化するために、書込み回路は示していない。
【００３０】
読出し回路２０は、複数のステアリング回路２２とセンス増幅器２４とを含む。複数のビット線１６が各ステアリング回路２２に接続される。各ステアリング回路２２は、ビット線を選択するためのデコーダを含む。選択されたメモリセル素子１２は、選択されたワード線１４と選択されたビット線１６との交差点にある。
【００３１】
図５のフローチャートにも示す読出し動作中、ブロック５０４に示すように、選択された素子１２ａおよび１２ｂは、選択されたワード線１４によって接地に接続される。各ステアリング回路２２は、データ素子１２ａの列と交差するビット線１６ａと、基準素子１２ｂの対応する列と交差するビット線１６ｂとを選択する。データ素子１２ａの列と交差する選択されたビット線１６ａは、ブロック５０２に示すように、それらの対応するセンス増幅器２４のセンスノードＳ０に接続される。ブロック５０２および５０４のステップを逆にすることができ、それらの実施の順序は重要ではない。基準素子１２ｂの列と交差する選択されたビット線１６ｂは、それらの対応するセンス増幅器２４の基準ノードＲ０に接続される。各センス増幅器２４は、差動増幅器と、ビット線１６ａおよび１６ｂ上の信号を比較するためのクロスカップルラッチ型電流センス増幅器とを含む。比較は、選択されたデータ素子１２ａの抵抗状態、したがって選択されたデータ素子１２ａに格納された論理値を示す。センス増幅器２４の出力はデータレジスタ２６に供給され、データレジスタ２６は、情報記憶装置８のＩ／Ｏパッド２８に結合される。
【００３２】
ブロック５０６に示すように、選択されていないワード線１４のすべてが、アレイ電圧（ＶＡ）を供給する定電圧源に接続される。外部回路が定電圧源を提供することができる。センス増幅器２４は、選択されていないワード線のサブセットに定電圧源が印加するものと同じ電位を、選択されたビット線１６に印加する。かかる等電位分離をアレイ１０に適用することにより、寄生電流が低減される。
【００３３】
読出し回路２０は、ｍビットワードでデータを読出すことができ、それにより、複数（ｍ）のメモリセル素子１２ａおよび１２ｂの抵抗状態が同時にセンシングされる。それを、ブロック５０８の電流測定ステップとして示す。ｍ個の連続したセンス増幅器２４を同時に動作させることにより、ｍビットワードを読出すことができる。
【００３４】
図３ａを参照すると、一実施形態では、抵抗性クロスポイントメモリセルアレイ１０のメモリセル１２は、２つまたはそれより多いメモリセル１２の複数のグループ１５に構成される。たとえば、例示の実施形態では、各グループ１５は３つのメモリセル１２を含む。各グループ１５のメモリセル１２は、それぞれのビット線１６と、ワード線１４に結合される共通グループ分離ダイオード１３との間に接続される。抵抗性クロスポイントメモリセルアレイ１０は、ダイオード分離アーキテクチャに関連する高速動作の利点と、実用的な寸法および電流密度特性を有する分離ダイオードで実施され得るアーキテクチャにおける等電位分離アーキテクチャの高密度の利点とを特徴とする。実施形態によっては、分離ダイオード１３を、従来の薄膜ダイオード製作技術を使用してメモリセル１２とともに製作することができ、それにより、マルチレベル抵抗性クロスポイントメモリアレイを構成することが可能になる。
【００３５】
読出し動作の場合、抵抗性クロスポイントメモリアレイ１０のターゲットセルにおいて、ターゲットメモリセルに対応するワード線１４を選択し、それを接地電位に接続することにより、データがセンシングされる。同時に、ビット線１６ａおよび１６ｂが、基準／センスのペアで読出し回路２０に接続される。アレイ電位（ＶＡ）は、電圧源の出力から選択されたグループの選択されていないビット線１６に印加される。また、アレイ電位（ＶＡ）は、センス増幅器２４の入力に印加され、それによって選択されたビット線１６ａおよび１６ｂに結合電圧（ＶＡ’）がもたらされる。結合電圧（ＶＡ’）は、実質的にアレイ電圧（ＶＡ）に等しい。選択されていないグループのビット線は、フローティングのままである。アレイの上記バイアス状態下では、選択されたグループ１５のビットセルのみが、電位電圧ＶＡおよび基準電流Ｉ＿ｒｅｆにより順方向にバイアスされ、結果として、センス電流Ｉ＿ｄａｔａがそれぞれメモリセル１２ａおよび１２ｂを流れている。それらが増幅器２４によってセンシングされることにより、ビットセルの状態が判定される。また、電流は、選択されたグループの選択されていないビットセルにも流れているが、基準電流およびデータ電流に干渉しない。
【００３６】
図３ｂは、図示するように各メモリセル１２が単一の分離ダイオード１３に直接的に結合される代替の実施形態を示す。増幅器２４を介したアレイ１０の動作は、図３ａにおいて例示したものと同様であり以下に説明する。
【００３７】
メモリアレイ１０において、選択されたワード線１４を接地電位に接続し、データ電流および基準電流に対する漏れ電流の影響を最小化するために、選択されていないワード線のすべてを電位（ＶＡ）に接続することにより、読出し動作が実行される。選択されたビット線１６ａおよび１６ｂは、マルチプレクサ２２およびノードＲ０およびＳ０を介してセンス増幅器２４の入力に接続される。センス増幅器の他の入力は、選択されていないワード線と同じ電位（ＶＡ）に接続される。このため、選択されたビット線１６ａおよび１６ｂは、他の選択されていないビット線がフローティングのままである一方で、実質的に（ＶＡ）と等しい電位（ＶＡ’）にバイアスされる。アレイに加えられた上記バイアス状態下では、選択されたメモリ１２ａおよび１２ｂのみが電位電圧（ＶＡ）によって順方向にバイアスされ、その結果、基準電流Ｉ＿ｒｅｆおよびセンス電流Ｉ＿ｄａｔａがメモリセル１２ａおよび１２ｂを流れ、増幅器２４によってセンシングされることにより、ビットセルの状態が判定される。
【００３８】
さらに、図３ｃは、分離ダイオードがないメモリセル１２を示す。増幅器２４によるアレイ１０の動作は、分離ダイオードとそれが通常回路全体に課す制限とがないことを除き、図３ａのものと同じである。アレイ１０において、磁気トンネル接合１２は、アレイのビットのセンシングに干渉する多くの並列経路を介して結合される。この問題は、特許文献２に開示された「等電位」方法を使用することにより対処することができ、この等電位方法は、選択されたビット線１６ａおよび１６ｂに電位を印加し、同じ電位を選択されていないビット線１６と恐らくは選択されていないワード線１４のサブセットに供給することを含む。選択されたワード線１４は、接地電位に接続される。したがって、選択されたワード線１４に接続された接合のみが、両端に電圧（ＶＡ）を有しており、このため、電流はこれらの接合を流れているが、互いに干渉しない。したがって、基準電流Ｉ＿ｒｅｆおよびセンス電流Ｉ＿ｄａｔａを、センス増幅器によって正確にセンシングすることができ、これにより、格納されたデータビットの状態を判定することができる。
【００３９】
センス増幅器２４は、図３ａ、図３ｂおよび図３ｃの３つすべてに共通であり、その動作は各応用形態においてまったく同じである。センス増幅器２４は、第１の入力ノードＳ１と第２の入力ノードＲ１とを有する増幅器３０を含む。増幅器３０は、クロスカップルラッチ型増幅器を形成するＦＥＴ３０ａ、３０ｂ、３０ｃ、および３０ｄを含む。一実施形態では、トランジスタ３０ａおよび３０ｃはＰチャネルトランジスタであり、トランジスタ３０ｂおよび３０ｄはＮチャネルトランジスタである。読出しイネーブルトランジスタ３２は、読出し動作中にＦＥＴ３０をイネーブルにし、それにより相補的状態である出力ＯＵＴＰＵＴおよびバーＯＵＴＰＵＴが平衡を保つことが可能になる。トランジスタ３４ａおよび３４ｂは、ノードＳ１およびＲ１を接地電位近くにクランプするようにバイアスされる。トランジスタ３２がオフとなると、クロスカップルラッチは、電流ＩＳをＩＲと比較することにより、ＯＵＴＰＵＴとバーＯＵＴＰＵＴとが対応する状態になるのを可能にする。これを、図４に示すセンス増幅器の読出しタイミング図において例示する。
【００４０】
セル１２ｂは、基準ビットとしての役割を果たし、セル１２ａは、データビットとしての役割を果たし、両方とも同じワード線１４に配置される。選択されたワード線に、接地電位が印加される。前置増幅器３６は、電圧源（ＶＡ）に接続する第１の入力と、トランジスタ３６ａのゲート入力に結合されるその出力とを有する。トランジスタ３６ａのソース端子と前置増幅器３６の第２の入力とが、セル１２ａが配置されている選択されたビット線１６ａに結合される。同様に、前置増幅器３８の第１の入力は電圧源ＶＡに接続され、その出力はトランジスタ３８ａのゲート入力に接続される。トランジスタ３８ａのソース端子と前置増幅器３８の第２の入力とは、セル１２ｂが配置されている選択されたビット線１６ｂに結合される。前置増幅器３６および３８は、ビット線１６ａおよび１６ｂの電圧を、実質的に電圧（ＶＡ）に等しい電位（ＶＡ’）に調整する。このため、選択されたメモリ素子１２ａおよび１２ｂの各々の両端に、電位（ＶＡ）がかかる。
【００４１】
その結果、電流Ｉ＿ｒｅｆ＝（ＶＡ−Ｖｄ）／Ｒ１２ａが選択された素子１２ａを流れ、電流Ｉ＿ｄａｔａ＝（ＶＡ−Ｖｄ）／Ｒ１２ｂが選択された素子１２ｂを流れる。ここで、Ｒ１２ａおよびＲ１２ｂはメモリセル１２の抵抗値であり、Ｖｄはダイオード１３の順方向ダイオード電圧であり、通常はおよそ０．７Ｖである。これらの電流は、トランジスタ３６ａおよび３８ａにも流れている。トランジスタ３６ｂは、トランジスタ３６ａと同じであり、センス増幅器３０の入力に送るように電流ＩＲを伝える、３６ａに対するカレントミラーである。電流ＩＲはＩ＿ｒｅｆに等しい。同様に、トランジスタ３８ｂは、トランジスタ３８ａと同じであり、センス増幅器３０の他の入力に送られるべき電流ＩＳを伝える、３８ａに対するカレントミラーである。電流ＩＳはＩ＿ｄａｔａに等しい。
【００４２】
最初に、図４に示すようにＲｅａｄ　Ｅｎａｂｌｅがハイになると、トランジスタ３２がオンとなる。これにより、ＯＵＴＰＵＴおよびバーＯＵＴＰＵＴが強制的にＶｄｄと接地電位とのぼぼ中間点と同じになる。
【００４３】
読出しイネーブルスイッチ３２がオフとなると、クロスカップルラッチ型増幅器が、電流ＩＳおよびＩＲの大きさの差をセンシングする。ＩＳがＩＲより小さい場合、出力はハイであり、それは、Ｒ１２ｂが平行状態でありＲ１２ａが反平行状態であることを意味する。ＩＳがＩＲより大きい場合、出力はローであり、それは、Ｒ１２ｂが反平行状態であり、Ｒ１２ａが平行状態であることを意味する。
【００４４】
前置増幅器３６および３８は、好ましくは、それらのオフセット電圧（ｏｆｓｔ１、ｏｆｓｔ２）の差を最小化するように較正される。オフセット電圧（ｏｆｓｔ１、ｏｆｓｔ２）は、互いに等しくなるために非常に接近していなければならず、ほぼ０でなければならない。トランジスタ対３６ａ、３６ｂおよび３８ａ、３８ｂは、好ましくは、特性およびサイズが一致しており、そのためセンス信号ＩＳおよびＩＲを劣化させる可能性が低い。
【００４５】
センシングは、電流モードで行っても電圧モードで行ってもよい。電流モードでは、前置増幅器３６および３８は、センスノードＳ０および基準ノードＲ０における電圧をアレイ電圧ＶＡに等しくなるように調整する。選択された素子１２ａおよび１２ｂの両端の電圧降下によって生成されるセンス電流および基準電流（ＩＳおよびＩＲ）は、差動電流センス増幅器３０の入力ノードＳ１、Ｒ１に流れる。
【００４６】
電圧モードでは、センス電流（ＩＳ）は、電圧に変換されるか（たとえば、ある期間にわたってセンス電流を積分することにより）、または単純に一対の抵抗器でＩＳおよびＩＲを終端する。ＩＳがＩＲより小さい場合、ノードＳ１における電位はノードＲ１における電位より低い。
【００４７】
クロスカップル増幅器３０の出力において信頼性のある信号が発生すると、増幅器３０の出力はデータレジスタ２６にストローブされる。増幅器３０の出力がデータレジスタ２６にストローブされるようにするための信号ＳＴＲを生成するために、オンチップコントローラ２９（図１参照）を設けてよい。ストローブ信号ＳＴＲは、最終アドレスか、または書込み／読出しコマンドによって生成される遅延パルスと同様に単純にすることができる。
【００４８】
出力ノードにおける出力がハイである場合、それは、抵抗データ値がローであることを意味し、出力ノードにおける出力がローである場合、これは抵抗データ値がハイであることを表す。クロスカップルラッチ型増幅器を使用することにより、従来技術にまさる利点が提供される。１つの利点は、クロスカップルラッチ増幅を用いた差動センシングにより、コモンモードノイズ歪みが除去されることである。この結果、出力信号がより明瞭でより容易に識別可能となる。さらに、クロスカップルラッチ型センス増幅器が電流信号のみを積分するため、増幅器はより優れた分解能を提供する。さらに、増幅器において分かるように、クロスカップルラッチおよびカレントミラー回路により、ＤＣ電流および漏れ電流が実際に相殺される。さらに、従来技術の設計で必要な破壊読出しとは対照的に、同じグループ内の基準ＭＴＪを使用することにより、非破壊読み出しが提供される。破壊読出し動作は、複数の読出しにわたり信号品質を劣化させる可能性がある。さらに、カレントミラーとクロスカップルラッチ型増幅器とを含む本発明による差動センス増幅器は、従来技術に比較して単純な設計を提供する。従来技術の解決法とは対照的に、選択ダイオード／トランジスタにおいて発生する性能のばらつきが、信号のセンシングに影響を与えることがない。これにより、製造コストが低下し、一般に従来のシステムに関連する表面積が低減される。
【００４９】
上述の実施形態は本発明の代表例であるが、当業者には、この明細書および特許請求の範囲の検討から、または開示した発明の実施形態の実施から、他の実施形態が明らかとなろう。明細書とその中の実施形態とは、単なる例示としてみなされることが意図されており、本発明は、特許請求の範囲とそれらの等価物とによって規定される。
【００５０】
以下においては、本発明の種々の構成要件の組み合わせからなる例示的な実施形態を示す。
１．情報記憶装置であって、
抵抗性クロスポイントメモリセルアレイと、
複数のワード線と、
複数のビット線であって、前記メモリセルが２つまたはそれより多いメモリセルの複数のグループに構成され、各グループの前記メモリセルがそれぞれのワード線とビット線に結合された共通分離ダイオードとの間に接続される、複数のビット線と、及び
前記メモリセルアレイに結合された差動センシング増幅器とからなり、その差動センシング増幅器が、
第１および第２の入力ノードと、
前記第１の入力ノードに結合された第１の前置増幅器と、
前記第２の入力ノードに結合された第２の前置増幅器と、
前記第１の前置増幅器からの出力と前記第２の前置増幅器からの出力とに結合され、前記アレイ内のメモリセルの抵抗状態を判定するためのクロスカップルラッチ型増幅器とからなる、情報記憶装置。
２．メモリセルアレイ内の選択されたビットセルの抵抗状態をセンシングするための差動センシング増幅器であって、
前記選択されたビットセルに結合された第１の入力ノードと、
前記メモリセルアレイ内の基準セルに結合された第２の入力ノードと、
前記第１の入力ノードに結合された第１の前置増幅器と、
前記第２の入力ノードに結合された第２の前置増幅器と、
前記第１の前置増幅器からの出力と前記第２の前置増幅器からの出力とに結合され、前記メモリセルアレイ内の前記基準セルと比較して前記選択されたビットセルの抵抗状態を判定するためのクロスカップルラッチ型増幅器とからなる、差動センシング増幅器。
３．前記差動センシング増幅器が、前記第１および第２の前置増幅器に結合されたカレントミラーをさらに含む、上記１または２記載の発明。
４．前記クロスカップルラッチ型増幅器が、選択されたメモリセルを流れる電流を、１つまたは複数の基準セルを流れる電流と比較するように動作可能である、上記１または２記載の発明。
５．各々が、それぞれのビット線によりメモリセルの１つまたは複数の関連するグループに結合され、その関連するグループのメモリセルを流れる電流をセンシングするように動作可能である、複数の読出し回路をさらに含む、上記１または２記載の発明。
６．各々が、関連する読出し回路に結合され、アナログ差動センス電圧をデジタル出力読出し信号に変換するように動作可能である、複数の比較器回路をさらに含む、上記１または２記載の発明。
７．各メモリセルが、磁気ランダムアクセスメモリ素子からなる、上記１または２記載の発明。
８．前記選択されていないワード線および前記ビット線に接続され、前記抵抗性クロスポイントメモリセルアレイにおける電圧レベルを、選択されていないメモリセルに実質的に寄生電流が流れないように設定するよう動作可能である、電源をさらに含む、上記１記載の情報記憶装置。
９．前置増幅器を介して前記選択されたビット線に結合され、アレイ内の前記選択された抵抗性クロスポイントメモリセルの両端の電圧レベルを、前記選択されたビットセルの状態をセンシングするための基準電流およびデータ電流を生成するように設定するよう動作可能である、第２の電源をさらに含む、上記８記載の情報記憶装置。
【００５１】
【発明の効果】
本発明によれば、クロスカップルラッチ型増幅器を使用することにより、従来技術にまさる利点が提供される。１つの利点は、クロスカップルラッチ増幅を用いた差動センシングにより、コモンモードノイズ歪みが除去されることである。この結果、出力信号がより明瞭でより容易に識別可能となる。さらに、クロスカップルラッチ型センス増幅器が電流信号のみを積分するため、増幅器はより優れた分解能を提供する。さらに、増幅器において分かるように、クロスカップルラッチおよびカレントミラー回路により、ＤＣ電流および漏れ電流が実際に相殺される。さらに、従来技術の設計で必要な破壊読出しとは対照的に、同じグループ内の基準ＭＴＪを使用することにより、非破壊読み出しが提供される。破壊読出し動作は、複数の読出しにわたり信号品質を劣化させる可能性がある。さらに、カレントミラーとクロスカップルラッチ型増幅器とを含む本発明による差動センス増幅器は、従来技術に比較して単純な設計を提供する。従来技術の解決法とは対照的に、選択ダイオード／トランジスタにおいて発生する性能のばらつきが、信号のセンシングに影響を与えることがない。これにより、製造コストが低下し、一般に従来のシステムに関連する表面積が低減される。
【図面の簡単な説明】
【図１】メモリセルの抵抗性クロスポイントアレイと、複数の読出し回路および関連するステアリング回路と、ワード線デコード回路とを含むデータ記憶装置の回路図である。
【図２ａ】磁気トンネル接合メモリセルの平行の磁化の向きを示す図である。
【図２ｂ】磁気トンネル接合メモリセルの反平行の磁化の向きを示す図である。
【図３ａ】各々が、それぞれのワード線と共通グループ分離ダイオードとの間に接続された、３つのメモリセルの複数のグループを含む、図１の抵抗性クロスポイントメモリセルアレイの一部の回路図である。
【図３ｂ】本発明による、分離ダイオードに結合されたメモリセルを流れる電流をセンシングするように動作可能であるセンス増幅器回路の回路図である。
【図３ｃ】本発明による、メモリセルを流れる電流をセンシングするように動作可能であるセンス増幅器回路の回路図である。
【図４】図３のセンシング増幅器において実行される、データセルと基準セルとのセンシングおよび出力を示すタイミング図である。
【図５】本発明によるセンシング動作中に使用されるバイアス方式のフローチャートである。
【符号の説明】
８　データ記憶装置
１０　抵抗性クロスポイントメモリセルアレイ
１２　メモリセル
１４　ワード線
１６　ビット線
２０　読出し回路
２４　センス増幅器
３０　クロスカップル増幅器
３６、３８　前置増幅器
【図１】
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【図２ａ】
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【図２ｂ】
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【図３ａ】
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【図３ｂ】
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【図３ｃ】
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【図４】
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【図５】
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