(57)【要約】【課題】信頼性に優れ、低消費電力化が可能な半導体装置およびその製造方法を提供する。【解決手段】本発明の半導体装置１００は、半導体層１０に形成された素子分離領域２０と、素子分離領域２０によって分離された活性領域１１とを含む。活性領域１１は、半導体層１０の上にゲート絶縁層１２を介してゲート電極１４と、半導体層１０にゲート電極１４を挟むように形成されたソース／ドレイン領域１６，１８と、ゲート電極１４の側壁に形成されたサイドウォール絶縁層２４とを含む。活性領域１１内におけるサイドウォール絶縁層２４の底面の面積をＳ１とし、サイドウォール絶縁層２４の断面の面積をＳ２としたとき、以下の式（１）を満たす。Ｓ２／Ｓ１＝０．２３〜０．３５      式（１）【選択図】        図１
2004241693.tif 000002
【特許請求の範囲】
【請求項１】
半導体層に形成された素子分離領域と、該素子分離領域によって分離された活性領域とを含み、
前記活性領域は、
前記半導体層の上にゲート絶縁層を介して形成されたゲート電極と、
前記半導体層に、前記ゲート電極を挟むように形成されたソース／ドレイン領域と、
前記ゲート電極の側壁に形成されたサイドウォール絶縁層と、
を含み、
前記活性領域内における前記サイドウォール絶縁層の底面の面積をＳ１とし、前記サイドウォール絶縁層の断面の面積をＳ２としたとき、以下の式（１）を満たす、半導体装置。
Ｓ２／Ｓ１＝０．２３〜０．３５      式（１）
【請求項２】
請求項１において、
前記サイドウォール絶縁層の断面の面積Ｓ２が０．００４〜０．００７μｍ２である、半導体装置。
【請求項３】
請求項１または２において、
前記素子分離領域は、トレンチ素子分離領域からなる、半導体装置。
【請求項４】
請求項１ないし３のいずれかにおいて、
前記ソース／ドレイン領域上に、シリサイド層が形成されている、半導体装置。
【請求項５】
請求項１ないし４のいずれかにおいて、
前記半導体層がシリコン基板からなり、
前記素子分離領域が酸化シリコンからなり、
前記サイドウォール絶縁層が窒化シリコン層からなる、半導体装置。
【請求項６】
請求項１ないし５のいずれかにおいて、
前記ソース／ドレイン領域は、ＬＤＤ構造を有する、半導体装置。
【請求項７】
（ａ）半導体層に素子分離領域を形成することにより、該素子分離領域によって分離された活性領域を形成し、
（ｂ）前記活性領域において、前記半導体層の上に、ゲート絶縁層を介してゲート電極を形成し、
（ｃ）前記半導体層に、前記ゲート電極を挟むようにソース／ドレイン領域を形成し、
（ｄ）全面に絶縁層を積層した後、該絶縁層を異方性エッチングすることにより、前記ゲート電極の側壁にサイドウォール絶縁層を形成すること、
を含み、
前記（ｄ）のエッチングにおいて、前記活性領域内における前記サイドウォール絶縁層の底面の面積をＳ１とし、前記サイドウォール絶縁層の断面の面積をＳ２としたとき、以下の式（１）を満たすように、前記サイドウォール絶縁層を形成する、半導体装置の製造方法。
Ｓ２／Ｓ１＝０．２３〜０．３５      式（１）
【請求項８】
請求項７において、
前記（ｄ）において、前記サイドウォール絶縁層の断面の面積Ｓ２を０．００４〜０．００７μｍ２に形成する、半導体装置の製造方法。
【請求項９】
請求項７または８において、
前記（ｄ）において、積層される前記絶縁層の膜厚を調整することによって、前記サイドウォール絶縁層の断面の面積Ｓ２を調整する、半導体装置の製造方法。
【請求項１０】
請求項７ないし９のいずれかにおいて、
前記（ｄ）において、前記絶縁層のエッチング量を調整することによって、前記サイドウォール絶縁層の断面の面積Ｓ２を調整する、半導体装置の製造方法。
【請求項１１】
請求項７ないし１０のいずれかにおいて、
前記（ａ）において、トレンチ素子分離領域からなる前記素子分離領域を形成する、半導体装置の製造方法。
【請求項１２】
請求項７ないし１１のいずれかにおいて、
さらに、（ｅ）前記ソース／ドレイン領域上にシリサイド層を形成すること、
を含む、半導体装置の製造方法。
【請求項１３】
請求項７ないし１２のいずれかにおいて、
前記半導体層がシリコン基板からなり、
前記素子分離領域が酸化シリコンからなり、
前記サイドウォール絶縁層が窒化シリコン層からなる、半導体装置の製造方法。
【請求項１４】
請求項７ないし１３のいずれかにおいて、
さらに、（ｆ）前記サイドウォール絶縁層をスペーサとして不純物を導入することにより、前記ソース／ドレイン領域をＬＤＤ構造にすること、を含む、半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、信頼性に優れ、低消費電力化が可能な半導体装置およびその製造方法に関する。
【０００２】
【背景技術】
半導体装置は、一般に、基板やゲート電極、ならびに素子分離領域などの部材から構成され、これらの部材はそれぞれ異なる材質からなる（例えば、特許文献１参照）。このため、各部材の硬度や熱膨張率がそれぞれ異なるため、異なる材質からなる複数の部材が接合している領域にストレスが集中し、欠陥が生じる場合がある。このような欠陥の発生によって、データの書込や消失不良が生じ、半導体装置の信頼性が低下することがある。また、前記欠陥の発生によって、リーク電流が増加する場合がある。このようなリーク電流の増加は低消費電力化の妨げとなる。
【０００３】
【特許文献１】
特開平５−７４８０３号公報
【０００４】
【発明が解決しようとする課題】
本発明の目的は、信頼性に優れ、低消費電力化が可能な半導体装置およびその製造方法を提供することにある。
【０００５】
【課題を解決するための手段】
１．半導体装置
本発明の半導体装置は、
半導体層に形成された素子分離領域と、該素子分離領域によって分離された活性領域とを含み、
前記活性領域は、
前記半導体層の上にゲート絶縁層を介して形成されたゲート電極と、
前記半導体層に、前記ゲート電極を挟むように形成されたソース／ドレイン領域と、
前記ゲート電極の側壁に形成されたサイドウォール絶縁層と、
を含み、
前記活性領域内における前記サイドウォール絶縁層の底面の面積をＳ１とし、前記サイドウォール絶縁層の断面の面積をＳ２としたとき、以下の式（１）を満たす。
【０００６】
Ｓ２／Ｓ１＝０．２３〜０．３５      式（１）
ここで、前記活性領域内における前記サイドウォール絶縁層の底面とは、前記サイドウォール絶縁層の表面のうち前記半導体層に対向している部分で、かつ前記活性領域内に存在する部分をいう。また、前記サイドウォール絶縁層の断面とは、前記半導体層に垂直でかつ前記活性領域内で前記サイドウォール絶縁層が延びる方向に垂直な面で、前記サイドウォール絶縁層を切断した場合の断面をいう。
【０００７】
本発明の半導体装置によれば、Ｓ２／Ｓ１が前記式（１）の範囲内の値であることにより、チャネル領域間のリーク電流の発生を防止することができるのに加えて、前記接合部分の近傍にストレスが集中するのを防止して結晶欠陥の発生を防止することができる。その結果、データの書込や消失不良、ならびにリーク電流の発生を防止することができるため、信頼性に優れ、かつ、低消費電力化が可能である。詳しくは、本実施の形態の欄で説明する。
【０００８】
本発明の半導体装置は、以下の（１）〜（５）の態様をとることができる。
【０００９】
（１）前記サイドウォール絶縁層の断面の面積Ｓ２が０．００４〜０．００７μｍ２であることができる。この構成によれば、チャネル領域間のリーク電流の発生をより確実に防止することができるうえに、結晶欠陥の発生をより確実に防止することができる。
【００１０】
（２）前記素子分離領域は、トレンチ素子分離領域からなることができる。
【００１１】
（３）前記ソース／ドレイン領域上に、シリサイド層を形成できる。
【００１２】
（４）前記半導体層がシリコン基板からなり、
前記素子分離領域が酸化シリコンからなり、
前記サイドウォール絶縁層が窒化シリコン層からなることができる。
【００１３】
（５）前記ソース／ドレイン領域は、ＬＤＤ構造を有することができる。
【００１４】
２．半導体装置の製造方法
本発明の半導体装置の製造方法は、
（ａ）半導体層に素子分離領域を形成することにより、該素子分離領域によって分離された活性領域を形成し、
（ｂ）前記活性領域において、前記半導体層の上に、ゲート絶縁層を介してゲート電極を形成し、
（ｃ）前記半導体層に、前記ゲート電極を挟むようにソース／ドレイン領域を形成し、
（ｄ）全面に絶縁層を積層した後、該絶縁層を異方性エッチングすることにより、前記ゲート電極の側壁にサイドウォール絶縁層を形成すること、
を含み、
前記（ｄ）のエッチングにおいて、前記活性領域内における前記サイドウォール絶縁層の底面の面積をＳ１とし、前記サイドウォール絶縁層の断面の面積をＳ２としたとき、以下の式（１）を満たすように、前記サイドウォール絶縁層を形成する。
【００１５】
Ｓ２／Ｓ１＝０．２３〜０．３５      式（１）
本発明の半導体装置の製造方法によれば、前記（ｄ）のエッチングによって、Ｓ２／Ｓ１が前記式（１）の範囲内の値となるように、前記サイドウォール絶縁層を形成することにより、信頼性に優れ、かつ、低消費電力化された半導体装置を効率よく製造することができる。
【００１６】
本発明の半導体装置の製造方法は、以下の（１）〜（７）の態様をとることができる。
【００１７】
（１）前記（ｄ）において、前記サイドウォール絶縁層の断面の面積Ｓ２を０．００４〜０．００７μｍ２に形成することができる。
【００１８】
（２）前記（ｄ）において、積層される前記絶縁層の膜厚を調整することによって、前記サイドウォール絶縁層の断面の面積Ｓ２を調整することができる。
【００１９】
（３）前記（ｄ）において、前記絶縁層のエッチング量を調整することによって、前記サイドウォール絶縁層の断面の面積Ｓ２を調整することができる。
【００２０】
（４）前記（ａ）において、トレンチ素子分離領域からなる前記素子分離領域を形成することができる。
【００２１】
（５）さらに、（ｅ）前記ソース／ドレイン領域上にシリサイド層を形成すること、を含むことができる。
【００２２】
（６）前記半導体層がシリコン基板からなり、前記素子分離領域が酸化シリコンからなり、前記サイドウォール絶縁層が窒化シリコン層からなることができる。
【００２３】
（７）さらに、（ｆ）前記サイドウォール絶縁層をスペーサとして不純物を導入することにより、前記ソース／ドレイン領域をＬＤＤ構造にすること、を含むことができる。
【００２４】
【発明の実施の形態】
以下、本発明の好適な実施の形態について、図面を参照しながら説明する。
【００２５】
１．半導体装置の構造
図１は、本発明を適用した一実施の形態に係る半導体装置１００を模式的に示す平面図である。図２は、図１に示すＡ−Ａに沿った断面を模式的に示す図である。
【００２６】
本実施の形態の半導体装置１００は、半導体層として、半導体基板（ｐ型シリコン基板）１０を用いた例を示す。また、本実施の形態においては、半導体装置１００がｎＭＯＳである場合について説明する。図１および図２に示すように、半導体基板１０には素子分離領域２０が形成されており、この素子分離領域２０によって分離された領域が活性領域１１である。具体的には、素子分離領域２０は活性領域１１を取り囲むように形成されている。素子分離領域２０は、例えばＬＯＣＯＳまたはトレンチ素子分離領域から形成することができる。本実施形態においては、素子分離領域２０がトレンチ素子分離領域、すなわちＳＴＩ（ｓｈａｌｌｏｗ  ｔｒｅｎｃｈ  ｉｓｏｌａｔｉｏｎ）構造を有する場合について説明する。
【００２７】
活性領域１１には、ゲート電極１４およびソース／ドレイン領域が形成されている。ゲート電極１４は、ゲート絶縁層１２を介して半導体基板１０の上に形成されている。また、ソース／ドレイン領域として、第１不純物層１６，１８が形成されている。第１不純物層１６，１８はｎ型不純物が導入されることにより形成される。さらに、ゲート電極１４の側壁には、サイドウォール絶縁層２４が形成されている。
【００２８】
ゲート電極１４は例えば、ボロン等の不純物が高濃度にドーピングされた多結晶シリコンからなる。また、ゲート絶縁層１２は例えば、酸化シリコン層または窒化酸化シリコン層からなる。なお、ゲート絶縁層１２およびゲート電極１４を構成する材料は上記のものに限定されるわけではなく、公知の材料を用いることができる。
【００２９】
第１不純物層１６，１８は、活性領域１１内に所定の間隔を隔てて形成されている。この第１不純物層１６，１８は、ソースまたはドレイン領域として機能する。
【００３０】
本実施の形態においては、図２に示すように、必要に応じて、半導体基板１０に第２不純物層１５，１７を形成することができる。第２不純物層１５，１７にはｎ型不純物が導入されることにより形成される。第２不純物層１５，１７はいわゆるＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）であり、第１の不純物層１６，１８に連続して形成され、かつ、第１の不純物層１６，１８よりもゲート電極１４の下方に近接する領域に形成されている。
【００３１】
第１不純物層１６，１８の表面にはシリサイド層１６Ｓ，１８Ｓが、また、ゲート電極１４の上面にはシリサイド層１４Ｓが、それぞれ必要に応じて形成される。
【００３２】
サイドウォール絶縁層２４は、第１絶縁層（図示せず）を介してゲート電極１４の側壁に形成されている。サイドウォール絶縁層２４は、例えば窒化シリコンまたは酸化窒化シリコンからなる。また、前記第１絶縁層は、例えば酸化シリコンからなる。前記第１絶縁層は、ゲート電極１４および半導体基板１０に加わるストレスを緩和するために形成されている。また、前記第１絶縁層の膜厚はサイドウォール絶縁層２４と比較して小さく、例えばサイドウォール絶縁層２４のＺ方向の高さが２００ｎｍである場合、前記第１絶縁層の膜厚は約１０ｎｍである。
【００３３】
本実施の形態において、活性領域１１内におけるサイドウォール絶縁層２４の底面（図１にて斜線で示した部分）の面積をＳ１とし、サイドウォール絶縁層２４の断面（図２にて網掛けで示した部分）の面積をＳ２としたとき、Ｓ２／Ｓ１は、０．２３〜０．３５であることが望ましく、０．２７〜０．３２であることがより望ましい。Ｓ２／Ｓ１が上記範囲内の値を有することにより、リーク電流の増加を防ぎ、信頼性に優れた半導体装置を得ることができる。
【００３４】
また、サイドウォール絶縁層２４の断面の面積Ｓ２は、０．００４〜０．００７μｍ２であることが望ましく、０．００５〜０．０６５μｍ２であることがより望ましい。
【００３５】
なお、本実施の形態において、活性領域１１内におけるサイドウォール絶縁層２４の底面とは、サイドウォール絶縁層２４の表面のうち前記第１絶縁層を介して半導体基板１０に面している部分で、かつ活性領域１１内に存在する部分をいう。
【００３６】
また、本実施の形態において、サイドウォール絶縁層２４の断面とは、半導体基板１０に垂直で、かつ活性領域１１内でサイドウォール絶縁層２４が延びる方向に垂直な面で、サイドウォール絶縁層２４を切断した場合の断面をいい、具体的には、図１および図２に示すＸ−Ｚ平面に平行な面でサイドウォール絶縁層２４を切断した場合の断面である。
【００３７】
２．半導体装置の製造方法
図１および図２に示す半導体装置１００の製造方法の一例について、図３〜図９を用いて説明する。図３および図６は、図１に示す半導体装置１００の一製造工程を模式的に示す平面図である。図４，図５および図７〜図９は、図１に示す半導体装置１００の一製造工程を模式的に示す断面図であり、それぞれ図２に示す断面に対応している。
【００３８】
（Ａ）まず、図３および図４に示すように、半導体基板１０に素子分離領域２０が形成される。図４は、図３のＡ−Ａに沿った断面を模式的に示す図である。この工程により、素子分離領域２０によって周囲を取り囲まれた活性領域１１が形成される。
【００３９】
（Ｂ）次いで、半導体基板１０の上に、ゲート絶縁層１２およびゲート電極１４が形成される（図３および図４参照）。
【００４０】
具体的には、活性領域１１において、例えば熱酸化法により、半導体基板１０が酸化され、絶縁層（図示せず）が形成される。次いで、例えばボロンを導入したｐ型多結晶シリコン層からなる導電層（図示せず）が形成された後、フォトリソグラフィ法により、前記絶縁層および前記導電層が所定の形状にパターニングされて、ゲート絶縁層１２およびゲート電極１４が形成される。
【００４１】
（Ｃ）次いで、半導体基板１０に、第２不純物層１５ａ，１７ａが形成される（図３および図４参照）。
【００４２】
具体的には、半導体基板１０のうち、ゲート絶縁層１２およびゲート電極１４の下部の領域と、素子分離領域２０との間にｎ型不純物が導入されて、第２不純物層１５ａ，１７ａが形成される。この第２不純物層１５ａ，１７ａは、ソース／ドレイン領域にＬＤＤ構造を形成するために利用される。すなわち、この第２不純物層１５ａ，１７ａは、第２不純物層１５，１７（図２参照）を形成するために利用される。
【００４３】
（Ｄ）次いで、図５に示すように、全面に、第１絶縁層（図示せず）および第２絶縁層２４ａが積層される。
【００４４】
具体的には、例えば、ＣＶＤ法によって、半導体基板１０およびゲート電極１４の上に、前記第１絶縁層および第２絶縁層２４ａが積層される。この第２絶縁層２４ａはサイドウォール絶縁層２４を形成するために利用される。また、この工程において、積層される第２絶縁層２４ａの膜厚を調整することによって、後述する（Ｅ）の工程で形成されるサイドウォール絶縁層２４の断面の面積Ｓ２（図７参照）を調整することができる。例えば、第２絶縁層２４ａの膜厚を薄く形成することによって、後述する（Ｅ）の工程のエッチングによってサイドウォール絶縁層２４を形成する際に、サイドウォール絶縁層２４の断面の面積Ｓ２を小さくすることができる。
【００４５】
（Ｅ）次いで、図６および図７に示すように、ゲート電極１４の側壁にサイドウォール絶縁層２４が形成される。図７は、図６のＡ−Ａに沿った断面を模式的に示す図である。
【００４６】
具体的には、前記第１絶縁層および第２絶縁層２４ａに対して、ＲＩＥ等の異方性エッチングを行なうことにより、ゲート絶縁層１２およびゲート電極１４の側壁にサイドウォール絶縁層２４が形成される。このエッチング工程において、活性領域１１内におけるサイドウォール絶縁層２４の底面（図６にて斜線で示した部分）の面積をＳ１とし、サイドウォール絶縁層２４の断面（図６にて網掛けで示した部分）の面積をＳ２としたとき、Ｓ２／Ｓ１＝０．２３〜０．３５となるように、サイドウォール絶縁層２４を形成するのが望ましく、０．２７〜０．３２となるように形成するのがより望ましい。また、サイドウォール絶縁層２４の断面の面積Ｓ２が０．００４〜０．００７μｍ２となるように形成するのが望ましく、０．００５〜０．０６５μｍ２となるように形成するのがより望ましい。
【００４７】
また、この工程において、第２絶縁層２４ａのエッチング量を調整することにより、サイドウォール絶縁層２４の断面の面積Ｓ２を調整することができる。例えば、第２絶縁層２４ａのエッチング量を増やすことによって、サイドウォール絶縁層２４の断面の面積Ｓ２を小さくすることができる。
【００４８】
（Ｆ）次いで、図８に示すように、ソース／ドレイン領域として機能する第１不純物層１６ａ，１８ａが形成される。
【００４９】
具体的には、サイドウォール絶縁層２４をスペーサとして、ｎ型不純物を導入することにより、ゲート電極１４を挟むように、第１不純物層１６ａ，１８ａが形成される。
【００５０】
（Ｇ）次いで、図９に示すように、熱処理によってアニーリングを行ない、第１不純物層１６，１８および第２不純物層１５，１７が形成される。これにより、ＬＤＤ構造（第２不純物層１５，１７）を有するソース／ドレイン領域（第１不純物層１６，１８）が形成される。以上の工程を経て、半導体装置１００が形成される。
【００５１】
３．作用効果
本実施の形態に係る半導体装置１００およびその製造方法による利点は以下の通りである。
【００５２】
（１）第１に、活性領域１１内におけるサイドウォール絶縁層２４の底面の面積Ｓ１と、サイドウォール絶縁層２４の断面の面積Ｓ２としたとき、Ｓ２／Ｓ１が０．２３〜０．３５であることにより、信頼性に優れ、低消費電力化が可能な半導体装置を得ることができる。この理由について、以下に説明する。
【００５３】
サイドウォール絶縁層２４は、前記（Ｆ）の工程において、第１不純物層１６，１８を形成するための不純物導入工程において、スペーサとして機能する（図８参照）。Ｓ２／Ｓ１が０．２３未満であると、サイドウォール絶縁層２４がスペーサとして機能し得なくなる。このため、ゲート電極１４により近い領域に前記不純物が導入されるので、チャネル領域が狭くなる。その結果、チャネル領域間のリーク電流が発生する場合がある。
【００５４】
一方、Ｓ２／Ｓ１が０．３５を超えると、活性領域１１において、サイドウォール絶縁層２４によって半導体基板１０に加わる単位面積あたりのストレスが大きくなる。特に、ゲート電極１４の近傍で、かつ、サイドウォール絶縁層２４と素子分離領域１２および活性領域１１との接合部分にも大きなストレスが加わる。その結果、活性領域１１に欠陥が発生することがある。このような欠陥の発生によって、データの書込や消失不良が生じて半導体装置の信頼性が低下したり、リーク電流が増加して低消費電力化が妨げられたりする。
【００５５】
上記欠陥が発生する理由を具体的に説明するために、比較例として、Ｓ２／Ｓ１が０．３５より大きい半導体装置を図１２〜図１４に示す。図１２は、比較例である一般的な半導体装置を模式的に示す平面図である。また、図１３の断面図は、図１２のＡ−Ａに沿った断面に相当し、図１４の断面図は、図１２のＢ−Ｂに沿った断面に相当する。
【００５６】
［比較例］
図１２〜図１４に示す一般的な半導体装置は前述したように、活性領域１１内におけるサイドウォール絶縁層２２４の底面の面積Ｓ１と、サイドウォール絶縁層２２４の断面の面積Ｓ２としたとき、Ｓ２／Ｓ１が０．３５より大きい。この場合、サイドウォール絶縁層２２４によって半導体基板１０に与えられる単位面積あたりのストレスが大きいため、図１４に示すように、活性領域１１内において、結晶欠陥３４が生じる場合がある。結晶欠陥３４は、活性領域１１において、ゲート電極１４およびサイドウォール絶縁層２４等が半導体基板１０に設置されることによって、半導体基板１０にストレスが付加される結果、半導体基板１０に導入されている不純物が核となって発生すると推測される。具体的には、結晶欠陥３４は、前記（Ｇ）の工程で説明したように、不純物を活性化するための熱処理工程にて発生する。図１２に、結晶欠陥３４が発生する箇所を「×」で示す。図１２および図１４に示すように、結晶欠陥３４は、活性領域１１内において、ゲート電極１４の近傍において、サイドウォール絶縁層２２４および素子分離領域１２との接合部分の近傍に発生する。サイドウォール絶縁層２２４の断面の面積Ｓ２が同じ場合、サイドウォール絶縁層２２４の底面の面積Ｓ１が小さくなるほど、前記接合部分の近傍にストレスが集中しやすくなるため、結晶欠陥が発生しやすくなる。また、サイドウォール絶縁層２２４の底面の面積Ｓ１が同じ場合、サイドウォール絶縁層２２４の断面の面積Ｓ２が大きくなるほど、前記接合部分の近傍にストレスが集中しやすくなるため、結晶欠陥が発生しやすくなる。
【００５７】
これに対し、本実施の形態の半導体装置においては、前述したように、Ｓ２／Ｓ１が０．２３〜０．３５であることにより、チャネル領域間のリーク電流の発生を防止することができるのに加えて、前記接合部分の近傍にストレスが集中するのを防止して結晶欠陥の発生を防止することができる。その結果、データの書込や消失不良、ならびにリーク電流の発生を防止することができるため、信頼性に優れ、かつ、低消費電力化が可能である。
【００５８】
また、本実施の形態の半導体装置のように、第１不純物層１６，１８上にシリサイド層が形成されている場合には、該接合部分の近傍にはさらに、材質が異なる層が配置されることとなり、前記接合部分の近傍にはより大きなストレスが集中する。また、素子分離領域１２がトレンチ素子分離領域からなる場合においては、トレンチ素子分離領域が溝に絶縁層が埋め込まれた構造を有することから、トレンチ素子分離領域１２と活性領域１１との界面は急激に組成が変化する部分が存在するため、接合部分の近傍にはより大きなストレスが集中する。このような場合においても、本実施の形態の半導体装置によれば、Ｓ２／Ｓ１が上記の範囲にあることにより、前記接合部分の近傍にストレスが集中するのを確実に防止することができる。
【００５９】
（２）第２に、サイドウォール絶縁層２４の断面の面積Ｓ２は、０．００４〜０．００７μｍ２であることが望ましく、０．００５〜０．０６５μｍ２であることがより望ましい。ここで、Ｓ２が０．００４μｍ２未満である場合、サイドウォール絶縁層２４がスペーサとしての機能を一層発揮し得なくなり、上述した問題をさらに助長することがある。一方、Ｓ２が０．００７μｍ２を超えると、サイドウォール絶縁層２４によって半導体基板１０に加わるストレスがより大きくなる。このため、半導体基板１０に欠陥が発生して、上述した問題をさらに誘発することがある。
【００６０】
これに対し、本実施の形態の半導体装置においては、サイドウォール絶縁層２４の断面の面積Ｓ２が０．００４〜０．００７μｍ２であることにより、チャネル領域間のリーク電流の発生をより確実に防止することができるうえに、結晶欠陥の発生をより確実に防止することができる。
【００６１】
本発明は、上述した実施の形態に限定されるものではなく、種々の変形が可能である。例えば、本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法および結果が同一の構成、あるいは目的および結果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成または同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
【００６２】
例えば、上記実施の形態では、半導体層としてバルク状の半導体基板を用いたが、ＳＯＩ基板の半導体層を用いることもできる。
【００６３】
また、例えば、上記の実施の形態においては、半導体装置１００がｎ型ＭＯＳである場合、すなわち、第１不純物層１６，１８に導入される不純物がｎ型不純物であり、半導体基板１０およびゲート電極１４に導入される不純物がｐ型不純物である場合を示したが、各層においてこれらを入れ替えても本発明の趣旨を逸脱するものではない。すなわち、半導体装置１００がｐ型ＭＯＳであってもよい。
【００６４】
【実験例】
以下に、図１および図２に示す半導体装置１００において、前記Ｓ１／Ｓ２の値ならびにサイドウォール絶縁層２４の断面の面積Ｓ２を変化させた場合において、結晶欠陥不良および電流不良の発生率（％）をそれぞれ測定した。前記Ｓ１／Ｓ２の値と、結晶欠陥不良および電流不良の発生率（％）との関係を図１０に示す。また、サイドウォール絶縁層２４の断面の面積Ｓ２（μｍ２）と、結晶欠陥不良および電流不良の発生率（％）との関係を図１１に示す。
【００６５】
本実験例において、半導体装置１００を含むＳＲＡＭ等のメモリについて、データリテンション不良（結晶欠陥を伝わってデータが消える不良）を結晶欠陥不良とみなした。
【００６６】
また、本実験例において、半導体装置１００を含むＳＲＡＭ等のメモリについて、スタンバイ状態の電流（スタンバイ電流）を計測し、このスタンバイ電流が１μアンペアを超えるものを電流不良とみなした。
【００６７】
図１０に示すように、Ｓ２／Ｓ１が０．２３〜０．３５の範囲にある場合、結晶欠陥不良および電流不良の発生率がいずれも低いことが明らかになった。特に、Ｓ２／Ｓ１が０．２７〜０．３２の範囲にある場合、結晶欠陥不良および電流不良の発生率がいずれも非常に低いことが明らかになった。
【００６８】
また、図１０に示すように、サイドウォール絶縁層２４の断面の面積Ｓ２が０．００４〜０．００７μｍ２の範囲にある場合、結晶欠陥不良および電流不良の発生率がいずれも低いことが明らかとなった。特に、Ｓ２が０．００５〜０．００６５μｍ２の範囲にある場合、結晶欠陥不良および電流不良の発生率がいずれも非常に低いことが明らかになった。
【図面の簡単な説明】
【図１】本発明を適用した一実施の形態に係る半導体装置を模式的に示す平面図である。
【図２】図１のＡ−Ａに沿った断面を模式的に示す図である。
【図３】図１に示す半導体装置の製造方法の一工程を模式的に示す平面図である。
【図４】図３のＡ−Ａに沿った断面を模式的に示す図である。
【図５】図１に示す半導体装置の製造方法の一工程を模式的に示す断面図である。
【図６】図１に示す半導体装置の製造方法の一工程を模式的に示す平面図である。
【図７】図６のＡ−Ａに沿った断面を模式的に示す図である。
【図８】図１に示す半導体装置の製造方法の一工程を模式的に示す断面図である。
【図９】図１に示す半導体装置の製造方法の一工程を模式的に示す断面図である。
【図１０】サイドウォール絶縁層の底面の面積をＳ１とし、前記サイドウォール絶縁層の断面の面積をＳ２としたとき、Ｓ２／Ｓ１の値と、不良率（％）との関係を示す図である。
【図１１】サイドウォール絶縁層の断面の面積Ｓ２（μｍ２）と、不良率（％）との関係を示す図である。
【図１２】比較例である一般的な半導体装置を模式的に示す平面図である。
【図１３】図１２のＡ−Ａに沿った断面を模式的に示す図である。
【図１４】図１２のＢ−Ｂに沿った断面を模式的に示す図である。
【符号の説明】
１０  半導体基板、  １１  活性領域、  １２  ゲート絶縁層、  １４  ゲート電極、  １４Ｓ，１６Ｓ，１８Ｓ  シリサイド層、  １５，１５ａ，１７，１７ａ  第２不純物層、  １６，１６ａ，１８，１８ａ  第１不純物層、  ２０  素子分離領域、  ２４  サイドウォール絶縁層、  ２４ａ  第２絶縁層、  １００  半導体装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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