(57)【要約】【課題】発振回路により生成されるクロックを用いることなく、且つ、外部からダミーの通信クロックを送ることなく受信データを内部処理する。【解決手段】カウンタ９は、通信クロックＳＣＬＫをカウントし、８クロックカウントした時点でスタート信号ＳＴをＨレベルにする。これに応じて、パルス発生器１０は、順次Ｈレベルとなる信号Ｓ１〜Ｓ４を出力する。信号Ｓ１に同期して受信データＲＤが受信シフトレジスタ７から受信データ処理回路１１に転送され、信号Ｓ２に同期してさらにタイマ設定値レジスタ３１に転送される。信号Ｓ３に同期してタイマ現在値レジスタ３２のタイマ現在値ＴＭが出力され、信号Ｓ４により送信データＴＤとして送信シフトレジスタ８に書き込まれる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
通信クロックに同期して当該通信クロックとともに送られてくるシリアルデータを入力する受信シフトレジスタと、
この受信シフトレジスタが所定ビット数のシリアルデータを入力したことを検出して受信完了信号を出力する受信完了判定手段と、
この受信完了判定手段が前記受信完了信号を出力したことに応じて、前記受信データの処理に必要とされるパルス数だけタイミングパルス信号を出力するパルス信号発生手段と、
前記タイミングパルス信号に同期して前記受信データを処理するデータ処理手段とから構成されていることを特徴とするクロック同期式シリアル通信装置。
【請求項２】
前記受信完了判定手段は、前記通信クロックの入力クロック数をカウントするカウンタから構成されており、そのカウント値が所定数に達した時に前記受信完了信号を出力することを特徴とする請求項１記載のクロック同期式シリアル通信装置。
【請求項３】
前記受信完了判定手段は、前記シリアルデータに付加された特定ビットを検出することにより前記受信完了信号を出力するように構成されていることを特徴とする請求項１記載のクロック同期式シリアル通信装置。
【請求項４】
請求項１ないし３の何れかに記載のクロック同期式シリアル通信装置と、
発振指令信号に基づいてシステムクロックを生成する発振部と、
前記発振指令信号を出力する発振制御部と、
前記システムクロックに同期して動作する制御ロジック部とを備えていることを特徴とする半導体集積回路装置。
【請求項５】
前記発振制御部は、前記クロック同期式シリアル通信装置が受信したコマンドデータに基づいて前記発振指令信号を出力するように構成されていることを特徴とする請求項４記載の半導体集積回路装置。
【請求項６】
前記クロック同期式シリアル通信装置は請求項２記載のものであって、
前記発振制御部は、前記受信完了判定手段を構成するカウンタが所定数の通信クロックをカウントした時に発振開始指令である発振指令信号を出力するように構成されていることを特徴とする請求項４記載の半導体集積回路装置。
【請求項７】
タイマを備え、
前記発振制御部は、前記タイマが所定時間を計時した時に発振停止指令である発振指令信号を生成するように構成されていることを特徴とする請求項４記載の半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、低消費電力動作が要求される半導体集積回路装置に好適なクロック同期式シリアル通信装置およびこれを内蔵した半導体集積回路装置に関する。
【０００２】
【従来の技術】
例えば特許文献１には、半導体集積回路装置（以下、ＩＣと称す）内部に形成された周辺回路の消費電力を低減するための技術として、各周辺回路ごとに、ＣＰＵからのアクセスを検出しアクセスがあった場合にクロックイネーブル信号を出力するアクセス検出回路部と、クロックイネーブル信号が出力されてから該周辺回路の内部回路の動作が完了するのに十分な時間メインクロック信号を内部回路に供給するクロック制御回路とを備えたＩＣが記載されている。
【０００３】
【特許文献１】
特開平９−２３７１３１号公報
【０００４】
【発明が解決しようとする課題】
一般に、周辺回路の一つであるクロック同期式シリアル通信部（以下、シリアル通信部と称す）には、ＩＣ外部のホストマイコンから通信クロックとともにシリアルデータが送られ、シリアル通信部の内部に設けられた受信シフトレジスタは、通信クロックに同期してシリアルデータを受信する。そして、一旦受信シフトレジスタに取り込まれた受信データは、その後はＩＣ内部のシステムクロックに同期してＩＣ内部で処理されることとなる。この通信動作は、データの送信についても同様である。
【０００５】
一方、近年ＩＣの低消費電力化が進んでおり、例えば所定時間が経過した後または所定の処理が終了した後次のシリアルデータが送られてくるまでの間、ＩＣ内部の全クロックを停止して低消費電力モード（スリープ動作モード）に移行する機能を備えたものがある。しかし、システムクロックを生成する水晶発振回路、セラミック発振回路、ＣＲ発振回路などの動作を一旦停止させてしまうと、発振再開にあたり数ｍｓｅｃから数百ｍｓｅｃ程度の発振安定待ち時間を要するため、すぐには通信を再開できないという問題がある。
【０００６】
この問題に対しては、全クロックを停止させず例えばＣＲ発振回路だけを発振動作させ続け、このクロックにより受信データを処理することが考えられる。しかし、例えば車両用電子制御装置に用いられるＩＣでは、車両が長時間放置されることも多いため、たとえＣＲ発振回路だけであっても動作させ続けることは省電力上好ましくない。
【０００７】
また、別の手段として、外部のホストマイコンから通信クロックとともに１フレームのシリアルデータを送った後、受信データを処理するため引き続き処理動作用のダミーの通信クロックを送信する構成が考えられる。この通信クロックは、本来の通信の同期に用いられるのではなく、上記ＩＣ内のシステムクロックに代わって受信データの処理タイミングを与えるものである。しかし、本手段ではシリアルデータを連続して送ることができないため、通信速度が低下するとともに、余分な処理動作用の通信クロックを送信するためにホストマイコン側のプログラム容量が増大したり制御が複雑化するといった新たな問題が生じてしまう。
【０００８】
本発明は上記事情に鑑みてなされたもので、その目的は、水晶発振回路などの発振回路により生成されるクロックを用いることなく、且つ、外部からダミーの通信クロックを送ることなく、受信データを内部処理することができるクロック同期式シリアル通信装置およびこれを内蔵した低消費電力動作可能な半導体集積回路装置を提供することにある。
【０００９】
【課題を解決するための手段】
請求項１に記載したクロック同期式シリアル通信装置によれば、外部から送られてきたシリアルデータは、通信クロックに同期して順次受信シフトレジスタに格納される。そして、受信完了判定手段は、受信シフトレジスタが所定のビット数（例えば当該受信シフトレジスタの構成ビット数）のシリアルデータを受信したことを検出すると受信完了信号を出力する。パルス信号発生手段は、受信完了判定手段から受信完了信号が出力されたことに応じて、受信シフトレジスタに取り込まれた受信データの処理に必要とされる所定のパルス数だけタイミングパルス信号を出力し、データ処理手段は、このタイミングパルス信号を用いて、受信データを受信シフトレジスタから他のレジスタに転送するなどの種々の処理を実行する。
【００１０】
本手段によれば、水晶発振回路、セラミック発振回路、ＣＲ発振回路などの発振回路により生成される汎用的なクロック（一例としてはシステムクロック）を用いることなく受信データを処理することができるため、上記発振回路の発振停止、発振再開にかかわらず、順次送られてくる通信データを連続して受信し処理することができる。また、受信データを内部処理するためのダミーの通信クロックが不要となるため、本発明に係るクロック同期式シリアル通信装置と通信する相手側の装置（以下、外部装置と称す）は、上記ダミーの通信クロックを送信するための特別な通信制御の必要がない。従って、通信速度の低下がなく、外部装置においてもプログラム容量の増大や制御の複雑化といった問題が生じない。
【００１１】
請求項２に記載したクロック同期式シリアル通信装置によれば、受信完了判定手段は、通信クロックの入力クロック数をカウントするカウンタから構成されている。クロック同期式シリアル通信では、通信クロックに対応してシリアルデータが送られるため、通信クロックの数をカウントすることによりシリアルデータの受信ビット数が分かる。従って、上記カウンタのカウント値が所定数に達した時に受信完了信号を出力することにより、受信シフトレジスタが所定ビット数のシリアルデータを取得したことを検出できる。
【００１２】
請求項３に記載したクロック同期式シリアル通信装置によれば、受信完了判定手段は、シリアルデータに付加された特定ビット例えばスタートビットやストップビットを検出することにより、所定ビット数からなる一群（例えば１フレーム）のシリアルデータが送られたこと、つまり受信シフトレジスタが所定ビット数のシリアルデータを取得したことを検出できる。本手段を用いると、請求項２記載の手段と比較してカウンタが不要となる。
【００１３】
請求項４に記載した半導体集積回路装置によれば、発振制御部から出力される発振指令信号に基づいてシステムクロックの発振または停止を行う発振部を備えており、制御ロジック部はこのシステムクロックに同期して動作する。従って、本半導体集積回路装置は、発振部からシステムクロックが供給される通常動作モードと、発振部が発振停止する低消費電力モードとの切り替えが可能となる。
【００１４】
この半導体集積回路装置には、上述したクロック同期式シリアル通信装置が搭載されているので、例えば発振指令信号に従って低消費電力モードから通常動作モードに移行した直後で発振状態が安定していない時であっても、通常の通信速度によりクロック同期式シリアル通信が可能となる。この場合、通信相手である外部装置は、通常の通信手順に従ってシリアルデータを送信すればよく、本半導体集積回路装置に対する特別な通信制御は不要となる。これにより、汎用的なクロック同期式シリアル通信システムを構成できる。
【００１５】
請求項５に記載した半導体集積回路装置によれば、発振制御部は、クロック同期式シリアル通信装置が受信したコマンドデータに基づいて発振指令信号を出力するので、外部装置からコマンドデータを送ることにより本半導体集積回路装置に対するシステムクロックの発振制御つまり低消費電力モードと通常動作モードとの間の移行制御が可能となる。しかも、上述したように、外部装置は発振部の発振状態を考慮することなく通信できるため、通信における待ち時間（発振安定待ち時間など）や無駄時間（ダミーの通信クロックを送信する時間）が発生せず、通信開始から本来の通信速度でシリアル通信可能となる。
【００１６】
請求項６に記載した半導体集積回路装置によれば、発振制御部は、受信完了判定手段を構成するカウンタが所定数の通信クロックをカウントした時に発振開始指令である発振指令信号を出力するので、外部装置から発振開始を指令するコマンドデータを送信する必要がない。従って、通信に要する時間を短縮できるとともに、外部装置の通信制御をより簡単化できる。
【００１７】
請求項７に記載した半導体集積回路装置によれば、発振制御部は、当該半導体集積回路装置内に設けられたタイマが所定時間を計時した時に発振停止指令である発振指令信号を生成するので、外部装置から発振停止を指令するコマンドデータを送信する必要がない。従って、通信に要する時間を短縮できるとともに、外部装置の通信制御をより簡単化できる。
【００１８】
【発明の実施の形態】
以下、本発明の一実施形態について図面を参照しながら説明する。
図３は、車両のエンジン制御を行う電子制御装置１（ＥＣＵ：Ｅｌｅｃｔｒｏｎｉｃ  Ｃｏｎｔｒｏｌ  Ｕｎｉｔ  ）の概略的な電気的構成図である。ＥＣＵ１に収容された制御基板には、エンジン制御を行う制御用ＩＣ２とともに、「ソークタイマ」と称されるタイマ用ＩＣ３（本発明でいう半導体集積回路装置に相当）、シリーズレギュレータを構成する電源用ＩＣ４などが搭載されている。電源用ＩＣ４により生成された電源電圧は、上記制御用ＩＣ２およびタイマ用ＩＣ３に供給されている。
【００１９】
制御用ＩＣ２は、ＣＰＵを主体として構成されるディジタル回路および種々のアナログ回路を備えたエンジン制御用の大規模なＩＣであって、タイマ用ＩＣ３と通信するためのクロック同期式シリアル通信機能を備えている。この制御用ＩＣ２は、システムクロックに同期してＣＰＵが動作する通常動作モードと、システムクロックの停止によりＣＰＵが停止する低消費電力モード（スリープ動作モード）とを有している。
【００２０】
図１は、タイマ用ＩＣ３の電気的構成を示すブロック図である。このタイマ用ＩＣ３は、制御用ＩＣ２により設定された時間（起動時間）を、内蔵するタイマ３０（後述）により計時し、起動時間が経過するとスリープ動作モードにある制御用ＩＣ２に対しウェイクアップ信号ＷＫを出力するものである。このタイマ用ＩＣ３は、比較的小規模のＩＣであって、図１に示すようにクロック同期式シリアル通信装置としての通信回路５と、システムクロックＴＣＬＫの発振やタイマ動作を行う制御回路６（制御ロジック部に相当）とから構成されている。
【００２１】
通信回路５は、８ビットの受信シフトレジスタ７、８ビットの送信シフトレジスタ８、３ビットのカウンタ９、パルス発生器１０および受信データ処理回路１１から構成されている。クロック同期式シリアル通信は、図３に示すように通信クロック線１２、受信シリアルデータ線１３、送信シリアルデータ線１４およびリセット信号線１５からなる４線式であって、端子１６を介して入力される通信クロックＳＣＬＫは、受信シフトレジスタ７、送信シフトレジスタ８およびカウンタ９に与えられるようになっている。また、端子１７を介して入力されるリセット信号ＩＯＲＳＴは、受信シフトレジスタ７、送信シフトレジスタ８、カウンタ９およびパルス発生器１０に与えられるようになっている。これら各構成要素は、リセット信号ＩＯＲＳＴがＨレベルになるとリセットされるようになっている。
【００２２】
受信シフトレジスタ７には、端子１８を介して受信シリアルデータＲＸＤが入力されるようになっており、受信シフトレジスタ７は、通信クロックＳＣＬＫのアップエッジに同期して、受信シリアルデータＲＸＤの下位ビットＲ０から上位ビットＲ７までを１ビットずつ順に取り込むようになっている。図４は、このシリアル通信を示すタイミングチャートである。受信シフトレジスタ７に取り込まれた８ビット（１フレーム）の受信データＲＤは、次の受信シリアルデータＲＸＤが入力される前に、受信データ処理回路１１に転送され処理されるようになっている。
【００２３】
送信シフトレジスタ８には、タイマ現在値レジスタ３２（後述）から現在の最新のタイマ値（タイマ現在値ＴＭ）が送信データＴＤとして転送されるようになっている。送信シフトレジスタ８は、通信クロックＳＣＬＫのダウンエッジに同期して、送信データＴＤを送信シリアルデータＴＸＤとして下位ビットＴ０から上位ビットＴ７まで１ビットずつ順に端子１９を介して送信するようになっている。
【００２４】
カウンタ９（受信完了判定手段に相当）は、リセット信号ＩＯＲＳＴがＨレベルからＬレベルになると通信クロックＳＣＬＫのカウントを開始するバイナリカウンタである。カウンタ９が出力するスタート信号ＳＴは、カウント前はＨレベルであって、図４に示すように通信クロックＳＣＬＫを４クロックカウントした時点でＬレベルとなり、さらに４クロックカウントした時点で再びＨレベルになる。従って、スタート信号ＳＴがＬレベルからＨレベルに変化した時点で、受信シフトレジスタ７が１フレーム分のシリアルデータＲＸＤの受信を完了したことになり、スタート信号ＳＴは本発明でいう受信完了信号として機能する。
【００２５】
パルス発生器１０は、パルス信号発生手段に相当するもので、具体的には図２に示す回路構成となっている。すなわち、Ｄタイプのフリップフロップ２０は、そのデータ入力端子Ｄに電源電圧ＶＤＤが与えられ、そのクロック端子Ｃに上記スタート信号ＳＴが与えられるようになっている。フリップフロップ２０の後段にはリング発振器２１が設けられており、フリップフロップ２０の出力端子Ｑは、リング発振器２１を構成するＮＡＮＤゲート２２の一方の入力端子に接続されている。リング発振器２１は、このＮＡＮＤゲート２２、遅延回路２３およびバッファ回路２４が直列に接続されているとともに、バッファ回路２４の出力端子（当該リング発振器２１の出力端子）がＮＡＮＤゲート２２の他方の入力端子に接続されたリング状の構成を備えている。
【００２６】
リング発振器２１の出力端子は、さらにシフトレジスタ２５のクロック端子Ｃに接続されている。このシフトレジスタ２５は、５ビットの構成であって、そのリセット端子Ｒには上記フリップフロップ２０の出力端子がインバータ２６を介して接続されている。シフトレジスタ２５の出力端子Ｑ１、Ｑ２、Ｑ３、Ｑ４は、４入力ＮＯＲゲート２７の各入力端子に接続されており、このＮＯＲゲート２７の出力端子はシフトレジスタ２５のデータ端子Ｄに接続されている。シフトレジスタ２５の残る一つの出力端子Ｑ５は、上述したリセット信号ＩＯＲＳＴとともにＯＲゲート２８に入力され、そのＯＲゲート２８の出力端子はフリップフロップ２０のリセット端子Ｒに接続されている。
【００２７】
さて、図１に示す受信データ処理回路１１（データ処理手段に相当）は、上述したパルス発生器１０から入力されたタイミングパルス信号Ｓ１ないしＳ４に同期して、受信シフトレジスタ７に取り込まれた受信データＲＤの解析、データ転送などのデータ処理を実行するようになっている。受信データＲＤには、後述するように、タイマ設定値ＲＭなどのデータと、発振やゼロクリアを指令するコマンドとの２種類がある。
【００２８】
受信データ処理回路１１は、各タイミングパルス信号Ｓ１、Ｓ２、Ｓ３、Ｓ４を、それぞれ受信シフトレジスタ７、タイマ設定値レジスタ３１（後述）、タイマ現在値レジスタ３２（後述）、送信シフトレジスタ８に対し出力するようになっている。ここで、タイミングパルス信号の数（本実施形態ではＳ１からＳ４の４パルス）は、受信データＲＤの処理に必要とされるパルス数に等しく設定されている。
【００２９】
制御回路６は、発振回路２９、タイマ３０、タイマ設定値レジスタ３１、タイマ現在値レジスタ３２および比較器３３から構成されている。このうち発振回路２９（発振部に相当）は、タイマ用ＩＣ３の発振入力端子３４と発振出力端子３５との間に接続されたセラミック発振子３６（水晶発振子であっても良い）を発振させ、タイマ３０に対しシステムクロックＴＣＬＫを出力するものである。この発振回路２９は、受信データ処理回路１１（発振制御部に相当）から与えられる発振指令信号ＯＳＣがＨレベルの期間発振動作し、発振指令信号ＯＳＣがＬレベルの期間発振を停止するようになっている。
【００３０】
タイマ３０は、システムクロックＴＣＬＫを所定の割合で分周したクロックをカウントするもので、そのカウント値（タイマ現在値）ＴＭはタイマ現在値レジスタ３２および比較器３３に逐次送られるようになっている。このタイマ３０は、受信したコマンド（受信データＲＤの一種）に基づいて受信データ処理回路１１から送られるクリア指令信号ＣＬＲによりゼロクリアされるようになっている。
【００３１】
タイマ設定値レジスタ３１には、受信データ処理回路１１からタイマ設定値ＲＭが転送されるようになっている。比較器３３は、このタイマ設定値ＲＭとタイマ現在値ＴＭとを比較して、タイマ現在値ＴＭがタイマ設定値ＲＭ以上となった時点で、端子３７からウェイクアップ信号ＷＫを出力するようになっている。
【００３２】
次に、本実施形態の作用について図５も参照しながら説明する。
本実施形態のＥＣＵ１は、イグニッションスイッチ（図示せず）がオフにされエンジンが停止した後、所定の起動時間（例えば５時間）が経過した時に、エンジンの状態を診断するようになっている。しかし、イグニッションスイッチがオフにされると、制御用ＩＣ２はシステムクロックを停止してスリープ動作モードに移行するため、制御用ＩＣ２自身ではタイマ動作をすることができなくなる。そこで、タイマ用ＩＣ３が、制御用ＩＣ２に代わってタイマ動作を行い、上記起動時間が経過すると制御用ＩＣ２に対しウェイクアップ信号ＷＫを出力する。イグニッションスイッチがオンされている期間は、タイマ用ＩＣ３のタイマ動作は不要であるため、タイマ用ＩＣ３の発振回路２９は発振を停止している。
【００３３】
そこで、イグニッションスイッチがオフにされると、制御用ＩＣ２は、スリープ動作モードに移行する前に、タイマ用ＩＣ３との間でクロック同期式シリアル通信を行い、タイマ用ＩＣ３内部のタイマ３０のゼロクリアしそれまで発振を停止していた発振回路２９の発振開始を指令するコマンドを送信するとともに、上記起動時間に相当するタイマ設定値ＲＭを送信するようになっている。
【００３４】
図５は、この時のタイマ用ＩＣ３内部のパルス発生器１０に係るタイミングチャートを示している。各波形は、上から順にリセット信号ＩＯＲＳＴ、スタート信号ＳＴ、フリップフロップ２０の出力信号Ｐ１、リング発振器２１の出力信号Ｐ２、タイミングパルス信号Ｓ１、Ｓ２、Ｓ３、Ｓ４、信号Ｓ５、フリップフロップ２０のリセット信号Ｐ３を表している。この図５は、タイマ設定値ＲＭの受信処理を示しているが、実際にはそれに先立って、上記ゼロクリアを指令するコマンドおよび発振回路２９の発振開始を指令するコマンドが送信される。
【００３５】
図４および図５において、制御用ＩＣ２は、リセット信号ＩＯＲＳＴをＨレベル（リセット指令）からＬレベル（リセット解除指令）にしてタイマ用ＩＣ３との間でシリアル通信を開始する（時刻ｔ１）。リセット信号ＩＯＲＳＴがＬレベルになると、パルス発生器１０内のフリップフロップ２０のリセット信号Ｐ３がＨレベルからＬレベルに移行してリセットが解除される。
【００３６】
その後、制御用ＩＣ２からタイマ用ＩＣ３に対し、通信クロックＳＣＬＫとともに８ビット長のタイマ設定値ＲＭが送られる。カウンタ９は、通信クロックＳＣＬＫをカウントし、８クロックカウントした時点（時刻ｔ２）でスタート信号ＳＴがＬレベルからＨレベルに変化する。この時点で、受信シフトレジスタ７には、受信データＲＤとしてタイマ設定値ＲＭが取り込まれている。
【００３７】
スタート信号ＳＴがＬレベルからＨレベルに変化すると、フリップフロップ２０の出力信号Ｐ１がＬレベルからＨレベルに変化し、リング発振器２１が所定の周波数で発振を開始する。そして、リング発振器２１の出力信号Ｐ２がＬレベルからＨレベルに変化するごとに、タイミングパルス信号Ｓ１ないしＳ４および信号Ｓ５が順次Ｈレベルに変化する（時刻ｔ３、ｔ４、ｔ５、ｔ６、ｔ７）。信号Ｓ５がＨレベルになると、フリップフロップ２０のリセット信号Ｐ３がＬレベルからＨレベルとなり、フリップフロップ２０がリセットされる。その結果、フリップフロップ２０の出力信号Ｐ１がＬレベルとなり、リング発振器２１は発振を停止する。
【００３８】
タイマ用ＩＣ３の各部は、受信データ処理回路１１を介して与えられる上記タイミングパルス信号Ｓ１ないしＳ４に同期して以下のように動作する。
【００３９】
▲１▼タイミングパルス信号Ｓ１
受信シフトレジスタ７に取り込まれた受信データＲＤ（ここではタイマ設定値ＲＭ）をタイミングパルス信号Ｓ１に同期して受信データ処理回路１１に転送する。受信データ処理回路１１は、受信データＲＤがデータかコマンドかを判断し、コマンドの場合その解析を実行する。そして、タイマ３０をゼロクリアするコマンドであると判断した場合にはタイマ３０に対しクリア指令信号ＣＬＲを出力し、発振回路２９の発振開始を指令するコマンドであると判断した場合には発振指令信号ＯＳＣをＨレベルにする。
【００４０】
▲２▼タイミングパルス信号Ｓ２
上記▲１▼において受信データＲＤがタイマ設定値ＲＭであると判断した場合、受信データ処理回路１１は、そのタイマ設定値ＲＭをタイミングパルス信号Ｓ２に同期してタイマ設定値レジスタ３１に転送する。本実施形態では、データはタイマ設定値ＲＭのみであるが、複数種類のデータが送られてくる場合には各データに応じたレジスタに転送することになる。
【００４１】
▲３▼タイミングパルス信号Ｓ３
タイマ現在値レジスタ３２は、タイミングパルス信号Ｓ３に同期して、その内容であるタイマ現在値ＴＭを送信データＴＤとして出力する。本実施形態では、送信すべきデータはタイマ現在値ＴＭのみであるが、複数の送信データが存在する場合には、このタイミングパルス信号Ｓ３に同期して複数のレジスタの中から送信すべきデータのみが選択的に出力される。
【００４２】
▲４▼タイミングパルス信号Ｓ４
タイミングパルス信号Ｓ４を書き込み信号として、送信データＴＤが送信シフトレジスタ８に書き込まれる。
【００４３】
以上の処理は、制御用ＩＣ２からタイマ用ＩＣ３に対しタイマ設定値ＲＭを送信するとともに、その時のタイマ現在値ＴＭをタイマ用ＩＣ３から制御用ＩＣ２に送信する場合の処理であるが、上記▲３▼において例えばタイマ設定値レジスタ３１の内容であるタイマ設定値ＲＭを送信レジスタ５に出力するように構成すれば、制御用ＩＣ２側からタイマ用ＩＣ３のタイマ設定値ＲＭを確認することもできる。
【００４４】
このタイマ設定値ＲＭの送信時点では、既に発振回路２９に発振開始を指令する発振指令信号ＯＳＣが与えられているが、発振回路２９はまだ安定したシステムクロックＴＣＬＫを出力していない。その後暫くして安定したシステムクロックＴＣＬＫが出力されると、タイマ３０がシステムクロックＴＣＬＫに基づいてカウントを開始し、タイマ現在値ＴＭがタイマ設定値ＲＭ以上となると、比較器３３がウェイクアップ信号ＷＫを出力する。
【００４５】
ウェイクアップ信号ＷＫによりスリープ動作モードから通常動作モードに移行した制御用ＩＣ２は、上述したようにエンジンの状態を診断するとともに、タイマ用ＩＣ３の消費電力を下げるため、タイマ用ＩＣ３に対し発振回路２９の発振停止を指令するコマンドを送信する。タイマ用ＩＣ３がこのコマンドを受信すると、受信データ処理回路１１は発振指令信号ＯＳＣをＬレベルにし、発振回路２９は発振動作を停止する。
【００４６】
以上説明した本実施形態によれば、制御用ＩＣ２との間でクロック同期式シリアル通信を行うタイマ用ＩＣ３の通信回路５において、受信シフトレジスタ７が１フレーム分の受信シリアルデータＲＸＤを取り込むと、カウンタ９からのスタート信号ＳＴに応じてパルス発生器１０がタイミングパルス信号Ｓ１ないしＳ４を順次出力し、受信データ処理回路１１は、これらタイミングパルス信号Ｓ１ないしＳ４に同期して受信データＲＤに対応した処理を実行することができる。つまり、通信回路５は、クロック（本実施形態の場合には発振回路２９が出力するシステムクロックＴＣＬＫ等）を用いることなく、受信データＲＤの処理ができるため、発振回路２９の発振状態に関係なく通信することができる。
【００４７】
一方、タイマ用ＩＣ３の通信相手である制御用ＩＣ２は、従来構成とは異なり、ダミーの通信クロックＳＣＬＫを送信するなどの特別な通信手順が不要となるため、タイマ用ＩＣ３の発振回路２９の状態にかかわらず通常の手順によってシリアルデータを連続して送受信することができる。これにより、通信速度の低下がなく、制御用ＩＣ２において通信に費やすプログラム容量が増大したり通信制御が複雑化するといった問題が生じない。
【００４８】
タイマ用ＩＣ３において、タイマ３０を動作させる必要がない時には発振回路２９を発振停止状態にすることができるため、当該タイマ用ＩＣ３ひいてはＥＣＵ１の消費電力を低減することができる。また、パルス発生器１０は、受信シフトレジスタ７が受信データＲＤを受信した時にだけ動作するので、受信シリアルデータＲＸＤが送られてこない期間における消費電力を低減することができる。
【００４９】
なお、本発明は上記し且つ図面に示す実施形態に限定されるものではなく、例えば以下のように変形または拡張が可能である。
受信シフトレジスタ７が所定ビット数のシリアルデータを入力したことを検出する受信完了判定手段として、通信クロックＳＣＬＫをカウントするカウンタ９を用いたが、これに替えてシリアルデータにスタートビット、ストップビットなどの特定ビットを付加し、それら特定ビットを検出することによりスタート信号ＳＴを出力するように構成しても良い。これにより、カウンタ９が不要となる。
【００５０】
発振回路２９は、発振開始を指令するコマンドを受信した時に受信データ処理回路１１から与えられる発振指令信号ＯＳＣに基づいて発振動作を開始したが、これに替えてカウンタ９が所定数（例えば４つ）の通信クロックをカウントした時に発振を開始するようにしても良い。この構成によれば、制御用ＩＣ２から発振開始を指令するコマンドを送信する必要がないので、通信に要する時間を短縮できるとともに、制御用ＩＣ２の通信制御をより簡単化できる。
【００５１】
発振回路２９は、発振停止を指令するコマンドを受信した時に受信データ処理回路１１から与えられる発振指令信号ＯＳＣに基づいて発振動作を停止したが、これに替えてタイマを設け、そのタイマが所定時間を計時した時に発振を停止するようにしても良い。この構成によれば、制御用ＩＣ２から発振停止を指令するコマンドを送信する必要がないので、通信に要する時間を短縮できるとともに、制御用ＩＣ２の通信制御をより簡単化できる。また、タイマ３０が予め定められた最大値に達した時またはオーバーフローした時に、発振を停止するように構成しても良い。
【００５２】
上記実施形態では、クロック同期式シリアル通信装置である通信回路５をＥＣＵ１のタイマ用ＩＣ３に適用した場合について説明したが、制御用ＩＣ２に適用しても良く、さらに他の機能を有したＩＣに適用しても良い。特に、システムクロックが存在しないシステムやシステムクロックが停止する場合があるシステム（ＩＣを含む）において用いると効果的である。
【図面の簡単な説明】
【図１】本発明の一実施形態であるタイマ用ＩＣの電気的構成を示すブロック図
【図２】パルス発生器の電気的構成図
【図３】車両のエンジン制御を行うＥＣＵの概略的な電気的構成図
【図４】シリアル通信を示すタイミングチャート
【図５】パルス発生器に係るタイミングチャート
【符号の説明】
３はタイマ用ＩＣ（半導体集積回路装置）、５は通信回路（クロック同期式シリアル通信装置）、６は制御回路（制御ロジック部）、７は受信シフトレジスタ、９はカウンタ（受信完了判定手段）、１０はパルス発生器（パルス信号発生手段）、１１は受信データ処理回路（データ処理手段、発振制御部）、２９は発振回路（発振部）である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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