(57)【要約】【課題】コマンドをパイプライン処理によりデコードする上で、パイプライン処理回路の回路規模を削減すること。【解決手段】例えばコマンドが２つに分離され、その分離数に応じて、１つのデコード処理過程パスを２つのデコード処理過程パスとしてのフィールドＦ１，Ｆ２が一旦、分離された上、フィールドＦ１，Ｆ２それぞれで、２つに分離されたコマンドがパイプライン処理によりデコード処理されるに際しては、少なくとも、分離された１つのデコード処理過程パス、例えばフィールドＦ２内には、少なくとも、パイプライン処理過程の一部に代わって、必要な場合に動作状態におかれるＦＩＦＯ１が介在されるようにした。【選択図】  図１
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【特許請求の範囲】
【請求項１】
コマンドが複数に分離され、該コマンドの分離数に応じて、１つのデコード処理過程パスが複数のデコード処理過程パスに一旦、分離された上、分離されたデコード処理過程パスそれぞれで、分離されたコマンドがデコード処理されるようにしたコマンドデコード用論理回路であって、
少なくとも、分離された１つのデコード処理過程パスとしてのパイプライン処理過程内に、少なくとも、該パイプライン処理過程の一部に代わって、必要な場合に動作状態におかれるＦＩＦＯを介在させてなる
コマンドデコード用論理回路。
【請求項２】
上記コマンドはメモリアクセスコマンドとされ、メインコマンドとサブコマンドに分離された上、対応するデコード処理過程パスそれぞれで、デコード処理される請求項１記載の
コマンドデコード用論理回路。
【請求項３】
コマンドが複数に分離され、該コマンドの分離数に応じて、１つのデコード処理過程パスが複数のデコード処理過程パスに一旦、分離された上、分離されたデコード処理過程パスそれぞれで、分離されたコマンドがデコード処理されるコマンドデコード用論理回路を内部に含むプロセッサであって、
コマンドデコード用論理回路は、
少なくとも、分離された１つのデコード処理過程パスとしてのパイプライン処理過程内に、少なくとも、該パイプライン処理過程の一部に代わって、必要な場合に動作状態におかれるＦＩＦＯが介在された状態として構成されてなる
プロセッサ。
【請求項４】
上記コマンドはメモリアクセスコマンドとされ、メインコマンドとサブコマンドに分離された上、対応するデコード処理過程パスそれぞれで、デコード処理される請求項３記載の
プロセッサ。
【請求項５】
コマンドが複数に分離され、該コマンドの分離数に応じて、１つのデコード処理過程パスが複数のデコード処理過程パスに一旦、分離された上、分離されたデコード処理過程パスそれぞれで、分離されたコマンドがデコード処理されるコマンドデコード用論理回路をプロセッサ内部に含む情報処理装置であって、
コマンドデコード用論理回路は、
少なくとも、分離された１つのデコード処理過程パスとしてのパイプライン処理過程内に、少なくとも、該パイプライン処理過程の一部に代わって、必要な場合に動作状態におかれるＦＩＦＯが介在された状態として構成されてなる
情報処理装置。
【請求項６】
上記コマンドはメモリアクセスコマンドとされ、メインコマンドとサブコマンドに分離された上、対応するデコード処理過程パスそれぞれで、デコード処理される請求項５記載の
情報処理装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、メモリアクセスコマンド等のコマンドをデコード処理するためのコマンドデコード用論理回路、更には、そのコマンドデコード用論理回路を内部に含むプロセッサ、更にはまた、そのプロセッサを内部に含む情報処理装置に関する。
【０００２】
【従来の技術】
プロセッサ内部で発行されたコマンド（命令）をデコード処理するための回路としては、複数段のパイプライン構成のものが使用されるのが通常である。ＣＰＵ等のプロセッサ系のＬＳＩでは、５段パイプラインで構成されているＭＩＰＳ（ＭＩＰＳ：Ｍｉｃｒｏｐｒｏｃｅｓｓｏｒ  ｗｉｔｈｏｕｔ  Ｉｎｔｅｒｌｏｃｋｅｄ  Ｐｉｐｅｌｉｎｅ  Ｓｔａｇｅ、ＭＩＰＳコンピュータシステム社の商標）プロセッサ等が広く知られている。ＣＰＵ等の大規模ＬＳＩ以外にも、各種の様々な規模のＬＳＩのシーケンサ等でコマンドをデコードするのに、多々、複数段のパイプライン処理構成が採用されている。メモリコントローラでも、メモリアクセスコマンドがデコードされる上で、同様なパイプライン処理構成が多々採用されている。
【０００３】
これまでの一般的な技術では、同一のパイプラインステージ間で異なるコマンドをデコードしている状態はない。コマンドがパイプラインステージを１段進むためには、一定サイクル数（１サイクル等）が必要である。また、デコードされた値は、複数のフィールドに跨っている。パイプラインステージ中、各フィールド毎に個別にデコードされることも有り得る。
【０００４】
ここで、コマンドデコード用論理回路としての複数段パイプラインステージの一例での基本的回路構成を図３に示す。この図３に示した回路構成は一般的なＬＳＩ回路の一部とされ、コマンドをデコードするためのものである。これによる場合、レジスタ３−１の前段からコマンドがデコードされてもよいが、説明の簡単化上、そのレジスタ３−１にコマンドが設定された以降に、そのコマンドがデコードされる場合が想定されている。図示のように、レジスタ３−１に設定されたコマンドの内容は、組合せ回路３−２を介しレジスタ３−３に設定された後、２つのフィールドＦ１，Ｆ２に分岐されている。
【０００５】
本例での場合、フィールドＦ１，Ｆ２は、図示の簡単化上、それぞれ２段のパイプラインステージとして構成されている。図示のように、フィールドＦ１，Ｆ２は、具体的に、組合せ回路３−４１，３−４２、レジスタ３−５１，３−５２、組合せ回路３−６１，３−６２およびレジスタ３−７１，３−７２から構成されており、フィールドＦ１，Ｆ２内での最終段のレジスタ３−７１，３−７２それぞれへの設定内容はまた、合流された状態として、組合せ回路３−８を介しレジスタ３−９に設定されている。
【０００６】
さて、フィールドＦ１ではメモリアクセスコマンドの種別が、また、フィールドＦ２ではメモリアクセスアドレス自体が、それぞれデコードされる場合を例に採って、フィールドＦ１をサブコマンド、フィールドＦ２をメインコマンドと称することにする。ここにいうサブコマンドとは、メモリアクセスの１トランザクションを示す。ＤＤＲメモリ（ＤＤＲ  ＳＤＲＡＭ（Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ  Ｓｙｎｃｈｒｏｎｏｕｓ  Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）等）を例に採れば、メモリコマンド群は複数のコマンドから構成される。ここで、誤解を避けるべく、１トランザクションを構成するメモリコマンド（群）を“コマンドフォーメーション”と称し、ＤＤＲメモリに対し発行される１サイクル単位のコマンドを“メモリコマンド”と称することにする。
【０００７】
例として、メモリリードのコマンドフォーメーションを図４に示す。図示のように、あくまでも例ではあるが、そのコマンドフォーメーションは、１クロック（ｃｌｋ）周期を１サイクルとして、１０サイクルを消費するようなアクセスパターンとして構成されている。因みに、サイクル１での“Ａ”はアクティブコマンドであることを意味しており、これによりＲＡＳ（Ｒｏｗ  Ａｄｄｒｅｓｓ  Ｓｔｒｏｂｅ）信号はアクティブ状態におかれる。また、サイクル２，３，６，９，１０各々での“ＮＯＰ”はＮｏ  Ｏｐｅｒａｔｉｏｎであることを意味している。更に、サイクル４，５，７各々での“Ｒ”はリードコマンドであることを意味しており、これによりＣＡＳ（Ｃｏｌｕｍｎ  Ａｄｄｒｅｓｓ  Ｓｔｒｏｂｅ）信号はアクティブ状態におかれる。更にまた、サイクル８での“Ｐ”はプリチャージを意味している。
【０００８】
さて、再び図３に戻り説明すれば、フィールドＦ２はメモリアクセスアドレスをデコードする系とされ、パイプラインステージの３，４段目であるレジスタ３−５２，３−７２にて１つのアドレスがデコードされることになる。便宜上、このアドレスをリニアアドレスと称す。したがって、パイプラインステージの４段目では、１組のアドレスに対して１０個のサブコマンドが対応する。（ＮＯＰコマンドを含む）リニアアドレスはサブコマンドの１つ目（アクティブコマンド）のタイミングからのみデコードし得るようなシステムであり、且つ最低、２段のパイプラインステージが必要である。
【０００９】
一方、サブコマンド自体は２段目のレジスタ３−３で生成されることから、その後のフィールドＦ１では、全くデコード処理が不要となっている。即ち、フィールドＦ１内に存在する２段分のレジスタ３−５１，３−７１は、単に、これらレジスタ３−５１，３−７１各々での遅延を、２段分のメインコマンド処理に伴うパイプライン処理遅延に一致させるためのパイプラインステージ段であるといえる。メインコマンドは、１０個のサブコマンドに対して１組存在すればよい。換言すれば、サブコマンドの先頭がフィールドＦ１内の１段目のレジスタ３−５１に代入されるタイミングで、メインコマンドが１回、デコードされるだけでよく、残りの９個分のサブコマンドの全てに対してデコードする必要はない。
【００１０】
ここで、問題点を浮き彫りにするために、コマンドデコード用論理回路としての複数段パイプラインステージの一例での回路構成を図５に示す。図３に示す回路構成を基本として、同一のデコードアーキテクチャーを採用し、実質的に、フィールドＦ２内では、パイプライン系を２段しか用いないことを前提としている。図５に示すように、フィールドＦ１，Ｆ２の前段には、レジスタ５−１、組合せ回路５−２およびレジスタ５−３が、その後段には、組合せ回路５−１４およびレジスタ５−１５が、それぞれ配置されている一方、フィールドＦ１，Ｆ２はまた、組合せ回路５−４１，５−４２、５−６１，５−６２、５−８１，５−８２、５−１０１，５−１０２、５−１２１，５−１２２およびレジスタ５−５１，５−５２、５−７１，５−７２、５−９１，５−９２、５−１１１，５−１１２、５−１３１，５−１３２から構成されている。
【００１１】
結局、フィールドＦ１，Ｆ２それぞれは５段分のパイプラインとして構成されているが、フィールドＦ２内では、後段側の３段のレジスタ５−９２，５−１１２，５−１３２はデコード回路以外の都合によって保持されるべき部分とされる。即ち、これらレジスタ５−９２，５−１１２，５−１３２はレジスタ５−７２での保持内容と全く同一の内容を保持していることになる。また、当然のことながら、フィールドＦ１内においては、既にデコードされているサブコマンドが各レジスタ間で伝搬される。即ち、フィールドＦ２内における、後段側の３段のレジスタ５−９２，５−１１２，５−１３２と同様にして、フィールドＦ１内における５つのレジスタ５−５１，５−７１，５−９１，５−１１１，５−１３１の保持内容は全く同一である（時刻（サイクル）による差異はあるが）。
【００１２】
因みに、特許文献１には、マルチプロセッサとメインメモリからなるマルチプロセッサシステムが記載されており、そのマルチプロセッサ内では、プロセッサ（プロセッシングエレメント）各々と内部バスとの間に複数のＦＩＦＯ（Ｆｉｒｓｔ−Ｉｎ  Ｆｉｒｓｔ−Ｏｕｔ）が介在配置された上、それらプロセッサと内部バスとの間でのデータ入出力は、それらＦＩＦＯを介し行われている。
【００１３】
【特許文献１】
特開２００１―１４２７７５号公報
【００１４】
【発明が解決しようとする課題】
以上の説明から判るように、デコード回路以外の都合によるとはいえ、パイプラインステージ中のレジスタはその大半が冗長であり、これがために、回路規模の増加を徒に招いていることになる。この回路規模の増加は直接、消費電力に影響するばかりか、半導体チップ上のレイアウト面積にも影響することになる。因みに、図３や図５におけるフィールドＦ１，Ｆ２各々でのパイプラインステージは２段や５段として説明されているが、一般的に、この部分での段数はＮ（Ｎ：２以上の整数）段のパイプラインステージとして構成される。特にＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）等では、その段数が数十段に亘る場合があり、その冗長性を無視し得ない場合がある。
【００１５】
本発明の目的は、コマンドがパイプライン処理によりデコードされる上で、パイプライン処理回路の回路規模の削減が可能とされたコマンドデコード用論理回路を提供することにある。
本発明の他の目的は、プロセッサの内部にコマンドデコード用論理回路が含まれる場合に、コマンドがパイプライン処理によりデコードされる上で、パイプライン処理回路の回路規模の削減が可能とされたプロセッサを提供することにある。
本発明の更なる他の目的は、情報処理装置の内部に、コマンドデコード用論理回路を内部に含むプロセッサが含まれる場合に、コマンドがパイプライン処理によりデコードされる上で、パイプライン処理回路の回路規模の削減が可能とされた情報処理装置を提供することにある。
【００１６】
【課題を解決するための手段】
本発明のコマンドデコード用論理回路では、コマンドは複数に分離され、該コマンドの分離数に応じて、１つのデコード処理過程パスはまた、複数のデコード処理過程パスに一旦、分離された上、分離されたデコード処理過程パスそれぞれで、分離されたコマンドがデコード処理されているが、少なくとも、分離された１つのデコード処理過程パスとしてのパイプライン処理過程内に、少なくとも、該パイプライン処理過程の一部に代わって、必要な場合に動作状態におかれるＦＩＦＯが介在されるようにしたものである。
【００１７】
パイプライン処理過程の一部に代わって、必要な場合に動作状態におかれるＦＩＦＯが介在される場合は、その分、パイプライン処理回路の回路規模の削減が可能とされ、この回路規模の削減はまた、レイアウト面積の縮小化や消費電力の低減化をもたらすことになる。
【００１８】
【発明の実施の形態】
以下、本発明の一実施の形態を図１，図２により説明する。
先ず本発明のコマンドデコード用論理回路の一例での構成を図１に示す。図示のように、フィールドＦ１，Ｆ２の前段には、レジスタ５−１、組合せ回路５−２およびレジスタ５−３が、その後段には、組合せ回路５−１４およびレジスタ５−１５が、それぞれ配置されている。一方、フィールドＦ１は、組合せ回路５−４１，５−６１，５−８１，５−１０１，５−１２１およびレジスタ５−５１，５−７１，５−９１，５−１１１，５−１３１から構成されており、また、フィールドＦ２は、組合せ回路５−４２，５−６２、レジスタ５−５２およびエントリー数がＭ（Ｍ：自然数）であるＭ段ＦＩＦＯ１から構成されている。
【００１９】
即ち、図１に示すコマンドデコード用論理回路は、既述の図５に示したものと対比された状態として示されており、図５に示されている、フィールドＦ２内における組合せ回路５−８２，５−１０２，５−１２２およびレジスタ５−７２，５−９２，５−１１２，５−１３２は、Ｍ段ＦＩＦＯ１に置換されていることが相違している。図示は省略されているが、このＭ段ＦＩＦＯ１周辺には、組合せ回路５−６２からの出力を書込むためのライトポインタや、Ｍ段ＦＩＦＯ１から、組合せ回路５−６２からの出力を組合せ回路５−１４に読出しするためのリードポインタ、更には、それらポインタを制御する制御回路が設けられている。
【００２０】
この図１において、図５で仮定されているサブコマンドとメインコマンドとの関係は同一である。即ち、１０個のサブコマンドに対して、１個のメインコマンドが対応すればよい。この関係が成立する限りにおいては、Ｍの値は２で十分であり、２段のＦＩＦＯで足りることになる。これは、フィールドＦ１，Ｆ２各々でのパイプライン段数が５段であり、フィールドＦ２でのデコードに際して、真に必要なパイプライン段数は２段であり、この２段目でのデコード値が直接、ＦＩＦＯ１に書込まれるようにすればよいからである。残り４段分のパイプライン（レジスタ５−７２，５−９２，５−１１２，５−１３２を含む）中に、サブコマンドは多くて１つしか存在し得ない。メインコマンドがＦＩＦＯに書込まれることと、それから読み出されることを考慮すれば、エントリー数は２で十分である。一般的に、フィールドＦ１のパイプラインステージがＮ段であることを考慮すれば、フィールドＦ２内に設けられるＦＩＦＯの段数は少し多めに設定されるのが望ましい。
【００２１】
さて、フィールドＦ１とフィールドＦ２とを比較検討すれば、フィールドＦ１，Ｆ２間では、明らかに全体としてのパイプライン段数が異なっており、フィールドＦ２でのパイプライン段数が小さいことが判る。フィールドＦ２内のＦＩＦＯ１は毎サイクルアクセスされてデータを読み書きしていないことはシステムアーキテクチャーによって定義されており、真に必要な場合にしか読み書きされないことによって、全体としてのパイプライン動作の辻褄が合わされている。してみれば、フィールドＦ１が５段であるのに対し、フィールドＦ２は２段として計算されることになる。図５や図１では、フィールドＦ１，Ｆ２各々でのパイプラインステージは５段であることが前提とされているが、一般的にそのステージ数はＮ段とされる。Ｎの値が大なる程に、Ｍ段ＦＩＦＯを用いることによりレジスタ数は削減され得、その削減効果は増大することになる。
【００２２】
図２はまた、図１に示すものを基本とした、本発明のコマンドデコード用論理回路の他の例での構成を示したものである。図１では、フィールドＦ１は、組合せ回路５−４１，５−６１，５−８１，５−１０１，５−１２１およびレジスタ５−５１，５−７１，５−９１，５−１１１，５−１３１から構成されていたが、図２では、そのフィールドＦ１全体は、Ｎ（Ｎ：図１までで前提とされていたシステムアーキテクチャーが踏襲されるならば、２以上の整数であることが必要）段ＦＩＦＯ２に置換された状態として構成されている。また、フィールドＦ２におけるＭ段ＦＩＦＯ１としての動作は、図１でのそれに全く同様であり、メインコマンドの書込みや読出しが必要な場合（サイクル）に動作するようになっている。
【００２３】
一方、フィールドＦ１におけるＮ段ＦＩＦＯ２の動作としては、無条件にレジスタ５−３から毎サイクル書込みされ、また、その読出しのタイミングは、フィールドＦ１をＮ段のパイプラインステージとして見做すために、Ｎ個のエントリーを保持し得るようなＦＩＦＯでなければならなく、フィールドＦ１で設定される値Ｎと同一である。したがって、Ｎ段ＦＩＦＯ２に書込みされた値はＮサイクル後に読み出されることになる。
【００２４】
実際の回路設計で、フィールドＦ１をＮ段に設定するようなアーキテクチャーを考える場合には、最初にフィールドＦ１中のＦＩＦＯのエントリー保持段数をＮに設定することが主体的な要因であって、その結果として、フィールドＦ１のパイプライン段数が決定されることになる。ＦＩＦＯの容れ物としてのエントリー数はＮ以上の値でなければならない。Ｎ段ＦＩＦＯとして動作させるためには、書込み動作と読出し動作のサイクル遅延数が単にＮであることが必要なだけである。したがって、ＦＩＦＯの大きさ、即ち、ＦＩＦＯの容れ物としてのエントリー数は必ずしもＦＩＦＯの段数と同一ではなく、ポインタを管理する回路の設定値に依存する。その意味で、図２におけるフィールドＦ１としてのＦＩＦＯの段数は、全て設定値で決定されたものである。この図２においても、図１の場合と同様、フィールドＦ１，Ｆ２間では、明らかに全体としてのパイプライン段数が異なっている。因みに、図２においては、ポインタやそれらポインタ管理のための回路は、図示の簡単化上、省略されている。
【００２５】
ここで、図５に示すものと比較の上、図１や図２に示すものでの効果の程について考察すれば、以下のようである。
即ち、図１に示すような回路構成、換言すれば、分離されたデコードパスの一方にＦＩＦＯ等のデータバッファを介在させる回路構成が採用されることによって、メインコマンドは、フィールドＦ１と同一のパイプラインステージ段数を経由する必要はなく、（図５での前提によれば）１０サイクルに１つの割合でＦＩＦＯに書込めばよい。フィールドＦ２における４つのレジスタは、Ｍ（＜４）段のＦＩＦＯに置換可能となっている。ＦＩＦＯの管理を行うポインタ等の付随回路の規模にもよるが、一般的に、Ｎ段のパイプラインステージに対して、Ｍ段＋１段（フィールドＦ２の１段目）の置換が可能となる。この置換は有限個のレジスタ削減に繋がり、回路規模の削減はまた、レイアウト面積の縮小化や消費電力の低減化をもたらすことになる。
【００２６】
また、図２に示す回路構成でも、図１の場合と同様な効果が得られる。図２は、図１との間では、比較対象としてのフィールドＦ１の回路構成が異なるも、フィールドＦ２の回路構成は同一となっている。即ち、フィールドＦ１の回路構成が、図５に示すように、固定数のレジスタが直列に並んでおり、パイプラインステージを明確に特定し得るものに対しては、改善効果があるものとなっている。このような場合以外にも、図２におけるフィールドＦ１のように、ハードウェアの構成だけではパイプラインステージの段数、即ち、ＦＩＦＯの段数が特定しにくいような複雑な場合でも、改善効果が見込まれるものとなっている。更に、比較対象を発展させれば、以下のような場合（１），（２）でも、改善効果が見込めることになる。
（１）図２におけるフィールドＦ１のＦＩＦＯに、固定のサイクル遅延数が設定されていないもの。
（２）フィールドＦ１，Ｆ２以外にも、デコードパスが存在しているもの。
【００２７】
以上、本発明のコマンドデコード用論理回路について説明した。そのコマンドデコード用論理回路では、コマンドは複数の処理過程パスに分離された状態でデコード処理されており、少なくとも１つの処理過程パスにはＦＩＦＯバッファが介在された上、このＦＩＦＯバッファは不要な時刻（サイクル）では動作しない状態におかれることで、コマンドが１つの処理過程パスでデコード処理される場合に比し、冗長回路部分が大幅に削減可能となっている。特に処理段数が多くなる程に、その改善効果は大きく、複数に分離されたパスにおいても、階層的に適用されることによって、その効果を増大させ得るものとなっている。
【００２８】
また、本発明のコマンドデコード用論理回路は、メモリアクセスコマンドがデコードされるべきメモリコントローラに設けられて、特に有用であるばかりか、その効果が発揮されるようになっているが、これに限定されることなく、コマンド一般のデコード用に適用され得るものとなっている。更に、コマンドデコード用論理回路以外の発明としては、コマンドデコード用論理回路を内部に含むプロセッサや、そのプロセッサを内部に含む情報処理装置等が考えられるものとなっている。
【００２９】
因みに、以下のような発明（１）〜（３）も考えられる。
（１）：メモリコントローラにおいて、メモリをアクセスするために、アクセスするアドレスやアクセスの種類などからなるメモリアクセス命令を（メインコマンドとサブコマンドに）分離して処理（デコード）する論理回路。
（２）：（１）において分離されたメモリアクセス命令は、分離された一方のパス（パイプライン処理の過程）にデータバッファを介在させて、それぞれ段数の異なるパイプライン処理の過程を経るようにされた論理回路。
（３）：（２）の論理回路がメモリコントローラ以外のものに適用されてなる論理回路。
【００３０】
以上、本発明者によってなされた発明を実施の形態に基づき、具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲内で種々変更可能であることはいうまでもない。
【００３１】
【発明の効果】
コマンドがパイプライン処理によりデコードされる上で、パイプライン処理回路の回路規模の削減が可能とされたコマンドデコード用論理回路が提供される。プロセッサの内部にコマンドデコード用論理回路が含まれる場合に、コマンドがパイプライン処理によりデコードされる上で、パイプライン処理回路の回路規模の削減が可能とされたプロセッサが提供される。
情報処理装置の内部に、コマンドデコード用論理回路を内部に含むプロセッサが含まれる場合に、コマンドがパイプライン処理によりデコードされる上で、パイプライン処理回路の回路規模の削減が可能とされた情報処理装置が提供される。
【図面の簡単な説明】
【図１】本発明のコマンドデコード用論理回路の一例での構成を示す図である。
【図２】同じく、本発明のコマンドデコード用論理回路の他の例での構成を示す図である。
【図３】複数段パイプラインステージの一例での基本的回路構成を示す図である。
【図４】メモリリードのコマンドフォーメーションを示す図である。
【図５】コマンドデコード用論理回路としての複数段パイプラインステージの一例での回路構成を示す図である。
【符号の説明】
１…Ｍ段ＦＩＦＯ、２…Ｎ段ＦＩＦＯ、５−１，５−３，５−５１，５−５２，５−７１，５―９１，５−１１１，５−１３１，５−１５…レジスタ、５−２，５−４１，５−４２，５−６１，５−６２，５−８１，５−１０１，５−１２１，５−１４…組合せ回路、Ｆ１，Ｆ２…フィールド
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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