(57)【要約】【課題】バイアス電圧の印加方法が簡素な成膜方法及び装置を提供する。【解決手段】チャンバの内部を減圧状態に維持し、チャンバ内にて基材ホルダに基材を保持し、チャンバ内に蒸発源から膜材料を蒸発させ、蒸発した膜材料をイオン化し、イオン化した膜材料を基材に向けて移動させるバイアス電圧をバイアス電源装置によって負電極としての基材ホルダに印加し、その際、第１の電圧値Ｖ１を有するパルス状のバイアス電圧を第１の所定時間Ｔ４印加した後、第２の電圧値Ｖ２を有するパルス状のバイアス電圧を第２の所定時間Ｔ５印加する。【選択図】    図３
2004214487.tif 000002
【特許請求の範囲】
【請求項１】
内部を減圧状態に維持可能なチャンバと、
前記チャンバ内に基材を保持するための基材ホルダと、
膜材料を蒸発させる蒸発源と、
前記蒸発した膜材料をイオン化するイオン化手段と、
前記イオン化した膜材料を前記基材に向けて移動させるバイアス電圧を負電極としての前記基材ホルダに印加するバイアス電源装置とを備え、
前記バイアス電源装置が、第１の電圧値を有するパルス状のバイアス電圧を第１の所定時間印加した後、第２の電圧値を有するパルス状のバイアス電圧を第２の所定時間印加する、成膜装置。
【請求項２】
前記バイアス電圧が矩形パルス状である、請求項１記載の成膜装置。
【請求項３】
前記バイアス電圧のパルス幅が１秒以上３分以下である、請求項２記載の成膜装置。
【請求項４】
前記第１の電圧値の絶対値が０Ｖ以上１００Ｖ以下である、請求項２記載の成膜装置。
【請求項５】
前記第１の所定時間が４分以下である、請求項２記載の成膜装置。
【請求項６】
前記第２の所定時間が６分以下である、請求項２記載の成膜装置。
【請求項７】
前記蒸発源及びイオン化手段がアーク蒸発源であり、カソードから膜材料がアーク放電によって蒸発させられかつイオン化される、請求項１記載の成膜装置。
【請求項８】
前記基材が表面に配線用溝を有する半導体基板であり、前記膜材料が銅である、請求項１記載の成膜装置。
【請求項９】
前記イオン化手段として高周波電源が前記バイアス電源装置に並列に接続され、前記蒸発した膜材料が前記高周波電源により前記チャンバ内に生成されたプラズマによってイオン化される、請求項１記載の成膜装置。
【請求項１０】
チャンバの内部を減圧状態に維持し、
前記チャンバ内にて基材ホルダに基材を保持し、
前記チャンバ内に蒸発源から膜材料を蒸発させ、
前記蒸発した膜材料をイオン化し、
前記イオン化した膜材料を前記基材に向けて移動させるバイアス電圧をバイアス電源装置によって負電極としての前記基材ホルダに印加し、
その際、第１の電圧値を有するパルス状のバイアス電圧を第１の所定時間印加した後、第２の電圧値を有するパルス状のバイアス電圧を第２の所定時間印加する、成膜方法。
【請求項１１】
前記バイアス電圧が矩形パルス状である、請求項１０記載の成膜方法。
【請求項１２】
前記バイアス電圧のパルス幅が１秒以上３分以下である、請求項１１記載の成膜方法。
【請求項１３】
前記第１の電圧値の絶対値が０Ｖ以上１００Ｖ以下である、請求項１１記載の成膜方法。
【請求項１４】
前記第１の所定時間が４分以下である、請求項１１記載の成膜方法。
【請求項１５】
前記第２の所定時間が６分以下である、請求項１１記載の成膜方法。
【請求項１６】
前記蒸発源及びイオン化手段がアーク蒸発源であり、カソードから膜材料がアーク放電によって蒸発させられかつイオン化される、請求項１０記載の成膜方法。
【請求項１７】
前記基材が表面に配線用溝を有する半導体基板であり、前記膜材料が銅である、請求項１０記載の成膜方法。
【請求項１８】
高周波電源を前記バイアス電源装置に並列に接続し、前記蒸発した膜材料を前記高周波電源により前記チャンバ内に生成したプラズマによってイオン化する、請求項１０記載の成膜方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、成膜方法及び装置に関し、特に半導体基板における銅配線用の成膜方法及び装置に関する。
【０００２】
【従来の技術】
従来、半導体基板における銅配線の成膜方法は、メッキ法が主流である。しかし、メッキ法では、添加剤の調整が困難なこと、廃液処理による環境汚染の恐れがあること、及び膜にマイクロボイドが発生すること等の問題がある。
【０００３】
そこで、ドライプロセスによる成膜方法が提案されている（例えば特許文献１参照）。
【０００４】
この従来の成膜方法は、実質的に真空下の成膜室内において、銅からなる蒸発物質にプラズマビームを照射してこれを蒸発させるとともにイオン化し、このイオン化した銅をバイアス電圧（正確には電界）で加速して、表面に配線溝が形成された半導体基板上に成膜するものである。
【０００５】
図９はこの従来の銅成膜方法におけるバイアス電圧の印加ステップを示すグラフ、図１０（ａ）〜（ｅ）はバイアス電圧の印加ステップに対応する半導体基板の成膜過程を示す断面図である。
【０００６】
図１０（ａ）に示すように、この銅成膜方法では、半導体からなる基板５０上に絶縁膜５１が形成され、該絶縁膜５１に基板５０に達する配線用の溝５３が形成されている。そして、この溝５３の内面及び絶縁膜５１の表面を覆うようにバリア膜５４が形成されている。また、キャリアガスとしてアルゴンが使用されている。符号３０１は銅イオンを示す。また、符号３０２はアルゴンイオンを示す。
【０００７】
次いで、図９に示すように、第１ステップにおいて、バリア膜５４及び基板５０の損傷を防止するため、低電圧のバイアス電圧が印加される。これにより、図１０（ｂ）に示すように、溝５３内に薄く銅膜が形成される。
【０００８】
次いで、図９に示すように、第２ステップにおいて、成膜レートを高めるため、高電圧のバイアス電圧が印加される。これにより、図１０（ｃ）に示すように、溝５３内に急速に銅が充填される。
【０００９】
そして、溝５３に銅がある高さまで充填されたら、図９に示すように、第３ステップに移行し、低電圧のバイアス電圧が印加される。これにより、図１０（ｄ）に示すように、アルゴンイオン等によるエッチング（スパッタリング）が抑制され、かつ銅が一定高さまで充填されて溝５３のアスペクト比が実質的に小さくなっているため、ボイドが発生せずに溝５３が充填される。
【００１０】
最後に、図９に示すように、第４ステップにおいて、高電圧のバイアス電圧が印加される。これにより、エッチングと成膜とが同時に進行し、図１０（ｅ）に示すように、溝５３及び絶縁膜５１上に平坦な銅膜が形成される。
【００１１】
【特許文献１】
特開２０００−６４０２８号公報
【００１２】
【発明が解決しようとする課題】
しかし、この従来の銅成膜方法では、成膜工程において、バイアス電圧の印加方法が４つのステップで構成されており、バイアス電圧の印加方法が複雑であるという問題があった。
【００１３】
本発明は、上記のような課題を解決するためになされたもので、バイアス電圧の印加方法が簡素な成膜方法及び装置を提供することを目的としている。
【００１４】
【課題を解決するための手段】
上記課題を解決するために、本発明に係る成膜方法及び装置は、チャンバの内部を減圧状態に維持し、前記チャンバ内にて基材ホルダに基材を保持し、蒸発源から膜材料を蒸発させ、前記蒸発した膜材料をイオン化し、前記イオン化した膜材料を前記基材に向けて移動させるバイアス電圧をバイアス電源装置によって負電極としての前記基材ホルダに印加し、その際、第１の電圧値を有するパルス状のバイアス電圧を第１の所定時間印加した後、第２の電圧値を有するパルス状のバイアス電圧を第２の所定時間印加する（請求項１，１０）。かかる構成とすると、バイアス電圧がパルス状であることから、基材上における成膜とエッチングとの配分を波形により調整してボイドの発生を防止しつつ成膜することが可能となる。そして、バイアス電圧の印加方法が２つのステップで構成されているため、バイアス電圧の印加方法が簡素化される。
【００１５】
前記バイアス電圧は矩形パルス状であるのが好ましい（請求項２，１１）。かかる構成とすると、好適に、基材上における成膜とエッチングとの配分を波形により調整してボイドの発生を防止しつつ成膜することが可能となる。
【００１６】
また、前記バイアス電圧のパルス幅が１秒以上３分以下であるのが好ましい（請求項３，１２）。
【００１７】
また、前記第１の電圧値の絶対値が０Ｖ以上１００Ｖ以下であるのが好ましい（請求項４，１３）。
【００１８】
また、前記第１の所定時間が４分以下であるのが好ましい（請求項５，１４）。
【００１９】
また、前記第２の所定時間が６分以下であるのが好ましい（請求項６，１５）。
【００２０】
前記蒸発源及びイオン化手段はアーク蒸発源であり、カソードから膜材料がアーク放電によって蒸発させられかつイオン化されてもよい（請求項７，１６）。
【００２１】
また、前記基材が表面に配線用溝を有する半導体基板であり、前記膜材料が銅であってもよい（請求項８，１７）。かかる構成とすると、本発明を半導体基板の銅配線の形成に適用することができる。
【００２２】
また、高周波電源を前記バイアス電源装置に並列に接続し、前記蒸発した膜材料を前記高周波電源により前記チャンバ内に生成したプラズマによってイオン化してもよい（請求項９，１８）。かかる構成とすると、プラズマによる自己バイアスによってイオン化された膜材料がさらに加速され、直進性が向上するので、基材として配線溝を有する半導体基板を用いた場合に、配線溝への膜材料の充填率が向上する。
【００２３】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照しながら説明する。
実施の形態
図１は本発明の実施の形態１に係る成膜装置としてのイオンプレーティング装置の構成を示す模式図である。
【００２４】
図１において、本実施の形態に係るイオンプレーティング装置は、真空チャンバ５内に基材７を保持する基材ホルダ６が配設され、該基材ホルダ６に対向するようにカソードたる蒸発源電極２が配設されている。真空チャンバ５は導電性部材で構成され接地されている。真空チャンバ５と蒸発源電極２との間には、アーク電源装置３によってアーク放電電圧が印加されている。従って、真空チャンバ５がアーク蒸発源のアノードを構成し、蒸発源電極２とともにアーク蒸発源を構成している。そして、これらアーク蒸発源電極２とアーク電源装置３とがアーク蒸発源装置１を構成している。基材ホルダ６は導電性部材で構成され、該基材ホルダ６と真空チャンバ５との間には、バイアス電源装置１８によって所定のバイアス電圧が印加されている。このバイアス電圧は、後述するように矩形のパルス波形を有し、真空チャンバ５に対し基材ホルダ６が負電位となるように印加されている。そして、イオンプレーティング装置全体の動作が図示されない制御装置によって制御されている。なお、符号８は蒸発源電極２から蒸発したカソード材料からなる蒸発粒子を示している。
【００２５】
カソード材料（膜材料）は、ここでは銅である。また、基材７は、ここでは半導体基板（ウエハ）である。この半導体基板７は、例えば、図２（ｄ）に示すように、Ｓｉからなる基板１０１と、この基板１０１上に形成されたＳｉＯ２からなる絶縁膜１０２と、この絶縁膜１０２に基板１０１に達するように形成された配線用の溝１０３と、絶縁膜１０２及び溝１０３を覆うように形成されたバリア膜１０６とで構成されている。バリア膜１０６は例えばＴａＮで構成される。また、溝１０３の寸法は幅０．３５μｍ、深さ１μｍであり、高アスペクト比の溝である。
【００２６】
次に、以上のように構成されたイオンプレーティング装置の概略の動作（成膜方法）を説明する。
【００２７】
図１において、基材ホルダ６に基材たる半導体基板７を装着し、その後、イオンプレーティング装置を動作させる。すると、図示されない排気ポンプにより真空チャンバ５内が排気されて所定の真空度に到達し、維持される。その後、例えばアルゴンからなるキャリアガスが導入される。次いで、バイアス電源装置１８が動作して、基材ホルダ６に所定のバイアス電圧が印加され、基材ホルダ６が真空チャンバ５に対し負の電位に保持される。次いで、アーク電源装置３が動作し、蒸発源電極２にてアーク放電が開始し、アーク放電電流が該蒸発源電極２に流れる。それにより、蒸発源電極２からカソード材料たる銅が蒸発して銅粒子８となり、蒸発源電極２から真空チャンバ５へ向かう電子によりイオン化される。この銅イオンはバイアス電圧による電界によって加速されつつ基材ホルダ６に保持された半導体基板７に向かう。そして、半導体基板７に付着し、そこで電荷を放出して銅となり、半導体基板７の表面に銅の薄膜が形成される。
【００２８】
次に、本発明の特徴であるバイアス電圧の印加方法を詳しく説明する。なお、以下では、基材ホルダの電圧（電位）のように符号を含んだバイアス電圧を表現する場合はそれを高・低で表現し、一方、印加されるバイアス電圧（バイアス電源装置１８の出力）のように絶対値のバイアス電圧を表現する場合はそれを大・小で表現する。従って、印加されるバイアス電圧が大きくなると基材ホルダのバイアス電圧はより負電圧、すなわち低くなる。
【００２９】
図２は上記イオンプレーティング装置におけるバイアス電圧の波形と半導体基板上における成膜状態を示す図であって、（ａ）は小さい（０Ｖ）バイアス電圧を印加する場合の波形を示すグラフ、（ｂ）は大きいバイアス電圧を印加する場合の波形を示すグラフ、（ｃ）は矩形パルス状のバイアス電圧を印加する場合の波形を示すグラフ、（ｄ）は（ａ）の場合に対応する半導体基板上における成膜状態を示す断面図、（ｅ）は（ｂ）の場合に対応する半導体基板上における成膜状態を示す断面図、（ｆ）は（ｃ）の場合に対応する半導体基板上における成膜状態を示す断面図、図３は同じく上記イオンプレーティング装置におけるバイアス電圧の波形と半導体基板上における成膜状態を示す図であって、（ａ）は小さい矩形パルス状のバイアス電圧を継続して印加する場合の波形を示すグラフ、（ｂ）は小さい矩形パルス状のバイアス電圧を一定時間印加した後大きい矩形パルス状のバイアス電圧を印加する場合の波形を示すグラフ、（ｃ）は（ａ）の場合に対応する半導体基板上における成膜状態を示す断面図、（ｄ）は（ｂ）の場合に対応する半導体基板上における成膜状態を示す断面図、図４は図２（ａ）の場合に対応する半導体基板上における成膜状態を示す図であって、（ａ）は断面写真、（ｂ）はそのスケッチ、図５は図２（ｂ）の場合に対応する半導体基板上における成膜状態を示す図であって、（ａ）は断面写真、（ｂ）はそのスケッチ、図６は図２（ｃ）の場合に対応する半導体基板上における成膜状態を示す図であって、（ａ）は断面写真、（ｂ）はそのスケッチ、図７は図３（ｂ）の場合に対応する半導体基板上における成膜状態を示す図であって、（ａ）は断面写真、（ｂ）はそのスケッチである。なお、図５（ａ）、図６（ａ）、図７（ａ）に示した半導体基板は、上述の半導体基板７であり、溝１０３の寸法は幅０．３５μｍ、深さ１μｍである。また、図５（ａ）、図６（ａ）、図７（ａ）では、バリア層が写っていないため図５（ｂ）、図６（ｂ）、図７（ｂ）でもその記載が省略されている。
【００３０】
まず、本発明おけるバイアス電圧の印加方法の原理を説明する。上記イオンプレーティング装置では、半導体基板７上において、銅の堆積による膜形成と、銅イオンやＡｒイオンの衝突による堆積膜のスパッタリングに基づくエッチングとが同時に進行する。そして、バイアス電圧が相対的に小さい場合には銅やＡｒのイオンの衝突エネルギが小さいため成膜が優勢となり、バイアス電圧が相対的に大きい場合には銅やＡｒイオンの衝突エネルギが大きいためエッチングが優勢となる。そこで、図２（ａ）に示すように小さい（ここでは０Ｖ）バイアス電圧を印加して成膜すると、図２（ｄ）に示すように、溝１０３及び絶縁膜１０２の表面において比較的均等に成膜が進行する。しかし、成膜の途中で、特に溝１０３の開口部Ａの膜厚が大きくなって溝１０３が閉塞され、ボイド１０５が発生する。符号１０４は成膜された銅膜を示す。図４にこの状態を実際の半導体基板の断面写真によって示す。一方、図２（ｂ）に示すように大きい（ここでは−１００Ｖ）のバイアス電圧を印加して成膜すると、図２（ｅ）に示すように、ボイドは発生しないが、Ａｒイオン等によるエッチングのせいで溝１０３が銅で完全に埋まらず、特に溝１０３の開口部Ａの膜厚が薄くなる。図５にこの状態を実際の半導体基板の断面写真によって示す。そこで、図２（ｃ）に示すように所定の矩形パルス状のバイアス電圧を印加して成膜すると、図２（ｆ）に示すように、溝１０３のボトムへの埋め込みと開口部Ａの膜厚がほどよいものとなる。図６にこの状態を実際の半導体基板の断面写真によって示す。この理由は、バイアス電圧の波形を矩形パルス状としたので、そのデューティ比やパルスの高さ（電圧の絶対値）等の波形を調整することによって、成膜とエッチングとの配分を適切に調整することができるからである。
【００３１】
ところが、図３（ａ）に示すように、比較的小さい矩形パルス状のバイアス電圧を継続したまま成膜すると、図３（ｃ）に示すように、やはり、ボイド１０５が発生する。そこで、図３（ｂ）に示すように、比較的小さい矩形パルス状のバイアス電圧を所定時間印加した後、大きな矩形パルス状のバイアス電圧を印加して成膜すると、図３（ｄ）に示すように、溝１０３に充分銅が充填されかつ溝１０３及び絶縁膜１０２の表面に比較的平坦に銅が堆積された状態になる。図７にこの状態を実際の半導体基板の断面写真によって示す。ここで、上記所定時間は溝１０３に充分銅が充填される時間であり、実験等によって決定される。このようにすると、比較的小さい矩形パルス状のバイアス電圧が印加された状態で溝１０３に充分銅が充填され、その後、大きな矩形パルス状電圧が印加され、それにより、エッチングが優勢な状態で成膜されるため、ボイドが発生せずに溝１０３が埋め込まれた状態で成膜されるものと考えられる。
【００３２】
そこで、本実施の形態では、図３（ｂ）に示すようなバイアス電圧が印加される。具体的には、矩形パルスの幅Ｔ１はここでは１分であり、１秒以上３分以下が好ましい。矩形パルスの間隔Ｔ２はここでは１分であり、従って、パルスの周期をＴ３とするとデューティ比：Ｔ１／Ｔ３はここでは０．５である。また、相対的に低い矩形パルス状のバイアス電圧（第１の電圧値）Ｖ１を印加するステップ（以下、第１のステップという）の時間（第１の所定時間）Ｔ４は、ここでは４分であり、４分以下とするのが好ましい。一方、相対的に高い矩形パルス状のバイアス電圧（第２の電圧値）Ｖ２を印加するステップ（以下、第２のステップという）の時間（第２の所定時間）Ｔ５は、ここでは６分であり、６分以下とするのが好ましい。また、第１のステップにおけるバイアス電圧の矩形パルスの電圧値Ｖ１はここでは−１００Ｖであり、０Ｖ以下−１００Ｖ以上であるのが好ましい。一方、第２のステップにおけるバイアス電圧の矩形パルスの電圧値Ｖ２はここでは−２００Ｖであり、−１００Ｖ以下−２００Ｖ以上であるのが好ましい。また、矩形パルスには負の直流分が重畳されていてもよい。
【００３３】
そして、このようなバイアス電圧が印加されることによって、高アスペクト比の配線用溝１０３を有する半導体基板７であっても、図３（ｄ）に示すように、該半導体基板７上に、溝１０３が充分埋め込まれた状態の平坦な銅膜１０４が形成される。これにより、次の工程におけるＣＭＰ（化学的機械研磨）の負担が軽減される。また、バイアス電圧の印加方法が２つのステップで構成されているので、従来例に比べてバイアス電圧の印加方法が簡素化される。
実施の形態２
図８は本発明の実施の形態２に係る成膜装置としてのイオンプレーティング装置の構成を示す模式図である。図８において図１と同一符号は同一又は相当する部分を示す。
【００３４】
図８に示すように、本実施の形態では、バイアス電源装置１８に直列にローパスフィルタ２３が接続され、一方、高周波電源装置２１に直列にハイパスフィルタ２２が接続され、バイアス電源装置１８及びローパスフィルタ２３と高周波電源装置２１及びハイパスフィルタ２２とが並列に接続されている。また、蒸発源として、アーク蒸発源ではなく抵抗加熱方式の蒸発源（３２，３３）が用いられている。高周波電源装置２１は、ここでは、１３．５６ＭＨｚの高周波電圧を出力する。その他の点は、実施の形態１と同様である。なお、通常のイオンプレーティングでは、キャリアガスが用いられ、いわゆる無ガスイオンプレーティングではキャリアガスは用いられない。
【００３５】
このように構成されたイオンプレティーング装置では、バイアス電源装置１８から出力されるバイアス電圧に高周波電源装置２１から出力される高周波電圧が重畳されて、基材ホルダ６と真空チャンバ５との間に印加される。これにより、真空チャンバ５内にプラズマ３１が生成される。一方、加熱電源３３で抵抗加熱された蒸発源３２から膜材料たる銅粒子８が蒸発し、この蒸発した銅粒子８がプラズマ３１によってイオン化される。このイオン化された銅粒子８はバイアス電源装置１８から出力されるバイアス電圧とプラズマ３１による自己バイアスとによって加速されて基材７に衝突し、そこで膜化される。この際、イオン化された銅粒子８がバイアス電圧だけでなく、自己バイアスによっても加速されるので、その直進性が向上し、そのため、基材７たる半導体基板の配線溝への銅の充填率が向上する。
【００３６】
なお、本実施の形態で実施の形態１と同様にアーク蒸発源を用いると、アーク蒸発源によっても蒸発した銅がイオン化されるため、さらに半導体基板の配線溝への銅の充填率が向上する。
【００３７】
また、実施の形態１，２では、成膜装置としてイオンプレーティング装置を用いたが、成膜装置としては、蒸発材料をイオン化してバイアス電圧で加速できるものであればよく、蒸発源もアーク蒸発源には限られない。例えば、プラズマビームで蒸発材料を蒸発させるもの、あるいは別途発生させたプラズマをチャンバ内に供給するもの等が好適である。
【００３８】
また、バイアス電圧の波形は、矩形パルスには限られず、パルス状であればよい。
【００３９】
【発明の効果】
本発明は、以上に説明したような形態で実施され、バイアス電圧の印加方法が簡素な成膜方法及び装置が得られるという効果を奏する。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係る成膜装置としてのイオンプレーティング装置の構成を示す模式図である。
【図２】図１のイオンプレーティング装置におけるバイアス電圧の波形と半導体基板上における成膜状態を示す図であって、（ａ）は小さい（０Ｖ）バイアス電圧を印加する場合の波形を示すグラフ、（ｂ）は大きいバイアス電圧を印加する場合の波形を示すグラフ、（ｃ）は矩形パルス状のバイアス電圧を印加する場合の波形を示すグラフ、（ｄ）は（ａ）の場合に対応する半導体基板上における成膜状態を示す断面図、（ｅ）は（ｂ）の場合に対応する半導体基板上における成膜状態を示す断面図、（ｆ）は（ｃ）の場合に対応する半導体基板上における成膜状態を示す断面図である。
【図３】図１のイオンプレーティング装置におけるバイアス電圧の波形と半導体基板上における成膜状態を示す図であって、（ａ）は小さい矩形パルス状のバイアス電圧を継続して印加する場合の波形を示すグラフ、（ｂ）は小さい矩形パルス状のバイアス電圧を一定時間印加した後大きい矩形パルス状のバイアス電圧を印加する場合の波形を示すグラフ、（ｃ）は（ａ）の場合に対応する半導体基板上における成膜状態を示す断面図、（ｄ）は（ｂ）の場合に対応する半導体基板上における成膜状態を示す断面図である。
【図４】図２（ａ）の場合に対応する半導体基板上における成膜状態を示す図であって、（ａ）は断面写真、（ｂ）はそのスケッチである。
【図５】図２（ｂ）の場合に対応する半導体基板上における成膜状態を示す図であって、（ａ）は断面写真、（ｂ）はそのスケッチである。
【図６】図２（ｃ）の場合に対応する半導体基板上における成膜状態を示す図であって、（ａ）は断面写真、（ｂ）はそのスケッチである。
【図７】図３（ｂ）の場合に対応する半導体基板上における成膜状態を示す図であって、（ａ）は断面写真、（ｂ）はそのスケッチである。
【図８】本発明の実施の形態２に係る成膜装置としてのイオンプレーティング装置の構成を示す模式図である。
【図９】従来の銅成膜方法におけるバイアス電圧の印加ステップを示すグラフである。
【図１０】図１０（ａ）〜（ｅ）は図９のバイアス電圧の印加ステップに対応する半導体基板の成膜過程を示す断面図である。
【符号の説明】
１  アーク蒸発源装置
２  アーク蒸発源電極
３  アーク電源装置
５  真空チャンバ
６  基材ホルダ
７  基材（半導体基板）
８  蒸発粒子（銅粒子）
２１  高周波電源装置
２２  ハイパスフィルタ
２３  ローパスフィルタ
３１  プラズマ
３２  蒸発源
３３  加熱電源
１０１  基板
１０２  絶縁膜
１０３  溝
１０４  銅膜
１０５  ボイド
１０６  バリア膜
Ｔ１    パルス幅
Ｔ２    パルス間隔
Ｔ３    パルス周期
Ｔ４    第１のステップの期間
Ｔ５    第２のステップの期間
【図１】
2004214487.tif 000003
【図２】
2004214487.tif 000004
【図３】
2004214487.tif 000005
【図４】
2004214487.tif 000006
【図５】
2004214487.tif 000007
【図６】
2004214487.tif 000008
【図７】
2004214487.tif 000009
【図８】
2004214487.tif 000010
【図９】
2004214487.tif 000011
【図１０】
2004214487.tif 000012