(57)【要約】【課題】ミュート機能オン／オフ時におけるＤＣ電位の変動を抑制し、ボツ音の発生を防ぐ。【解決手段】演算増幅器ＯＰ１１の正転入力端子への入力を、ミュートオン時にスイッチＳＷ１２ａを切り換えて基準電圧ＶDD２・１／２とする簡易な構成により、ミュートオン／オフ切換時においてＤＣ変動を回避しボツ音の発生を防止することができる。【選択図】  図１
2004214712.tif 000002
【特許請求の範囲】
【請求項１】
第１の電源電圧ＶDD１を供給されて動作し、信号を出力する回路を有する第１の回路系と、
第２の電源電圧ＶDD２を供給されて動作し、前記第１の回路系から出力された前記信号を抵抗値ｒの入力抵抗を介して反転入力端子に入力され、前記反転入力端子と出力端子との間に抵抗値Ａ・ｒの帰還抵抗が接続された、ゲイン−Ａの反転増幅器と、前記帰還抵抗と並列に前記反転増幅器の反転入力端子と出力端子との間に直列に接続された第１のアナログスイッチと、
前記第１の回路系における前記第１の電源電圧ＶDD１の中点電位ＶDD１・１／２と、前記第２の回路系における前記第２の電源電圧ＶDD２の中点電位ＶDD２・１／２とを１：Ａに抵抗分圧した基準電圧を生成する基準電圧生成部と、
前記反転増幅器の正転入力端子と、前記基準電圧生成部における前記基準電圧を生成する端子又は前記第２の回路系の前記第２の電源電圧ＶDD２の中点電位を生成する端子とを接続する第２のアナログスイッチとを有する第２の回路系と、
を備え、
前記第１のアナログスイッチは、ミュートオフ時にオフし、ミュートオン時にオンして前記反転増幅器の帰還抵抗を短絡し、
前記第２のアナログスイッチは、ミュートオフ時に前記反転増幅器の正転入力端子を前記基準電圧生成部における前記基準電圧を生成する端子に接続し、ミュートオン時に前記反転増幅器の正転入力端子を前記基準電圧生成部が生成した前記第２の回路系の前記第２の電源電圧ＶDD２の中点電位を生成する端子に接続することを特徴とする増幅回路。
【請求項２】
第１の電源電圧ＶDD１を供給されて動作し、信号を出力する回路を有する第１の回路系と、
第２の電源電圧ＶDD２を供給されて動作し、前記第１の回路系から出力された前記信号を抵抗値ｒの入力抵抗を介して反転入力端子に入力され、前記反転入力端子と出力端子との間に抵抗値Ａ・ｒの帰還抵抗が接続されたゲイン−Ａの反転増幅器と、前記帰還抵抗と並列に前記反転増幅器の反転入力端子と出力端子との間に直列に接続された第１のアナログスイッチと、
前記第１の回路系の前記第１の電源電圧端子に一端を接続された抵抗値Ｒ１の第１の抵抗と、
前記第１の回路系の接地電圧端子に一端を接続され、他端を前記第１の抵抗の他端に接続された抵抗値Ｒ１の第２の抵抗と、
前記第２の回路系の前記第２の電源電圧端子に一端を接続された抵抗値Ｒ２の第３の抵抗と、
前記第２の回路系の接地電圧端子に一端を接続され、他端を前記第３の抵抗の他端に接続された抵抗値Ｒ２の第４の抵抗と、
前記第２の回路系の前記接地電圧端子に一端を接続され、他端を前記第３の抵抗の他端に接続されたコンデンサと、
前記第１の抵抗の他端と前記第３の抵抗の他端との間に直列に接続された抵抗値(Ｒ−Ｒ１・１／２)の第５の抵抗及び抵抗値Ａ＊Ｒの第６の抵抗とを有し、前記第５の抵抗と前記第６の抵抗との接続点から抵抗分圧して生成した基準電圧を出力する基準電圧生成部と、
前記反転増幅器の正転入力端子を、前記基準電圧生成部の前記基準電圧を出力する出力端子と前記第３の抵抗の他端とのいずれかに接続する第２のアナログスイッチとを有する第２の回路系と、
を備え、
前記第１のアナログスイッチは、ミュートオフ時にオフし、ミュートオン時にオンして前記反転増幅器の帰還抵抗を短絡し、
前記第２のアナログスイッチは、ミュートオフ時に前記反転増幅器の正転入力端子を前記基準電圧生成部の前記基準電圧を出力する出力端子に接続し、ミュートオン時に前記反転増幅器の正転入力端子を前記第３の抵抗の他端に接続することを特徴とする増幅回路。
【請求項３】
第１の電源電圧ＶDD１を供給されて動作し、信号を出力する回路を有する第１の回路系と、
第２の電源電圧ＶDD２を供給されて動作し、前記第１の回路系から出力された前記信号を抵抗値ｒの入力抵抗を介して反転入力端子に入力され、前記反転入力端子と出力端子との間に抵抗値Ａ・ｒの帰還抵抗が接続された、ゲイン−Ａの反転増幅器と、前記帰還抵抗と並列に前記反転増幅器の反転入力端子と出力端子との間に直列に接続された第１のアナログスイッチと、
前記第１の回路系の前記第１の電源電圧端子に一端を接続された抵抗値Ｒ１の第１の抵抗と、
前記第１の回路系の接地電圧端子に一端を接続され、他端を前記第１の抵抗の他端に接続された抵抗値Ｒ１の第２の抵抗と、
前記第１の回路系の前記接地電圧端子に一端を接続され、他端を前記第１の抵抗の他端に接続された第１のコンデンサと、
前記第２の回路系の前記第２の電源電圧端子に一端を接続された抵抗値Ｒ２の第３の抵抗と、
前記第２の回路系の接地電圧端子に一端を接続され、他端を前記第３の抵抗の他端に接続された抵抗値Ｒ２の第４の抵抗と、
前記第２の回路系の前記接地電圧端子に一端を接続され、他端を前記第３の抵抗の他端に接続された第２のコンデンサと、
前記第１の抵抗の他端と前記第３の抵抗の他端との間に直列に接続された抵抗値(Ｒ−Ｒ１・１／２)の第５の抵抗及び抵抗値Ａ＊Ｒの第６の抵抗とを有し、前記第５の抵抗と前記第６の抵抗との接続点から抵抗分圧して生成した基準電圧を出力する基準電圧生成部と、
前記反転増幅器の正転入力端子を、前記基準電圧生成部の前記基準電圧を出力する出力端子と前記第３の抵抗の他端とのいずれかに接続する第２のアナログスイッチとを有する第２の回路系と、
を備え、
前記第１のアナログスイッチは、ミュートオフ時にオフし、ミュートオン時に前記反転増幅器の帰還抵抗を短絡し、
前記第２のアナログスイッチは、ミュートオフ時に前記反転増幅器の正転入力端子を前記基準電圧生成部の前記基準電圧を出力する出力端子に接続し、ミュートオン時に前記反転増幅器の正転入力端子を前記第３の抵抗の他端に接続することを特徴とする増幅回路。
【請求項４】
請求項２又は３記載の増幅回路を、第１の接地電圧に基づいて動作させる第１の回路ブロックと、
前記増幅回路に含まれる前記反転増幅器の出力端子に第３のコンデンサを介して入力端子が接続され、第２の接地電圧に基づいて前記反転増幅器からの出力信号を増幅するバッファ増幅器を有する第２の回路ブロックとを備え、
請求項２記載の前記コンデンサの一端、又は請求項３記載の前記第２のコンデンサの一端が、前記第２の接地電圧端子に接続されていることを特徴とする増幅回路。
【請求項５】
請求項２又は３記載の増幅回路において、抵抗値Ｒを有する前記第４の抵抗を、抵抗値（α＋１）Ｒ（αは正数）を有する第７の抵抗と置き換えたことを特徴とする増幅回路。
【請求項６】
第１の電源電圧ＶDD１を供給されて動作し、信号を出力する回路を有する第１の回路系と、
第２の電源電圧ＶDD２を供給されて動作し、前記第１の回路系から出力された前記信号を抵抗値ｒの入力抵抗を介して反転入力端子に入力され、前記反転入力端子と出力端子との間に抵抗値が０からＡ・ｒまで変化しうる第１の可変抵抗が接続された、ゲインが０から−Ａまで変化する反転増幅器と、
前記第１の回路系における前記第１の電源電圧ＶDD１の中点電位ＶDD１・１／２と、前記第２の回路系における前記第２の電源電圧ＶDD２の中点電位ＶDD２・１／２とを、抵抗値Ｒを有する第１の抵抗と、抵抗値０からＡ＊ｒの間で変化し得る第２の可変抵抗とで抵抗分圧した基準電圧を生成し、前記反転増幅器の正転入力端子に供給する基準電圧生成部とを有する第２の回路系と、
を備え、
前記第１及び第２の可変抵抗は、ミュートオフからオンに移行するときは同じタイミングで抵抗値をＡ・ｒから減少させて最終的に短絡状態にし、ミュートオンからオフに移行するときは同じタイミングで短絡状態から抵抗値をＡ・ｒまで増加させることを特徴とする増幅器。
【請求項７】
第１の電源電圧ＶDD１を供給されて動作し、信号を出力する回路を有する第１の回路系と、
第２の電源電圧ＶDD２を供給されて動作し、前記第１の回路系から出力された前記信号を抵抗値ｒの入力抵抗を介して反転入力端子に入力され、前記反転入力端子と出力端子との間に抵抗値が０からＡ・ｒまで変化しうる第１の可変抵抗が接続された、ゲインが０から−Ａまで変化しうる反転増幅器と、
前記第１の回路系の前記第１の電源電圧端子に一端を接続された抵抗値Ｒ１の第１の抵抗と、
前記第１の回路系の接地電圧端子に一端を接続され、他端を前記第１の抵抗の他端に接続された抵抗値Ｒ１の第２の抵抗と、
前記第１の回路系の前記接地電圧端子に一端を接続され、他端を前記第１の抵抗の他端に接続された第１のコンデンサと、
前記第２の回路系の前記第２の電源電圧端子に一端を接続された抵抗値Ｒ２の第３の抵抗と、
前記第２の回路系の接地電圧端子に一端を接続され、他端を前記第３の抵抗の他端に接続された抵抗値Ｒ２の第４の抵抗と、
前記第２の回路系の前記接地電圧端子に一端を接続され、他端を前記第３の抵抗の他端に接続された第２のコンデンサと、
前記第３の抵抗の他端に正転入力端子が接続され、反転入力端子が出力端子に接続されたバッファ増幅器と、
前記第１の抵抗の他端と前記バッファ増幅器の出力端子との間に直列に接続された抵抗値(Ｒ−Ｒ１・１／２)の第５の抵抗と、抵抗値が０からＡ＊Ｒの範囲で変化し得る第２の可変抵抗とを有し、前記第５の抵抗と前記第２の可変抵抗との接続点から抵抗分圧した基準電圧を生成し、前記反転増幅器の正転入力端子に供給する基準電圧生成部とを有する第２の回路系と、
を備え、
前記第１及び第２の可変抵抗は、ミュートオフからオンに移行するときは同じタイミングで抵抗値をＡ・ｒから減少させて最終的に短絡状態にし、ミュートオンからオフに移行するときは同じタイミングで短絡状態から抵抗値をＡ・ｒまで増加させることを特徴とする増幅器。
【請求項８】
請求項７記載の前記反転増幅器を、第１の接地電圧に基づいて動作させる第１の回路ブロックと、
前記反転増幅器の出力端に第３のコンデンサを介して入力端子が接続され、第２の接地電圧に基づいて前記反転増幅器からの出力信号を増幅する第２のバッファ増幅器を有する第２の回路ブロックとを備え、
前記第２のコンデンサの一端が前記第２の接地電圧端子に接続されていることを特徴とする増幅回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は増幅回路に関し、特に２種類の電源電圧を用いて動作するアナログ反転増幅器を含み、その帰還抵抗を短絡してミュートする機能を有する増幅回路として好適なものに関する。
【０００２】
【従来の技術】
図２５に、従来のミュート機能を内蔵した増幅回路の一例を示す。演算増幅器ＯＰ２０１の反転入力端子に抵抗ｒを介して入力信号ｅｉが入力され、正転入力端子に基準電圧ＶDD／２が入力され、反転入力端子と出力端子との間に帰還抵抗Ａ＊ｒが直列接続され、出力端子から出力信号ｅ０が出力される。ミュートさせるときは、反転入力端子と出力端子との間の帰還抵抗Ａ＊ｒをアナログスイッチＳＷ２０１で短絡させる。
【０００３】
ここでは、入力と出力で電源電圧ＶDDは同じであり、帰還抵抗Ａ＊ｒがアナログＳＷ２０１によって短絡され、反転増幅器のゲインが０に近い値になることによりミュート動作が達成されている。
【０００４】
通常、正転入力の電圧、即ち基準電圧ＶREFは、ＶDD／２に設定されているので、図２５に示すように、帰還抵抗Ａ＊ｒを短絡することで出力電圧は基準電圧となり、入力信号ｅｉは遮断される。
【０００５】
この際、通常入力信号ｅｉのＤＣ電位はＶDD・１／２に設定されており、ミュート機能のオン／オフ切り換えによって出力ＤＣ電位に変化は生じないので、いわゆるボツ音は発生しない。図２６に、ゲインＡ＝１の場合における入出力波形を示す。
【０００６】
近年、ＬＳＩプロセスの微細化が進み、電源電圧が低下している。その一方で、出力信号振幅には一定値以上のものが要求されることが多い。このため、入力側の電源電圧と出力側の電源電圧とが異なる場合が多くなってきている。
【０００７】
図２７に示された従来の増幅回路は、入力側の電源電圧と出力側の電源電圧とが異なっているが、最適なＤＣ条件で動作するように設計された２電源反転増幅回路に、図２５に示されたミュート機能を含めたものに相当する。入力信号ｅｉは、ＶDD１・１／２を中心に最大ＶDD１の振幅で振れる。
【０００８】
演算増幅器ＯＰ２０１の反転入力端子に抵抗ｒを介して入力信号ｅｉが入力され、正転入力端子にＶDD１・１／２とＶDD２・１／２とを抵抗Ｒと抵抗Ａ・Ｒで抵抗分圧した基準電位が入力され、反転入力端子と出力端子との間に帰還抵抗Ａ＊ｒが直列接続され、出力端子から出力信号ｅ０が出力される。ミュートさせるときは、反転入力端子と出力端子との間の帰還抵抗Ａ＊ｒをアナログスイッチＳＷ２０１で短絡させる。
【０００９】
この増幅回路は、例えば特許文献１に開示されている。また、従来のミュート機能を有する増幅回路を開示するものとして特許文献２が存在し、さらに２電源増幅回路を開示するものとして特許文献３が存在する。
【００１０】
【特許文献１】
特願平１１−１８７０２８号
【特許文献２】
特開２００２−５７５３８号公報
【特許文献３】
特開２００１−１６０４３号公報
【００１１】
ここで、図２７に示された増幅回路においてアナログスイッチＳＷ２０１をオンしてミュート機能をオンすると、出力電位は、
ＶDD２・１／２−Ａ（ＶDD２−ＶDD１）／［２＊（１＋Ａ）］
となる。図２８に示されたように、この出力電位のＤＣ変化によりミュート機能のオン／オフ時に大きなボツ音が発生することになる。
【００１２】
図２７に示された増幅回路における入力側の基準電圧ＶDD１・１／２と出力側の基準電圧ＶDD２・１／２は、多くの場合図２９に示されるように抵抗分圧で作られる。この回路においても、帰還抵抗Ａ＊ｒを短絡してミュート機能をオンすると、全く同じ不具合が発生する。
【００１３】
図３０に、従来のミュート機能内蔵反転増幅回路の他の例を示す。この増幅回路は、図２５に示された回路を改善したものに相当する。図３１に示すように、演算増幅器ＯＰ２０１には、必ず入力オフセット電圧ＥＯＳが存在する。この電圧ＥＯＳは、通常は数ミリＶ程度である。これにより、ミュートオン／オフの切換時にＡ＊ＥＯＳのＤＣ電位差が発生し、ＨｉＦｉ用途ではこのような電位差も問題になることがある。
【００１４】
この場合は、図３０に示された増幅回路のように、帰還抵抗Ａ＊ｒを可変抵抗ＶＲ１にして、ミュート機能をオンさせるときは徐々に抵抗が減少するように変化させる。これにより、前述した演算増幅器ＯＰ２０１のオフセットと入力信号ｅｉのオフセット等による、ミュートオン／オフ時のＤＣ電位変化を、図３２に示されたような波形から図３３あるいは図３４に示されたような波形にすることで、耳障りなボツ音を防ぐことができる。
【００１５】
しかし、図２９に示された増幅回路のように、入力信号ｅｉがＶDD１・１／２を中心に接地電位からＶDD１の範囲で振れて、ＶDD１・１／２と出力の基準電圧ＶDD２・１／２とを抵抗比１：Ａで分割した電圧を演算増幅器ＯＰ２０１の正転入力電圧とし、出力電圧がＶDD２・１／２を中心に振れるようにした回路に対して、図３０に示されたような可変抵抗を用いたミュート回路を適用すると、図３５に示される構成を有することになる。この場合には、図３６に示されたように、ミュート機能オン／オフ時のＤＣ電位変化は滑らかにはなるが、Ａ＊(ＶDD２−ＶDD１)／[２＊(１＋Ａ)]なるＤＣ電位差が発生するので、耳障りなボツ音を防ぐことはできない。
【００１６】
【発明が解決しようとする課題】
上述したように、従来の増幅回路はミュート機能をオン／オフさせる時にＤＣ電位変動が生じボツ音が発生していた。
【００１７】
本発明は上記事情に鑑み、ミュート機能をオン／オフさせる時のＤＣ電位の変動を防止し、ボツ音の発生を防ぐことが可能な増幅回路を提供することを目的とする。
【００１８】
【課題を解決するための手段】
本発明の増幅回路は、
第１の電源電圧ＶDD１を供給されて動作し、信号を出力する回路を有する第１の回路系と、
第２の電源電圧ＶDD２を供給されて動作し、前記第１の回路系から出力された前記信号を抵抗値ｒの入力抵抗を介して反転入力端子に入力され、前記反転入力端子と出力端子との間に抵抗値Ａ・ｒの帰還抵抗が接続された、ゲイン−Ａの反転増幅器と、前記帰還抵抗と並列に前記反転増幅器の反転入力端子と出力端子との間に直列に接続された第１のアナログスイッチと、
前記第１の回路系における前記第１の電源電圧ＶDD１の中点電位ＶDD１・１／２と、前記第２の回路系における前記第２の電源電圧ＶDD２の中点電位ＶDD２・１／２とを１：Ａに抵抗分圧した基準電圧を生成する基準電圧生成部と、
前記反転増幅器の正転入力端子と、前記基準電圧生成部における前記基準電圧を生成する端子又は前記第２の回路系の前記第２の電源電圧ＶDD２の中点電位を生成する端子とを接続する第２のアナログスイッチとを有する第２の回路系と、
を備え、
前記第１のアナログスイッチは、ミュートオフ時にオフし、ミュートオン時にオンして前記反転増幅器の帰還抵抗を短絡し、
前記第２のアナログスイッチは、ミュートオフ時に前記反転増幅器の正転入力端子を前記基準電圧生成部における前記基準電圧を生成する端子に接続し、ミュートオン時に前記反転増幅器の正転入力端子を前記基準電圧生成部が生成した前記第２の回路系の前記第２の電源電圧ＶDD２の中点電位を生成する端子に接続することを特徴とする。
【００１９】
また本発明の増幅回路は、
第１の電源電圧ＶDD１を供給されて動作し、信号を出力する回路を有する第１の回路系と、
第２の電源電圧ＶDD２を供給されて動作し、前記第１の回路系から出力された前記信号を抵抗値ｒの入力抵抗を介して反転入力端子に入力され、前記反転増幅器の反転入力端子と出力端子との間に抵抗値Ａ・ｒの帰還抵抗が接続された、ゲイン−Ａの反転増幅器と、前記帰還抵抗と並列に前記反転増幅器の反転入力端子と出力端子との間に直列に接続された第１のアナログスイッチと、
前記第１の回路系の前記第１の電源電圧端子に一端を接続された抵抗値Ｒ１の第１の抵抗と、
前記第１の回路系の接地電圧端子に一端を接続され、他端を前記第１の抵抗の他端に接続された抵抗値Ｒ１の第２の抵抗と、
前記第２の回路系の前記第２の電源電圧端子に一端を接続された抵抗値Ｒ２の第３の抵抗と、
前記第２の回路系の接地電圧端子に一端を接続され、他端を前記第３の抵抗の他端に接続された抵抗値Ｒ２の第４の抵抗と、
前記第２の回路系の前記接地電圧端子に一端を接続され、他端を前記第３の抵抗の他端に接続されたコンデンサと、
前記第１の抵抗の他端と前記第３の抵抗の他端との間に直列に接続された抵抗値(Ｒ−Ｒ１・１／２)の第５の抵抗及び抵抗値Ａ＊Ｒの第６の抵抗とを有し、前記第５の抵抗と前記第６の抵抗との接続点から抵抗分圧して生成した基準電圧を出力する基準電圧生成部と、
前記反転増幅器の正転入力端子を、前記基準電圧生成部の前記基準電圧を出力する出力端子と前記第３の抵抗の他端とのいずれかに接続する第２のアナログスイッチとを有する第２の回路系と、
を備え、
前記第１のアナログスイッチは、ミュートオフ時にオフし、ミュートオン時にオンして前記反転増幅器の帰還抵抗を短絡し、
前記第２のアナログスイッチは、ミュートオフ時に前記反転増幅器の正転入力端子を前記基準電圧生成部の前記基準電圧を出力する出力端子に接続し、ミュートオン時に前記反転増幅器の正転入力端子を前記第３の抵抗の他端に接続することを特徴とする。
【００２０】
あるいは本発明の増幅回路はさらに、
前記第１の回路系の前記接地電圧端子に一端を接続され、他端を前記第１の抵抗の他端に接続された第２のコンデンサを備える。
【００２１】
また本発明の増幅回路は、
第１の電源電圧ＶDD１を供給されて動作し、信号を出力する回路を有する第１の回路系と、
第２の電源電圧ＶDD２を供給されて動作し、前記第１の回路系から出力された前記信号を抵抗値ｒの入力抵抗を介して反転入力端子に入力され、前記反転入力端子と出力端子との間に抵抗値が０からＡ・ｒまで変化しうる第１の可変抵抗が接続された、ゲインが０から−Ａまで変化する反転増幅器と、
前記第１の回路系における前記第１の電源電圧ＶDD１の中点電位ＶDD１・１／２と、前記第２の回路系における前記第２の電源電圧ＶDD２の中点電位ＶDD２・１／２とを、抵抗値Ｒを有する第１の抵抗と、抵抗値０からＡ＊ｒの間で変化し得る第２の可変抵抗とで抵抗分圧した基準電圧を生成し、前記反転増幅器の正転入力端子に供給する基準電圧生成部とを有する第２の回路系と、
を備え、
前記第１及び第２の可変抵抗は、ミュートオフからオンに移行するときは同じタイミングで抵抗値をＡ・ｒから減少させて最終的に短絡状態にし、ミュートオンからオフに移行するときは同じタイミングで短絡状態から抵抗値をＡ・ｒまで増加させることを特徴とする。
【００２２】
あるいはまた、本発明の増幅回路は、
第１の電源電圧ＶDD１を供給されて動作し、信号を出力する回路を有する第１の回路系と、
第２の電源電圧ＶDD２を供給されて動作し、前記第１の回路系から出力された前記信号を抵抗値ｒの入力抵抗を介して反転入力端子に入力され、前記反転入力端子と出力端子との間に抵抗値が０からＡ・ｒまで変化しうる第１の可変抵抗が接続された、ゲインが０から−Ａまで変化する反転増幅器と、
前記第１の回路系の前記第１の電源電圧端子に一端を接続された抵抗値Ｒ１の第１の抵抗と、
前記第１の回路系の接地電圧端子に一端を接続され、他端を前記第１の抵抗の他端に接続された抵抗値Ｒ１の第２の抵抗と、
前記第１の回路系の前記接地電圧端子に一端を接続され、他端を前記第１の抵抗の他端に接続された第１のコンデンサと、
前記第２の回路系の前記第２の電源電圧端子に一端を接続された抵抗値Ｒ２の第３の抵抗と、
前記第２の回路系の接地電圧端子に一端を接続され、他端を前記第３の抵抗の他端に接続された抵抗値Ｒ２の第４の抵抗と、
前記第２の回路系の前記接地電圧端子に一端を接続され、他端を前記第３の抵抗の他端に接続された第２のコンデンサと、
前記第３の抵抗の他端に正転入力端子が接続され、反転入力端子が出力端子に接続されたバッファ増幅器と、
前記第１の抵抗の他端と前記バッファ増幅器の出力端子との間に直列に接続された抵抗値(Ｒ−Ｒ１・１／２)の第５の抵抗と、抵抗値が０からＡ＊Ｒの範囲で変化し得る第２の可変抵抗とを有し、前記第５の抵抗と前記第２の可変抵抗との接続点から抵抗分圧して生成した基準電圧を出力する基準電圧生成部とを有する第２の回路系と、
を備え、
前記第１及び第２の可変抵抗は、ミュートオフからオンに移行するときは同じタイミングで抵抗値をＡ・ｒから減少させて最終的に短絡状態にし、ミュートオンからオフに移行するときは同じタイミングで短絡状態から抵抗値をＡ・ｒまで増加させることを特徴とする。
【００２３】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
【００２４】
（１）第１の実施の形態
図１に、本発明の第１の実施の形態による２電源ミュート機能内蔵反転増幅回路の構成を示す。
【００２５】
上述したように、ＬＳＩプロセスの微細化による電源電圧の低下への要求と、出力信号振幅への要求とに対応するため、入力側が電源電圧ＶDD１のＶDD１回路系で構成され、出力側が電源電圧ＶDD２（ＶDD１＜ＶDD２）のＶDD２回路系で構成されている。
【００２６】
演算増幅器ＯＰ１１の反転入力端子に、抵抗ｒを介して入力信号ｅｉが入力される。正転入力端子にミュートオフ時には、スイッチＳＷ１２ａを介して、ＶDD１回路系の中点電位ＶDD１・１／２と、ＶDD２回路系の中点電位ＶDD２・１／２とを抵抗比１：Ａで分割した電圧が入力される。反転入力端子と出力端子との間に帰還抵抗Ａ＊ｒが接続され、出力端子から出力信号ｅ０が出力される。
【００２７】
入力信号ｅｉは、ＶDD１・１／２を中心に最大ＶDD１の振幅で振れる。出力信号ｅ０は、ＶDD２・１／２を中心に最大ＶDD２の振幅で振れる。
【００２８】
ミュートさせるときは、反転入力端子と出力端子との間の帰還抵抗Ａ＊ｒをアナログスイッチＳＷ１１で短絡させることで、反転増幅回路のゲインが０に近い値になりミュート動作が達成される。
【００２９】
さらに、ミュートオン時には、演算増幅器ＯＰ１１の正転入力端子はアナログスイッチＳＷ１２ａを介して、基準電圧ＶDD２・１／２に接続される。
【００３０】
このように、本実施の形態が図２７、図２９に示された従来の増幅回路と異なる点は、ミュートオン時に帰還抵抗を短絡するのみならず、基準電圧ＶREFを生成する回路に接続されている演算増幅器ＯＰ１１の正転入力端子を、アナログスイッチＳＷ１２ａにより電圧ＶDD２・１／２端子に接続する点である。
【００３１】
このような構成を備えたことにより、本実施の形態によれば、図２５に示された従来の構成と比較し、アナログスイッチＳＷ１２ａを１個追加する簡易な構成により、図３に示されるようにミュートオン／オフ時の出力ＤＣ電位の変動を回避することでボツ音の発生が防止される。
【００３２】
ここで、アナログスイッチＳＷ１１で用いられている具体的な回路構成の一例を図２に示す。図２（ａ）に示されたアナログスイッチＳＷ１１は、図２（ｂ）に示されたように、ＰチャネルトランジスタＰＴ１１とＮチャネルトランジスタＮＴ１１のソース、ドレインがそれぞれ接続され、ＮチャネルトランジスタＮＴ１１のゲートに制御信号Ｃ、ＰチャネルトランジスタＰＴ１１のゲートにインバータＩＮ１１で反転された制御信号／Ｃが入力され、オン／オフが制御される。スイッチＳＷ１２ａは、図２に示されたスイッチを２個用いることで容易に構成できる。
【００３３】
図４に、上記第１の実施の形態による増幅器を、基準電圧発生部を共有した状態でｎ（ｎは２以上の整数）チャネル配列した場合の構成を示す。
【００３４】
入力側にＶDD１回路系回路ＣＴ１１ａを備え、出力側にＶDD２回路系回路ＣＴ１２ｂを備えている。
【００３５】
ＶDD１回路系回路ＣＴ１１ａにおいて、１チャネル〜ｎチャネルにおいてそれぞれ、入力信号ｅｉ１〜ｅｉｎが入力される。
【００３６】
ＶDD２回路系回路ＣＴ１２ｂにおいて、１チャネル〜ｎチャネルにおいてそれぞれ、演算増幅器ＯＰ１１〜ＯＰ１ｎの反転入力端子に、抵抗ｒを介して入力信号ｅｉ１〜ｅｉｎが入力される。
【００３７】
１〜ｎチャネルの演算増幅器ＯＰ１１〜１ｎの正転入力端子に、ミュートオフ時には、スイッチＳＷ１２ａを介して、ＶDD１回路系の中点電位ＶDD１・１／２と、ＶDD２回路系の中点電位ＶDD２・１／２とを抵抗比１：Ａで分割した電圧が入力される。反転入力端子と出力端子との間に帰還抵抗Ａ＊ｒが直列接続され、出力端子から出力信号ｅ０１〜ｅ０ｎがそれぞれ出力される。
【００３８】
ミュートさせるときは、反転入力端子と出力端子との間の帰還抵抗Ａ＊ｒをアナログスイッチＳＷ１１〜ＳＷ１ｎでそれぞれ短絡させることで、反転増幅回路のゲインが０に近い値になりミュート動作が達成される。
【００３９】
さらに、ミュートオン時には上記第１の実施の形態と同様に、演算増幅器ＯＰ１１〜ＯＰ１ｎの正転入力端子は共通接続されたアナログスイッチＳＷ１２ａを介して、基準電圧ＶDD２・１／２に接続される。
【００４０】
これにより、ミュートオン／オフ時において出力信号のＤＣ電位が変化せずボツ音の発生が防止される。
【００４１】
またこのようなｎチャネル構成とすることで、回路規模を縮小することが可能である。
【００４２】
（２）第２の実施の形態
図２９に示された従来の増幅回路において、上記第１の実施の形態のように、ミュート機能をオンさせる時にアナログスイッチにより演算増幅器の正転入力端子に出力側の基準電圧ＶDD２・１／２を入力するように構成した例を図５に示し、この場合の等価回路を図６に示す。
【００４３】
図６に示された等価回路から分るように、ミュートオン時に演算増幅器ＯＰ１０１の正転入力端子がスイッチＳＷ１０２、抵抗Ｒ２／２を介して電源電圧ＶDD２・１／２端子に接続される。このため、正転入力の電位が抵抗Ｒ２・１／２の電位降下分、即ち電圧Ｒ２(ＶDD２−ＶDD１)／[４＊(１＋Ａ)＊Ｒ]だけ本来の基準電圧ＶDD２・１／２より低くなる。この結果、ミュートオン／オフ時に出力ＤＣ電位が変化し、ボツ音が発生することになる。
【００４４】
そこで、この抵抗Ｒ２・１／２における電位降下をなくすため、図７に示された回路のように、基準電圧ＶDD２・１／２生成部に演算増幅器ＯＰ１０２から成るバッファ増幅回路を付加することが考えられる。しかし、この場合は回路規模の増大を招く。
【００４５】
このような回路規模の増大を抑制するものが、図８に示された本発明の第２の実施の形態による増幅回路である。
【００４６】
この回路構成では、図６に示された回路における抵抗Ａ＊Ｒ−Ｒ２／２が抵抗Ａ＊Ｒに置き換わっている。
【００４７】
図８に示された本実施の形態の等価回路を図９に示す。この図９の構成から分るように、本実施の形態では入力側の電圧ＶDD１・１／２と出力側の基準電圧ＶDD２／２とを抵抗比１：Ａで分割していないので、ミュートオフ時の出力電圧はＶDD２・１／２にはならず、ＶDD２／２＋(ＶDD１・１／２)＊Ｒ２／[２＊(１＋Ａ)＊Ｒ＋Ｒ２]となる。
【００４８】
ところが、ミュートオン時における出力電圧も同様に、ＶDD２／２＋(ＶDD１・１／２)＊Ｒ２／[２＊(１＋Ａ)＊Ｒ＋Ｒ２]となる。従って、ミュートオン／オフ切換時においてボツ音の発生を回避することができる。
【００４９】
但し、この回路では、出力の平均ＤＣ電圧が、本来の中点電位＝ＶDD２・１／２から(ＶDD１・１／２)＊Ｒ２／[２＊(１＋Ａ)＊Ｒ＋Ｒ２]だけ変位する。
【００５０】
しかし、２＊(１＋Ａ)＊Ｒの値をＲ２の値より十分大きくすれば、この中点電位からの変位を十分に小さくすることができる。このため、出力電位を正確にＶDD２・１／２にする必要がある場合を除いて、実用上問題ない程度に変位を抑えることが容易に可能である。
【００５１】
本第２の実施の形態によれば、入力側の基準単位と出力側の基準電位とを抵抗分割で生成しても、バッファ等を介すことなくミュートオン／オフ時のＤＣ変動を抑制しボツ音の発生を防止することが可能である。
【００５２】
（３）第３の実施の形態
図１０に、本発明の第３の実施の形態による増幅回路の構成を示す。
【００５３】
この回路は、図８に示された上記第２の実施の形態における基準電圧ＶDD１・１／２生成部における平滑コンデンサＣ２１を省いたものに相当する。
【００５４】
入力側の電源電圧ＶDD１のリップル成分が、ΔＶDD１であるとする。入力信号ｅｉにΔＶDD１・１／２なるリップル成分が重畳された場合、この成分を平滑コンデンサのないＶDD１・１／２生成部で発生した電源電圧ＶDD１のリップル成分△ＶDD１により打ち消すことができる。
【００５５】
このように、入力信号ｅｉに入力側の電源電圧ＶDD１のリップル成分△ＶDD１の１／２が重畳される信号系を図１１（ｂ）に、この場合の具体的な回路の一例を図１１（ａ）に示す。この回路は、ΣΔ方式の１ビットＤ／Ａ変換器の出力回路である。
【００５６】
１ビット変換出力をＣＭＯＳインバータ出力を抵抗加算した回路ＰＲＺ３１を用いてＰＲＺで出力すると、その平均ＤＣ電圧はＶDD１・１／２となり、電源リップルの１／２（＝△ＶDD１・１／２）が入力信号ｅｉに重畳される。
【００５７】
このような時に、図１１に示されるように、上記第３の実施の形態を適用することで、電源リップルを打ち消して出力信号ｅ０にリップル成分が含まれないようにすることができる。
【００５８】
本第３の実施の形態によれば、電源電圧ＶDD１の中点生成部の平滑コンデンサを取り除くことで、入力信号ｅｉに電源電圧ＶDD１のリップルの１／２が重畳される場合であってもこのような成分を相殺して出力に現れないようにすることができる。
【００５９】
（４）第４の実施の形態
図１２に、本発明の第４の実施の形態の構成を示す。
【００６０】
この回路は接地電位が異なり、所定のインピーダンスＺ４１を介して結合された二つの回路系、ＶDD１回路系ＣＴ４１及びＶDD２回路系ＣＴ４２を含む第１の回路ブロックＣＢ４１と第２の回路ブロックＣＢ４２との間で信号のやり取りをする場合、送り手の第１の回路ブロックＣＢ４１が平滑コンデンサＣ４２を介して受け手の第２の回路ブロックＣＢ４２の接地電位のノイズ(−Ｖｘ)を入力してその出力ｅ０１に重畳することにより、受け手の第２の回路ブロックＣＢ４２の入力信号ｅｉ２には二つの回路ブロックＣＢ４１、ＣＢ４２の接地電位間のノイズ(Ｖｘ)が相殺される回路である。
【００６１】
このような回路に上記第３の実施の形態を適用したものであって、ＶDD２回路系ＣＴ４２の基準電圧ＶDD２・１／２生成部において、二つの抵抗Ｒ２の接続点と接地端子とを平滑コンデンサを介して接続する構成が外され、二つの抵抗Ｒ２の接続点が平滑コンデンサＣ４２を介して第２の回路ブロックＣＢ４２の接地電位に接続されている。
【００６２】
これにより、ミュートオフ時は、平滑コンデンサＣ４２を介して第１の回路ブロックＣＢ４１に接地電位間のノイズ(−Ｖｘ)が入力されると、基準電圧ＶREF生成部において１／(１＋Ａ)に分圧され、スイッチＳＷ４２を介して第１の回路ブロックＣＢ４１における演算増幅器ＯＰ４１の正転入力端子に入力される。この時、正転入力から見たゲインは（１＋Ａ）であるので、結局（−Ｖｘ）が出力される。
【００６３】
第２の回路ブロックＣＢ４２の増幅回路ＡＭＰ４１の入力電圧ｅｉ２は、
ｅｉ２＝ｅｏ１＋Ｖｘ
となる。しかし、
ｅｏ１＝−Ａ＊ｅｉ−Ｖｘ
であるので、結局
ｅｉ２＝ｅｏ１＋Ｖｘ＝−Ａ＊ｅｉ−Ｖｘ＋Ｖｘ＝−Ａ＊ｅｉ
となり、接地電位間のノイズ（Ｖｘ）は相殺されることになる。
【００６４】
ミュートオン時は、スイッチＳＷ４２と平滑コンデンサＣ４２とを介して、接地電位間のノイズ（−Ｖｘ）が直接第１の回路ブロックＣＢ４１の演算増幅器ＯＰ４１の正転入力端子に入力される。しかし、この時演算増幅器ＯＰ４１はスイッチＳＷ４１によって帰還抵抗Ａ＊ｒが短絡されているので、正転入力から見たゲインは１となる。このときの出力信号ｅｏ１は、
ｅｏ１＝−Ｖｘ
となる。
【００６５】
従って、ミュートオン時においても、第２の回路ブロックＣＢ４２における増幅回路ＡＭＰ４１の入力電圧ｅｉ２では接地電位間のノイズ（Ｖｘ）が相殺される。
【００６６】
本第４の実施の形態によれば、第１の回路ブロックＣＢ４１の基準電圧ＶDD２・１／２生成部における平滑コンデンサの接地点を、異なる第２の回路ブロックＣＢ４２の接地電位にすることで、接地電位間にノイズＶｘが存在する異なる回路ブロックＣＢ４１、ＣＢ４２間での信号受け渡しでノイズＶｘを相殺することができる。
【００６７】
（５）第５の実施の形態
図１３に、本発明の第５の実施の形態の構成を示す。
【００６８】
本実施の形態は、図８に示された上記第２の実施の形態を一部変形したものに相当し、出力ＤＣ電位が中点電位ＶDD２・１／２から変位することを修復したものである。
【００６９】
上記第２の実施の形態において、基準電圧ＶDD２・１／２生成部における接地側の抵抗Ｒ２を抵抗Ｒ２＋αＲ２に置き換えている。これにより、基準電圧ＶDD２・１／２生成部から生成される電圧を本来の中点電圧ＶDD２・１／２から少し高めにし、出力ＤＣ電位をＶDD２・１／２にする。
【００７０】
本第５の実施の形態の等価回路の構成を図１４に示す。
【００７１】
α／[２＊(１＋α)]＝[Ｒ２＊(ＶDD２−ＶDD１)]／[２＊Ｒ＊ＶDD２＊(１＋Ａ)]
上記式よりαを求め、上記第２の実施の形態における接地された側の抵抗Ｒ２を抵抗Ｒ２＋α・Ｒ２に置き換えることで、上記第２の実施の形態と同様にボツ音のないミュート機能付き増幅回路を得ることができ、かつ出力電位を基準電圧ＶDD２・１／２にすることができる。本第５の実施の形態における、基準電圧ＶDD２・１／２生成部の接地側の抵抗Ｒ２を抵抗Ｒ２＋αＲ２に置き換える手法は、上記第２の実施の形態に対してだけでなく、上記第３、第４の実施の形態に対してもそれぞれ適用することができる。
【００７２】
本第５の実施の形態によれば、上記第３の実施の形態において出力電位が基準電圧ＶDD２・１／２よりやや低下する点を改善し、より正確に基準電圧ＶDD２・１／２に設定することができる。
【００７３】
（６）第６の実施の形態
図１５に、本発明の第６の実施の形態の構成を示す。
【００７４】
本実施の形態は、上記第１の実施の形態におけるスイッチＳＷ１１を除去して帰還抵抗Ａ＊ｒを可変抵抗ＶＲ６１に置き換え、さらにスイッチＳＷ１２ａを除去して出力側の基準電圧ＶREF生成部における抵抗Ａ＊ｒを可変抵抗ＶＲ６２に置き換えたものに相当する。
【００７５】
このように、帰還抵抗Ａ＊ｒをスイッチにより瞬時に短絡するのでなく、帰還抵抗Ａ＊ｒを可変抵抗ＶＲ６１にすることで段階的に抵抗値を変化させて演算増幅器ＯＰ６１のオフセットやその他の原因によるミュートオン／オフ時の微小ＤＣ変動を緩やかに切り換えることにより、小さなボツ音をも出ないようにすることができる。
【００７６】
ここで、基準電圧ＶREF生成部において、可変抵抗ＶＲ６１の抵抗変化と同期して可変抵抗ＶＲ６２も抵抗変化させることで、出力電位が変化しないようにすることができる。
【００７７】
次に、本第６の実施の形態を一部変形した増幅回路の構成を図１６に示す。これは、図７に示された基準電圧ＶREF生成部にバッファ増幅回路ＯＰ７２を含む構成において、スイッチＳＷ１０１を除去して帰還抵抗Ａ＊ｒを可変抵抗ＶＲ７１に置き換え、さらにスイッチＳＷ１０２を除去して出力側の基準電圧ＶREF生成部における抵抗Ａ＊ｒを可変抵抗ＶＲ７２に置き換えたものに相当する。
【００７８】
ここで、図８に示された上記第２の実施の形態において、スイッチＳＷ２１を除去して帰還抵抗Ａ＊ｒを可変抵抗ＶＲ７１に置き換え、さらにスイッチＳＷ２２を除去して出力側の基準電圧ＶREF生成部における抵抗Ａ＊ｒを可変抵抗ＶＲ７２に置き換えることで、バッファ増幅回路ＯＰ７２を用いない場合の構成を図１７に示し、この場合との相違について説明する。
【００７９】
図１７に示された増幅回路のように、バッファ増幅回路ＯＰ７２を用いないで構成した場合には、詳細に検討すると、可変抵抗ＶＲ１とＶＲ２とを同期して抵抗変化させても、出力にＤＣ電位変動が生じることがわかった。
【００８０】
このような出力のＤＣ変動をなくすには、可変抵抗ＶＲ７１又は可変抵抗ＶＲ７２において抵抗を変化させる各ステップを、ＤＣ変化がないような値に設定する必要がある。
【００８１】
この値の計算は困難ではないが、現実のこのような値で正確に可変抵抗を作製することは非常に困難であり、ましてＩＣ化することは殆ど不可能といってよい。
【００８２】
従って、可変抵抗ＶＲ１とＶＲ２とを同期的に変化させた場合にも出力にＤＣ電位変動が生じないようにするためには、図１７に示された増幅回路のように、基準電圧ＶDD２・１／２生成部にバッファ増幅回路ＯＰ７２を用いことが望ましい。
【００８３】
アナログスイッチによるミュートオン／オフでは、入力電圧の小さなＤＣオフセットや演算増幅器のオフセット電圧により、どうしても図３２に示されたような微細なＤＣ電位変化による小さなボツ音が発生する。
【００８４】
小さいボツ音であっても無視できないような用途、例えばＨｉＦｉ機器やヘッドホンを用いる音響機器では、上記第１〜第５の実施の形態のようにアナログスイッチを用いて瞬時に帰還抵抗を短絡させることでミュートオン／オフを行う手法より、本実施の形態の手法を用いることが望ましい。
【００８５】
入力信号に含まれるＤＣオフセットは、カップリングコンデンサを用いることで除去することができる。しかしＩＣ化した増幅回路では、大容量のコンデンサを内蔵することが不可能であるためこのようなカップリングコンデンサを用いることができず、入力信号にＤＣオフセットが重畳されるのを避けることは難しい。
【００８６】
また、演算増幅器の入力換算オフセットは、通常０Ｖ近辺を平均値として正規分布に近い分布を有しており、標準偏差は通常数ｍＶ程度である。このような入力換算オフセットも、回路構成上の工夫によりある程度小さくすることはできるが、完全に除去することは困難である。ところが、ＨｉＦｉ用途においては、このようなＤＣ変動も好ましくない場合がある。
【００８７】
上述したように、図３１に示されたような入力換算オフセットがＥＯＳでゲインが−Ａである反転増幅回路では、帰還抵抗Ａ＊ｒをスイッチＳＷ２０１で短絡すると、ミュートオン／オフ時における出力ＤＣ値の変化がＡ＊ＥＯＳとなる。この場合のＤＣ変動は、図３２に示されるように瞬時に大きく発生する。
【００８８】
これに対し、上記第６の実施の形態による手法を用いて、可変抵抗によってミュートオン／オフを滑らかに行うと、ＤＣ変動が少し残っていたとしても、図３３、あるいは図３４に示されるようにＤＣ電位が滑らかに変動するため、ボツ音を大幅に減らすことができる。
【００８９】
但し、図３３に示されたようなＤＣ電位の変動をもたらす回路構成と比較し、図３４に示されたようなより滑らかなＤＣ電位の変動を実現する回路構成とするためには、帰還抵抗の変化ステップ幅を半分にし推移時間も倍にする必要があるので、ボツ音は小さくできるが回路規模は大きくなる。
【００９０】
このように、計算上ボツ音がでないように設計した回路であっても、入力信号に重畳されるＤＣオフセットや演算増幅器のオフセットによるミュートオン／オフ時のＤＣ変動が問題になるようなＨｉＦｉ用途では、図１６に示された構成を採用することが望ましい。
【００９１】
本第６の実施の形態によれば、中点電位を抵抗分圧で生成する場合においても、演算増幅器ＯＰ７１から成るバッファ増幅回路を付加することで、ミュートオン／オフ時のＤＣ変動を回避し、入力信号に含まれるＤＣ電位のオフセットや演算増幅器ＯＰ７２のオフセットによる微小なボツ音の発生も防ぐことができる。
【００９２】
（７）第７の実施の形態
図１８に、本発明の第７の実施の形態の構成を示す。
【００９３】
本実施の形態は、図１６に示された上記第６の実施の形態における基準電圧ＶDD１・１／２生成部の平滑コンデンサＣ７１を除去したものに相当する。
【００９４】
この構成によれば、入力側の電源電圧ＶDD１のリップル成分がΔＶDD１であるとした時、入力信号ｅｉにΔＶDD１／２なるリップル成分が重畳された場合に、これを平滑コンデンサのないＶDD１・１／２生成部において発生したＶDD１のリップル成分△ＶDD１によって相殺することができる。
【００９５】
上述したように、入力信号に電源電圧ＶDD１のリップル成分△ＶDD１の１／２が重畳される具体的な回路の一例は、図１１に示されるようである。この回路は、ΣΔ方式の１ビットＤ／Ａ変換器の出力回路である。
【００９６】
１ビット変換出力を、ＣＭＯＳインバータ出力を抵抗加算した回路ＰＲＺ３１を用いてＰＲＺで出力すると、その平均ＤＣ電圧はＶDD１・１／２となり、電源電圧ＶDD１のリップル成分△ＶDDの１／２が入力信号に重畳される。
【００９７】
このような場合にも、図１８に示された本第７の実施の形態における手法を適用することで、電源リップルを打ち消すことで出力信号ｅｏからリップル成分を除去することができる。
【００９８】
（８）第８の実施の形態
図１９に、本発明の第８の実施の形態による増幅回路の構成を示す。
【００９９】
本実施の形態は、図１２に示された上記第４の実施の形態と同様に、接地電位が異なり、所定のインピーダンスＺ９１を介して結合された二つの回路系、即ちＶDD１回路系ＣＴ９１及びＶDD２回路系ＣＴ９２を含む第１の回路ブロックＣＢ９１と第２の回路ブロックＣＢ９２との間で信号のやり取りをする場合、送り手の第１の回路ブロックＣＢ９１が平滑コンデンサＣ９２を介して受け手の第２の回路ブロックＣＢ９２の接地電位のノイズ(−Ｖｘ)を入力してその出力ｅ０１に重畳することにより、受け手の第２の回路ブロックＣＢ９２の入力信号ｅｉ２には二つの回路ブロックＣＢ９１、ＣＢ９２の接地電位間のノイズ(Ｖｘ)が相殺される回路に、上記第７の実施の形態を適用したものである。ＶDD２・１／２生成部における平滑コンデンサＣ９２が接地電位への接続を外され、代わりに第２の回路ブロックＣＢ９２の接地電位に接続されている。
【０１００】
この構成により、ミュートオフ時において、平滑コンデンサＣ９２を介して第１の回路ブロックＣＢ９１に接地電位間のノイズ（−Ｖｘ）が入力されると、基準電圧ＶREF生成部において１／(１＋Ａ)に分圧されて第１の回路ブロックＣＢ９１の演算増幅器ＯＰ９１の正転入力端子に入力される。
【０１０１】
この時、正転入力から見たゲインは（１＋Ａ）であるので、出力端子からは−Ｖｘが出力される。このため、第２の回路ブロックＣＢ４２の増幅回路ＡＭＰ４１への入力電圧ｅｉ２は、
ｅｉ２＝ｅｏ１＋Ｖｘ
となる。しかし、第１の回路ブロックＣＢ４１の演算増幅器ＯＰ４１からの出力電圧ｅｏ１は、
ｅｏ１＝−Ａ＊ｅｉ−Ｖｘ
である。よって、増幅回路ＡＭＰ４１への入力電圧ｅｉ２は、
ｅｉ２＝ｅｏ１＋Ｖｘ＝−Ａ＊ｅｉ−Ｖｘ＋Ｖｘ＝−Ａ＊ｅｉ
となり、接地電位間のノイズ（Ｖｘ）は相殺される。
【０１０２】
ミュートオン時は、スイッチＳＷ２と平滑コンデンサＣ９２とを介して接地電位間のノイズ（−Ｖｘ）が直接、第１の回路ブロックＣＢ９１の演算増幅器ＯＰ９１の正転入力端子に入力される。しかし、この時演算増幅器ＯＰ９１は可変抵抗器ＶＲ９１によって帰還抵抗Ａ＊ｒが短絡される。よって、正転入力から見たゲインは１となり、その出力電圧ｅｏ１は、
ｅｏ１＝−Ｖｘ
となる。
【０１０３】
従って、ミュートオン時においても、第２の回路ブロックＣＢ９２の増幅回路ＡＭＰ９１の入力電圧ｅｉ２において、接地電位間のノイズ（Ｖｘ）が相殺されることになる。
【０１０４】
本第８の実施の形態によれば、上記第６又は第７の実施の形態における第１の回路ブロックに含まれる基準電圧ＶDD２・１／２生成部の平滑コンデンサの接地点を、第２の回路ブロックの接地電位とすることで、接地電位間にノイズＶｘが存在する異なる第１、第２の回路ブロック間での信号受け渡しでノイズＶｘを相殺することができる。
【０１０５】
ここで、図１５、図１６、図１８及び図１９に示された実施の形態で用いられている、図２０（ａ）に示された可変抵抗ＶＲ６１及びＶＲ６２、ＶＲ７１及びＶＲ７２、ＶＲ８１及びＶＲ８２の具体的な回路構成の一例を図２０（ｂ）に示す。
【０１０６】
入力端子ＩＮと出力端子ＯＵＴとの間に直列に１５個の抵抗ｒが接続され、それぞれの接続点と入力端子ＩＮとの間に、スイッチＳＷＴ１〜ＳＷＴ１５が接続されている。各スイッチＳＷＴ１〜ＳＷＴ１５はそれぞれ制御信号Ｃ１〜Ｃ１５を入力されてオン／オフ制御される。これにより、入力端子ＩＮと出力端子ＯＵＴとの間の抵抗値が、０、ｒ、２ｒ、３ｒ、…、１５ｒというように段階的に変化する。
【０１０７】
スイッチＳＷＴ１〜ＳＷＴ１５に入力する制御信号Ｓ１〜Ｓ１５を生成するカウンタＣＮＴ９１及びデコーダＤＣ９１を図２１に示す。４ビットカウンタＣＮＴ９１が、外部からクロックＣＫＵＤｉ、ストローブ信号ＣＫＵＤ、ミュート信号ＭＴを入力され、４ビットのカウンタ信号Ｑ１〜Ｑ４を生成する。デコーダＤＣ９１が、４ビットのカウンタ信号Ｑ１〜Ｑ４とストローブ信号ＣＫＵＤとを入力されて、１６本分の制御信号Ｓ０〜Ｓ１５を出力する。
【０１０８】
カウンタＣＮＴ９１は、４ビットのカウンタ信号Ｑ１〜Ｑ４を生成し得るものであればいかなる構成を備えたものであってもよく、例えば図２２に示された構成を備えたものであってもよい。このカウンタＣＮＴ９１で用いられているＤ形フリップフロップは、図２３（ａ）に示されるようにクロックφのタイミングに従って入力信号をラッチして出力するものであり、例えば図２３（ｂ）に示されるようにインバータ及びクロックドインバータを用いた構成を備えている。
【０１０９】
デコーダＤＣ９１は、４ビットのカウンタ信号Ｑ１〜Ｑ４とストローブ信号ＳＴＲＯＢＥとを与えられ、１６本の制御信号Ｓ０〜Ｓ１５を生成し得るものであればいかなる構成を備えたものであってもよく、例えば図２４（ａ）に示された構成を備えたものであってもよい。この回路によれば、図２４（ｂ）に示されたように、入力端子Ａ〜Ｄに入力されたカウンタ信号Ｑ１〜Ｑ４の値に応じて、制御信号Ｓ０〜Ｓ１５の値が変化する。この制御信号のうち、制御信号Ｓ１〜Ｓ１５の値に応じてそれぞれスイッチＳＷＴ１〜ＳＷ１５が選択されて順次オン／オフする。
【０１１０】
上述した実施の形態はいずれも一例であって、本発明を限定するものではなく、本発明の技術的範囲内において様々に変形することができる。
【０１１１】
【発明の効果】
以上説明したように、本発明の増幅回路によれば、演算増幅器の正転入力端子へ入力される基準電圧をミュートオン時に変化させる簡易な構成により、ミュートオン／オフ切換時においてＤＣ変動を回避しボツ音の発生を防止することが可能である。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態による２電源ミュート機能内蔵反転増幅回路の回路構成を示す回路図。
【図２】同増幅回路においてアナログスイッチ及び可変抵抗で用いているＣＭＯＳ構成の回路構成を示す回路図。
【図３】同増幅回路における入出力信号波形とミュート時の波形とを示すグラフ。
【図４】同増幅回路を、基準電圧生成部を共有した状態でｎチャネル並べた場合の構成を示す回路図。
【図５】図２９に示された回路にアナログスイッチを付加した場合の構成を示す回路図。
【図６】図５に示された回路の等価回路の構成を示す回路図。
【図７】図５に示された回路にバッファ増幅回路を付加した場合の構成を示す回路図。
【図８】本発明の第２の実施の形態による２電源ミュート機能内蔵反転増幅回路の回路構成を示す回路図。
【図９】同増幅回路の等価回路の構成を示す回路図。
【図１０】本発明の第３の実施の形態による２電源ミュート機能内蔵反転増幅回路の回路構成を示す回路図。
【図１１】同増幅回路の変形例であり、入力信号に電源リップルの１／２が重畳する場合の具体的な回路として、１ビットＤ／Ａ変換器の出力回路の構成を示す回路図。
【図１２】本発明の第４の実施の形態による電源リップル相殺回路及び基板間ノイズ相殺回路を内蔵する２電源ミュート機能内蔵反転増幅回路の回路構成を示す回路図。
【図１３】本発明の第５の実施の形態による２電源ミュート機能内蔵反転増幅回路の回路構成を示す回路図。
【図１４】同増幅回路の等価回路の構成を示す回路図。
【図１５】本発明の第６の実施の形態による２電源ミュート機能内蔵反転増幅回路の回路構成を示す回路図。
【図１６】同増幅回路の変形例の回路構成を示す回路図。
【図１７】同増幅回路の変形例であって、図１６からバッファアンプを省略した場合の構成を示す回路図。
【図１８】本発明の第７の実施の形態による２電源ミュート機能内蔵反転増幅回路の回路構成を示す回路図。
【図１９】本発明の第８の実施の形態による電源リップル相殺回路及び基板間ノイズ相殺回路を内蔵した２電源ミュート機能内蔵反転増幅回路の回路構成を示す回路図。
【図２０】同増幅回路で用いられている可変抵抗器の具体的な構成の一例を示す回路図。
【図２１】同可変抵抗器を制御するデコーダ及びカウンタの一例を示す回路図。
【図２２】同カウンタの具体的な回路構成の一例を示す回路図。
【図２３】同カウンタで用いられているフリップフロップの一例を示す回路図。
【図２４】同デコーダの具体的な回路構成の一例を示す回路図。
【図２５】従来の単一電源ミュート機能内蔵反転増幅回路の回路構成を示す回路図。
【図２６】図２５に示された増幅回路の入出力波形とミュート波形とを示すグラフ。
【図２７】従来の他の２電源ミュート機能内蔵反転増幅回路の回路構成を示す回路図。
【図２８】図２７に示された回路の入出力波形とミュート波形を示すグラフ。
【図２９】従来の中点電位を抵抗分圧で生成する２電源ミュート機能内蔵反転増幅回路の回路構成を示す回路図。
【図３０】可変抵抗を用いた従来の単一電源ミュート機能内蔵反転増幅回路の回路構成を示す回路図。
【図３１】演算増幅器の入力換算オフセット電圧がＥＯＳであり、反転ゲインがＡである場合のミュートオン／オフ時におけるＤＣ変動を示すための従来の演算増幅器の回路構成を示す説明図。
【図３２】従来の増幅回路におけるミュートオン／オフ時におけるＤＣ変動を示す説明図。
【図３３】可変抵抗を用いた従来の増幅回路におけるミュートオン／オフ時におけるＤＣ変動を示す説明図。
【図３４】図３３に示された増幅回路における可変抵抗の抵抗変化率を１／２にした場合の出力波形を示す説明図。
【図３５】可変抵抗を用いた従来の２電源ミュート機能内蔵反転増幅回路の回路構成を示す回路図。
【図３６】図３５に示された増幅回路の入出力波形とミュート波形を示すグラフ。
【符号の説明】
ＣＴ１１、ＣＴ２１、ＣＴ３１、ＣＴ４１、ＣＴ５１、ＣＴ６１、ＣＴ７１、ＣＴ８１、ＣＴ９１  ＶDD１回路系
ＣＴ１２、ＣＴ２２、ＣＴ３２、ＣＴ４２、ＣＴ５２、ＣＴ６２、ＣＴ７２、ＣＴ８２、ＣＴ９２  ＶDD２回路系
ＣＢ４１、ＣＢ９１  第１の回路ブロック
ＣＢ４２、ＣＢ９２  第２の回路ブロック
ＳＷ１１、ＳＷ２１、ＳＷ２２、ＳＷ３１、ＳＷ３２、ＳＷ３３、ＳＷ３４、ＳＷ４１、ＳＷ４２、ＳＷ５１、ＳＷ５２  アナログスイッチ
ＶＲ６１、ＶＲ６２、ＶＲ７１、ＶＲ７２、ＶＲ９１、ＶＲ９２  可変抵抗
ＶDD１、ＶDD２  電源電圧
帰還抵抗  Ａ＊ｒ
ｅｉ  入力信号
ｅｏ  出力信号
Ｃ２１、Ｃ２２、Ｃ３１、Ｃ３２、Ｃ３３、Ｃ３４、Ｃ４１、Ｃ４２、Ｃ５１、Ｃ５２、Ｃ７１、Ｃ７２、Ｃ８１、Ｃ８２、Ｃ９１、Ｃ９２  コンデンサ
ＯＰ１１、ＯＰ２１、ＯＰ３１、ＯＰ４１、ＯＰ５１、ＯＰ６１、ＯＰ７１、ＯＰ７２、ＯＰ８１、ＯＰ８２、ＯＰ９１、ＯＰ９２  演算増幅器
ＤＣ９１  デコーダ
ＣＮＴ９１  カウンタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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