(57)【要約】【課題】配線間に空間を形成することにより配線間の寄生容量のばらつきを低減する。【解決手段】基板上に複数の配線４ａ〜４ｄが形成され、配線間および配線上に第１の絶縁膜３が形成され、配線間の第１の絶縁膜３に溝７ｂ’〜７ｄ’が選択的に形成され、第１の絶縁膜３上に第２の絶縁膜８が形成されるとともに、溝内は空間７ｂ〜７ｄとなっている。特に配線密集箇所において、配線の相互間に空間を形成することができる。この空間は真空または気体が存在する状態であり、これは層間絶縁膜に比べて比誘電率が非常に低いので、配線間の寄生容量を低減することができる。【選択図】        図５
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【特許請求の範囲】
【請求項１】
基板上に複数の配線が形成され、前記配線間および配線上に第１の絶縁膜が形成され、前記配線間の前記第１の絶縁膜に溝が選択的に形成され、前記第１の絶縁膜上に第２の絶縁膜が形成されるとともに、前記溝内は空間となっていることを特徴とする半導体装置。
【請求項２】
第２の絶縁膜は第１の絶縁膜より被覆性が低い層間絶縁膜である請求項１記載の半導体装置。
【請求項３】
基板上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜に配線溝を形成し、この配線溝に金属膜を堆積して配線を形成する工程と、前記配線間の前記第１の絶縁膜を選択的にエッチングして溝を形成する工程と、前記溝を埋め込まないように前記第１の絶縁膜上に第２の絶縁膜を形成する工程とを含む半導体装置の製造方法。
【請求項４】
第２の絶縁膜は第１の絶縁膜より被覆性が低い層間絶縁膜で形成する請求項３記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、配線を有する半導体装置に関し、特には、微細バターン配線間の絶縁層にエッチングにより空間を形成することにより配線間の寄生容量を低減した半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
配線間に空間を形成することにより、配線間の誘電率を低減できることが報告されている（例えば、非特許文献１参照）。また、半導体デバイスへの具体的な適用としては、配線間をプラズマＣＶＤ法によるシリコン酸化膜を堆積させ、配線間にボイド（空間）を形成させることで、配線間の寄生容量を低減する方法がある（例えば、特許文献１参照）。
【０００３】
図７は、特許文献１に基づく従来の半導体装置を示す断面図である。逆テーパ形状に形成された下層配線１０３ａ〜１０３ｃおよび絶縁膜１０１上にシリコン酸化膜からなる層間絶縁膜１０５をプラズマＣＶＤ法により堆積する。この際、下層配線１０３ａ〜１０３ｃが逆テーパ形状をしているため、層間絶縁膜１０５は被覆性の低い（つきまわりが悪くなる条件）酸化膜で形成することにより、下層配線の相互間には空気層（ボイド）１０６が形成され、中空配線となる。
【０００４】
【非特許文献１】
Ｔｅｔｓｕｙａ  Ｕｅｄａ  ｅｔ  ａｌ．，  ”Ａ  Ｎｏｖｅｌ  Ａｉｒ  Ｇａｐ  Ｉｎｔｅｇｒａｔｉｏｎ  Ｓｃｈｅｍｅ  ｆｏｒ  Ｍｕｌｔｉ−ｌｅｖｅｌ  Ｉｎｔｅｒｃｏｎｎｅｃｔｓ  ｕｓｉｎｇ  Ｓｅｌｆ−ａｌｉｇｎｅｄ  Ｖｉａ  Ｐｌｕｇｓ”，  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｄｉｇｅｓｔ
ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ，  ｐ．４６，  １９９８
【特許文献１】
特開２００１−３５１９７１号公報（図１）
【０００５】
【発明が解決しようとする課題】
図７に示す従来の方法では、シリコン酸化膜を配線間に自己整合で堆積膜が埋め込まれるため、空気層１０６が配線１０３ａ〜１０３ｃの形状出来栄えや、シリコン酸化膜１０５の埋め込み形状ばらつきに左右され、半導体装置の寄生容量にもばらつきが発生していた。そのため、半導体装置の動作特性にばらつきが発生し、また、半導体装置の設計段階での寄生容量を含めた動作スピードも正確に見積ることが容易でなかった。
【０００６】
したがって、この発明の目的は、上記のような事情を考慮してなされたものであり、配線間に空間を形成することにより配線間の寄生容量のばらつきを低減した半導体装置およびその製造方法を提供することである。
【０００７】
【課題を解決するための手段】
上記課題を解決するためにこの発明の請求項１記載の半導体装置は、基板上に複数の配線が形成され、前記配線間および配線上に第１の絶縁膜が形成され、前記配線間の前記第１の絶縁膜に溝が選択的に形成され、前記第１の絶縁膜上に第２の絶縁膜が形成されるとともに、前記溝内は空間となっている。
【０００８】
このように、基板上に複数の配線が形成され、配線間および配線上に第１の絶縁膜が形成され、配線間の第１の絶縁膜に溝が選択的に形成され、第１の絶縁膜上に第２の絶縁膜が形成されるとともに、溝内は空間となっているので、特に配線密集箇所において、配線の相互間に空間を形成することができる。この空間は真空または気体が存在する状態であり、これは層間絶縁膜に比べて比誘電率が非常に低いので、配線間の寄生容量を低減することができる。
【０００９】
請求項２記載の半導体装置は、請求項１記載の半導体装置において、第２の絶縁膜は第１の絶縁膜より被覆性が低い層間絶縁膜である。このように、第２の絶縁膜は第１の絶縁膜より被覆性が低い層間絶縁膜であるので、ＳＯＧ等の被覆性の低い層間絶縁膜により、配線間に空間を正確に形成することができる。
【００１０】
請求項３記載の半導体装置の製造方法は、基板上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜に配線溝を形成し、この配線溝に金属膜を堆積して配線を形成する工程と、前記配線間の前記第１の絶縁膜を選択的にエッチングして溝を形成する工程と、前記溝を埋め込まないように前記第１の絶縁膜上に第２の絶縁膜を形成する工程とを含む。
【００１１】
このように、基板上に第１の絶縁膜を形成する工程と、第１の絶縁膜に配線溝を形成し、この配線溝に金属膜を堆積して配線を形成する工程と、配線間の第１の絶縁膜を選択的にエッチングして溝を形成する工程と、溝を埋め込まないように第１の絶縁膜上に第２の絶縁膜を形成する工程とを含むので、特に配線の密集箇所に限定し、配線相互間上方の第１の絶縁膜をパターニングし、エッチングし、第２の絶縁膜として被覆性の低い絶縁膜を堆積することで空間を形成することができる。これにより、配線間の寄生容量のばらつきを低減した半導体装置を提供することができる。さらに、従来例のような自己整合ではないので、配線間の空間寸法を正確に見積ることができる。
【００１２】
請求項４記載の半導体装置の製造方法は、請求項３記載の半導体装置の製造方法において、第２の絶縁膜は第１の絶縁膜より被覆性が低い層間絶縁膜で形成する。このように、第２の絶縁膜は第１の絶縁膜より被覆性が低い層間絶縁膜で形成するので、ＳＯＧ等の被覆性の低い層間絶縁膜が溝内に埋め込まれず、第１の絶縁膜に空間がより形成され易くなる。
【００１３】
【発明の実施の形態】
この発明の実施の形態を図１〜図６に基づいて説明する。図１〜図５は、この発明の実施の形態による半導体装置の製造方法を示す断面図である。
【００１４】
図１〜図５に示すように、この半導体装置は、基板上に複数の配線４ａ，４ｂ，４ｃ，４ｄが形成され、配線間および配線上に第１の絶縁膜３が形成され、配線間の第１の絶縁膜３に溝７ｂ’，７ｃ’，７ｄ’が選択的に形成され、第１の絶縁膜３上に第２の絶縁膜８が形成されるとともに、溝内は空間７ｂ，７ｃ，７ｄとなっている。
【００１５】
この場合、図１に示すように、シリコン基板（図示せず）の上方に絶縁膜１を形成する。該絶縁膜１にはシリコン基板（図示せず）と上方の配線層のＣｕ配線４ａ，４ｂ，４ｃ，４ｄと電気的に繋がるＷプラグ２ａ，２ｂ，２ｃ，２ｄを有する。絶縁膜１上に第１の絶縁膜３を形成する。第１の絶縁膜３上に、レジスト膜を塗布し、このレジストを露光、現像することによりパターニングする。エッチングにより配線溝を形成し、更に、該配線溝にＣｕめっきでＣｕ堆積し、該配線溝からはみ出したＣｕをＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）研磨により除去し、平坦化することで、Ｃｕ配線４ａ，４ｂ，４ｃ，４ｄは形成される。この後、プラズマＣＶＤ法によりシリコン窒化膜５を堆積し、配線の密集箇所の配線間の第１の絶縁膜３のみがエッチングされるようにレジストパターン６を形成する。なお、パターニングを配線の密集箇所の範囲を限定するのは、Ｃｕ配線は酸化膜に比べ機械的強度は低く、空間の増加による半導体装置全体の機械的強度の劣化を防ぐことにある。
【００１６】
次に、図２に示すように、レジストパターン６の通り、シリコン窒化膜５、第１の絶縁膜３がエッチングされ、溝７ｂ’，７ｃ’，７ｄ’が形成される。この後、アッシング、ポリマー除去洗浄により、レジストパターン６が除去され、図３に示す形態となる。
【００１７】
次に、図４に示すように、シリコン窒化膜５上に、ＳＯＧ（Ｓｐｉｎ  ｏｎ  ｇｌａｓｓ）による層間絶縁膜（第２の絶縁膜）８をスピンコート法により塗布する。この際、溝７ｂ’，７ｃ’，７ｄ’を埋め込まないように層間絶縁膜８を形成することで、配線４ｂ〜４ｄの相互間には空間７ｂ〜７ｄが形成され、中空配線となる。なお、層間絶縁膜８は被覆性の低い絶縁膜で形成することが好ましい。それにより、層間絶縁膜３に空間７ｂ〜７ｄがより形成され易くなる。
【００１８】
ここで、被覆性の低い条件とは、使用するＳＯＧにより異なるが、一般的には、溶剤を少なくし、粘性を上げることである。この後、熱処理により硬化させるが、具体的には、１５０℃〜１６０℃で溶剤を気化させ、３００℃〜４５０℃脱水素反応によりＳｉ−Ｏ結合を促進させる。その後ＣＭＰ研磨により表面を平坦化する。
【００１９】
次に、図５に示すように、層間絶縁膜８上にパターニング、エッチングすることで、層間絶縁膜８にはビアホール９ａ〜９ｄが形成される。
【００２０】
上記実施の形態によれば、第１の絶縁膜３をエッチングして形成した空間（溝）７ｂ〜７ｄの幅が狭いため、層間絶縁膜８を堆積した際に下層配線４ｂ〜４ｄの相互間には堆積されず空間のままでの状態であることができる。空間７ｂ〜７ｄは層間絶縁膜（第１の絶縁膜）３に比べて比誘電率が非常に低いので、配線間の寄生容量を激減させることができる。これにより、素子の動作スピードの低下を抑制することができる。
【００２１】
つまり、真空中の誘電率をε０とし、配線間の層間絶縁膜の比誘電率をεとし、配線間の対向している面積をＳとし、配線間の距離をｄとすると、配線間の寄生容量Ｃは下記（式１）により求められる。
【００２２】
Ｃ＝（ε０×ε×Ｓ）／ｄ  ……（式１）
この（式１）から層間絶縁膜の誘電率を下げることにより、配線間の寄生容量を下げることができることがわかる。また、配線間の距離ｄが大きいときは寄生容量Ｃが小さくなる。
【００２３】
図５の形態において、配線４ｂ，４ｃの配線間の層間絶縁膜による寄生容量をＣ１，Ｃ３とおき、空間７ｂの配線間寄生容量をＣ２と、配線４ｂ，４ｃ間の寄生容量Ｃは、下記（式２）により求められる。
【００２４】
１／Ｃ＝（１／Ｃ１）＋（１／Ｃ２）＋（１／Ｃ３）  ……（式２）
ここで、Ｃ１，Ｃ２，Ｃ３の距離をｄ１，ｄ２，ｄ３、比誘電率をε１，ε２，ε３とおくと、ε１＝ε３＝ε、ε２≒１であり、また、簡略化のため配線間は左右対称であると仮定し、ｄ１≒ｄ３とおくと、（式１）、（式２）より寄生容量Ｃは、
Ｃ≒（ε０×ε×Ｓ）／（２×ｄ１＋ε×ｄ２）  ……（式３）
となる。
【００２５】
ここで、配線間の対向している面積Ｓ、距離ｄ１，ｄ２が正確に判断できれば、ε０は物理定数であり、εは層間絶縁膜の材料値であるので、寄生容量Ｃは容易に見積れる。図５に示す本実施形態では、従来方式の図７に比べ、配線間の空間をエッチングにより加工形成しているため、上記寸法は容易に判断できることは明らかである。
【００２６】
また、（式１）より寄生容量Ｃは、配線間の距離ｄが小さいとき、即ち配線の密集箇所に限定できる問題であることもわかる。本実施の形態での配線の密集箇所の定義は、ある配線がその配線に最も近い配線との間で（式３）に基づき算出した寄生容量値が、その半導体装置上で最も近い配線間に空間を入れた寄生容量値よりも大きい場合、その配線は密集箇所である。
【００２７】
図６は、配線ＴＥＧにおける有効比誘電率に関する従来方式と本発明の実施の形態（本方式）との比較を示すグラフである。棒グラフは有効比誘電率を示し、ロットが異なるウエハを抜粋し比較したものである。有効比誘電率はウエハ内での平均化した値であり、有効誘電率のばらつきが従来方式よりも低減されている。具体的には、有効誘電率のばらつき均一性は、±１５％から±５％以下に低減されている。その結果、寄生容量のばらつきも低減されることになり、本発明の有効性を示している。
【００２８】
尚、本発明はシリコン基板上に形成した絶縁膜上の配線層に限定されず、その配線層より上層の配線層にも実施することが可能である。また、図４において、層間絶縁膜８はスピンコート法によるＳＯＧにより形成したが、被覆性が低いければ、プラズマＣＶＤ法による層間絶縁膜形成でもよい
また、本発明は上記実施の形態に限定されず、種々変更して実施することが可能である。
【００２９】
【発明の効果】
この発明の請求項１記載の半導体装置によれば、基板上に複数の配線が形成され、配線間および配線上に第１の絶縁膜が形成され、配線間の第１の絶縁膜に溝が選択的に形成され、第１の絶縁膜上に第２の絶縁膜が形成されるとともに、溝内は空間となっているので、特に配線密集箇所において、配線の相互間に空間を形成することができる。この空間は真空または気体が存在する状態であり、これは層間絶縁膜に比べて比誘電率が非常に低いので、配線間の寄生容量を低減することができる。
【００３０】
請求項２では、第２の絶縁膜は第１の絶縁膜より被覆性が低い層間絶縁膜であるので、ＳＯＧ等の被覆性の低い層間絶縁膜により、配線間に空間を正確に形成することができる。
【００３１】
この発明の請求項３記載の半導体装置の製造方法によれば、基板上に第１の絶縁膜を形成する工程と、第１の絶縁膜に配線溝を形成し、この配線溝に金属膜を堆積して配線を形成する工程と、配線間の第１の絶縁膜を選択的にエッチングして溝を形成する工程と、溝を埋め込まないように第１の絶縁膜上に第２の絶縁膜を形成する工程とを含むので、特に配線の密集箇所に限定し、配線相互間上方の第１の絶縁膜をパターニングし、エッチングし、第２の絶縁膜として被覆性の低い絶縁膜を堆積することで空間を形成することができる。これにより、配線間の寄生容量のばらつきを低減した半導体装置を提供することができる。さらに、従来例のような自己整合ではないので、配線間の空間寸法を正確に見積ることができる。
【００３２】
請求項４では、第２の絶縁膜は第１の絶縁膜より被覆性が低い層間絶縁膜で形成するので、ＳＯＧ等の被覆性の低い層間絶縁膜が溝内に埋め込まれず、第１の絶縁膜に空間がより形成され易くなる。
【図面の簡単な説明】
【図１】この発明の実施の形態の半導体装置の製造方法の工程を示す断面図である。
【図２】図１の次の工程の断面図である。
【図３】図２の次の工程の断面図である。
【図４】図３の次の工程の断面図である。
【図５】図４の次の工程の断面図である。
【図６】配線ＴＥＧにおける有効比誘電率に関する従来方式と本発明の実施の形態（本方式）との比較を示すグラフである。
【図７】従来の半導体装置を示す断面図である。
【符号の説明】
１  絶縁膜
２ａ〜２ｄ  Ｗプラグ
３  第１の絶縁膜
４ａ〜４ｄ  配線
５  シリコン窒化膜
６  レジストパターン
７ｂ’〜７ｄ’  溝
７ｂ〜７ｄ  空間
８  層間絶縁膜（第２の絶縁膜）
９ａ〜９ｄ  ビアホール
１０１  絶縁膜
１０３ａ〜１０３ｃ  配線（Ａｌ合金）
１０５  層間絶縁膜
１０６  空気層（ボイド）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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