(57)【要約】      （修正有）【課題】貫通転位密度が低く、表面ラフネスが小さいと共に、デバイス製造工程等の熱処理時における表面や界面のラフネスの悪化を防ぐ。【解決手段】第１の層形成工程と第２の層形成工程と熱処理工程と研磨工程とを有し、第１の層形成工程は、膜厚の増加により転位を発生して格子緩和が生ずる膜厚である臨界膜厚の２倍より薄く前記第１のＳｉＧｅ層２の膜厚を設定し、第２の層形成工程は、第２のＳｉＧｅ層３のＧｅ組成比を少なくとも第１のＳｉＧｅ層２あるいはＳｉとの接触面で第１のＳｉＧｅ層２におけるＧｅ組成比の層中の最大値より低く、かつ、少なくとも一部にＧｅ組成比が表面に向けて漸次増加した傾斜組成領域を形成する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
Ｓｉ基板上にＳｉＧｅ層をエピタキシャル成長させた半導体基板の製造方法であって、
前記Ｓｉ基板上に、第１のＳｉＧｅ層をエピタキシャル成長する第１の層形成工程と、
前記第１のＳｉＧｅ層上に直接又はエピタキシャル成長したＳｉ層を介して第２のＳｉＧｅ層をエピタキシャル成長する第２の層形成工程と、
前記ＳｉＧｅ層をエピタキシャル成長により形成する途中又は形成後に該エピタキシャル成長の温度を越える温度で熱処理を施す熱処理工程と、
前記ＳｉＧｅ層形成後に前記熱処理で生じた表面の凹凸を研磨により除去する研磨工程とを有し、
前記第１の層形成工程は、膜厚の増加により転位を発生して格子緩和が生ずる膜厚である臨界膜厚の２倍より薄く前記第１のＳｉＧｅ層の膜厚を設定し、
前記第２の層形成工程は、前記第２のＳｉＧｅ層のＧｅ組成比を少なくとも前記第１のＳｉＧｅ層あるいは前記Ｓｉとの接触面で第１のＳｉＧｅ層におけるＧｅ組成比の層中の最大値より低く、かつ、少なくとも一部にＧｅ組成比が表面に向けて漸次増加した傾斜組成領域を形成することを特徴とする半導体基板の製造方法。
【請求項２】
請求項１記載の半導体基板の製造方法において、
前記第１の層形成工程は、前記第１のＳｉＧｅ層のＧｅ組成比ｘが一定であり、第１のＳｉＧｅ層を、次の関係式；
ｔｃ（ｎｍ）＝（１．９×１０−３／ε（ｘ）２）・ｌｎ（ｔｃ／０．４）
ε（ｘ）＝（ａ０＋０．２００３２６ｘ＋０．０２６１７４ｘ２）／ａ０）
ａ０＝０．５４３ｎｍ（ａ０は、Ｓｉの格子定数）
を満たす臨界膜厚ｔｃの２倍未満の厚さにすることを特徴とする半導体基板の製造方法。
【請求項３】
請求項１または２記載の半導体基板の製造方法において、
前記第１のＳｉＧｅ層は、Ｇｅ組成比ｘが０．０５以上かつ０．３以下であることを特徴とする半導体基板の製造方法。
【請求項４】
請求項１から３のいずれか記載の半導体基板の製造方法において、
前記第２のＳｉＧｅ層は、前記第１のＳｉＧｅ層上に直接配され、かつ、層全体がＧｅ組成比が表面に向けて漸次増加した傾斜組成層であることを特徴とする半導体基板の製造方法。
【請求項５】
Ｓｉ基板上にＳｉＧｅ層を介して歪みＳｉ層が形成された半導体基板の製造方法であって、
請求項１から４のいずれか記載の半導体基板の製造方法により作製された半導体基板の前記第２のＳｉＧｅ層上に直接又は他のＳｉＧｅ層を介して前記歪みＳｉ層をエピタキシャル成長することを特徴とする半導体基板の製造方法。
【請求項６】
Ｓｉ基板上にＳｉＧｅ層をエピタキシャル成長させた半導体基板の製造方法であって、
前記Ｓｉ基板上に、第１のＳｉＧｅ層をエピタキシャル成長する第１の層形成工程と、
前記第１のＳｉＧｅ層上に直接又はエピタキシャル成長したＳｉ層を介して第２のＳｉＧｅ層をエピタキシャル成長する第２の層形成工程と、
前記ＳｉＧｅ層をエピタキシャル成長により形成する途中又は形成後に該エピタキシャル成長の温度を越える温度で熱処理を施す熱処理工程と、
前記ＳｉＧｅ層形成後に前記熱処理で生じた表面の凹凸を研磨により除去する研磨工程とを有し、
前記第１の層形成工程は、膜厚の増加により転位を発生して格子緩和が生ずる膜厚である臨界膜厚の２倍より薄く前記第１のＳｉＧｅ層の膜厚を設定し、
前記第２の層形成工程は、表面に向けてＧｅ組成比を漸次増加させたＳｉＧｅの傾斜組成層をエピタキシャル成長する工程と、
前記傾斜組成層の最終的なＧｅ組成比で傾斜組成層上にＳｉＧｅの一定組成層をエピタキシャル成長する工程とを連続したＧｅ組成比で複数回繰り返して、Ｇｅ組成比が成膜方向に傾斜をもって階段状に変化する前記第２のＳｉＧｅ層を成膜し、
該第２のＳｉＧｅ層下面のＧｅ組成比を、前記第１のＳｉＧｅ層におけるＧｅ組成比の層中の最大値より低くすることを特徴とする半導体基板の製造方法。
【請求項７】
請求項６記載の半導体基板の製造方法において、
前記第１の層形成工程は、前記第１のＳｉＧｅ層のＧｅ組成比ｘが一定であり、第１のＳｉＧｅ層を、次の関係式；
ｔｃ（ｎｍ）＝（１．９×１０−３／ε（ｘ）２）・ｌｎ（ｔｃ／０．４）
ε（ｘ）＝（ａ０＋０．２００３２６ｘ＋０．０２６１７４ｘ２）／ａ０）
ａ０＝０．５４３ｎｍ（ａ０は、Ｓｉの格子定数）
を満たす臨界膜厚ｔｃの２倍未満の厚さにすることを特徴とする半導体基板の製造方法。
【請求項８】
請求項６または７記載の半導体基板の製造方法において、
前記第１のＳｉＧｅ層は、Ｇｅ組成比ｘが０．０５以上かつ０．３以下であることを特徴とする半導体基板の製造方法。
【請求項９】
Ｓｉ基板上にＳｉＧｅ層を介して歪みＳｉ層が形成された半導体基板の製造方法であって、
請求項６から８のいずれか記載の半導体基板の製造方法により作製された半導体基板の前記第２のＳｉＧｅ層上に直接又は他のＳｉＧｅ層を介して前記歪みＳｉ層をエピタキシャル成長することを特徴とする半導体基板の製造方法。
【請求項１０】
Ｓｉ基板と、
該Ｓｉ基板上の第１のＳｉＧｅ層と、
該第１のＳｉＧｅ層上に直接又はＳｉ層を介して配された第２のＳｉＧｅ層とを備え、
前記第１のＳｉＧｅ層は、膜厚の増加により転位を発生して格子緩和が生ずる膜厚である臨界膜厚の２倍より薄い膜厚であり、
前記第２のＳｉＧｅ層は、そのＧｅ組成比が少なくとも前記第１のＳｉＧｅ層あるいは前記Ｓｉ層との接触面で第１のＳｉＧｅ層におけるＧｅ組成比の層中の最大値より低く、かつ、少なくとも一部にＧｅ組成比が表面に向けて漸次増加した傾斜組成領域を有し、
請求項１記載の半導体基板の製造方法により作製されたことを特徴とする半導体基板。
【請求項１１】
請求項１０記載の半導体基板において、
前記第１のＳｉＧｅ層は、Ｇｅ組成比ｘが一定であり、次の関係式；
ｔｃ（ｎｍ）＝（１．９×１０−３／ε（ｘ）２）・ｌｎ（ｔｃ／０．４）
ε（ｘ）＝（ａ０＋０．２００３２６ｘ＋０．０２６１７４ｘ２）／ａ０）
ａ０＝０．５４３ｎｍ（ａ０は、Ｓｉの格子定数）
を満たす臨界膜厚ｔｃの２倍未満の厚さであることを特徴とする半導体基板。
【請求項１２】
請求項１０または１１記載の半導体基板において、
前記第１のＳｉＧｅ層は、Ｇｅ組成比ｘが０．０５以上かつ０．３以下であることを特徴とする半導体基板。
【請求項１３】
請求項１０から１２のいずれか記載の半導体基板において、
前記第２のＳｉＧｅ層は、前記第１のＳｉＧｅ層上に直接配され、かつ、層全体がＧｅ組成比が表面に向けて漸次増加した傾斜組成層であることを特徴とする半導体基板。
【請求項１４】
請求項１０から１３のいずれか記載の半導体基板の前記第２のＳｉＧｅ層上に直接又は他のＳｉＧｅ層を介して配された歪みＳｉ層を備えていることを特徴とする半導体基板。
【請求項１５】
Ｓｉ基板と、
該Ｓｉ基板上の第１のＳｉＧｅ層と、
該第１のＳｉＧｅ層上に直接又はＳｉ層を介して配された第２のＳｉＧｅ層とを備え、
前記第１のＳｉＧｅ層は、膜厚の増加により転位を発生して格子緩和が生ずる膜厚である臨界膜厚の２倍より薄い膜厚であり、
前記第２のＳｉＧｅ層は、表面に向けてＧｅ組成比が漸次増加するＳｉＧｅの傾斜組成層と該傾斜組成層の上面のＧｅ組成比で傾斜組成層上に配されたＳｉＧｅの一定組成層とを交互にかつ連続したＧｅ組成比で複数層積層状態にして構成され、
前記第２のＳｉＧｅ層下面のＧｅ組成比は、前記第１のＳｉＧｅ層におけるＧｅ組成比の層中の最大値より低く構成され、
請求項６記載の半導体基板の製造方法により作製されたことを特徴とする半導体基板。
【請求項１６】
請求項１５記載の半導体基板において、
前記第１のＳｉＧｅ層は、Ｇｅ組成比ｘが一定であり、次の関係式；
ｔｃ（ｎｍ）＝（１．９×１０−３／ε（ｘ）２）・ｌｎ（ｔｃ／０．４）
ε（ｘ）＝（ａ０＋０．２００３２６ｘ＋０．０２６１７４ｘ２）／ａ０）
ａ０＝０．５４３ｎｍ（ａ０は、Ｓｉの格子定数）
を満たす臨界膜厚ｔｃの２倍未満の厚さであることを特徴とする半導体基板。
【請求項１７】
請求項１５または１６記載の半導体基板において、
前記第１のＳｉＧｅ層は、Ｇｅ組成比ｘが０．０５以上かつ０．３以下であることを特徴とする半導体基板。
【請求項１８】
請求項１５から１７のいずれか記載の半導体基板の前記第２のＳｉＧｅ層上に直接又は他のＳｉＧｅ層を介して配された歪みＳｉ層を備えていることを特徴とする半導体基板。
【請求項１９】
ＳｉＧｅ層上にエピタキシャル成長された歪みＳｉ層にチャネル領域が形成される電界効果型トランジスタの製造方法であって、
請求項５または９に記載の半導体基板の製造方法により作製された半導体基板の前記歪みＳｉ層に前記チャネル領域を形成することを特徴とする電界効果型トランジスタの製造方法。
【請求項２０】
ＳｉＧｅ層上にエピタキシャル成長された歪みＳｉ層にチャネル領域が形成される電界効果型トランジスタであって、
請求項１９に記載の電界効果型トランジスタの製造方法により作製されたことを特徴とする電界効果型トランジスタ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、高速ＭＯＳＦＥＴ等に用いられる半導体基板及び電界効果型トランジスタ並びにこれらの製造方法に係に関する。
【０００２】
【従来の技術】
近年、Ｓｉ（シリコン）基板上にＳｉＧｅ（シリコン・ゲルマニウム）層を介してエピタキシャル成長した歪みＳｉ層をチャネル領域に用いた高速のＭＯＳＦＥＴ、ＭＯＤＦＥＴ、ＨＥＭＴが提案されている。この歪みＳｉ−ＦＥＴでは、Ｓｉに比べて格子定数の大きいＳｉＧｅによりＳｉ層に引っ張り歪みが生じ、そのためＳｉのバンド構造が変化して縮退が解けてキャリア移動度が高まる。したがって、この歪みＳｉ層をチャネル領域として用いることにより通常の１．３〜８倍程度の高速化が可能になるものである。また、プロセスとしてＣＺ法による通常のＳｉ基板を基板として使用でき、従来のＣＭＯＳ工程で高速ＣＭＯＳを実現可能にするものである。
【０００３】
しかしながら、ＦＥＴのチャネル領域として要望される上記歪みＳｉ層をエピタキシャル成長するには、Ｓｉ基板上に良質なＳｉＧｅ層をエピタキシャル成長する必要があるが、ＳｉとＳｉＧｅとの格子定数の違いから、転位等により結晶性に問題があった。このために、従来、以下のような種々の提案が行われていた。
【０００４】
例えば、ＳｉＧｅのＧｅ組成比を一定の緩い傾斜で変化させたバッファ層を用いる方法、Ｇｅ（ゲルマニウム）組成比をステップ状（階段状）に変化させたバッファ層を用いる方法、Ｇｅ組成比を超格子状に変化させたバッファ層を用いる方法及びＳｉのオフカットウェーハを用いてＧｅ組成比を一定の傾斜で変化させたバッファ層を用いる方法等が提案されている。
【０００５】
【特許文献１】
米国特許第６，１０７，６５３号明細書
【特許文献２】
米国特許第５，４４２，２０５号明細書
【特許文献３】
米国特許第５，２２１，４１３号明細書
【特許文献４】
国際公開第９８／００８５７号パンフレット
【特許文献５】
特開平６−２５２０４６号公報
【０００６】
【発明が解決しようとする課題】
しかしながら、上記従来の技術では、以下のような課題が残されている。
すなわち、上記従来の技術を用いて成膜されたＳｉＧｅ層は、貫通転位密度や表面ラフネスがデバイス及び製造プロセスとして要望されるレベルには及ばない状態であった。
例えば、Ｇｅ組成比を傾斜させたバッファ層を用いる場合では、貫通転位密度を比較的低くすることができるが、表面ラフネスが悪化してしまう不都合があり、逆にＧｅ組成比を階段状にしたバッファ層を用いる場合では、表面ラフネスを比較的少なくすることができるが、貫通転位密度が大きくなってしまう不都合があった。また、オフカットウェーハを用いる場合では、転位が成膜方向ではなく横に抜け易くなるが、まだ十分な低転位化を図ることができていない。表面ラフネスについても、近年のＬＳＩ等におけるフォトリソグラフィ工程に要求されるレベルにはまだ至っていない。
【０００７】
本発明は、前述の課題に鑑みてなされたもので、貫通転位密度を低くかつ表面ラフネスも実用レベルまで小さくすることができる半導体基板及び電界効果型トランジスタ並びにこれらの製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明の半導体基板の製造方法は、Ｓｉ基板上にＳｉＧｅ層をエピタキシャル成長させた半導体基板の製造方法であって、
前記Ｓｉ基板上に、第１のＳｉＧｅ層をエピタキシャル成長する第１の層形成工程と、
前記第１のＳｉＧｅ層上に直接又はエピタキシャル成長したＳｉ層を介して第２のＳｉＧｅ層をエピタキシャル成長する第２の層形成工程と、
前記ＳｉＧｅ層をエピタキシャル成長により形成する途中又は形成後に該エピタキシャル成長の温度を越える温度で熱処理を施す熱処理工程と、
前記ＳｉＧｅ層形成後に前記熱処理で生じた表面の凹凸を研磨により除去する研磨工程とを有し、
前記第１の層形成工程は、膜厚の増加により転位を発生して格子緩和が生ずる膜厚である臨界膜厚の２倍より薄く前記第１のＳｉＧｅ層の膜厚を設定し、
前記第２の層形成工程は、前記第２のＳｉＧｅ層のＧｅ組成比を少なくとも前記第１のＳｉＧｅ層あるいは前記Ｓｉとの接触面で第１のＳｉＧｅ層におけるＧｅ組成比の層中の最大値より低く、かつ、少なくとも一部にＧｅ組成比が表面に向けて漸次増加した傾斜組成領域を形成することにより上記課題を解決した。
本発明において、前記第１の層形成工程は、前記第１のＳｉＧｅ層のＧｅ組成比ｘが一定であり、第１のＳｉＧｅ層を、次の関係式；
ｔｃ（ｎｍ）＝（１．９×１０−３／ε（ｘ）２）・ｌｎ（ｔｃ／０．４）
ε（ｘ）＝（ａ０＋０．２００３２６ｘ＋０．０２６１７４ｘ２）／ａ０）
ａ０＝０．５４３ｎｍ（ａ０は、Ｓｉの格子定数）
を満たす臨界膜厚ｔｃの２倍未満の厚さにすることが望ましい。
また、本発明において、前記第２のＳｉＧｅ層は、前記第１のＳｉＧｅ層上に直接配され、かつ、層全体がＧｅ組成比が表面に向けて漸次増加した傾斜組成層であることが好ましい。
本発明の前記第１のＳｉＧｅ層は、Ｇｅ組成比ｘが０．０５以上かつ０．３以下である手段を採用することもできる。
本発明はＳｉ基板上にＳｉＧｅ層を介して歪みＳｉ層が形成された半導体基板の製造方法であって、
上記の半導体基板の製造方法により作製された半導体基板の前記第２のＳｉＧｅ層上に直接又は他のＳｉＧｅ層を介して前記歪みＳｉ層をエピタキシャル成長することが可能である。
本発明の半導体基板の製造方法は、Ｓｉ基板上にＳｉＧｅ層をエピタキシャル成長させた半導体基板の製造方法であって、
前記Ｓｉ基板上に、第１のＳｉＧｅ層をエピタキシャル成長する第１の層形成工程と、
前記第１のＳｉＧｅ層上に直接又はエピタキシャル成長したＳｉ層を介して第２のＳｉＧｅ層をエピタキシャル成長する第２の層形成工程と、
前記ＳｉＧｅ層をエピタキシャル成長により形成する途中又は形成後に該エピタキシャル成長の温度を越える温度で熱処理を施す熱処理工程と、
前記ＳｉＧｅ層形成後に前記熱処理で生じた表面の凹凸を研磨により除去する研磨工程とを有し、
前記第１の層形成工程は、膜厚の増加により転位を発生して格子緩和が生ずる膜厚である臨界膜厚の２倍より薄く前記第１のＳｉＧｅ層の膜厚を設定し、
前記第２の層形成工程は、表面に向けてＧｅ組成比を漸次増加させたＳｉＧｅの傾斜組成層をエピタキシャル成長する工程と、
前記傾斜組成層の最終的なＧｅ組成比で傾斜組成層上にＳｉＧｅの一定組成層をエピタキシャル成長する工程とを連続したＧｅ組成比で複数回繰り返して、Ｇｅ組成比が成膜方向に傾斜をもって階段状に変化する前記第２のＳｉＧｅ層を成膜し、
該第２のＳｉＧｅ層下面のＧｅ組成比を、前記第１のＳｉＧｅ層におけるＧｅ組成比の層中の最大値より低くすることにより上記課題を解決した。
本発明において、前記第１の層形成工程は、前記第１のＳｉＧｅ層のＧｅ組成比ｘが一定であり、第１のＳｉＧｅ層を、次の関係式；
ｔｃ（ｎｍ）＝（１．９×１０−３／ε（ｘ）２）・ｌｎ（ｔｃ／０．４）
ε（ｘ）＝（ａ０＋０．２００３２６ｘ＋０．０２６１７４ｘ２）／ａ０）
ａ０＝０．５４３ｎｍ（ａ０は、Ｓｉの格子定数）
を満たす臨界膜厚ｔｃの２倍未満の厚さにすることが望ましい。
また、本発明において、前記第１のＳｉＧｅ層は、Ｇｅ組成比ｘが０．０５以上かつ０．３以下である手段を採用することもできる。
本発明はＳｉ基板上にＳｉＧｅ層を介して歪みＳｉ層が形成された半導体基板の製造方法であって、
上記のいずれか記載の半導体基板の製造方法により作製された半導体基板の前記第２のＳｉＧｅ層上に直接又は他のＳｉＧｅ層を介して前記歪みＳｉ層をエピタキシャル成長する、ことが可能である。
本発明の半導体基板は、Ｓｉ基板と、
該Ｓｉ基板上の第１のＳｉＧｅ層と、
該第１のＳｉＧｅ層上に直接又はＳｉ層を介して配された第２のＳｉＧｅ層とを備え、
前記第１のＳｉＧｅ層は、膜厚の増加により転位を発生して格子緩和が生ずる膜厚である臨界膜厚の２倍より薄い膜厚であり、
前記第２のＳｉＧｅ層は、そのＧｅ組成比が少なくとも前記第１のＳｉＧｅ層あるいは前記Ｓｉ層との接触面で第１のＳｉＧｅ層におけるＧｅ組成比の層中の最大値より低く、かつ、少なくとも一部にＧｅ組成比が表面に向けて漸次増加した傾斜組成領域を有し、
上記の半導体基板の製造方法により作製されたことにより上記課題を解決した。
本発明において、前記第１のＳｉＧｅ層は、Ｇｅ組成比ｘが一定であり、次の関係式；
ｔｃ（ｎｍ）＝（１．９×１０−３／ε（ｘ）２）・ｌｎ（ｔｃ／０．４）
ε（ｘ）＝（ａ０＋０．２００３２６ｘ＋０．０２６１７４ｘ２）／ａ０）
ａ０＝０．５４３ｎｍ（ａ０は、Ｓｉの格子定数）
を満たす臨界膜厚ｔｃの２倍未満の厚さであることが望ましい。
また、本発明において、前記第１のＳｉＧｅ層は、Ｇｅ組成比ｘが０．０５以上かつ０．３以下である手段を採用することもできる。
本発明の前記第２のＳｉＧｅ層は、前記第１のＳｉＧｅ層上に直接配され、かつ、層全体がＧｅ組成比が表面に向けて漸次増加した傾斜組成層であることが可能である。
本発明において、上記の半導体基板の前記第２のＳｉＧｅ層上に直接又は他のＳｉＧｅ層を介して配された歪みＳｉ層を備えていることが好ましい。
本発明の半導体基板は、Ｓｉ基板と、
該Ｓｉ基板上の第１のＳｉＧｅ層と、
該第１のＳｉＧｅ層上に直接又はＳｉ層を介して配された第２のＳｉＧｅ層とを備え、
前記第１のＳｉＧｅ層は、膜厚の増加により転位を発生して格子緩和が生ずる膜厚である臨界膜厚の２倍より薄い膜厚であり、
前記第２のＳｉＧｅ層は、表面に向けてＧｅ組成比が漸次増加するＳｉＧｅの傾斜組成層と該傾斜組成層の上面のＧｅ組成比で傾斜組成層上に配されたＳｉＧｅの一定組成層とを交互にかつ連続したＧｅ組成比で複数層積層状態にして構成され、
前記第２のＳｉＧｅ層下面のＧｅ組成比は、前記第１のＳｉＧｅ層におけるＧｅ組成比の層中の最大値より低く構成され、
上述の半導体基板の製造方法により作製されたことにより上記課題を解決した。
本発明において、前記第１のＳｉＧｅ層は、Ｇｅ組成比ｘが一定であり、次の関係式；
ｔｃ（ｎｍ）＝（１．９×１０−３／ε（ｘ）２）・ｌｎ（ｔｃ／０．４）
ε（ｘ）＝（ａ０＋０．２００３２６ｘ＋０．０２６１７４ｘ２）／ａ０）
ａ０＝０．５４３ｎｍ（ａ０は、Ｓｉの格子定数）
を満たす臨界膜厚ｔｃの２倍未満の厚さであることが望ましい。
また、本発明において、前記第１のＳｉＧｅ層は、Ｇｅ組成比ｘが０．０５以上かつ０．３以下である手段を採用することもできる。
本発明において、上記の半導体基板の前記第２のＳｉＧｅ層上に直接又は他のＳｉＧｅ層を介して配された歪みＳｉ層を備えていることが可能である。
本発明の電界効果型トランジスタの製造方法は、ＳｉＧｅ層上にエピタキシャル成長された歪みＳｉ層にチャネル領域が形成される電界効果型トランジスタの製造方法であって、
また、前述した半導体基板の製造方法により作製された半導体基板の前記歪みＳｉ層に前記チャネル領域を形成することにより上記課題を解決した。
本発明の電界効果型トランジスタは、ＳｉＧｅ層上にエピタキシャル成長された歪みＳｉ層にチャネル領域が形成される電界効果型トランジスタであって、
前述の電界効果型トランジスタの製造方法により作製されたことにより上記課題を解決した。
【０００９】
本発明の半導体基板の製造方法は、第１の層形成工程と第２の層形成工程と熱処理工程と研磨工程とを有することで、膜厚の増加により転位を発生して格子緩和が生ずる膜厚である臨界膜厚の２倍より薄く第１のＳｉＧｅ層の膜厚を設定し、第２のＳｉＧｅ層のＧｅ組成比を少なくとも第１のＳｉＧｅ層あるいは前記Ｓｉ層との接触面で第１のＳｉＧｅ層におけるＧｅ組成比の層中の最大値より低く、かつ、第２のＳｉＧｅ層は少なくとも一部にＧｅ組成比が表面に向けて漸次増加した傾斜組成領域を有するので、Ｓｉ基板と第１のＳｉＧｅ層との界面及び第１のＳｉＧｅ層と第２のＳｉＧｅ層との界面付近に効率的に転位を集中させることができ、第２のＳｉＧｅ層表面の貫通転位密度及び表面ラフネスを低減することができ、さらに、ＳｉＧｅ層をエピタキシャル成長により形成する途中又は形成後にエピタキシャル成長の温度を越える温度で熱処理を施し、ＳｉＧｅ層形成後に熱処理で生じた表面の凹凸を研磨により除去するので、基板に事前熱履歴をおわせて格子緩和や転位の運動による表面ラフネスの悪化を予め発生させ表面ラフネスの悪化により生じた凹凸を研磨除去して表面が平坦化されることになる。したがって、この基板にデバイス製造工程等で熱処理を施しても、表面や界面のラフネスの悪化が再び発生するを防ぐことができる。
【００１０】
上記の熱処理工程および研磨工程は、第１の層形成工程、第２の層形成工程のいずれかの工程途中または形成後におこなうことができる。
【００１１】
ここで、第１のＳｉＧｅ層が臨界膜厚の２倍より薄く成膜されるため、第１のＳｉＧｅ層成膜中では膜厚に応じて歪みエネルギーが大きくなるが転位はほとんど生成しない。次に、第２のＳｉＧｅ層のエピタキシャル成長を始めると、すでに第１のＳｉＧｅ層に歪みエネルギーが蓄積されているため、第２のＳｉＧｅ層の膜厚が薄い段階で、転位の生成と成長が、第１のＳｉＧｅ層両側の界面及び第２のＳｉＧｅ層内の第１のＳｉＧｅ層側からはじまり、第１のＳｉＧｅ層及び第２のＳｉＧｅ層の格子緩和が始まる。このとき、第２のＳｉＧｅ層のＧｅ組成比が第１のＳｉＧｅ層あるいは前記Ｓｉ層との接触面で第１のＳｉＧｅ層におけるＧｅ組成比の層中の最大値より低いため、転位は、第１のＳｉＧｅ層両側の界面に沿って集中し生成し、第１のＳｉＧｅ層両側の界面における転位の生成が、第２のＳｉＧｅ層の格子緩和を助け、第２のＳｉＧｅ層内での転位の生成や成長が抑制されると共に、第２のＳｉＧｅ層表面の表面ラフネスの悪化も抑制される。
【００１２】
さらに、第２のＳｉＧｅ層の傾斜組成領域では、転位が均等に生成し、転位同士の絡み合いが起こり、傾斜組成領域中の転位密度が減少するとともに、転位の成長が横方向に誘導されることにより表面領域における貫通転位密度が減少し、表面ラフネスの悪化も抑制される効果がある。
従来の第１のＳｉＧｅ層がない場合の傾斜組成領域では、傾斜組成領域の膜厚が所定の膜厚以上になり臨界膜厚を越えたときに転位の生成がはじまり、いったん転位密度の増加を経た後に、さらに傾斜組成祖領域を形成した場合に、前記の効果が得られる。すなわち、従来の構造では、傾斜組成領域の上側の一部の領域においてのみ前記の効果が得られる。
一方、第１のＳｉＧｅ層がある本発明の構造では、すでに第１のＳｉＧｅ層に歪みエネルギーが蓄積されているため、第２のＳｉＧｅ層の膜厚が薄い段階で、転位の生成が第２のＳｉＧｅ層内ではじまるため、第２のＳｉＧｅ層内の傾斜組成領域全体で前記の効果が得られ、第２のＳｉＧｅ層の表面領域における貫通転位密度が減少し、表面ラフネスの悪化も抑制される。
さらに、第１のＳｉＧｅ層は、Ｓｉ基板表面における水分や酸素成分あるいは炭素成分といった不純物を除去する層として機能し、Ｓｉ基板の表面汚染に起因した欠陥を抑制する効果がある。
【００１３】
なお、第１のＳｉＧｅ層の成膜中に転位が生成しはじめると、転位が多方向に成長し始めるため、転位の成長する方向を抑制することが困難になり、貫通転位や表面ラフネスを低減させることが難しい。そこで、第１のＳｉＧｅ層の膜厚は、臨界膜厚の２倍を越えない範囲で、実際に転位の生成や格子緩和が顕著にはじまる膜厚より薄い膜厚に設定する必要がある。同時に、第１のＳｉＧｅ層の膜厚は、実際に転位の生成や格子緩和が顕著にはじまる膜厚に近い膜厚であるほど効果的である。実際に転位の生成や格子緩和が顕著にはじまる膜厚は、成膜の温度条件等によって異なる。そこで、それぞれの成膜条件において、臨界膜厚の２倍を越えない範囲で、実際に転位の生成や格子緩和が顕著にはじまる膜厚付近で、本発明の効果が効果的に得られる膜厚を選べばよい。
【００１４】
また、本発明の半導体基板及び半導体基板の製造方法では、上述したように、第１のＳｉＧｅ層のＧｅ組成比が一定であるため、同じＧｅ組成比で実際に転位の生成や格子緩和が顕著にはじまる膜厚が最も薄くなり、最も薄い膜厚で本発明の効果が得られ、成膜に要する時間が短いという利点がある。また、これらの半導体基板及び半導体基板の製造方法では、第１のＳｉＧｅ層を上記関係式を満たす臨界膜厚（成膜温度にかかわらず、Ｇｅ組成比及び格子定数のみから算出される転位が発生して格子緩和が生ずる膜厚をいう）ｔｃの２倍未満の厚さにすることにより、第１のＳｉＧｅ層の膜厚を容易に実際に転位の生成や格子緩和が顕著にはじまる膜厚内に設定することができる。
【００１５】
すなわち、上記実際に転位の生成や格子緩和が顕著にはじまる膜厚は成膜温度により変化するため、Ｇｅ組成比ｘ及び格子定数のみから理論的に求めた理想的な臨界膜厚ｔｃの２倍未満とすれば、実際に転位の生成や格子緩和が顕著にはじまる膜厚より薄くなり、本発明の効果を得ることができる。なお、上記臨界膜厚は、平衡状態で成膜されることを前提にしているため、成膜温度にかかわらずＧｅ組成比及び格子定数のみで決定されるが、実際に転位の生成や格子緩和が顕著にはじまる膜厚は、平衡状態だけでなく低温成長などの非平衡状態で成膜された場合も含めたものであり、成膜温度に応じて決定される。
【００１６】
さらに、上記のように本発明の半導体基板及び半導体基板の製造方法では、前記第１のＳｉＧｅ層のＧｅ組成比ｘが０．０５以上かつ０．３以下であるため、実際に転位の生成や格子緩和が顕著にはじまる膜厚が薄すぎたり厚すぎたりすることがなく、適度な厚さの第１のＳｉＧｅ層で本発明の効果が効果的に得られる。
すなわち、第１のＳｉＧｅ層のＧｅ組成比ｘが０．０５より小さい場合は、実際に転位の生成や格子緩和が顕著にはじまる膜厚が厚くなりすぎるため、第１のＳｉＧｅ層の成膜に要する時間が長くなり、しかも、第１のＳｉＧｅ層の表面ラフネスが悪化してしまう。
一方、第１のＳｉＧｅ層のＧｅ組成比ｘが０．３より大きい場合は、ごく薄い膜厚で、実際に転位の生成や格子緩和が顕著にはじまってしまうため、第１のＳｉＧｅ層を制御性よく形成することが難しい。
また、前記第１のＳｉＧｅ層のＧｅ組成比ｘが０．０５以上かつ０．３以下であれば、実際に転位の生成や格子緩和が顕著にはじまる膜厚が適度な厚さとなり、第１のＳｉＧｅ層両側の界面に沿って転位が集中して生成し、第１のＳｉＧｅ層両側の界面における転位の生成が、第２のＳｉＧｅ層の格子緩和を助ける効果を効果的に得られる。
【００１７】
これらの半導体基板及び半導体基板の製造方法では、前記第２のＳｉＧｅ層が前記第１のＳｉＧｅ層上に直接配され、かつ、層全体がＧｅ組成比が表面に向けて漸次増加した傾斜組成層からなるため、本発明の効果を得るために必要な層が無駄なく配され、最も薄い膜厚で本発明の効果が得られ、成膜に要する時間が短いという利点がある。
【００１８】
本発明における半導体基板及び半導体基板の製造方法では、膜厚の増加により転位を発生して格子緩和が生ずる膜厚である臨界膜厚の２倍より薄く第１のＳｉＧｅ層の膜厚を設定し、第２のＳｉＧｅ層下面のＧｅ組成比を第１のＳｉＧｅ層におけるＧｅ組成比の層中の最大値より低くするので、Ｓｉ基板と第１のＳｉＧｅ層との界面及び第１のＳｉＧｅ層と第２のＳｉＧｅ層との界面付近に効率的に転位を集中させることができ、第２のＳｉＧｅ層表面の貫通転位密度及び表面ラフネスを低減することができ、さらに、ＳｉＧｅ層をエピタキシャル成長により形成する途中又は形成後にエピタキシャル成長の温度を越える温度で熱処理を施し、ＳｉＧｅ層形成後に熱処理で生じた表面の凹凸を研磨により除去するので、基板に事前熱履歴をおわせて格子緩和や転位の運動による表面ラフネスの悪化を予め発生させ表面ラフネスの悪化により生じた凹凸を研磨除去して表面が平坦化されることになる。したがって、この基板にデバイス製造工程等で熱処理を施しても、表面や界面のラフネスの悪化が再び発生するを防ぐことができる。
【００１９】
ここで、第１のＳｉＧｅ層が臨界膜厚の２倍より薄く成膜されるため、第１のＳｉＧｅ層成膜中では膜厚に応じて歪みエネルギーが大きくなるが転位はほとんど生成しない。次に、第２のＳｉＧｅ層のエピタキシャル成長を始めると、すでに第１のＳｉＧｅ層に歪みエネルギーが蓄積されているため、第２のＳｉＧｅ層の膜厚が薄い段階で、転位の生成と成長が、第１のＳｉＧｅ層両側の界面及び第２のＳｉＧｅ層内の第１のＳｉＧｅ層側からはじまり、第１のＳｉＧｅ層及び第２のＳｉＧｅ層の格子緩和が始まる。このとき、第２のＳｉＧｅ層のＧｅ組成比が第１のＳｉＧｅ層あるいは前記Ｓｉ層との接触面で第１のＳｉＧｅ層におけるＧｅ組成比の層中の最大値より低いため、転位は、第１のＳｉＧｅ層両側の界面に沿って集中し生成し、第１のＳｉＧｅ層両側の界面における転位の生成が、第２のＳｉＧｅ層の格子緩和を助け、第２のＳｉＧｅ層内での転位の生成や成長が抑制されると共に、第２のＳｉＧｅ層表面の表面ラフネスの悪化も抑制される。さらに、第１のＳｉＧｅ層は、Ｓｉ基板表面における水分や酸素成分あるいは炭素成分といった不純物を除去する層として機能し、Ｓｉ基板の表面汚染に起因した欠陥を抑制する効果がある。
【００２０】
なお、第１のＳｉＧｅ層の成膜中に転位が生成しはじめると、転位が多方向に成長し始めるため、転位の成長する方向を抑制することが困難になり、貫通転位や表面ラフネスを低減させることが難しい。そこで、第１のＳｉＧｅ層の膜厚は、臨界膜厚の２倍を越えない範囲で、実際に転位の生成や格子緩和が顕著にはじまる膜厚より薄い膜厚に設定する必要がある。同時に、第１のＳｉＧｅ層の膜厚は、実際に転位の生成や格子緩和が顕著にはじまる膜厚に近い膜厚であるほど効果的である。実際に転位の生成や格子緩和が顕著にはじまる膜厚は、成膜の温度条件等によって異なる。そこで、それぞれの成膜条件において、臨界膜厚の２倍を越えない範囲で、実際に転位の生成や格子緩和が顕著にはじまる膜厚付近で、本発明の効果が効果的に得られる膜厚を選べばよい。
【００２１】
また、表面に向けてＧｅ組成比が漸次増加するＳｉＧｅの傾斜組成層と該傾斜組成層の上面のＧｅ組成比で傾斜組成層上に配されたＳｉＧｅの一定組成層とを交互にかつ連続したＧｅ組成比で複数層積層状態にして第２のＳｉＧｅ層とするので、第２のＳｉＧｅ層全体としてＧｅ組成比が傾斜階段状の層となり、界面において転位が横方向に走り易くなり、貫通転位が生じ難くなると共に、界面での組成変化が小さいので、界面での転位発生が抑制され、傾斜組成層の層内で転位が均等に発生して、表面ラフネスの悪化を抑制することができる。
【００２２】
本発明者らは、ＳｉＧｅの成膜技術について研究を行ってきた結果、結晶中の転位が以下のような傾向を有することがわかった。
すなわち、ＳｉＧｅ層を成膜する際に、成膜中に発生する転位は成膜方向に対して斜め方向又は横方向（成膜方向に直交する方向：＜１１０＞方向）のいずれかに走り易い特性を持っている。また、転位は層の界面で横方向に走り易いが、組成が急峻に変化する界面では、上記斜め方向に走り易くなると共に多くの転位が高密度に発生すると考えられる。
したがって、Ｇｅ組成比を単純な階段状にして成膜すると、急峻な組成変化となる界面部分で多くの転位が高密度に生じると共に、転位が成膜方向の斜め方向に走り易く、貫通転位となるおそれが高いと考えられる。また、Ｇｅ組成比を単純に緩く傾斜させて成膜すると、上記斜め方向に走った転位が横方向に逃げるきっかけとなる部分（界面等）が無く、表面にまで貫通してしまうと考えられる。
【００２３】
これらに対し、本発明の半導体基板の製造方法では、表面に向けてＧｅ組成比を漸次増加させたＳｉＧｅの傾斜組成層をエピタキシャル成長する工程と、前記傾斜組成層の最終的なＧｅ組成比で傾斜組成層上にＳｉＧｅの一定組成層をエピタキシャル成長する工程とを連続したＧｅ組成比で複数回繰り返して、Ｇｅ組成比が成膜方向に傾斜をもって階段状に変化する前記第２のＳｉＧｅ層を成膜するので、傾斜組成層と一定組成層とが交互に複数段形成されてＧｅ組成比が傾斜階段状の層となり、転位密度が小さくかつ表面ラフネスが小さいＳｉＧｅ層を形成することができる。
すなわち、界面において転位が横方向に走り易くなり、貫通転位が生じ難くなる。また、界面での組成変化が小さいので、界面での転位発生が抑制され、傾斜組成層の層内で転位が均等に発生して、表面ラフネスの悪化を抑制することができる。
【００２４】
さらに、第２のＳｉＧｅ層の傾斜組成領域では、転位が均等に生成し、転位同士の絡み合いが起こり、傾斜組成領域中の転位密度が減少するとともに、転位の成長が横方向に誘導されることにより表面領域における貫通転位密度が減少し、表面ラフネスの悪化も抑制される効果がある。
従来の第１のＳｉＧｅ層がない場合の傾斜組成領域では、傾斜組成領域の膜厚が所定の膜厚以上になり臨界膜厚を越えたときに転位の生成がはじまり、いったん転位密度の増加を経た後に、さらに傾斜組成祖領域を形成した場合に、前記の効果が得られる。すなわち、従来の構造では、傾斜組成領域の上側の一部の領域においてのみ前記の効果が得られる。
一方、第１のＳｉＧｅ層がある本発明の構造では、すでに第１のＳｉＧｅ層に歪みエネルギーが蓄積されているため、第２のＳｉＧｅ層の膜厚が薄い段階で、転位の生成が第２のＳｉＧｅ層内ではじまるため、第２のＳｉＧｅ層内の傾斜組成領域全体で前記の効果が得られ、第２のＳｉＧｅ層の表面領域における貫通転位密度が減少し、表面ラフネスの悪化も抑制される。
【００２５】
これらの半導体基板及び半導体基板の製造方法では、前記ＳｉＧｅ層上に直接又は他のＳｉＧｅ層を介して歪みＳｉ層をエピタキシャル成長するので、欠陥が少なく、表面ラフネスの小さな良質な歪みＳｉ層が得られ、また、研磨工程後にＳｉＧｅ層上に直接又は他のＳｉＧｅ層を介して歪みＳｉ層がエピタキシャル成長されるので、表面状態が良好なＳｉＧｅ層上にＳｉ層が成膜され、良質な歪みＳｉ層を有することができるため、例えば歪みＳｉ層をチャネル領域とするＭＯＳＦＥＴ等を用いた集積回路用の半導体基板及びその製造方法として好適である。
【００２６】
これらの電界効果型トランジスタ及び電界効果型トランジスタの製造方法では、上記本発明の半導体基板又は上記本発明の半導体基板の製造方法により作製された半導体基板の前記歪みＳｉ層にチャネル領域を有するので、デバイス製造時に熱処理が施されても表面状態が良好なＳｉＧｅ層上に良質な歪みＳｉ層が得られ、高特性な電界効果型トランジスタを高歩留まりで得ることができる。
【００２７】
【発明の実施の形態】
以下、本発明に係る第１実施形態を、図面に基づいて説明する。
【００２８】
図１は、本発明の歪みＳｉ層を備えた半導体ウェーハ（半導体基板）Ｗの断面構造を示すものであり、この半導体ウェーハＷの構造をその製造プロセスと合わせて説明すると、まず、図１及び図２に示すように、Ｓｉ基板１上に、Ｇｅ組成比ｘが０から０．３まで成膜方向に（表面に向けて）傾斜をもって漸次増加する傾斜組成層（傾斜組成領域）である第１のＳｉＧｅ層２を減圧ＣＶＤ法によりエピタキシャル成長する。なお、上記減圧ＣＶＤ法による成膜は、キャリアガスとしてＨ２を用い、ソースガスとしてＳｉＨ４及びＧｅＨ４を用いている。
【００２９】
次に、第１のＳｉＧｅ層２上に該第１のＳｉＧｅ層２の最終的なＧｅ組成比（０．３）で一定組成層かつ緩和層である第２のＳｉＧｅ層３をエピタキシャル成長する。これらの第１のＳｉＧｅ層２及び第２のＳｉＧｅ層３は、歪みＳｉ層を成膜するためのＳｉＧｅバッファ層として機能する。
【００３０】
そして、これらの第１のＳｉＧｅ層２及び第２のＳｉＧｅ層３の形成途中又は形成後に、図３の（ａ）に示すように、熱処理を施し、予めＳｉＧｅ層に表面ラフネスの悪化を発生させておく。この熱処理条件は、例えば８００℃〜１１００℃といった温度でＳｉＧｅ層のエピタキシャル成長の温度を越える温度と１分〜２００分といった熱処理時間に設定される。なお、本実施形態では、第２のＳｉＧｅ層３の成膜途中で、一旦ソースガスの供給を停止して成膜を止め、この状態で１０００℃まで昇温した状態で１０分のアニールを行う。このアニール処理後に、第２のＳｉＧｅ層３の成膜温度まで降温し、ソースガスを再び供給して残りの成膜を行う。
【００３１】
次に、熱処理によって表面に表面ラフネスの悪化による凹凸が発生した第２のＳｉＧｅ層３の表面を、図３の（ｂ）に示すように、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）等により研磨し、平坦化して表面ラフネスの悪化により生じた凹凸を除去する。
なお、上記第１のＳｉＧｅ層２及び第２のＳｉＧｅ層３の膜厚は、例えばそれぞれ１．５μｍ及び０．７５μｍとしている。
さらに、研磨された第２のＳｉＧｅ層３上に、図３の（ｃ）に示すように、Ｓｉ層をエピタキシャル成長して歪みＳｉ層５を形成し、半導体ウェーハＷを製作する。
【００３２】
本実施形態では、第２のＳｉＧｅ層３をエピタキシャル成長により形成する途中又は形成後に該エピタキシャル成長の温度を越える温度で熱処理を施し、第２のＳｉＧｅ層３形成後に熱処理で生じた表面の凹凸を研磨により除去するので、基板に事前熱履歴をおわせて格子緩和や転位の運動による表面ラフネスの悪化を予め発生させているため、デバイス製造工程等で熱処理を施した際に、表面や界面のラフネスの悪化が再び発生するを防ぐことができる。
また、第１のＳｉＧｅ層２が、Ｇｅ組成比が表面に向けて漸次増加する傾斜組成領域であるので、ＳｉＧｅ層中の特に表面側で転位の密度を抑制することができる。
【００３３】
次に、本発明に係る上記実施形態の半導体基板を用いた電界効果型トランジスタ（ＭＯＳＦＥＴ）を、その製造プロセスと合わせて図４を参照して説明する。
【００３４】
図４は、本発明の電界効果型トランジスタの概略的な構造を示すものであって、この電界効果型トランジスタを製造するには、上記の製造工程で作製した歪みＳｉ層を備えた半導体ウェーハＷ表面の歪みＳｉ層５上にＳｉＯ２のゲート酸化膜６及びゲートポリシリコン膜７を順次堆積する。そして、チャネル領域となる部分上のゲートポリシリコン膜７上にゲート電極（図示略）をパターニングして形成する。
【００３５】
次に、ゲート酸化膜６もパターニングしてゲート電極下以外の部分を除去する。さらに、ゲート電極をマスクに用いたイオン注入により、歪みＳｉ層５及び第２のＳｉＧｅ層３にｎ型あるいはｐ型のソース領域Ｓ及びドレイン領域Ｄを自己整合的に形成する。この後、ソース領域Ｓ及びドレイン領域Ｄ上にソース電極及びドレイン電極（図示略）をそれぞれ形成して、歪みＳｉ層５がチャネル領域となるｎ型あるいはｐ型ＭＯＳＦＥＴが製造される。
【００３６】
このように作製されたＭＯＳＦＥＴでは、上記製法で作製された歪みＳｉ層を備えた半導体ウェーハＷ上の歪みＳｉ層５にチャネル領域が形成されるので、デバイス製造時において熱処理が加わっても表面や界面のラフネスの悪化が発生せず、良質な歪みＳｉ層５により動作特性に優れたＭＯＳＦＥＴを高歩留まりで得ることができる。例えば、上記ゲート酸化膜６を形成する際、熱酸化膜を形成するために半導体ウェーハＷが加熱されるが、半導体ウェーハＷが予め事前熱履歴をおっており、熱酸化膜形成時においてＳｉＧｅ層や歪みＳｉ層に表面や界面のラフネスの悪化が発生しない。
【００３７】
なお、本発明の技術範囲は上記実施の形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。
例えば、上記実施形態では、ＳｉＧｅ層の熱処理を第２のＳｉＧｅ層の形成途中で行ったが、第１のＳｉＧｅ層の形成途中や第２のＳｉＧｅ層の形成後に熱処理を行っても構わない。
また、上記実施形態の歪みＳｉ層を備えた半導体ウェーハＷの歪みＳｉ層上に、さらにＳｉＧｅ層を備えた半導体ウェーハも本発明に含まれる。また、第２のＳｉＧｅ層上に直接歪みＳｉ層を成膜したが、第２のＳｉＧｅ層上にさらに他のＳｉＧｅ層を成膜し、該ＳｉＧｅ層を介して歪みＳｉ層をエピタキシャル成長しても構わない。
【００３８】
また、本実施形態では、ＭＯＳＦＥＴ用の基板としてＳｉＧｅ層を有する半導体ウェーハを作製したが、他の用途に適用する基板としても構わない。例えば、本発明の半導体基板を太陽電池用の基板に適用してもよい。すなわち、上述した各実施形態のＳｉ基板上に最表面で１００％ＧｅとなるようにＧｅ組成比を漸次増加させた傾斜組成領域であるＳｉＧｅ層を成膜し、さらにこの上にＧａＡｓ（ガリウムヒ素）を成膜することで、太陽電池用基板を作製してもよい。この場合、低転位密度で高特性の太陽電池用基板が得られる。
【００３９】
以下、本発明に係る第２実施形態を、図面に基づいて説明する。
本実施形態においては、前述の実施形態と第１、第２のＳｉＧｅ層が異なっている。
【００４０】
図５は、本発明の半導体ウェーハ（半導体基板）Ｗの断面構造を示すものであり、この半導体ウェーハの構造をその製造プロセスと合わせて説明すると、まず、ＣＺ法等で引上成長して作製されたｐ型あるいはｎ型Ｓｉ基板１上に、図５及び図６に示すように、Ｇｅ組成比ｘが一定（例えばｘ＝０．１５）で上述した実際に転位の生成や格子緩和が顕著にはじまる膜厚よりも薄い厚さ（例えば３００ｎｍ）の第１のＳｉＧｅ層２を例えば減圧ＣＶＤ法によりエピタキシャル成長する。
【００４１】
この際、第１のＳｉＧｅ層２が実際に転位の生成や格子緩和が顕著にはじまる膜厚より薄く成膜されるため、第１のＳｉＧｅ層２成膜中では膜厚に応じて歪みエネルギーが大きくなるが転位や格子緩和はほとんど発生しない。
なお、第１のＳｉＧｅ層２の厚さは、次の関係式；
ｔｃ（ｎｍ）＝（１．９×１０−３／ε（ｘ）２）・ｌｎ（ｔｃ／０．４）
ε（ｘ）＝（ａ０＋０．２００３２６ｘ＋０．０２６１７４ｘ２）／ａ０）
ａ０＝０．５４３ｎｍ（ａ０は、Ｓｉの格子定数）
を満たす臨界膜厚ｔｃの２倍未満の厚さにする。
【００４２】
次に、第１のＳｉＧｅ層２上に第２のＳｉＧｅ層３をエピタキシャル成長する。この第２のＳｉＧｅ層３は、そのＧｅ組成比ｙが少なくとも第１のＳｉＧｅ層２との接触面で第１のＳｉＧｅ層２におけるＧｅ組成比ｘの層中の最大値より低く設定される。また、第２のＳｉＧｅ層３は、そのＧｅ組成比ｙが表面に向けて漸次増える傾斜組成層（例えば、Ｇｅ組成比ｙが０から０．３まで増加する層）（傾斜組成領域）であり、例えば１．１μｍの厚さまで成膜される。
【００４３】
ここで、これらの第１のＳｉＧｅ層２及び第２のＳｉＧｅ層３の形成途中又は形成後に、上述の第１実施形態で図３の（ａ）に示す熱処理と同等の熱処理を施し、予めＳｉＧｅ層に表面ラフネスの悪化を発生させるとともに、熱処理によって表面に表面ラフネスの悪化による凹凸が発生した第２のＳｉＧｅ層３の表面を、上述の第１実施形態で図３の（ｂ）に示すように、ＣＭＰ等により研磨し、平坦化して表面ラフネスの悪化により生じた凹凸を除去する。
【００４４】
第２のＳｉＧｅ層３のエピタキシャル成長を始めると、すでに第１のＳｉＧｅ層２に歪みエネルギーが蓄積されているため、第２のＳｉＧｅ層３の膜厚が薄い段階で、転位の生成と成長が、第１のＳｉＧｅ層２両側の界面及び第２のＳｉＧｅ層３内の第１のＳｉＧｅ層２側からはじまり、第１のＳｉＧｅ層２及び第２のＳｉＧｅ層３の格子緩和が始まる。このとき、第２のＳｉＧｅ層３のＧｅ組成比が第１のＳｉＧｅ層２の接触面で第１のＳｉＧｅ層２におけるＧｅ組成比の層中の最大値より低いため、転位は、第１のＳｉＧｅ層２両側の界面２ａ、２ｂに沿って集中し生成し、第１のＳｉＧｅ層２両側の界面２ａ、２ｂにおける転位の生成が、第２のＳｉＧｅ層３の格子緩和を助け、第２のＳｉＧｅ層３内での転位の生成や成長が抑制されると共に、第２のＳｉＧｅ層３表面の表面ラフネスの悪化も抑制される。
【００４５】
さらに、Ｇｅ組成比ｚが第２のＳｉＧｅ層３の最終的なＧｅ組成比と同じ（例えば、ｚが０．３）で一定組成比のＳｉＧｅ緩和層４を所定厚さ（例えば、０．４μｍ）だけエピタキシャル成長し、次に、該ＳｉＧｅ緩和層４上に単結晶Ｓｉをエピタキシャル成長して歪みＳｉ層５を研磨後に所定厚さ（例えば、２０ｎｍ）となるように形成することにより、本実施形態の半導体ウェーハＷが作製される。
【００４６】
なお、上記減圧ＣＶＤ法による成膜は、キャリアガスとしてＨ２を用い、ソースガスとしてＳｉＨ４及びＧｅＨ４を用いている。
【００４７】
このように本実施形態の半導体ウェーハＷでは、前述の第１実施形態と同様に、第２のＳｉＧｅ層３をエピタキシャル成長により形成する途中又は形成後に該エピタキシャル成長の温度を越える温度で熱処理を施し、第２のＳｉＧｅ層３形成後に熱処理で生じた表面の凹凸を研磨により除去するので、基板に事前熱履歴をおわせて格子緩和や転位の運動による表面ラフネスの悪化を予め発生させているため、デバイス製造工程等で熱処理を施した際に、表面や界面のラフネスの悪化が再び発生するを防ぐことができるとともに、実際に転位の生成や格子緩和が顕著にはじまる膜厚より薄く第１のＳｉＧｅ層２の膜厚を設定し、第２のＳｉＧｅ層３のＧｅ組成比ｙを少なくとも第１のＳｉＧｅ層２との接触面で第１のＳｉＧｅ層２におけるＧｅ組成比ｘの層中の最大値より低くするので、Ｓｉ基板１と第１のＳｉＧｅ層２との界面２ａ及び第１のＳｉＧｅ層２と第２のＳｉＧｅ層３との界面２ｂに効率的に転位を集中させることができ、貫通転位密度及び表面ラフネスを低減すること等ができる。
【００４８】
また、第１のＳｉＧｅ層２のＧｅ組成比が一定であるため、同じＧｅ組成比で実際に転位の生成や格子緩和が顕著にはじまる膜厚が最も薄くなり、最も薄い膜厚で本発明の効果が得られ、成膜に要する時間が短いという利点がある。
また、第１のＳｉＧｅ層２を上記関係式を満たす臨界膜厚ｔｃの２倍未満の厚さにすることにより、後述する実験結果に基づいて、第１のＳｉＧｅ層２の膜厚を容易に実際に転位の生成や格子緩和が顕著にはじまる膜厚内に設定することができる。
【００４９】
また、本実施形態では、第２のＳｉＧｅ層３がＧｅ組成比を漸次増加させた傾斜組成層（傾斜組成領域）とされることにより、転位が均等に生成し、転位同士の絡み合いが起こり、第２のＳｉＧｅ層３中の転位密度が減少するとともに、転位の成長が横方向に誘導されることにより表面領域における貫通転位密度が減少し、表面ラフネスの悪化も抑制される効果がある。
【００５０】
また、本実施形態では、第２のＳｉＧｅ層３の成膜前にすでに第１のＳｉＧｅ層２に歪みエネルギーが蓄積されているため、第２のＳｉＧｅ層３の膜厚が薄い段階で、転位の生成が第２のＳｉＧｅ層３内ではじまるため、第２のＳｉＧｅ層３内の傾斜組成領域全体で前記の効果が得られ、第２のＳｉＧｅ層３の表面領域における貫通転位密度が減少し、表面ラフネスの悪化も抑制される。
さらに、第１のＳｉＧｅ層２は、Ｓｉ基板１表面における水分や酸素成分あるいは炭素成分といった不純物を除去する層として機能し、Ｓｉ基板１の表面汚染に起因した欠陥を抑制する効果がある。
【００５１】
なお、本実施形態においても、上記の半導体ウェーハＷを用いた電界効果型トランジスタ（ＭＯＳＦＥＴ）を、前述した第１実施形態における図４のように製造することができる。
【００５２】
次に、本発明に係る第３実施形態を、図７に基づいて説明する。
【００５３】
本実施形態と第３実施形態との異なる点は、第２実施形態における第１のＳｉＧｅ層２では、Ｇｅ組成比が一定に設定されているのに対し、本実施形態では、図７に示すように、第１のＳｉＧｅ層１２のＧｅ組成比ｘをＳｉ基板１との接触面で層中の最大値とし、Ｇｅ組成比ｘを漸次減少させている点である。
【００５４】
すなわち、本実施形態では、第１のＳｉＧｅ層１２の形成工程において、成膜開始時ではＧｅ組成比ｘを０．３とし、その後徐々に減少させて最終的にはＧｅ組成比ｘをほぼ０まで変化させ、実際に転位の生成や格子緩和が顕著にはじまる膜厚より薄い所定厚さ（例えば、３５０ｎｍ）だけ成長させた傾斜組成層とする。
【００５５】
本実施形態では、第１のＳｉＧｅ層１２のＧｅ組成比ｘをＳｉ基板１との接触面で層中の最大値とすることにより、成膜時の歪みエネルギーがＳｉ基板１との界面側に集中することになり、第２のＳｉＧｅ層３成膜開始時に生じる格子緩和の際に、第２のＳｉＧｅ層３との界面よりもＳｉ基板１との界面に多くの転位を発生させることができる。これにより、第２のＳｉＧｅ層３表面側から離れた位置に転位を集中させることができ、前述の実施形態と同様に、貫通転位や表面ラフネスを低減させることが可能になる。
【００５６】
次に、本発明に係る第４実施形態を、図８に基づいて説明する。
【００５７】
本実施形態と第２実施形態との異なる点は、第３実施形態の第２のＳｉＧｅ層１２が、Ｇｅ組成比を漸次減少させた傾斜組成層であるのに対し、第３実施形態では、図８に示すように、第１のＳｉＧｅ層２２の形成工程において、成膜開始時ではＧｅ組成比ｘを０．３とし、その後徐々に減少させてＧｅ組成比ｘをほぼ０まで変化させて所定厚さ（例えば、３５０ｎｍ）成膜した後、さらに再びＧｅ組成比ｘを徐々に増加させて最終的に０．３まで所定厚さ（例えば、３５０ｎｍ）成膜した組成変化層とした点で異なっている。
【００５８】
なお、この第１のＳｉＧｅ層２２の厚さも、実際に転位の生成や格子緩和が顕著にはじまる膜厚より薄く設定する。
この第４実施形態においても、第１のＳｉＧｅ層２２のＧｅ組成比ｘがＳｉ基板１及び第２のＳｉＧｅ層３との接触面で層中の最大値となるので、第２実施形態と同様に、Ｓｉ基板１及び第２のＳｉＧｅ層３との界面に多くの転位を発生させることができる。
【００５９】
次に、本発明に係る第５および第６実施形態を、図９および図１０に基づいて説明する。
【００６０】
第５実施形態と第２実施形態との異なる点は、第２実施形態における第１のＳｉＧｅ層２では、Ｇｅ組成比が一定に設定されているのに対し、第５実施形態では、図９に示すように、第１のＳｉＧｅ層３２のＧｅ組成比ｘをほぼ０から徐々に増加させて最終的に０．３まで実際に転位の生成や格子緩和が顕著にはじまる膜厚より薄い所定厚さ（例えば、３５０ｎｍ）成膜している点である。
【００６１】
また、第６実施形態と第２実施形態との異なる点は、第２実施形態における第１のＳｉＧｅ層２では、Ｇｅ組成比が一定に設定されているのに対し、第６実施形態では、図１０に示すように、第１のＳｉＧｅ層４２のＧｅ組成比ｘをほぼ０から徐々に増加させて０．３まで所定厚さ（例えば、３５０ｎｍ）成膜し、さらにその後Ｇｅ組成比ｘを０．３から徐々に減少させてほぼ０まで所定厚さ（例えば、３５０ｎｍ）成膜している点である。なお、第１のＳｉＧｅ層４２の厚さは、実際に転位の生成や格子緩和が顕著にはじまる膜厚より薄く設定される。
【００６２】
これらの第５及び第６実施形態では、上記の実施形態と同等の効果を得ることができるとともに、いずれも第１のＳｉＧｅ層３２、４２が実際に転位の生成や格子緩和が顕著にはじまる膜厚より薄い膜厚で形成されるので、第２のＳｉＧｅ層３の成膜時に第１のＳｉＧｅ層３２、４２の両側の界面に転位が集中的に発生し、貫通転位や表面ラフネスを低減することができる。なお、第５及び第６実施形態では、第１のＳｉＧｅ層３２、４２の層中におけるＧｅ組成比の最大値がＳｉ基板１との界面側にないため、第２及び第３実施形態の方が、より貫通転位及び表面ラフネスの改善効果を得ることができる。
【００６３】
なお、上記の第２〜第６実施形態では、第１のＳｉＧｅ層中において膜厚に対するＧｅ組成比の分布として５通りの分布としたが、他の分布としても構わない。例えば、第１のＳｉＧｅ層をＧｅ組成比が異なる複数のＳｉＧｅ層からなる多層膜としても構わない。また、前記多層膜でＳｉ層を含む多層膜としても構わない。
また、上記各実施形態では、第１のＳｉＧｅ層内でＧｅ組成比を変化させる場合、膜厚に対して一定割合で蘇生を変化させたが、その割合を一定でなくした構造としても構わない。さらに、第１のＳｉＧｅ層は、Ｇｅを含む層であり、歪みエネルギーを蓄積できればよく、これら以外のいかなるＧｅ組成比の分布であっても構わない。また、上記各実施形態では、第２のＳｉＧｅ層内でＧｅ組成比を表面に向けて漸次増加させた傾斜組成領域を、膜厚に対して一定割合で組成を変化させたが、その割合を一定でなくした構造としても構わない。また、その組成傾斜を階段状のＧｅ組成比の変化としても構わない。また、上記各実施形態では、第１のＳｉＧｅ層上に直接第２のＳｉＧｅ層を配したが、Ｓｉ層を介して第２のＳｉＧｅ層を配しても構わない。また、上記各実施形態の半導体ウェーハＷの歪みＳｉ層上に、さらにＳｉＧｅ層を成膜しても構わない。
【００６４】
次に、本発明に係る第７実施形態を、図面に基づいて説明する。
【００６５】
図１１は、本実施形態の半導体ウェーハ（半導体基板）Ｗの断面構造を示すものであり、この半導体ウェーハの構造をその製造プロセスと合わせて説明すると、まず、ＣＺ法等で引上成長して作製されたｐ型あるいはｎ型Ｓｉ基板１上に、図１１及び図１２に示すように、Ｇｅ組成比ｘが一定（例えばｘ＝０．１５）で上述した実際に転位の生成や格子緩和が顕著にはじまる膜厚よりも薄い厚さ（例えば３００ｎｍ）の第１のＳｉＧｅ層２を例えば減圧ＣＶＤ法によりエピタキシャル成長する。
【００６６】
この際、第１のＳｉＧｅ層２が実際に転位の生成や格子緩和が顕著にはじまる膜厚より薄く成膜されるため、第１のＳｉＧｅ層２成膜中では膜厚に応じて歪みエネルギーが大きくなるが転位や格子緩和はほとんど発生しない。
なお、第１のＳｉＧｅ層２の厚さは、次の関係式；
ｔｃ（ｎｍ）＝（１．９×１０−３／ε（ｘ）２）・ｌｎ（ｔｃ／０．４）
ε（ｘ）＝（ａ０＋０．２００３２６ｘ＋０．０２６１７４ｘ２）／ａ０）
ａ０＝０．５４３ｎｍ（ａ０は、Ｓｉの格子定数）
を満たす臨界膜厚ｔｃの２倍未満の厚さにする。
【００６７】
次に、第１のＳｉＧｅ層２上に第２のＳｉＧｅ層３をエピタキシャル成長する。この第２のＳｉＧｅ層３は、そのＧｅ組成比ｙが少なくとも第１のＳｉＧｅ層２との接触面で第１のＳｉＧｅ層２におけるＧｅ組成比ｘの層中の最大値より低く設定される。また、第２のＳｉＧｅ層３は、Ｇｅ組成比ｘが０からｙ（例えばｙ＝０．３）まで成膜方向に傾斜をもって階段状に変化するＳｉ１−ｘＧｅｘのステップ傾斜層である。
【００６８】
次に、第２のＳｉＧｅ層３上にＧｅ組成比が一定であるＳｉ１−ｙＧｅｙの緩和層４をエピタキシャル成長する。さらに、Ｇｅ組成比ｚ（本実施形態ではｚ＝ｙ）でＳｉ１−ｚＧｅｚの緩和層４上にＳｉをエピタキシャル成長して歪みＳｉ層５を形成することにより、本実施形態の歪みＳｉ層を備えた半導体ウェーハＷが作製される。なお、各層の膜厚は、例えば、第２のＳｉＧｅ層３が１．５μｍ、緩和層４が０．７〜０．８μｍ、歪みＳｉ層５が１５〜２２ｎｍである。
【００６９】
上記第２のＳｉＧｅ層３の成膜は、図１２から図１４に示すように、表面に向けてＧｅ組成比を所定値まで漸次増加させたＳｉＧｅの傾斜組成層３ａをエピタキシャル成長する工程と、傾斜組成層３ａの最終的なＧｅ組成比で傾斜組成層３ａ上にＳｉＧｅの一定組成層３ｂをエピタキシャル成長する工程とを連続したＧｅ組成比で複数回繰り返して行われる。また、第２のＳｉＧｅ層３下面のＧｅ組成比は、第１のＳｉＧｅ層２上面のＧｅ組成比以下に設定される。なお、本実施形態では、第２のＳｉＧｅ層３のＧｅ組成比をゼロから漸次増加させている。
【００７０】
例えば、本実施形態では、傾斜組成層３ａ及び一定組成層３ｂのエピタキシャル成長工程を５回繰り返し行って第２のＳｉＧｅ層３を形成する。すなわち、１回の傾斜組成層３ａ及び一定組成層３ｂのエピタキシャル成長工程を１ステップとすると、まず最初のステップとして第１の傾斜組成層３ａをＳｉ基板１上に、Ｇｅ組成比を０から０．０６まで漸次増加させて成長し、その上にＧｅ組成比が０．０６の第１の一定組成層３ｂを形成する。次に、第２のステップとして、Ｇｅ組成比０．０６の第１の一定組成層３ｂ上に第２の傾斜組成層３ａを、Ｇｅ組成比を０．０６から０．１２まで漸次増加させて成長し、その上にＧｅ組成比が０．１２の第２の一定組成層３ｂを形成する。
【００７１】
そして、第３のステップとして、Ｇｅ組成比０．１２の第２の一定組成層３ｂ上に第３の傾斜組成層３ａを、Ｇｅ組成比を０．１２から０．１８まで漸次増加させて成長し、その上にＧｅ組成比が０．１８の第３の一定組成層３ｂを形成する。次に、第４のステップとして、Ｇｅ組成比０．１８の第３の一定組成層３ｂ上に第４の傾斜組成層３ａを、Ｇｅ組成比を０．１８から０．２４まで漸次増加させて成長し、その上にＧｅ組成比が０．２４の第４の一定組成層３ｂを形成する。さらに、最後のステップとして、Ｇｅ組成比０．２４の第４の一定組成層３ｂ上に第５の傾斜組成層３ａを、Ｇｅ組成比を０．２４から０．３まで漸次増加させて成長し、その上にＧｅ組成比が０．３の第５の一定組成層３ｂを形成する。なお、本実施形態では、各傾斜組成層３ａ及び各一定組成層３ｂの膜厚は、いずれも同じに設定されている。
【００７２】
上記第２のＳｉＧｅ層３のエピタキシャル成長を始めると、すでに第１のＳｉＧｅ層２に歪みエネルギーが蓄積されているため、第２のＳｉＧｅ層３の膜厚が薄い段階で、転位の生成と成長が、第１のＳｉＧｅ層２両側の界面及び第２のＳｉＧｅ層３内の第１のＳｉＧｅ層２側からはじまり、第１のＳｉＧｅ層２及び第２のＳｉＧｅ層３の格子緩和が始まる。このとき、第２のＳｉＧｅ層３のＧｅ組成比が第１のＳｉＧｅ層２の接触面で第１のＳｉＧｅ層２におけるＧｅ組成比の層中の最大値より低いため、転位は、第１のＳｉＧｅ層２両側の界面２ａ、２ｂに沿って集中し生成し、第１のＳｉＧｅ層２両側の界面２ａ、２ｂにおける転位の生成が、第２のＳｉＧｅ層３の格子緩和を助け、第２のＳｉＧｅ層３内での転位の生成や成長が抑制されると共に、第２のＳｉＧｅ層３表面の表面ラフネスの悪化も抑制される。
【００７３】
ここで、これらの第１のＳｉＧｅ層２及び第２のＳｉＧｅ層３の形成途中又は形成後に、上述の第１実施形態で図３の（ａ）に示す熱処理と同等の熱処理を施し、予めＳｉＧｅ層に表面ラフネスの悪化を発生させるとともに、熱処理によって表面に表面ラフネスの悪化による凹凸が発生した第２のＳｉＧｅ層３の表面を、上述の第１実施形態で図３の（ｂ）に示すように、ＣＭＰ等により研磨し、平坦化して表面ラフネスの悪化により生じた凹凸を除去する。
【００７４】
さらに、Ｇｅ組成比ｚが第２のＳｉＧｅ層３の最終的なＧｅ組成比と同じ（例えば、ｚが０．３）で一定組成比のＳｉＧｅ緩和層４を所定厚さ（例えば、０．７５μｍ）だけエピタキシャル成長し、次に、該ＳｉＧｅ緩和層４上に単結晶Ｓｉをエピタキシャル成長して歪みＳｉ層５を所定厚さ（例えば、２０ｎｍ）だけ形成することにより、本実施形態の半導体ウェーハＷが作製される。
なお、上記減圧ＣＶＤ法による成膜は、例えばキャリアガスとしてＨ２を用い、ソースガスとしてＳｉＨ４及びＧｅＨ４を用いている。
【００７５】
このように本実施形態の半導体ウェーハＷでは、前述の第１実施形態と同様に、第２のＳｉＧｅ層３をエピタキシャル成長により形成する途中又は形成後に該エピタキシャル成長の温度を越える温度で熱処理を施し、第２のＳｉＧｅ層３形成後に熱処理で生じた表面の凹凸を研磨により除去するので、基板に事前熱履歴をおわせて格子緩和や転位の運動による表面ラフネスの悪化を予め発生させているため、デバイス製造工程等で熱処理を施した際に、表面や界面のラフネスの悪化が再び発生するを防ぐことができるとともに、実際に転位の生成や格子緩和が顕著にはじまる膜厚より薄く第１のＳｉＧｅ層２の膜厚を設定し、第２のＳｉＧｅ層３のＧｅ組成比ｙを少なくとも第１のＳｉＧｅ層２との接触面で第１のＳｉＧｅ層２におけるＧｅ組成比ｘの層中の最大値より低くするので、Ｓｉ基板１と第１のＳｉＧｅ層２との界面２ａ及び第１のＳｉＧｅ層２と第２のＳｉＧｅ層３との界面２ｂに効率的に転位を集中させることができ、貫通転位密度及び表面ラフネスを低減すること等ができる。
【００７６】
また、第１のＳｉＧｅ層２のＧｅ組成比が一定であるため、同じＧｅ組成比で実際に転位の生成や格子緩和が顕著にはじまる膜厚が最も薄くなり、最も薄い膜厚で本発明の効果が得られ、成膜に要する時間が短いという利点がある。
また、第１のＳｉＧｅ層２を上記関係式を満たす臨界膜厚ｔｃの２倍未満の厚さにすることにより、後述する実験結果に基づいて、第１のＳｉＧｅ層２の膜厚を容易に実際に転位の生成や格子緩和が顕著にはじまる膜厚内に設定することができる。
【００７７】
また、本実施形態では、第２のＳｉＧｅ層３の成膜前にすでに第１のＳｉＧｅ層２に歪みエネルギーが蓄積されているため、第２のＳｉＧｅ層３の膜厚が薄い段階で、転位の生成が第２のＳｉＧｅ層３内ではじまるため、第２のＳｉＧｅ層３内の傾斜組成領域全体で前記の効果が得られ、第２のＳｉＧｅ層３の表面領域における貫通転位密度が減少し、表面ラフネスの悪化も抑制される。
さらに、第１のＳｉＧｅ層２は、Ｓｉ基板１表面における水分や酸素成分あるいは炭素成分といった不純物を除去する層として機能し、Ｓｉ基板１の表面汚染に起因した欠陥を抑制する効果がある。
【００７８】
また、本実施形態では、第２のＳｉＧｅ層３の形成において、表面に向けてＧｅ組成比を漸次増加させたＳｉＧｅの傾斜組成層３ａをエピタキシャル成長する工程と、傾斜組成層３ａの最終的なＧｅ組成比で傾斜組成層３ａ上にＳｉＧｅの一定組成層３ｂをエピタキシャル成長する工程とを連続したＧｅ組成比で複数回繰り返すので、傾斜組成層３ａと一定組成層３ｂとが交互に複数段形成されてＧｅ組成比が傾斜階段状の層となり、上述したように転位密度が少なくかつ表面ラフネスが少ないＳｉＧｅ層を形成することができる。
すなわち、本実施形態では、格子緩和に必要な転位を均等に発生させると共に、転位をできるだけ横方向に走らせて表面上に貫通して出ないようにＳｉＧｅ層を成膜することができるので、良好な表面状態を得ることができる。
【００７９】
なお、本実施形態においても、上記の半導体ウェーハＷを用いた電界効果型トランジスタ（ＭＯＳＦＥＴ）を、前述した第１実施形態における図４のように製造することができる。
【００８０】
次に、本発明に係る第８実施形態を、図１５および図１６に基づいて説明する。
【００８１】
本実施形態と第７実施形態との異なる点は、第７実施形態における第２のＳｉＧｅ層３では、傾斜組成層３ａ及び一定組成層３ｂの膜厚がそれぞれ同一に設定されているのに対し、第８実施形態では、図１５および図１６に示すように、傾斜組成層１３ａ及び一定組成層１３ｂをエピタキシャル成長する工程において、それぞれ繰り返す毎に傾斜組成層１３ａ及び一定組成層１３ｂの厚さを漸次薄くして第２のＳｉＧｅ層１３を形成している点である。なお、本実施形態では、傾斜組成層３ａ及び一定組成層３ｂのエピタキシャル成長工程を５回繰り返し行っているが、本実施形態では、傾斜組成層１３ａ及び一定組成層１３ｂのエピタキシャル成長工程を４回繰り返し行って第２のＳｉＧｅ層１３を形成している点でも異なっている。
【００８２】
すなわち、本実施形態では、傾斜組成層１３ａ及び一定組成層１３ｂのエピタキシャル成長工程において、第１の傾斜組成層１３ａ及び第１の一定組成層１３ｂを成長した後に、第１の傾斜組成層１３ａ及び第１の一定組成層１３ｂより薄く第２の傾斜組成層１３ａ及び第２の一定組成層１３ｂを成長する。さらに、同様にして第２の傾斜組成層１３ａ及び第２の一定組成層１３ｂより薄く第３の傾斜組成層１３ａ及び第２の一定組成層１３ｂを成長し、最後に第３の傾斜組成層１３ａ及び第３の一定組成層１３ｂより薄く第４の傾斜組成層１３ａ及び第４の一定組成層１３ｂを成長して第２のＳｉＧｅ層１３を形成する。
【００８３】
ここで、これらの第４の一定組成層１３ｂの形成途中又は形成後に、上述の実施形態と同様の熱処理を施し、予めＳｉＧｅ層に表面ラフネスの悪化を発生させるとともに、熱処理によって表面に表面ラフネスの悪化による凹凸が発生した第４の一定組成層１３ｂの表面をＣＭＰ等により研磨し、平坦化して表面ラフネスの悪化により生じた凹凸を除去する。
【００８４】
すなわち、第１の傾斜組成層１３ａ及び第１の一定組成層１３ｂをｌ１、第２の傾斜組成層１３ａ及び第２の一定組成層１３ｂをｌ２、第３の傾斜組成層１３ａ及び第３の一定組成層１３ｂをｌ３、第４の傾斜組成層１３ａ及び第４の一定組成層１３ｂをｌ４とすると、ｌ１＞ｌ２＞ｌ３＞ｌ４となるように積層する。ここで、第４の傾斜組成層１３ａ及び第４の一定組成層１３ｂをｌ４は研磨後を示している。
なお、転位が生じる限界膜厚はＧｅ組成比によって変わるが、上記各層は、この限界膜厚よりは厚く設定され、格子緩和に必要な転位を各層で均等に生じるようにしている。
また、各傾斜組成層１３ａにおけるＧｅ組成比の傾斜は、それぞれ同じになるように設定されている。
【００８５】
前述したように、転位はＧｅ組成比が高いほど発生し易くなるので、第７実施形態のように同一厚さで成膜を繰り返した場合、上層ほど転位が多く発生してしまうのに対し、本実施形態のように、繰り返す毎に傾斜組成層１３ａ及び一定組成層１３ｂの厚さを漸次薄くすることにより、各層でより転位を均等に発生させることができる。
【００８６】
次に、本発明に係る第９実施形態を、図１７に基づいて説明する。
【００８７】
本実施形態と第７実施形態との異なる点は、第７実施形態における第１のＳｉＧｅ層２では、Ｇｅ組成比が一定に設定されているのに対し、本実施形態では、図１７に示すように、第１のＳｉＧｅ層のＧｅ組成比ｘが一定でない点である。例えば、本実施形態の第１の例は、図１７の（ａ）に示すように、第１のＳｉＧｅ層１２のＧｅ組成比ｘをＳｉ基板１との接触面で層中の最大値とし、Ｇｅ組成比ｘを漸次減少させている。
【００８８】
すなわち、本実施形態の第１の例では、第１のＳｉＧｅ層１２の形成工程において、成膜開始時ではＧｅ組成比ｘを０．３とし、その後徐々に減少させて最終的にはＧｅ組成比ｘをほぼ０まで変化させ、実際に転位の生成や格子緩和が顕著にはじまる膜厚より薄い所定厚さ（例えば、３５０ｎｍ）だけ成長させた傾斜組成層とする。
【００８９】
本実施形態では、第１のＳｉＧｅ層１２のＧｅ組成比ｘをＳｉ基板１との接触面で層中の最大値とすることにより、成膜時の歪みエネルギーがＳｉ基板１との界面側に集中することになり、第２のＳｉＧｅ層３成膜開始時に生じる格子緩和の際に、第２のＳｉＧｅ層３との界面よりもＳｉ基板１との界面に多くの転位を発生させることができる。これにより、第２のＳｉＧｅ層３表面側から離れた位置に転位を集中させることができ、第７実施形態と同様に、貫通転位や表面ラフネスを低減させることが可能になる。
【００９０】
また、本実施形態の第２の例は、図１７の（ｂ）に示すように、第１のＳｉＧｅ層２２の形成工程において、成膜開始時ではＧｅ組成比ｘを０．３とし、その後徐々に減少させてＧｅ組成比ｘをほぼ０まで変化させて所定厚さ（例えば、３５０ｎｍ）成膜した後、さらに再びＧｅ組成比ｘを徐々に増加させて最終的に０．３まで所定厚さ（例えば、３５０ｎｍ）成膜した組成変化層としている。
【００９１】
なお、この第１のＳｉＧｅ層２２の厚さも、実際に転位の生成や格子緩和が顕著にはじまる膜厚より薄く設定する。
この第２の例においても、第１のＳｉＧｅ層２２のＧｅ組成比ｘがＳｉ基板１及び第２のＳｉＧｅ層３との接触面で層中の最大値となるので、第１実施形態と同様に、Ｓｉ基板１及び第２のＳｉＧｅ層３との界面に多くの転位を発生させることができる。
【００９２】
また、本実施形態の第３の例は、図１７の（ｃ）に示すように、第１のＳｉＧｅ層３２のＧｅ組成比ｘをほぼ０から徐々に増加させて最終的に０．３まで実際に転位の生成や格子緩和が顕著にはじまる膜厚より薄い所定厚さ（例えば、３５０ｎｍ）成膜している。
【００９３】
また、本実施形態の第４の例は、図１７の（ｄ）に示すように、第１のＳｉＧｅ層４２のＧｅ組成比ｘをほぼ０から徐々に増加させて０．３まで所定厚さ（例えば、３５０ｎｍ）成膜し、さらにその後Ｇｅ組成比ｘを０．３から徐々に減少させてほぼ０まで所定厚さ（例えば、３５０ｎｍ）成膜している。なお、第１のＳｉＧｅ層４２の厚さは、実際に転位の生成や格子緩和が顕著にはじまる膜厚より薄く設定される。
【００９４】
これらの第４及び第５の例では、いずれも第１のＳｉＧｅ層３２、４２が実際に転位の生成や格子緩和が顕著にはじまる膜厚より薄い膜厚で形成されるので、第２のＳｉＧｅ層３の成膜時に第１のＳｉＧｅ層３２、４２の両側の界面に転位が集中的に発生し、貫通転位や表面ラフネスを低減することができる。なお、第４及び第５の例では、第１のＳｉＧｅ層３２、４２の層中におけるＧｅ組成比の最大値がＳｉ基板１との界面側にないため、第１及び第２実施形態の方が、より貫通転位及び表面ラフネスの改善効果を得ることができる。
【００９５】
なお、本発明の技術範囲は上記実施の形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。
【００９６】
例えば、上記各実施形態では、第１のＳｉＧｅ層中において膜厚に対するＧｅ組成比の分布として５通りの分布としたが、他の分布としても構わない。例えば、第１のＳｉＧｅ層をＧｅ組成比が異なる複数のＳｉＧｅ層からなる多層膜としても構わない。また、前記多層膜でＳｉ層を含む多層膜としても構わない。
また、上記各実施形態では、第１のＳｉＧｅ層内でＧｅ組成比を変化させる場合、膜厚に対して一定割合で組成を変化させたが、その割合を一定でなくした構造としても構わない。
さらに、第１のＳｉＧｅ層は、Ｇｅを含む層であり、歪みエネルギーを蓄積できればよく、これら以外のいかなるＧｅ組成比の分布であっても構わない。
【００９７】
また、上記各実施形態では、第２のＳｉＧｅ層内でＧｅ組成比を表面に向けて漸次増加させた傾斜組成層を、膜厚に対して一定割合で組成を変化させたが、その割合を一定でなくした構造としても構わない。
また、上記各実施形態では、第１のＳｉＧｅ層上に直接第２のＳｉＧｅ層を配したが、Ｓｉ層を介して第２のＳｉＧｅ層を配しても構わない。
また、上記各実施形態の半導体ウェーハの歪みＳｉ層上に、さらにＳｉＧｅ層を成膜しても構わない。
【００９８】
また、上記各実施形態では、ＭＯＳＦＥＴ用の基板としてＳｉＧｅ層を有する半導体ウェーハを作製したが、他の用途に適用する基板としても構わない。例えば、本発明の半導体基板の製造方法及び半導体基板を太陽電池や光素子用の基板に適用してもよい。すなわち、上述した各実施形態において、最表面で６５％から１００％Ｇｅあるいは１００％Ｇｅとなるように第２のＳｉＧｅ層及び第３のＳｉＧｅ層を成膜し、さらにこの上にＩｎＧａＰ（インジウムガリウムリン）あるいはＧａＡｓ（ガリウムヒ素）やＡｌＧａＡｓ（アルミニウムガリウムヒ素）を成膜することで、太陽電池や光素子用基板を作製してもよい。この場合、低転位密度で高特性の太陽電池用基板が得られる。
【００９９】
【実施例】
次に、上記実施形態に基づいて研磨前熱処理をした場合の表面や界面のラフネスの悪化を、図１８，図１９を参照して具体的に説明する。
【０１００】
上記第７実施形態に基づき、実施例及び比較例として、いずれも直径２００ｍｍのＳｉ基板１を用い、枚葉式減圧型エピタキシャル成膜装置によって、キャリア水素にＳｉＨ４及びＧｅＨ４を混ぜ、圧力（５０００〜１５０００Ｐａ）及び温度６８０〜８５０℃の範囲で成膜を行った。これら実施例及び比較例の作製フローチャートを、図１８に示す。
【０１０１】
この場合、アニール処理及び研磨処理前に、図１９に示すように、第１のＳｉＧｅ層２、第２のＳｉＧｅ層３、緩和層４及び歪みＳｉ層５を、それぞれ３０ｎｍ、２．０μｍ、１．０μｍ、及び２０ｎｍ成膜した。なお、第１のＳｉＧｅ層２のＧｅ組成比は、０．１５とするとともに、第２のＳｉＧｅ層３は、傾斜組成層３ａが３層形成され、最表面の傾斜組成層３ａで最終的なＧｅ組成比を０．３０とした。
【０１０２】
研磨前のアニール処理は、枚葉式減圧型エピ成膜装置により、窒素ガスフロー中、１１００℃３０分で実施した。
また、アニール処理後の研磨処理（ＣＭＰ処理）は、研磨代を０．５μｍとし、この研磨処理後に一般的なＳＣ１洗浄を実施した。
次に、ＳＣ１洗浄後、第２のＳｉＧｅ層３を当初と同じ成膜条件で、０．５μｍ再成膜、さらに歪みＳｉ層４を、２０ｎｍ成膜した。
最後に、デバイス製造工程中熱処理の模試として、本実施例及び比較例の熱耐性を比較するために、横型熱処理炉を用い、窒素ガスフロー中、１１００℃３０分の熱処理をさらに実施した。
【０１０３】
上記のように作製した本実施例及び比較例について、表面粗さ計による測定を行った。なお、比較のため、研磨前及びデバイス熱処理の模試の前後においてそれぞれ測定を行った。
なお、表面粗さ計での測定は、走査線長さ１ｍｍ、カットオフ長０．１ｍｍ、測定ステップ０．２μｍで行った。
【０１０４】
これらの測定の結果は、以下の通りである。
＜粗さ測定：１＞（本実施例及び比較例：研磨前ウェーハ）
ＲＭＳ：１．７５ｎｍ
＜粗さ測定：２−１＞（本実施例：研磨後再成膜直後ウェーハ）
ＲＭＳ：０．２４ｎｍ
＜粗さ測定：２−２＞（比較例：研磨後再成膜直後ウェーハ）
ＲＭＳ：０．７５ｎｍ
＜粗さ測定：３−１＞（本実施例：熱処理模試後ウェーハ）
ＲＭＳ：０．．０ｎｍ
＜粗さ測定：３−２＞（比較例：熱処理模試後ウェーハ）
ＲＭＳ：０．８５ｎｍ
【０１０５】
上記結果から、本実施例は比較例に比べて、熱処理模試後におけるＲＭＳの変化が非常に少なく、良好な表面状態であることが分かる。
【０１０６】
【発明の効果】
本発明によれば、以下の効果を奏する。
（１）本発明の半導体基板及び半導体基板の製造方法によれば、膜厚の増加により転位を発生して格子緩和が生ずる膜厚である臨界膜厚の２倍より薄く第１のＳｉＧｅ層の膜厚を設定し、第２のＳｉＧｅ層のＧｅ組成比を少なくとも第１のＳｉＧｅ層あるいは前記Ｓｉ層との接触面で第１のＳｉＧｅ層におけるＧｅ組成比の層中の最大値より低く、かつ、第２のＳｉＧｅ層は少なくとも一部にＧｅ組成比が表面に向けて漸次増加した傾斜組成領域を有するので、Ｓｉ基板と第１のＳｉＧｅ層との界面及び第１のＳｉＧｅ層と第２のＳｉＧｅ層との界面付近に効率的に転位を集中させることができ、第２のＳｉＧｅ層表面の貫通転位密度及び表面ラフネスを低減することができる。
（２）本発明の半導体基板及び半導体基板の製造方法によれば、ＳｉＧｅ層をエピタキシャル成長により形成する途中又は形成後に該エピタキシャル成長の温度を越える温度で熱処理を施し、ＳｉＧｅ層形成後に熱処理で生じた表面の凹凸を研磨により除去するので、事前熱履歴による表面の凹凸が研磨除去されたこの基板にデバイス製造工程等で熱処理を施しても、表面や界面のラフネスが再び悪化することを防ぐことができる。
（３）本発明の半導体基板及び半導体基板の製造方法によれば、膜厚の増加により転位を発生して格子緩和が生ずる膜厚である臨界膜厚の２倍より薄く第１のＳｉＧｅ層の膜厚を設定し、表面に向けてＧｅ組成比が漸次増加するＳｉＧｅの傾斜組成層と該傾斜組成層の上面のＧｅ組成比で傾斜組成層上に配されたＳｉＧｅの一定組成層とを交互にかつ連続したＧｅ組成比で複数層積層状態にして第２のＳｉＧｅ層を構成し、第２のＳｉＧｅ層下面のＧｅ組成比を、第１のＳｉＧｅ層におけるＧｅ組成比の層中の最大値より低くするので、Ｓｉ基板と第１のＳｉＧｅ層との界面及び第１のＳｉＧｅ層と第２のＳｉＧｅ層との界面付近に効率的に転位を集中させることができると共に、さらに転位を横方向に走らせて表面上に貫通して出ないようにすることができる。したがって、これらの相乗効果によって、貫通転位密度及び表面ラフネスの小さい良質な結晶性の基板を得ることができる。
（４）また、本発明の電界効果型トランジスタ及び電界効果型トランジスタの製造方法によれば、上記本発明の半導体基板又は上記本発明の半導体基板の製造方法により作製された半導体基板の前記歪みＳｉ層に前記チャネル領域が形成されるので、良質な歪みＳｉ層により高特性なＭＯＳＦＥＴを高歩留まりで得ることができる。
【図面の簡単な説明】
【図１】本発明に係る第１実施形態における半導体基板を示す断面図である。
【図２】本発明に係る第１実施形態における歪みＳｉ層を備えた半導体基板の膜厚に対するＧｅ組成比を示すグラフである。
【図３】本発明に係る第１実施形態における熱処理と研磨と歪みＳｉ層形成とを工程順に示す断面図である。
【図４】本発明に係る実施形態におけるＭＯＳＦＥＴを示す概略的な断面図である。
【図５】本発明に係る第２実施形態における半導体基板を示す断面図である。
【図６】本発明に係る第２実施形態における半導体基板の膜厚に対するＧｅ組成比を示すグラフである。
【図７】本発明に係る第３実施形態における半導体基板の膜厚に対するＧｅ組成比を示すグラフである。
【図８】本発明に係る第４実施形態における半導体基板の膜厚に対するＧｅ組成比を示すグラフである。
【図９】本発明に係る第５実施形態における半導体基板の膜厚に対するＧｅ組成比を示すグラフである。
【図１０】本発明に係る第６実施形態における半導体基板の膜厚に対するＧｅ組成比を示すグラフである。
【図１１】本発明に係る第７実施形態における半導体基板を示す断面図である。
【図１２】本発明に係る第７実施形態における半導体基板の膜厚に対するＧｅ組成比を示すグラフである。
【図１３】本発明に係る第７実施形態における第２のＳｉＧｅ層を示す断面図である。
【図１４】本発明に係る第７実施形態における第２のＳｉＧｅ層の膜厚に対するＧｅ組成比を示すグラフである。
【図１５】本発明に係る第８実施形態における第２のＳｉＧｅ層を示す断面図である。
【図１６】本発明に係る第８実施形態の各例における第１のＳｉＧｅ層の膜厚に対するＧｅ組成比を示すグラフである。
【図１７】本発明に係る第９実施形態の各例における第１のＳｉＧｅ層の膜厚に対するＧｅ組成比を示すグラフである。
【図１８】本発明に係る実施例及び比較例における製造フローチャートを示す図である。
【図１９】本発明に係る実施例及び比較例における研磨前ウェーハの層構造及びＧｅ組成比を示す説明図である。
【符号の説明】
１…  Ｓｉ基板
２、１２、２２、３２、４２…第１のＳｉＧｅ層
３…第２のＳｉＧｅ層
３ａ、１３ａ…傾斜組成層
３ｂ、１３ｂ…一定組成層
４…ＳｉＧｅ緩和層
５…歪みＳｉ層
６…ＳｉＯ２ゲート酸化膜
７…ゲートポリシリコン膜
Ｓ…ソース領域
Ｄ…ドレイン領域
Ｗ…半導体ウェーハ（半導体基板）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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