(57)【要約】【課題】低消費電力化を図った終端回路を備えた半導体集積回路装置を提供する。【解決手段】信号伝送路の終端部と電源電圧及び回路の接地電位との間にそれぞれソース−ドレイン経路が接続された第１導電型の第１ＭＯＳＦＥＴ及び第２導電型の第２ＭＯＳＦＥＴを設け、上記第１ＭＯＳＦＥＴのゲートに供給されるバイアス電圧を第１キャパシタに保持させ、上記第２ＭＯＳＦＥＴのゲートに供給されるバイアス電圧を第２キャパシタに保持させるようにする。【選択図】　　図７
2004007294.tif 000002
【特許請求の範囲】
【請求項１】
信号伝送路の終端部と電源電圧との間にソース−ドレイン経路が接続された第１導電型の第１ＭＯＳＦＥＴと、上記終端部と回路の接地電位との間にソース−ドレイン経路が接続された第２導電型の第２ＭＯＳＦＥＴとからなる終端回路と、
上記第１ＭＯＳＦＥＴのゲートに供給されるバイアス電圧を保持する第１キャパシタと、上記第２ＭＯＳＦＥＴのゲートに供給されるバイアス電圧を保持する第２キャパシタとを含む終端制御回路とを備えてなることを特徴とする半導体集積回路装置。
【請求項２】
請求項１の終端制御回路において、
上記第１キャパシタには、上記電源電圧がダイオード形態の第２導電型の第３ＭＯＳＦＥＴを介してレベルシフトされて上記バイアス電圧として与えられ、
上記第２キャパシタには、上記回路の接地電位がダイオード形態の第１導電型の第４ＭＯＳＦＥＴを介してレベルシフトされて上記バイアス電圧として与えられるものであることを特徴とする半導体集積回路装置。
【請求項３】
請求項１の終端制御回路において、
上記第１キャパシタには、上記電源電圧がダイオード形態の第１導電型の第５ＭＯＳＦＥＴを介してレベルシフトされて上記バイアス電圧として与えられ、
上記第２キャパシタには、上記回路の接地電位がダイオード形態の第２導電型の第６ＭＯＳＦＥＴを介してレベルシフトされて上記バイアス電圧として与えられるものであることを特徴とする半導体集積回路装置。
【請求項４】
請求項２の終端制御回路において、
上記第３ＭＯＳＦＥＴの共通接続されたゲートとドレインは、電源電圧端子に接続され、
上記第３ＭＯＳＦＥＴのソースは、第１信号によりスイッチ制御される第１スイッチを介して上記第１キャパシタの一方の電極に接続され、
上記第１キャパシタの他方の電極は、回路の接地電位端子に接続され、
上記第１キャパシタの一方の電極と上記終端回路を構成する第１ＭＯＳＦＥＴのゲートとの間には第２信号によりスイッチ制御される第２スイッチが設けられ、
上記第１キャパシタの両端には第３信号によりスイッチ制御される第３スイッチが設けられ、
上記第１ＭＯＳＦＥＴのゲートと電源電圧端子との間には、第４信号によりスイッチ制御される第４スイッチが設けられ、
上記第４ＭＯＳＦＥＴの共通接続されたゲートとドレインは、回路の接地電位端子に接続され、
上記第４ＭＯＳＦＥＴのソースは、第５信号によりスイッチ制御される第５スイッチを介して上記第２キャパシタの一方の電極に接続され、
上記第２キャパシタの他方の電極は、電源電圧端子に接続され、
上記第２キャパシタの一方の電極と上記終端回路を構成する第２ＭＯＳＦＥＴのゲートとの間には第６信号によりスイッチ制御される第６スイッチが設けられ、
上記第２キャパシタの両端には第７信号によりスイッチ制御される第７スイッチが設けられ、
上記第２ＭＯＳＦＥＴのゲートと回路の接地電位端子との間には、第８信号によりスイッチ制御される第８スイッチが設けられ、
少なくとも信号伝送経路により信号伝達が行われるときは、第１、第２及び第５、第６スイッチがオン状態に、第３、第４及び第７、第８スイッチがオフ状態にされ、
第１、及び第２キャパシタにバイアス電圧を設定し、上記信号伝達動作以外の期間において、上記スイッチ１ないし８のスイッチ制御によって、第１キャパシタ及び第２キャパシタの電荷をディスチャージさせる第１動作、第１ＭＯＳＦＥＴ及び第２ＭＯＳＦＥＴのゲート電圧をリセットさせる第２動作、第１キャパシタに第３ＭＯＳＦＥＴを通してチャージアップを行い、第２キャパシタに第４ＭＯＳＦＥＴを介してチャージアップを行う第３動作が行われることを特徴とする半導体集積回路装置。
【請求項５】
請求項３の終端制御回路において、
上記第５ＭＯＳＦＥＴの共通接続されたゲートとドレインは、電源電圧端子に接続され、
上記第５ＭＯＳＦＥＴのソースは、第１信号によりスイッチ制御される第１スイッチを介して上記第１キャパシタの一方の電極に接続され、
上記第１キャパシタの他方の電極は、回路の接地電位端子に接続され、
上記第１キャパシタの一方の電極と上記終端回路を構成する第１ＭＯＳＦＥＴのゲートとの間には第２信号によりスイッチ制御される第２スイッチが設けられ、
上記第１キャパシタの両端には第３信号によりスイッチ制御される第３スイッチが設けられ、
上記第１ＭＯＳＦＥＴのゲートと電源電圧端子との間には、第４信号によりスイッチ制御される第４スイッチが設けられ、
上記第６ＭＯＳＦＥＴの共通接続されたゲートとドレインは、回路の接地電位端子に接続され、
上記第６ＭＯＳＦＥＴのソースは、第５信号によりスイッチ制御される第５スイッチを介して上記第２キャパシタの一方の電極に接続され、
上記第２キャパシタの他方の電極は、電源電圧端子に接続され、
上記第２キャパシタの一方の電極と上記終端回路を構成する第２ＭＯＳＦＥＴのゲートとの間には第６信号によりスイッチ制御される第６スイッチが設けられ、
上記第２キャパシタの両端には第７信号によりスイッチ制御される第７スイッチが設けられ、
上記第２ＭＯＳＦＥＴのゲートと回路の接地電位端子との間には、第８信号によりスイッチ制御される第８スイッチが設けられ、
少なくとも信号伝送経路により信号伝達が行われるときは、第１、第２及び第５、第６スイッチがオン状態に、第３、第４及び第７、第８スイッチがオフ状態にされ、
第１、及び第２キャパシタにバイアス電圧を設定は、上記信号伝達動作以外の期間において、上記スイッチ１ないし８のスイッチ制御によって、第１キャパシタ及び第２キャパシタの電荷をディスチャージさせる第１動作、第１ＭＯＳＦＥＴ及び第２ＭＯＳＦＥＴのゲート電圧をリセットさせる第２動作、第１キャパシタに第５ＭＯＳＦＥＴを通してチャージアップを行い、第２キャパシタに第６ＭＯＳＦＥＴを介してチャージアップを行う第３動作が行われることを特徴とする半導体集積回路装置。
【請求項６】
請求項１ないし５のいずれかにおいて、
上記半導体集積回路装置は、複数の入力端子及び各入力端子から入力された入力信号をそれぞれ受ける複数の入力回路を備え、
上記終端回路は、各入力端子に対応してそれぞれ設けられ、
上記終端制御回路は、複数の終端回路に対応して共通に設けられるものであることを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置に関し、例えば、信号伝送路を通して伝達される信号の反射を防ぐ終端回路に適用して有効な技術に関する。
【０００２】
【従来の技術】
昨今、集積回路の高集積化が進み、高速動作の実現がなされている。一般に知られているマイクロプロセッサなどでは、１００メガヘルツ以上の動作周波数で動作するものは数多くあり、今後も動作処理速度は向上すると予想される。更に、携帯端末などでは、こうした高速動作に加え、低消費電力動作も求められる。このため、一般に知られているマイクロプロセッサなどでは３．３Ｖや１．５Ｖ以下の電源電位で動作しており、今後も動作電源電位は低下していくと予想される。
【０００３】
一方、高速化に伴い伝達する信号の立ち上がり時間、及び立ち下がり時間が小さくなり、信号を伝える伝送線における反射信号が無視できなくなっている。反射信号が発生すると、伝達する信号のエネルギーを減少させるだけではなく、反射信号が伝送信号を受ける側に伝えられて誤動作を引き起こす原因にもなる。立ち上がり時間、及び立ち下がり時間に対して十分長い遅延時間を持つ配線長さを有する。こうした伝送信号の反射を防止する手段として、特開２０００−３０７４１０号公報には、ＭＯＳＦＥＴを用い、そのゲート電圧を制御してクランプレベルを可変にする技術が提案されている。
【０００４】
【発明が解決しようとする技術的課題】
上記公報の技術では、ＭＯＳトランジスタのゲートに与えるバイアス電圧を形成する回路において、電源電圧を分圧して所定のバイアス電圧を得るものであるために、電源電圧と回路の接地電位との間に直流電流を流すものであるので、低消費電力化の妨げとなる。特に、携帯用電子装置では、バッテリーにより動作するものであるので、バッテリー寿命を長くするために消費電流は極力小さくする必要がある。
【０００５】
この発明の目的は、低消費電力化を図った終端回路を備えた半導体集積回路装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００６】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。信号伝送路の終端部と電源電圧及び回路の接地電位との間にそれぞれソース−ドレイン経路が接続された第１導電型の第１ＭＯＳＦＥＴ及び第２導電型の第２ＭＯＳＦＥＴを設け、上記第１ＭＯＳＦＥＴのゲートに供給されるバイアス電圧を第１キャパシタに保持させ、上記第２ＭＯＳＦＥＴのゲートに供給されるバイアス電圧を第２キャパシタに保持させるようにする。
【０００７】
【発明の実施の形態】
図１には、この発明に係るシステムの一実施例の全体ブロック図が示されている。本システムは、特に制限されないが、所定のデジタル信号を扱うモジュール１，２と、両者の間を信号伝達経路を構成する配線３０と特性インピーダンスが不連続となる個所を等価的に示す抵抗成分４と、終端ＭＯＳトランジスタ回路３と終端制御回路６、及び特に制限されないが、起動信号発生回路７とを基板５上に有する。上記終端制御回路６は、終端ＭＯＳトランジスタ回路３と配線３１，３２を介して接続されている。上記終端制御回路６は、起動信号発生回路により生成されたタイミング信号に対応して上記終端ＭＯＳトランジスタを所定のバイアス条件で動作させる。
【０００８】
この実施例では、２つのモジュールにおいて、信号の授受を行う場合を示している。モジュール１とモジュール２と配線３０とを基板５上に有する構造を取っている。特に制限されないが、配線３０は複数の配線からなるバス構造から構成されることもある。配線３０に接続されたモジュールの数は２つに限定されるものではなく、３つ以上の複数個であってもよい。
【０００９】
モジュール１からモジュール２に対して信号Ｓｉを出力するとする。この際、配線３０において、配線幅の変化や特に図示していない分岐などの地点において、配線の特性インピーダンスが変化して不連続となる。また、モジュール１の出力インピーダンスと配線３０の特性インピーダンスが異なる場合にも、同様の不連続が生じる。図１における抵抗成分４は、こうした不連続となった部分のインピーダンスを等価的に示したものである。配線３０における特性インピーダンスが不連続となる個所は、複数の個所で生じ得るが、図１では説明を簡単にするために、１個所だけを示している。信号Ｓｉは、モジュール１からモュール２へという方向に伝送されるだけではなく、モジュール２からモジュール１へと伝送する信号であってもよいが、説明を簡単にするため、モジュール１からモジュール２の方向について説明を行う。
【００１０】
図２には、図１の実施例の１つの信号伝達経路に対応したブロック図が示されている。この実施例では、ＣＭＯＳインバータＩＮＶ１，１ＮＶ２と伝送線路Ｔ３０と終端ＭＯＳトランジスタ回路３と終端制御回路６を有する。このとき、ＣＭＯＳインバータＩＮＶ１の出力インピーダンスと、伝送線路Ｔ３０のもつ特性インピーダンスとがあっていないとする。ＣＭＯＳインバータＩＮＶ１からＣＭＯＳインバータＩＮＶ２に向かい、論理Ｌｏｗ（ロウレベル）から論理Ｈｉｇｈ（ハイレベル）となる信号が伝送されるとする。
【００１１】
図３には、その動作を説明するための波形図が示されている。図２のノードＡの伝送信号の波形図が示されている。伝送すべき信号は、接地電位Ｖｓｓから電源電位Ｖｃｃの振幅を持つ。図３において、点線で示した波形が本発明の終端ＭＯＳトランジスタ回路３を用いなかった場合の波形を示す。終端ＭＯＳトランジスタ回路３が無いときには、電源電位Ｖｃｃを大きく超えた波形が観測され、それがＣＭＯＳインバータＩＮＶ２からＣＭＯＳインバータＩＮＶ１へと反射された信号が、ＣＭＯＳインバータＩＮＶ１でさらに反射されＣＭＯＳインバータＩＮＶ２に戻り反射が重複され、ノードＡで観測される。
【００１２】
このため、図３に点線で示した様に時間軸に対して、電源電位Ｖｃｃ近傍において振幅している状況が分かる。この状況に対し、本発明に係る終端ＭＯＳトランジスタ回路を設けることで、図３において実線で示した波形の様になる。本発明を用いなかった場合の点線の波形に比べＶｃｃを超える電位は極めて小さく、従って、再反射される影響も小さいため電源電位Ｖｃｃ近傍での振幅もほとんど生じない。以上の説明は、図１のモジュール１とモジュール２が同一の集積回路装置に存在してもよく、異なる集積回路装置同士で構成される電子回路に存在してもよい。
【００１３】
図４には、この発明に用いられる終端トランジスタ回路の一実施例の回路図が示されている。終端トランジスタ回路は、電源電圧Ｖｃｃと終端（ノードＡ）に接続される配線３３の間にソース−ドレイン経路が接続されたＰチャネルＭＯＳＦＥＴＰ１と、回路の接地電位と上記終端に接続される配線３３との間にソース−ドレイン経路が接続されたＮチャネルＭＯＳＦＥＴＮ１とにより構成される。ＰチャネルＭＯＳＦＥＴＰ１のゲートには、配線３１によりバイアス電圧が供給され、ＮチャネルＭＯＳＦＥＴＮ１のゲートには、配線３２によりバイアス電圧が供給される。
【００１４】
図５には、本発明に係る終端制御回路の一実施例の回路図が示されている。この実施例の終端制御回路６は、ＮチャネルＭＯＳＦＥＴＮ２とＰチャネルＭＯＳＦＥＴＰ２と容量Ｃａｐ１、Ｃａｐ２と配線３１、３２を有する。図５における配線３１は図１における配線３１と、図５における配線３２は図１における配線３２とをそれぞれ示している。ＮチャネルＭＯＳＦＥＴＮ２のドレイン端子は電源電位Ｖｃｃが与えられ、ソース端子は配線３１とノードＡにおいて接続され、ゲート端子は電源電位Ｖｃｃが与えられてダイオード構成とされる。ＰチャネルＭＯＳＦＥＴＰ２のドレイン端子は接地電位Ｖｓｓが与えられ、ソース端子は配線３２とノードＢにおいて接続され、ゲート端子は接地電位Ｖｓｓが与えられダイオード構成とされる。
【００１５】
容量Ｃａｐ１の一端はノードＡにおいて配線３１と接続され、他端は接地電位Ｖｓｓと接続される。容量Ｃａｐ２の一端はノードＢにおいて配線３２と接続され、他端は電源電位Ｖｃｃと接続される。これにより、通常動作時にはノードＡは（電源電位Ｖｃｃ−ＮチャネルＭＯＳＦＥＴＮ２のしきい値電圧）の電位となり、ノードＢは（接地電位Ｖｓｓ＋ＰチャネルＭＯＳＦＥＴＰ２のしきい値電圧）となる。この終端制御回路６は通常動作時において、電源電位Ｖｃｃと接地電位Ｖｓｓの間に貫通電流は生じない。
【００１６】
つまり、上記ダイオード接続のＮチャネルＭＯＳＦＥＴＮ２は、ノードＡの電位が上記電圧に到達するとオフ状態になって電流が流れなくなる。同様に、ダイオード接続のＰチャネルＭＯＳＦＥＴＰ２は、ノードＢの電圧が上記電圧に到達するとオフ状態となって電流が流れなくなる。したがって、配線３１及び３２を通して終端ＭＯＳトランジスタＰ１とＮ１のゲートに与えられるバイアス電圧は、上記容量Ｃａｐ１とＣａｐ２に保持された電圧となる。
【００１７】
このようなバイアス電圧が終端ＭＯＳトランジスタＰ１とＮ２のゲートに与えられているので、図４において終端３３の電位が電源電圧Ｖｃｃ以上に高くなると、ＰチャネルＭＯＳＦＥＴＰ１のソース−ドレインが逆転し、電源電圧Ｖｃｃ側がドレイン電極となり、終端側がソース電極とされる。したがって、ゲート電圧に対して終端側のソース電位がしきい値電圧以上に高くなると、かかるＰチャネルＭＯＳＦＥＴＰ１がオン状態となり、終端側（配線３３）の電位上昇を抑えるように動作する。
【００１８】
この実施例では、前記のように終端ＭＯＳトランジスタＰ１及びＮ１のゲートに供給されるバイアス電圧を容量（キャパシタ）Ｃａｐ１とＣａｐ２に保持された電圧とすること、言い換えるならば、ゲート電極をフローティング状態とすることにより、図４において、Ｎチャネルの終端ＭＯＳトランジスタＮ１のドレインとゲート間に存在する寄生容量Ｃｇｄｎを介してゲート側に上記オーバーシュート成分が伝えられる。したがって、上記ＰチャネルＭＯＳトランジスタＰ１に加えて、ＮチャネルＭＯＳトランジスタＮ１もオン状態となり、２つの終端トランジスタＰ１とＮ１とによって上記オーバーシュートに対するレベル制限動作が行われる。
【００１９】
特に制限されないが、耐圧等を考慮して終端ＭＯＳトランジスタＰ１とＮ１のしきい値電圧は、比較的大きなしきい値電圧を持つようにされる。これに対して、上記バイアス電圧を形成するＮチャネルＭＯＳＦＥＴＮ２及びＰチャネルＭＯＳＦＥＴＰ２は、低しきい値電圧を持つようにされる。したがって、上記２種類のしきい値電圧の差電圧以上に上記オーバーシュートが発生したときに、上記ＰチャネルＭＯＳトランジスタＰ１がオン状態となり、同様にアンダーシュートが発生したときに上記ＮチャネルＭＯＳトランジスタがオン状態にされる。
【００２０】
上記オーバーシュート又はアンダーシュートは終端ＭＯＳトランジスタにおける前記寄生容量ＣｇｄｎとＣｇｄｐと、上記容量Ｃａｐ２とＣａｐ１との容量比に対応してゲートに伝えられる電圧が決まるので、かかる容量比を適当に選ぶことにより所望のオーバーシュート又はアンダーシュートが発生したときに上記ＮチャネルＭＯＳトランジスタＮ１又はＰチャネルＭＯＳトランジスタＰ１がオン状態になるように設定される。それ故、寄生容量ＣｇｄｎとＣｇｄｐは、ＭＯＳトランジスタＮ１とＰ１を形成したときに自然に発生するゲート、ドレイン間のオーバーラップ等による寄生容量の他、意図的に容量を付加するものであってもよい。
【００２１】
このようにＭＯＳトランジスタＰ１とＮ１が接続され、終端制御回路から配線３１，３２を介して適切な電位を供給することで、ノードＡは（電源電位Ｖｃｃ＋ＰＭＯＳトランジスタＰ１のしきい値−ＮチャネルＭＯＳＦＥＴＮ１のしきい値）から、（接地電位Ｖｓｓ−ＮＭＯＳトランジスタＮ１のしきい値−ＰチャネルＭＯＳＦＥＴＰ１のしきい値）までの振幅に制限されて、オーバーシュートやアンダーシュートが抑えられる。電源電圧Ｖｃｃや回路の接地電位に対して、ＭＯＳトランジスタＰ１，Ｎ１のしきい値以下の低いレベルにオーバーシュートやアンダーシュートが抑えられるためノイズマージンの耐性をより高めることができる。
【００２２】
図６には、本発明に係る終端制御回路の他の一実施例の回路図が示されていてる。この実施例では、配線３１によりＰチャネル終端ＭＯＳトランジスタＰ１のゲートに伝えられるバイアス電圧は、ダイオード接続のＰチャネルＭＯＳＦＥＴＰ２により形成される。同様に、配線３２によりＮチャネル終端ＭＯＳＦＥＴトランジスタＮ１のゲートに伝えられるバイアス電圧は、ダイオード接続のＮチャネルＭＯＳＦＥＴＮ２により形成される。これにより、通常動作時にはノードＡのバイアス電圧は、（電源電位Ｖｃｃ−ＰチャネルＭＯＳＦＥＴＰ２のしきい値）の電位となり、ノードＢのバイアス電圧は、（接地電位Ｖｓｓ＋ＮチャネルＭＯＳＦＥＴＮ２のしきい値）となる。この終端制御回路６においても、前記同様に通常動作時において、電源電位Ｖｃｃと接地電位Ｖｓｓの間に貫通電流は生じない。
【００２３】
ＮチャネルＭＯＳＦＥＴＮ１とＮ２を同じしきい値電圧に設定したなら、回路の接地電位Ｖｓｓ以下のアンダーシュートが発生したなら、かかるＭＯＳＦＥＴＮ１がオン状態となり、ＰチャネルＭＯＳＦＥＴＰ１とＰ２を同じしきい値電圧に設定したなら、電源電圧Ｖｃｃ以上のオーバーシュートが発生したなら、かかるＭＯＳＦＥＴＰ１がオン状態となる。また、これと同時に前記のような寄生容量を利用したオーバーシュートやアンダーシュートのゲート側へのカップリング電圧によって、ＮチャネルＭＯＳトランジスタＮ１やＰチャネルＭＯＳＦＥＴＰ１をオン状態にさせることもできる。
【００２４】
図７には、本発明に係る終端制御回路の他の一実施例の回路図が示されている。この実施例では、初期化設定を行えるようにするものである。終端制御回路６は、ＮチャネルＭＯＳＦＥＴＮ２，Ｎ３，Ｎ４とＰチャネルＭＯＳＦＥＴＰ２，Ｐ３，Ｐ４と、容量Ｃａｐ１，Ｃａｐ２と、スイッチＴＧ１，ＴＧ２，ＴＧ３，ＴＧ４と、配線３１，３２とを有する。
【００２５】
図７における配線３１と３２は図１における配線３１と配線３２にそれぞれ対応している。ＮチャネルＭＯＳＦＥＴＮ２のドレイン子は電源電位Ｖｃｃが与えられ、ソース端子は配線３１とスイッチＴＧ１，ＴＧ２を介してノードＡにおいて接続される。ゲート端子は電源電位Ｖｃｃが与えられて前記同様にダイオード接続とされる。ＰＭＯＳトランジスタＰ２のドレイン端子は接地電位Ｖｓｓが与えられ、ソース端子は配線３２とスイッチＴＧ３，ＴＧ４を介してノードＢにおいて接続される。ゲート端子は接地電位Ｖｓｓが与えられて前記同様にダイオード接続とされる。
【００２６】
容量Ｃａｐ１の一端はノードＢに接続され、他端は接地電位Ｖｓｓと接続される。容量Ｃａｐ２の一端はノードＥに接続され、他端は電源電位Ｖｃｃと接続される。スイッチＴＧ１の一端はノードＡと接続され、他端はノードＢと接続される。スイッチＴＧ２の一端はノードＢと接続され、他端はノードＣと接続される。スイッチＴＧ３の一端はノードＤと接続され、他端はノードＥと接続される。スイッチＴＧ４の一端はノードＥと接続され、他端はノードＦと接続される。
【００２７】
ＰチャネルＭＯＳＦＥＴＰ４のソース端子には電源電位Ｖｃｃが与えられ、ドレイン端子はノードＣにおいて配線３１と接続される。ゲート端子は制御信号Ｓｉｇ４が与えられる。ＮチャネルＭＯＳＦＥＴＮ４のソース端子には接地電位Ｖｓｓが与えられ、ドレイン端子はノードＦにおいて配線３２と接続される。ゲート端子は制御信号Ｓｉｇ８が与えられる。ＮチャネルＭＯＳＦＥＴＮ３のソース端子には接地電位が与えられ、ドレイン端子はスイッチＴＧ２を介して配線３１と接続され、ゲート端子は制御信号Ｓｉｇ３が供給される。ＰチャネルＭＯＳＦＥＴＰ３のソース端子は電源電位Ｖｃｃが与えられ、ドレイン端子はスイッチＴＧ４を介して配線３２と接続され、ゲート端子には制御信号Ｓｉｇ８が与えられる。
【００２８】
制御信号Ｓｉｇ１，Ｓｉｇ２，Ｓｉｇ３，Ｓｉｇ４及び制御信号Ｓｉｇ５，Ｓｉｇ６，Ｓｉｇ７，Ｓｉｇ８は、前記図１に示したような起動信号発生回路７で形成される信号８である。特に制限されないが、信号伝送経路での信号伝達が開始される前に、起動信号発生回路７から信号８（Ｓｉｇ１，Ｓｉｇ２，Ｓｉｇ３，Ｓｉｇ４及び制御信号Ｓｉｇ５，Ｓｉｇ６，Ｓｉｇ７，Ｓｉｇ８）が出力されて、以下に説明するような初期化動作を実施する。
【００２９】
図８には、図７の終端制御回路の動作の説明図が示されている。図８において「Ｌ」と記載されているのは、論理Ｌｏｗの状態を示し、「Ｈ」と記載されているのは論理Ｈｉｇｈの状態を示している。状態ａ）、ｆ）は、通常動作を行う状態であり信号伝達動作を含む。状態ｂ〜状態ｃ）が初期化を行う状態である。
【００３０】
以下、この制御について説明を行う。制御信号Ｓｉｇ１，Ｓｉｇ２，Ｓｉｇ３，Ｓｉｇ４と制御信号Ｓｉｇ５，Ｓｉｇ６，Ｓｉｇ７，Ｓｉｇ８は同様の制御を行うことから、制御信号Ｓｉｇ１，Ｓｉｇ２，Ｓｉｇ３，Ｓｉｇ４についてのみ説明を行う。ただし、制御信号Ｓｉｇ３，Ｓｉｇ４と、Ｓｉｇ７，Ｓｉｇ８は、制御するＭＯＳＦＥＴの導電型が逆であるために、同様にスイッチ動作を行わせるために、図８においてはレベルが逆になるように信号Ｓｉｇ３とＳｉｇ８が対応し、信号Ｓｉｇ４とＳｉｇ７が対応している。
【００３１】
動作状態から初期化状態になる場合について説明する。状態ａ）の様に制御信号は出力されている。つまり、スイッチＴＧ１とＴＧ２がオン状態で、ＮチャネルＭＯＳＦＥＴＮ３とＰチャネルＭＯＳＦＥＴＰ４がオフ状態となり、キャパシタＣａｐ１に保持されたバイアス電圧が配線３１を通して終端ＭＯＳトランジスタＰ１のゲートに伝えられている。
【００３２】
次に、制御信号Ｓｉｇ１，Ｓｉｇ２が論理Ｈｉｇｈから論理Ｌｏｗへと遷移して状態ｂ）となる。このとき、制御信号Ｓｉｇ１と制御信号Ｓｉｇ２は同時に遷移する必要はなく、時間に対して前後関係は不問である。この状態ｂ）は、いずれのスイッチもオフ状態であり、終端制御回路が何も動作を行わない状態である。次に制御信号Ｓｉｇ４は論理Ｈｉｇｈから論理Ｌｏｗへ、制御信号Ｓｉｇ３は論理Ｌｏｗから論理Ｈｉｇｈへと遷移して状態ｃ）とする。このとき、制御信号Ｓｉｇ３と制御信号Ｓｉｇ４は同時に遷移する必要はなく、時間に対して前後関係は不問である。この状態ｃ）は、ＮチャネルＭＯＳＦＥＴＮ３とＰチャネルＭＯＳＦＥＴＰ４がオン状態となり、容量Ｃａｐ１をディスチャージさせ、Ｐチャネル終端ＭＯＳＦＥＴＰ１のゲートのゲート容量をディスチャージさせてオフ状態にする。この状態ｃ）は、図１のモジュール１と２がそれぞれスタンバイ状態もくしは低消費電力モードにされているときにも利用できる。
【００３３】
続いて、上記のような初期化状態から、動作状態への遷移について説明する。まず、制御信号Ｓｉｇ３は論理Ｈｉｇｈから論理Ｌｏｗへと遷移して状態ｄ）となる。この状態ｄ）は、ＮチャネルＭＯＳＦＥＴＮ３がオフ状態となり、容量Ｃａｐ１への充電動作を可能とする状態である。次に制御信号Ｓｉｇ１，Ｓｉｇ４を論理Ｌｏｗから論理Ｈｉｇｈへと遷移して状態ｅ）となる。このとき、制御信号Ｓｉｇ１と制御信号Ｓｉｇ３は同時に遷移する必要はない。この状態ｅ）では、スイッチＴＧ１がオン状態となり、ダイオード接続のＮチャネルＭＯＳＦＥＴＮ２を介して容量Ｃａｐ１への充電動作が行われる。この充電動作は、容量Ｃａｐ１のノードＢの電位が電源電圧Ｖｃｃ−ＭＯＳＦＥＴＮ２のしきい値電圧に到達するまで行われる。これと同時に、終端ＰチャネルＭＯＳトランジスタＰ１のゲートがフローティングにされる。
【００３４】
次に，制御信号Ｓｉｇ２を論理Ｌｏｗから論理Ｈｉｇｈへと遷移して状態ｆ）となる。こうして、容量容量Ｃａｐ１の電圧がスイッチＴＧ２を通して終端ＰチャネルＭＯＳトランジスタＰ１のゲートに伝えられ、かかるＭＯＳＦＥＴＰ１による前記オーバーシュートの制限動作が可能にされる。このようにして、初期化状態から動作状態へと遷移する。なお、制御信号Ｓｉｇ１，Ｓｉｇ２，Ｓｉｇ３，Ｓｉｇ４と，制御信号Ｓｉｇ５，Ｓｉｇ６，Ｓｉｇ７，Ｓｉｇ８は、同時に制御する必要はない。これらの制御信号は接地電位Ｖｓｓから電源電位Ｖｃｃまでの振幅を行う信号である。
【００３５】
図９には、本発明に係る終端制御回路の他の一実施例の回路図が示されている。この実施例では、バイアス電圧を形成するＭＯＳＦＥＴが前記図６の実施例に対応して、終端ＰチャネルＭＯＳＦＥＴＰ１のゲート電極に与えられるバイアス電圧をＰチャネルＭＯＳＦＥＴＰ２により形成し、終端ＮチャネルＭＯＳＦＥＴＮ１のゲート電極に与えられるバイアス電圧をＮチャネルＭＯＳＦＥＴＮ２により形成するようにするものである。他の構成は、前記図７の実施例と同様であるので、その説明を省略する。
【００３６】
図１０には、前記図７、図９に示したスイッチＴＧ１，ＴＧ２の一実施例の回路図が示されている。スイッチＴＧは一端がノードＡに接続され、他端がノードＢに接続されている。このスイッチＴＧは、制御信号Ｓｉｇ１によって、ノードＡとノードＢとが導通、非導通という２状態を切り替えられる。
【００３７】
図１１には、図１０のスイッチの一実施例の回路図が示されている。この実施例では、スイッチＴＧがＭＯＳＦＥＴで実現する場合に向けられている。スイッチＴＧはＰチャネルＭＯＳＦＥＴＰ２とＮチャネルＭＯＳＦＥＴＮ２を有している。ＰチャネルＭＯＳＦＥＴＰ２のソース端子はノードＡと接続され、ドレイン端子はノードＢと接続されている。ゲート端子は制御信号Ｓｉｇ１が供給される。ＮチャネルＭＯＳＦＥＴＮ２のソース端子はノードＡと接続され、ドレイン端子はノードＢと接続されている。ゲート端子は制御信号Ｓｉｇ１の反転信号／Ｓｉｇ１が供給される。制御信号Ｓｉｇ１が論理Ｈｉｇｈの場合、ノードＡとノードＢは導通状態となり、制御信号Ｓｉｇ１が論理Ｌｏｗの場合、ノードＡとノードＢは非導通状態となる。
【００３８】
図１２には、本発明に係る終端制御回路の更に他の一実施例の回路図が示されている。この実施例の終端制御回路６は、ＮチャネルＭＯＳＦＥＴＮ２，Ｎ３，Ｎ４，Ｎ５，Ｎ６とＰチャネルＭＯＳＦＥＴＰ２，Ｐ３，Ｐ４，Ｐ５，Ｐ６と容量Ｃａｐ１，Ｃａｐ２とスイッチＴＧ１，ＴＧ２，ＴＧ３，ＴＧ４，ＴＧ５，ＴＧ６，ＴＧ７，ＴＧ８配線３１，３２を有する。図１２における配線３１は図１における配線３１と、図１２における配線３２は図１における配線３２にそれぞれ対応している。
【００３９】
上記ＮチャネルＭＯＳＦＥＴＮ３ドレイン端子は電源電位Ｖｃｃが与えられ、ソース端子はスイッチＴＧ１を介してノードＤと接続される。ゲート端子が接続されたノードＢは、スイッチＴＧ２を介して上記ノードＤに接続される。上記ＮチャネルＭＯＳＦＥＴＮ４ドレイン端子は電源電位Ｖｃｃが与えられ、ソース端子は上記ノードＢに接続され、かかるノードＢは前述のようにスイッチＴＧ２を介してノードＤと接続される。ゲート端子が接続されたノードＣは、スイッチＴＧ３を介して上記ノードＤに接続される。上記ＮチャネルＭＯＳＦＥＴＮ５ドレイン端子は電源電位Ｖｃｃが与えられ、ソース端子は上記ノードＣに接続され、かかるノードＢは前述のようにスイッチＴＧ３を介してノードＤと接続される。ゲート端子は、図示しないけども例えば電源電圧Ｖｃｃが与えられる。あるいは、同様な回路が更に設けられる。最終段のＭＯＳＦＥＴは、ゲートとドレインが接続されてダイオード形態に接続される。
【００４０】
上記回路は、ＭＯＳＦＥＴＮ５〜Ｎ３を選択的にダーリントン接続するものである。前記のようにＭＯＳＦＥＴＮ５のゲートに電源電圧Ｖｃｃを与えた場合、スイッチＴＧ３をオン状態にすれば、ＭＯＳＦＥＴＮ５のゲート，ソース間のしきい値電圧が容量Ｃａｐ１にバイアス電圧として与えられる。スイッチＴＧ３に代えて、スイッチＴＧ２をオン状態にすれば、ＭＯＳＦＥＴＮ５とＮ４のしきい値電圧を加算した電圧が容量Ｃａｐ１にバイアス電圧として与えられる。そして、スイッチＴＧ２に代えてスイッチＴＧ１をオン状態にすれば、ＭＯＳＦＥＴＮ５、Ｎ４、Ｎ３のしきい値電圧を加算した電圧が容量Ｃａｐ１にバイアス電圧として与えられる。
【００４１】
上記容量Ｃａｐ１の両端には、前記のようなＮチャネルＭＯＳＦＥＴＮ６が並列に設けられて電荷のリセットが行われる。かかる容量Ｃａｐ１の電圧は、スイッチＴＧ７を介して配線３１に伝えられ、前記ＰチャネルＭＯＳトランジスタＰ１のゲートに伝えられる。配線３１と電源電圧Ｖｃｃとの間には、前記同様なＰチャネルＭＯＳＦＥＴＰ２が設けられている。
【００４２】
前記同様に、Ｎチャネル型のＭＯＳＦＥＴトランジスタＮ１のゲートに与えるバイアス電圧を形成する回路においても、ＰチャネルＭＯＳＦＥＴＰ３，Ｐ４，Ｐ５とスイッチＴＧ４、ＴＧ５、ＴＧ６により、選択的にＭＯＳＦＥＴＰ３〜Ｐ５をダーリントン接続するものである。ＭＯＳＦＥＴＰ５のゲートに回路の接地電位を与えた場合、スイッチＴＧ６をオン状態にすれば、ＭＯＳＦＥＴＰ５のゲート，ソース間のしきい値電圧が容量Ｃａｐ２にバイアス電圧として与えられる。スイッチＴＧ６に代えて、スイッチＴＧ５をオン状態にすれば、ＭＯＳＦＥＴＰ５とＰ４のしきい値電圧を加算した電圧が容量Ｃａｐ２にバイアス電圧として与えられる。そして、スイッチＴＧ５に代えてスイッチＴＧ４をオン状態にすれば、ＭＯＳＦＥＴＰ５、Ｐ４、Ｐ３のしきい値電圧を加算した電圧が容量Ｃａｐ２にバイアス電圧として与えられる。
【００４３】
上記容量Ｃａｐ２の両端には、前記のようなＰチャネルＭＯＳＦＥＴＰ６が並列に設けられて電荷のリセットが行われる。かかる容量Ｃａｐ２の電圧は、スイッチＴＧ８を介して配線３２に伝えられ、前記ＮチャネルＭＯＳトランジスタＮ１のゲートに伝えられる。配線３２と電源電圧Ｖｃｃとの間には、前記同様なＮチャネルＭＯＳＦＥＴＮ２が設けられている。
【００４４】
制御信号Ｓｉｇ１、Ｓｉｇ２、Ｓｉｇ３、Ｓｉｇ４、Ｓｉｇ５、Ｓｉｇ６、Ｓｉｇ７、Ｓｉｇ８、Ｓｉｇ９、Ｓｉｇ１０、Ｓｉｇ１１、Ｓｉｇ１２の各制御は、上記のようなダーリントン接続形態を制御信号Ｓｉｇ１、Ｓｉｇ２、Ｓｉｇ３、Ｓｉｇ４、Ｓｉｇ５、Ｓｉｇ６により選択し、それ以外は前記図８に示した動作と同様である。ただし、制御信号は、例えば図１２の制御信号Ｓｉｇ１２は図８ではＳｉｇ７に対応し、図１２の制御信号Ｓｉｇ１０は図８ではＳｉｇ８に対応し、図１２の制御信号Ｓｉｇ８は図８ではＳｉｇ６に対応している。また、図１２の制御信号Ｓｉｇ７は図８ではＳｉｇ２に対応し、図１２の制御信号Ｓｉｇ１１は図８ではＳｉｇ３に対応し、図１２の制御信号Ｓｉｇ９は図８ではＳｉｇ４に対応している。
【００４５】
図１２の実施例回路は、前記図９の実施例に対応してダーリントン接続されるＭＯＳＦＥＴの導電型を逆にするものであってもよい。つまり、ＰチャネルＭＯＳＦＥＴの選択的なデーリントン接続によってＰチャネルＭＯＳＦＥＴＰ１のゲートに供給されるバイアス電圧を設定し、ＮチャネルＭＯＳＦＥＴの選択的なダーリントン接続によってＮチャネルＭＯＳＦＥＴＮ１のゲートに供給されるバイアス電圧を設定するようにするものであってもよい。
【００４６】
図１３には、この発明に係る半導体集積回路装置の一実施例のブロック図が示されている。この実施例は、前記図１の実施例のモジュール１と２を具体的に示したものであり、マルチチップモジュール（Ｍｕｌｔｉ　Ｃｈｉｐ　Ｍｏｄｕｌｅ）に向けられている。マルチチップモジュールにおいては、いわゆるベアチップと称されるような著しく小型の形態にされた複数の半導体チップを一つのパッケージの形態の半導体装置とするため、各チップ間の配線距離を短くすることができ、半導体装置の特性を向上させることができる。また、複数のチップを一つのパッケージとすることによって、半導体装置を小型化でき、かつその実装面積を減少させて半導体装置を小型化できる。
【００４７】
この実施例のマルチチップモジュールＭＣＭは、中央処理ユニット（以下、単にＣＰＵという）と、２つの（Ｓｙｎｃｈｒｏｎｏｕｓ　Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ；以下単にＳＤＲＡＭという）とにより構成される。この実施例におけるＳＤＲＡＭは、１つが１Ｍ（メガ）×１６ビット×４バンクからなる約６４Ｍビットの記憶容量を持ち、１６ビットからなるデータ端子を３２ビットからなるデータバスの上位Ｕと下位Ｌに振り分けて接続されている。これにより、ＣＰＵからみると、１Ｍ×３２ビット×４バンクのメモリアクセスが行われるものとなる。
【００４８】
ＣＰＵ（マイコン用チップ）と、ＳＤＲＡＭとはマルチチップモジュールＭＣＭ構成する実装基板に形成されたアドレスバス、データバス及び制御バスに相互に接続される。例えば、アドレスバスは、ＳＤＲＡＭのアドレス端子Ａ０〜Ａ１３に対応された１４本からなり、データバスは、２つのＳＤＲＡＭのデータ端子ＤＱ０〜ＤＱ１５に対応された３２本からなる。上記ＣＰＵは、上記アドレスバスに対してＡ２からＡ１５のアドレス端子が接続され、上記データバスに対してはＤ０〜Ｄ１５とＤ１６〜Ｄ３１が接続される。
【００４９】
上記ＣＰＵは、ＳＤＲＡＭに対応されたＣＫＩＯ、ＣＫＥ、ＣＳ３Ｂ、ＲＡＳ３ＬＢ、ＣＡＳＬＢ、ＲＤ／ＷＲＢとＤＱＭＵＵＢ，ＤＱＭＵＬＢ及びＤＱＭＬＵＢ，ＤＱＭＬＬの各制御出力端子を持ち、それぞれがＳＤＲＡＭのＣＬＫ、ＣＫＥ、ＣＳＢ、ＲＡＳＢ、ＣＡＳＢ、ＷＥＢとＤＱＭＵ，ＤＱＢＬに接続される。ここで、各端子名にＢを付したものは、図面上では端子名にオーバーを付したロウレベルをアクティブレベルとする論理記号に対応している。上記端子ＤＱＭＵＵＢ，ＤＱＭＵＬＢ及びＤＱＭＬＵＢ，ＤＱＭＬＬは、マクス信号であり、上記３２ビットからなるデータバスを８ビットずつ４組に分け、ＤＱＭＵＵＢ，ＤＱＭＵＬＢ及びＤＱＭＬＵＢ，ＤＱＭＬＬにより選択的なマスクを行う。
【００５０】
上記ＳＤＲＡＭにおいて、チップセレクト端子ＣＳＢはそのロウレベルによってコマンド入力サイクルの開始を指示する。チップセレクト端子ＣＳＢがハイレベルのとき（チップ非選択状態）やその他の入力は意味を持たない。但し、後述するメモリバンクの選択状態やバースト動作などの内部動作はチップ非選択状態への変化によって影響されない。ＲＡＳＢ，ＣＡＳＢ，ＷＥＢの各端子は通常のＤＲＡＭにおける対応信号とは機能が相違し、後述するコマンドサイクルを定義するときに有意の信号とされる。
【００５１】
クロックイネーブル端子ＣＫＥは次のクロック信号の有効性を指示する信号であり、当該端子ＣＫＥがハイレベルであれば次のクロック信号ＣＬＫの立ち上がりエッジが有効とされ、ロウレベルのときには無効とされる。それ故、この端子ＣＫＥが前記ディスセーブル端子としての機能を有する。上記ロウアドレス信号は、クロック端子ＣＬＫ（あるいはこれと同期した内部クロック信号）の立ち上がりエッジに同期する後述のロウアドレスストローブ・バンクアクティブコマンドサイクルにおけるアドレス信号のレベルによって定義される。
アドレス信号Ａ１２とＡ１３は、上記ロウアドレスストローブ・バンクアクティブコマンドサイクルにおいてバンク選択信号とみなされる。即ち、Ａ１２とＡ１３の組み合わせにより、ＳＤＲＡＭに設けられる４つのメモリバンク０〜３のうちの１つが選択される。メモリバンクの選択制御は、特に制限されないが、選択メモリバンク側のロウデコーダのみの活性化、非選択メモリバンク側のカラムスイッチ回路の全非選択、選択メモリバンク側のみのデータ入力回路及びデータ出力回路への接続などの処理によって行うことができる。
【００５２】
ＣＰＵの端子ＢＡＣＫは、バス使用許可入力（バスアクノリッジ信号）、ＢＲＥＱはバス使用権要求出力（バスリクエスト信号）に用いられる。ＣＰＵには、その他の信号用の制御端子が設けられる。この実施例のマルチチップモジュールＭＣＭでは、上記アドレスバス、データバス及び制御バスのそれぞれが外部端子に接続されており、そのうち、ＣＰＵとＳＤＲＡＭの間において、ＣＫＥは直接に接続されるのではなく、マルチチップモジュールの外部端子にそれぞれが接続され、マルチチップの外部において接続することにより、ＣＰＵからＳＤＲＡＭに伝えられる信号経路が形成される。
【００５３】
図１４には、この発明に係るマルチチップモジュールの一実施例の構成図が示されている。ＣＰＵとＳＤＲＡＭからなるマルチチップモジュールを同一のパッケージで異なる記憶容量を持つようにされる。つまり、ＳＤＲＡＭを４個搭載したものと、ＳＤＲＡＭを２個搭載したものとを外部からは同じ端子配列でサイズで形成することができる。言い換えるならば、既存のＣＰＵと同じパッケージにＣＰＵとＳＤＲＡＭを搭載してマルチチップモジュールを構成する。これにより、実使用でも通常パッケージを搭載していた半導体回路装置に本マルチチップモジュールを搭載するだけで、メモリ容量を追加することができる。
【００５４】
上記のようなＣＰＵとＳＤＲＡＭを接続するときに、信号の受け側において前記のような終端回路及び終端制御回路が設けられる。データバスのように相互に信号の授受が行われるものは、両方に終端回路及び終端制御回路が設けられる。このような単純なＭＣＭ構成の半導体集積回路装置においても、モジュール間を接続する配線の数は多くなり、個々の終端回路のバイアス電圧を形成する回路において流れる電流は微小であっても、半導体集積回路装置の全体でみると大きな消費電流になることが分かる。
【００５５】
本発明を用いることで、信号を伝送する配線において特性インピーダンスが不連続となる個所で生じ得る信号の反射を防止することができる。これにより、信号配線に接続されたモジュールの誤作動が生じにくく安定動作が実現できる。かかる安定動作が低消費電力で実現できるものであり、消費電力を低く押さえなくてはならない携帯端末などへ効果的にかつ容易に実現できる。そして、伝達する信号波形を整形できることから、信号の高速授受が行える。高調波成分を少なくすることができ、不要電磁放射を抑制することができる。
【００５６】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。モジュールは、前記のようなマルチチップモジュールの他、それぞれが単体の半導体集積回路装置で形成され、実装基板に搭載されたものであってもよい。また、システムＬＳＩのように１つの半導体基板上において、ＣＰＵとＳＤＲＡＭ等の周辺回路を搭載して半導体集積回路装置を構成するものであってもよい。この発明は、高速でデジタル信号の伝達を行う半導体集積回路装置に広く利用することができる。
【００５７】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。信号伝送路の終端部と電源電圧及び回路の接地電位との間にそれぞれソース−ドレイン経路が接続された第１導電型の第１ＭＯＳＦＥＴ及び第２導電型の第２ＭＯＳＦＥＴを設け、上記第１ＭＯＳＦＥＴのゲートに供給されるバイアス電圧を第１キャパシタに保持させ、上記第２ＭＯＳＦＥＴのゲートに供給されるバイアス電圧を第２キャパシタに保持させるようにすることにより、低消費電力化を図った終端回路を得ることができ、消費電力を低く押さえなくてはならない携帯端末などへ効果的にかつ容易に実現できる。
【００５８】
【図面の簡単な説明】
【図１】この発明に係るシステムの一実施例を示す全体ブロック図である。
【図２】図１の実施例の１つの信号伝達経路に対応したブロック図である。
【図３】図２の回路の動作を説明するための波形図である。
【図４】この発明に用いられる終端トランジスタ回路の一実施例を示す回路図である。
【図５】本発明に係る終端制御回路の一実施例を示す回路図である。
【図６】本発明に係る終端制御回路の他の一実施例を示す回路図である。
【図７】本発明に係る終端制御回路の他の一実施例を示す回路図である。
【図８】図７の終端制御回路の動作の説明図である。
【図９】本発明に係る終端制御回路の他の一実施例を示す回路図である。
【図１０】図７、図９に示したスイッチＴＧ１，ＴＧ２の一実施例を示す回路図である。
【図１１】図１０のスイッチの一実施例を示す回路図である。
【図１２】本発明に係る終端制御回路の更に他の一実施例を示す回路図である。
【図１３】この発明に係る半導体集積回路装置の一実施例を示すブロック図である。
【図１４】この発明に係るマルチチップモジュールの一実施例を示す構成図である。
【符号の説明】
１，２…モジュール、３…終端ＭＯＳトランジスタ回路、４…特性インピーダンスの不連続を等価的に示した抵抗成分、５…基板、６…終端制御回路、３０，３１，３２，３３…配線、Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ，Ｇ，Ｈ，Ｉ，Ｊ…ノード、Ｃａｐ１，Ｃａｐ２…容量、ＩＮＶ１，１ＮＶ２…ＣＭＯＳインバータ、Ｎ１，Ｎ２，Ｎ３，Ｎ４，Ｎ５，Ｎ６…ＮチャネルＭＯＳＦＥＴ、Ｐ１，Ｐ２，Ｐ３，Ｐ４，Ｐ５，Ｐ６…ＰチャネルＭＯＳＦＥＴ、Ｓｉｇ１，Ｓｉｇ２，Ｓｉｇ３，Ｓｉｇ４，Ｓｉｇ５，Ｓｉｇ６，Ｓｉｇ７，Ｓｉｇ８，Ｓｉｇ９，Ｓｉｇ１０，Ｓｉｇ１１，Ｓｉｇ１２…制御信号、ＴＧ１，ＴＧ２，ＴＧ３，ＴＧ４，ＴＧ５，ＴＧ６，ＴＧ７，ＴＧ８…スイッチ、
ＣＰＵ…中央処理ユニット、ＳＤＲＡＭ…シンクロナスＤＲＡＭ。
【図１】
2004007294.tif 000003
【図２】
2004007294.tif 000004
【図３】
2004007294.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2004007294.tif 000012
【図１１】
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【図１２】
2004007294.tif 000014
【図１３】
2004007294.tif 000015
【図１４】
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