(57)【要約】      （修正有）【課題】半導体基板方向の電荷トラップの抑制だけでなく、ポリシリコン膜方向への電荷トラップの抑制できる半導体素子のゲート酸化膜の形成方法を提供すること。【解決手段】半導体基板１０上にゲート酸化膜２０及びポリシリコン膜３０を順次形成する段階と、前記ゲート酸化膜２０及び前記ポリシリコン膜３０を含む前記半導体基板に対して窒素イオン注入工程ｂを行う段階と、前記半導体基板１０と前記ゲート酸化膜２０との界面、及び前記ゲート酸化膜２０と前記ポリシリコン膜３０との界面に酸化物と窒素との結合によるバリア層が形成されるように、熱処理工程ｂを行う段階と、前記ポリシリコン膜３０の上部に窒化膜４０を形成する段階とを含んでなる。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体基板上にゲート酸化膜及びポリシリコン膜を順次形成する段階と、
前記ゲート酸化膜及び前記ポリシリコン膜を含む前記半導体基板に対して窒素イオン注入工程を行う段階と、
前記半導体基板と前記ゲート酸化膜との界面、及び前記ゲート酸化膜と前記ポリシリコン膜との界面に酸化物と窒素との結合によるバリア層が形成されるように、熱処理工程を行う段階と、
前記ポリシリコン膜の上に窒化膜を形成する段階と、
を含んでなることを特徴とする半導体素子のゲート酸化膜の形成方法。
【請求項２】
前記熱処理工程は、ＲＴＰ(Rapid Thermal Process)スパイクアニール工程によって行われることを特徴とする請求項１記載の半導体素子のゲート酸化膜の形成方法。
【請求項３】
前記窒素イオン注入工程は、Ｎ＋又はＮ２＋を含むソースガスを用いてドーズ１Ｅ１４atoms/cm2以上、且つ１Ｅ１６atoms/cm2以下、注入エネルギーは１ＫｅＶ以上、且つ２０ＫｅＶ以下の範囲で行われることを特徴とする請求項１記載の半導体素子のゲート酸化膜の形成方法。
【請求項４】
前記ＲＴＰスパイクアニール工程は、Ｎ２ガス雰囲気中で行われるが、ランプアップ温度は約１００℃／secであり、ＲＴＰ温度は９００℃以上、且つ１１００℃以下であることを特徴とする請求項２記載の半導体素子のゲート酸化膜の形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子のゲート酸化膜の形成方法に係り、特に、酸化膜内にトラップされる電子及び正孔の量を減少させることができる半導体素子のゲート酸化膜の形成方法に関する。
【背景技術】
【０００２】
電気的な消去及びプログラムが可能なフラッシュフラッシュメモリセルは、プログラム及び消去の際に高電圧が要求される。このような高電圧によるプログラム及び消去動作を繰り返し行うと、フラッシュメモリセルのゲート酸化膜内の電子及び正孔トラップ（trap）が発生する。ゲート酸化膜内にトラップされた電子又は正孔はセルのゲートに印加されるゲート電圧を変化 （shift） させる。例えば、プログラム及び消去動作を約１００００回〜１００００００回程度繰り返し行うと、トラップされた電荷の累積に起因してセルのしきい値電圧をさらに変化させる。
【０００３】
このような酸化膜内の電荷トラップは、窒化酸化膜を用いて減少させることができる。すなわち、酸化膜の成長時にＮ２Ｏ又はＮ２処理によってシリコン基板方向に酸化物と窒素との結合によるバリア層を形成することにより、電荷トラップの発生を抑えることができる。
【０００４】
ところが、フラッシュセルのように、ゲートの両端に電流の流れが発生する場合には、シリコン方向は酸化物と窒素から形成されたバリアによって電荷トラップが抑制されるが、ゲート酸化膜の上に形成されるポリシリコンの方向には酸化物と窒素によるバリア層がないので、電荷トラップを抑制することができなくなる。すなわち、基板方向へのチャージトラップは抑制されるが、ポリシリコン膜方向へのチャージトラップは抑制できなくなる。
【０００５】
次に、従来のゲート酸化膜の形成方法を図１（ａ）ないし図１（ｃ）に基づいて説明する。図１（ａ）に示すように、半導体基板10の上にウェル形成工程とセルしきい値電圧調節用イオン注入工程を行う。その後、酸化工程によってゲート酸化膜20を形成し、その上にポリシリコン膜30を形成する。図１（ｂ）に示すように、ポリシリコン膜30上に窒化膜40を形成する。図１（ｃ）は素子分離膜の形成のためのパターニング工程、セルフアラインコンタクト酸化工程、ＨＤＰ（High Density Plasma）酸化膜の埋め込み工程及び窒化膜の除去工程を行ってゲート酸化膜20と素子分離膜50が形成された状態の断面図である。
【０００６】
このような従来の技術は、上述したように、ゲートの両方に電流の流れが発生する場合には、シリコン方向は酸化物と窒素から形成されたバリアによって電荷トラップが抑制されるが、ゲート酸化膜上に形成されるポリシリコンの方向には酸化物と窒素によるバリア層がないので、電荷トラップを抑制することができなくなる。すなわち、基板方向へのチャージトラップは抑制されるが、ポリシリコン膜方向へのチャージトラップは抑制できなくなる。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
従って、本発明の目的は、半導体基板方向の電荷トラップの抑制だけでなく、ポリシリコン膜方向への電荷トラップの抑制を可能にした半導体素子のゲート酸化膜の形成方法を提供することにある。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本発明に係る半導体素子のゲート酸化膜の形成方法は、半導体基板上にゲート酸化膜及びポリシリコン膜を順次形成する段階と、前記ゲート酸化膜及び前記ポリシリコン膜を含む前記半導体基板に対して窒素イオン注入工程を行う段階と、前記半導体基板と前記ゲート酸化膜との界面、及び前記ゲート酸化膜と前記ポリシリコン膜との界面に酸化物と窒素との結合によるバリア層が形成されるように、熱処理工程を行う段階と、前記ポリシリコン膜の上部に窒化膜を形成する段階とを含んでなることを特徴とする。
【発明の効果】
【０００９】
本発明によれば、ＮＡＮＤフラッシュメモリセルのプログラム及び消去動作の際、ゲート酸化膜内の電流の流れによって発生する電荷トラップの量を、酸化物と窒素の反応によって両方向に形成されたバリア層を用いて減少させることにより、しきい値電圧の変化を抑制することができる。
【００１０】
このような両方向のバリア層によるセルのしきい値電圧変化の防止は、プログラム及び消去動作を繰り返し行う際にセルの特性を一定に維持させることにより、プログラム及び消去動作の特性を向上させることができる。
【００１１】
また、ＮＡＮＤフラッシュセルの場合、素子分離膜の形成のためのパターニング工程の前、Ｐウェル形成及びセルしきい値電圧調節のためにボロンをイオン注入した後に行われる熱処理工程によってＯＥＤ（oxidation-enhanced diffusion）効果が発生するが、ゲート酸化膜内の酸化物と窒素との結合を形成するためのＮ２熱処理をＲＴＰ（Rapid Thermal Process）スパイクアニール工程によって行うことにより、ＯＥＤ効果を減少させて均一なセルのしきい値電圧を得ることができる。
【発明を実施するための最良の形態】
【００１２】
以下、添付図面を参照して本発明の好適な実施例を詳細に説明する。
【００１３】
図２（ａ）ないし図２（ｄ）は本発明に係る半導体素子のゲート酸化膜の形成方法を説明するための断面図である。
【００１４】
図２（ａ）に示すように、半導体基板10上にウェル形成工程とセルしきい値電圧調節用イオン注入工程を行う。その後、酸化工程によってゲート酸化膜20を形成し、そのゲート酸化膜20上にポリシリコン膜30を形成する。
【００１５】
図２（ｂ）はポリシリコン膜30とゲート酸化膜20との界面に窒素イオンが注入されるようにゲート酸化膜20及びポリシリコン膜30を含む半導体基板10に対して窒素イオン注入工程を行った後、Ｎ２雰囲気中で急速熱処理工程を行った状態を示す断面図である。図２（ｂ）に示すように、熱処理工程によって半導体基板10とゲート酸化膜20との界面、及びポリシリコン膜30とゲート酸化膜20との界面に窒素と酸化物との反応（結合）によるバリア層を形成する。これにより、半導体基板方向への電荷トラップ及びポリシリコン膜方向への電荷トラップが抑制される。前記窒素イオンの注入はＮ＋又はＮ２＋を含むソースガスを用いてドーズ１Ｅ１４atoms/cm2以上、且つ１Ｅ１６atoms/cm2以下、注入エネルギーは１ＫｅＶ以上、且つ２０ＫｅＶ以下の範囲で行われる。前記熱処理工程はＲＴＰ（Rapid Thermal Process）スパイクアニール工程によって行われる。ＲＴＰスパイクアニール工程はＮ２ガス雰囲気中で行われるが、ランプアップ温度は約１００℃／secであり、ＲＴＰ温度は９００℃以上、且つ１１００℃以下である。
【００１６】
両方向に形成されたバリア層は、フラッシュセルのプログラム及び消去動作の際、両方向に発生する電子と正孔のトラップに対するバリアとして作用することにより、セルのゲートに印加されるゲート電圧の変化を効果的に防止することができる。
【００１７】
図２（ｃ）を参照すると、ポリシリコン膜30上に窒化膜40を形成する。
【００１８】
図２（ｄ）は素子分離膜形成のためのパターニング工程、セルフアラインコンタクト酸化工程、ＨＤＰ（High Density Plasma）酸化膜の埋め込み工程及び窒化膜の除去工程を行ってゲート酸化膜20と素子分離膜50が形成された状態の断面図を示す。
【図面の簡単な説明】
【００１９】
【図１】従来の技術に係る半導体素子のゲート酸化膜の形成方法を説明するための図である。
【図２】本発明に係る半導体素子のゲート酸化膜の形成方法を説明するための断面図である。
【符号の説明】
【００２０】
１０    半導体基板
２０    ゲート酸化膜
３０    ポリシリコン膜
４０    窒化膜
５０    素子分離膜
【図１】
2004214636.tif 000003
【図２】
2004214636.tif 000004