(57)【要約】【課題】ドライバ回路が表示パネルに一体形成されるＴＦＴアクティブマトリクス方式の画像表示装置などに用いられ、駆動電圧よりも振幅が低いスタートパルスＳＰが入力され、それをレベルシフタ１３によってスタートパルスＳＰＯに昇圧してシフトレジスタ部１２のフリップフロップＦ１に入力するようにしたシフトレジスタ１１において、消費電力を削減する。【解決手段】初段のフリップフロップＦ１が出力信号Ｓ１を出力すると前記レベルシフタ１３を不能動化し、最終段のフリップフロップＦｎが出力信号Ｓｎを出力すると前記レベルシフタ１３を能動化する動作制御回路１４を設ける。したがって、前記スタートパルスＳＰＯが、フリップフロップＦ２からフリップフロップＦｎ−１までの間を転送されている間におけるレベルシフタ１３の消費電力を削減することができる。【選択図】　図１
2004005904.tif 000002
【特許請求の範囲】
【請求項１】
入力された信号を複数段のフリップフロップが順次転送してゆくシフトレジスタにおいて、
前記フリップフロップの駆動電圧よりも振幅が低い前記入力信号を昇圧して、初段のフリップフロップへ印加するレベルシフタと、
任意のｘ段目のフリップフロップおよび任意のｙ段目（但し、ｘ＜ｙ）のフリップフロップの出力に応答し、前記ｘ段目のフリップフロップが前記入力信号を転送すると前記レベルシフタを不能動化し、前記ｙ段目のフリップフロップが前記入力信号を転送すると前記レベルシフタを能動化する動作制御手段とを含むことを特徴とするシフトレジスタ。
【請求項２】
前記ｘ段目は初段であり、前記ｙ段目は最終段であることを特徴とする請求項１記載のシフトレジスタ。
【請求項３】
入力された信号を複数段のフリップフロップが順次転送してゆくとともに、シフト方向が切替え可能なシフトレジスタにおいて、
前記フリップフロップの駆動電圧よりも振幅が低い前記入力信号を昇圧して、任意のｓ段目のフリップフロップへ印加するレベルシフタと、
任意のｘ段目（但し、ｓ≦ｘ）のフリップフロップおよび任意のｙ段目（但し、ｘ＜ｙ）のフリップフロップの出力に応答し、前記ｘ段目のフリップフロップが前記入力信号を転送すると前記レベルシフタを不能動化し、前記ｙ段目のフリップフロップが前記入力信号を転送すると前記レベルシフタを能動化する動作制御手段とを含むことを特徴とするシフトレジスタ。
【請求項４】
前記ｘ段目はｓ段目であり、前記ｙ段目は最終段であることを特徴とする請求項３記載のシフトレジスタ。
【請求項５】
前記レベルシフタは、動作中、前記入力信号が与えられる入力スイッチング素子が常時導通する電流駆動型のレベルシフト部を有することを特徴とする請求項１〜４の何れか１項に記載のシフトレジスタ。
【請求項６】
前記動作制御手段に関連して、該動作制御手段が前記レベルシフタを不能動化するときには、前記レベルシフト部の前記入力スイッチング素子の入力に、該入力スイッチング素子が遮断するレベルの信号を与える入力制御手段をさらに備えることを特徴とする請求項５記載のシフトレジスタ。
【請求項７】
前記レベルシフタは、前記不能動化時に、出力電圧を予め定める値に保持する出力安定部を備えていることを特徴とする請求項１〜６の何れか１項に記載のシフトレジスタ。
【請求項８】
相互に交差する複数の走査信号線およびデータ信号線によって区画されて形成される各画素領域に、走査信号線駆動回路およびデータ信号線駆動回路が、前記走査信号線およびデータ信号線を介して映像信号を書込んでゆくことで画像表示を行うようにした画像表示装置において、
前記走査信号線駆動回路およびデータ信号線駆動回路の少なくとも一方は、表示パネルに一体形成されるとともに、前記請求項１〜７の何れか１項に記載のシフトレジスタを備えていることを特徴とする表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、液晶表示装置の駆動回路などに好適に使用され、比較的低電圧の入力信号に応答して動作するシフトレジスタと、それを用いる前記液晶表示装置などの表示装置とに関する。
【０００２】
【従来の技術】
前記液晶表示装置の走査信号線駆動回路やデータ信号線駆動回路では、各走査信号線へ与える走査信号を作成したり、各データ信号を映像信号からサンプリングする際のタイミングを取ったりするために、シフトレジスタが広く使用されている。
【０００３】
一方、電子回路の消費電力は、周波数と、負荷容量と、電圧の２乗とに比例して大きくなる。したがって、前記液晶表示装置への映像信号を生成する回路等の該液晶表示装置に接続される回路や該液晶表示装置自体では、前記消費電力を低減するために、駆動電圧が益々低く設定される傾向にある。
【０００４】
しかしながら、各画素回路や走査信号線駆動回路およびデータ信号線駆動回路などのように、広い表示面積を確保するために多結晶シリコン薄膜トランジスタで形成される回路では、基板間あるいは同一基板内においても、閾値電圧の相違が数［Ｖ］程度に達することもあるので、駆動電圧にはその閾値電圧のずれの影響を吸収するようなマージンが含まれており、該駆動電圧の低減が充分に進んでいるとは言い難い。一方、前記映像信号の生成回路のように、単結晶シリコントランジスタを用いた回路では、駆動電圧は、たとえば５［Ｖ］や３．３［Ｖ］、あるいはそれ以下の値に設定されていることが多い。
【０００５】
したがって、前記映像信号の生成回路のように外部の回路から表示パネルには、シフトレジスタの駆動電圧よりも低いスタートパルスが印加されることになる。その場合、シフトレジスタには、スタートパルスを昇圧するレベルシフタが設けられる。具体的には、たとえば図１２のシフトレジスタ１で示すように、シフトレジスタ部２の入力側にレベルシフタ３が設けられ、前記映像信号の生成回路からの前記５［Ｖ］程度の振幅のスタートパルスＳＰを、シフトレジスタ部２の駆動電圧である、たとえば１５［Ｖ］程度のスタートパルスＳＰＯに昇圧し、前記シフトレジスタ部２における初段のフリップフロップｆ１へ入力するように構成されている。
【０００６】
前記初段のフリップフロップｆ１は、前記映像信号の生成回路からのクロック信号ＣＫに同期して、昇圧後のスタートパルスＳＰＯを次段のフリップフロップｆ２に転送する。このような動作が、相互に直列に接続されるフリップフロップｆ１，ｆ２，…，ｆｎ−１，ｆｎで順次行われることで、各段のフリップフロップｆ１，ｆ２，…，ｆｎ−１，ｆｎから、出力信号ｓ１，ｓ２，…，ｓｎ−１，ｓｎとして、選択パルスが順次出力されてゆく。
【０００７】
【発明が解決しようとする課題】
図１３は、前記レベルシフタ３の一構成例を示すブロック図である。このレベルシフタ３は、一対のＮＭＯＳトランジスタｎ１，ｎ２と、ＰＭＯＳトランジスタｐ１，ｐ２と、２段のインバータｉｎｖ１，ｉｎｖ２とを備えて構成される。前記ＮＭＯＳトランジスタｎ１，ｎ２のゲートは相互に接続され、ドレインはＰＭＯＳトランジスタｐ１，ｐ２のドレインにそれぞれ接続され、ＮＭＯＳトランジスタｎ１のソースは接地され、また該ＮＭＯＳトランジスタｎ１のゲートとドレインとが接続され、ＮＭＯＳトランジスタｎ２のソースには前記スタートパルスＳＰが入力される。前記ＰＭＯＳトランジスタｐ１，ｐ２のソースには共通に前記１５［Ｖ］程度のハイレベルの駆動電圧Ｖｃｃが与えられ、ゲートは共に接地される。
【０００８】
したがって、ＰＭＯＳトランジスタｐ２のドレインとＮＭＯＳトランジスタｎ２のドレインとの接続点である出力端からは、ＮＭＯＳトランジスタｎ２のソースに入力されたスタートパルスＳＰが、前記駆動電圧Ｖｃｃに昇圧されて出力される。その出力は、２段のインバータｉｎｖ１，ｉｎｖ２で増幅されて、正転出力で前記昇圧後のスタートパルスＳＰＯとして出力される。
【０００９】
上述のように構成されるレベルシフタ３において、前記ＮＭＯＳトランジスタｎ１，ｎ２およびＰＭＯＳトランジスタｐ１，ｐ２は、電流駆動型のレベルシフト部を構成しており、スタートパルスＳＰが入力されるか否かに拘わらず、ＰＭＯＳトランジスタｐ１，ｐ２が常時ＯＮし、これによってＮＭＯＳトランジスタｎ１，ｎ２のゲートがハイレベルとなって該ＮＭＯＳトランジスタｎ１，ｎ２も、常時ＯＮして、電流が流れている。したがって、前記スタートパルスＳＰの振幅がＮＭＯＳトランジスタｎ２の閾値電圧より低い場合であっても、何ら支障なく、スタートパルスＳＰを昇圧することができる。
【００１０】
一方、入力信号のレベルによって入力スイッチング素子が導通／遮断する電圧駆動型のレベルシフタでは、前記スタートパルスＳＰの振幅が入力スイッチング素子の閾値電圧より低い場合は、昇圧動作を行うことができない。しかしながら、前記電流駆動型のレベルシフタは、上述のように常時電流が流れているので、消費電力が大きいという問題がある。
【００１１】
本発明の目的は、省電力化のために入力信号を小振幅としても、レベルシフタによって正常に動作することができるとともに、該レベルシフタでの消費電力を削減することができるシフトレジスタおよびそれを用いる表示装置を提供することである。
【００１２】
【課題を解決するための手段】
本発明のシフトレジスタは、入力された信号を複数段のフリップフロップが順次転送してゆくシフトレジスタにおいて、前記フリップフロップの駆動電圧よりも振幅が低い前記入力信号を昇圧して、初段のフリップフロップへ印加するレベルシフタと、任意のｘ段目のフリップフロップおよび任意のｙ段目（ｘ＜ｙ）のフリップフロップの出力に応答し、前記ｘ段目のフリップフロップが前記入力信号を転送すると前記レベルシフタを不能動化し、前記ｙ段目のフリップフロップが前記入力信号を転送すると前記レベルシフタを能動化する動作制御手段とを含むことを特徴とする。
【００１３】
上記の構成によれば、スタートパルスなどの入力信号を、クロック信号に同期して複数段のフリップフロップが順次転送してゆくシフトレジスタにおいて、レベルシフタによって前記フリップフロップの駆動電圧よりも振幅が低い前記入力信号を昇圧して入力するにあたって、動作制御手段は、前記レベルシフタを、ｘ段目のフリップフロップが前記入力信号を転送すると不能動化し、ｙ段目のフリップフロップが前記入力信号を転送すると能動化する。すなわち、前記入力信号が残余のｘ段目からｙ段目のフリップフロップを転送されている間はレベルシフタを不能動化し、レベルシフタに前記入力信号が入力される可能性のあるｙ段目から次の入力信号の周期のｘ段目までの期間だけ該レベルシフタを能動化する。
【００１４】
したがって、省電力化のために入力信号を小振幅としても、正常に動作することができるとともに、前記ｘ段目からｙ段目まで転送している期間におけるレベルシフタでの消費電力を削減することができる。
【００１５】
また、本発明のシフトレジスタでは、前記ｘ段目は初段であり、前記ｙ段目は最終段であることを特徴とする。
【００１６】
上記の構成によれば、ｙ−ｘ、すなわちレベルシフタを不能動化している期間が最大値となり、消費電力を最も削減することができる。
【００１７】
さらにまた、本発明のシフトレジスタは、入力された信号を複数段のフリップフロップが順次転送してゆくとともに、シフト方向が切替え可能なシフトレジスタにおいて、前記フリップフロップの駆動電圧よりも振幅が低い前記入力信号を昇圧して、任意のｓ段目のフリップフロップへ印加するレベルシフタと、任意のｘ段目（但し、ｓ≦ｘ）のフリップフロップおよび任意のｙ段目（但し、ｘ＜ｙ）のフリップフロップの出力に応答し、前記ｘ段目のフリップフロップが前記入力信号を転送すると前記レベルシフタを不能動化し、前記ｙ段目のフリップフロップが前記入力信号を転送すると前記レベルシフタを能動化する動作制御手段とを含むことを特徴とする。
【００１８】
上記の構成によれば、スタートパルスなどの入力信号を、クロック信号に同期して複数段のフリップフロップが順次転送してゆくとともに、シフト方向が切替え可能な、いわゆる双方向シフトレジスタにおいて、レベルシフタによって前記フリップフロップの駆動電圧よりも振幅が低い前記入力信号を昇圧して入力するにあたって、動作制御手段は、前記レベルシフタを、ｘ段目のフリップフロップが前記入力信号を転送すると不能動化し、ｙ段目のフリップフロップが前記入力信号を転送すると能動化する。すなわち、前記入力信号が残余のｘ段目からｙ段目のフリップフロップを転送されている間はレベルシフタを不能動化し、レベルシフタに前記入力信号が入力される可能性のあるｙ段目から次の入力信号の周期のｘ段目までの期間だけ該レベルシフタを能動化する。
【００１９】
ここで、前記入力信号は、任意のｓ段目（但し、ｓ≦ｘ）のフリップフロップへ入力され、したがって該ｓ段目以降のフリップフロップからの出力が有効となり、すなわち、たとえばこれらのフリップフロップからの出力が画像表示に使用される場合には、前記ｓ段目以降が有効表示領域となる。シフト方向が切換わると、１段目〜ｓ−１段目であったフリップフロップは、最終段〜最終段−（ｓ−２）段目となり、シフト動作を行う。
【００２０】
したがって、省電力化のために入力信号を小振幅としても、正常に動作することができるとともに、前記ｘ段目からｙ段目まで転送している期間におけるレベルシフタでの消費電力を削減することができる。
【００２１】
また、本発明のシフトレジスタでは、前記ｘ段目はｓ段目であり、前記ｙ段目は最終段であることを特徴とする。
【００２２】
上記の構成によれば、ｙ−ｘ、すなわちレベルシフタを不能動化している期間が最大値となり、消費電力を最も削減することができる。さらに、たとえば前記画像表示に使用される場合において、前記最終段〜最終段−（ｓ−２）段目は前記有効表示領域外となるけれども、これらのフリップフロップがダミーとして機能することで、前記有効表示領域の選択を終了してから、任意のタイミングで前記レベルシフタを能動化することができる。
【００２３】
さらにまた、本発明のシフトレジスタでは、前記レベルシフタは、動作中、前記入力信号が与えられる入力スイッチング素子が常時導通する電流駆動型のレベルシフト部を有することを特徴とする。
【００２４】
上記の構成によれば、入力信号のレベルによって入力スイッチング素子が導通／遮断する電圧駆動型のレベルシフタとは異なり、電流駆動型のレベルシフタは、動作中、前記入力スイッチング素子は常時導通している。したがって、前記入力信号の振幅が前記入力スイッチング素子の閾値電圧より低い場合であっても、何ら支障なく、入力信号を昇圧することができる。
【００２５】
一方、前述のように該電流駆動型のレベルシフタは、動作中、入力スイッチング素子が導通しているので、前記電圧駆動型のレベルシフタよりも消費電力が大きいけれども、前記動作制御手段によって、前記入力信号が入力されないときは該レベルシフタの動作を停止させることで、その消費電力を抑制し、本発明を特に好適に適用することができる。
【００２６】
また、本発明のシフトレジスタは、前記動作制御手段に関連して、該動作制御手段が前記レベルシフタを不能動化するときには、前記レベルシフト部の前記入力スイッチング素子の入力に、該入力スイッチング素子が遮断するレベルの信号を与える入力制御手段をさらに備えることを特徴とする。
【００２７】
上記の構成によれば、前述のように動作中は入力スイッチング素子が導通している電流駆動型のレベルシフタに対して、たとえば前記入力スイッチング素子がＭＯＳトランジスタの場合を例にして説明すると、前記入力信号がゲートへ印加される構成では、入力制御手段が、ドレイン−ソース間が遮断されるレベルの信号を前記ゲートへ印加すれば、入力スイッチング素子を遮断することができる。また、前記入力信号がソースへ印加される構成では、入力制御手段が、たとえばドレインと略同じ電位の信号を前記ソースへ印加するなどして、入力スイッチング素子を遮断する。
【００２８】
こうして、電流駆動型のレベルシフタの不能動化を実現することができるとともに、不能動化時における入力スイッチング素子の貫通電流を削減し、より低消費電力なシフトレジスタを実現することができる。
【００２９】
さらにまた、本発明のシフトレジスタでは、前記レベルシフタは、前記不能動化時に、出力電圧を予め定める値に保持する出力安定部を備えていることを特徴とする。
【００３０】
上記の構成によれば、レベルシフタが動作を停止している間、該レベルシフタの出力電圧が不定となると、該レベルシフタに接続されているフリップフロップの動作が不安定になる恐れがあるので、出力安定部によって該レベルシフタの出力電圧を予め定める値に保持することで、前記不定な出力電圧に起因するフリップフロップの誤動作を防止することができ、より安定したシフトレジスタを実現することができる。
【００３１】
また、本発明の表示装置は、相互に交差する複数の走査信号線およびデータ信号線によって区画されて形成される各画素領域に、走査信号線駆動回路およびデータ信号線駆動回路が、前記走査信号線およびデータ信号線を介して映像信号を書込んでゆくことで表示を行うようにした表示装置において、前記走査信号線駆動回路およびデータ信号線駆動回路の少なくとも一方は、表示パネルに一体形成されるとともに、上記のシフトレジスタを備えていることを特徴とする。
【００３２】
上記の構成によれば、相互に交差する複数の走査信号線およびデータ信号線によって区画されて各画素領域が形成され、前記走査信号線やデータ信号線を順に選択してゆく駆動回路を表示パネルに一体形成するようにした、いわゆるドライバモノリッシックのマトリクス表示装置において、その一体形成される走査信号線駆動回路およびデータ信号線駆動回路の少なくとも一方に、上記何れかのシフトレジスタを搭載する。
【００３３】
したがって、多結晶シリコンなどで形成される前記一体形成される駆動回路は、単結晶シリコンチップで形成される外部回路に比べて移動度が低いことなどから、その動作電圧が高く、一方、前記外部回路の駆動電圧は低く、したがってこの外部回路からの信号が入力される駆動回路にはレベルシフタを搭載する必要があるので、本発明のシフトレジスタを適用することができる。
【００３４】
こうして、消費電力の少ない前記ドライバモノリッシックの表示パネルを実現することができる。
【００３５】
【発明の実施の形態】
本発明の実施の一形態について、図１〜図７に基づいて説明すれば、以下のとおりである。
【００３６】
図１は、本発明の実施の一形態のシフトレジスタ１１の電気的構成を示すブロック図である。このシフトレジスタ１１では、シフトレジスタ部１２の入力側にレベルシフタ１３が設けられ、映像信号の生成回路からの５［Ｖ］程度の振幅のスタートパルスＳＰを、該シフトレジスタ部１２の駆動電圧Ｖｃｃである、たとえば１５［Ｖ］程度のスタートパルスＳＰＯに昇圧し、該シフトレジスタ部１２における初段のフリップフロップＦ１へ入力するように構成されている。
【００３７】
前記シフトレジスタ部１２は、前記映像信号の生成回路から入力され、図示していないけれども、たとえば特開２０００−３３９９８４号公報で示されるように、レベルシフタによって昇圧されるクロック信号ＣＫに同期して、前記駆動電圧Ｖｃｃで動作するｎ段のフリップフロップＦ１，Ｆ２，…，Ｆｎ−１，Ｆｎから構成されている。前記初段のフリップフロップＦ１は、前記クロック信号ＣＫに同期して、昇圧後のスタートパルスＳＰＯを次段のフリップフロップＦ２に転送する。このような動作が、相互に直列に接続される以降のフリップフロップＦ２，Ｆ３，…，Ｆｎ−１，Ｆｎで順次行われることで、各段のフリップフロップＦ１，Ｆ２，…，Ｆｎ−１，Ｆｎから、出力信号Ｓ１，Ｓ２，…，Ｓｎ−１，Ｓｎとして、選択パルスが順次出力されてゆく。
【００３８】
注目すべきは、このシフトレジスタ１１では、初段のフリップフロップＦ１からの前記スタートパルスＳＰＯの転送出力に応答して前記レベルシフタ１３を不能動化し、最終段のフリップフロップＦｎからの前記スタートパルスＳＰＯの転送出力に応答して前記レベルシフタ１３を能動化するイネーブル信号ＥＮＢを出力する動作制御回路１４を備えていることである。
【００３９】
図２は、前記シフトレジスタ部１２の一構成例を詳細に示すブロック図である。この例では、前記フリップフロップＦ１〜Ｆｎは、セット・リセット・フリップフロップ（ＳＲフリップフロップ）で構成されている。外部から入力される前記クロック信号ＣＫは、奇数段目のフリップフロップＦ１，Ｆ３，…，Ｆｎ−１のクロック入力端子ＣＫに直接与えられるとともに、インバータＩＮＶで反転された後、偶数数段目のフリップフロップＦ２，Ｆ４，…，Ｆｎのクロック入力端子ＣＫに与えられる。
【００４０】
前記昇圧後のスタートパルスＳＰＯは初段のフリップフロップＦ１のセット端子Ｓに入力され、該フリップフロップＦ１の出力端子Ｑからは出力信号Ｓ１が出力され、また次段のフリップフロップＦ２のセット端子Ｓに入力される。フリップフロップＦ２の出力端子Ｑからは出力信号Ｓ２が出力され、また次段の図示しないフリップフロップＦ３のセット端子Ｓに入力されるとともに、前段のフリップフロップＦ１のリセット端子Ｒに入力される。以降同様に、フリップフロップＦ３〜Ｆｎ−１の出力端子Ｑからは出力信号Ｓ３〜Ｓｎ−１がそれぞれ出力され、また次段のフリップフロップＦ４〜Ｆｎのセット端子Ｓに入力されるとともに、前段のフリップフロップＦ２〜Ｆｎ−２のリセット端子Ｒに入力される。フリップフロップＦｎの出力端子Ｑからは、前記出力信号Ｓｎが出力され、また前段のフリップフロップＦｎ−１のリセット端子Ｒに入力されるとともに、自段のリセット端子Ｒに入力される。
【００４１】
したがって、図３で示すように、フリップフロップＦ１はスタートパルスＳＰがハイレベルのアクティブとなっている状態で、クロック信号ＣＫの立上がりタイミングでセットされ、以降の各フリップフロップＦ２〜Ｆｎは、クロック信号ＣＫの半周期毎にセットされ、前記スタートパルスＳＰを順次転送してゆく。また、各フリップフロップＦ１〜Ｆｎ−１は、次段のフリップフロップＦ２〜Ｆｎがセットされると、その出力でリセットされ、最終段のフリップフロップＦｎは、自段のセット出力を出力した直後に、該自段のセット出力でリセットされる。
【００４２】
このように構成されるシフトレジスタ１１の出力としては、出力信号Ｓ１〜Ｓｎ−１が有効となるが、後述する動作制御回路１４によるレベルシフタ１３の動作制御には、前述のように、最終段の出力信号Ｓｎが用いられる。この場合、図３で示すように、前記イネーブル信号ＥＮＢは、初段の出力信号Ｓ１が出力される時点でハイレベルの非アクティブとなり、最終段の出力信号Ｓｎが出力される時点でローレベルのアクティブとなる。
【００４３】
図４は、前記動作制御回路１４の一構成例を示すブロック図である。この動作制御回路１４は、ＣＭＯＳ構成の２つの反転論理和回路ＮＯＲ１，ＮＯＲ２から成るセット・リセット・フリップフロップ（ＳＲフリップフロップ）にて構成されている。前記初段のフリップフロップＦ１の出力信号Ｓ１は一方の反転論理和回路ＮＯＲ１の一方の入力に入力され、前記最終段のフリップフロップＦｎの出力信号Ｓｎは他方の反転論理和回路ＮＯＲ２の一方の入力に入力される。反転論理和回路ＮＯＲ１，ＮＯＲ２の他方の入力には、それぞれ他方の反転論理和回路ＮＯＲ２，ＮＯＲ１の出力がそれぞれ入力される。
【００４４】
したがって、反転論理和回路ＮＯＲ２の出力である前記イネーブル信号ＥＮＢは、前述のように、出力信号Ｓ１が出力された時点で、反転論理和回路ＮＯＲ１の出力、すなわち反転論理和回路ＮＯＲ２の他方の入力がローレベルとなり、また出力信号Ｓｎはローレベルであるので、非アクティブのハイレベルにセットされる。その後、前記出力信号Ｓ１がローレベルとなっても、該反転論理和回路ＮＯＲ２のハイレベルの出力によって前記反転論理和回路ＮＯＲ１の出力はローレベル、該反転論理和回路ＮＯＲ２の出力はハイレベルで自己保持され、前記イネーブル信号ＥＮＢはハイレベルにセットされたままとなる。
【００４５】
これに対して、出力信号Ｓｎが出力されると、反転論理和回路ＮＯＲ２の出力である前記イネーブル信号ＥＮＢはアクティブのローレベルにリセットされ、これによって反転論理和回路ＮＯＲ１の２つの入力が共にローレベルとなることで該反転論理和回路ＮＯＲ１の出力はハイレベルとなる。その後、出力信号Ｓｎがローレベルになっても、前記反転論理和回路ＮＯＲ１のハイレベルの出力によって、前記反転論理和回路ＮＯＲ２の出力はローレベルで自己保持され、前記イネーブル信号ＥＮＢは、再び出力信号Ｓ１が出力されるまで、ローレベルにリセットされたままとなる。
【００４６】
そして、前記レベルシフタ１３は、スタートパルスＳＰの振幅が低い場合でも何ら支障なく昇圧できるように、図５で示す電流駆動型のレベルシフタで構成されている。図５は、前記レベルシフタ１３の一構成例を示すブロック図である。このレベルシフタ１３は、一対のＮＭＯＳトランジスタＮ１，Ｎ２と、ＰＭＯＳトランジスタＰ１，Ｐ２と、２段のインバータＩＮＶ１，ＩＮＶ２とを備えて構成される。前記ＮＭＯＳトランジスタＮ１，Ｎ２のゲートは相互に接続され、ドレインはＰＭＯＳトランジスタＰ１，Ｐ２のドレインにそれぞれ接続され、ＮＭＯＳトランジスタＮ１のソースは接地され、また該ＮＭＯＳトランジスタＮ１のゲートとドレインとが接続され、ＮＭＯＳトランジスタＮ２のソースには前記スタートパルスＳＰが入力され、前記ＰＭＯＳトランジスタＰ１，Ｐ２のソースには共通に前記１５［Ｖ］程度のハイレベルの駆動電圧Ｖｃｃが与えられる点は、前述の図１３で示すレベルシフタ３と同様である。
【００４７】
前記ＰＭＯＳトランジスタＰ２のドレインとＮＭＯＳトランジスタＮ２のドレインとの接続点である出力端からは、ＮＭＯＳトランジスタＮ２のソースに入力されたスタートパルスＳＰが、前記駆動電圧Ｖｃｃに昇圧されて出力される。その出力は、２段のインバータＩＮＶ１，ＩＮＶ２で増幅されて、正転出力で前記昇圧後のスタートパルスＳＰＯとして出力される。
【００４８】
したがって、前記スタートパルスＳＰの振幅が入力スイッチング素子の閾値電圧を下回った場合、入力信号のレベルによって入力スイッチング素子が導通／遮断する電圧駆動型のレベルシフタでは動作できなくなるのに対して、動作中、入力信号が与えられる入力スイッチング素子（ＮＭＯＳトランジスタＮ２）が常時導通する該電流駆動型のレベルシフタとすることで、何ら支障なく、前記スタートパルスＳＰを昇圧することができるとともに、トランジスタ特性が低い場合や、高速駆動が要求される場合にも、適用することができる。
【００４９】
しかしながら、このレベルシフタ１３では、前記ＰＭＯＳトランジスタＰ１，Ｐ２のゲートには、共通に前記イネーブル信号ＥＮＢが与えられる点が、前記図１３で示すレベルシフタ３と異なる。したがって、前記ＮＭＯＳトランジスタＮ１，Ｎ２およびＰＭＯＳトランジスタＰ１，Ｐ２から成る電流駆動型のレベルシフト部１３ａにおいて、前記イネーブル信号ＥＮＢがアクティブであるローレベルの期間だけ、ＰＭＯＳトランジスタＰ１，Ｐ２がＯＮし、これによってＮＭＯＳトランジスタＮ１，Ｎ２のゲートがハイレベルとなって該ＮＭＯＳトランジスタＮ１，Ｎ２もＯＮして、電流が流れる。こうして、消費電力が大きい電流駆動型のレベルシフタ１３の消費電力を削減することができる。
【００５０】
上述の説明では、動作制御回路１４は、初段のフリップフロップＦ１からの出力信号Ｓ１に応答してレベルシフタ１３を不能動化し、最終段のフリップフロップＦｎからの出力信号Ｓｎに応答して前記レベルシフタ１３を能動化しているけれども、任意のｘ段目のフリップフロップＦｘからの出力信号Ｓｘに応答してレベルシフタ１３を不能動化し、ｙ段目（但し、ｘ＜ｙ）のフリップフロップＦｙからの出力信号Ｓｙに応答して前記レベルシフタ１３を能動化してもよい。しかしながら、前述のようにｘ＝初段とし、ｙ＝最終段とすることで、ｙ−ｘ、すなわちレベルシフタ１３を不能動化している期間が最大値となり、消費電力を最も削減することができる。
【００５１】
上述のように構成されるシフトレジスタ１１は、入力信号の振幅が駆動電圧よりも低いシフトレジスタに広く適用可能であるけれども、好適な一使用例として、画像表示装置に適用した場合について説明する。図６は、その画像表示装置２１のブロック図である。この画像表示装置２１は、大略的に、表示パネル２２に、映像信号ＤＡＴを生成する制御回路２３が搭載されて構成される。前記表示パネル２２は、マトリクス状に配列された画素ＰＩＸを有する表示部２４と、前記各画素ＰＩＸを駆動する走査信号線駆動回路２５およびデータ信号線駆動回路２６とを備えて構成される。前記走査信号線駆動回路２５はシフトレジスタ２５ａから成り、前記データ信号線駆動回路２６はシフトレジスタ２６ａおよびサンプリング回路２６ｂから成り、これらのシフトレジスタ２５ａ，２６ａの少なくとも一方に、前記シフトレジスタ１１が適用される。
【００５２】
前記表示部２４および両駆動回路２５，２６は、製造時の手間と、配線容量とを削減するために、同一基板上にモノリシック形成されている。また、より多くの画素ＰＩＸを集積し、表示面積を拡大するために、前記表示部２４および駆動回路２５，２６は、ガラス基板上に形成された多結晶シリコン薄膜トランジスタなどから構成されている。さらに、歪み点が６００℃以下の通常のガラス基板を用いても、歪み点以上のプロセスに起因するソリやタワミが発生しないように、前記多結晶シリコン薄膜トランジスタは、６００℃以下のプロセス温度で製造される。
【００５３】
前記表示部２４は、相互に交差するｍ本の走査信号線ＧＬ１〜ＧＬｍおよびｋ本のデータ信号線ＤＬ１〜ＤＬｋによって区画されて形成される前記各画素ＰＩＸの領域に、前記走査信号線駆動回路２５およびデータ信号線駆動回路２６が、前記走査信号線ＧＬ１〜ＧＬｍおよびデータ信号線ＤＬ１〜ＤＬｋを介して前記制御回路２３からの映像信号ＤＡＴを順次書込んでゆくことで画像表示を行う。各画素ＰＩＸは、たとえば図７で示すように構成される。図７において、前記走査信号線ＧＬおよびデータ信号線ＤＬとともに、画素ＰＩＸには、アドレスを表す前記ｋ以下の任意の整数ｉおよび前記ｍ以下の任意の整数ｊが付加されている。
【００５４】
各画素ＰＩＸは、ゲートが走査信号線ＧＬへ、ソースがデータ信号線ＤＬに接続される電界効果トランジスタ（スイッチング素子）ＳＷと、この電界効果トランジスタＳＷのドレインに一方の電極が接続される画素容量Ｃｐとを備えて構成される。前記画素容量Ｃｐの他方の電極は、全画素ＰＩＸに共通の共通電極線に接続されている。前記画素容量Ｃｐは、液晶容量ＣＬと、必要に応じて付加される補助容量Ｃｓとから構成されている。
【００５５】
したがって、走査信号線ＧＬが選択されると、電界効果トランジスタＳＷが導通し、データ信号線ＤＬに印加された電圧が画素容量Ｃｐに印加される。一方、前記走査信号線ＧＬの選択期間が終了して、電界効果トランジスタＳＷが遮断されている間、画素容量Ｃｐは該遮断時の電圧を保持し続ける。ここで、液晶の透過率または反射率は、液晶容量ＣＬに印加される電圧によって変化する。したがって、走査信号線ＧＬを選択し、データ信号線ＤＬへ映像信号ＤＡＴに応じた電圧を印加することで、画素ＰＩＸの表示状態を、映像信号ＤＡＴに合わせて変化させることができる。
【００５６】
ここで、前記制御回路２３からデータ信号線駆動回路２６までの間、各画素ＰＩＸへの映像信号ＤＡＴは時分割で伝送されており、データ信号線駆動回路２６は、タイミング信号となる所定の周期のクロック信号ＣＫＳとスタートパルスＳＰＳとに基づいたタイミングで、前記映像信号ＤＡＴから、各画素ＰＩＸへの映像データを抽出する。具体的には、前記シフトレジスタ２６ａが、制御回路２３からのクロック信号ＣＫＳに同期してスタートパルスＳＰＳを順次シフトすることによって、所定の間隔ずつタイミングが異なる出力信号Ｄ１〜Ｄｋを生成し、サンプリング回路２６ｂが、その各出力信号Ｄ１〜Ｄｋが示すタイミングで前記映像信号ＤＡＴをサンプリングして、各データ信号線ＤＬ１〜ＤＬｋへ出力する。
【００５７】
同様に、走査信号線駆動回路２５では、前記シフトレジスタ２５ａが、制御回路２３からのクロック信号ＣＫＧに同期してスタートパルスＳＰＧを順次シフトすることによって、所定の間隔ずつタイミングが異なる走査信号を各走査信号線ＧＬ１〜ＧＬｍへ出力する。
【００５８】
上述のように構成される画像表示装置２１において、表示パネル２２上に形成される表示部２４および駆動回路２５，２６は、前述のように多結晶シリコン薄膜トランジスタなどで形成されており、その駆動電圧Ｖｃｃは、たとえば前記１５［Ｖ］程度に設定されているのに対して、別途集積回路チップで形成される前記制御回路２３は、単結晶シリコントランジスタで形成されており、その駆動電圧は、たとえば５［Ｖ］またはそれ以下の前記駆動電圧Ｖｃｃよりも低い値に設定されている。
【００５９】
そして、このように表示部２４および駆動回路２５，２６と制御回路２３とは、相互に異なる基板に形成されているけれども、両者間で伝送される信号の数は、前記表示部２４と駆動回路２５，２６との間の信号の数よりも大幅に少なく、前記映像信号ＤＡＴや、各スタートパルスＳＰＳ，ＳＰＧおよび各クロックＣＫＳ，ＣＫＧ程度である。また、制御回路２３は、単結晶シリコントランジスタで形成されているので、充分な駆動能力を確保し易い。したがって、相互に異なる基板上に形成しても、製造時の手間や配線容量あるいは消費電力の増加は、問題とならない程度に抑えられている。
【００６０】
こうして、表示パネル２２にモノリッシック形成される駆動回路２５，２６が多結晶シリコンなどで形成され、外部回路よりも駆動電圧が高くなることで必要となるレベルシフタ１３を、スタートパルスＳＰが入力される期間だけ能動化することで、消費電力の少ない表示パネルを実現することができる。
【００６１】
本発明の実施の他の形態について、図８および図９に基づいて説明すれば、以下のとおりである。
【００６２】
図８は、本発明の実施の他の形態のシフトレジスタ３１の電気的構成を示すブロック図である。このシフトレジスタ３１は、前述のシフトレジスタ１１に類似し、対応する部分には同一の参照符号を付して、その説明を省略する。注目すべきは、このシフトレジスタ３１では、前記イネーブル信号ＥＮＢに応答して、動作制御回路１４が前記レベルシフタ１３を不能動化するときには、前記レベルシフト部１３ａの前記入力スイッチング素子の入力に、該入力スイッチング素子が遮断するレベルの信号を与える入力制御回路３２を備えていることである。
【００６３】
図９は、前記入力制御回路３２と前述のレベルシフト部１３ａとの一構成例を示すブロック図である。入力制御回路３２は、前記ＮＭＯＳトランジスタＮ１，Ｎ２のゲート−ソース間に設けられるＮＭＯＳトランジスタＮ３から構成され、そのゲートには前記イネーブル信号ＥＮＢが与えられる。
【００６４】
したがって、イネーブル信号ＥＮＢがアクティブのローレベルのときは該ＮＭＯＳトランジスタＮ３はＯＦＦし、レベルシフト部１３ａは動作する。これに対して、イネーブル信号ＥＮＢが非アクティブのハイレベルとなると、該ＮＭＯＳトランジスタＮ３はＯＮし、ＮＭＯＳトランジスタＮ１，Ｎ２のゲートに接地レベルを与えることで該ＮＭＯＳトランジスタＮ１，Ｎ２をＯＦＦさせ、レベルシフト部１３ａの動作を停止することができる。
【００６５】
すなわち、ＮＭＯＳトランジスタＮ３が設けられていない場合には、前記イネーブル信号ＥＮＢが非アクティブのハイレベルとなってＰＭＯＳトランジスタＰ１，Ｐ２がＯＦＦしても、ＭＯＳトランジスタＰ１，Ｎ１のドレイン電位およびＮＭＯＳトランジスタＮ１，Ｎ２のゲート電位が不安定な状態になるのに対して、このＮＭＯＳトランジスタＮ３を設けることで、前記ＭＯＳトランジスタＰ１，Ｎ１のドレイン電位およびＮＭＯＳトランジスタＮ１，Ｎ２のゲート電位を前記接地レベルとして、ＮＭＯＳトランジスタＮ１，Ｎ２を確実にＯＦＦすることができる。
【００６６】
なお、レベルシフタ１３の動作停止時に入力制御回路３２が出力する電圧は、レベルシフタ１３の入力ダイナミックレンジ外の電圧であればよいが、前述のように該レベルシフタ１３が電流駆動型の場合は、入力スイッチング素子である前記ＮＭＯＳトランジスタＮ２をＯＦＦさせる電圧、すなわち貫通電流が流れない電圧に設定する方が、該貫通電流に起因する電力消費を削減でき、より低消費電力なシフトレジスタを実現することができる。
【００６７】
こうして、電流駆動型のレベルシフタ１３の不能動化を実現することができるとともに、不能動化時における入力スイッチング素子であるＮＭＯＳトランジスタＮ２の電流を削減することができる。
【００６８】
本発明の実施のさらに他の形態について、図１０および図１１に基づいて説明すれば、以下のとおりである。
【００６９】
図１０は、本発明の実施のさらに他の形態のシフトレジスタ４１の電気的構成を示すブロック図である。このシフトレジスタ４１は、前述のシフトレジスタ３１に類似し、対応する部分には同一の参照符号を付して、その説明を省略する。注目すべきは、このシフトレジスタ４１では、前記イネーブル信号ＥＮＢに応答して、動作制御回路１４が前記レベルシフタ１３を不能動化するときには、前記レベルシフト部１３ａの出力電圧を予め定める値に保持する出力安定回路４２を備えていることである。
【００７０】
図１１は、前記出力安定回路４２と前述の入力制御回路３２およびレベルシフト部１３ａとの一構成例を示すブロック図である。出力安定回路４２は、ＮＭＯＳトランジスタＮ４から構成され、そのゲートには前記イネーブル信号ＥＮＢが与えられ、ソースは接地され、ドレインは前記レベルシフト部１３ａの出力、したがってインバータＩＮＶ１の入力に接続される。
【００７１】
したがって、イネーブル信号ＥＮＢがアクティブのローレベルとなると、該ＮＭＯＳトランジスタＮ４はＯＦＦし、レベルシフタ３によって昇圧されたスタートパルスＳＰＯが出力される。これに対して、イネーブル信号ＥＮＢが非アクティブのハイレベルとなると、該ＮＭＯＳトランジスタＮ４はＯＮし、インバータＩＮＶ１の入力を接地レベルとする。こうして、レベルシフタ１３が動作を停止している間、該レベルシフタ１３の出力電圧を予め定める値に保持し、フリップフロップＦ１の誤動作を防止することができ、より安定したシフトレジスタを実現することができる。
【００７２】
本発明の実施の他の形態について、図１４〜図１８に基づいて説明すれば、以下のとおりである。
【００７３】
図１４は、本発明の実施の他の形態のシフトレジスタ５１の電気的構成を示すブロック図である。このシフトレジスタ５１において、前述のシフトレジスタ１１に対応する部分には、同一の参照符号を付して、その説明を省略する。注目すべきは、このシフトレジスタ５１は、シフトレジスタ部５２が双方向シフトレジスタで構成されることである。シフトレジスタ部５２は、ｎ段のフリップフロップ回路Ｈ１，Ｈ２，…，Ｈｎ−１，Ｈｎから構成されている。
【００７４】
しかしながら、このシフトレジスタ部５２では、切替え信号ＬＲに応答して、そのシフト方向を切替え可能であり、後述するように出力信号Ｓ２，…，Ｓｎ−１，Ｓｎの順に選択パルスを出力してゆく方向を順方向とすると、前記切替え信号ＬＲがハイレベルであるときは前記順方向にシフトし、前記切替え信号ＬＲがローレベルとなると、出力信号Ｓｎ−１，Ｓｎ−２，…，Ｓ２，Ｓ１の逆方向に選択パルスを出力してゆく。前記切替え信号ＬＲは、前記スタートパルスＳＰと同様に、前記画像表示装置２１の制御回路２３などで作成される５〔Ｖ〕程度の低振幅の信号で、前記レベルシフタ１３と同様に構成されるレベルシフタ５３によって、前記１５〔Ｖ〕程度の振幅の切替え信号ＬＲＯに昇圧された後、各フリップフロップ回路Ｈ１〜Ｈｎに共通に入力される。
【００７５】
ここで、このシフトレジスタ部５２では、初段のフリップフロップ回路Ｈ１および最終段のフリップフロップ回路Ｈｎは、ダミーであり、対応するデータ信号線ＤＬ１，ＤＬｎは、前記画像表示装置２１などで、有効表示領域外に形成され、表示には寄与しない。しかし、後述するように、これらのフリップフロップ回路Ｈ１，Ｈｎは、双方向のシフト動作においてそれぞれ前段のフリップフロップ回路をリセットする働きがある。具体的には、前記切替え信号ＬＲがハイレベルのときは、前記順方向にシフトするので、該フリップフロップ回路Ｈｎはシフト動作の最終段となり、その出力によって前段のフリップフロップ回路Ｈｎ−１をリセットする。一方、前記切替え信号ＬＲがローレベルのときは、前記逆方向にシフトするので、該フリップフロップ回路Ｈ１はシフト動作の最終段となり、その出力によって前段のフリップフロップ回路Ｈ２をリセットする。前述したように、該フリップフロップ回路Ｈ１，Ｈｎはダミーであり、それらの出力は前記画像表示装置２１などの有効表示領域としては用いられないが、前記レベルシフタ１３を能動化するために用いることはできる。すなわち、後述するように、これらのフリップフロップ回路Ｈ１，Ｈｎは、レベルシフタ１３を能動化するタイミングを、前記有効表示領域の選択が終了した後に行わせることも可能である。このため、Ｈ１〜Ｈｎのｎ段構成のフリップフロップ回路から成るシフトレジスタ部５２において、前記ダミーとなるフリップフロップ回路は、前記レベルシフタ１３を能動化するタイミングに応じて任意に設定されればよい。
【００７６】
しかしながら、逆方向の走査時にも同じダミーが必要となるので、初段側に設けられるそのダミーのフリップフロップ回路を除いて、前記スタートパルスＳＰＯが入力されるフリップフロップ回路をｓ段目（このシフトレジスタ部５２では、ｓ＝２）のＨｓとし、レベルシフタ１３を不能動化するフリップフロップ回路を、ｘ段目のＨｘ（このシフトレジスタ部５２では、ｘ＝２）とすると、ｓ≦ｘとする必要がある。また、レベルシフタ１３を能動化するフリップフロップ回路を、ｙ段目のＨｙ（このシフトレジスタ部５２では、ｙ＝ｎ）とすると、ｘ＜ｙとする必要がある。そして、好ましくは、前記のようにｘ＝ｓおよびｙ＝ｎとすることで、ｓ段目〜最終ｎ段目、すなわちレベルシフタ１３を不能動化している期間が最大値となり、消費電力を最も削減することができる。
【００７７】
図１５は、前記シフトレジスタ部５２を詳細に示すブロック図である。前記フリップフロップ回路Ｈ１〜Ｈｎは、前記フリップフロップＦ１〜Ｆｎを基本構成として、前記双方向のシフト動作を実現するために、前記セット端子Ｓに対して一対のアナログスイッチＡＳ１〜ＡＳｎ，ＢＳ１〜ＢＳｎ（総称するときには、以下参照符ＡＳ，ＢＳで示す）をそれぞれ備えるとともに、リセット端子Ｒに対しても一対のアナログスイッチＡＲ１〜ＡＲｎ，ＢＲ１〜ＢＲｎ（総称するときには、以下参照符ＡＲ，ＢＲで示す）をそれぞれ備える。また、アナログスイッチＢＳ，ＢＲに、前記切替え信号ＬＲＯを反転した切替え信号ＬＲＯＢを与えるインバータＩＮＶｌｒが設けられる。
【００７８】
前記フリップフロップＦ１のセット端子Ｓに対して、アナログスイッチＡＳ１は前記切替え信号ＬＲＯがハイレベルであるときにオンして前記セット端子Ｓを接地し、ローレベルであるときにはオフし、これに対してアナログスイッチＢＳ１は前記切替え信号ＬＲＯがハイレベルであるときにオフし、ローレベルであるときにはオンして前記セット端子Ｓを次段のフリップフロップＦ２の出力端子Ｑに接続する。
【００７９】
また、このフリップフロップＦ１のリセット端子Ｒに対して、アナログスイッチＡＲ１は前記切替え信号ＬＲＯがハイレベルであるときにオンして前記リセット端子Ｒにハイレベルの駆動電圧Ｖｃｃを与え、ローレベルであるときにはオフし、これに対してアナログスイッチＢＲ１は前記切替え信号ＬＲＯがハイレベルであるときにオフし、ローレベルであるときにはオンして前記リセット端子Ｒに自段の出力を与え、リセットする。
【００８０】
次段のフリップフロップＦ２のセット端子Ｓに対しては、アナログスイッチＡＳ２は前記切替え信号ＬＲＯがハイレベルであるときにオンして前記セット端子Ｓに前記スタートパルスＳＰＯを与え、ローレベルであるときにはオフし、これに対してアナログスイッチＢＳ２は前記切替え信号ＬＲＯがハイレベルであるときにオフし、ローレベルであるときにはオンして前記セット端子Ｓを次段のフリップフロップＦ３の出力端子Ｑに接続する。
【００８１】
また、このフリップフロップＦ２のリセット端子Ｒに対して、アナログスイッチＡＲ２は前記切替え信号ＬＲＯがハイレベルであるときにオンして前記リセット端子Ｒに次段のフリップフロップＦ３の出力端子Ｑからの出力を与え、ローレベルであるときにはオフし、これに対してアナログスイッチＢＲ２は前記切替え信号ＬＲＯがハイレベルであるときにオフし、ローレベルであるときにはオンして前記リセット端子Ｒに前段のフリップフロップＦ１の出力端子Ｑからの出力を与え、リセットする。
【００８２】
後続のフリップフロップＦ３〜Ｆｎ−２のセット端子Ｓに対しては、アナログスイッチＡＳ３〜ＡＳｎ−２は前記切替え信号ＬＲＯがハイレベルであるときにオンして前記セット端子Ｓに前段のフリップフロップＦ２〜Ｆｎ−３の出力を与え、ローレベルであるときにはオフし、これに対してアナログスイッチＢＳ３〜ＢＳｎ−２は前記切替え信号ＬＲＯがハイレベルであるときにオフし、ローレベルであるときにはオンして前記セット端子Ｓに次段のフリップフロップＦ４〜Ｆｎ−１の出力を与える。
【００８３】
また、このフリップフロップＦ３〜Ｆｎ−２のリセット端子Ｒに対して、アナログスイッチＡＲ３〜ＡＲｎ−２は前記切替え信号ＬＲＯがハイレベルであるときにオンして前記リセット端子Ｒに次段のフリップフロップＦ４〜Ｆｎ−１の出力を与え、ローレベルであるときにはオフし、これに対してアナログスイッチＢＲ３〜ＢＲｎ−２は前記切替え信号ＬＲＯがハイレベルであるときにオフし、ローレベルであるときにはオンして前記リセット端子Ｒに前段のフリップフロップＦ２〜Ｆｎ−３の出力端子Ｑからの出力を与える。
【００８４】
さらに次段のフリップフロップＦｎ−１のセット端子Ｓに対しては、アナログスイッチＡＳｎ−１は前記切替え信号ＬＲＯがハイレベルであるときにオンして前記セット端子Ｓに前段のフリップフロップＦｎ−２の出力を与え、ローレベルであるときにはオフし、これに対してアナログスイッチＢＳｎ−１は前記切替え信号ＬＲＯがハイレベルであるときにオフし、ローレベルであるときにはオンして前記セット端子Ｓに前記スタートパルスＳＰＯを与える。
【００８５】
また、このフリップフロップＦｎ−１のリセット端子Ｒに対して、アナログスイッチＡＲｎ−１は前記切替え信号ＬＲＯがハイレベルであるときにオンして前記リセット端子Ｒに次段のフリップフロップＦｎの出力を与え、ローレベルであるときにはオフし、これに対してアナログスイッチＢＲｎ−１は前記切替え信号ＬＲＯがハイレベルであるときにオフし、ローレベルであるときにはオンして前記リセット端子Ｒに前段のフリップフロップＦｎ−２の出力を与える。
【００８６】
さらにまた、最終段のフリップフロップＦｎのセット端子Ｓに対しては、アナログスイッチＡＳｎは前記切替え信号ＬＲＯがハイレベルであるときにオンして前記セット端子Ｓに前段のフリップフロップＦｎ−１の出力を与え、ローレベルであるときにはオフし、これに対してアナログスイッチＢＳｎは前記切替え信号ＬＲＯがハイレベルであるときにオフし、ローレベルであるときにはオンして前記セット端子Ｓを接地する。
【００８７】
また、このフリップフロップＦｎのリセット端子Ｒに対して、アナログスイッチＡＲｎは前記切替え信号ＬＲＯがハイレベルであるときにオンして自段の出力を与えてリセットし、ローレベルであるときにはオフし、これに対してアナログスイッチＢＲｎは前記切替え信号ＬＲＯがハイレベルであるときにオフし、ローレベルであるときにはオンして前記リセット端子Ｒにハイレベルの駆動電圧Ｖｃｃを与える。
【００８８】
したがって、これらのアナログスイッチＡＳ１〜ＡＳｎ，ＡＲ１〜ＡＲｎと、アナログスイッチＢＳ１〜ＢＳｎ，ＢＲ１〜ＢＲｎとが、前記切替え信号ＬＲＯによって相反制御されることで、前述のようにフリップフロップＦ２が初段、フリップフロップＦｎが最終段となり、クロック信号ＣＫに同期して、前述のようにスタートパルスＳＰＯが順次フリップフロップＦ２，Ｆ３，Ｆ４，…，Ｆｎとシフトされ、出力信号Ｓ２，Ｓ３，…，Ｓｎの順に出力されてゆく場合と、フリップフロップＦｎ−１が初段、フリップフロップＦ１が最終段となり、スタートパルスＳＰＯが順次フリップフロップＦｎ−１，Ｆｎ−２，Ｆｎ−３，…，Ｆ１とシフトされ、出力信号Ｓｎ−１，Ｓｎ−２，…，Ｓ１の順に出力されてゆく場合との双方向のシフト動作を実現することができる。
【００８９】
前記フリップフロップＦ１，Ｆｎのセット端子Ｓに対しては、必ずしも接地レベルが入力されるのではなく、該フリップフロップＦ１，Ｆｎがセットされない電圧レベルであればよい。同様に、リセット端子Ｒには、前記駆動電圧Ｖｃｃに限らず、該フリップフロップＦ１，Ｆｎがリセットされる電圧レベルであればよい。
【００９０】
そして、このように構成されるシフトレジスタ５１において、注目すべきは、シフト動作の開始段のフリップフロップ（このシフトレジスタ５１ではＦ２，Ｆｎ−１）の出力信号に応答して、レベルシフタ１３を不能動化し、最終段のフリップフロップＦｎ，Ｆ１の出力信号に応答して前記レベルシフタ１３を能動化するイネーブル信号ＥＮＢを出力する動作制御回路５４を備えていることである。この動作制御回路５４には、前記切替え信号ＬＲＯが入力され、シフト方向に応じて、前記イネーブル信号ＥＮＢの出力を制御する。すなわち、前記シフト動作の開始段のフリップフロップがＦ２であるときには、該フリップフロップＦ２の出力信号Ｓ２に応答して前記レベルシフタ１３を不能動化し、最終段のフリップフロップＦｎの出力信号Ｓｎに応答して前記レベルシフタ１３を能動化し、これに対して開始段のフリップフロップがＦｎ−１であるときには、該フリップフロップＦｎ−１の出力信号Ｓｎ−１に応答して前記レベルシフタ１３を不能動化し、最終段のフリップフロップＦ１の出力信号Ｓ１に応答して前記レベルシフタ１３を能動化する。
【００９１】
図１６は、前記アナログスイッチＡＳ，ＡＲ；ＢＳ，ＢＲの一構成例を示すブロック図である。これらのアナログスイッチＡＳ，ＡＲ；ＢＳ，ＢＲは、一対のＮＭＯＳトランジスタＮｓｗおよびＰＭＯＳトランジスタＰｓｗ、さらにインバータＩＮＶｓｗから構成されている。前記切替え信号ＬＲＯまたは前記インバータＩＮＶｌｒで反転された切替え信号ＬＲＯＢは、ＮＭＯＳトランジスタＮｓｗのゲートに直接与えられるとともに、インバータＩＮＶｓｗで反転された後、ＰＭＯＳトランジスタＰｓｗのゲートに与えられる。したがって、前記切替え信号ＬＲＯ，ＬＲＯＢがハイレベルのときは、両トランジスタＮｓｗ，Ｐｓｗが共にオンとなり、正負両極性の入力信号ＩＮを通過させて出力信号ＯＵＴとして出力する。これに対して、前記切替え信号ＬＲＯ，ＬＲＯＢがローレベルのときは、両トランジスタＮｓｗ，Ｐｓｗが共にオフとなり、入力信号ＩＮは阻止され、出力信号ＯＵＴは出力されない。ここで、アナログスイッチＡＳ，ＡＲには切替え信号ＬＲＯが入力され、アナログスイッチＢＳ，ＢＲには、反転された切替え信号ＬＲＯＢが入力されるので、上述のように相反動作を行うことになる。
【００９２】
図１７は、上述のように構成されるシフトレジスタ５１の動作を説明するための波形図である。前記切替え信号ＬＲがハイレベルのとき、同極性の昇圧後の切替え信号ＬＲＯによって、前記アナログスイッチＡＳ，ＡＲはオンとなり、アナログスイッチＢＳ，ＢＲはオフとなる。これによって、スタートパルスＳＰがレベルシフタ１３で昇圧されたスタートパルスＳＰＯは、２段目のフリップフロップＦ２のセット端子Ｓに入力される。具体的には、スタートパルスＳＰＯがハイレベルのアクティブとなっている状態で、クロック信号ＣＫの立上りタイミングで該フリップフロップＦ２はセットされ、該フリップフロップＦ２の出力端子Ｑから出力信号Ｓ２が出力される。
【００９３】
前記出力信号Ｓ２は、次段のフリップフロップＦ３のセット端子Ｓに入力され、クロック信号ＣＫＢの立上りタイミング、すなわちクロック信号ＣＫの立下りタイミングで該フリップフロップＦ３はセットされ、出力端子Ｑから出力信号Ｓ３が出力される。出力信号Ｓ３は、同様に後段のフリップフロップＦ４のセット端子Ｓに入力されると共に、前段のフリップフロップＦ２のリセット端子Ｒに入力され、該フリップフロップＦ２の動作をリセットし、出力信号Ｓ２をローレベルの非アクティブとする。
【００９４】
以降同様に、フリップフロップＦ４〜Ｆｎ−１の出力端子Ｑから出力信号Ｓ４〜Ｓｎ−１が出力され、それぞれ後段のフリップフロップＦ５〜Ｆｎのセット端子Ｓに入力されると共に、それぞれ前段のフリップフロップＦ３〜Ｆｎ−２のリセット端子Ｒに入力される。さらに、フリップフロップＦｎの出力端子Ｑからは出力信号Ｓｎが出力され、前段のフリップフロップＦｎ−１のリセット端子Ｒに入力されると共に、自段のリセット端子Ｒに入力される。
【００９５】
以上のように、図１７の紙面の左半分で示すように切替え信号ＬＲがハイレベルであるときには、スタートパルスＳＰＯが入力されるフリップフロップＦ２をシフト動作の開始段とし、最終段のフリップフロップＦｎまで、クロック信号ＣＫの半周期毎に順次シフト動作を行ない、出力信号Ｓ２〜Ｓｎが出力される。このとき、最終段の出力信号Ｓｎは、自段から出力した直後に、該自段の出力でリセットされる。また、フリップフロップＦ１は、前述したように切替え信号ＬＲがハイレベルのときはシフト動作に関与せず、常時リセットされているので、出力信号Ｓ１はローレベルのままである。
【００９６】
これに対して、図１７の紙面の右半分で示すように切替え信号ＬＲがローレベルであるときには、同極性の昇圧後の切替え信号ＬＲＯによって、前記アナログスイッチＡＳ，ＡＲはオフとなり、前記アナログスイッチＢＳ，ＢＲはオンとなる。これによって、スタートパルスＳＰがレベルシフタ１３で昇圧されたスタートパルスＳＰＯは、ｎ−１段目のフリップフロップＦｎ−１のセット端子Ｓに入力される。以降のフリップフロップＦｎ−２〜Ｆ１の動作の詳細な説明は省略するが、このフリップフロップＦｎ−１をシフト動作の開始段とし、最終段のフリップフロップＦ１まで順次シフト動作を行ない、出力信号Ｓｎ−１〜Ｓ１がクロック信号ＣＫの半周期毎に順次出力される。このとき、最終段の出力信号Ｓ１は、前述したのと同様に、出力した直後にリセットされる。また、フリップフロップＦｎは、この切替え信号ＬＲがローレベルのときはシフト動作に関与せず、常時リセットされているので、出力信号Ｓｎはローレベルのままである。
【００９７】
したがって、前述のようにこのシフトレジスタ５１の出力としては、出力信号Ｓ２〜Ｓｎ−１が有効となるが、後述する動作制御回路５４によるレベルシフタ１３の動作制御には、前述のように、最終段の出力信号ＳｎまたはＳ１が用いられる。この場合、図１７に示すように、前記切替え信号ＬＲがハイレベルのときには、イネーブル信号ＥＮＢは、シフト動作の開始段のフリップフロップＦ２の出力信号Ｓ２が出力される時点で非アクティブのハイレベルとなり、最終段のフリップフロップＦｎの出力信号Ｓｎが出力される時点でアクティブのローレベルとなる。これに対して、前記切替え信号ＬＲがローレベルのときには、イネーブル信号ＥＮＢは、シフト動作の開始段のフリップフロップＦｎ−１の出力信号Ｓｎ−１が出力される時点で非アクティブのハイレベルとなり、最終段のフリップフロップＦ１の出力信号Ｓ１が出力される時点でアクティブのローレベルとなる。
【００９８】
図１８は、前記動作制御回路５４の一構成例を示すブロック図である。この動作制御回路５４は、前述のＣＭＯＳ構成の２つの反転論理和回路ＮＯＲ１，ＮＯＲ２から成るセット・リセット・フリップフロップに、前述のアナログスイッチＡＳ，ＡＲ；ＢＳ，ＢＲと同様な構成のアナログスイッチＡ１，Ａ２；Ｂ１，Ｂ２およびインバータＩＮＶｃｔｌを備えて構成されている。
【００９９】
前記アナログスイッチＡ１，Ａ２は、前述のアナログスイッチＡＳ，ＡＲと同様な動作を行ない、切替え信号ＬＲＯがハイレベルのときにオンとなり、ローレベルのときにオフとなる。これに対して、前記アナログスイッチＢ１，Ｂ２は、前記切替え信号ＬＲＯがインバータＩＮＶｃｔｌで反転されて与えられるので、前述のアナログスイッチＢＳ，ＢＲと同様な動作を行ない、切替え信号ＬＲＯがローレベルのときにオンとなり、ハイレベルのときにオフとなる。
【０１００】
この動作制御回路５４では、図４で示す動作制御回路１４の出力信号Ｓ１に代えて、反転論理和回路ＮＯＲ１の一方の入力には、出力信号Ｓ２またはＳｎ−１が入力されるようになっており、反転論理和回路ＮＯＲ２の一方の入力には、出力信号ＳｎまたはＳ１が入力されるようになっている。
【０１０１】
そして、前記切替え信号ＬＲＯがハイレベルのときには、前記出力信号Ｓ２が前記アナログスイッチＡ１を介して前記反転論理和回路ＮＯＲ１の一方の入力に入力され、前記出力信号Ｓｎが前記アナログスイッチＡ２を介して前記反転論理和回路ＮＯＲ２の一方の入力に入力される。反転論理和回路ＮＯＲ１，ＮＯＲ２の他方の入力には、前述のように他方の反転論理和回路ＮＯＲ２，ＮＯＲ１の出力がそれぞれ入力されている。
【０１０２】
したがって、反転論理和回路ＮＯＲ２の出力である前記イネーブル信号ＥＮＢは、前述のように出力信号Ｓ２が出力された時点で、反転論理和回路ＮＯＲ１の出力、すなわち反転論理和回路ＮＯＲ２の他方の入力がローレベルとなり、また出力信号Ｓｎはローレベルであるので、非アクティブのハイレベルになる。その後、前記出力信号Ｓ２がローレベルとなっても、該反転論理和回路ＮＯＲ２のハイレベルの出力によって反転論理和回路ＮＯＲ１の出力はローレベル、該反転論理和回路ＮＯＲ２の出力、すなわち前記イネーブル信号ＥＮＢはハイレベルで保持される。
【０１０３】
その後、出力信号Ｓｎが出力されると、反転論理和回路ＮＯＲ２の出力である前記イネーブル信号ＥＮＢはアクティブのローレベルとなり、これによって反転論理和回路ＮＯＲ１の２つの入力が共にローレベルとなることで反転論理和回路ＮＯＲ１の出力はハイレベルとなる。さらにその後、出力信号Ｓｎがローレベルになっても、反転論理和回路ＮＯＲ１のハイレベルの出力によって、反転論理和回路ＮＯＲ２の出力、すなわち前記イネーブル信号ＥＮＢは、再び前記出力信号Ｓ２が出力されるまでローレベルで保持される。
【０１０４】
これに対して、前記切替え信号ＬＲＯがローレベルのときには、前記出力信号Ｓｎ−１が前記アナログスイッチＢ１を介して前記反転論理和回路ＮＯＲ１の一方の入力に入力され、前記出力信号Ｓ１が前記アナログスイッチＢ２を介して前記反転論理和回路ＮＯＲ２の一方の入力に入力される。
【０１０５】
したがって、反転論理和回路ＮＯＲ２の出力である前記イネーブル信号ＥＮＢは、前述のように出力信号Ｓｎ−１が出力された時点で、反転論理和回路ＮＯＲ１の出力、すなわち反転論理和回路ＮＯＲ２の他方の入力がローレベルとなり、また出力信号Ｓ１はローレベルであるので、非アクティブのハイレベルになる。その後、前記出力信号Ｓｎ−１がローレベルとなっても、反転論理和回路ＮＯＲ２のハイレベルの出力によって反転論理和回路ＮＯＲ１の出力はローレベル、該反転論理和回路ＮＯＲ２の出力、すなわち前記イネーブル信号ＥＮＢはハイレベルで保持される。
【０１０６】
その後、出力信号Ｓ１が出力されると、反転論理和回路ＮＯＲ２の出力である前記イネーブル信号ＥＮＢはアクティブのローレベルとなり、これによって反転論理和回路ＮＯＲ１の２つの入力が共にローレベルとなることで該反転論理和回路ＮＯＲ１の出力はハイレベルとなる。さらにその後、出力信号Ｓ１がローレベルになっても、反転論理和回路ＮＯＲ１のハイレベルの出力によって、反転論理和回路ＮＯＲ２の出力、すなわち前記イネーブル信号ＥＮＢは、再び前記出力信号Ｓｎ−１が出力されるまでローレベルで保持される。
【０１０７】
このようにして、双方向のシフト動作に対しても、レベルシフタ１３の動作制御を行うことができる。近年では、ビデオカメラやデジタルカメラのモニターパネルに代表されるように、画像表示部の向きに応じて表示画像の上下や左右を反転させた鏡像を表示することができる装置が実用化されており、このように表示画像を反転可能な表示装置のシフトレジスタとして、データのシフト方向が切替え可能な前記双方向シフトレジスタ５１を使用することで、シフト方向を切替えるだけで前記鏡像の表示が可能となるので、映像信号を記憶する手段を省略することができる。
【０１０８】
この場合、前記図６で示す画像表示装置２１においては、映像信号ＤＡＴを生成する制御回路２３からシフトレジスタ２６ａに、前記切替え信号ＬＲがさらに入力され、これによって左右の反転画像の表示が可能となる。また、前記制御回路２３からシフトレジスタ２５ａに、同様の切替え信号ＵＤをさらに入力することで、上下の反転画像の表示が可能となる。
【０１０９】
本発明の実施のさらに他の形態について、図１９〜図２１に基づいて説明すれば、以下のとおりである。
【０１１０】
図１９は、本発明の実施のさらに他の形態のシフトレジスタ６１の電気的構成を示すブロック図である。このシフトレジスタ６１は、前述のシフトレジスタ５１に類似し、対応する部分には同一の参照符号または同一の参照符号に添字ａを付して、その説明を省略する。注目すべきは、このシフトレジスタ６１では、シフトレジスタ部６２において、スタートパルスＳＰＯが入力される初段のフリップフロップ回路が、３段目、すなわち前記ｓ＝３となるＨ３ａ，Ｈｎ−２ａであるとともに、各フリップフロップ回路、たとえばＨ５ａが、出力信号Ｓ５を出力すると、前記シフトレジスタ５１では前段のフリップフロップ回路Ｈ４ａをリセットしていたのに対して、このシフトレジスタ６１では、前々段のフリップフロップ回路Ｈ３ａをリセットすることである。
【０１１１】
したがって、前記動作制御回路５４は、同様に構成され、同様の動作を行うけれども、前記図１８において、前記アナログスイッチＡ１，Ｂ１に入力される出力信号が、Ｓ２，Ｓｎ−１から、Ｓ３，Ｓｎ−２に変更される。
【０１１２】
図２０は、前記シフトレジスタ部６２の一構成例を詳細に示すブロック図である。図１５の構成に対応する部分には、前記同一の参照符号または同一の参照符号に添字ａを付して示す。このシフトレジスタ部６２では、フリップフロップＦ１，Ｆｎに関する構成は前記シフトレジスタ部５２と同様であるけれども、残余のフリップフロップＦ２〜Ｆｎ−１に関する構成が、前記シフトレジスタ部５２とは異なる。
【０１１３】
すなわち、フリップフロップＦ２は、フリップフロップＦ１と同様に構成され、前記フリップフロップＦ２のセット端子Ｓに対して、アナログスイッチＡＳ２は前記切替え信号ＬＲＯがハイレベルであるときにオンして前記セット端子Ｓを接地し、ローレベルであるときにはオフし、これに対してアナログスイッチＢＳ２は前記切替え信号ＬＲＯがハイレベルであるときにオフし、ローレベルであるときにはオンして前記セット端子Ｓを次段のフリップフロップＦ３の出力端子Ｑに接続する。
【０１１４】
また、このフリップフロップＦ２のリセット端子Ｒに対して、アナログスイッチＡＲ２は前記切替え信号ＬＲＯがハイレベルであるときにオンして前記リセット端子Ｒにハイレベルの駆動電圧Ｖｃｃを与え、ローレベルであるときにはオフし、これに対してアナログスイッチＢＲ２は前記切替え信号ＬＲＯがハイレベルであるときにオフし、ローレベルであるときにはオンして前記リセット端子Ｒに前段のフリップフロップＦ１の出力を与え、リセットする。
【０１１５】
次段のフリップフロップＦ３のセット端子Ｓに対しては、アナログスイッチＡＳ３は前記切替え信号ＬＲＯがハイレベルであるときにオンして前記セット端子Ｓに前記スタートパルスＳＰＯを与え、ローレベルであるときにはオフし、これに対してアナログスイッチＢＳ３は前記切替え信号ＬＲＯがハイレベルであるときにオフし、ローレベルであるときにはオンして前記セット端子Ｓを次段のフリップフロップＦ４の出力端子Ｑに接続する。
【０１１６】
また、このフリップフロップＦ３のリセット端子Ｒに対して、アナログスイッチＡＲ３は前記切替え信号ＬＲＯがハイレベルであるときにオンして前記リセット端子Ｒに次々段のフリップフロップＦ５の出力端子Ｑからの出力を与え、ローレベルであるときにはオフし、これに対してアナログスイッチＢＲ３は前記切替え信号ＬＲＯがハイレベルであるときにオフし、ローレベルであるときにはオンして前記リセット端子Ｒに前々段のフリップフロップＦ１の出力端子Ｑからの出力を与え、リセットする。
【０１１７】
後続のフリップフロップＦ４〜Ｆｎ−３のセット端子Ｓに対しては、アナログスイッチＡＳ４〜ＡＳｎ−３は前記切替え信号ＬＲＯがハイレベルであるときにオンして前記セット端子Ｓに前段のフリップフロップＦ３〜Ｆｎ−４の出力を与え、ローレベルであるときにはオフし、これに対してアナログスイッチＢＳ４〜ＢＳｎ−３は前記切替え信号ＬＲＯがハイレベルであるときにオフし、ローレベルであるときにはオンして前記セット端子Ｓに次段のフリップフロップＦ５〜Ｆｎ−２の出力を与える。
【０１１８】
また、このフリップフロップＦ４〜Ｆｎ−３のリセット端子Ｒに対して、アナログスイッチＡＲ４〜ＡＲｎ−３は前記切替え信号ＬＲＯがハイレベルであるときにオンして前記リセット端子Ｒに次々段のフリップフロップＦ６〜Ｆｎ−１の出力を与え、ローレベルであるときにはオフし、これに対してアナログスイッチＢＲ４〜ＢＲｎ−３は前記切替え信号ＬＲＯがハイレベルであるときにオフし、ローレベルであるときにはオンして前記リセット端子Ｒに前々段のフリップフロップＦ２〜Ｆｎ−５の出力端子Ｑからの出力を与える。
【０１１９】
さらに次段のフリップフロップＦｎ−２のセット端子Ｓに対しては、アナログスイッチＡＳｎ−２は前記切替え信号ＬＲＯがハイレベルであるときにオンして前記セット端子Ｓに前段のフリップフロップＦｎ−３の出力を与え、ローレベルであるときにはオフし、これに対してアナログスイッチＢＳｎ−２は前記切替え信号ＬＲＯがハイレベルであるときにオフし、ローレベルであるときにはオンして前記セット端子Ｓに前記スタートパルスＳＰＯを与える。
【０１２０】
また、このフリップフロップＦｎ−２のリセット端子Ｒに対して、アナログスイッチＡＲｎ−２は前記切替え信号ＬＲＯがハイレベルであるときにオンして前記リセット端子Ｒに次々段のフリップフロップＦｎの出力を与え、ローレベルであるときにはオフし、これに対してアナログスイッチＢＲｎ−２は前記切替え信号ＬＲＯがハイレベルであるときにオフし、ローレベルであるときにはオンして前記リセット端子Ｒに前々段のフリップフロップＦｎ−４の出力を与える。
【０１２１】
さらにまた、次段のフリップフロップＦｎ−１は、最終段のフリップフロップＦｎと同様に構成され、セット端子Ｓに対しては、アナログスイッチＡＳｎ−１は前記切替え信号ＬＲＯがハイレベルであるときにオンして前記セット端子Ｓに前段のフリップフロップＦｎ−２の出力を与え、ローレベルであるときにはオフし、これに対してアナログスイッチＢＳｎ−１は前記切替え信号ＬＲＯがハイレベルであるときにオフし、ローレベルであるときにはオンして前記セット端子Ｓを接地する。
【０１２２】
また、このフリップフロップＦｎ−１のリセット端子Ｒに対して、アナログスイッチＡＲｎ−１は前記切替え信号ＬＲＯがハイレベルであるときにオンして次段のフリップフロップＦｎの出力を与え、ローレベルであるときにはオフし、これに対してアナログスイッチＢＲｎ−１は前記切替え信号ＬＲＯがハイレベルであるときにオフし、ローレベルであるときにはオンして前記リセット端子Ｒにハイレベルの駆動電圧Ｖｃｃを与える。
【０１２３】
したがって、これらのアナログスイッチＡＳ１〜ＡＳｎ，ＡＲ１〜ＡＲｎと、アナログスイッチＢＳ１〜ＢＳｎ，ＢＲ１〜ＢＲｎとが、前記切替え信号ＬＲＯによって相反制御されることで、前述のようにフリップフロップＦ３が初段、フリップフロップＦｎが最終段となり、図２１で示すように、クロック信号ＣＫに同期して、スタートパルスＳＰＯが順次フリップフロップＦ３，Ｆ４，Ｆ５，…，Ｆｎとシフトされ、出力信号Ｓ３，Ｓ４，…，Ｓｎの順に出力されてゆく場合と、フリップフロップＦｎ−２が初段、フリップフロップＦ１が最終段となり、スタートパルスＳＰＯが順次フリップフロップＦｎ−２，Ｆｎ−３，Ｆｎ−４，…，Ｆ１とシフトされ、出力信号Ｓｎ−２，Ｓｎ−３，…，Ｓ１の順に出力されてゆく場合との双方向のシフト動作を実現することができる。
【０１２４】
また、前々段または後々段のフリップフロップの出力信号でリセットされるので、前記出力信号Ｓ３〜Ｓｎ−２のパルス幅は、クロック信号ＣＫの１周期分、したがって前記図１７に比べて、２倍とすることができる。このパルス幅は、前記２倍に限らず、前記画素ＰＩＸへの映像信号ＤＡＴの書込に要する時間に対応して、３倍以上に選ばれてもよい。
【０１２５】
一方、切替え信号ＬＲがハイレベルのときには、出力信号Ｓ１，Ｓ２は、フリップフロップＦ１，Ｆ２がリセットされた状態であるので、ローレベルのままであり、また出力信号Ｓｎ−１，Ｓｎは、フリップフロップＦｎ−１，Ｆｎが出力信号Ｓｎによってリセットされるので、出力パルス波形が他とは異なる。同様に、切替え信号ＬＲがローレベルのときには、出力信号Ｓｎ，Ｓｎ−１はローレベルのままであり、出力信号Ｓ２、Ｓ１はパルス波形が他とは異なる。
【０１２６】
本発明の実施の他の形態について、図２２に基づいて説明すれば、以下のとおりである。
【０１２７】
図２２は、本発明の実施の他の形態のシフトレジスタ７１の電気的構成を示すブロック図である。このシフトレジスタ７１は、前述のシフトレジスタ３１，５１に類似し、対応する部分には同一の参照符号を付して、その説明を省略する。注目すべきは、このシフトレジスタ７１では、前記イネーブル信号ＥＮＢに応答して、動作制御回路５４が前記レベルシフタ１３を不能動化するときには、前記レベルシフト部１３ａの前記入力スイッチング素子の入力に、該入力スイッチング素子が遮断するレベルの信号を与える入力制御回路３２を備えていることである。
【０１２８】
これによって、電流駆動型のレベルシフタ１３の不能動化を実現することができるとともに、不能動化時における入力スイッチング素子であるＮＭＯＳトランジスタＮ２の電流を削減することができる。
【０１２９】
本発明の実施のさらに他の形態について、図２３に基づいて説明すれば、以下のとおりである。
【０１３０】
図２３は、本発明の実施のさらに他の形態のシフトレジスタ８１の電気的構成を示すブロック図である。このシフトレジスタ８１は、前述のシフトレジスタ４１，５１に類似している。したがって、このシフトレジスタ８１では、前記入力制御回路３２を備えるとともに、前記イネーブル信号ＥＮＢに応答して、動作制御回路５４が前記レベルシフタ１３を不能動化するときには、前記レベルシフト部１３ａの出力電圧を予め定める値に保持する出力安定回路４２を備えている。
【０１３１】
これによって、レベルシフタ１３が動作を停止している間、該レベルシフタ１３の出力電圧を予め定める値に保持し、フリップフロップＦ２，Ｆｎ−１の誤動作を防止することができ、より安定したシフトレジスタを実現することができる。
【０１３２】
なお、前記シフトレジスタ７１，８１において、シフトレジスタ部５２に代えて、前記シフトレジスタ６１のシフトレジスタ部６２や、ｓ＝４以上の他のシフトレジスタ部が用いられてもよいことは、言うまでもない。
【０１３３】
また、前述の説明では、シフトレジスタ１１，３１，４１，５１，６１，７１，８１の適用例として、画像表示装置２１を例にしているけれども、該シフトレジスタ１１，３１，４１，５１，６１，７１，８１の駆動電圧Ｖｃｃよりも低い振幅の入力信号が与えられる用途であれば、広く適用することができる。しかしながら、画像表示装置２１では、解像度の向上と表示面積の拡大とが強く求められているので、該シフトレジスタ１１，３１，４１，５１，６１，７１，８１の段数が多く、かつレベルシフタ１３の駆動能力を充分に確保できないことが多いので、特に効果的である。
【０１３４】
【発明の効果】
本発明のシフトレジスタは、以上のように、駆動電圧よりも振幅が低い入力信号をレベルシフタによって昇圧した後、シフト動作を行うフリップフロップに入力するようにしたシフトレジスタにおいて、前記レベルシフタを、ｘ段目のフリップフロップが前記入力信号を転送すると不能動化し、ｙ段目（ｘ＜ｙ）のフリップフロップが前記入力信号を転送すると能動化する動作制御手段を設ける。
【０１３５】
それゆえ、省電力化のために入力信号を小振幅としても、正常に動作することができるとともに、前記ｘ段目からｙ段目まで転送している期間におけるレベルシフタでの消費電力を削減することができる。
【０１３６】
また、本発明のシフトレジスタは、以上のように、前記ｘ段目を初段とし、前記ｙ段目を最終段とする。
【０１３７】
それゆえ、ｙ−ｘ、すなわちレベルシフタを不能動化している期間が最大値となり、消費電力を最も削減することができる。
【０１３８】
さらにまた、本発明のシフトレジスタは、以上のように、双方向シフトレジスタであって、駆動電圧よりも振幅が低い入力信号をレベルシフタによって昇圧した後、シフト動作を行うフリップフロップに入力するようにしたシフトレジスタにおいて、前記入力信号は任意のｓ段目のフリップフロップに与えられるようにし、前記レベルシフタを、ｘ段目（但し、ｓ≦ｘ）のフリップフロップが前記入力信号を転送すると不能動化し、ｙ段目（但し、ｘ＜ｙ）のフリップフロップが前記入力信号を転送すると能動化する動作制御手段を設ける。
【０１３９】
それゆえ、省電力化のために入力信号を小振幅としても、正常に動作することができるとともに、前記ｘ段目からｙ段目まで転送している期間におけるレベルシフタでの消費電力を削減することができる。
【０１４０】
また、本発明のシフトレジスタは、以上のように、前記ｘ段目をｓ段目とし、前期ｙ段目を最終段とする。
【０１４１】
それゆえ、ｙ−ｘ、すなわちレベルシフタを不能動化している期間が最大値となり、消費電力を最も削減することができる。
【０１４２】
さらにまた、本発明のシフトレジスタは、以上のように、前記レベルシフタを、動作中、前記入力信号が与えられる入力スイッチング素子が常時導通する電流駆動型のレベルシフタとする。
【０１４３】
それゆえ、入力信号の振幅が前記入力スイッチング素子の閾値電圧より低い場合であっても、電圧駆動型のレベルシフタに比べて、何ら支障なく入力信号を昇圧することができるとともに、前記電圧駆動型のレベルシフタよりも大きい消費電力を低減することができる。
【０１４４】
また、本発明のシフトレジスタは、以上のように、レベルシフタを不能動化するときに、前記入力スイッチング素子の入力に、該入力スイッチング素子が遮断するレベルの信号を与える入力制御手段をさらに備える。
【０１４５】
それゆえ、電流駆動型のレベルシフタの不能動化を実現することができるとともに、不能動化時における入力スイッチング素子の貫通電流を削減し、より低消費電力なシフトレジスタを実現することができる。
【０１４６】
さらにまた、本発明のシフトレジスタは、以上のように、レベルシフタを不能動化するときに、出力電圧を予め定める値に保持する出力安定部をさらに備える。
【０１４７】
それゆえ、不定な出力電圧に起因するフリップフロップの誤動作を防止することができ、より安定したシフトレジスタを実現することができる。
【０１４８】
また、本発明の表示装置は、以上のように、いわゆるドライバモノリッシックのマトリクス表示装置において、一体形成される走査信号線駆動回路およびデータ信号線駆動回路の少なくとも一方に、上記のシフトレジスタを搭載する。
【０１４９】
それゆえ、消費電力の少ない前記ドライバモノリッシックの表示パネルを実現することができる。
【図面の簡単な説明】
【図１】
本発明の実施の一形態のシフトレジスタの電気的構成を示すブロック図である。
【図２】
図１で示すシフトレジスタにおけるシフトレジスタ部の一構成例を詳細に示すブロック図である。
【図３】
前記シフトレジスタの動作を説明するための波形図である。
【図４】
図１で示すシフトレジスタにおける動作制御回路の一構成例を示すブロック図である。
【図５】
本発明の電流駆動型のレベルシフタの一構成例を示すブロック図である。
【図６】
本発明のシフトレジスタが適用される画像表示装置の一例のブロック図である。
【図７】
図６で示す画像表示装置における画素の等価回路図である。
【図８】
本発明の実施の他の形態のシフトレジスタの電気的構成を示すブロック図である。
【図９】
図８で示すシフトレジスタにおける入力制御回路とレベルシフト部との一構成例を示すブロック図である。
【図１０】
本発明の実施のさらに他の形態のシフトレジスタの電気的構成を示すブロック図である。
【図１１】
図１０で示すシフトレジスタにおける出力安定回路と入力制御回路およびレベルシフト部との一構成例を示すブロック図である。
【図１２】
典型的な従来技術のシフトレジスタのブロック図である。
【図１３】
図１２で示すシフトレジスタにおけるレベルシフタの一構成例を示すブロック図である。
【図１４】
本発明の実施の他の形態のシフトレジスタの電気的構成を示すブロック図である。
【図１５】
図１４で示すシフトレジスタにおいて、シフトレジスタ部を詳細に示すブロック図である。
【図１６】
図１５で示すシフトレジスタ部におけるアナログスイッチの一構成例を示すブロック図である。
【図１７】
図１４で示すシフトレジスタの動作を説明するための波形図である。
【図１８】
図１４で示すシフトレジスタにおける動作制御回路の一構成例を示すブロック図である。
【図１９】
本発明の実施のさらに他の形態のシフトレジスタの電気的構成を示すブロック図である。
【図２０】
図１９で示すシフトレジスタにおけるシフトレジスタ部の一構成例を詳細に示すブロック図である。
【図２１】
図１９で示すシフトレジスタの動作を説明するための波形図である。
【図２２】
本発明の実施のさらに他の形態のシフトレジスタの電気的構成を示すブロック図である。
【図２３】
本発明の実施の他の形態のシフトレジスタの電気的構成を示すブロック図である。
【符号の説明】
１１，３１，４１，５１，６１，７１，８１　　シフトレジスタ
１２，５２，６２　　シフトレジスタ部
１３，５３　　レベルシフタ
１３ａ　レベルシフト部
１４，５４　　動作制御回路
２１　　画像表示装置
２２　　表示パネル
２３　　制御回路
２４　　表示部
２５　　走査信号線駆動回路
２６　　データ信号線駆動回路
２５ａ，２６ａ　　シフトレジスタ
２６ｂ　サンプリング回路
３２　　入力制御回路
４２　　出力安定回路
Ａ１，Ａ２；Ｂ１，Ｂ２　　アナログスイッチ
ＡＳ１〜ＡＳｎ，ＢＳ１〜ＢＳｎ　　アナログスイッチ
ＡＲ１〜ＡＲｎ，ＢＲ１〜ＢＲｎ　　アナログスイッチ
ＣＬ　　液晶容量
Ｃｐ　　画素容量
Ｃｓ　　補助容量
ＤＬ１〜ＤＬｋ　　データ信号線
Ｆ１〜Ｆｎ　　フリップフロップ
ＧＬ１〜ＧＬｍ　　走査信号線
Ｈ１，Ｈ２，…，Ｈｎ−１，Ｈｎ　　フリップフロップ回路
Ｈ２ａ〜Ｈｎ−１ａ　　フリップフロップ回路
ＩＮＶ　　インバータ
ＩＮＶ１，ＩＮＶ２　　インバータ
ＩＮＶｃｔｌ　　インバータ
ＩＮＶｌｒ　　インバータ
ＩＮＶｓｗ　　インバータ
Ｎ１〜Ｎ４　　ＮＭＯＳトランジスタ
Ｎｓｗ　　ＮＭＯＳトランジスタ
ＮＯＲ１，ＮＯＲ２　　反転論理和回路
Ｐ１，Ｐ２　　ＰＭＯＳトランジスタ
Ｐｓｗ　　ＰＭＯＳトランジスタ
ＰＩＸ　画素
ＳＷ　　電界効果トランジスタ
【図１】
2004005904.tif 000003
【図２】
2004005904.tif 000004
【図３】
2004005904.tif 000005
【図４】
2004005904.tif 000006
【図５】
2004005904.tif 000007
【図６】
2004005904.tif 000008
【図７】
2004005904.tif 000009
【図８】
2004005904.tif 000010
【図９】
2004005904.tif 000011
【図１０】
2004005904.tif 000012
【図１１】
2004005904.tif 000013
【図１２】
2004005904.tif 000014
【図１３】
2004005904.tif 000015
【図１４】
2004005904.tif 000016
【図１５】
2004005904.tif 000017
【図１６】
2004005904.tif 000018
【図１７】
2004005904.tif 000019
【図１８】
2004005904.tif 000020
【図１９】
2004005904.tif 000021
【図２０】
2004005904.tif 000022
【図２１】
2004005904.tif 000023
【図２２】
2004005904.tif 000024
【図２３】
2004005904.tif 000025