(57)【要約】【課題】半導体の所望の領域を均質性良く結晶化する。【解決手段】ガラス基板１上に下地ＳｉＯ２膜２を介してａ−Ｓｉ膜３を成膜し、このａ−Ｓｉ膜３を対向する２本のスリット４を有するアイランド状に加工する。そのスリット４に、分離絶縁膜７と保温膜８とを積層した分離層６を形成した後、ａ−Ｓｉ膜３に対して、分離層６の一端側から他端側へ向かう方向にＣＷレーザをスキャン照射する。分離層６に挟まれた領域（チャネル形成領域５）では、分離層６の温度上昇によりその冷却速度が遅くなり、大きな結晶粒が形成されるようになる。さらに、分離層６に挟まれた領域への粒界の進入はその分離層６によってブロックされるため、この領域を均質性良く結晶化することができる。【選択図】        図１
2004241486.tif 000002
【特許請求の範囲】
【請求項１】
半導体を結晶化する半導体結晶化方法において、
半導体を成膜し、
前記半導体の一部の領域を挟むように対向する分離層を形成し、
前記半導体に対して前記分離層の一端側から他端側へ向かう方向にレーザをスキャン照射することを特徴とする半導体結晶化方法。
【請求項２】
前記半導体の前記一部の領域を挟むように対向する前記分離層を形成する際には、
対向する前記分離層の間隔が前記一端側で狭くなるように前記分離層を形成することを特徴とする請求項１記載の半導体結晶化方法。
【請求項３】
前記半導体の前記一部の領域を挟むように対向する前記分離層を形成する際には、
前記半導体に前記一部の領域を挟むように対向するスリットを形成し、
前記半導体および前記スリット上に分離絶縁膜を形成し、
前記分離絶縁膜上に保温膜を形成し、
前記分離絶縁膜および前記保温膜を前記スリットの領域にのみ残して除去することによって、前記分離層を形成することを特徴とする請求項１記載の半導体結晶化方法。
【請求項４】
前記半導体の前記一部の領域を挟むように対向する前記分離層を形成する際には、
前記分離層を形成すべき領域の前記半導体を変質させることによって、前記分離層を形成することを特徴とする請求項１記載の半導体結晶化方法。
【請求項５】
結晶化されたチャネルを有する薄膜トランジスタの製造方法において、
絶縁基板上に半導体を成膜する工程と、
前記半導体の薄膜トランジスタのチャネルとなる領域を挟むように対向する分離層を形成する工程と、
前記半導体に対して前記分離層の一端側から他端側へ向かう方向にレーザをスキャン照射し前記薄膜トランジスタのチャネルとなる領域を結晶化する工程と、
を有することを特徴とする薄膜トランジスタの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体結晶化方法に関し、特に液晶表示装置などに用いられる薄膜トランジスタ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ，ＴＦＴ）やＴＦＴの動作層などに用いられる半導体を結晶化するための半導体結晶化方法に関する。
【０００２】
【従来の技術】
ＴＦＴの動作層には、近年、高移動度が得られ周辺回路の同時形成が可能なポリシリコン（ｐ−Ｓｉ）の利用が実用化され始めている。ｐ−Ｓｉ膜を用いたＴＦＴは、通常はガラス基板上に下地絶縁膜を介して成膜したアモルファスシリコン（ａ−Ｓｉ）膜に、紫外波長・短パルスのエキシマレーザを照射し、ａ−Ｓｉ膜を溶融結晶化させてｐ−Ｓｉ膜を形成することによって得られる。
【０００３】
図２２は従来の半導体結晶化方法の説明図、図２３は従来の半導体結晶化方法により得られる結晶化後の半導体の走査型電子顕微鏡写真の一例である。半導体の結晶化は、ここでは図２２に示すように、３００ｍｍ×３００ｍｍのガラス基板上にＳｉＯ２膜などの下地絶縁膜を介して全面に成膜したａ−Ｓｉ膜１００に対し、波長３０８ｎｍでパルス持続時間４０ナノ秒（ｎｓ）のＸｅＣｌエキシマレーザを、ビームサイズ１００ｍｍ×１ｍｍ、５０μｍステップでスキャン照射することによって行なっている。この方法の場合、核はａ−Ｓｉ膜１００中でランダムに発生し易く、上記のレーザ照射条件では、図２３に示すように、核から等方的に成長した結晶粒が粒径１μｍ弱程度の略多角形状を呈するようになる。
【０００４】
このようなエキシマレーザ結晶化によって得られるｐ−Ｓｉ膜を用いてＴＦＴを形成した場合には、そのチャネルに多数の結晶粒が存在してしまう。一般に、チャネル内に存在する結晶粒の粒径が大きく、チャネル内に粒界が少ない場合には、チャネルを移動する電子の移動度は比較的大きくなる。これに対し、チャネル内に存在する結晶粒の粒径が小さく、チャネル内に粒界が多数存在する場合には、逆に電子の移動度は小さくなってしまう。そのため、エキシマレーザ結晶化では、形成されるＴＦＴの特性にばらつきが生じてしまう場合がある。さらに、粒界には欠陥が多く、チャネル内に粒界が存在することで、ＴＦＴ特性は抑えられてしまう。
【０００５】
最近では、ａ−Ｓｉ膜に対してＣＷ（Ｃｏｎｔｉｎｕｏｕｓ  Ｗａｖｅ）レーザを照射することにより、ガラス基板上に大粒径の結晶粒からなるｐ−Ｓｉ膜を得ようとする試みもなされている（非特許文献１参照）。ＣＷレーザを用いたｐ−Ｓｉ膜の形成では、ａ−Ｓｉ膜に対して常時一定のレーザスキャン照射が行われることでスキャン方向と同方向に結晶成長が起こり、結晶成長距離が長く、大きな単結晶域を得ることができる。そのため、ａ−Ｓｉ膜に対してＴＦＴのチャネルの電子走行方向となる方向にＣＷレーザをスキャン照射すれば、電子走行方向に略平行に成長した大きな結晶粒をより多く形成することができる。さらに、チャネルを電子走行方向に対して垂直方向に横切るような粒界が形成されにくいため、電子移動度を向上させることが可能になる。
【０００６】
【非特許文献１】
佐々木伸夫、外６名，「ＣＷラテラル結晶化（ＣＬＣ）技術による移動度５００ｃｍ２／Ｖｓを超える新低温ポリＳｉＴＦＴ技術」，電子情報通信学会論文誌，電子情報通信学会，２００２年８月，Ｖｏｌ．Ｊ８５−Ｃ，Ｎｏ．８，ｐ．６０１−６０８
【０００７】
【発明が解決しようとする課題】
しかし、ＣＷレーザを用いたｐ−Ｓｉ膜の形成においては、チャネルの電子走行方向に成長した結晶粒を多く形成することはできるが、結晶化にあたってａ−Ｓｉ膜のいずれの領域に単結晶域が形成されるかを予測することは難しく、ａ−Ｓｉ膜の所望の領域に選択的に単結晶域を形成することは困難である。そのため、ＴＦＴのチャネルを形成する領域に単結晶が形成されるとは限らず、ＴＦＴのチャネル内に電子走行方向に略平行な粒界が存在してしまう場合もあり得る。このように、ＴＦＴの電子移動度の更なる向上には未だ解決すべき課題が残されている。特に、液晶表示装置において、複数のＴＦＴを有する画素領域およびその周辺回路がガラス基板上に形成されるいわゆるシステム・オン・パネルを実現するためには、ＴＦＴのチャネルとなる領域を均質性良く確実に単結晶化してＴＦＴを形成することのできる結晶化方法の確立が望まれる。
【０００８】
本発明はこのような点に鑑みてなされたものであり、半導体の所望の領域を単結晶化することのできる半導体結晶化方法およびＴＦＴの製造方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明では上記課題を解決するために、図１に示す構成から実現可能な半導体結晶化方法が提供される。本発明の半導体結晶化方法は、半導体を成膜し、前記半導体の一部の領域を挟むように対向する分離層を形成し、前記半導体に対して前記分離層の一端側から他端側へ向かう方向にレーザをスキャン照射することを特徴とする。
【００１０】
このような半導体結晶化方法では、図１に示すように、例えば絶縁性のガラス基板１上に半導体としてａ−Ｓｉ膜３を成膜し、このａ−Ｓｉ膜３の所望の領域（一部の領域、例えばＴＦＴ形成におけるチャネル形成領域５）を挟むように対向する分離層６を形成し、ａ−Ｓｉ膜３に対して分離層６の一端側から他端側へ向かう方向にレーザをスキャン照射する。ａ−Ｓｉ膜３の縁部やその近傍では、レーザスキャン照射後の周囲への熱拡散のためその冷却速度が速く、微結晶が形成され易い。これに対し、分離層６に挟まれた領域では、レーザスキャン照射によって分離層６も温度上昇することでその冷却速度が遅くなり、大きな結晶粒が形成されるようになる。さらに、ａ−Ｓｉ膜３の縁部やその近傍から分離層６に挟まれた領域に向かって成長する結晶粒の粒界は、分離層６によってその領域内への進入がブロックされる。分離層６の間隔が十分に狭ければ、この分離層６に挟まれた領域は単結晶になる。
【００１１】
【発明の実施の形態】
以下、本発明の半導体結晶化方法をＴＦＴ形成に適用した場合を例に、図面を参照して詳細に説明する。
【００１２】
まず、第１の実施の形態について説明する。
図１は半導体結晶化方法の原理説明図、図２は結晶化する半導体の平面模式図である。ただし、図１は、図２のＡ−Ａ断面の位置に対応する断面模式図である。
【００１３】
第１の実施の形態の半導体結晶化では、まず、図１および図２に示すように、ガラス基板１上に下地ＳｉＯ２膜２を介して形成された半導体であるａ−Ｓｉ膜３をアイランド状に加工するとともに、そのアイランド内に２本のスリット４を対向して形成する。これらのスリット４は、ａ−Ｓｉ膜３の一部の領域、例えばａ−Ｓｉ膜３の結晶化によりＴＦＴのチャネルとして形成される領域（チャネル形成領域）５を挟むようにして形成される。さらに、これらのスリット４は、図２に示すように、後述するようにスリット４の一端側から他端側へ向かう方向にａ−Ｓｉ膜３に対して行なわれるＣＷレーザのスキャン照射の際にＣＷレーザが先に到達する一端側に間隔が狭くなった部分が設けられて、対称に形成される。
【００１４】
次いで、加工後に空間になっているスリット４の領域に分離層６を形成する。この分離層６は、図１に示したように、ＳｉＯ２からなる分離絶縁膜７とｐ−Ｓｉからなる保温膜８とがスリット４の領域に積層された構造となるよう形成される。
【００１５】
分離層６の形成後は、ａ−Ｓｉ膜３に対してＣＷレーザを一定のエネルギおよびスキャン速度で分離層６の一端側から他端側へ向かう方向（図２の矢印方向）にスキャン照射することにより、ａ−Ｓｉ膜３をアイランドの一方の縁部側から他方の縁部側に向かって結晶化していく。
【００１６】
図３はレーザスキャン照射後の半導体の状態を示す平面模式図である。ａ−Ｓｉ膜３に対してＣＷレーザを分離層６の一端側から他端側へ向かう方向にスキャン照射すると、レーザ加熱によってａ−Ｓｉ膜３は溶融し、結晶化される。この結晶化の際には、アイランドの縁部やその近傍は、アイランド周辺への熱拡散のためその冷却速度が速く、微結晶９が形成され易い。一方、分離層６に挟まれたチャネル形成領域５では、ＣＷレーザの照射条件（エネルギやスキャン速度）を適当に選ぶことにより、その冷却速度を十分に遅くすることができる。これは、レーザ加熱による分離層６の温度上昇によって、チャネル形成領域５、特にそのエッジ部での急速な温度低下が抑えられるためであり、その結果、チャネル形成領域５での微結晶の形成が抑制されるようになる。スリット４に分離層６を形成せずに空間としておきａ−Ｓｉ膜３に対してＣＷレーザをスキャン照射すると、チャネル形成領域５の冷却が速く、チャネル形成領域５のエッジ部で核発生が起こり易く、チャネル形成領域５に微結晶や粒界が形成される場合がある。上記のように、スリット４に分離層６を形成することにより、ＣＷレーザのスキャン照射で分離層６が加熱され、チャネル形成領域５の冷却が遅くなり、そのエッジ部での核発生が抑制されるようになる。
【００１７】
さらに、分離層６は、その一端側で分離層６の間隔が狭くなっているため、ここでアイランドの一方の縁部側から他方の縁部側に向かってチャネル形成領域５内を成長していく結晶粒が選択されるようになる。それにより、チャネル形成領域５内に多数の結晶粒が成長するのを回避することができ、チャネル形成領域５内の粒界の数を減少させることができるようになる。また、チャネル形成領域５を横切ろうとする粒界１０は、分離層６によってチャネル形成領域５内への進入がブロックされ、チャネル形成領域５には分離層６と略平行に成長する結晶粒が形成されるようになる。
【００１８】
このような半導体結晶化によれば、数μｍの幅で数十μｍの長さの比較的大きな結晶粒を形成することができ、分離層６の間隔が十分に狭ければ、チャネル形成領域５を単結晶化することができる。
【００１９】
ａ−Ｓｉ膜３の結晶化後には、ＴＦＴのパターンがエッチングなどにより形成される。図４はＴＦＴパターンの一例である。ＴＦＴのチャネル幅およびチャネル長さは、通常はこの第１の実施の形態の半導体結晶化方法により得られる結晶粒の大きさに比べて小さく、形成するＴＦＴのチャネル幅およびチャネル長さに応じた間隔および長さで分離層６を形成すれば、チャネルを単結晶で構成することができる。上記の半導体結晶化方法を用いてチャネル形成領域５を単結晶化し、図４に示すように、このチャネル形成領域５がＴＦＴのチャネルとなるようにＴＦＴパターン１１を形成することにより、高移動度のＴＦＴを形成することができる。
【００２０】
なお、ＣＷレーザによる結晶化技術は、これまで主にＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）の分野で研究がなされてきたが、ガラス基板１では熱的に耐えないといわれてきた。確かに、ａ−Ｓｉ膜３がガラス基板１の全面に成膜されている状態でＣＷレーザを照射すると、ａ−Ｓｉ膜３の温度上昇とともにガラス基板１の温度も上昇し、クラックの発生やガラス基板１中の不純物のａ−Ｓｉ膜３への拡散などが観察される。しかし、上記のようにａ−Ｓｉ膜３をあらかじめアイランド状に加工しておくことにより、ガラス基板１の温度上昇は抑えられ、クラックの発生などを回避することができる。
【００２１】
次に、第１の実施の形態の半導体結晶化方法を用いたＴＦＴ形成を、図５から図９を参照して具体的に説明する。図５はスリット形成工程の断面模式図、図６はスリット形成工程の一部平面模式図、図７は分離絶縁膜および保温膜の形成工程の断面模式図、図８は露光工程の断面模式図、図９はエッチング工程の断面模式図である。ただし、図５から図９において、図１に示した要素と同一の要素については同一の符号を付し、その説明の詳細は省略する。
【００２２】
まず、図５に示すように、ガラス基板１上に、下地ＳｉＯ２膜２を膜厚約２００ｎｍで成膜した後、この下地ＳｉＯ２膜２上にａ−Ｓｉ膜３を膜厚約１００ｎｍで成膜する。続いて、ａ−Ｓｉ膜３にドライエッチングを施し、図５および図６に示すように、ａ−Ｓｉ膜３を、対向する２本のスリット４を有するアイランド状に加工する。アイランドは、例えば縦１００μｍ〜２００μｍ程度、横５０μｍ〜７０μｍ程度の大きさにａ−Ｓｉ膜３を加工して形成し、スリット４は、例えば幅１μｍ〜２μｍ程度となるように形成する。このスリット４は、図６に示したように、その一端側で間隔が狭くなるようにして対称に形成する。また、スリット４の間隔および長さは、形成するＴＦＴのチャネル幅およびチャネル長さに応じた間隔および長さとする。
【００２３】
スリット４の形成後は、図７に示すように、下地ＳｉＯ２膜２、ａ−Ｓｉ膜３およびスリット４上に、ＳｉＯ２を膜厚約５０ｎｍで成膜して分離絶縁膜７を形成する。さらに、この分離絶縁膜７上に、ａ−Ｓｉを膜厚約１００ｎｍで成膜し、公知のＮｉ添加ＳＰＣ法により温度５５０℃で熱処理してｐ−Ｓｉ化して保温膜８を形成する。
【００２４】
次いで、図８に示すように、保温膜８表面にネガレジスト１２を塗布し、アイランド状に加工されたａ−Ｓｉ膜３の部分が開口されているマスク１３を用い、ガラス基板１の背面側からｇ線（波長４３６ｎｍ）を露光する。通常、露光に用いられるｇ線は、ａ−Ｓｉとｐ−Ｓｉとで吸収係数が約１桁異なり、ａ−Ｓｉにはほとんど吸収されるが、ｐ−Ｓｉは透過する割合が高い。したがって、ガラス基板１の背面側からｇ線を露光した場合には、ａ−Ｓｉ膜３上方のネガレジスト１２は感光されず、スリット４上方のネガレジスト１２だけが感光され、現像後には、図９に示すようなレジストパターンが形成されるようになる。
【００２５】
レジストパターン形成後は、そのレジストパターンをマスクにしたドライエッチングにより保温膜８および分離絶縁膜７をエッチングする。レジストパターンの除去後、スリット４の領域には、上記図１に示したような分離絶縁膜７と保温膜８とが積層された分離層６が対向して形成される。
【００２６】
この状態でＣＷレーザ、例えばＮｄ：ＹＡＧレーザ（２ω，波長５３２ｎｍ）を、エネルギ６Ｗ、ビーム径４００μｍ×４０μｍ、スキャン速度２０ｃｍ／ｓで、ａ−Ｓｉ膜３に対して分離層６の一端側から他端側へ向かう方向にスキャン照射する。ここで、ＣＷレーザのスキャン照射は、ガラス基板１の背面側からでも、分離層６が形成されている表面側からでも、いずれも問題なくａ−Ｓｉ膜３を結晶化することができる。
【００２７】
ａ−Ｓｉ膜３の結晶化後はドライエッチングによりＴＦＴパターンを形成し、以降、公知の方法によりゲート絶縁膜およびゲート電極を形成し、不純物を導入して活性化した後、ソース・ドレイン電極を形成してＴＦＴとすればよい。
【００２８】
このようにしてＴＦＴを形成すれば、そのチャネルを形成すべき所望の領域を分離層６で挟んでその領域を単結晶化することが可能であるため、結晶粒径や粒界に起因するＴＦＴ特性のばらつきを抑えることができるようになる。また、良好なＴＦＴ特性が得られるため、駆動回路一体型の高品質な液晶表示装置も実現可能となる。
【００２９】
なお、分離層６が形成されるスリットの形状は、上記図６のように一端側の間隔を狭くしたもののほか、以下の図１０〜図１３に第１〜第４の変形例としてそれぞれ示すような形状とすることもできる。
【００３０】
図１０はスリット形状の第１の変形例を示す図である。この図１０に示す対向する２本のスリット４ａは対称関係にあり、スリット４ａの一端側、他端側の両端部で間隔が狭くなった形状になっている。このような形状のスリット４ａに分離層が形成され、ａ−Ｓｉ膜３に対して図１０の矢印方向にＣＷレーザがスキャン照射されると、スリット４ａの間隔が狭くなっている部分でチャネル形成領域５内を成長していく結晶粒が選択されるようになる。この図１０に示したスリット４ａのような形状とした場合には、ＣＷレーザのスキャン照射方向は、図１０の矢印方向と反対方向であってもよい。
【００３１】
図１１はスリット形状の第２の変形例を示す図である。この図１１に示す対向する２本のスリット４ｂは対称関係にあり、ＣＷレーザが先に到達する一端側の間隔が狭く、一端側から他端側に向かって緩やかに間隔が広がった形状になっている。このような形状のスリット４ｂに分離層が形成される。このスリット４ｂの場合も上記図１０のスリット４ａと同様、ａ−Ｓｉ膜３に対して図１１の矢印方向にＣＷレーザがスキャン照射されると、スリット４ｂの間隔が狭くなっている部分でチャネル形成領域５内を成長していく結晶粒が選択されるようになる。
【００３２】
図１２はスリット形状の第３の変形例を示す図である。この図１２に示す対向する２本のスリット４ｃ，４ｄは非対称関係にあり、直線形状のスリット４ｃと略Ｌ字形状のスリット４ｄとが並設されている。スリット４ｃ，４ｄは、スリット４ｃ，４ｄの間隔が狭くなっている部分からスリット４ｃ，４ｄが延びる方向と、図１２に矢印で示したＣＷレーザのスキャン照射方向とが平行にならないように形成されている。このようなスリット４ｃ，４ｄに分離層を形成して、ａ−Ｓｉ膜３に対してＣＷレーザをスキャン照射した場合には、スリット４ｃ，４ｄの間隔が狭くなっている部分でチャネル形成領域５に成長する結晶粒が選択される。さらに、スリット４ｃ，４ｄの間隔が狭くなっている部分からチャネル形成領域５内にスキャン照射方向に生じる粒界が進入しても、その粒界はスリット４ｄにぶつかって途切れるようになる。したがって、ＴＦＴのチャネルを単結晶で形成する歩留りが向上するようになる。
【００３３】
図１３はスリット形状の第４の変形例を示す図である。この図１３に示す対向する２本のスリット４ｅ，４ｆは非対称関係にあり、Ｌ字形状のスリット４ｅと直線形状のスリット４ｆとが並設されている。これらのスリット４ｅ，４ｆに分離層を形成して、ａ−Ｓｉ膜３に対して図１３の矢印方向にＣＷレーザをスキャン照射した場合には、スリット４ｅ，４ｆの間隔が狭くなった部分でチャネル形成領域５内に成長する結晶粒が選択される。また、チャネル形成領域５にスキャン照射方向に略平行に生じる粒界が進入するのを防止できる。さらに、チャネル形成領域５への結晶粒の進入方向と、ＣＷレーザのスキャン照射方向とが平行でないため、スリット４ｅ，４ｆの間隔が狭くなっている部分からチャネル形成領域５内に粒界が進入しても、その粒界はスリット４ｅにぶつかって途切れるようになる。したがって、ＴＦＴのチャネルを単結晶で形成する歩留りが向上するようになる。
【００３４】
以上の説明では、ａ−Ｓｉ膜のアイランド内に、対向する１組のスリットを形成してこのスリットの領域に分離層を形成し、分離層で挟まれた領域に単体のＴＦＴのチャネルを形成する場合について述べたが、第１の実施の形態の半導体結晶化方法は回路形成にも適用可能である。図１４は回路形成への応用例を示す図である。例えば、図１４に示すように、ａ−Ｓｉ膜３で形成されたひとつのアイランド内に２組のスリット、例えば上記図１２に示した形状の１組のスリット４ｃ，４ｄを並設し、各組のスリット４ｃ，４ｄ間を単結晶化する。そして、それぞれの単結晶域にＴＦＴパターン１１ａを形成すれば、ＣＭＯＳインバータが形成可能である。このように、ひとつのアイランド内に複数組のスリットを設け、ＴＦＴが形成される領域をすべて選択的に単結晶化することも可能である。形成する回路構成によってスリットの配置を最適化すれば、単結晶ＴＦＴによる回路が形成可能である。なお、スリット形状は、勿論、図１４に示した形状に限らず、上記図１，図１０，図１１，図１３に例示した形状とすることが可能である。
【００３５】
次に、第２の実施の形態について説明する。
第２の実施の形態は、ａ−Ｓｉ膜にスリットを形成せずに、ａ−Ｓｉ膜の所定の領域を変質させ、その領域を分離層とする点で第１の実施の形態と相違する。以下、第２の実施の形態の半導体結晶化方法を、ＴＦＴ形成に適用した場合を例に、図１５から図２１を参照して具体的に説明する。図１５はａ−Ｓｉ膜形成工程の一部平面模式図、図１６は図１５のＢ−Ｂ断面の位置に対応する断面模式図、図１７はレジスト形成工程の一部平面模式図、図１８は図１７のＣ−Ｃ断面の位置に対応する断面模式図、図１９は分離層形成工程の一部平面模式図、図２０は図１９のＤ−Ｄ断面の位置に対応する断面模式図、図２１はレーザスキャン照射工程の一部平面模式図である。
【００３６】
第２の実施の形態の半導体結晶化では、まず、図１６に示すように、ガラス基板２１上に下地ＳｉＯ２膜２２を介してａ−Ｓｉ膜２３を成膜し、これを図１５および図１６に示すように、アイランド状に加工する。アイランドは、例えば縦１００μｍ〜２００μｍ程度、横５０μｍ〜７０μｍ程度の大きさに加工する。
【００３７】
次いで、図１７および図１８に示すように、下地ＳｉＯ２膜２２およびａ−Ｓｉ膜２３上に、対向する２本のスリット２４ａを有するマスク２４を形成する。このマスク２４は、レジストで形成しても、ＳｉＯ２膜（膜厚約５０ｎｍ）で形成しても、Ｍｏ（膜厚約３００ｎｍ）のような金属薄膜で形成してもよい。マスク２４のスリット２４ａは、例えば幅１μｍ〜２μｍ程度となるように形成する。このスリット２４ａは、図１７に示したようにその間隔が一端側で狭くなるように対称に形成される。スリット２４ａの間隔および長さは、形成するＴＦＴのチャネル幅およびチャネル長さに応じた間隔および長さとする。マスク２４の形成後は、図１８に示したように、そのスリット２４ａからａ−Ｓｉ膜２３の露出部分に酸素イオンをイオン注入する。
【００３８】
イオン注入後、マスク２４を除去して熱処理を施し、図１９および図２０に示すように、ａ−Ｓｉ膜２３の酸素イオンがイオン注入された部分を酸化膜（ＳｉＯ２膜）に変質させる。この変質後に得られる酸化膜の細線が、対向する分離層２６となり、分離層２６に挟まれた領域がチャネル形成領域２５となる。
【００３９】
このようにして分離層２６を形成した後、ａ−Ｓｉ膜２３に対してＣＷレーザを図２１の矢印方向にスキャン照射する。このレーザスキャン照射は、ガラス基板２１の背面側からでも、分離層２６が形成された表面側からでも可能であり、また、レーザ照射条件は第１の実施の形態の場合と同程度でよい。
【００４０】
レーザ加熱によってａ−Ｓｉ膜２３が溶融結晶化される際には、埋め込み形成された分離層２６の温度も上昇し、チャネル形成領域２５のエッジ部の温度低下が抑えられ、核発生が抑制される。さらに、この分離層２６が存在することにより、チャネル形成領域２５内に成長する結晶粒が選択され、また、チャネル形成領域２５を横切ろうとする粒界がブロックされる。これにより、チャネル形成領域２５には分離層２６に略平行に成長する結晶粒が形成され、チャネル形成領域２５を単結晶化することができる。
【００４１】
その後、チャネル形成領域２５がＴＦＴのチャネルとなるようにドライエッチングにより加工し、ＴＦＴパターンを形成する。以降は、ゲート絶縁膜およびゲート電極を形成し、公知の方法でＴＦＴを形成すればよい。
【００４２】
なお、この第２の実施の形態におけるマスク２４のスリット２４ａの形状を、第１の実施の形態において図１０〜図１３に変形例として例示したスリット形状と同様の形状に変更することもできる。これにより、それぞれのスリット形状に応じた分離層２６を形成することができ、上記図１０〜図１３で述べたのと同様の効果を得ることができる。また、第１の実施の形態において図１４に示したように、第２の実施の形態の半導体結晶化方法を回路形成に適用することも可能である。
【００４３】
また、以上の説明では、絶縁基板であるガラス基板上に、結晶化する半導体としてａ−Ｓｉ膜を成膜したが、ａ−Ｓｉ膜のほか、半導体としてｐ−Ｓｉ膜を成膜し、これにＣＷレーザをスキャン照射してチャネル形成領域を単結晶化するようにしてもよい。
【００４４】
また、以上の説明では、半導体結晶化方法をＴＦＴ形成に適用した場合を例にして述べたが、本発明はＴＦＴ形成に限らずそのほかの半導体の結晶化にも広く用いることができる。
【００４５】
【発明の効果】
以上説明したように本発明では、半導体の一部の領域を挟むように対向する分離層を形成した後、その半導体に対して、分離層の一端側から他端側へ向かう方向にレーザをスキャン照射することにより、この半導体を結晶化するようにした。これにより、分離層で挟んだ所望の半導体領域を選択的に均質性良く結晶化することができる。
【図面の簡単な説明】
【図１】半導体結晶化方法の原理説明図である。
【図２】結晶化する半導体の平面模式図である。
【図３】レーザスキャン照射後の半導体の状態を示す平面模式図である。
【図４】ＴＦＴパターンの一例である。
【図５】スリット形成工程の断面模式図である。
【図６】スリット形成工程の一部平面模式図である。
【図７】分離絶縁膜および保温膜の形成工程の断面模式図である。
【図８】露光工程の断面模式図である。
【図９】エッチング工程の断面模式図である。
【図１０】スリット形状の第１の変形例を示す図である。
【図１１】スリット形状の第２の変形例を示す図である。
【図１２】スリット形状の第３の変形例を示す図である。
【図１３】スリット形状の第４の変形例を示す図である。
【図１４】回路形成への応用例を示す図である。
【図１５】ａ−Ｓｉ膜形成工程の一部平面模式図である。
【図１６】図１５のＢ−Ｂ断面の位置に対応する断面模式図である。
【図１７】レジスト形成工程の一部平面模式図である。
【図１８】図１７のＣ−Ｃ断面の位置に対応する断面模式図である。
【図１９】分離層形成工程の一部平面模式図である。
【図２０】図１９のＤ−Ｄ断面の位置に対応する断面模式図である。
【図２１】レーザスキャン照射工程の一部平面模式図である。
【図２２】従来の半導体結晶化方法の説明図である。
【図２３】従来の半導体結晶化方法により得られる結晶化後の半導体の走査型電子顕微鏡写真の一例である。
【符号の説明】
１，２１  ガラス基板
２，２２  下地ＳｉＯ２膜
３，２３  ａ−Ｓｉ膜
４，４ａ，４ｂ，４ｃ，４ｄ，４ｅ，４ｆ，２４ａ  スリット
５，２５  チャネル形成領域
６，２６  分離層
７  分離絶縁膜
８  保温膜
９  微結晶
１０  粒界
１１，１１ａ  ＴＦＴパターン
１２  ネガレジスト
１３，２４  マスク
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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