(57)【要約】【課題】トレンチゲート底部の電界強度が局所的に大きくなるのを抑制して、ドレイン−ソース間あるいはコレクタ−エミッタ間の耐圧の低下を抑制する。【解決手段】第１導電型の半導体基板１１の片面に第１導電型の第１の半導体層１２が設けられ、その上に第２導電型の第２の半導体層１３が設けられている。第２の半導体層１３の表層部に第１導電型の第３の半導体層１４が設けられ、第３の半導体層１４及び第２の半導体層１３を貫いて第１の半導体層１２に達するようにトレンチ１５が設けられている。第１及び第２の半導体層１２，１３は、両者の接合面２１が半導体基板１１と平行な部分２１ａと、トレンチ１５の側面１５ａに向かってへこむように形成されてその側面１５ａに接する部分２１ｂとを備えている。隣接するトレンチ１５の対向する側面１５ａ間の距離Ｌ１が、部分２１ａと部分２１ｂの境２１ｃと、側面１５ａとの距離Ｌ２の３倍以上に形成されている。【選択図】      図１
2004214557.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、前記半導体基板の片面側に設けられた第１導電型の第１の半導体層と、前記第１の半導体層の反半導体基板側面に設けられたチャネル領域形成用の第２導電型の第２の半導体層と、前記第２の半導体層の表層部の一部に設けられた第１導電型の第３の半導体層とを備え、前記第３の半導体層及び第２の半導体層を貫いて前記第１の半導体層に達するように設けられたトレンチを備えた縦型のトレンチ構造を有する半導体装置であって、前記第１の半導体層と第２の半導体層との接合面が前記半導体基板と平行な部分と、トレンチの側面に向かってへこむように形成されてトレンチの側面に接する部分とを備えているトレンチ構造を有する半導体装置。
【請求項２】
隣接する前記トレンチの対向する側面間の距離をＬ１、前記接合面の半導体基板と平行な部分と前記トレンチの側面に向かってへこむように形成されている部分との境と、トレンチの側面との距離をＬ２としたとき、距離Ｌ１が距離Ｌ２の３倍以上に形成されている請求項１に記載のトレンチ構造を有する半導体装置。
【請求項３】
前記接合面の前記トレンチの側面への入射角θが、０°＜θ＜９０°を満たすように形成されている請求項２に記載のトレンチ構造を有する半導体装置。
【請求項４】
前記トレンチの側面に向かってへこむように形成されている部分は、前記第１の半導体層側に向かって凸となる曲面に形成されている請求項１〜請求項３のいずれか一項に記載のトレンチ構造を有する半導体装置。
【請求項５】
半導体基板の片面側に第１導電型の第１の半導体層を形成する第１の半導体層形成工程と、
前記第１の半導体層の表面にＬＯＣＯＳ酸化により、トレンチが形成される位置と対応する位置の膜厚が厚くなるように酸化膜を形成した後、前記酸化膜を除去することにより前記第１の半導体層の表面に、中央に半導体基板の表面と平行な底面を有するとともに底面に向かって傾斜する傾斜部を有する凹部を形成する凹部形成工程と、
前記凹部が形成された後の第１の半導体層の表面に、第２導電型の第２の半導体層を形成する第２の半導体層形成工程と、
前記第２の半導体層を貫いて第１の半導体層に達する深さのトレンチを、前記凹部の底面と対応する位置に形成するトレンチ形成工程と、
前記トレンチ形成工程の後又は前に行われ、前記第２の半導体層の表層に第１導電型の第３の半導体層を形成する第３の半導体層形成工程と
を備え、前記トレンチ形成工程及び第３の半導体層形成工程の後に、ゲート酸化膜形成工程以降の工程を行うトレンチ構造を有する半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、トレンチ構造を有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
ＭＯＳＦＥＴや絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）において、セルサイズをより小型化できるトレンチ構造を有する縦型のＭＯＳＦＥＴや縦型のＩＧＢＴが知られている。図７（ａ）に示すように、縦型のＭＯＳＦＥＴ５０は半導体基板５１上にｎ型のドリフト層５２が形成されている。ドリフト層５２の上面（半導体基板５１と反対側の面）にｐ型のチャネル形成層５３が設けられ、チャネル形成層５３の表層部にｎ型のソース領域５４が設けられている。そして、ソース領域５４の中央部表面からチャネル形成層５３の一部を貫いてドリフト層５２に達するようにトレンチ５５が形成されている。
【０００３】
トレンチ５５の内壁面にはゲート酸化膜５６が形成され、ゲート酸化膜５６の上からトレンチ５５を埋めるようにゲート電極５７が設けられている。ゲート酸化膜５６はゲート電極５７のトレンチ開口側部分を覆うように形成され、ゲート酸化膜５６のトレンチ開口側部分を覆うように絶縁層５８が形成されている。チャネル形成層５３及びソース領域５４の露出表面と、ゲート酸化膜５６及び絶縁層５８の露出部を覆うようにソース電極５９が形成され、半導体基板５１の裏面（ドリフト層５２と反対側の面）にはドレイン電極６０が形成されている。ゲート電極５７、ソース電極５９及びドレイン電極６０にはゲート端子Ｇ、ソース端子Ｓ及びドレイン端子Ｄがそれぞれ接続されている。
【０００４】
前記のような構成のトレンチゲート型のＭＯＳＦＥＴ５０においては、ゲート電極５７の底部がドリフト層５２とチャネル形成層５３との接合面より半導体基板５１側に存在する。このような構成のＭＯＳＦＥＴ５０において、ゲート端子Ｇ−ソース端子Ｓ間の短絡時（スイッチオフ状態）にドレイン端子Ｄ−ソース端子Ｓ間に電圧が印加されると、ドリフト層５２とチャネル形成層５３の接合面の両側に空乏層が拡がる。そして、図７（ｂ）に示すように、トレンチゲート底部の等電位線ＬＶの間隔が狭くなり、電界強度が局所的に大きくなる部分（ドリフト層５２とチャネル形成層５３の接合面のトレンチ側面との接触部やトレンチゲート底部）が存在する状態となる。その結果、ドレイン−ソース間の耐圧が低下するという問題がある。
【０００５】
なお、図７（ａ），（ｂ）では図面において、ＭＯＳＦＥＴ５０を構成する各要素の厚さや大きさは、図示の都合上、実際とは必ずしも一致しない相対関係で示されている。例えば、実際は、ゲート酸化膜５６の厚さが０．１μｍ程度に対してソース領域５４の厚さが０．５μｍ程度である。
【０００６】
前記の問題を解決する手段として、図８に示すように、トレンチ型絶縁ゲートの下部、即ちトレンチ５５の下側に電界緩和半導体領域６１を設けた構成が提案されている（特許文献１参照）。また、特許文献１には、トレンチ５５側面のゲート酸化膜５６の厚さに対してトレンチ底部のゲート酸化膜５６の厚さを５乃至２０倍以上にして電圧の分担を改良することも提案されている。
【０００７】
【特許文献１】
特開平１０−９８１８８号公報（明細書の段落［０００４］、［０００５］、図１、図９）
【０００８】
【発明が解決しようとする課題】
ところが、特許文献１に開示されたトレンチ底部のゲート酸化膜５６の厚さを厚くする構成は、製造が難しい。ゲート酸化膜５６の全体を厚くすれば電界強度の問題は解消するが、その場合、ＭＯＳトランジスタ部のオン抵抗が上昇する。また、電界緩和半導体領域６１を設ける構成では、トレンチゲート部の製造工程数が増える上、電流経路が制約されオン抵抗上昇を招き易い。
【０００９】
本発明の第１の目的は、チャネル形成層とドリフト層の接合面のトレンチ側面との接触部及びトレンチゲート底部の電界強度が局所的に大きくなるのを抑制して、ドレイン−ソース間あるいはコレクタ−エミッタ間の耐圧の低下を抑制することができる縦型のトレンチ構造を有する半導体装置を提供することにある。また、第２の目的は前記半導体装置の製造方法を提供することにある。
【００１０】
【課題を解決するための手段】
前記第１の目的を達成するため、請求項１に記載の発明は、縦型のトレンチ構造を有する半導体装置である。半導体装置は、半導体基板と、前記半導体基板の片面側に設けられた第１導電型の第１の半導体層と、前記第１の半導体層の反半導体基板側面に設けられたチャネル領域形成用の第２導電型の第２の半導体層と、前記第２の半導体層の表層部の一部に設けられた第１導電型の第３の半導体層とを備えている。また、前記第３の半導体層及び第２の半導体層を貫いて前記第１の半導体層に達するように設けられたトレンチを備えている。そして、前記第１の半導体層と第２の半導体層との接合面が半導体基板と平行な部分と、トレンチの側面に向かってへこむように形成されてトレンチの側面に接する部分とを備えている。
【００１１】
この発明では、第１導電型の半導体基板上に第１導電型の第１の半導体層が直接積層されている構成では、半導体装置はＭＯＳＦＥＴとなる。そして、第１の半導体層がドリフト層に、第２の半導体層がチャネル形成層に、第３の半導体層がソース領域となる。また、第２導電型の半導体基板上に第１導電型の半導体層を介して、該半導体層より不純物濃度が低い第１導電型の第１の半導体層が積層されている構成では、半導体装置はＩＧＢＴとなる。そして、第１の半導体層がドリフト層に、第２の半導体層がチャネル形成層に、第３の半導体層がエミッタ領域となる。
【００１２】
第１の半導体層と第２の半導体層との接合面が半導体基板と平行な部分と、トレンチの側面に向かってへこむように形成されてトレンチの側面に接する部分とを備えている。従って、第１の半導体層と第２の半導体層との接合面全体が半導体基板と平行に形成されている従来の半導体装置と異なり、チャネル形成層とドリフト層の接合面のトレンチ側面との接触部及びトレンチゲート底部の電界強度が局所的に大きくなるのが抑制される。その結果、ＭＯＳＦＥＴのドレイン−ソース間あるいはＩＧＢＴのコレクタ−エミッタ間の耐圧の低下を抑制することができる。
【００１３】
請求項２に記載の発明は、請求項１に記載の発明において、隣接する前記トレンチの対向する側面間の距離をＬ１、前記接合面の半導体基板と平行な部分と、前記トレンチの側面に向かってへこむように形成されている部分との境と、トレンチの側面との距離をＬ２としたとき、距離Ｌ１が距離Ｌ２の３倍以上に形成されている。この発明では、前記トレンチの側面間の距離Ｌ１が、前記距離Ｌ２の３倍未満に形成されている場合に比較して、チャネル形成層とドリフト層の接合面のトレンチ側面との接触部及びトレンチゲート底部の電界強度が局所的に大きくなるのがより抑制される。
【００１４】
請求項３に記載の発明は、請求項２に記載の発明において、前記接合面の前記トレンチの側面への入射角θが、０°＜θ＜９０°を満たすように形成されている。「接合面のトレンチの側面への入射角θ」とは、前記接合面のへこむように形成された部分と、前記接合面の半導体基板と平行な部分との成す角度を意味し、へこむように形成された部分が曲面の場合は、当該部分と側面との交差部における接線と前記平行な部分との成す角度を意味する。
【００１５】
この発明では、前記入射角θが、０°あるいは９０°以上に形成されている場合に比較して、チャネル形成層とドリフト層の接合面のトレンチ側面との接触部及びトレンチゲート底部の電界強度が局所的に大きくなるのがより抑制される。
【００１６】
請求項４に記載の発明は、請求項１〜請求項３のいずれか一項に記載の発明において、前記トレンチの側面に向かってへこむように形成されている部分は、前記第１の半導体層側に向かって凸となる曲面に形成されている。この発明では、前記部分が平面に形成されている場合に比較して、トレンチゲート底部の電界強度が局所的に大きくなるのがより抑制される。
【００１７】
第２の目的を達成するため、請求項５に記載の発明は、半導体基板の片面側に第１導電型の第１の半導体層を形成する第１の半導体層形成工程を備える。また、前記第１の半導体層の表面にＬＯＣＯＳ酸化により、トレンチが形成される位置と対応する位置の膜厚が厚くなるように酸化膜を形成した後、前記酸化膜を除去することにより前記第１の半導体層の表面に、中央に半導体基板の表面と平行な底面を有するとともに底面に向かって傾斜する傾斜部を有する凹部を形成する凹部形成工程を備える。前記凹部が形成された後の第１の半導体層の表面に、第２導電型の第２の半導体層を形成する第２の半導体層形成工程と、前記第２の半導体層を貫いて第１の半導体層に達する深さのトレンチを、前記凹部の底面と対応する位置に形成するトレンチ形成工程とを備える。さらに、トレンチ形成工程の後又は前に行われる第１導電型の第３の半導体層を形成する第３の半導体層形成工程とを備え、前記トレンチ形成工程及び第３の半導体層形成工程の後に、ゲート酸化膜形成工程以降の工程を行う。
【００１８】
この発明の製造方法では、半導体基板の片面側に第１導電型の第１の半導体層が形成される。半導体基板として第１導電型の半導体基板が使用される場合と、第２導電型の半導体基板が使用される場合とがある。第１導電型の半導体基板が使用される場合は、第１の半導体層は半導体基板上に直接積層形成される。第２導電型の半導体基板が使用される場合は、半導体基板上に第１導電型の半導体層を介して、該半導体層より不純物濃度が低い第１導電型の第１の半導体層が積層形成される。そして、前記第１の半導体層の表面にＬＯＣＯＳ酸化により、トレンチが形成される位置と対応する位置の膜厚が厚くなるように酸化膜が形成される。その後、酸化膜が除去されることにより、第１の半導体層の表面に、中央に半導体基板の表面と平行な底面を有するとともに底面に向かって傾斜する傾斜部を有する凹部が形成される。次に、第２の半導体層形成工程により第１の半導体層の表面に第２導電型の第２の半導体層が形成された後、トレンチ形成工程及び第３の半導体層形成工程を経て、前記凹部と対応する位置に第３の半導体層及び第２の半導体層を貫いて第１の半導体層に達する深さのトレンチが形成された状態となる。その後、ゲート酸化膜形成工程以降の工程が行われて半導体装置が形成される。従って、請求項１に記載の発明の半導体装置を容易に製造できる。
【００１９】
【発明の実施の形態】
（第１の実施の形態）
以下、本発明をｎチャネルの半導体装置としてのＭＯＳＦＥＴに具体化した第１の実施の形態を図１〜図３に従って説明する。図１はＭＯＳＦＥＴの部分模式断面図であり、図２は作用を説明する部分模式断面図である。なお、断面のハッチングの一部を省略している。
【００２０】
図１に示すように、半導体装置としてのＭＯＳＦＥＴ１０は、第１導電型（この実施の形態ではｎ＋型）のシリコンからなる半導体基板１１を備え、半導体基板１１の片側面にドレイン領域（ドリフト層）を構成する第１導電型（この実施の形態ではｎ型）の第１の半導体層１２が設けられている。第１の半導体層１２の反半導体基板側面（図１では上面）には、チャネル領域形成用の第２導電型（この実施の形態ではｐ型）の第２の半導体層１３が設けられている。第２の半導体層１３の表層部の一部に第１導電型（この実施の形態ではｎ型）の第３の半導体層１４が設けられている。第３の半導体層１４はソース領域を構成する。そして、第３の半導体層１４及び第２の半導体層１３を貫いて第１の半導体層１２に達するようにトレンチ１５が設けられている。トレンチ１５は第２の半導体層１３の平面形状がほぼ正方形状や細長い長方形状等の所定の形状に分割されたセルパターンを形成するように設けられている。
【００２１】
トレンチ１５の内壁面にはゲート酸化膜１６が形成され、ゲート酸化膜１６の上からトレンチ１５を埋めるようにゲート電極１７が設けられている。ゲート酸化膜１６はゲート電極１７のトレンチ開口側部分を覆う位置にも形成されている。ゲート酸化膜１６のトレンチ開口側部分を覆うように絶縁層１８が形成されている。
【００２２】
第２の半導体層１３及び第３の半導体層１４の露出表面と、ゲート酸化膜１６及び絶縁層１８の露出部を覆うようにソース電極１９が形成され、半導体基板１１の裏面（第１の半導体層１２と反対側の面）にはドレイン電極２０が形成されている。ゲート電極１７、ソース電極１９及びドレイン電極２０にはゲート端子Ｇ、ソース端子Ｓ及びドレイン端子Ｄがそれぞれ接続されている。ソース電極１９びドレイン電極２０は各セルに対して一体的に設けられ、各セルのゲート電極１７は共通に接続されて、各セルは並列に接続されている。
【００２３】
第１の半導体層１２及び第２の半導体層１３は、両者の接合面２１が半導体基板１１と平行な部分２１ａと、トレンチ１５の側面１５ａに向かってへこむように形成されてトレンチ１５の側面１５ａに接する部分２１ｂとを備えている。隣接するトレンチ１５の対向する側面１５ａ間の距離をＬ１、接合面２１の前記部分２１ａと部分２１ｂとの境２１ｃと、トレンチ１５の側面１５ａとの距離をＬ２としたとき、距離Ｌ１が距離Ｌ２の３倍以上に形成されている。また、接合面２１のトレンチ１５の側面１５ａへの入射角θが、０°＜θ＜９０°を満たすように形成されている。「接合面２１のトレンチ１５の側面１５ａへの入射角θ」とは、接合面２１のへこむように形成された部分２１ｂと、接合面２１の半導体基板１１と平行な部分２１ａとの成す角度を意味する。
【００２４】
なお、図１及び図２では、図面において、ＭＯＳＦＥＴ１０を構成する各要素の厚さや大きさは、図示の都合上、実際とは必ずしも一致しない相対関係で示されている。例えば、実際は、ゲート酸化膜１６の厚さが０．１μｍ程度に対して第３の半導体層１４の厚さが０．５μｍ程度である。
【００２５】
次に前記構成のＭＯＳＦＥＴ１０の製造方法の一例を図３（ａ）〜（ｆ）に従って説明する。なお、図示の都合上、一つのトレンチ１５のみを図示している。
先ず、第１の半導体層形成工程において、図３（ａ）に示すように、ｎ＋型のシリコンからなる第１導電型の半導体基板１１の片面側に、第１導電型（この実施の形態ではｎ型）の第１の半導体層１２が形成される。第１の半導体層１２は半導体基板１１上に直接積層される。第１の半導体層１２は例えばエピタキシャル成長により形成される。
【００２６】
次に凹部形成工程において、第１の半導体層１２の表面に、中央に半導体基板１１の表面と平行な底面２２ａを有するとともに底面２２ａに向かって傾斜する傾斜部２２ｂを有する凹部２２が形成される。詳述すると、図３（ｂ）に示すように、第１の半導体層１２の表面にＬＯＣＯＳ酸化により、トレンチ１５が形成される位置と対応する位置の膜厚が厚くなるように酸化膜２３が形成される。次に酸化膜２３が除去されて、図３（ｃ）に示すように、第１の半導体層１２の表面に凹部２２が形成される。なお、ＬＯＣＯＳ酸化は、凹部２２の形状が、後記するトレンチ１５の形成後に、図１に示すように、隣接するトレンチ１５の対向する側面１５ａ間の距離Ｌ１と、接合面２１の部分２１ａと部分２１ｂとの境２１ｃと、側面１５ａとの距離Ｌ２とが、Ｌ１≧３×Ｌ２となるように行われる。
【００２７】
次に第２の半導体層形成工程において、第１の半導体層１２の表面に第２導電型の第２の半導体層１３が形成される。詳述すると、図３（ｃ）に示すように、第１の半導体層１２の表面に第２導電型（この実施の形態ではｐ型）の不純物（例えば、硼素Ｂ）がドープされた後、熱拡散により硼素Ｂが所定の厚さに拡散されて、図３（ｄ）に示すように第２の半導体層１３が形成される。そして、凹部２２は第２の半導体層１３の表面に形成された状態となる。
【００２８】
次にトレンチ形成工程において、図３（ｅ）に示すように、第２の半導体層１３を貫いて第１の半導体層１２に達する深さのトレンチ１５が、凹部２２の底面と対応する位置に形成される。トレンチ１５は、例えばドライエッチング法により形成される。その結果、図３（ｅ）に示すように、第１の半導体層１２及び第２の半導体層１３の接合面２１は、半導体基板１１と平行な部分２１ａと、トレンチ１５の側面１５ａに向かってへこむように形成されてトレンチ１５の側面１５ａに接する部分２１ｂとを備えた状態となる。
【００２９】
次に第３の半導体層形成工程において、第２の半導体層１３のトレンチ１５の開口部に沿った位置に第３の半導体層１４が形成される。次にゲート酸化膜形成工程以降の工程が従来と同様に行われる。即ち、トレンチ１５の内面及び第３の半導体層１４の表面にシリコン酸化膜を形成する酸化膜形成工程が行われ、ゲート酸化膜１６となるシリコン酸化膜が形成される。その後、公知の方法でトレンチ１５にゲート材料の埋め込み処理が行われて、ゲート電極１７が形成される。
【００３０】
次にゲート電極１７上及びゲート酸化膜１６の一部を覆うように絶縁層１８が設けられる。その後、半導体基板１１の表面側（図１の上側）の全面を覆うようにソース電極１９が形成されて図３（ｆ）に示す状態となる。さらに、半導体基板１１の裏面にドレイン電極２０が形成されて、図１に示すような、ＭＯＳＦＥＴ１０が製造される。なお、各電極の表面はパッシベーション膜（図示せず）で被覆される。
【００３１】
次に前記のように構成されたＭＯＳＦＥＴ１０の作用を説明する。
ドレイン電極２０の電位がソース電極１９の電位より高く、ゲート電極１７の電位がソース電極１９の電位より高くなるようにゲート電圧を印加しゲート電圧が閾値電圧を超えると、トレンチ１５の側面１５ａの第２の半導体層１３の表面にチャネルが形成される。そして、電子が第３の半導体層１４からチャネルを介して第１の半導体層１２及び半導体基板１１に流れ込み、ＭＯＳＦＥＴ１０がオンになる。
【００３２】
ゲート端子Ｇとソース端子Ｓとが短絡された状態（スイッチオフ状態）で、ドレイン端子Ｄとソース端子Ｓ間に電圧を印加すると、第１の半導体層１２と第２の半導体層１３の接合面２１の両側に空乏層が拡がる。そして、電界は等電位線が接合面２１に沿うように形成されるが、トレンチ１５の部分でゲート電極１７の電位により曲げられる。従来のように、接合面２１が半導体基板１１に平行な部分のみで構成されている場合は、接合面２１のトレンチ１５の側面１５ａとの接触部及びトレンチ底部付近では等電位線ＬＶが混んだ状態となり、電界が局所的に集中する（大きくなる）。その結果、Ｓｉ中でのブレークダウンを起こし易くなり、ドレイン−ソース間の耐圧低下が起こる。
【００３３】
しかし、本発明では、接合面２１が半導体基板１１と平行な部分２１ａと、トレンチ１５の側面１５ａに向かってへこむように形成されてトレンチ１５の側面１５ａに接する部分２１ｂとを備えている。即ち、接合面２１はトレンチ１５側がトレンチ１５の底部方向へ緩やかな角度で延びる状態となる。その結果、図２に示すように、等電位線が急に曲げられず、電界が局所的に集中する（大きくなる）のが抑制され、ドレイン−ソース間の耐圧低下が抑制される。
【００３４】
隣接するトレンチ１５の対向する側面１５ａ間の距離Ｌ１を距離Ｌ２の３倍未満にすると、図１において、隣接するトレンチ１５間の接合面２１の両部分２１ｂに挟まれた部分２１ａの幅（距離）が距離Ｌ２未満となり、接合面２１全体が深くなった状態に近づく。その結果、トレンチゲート底部の等電位線ＬＶの間隔が狭くなり、トレンチ１５の側面１５ａに向かってへこむように形成した効果が薄れてしまう。
【００３５】
この実施の形態では以下の効果を有する。
（１）  縦型のトレンチ構造を有する半導体装置において、第１の半導体層１２と第２の半導体層１３との接合面２１が半導体基板１１と平行な部分２１ａと、トレンチ１５の側面１５ａに向かってへこむように形成されてトレンチ１５の側面１５ａに接する部分２１ｂとを備えている。従って、第１の半導体層１２と第２の半導体層１３との接合面２１全体が半導体基板１１と平行に形成された半導体装置と異なり、トレンチゲート底部の電界強度が局所的に大きくなるのが抑制され、ＭＯＳＦＥＴのドレイン−ソース間の耐圧の低下を抑制することができる。
【００３６】
（２）  隣接するトレンチ１５の対向する側面１５ａ間の距離をＬ１、接合面２１の前記部分２１ａと部分２１ｂとの境２１ｃと、トレンチ１５の側面１５ａとの距離をＬ２としたとき、距離Ｌ１が距離Ｌ２の３倍以上に形成されている。従って、トレンチ１５の側面１５ａ間の距離Ｌ１が、前記距離Ｌ２の３倍未満に形成されている場合に比較して、チャネル形成層（第２の半導体層１３）とドリフト層（第１の半導体層１２）の接合面２１のトレンチ側面との接触部及びトレンチゲート底部の電界強度が局所的に大きくなるのがより抑制される。
【００３７】
（３）  接合面２１のトレンチ１５の側面１５ａへの入射角θが、０°＜θ＜９０°を満たすように形成されている。従って、入射角θが０°あるいは９０°以上に形成されている場合に比較して、第２の半導体層１３と第１の半導体層１２の接合面２１のトレンチ１５の側面１５ａとの接触部及びトレンチゲート底部の電界強度が局所的に大きくなるのがより抑制される。
【００３８】
（４）  ゲート酸化膜１６の表面に絶縁層１８が形成され、その上からソース電極１９が形成されている。従って、トレンチ１５の部分に凹部が形成されても、絶縁層１８がない場合に比較して、ゲート電極１７が形成された状態において、表面が平坦に近くなる。
【００３９】
（５）  半導体装置としてＭＯＳＦＥＴ１０に適用されているため、ＭＯＳＦＥＴ１０において前記（１）〜（４）の効果が得られる。
（６）  ＭＯＳＦＥＴ１０を製造する際、半導体装置の製造においてよく使用されるＬＯＣＯＳ酸化により第１の半導体層１２の表面に凹部２２を形成する工程を追加するだけで、他の工程は従来と同様に行うことで、ＭＯＳＦＥＴ１０が得られる。従って、ゲート酸化膜をトレンチの底部だけ厚くしたり、トレンチの下側に電界緩和半導体領域を設けた構成の従来技術に比較して製造が簡単である。
【００４０】
（第２の実施の形態）
次に第２の実施の形態を図４及び図５に従って説明する。この実施の形態ではトレンチ１５の側面１５ａに向かってへこむように形成されている部分２１ｂの形状と、トレンチ１５の開口側周縁の形状が、第１の実施の形態と異なっており、その他の構成は同じである。第１の実施の形態と同じ部分は同じ符号を付して説明を省略する。
【００４１】
図４に示すように、第１の半導体層１２と第２の半導体層１３との接合面２１のうち、トレンチ１５の側面１５ａに向かってへこむように形成されている部分２１ｂは、第１の半導体層１２側に向かって凸となる曲面に形成されている。また、第３の半導体層１４は半導体基板１１と平行に形成されている。接合面２１のへこむように形成された部分２１ｂが曲面の場合は、接合面２１のトレンチ１５の側面１５ａへの入射角θは、部分２１ｂと側面１５ａとの交差部における部分２１ｂの接線と、平行な部分２１ａとの成す角度が、接合面２１のトレンチ１５の側面１５ａへの入射角θとなる。
【００４２】
次にＭＯＳＦＥＴ１０の製造方法を図５（ａ）〜（ｄ）に従って説明する。
先ず、ｎ＋型のシリコンからなる第１導電型の半導体基板１１の片面に、第１の半導体層１２が形成され、次にトレンチ１５が形成される位置と対応する位置にイオン注入法により、ｐ型の注入領域２４が形成されて図５（ａ）に示す状態となる。次にｐ型の不純物が全体にドープ、拡散されて図５（ｂ）に示すように、トレンチ１５が形成される部分が第１の半導体層１２側に凸となった第２の半導体層１３が形成された状態となる。
【００４３】
次に、図５（ｃ）に示すように、第２の半導体層１３を貫いて第１の半導体層１２に達する深さのトレンチ１５が形成される。その結果、図５（ｃ）に示すように、第１の半導体層１２及び第２の半導体層１３の接合面２１は、半導体基板１１と平行な部分２１ａと、トレンチ１５の側面１５ａに向かってへこむように形成されてトレンチ１５の側面１５ａに接する部分２１ｂとを備えた状態となる。そして、部分２１ｂは第１の半導体層１２側に凸の曲面となる。
【００４４】
次に、第２の半導体層１３のトレンチ１５の開口部に沿った位置に第３の半導体層１４が形成された後、ゲート酸化膜及びゲート電極１７及びドレイン電極２０が形成されて、図４に示すような、ＭＯＳＦＥＴ１０が製造される。
【００４５】
この実施の形態においては、第１の実施の形態の（１）〜（４）と同様の効果を有する他に、次の効果を有する。
（７）  部分２１ｂが第１の半導体層１２側に凸の曲面に形成されているため、部分２１ｂが平面に形成されている場合に比較して、等電位線ＬＶの間隔がより平均化され、トレンチゲート底部の電界強度が局所的に大きくなるのがより抑制される。
【００４６】
なお、実施の形態は前記に限らず、例えば次のように構成してもよい。
○  トレンチ構造を有する半導体装置として、ＭＯＳＦＥＴ１０に限らず、ＩＧＢＴに適用してもよい。ｎチャネルのＩＧＢＴに適用する場合は、例えば、図６に示すように、第２導電型（ｐ＋型）の半導体基板１１が使用される。そして、半導体基板１１の片側に第１導電型（ｎ＋型）の半導体層２５を介して、該半導体層２５より不純物濃度が低い第１導電型（ｎ型）の第１の半導体層１２が積層されている点を除いて、ＭＯＳＦＥＴ１０と同じ構成となる。ただし、ＩＧＢＴ２６の場合は、ＭＯＳＦＥＴ１０においてソース電極１９と呼ばれた電極がエミッタ電極２７と呼ばれてその端子はエミッタ端子Ｅとなる。ドレイン電極２０と呼ばれた電極はコレクタ電極２８と呼ばれてその端子はコレクタ端子Ｃとなる。また、ソース領域はエミッタ領域と呼ばれる。この場合も、ＩＧＢＴにおいて、前記（１）〜（４）等と同様な効果が得られる。
【００４７】
○  ＩＧＢＴ２６の製造は、例えば、第２導電型の半導体基板上に第１導電型の半導体層を形成し、その上に該半導体層より不純物濃度が低い第１導電型の第１の半導体層１２が積層形成されたものに対して、第１の実施の形態で説明した製造方法の凹部形成工程以降の工程を実施することによりできる。また、第２導電型の半導体基板上に第１導電型の半導体層を形成し、その上に該半導体層より不純物濃度が低い第１導電型の第１の半導体層１２が積層形成されたものに対して、第２の実施の形態で説明した方法を適用してもよい。
【００４８】
○  前記各実施の形態ではｎチャネルの半導体装置について説明したが、ｐチャネルの半導体装置としてもよい。この場合、第１導電型の不純物と第２導電型の不純物とを逆に用いればよい。例えば、ＭＯＳＦＥＴ１０の場合、半導体基板１１をｐ＋型、第１の半導体層１２をｐ型、第２の半導体層１３をｎ型、第３の半導体層１４をｐ型とする。ＩＧＢＴ２６の場合、半導体基板１１をｎ＋型、半導体層２５をｐ＋型、第１の半導体層１２をｐ型、第２の半導体層１３をｎ型、第３の半導体層１４をｐ型とする。
【００４９】
〇  ＩＧＢＴ２６の場合、半導体基板１１と第１の半導体層１２との間に形成された半導体層２５は必ずしも必要ではなく、半導体層２５を省略してもよい。
〇  トレンチ１５の平面形状は全体が連続する格子状に限らず、構造的にそれぞれ分離独立した複数のトレンチを形成してもよい。
【００５０】
〇  第２の実施の形態において、イオン注入法を使用せずに、２回に分けてｐ型不純物をドープ、拡散させて、トレンチ１５が形成される部分が第１の半導体層１２側に凸となった第２の半導体層１３を形成してもよい。
【００５１】
前記実施の形態から把握される発明（技術的思想）について、以下に記載する。
（１）  請求項１〜請求項４のいずれか一項に記載の発明において、前記半導体装置は、前記半導体基板として第１導電型の半導体基板が使用され、前記第１の半導体層が前記半導体基板上に直接積層された構成のＭＯＳＦＥＴである。
【００５２】
（２）  請求項１〜請求項４のいずれか一項に記載の発明において、前記半導体装置は、前記半導体基板として第２導電型の半導体基板が使用され、前記第１の半導体層は前記半導体基板上に第１導電型の半導体層を介して積層され、該半導体層より第１の半導体層の方が不純物濃度が低く構成されたＩＧＢＴである。
【００５３】
【発明の効果】
以上、詳述したように、請求項１〜請求項４に記載の発明によれば、チャネル形成層とドリフト層の接合面のトレンチ側面との接触部及びトレンチゲート底部の電界強度が局所的に大きくなるのを抑制して、ドレイン−ソース間あるいはコレクタ−エミッタ間の耐圧の低下を抑制することができる。また、請求項５に記載の発明によれば、前記のようにしてドレイン−ソース間あるいはコレクタ−エミッタ間の耐圧の低下を抑制することができる縦型のトレンチ構造を有する半導体装置を簡単に製造することができる。
【図面の簡単な説明】
【図１】第１の実施の形態のＭＯＳＦＥＴの部分模式断面図。
【図２】同じく作用を説明する模式断面図。
【図３】（ａ）〜（ｆ）はＭＯＳＦＥＴの製造方法を説明する模式図。
【図４】第２の実施の形態のＭＯＳＦＥＴの部分模式断面図。
【図５】（ａ）〜（ｄ）は同じくＭＯＳＦＥＴの製造方法を説明する模式図。
【図６】ＩＧＢＴに具体化した実施の形態の部分模式断面図。
【図７】（ａ）は従来のＭＯＳＦＥＴの部分模式断面図、（ｂ）は作用を説明する模式図。
【図８】別の従来技術のＭＯＳＦＥＴの模式断面図。
【符号の説明】
Ｌ１，Ｌ２…距離、１０…半導体装置としてのＭＯＳＦＥＴ、１１…半導体基板、１２…第１の半導体層、１３…第２の半導体層、１４…第３の半導体層、１５…トレンチ、１５ａ…側面、１７…ゲート電極、２１…接合面、２１ａ，２１ｂ…部分、２１ｃ…境、２２…凹部、２２ａ…底面、２２ｂ…傾斜部、２３…酸化膜、２６…半導体装置としてのＩＧＢＴ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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