(57)【要約】【課題】　外部クロックの周波数逓倍器及び逓倍方法、データの出力バッファ及び逓倍器と出力バッファとを備える半導体装置を提供する。【解決手段】　周波数逓倍器は、同じ周波数を有する第１、第２クロック信号とを受信して第１クロック信号のレベルが第２クロック信号のレベルより大きくなる時、第１パルス幅を有する信号を発生する第１パルス信号発生回路と、第１制御信号に応答してイネーブルされ、所定の基準電圧と第１クロック信号とを受信して基準電圧のレベルが第１クロック信号のレベルより大きくなる時、第２パルス幅を有する信号を出力する第２パルス信号発生回路と、第１、第２パルス信号を受信して論理和された内部クロックを出力する論理和回路とを備え、半導体装置は所定の周波数を有する外部クロックを受信して周波数を高めた内部クロックを出力する周波数逓倍器と、書き込まれたデータに対応してデータを出力する出力バッファとを備える。【選択図】　　　図４
2004129254.tif 000002
【特許請求の範囲】
【請求項１】
　所定の周波数を有する外部クロックを受信して前記周波数を逓倍した内部クロックを出力する周波数逓倍器において、
　同じ周波数を有する第１クロック信号と第２クロック信号とを受信して前記第１クロック信号のレベルが前記第２クロック信号のレベルより大きくなる時、第１パルス幅を有する第１パルス信号を発生する第１パルス信号発生回路と、
　第１制御信号に応答してイネーブルされ、所定の基準電圧と前記第１クロック信号とを受信して前記基準電圧のレベルが前記第１クロック信号のレベルより大きくなる時、第２パルス幅を有する第２パルス信号を出力する第２パルス信号発生回路と、
　前記第１パルス信号及び前記第２パルス信号を受信してそれらの論理和された前記内部クロックを出力する論理和回路と、を備える、ことを特徴とする周波数逓倍器。
【請求項２】
　前記第１パルス信号発生回路は、
　前記第１クロック信号と前記第２クロック信号とを受信し、前記第１クロック信号及び前記第２クロック信号の差を感知して増幅する第１差動増幅器と、
　前記第１差動増幅器の出力信号を受信して前記第１差動増幅器の出力信号に対応する前記第１パルス信号を生成する第１論理回路と、を備える、ことを特徴とする請求項１に記載の周波数逓倍器。
【請求項３】
　前記第２パルス信号発生回路は、
　前記第１制御信号に応答してイネーブルされ、前記基準電圧と前記第１クロック信号とを受信して前記基準電圧と前記第１クロック信号との差を感知して増幅する第２差動増幅器と、
　前記第２差動増幅器の出力信号を受信して前記第２差動増幅器の出力信号に対応する前記第２パルス信号を生成する第２論理回路と、を備える、ことを特徴とする請求項２に記載の周波数逓倍器。
【請求項４】
　デュアルエッジモードの場合に前記第１制御信号がイネーブルされる、ことを特徴とする請求項３に記載の周波数逓倍器。
【請求項５】
　前記第１パルス信号及び前記第２パルス信号は、互いに同じパルス幅を有するパルス信号である、ことを特徴とする請求項１に記載の周波数逓倍器。
【請求項６】
　所定の周波数を有する外部クロックを受信して前記周波数を逓倍した内部クロックを出力する周波数逓倍器において、
　同じ周波数を有する第１クロック信号と第２クロック信号とを受信して前記第１クロック信号のレベルが前記第２クロック信号のレベルより大きくなる時、第１パルス幅を有する第１パルス信号を発生する第１パルス信号発生回路と、
　第１制御信号に応答してイネーブルされ、所定の基準電圧と前記第１クロック信号とを受信して前記基準電圧のレベルが前記第１クロック信号のレベルより大きくなる時、第２パルス幅を有する第２パルス信号を出力する第２パルス信号発生回路と、
　第２制御信号に応答してイネーブルされ、前記第２クロック信号と前記基準電圧とを受信して前記第２クロック信号のレベルが前記基準電圧のレベルより大きくなる時、第３パルス幅を有する第３パルス信号を出力する第３パルス信号発生回路と、
　第２制御信号に応答してイネーブルされ、前記基準電圧と前記第２制御信号とを受信して前記基準電圧のレベルが前記第２クロック信号のレベルより大きくなる時、第４パルス幅を有する第４パルス信号を出力する第４パルス信号発生回路と、
　前記第１パルス信号ないし前記第４パルス信号を受信してそれらの論理和された前記内部クロックを出力する論理和回路と、を備える、ことを特徴とする周波数逓倍器。
【請求項７】
　前記第１パルス信号発生回路は、
　前記第１クロック信号と前記第２クロック信号とを受信し、前記第１クロック信号及び前記第２クロック信号の差を感知して増幅する第１差動増幅器と、
　前記第１差動増幅器の出力信号を受信して前記第１差動増幅器の出力信号に対応する前記第１パルス信号を生成する第１論理回路と、を備える、ことを特徴とする請求項６に記載の周波数逓倍器。
【請求項８】
　前記第２パルス信号発生回路は、
　前記第１制御信号に応答してイネーブルされ、前記基準電圧と前記第１クロック信号とを受信して前記基準電圧と前記第１クロック信号との差を感知して増幅する第２差動増幅器と、
　前記第２差動増幅器の出力信号を受信して前記第２差動増幅器の出力信号に対応する前記第２パルス信号を生成する第２論理回路と、を備える、ことを特徴とする請求項７に記載の周波数逓倍器。
【請求項９】
　前記第３パルス信号発生回路は、
　前記第２制御信号に応答してイネーブルされ、前記第２クロック信号と前記基準電圧とを受信して前記第２クロック信号と前記基準電圧との差を感知して増幅する第３差動増幅器と、
　前記第３差動増幅器の出力信号を受信して前記第３差動増幅器の出力信号に対応する前記第３パルス信号を生成する第３論理回路と、を備える、ことを特徴とする請求項８に記載の周波数逓倍器。
【請求項１０】
　前記第４パルス信号発生回路は、
　前記第２制御信号に応答してイネーブルされ、前記基準電圧と前記第２クロック信号とを受信して前記基準電圧と前記第２クロック信号との差を感知して増幅する第４差動増幅器と、
　前記第４差動増幅器の出力信号を受信して前記第４差動増幅器の出力信号に対応する前記第４パルス信号を生成する第４論理回路と、を備える、ことを特徴とする請求項９に記載の周波数逓倍器。
【請求項１１】
　前記第１パルス信号ないし前記第４パルス信号は、互いに同じパルス幅を有するパルス信号である、ことを特徴とする請求項６に記載の周波数逓倍器。
【請求項１２】
　デュアルエッジモードの場合に前記第１制御信号がイネーブルされ、クオッドエッジモードの場合に前記第２制御信号がイネーブルされる、ことを特徴とする請求項６に記載の周波数逓倍器。
【請求項１３】
　半導体装置の出力バッファにおいて、
　前記半導体装置から出力される所定のデータを受信して第１クロックに同期されて前記データを出力する第１フリップフロップと、以前のフリップフロッフの出力信号を受信して前記第１クロックに同期されて前記以前のフリップフロップの出力信号を出力する第２フリップフロップないしＮ番目フリップフロップを含む、前記第１クロックを受信する互いに直列接続されたＮ個のフリップフロップと、
　前記Ｎ個のフリップフロップの出力信号を受信して前記出力信号を論理積して出力する論理積回路と、
　第２クロックに同期されて前記論理積回路の出力信号を出力する出力回路と、を備え、
　前記第１クロックのクロック周波数は前記第２クロックのクロック周波数よりＮ倍大きい、ことを特徴とする半導体装置の出力バッファ。
【請求項１４】
　前記出力バッファは、互いに直列連結された４つのフリップフロップを備える、ことを特徴とする請求項１３に記載の半導体装置の出力バッファ。
【請求項１５】
　前記第１クロックは、前記第２クロックより４倍大きい周波数を有するクロックである、ことを特徴とする請求項１４に記載の半導体装置の出力バッファ。
【請求項１６】
　半導体装置において、
　前記半導体装置の入力端に位置し、所定の周波数を有するクロックを受信して前記周波数を逓倍した内部クロックを出力する周波数逓倍器と、
　前記半導体装置のテストのために書き込まれたデータに対応してテストされたデータを出力する出力バッファと、を備え、
　前記周波数逓倍器は、
　同じ周波数を有する第１クロック信号と第２クロック信号とを受信して前記第１クロック信号のレベルが前記第２クロック信号レベルより大きくなる時、第１パルス幅を有する第１パルス信号を発生する第１パルス信号発生回路と、
　第１制御信号に応答してイネーブルされ、所定の基準電圧と前記第１クロック信号とを受信して前記基準電圧のレベルが前記第１クロック信号のレベルより大きくなる時、第２パルス幅を有する第２パルス信号を出力する第２パルス信号発生回路と、
　第２制御信号に応答してイネーブルされ、前記第２クロック信号と前記基準電圧とを受信して前記第２クロック信号のレベルが前記基準電圧のレベルより大きくなる時、第３パルス幅を有する第３パルス信号を出力する第３パルス信号発生回路と、
　第２制御信号に応答してイネーブルされ、前記基準電圧と前記第２制御信号とを受信して前記基準電圧のレベルが前記第２クロック信号のレベルより大きくなる時、第４パルス幅を有する第４パルス信号を出力する第４パルス信号発生回路と、
　前記第１パルス信号ないし前記第４パルス信号を受信してそれらの論理和された前記内部クロックを出力する論理和回路と、を備える、ことを特徴とする半導体装置。
【請求項１７】
　前記第１パルス信号ないし前記第４パルス信号は、互いに同じパルス幅を有するパルス信号である、ことを特徴とする請求項１６に記載の半導体装置。
【請求項１８】
　デュアルエッジモードの場合に前記第１制御信号がイネーブルされ、クオッドエッジモードの場合に前記第２制御信号がイネーブルされる、ことを特徴とする請求項１７に記載の半導体装置。
【請求項１９】
　前記出力バッファは、
　前記半導体装置から出力される所定のデータを受信して第１クロックに同期されて前記データを出力する第１フリップフロップと、以前のフリップフロップの出力信号を受信して前記第１クロックに同期されて前記以前のフリップフロップの出力信号を出力する第２フリップフロップないしＮ番目フリップフロップを含む、前記第１クロックを受信する互いに直列接続されたＮ個のフリップフロップと、
　前記Ｎ個のフリップフロップの出力信号を受信して前記出力信号を論理積して出力する論理積回路と、
　第２クロックに同期されて前記論理積回路の出力信号を出力する出力回路と、を備え、
　前記第１クロックのクロック周波数は前記第２クロックのクロック周波数よりＮ倍大きい、ことを特徴とする請求項１８に記載の半導体装置。
【請求項２０】
　前記出力バッファは、互いに直列連結された４つのフリップフロップを備える、ことを特徴とする請求項１９に記載の半導体装置。
【請求項２１】
　前記第１クロックは、前記第２クロックより４倍大きい周波数を有するクロックである、ことを特徴とする請求項２０に記載の半導体装置。
【請求項２２】
　半導体装置で所定の周波数を有するクロックを受信して前記周波数を逓倍した内部クロックを出力する周波数逓倍方法において、
　同じ周波数を有する第１クロック信号と第２クロック信号とを受信して前記第１クロック信号のレベルが前記第２クロック信号のレベルより大きくなる時、第１パルス幅を有する第１パルス信号を発生する第１パルス信号発生段階と、
　第１制御信号に応答してイネーブルされ、所定の基準電圧と前記第１クロック信号とを受信して前記基準電圧のレベルが前記第１クロック信号のレベルより大きくなる時、第２パルス幅を有する第２パルス信号を出力する第２パルス信号発生段階と、
　前記第１パルス信号及び前記第２パルス信号を受信してそれらの論理和された前記内部クロックを出力する段階と、を備える、ことを特徴とするクロック周波数の逓倍方法。
【請求項２３】
　デュアルエッジモードの場合に前記第１制御信号がイネーブルされる、ことを特徴とする請求項２２に記載のクロック周波数の逓倍方法。
【請求項２４】
　前記第１パルス信号及び前記第２パルス信号は、互いに同じパルス幅を有するパルス信号である、ことを特徴とする請求項２２に記載のクロック周波数の逓倍方法。
【請求項２５】
　半導体装置で所定の周波数を有するクロックを受信して前記周波数を逓倍した内部クロックを出力する周波数逓倍方法において、
　同じ周波数を有する第１クロック信号と第２クロック信号とを受信して前記第１クロック信号のレベルが前記第２クロック信号のレベルより大きくなる時、第１パルス幅を有する第１パルス信号を発生する第１パルス信号発生段階と、
　第１制御信号に応答してイネーブルされ、所定の基準電圧と前記第１クロック信号とを受信して前記基準電圧のレベルが前記第１クロック信号のレベルより大きくなる時、第２パルス幅を有する第２パルス信号を出力する第２パルス信号発生段階と、
　第２制御信号に応答してイネーブルされ、前記第２クロック信号と前記基準電圧とを受信して前記第２クロック信号のレベルが前記基準電圧のレベルより大きくなる時、第３パルス幅を有する第３パルス信号を出力する第３パルス信号発生段階と、
　第２制御信号に応答してイネーブルされ、前記基準電圧と前記第２制御信号とを受信して前記基準電圧のレベルが前記第２クロック信号のレベルより大きくなる時、第４パルス幅を有する第４パルス信号を出力する第４パルス信号発生段階と、
　前記第１パルス信号ないし前記第４パルス信号を受信してそれらの論理和された前記内部クロックを出力する段階と、を備える、ことを特徴とするクロック周波数逓倍方法。
【請求項２６】
　前記第１パルス信号ないし前記第４パルス信号は、互いに同じパルス幅を有するパルス信号である、ことを特徴とする請求項２５に記載のクロック周波数逓倍方法。
【請求項２７】
　デュアルエッジモードの場合に前記第１制御信号がイネーブルされ、クオッドエッジモードの場合に前記第２制御信号がイネーブルされる、ことを特徴とする請求項２５に記載のクロック周波数の逓倍方法。
【発明の詳細な説明】
【技術分野】
【０００１】
　本発明は半導体装置に係り、特に外部クロックの周波数を逓倍する周波数逓倍器及び逓倍方法、データの出力バッファ及びそれらを備える半導体装置に関する。
【背景技術】
【０００２】
　半導体装置の設計過程では、一旦メモリチップを設計した後でメモリセルに異常があるか否かを確認するために所定のテストを経る。このようなテストには、半導体工程の段階で行うテストとチップを製造した後で正常に作動しているか否かを検査するテストとに分けられている。
　このうち、チップを製造した後のテストは半導体装置に一定のデータを記入した後で出力端から出力されるデータを確認して前記データを調べることにより行われる。
【０００３】
　このようなテストは半導体装置のテスト装備を利用して行われる。テスト装備は半導体装置に外部クロックを入力してメモリセルに書き込まれたデータに相応する出力信号を半導体装置から受信する。すなわち、半導体装置から受信される出力信号によって半導体装置のメモリセルの欠陥有無を把握できる。
【０００４】
　テストのためには、半導体装置のクロック周波数とテスト装備のクロック周波数とが一致しなければならない。両クロックの周波数が一致してこそ半導体装置から出力されるデータをテスト装置がエラーなしに感知できるためである。ところが、一般的に半導体装置内部の動作速度と半導体テスト装備の動作速度とが同一ではない。
　特に、半導体装置が高速化されるにつれ、半導体装置の内部動作速度にテスト装備の動作速度がついて行けない。このような場合には、さらに遅いテスト装備の動作速度に合わせて半導体装置のテスト作業を行う。
【０００５】
　例えば、半導体装置の内部動作速度が４００ＭＨｚや、テスト装備のクロック周波数は１００ＭＨｚに過ぎない場合には、テスト装備のクロック周波数に合わせて半導体装置のテストを行うしかない。テスト装備の動作周波数は一定であり、もしテスト装備の動作周波数を変えるためにはテスト装備自体を交換しなければならないので、半導体装置の動作周波数をテスト装備のクロック周波数に合わせなければならない。
【０００６】
　低速で動作する半導体装置に対するテスト作業は大きな問題がない。しかし、半導体装置が高速で動作してメモリの容量及びチップの集積度が高くなるにつれ、前述のように半導体装置と半導体装置の動作をテストするテスタ間に互換がなされないために、テスト時間が長くなりかつテストの効率的な使用にも問題点を有すようになる。
　半導体装置のテスト時間は半導体装置の原価と直接的な関連があるために、テスト時間が長くなるならば、それによる製品原価も高くなって製品の価格が上昇するという問題点がある。
【０００７】
　従って、低周波数で動作するテスタと互換できる半導体装置であり、内部では速い速度で動作でき、テスト段階でテスタと互換できる半導体装置が切実に要求される。このような半導体装置は、外部クロックを受信して前記外部クロックのクロック周波数を逓倍させる回路及びテスト段階で多量のデータを一度に検査できる出力バッファを備える。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
　本発明がなそうとする技術的課題は、高速の半導体装置と低速の周辺機器との互換のために低いクロック周波数を有する外部クロックを高いクロック周波数に逓倍する周波数逓倍器及びその方法を提供するところにある。
　本発明がなそうとする他の技術的課題は、高速の半導体装置と低速の周辺機器との互換のために、半導体装置をテストするために書き込まれたデータを出力するデータ出力バッファを提供するところにある。
　本発明がなそうとするさらに他の技術的課題は、前記周波数逓倍器及び前記データ出力バッファを備える半導体装置を提供するところにある。
【課題を解決するための手段】
【０００９】
　前記技術的課題を達成するための本発明の一面は所定の周波数を有する外部クロックを受信して前記周波数を逓倍した内部クロックを出力する周波数逓倍器に関する。本発明による周波数逓倍器は、同じ周波数を有する第１クロック信号と第２クロック信号とを受信して前記第１クロック信号のレベルが前記第２クロック信号のレベルより大きくなる時、第１パルス幅を有する第１パルス信号を発生する第１パルス信号発生回路と、第１制御信号に応答してイネーブルされ、所定の基準電圧と前記第１クロック信号とを受信して前記基準電圧のレベルが前記第１クロック信号のレベルより大きくなる時、第２パルス幅を有する第２パルス信号を出力する第２パルス信号発生回路と、前記第１パルス信号及び前記第２パルス信号を受信してそれらの論理和された前記内部クロックを出力する論理和回路とを備える。
【００１０】
　望ましくは、前記前記第１パルス信号発生回路は前記第１クロック信号と前記第２クロック信号とを受信し、前記第１クロック信号及び前記第２クロック信号の差を感知して増幅する第１差動増幅器と、前記第１差動増幅器の出力信号を受信して前記第１差動増幅器の出力信号に対応する前記第１パルス信号を生成する第１論理回路とを備えることを特徴とする。
【００１１】
　また望ましくは、前記第２パルス信号発生回路は前記第１制御信号に応答してイネーブルされ、前記基準電圧と前記第１クロック信号とを受信して前記基準電圧と前記第１クロック信号との差を感知して増幅する第２差動増幅器と、前記第２差動増幅器の出力信号を受信して前記第２差動増幅器の出力信号に対応する前記第２パルス信号を生成する第２論理回路とを備えることを特徴とする。
【００１２】
　また望ましくは、前記第１パルス信号及び前記第２パルス信号は互いに同じパルス幅を有するパルス信号であることを特徴とする。
【００１３】
　前記技術的課題を達成するための本発明の他の一面は所定の周波数を有する外部クロックを受信して前記周波数を逓倍した内部クロックを出力する周波数逓倍器に関する。本発明による周波数逓倍器は、同じ周波数を有する第１クロック信号と第２クロック信号とを受信して前記第１クロック信号のレベルが前記第２クロック信号のレベルより大きくなる時、第１パルス幅を有する第１パルス信号を発生する第１パルス信号発生回路と、第１制御信号に応答してイネーブルされ、所定の基準電圧と前記第１クロック信号とを受信して前記基準電圧のレベルが前記第１クロック信号のレベルより大きくなる時、第２パルス幅を有する第２パルス信号を出力する第２パルス信号発生回路と、第２制御信号に応答してイネーブルされ、前記第２クロック信号と前記基準電圧とを受信して前記第２クロック信号のレベルが前記基準電圧のレベルより大きくなる時、第３パルス幅を有する第３パルス信号を出力する第３パルス信号発生回路と、第２制御信号に応答してイネーブルされ、前記基準電圧と前記第２制御信号とを受信して前記基準電圧のレベルが前記第２クロック信号のレベルより大きくなる時、第４パルス幅を有する第４パルス信号を出力する第４パルス信号発生回路と、前記第１パルス信号ないし前記第４パルス信号を受信してそれらの論理和された前記内部クロックを出力する論理和回路とを備える。
【００１４】
　望ましくは、前記第１パルス信号発生回路は前記第１クロック信号と前記第２クロック信号とを受信し、前記第１クロック信号及び前記第２クロック信号の差を感知して増幅する第１差動増幅器と、前記第１差動増幅器の出力信号を受信して前記第１差動増幅器の出力信号に対応する前記第１パルス信号を生成する第１論理回路とを備えることを特徴とする。
【００１５】
　また望ましくは、デュアルエッジモードの場合に前記第１制御信号がイネーブルされ、クオッドエッジモードの場合に前記第２制御信号がイネーブルされることを特徴とする。
【００１６】
　前記技術的課題を達成するための本発明のさらに他の一面は半導体装置の出力バッファに関する。本発明による半導体装置の出力バッファは、前記半導体装置から出力される所定のデータを受信して第１クロックに同期されて前記データを出力する第１フリップフロップと、以前のフリップフロップの出力信号を受信して前記第１クロックに同期されて前記以前のフリップフロップの出力信号を出力する第２フリップフロップないしＮ番目フリップフロップとを含む、前記第１クロックを受信する互いに直列接続されたＮ個のフリップフロップと、前記Ｎ個のフリップフロップの出力信号を受信して前記出力信号を論理積して出力する論理積回路と、第２クロックに同期されて前記論理積回路の出力信号を出力する出力回路とを備え、前記第１クロックのクロック周波数は前記第２クロックのクロック周波数よりＮ倍大きいことを特徴とする。
【００１７】
　望ましくは、前記出力バッファは互いに直列連結された４つのフリップフロップを備えることを特徴とし、前記第１クロックは前記第２クロックより４倍大きい周波数を有するクロックであることを特徴とする。
【００１８】
　前記技術的課題を達成するための本発明のさらに他の一面は半導体装置に関する。本発明による半導体装置は、前記半導体装置の入力端に位置し、所定の周波数を有するクロックを受信して前記周波数を逓倍した内部クロックを出力する周波数逓倍器と、前記半導体装置のテストのために書き込まれたデータに対応してテストされたデータを出力する出力バッファを備え、前記周波数逓倍器は同じ周波数を有する第１クロック信号と第２クロック信号とを受信して前記第１クロック信号のレベルが前記第２クロック信号レベルより大きくなる時、第１パルス幅を有する第１パルス信号を発生する第１パルス信号発生回路と、第１制御信号に応答してイネーブルされ、所定の基準電圧と前記第１クロック信号とを受信して前記基準電圧のレベルが前記第１クロック信号のレベルより大きくなる時、第２パルス幅を有する第２パルス信号を出力する第２パルス信号発生回路と、第２制御信号に応答してイネーブルされ、前記第２クロック信号と前記基準電圧とを受信して前記第２クロック信号のレベルが前記基準電圧のレベルより大きくなる時、第３パルス幅を有する第３パルス信号を出力する第３パルス信号発生回路と、第２制御信号に応答してイネーブルされ、前記基準電圧と前記第２制御信号とを受信して前記基準電圧のレベルが前記第２クロック信号のレベルより大きくなる時、第４パルス幅を有する第４パルス信号を出力する第４パルス信号発生回路と、前記第１パルス信号ないし前記第４パルス信号を受信してそれらの論理和された前記内部クロックを出力する論理和回路とを備えることを特徴とする。
【００１９】
　前記技術的課題を達成するための本発明のさらに他の一面は半導体装置で所定の周波数を有するクロックを受信して前記周波数を逓倍した内部クロックを出力する周波数逓倍方法に関する。本発明による周波数逓倍方法は、同じ周波数を有する第１クロック信号と第２クロック信号とを受信して前記第１クロック信号のレベルが前記第２クロック信号のレベルより大きくなる時、第１パルス幅を有する第１パルス信号を発生する第１パルス信号発生段階と、第１制御信号に応答してイネーブルされ、所定の基準電圧と前記第１クロック信号とを受信して前記基準電圧のレベルが前記第１クロック信号のレベルより大きくなる時、第２パルス幅を有する第２パルス信号を出力する第２パルス信号発生段階と、前記第１パルス信号及び前記第２パルス信号を受信してそれらの論理和された前記内部クロックを出力する段階とを備える。
【００２０】
　前記技術的課題を達成するための本発明のさらに他の一面は半導体装置で所定の周波数を有するクロックを受信して前記周波数を逓倍した内部クロックを出力する周波数逓倍方法に関したことである。本発明による周波数逓倍方法ＥＮ同じ周波数を有する第１クロック信号と第２クロック信号とを受信して前記第１クロック信号のレベルが前記第２クロック信号のレベルより大きくなる時、第１パルス幅を有する第１パルス信号を発生する第１パルス信号発生段階と、第１制御信号に応答してイネーブルされ、所定の基準電圧と前記第１クロック信号とを受信して前記基準電圧のレベルが前記第１クロック信号のレベルより大きくなる時、第２パルス幅を有する第２パルス信号を出力する第２パルス信号発生段階と、第２制御信号に応答してイネーブルされ、前記第２クロック信号と前記基準電圧を受信し、前記第２クロック信号のレベルが前記基準電圧のレベルより大きくなる時、第３パルス幅を有する第３パルス信号を出力する第３パルス信号発生段階と、第２制御信号に応答してイネーブルされ、前記基準電圧と前記第２制御信号とを受信して前記基準電圧のレベルが前記第２クロック信号のレベルより大きくなる時、第４パルス幅を有する第４パルス信号を出力する第４パルス信号発生段階と、前記第１パルス信号ないし前記第４パルス信号を受信してそれらの論理和された前記内部クロックを出力する段階を備える。
【発明の効果】
【００２１】
　本発明による周波数逓倍器は既存の周波数逓倍器とは異なり、周波数逓倍器から発生するパルス信号のスキューをなくせ、周波数を多様に逓倍できる。
　また、本発明にしたがう出力バッファ及び前記周波数逓倍器と前記出力バッファとを備える半導体装置は低周波数を有するクロックを利用して一度に多数のメモリセルをテストできるために、テスト時間及び費用を大幅に減らせ、低周波数で動作する既存のテスト装備を効率的に利用できる。
【発明を実施するための最良の形態】
【００２２】
　本発明と本発明の動作上のメリット及び本発明の実施によって達成される目的を十分に理解するためには本発明の望ましい実施例を例示する図面及び図面に記載された内容を参照せねばならない。
　以下、図面を参照しつつ本発明の望ましい実施例を説明することにより、本発明を詳細に説明する。各図面に提示された同じ参照符号は同じ部材を示す。
【００２３】
　図１は半導体装置とテスト装備との関係を概略的に示した図面である。図１に示されたように、半導体装置１００はテストのためにテスト装備１１０とインターフェースされねばならない。しかし、テスト装備１１０の動作速度と半導体装置１１０の動作速度とが相異なる。
【００２４】
　従って、本発明では、テスト装備１１０から入力される外部クロックＣＬＫ，ＣＬＫＢを受信して外部クロックＣＬＫ，ＣＬＫＢの周波数をＮ倍逓倍する装置及び出力端から出力されるデータを外部のテスト装備１１０とインターフェースされるようにデータを出力するデータ出力バッファを提供する。
【００２５】
　図２は従来技術による周波数逓倍器を示した図面であり、図３は図２による各部分での信号波形を示したタイミング図である。図２に示された周波数逓倍器２００は、差動増幅器２１０、第１パルス信号発生部２２０、第２パルス信号発生部２３０、論理和回路２４０を備える。
【００２６】
　差動増幅器２１０は、外部クロックＣＬＫ，ＣＬＫＢを受信してその差を増幅して第１パルス信号発生部２２０及び第２パルス信号発生部２３０に出力する。第１パルス信号発生部２２０は、多数の反転回路２２１，２２２，２２３，２２５及び否定論理積回路２２４を備え、外部クロックＣＬＫの立上がりエッジで所定のパルス幅を有する第１パルスＡを出力する。
【００２７】
　第２パルス信号発生部２３０は、多数の反転回路２３１，２３２，２３３，２３５，２３６及び否定論理積回路２３４を備え、外部クロックＣＬＫの立下りエッジで所定のパルス幅を有する第２パルスＢを出力する。論理和回路２４０は、第１パルスＡ及び第２パルスＢを論理和して内部クロックＰＣＬＫを出力する。
【００２８】
　図３から分かるように、第２パルスＢが出力される時に所定のスキューが存在するが、これは図２に示された第１パルス信号発生部２２０と第２パルス信号発生部２３０との時間差に起因する。すなわち、第２パルス信号発生部２３０に示された反転回路２３６の遅延量だけ（遅延時間をαとする）のスキューが発生するという問題点がある。
【００２９】
　図４は、本発明の望ましい実施例による周波数逓倍器を示した図面であり、図５は、図４に示された周波数逓倍器の各部分での信号波形を示したタイミング図である。
【００３０】
　図４に示された周波数逓倍器４００は、第１パルス信号発生回路４１０、第２パルス信号発生回路４２０、第３パルス信号発生回路４３０、第４パルス信号発生回路４４０及び論理和回路４５０を備える。第１パルス信号発生回路４１０は、第１クロック信号ＣＬＫ及び第２クロック信号ＣＬＫＢを受信して第１パルス信号Ａを出力する。第２パルス信号発生回路４２０は、第１制御信号ＤＥまたは第２制御信号ＱＥによってイネーブルされ、基準電圧ＶＲＥＦと第１クロック信号ＣＬＫとを受信して第２パルス信号Ｂを出力する。
【００３１】
　第３パルス信号発生回路４３０は、第２制御信号ＱＥによってイネーブルされ、第２クロック信号ＣＬＫＢと基準電圧ＶＲＥＦとを受信して第３パルス信号Ｃを出力する。第４パルス信号発生回路４４０は、第２制御信号ＱＥによってイネーブルされ、基準電圧ＶＲＥＦと第２クロック信号ＣＬＫＢとを受信して第４パルス信号Ｄを出力する。
【００３２】
　本実施例で、第１パルス信号発生回路４１０は、差動増幅器４１１及び多数の論理回路４１２，４１３，４１４，４１５，４１６を備える。差動増幅器４１１は、第１クロック信号ＣＬＫ及び第２クロック信号ＣＬＫＢを受信して、その差を感知して増幅した信号を出力する。差動増幅器４１１の第１入力端は、第１クロック信号ＣＬＫを受信し、第２入力端は第２クロック信号ＣＬＫＢを受信する。
【００３３】
　多数の反転回路４１２，４１３，４１４は互いに直列連結される。すなわち、反転回路４１２は、差動増幅器４１１の出力信号を受信して差動増幅器４１１の出力信号を反転して出力し、反転回路４１３は、反転回路４１２の出力信号を受信して反転回路４１２の出力信号を反転して出力する。反転回路４１４は、反転回路４１３の出力信号を受信して反転回路４１３の出力信号を反転して出力する。
【００３４】
　否定論理積回路４１５は、差動増幅器４１１の出力信号と反転回路４１４の出力信号とを受信して否定論理積して出力する。反転回路４１６は、否定論理積回路４１５の出力信号を受信して反転して第１パルス信号Ａを出力する。
【００３５】
　第２パルス信号発生回路４２０は、差動増幅器４２１及び多数の論理回路４２２，４２３，４２４，４２５，４２６を備える。第３パルス信号発生回路４３０は、差動増幅器４３１及び多数の論理回路４３２，４３３，４３４，４３５，４３６を備える。第４パルス信号発生回路４４０は、差動増幅器４４１及び多数の論理回路４４２，４４３，４４４，４４５，４４６を備える。それぞれの第２パルス信号発生回路４２０ないし第４パルス信号発生回路４４０は、第１パルス信号発生回路４１０と同じ構造になっている。すなわち差動増幅器４２１，４３１，４４１、及び多数の反転回路４２２，４２３，４２４，４３２，４３３，４３４，４４２，４４３，４４４、否定論理積回路４２５，４３５，４４５、そして反転回路４２６，４３６，４４６の連結関係は、第１パルス信号発生回路４１０の連結関係と同じである。
【００３６】
　第２パルス信号発生回路４２０の差動増幅器４２１の第１入力端は基準電圧ＶＲＥＦを受信し、差動増幅器４２１の第２入力端は第１クロック信号ＣＬＫを受信する。第３パルス信号発生回路４３０の差動増幅器４３１の第１入力端は第２クロック信号ＣＬＫＢを受信し、差動増幅器４３１の第２入力端は基準電圧ＶＲＥＦを受信する。第４パルス信号発生回路４４０の差動増幅器４４１の第１入力端は基準電圧ＶＲＥＦを受信し、差動増幅器４４１の第２入力端は第２クロック信号ＣＬＫＢを受信する。
【００３７】
　ただし、第２パルス信号発生回路４２０は、第１制御信号ＤＥ及び第２制御信号ＱＥを論理和する論理回路４２７、論理回路４２７の出力信号を反転して出力する反転回路４２８、反転回路４２８の出力信号がゲートに接続され、ドレーンとソースとがそれぞれ電源電圧ＶＤＤ及び差動増幅器４２１に接続されるＰＭＯＳトランジスタＭＰ２及び反転回路５２８の出力信号がゲートに接続され、ドレーンとソースとがそれぞれ差動増幅器４２１の出力端及び接地電源ＶＳＳに接続されるＮＭＯＳトランジスタＭＮ２をさらに備える。
【００３８】
　第３パルス信号発生回路４３０及び第４パルス信号発生回路４４０は、第２制御信号ＱＥを反転して出力する反転回路４３７、反転回路４３７の出力信号がゲートに接続され、ドレーンとソースとがそれぞれ電源電圧ＶＤＤ及び差動増幅器４３１，４４１に接続されるＰＭＯＳトランジスタＭＰ３，ＭＰ４及び反転回路４３７の出力信号がゲートに接続されてドレーンとソースとがそれぞれ差動増幅器４３１，４４１の出力端及び接地電源ＶＳＳに接続されるＮＭＯＳトランジスタＭＮ３，ＭＮ４、をさらに備える。
【００３９】
　図４の回路図及び図５のタイミング図を参考として、本発明による周波数逓倍器の動作を説明すれば、次の通りである。図５のタイミング図に、第１クロック信号ＣＬＫ及び第２クロック信号ＣＬＫＢそして基準電圧ＶＲＥＦ信号が図示されている。もし、第１制御信号ＤＥ及び第２制御信号ＱＥがとちらもディスエーブルされたなら、ＰＭＯＳトランジスタＭＰ２，ＭＰ３，ＭＰ４が全てターンオフされるために、差動増幅器４２１，４３１，４４１が動作しない。また、ＮＭＯＳトランジスタＭＮ２，ＭＮ３，ＭＮ４はターンオンされて、差動増幅器４２１，４３１，４４１の出力端をリセットさせる。従って、この場合には差動増幅器４１１だけ動作し、第１パルス信号Ａが発生する。この場合は周波数の逓倍のない場合である。
【００４０】
　ここで、第１制御信号ＤＥだけイネーブルされ、第２制御信号ＱＥはディスエーブルされたと仮定する。それにより、ＰＭＯＳトランジスタＭＰ３，ＭＰ４は作動せずに、ＮＭＯＳトランジスタＭＮ３，ＭＮ４がターンオンされるために、第３パルス信号Ｃ及び第４パルス信号Ｄは出力されない。しかし、第１制御信号がイネーブルされれば、論理回路４２７は論理ハイの論理状態を出力し、従って、反転回路４２８は論理ローの論理状態を出力する。
【００４１】
　すなわち、反転回路４２８が論理ローの論理状態を出力するために、ＰＭＯＳトランジスタＭＰ２はターンオンされて、ＮＭＯＳトランジスタＭＮ２はターンオフされる。すなわち、この場合には第２パルス信号発生回路４２０が動作する。第２パルス信号発生回路４２０によって第２パルス信号Ｂが生成されて、論理和回路４５０は外部クロックＣＬＫまたはＣＬＫＢを２倍に逓倍したクロックを出力する。
【００４２】
　また、第１制御信号ＤＥに関係なく、第２制御信号ＱＥがイネーブルされたと仮定する。それにより、ＰＭＯＳトランジスタＭＰ２，ＭＰ３，ＭＰ４は全てターンオンされ、ＮＭＯＳトランジスタＭＮ２，ＭＮ３，ＭＮ４は全てターンオフされる。従って、第２制御信号ＱＥがイネーブルされれば、第１パルス信号発生回路４１０ないし第４パルス信号発生回路４４０が全て動作し、それぞれ第１パルス信号Ａ、第２パルス信号Ｂ、第３パルス信号Ｃ、第４パルス信号Ｄを生成するので、論理和回路４５０は、外部クロックＣＬＫまたはＣＬＫＢを４倍に逓倍したクロックを出力する。
【００４３】
　このように、第１制御信号ＤＥがイネーブルされる場合は外部クロックが２倍に逓倍され、第２制御信号ＱＥがイネーブルされる場合に外部クロックが４倍に逓倍されるので、第１制御信号ＤＥがイネーブルされる場合をデュアルエッジモードと言い、第２制御信号ＱＥがイネーブルされる場合はクオッドエッジモードと言う。
【００４４】
　ここで、第１パルス信号Ａないし第４パルス信号Ｄのパルス幅は、全て同じであることが望ましい。このようなパルス幅は、否定論理積回路４１５，４２５，４３５，４４５の一つの入力端に連結された多数の反転回路４１２，４１３，４１４，４２２，４２３，４２４，４３２，４３３，４３４の総遅延量によって決定される。
【００４５】
　すなわち、本発明の周波数逓倍器４００によれば、既存の周波数逓倍器とは異なり、それぞれのパルス信号発生回路によって発生するパルス信号のスキューをなくせる長所がある。そして、それぞれの相応する制御信号をイネーブルさせることにより、デュアルエッジモード及びクオッドエッジモードで動作させられる。
【００４６】
　本発明の周波数逓倍器４００は、クオッドエッジモードまで行えるように具現されたが、このような周波数逓倍器の他の変形は十分に可能である。例えば、既存の外部クロックを２倍逓倍できる周波数逓倍器も具現でき、本発明の実施例から８倍、１６倍、それ以上の周波数に逓倍できる多重エッジモードを支援する周波数逓倍器も具現できることは、当業者に自明であると言える。
【００４７】
　図６は、本発明の望ましい実施例による半導体装置の出力バッファを概略的に示した図面である。図６に示された半導体装置の出力バッファ６００は、多数のフリップフロップ６０１，６０２，６０３，６０４、論理積回路６０５及び出力回路６０６を備える。
【００４８】
　第１フリップフロップ６０１は、半導体装置（図示せず）からデータＤＡＴＡを受信して、第１クロックＣＬＫ１に同期されてデータＤＡＴＡを出力する。第２フリップフロップ６０２は、第１フリップフロップ６０２の出力信号を受信して、第１クロックＣＬＫ１に同期されて、第１フリップフロップ６０２の出力信号を出力する。図７に示された出力バッファ６００で、４つのフリップフロップ６０１，６０２，６０３，６０４はこのように接続される。
【００４９】
　論理積回路６０５は、多数のフリップフロップ６０１，６０２，６０３，６０４の出力信号を受信して、前記出力信号を論理積して出力する。そして、出力回路６０６は論理積回路６０５の出力信号を受信し、第２クロックＣＬＫ２に同期されて論理積回路６０５の出力信号を外部に出力する。
【００５０】
　このような出力バッファ６００は、Ｎ（Ｎは２以上の自然数）個のフリップフロップから構成され、図６に示された出力バッファは、Ｎが４である場合を例示したものに過ぎない。また、第１クロックＣＬＫ１のクロック周波数は、第２クロックＣＬＫ２のクロック周波数よりＮ倍（図６の場合には４倍）大きいことが望ましい。
【００５１】
　図６を参照して、本発明による半導体装置のデータ出力バッファ６００の動作を説明すれば次の通りである。半導体装置のテスト結果として出力されるデータＤＡＴＡが、出力バッファに入力される。この時、半導体装置内部の動作速度は外部のテスト装置（図示せず）の動作速度より速いために、本発明では速い動作速度に出力されるデータを外部のテスト装置の動作速度でインターフェースするためのデータ出力バッファが提供される。
【００５２】
　第１フリップフロップ６０１は、データＤＡＴＡを受信して第１クロックＣＬＫ１に同期されてデータＤＡＴＡを出力する。第２フリップフロップ６０２は、第１フリップフロップ６０１の出力信号を受信して第１クロックＣＬＫ１に同期されて第１フリップフロップ６０１の出力信号を出力する。第３フリップフロップ６０３は、第２フリップフロップ６０２の出力信号を受信して第１クロックＣＬＫ１に同期されて第２フリップフロップ６０２の出力信号を出力する。第４フリップフロップ６０４は、第３フリップフロップ６０３の出力信号を受信して第１クロックＣＬＫ１に同期されて第３フリップフロップ６０３の出力信号を出力する。
【００５３】
　データＤＡＴＡが連続的に出力されれば、フリップフロップ６０１，６０２，６０３，６０４の出力信号は、それぞれ連続されたデータを有する。論理積回路６０５は、フリップフロップ６０１，６０２，６０３，６０４の出力信号を受信して論理積して出力する。出力回路６０６は、論理積回路６０５の出力信号を受信して第２クロックＣＬＫ２に応答して論理積回路６０５の出力信号を出力する。出力回路６０６の出力信号は、外部に出力されてテスト装置（図示されず）に入力され、出力回路６０６の出力信号によって半導体装置の欠陥有無をテストできる。
【００５４】
　ここで、入力されるデータＤＡＴＡは、半導体装置をテストした結果の一種である。すなわち、テスト過程では、例えば、メモリセルにデータを全て１と書き込んだ後でこれを読み込む段階を経る。この場合、それぞれのビットを一つ一つテストせず、多数のビットを一度にテストする方法が使われるが、これを多重ビットテストという。
【００５５】
　半導体装置内部には、多数のビットを比較して一つのデータを出力する比較回路が存在する。比較回路は、多数のビットを論理積して一つの出力信号を出力するように具現できる。もし比較回路の比較結果、論理ハイと出力されなければ、メモリセルに欠陥のある不良チップと判断できる。
【００５６】
　図７は、図６に示された出力バッファの動作をクロックと共に示したタイミング図である。図７を参照すれば、第１クロックＣＬＫ１に応答して４つのデータが順次フリップフロップに保存され、第２クロックＣＬＫ２に応答して４つのデータの比較結果に相応する出力信号が出力される構造を有する。
【００５７】
　すなわち、図６及び図７から分かるように、本発明の出力バッファ６００によれば、テストされたデータＤＡＴＡを４倍速い第１クロックＣＬＫ１によって動作させてこれを第２クロックＣＬＫ２に一度に出力させることにより、半導体装置のテスト時間を大幅に縮められる。
【００５８】
　図８は、本発明の望ましい実施例による周波数逓倍器と出力バッファとを備えた半導体装置を概略的に示したブロック図である。図８に示された半導体装置８００は、特に周波数逓倍器８１０及びデータ出力バッファ８３０を備える。図８に示された半導体装置８００によって、メモリ装置がテストされる経路を概略的に説明すれば次の通りである。
【００５９】
　周波数逓倍器８１０は、外部クロックＣＬＫ，ＣＬＫＢを受信して外部クロックＣＬＫ，ＣＬＫＢの周波数をＮ倍逓倍する。周波数逓倍器８１０の出力信号は、レイテンシ制御器８２２、内部カラムアドレス発生器８２３、カラムアドレスデコーダ８２４及びデータ出力バッファ８３０の比較回路８３１に入力される。
【００６０】
　レイテンシ制御器８２２は、モードレジスタ８２１の出力信号に応答して半導体装置のレイテンシを制御して、その結果を出力端８３２及びＩ／Ｏ制御部８２６に出力する。半導体装置をテストするために、内部カラムアドレス発生器８２３は、内部クロックＰＣＬＫに同期されてアドレスを発生し、カラムアドレスデコーダ８２４に出力する。
【００６１】
　カラムアドレスデコーダ８２４は、内部カラムアドレス発生器８２３の出力信号を受信して、カラム選択信号ＣＳＬをメモリセル８２５に出力する。カラム選択信号ＣＳＬに応答してメモリセル８２５内部のデータが読み込まれ、前記データは、Ｉ／Ｏ制御部８２６を通じてデータ出力バッファ８３０を経て外部に出力される。このような外部に出力されたデータＤＡＴＡは、テスト装備（図示せず）に入力されて半導体装置の誤動作いかんがテストされる。
【００６２】
　図８に示された半導体装置８００は、逓倍された内部クロックＰＣＬＫによって半導体装置８００を動作させることにより、半導体装置８００の内部を高速で動作できる。併せて、テストする時にテスト装備（図示せず）のような周波数を有したクロックによって出力データを得られるデータ出力バッファ８３０を備える。従って、半導体装置８００をテストするにあたって効率的にテストできる。
【００６３】
　以上のように、図面と明細書とにより最適実施例が開示された。ここで、特定の用語が使われたが、それは単に本発明を説明するための目的で使われたものであって、意味の限定や特許請求範囲に記載された本発明の範囲を制限するために使われたものではない。従って、本技術分野の当業者ならば、これらから多様な変形及び均等な他実施例が可能であるという点が理解されるであろう。よって、本発明の真の技術的保護範囲は特許請求範囲の技術的思想により決まるものである。
【産業上の利用可能性】
【００６４】
　本発明によるクロック周波数逓倍器は半導体装置のテストに利用され、半導体メモリ装置、その他半導体集積回路装置が前記クロック周波数逓倍器を備える場合に、工程後のテスト段階で効率的なテストがなされうる。
【図面の簡単な説明】
【００６５】
【図１】半導体装置とテスト装備との関係を概略的に示した図面である。
【図２】従来技術による周波数逓倍器を示した図面である。
【図３】図２による各部分での信号波形を示したタイミング図である。
【図４】本発明の望ましい実施例による周波数逓倍器を示した図面である。
【図５】図４に示された周波数逓倍器の各部分での信号波形を示したタイミング図である。
【図６】本発明の望ましい実施例による半導体装置の出力バッファを概略的に示した図面である。
【図７】図６に示された出力バッファの動作をクロックと共に示したタイミング図である。
【図８】本発明の望ましい実施例による周波数逓倍器と出力バッファとを備えた半導体装置を概略的に示したブロック図である。
【符号の説明】
【００６６】
　　　４００　　逓倍器
　　　４１０　　第１パルス信号発生回路
　　　４１１，４２１，４３１，４４１　　差動増幅器
　　　４１２，４１３，４１４，４１６，４２２，４２３，４２４，４２６，４２８，４３２，４３３，４３４，４３６，４３７，４４２，４４３，４４４，４４６　　反転回路
　　　４１５，４２５，４３５，４４５　　否定論理積回路
　　　４２０　　第２パルス信号発生回路
　　　４２７　　論理回路
　　　４３０　　第３パルス信号発生回路
　　　４４０　　第４パルス信号発生回路
　　　４５０　　論理和回路
　　　Ａ　　　　第１パルス信号
　　　Ｂ　　　　第２パルス信号
　　　Ｃ　　　　第３パルス信号
　　　Ｄ　　　　第４パルス信号
　　　ＣＬＫ　　第１クロック信号
　　　ＣＬＫＢ　第２クロック信号
　　　ＤＥ　　　第１制御信号
　　　ＱＥ　　　　第２制御信号
　　　ＰＣＬＫ　　内部クロック
　　　ＶＲＥＦ　　基準電圧
　　　ＶＤＤ　　　電源電圧
　　　ＶＳＳ　　　接地電圧
　　　ＭＮ２，ＭＮ３，ＭＮ４　　ＮＭＯＳトランジスタ
　　　ＭＰ２，ＭＰ３，ＭＰ４　　ＰＭＯＳトランジスタ
【図１】
2004129254.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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