(57)【要約】【課題】ＭＴＪの抵抗値のバラツキの影響を回避しつつ、正確、且つ、高速な読み出し動作が実行可能なＭＲＡＭを提供する。【解決手段】本発明によるＭＲＡＭの動作方法は、固定された磁化を有する固定強磁性層（１０）と、反転可能な磁化を有する自由強磁性層（１２）と、固定強磁性層（１０）と自由強磁性層（１２）との間に設けられたトンネル障壁層（１１）とから構成されるＭＴＪを含み、且つ、自由強磁性層（１２）の磁化の方向として記憶データを記憶するメモリセル（２）を備えたＭＲＡＭの読み出し方法である。当該読み出し方法は、（Ａ）自由強磁性層（１２）に磁界が印加されていないときにＭＴＪが示す第１抵抗値と、自由強磁性層（１２）の容易軸の方向と異なる方向に自由強磁性層（１２）に磁界が印加されているときに該ＭＴＪが示す第２抵抗値とに基づいて、メモリセル（２）に記憶されている記憶データを判別するステップを備えている。【選択図】  図１
2004185698.tif 000002
【特許請求の範囲】
【請求項１】
固定された磁化を有する固定強磁性層と、反転可能な磁化を有する自由強磁性層と、前記固定強磁性層と前記自由強磁性層との間に設けられたトンネル障壁層とから構成されるＭＴＪ（Ｍａｇｎｅｔｉｃ  Ｔｕｎｎｅｌ  Ｊｕｎｃｔｉｏｎ）を含み、且つ、前記自由強磁性層の磁化の方向として記憶データを記憶するメモリセルを備えたＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）の読み出し方法であって、
（Ａ）前記自由強磁性層に磁界が印加されていないときに前記ＭＴＪが示す第１抵抗値と、前記自由強磁性層に前記自由強磁性層の容易軸の方向と異なる方向に磁界が印加されているときに前記ＭＴＪが示す第２抵抗値とに基づいて、前記記憶データを判別するステップ
を備えた
ＭＲＡＭの読み出し方法。
【請求項２】
請求項１に記載のＭＲＡＭの読み出し方法において、
前記（Ａ）ステップは、
（Ａ１）前記第１抵抗値が前記第２抵抗値よりも高いとき、前記記憶データを第１データと判定するステップと、
（Ａ２）前記第１抵抗値が前記第２抵抗値よりも低いとき、前記記憶データを前記第１データと相補の第２データと判定するステップ
とを含む
ＭＲＡＭの読み出し方法。
【請求項３】
請求項１に記載のＭＲＡＭの読み出し方法において、
前記磁界の強さは、前記データが破壊されない程度に小さい
ＭＲＡＭの読み出し方法。
【請求項４】
請求項１に記載のＭＲＡＭの読み出し方法において、
前記磁界の強さは、前記自由強磁性層の磁化を反転させない程度に小さい
ＭＲＡＭの読み出し方法。
【請求項５】
固定された磁化を有する固定強磁性層と、反転可能な磁化を有する自由強磁性層と、前記固定強磁性層と前記自由強磁性層との間に設けられたトンネル障壁層とから構成されるＭＴＪを備えたメモリセルと、
前記自由強磁性層の容易軸と異なる方向に前記自由強磁性層に磁界を印加する第１読み出し電流が流される第１配線
とを備え、
前記メモリセルは、前記自由強磁性層の磁化の方向として記憶データを記憶するＭＲＡＭの読み出し方法であって、
（Ｂ）前記第１配線に前記第１読み出し電流が流されていない状態で前記ＭＴＪが示す第１抵抗値と、前記第１配線に前記第１読み出し電流が流されている状態で前記ＭＴＪが示す第２抵抗値とに基づいて、前記記憶データを判別するステップ
を備えた
ＭＲＡＭの読み出し方法。
【請求項６】
請求項５に記載のＭＲＡＭの読み出し方法において、
前記第１配線に流される電流の方向は、前記容易軸と実質的に平行である
ＭＲＡＭの読み出し方法。
【請求項７】
請求項５に記載のＭＲＡＭの読み出し方法において、
前記ＭＲＡＭは、更に、前記ＭＴＪの一の端子に接続される第２配線を備え、
前記（Ｂ）ステップは、
（Ｂ１）前記第１配線に前記第１読み出し電流が流されていない状態で前記ＭＴＪに前記第２読み出し電流を流すステップと、
（Ｂ２）前記第１配線に第１読み出し電流が流されている状態で、前記ＭＴＪに前記第２読み出し電流と同一の大きさの第３読み出し電流を流すステップと、（Ｂ３）前記（Ｂ１）ステップの実行の間に前記第２配線に現れる第１電位と、前記（Ｂ２）ステップの実行の間に前記第２配線に現れる第２電位とに基づいて前記記憶データを判別するステップ
とを含む
ＭＲＡＭの読み出し方法。
【請求項８】
第１方向に延伸する第１配線と、
前記第１配線と異なる第２方向に延伸する第２配線と、
前記第１配線と前記第２配線とが交差する位置に設けられたＭＴＪを含むメモリセル
とを備え、
前記ＭＴＪは、
固定された磁化を有する固定強磁性層と、
反転可能な磁化を有し、且つ、その容易軸が実質的に前記第１方向に平行である自由強磁性層と、
前記固定強磁性層と前記自由強磁性層との間に設けられたトンネル障壁層とを含み、
前記メモリセルは、前記自由強磁性層の磁化の方向として記憶データを記憶するＭＲＡＭの動作方法であって、
（Ｃ）前記第１配線と前記第２配線とに書き込み電流を流して前記メモリセルに前記記憶データを書き込むステップと、
（Ｄ）前記第１配線に電流を流さない状態で前記ＭＴＪが示す第１抵抗値と、前記第１配線に電流が流された状態で前記ＭＴＪが示す第２抵抗値とに基づいて前記記憶データを判別するステップ
とを備えた
ＭＲＡＭの動作方法。
【請求項９】
固定された磁化を有する固定強磁性層と、反転可能な磁化を有する自由強磁性層と、前記固定強磁性層と前記自由強磁性層との間に設けられたトンネル障壁層とを備えたＭＴＪを含み、且つ、前記自由強磁性層の磁化の方向として記憶データを記憶するメモリセルを備えたＭＲＡＭの読み出し方法であって、
（Ｅ）前記ＭＴＪに第１極性の電圧が印加されたときに前記ＭＴＪが示す第１抵抗値と、前記ＭＴＪに前記第１極性と逆の第２極性の電圧が印加されたときに前記ＭＴＪが示す第２抵抗値とに基づいて前記記憶データを判別するステップ
を備えた
ＭＲＡＭの読み出し方法。
【請求項１０】
固定された磁化を有する固定強磁性層と、反転可能な磁化を有する自由強磁性層と、前記固定強磁性層と前記自由強磁性層との間に設けられたトンネル障壁層とを含むＭＴＪを備え、且つ、前記自由強磁性層の磁化の方向として記憶データを記憶するメモリセルと、
前記自由強磁性層の容易軸と異なる方向に前記自由強磁性層に磁界を印加する第１読み出し電流が流される第１配線と、
読み出し回路
とを備え、
前記読み出し回路は、前記第１配線に前記第１読み出し電流が流されていない状態で前記ＭＴＪが示す第１抵抗値と、前記第１配線に前記第１読み出し電流が流されている状態で前記ＭＴＪが示す第２抵抗値とに基づいて、前記記憶データを判別する
ＭＲＡＭ。
【請求項１１】
請求項１０に記載のＭＲＡＭにおいて、
更に、
ＭＴＪの一の端子に接続される第２配線
を備え、
前記読み出し回路は、前記第１配線に前記第１読み出し電流が流されていない状態で前記ＭＴＪに第２読み出し電流を流すことによって前記第２配線に現れる第１電位と、前記第１配線に前記第１読み出し電流が流されている状態で前記ＭＴＪに前記第２読み出し電流と同一の大きさの第３読み出し電流を流すことによって前記第２配線に現れる第２電位とに基づいて前記記憶データを判別する
ＭＲＡＭ。
【請求項１２】
請求項１１に記載のＭＲＡＭにおいて、
前記読み出し回路は、
前記第１電位と前記第２電位との電位差を増幅する増幅手段と、
増幅された前記電位差に基づいて前記記憶データを判別する判別手段
とを含む
ＭＲＡＭ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）に関し、特に、ＭＴＪ（Ｍａｇｎｅｔｉｃ  Ｔｕｎｎｅｌ  Ｊｕｎｃｔｉｏｎ（磁気トンネル接合））をデータ記憶担体として使用するＭＲＡＭに関する。
【０００２】
【従来の技術】
２つの強磁性体層と、これらの強磁性体層に挟まれたトンネル障壁層とで構成されるＭＴＪは、該強磁性体層の磁化の相対方向に依存して、その抵抗が大きく変化する。２つの強磁性体層の磁化の方向が同一方向（平行）であると、ＭＴＪの抵抗は最小になり、２つの強磁性体層の磁化の方向が反平行（ａｎｔｉｐａｒａｌｌｅｌ）になると、ＭＴＪの抵抗は最大になる。このような現象は、トンネル磁気抵抗効果（ＴＭＲ効果）と呼ばれる。磁気トンネル接合の抵抗を検出することにより、強磁性体層の磁化の相対方向を判別することが可能である。
【０００３】
このような磁気トンネル接合の性質を利用して、磁気トンネル接合を含む磁気抵抗デバイスは、不揮発的にデータを保持する磁気ランダムアクセスメモリ（ＭＲＡＭ）に適用される。このようなＭＲＡＭは、それぞれにＭＴＪを含むメモリセルが行列に配置されて構成される。ＭＴＪに含まれる２つの強磁性体層のうちの一方の強磁性層（固定強磁性層と呼ばれる）の磁化は固定され、他方の強磁性層（自由強磁性層と呼ばれる）は、その磁化が反転可能に設けられる。データは、自由強磁性層の磁化の方向として記憶される。
【０００４】
ＭＲＡＭのデータの書き込みは、ＭＴＪの近傍に電流を流し、該電流が発生する磁界によって自由強磁性層の磁化を反転することによって行われる。
【０００５】
一方、ＭＲＡＭのデータの読み出しは、ＴＭＲ効果を利用して自由強磁性層の磁化の向きを検出することによって行われる。ＭＲＡＭのデータの読み出しには、大きく分けて、２つの方法がある。第１の方法は、ＭＴＪに一定の電流を流し、ＭＴＪの両端に現れる電圧を検出する方法である。ＭＴＪの両端に現れる電圧は、ＭＴＪの抵抗（即ち、ＭＴＪに記憶されているデータ）に応じて変化するから、該電圧からＭＴＪに記憶されているデータを判定可能である。第２の方法は、ＭＴＪに一定の電圧を印加し、ＭＴＪを流れる電流を検出する方法である。ＭＴＪを流れる電流は、ＭＴＪの抵抗（即ち、ＭＴＪに記憶されているデータ）に応じて変化するから、該電流からＭＴＪに記憶されているデータを判定可能である。
【０００６】
ＭＪＴを記憶担体として使用するＭＲＡＭの一つの課題は、ＭＴＪの抵抗値のバラツキのために、データの読み出しの信頼性が低いことである。ＭＴＪの面積のバラツキ、トンネル障壁層の膜厚のバラツキは、ＭＴＪの抵抗値のバラツキの主要な要因である。ＭＴＪの抵抗値のバラツキは、ＭＴＪの両端にある電圧が現れたときに（又は、ＭＴＪにある電流が流れたときに）、その電圧（又は電流）が”１”と”０”とのいずれを示しているのかを判断することを困難にする。
【０００７】
ＭＴＪの抵抗値のバラツキの問題を回避してＭＴＪに記憶されているデータを正確に読み出す方法として、セルフリファレンス方法が知られている（特許文献１を参照）。特許文献１に開示されたＭＲＡＭの読み出し方法では、まず、ＭＴＪに所定の電圧が印加され、該電圧によってＭＴＪに流れる電流の大きさが記憶される。続いて、ＭＴＪに既知のデータ（例えば、”０”）が書き込まれる。続いて、ＭＴＪに所定の電圧が印加され、再度、該電圧によってＭＴＪに流れる電流の大きさが検出される。この２つの電流の大きさを比較することによってＭＴＪに記憶されているデータが判定される。続いて、ＭＴＪに元々記憶されていたデータの再書き込みが行われる。既述のように、当該ＭＲＡＭの読み出し方法ではＭＴＪに既知のデータが書き込まれるため、データの再書き込みは不可欠である。
【０００８】
しかし、公知のそのＭＲＡＭの読み出し方法は、既知のデータの書き込み、及びＭＴＪに元々記憶されているデータの再書き込みとが行われるため、読み出し動作に要する時間が長く、消費電力が大きい。ＭＴＪの抵抗値のバラツキがあっても、正確で、高速で、且つ、消費電力が小さい読み出し動作を実行可能なＭＲＡＭの提供が望まれる。
【０００９】
【特許文献１】
米国特許６、１８８、６１５号明細書
【００１０】
【発明が解決しようとする課題】
本発明の目的は、ＭＴＪの抵抗値のバラツキの影響を回避しつつ、正確、且つ、高速な読み出し動作が実行可能なＭＲＡＭを提供することにある。
【００１１】
本発明の他の目的は、ＭＴＪの抵抗値のバラツキの影響を回避しつつ、正確で、且つ、消費電力が小さい読み出し動作が実行可能なＭＲＡＭを提供することにある。
【００１２】
【課題を解決するための手段】
以下に、［発明の実施の形態］で使用される番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明の実施の形態］の記載との対応関係を明らかにするために付加されている。但し、付加された番号・符号は、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１３】
本発明によるＭＲＡＭの動作方法は、固定された磁化を有する固定強磁性層（１０）と、反転可能な磁化を有する自由強磁性層（１２）と、固定強磁性層（１０）と自由強磁性層（１２）との間に設けられたトンネル障壁層（１１）とから構成されるＭＴＪを含み、且つ、自由強磁性層（１２）の磁化の方向として記憶データを記憶するメモリセル（２）を備えたＭＲＡＭの読み出し方法である。当該読み出し方法は、
（Ａ）自由強磁性層（１２）に磁界が印加されていないときにＭＴＪが示す第１抵抗値と、自由強磁性層（１２）の容易軸の方向と異なる方向に自由強磁性層（１２）に磁界が印加されているときに該ＭＴＪが示す第２抵抗値とに基づいて、メモリセル（２）に記憶されている記憶データを判別するステップ
を備えている。
【００１４】
上記の第１抵抗値と第２抵抗値との大小は、固定強磁性層（１０）の磁化と、自由強磁性層（１２）の磁化との相対方向、即ち、メモリセル（２）に記憶されている記憶データに応じて変化する。例えば、固定強磁性層（１０）の磁化と、自由強磁性層（１２）の磁化とが反平行である場合に、自由強磁性層（１２）の容易軸の方向と異なる方向に自由強磁性層（１２）に磁界が印加されると、第２抵抗値は第１抵抗値よりも小さくなる。このように、第１抵抗値と第２抵抗値とにより、メモリセル（２）に記憶される記憶データを判別することが可能である。
【００１５】
上記の第１抵抗値と第２抵抗値とには、ＭＴＪの抵抗値のバラツキが同様に現れるから、第１抵抗値と第２抵抗値とに基づいて記憶データを判別することにより、ＭＴＪの抵抗値のバラツキの影響を排除できる。
【００１６】
更に、当該読み出し方法は、読み出しのときに自由強磁性層（１２）に印加される磁界の大きさを、記憶データが破壊されない程度の大きさにする、即ち、自由強磁性層（１２）の磁化を反転させない程度の大きさにすることが可能である。これは、非破壊読み出しが可能であることを意味する。当該読み出し方法は、非破壊読み出しが可能であり、データの再書き込みを必要とする破壊読み出しによる読み出し方法よりも、高速な読み出し動作が実行可能である。
【００１７】
読み出し動作の間に、自由強磁性層（１２）に印加される磁界は、典型的には、第１配線（５）に第１読み出し電流が流されることによって発生される。該第１読み出し電流が流される方向は、自由強磁性層（１２）の容易軸と実質的に平行であることが好適である。
【００１８】
第１抵抗値と第２抵抗値との検知は、典型的には下記の方法によって行われる。当該ＭＲＡＭには、ＭＴＪの一の端子に接続される第２配線（８）が設けられる。
まず、
（Ｂ１）第１配線（５）に前記第１読み出し電流が流されていない状態で前記ＭＴＪに前記第２読み出し電流を流すステップと、
（Ｂ２）前記第１配線（５）に第１読み出し電流が流されている状態で、前記ＭＴＪに前記第２読み出し電流と同一の大きさの第３読み出し電流を流すステップ
とが実行される。続いて、
（Ｂ３）前記（Ｂ１）ステップの実行の間に第２配線（８）に現れる第１電位と、前記（Ｂ２）ステップの実行の間に第２配線（８）に現れる第２電位とに基づいてメモリセル（２）の記憶データを判別するステップ
とが行われる。第１電位と第２電位とは、それぞれ、上記の第１抵抗値と第２抵抗値とに対応する大きさを有している。従って、第１電位と第２電位とに基づいて、メモリセル（２）の記憶データを判別することが可能である。
【００１９】
上記の第１配線（５）と第２配線（８）とは、メモリセル（２）に記憶データを書き込むためにも使用され得る。第１配線（５）と第２配線（８）とに書き込み電流を流すことにより、合成磁界が発生される。該合成磁界により、自由強磁性層（１２）の磁化が所望の方向に向けられ、メモリセル（２）に記憶データが書き込まれる。
【００２０】
（Ｅ）前記ＭＴＪに第１極性の電圧が印加されたときにＭＴＪが示す第１抵抗値と、前記ＭＴＪに前記第１極性と逆の第２極性の電圧が印加されたときに前記ＭＴＪが示す第２抵抗値とに基づいてメモリセル（２）に記憶されている記憶データを判別するステップ
を備えている。上記の第１抵抗値と第２抵抗値とには、ＭＴＪの抵抗値のバラツキが同様に現れるから、第１抵抗値と第２抵抗値とに基づいて記憶データを判別することにより、ＭＴＪの抵抗値のバラツキの影響を排除できる。更に、当該読み出し方法は、非破壊読み出しが可能であり、データの再書き込みを必要とする破壊読み出しによる読み出し方法よりも、高速な読み出し動作が実行可能である。
【００２１】
本発明によるＭＲＡＭは、固定された磁化を有する固定強磁性層（１０）と、反転可能な磁化を有する自由強磁性層（１２）と、固定強磁性層（１０）と前記自由強磁性層（１２）との間に設けられたトンネル障壁層（１１）とから構成されるＭＴＪを含み、且つ、自由強磁性層（１２）の磁化の方向として記憶データを記憶するメモリセル（２）と、自由強磁性層（１２）の容易軸と異なる方向に自由強磁性層（１２）に磁界を印加する第１読み出し電流が流される第１配線（５）と、読み出し回路（１３−２１、２３、３１−３４、４１−４７、５１−６０）とを備えている。読み出し回路（１３−２１、２３、３１−３４、４１−４７、５１−６０）は、第１配線（５）に第１読み出し電流が流されていない状態でＭＴＪが示す第１抵抗値と、第１配線（５）に第１読み出し電流が流されている状態で前記ＭＴＪが示す第２抵抗値とに基づいて、メモリセル（２）に記憶されている記憶データを判別する。
【００２２】
第１抵抗値と第２抵抗値とに基づく記憶データの判別には、典型的には、ＭＴＪの一の端子に接続される第２配線（８）が使用される。この場合、読み出し回路（１３−２１、２３、３１−３４、４１−４７、５１−６０）は、第１配線（５）に第１読み出し電流が流されていない状態で前記ＭＴＪに第２読み出し電流を流すことによって第２配線（８）に現れる第１電位と、第１配線（５）に第１読み出し電流が流されている状態で前記ＭＴＪに第２読み出し電流と同一の大きさの第３読み出し電流を流すことによって第２配線（８）に現れる第２電位とに基づいてメモリセル（２）に記憶されている記憶データを判別する。
【００２３】
読み出し回路（１３−２１、２３、３１−３４、４１−４７、５１−６０）は、該第１電位と該第２電位との電位差を増幅する増幅手段（３２、４３ａ、４３ｂ、４４ａ、４４ｂ）と、増幅された前記電位差に基づいて記憶データを判別する判別手段（３３、４６）とを含むことが好ましい。
【００２４】
【発明の実施の形態】
（実施の第１形態）
本発明によるＭＲＡＭの実施の第１形態では、図１に示されているように、メモリセル２が行列に配置されたメモリセルアレイ１を備えている。メモリセルアレイ１には、ワード線５と、読み出しワード線６と、プレート線７と、ビット線８とが配設されている。ワード線５、読み出しワード線６、及びプレート線７は、ｘ軸方向に延伸するように設けられ、ビット線８は、ｙ軸方向に延伸するように設けられている。ｘ軸方向とｙ軸方向とは、実質的に垂直である。メモリセル２は、ワード線５とビット線８とが交差する位置に設けられる。
【００２５】
メモリセル２は、ＭＯＳトランジスタ３と磁気抵抗素子４とを含む。ＭＯＳトランジスタ３のゲートは読み出しワード線６に接続され、ＭＯＳトランジスタ３は読み出しワード線６によってオン、オフされる。ＭＯＳトランジスタ３は、読み出し動作時に、磁気抵抗素子４をビット線８に電気的に接続するために使用される。磁気抵抗素子４は、ＭＯＳトランジスタ３とプレート線７の間に介設されている。
【００２６】
図２に示されているように、磁気抵抗素子４は、反強磁性層９と固定強磁性層１０とトンネル障壁層１１と自由強磁性層１２とを含む。固定強磁性層１０は、反強磁性層９の上に形成され、トンネル障壁層１１は、固定強磁性層１０の上に形成され、自由強磁性層１２は、トンネル障壁層１１の上に形成されている。反強磁性層９はプレート線７に接続され、自由強磁性層１２はＭＯＳトランジスタ３に接続される。反強磁性層９は、ＦｅＭｎ、ＩｒＭｎ等の導電性を有する反強磁性体で形成される。固定強磁性層１０は、ＣｏＦｅ等の、導電性を有し、且つ、比較的に磁気的にハードな強磁性体で形成される。固定強磁性層１０の磁化（自発磁化、又は飽和磁化）は、反強磁性層９から受ける交換相互作用によって、その方向が固定される。トンネル障壁層１１は、Ａｌ２Ｏ３等の絶縁体で形成される。トンネル障壁層１１の厚さは、トンネル電流が流れる程度に薄く、典型的には１．２ｎｍ〜２ｎｍである。自由強磁性層１２は、ＮｉＦｅ等の、導電性を有し、且つ、比較的に磁気的にソフトな強磁性体で形成される。自由強磁性層１２の磁化は、反転可能である。
【００２７】
固定強磁性層１０とトンネル障壁層１１と自由強磁性層１２とは、ＭＴＪを構成する。該ＭＴＪの抵抗、即ち、磁気抵抗素子４の抵抗は、固定強磁性層１０と自由強磁性層１２との磁化の相対方向に応じて変化する。
【００２８】
図３は、磁気抵抗素子４の構造を示す平面図である。磁気抵抗素子４は、ｘ軸方向（ワード線５が延伸する方向）に長辺を有する長方形である。かかる磁気抵抗素子４の形状は、磁気抵抗素子４の固定強磁性層１０及び自由強磁性層１２に異方性を与え、この異方性により、磁気抵抗素子４の固定強磁性層１０及び自由強磁性層１２の容易軸はｘ軸方向に実質的に平行に向けられる。固定強磁性層１０の磁化は、ｘ軸方向に実質的に平行な方向に向けて固定される。自由強磁性層１２の磁化は、固定強磁性層１０の磁化と平行、又は反平行である。磁気抵抗素子４の形状は、長方形に限られず、固定強磁性層１０及び自由強磁性層１２の容易軸がｘ軸方向に平行になる形状、例えば、ｘ軸方向に長軸を有する楕円形であることが可能である。
【００２９】
メモリセル２に記憶されるデータは、磁気抵抗素子４の固定強磁性層１０と自由強磁性層１２との磁化の相対方向として記憶される。例えば、固定強磁性層１０と自由強磁性層１２との磁化が平行であることは、データ”０”を示し、反平行であることは、例えば、データ”１”を示すと定められる。
【００３０】
図１に示されているように、ワード線５、読み出しワード線６、及びプレート線７の一端は、ワード線制御回路１３に接続される。ワード線制御回路１３は、ワード線５のうちから所望のワード線を選択し、選択されたワード線に書き込み電流を供給する。更に、ワード線制御回路１３は、読み出しワード線６のうちから所望の読み出しワード線を選択し、選択された読み出しワード線に”ＨＩ”電位を与える。更に、ワード線制御回路１３は、プレート線７のうちから所望のプレート線を選択し、選択されたプレート線に電位を与える。
【００３１】
ワード線５の他端（ワード線制御回路１３と反対側の端）は、ワード線終端回路１４に接続されている。ワード線終端回路１４は、選択されたワード線の端を所定の電位に維持し、ワード線制御回路１３が供給する書き込み電流を受ける機能を有する。
【００３２】
ビット線８の一端は、ビット線制御回路１５に接続される。ビット線制御回路１５は、ビット線８のうちから所望のビット線を選択し、選択されたビット線に、メモリセル２に書き込まれるデータに応じた方向に電流を流す機能を有している。更に、ビット線制御回路１５は、ビット線８をフローティングにする機能を有している。
【００３３】
ビット線８の他端は、それぞれに、ビット線選択トランジスタ１６に接続されている。ビット線選択トランジスタ１６は、選択されたビット線をノード１７に電気的に接続する。
【００３４】
ノード１７は、切換トランジスタ１８を介してビット線終端回路２２に接続されている。ビット線終端回路２２は、選択されたビット線を所定の電位に維持し、これにより、選択されたビット線に流される書き込み電流を受け、又は、該書き込み電流の供給源となる。
【００３５】
更に、ノード１７は、切換トランジスタ１９を介して比較器２３の第１入力端子２３ａに接続され、切換トランジスタ２０を介して比較器２３の第２入力端子２３ｂに接続され、接地スイッチ２１を介して接地端子２４に接続されている。
ノード１７は、切換トランジスタ１８〜２０、及び接地スイッチ２１により、ビット線終端回路２２、比較器２３の第１入力端子２３ａ、第２入力端子２３ｂ、及び接地端子２４のいずれかに接続される。
【００３６】
比較器２３は、第１入力端子２３ａと第２入力端子２３ｂとの電位を比較し、比較の結果に応じて”１”又は”０”に相当する電位を出力する。比較器２３は、制御端子２３ｃを有しており、制御端子２３ｃによって活性化され、又はその動作が停止される。
【００３７】
図４は、本実施の形態のＭＲＡＭの動作を示すタイミングチャートである。メモリセル２へのデータの書き込みは、下記の過程により行われる。まず、書き込み先のメモリセル２が選択される。即ち、ワード線５のうち、選択されたメモリセルに対応するワード線が選択され、ビット線８のうち、選択されたメモリセルに対応するビット線が選択される。以下では、選択されたメモリセル２が選択メモリセル２ａと記述され、選択された書き込みワード線が選択ワード線５ａと記述され、選択されたビット線８が選択ビット線８ａと記述される。更に、ＭＯＳトランジスタ３のうち選択メモリセル２ａに含まれるものがＭＯＳトランジスタ３ａと記述され、磁気抵抗素子４のうち選択メモリセル２ａに含まれるものが磁気抵抗素子４ａと記述される。図１は、メモリセルアレイ１の左上隅のメモリセルが選択メモリセル２ａとして選択された状態を示している。
【００３８】
図４に示されているように、ビット線選択トランジスタ１６のうち、選択ビット線８ａに接続されているトランジスタ（ビット線選択トランジスタ１６ａ）が活性化され（オンにされ）、更に切換トランジスタ１８が活性化され、これにより、選択ビット線８ａがビット線終端回路２２に接続される。
【００３９】
続いて、ワード線制御回路１３とワード線終端回路１４とにより、選択ワード線５ａに書き込み電流がｘ軸方向に流される。同時に、ビット線制御回路１６とビット線終端回路２２とにより、選択ビット線８ａに、選択メモリセル２ａに書き込まれるデータに応じた方向に書き込み電流が流される。選択ワード線５ａ及び選択ビット線８ａに流される書き込み電流が発生する合成磁場により、選択メモリセル２ａの自由強磁性層１２の磁化が所望の方向に向けられ、選択メモリセル２ａへのデータの書き込みが行われる。
【００４０】
データの読み出しは、固定強磁性層１０と自由強磁性層１２との磁化が平行であるときと反平行であるときとで、自由強磁性層１２の容易軸に垂直な方向に磁界Ｈ⊥が印加されたときのＭＴＪの抵抗の変化の態様が異なるという現象を利用して行われる。図５（ａ）、（ｂ）は、かかる現象を説明する図である。
【００４１】
固定強磁性層１０の磁化１０ａと自由強磁性層１２の磁化１２ａが反平行であるときに自由強磁性層１２の容易軸に垂直な方向に磁界Ｈ⊥が印加されると、図５（ａ）に示されているように、自由強磁性層１２の磁化が回転し、固定強磁性層１０の磁化１０ａと自由強磁性層１２の磁化１２ａとが、より平行に近づく。
既述のように、ＭＴＪの抵抗は、固定強磁性層１０の磁化１０ａと自由強磁性層１２の磁化１２ａが反平行であるときに最大である。したがって、固定強磁性層１０の磁化１０ａと自由強磁性層１２の磁化１２ａが反平行であるときに自由強磁性層１２の容易軸に垂直な方向に磁界Ｈ⊥が印加されると、ＭＴＪの抵抗は小さくなる。
【００４２】
一方、固定強磁性層１０の磁化１０ａと自由強磁性層１２の磁化１２ａが平行であるときに自由強磁性層１２の容易軸に垂直な方向に磁界Ｈ⊥が印加されると、図５（ｂ）に示されているように、自由強磁性層１２の磁化が回転し、固定強磁性層１０の磁化１０ａと自由強磁性層１２の磁化１２ａとが、より反平行に近づく。既述のように、ＭＴＪの抵抗は、固定強磁性層１０の磁化１０ａと自由強磁性層１２の磁化１２ａが平行であるときに最小である。したがって、固定強磁性層１０の磁化１０ａと自由強磁性層１２の磁化１２ａが平行であるときに自由強磁性層１２の容易軸に垂直な方向に磁界Ｈ⊥が印加されると、ＭＴＪの抵抗は大きくなる。
【００４３】
図６は、自由強磁性層１２の容易軸に垂直な方向に磁界Ｈ⊥を印加することによるＭＴＪの抵抗の変化を示す図である。ＭＴＪが高抵抗状態にあるとき（即ち、固定強磁性層１０の磁化１０ａと自由強磁性層１２の磁化１２ａが反平行であるとき）に磁界Ｈ⊥が印加されると、ＭＴＪの抵抗は減少する。抵抗の減少は、磁界Ｈ⊥が強いほど大きい。一方、ＭＴＪが低抵抗状態にあるとき（即ち、固定強磁性層１０の磁化１０ａと自由強磁性層１２の磁化１２ａが平行であるとき）に磁界Ｈ⊥が印加されると、ＭＴＪの抵抗は増加する。抵抗の増加は、磁界Ｈ⊥が強いほど大きい。
【００４４】
かかる現象により、自由強磁性層１２の容易軸に垂直な方向に磁界Ｈ⊥が印加されている状態でのＭＴＪの抵抗と、磁界Ｈ⊥が印加されていない状態でのＭＴＪの抵抗とを比較することにより、固定強磁性層１０と自由強磁性層１２との磁化の相対方向、即ち、メモリセル２のデータを判定することができる。磁界Ｈ⊥が印加されている状態でのＭＴＪの抵抗が、磁界Ｈ⊥が印加されていない状態でのＭＴＪの抵抗よりも低い場合、固定強磁性層１０と自由強磁性層１２との磁化は反平行であり、メモリセル２に記憶されているデータは、”１”である。一方、磁界Ｈ⊥が印加されている状態でのＭＴＪの抵抗が、磁界Ｈ⊥が印加されていない状態でのＭＴＪの抵抗よりも高い場合、固定強磁性層１０と自由強磁性層１２との磁化は平行であり、メモリセル２に記憶されているデータは、”０”である。
【００４５】
自由強磁性層１２の容易軸に垂直な方向に印加される磁界Ｈ⊥の大きさは、自由強磁性層１２の磁化が反転しない程度の大きさに選択される。これにより、自由強磁性層１２の磁化は、磁界Ｈ⊥の印加が終了すると自動的に、元の方向に戻る。これは、メモリセル２から、非破壊で読み出しを行うことが可能であることを意味している。非破壊読み出しは、既知のデータの書き込み、及びメモリセル２に記憶されているデータの再書き込みの工程を不要にし、したがって、読み出し動作に要する時間及び消費電力を小さくすることを可能にする。
【００４６】
より具体的には、データの読み出しは、下記の過程で行われる。まず、アクセスされるメモリセル２が選択メモリセル２ａとして選択される。即ち、ワード線５のうち選択メモリセル２ａに対応するワード線が選択ワード線５ａとして選択され、読み出しワード線６のうち選択メモリセル２ａに対応するものが選択読み出しワード線６ａとして選択され、プレート線７のうち選択メモリセル２ａに対応するものが選択プレート線７ａとして選択され、ビット線８のうち選択メモリセル２ａに対応するものが選択ビット線８ａとして選択される。
【００４７】
続いて、選択ビット線８ａに接続されたビット線選択トランジスタ１６ａと、切換トランジスタ１９とがオンにされ、選択ビット線８ａは、比較器２３の一の入力端子２３ａに接続される。このとき、ビット線制御回路１５は、選択ビット線８ａをフローティング状態にする。
【００４８】
更に、接地スイッチ２１がオンにされ、選択ビット線８ａと比較器２３の入力端子２３ａとが接地端子２４に接続される。これにより、選択ビット線８ａと入力端子２３ａとが接地電位にプリチャージされる。
【００４９】
続いて、接地スイッチ２１がオフにされ、選択ビット線８ａと入力端子２３ａとが、接地端子２４から切り離される。これで、選択メモリセル２ａからの読み出しの準備が完了する。
【００５０】
続いて、選択メモリセル２ａに含まれる磁気抵抗素子４ａの自由強磁性層１２に磁界Ｈ⊥を印加しない状態で、選択メモリセル２ａからの読み出しが行われる。より詳細には、選択読み出しワード線６ａが”ＨＩ”状態にされ、選択メモリセル２ａのＭＯＳトランジスタ３ａがオンにされる。これにより、磁気抵抗素子４ａが選択ビット線８ａに接続される。
【００５１】
更に、選択プレート線７ａに０．５Ｖ程度の電位が印加される。磁気抵抗素子４ａには読み出し電流が流される。この読み出し電流により、選択ビット線８ａには電荷が蓄積され、選択ビット線８ａの電位は上昇する。選択ビット線８ａの電位の上昇速度は、磁気抵抗素子４ａのＭＴＪの抵抗、即ち、選択メモリセル２ａに記憶されているデータによって異なる。比較器２３の第１入力端子２３ａは、選択ビット線８ａに接続され、第１入力端子２３ａの電位は、選択ビット線８ａの電位とともに上昇する。
【００５２】
１００ｎｓが経過した後、切換トランジスタ１９がオフにされ、第１入力端子２３ａは、選択ビット線８ａを含む他の回路から切り離される。第１入力端子２３ａには、磁気抵抗素子４に磁界Ｈ⊥が印加されていない状態でのＭＴＪの抵抗に応じた電位が蓄積されることになる。
【００５３】
続いて、磁気抵抗素子４ａの自由強磁性層１２に磁界Ｈ⊥を印加した状態での選択メモリセル２ａからの読み出しが行われる。より詳細には、切換トランジスタ２０がオンにされ、選択ビット線８ａが比較器２３の第２入力端子２３ｂに接続される。更に、接地スイッチ２１がオンにされ、選択ビット線８ａと第２入力端子２３ｂとが接地端子２４に接続される。これにより、選択ビット線８ａと第２入力端子２３ｂとの電位が、接地電位にプリチャージされる。
【００５４】
続いて、接地スイッチ２１がオフにされ、選択ビット線８ａと入力端子２３ａとが、接地端子２４から切り離される。これで、選択メモリセル２ａからの読み出しの準備が完了する。
【００５５】
更に、選択読み出しワード線６ａが”ＨＩ”状態にされ、選択メモリセル２ａのＭＯＳトランジスタ３ａがオンにされる。これにより、選択メモリセル２ａの磁気抵抗素子４が選択ビット線８ａに接続される。これにより、磁気抵抗素子４ａが選択ビット線８ａに接続される。
【００５６】
更に、選択ワード線５ａに書き込み電流が流された状態で、選択プレート線７ａに、先に印加されたのと同一の電位（即ち、０．５Ｖ程度の電位）が印加される。選択ワード線５ａに書き込み電流が流されることにより、磁気抵抗素子４ａの自由強磁性層１２には、容易軸と垂直の方向の磁界Ｈ⊥が印加される。したがって、磁気抵抗素子４ａには、磁界Ｈ⊥が印加されている状態で読み出し電流が流されることになる。選択ワード線５ａに流される書き込み電流の大きさは、自由強磁性層１２の磁化が反転しない程度の大きさに選択される。
【００５７】
磁気抵抗素子４ａを流れる読み出し電流により、選択ビット線８ａには電荷が蓄積され、選択ビット線８ａの電位は上昇する。選択ビット線８ａの電位の上昇速度は、磁気抵抗素子４ａのＭＴＪの抵抗によって異なる。既述のように、ＭＴＪの抵抗は、磁界Ｈ⊥の印加により、選択メモリセル２ａに記憶されているデータに応じて増加し又は減少する。したがって、選択ビット線８ａの電位の上昇速度は、選択メモリセル２ａに記憶されているデータに応じて変化することになる。比較器２３の第２入力端子２３ｂは、選択ビット線８ａに接続され、第２入力端子２３ｂの電位は、選択ビット線８ａの電位とともに上昇する。
【００５８】
１００ｎｓが経過した後、切換トランジスタ２０がオフにされ、第２入力端子２３ｂは、選択ビット線８ａを含む他の回路から切り離される。第２入力端子２３ｂには、磁気抵抗素子４に磁界Ｈ⊥が印加されている状態でのＭＴＪの抵抗に応じた電位が蓄積されることになる。更に、選択ワード線５ａへの書き込み電流の供給が停止される。選択ワード線５ａへの書き込み電流の供給が停止されることにより、磁界Ｈ⊥の印加が停止され、選択メモリセル２ａの自由強磁性層１２の磁化の向きが元に戻る。選択メモリセル２ａのデータは、読み出し動作によって破壊されない。
【００５９】
切換トランジスタ２０がオフにされた瞬間では、比較器２３の第１入力端子２３ａは、磁気抵抗素子４に磁界Ｈ⊥が印加されていない状態でのＭＴＪの抵抗に応じた電位を有し、第２入力端子２３ｂは、磁気抵抗素子４に磁界Ｈ⊥が印加されている状態でのＭＴＪの抵抗に応じた電位を有している。
【００６０】
続いて、制御端子２３ｃが”ＨＩ”電位にされ、比較器２３が活性化される。
比較器２３は、第１入力端子２３ａと第２入力端子２３ｂとの電位を比較し、第１入力端子２３ａの電位が高ければ、データ”０”に対応する電位を出力し、第２入力端子２３ｂの電位が高ければ、データ”１”に対応する電位を出力する。
第１入力端子２３ａの電位が第２入力端子２３ｂの電位よりも高いことは、磁気抵抗素子４ａに磁界Ｈ⊥が印加されていない状態でのＭＴＪの抵抗が、磁界Ｈ⊥が印加されている状態でのＭＴＪの抵抗よりも低いことを示している。これは、固定強磁性層１０と自由強磁性層１２との磁化が平行である、即ち、選択メモリセル２ａに記憶されているデータが”０”であることを意味している。逆に、第２入力端子２３ｂの電位が第１入力端子２３ａの電位よりも高いことは、磁気抵抗素子４ａに磁界Ｈ⊥が印加されていない状態でのＭＴＪの抵抗が、磁界Ｈ⊥が印加されている状態でのＭＴＪの抵抗よりも高いことを示している。これは、固定強磁性層１０と自由強磁性層１２との磁化が反平行である、即ち、選択メモリセル２ａに記憶されているデータが”１”であることを意味している。したがって、比較器２３の出力は、選択メモリセル２ａに記憶されているデータに一致し、選択メモリセル２ａに記憶されているデータの判定が達成される。
【００６１】
本実施の形態のＭＲＡＭは、メモリセルに記憶されているデータの読み出しを、自己リファレンスで、且つ、データを破壊することなく実行することができる。このため、本実施の形態のＭＲＡＭは、磁気抵抗素子４のバラツキによる影響を回避しながら、正確に、高速に、且つ、少ない消費電力で読み出し動作を実行することができる。
【００６２】
（実施の第２形態）
図７は、実施の第２形態のＭＲＡＭを示す。図７において、図１の構成要素と同一、又は類似の動作を行う構成要素には、同一の符号が付されている。
【００６３】
実施の第２形態でも、実施の第１形態と同一の原理に基づいた読み出し動作が行われる。但し、実施の第２形態では、ＳＮ比を向上するために読み出し動作が修正される。読み出し動作の修正に伴い、実施の第２形態のＭＲＡＭでは、実施の第１形態と異なる回路が採用される。
【００６４】
図７に示されているように、実施の第２形態では、切換トランジスタ１９、２０、２１、比較器２３、及び接地端子２４の代わりに、切換トランジスタ３１、乗算器３２、比較器３３、及び参照電圧発生器３４が設けられる。
【００６５】
より詳細には、ビット線選択トランジスタ１６をそれぞれ介してビット線８に接続されているノード１７は、切換トランジスタ３１を介して乗算器３２の第１入力端子３２ａに接続される。乗算器３１の第２入力端子３２ｂは、ワード線制御回路１３に接続される。ワード線制御回路１３は、ワード線５に書き込み電流を供給するとともに、該書き込み電流に同期して電圧を生成し、生成した電位を第２入力端子３２ｂに供給する。乗算器３２は、第１入力端子３２ａと第２入力端子３２ｂとの電位の積に対応した電位を出力端子に出力する。
【００６６】
乗算器３２には制御端子３２ｃが設けられ、乗算器３２は、制御端子３２ｃに入力される指示信号に応答して、オフセット調整を行う機能を有している。即ち、制御端子３２ｃが”ＨＩ”にされたときの第１入力端子３２ａの電位をＶ１ＨＩとしたとき、乗算器３２は、制御端子３２ｃが”ＨＩ”にされると、下記式：
ＶＯＵＴ＝（Ｖ１−Ｖ１ＨＩ）・Ｖ２＋ＶＲＥＦ、        …（１）
で定められる電位ＶＯＵＴを出力端子に出力する状態に設定される。ここでＶ１は第１入力端子３２ａの電位であり、Ｖ２は第２入力端子３２ｂの電位である。
参照電位ＶＲＥＦは、典型的には０Ｖである。
【００６７】
乗算器３２の出力端子は、比較器３３の一の入力端子に接続される。比較器３３の他の入力端子は、参照電位発生器３４に接続され、参照電位発生器３４から参照電位ＶＲＥＦが供給される。比較器３３には、比較器３３は、制御端子３３ａによって活性化され、又は動作が停止される。更に、プレート線７が接地端子３５に接続され、プレート線７が接地される。
【００６８】
図８は、本実施の形態のＭＲＡＭの動作を示すタイミングチャートである。メモリセル２へのデータの書き込みは、実施の第１形態と同一の過程により行われる。まず、ワード線５から選択ワード線５ａが選択され、ビット線８から選択ビット線８ａが選択される。これにより、メモリセル２のうちから書き込み先のメモリセル２ａが決定される。続いて、ワード線制御回路１３とワード線終端回路１４とにより、選択ワード線５ａに書き込み電流がｘ軸方向に流される。同時に、ビット線制御回路１６とビット線終端回路２２とにより、選択ビット線８ａに、選択メモリセル２ａに書き込まれるデータに応じた方向に書き込み電流が流される。選択ワード線５ａ及び選択ビット線８ａに流される書き込み電流が発生する合成磁場により、選択メモリセル２ａの自由強磁性層１２の磁化が所望の方向に向けられ、選択メモリセル２ａへのデータの書き込みが行われる。
【００６９】
メモリセル２からのデータの読み出しは、下記の過程で行われる。まず、磁気抵抗素子４に磁界Ｈ⊥が印加されない状態での選択メモリセル２ａへのアクセスが行われる。より詳細には、選択メモリセル２ａに対応するワード線、読み出しワード線、ビット線が、それぞれ、選択ワード線５ａ、選択読み出しワード線６ａ、選択ビット線８ａとして選択される。
【００７０】
選択ビット線８ａに接続するビット線選択トランジスタ１６ａがオンされ、更に切換トランジスタ３１がオンにされ、選択ビット線８ａが乗算器３２の第１入力端子３２ａに電気的に接続される。
【００７１】
更に、選択読み出しワード線６ａが”ＨＩ”にされて、選択メモリセル２ａのＭＯＳトランジスタ３ａがオンされ、選択メモリセル２ａの磁気抵抗素子４ａが選択ビット線８ａに電気的に接続される。
【００７２】
続いて、ビット線制御回路１５により、選択ビット線８ａに、所望の大きさの読み出し電流ＩＲ、例えば、５μＡの読み出し電流ＩＲが供給される。該読み出し電流は、磁気抵抗素子４ａを介して接地されたプレート線７に流れ込む。読み出し電流が磁気抵抗素子４ａを流れることにより、選択ビット線８ａには磁気抵抗素子４ａの抵抗に応じた電位が発生する。磁気抵抗素子４ａの抵抗が約１００ｋΩとすると、選択ビット線８ａに発生する電位は、約０．５Ｖ程度である。選択ビット線８ａは、乗算器３２の第１入力端子３２ａに電気的に接続されているため、乗算器３２の第１入力端子３２ａは、（磁気抵抗素子４ａに磁界Ｈ⊥が印加されていないときの）磁気抵抗素子４ａの抵抗に応じた電位を有する状態になる。この時点における第１入力端子３２ａの電位をＶＲ１とする。
【００７３】
更に、ワード線制御回路１３により比較的に低い電位ＶＣ１（典型的には０．１Ｖ）が生成され、乗算器３２の第２入力端子３２ｂに供給される。
【００７４】
この状態で、乗算器３２の制御端子３２ｃが”ＨＩ”にされる。これにより、乗算器３２は、下記式：
ＶＯＵＴ＝（Ｖ１−ＶＢ１）・Ｖ２＋ＶＲＥＦ、        …（１）’
で表される電位ＶＯＵＴを出力端子から出力する状態に設定される。
【００７５】
制御端子３２ｃが”ＬＯ”に戻された後、磁気抵抗素子４に磁界Ｈ⊥が印加されている状態での選択メモリセル２ａへのアクセスが行われる。より詳細には、選択ワード線５ａに電流が流され、磁気抵抗素子４ａに磁界Ｈ⊥が印加される。
選択ビット線８ａを介しての磁気抵抗素子４ａへの読み出し電流ＩＲの供給は、選択ワード線５ａに電流が流されている間も継続される。磁界Ｈ⊥の印加により、磁気抵抗素子４ａの抵抗は変化する。既述のように、磁気抵抗素子４ａの固定強磁性層１０と自由強磁性層１２との磁化が平行であるとき（即ち、選択メモリセル２ａに”０”が記憶されているとき）、磁界Ｈ⊥により、磁気抵抗素子４ａの抵抗は増加する。一方、磁気抵抗素子４ａの固定強磁性層１０と自由強磁性層１２との磁化が反平行であるとき（即ち、選択メモリセル２ａに”１”が記憶されているとき）、磁界Ｈ⊥の印加により磁気抵抗素子４ａの抵抗は減少する。したがって、選択メモリセル２ａに”０”が記憶されているときには、選択ビット線８ａの電位、即ち、乗算器３２の第１入力端子３２ａの電位は上昇し、選択メモリセル２ａに”１”が記憶されているときには、乗算器３２の第１入力端子３２ａの電位は低下する。選択ワード線５ａに電流が流され、磁気抵抗素子４ａに磁界Ｈ⊥が印加されている状態での乗算器３２の第１入力端子３２ａの電位は、以下では、電位ＶＢ２と記述される。実施の第１形態と同様に、選択ワード線５ａに流される電流の大きさは、磁気抵抗素子４ａの自由強磁性層１２の磁化を反転させない程度の大きさに定められる。
【００７６】
選択ワード線５ａに電流が流されると同時に、乗算器３２の第２入力端子３２ｂには、１Ｖよりも高い電位ＶＣ２が供給される。これにより、乗算器３２は、下記式：
ＶＯＵＴ＝（ＶＢ２−ＶＢ１）・ＶＣ２＋ＶＲＥＦ、
で表される電位ＶＯＵＴを出力端子に生成する。乗算器３２の出力端子の電位ＶＯＵＴは、電位ＶＢ２が電位ＶＢ１よりも高いとき、即ち、選択メモリセル２ａに”０”が記憶されているときにＶＲＥＦよりも高くなり、電位ＶＢ２が電位ＶＢ１よりも低いとき、即ち、選択メモリセル２ａに”１”が記録されている時には、乗算器３２の出力端子の電位ＶＯＵＴは、ＶＲＥＦよりも低くなる。更に、電位ＶＣ２が１Ｖよりも大きいため、電位ＶＯＵＴと電位ＶＲＥＦとの差は、電位ＶＢ２と電位ＶＢ１との差よりも大きくなる。
【００７７】
続いて、比較器３３の制御端子３３ａが”ＨＩ”状態にされ、比較器３３が活性化される。比較器３３は、乗算器３２の出力端子の電位ＶＯＵＴと、参照電位発生器３４から供給される参照電位ＶＲＥＦとを比較する。比較器３３は、乗算器３２の出力端子の電位ＶＯＵＴが参照電位ＶＲＥＦよりも高いとき”０”を出力し、電位ＶＯＵＴが参照電位ＶＲＥＦよりも低いとき”１”を出力する。比較器３３が出力するデータは、選択メモリセル２ａに記憶されているデータに一致し、選択メモリセル２ａからデータが正しく読み出される。
【００７８】
更に、選択ワード線５ａへの電流の供給が停止される。電流の供給が停止されると、磁気抵抗素子４ａの自由強磁性層１２の磁化は元の方向に戻る。したがって、選択メモリセル２ａに記憶されているデータは破壊されない。
【００７９】
以上に説明されているように、本実施の形態のＭＲＡＭは、実施の第１形態のＭＲＡＭと同様に、メモリセルに記憶されているデータの読み出しを、自己リファレンスで、且つ、データを破壊することなく実行することができる。このため、本実施の形態のＭＲＡＭは、磁気抵抗素子４のバラツキによる影響を回避しながら、正確に、高速に、且つ、少ない消費電力で読み出し動作を実行することができる。
【００８０】
更に本実施の形態のＭＲＡＭは、選択メモリセル２ａに記憶されているデータに対応する電位差ＶＢ２−ＶＢ１を乗算器３２によって増幅する。このため、本実施の形態のＭＲＡＭは、データ判別のＳＮ比を高くすることができる。
【００８１】
（実施の第３形態）
図９は、本発明の実施の第３形態のＭＲＡＭを示す。実施の第３形態でも、実施の第１形態と同一の原理に基づく読み出し動作が行われる。但し、実施の第３形態では、メモリセルごとにトランジスタを含まないメモリセルが行列をなして配置されたクロスポイントセルアレイが採用される。更に、実施の第３形態では、実施の第２形態と異なる方法により、データ判別のＳＮ比が高められている。
これらにともない、実施の第３形態では、実施の第１形態及び第２形態のＭＲＡＭと異なる回路構成が採用される。
【００８２】
より詳細には、メモリセル２’から、ＭＯＳトランジスタが排除され、メモリセル２’は、磁気抵抗素子４で構成される。磁気抵抗素子４の一の端子は、ワード線５に接続され、他の端子は、ビット線８に接続される。ワード線５の一端は、ワード線制御回路１３に接続され、ワード線５の他端は、ワード線終端回路１４に接続される。ビット線８の一端は、ビット線制御回路１５に接続される。ビット線８のそれぞれの他端は、それぞれ、ビット線選択トランジスタ１６を介してノード１７に接続される。ノード１７は、切換トランジスタ１８を介してビット線終端回路２２に接続される。更にノード１７は、切換トランジスタ４１を介して増幅器４２の入力端子に接続される。
【００８３】
増幅器４２は、その入力端子の電位を所定の増幅率で増幅して出力端子に出力する。但し、トリガがかけられた後の一定の応答期間内でのみ増幅動作を行い、該応答期間以外の期間では、その出力端子の電位を０にする。
【００８４】
増幅器４２の出力端子は、ＭＯＳトランジスタ４３ａを介して積分器４４ａの入力端子に接続され、ＭＯＳトランジスタ４３ｂを介して積分器４４ｂの入力端子に接続される。積分器４４ａの出力端子は、比較器４６の第１入力端子４６ａに接続される。積分器４４ｂの出力端子は、比較器４６の第２入力端子４６ｂに接続される。比較器４６は、制御端子４６ｃを有し、制御端子４６ｃによって活性化され、又はその動作が停止される。積分器４４ａの出力端子は、更に、接地スイッチ４５ａを介して接地端子４７ａに接続され、積分器４４ｂの出力端子は、ＭＯＳトランジスタ４６ｂを介して接地端子４７ｂに接続される。
【００８５】
図１０は、本実施の形態のＭＲＡＭの動作を示すタイミングチャートである。メモリセル２’へのデータの書き込みは、実施の第１形態と同一の過程により行われる。まず、ワード線５から選択ワード線５ａが選択され、ビット線８から選択ビット線８が選択される。これにより、メモリセル２’のうちから書き込み先のメモリセル２ａ’が決定される。続いて、ワード線制御回路１３とワード線終端回路１４とにより、選択ワード線５ａに書き込み電流がｘ軸方向に流される。
同時に、ビット線制御回路１６とビット線終端回路２２とにより、選択ビット線８ａに、選択メモリセル２ａに書き込まれるデータに応じた方向に書き込み電流が流される。選択ワード線５ａ及び選択ビット線８ａに流される書き込み電流が発生する合成磁場により、選択メモリセル２ａ’の自由強磁性層１２の磁化が所望の方向に向けられ、選択メモリセル２ａへのデータの書き込みが行われる。
【００８６】
メモリセル２’からのデータの読み出しは、下記の過程で行われる。まず、選択メモリセル２ａに対応するワード線、読み出しワード線、ビット線が、それぞれ、選択ワード線５ａ、選択読み出しワード線６ａ、選択ビット線８ａとして選択される。
【００８７】
選択ビット線８ａに接続するビット線選択トランジスタ１６ａがオンされ、更に切換トランジスタ４１がオンにされ、選択ビット線８ａが増幅器４２の入力端子に電気的に接続される。
【００８８】
更に、選択読み出しワード線６ａが”ＨＩ”にされて、選択メモリセル２ａのＭＯＳトランジスタ３ａがオンされ、選択メモリセル２ａの磁気抵抗素子４ａが選択ビット線８ａに電気的に接続される。更に、接地スイッチ４５ａ、４５ｂがオンにされ、積分器４４ａ、４４ｂの出力端子が、それぞれ、接地端子４７ａ、４７ｂに接続される。積分器４４ａ、４４ｂの出力端子は、０Ｖにプリチャージされる。続いて、接地スイッチ４５ａ、４５ｂがオフにされ、積分器４４ａ、４４ｂの出力端子は、接地端子４７ａ、４７ｂから切り離される。
【００８９】
続いて、磁気抵抗素子４ａに磁界Ｈ⊥が印加されない状態での選択メモリセル２ａへのアクセスが行われる。より詳細には、まず、選択ワード線５ａを所定の電位に設定した後、ビット線制御回路１５により、選択ビット線８ａを介して磁気抵抗素子４ａに所定の読み出し電流ＩＲが供給される。これにより、選択ビット線８ａには、（磁気抵抗素子４ａに磁界Ｈ⊥が印加されない状態での）磁気抵抗素子４ａの抵抗に応じた電位が発生する。読み出し電流ＩＲは、典型的には、５μＡである。磁気抵抗素子４ａの抵抗を約１００ｋΩとすると、選択ビット線８ａは、選択ワード線５ａよりも０．５Ｖ程度高い電位になる。
【００９０】
この状態で、ＭＯＳトランジスタ４３ａがオンにされ、ＭＯＳトランジスタ４３ｂがオフにされ、増幅器４２の出力端子が、積分器４４ａの入力端子に接続される。更に、増幅器４２にトリガがかけられ、増幅器４２の増幅動作が開始される。増幅器４２は、選択ビット線８ａの電位を増幅して出力し、更に、積分器４４ａは、増幅器４２の出力端子の電位を積分に対応する電位を出力端子に出力する。これにより、積分器４４ａの出力端子の電位、即ち、比較器４６の第１入力端子４６ａの電位は、磁気抵抗素子４ａに磁界Ｈ⊥が印加されない状態での磁気抵抗素子４ａの抵抗に応じた電位になる。
【００９１】
増幅器４２の応答期間の終了により、（即ち、増幅器４２の出力端子の電位が０Ｖに戻ると）、磁気抵抗素子４に磁界Ｈ⊥が印加されていない状態での選択メモリセル２ａへのアクセスが完了する。
【００９２】
続いて、磁気抵抗素子４に磁界Ｈ⊥が印加されている状態での選択メモリセル２ａへのアクセスが行われる。より詳細には、選択ワード線５ａに電流が流され、磁気抵抗素子４ａに磁界Ｈ⊥が印加される。選択ビット線８ａを介しての磁気抵抗素子４ａへの読み出し電流ＩＲの供給は、選択ワード線５ａに電流が流されている間も継続される。磁界Ｈ⊥の印加により、磁気抵抗素子４ａの抵抗は変化する。既述のように、磁気抵抗素子４ａの固定強磁性層１０と自由強磁性層１２との磁化が平行であるとき（即ち、選択メモリセル２ａに”０”が記憶されているとき）、磁界Ｈ⊥により、磁気抵抗素子４ａの抵抗は増加する。一方、磁気抵抗素子４ａの固定強磁性層１０と自由強磁性層１２との磁化が反平行であるとき（即ち、選択メモリセル２ａに”１”が記憶されているとき）、磁界Ｈ⊥の印加により磁気抵抗素子４ａの抵抗は減少する。したがって、選択メモリセル２ａに”０”が記憶されているときには、選択ビット線８ａの電位は上昇し、選択メモリセル２ａに”１”が記憶されているときには、選択ビット線８ａの電位は低下する。
【００９３】
更に、ＭＯＳトランジスタ４３ａがオフに、ＭＯＳトランジスタ４３ｂがオンにされ、増幅器４２の出力端子が、積分器４４ｂの入力端子に接続される。更に、増幅器４２にトリガがかけられ、増幅器４２の増幅動作が開始される。増幅器４２は、選択ビット線８ａの電位を増幅して出力し、更に、積分器４４ａは、増幅器４２の出力端子の電位を積分に対応する電位を出力端子に出力する。これにより、積分器４４ｂの出力端子の電位、即ち、比較器４６の第２入力端子４６ｂの電位は、磁気抵抗素子４ａに磁界Ｈ⊥が印加されている状態での磁気抵抗素子４ａの抵抗に応じた電位になる。選択メモリセル２ａに”０”が記憶されているときには、比較器４６の第２入力端子４６ｂの電位は、第１入力端子４６ａの電位よりも高くなり、選択メモリセル２ａに”１”が記憶されているときには、比較器４６の第２入力端子４６ｂの電位は、第１入力端子４６ａの電位よりも低くなる。比較器４６の第１入力端子４６ａと第２入力端子４６ｂとには、選択メモリセル２ａに記憶されているデータに応じた電位差が発生する。
【００９４】
更に、上記と同一の過程による、磁気抵抗素子４に磁界Ｈ⊥が印加されている状態での選択メモリセル２ａへのアクセスと、磁気抵抗素子４に磁界Ｈ⊥が印加されている状態での選択メモリセル２ａへのアクセスとが、同一の回数だけ、繰り返して行われる。これにより、比較器４６の第１入力端子４６ａと第２入力端子４６ｂとの電位差が拡大される。
【００９５】
更に、選択ワード線５ａへの電流の供給が停止される。電流の供給が停止されると、磁気抵抗素子４ａの自由強磁性層１２の磁化は元の方向に戻る。したがって、選択メモリセル２ａに記憶されているデータは破壊されない。
【００９６】
続いて、比較器４６の制御端子４６ｃが”ＨＩ”にされ、比較器４６が活性化される。比較器４６は、第２入力端子４６ｂの電位が第１入力端子４６ａの電位よりも高いとき”０”を出力し、第２入力端子４６ｂの電位が第１入力端子４６ａの電位よりも低いとき”１”を出力する。比較器４６の出力は、選択メモリセル２ａに記憶されているデータに一致し、選択メモリセル２ａからのデータの読み出しが、正確に行われる。
【００９７】
本実施の形態のＭＲＡＭは、実施の第１形態のＭＲＡＭと同様に、メモリセルに記憶されているデータの読み出しを、自己リファレンスで、且つ、データを破壊することなく実行することができる。このため、本実施の形態のＭＲＡＭは、磁気抵抗素子４のバラツキによる影響を回避しながら、正確に、高速に、且つ、少ない消費電力で読み出し動作を実行することができる。
【００９８】
更に本実施の形態のＭＲＡＭは、増幅器４２、ＭＯＳトランジスタ４３ａ、４３ｂ、及び積分器４４ａ、４４ｂの動作により、選択メモリセル２ａに記憶されているデータに対応する電位差が増幅される。このため、本実施の形態のＭＲＡＭは、データ判別のＳＮ比を高くすることができる。
【００９９】
更に本実施の形態のＭＲＡＭは、ＭＯＳトランジスタがメモリセルから排除されたクロスポイントセルアレイが採用され、メモリセルを密に配置することが可能である。クロスポイントセルアレイの採用は、メモリセルアレイを基板の表面に垂直な方向に積層することを可能にする点でも好ましい。
【０１００】
（実施の第４形態）
図１１は、実施の第４形態のＭＲＡＭを示す。実施の第４形態では、実施の第１形態乃至第３形態と異なる原理によってメモリセルに記憶されているデータの読み出しが行われる。
【０１０１】
実施の第４形態のＭＲＡＭは、ＭＴＪの抵抗値がＭＴＪに印加される電圧の極性に応じて変化し、且つ、ＭＴＪの抵抗値の変化の方向がＭＴＪの２つの強磁性層の磁化の相対方向によって異なるという現象を、読み出し動作において利用する。図１３は、あるＭＴＪの抵抗値の、印加電圧に対する依存性を示す読み出し原理を説明するためのグラフである。図１３のグラフでは、固定強磁性層に対する自由強磁性層の電位が、ＭＴＪに印加される電圧として定義されている。該ＭＴＪでは、固定強磁性層と自由強磁性層との磁化が反平行であるとき（即ち、ＭＴＪが高抵抗状態にあるとき）には、ＭＴＪに正電圧が印加されているときのＭＴＪの抵抗は、ＭＴＪに負電圧が印加されているときの抵抗よりも高い。一方、固定強磁性層と自由強磁性層との磁化が平行であるとき（即ち、ＭＴＪが低抵抗状態にあるとき）には、ＭＴＪに正電圧が印加されているときのＭＴＪの抵抗は、ＭＴＪに負電圧が印加されているときの抵抗よりも低い。
【０１０２】
ＭＴＪの抵抗値の変化の方向は、ＭＴＪを構成する材料、及び、製造プロセスによって異なることが発明者の実験によって明らかにされている。即ち、ＭＴＪを構成する材料、及び、製造プロセスによっては、固定強磁性層と自由強磁性層との磁化が反平行である状態でＭＴＪに正電圧が印加されているときのＭＴＪの抵抗が、ＭＴＪに負電圧が印加されているときの抵抗よりも低く、固定強磁性層と自由強磁性層との磁化が平行である状態でＭＴＪに正電圧が印加されているときのＭＴＪの抵抗が、ＭＴＪに負電圧が印加されているときの抵抗よりも高い場合がある。しかし、ＭＴＪに印加される電圧の極性に応じたＭＴＪの抵抗値の変化の方向が、ＭＴＪの２つの強磁性層の磁化の相対方向によって異なるという現象は、如何なる場合においても現れる。
【０１０３】
かかる現象を利用して読み出し動作を行うために、実施の第４形態のＭＲＡＭは、下記の回路構成を採用する。メモリセル２’は、磁気抵抗素子４で構成される。磁気抵抗素子４の一の端子は、ワード線５に接続され、他の端子は、ビット線８に接続される。ワード線５の一端は、ワード線制御回路１３に接続され、ワード線５の他端は、ワード線終端回路１４に接続される。ビット線８の一端は、ビット線制御回路１５に接続される。ビット線８のそれぞれの他端は、それぞれ、ビット線選択トランジスタ１６を介してノード１７に接続される。
【０１０４】
ノード１７は、切換トランジスタ１８を介してビット線終端回路２２に接続される。更にノード１７は、接地スイッチ２１を介して、接地端子２４に接続されている。ノード１７は、更に、切換トランジスタ５１を介して比較器６０の第１入力端子６０ａに接続されている。比較器６０の第１入力端子６０ａは、容量５３を介して接地端子５４に接続されている。ノード１７は、更に、切換トランジスタ５２を介して容量５５の第１端子５５ａに接続されている。容量５５の第１端子５５ａは、接地スイッチ５７を介して接地端子５９に接続されている。容量５５の第２端子５５ｂは、比較器６０の第２入力端子６０ｂに接続されている。
第２入力端子６０ｂは、接地スイッチ５６を介して接地端子５８に接続されている。
【０１０５】
比較器６０には、制御端子６０ｃが設けられている。比較器６０は、制御端子６０ｃにより活性化され、又は、その動作が停止される。
【０１０６】
図１２は、実施の第４形態のＭＲＡＭの動作を示すタイミングチャートである。メモリセル２’へのデータの書き込みは、実施の第１形態と同一の過程により行われる。まず、ワード線５から選択ワード線５ａが選択され、ビット線８から選択ビット線８ａが選択される。これにより、メモリセル２’のうちから書き込み先のメモリセル２ａ’が決定される。続いて、ワード線制御回路１３とワード線終端回路１４とにより、選択ワード線５ａに書き込み電流がｘ軸方向に流される。同時に、ビット線制御回路１６とビット線終端回路２２とにより、選択ビット線８ａに、選択メモリセル２ａに書き込まれるデータに応じた方向に書き込み電流が流される。選択ワード線５ａ及び選択ビット線８ａに流される書き込み電流が発生する合成磁場により、選択メモリセル２ａ’の自由強磁性層１２の磁化が所望の方向に向けられ、選択メモリセル２ａへのデータの書き込みが行われる。
【０１０７】
メモリセル２’からのデータの読み出しは、下記の過程で行われる。まず、選択メモリセル２ａに対応するワード線、読み出しワード線、ビット線が、それぞれ、選択ワード線５ａ、選択読み出しワード線６ａ、選択ビット線８ａとして選択される。
【０１０８】
まず、選択ビット線８ａに対して選択ワード線５ａに正の電位ＶＷ１が印加されて、選択メモリセル２’からの読み出しが行われる。より詳細には、まず、選択ビット線８ａに接続されているビット線選択トランジスタ１６ａと、切換トランジスタ５１とがオンにされ、選択ビット線８ａが、比較器６０の第１入力端子６０ａに接続される。ビット線制御回路１５は、選択ビット線８ａを他の回路から切り離してフローティング状態にする。
【０１０９】
続いて、接地スイッチ２１がオンにされる。これにより、選択ビット線８ａ及び比較器６０の第１入力端子６０ａが、接地端子２４に接地され、０Ｖにプリチャージされる。続いて、選択ワード線５ａに正の電位ＶＷ１が印加される。印加される電位ＶＷ１は、典型的には、０．５Ｖ程度である。
【０１１０】
続いて、接地スイッチ２１がオフにされ、選択ビット線８ａ及び比較器６０の第１入力端子６０ａが、接地端子２４から切り離される。選択ワード線５ａから選択メモリセル２ａ’の磁気抵抗素子４ａを介して選択ビット線８ａに電流が流れ込み選択ビット線８ａの電位は徐々に上昇する。比較器６０の第１入力端子６０ａの電位は、選択ビット線８ａの電位とともに上昇する。選択ビット線８ａの電位の上昇速度、即ち、比較器６０の第１入力端子６０ａの電位の上昇速度は、磁気抵抗素子４ａの抵抗値に依存する。
【０１１１】
接地スイッチ２１がオフにされて所定の期間が経過した後（典型的には１００ｎｓ経過した後）、切換トランジスタ５１がオフにされ、比較器６０の第１入力端子６０ａがフローティング状態にされる。切換トランジスタ５１がオフにされた時点では、比較器６０の第１入力端子６０ａは、選択ワード線５ａに正の電位ＶＷ１が印加されているときの磁気抵抗素子４ａの抵抗値に応じた電位を有している。この時点の比較器６０の第１入力端子６０ａの電位を、電位ＶＰＬＵＳと記述する。第１入力端子６０ａの電位は、容量５３によって電位ＶＰＬＵＳに保たれる。
【０１１２】
続いて、選択ビット線８ａに対して選択ワード線５ａに負の電位ＶＷ２が印加されて、選択メモリセル２’からの読み出しが行われる。電位ＶＷ２は、既述の電位ＶＷ１と絶対値が実質的に同一であり、且つ、極性が逆である。より詳細には、まず、接地スイッチ２１がオンにされる。これにより、選択ビット線８ａが接地端子２４に接続され、０Ｖにプリチャージされる。続いて、選択ワード線５ａに負の電位ＶＷ２が印加される。印加される電位ＶＷ２は、典型的には、−０．５Ｖ程度である。
【０１１３】
続いて、接地スイッチ５６がオンにされ、比較器６０の第２入力端子６０ｂが接地端子５８に接続され、０Ｖにプリチャージされる。このとき、接地スイッチ５７はオフに維持される。
【０１１４】
更に、切換トランジスタ５２がオンにされ、選択ビット線８ａが容量５５ａの第１端子５５ａに接続される。このとき、接地スイッチ２１はオンのままであるため、第１端子５５ａは、０Ｖにプリチャージされる。
【０１１５】
続いて、接地スイッチ２１がオフにされ、選択ビット線８ａ及び容量５５の第１端子５５ａが、接地端子２４から切り離される。選択ビット線８ａから選択ワード線５ａに、磁気抵抗素子４ａを介して電流が引き出され、選択ビット線８ａの電位は、徐々に低下する。容量５５の第１端子５５ａの電位も、選択ビット線８ａの電位ともに、徐々に減少する。選択ビット線８ａの電位の低下速度、即ち、容量５５の第１端子５５ａの電位の低下速度は、磁気抵抗素子４ａの抵抗値に依存する。
【０１１６】
接地スイッチ２１がオフにされて所定の期間が経過した後（典型的には１００ｎｓ経過した後）、切換トランジスタ５２がオフにされ、容量５５の第１端子５５ａがフローティング状態にされる。切換トランジスタ５２がオフにされた時点では、容量５５の第１端子５５ａは、選択ワード線５ａに負の電位ＶＷ１が印加されているときの磁気抵抗素子４ａの抵抗値に応じた電位を有している。この時点の容量５５の第１端子５５ａの電位を、電位ＶＭＩＮＵＳと記述する。電位ＶＭＩＮＵＳは、負の電位である。
【０１１７】
続いて、接地スイッチ５６がオフにされて、比較器６０の第２入力端子６０ｂが接地端子５８から切り離された後、接地スイッチ５７がオンにされる。これにより、容量５５の第１端子５５ａの電位が、強制的に０Ｖにプルアップされる。
このとき、容量５５の第１端子５５ａと第２端子５５ｂとの電位差は、電荷保存則によって維持されるため、容量５５の第２端子５５ｂの電位、即ち、比較器６０の第２入力端子６０ｂの電位は、｜ＶＭＩＮＵＳ｜にプルアップされる。このときの比較器６０の第２入力端子６０ｂの電位をＶＭＩＮＵＳ’（＞０）と記述すると、電位ＶＭＩＮＵＳ’（＞０）は、選択ワード線５ａに負の電位ＶＷ２が印加されているときの磁気抵抗素子４ａの抵抗値に対応した電位である。
【０１１８】
続いて、比較器６０の制御端子６０ｃが”ＨＩ”電位にされ、比較器６０が活性化される。この時点では、比較器６０の第１入力端子６０ａは、選択ワード線５ａに正の電位ＶＷ１が印加されているときの磁気抵抗素子４ａの抵抗値に対応した電位ＶＰＬＵＳを有しており、比較器６０の第２入力端子６０ｂは、選択ワード線５ａに負の電位ＶＷ１２が印加されているときの磁気抵抗素子４ａの抵抗値に対応した電位ＶＭＩＮＵＳ’を有している。電位ＶＰＬＵＳと電位ＶＭＩＮＵＳ’の電位差は、磁気抵抗素子４ａに正電圧が印加されたときと負電圧が印加されたときの抵抗値の差を示している。したがって、電位ＶＰＬＵＳと電位ＶＭＩＮＵＳ’とを比較することにより、選択メモリセル２ａに記憶されているデータを判別することができる。
【０１１９】
磁気抵抗素子４ａに電流を流しても、磁気抵抗素子４ａの自由強磁性層１２の磁化の方向は反転しない。したがって、上記の読み出し方法により、非破壊的に選択メモリセル２ａに記憶されているデータを読み出すことができる。
【０１２０】
本実施の形態のＭＲＡＭは、メモリセルに記憶されているデータの読み出しを、自己リファレンスで、且つ、データを破壊することなく実行することができる。このため、本実施の形態のＭＲＡＭは、磁気抵抗素子４のバラツキによる影響を回避しながら、正確に、高速に、且つ、少ない消費電力で読み出し動作を実行することができる。
【０１２１】
【発明の効果】
本発明により、ＭＴＪの抵抗値のバラツキの影響を回避しつつ、正確、且つ、高速な読み出し動作が実行可能なＭＲＡＭが提供される。
また、本発明により、ＭＴＪの抵抗値のバラツキの影響を回避しつつ、正確で、且つ、消費電力が小さい読み出し動作が実行可能なＭＲＡＭが提供される。
【図面の簡単な説明】
【図１】図１は、本発明の実施の第１形態に係るＭＲＡＭを示す回路図である。
【図２】図２は、磁気抵抗素子４の断面構造を示す概略図である。
【図３】図３は、磁気抵抗素子４の平面構造を示す。
【図４】図４は、実施の第１形態に係るＭＲＡＭの動作を示すタイミングチャートである。
【図５】図５は、自由強磁性層１２に、その容易軸と垂直な方向に磁界Ｈ⊥が印加されたときの、固定強磁性層１０と自由強磁性層１２との磁化の相対方向を示す図である。
【図６】図６は、自由強磁性層１２に、その容易軸と垂直な方向に磁界Ｈ⊥が印加されたときの、磁気抵抗素子４の抵抗値の変化を示す図である。
【図７】図７は、本発明の実施の第２形態に係るＭＲＡＭを示す回路図である。
【図８】図８は、実施の第２形態に係るＭＲＡＭの動作を示すタイミングチャートである。
【図９】図９は、本発明の実施の第３形態に係るＭＲＡＭを示す回路図である。
【図１０】図１０は、実施の第３形態に係るＭＲＡＭの動作を示すタイミングチャートである。
【図１１】図１１は、本発明の実施の第４形態に係るＭＲＡＭを示す回路図である。
【図１２】図１２は、実施の第４形態に係るＭＲＡＭの動作を示すタイミングチャートである。
【図１３】図１３は、ＭＴＪに印加される電圧の極性と、ＭＴＪの抵抗値との関係を示すグラフである。
【符号の説明】
１：メモリセルアレイ
２：メモリセル
３：ＭＯＳトランジスタ
４：磁気抵抗素子
５：ワード線
６：読み出しワード線
７：プレート線
８：ビット線
９：反強磁性層
１０：固定強磁性層
１１：トンネル障壁層
１２：自由強磁性層
１３：ワード線制御回路
１４：ワード線終端回路
１５：ビット線制御回路
１６：ビット線選択トランジスタ
１７：ノード
１８〜２０：切換トランジスタ
２１：接地スイッチ
２２：ビット線終端回路
２３：比較器
２３ａ：第１入力端子
２３ｂ：第２入力端子
２４：接地端子
３１：切換トランジスタ
３２：乗算器
３３：比較器
３４：参照電位発生器
３５：接地端子
４１：切換トランジスタ
４２：増幅器
４３ａ、４３ｂ：ＭＯＳトランジスタ
４４ａ、４４ｂ：積分器
４５ａ、４５ｂ：ＭＯＳトランジスタ
４６：比較器
４７ａ、４７ｂ：接地端子
５１、５２：切換トランジスタ
５３：容量
５４：接地端子
５５：容量
５６、５７：接地スイッチ
５８、５９：接地端子
６０：比較器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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