(57)【要約】【課題】絶縁層に電荷を蓄積する不揮発性半導体記憶素子を有する半導体装置に関し、演算用トランジスタとのプロセス整合性に優れた半導体装置及びその製造方法を提供する。【解決手段】ゲート電極１６ａと、ゲート電極１６ａ側の接合端がゲート電極１６ａ直下の領域から離間して形成されたソース／ドレイン領域２８ａと、ゲート電極１６ａの側部に形成された誘電体材料よりなる電荷蓄積部１８とを有するメモリセルトランジスタと、ゲート電極１６ｂと、ゲート電極１６ｂ側の接合端がゲート電極１６ｂ下に形成されたソース／ドレイン領域２８ｂとを有する演算用トランジスタとを有し、ゲート電極１６ａの延在する方向とゲート電極１６ｂの延在する方向とが垂直である。【選択図】　　　図２
2004104009.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に第１のゲート絶縁膜を介して形成された第１のゲート電極と、前記第１のゲート電極の両側の前記半導体基板中に形成され、前記第１のゲート電極側の接合端が前記第１のゲート電極直下の前記半導体基板の領域から離間して形成された第１のソース／ドレイン領域と、前記第１のゲート電極の側部に形成された誘電体材料よりなる電荷蓄積部とを有するメモリセルトランジスタと、
前記半導体基板上に第２のゲート絶縁膜を介して形成された第２のゲート電極と、前記第２のゲート電極の両側の前記半導体基板中に形成され、前記第２のゲート電極側の接合端が前記第２のゲート電極下に形成された第２のソース／ドレイン領域とを有する演算用トランジスタと
を有することを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第１のゲート電極の延在する方向と、前記第２のゲート電極の延在する方向とが垂直である
ことを特徴とする半導体装置。
【請求項３】
請求項１又は２記載の半導体装置において、
前記第１のソース／ドレイン領域と前記第２のソース／ドレイン領域とには、同量の不純物イオンが添加されている
ことを特徴とする半導体装置。
【請求項４】
半導体基板上に、周期的に形成された複数のゲート電極と、
複数の前記ゲート電極の側面を取り囲むようにそれぞれ形成された、電荷蓄積部を含む複数の側壁絶縁膜と、
第１の方向に並ぶ複数の前記ゲート電極間の領域の前記半導体基板中に、前記第１の方向と交差する第２の方向に延在して形成され、前記ゲート電極側の接合端が前記ゲート電極直下の前記半導体基板の領域から離間して形成された複数のビット線拡散層とを有し、
前記第１の方向に並ぶ複数の前記ゲート電極間の領域では、前記側壁絶縁膜は互いに接触しておらず、前記第２の方向に並ぶ複数の前記ゲート電極間の領域は、前記側壁絶縁膜により埋め込まれている
ことを特徴とする半導体装置。
【請求項５】
半導体基板の第１の領域に第１の方向に延在する第１のゲート電極を形成し、前記半導体基板の第２の領域に前記第１の方向と交差する第２の方向に延在する第２のゲート電極を形成する工程と、
前記第１のゲート電極の側部に形成された電荷蓄積部を兼ねる第１の側壁絶縁膜と、前記第２のゲート電極の側部に形成された第２の側壁絶縁膜とを形成する工程と、
前記第１の領域及び前記第２の領域に、同時に同量の不純物イオンを添加して活性化し、前記第１のゲート電極の両側の前記半導体基板に、前記第１のゲート電極側の接合端が前記第１のゲート電極直下の前記半導体基板の領域から離間して形成された第１のソース／ドレイン領域を形成し、前記第２のゲート電極の両側の前記半導体基板に、前記第２のゲート電極側の接合端が前記第２のゲート電極下に形成された第２のソース／ドレイン領域を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に係り、特に、絶縁層よりなる電荷蓄積層に電荷を蓄積することにより情報を記憶する不揮発性半導体記憶素子を有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
書き換え可能な不揮発性半導体記憶装置は、コンピュータ、携帯電話、カメラ、音響機器などの電子機器においてデータの記憶媒体として広く用いられるようになっている。特に、画像や動画の記憶には大容量化が必須となっており、微細化や多値化技術が開発されている。一方、小容量の用途としても、ＩＣカードなどの普及が広まりつつある。このような市場に対して、データ格納型の多機能チップが必要になると予想される。
【０００３】
従来の不揮発性半導体記憶装置としては、フローティングゲートに電荷を蓄積することにより情報を記憶する、ＥＥＰＲＯＭやフラッシュＥＥＰＲＯＭなどが一般に知られている。これら不揮発性半導体記憶装置では、ワード線として機能するコントロールゲートの他に、情報を記憶するフローティングゲートを必要とするため、メモリセルトランジスタを構成するためには２層の導電層が必要とされる。一方、より簡単な構造で且つ高集積化が容易な構造として、誘電体膜を電荷蓄積層に用いて単層ゲートによりメモリセルトランジスタを構成する不揮発性半導体記憶装置が提案されている。誘電体膜を電荷蓄積層に用いた不揮発性半導体記憶装置は、例えば、特許文献１、特許文献２及び特許文献３等に記載されている。
【０００４】
単層ゲートの不揮発性半導体記憶装置としては、電荷蓄積層として例えばＳｉＯ２／ＳｉＮ／ＳｉＯ２構造を用い、ＳｉＮ中の欠陥に電荷を保持する不揮発性半導体記憶装置が開発されている。また、更なる高集積化と低コスト化を狙い、ソース端及びドレイン端にそれぞれ局所的に電荷保持が可能な２ビット動作の不揮発性半導体記憶装置が開発されている。
【０００５】
２ビット動作の不揮発性半導体記憶装置では、同じセル数であれば格納メモリ数が単純に２倍になるという利点、或いは格納メモリ数が同じであればチップ面積を単純に半分にできるという利点とがあり、高集積化と低コスト化の要求を同時に満たしうる極めて有望なデバイスである。
【０００６】
【特許文献１】米国特許第５７６８１９２号明細書
【特許文献２】特開２００１−０７７２１９号公報
【特許文献３】特開２００１−１１８９４３号公報
【０００７】
【発明が解決しようとする課題】
しかしながら、誘電体膜を電荷蓄積層に用いた上記従来の不揮発性半導体記憶装置は、基本となるトランジスタ構造が、通常の演算用トランジスタと大きく異なっているため、同一基板上に混載することは容易ではなかった。このため、演算用トランジスタとのプロセス整合性が高いメモリ構造及びこれを混載した半導体装置の開発が望まれている。
【０００８】
本発明の目的は、演算用トランジスタとのプロセス整合性に優れた構造の不揮発性半導体記憶素子を有する半導体装置及びその製造方法を提供することにある。
【０００９】
【課題を解決するための手段】
上記目的は、半導体基板上に第１のゲート絶縁膜を介して形成された第１のゲート電極と、前記第１のゲート電極の両側の前記半導体基板中に形成され、前記第１のゲート電極側の接合端が前記第１のゲート電極直下の前記半導体基板の領域から離間して形成された第１のソース／ドレイン領域と、前記第１のゲート電極の側部に形成された誘電体材料よりなる電荷蓄積部とを有するメモリセルトランジスタと、前記半導体基板上に第２のゲート絶縁膜を介して形成された第２のゲート電極と、前記第２のゲート電極の両側の前記半導体基板中に形成され、前記第２のゲート電極側の接合端が前記第２のゲート電極下に形成された第２のソース／ドレイン領域とを有する演算用トランジスタとを有することを特徴とする半導体装置によって達成される。
【００１０】
また、上記目的は、半導体基板上に、周期的に形成された複数のゲート電極と、複数の前記ゲート電極の側面を取り囲むようにそれぞれ形成された、電荷蓄積部を含む複数の側壁絶縁膜と、第１の方向に並ぶ複数の前記ゲート電極間の領域の前記半導体基板中に、前記第１の方向と交差する第２の方向に延在して形成され、前記ゲート電極側の接合端が前記ゲート電極直下の前記半導体基板の領域から離間して形成された複数のビット線拡散層とを有し、前記第１の方向に並ぶ複数の前記ゲート電極間の領域では、前記側壁絶縁膜は互いに接触しておらず、前記第２の方向に並ぶ複数の前記ゲート電極間の領域は、前記側壁絶縁膜により埋め込まれていることを特徴とする半導体装置によっても達成される。
【００１１】
また、上記目的は、半導体基板の第１の領域に第１の方向に延在する第１のゲート電極を形成し、前記半導体基板の第２の領域に前記第１の方向と交差する第２の方向に延在する第２のゲート電極を形成する工程と、前記第１のゲート電極の側部に形成された電荷蓄積部を兼ねる第１の側壁絶縁膜と、前記第２のゲート電極の側部に形成された第２の側壁絶縁膜とを形成する工程と、前記第１の領域及び前記第２の領域に、同時に同量の不純物イオンを添加して活性化し、前記第１のゲート電極の両側の前記半導体基板に、前記第１のゲート電極側の接合端が前記第１のゲート電極直下の前記半導体基板の領域から離間して形成された第１のソース／ドレイン領域を形成し、前記第２のゲート電極の両側の前記半導体基板に、前記第２のゲート電極側の接合端が前記第２のゲート電極下に形成された第２のソース／ドレイン領域を形成する工程とを有することを特徴とする半導体装置の製造方法によっても達成される。
【００１２】
【発明の実施の形態】
［第１実施形態］
本発明の第１実施形態による半導体記憶装置及びその製造方法について図１乃至図４を用いて説明する。
【００１３】
図１は本実施形態による半導体装置の構造を示す平面図、図２は本実施形態による半導体装置の構造を示す概略断面図、図３及び図４は本実施形態による半導体装置の製造方法を示す工程断面図である。
【００１４】
はじめに、本実施形態による不揮発性半導体記憶装置の構造について図１及び図２を用いて説明する。図２（ａ）は図１のＡ−Ａ′線断面に沿ったメモリセルトランジスタの概略断面図であり、図２（ｂ）は図１のＢ−Ｂ′線断面に沿った演算用トランジスタの概略断面図である。
【００１５】
シリコン基板１０には、活性領域を画定する素子分離膜１２が形成されている。メモリセルトランジスタ形成領域の活性領域上には、ゲート絶縁膜１４を介してゲート電極１６ａが形成されている。ゲート電極１６ａの側壁部分には、シリコン窒化膜よりなる側壁電荷蓄積層１８と、シリコン酸化膜よりなる側壁絶縁膜２２ａとが形成されている。ゲート電極１６ａの両側のシリコン基板１０内には、チャネル側接合端がゲート電極１６ａよりも外側に位置するソース／ドレイン領域２８ａが形成されている。こうして、メモリセルトランジスタ形成領域に、ゲート電極１６ａ、ソース／ドレイン領域２８ａ、側壁電荷蓄積層１８等を有するメモリセルトランジスタが形成されている。
【００１６】
演算用トランジスタ形成領域の活性領域上には、ゲート絶縁膜１４を介してゲート電極１６ｂが形成されている。ゲート電極１６ｂは、ゲート電極１６ａの延在方向とほぼ垂直方向に延在している。ゲート電極１６ｂの側壁部分には、シリコン窒化膜よりなる側壁絶縁膜２０と、シリコン酸化膜よりなる側壁絶縁膜２２ｂとが形成されている。ゲート電極１６ｂの両側のシリコン基板１０内には、チャネル側接合端がゲート電極１６ｂの下部領域に位置するソース／ドレイン領域２８ｂが形成されている。こうして、演算用トランジスタ形成領域に、ゲート電極１６ｂ、ソース／ドレイン領域２８ｂ等を有する演算用トランジスタが形成されている。
【００１７】
本実施形態による半導体装置のメモリセルトランジスタは、ゲート電極１６ａの側壁部分に側壁電荷蓄積層１８を有する。このような構造のメモリセルトランジスタでは、ソース領域側に蓄積する電荷と、ドレイン領域側に蓄積する電荷とを、ゲート電極１６ａを介して離間して設けられた別々の側壁電荷蓄積層１８に蓄積することができるので、ソース領域側に蓄積する電荷とドレイン領域側に蓄積する電荷とを容易に分離することができる。したがって、ゲート長が極めて短い場合でも、２ビット動作を保証することが可能である。なお、このような構造のメモリセルトランジスタについては、例えば同一出願人による特願２００２−１５８８９１号明細書に詳述されている。
【００１８】
特願２００２−１５８８９１号明細書に記載されているように、上記構造のメモリセルトランジスタでは、書き込み特性の向上のために、チャネル側接合端がゲート電極１６ａ直下領域よりも外側に、より具体的には、チャネル側接合端が側壁電荷蓄積層の下に位置するようにソース／ドレイン領域２８ａが形成されていることが望ましい。一方、演算用トランジスタでは、電流駆動能力の観点から、チャネル側接合端がゲート電極１６ｂの下部領域に位置するソース／ドレイン領域２８ｂが形成されていることが望ましい。
【００１９】
メモリセルトランジスタと演算用トランジスタとの異なる要請を同時に満足するためには、ソース／ドレイン領域２８ａ，２８ｂをそれぞれ別々に形成することが考えられる。しかしながら、別々に形成するためには工程数及び製造コストの増大をもたらすフォトリソグラフィーを追加する必要がある。
【００２０】
本実施形態による半導体装置では、メモリセルトランジスタと演算用トランジスタとの異なる要請を、工程数や製造コストを増大することなく同時に満足するために、メモリセルトランジスタのゲート電極１６ａの延在する方向と、Ｎ型演算用トランジスタのゲート電極１６ｂの延在する方向とが、互いにほぼ垂直の方向となるように、これらトランジスタをレイアウトしている。Ｐ型演算用トランジスタのゲート電極（図示せず）の延在する方向は、何れの方向であっても差し支えない。なお、ゲート電極の延在する方向とは、トランジスタからみれば、チャネル幅方向或いはチャネル長方向に垂直の方向である。
【００２１】
このレイアウトと斜めイオン注入の技術を用いることにより、工程数や製造コストを増大することなく、メモセルトランジスタと演算用トランジスタとを同時に形成することができる。
【００２２】
次に、本実施形態による半導体装置の製造方法について図３及び図４を用いて説明する。なお、図３は図１のＡ−Ａ′線断面に沿ったメモリセルトランジスタの工程断面図であり、図４は図１のＢ−Ｂ′線断面に沿った演算用トランジスタの工程断面図である。
【００２３】
まず、例えばシャロートレンチ法により、Ｐ型のシリコン基板１０或いはシリコン基板１０のＰウェル（図示せず）が形成された領域に、素子領域を画定する素子分離膜１２を形成する。
【００２４】
次いで、例えば熱酸化法により、シリコン基板１０の表面を酸化し、活性領域上に、例えば膜厚５ｎｍのシリコン酸化膜よりなるゲート絶縁膜１４を形成する（図３（ａ）、図４（ａ））。なお、ゲート絶縁膜１４は、シリコン窒化酸化膜、シリコン窒化膜、酸化アルミ膜等の他の絶縁膜を用いてもよい。
【００２５】
次いで、ゲート絶縁膜１４上に、例えば膜厚１８０ｎｍのｎ＋型多結晶シリコン膜を形成する。多結晶シリコン膜は、ＣＶＤ法によりｎ＋型の多結晶シリコン膜を堆積することにより形成してもよいし、ＣＶＤ法によりノンドープの多結晶シリコン膜を堆積後にｎ型の不純物を導入することにより形成してもよい。
【００２６】
次いで、リソグラフィー及びドライエッチングにより、この多結晶シリコン膜をパターニングし、メモリセルトランジスタの形成領域に多結晶シリコン膜よりなるメモリセルトランジスタのゲート電極１６ａを形成し（図３（ｂ））、Ｎ型演算用トランジスタの形成領域に多結晶シリコン膜よりなる演算用トランジスタのゲート電極１６ｂを形成する（図４（ｂ））。
【００２７】
この際、メモリセルトランジスタのゲート電極１６ａとＮ型演算用トランジスタのゲート電極１６ｂとは、図１に示すように、延在する方向が互いにほぼ垂直となるように配置する。Ｐ型演算用トランジスタのゲート電極（図示せず）は、いずれの方向であっても差し支えない。
【００２８】
なお、ゲート電極１６ａ，１６ｂには、多結晶シリコンからなる単層構造のみならず、ポリサイド構造、ポリメタル構造或いはメタルゲート構造等の他の構造を適用しても差し支えない。また、ゲート電極１６ａ、１６ｂを構成する導電膜上にシリコン酸化膜やシリコン窒化膜などのキャップ膜を形成した後、キャップ膜とともに或いはキャップ膜をマスクとしてこの導電膜をパターニングし、上面がキャップ膜で覆われたゲート電極１６ａ，１６ｂを形成するようにしてもよい。
【００２９】
次いで、例えば熱酸化法により、ゲート電極１６ａ，１６ｂの表面にシリコン酸化膜（図示せず）を形成する。
【００３０】
次いで、シリコン基板１０及びゲート電極１６ａ，１６ｂ上に、例えばＣＶＤ法により、例えば膜厚２０ｎｍのシリコン窒化膜を堆積する。
【００３１】
次いで、例えば反応性イオンエッチングによりシリコン窒化膜をエッチバックし、ゲート電極１６ａの側壁部分にシリコン窒化膜よりなる側壁電荷蓄積層１８を形成し、ゲート電極１６ｂの側壁部分にシリコン窒化膜よりなる側壁絶縁膜２０を形成する。なお、側壁電荷蓄積層１８と側壁絶縁膜２０とは、その使用目的が異なるために名称を変えているが、実質的に異なるものではない。
【００３２】
側壁電荷蓄積層１８には、シリコン窒化膜のほか、シリコン酸化膜、酸化アルミ膜、シリコン膜等の電荷蓄積が可能な膜を、単層で或いは積層して用いるようにしてもよい。
【００３３】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚５０ｎｍのシリコン酸化膜を堆積する。
【００３４】
次いで、例えば反応性イオンエッチングによりゲート電極３６の上面が露出するまでシリコン酸化膜をエッチバックし、側壁電荷蓄積層１８が形成されたゲート電極１６ａの側壁部分にシリコン酸化膜よりなる側壁絶縁膜２２ａを形成し（図３（ｃ））、側壁絶縁膜２０が形成されたゲート電極１６ｂの側壁部分にシリコン酸化膜よりなる側壁絶縁膜２２ｂを形成する（図４（ｃ））。
【００３５】
なお、側壁絶縁膜２２には、シリコン酸化膜のほか、シリコン窒化膜や酸化アルミ膜などの絶縁膜を用いてもよい。側壁絶縁膜２２としては、欠陥密度が少なく絶縁性の高い材料が望ましい。
【００３６】
次いで、ゲート電極１６ａ，１６ｂ、側壁電荷蓄積層１８及び側壁絶縁膜２０，２２をマスクとして、例えば砒素イオンを、加速エネルギーを３０ｋｅＶ、ドーズ量を２×１０１５ｃｍ−２としてイオン注入し、ゲート電極１６ａ，１６ｂの両側のシリコン基板１０中に、高濃度不純物拡散領域２４を形成する（図３（ｄ）、図４（ｄ））。
【００３７】
なお、高濃度不純物拡散領域２４を形成するためのイオン注入は、シリコン基板１０に対してほぼ垂直の方向から行う。これにより、側壁電荷蓄積層１８及び側壁絶縁膜２０がマスクとなり、ソース／ドレイン領域２４のチャネル側接合端はゲート電極１６ａ，１６ｂよりも外側に位置することとなる。
【００３８】
次いで、ゲート電極１６ａ，１６ｂ、側壁電荷蓄積層１８及び側壁絶縁膜２０，２２をマスクとして、例えば砒素イオンをイオン注入する。このイオン注入工程では、ゲート電極１６ａの延在する方向に所定の角度傾けた方向からの斜めイオン注入を行う。例えば、砒素イオンを、基板の法線方向に対する傾斜角度を７度、加速エネルギーを３０ｋｅＶ、ドーズ量を１×１０１４ｃｍ−２としてイオン注入を行う。この際、イオン注入を２度に分け、ゲート電極１６ｂの両側面側からそれぞれ斜めイオン注入を行うことにより、注入イオンはゲート電極１６ｂの下部領域まで達する。こうして、ゲート電極１６ｂの両側のシリコン基板１０中に、低濃度不純物拡散領域２６を形成する（図４（ｅ））。なお、低濃度不純物拡散領域２６は、Ｎ型演算用トランジスタではＬＤＤ領域となる。
【００３９】
一方、メモリセルトランジスタのゲート電極１６ａは、ゲート電極１６ｂに対して垂直の方向に延在するように形成されている。したがって、上記斜めイオン注入は、メモリセルトランジスタのゲート電極１６ａに対しては、実質的に垂直方向からのイオン注入を行った場合と同等であり、注入イオンはゲート電極１６ａの下部領域には達しない。これにより、メモリセルトランジスタの形成領域では、不純物拡散領域２４とほぼ等しい領域に、低濃度不純物拡散領域２６が形成される（図３（ｄ））。
【００４０】
次いで、所定の熱処理を行い、高濃度不純物拡散領域２４及び低濃度不純物拡散領域２６の不純物を活性化し、ゲート電極１６ａの両側のシリコン基板１０内に、チャネル側接合端がゲート電極１６ａよりも外側に位置するソース／ドレイン領域２８ａを形成し、ゲート電極１６ｂの両側のシリコン基板１０内に、チャネル側接合端がゲート電極１６ｂの下部領域に位置するソース／ドレイン領域２８ｂを形成する。
【００４１】
このようにしてメモリセルトランジスタ及び演算用トランジスタとを形成することにより、ソース／ドレイン領域２８ａ，２８ｂの不純物プロファイルを互いに変えることができるため、フォトリソグラフィー工程を経てソース／ドレイン領域２８ａ，２８ｂを形成するためのイオン注入を打ち分ける必要はない。したがって、製造工程を簡略にするとともに、製造コストを削減することができる。
【００４２】
このように、本実施形態によれば、メモリセルトランジスタのゲート電極の延在方向とＮ型演算用トランジスタのゲート電極の延在方向とが互いにほぼ垂直方向を向くように、メモリセルトランジスタ及びＮ型演算用トランジスタを配置するので、工程数や製造コストを増大することなくメモセルトランジスタと演算用トランジスタとを同時に形成することができる。
【００４３】
［第２実施形態］
本発明の第２実施形態による半導体装置の製造方法について図５及び図６を用いて説明する。
【００４４】
図５及び図６は本実施形態による半導体装置の製造方法を示す工程断面図である。なお、図１乃至図４に示す第１実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し説明を省略し或いは簡略にする。
【００４５】
本実施形態では、図１及び図２に示す半導体装置の他の製造方法について説明する。以下、図５及び図６を用い、本実施形態による半導体装置の製造方法を示す。なお、図５は図１のＡ−Ａ′線断面に沿ったメモリセルトランジスタの工程断面図であり、図６は図１のＢ−Ｂ′線断面に沿った演算用トランジスタの工程断面図である。
【００４６】
まず、例えば図３（ａ）及び図３（ｂ）並びに図４（ａ）及び図４（ｂ）に示す第１実施形態による半導体装置の製造方法と同様にして、シリコン基板１０に、素子分離膜１２、ゲート絶縁膜１４、ゲート電極１６ａ，１６ｂを形成する。
【００４７】
次いで、ゲート電極１６ａ，１６ｂをマスクとして、例えば砒素イオンを、加速エネルギーを３０ｋｅＶ、ドーズ量を１×１０１４ｃｍ−２としてイオン注入し、ゲート電極１６ａ，１６ｂの両側のシリコン基板１０中に、低濃度不純物拡散領域２６を形成する（図５（ａ）、図６（ａ））。低濃度不純物拡散領域２６は、Ｎ型演算用トランジスタではＬＤＤ領域となる。
【００４８】
なお、低濃度不純物拡散領域２６は、側壁絶縁膜のない状態でゲート電極１６ａ，１６ｂをマスクとしてイオン注入することにより形成するので、チャネル側接合端はゲート電極１６ａ，１６ｂの下部領域に位置することとなる。
【００４９】
次いで、例えば図３（ｃ）及び図４（ｃ）に示す第１実施形態による半導体装置の製造方法と同様にして、ゲート電極１６ａの側壁部分に側壁電荷蓄積層１８及び側壁絶縁膜２２ａを形成し（図５（ａ））、ゲート電極１６ｂの側壁部分に側壁絶縁膜２０，２２ｂを形成する（図５（ｂ））。
【００５０】
次いで、ゲート電極１６ａ，１６ｂ、側壁電荷蓄積層１８及び側壁絶縁膜２０をマスクとして、例えばボロンイオンをイオン注入する。このイオン注入工程では、ゲート電極１６ｂの延在する方向に所定の角度傾けた方向からの斜めイオン注入を行う。例えば、ボロンイオンを、法線方向に対する傾斜角度を７度、加速エネルギーを３０ｋｅＶ、ドーズ量を１×１０１４ｃｍ−２としてイオン注入を行う。この際、イオン注入を２度に分け、ゲート電極１６ａの両側面側からそれぞれ斜めイオン注入を行うことにより、注入イオンはゲート電極１６ａの下部領域まで達する。こうして、ゲート電極１６ａの両側のシリコン基板１０中に、カウンタードープ層３０を形成する（図５（ｃ））。
【００５１】
ここで、カウンタードープ層３０は低濃度不純物拡散領域２６のキャリアを補償するためのものであり、カウンタードープ層３０を形成することにより、少なくともゲート電極１６ａ下の領域がＰ型に戻るようにイオン注入条件を設定する。
【００５２】
一方、演算用トランジスタのゲート電極１６ｂは、ゲート電極１６ａに対して垂直の方向に延在するように形成されている。したがって、上記斜めイオン注入は、演算用トランジスタのゲート電極１６ｂに対しては、実質的に垂直方向からのイオン注入を行った場合と同等であり、低濃度不純物拡散領域２６とほぼ等しい領域に、カウンタードープ層３０が形成される（図６（ｃ））。これにより、注入イオンはゲート電極１６ｂの下部領域には達しない。
【００５３】
次いで、ゲート電極１６ａ，１６ｂ、側壁電荷蓄積層１８及び側壁絶縁膜２０，２２をマスクとして、例えば砒素イオンを、加速エネルギーを３０ｋｅＶ、ドーズ量を２×１０１５ｃｍ−２としてイオン注入し、ゲート電極１６ａ，１６ｂの両側のシリコン基板１０中に、高濃度不純物拡散領域２４を形成する（図５（ｄ）、図６（ｄ））。
【００５４】
なお、高濃度不純物拡散領域２４を形成するためのイオン注入は、シリコン基板１０に対してほぼ垂直の方向から行う。これにより、側壁電荷蓄積層１８及び側壁絶縁膜２０がマスクとなり、ソース／ドレイン領域２４のチャネル側接合端はゲート電極１６ａ，１６ｂよりも外側に位置することとなる。
【００５５】
次いで、所定の熱処理を行い、高濃度不純物拡散領域２４及び低濃度不純物拡散領域２６の不純物を活性化し、ゲート電極１６ａの両側のシリコン基板１０内に、チャネル側接合端がゲート電極１６ａよりも外側に位置するソース／ドレイン領域２８ａを形成し、ゲート電極１６ｂの両側のシリコン基板１０内に、チャネル側接合端がゲート電極１６ｂの下部領域に位置するソース／ドレイン領域２８ｂを形成する。
【００５６】
このようにしてメモリセルトランジスタ及び演算用トランジスタとを形成することにより、メモリセルトランジスタとＮ型の演算用トランジスタとは、フォトリソグラフィー工程を経てソース／ドレイン領域２８ａ，２８ｂを形成するためのイオン注入を打ち分ける必要はない。したがって、製造工程を簡略にするとともに、製造コストを削減することができる。
【００５７】
このように、本実施形態によれば、メモリセルトランジスタのゲート電極の延在方向とＮ型演算用トランジスタのゲート電極の延在方向とが互いにほぼ垂直方向を向くように、メモリセルトランジスタ及びＮ型演算用トランジスタを配置するので、工程数や製造コストを増大することなくメモセルトランジスタと演算用トランジスタとを同時に形成することができる。
【００５８】
［第３実施形態］
本発明の第３実施形態による半導体装置及びその製造方法について図７乃至図１３を用いて説明する。
【００５９】
図７は本実施形態による半導体装置の構造を示す平面図及び概略断面図、図８乃至図１３は本実施形態による半導体装置の製造方法を示す平面図及び工程断面図である。なお、図１乃至図６に示す第１及び第２実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し説明を省略し或いは簡略にする。
【００６０】
はじめに、本実施形態による半導体装置の構造について図７を用いて説明する。なお、図７（ａ）は本実施形態による半導体装置の構造を示す平面図、図７（ｂ）は本実施形態による半導体装置の構造を示す概略断面図である。
【００６１】
シリコン基板１０のメモリセルトランジスタ形成領域上には、ゲート絶縁膜１４を介してゲート電極１６ａが形成されている。ゲート電極１６ａは、例えば６４ｎｍ×８０ｎｍの矩形パターンを有しており、活性領域上に周期的に形成されている。ゲート電極１６ａの側壁部分には、ゲート電極１６ａを取り囲むように、シリコン窒化膜よりなる側壁電荷蓄積層１８と、シリコン酸化膜よりなる側壁絶縁膜２２ａとが形成されている。図面において縦方向に並ぶゲート電極１６ａ間の領域は、側壁電荷蓄積層１８及び側壁絶縁膜２２ａにより完全に埋め込まれている。図面において横方向に並ぶゲート電極１６ａ間のシリコン基板１０中には、ソース／ドレイン領域２８ａが形成されている。ソース／ドレイン領域２８ａのチャネル側接合端がゲート電極１６ａよりも外側に位置している。なお、ソース／ドレイン領域２８ａは、図面において縦方向に延在するビット線拡散層を兼ねている。
【００６２】
ゲート電極１６ａ間の領域には、ゲート電極１６ａとほぼ等しい高さを有する層間絶縁膜３２が埋め込まれている。層間絶縁膜３２上には、図面において横方向に並ぶゲート電極１６ａを共通接続するワード線３４が形成されている。ワード線３４が形成された層間絶縁膜上には、層間絶縁膜３８が形成されている。層間絶縁膜３８，３２には、ソース／ドレイン領域２８ａに達するコンタクトホール４０ａが形成されている。コンタクトホール４０ａ内には、コンタクトプラグ４２ａが埋め込まれている。
【００６３】
このように、本実施形態による半導体装置は、メモリセルトランジスタのレイアウトに主たる特徴がある。側壁電荷蓄積層１８を用いる場合、トランジスタのチャネル長を短くできるので、ユニットセルのワード線３４延在方向のサイズを大幅に縮小することができる。したがって、このようにしてメモリセルトランジスタをレイアウトすることにより、メモリセルトランジスタを高密度に集積することができる。
【００６４】
次に、本実施形態による半導体装置の製造方法について図８乃至図１３を用いて説明する。なお、各図において、（ａ）図はメモリセルアレイ領域における平面図、（ｂ）図は（ａ）図のＡ−Ａ′線断面に沿った断面図、（ｃ）図は演算用トランジスタ形成領域における平面図、（ｄ）図は（ｃ）図のＢ−Ｂ′線断面に沿った断面図である。
【００６５】
まず、例えばシャロートレンチ法により、シリコン基板１０に、素子領域を画定する素子分離膜１２を形成する。なお、図８（ａ）図に示すように、メモリセルアレイ領域には、セル間を分離する素子分離膜１２は形成しない。
【００６６】
次いで、例えば熱酸化法により、シリコン基板１０の表面を酸化し、例えば膜厚８ｎｍのシリコン酸化膜よりなるゲート絶縁膜１４を形成する（図８（ａ）〜（ｄ））。
【００６７】
次いで、例えば図３（ｂ）及び図４（ｂ）に示す第１実施形態による半導体装置の製造方法と同様にして、ゲート絶縁膜１４上に、ゲート電極１６ａ，１６ｂを形成する（図９（ａ）〜（ｄ））。ここで、ゲート電極１６ａは、例えば６４ｎｍ×８０ｎｍの矩形パターンとし、メモリセルアレイ領域上に周期的に形成する（図９（ａ）参照）。また、ゲート電極１６ｂは、通常のトランジスタと同様に、端部が素子分離膜１２上に乗り上げるように形成する（図９（ｃ））。
【００６８】
次いで、例えば図３（ｃ）及び図４（ｃ）に示す第１実施形態による半導体装置の製造方法と同様にして、ゲート電極１６ａの側壁部分に、側壁電荷蓄積層１８及び側壁絶縁膜２２ａを形成し、ゲート電極１６ｂの側壁部分に、側壁絶縁膜２０，２２ｂを形成する。
【００６９】
この際、メモリセルアレイ領域では、ビット線の延在方向（図において縦方向）に隣接するゲート電極１６ａの側壁部分に形成された側壁絶縁膜２２ａが互いに接触するように、すなわちゲート電極１６ａ間が側壁電荷蓄積層１８及び側壁絶縁膜２２ａにより埋め込まれるように、ゲート電極１６ａの間隔、側壁電荷蓄積層１８及び側壁絶縁膜２２ａの厚さを制御する。ワード線の延在方向（図において横方向）に隣接するゲート電極１６ａ間は、側壁電荷蓄積層１８及び側壁絶縁膜２２ａにより埋め込まれないようにする（図１０（ａ）参照）。
【００７０】
次いで、例えば図３（ｄ）及び図４（ｄ）に示す第１実施形態による半導体装置の製造方法と同様にして、ゲート電極１６ａ，１６ｂの両側のシリコン基板１０中に、ゲート電極１６ａ，１６ｂに自己整合で高濃度不純物拡散領域２４を形成する（図１０（ａ）〜（ｄ））。
【００７１】
次いで、例えば図３（ｄ）及び図４（ｅ）に示す第１実施形態による半導体装置の製造方法と同様にして、ゲート電極１６ａ，１６ｂの両側のシリコン基板１０中に、ゲート電極１６ａ，１６ｂに自己整合で低濃度不純物拡散領域２６を形成する（図１１（ａ）〜（ｄ））。
【００７２】
なお、図１１（ｃ），（ｄ）に示す工程において、演算用トランジスタに低濃度不純物拡散領域２６を形成しなければ、このトランジスタを単体のメモリセルトランジスタとして用いることもできる。
【００７３】
次いで、所定の熱処理を行って不純物イオンを活性化し、メモリセルアレイ領域に、チャネル側接合端がゲート電極１６ａよりも外側に位置するソース／ドレイン領域２８ａを形成し、ゲート電極１６ｂの両側のシリコン基板１０内に、チャネル側接合端がゲート電極１６ｂの下部領域に位置するソース／ドレイン領域２８ｂを形成する。
【００７４】
次いで、全面に、例えばＣＶＤ法によりシリコン酸化膜を堆積した後、ゲート電極１６ａ，１６ｂの表面が露出するまでＣＭＰ法によりこのシリコン酸化膜を平坦に除去し、ゲート電極１６ａ，１６ｂとほぼ等しい高さを有する層間絶縁膜３２を形成する。
【００７５】
次いで、例えばＣＶＤ法により、多結晶シリコン膜、タングステン膜、アルミ膜、窒化チタン膜、チタン膜等の導電膜を堆積後、この導電膜をパターニングし、ソース／ドレイン領域２８ａ（ビット線拡散層）と直交する方向に並ぶゲート電極１６ａを共通接続するワード線３４と、ゲート電極１６ｂに接続された配線層３６とを形成する。
【００７６】
次いで、全面に、例えばＣＶＤ法によりシリコン酸化膜を堆積し、シリコン酸化膜よりなる層間絶縁膜３８を形成する（図１２（ａ）〜（ｄ））。
【００７７】
次いで、フォトリソグラフィー及びドライエッチングにより、層間絶縁膜３８、３２を貫いてソース／ドレイン領域２８ａに達するコンタクトホール４０ａと、層間絶縁膜３８、３２を貫いてソース／ドレイン領域２８ｂに達するコンタクトホール４０ｂとを形成する。この際、コンタクトホール４０ａ，４０ｂは、ゲート電極１６ａ，１６ｂに対して自己整合で形成することができる。
【００７８】
次いで、例えばＣＶＤ法により、多結晶シリコン膜、タングステン膜、アルミ膜、窒化チタン膜、チタン膜等の導電膜を堆積後、層間絶縁膜３８の表面が露出するまでこの導電膜をＣＭＰ法により平坦に除去し、コンタクトホール４０ａ，４０ｂに埋め込まれたコンタクトプラグ４２ａ、４２ｂを形成する。
【００７９】
こうして、図７に示す半導体装置を製造することができる。
【００８０】
このように、本実施形態によれば、島状のゲート電極を周期的に配置し、各ゲート電極を取り囲むように電荷蓄積層を設けるので、メモリセルトランジスタを高密度に集積することができる。また、メモリセルトランジスタのゲート電極の延在方向とＮ型演算用トランジスタのゲート電極の延在方向とが互いにほぼ垂直方向を向くように、メモリセルトランジスタ及びＮ型演算用トランジスタを配置するので、工程数や製造コストを増大することなくメモセルトランジスタと演算用トランジスタとを同時に形成することができる。
【００８１】
なお、上記実施形態では、ビット線をシリコン基板１０内に形成された不純物拡散層（ソース／ドレイン領域２８ａ）により構成しているため、配線抵抗の増大が懸念される。このような場合には、ソース／ドレイン領域２８ａに沿って、シリコン基板１０上にコンタクトプラグを形成すればよい。この場合、層間絶縁膜３２を形成した後、層間絶縁膜３２にソース／ドレイン領域２８ａ上を露出する溝状のコンタクトホールを開口し、この開口部内にコンタクトプラグを埋め込むようにすればよい。ワード線３４は、コンタクトプラグが埋め込まれた層間絶縁膜３２上に形成された層間絶縁膜を挿入し、この層間絶縁膜を介してゲート電極１６ａに接続するようにすればよい。
【００８２】
また、上記実施形態では、ゲート電極１６ａの側壁部分に電荷蓄積層を有するメモリセルトランジスタのレイアウトを示したが、本実施形態に示したレイアウトは、例えば図１４に示すように、ゲート電極１６ａ下に例えばＯＮＯ構造の電荷蓄積層４４を有するメモリセルトランジスタにおいても適用することができる。
【００８３】
また、上記実施形態では、メモリセルトランジスタの製造方法として第１実施形態による半導体装置の製造方法を用いたが、第２実施形態による半導体装置の製造方法を用いてもよい。
【００８４】
以上詳述した通り、本発明の特徴をまとめると以下の通りとなる。
【００８５】
（付記１）　半導体基板上に第１のゲート絶縁膜を介して形成された第１のゲート電極と、前記第１のゲート電極の両側の前記半導体基板中に形成され、前記第１のゲート電極側の接合端が前記第１のゲート電極直下の前記半導体基板の領域から離間して形成された第１のソース／ドレイン領域と、前記第１のゲート電極の側部に形成された誘電体材料よりなる電荷蓄積部とを有するメモリセルトランジスタと、前記半導体基板上に第２のゲート絶縁膜を介して形成された第２のゲート電極と、前記第２のゲート電極の両側の前記半導体基板中に形成され、前記第２のゲート電極側の接合端が前記第２のゲート電極下に形成された第２のソース／ドレイン領域とを有する演算用トランジスタとを有することを特徴とする半導体装置。
【００８６】
（付記２）　付記１記載の半導体装置において、前記第１のゲート電極の延在する方向と、前記第２のゲート電極の延在する方向とが垂直であることを特徴とする半導体装置。
【００８７】
（付記３）　付記１又は２記載の半導体装置において、前記第１のソース／ドレイン領域と前記第２のソース／ドレイン領域とには、同量の不純物イオンが添加されていることを特徴とする半導体装置。
【００８８】
（付記４）　付記１乃至３のいずれか１項に記載の半導体装置において、前記第２のゲート電極の側部に、前記電荷蓄積部と同一の構造体を含む側壁絶縁膜が形成されていることを特徴とする半導体装置。
【００８９】
（付記５）　付記１乃至４のいずれか１項に記載の半導体装置において、前記電荷蓄積部は、前記第１のゲート電極の側壁部分に形成されていることを特徴とする半導体装置。
【００９０】
（付記６）　付記１乃至４のいずれか１項に記載の半導体装置において、前記電荷蓄積部は、前記第１のソース／ドレイン領域上に延在する前記第１のゲート絶縁膜の一部に形成されていることを特徴とする半導体装置。
【００９１】
（付記７）　半導体基板上に、周期的に形成された複数のゲート電極と、複数の前記ゲート電極の側面を取り囲むようにそれぞれ形成された、電荷蓄積部を含む複数の側壁絶縁膜と、第１の方向に並ぶ複数の前記ゲート電極間の領域の前記半導体基板中に、前記第１の方向と交差する第２の方向に延在して形成され、前記ゲート電極側の接合端が前記ゲート電極直下の前記半導体基板の領域から離間して形成された複数のビット線拡散層とを有し、前記第１の方向に並ぶ複数の前記ゲート電極間の領域では、前記側壁絶縁膜は互いに接触しておらず、前記第２の方向に並ぶ複数の前記ゲート電極間の領域は、前記側壁絶縁膜により埋め込まれていることを特徴とする半導体装置。
【００９２】
（付記８）　付記７記載の半導体装置において、前記電荷蓄積部は、前記ゲート電極の側壁部分に形成されていることを特徴とする半導体装置。
【００９３】
（付記９）　付記７記載の半導体装置において、前記電荷蓄積部は、前記第１のソース／ドレイン領域上に延在するゲート絶縁膜の一部に形成されていることを特徴とする半導体装置。
【００９４】
（付記１０）　半導体基板の第１の領域に第１の方向に延在する第１のゲート電極を形成し、前記半導体基板の第２の領域に前記第１の方向と交差する第２の方向に延在する第２のゲート電極を形成する工程と、前記第１のゲート電極の側部に形成された電荷蓄積部を兼ねる第１の側壁絶縁膜と、前記第２のゲート電極の側部に形成された第２の側壁絶縁膜とを形成する工程と、前記第１の領域及び前記第２の領域に、同時に同量の不純物イオンを添加して活性化し、前記第１のゲート電極の両側の前記半導体基板に、前記第１のゲート電極側の接合端が前記第１のゲート電極直下の前記半導体基板の領域から離間して形成された第１のソース／ドレイン領域を形成し、前記第２のゲート電極の両側の前記半導体基板に、前記第２のゲート電極側の接合端が前記第２のゲート電極下に形成された第２のソース／ドレイン領域を形成する工程とを有することを特徴とする半導体装置の製造方法。
【００９５】
（付記１１）　付記１０記載の半導体装置の製造方法において、前記第１の側壁絶縁膜及び前記第２の側壁絶縁膜の側壁絶縁膜を形成する工程の後に、前記第１のゲート電極、前記第２のゲート電極、前記第１の側壁絶縁膜及び前記第２の側壁絶縁膜をマスクとして、前記半導体基板の法線方向から第１導電型の第１の不純物イオンを導入する工程と、前記第１のゲート電極、前記第２のゲート電極、前記第１の側壁絶縁膜及び前記第２の側壁絶縁膜をマスクとして、前記半導体基板の法線方向に対して前記第１の方向側に傾斜した方向から前記第１導電型の第２の不純物イオンを導入する工程とを有することを特徴とする半導体装置の製造方法。
【００９６】
（付記１２）　付記１０記載の半導体装置の製造方法において、前記第１のゲート電極及び前記第２のゲート電極を形成する工程の後に、前記第１のゲート電極及び前記第２のゲート電極をマスクとして、前記半導体基板の法線方向から第１導電型の第１の不純物イオンを導入する工程を有し、前記第１の側壁絶縁膜及び前記第２の側壁絶縁膜の側壁絶縁膜を形成する工程の後に、前記第１のゲート電極、前記第２のゲート電極、前記第１の側壁絶縁膜及び前記第２の側壁絶縁膜をマスクとして、前記半導体基板の法線方向に対して前記第２の方向側に傾斜した方向から前記第１導電型と逆導電型である第２導電型の第２の不純物イオンを導入する工程と、前記第１のゲート電極、前記第２のゲート電極、前記第１の側壁絶縁膜及び前記第２の側壁絶縁膜をマスクとして、前記半導体基板の法線方向から前記第１導電型の第３の不純物イオンを導入する工程とを有することを特徴とする半導体装置の製造方法。
【００９７】
【発明の効果】
以上の通り、本発明によれば、メモリセルトランジスタのゲート電極の延在方向とＮ型演算用トランジスタのゲート電極の延在方向とが互いにほぼ垂直方向を向くように、メモリセルトランジスタ及びＮ型演算用トランジスタを配置するので、工程数や製造コストを増大することなくメモセルトランジスタと演算用トランジスタとを同時に形成することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態による半導体装置の構造を示す平面図である。
【図２】本発明の第１実施形態による半導体装置の構造を示す概略断面図である。
【図３】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図４】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図５】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図６】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図７】本発明の第３実施形態による半導体装置の構造を示す平面図及び概略断面図である。
【図８】本発明の第３実施形態による半導体装置の製造方法を示す平面図及び工程断面図（その１）である。
【図９】本発明の第３実施形態による半導体装置の製造方法を示す平面図及び工程断面図（その２）である。
【図１０】本発明の第３実施形態による半導体装置の製造方法を示す平面図及び工程断面図（その３）である。
【図１１】本発明の第３実施形態による半導体装置の製造方法を示す平面図及び工程断面図（その４）である。
【図１２】本発明の第３実施形態による半導体装置の製造方法を示す平面図及び工程断面図（その５）である。
【図１３】本発明の第３実施形態による半導体装置の製造方法を示す平面図及び工程断面図（その６）である。
【図１４】本発明の第３実施形態の変形例による半導体装置の構造を示す平面図及び概略断面図である。
【符号の説明】
１０…シリコン基板
１２…素子分離膜
１４…ゲート絶縁膜
１６…ゲート電極
１８…側壁電荷蓄積層
２０，２２…側壁絶縁膜
２４…高濃度不純物拡散領域
２６…低濃度不純物拡散領域
２８…ソース／ドレイン領域
３０…カウンタードープ層
３２，３８…層間絶縁膜
３４…ワード線
３６…配線層
４０…コンタクトホール
４２…コンタクトプラグ
４４…電荷蓄積層
【図１】
2004104009.tif 000003
【図２】
2004104009.tif 000004
【図３】
2004104009.tif 000005
【図４】
2004104009.tif 000006
【図５】
2004104009.tif 000007
【図６】
2004104009.tif 000008
【図７】
2004104009.tif 000009
【図８】
2004104009.tif 000010
【図９】
2004104009.tif 000011
【図１０】
2004104009.tif 000012
【図１１】
2004104009.tif 000013
【図１２】
2004104009.tif 000014
【図１３】
2004104009.tif 000015
【図１４】
2004104009.tif 000016