(57)【要約】【課題】画素毎に、グランドとドレインとの間にフォトダイオードと第１トランジスタとが直列に設けられ、光入力に応じて上記フォトダイオードに生起される電流ないし電荷に応じた信号を、上記フォトダイオードと第１トランジスタとの間の検出ノードから出力する固体撮像装置であって、広いダイナミックレンジと高い低照度感度が共に達成できるものを提供すること。【解決手段】第１トランジスタのゲート電位φRを第１レベルに設定して対数変換された光電変換信号を得る対数型動作期間と、上記第１トランジスタのゲート電位φRを第２レベルに設定してリニア型の光電変換信号を得るリニア型動作期間とを、交互に繰り返す制御を行う。【選択図】  図６
2004214772.tif 000002
【特許請求の範囲】
【請求項１】
画素毎に、グランドとドレインとの間にフォトダイオードと第１トランジスタとが直列に設けられ、光入力に応じて上記フォトダイオードに生起される電流ないし電荷に応じた信号を、上記フォトダイオードと第１トランジスタとの間の検出ノードから出力する固体撮像装置において、
上記第１トランジスタのゲート電位を第１レベルに設定して対数変換された光電変換信号を得る対数型動作期間と、上記第１トランジスタのゲート電位を第２レベルに設定してリニア型の光電変換信号を得るリニア型動作期間とを、交互に繰り返す制御を行う制御手段を備えたことを特徴とする固体撮像装置。
【請求項２】
請求項１に記載の固体撮像装置において、
上記フォトダイオードと検出ノードとが共通であることを特徴とする固体撮像装置。
【請求項３】
請求項１に記載の固体撮像装置において、
上記フォトダイオードと検出ノードとの間に第２トランジスタが介挿されていることを特徴とする固体撮像装置。
【請求項４】
請求項３に記載の固体撮像装置において、
上記フォトダイオードが埋め込みチャネル構造を有することを特徴とする固体撮像装置。
【請求項５】
請求項１に記載の固体撮像装置において、
上記対数型動作期間とリニア型動作期間とをフレーム毎に交互に繰り返し、
上記リニア型動作期間から対数型動作期間へ遷移する直前に上記検出ノード電位をリニア型信号として読み出し、
上記対数型動作期間に遷移した後一定期間経過後のその対数型動作期間内に、上記検出ノード電位を対数型信号として読み出すようになっていることを特徴とする固体撮像装置。
【請求項６】
請求項５に記載の固体撮像装置において、
各画素に対して均一な或る強度で光が照射された条件下で、上記対数型動作期間内に上記各画素の検出ノードから読み出された信号を第１フレームメモリに記録し、
その後、任意のフレームで読み出される信号から上記第１フレームメモリに記録された信号を、上記各画素毎に対応付けて減算して出力するようになっていることを特徴とする固体撮像装置。
【請求項７】
請求項６に記載の固体撮像装置において、
上記対数型動作期間に読み出される信号から上記第１フレームメモリに記録された信号を、上記各画素毎に対応付けて減算して出力するようになっていることを特徴とする固体撮像装置。
【請求項８】
請求項５に記載の固体撮像装置において、
各画素に対して均一な或る強度で光が照射された条件下で、上記対数型動作期間からリニア型動作期間へ遷移する直前に上記検出ノードから読み出された信号を第２フレームメモリに記録し、
その後、上記リニア型動作期間から対数型動作期間へ遷移する直前に上記検出ノードから読み出される信号から上記第２フレームメモリに記録された信号を、上記各画素毎に対応付けて減算するようになっていることを特徴とする固体撮像装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は固体撮像装置に関し、より詳しくは、一般にイメージセンサとして呼ばれているような固体撮像装置に関する。
【０００２】
【従来の技術および発明が解決しようとする課題】
最近、各画素毎に増幅機能を持たせ走査回路により読み出す増幅型固体撮像装置、特に、画素および周辺の駆動回路や信号処理回路をＣＭＯＳ（Complementary Metal Oxide Semiconductor）型とした、ＣＭＯＳ型イメージセンサが広く用いられている。ＣＭＯＳ型では、１画素内に、光電変換部、増幅部、画素選択部等を形成する必要があり、通常、フォトダイオード（ＰＤ）からなる光電変換部の他、数個のＭＯＳトランジスタ（Ｔ）が用いられている。
【０００３】
図１０(a)にＰＤ＋３Ｔ方式の場合における１画素の構成を示す。ここで１はフォトダイオード、３は検出ノード、４はリセット部、５はドレインで電源ＶDが印加される。６は増幅部、７は画素選択部、８は信号線、φRSはリセットクロック、φSは画素選択クロックを表す。図１０(b)は図１０(a)の動作をポテンシャルで示したものである。
【０００４】
図１０(a)、(b)において、まずリセット部４によるリセット動作によりフォトダイオードを電位ＶDにリセットした後、入射光ｈνにより発生した信号電荷が蓄積される。電荷の蓄積に伴い検出ノード電位ＶSはＶDから低下し、その低下量は入射光強度と蓄積期間に比例する。従って一定期間の蓄積ではＶSの変化量ΔＶSは入射光強度に比例し、その値を増幅部６で増幅した後、スイッチ７で選択して信号線８に読み出す。図１０(a)の構成では信号は入射光強度に比例するため、充分強い光量では飽和してしまい、ダイナミックレンジが広く取れない。
【０００５】
そこで、図１１に示すように、入射光のダイナミックレンジを広く取るため、光電流を対数圧縮して読み出す方式が提案されている。図１１(a)はこの例を１画素での回路構成で示した図である。なお、以下ではｎチャネル型の場合について述べるが、ｐチャネル型の場合も極性を逆にすることにより同様に議論できる。ここで１はフォトダイオード、３は検出ノード、４は対数圧縮用トランジスタ、５はドレインで電源ＶDが印加される。６は増幅部、７は画素選択部、８は信号線、φSは画素選択クロック、ＶDは電源を表す。図１０(a)の場合と大きく異なるのは、トランジスタ４のゲートにＤＣ(直流)電位が印加され、リセット動作せず対数圧縮することである。この動作を以下に述べる。図１１(b)は図１１(a)におけるトランジスタ４の動作をポテンシャル関係で示した図である。
【０００６】
図１１(a)に示すようにゲート電圧はＤＣ(ＶD)に固定されているから、そのポテンシャルは一定値ψG(H)となる。ソース電位ＶSがψG(H)より深くなると、トランジスタ４は弱反転動作、即ちサブスレッショルド電流Isubthが流れる動作となる。ＶSはIsubthが光電流Ipに等しくなるよう変化するから、結局ＶSはlog(Ip)に比例する、即ち光電流を対数変換した値となる。これにより、非常に広い入射光量範囲にわたり応答が可能となり、ダイナミックレンジを極めて広く取ることが可能となる。
【０００７】
図１１(a)、(b)に示した対数変換型イメージセンサは、光電流とサブスレショルド電流が釣合った定常状態で検出するデバイスであり、低入射光量においては図１０(a)、(b)に示す蓄積型イメージセンサのように蓄積時間を増大して信号電荷量を増大する手法が使えない。更に、対数変換できる光電流の下限Iminは、フォトダイオードの暗電流で制約されるから、温度の上昇等による暗電流の増大は低照度感度の著しい低下を招く。以上の理由から通常、対数変換型イメージセンサの低照度感度は、蓄積型イメーゼンサより劣ることになる。
【０００８】
そこで、図１２に示すように、単一のデバイスで、光入力が小さい時にはリニア型光電変換特性を示し、光入力が大きい時には対数型光電変換特性を示す方式が提案されている（例えば、特許文献１、特許文献２参照。）。図１２(a)は１画素の構成を示し、図１０(a)と同様、１はフォトダイオード、３は検出ノード、４はリセット部、５はドレインで電源ＶDが印加される。６は増幅部、７は画素選択部、８は信号線、φSは画素選択クロックを表す。リセット部４のゲートＶGには切替手段９を介して、電源ＶDとＶDより十分高い電圧ＶHが一定周期で交互に印加される。図１２(a)の動作を、図１２(b)ではポテンシャルで示し、図１２(c)ではタイミングで示す。図１２(a)、(b)、(c)において、まず期間Ｔ2において切替手段９によりＶGにＶHを印加する。このときリセット部４のゲート下ポテンシャルψG(ＶH)はＶDより深くなり、ノード３の電位はＶDにリセットされる。次に、期間Ｔ1において切替手段９によりＶGにＶDを印加する。このときリセット部４のゲート下ポテンシャルψG(ＶD)はＶDより浅くなり、ノード３の電位はフローティング状態となる。入射光ｈνにより、フォトダイオードに信号電荷が発生すると、ノード３に蓄積される。電荷の蓄積に伴い検出ノード電位ＶSはＶDから低下する。その低下量は入射光強度と蓄積期間に比例する。従って一定期間の蓄積ではＶSの変化量ΔＶS1は入射光強度に比例する。ＶSが或るポテンシャルの値ψ0まで低下すると、リセット部４では弱反転動作、即ちサブスレッショルド電流Isubthが流れる動作となる。ＶSはIsubthが光電流Ipに等しくなるようψ0からの変化分ΔＶS2まで変化するから、結局ΔＶS2はlog(Ip)に比例する、即ち光電流を対数変換した値となる。
【０００９】
以上より、ＶD≧ＶS＞ψ0では、ＶSの変化量ΔＶS1は入射光強度に比例し、ψ0≧ＶS＞ψG(ＶD)では、ＶSの変化量ΔＶS2はlog(Ip)に比例する。ここでψG(ＶD)はＶGにＶDを印加したときのリセット部４のゲート下ポテンシャルである。従って、入射光に対するＶSの変化は、図１２(d)に示すように、光入力が小さい時にはリニア型光電変換特性を示し、光入力が大きい時には対数型光電変換特性を示す。これにより、低照度では感度の高いリニア型動作とすると共に、高照度ではダイナミックレンジの広い対数型動作とすることができる。
【００１０】
しかしながら図１２の方式には以下の問題がある。まず、リニア型動作と対数型動作の境界となるポテンシャルの値ψ0は画素毎にばらつく。従ってそのままでは、対数型動作領域では非常に大きなザラ状の固定パターンノイズが発生する。次に、毎回の光検出動作でノード３（容量をＣ1とする。）をリセット動作させるため、電子数にして
Δｎ＝(ｋＴＣ1)1/2／q
で表される、ｋＴＣノイズ（熱雑音）が発生する。これはランダムノイズとなる。ここで、ｋはボルツマン定数、Ｔは絶対温度、ｑは電子電荷量を表す。これら固定パターンノイズおよびランダムノイズは、画質を大きく劣化させる。
【００１１】
そこで、この発明の課題は、上に述べたような様々な問題を解消して、広いダイナミックレンジと高い低照度感度が共に達成できる固体撮像装置を提供することにある。
【００１２】
【特許文献１】
特開平１０−９００５８号公報
【特許文献２】
特開２０００−１７５１０８号公報
【００１３】
【課題を解決するための手段】
上記課題を解決するため、この発明の固体撮像装置は、画素毎に、グランドとドレインとの間にフォトダイオードと第１トランジスタとが直列に設けられ、光入力に応じて上記フォトダイオードに生起される電流ないし電荷に応じた信号を、上記フォトダイオードと第１トランジスタとの間の検出ノードから出力する固体撮像装置において、
上記第１トランジスタのゲート電位を第１レベルに設定して対数変換された光電変換信号を得る対数型動作期間と、上記第１トランジスタのゲート電位を第２レベルに設定してリニア型の光電変換信号を得るリニア型動作期間とを、交互に繰り返す制御を行う制御手段を備えたことを特徴とする。
【００１４】
なお、「第１レベル」、「第２レベル」は、上記第１トランジスタのゲート直下で信号電荷のポテンシャルがそれぞれ深くなるレベル、浅くなるレベルに設定すれば良い。例えばｎチャネル型固体撮像装置であれば、「第１レベル」、「第２レベル」はそれぞれハイレベル、ローレベルに対応する。
【００１５】
この発明の固体撮像装置では、制御手段による制御によって、上記第１トランジスタのゲート電位を第１レベルに設定して対数変換された光電変換信号を得る対数型動作期間と、上記第１トランジスタのゲート電位を第２レベルに設定してリニア型の光電変換信号を得るリニア型動作期間とを、交互に繰り返す。
【００１６】
対数型動作期間には、検出ノードに対数変換された光電変換信号を得ることができる。したがって、その信号を検出ノードから取り出して転送することにより、ダイナミックレンジの広い対数型信号が出力される。他方、リニア型動作期間には、検出ノードにリニア型の光電変換信号を得ることができる。したがって、その信号を検出ノードから取り出して転送することにより、低照度で高感度なリニア型信号が出力される。したがって、この固体撮像装置によれば、広いダイナミックレンジと高い低照度感度が共に達成できる。
【００１７】
一実施形態の固体撮像装置では、上記フォトダイオードと検出ノードとが共通であっても良い。つまり、上記フォトダイオードの一端子と検出ノードとが短絡していても良い。
【００１８】
一実施形態の固体撮像装置は、上記フォトダイオードと検出ノードとの間に第２トランジスタが介挿されていることを特徴とする。
【００１９】
この一実施形態の固体撮像装置では、上記フォトダイオードと検出ノードとの間に第２トランジスタが介挿されているので、検出ノードの容量を小さくすることができ、リニア型動作期間における電荷電圧変換効率を高めることが可能となる。
【００２０】
一実施形態の固体撮像装置は、上記フォトダイオードが埋め込みチャネル構造を有することを特徴とする。
【００２１】
この一実施形態の固体撮像装置では、上記フォトダイオードが埋め込みチャネル構造を有するので、フォトダイオードで発生する暗電流を大幅に削減することが可能となる。したがって、対数型動作期間に、対数変換できる光電流の下限（Imin）を拡大することが可能となる。また、リニア型動作期間においても、暗電流ノイズを削減することができる。
【００２２】
一実施形態の固体撮像装置は、上記対数型動作期間とリニア型動作期間とをフレーム毎に交互に繰り返し、
上記リニア型動作期間から対数型動作期間へ遷移する直前に上記検出ノード電位をリニア型信号として読み出し、
上記対数型動作期間に遷移した後一定期間経過後のその対数型動作期間内に、上記検出ノード電位を対数型信号として読み出すようになっていることを特徴とする。
【００２３】
この一実施形態の固体撮像装置では、上記対数型動作期間とリニア型動作期間とをフレーム毎に交互に繰り返す。上記リニア型動作期間に遷移した後、つまり上記第１トランジスタのゲート電位が第１レベルから第２レベルに変化した後、検出ノードに光電変換された電荷が蓄積され始める。次に上記リニア型動作期間から対数型動作期間へ遷移する直前、つまり上記第１トランジスタのゲート電位が第２レベルから第１レベルへ変化する直前には、上記検出ノードには電荷が最も多く蓄積されている。その電荷をリニア型信号として読み出せば、高感度の出力が得られる。また、上記第１トランジスタのゲート電位が第２レベルから第１レベルへ変化した後、或る程度の期間が経過すれば、光電流とサブスレショルド電流が釣合った定常状態になると考えられる。したがって、上記対数型動作期間に遷移した後一定期間経過後のその対数型動作期間内には、上記検出ノードから電荷を対数型信号として読み出すことができる。
【００２４】
一実施形態の固体撮像装置は、各画素に対して均一な或る強度で光が照射された条件下で、上記対数型動作期間内に上記各画素の検出ノードから読み出された信号を第１フレームメモリに記録し、その後、任意のフレームで読み出される信号から上記第１フレームメモリに記録された信号を、上記各画素毎に対応付けて減算して出力するようになっていることを特徴とする。
【００２５】
この一実施形態の固体撮像装置では、各画素に対して均一な或る強度で光が照射された条件下で、上記対数型動作期間内に上記各画素の検出ノードから読み出された信号を第１フレームメモリに記録する。その後、任意のフレームで読み出される信号から上記第１フレームメモリに記録された信号を、上記各画素毎に対応付けて減算して出力する。したがって、画素毎の特性ばらつき、特に、トランジスタの閾値のばらつきに起因する特性ばらつき（「オフセットばらつき」と呼ばれる。）を相殺できる。したがって、固定パターンノイズの少ない画像を得ることができる。
【００２６】
一実施形態の固体撮像装置は、上記対数型動作期間に読み出される信号から上記第１フレームメモリに記録された信号を、上記各画素毎に対応付けて減算して出力するようになっていることを特徴とする。
【００２７】
この一実施形態の固体撮像装置では、固定パターンノイズの少ないワイドダイナミックレンジ画像を得ることができる。
【００２８】
一実施形態の固体撮像装置は、各画素に対して均一な或る強度で光が照射された条件下で、上記対数型動作期間からリニア型動作期間へ遷移する直前に上記検出ノードから読み出された信号を第２フレームメモリに記録し、その後、上記リニア型動作期間から対数型動作期間へ遷移する直前に上記検出ノードから読み出される信号から上記第２フレームメモリに記録された信号を、上記各画素毎に対応付けて減算するようになっていることを特徴とする。
【００２９】
この一実施形態の固体撮像装置では、各画素に対して均一な或る強度で光が照射された条件下で、上記対数型動作期間からリニア型動作期間へ遷移する直前に上記検出ノードから読み出された信号を第２フレームメモリに記録する。その後、上記リニア型動作期間から対数型動作期間へ遷移する直前に上記検出ノードから読み出される信号から上記第２フレームメモリに記録された信号を、上記各画素毎に対応付けて減算する。したがって、正味のリニア信号成分のみを取り出すことが可能となる。更にこの場合、信号電荷が蓄積する最初と最後の信号差を取るから、リセットノイズを完全に除去した高感度画像を得ることが可能となる。
【００３０】
【発明の実施の形態】
以下、この発明を図示の実施の形態により詳細に説明する。
【００３１】
図５は本発明の一実施形態の２次元イメージセンサ１０を２×２画素での回路構成で示した図である。この２次元イメージセンサ１０において、１１は後述する回路構成からなる画素、１２は第１トランジスタに印加されるリセットクロックφR、１３は画素選択クロックφS、１４は信号線Ｖsig、１５は電源ＶDを表す。リセットクロックφR、画素選択クロックφSはそれぞれ、リセット走査回路１６および垂直読み出し走査回路１７から行単位で垂直方向に順次出力される。各画素から行単位で読み出された信号Ｖsigは、水平走査回路１９からの信号により水平信号線１８へ、水平方向に順次読み出される。水平信号線１８からの信号は、アンプ回路２０を介して出力信号ＯＳを出力する。この２次元イメージセンサ１０の全体の動作は、制御手段としてのＣＰＵ（中央演算処理装置）９０によって制御される。
【００３２】
図１(a)は、図５中に示した各画素１１の回路構成を例示している。ここで、１はフォトダイオード、３は検出ノード、４は第１トランジスタ、５はドレインで電源ＶDが印加される。６は増幅部、７は画素選択部、８は信号線、φRはリセットクロック、φSは画素選択クロックを表す。グランド（接地）とドレイン５との間にフォトダイオード１と第１トランジスタ４とが直列に設けられている。この画素１１を用いて、次のように対数動作およびリニア動作を行う。
【００３３】
図２(a)は、図１(a)の画素を用いて対数動作を行う場合のポテンシャル関係を示したものである。この場合、第１トランジスタ４のゲートはＤＣレベルに保持され、そのポテンシャルは一定値ψG(H)となる。ソース電位ＶSがψG(H)より深くなると、トランジスタ４は弱反転動作となり、サブスレッショルド電流Isubthが流れる。ＶSはIsubthが光電流Ipに等しくなるよう変化するから、
ＶS＝Ｋ1・log(Ip)＋Ｋ2                            …（１）
となり、ＶSは光電流Ｉpを対数変換した値ＶS(log)となる。ここで、Ｋ1、Ｋ2は定数である。これにより、非常に広い入射光量範囲にわたり応答が可能となり、ダイナミックレンジを極めて広く取ることが可能となる。
【００３４】
図３(a)は、図１(a)の画素を用いてリニア動作を行う場合のポテンシャル関係を示したものである。この場合、第１トランジスタ４にはパルスφRが印加される。まず信号蓄積開始前まで第１トランジスタ４はハイレベルが十分長い期間保持されており、ソース電位は光電流Ipとサブスレッショルド電流が等しくなる値ＶS(log)となる。次に第１トランジスタ４はローレベルに変化し、信号蓄積が開始する。１フレーム期間経過後、ソース電位はＶS(lin)まで低下する。従って、信号蓄積によるＶSの変化量ΔＶS＝ＶS(lin)−ＶS(log)は、
ΔＶS＝(Ｉp・ΔＴ)／Ｃ1                          …（２）
となり、光電流Ｉpをリニア変換した値となる。ここでΔＴは蓄積時間、Ｃ1は図１(a)に示すノード３の容量である。
【００３５】
図１(b)は、図５中に示した各画素１１の、図１(a)とは別の回路構成を例示している。この図１(b)の回路構成は、図１(a)のものに対して、フォトダイオード１と検出ノード３との間に第２トランジスタ２を介挿した点が相違している。トランジスタ２のゲートにはＤＣ電位φTが印加される。
【００３６】
図２(b)は、図１(b)の画素を用いて対数動作を行う場合のポテンシャル関係を示したものである。フォトダイオード１では光電流Ｉpが発生するが、第２トランジスタ２のゲートφTはＤＣであるから、定常状態ではゲートφTを光電流Ｉpに相当する電流が流れ、フォトダイオード電位は一定値に保持される。ここで更に、第１トランジスタ４のゲートφRはＤＣであり、サブスレッショルド電流Isubthが流れる。検出ノード電位ＶSはIsubthが光電流Ipに等しくなるよう変化するから、上記式（１）に従い、ＶSは光電流Ｉpを対数変換した値ＶS(log)となる。これにより、非常に広い入射光量範囲にわたり応答が可能となり、ダイナミックレンジを極めて広く取ることが可能となる。
【００３７】
図３(b)は、図１(b)の画素を用いてリニア動作を行う場合のポテンシャル関係を示したものである。フォトダイオード１では光電流Ｉpが発生するが、ゲートφTはＤＣであるから、定常状態ではゲートφTを光電流Ｉpに相当する電流が流れ、フォトダイオード電位は一定値に保持される。ここで更に、第１トランジスタ４のゲートにはパルスφRが印加される。まず信号蓄積開始前まで第１トランジスタ４はハイレベルが十分長い期間保持されており、ソース電位は光電流Ipとサブスレッショルド電流が等しくなる値ＶS(log)となる。次に第１トランジスタ４はローレベルに変化し、信号蓄積が開始する。１フレーム期間経過後、ソース電位はＶS(lin)まで低下する。従って、信号蓄積によるＶSの変化量ΔＶS＝ＶS(lin)−ＶS(log)は、
ΔＶS＝(Ｉp・ΔＴ)／Ｃ2                            …（３）
となり、光電流Ｉpをリニア変換した値となる。ここでΔＴは蓄積時間、Ｃ2は図１(b)に示すノード３の容量である。Ｃ1＝フォトダイオード容量＋トランジスタ６のゲート容量＋配線等浮遊容量であるが、Ｃ2＝ノード３容量＋トランジスタ６のゲート容量＋配線等浮遊容量であり、図３(b)でのノード３の面積は図３(a)でのフォトダイオード面積より十分小さくできるため、Ｃ1＞Ｃ2となる。即ち、図３(b)の場合は、図３(a)の場合に比べ、同じ信号電荷量Ｉp・ΔＴでより高い信号電圧ΔＶSを得ることが可能となる。
【００３８】
図４(a)は、図１(a)の画素を半導体基板に作り込んだときの断面構造を模式的に示している。同様に、図４(b)および図４(c)は、図１(b) の画素を半導体基板に作り込んだときの断面構造を模式的に示している。ここで、１０１は半導体基板、１０２は画素分離領域、１０３はフォトダイオード１のカソード、１０４はドレイン５、１１１は第１トランジスタ４を表す。図４(b)および(c)では、１０５が独立した検出ノードであり、第２トランジスタ１１２を介してフォトダイオードのカソード１０３から分離されている。更に、図４(a)および(b)では、フォトダイオードは単純なＰＮ接合構造であり、ドレイン１０４と同時に形成されるが、図４(c)ではフォトダイオードは埋め込みチャネル構造を持ち、ドレインとは別に形成される。即ち、基板側に信号電荷蓄積層１０６が形成されると共に、表面側には高濃度ピンニング層１０７が形成される。一般に埋め込みチャネル構造フォトダイオードは、単純なＰＮ接合構造に比べ暗電流を大幅に低減することが可能となる。これにより、対数型動作時の対数変換できる光電流の下限Iminを拡大するこが可能となる。また、リニア型動作においても暗電流ノイズを削減することができる。
【００３９】
図６は図５に示した２次元イメージセンサ１０の動作タイミングを示している。ここで、φR(1)、φR(2)は１行目および２行目のリセットクロック、φS(1)、φS(2)は１行目および２行目の画素選択クロック、ＯＳは出力信号を表す。また１Ｈは１水平走査期間、１Ｖは１フレーム期間を表す。１行目の画素に着目すると、まず先行する（図６中に左端に示す）対数型動作期間としてのフレームにおいて、リセットクロック即ち第１トランジスタのゲート電位φR(1)をハイレベルに維持し、検出ノード３に対数変換された光電変換信号を得る。その後、φR(1)をハイレベルからローレベルに変化させてリニア型動作期間に遷移する。そして、１フレーム期間だけ検出ノード３に光電変換された電荷を蓄積させることにより、検出ノード３にリニア型の光電変換信号を得る。ここでφR(1)がハイレベルからローレベルに変化する直前に画素選択クロックφS(1)をオンとして、対数変換された光電変換信号Log(1)をＯＳへ出力する。１フレーム後、つまりリニア型動作期間から対数型動作期間へ遷移してφR(1)がローレベルからハイレベルに変化する直前に画素選択クロックφS(1)をオンとして、リニア型の光電変換信号Lin(1)をＯＳへ出力する。２行目以降の画素についても１水平走査期間単位で順次遅れることを除き同様である。こうして出力信号ＯＳには、対数変換された光電変換信号Log(1)、Log(2)等が１Ｈ単位で得られるフレームと、リニア型の光電変換信号Lin(1)、Lin(2)等が１Ｈ単位で得られるフレームとが交互する。
【００４０】
図７(a)および図７(b)は、画素の検出ノード３の電位として得られる、対数変換された光電変換信号Ｖs(log)およびリニア型の光電変換信号Ｖs(lin)を、入射光強度の対数log(Ｉp)を横軸として表した図である。（図１の場合、入射光増大に対するＶｓの変化は負方向であるため、図７(a)および図７(b)では便宜のため反転して表す。）ここで対数変換された光電変換信号Ｖs(log)は、読み出し期間、図６の場合では１フレーム期間（適宜「１Ｖ期間」という。）の長さに依存しない。他方、リニア型の光電変換信号Ｖs(lin)は、１Ｖ期間が信号蓄積期間となるから、１Ｖ期間が長いほど出力は大きくなる。図７(a)は１Ｖ期間が長い場合、図７(b)は１Ｖ期間が短い場合に相当する。入射光強度に対するＶs(log)の値は、応答の下限値Ｉminが暗電流で制限される一方、上限値はＶs(lin)に比べ極めて高い。他方、入射光強度に対するＶs(lin)の値は、直前のＶs(log)の値の上にリニア変換された信号が上積みされた形態となるから、正味のリニア信号成分は、ΔＶs＝Ｖs(lin)−Ｖs(log)となる。図７(a)のように蓄積期間が長い場合、ΔＶsの値はＶs(log)より十分大となり、Ｖs(lin)もΔＶsとほぼ同じリニアなグラフとなる。他方、図７(b)のように蓄積期間が短い場合、ΔＶsの値は低入射光強度側でＶs(log)より低い値となり、Ｖs(lin)はΔＶsとはかなり変化したリニアでないグラフとなる。
【００４１】
図７(c)は、本発明によるイメージセンサにおける出力信号を、入射光強度の対数log(Ｉp)を横軸として表した図である。ここで実線は画素全体の平均値〈ＯＳ〉を示し、点線はある特定の画素（アドレスがi行、j列目の画素）の値ＯＳijを示す。図１に示す画素の場合、トランジスタ４および６の閾値ばらつきにより、各画素の応答はそれぞれ特定のオフセットばらつきΔＶijを伴い、ΔＶijの値は画素毎に異なる。従って各画素の応答をそのまま映像信号とした場合、ΔＶijがザラ上の固定パターンノイズとして画質を大きく損ねる。
【００４２】
図８(a)は、この固定パターンノイズに関する問題を解決するための回路構成３０を例示している。本回路構成３０では、本発明によるイメージセンサ３１（図５に示したイメージセンサ１０と同じもの）からのアナログ信号を、ＡＤ変換器３３によりデジタル信号に変換する。ＡＤ変換器３３からの信号は分岐され、一方は直接差分回路３７へ導かれ、他方は第１フレームメモリとしてのフレームメモリ３４を介して差分回路３７へ導かれる。各画素に対して均一な或る強度（図７(c)においてＩp1と示す）で光が照射された条件下で、上記イメージセンサ３１から対数変換された光電変換信号が出力される時、その信号を画素単位でフレームメモリ３４に記録する。これにより、フレームメモリ３４に画素毎のオフセットばらつきΔＶijが記録される。次に差分回路３７において、任意のフレームで読み出される信号からフレームメモリ３４に記録された信号を、各画素毎に対応付けて減算する。これにより全てのフレーム信号、即ち対数変換された光電変換信号ＯＳ(log)およびリニア型光電変換信号ＯＳ(lin)において、オフセットばらつきΔＶijがキャンセルされ、固定ザラノイズのない画像信号を得ることができる。
【００４３】
図８(a)におけるリニア型光電変換信号ＯＳ(lin)は、オフセットばらつきΔＶijはキャンセルされているが、対数特性とリニア特性が加算された特性となっている。このため、図７(a)のようにリニア特性値が対数特性値より十分大きい場合はほぼリニアな特性となって問題ないが、図７(b)のように一部入射光量でリニア特性値が対数特性値より低くなる場合には、リニアな特性とならず問題となる。
【００４４】
図８(b)は、このリニア特性に関する問題を解決するための他の回路構成４０を例示している。本回路構成４０では、本発明によるイメージセンサ３１からのアナログ信号を、ＡＤ変換器３３によりデジタル信号に変換する。ＡＤ変換器３３からの信号は３つに分岐され、第１の分枝は直接差分回路３７へ導かれる。第２の分枝は、第１フレームメモリとしてのフレームメモリ３４、および切替スイッチ３６を介して差分回路３７へ導かれる。また、第３の分枝は、第２フレームメモリとしてのフレームメモリ３５、および切替スイッチ３６を介して差分回路３７へ導かれる。フレームメモリ３４には、図８(a)の場合と同様、各画素に対して均一な或る強度で光が照射された条件下で、上記イメージセンサ３１から対数変換された光電変換信号が画素単位で記録される。これにより、フレームメモリ３４に画素毎のオフセットばらつきΔＶijが記録される。フレームメモリ３５には、上記リセットゲート電位がハイレベルからローレベルへ変化する直前に読み出しされる対数型信号が記録される。切替スイッチ３６は、リニア信号読み出し時にはフレームメモリ３５側へ接続されるから、次に上記リセットゲート電位がローレベルからハイレベルへ変化する直前に読み出されるリニア信号から上記フレームメモリ３５に記録した信号が各画素に対応して減算される。これにより、光積分期間に蓄積した信号電荷に対応した正味のリニア信号のみが読み出される。更に本手法のメリットとして、リセット動作に伴うランダムノイズも上記減算処理により打ち消されるから、固定ノイズのみでなくランダムノイズをも大幅に低減すすることが可能となる。他方、切替スイッチ３６は、対数型信号読み出し時にはフレームメモリ３４側へ接続されるから、差分回路３７において、対数型信号から該フレームメモリ３４に記録した信号を各画素に対応して減算する。これにより対数変換された光電変換信号ＯＳ(log)において、オフセットばらつきΔＶijがキャンセルされ、固定ザラノイズのない画像信号を得ることができる。
【００４５】
なお、上述の例（図６）では、対数型動作期間とリニア型動作期間とが１フレーム期間毎に交互に繰り返される場合について示したが、本発明はこれに限定されるものではない。図９に示すような様々な組み合わせが可能である。図９(a)は図６と同じ場合であるが、図９(b)は、１フレームのリニア型動作期間と２フレームの対数型動作期間とが交互に繰り返される場合を示している。図９(c)は、１フレームのリニア型動作期間と３フレームの対数型動作期間とが交互に繰り返される場合を示している。同様に、他の組み合わせも勿論可能である。
【００４６】
【発明の効果】
以上より明らかなように、この発明の固体撮像装置によれば、広いダイナミックレンジと高い低照度感度が共に達成できる。
【図面の簡単な説明】
【図１】本発明のの固体撮像装置を適用した一実施形態の２次元イメージセンサに用いられる画素の回路構成を示す図である。
【図２】図１に示す画素の、対数動作時におけるポテンシャル分布を示す図である。
【図３】図１に示す画素の、リニア動作時におけるポテンシャル分布を示す図である。
【図４】図１に示す画素を半導体基板に作り込んだときの断面構造を示す図である。
【図５】本発明の固体撮像装置を適用した一実施形態の２次元イメージセンサのの回路構成を示す図である。
【図６】図５に示す２次元イメージセンサの動作タイミングを示す図である。
【図７】本発明により得られる対数型信号およびリニア型信号を、入射光強度との関係により表した図である。
【図８】本発明の２次元イメージセンサにおいて、画像信号処理を行うシステムを示す図である。
【図９】本発明の２次元イメージセンサにおける、動作タイミングの他の例を示す図である。
【図１０】従来のリニア変換型固体撮像装置の、画素の動作を説明する図である。
【図１１】従来の対数変換型固体撮像装置の、画素の動作を説明する図である。
【図１２】従来のリニア変換特性と対数変換特性を加算する固体撮像装置の、画素の動作を説明する図である。
【符号の説明】
１  フォトトランジスタ
２  第２トランジスタ
３  検出ノード
４  第１トランジスタ
９０  ＣＰＵ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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