(57)【要約】【課題】磁気半導体記憶装置において隣接列のメモリセル間の磁場干渉を抑制する。【解決手段】データ書込時、選択ビット線（ＢＬ３）に対するデータ書込電流（ＩＷ（ＢＬ））と逆方向に，このデータ書込電流の誘起磁界をキャンセルするようなキャンセル電流（−ΔＩＷ（ＢＬ））を選択ビット線と隣接するビット線（ＢＬ２，ＢＬ４）に流す。【選択図】        図８
2004241013.tif 000002
【特許請求の範囲】
【請求項１】
行列状に配列される複数のメモリセル、
各メモリセル列に対応して配置され、各々に対応の列のメモリセルが接続される複数のビット線、および
各前記ビット線に対応して配置され、各々が書込データに応じた電流を対応のビット線に供給する複数のビット線ドライブ回路を備え、各前記ビット線ドライブ回路は、隣接列の選択時に前記隣接列への書込データに応じて対応のビット線に第１の電流を供給する第１のドライブ回路と、対応の列の選択時に前記対応の列への書込データに応じて第２の電流を対応のビット線に供給する第２のドライブ回路とを含む、半導体記憶装置。
【請求項２】
アドレス信号に従って前記複数のビット線から所定数のビット線を並列に選択する列選択回路をさら備え、前記列選択回路は、前記所定数のビット線の間それぞれには、少なくとも１本のビット線が配置されるように前記所定数のビット線を並列に選択し、
前記並列に選択された複数のビット線に対して並行してそれぞれデータを伝達する書込回路をさらに備える、請求項１記載の半導体記憶装置。
【請求項３】
前記第１の電流は、前記第２の電流よりも小さい、請求項１または２記載の半導体記憶装置。
【請求項４】
前記第１のドライブ回路は、前記隣接列の選択時、前記隣接列に流れる電流と反対方向に前記第１の電流を流す、請求項１または２記載の半導体記憶装置。
【請求項５】
前記列選択回路は、１本のビット線を間に挟む２本のビット線を同時に選択する回路を少なくとも備え、
前記第１のドライブ回路は、行方向において両側に隣接するビット線に対する書込データの論理の一致／不一致を検出する検出器と、前記両側に隣接するビット線に対する列選択信号と前記検出器の出力信号とに従って前記第１の電流を供給するドライバとを備える、請求項２記載の半導体記憶装置。
【請求項６】
前記第１のドライブ回路は、行方向に隣接するビット線がともに選択されかつ前記隣接するビット線に対する書込データの論理レベルが異なるときには、前記第１の電流の供給を停止する、請求項２記載の半導体記憶装置。
【請求項７】
前記第１のドライブ回路は、行方向に隣接するビット線がともに選択されたかつ前記隣接するビット線に対する書込データの論理レベルが同一のときには、前記第１の電流を増大させる、請求項２記載の半導体記憶装置。
【請求項８】
行列状に配列される複数の磁気メモリセル、
前記複数の磁気メモリセルの列に対応して配置され、それぞれに対応の列のメモリセルが接続する複数のビット線、および
アドレス信号に従って、前記複数の磁気メモリセルから並行して所定数のメモリセル列を選択する列選択回路を備え、前記所定数のメモリセル列の間には少なくとも１本のビット線が配置され、
各前記ビット線に対応して配置され、書込データと前記列選択回路からの列選択信号とに応じて、対応のビット線に電流を供給する複数のビット線ドライブ回路を備える、半導体記憶装置。
【請求項９】
各前記ビット線ドライブ回路は、対応のビット線の両側に配置され、動作時、相補的に動作して互いに逆方向に電流を対応のビット線に流す右および左ドライブ回路を備える、請求項１または８記載の半導体記憶装置。
【請求項１０】
各前記ビット線ドライブ回路は、隣接列のビット線の選択時、該隣接列を流れる電流により誘起される磁場が対応の列の磁気メモリセルに及ぼす影響を相殺する様に対応のビット線に電流を供給するキャンセル回路を含む、請求項８記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置に関し、特に、磁性体の磁化方向により情報を記憶する磁気メモリセルを有する磁気半導体記憶装置に関する。より特定的には、この発明は、磁気半導体記憶装置のデータ書込時の磁気ディスターバンスを低減するための構成に関する。
【０００２】
【従来の技術】
低消費電力で不揮発的にデータを記憶することのできる記憶装置として、ＭＲＡＭ（マグネティック・ランダム・アクセス・メモリ）が注目されている。このＭＲＡＭは、外部から印加される磁場によって、強磁性体内に発生した磁化が、外部磁場を取除いた後にも強磁性体内に残留する特性を利用する。すなわち、この強磁性体の残留磁化の磁化方向を記憶データに応じて変更することにより、データを記憶する。このようなＭＲＡＭのメモリセルのデータ記憶素子としては、巨大磁気抵抗素子（ジャイアント・マグネト−レジスタンス素子；ＧＭＲ素子）、超巨大磁気抵抗素子（コロッサル・マグネト−レジスタンス素子；ＣＭＲ素子）およびトンネル磁気抵抗素子（トンネル・マグネト−レジスタンス素子；ＴＭＲ素子）などが知られている。
【０００３】
ＭＲＡＭセルのデータ記憶部の構造としては、絶縁体膜を間に挟んで２つの磁性体層を積層する。これらの２つの磁性体層のうちの一方の磁性体層の磁化方向を参照磁化方向とし、他方の磁性体の磁化方向を記憶データに応じて変更する。これらの磁性体の磁化方向の一致／不一致に応じて磁気抵抗が異なり、応じて、この記憶部を介して流れる電流が異なる。この記憶部の磁性体層を介して流れる電流を検出することによりデータの読出を行なう。データ書込時においては、電流により誘起される磁界により、データ記憶用磁性体層の磁化方向を記憶データに応じて設定する。
【０００４】
このようなＭＲＡＭの構成の一例は、たとえば、特許文献（特開２００２−１７０３７５号公報）に示されている。
【０００５】
この特許文献１においては、メモリセルのデータ記憶素子として、ＴＭＲ素子が用いられる。この特許文献１のＴＭＲ素子においては、保磁力の大きなハード層と保磁力の小さなソフト層がトンネル絶縁膜を間に挟んで対向して配置される。このハード層の磁化方向により、データ“０”および“１”を記憶する。
【０００６】
データ書込時においては、書込配線（書込ワード線）に電流を所定の方向に流す。ソフト層はこの書込配線を流れる電流による誘起磁界によりその磁化方向が決定される。一方、ハード層は、書込配線を流れる電流による誘起磁界では、その磁化方向は変化しない。このとき、ハード層が接続するビット線に記憶データに応じた方向に電流を流す。この書込配線およびビット線を流れる電流が誘起する直交磁界の合成磁界により、ハード層の磁化方向が決定され、応じてデータが記憶される。
【０００７】
この特許文献１のＴＭＲ素子の記憶データの読出は、３段階で行なわれる。まず、書込配線に一定の方向に電流を流して、ソフト層の磁化方向を、所定の方向に設定する。次いで、アクセストランジスタを介して、このＴＭＲ素子を接地ノードに電気的に接続する。この状態で、ビット線に読出電流を流し、ビット線からメモリセルのＴＭＲ素子を介して流れる電流に応じた電圧を、センスアンプの第１のセンスノードに記憶する。ＴＭＲ素子は、ハード層とソフト層の磁化方向が同一の場合にその磁気抵抗が小さくなり、大きな電流を流し、一方、ハード層とソフト層の磁化方向が異なる場合には磁気抵抗が大きくなり、小さな電流を流すだけである。したがって、まずこの第１段階において、ハード層の磁化方向がソフト層の磁化方向と同一であるか否かに応じた情報が、センスアンプの第１のセンスノードに記憶される。
【０００８】
次いで、ソフト層の磁化方向を、書込配線に電流を逆方向に流して反転する。この状態で再びＴＭＲ素子を接地ノードに結合し、ビット線に流れる電流（ビット線からＴＭＲ素子を介して流れる電流）に応じた電圧を、センスアンプの第２のセンスノードに記憶する。
【０００９】
この後、センスアンプの第１および第２のセンスノードの電圧を差動増幅することによりデータを読出す。すなわち、ハード層の磁化方向がソフト層の初期化磁化方向と同一の場合とハード層の磁化方向がソフト層の初期化磁化方向と異なる場合とでビット線を流れる電流量が異なるため、センスアンプの第１および第２のセンスノードには、異なるレベルの電圧が格納される。これらの第１および第２のセンスノードの電圧を差動増幅することにより、ＴＭＲ素子の記憶データの読出を行なう。
【００１０】
ソフト層の磁化方向を初期化方向に設定し、次いで反対方向に設定するのは、ＴＭＲ素子へのデータ書込時、書込配線およびビット線に、書込データに応じて電流が流れる方向が異なり、応じてソフト層の磁化方向も書込データに応じてその磁化方向が異なる可能性があり、正確にデータ読出時に、ソフト層の磁化方向を所定の一定方向に設定するためである。
【００１１】
【特許文献１】
特開２００２−１７０３７５号公報
【００１２】
【発明が解決しようとする課題】
前述の特許文献１においては、データ読出時において、相補データをセンスノードに読みさすために、ソフト層の磁化方向を反転させている。この磁化反転時においては、書込配線を流れる電流が反転する。この書込配線の電流反転による誘導ノイズがビット線に生じ、センスアンプのセンスノードの読出電圧にノイズが重畳した場合、正確なセンス動作を行なうことができなくなる。このビット線上の誘導ノイズによるデータの誤読出を防止するために、前述の特許文献１においては、ソフト層の磁化反転時に誘導ノイズがセンスアンプのセンスノードに伝達するのを防止する対策を設けている。この防止対策としては、ビット線を磁化反転時フローティング状態に設定する、センスアンプとビット線との間にインダクタンスを接続し、誘導ノイズを低減する、および磁化反転時ビット線の接地ノードに結合し、誘導ノイズを接地ノードに放電するなどが提案されている。
【００１３】
この特許文献１においては、データ読出時において、ソフト層の磁化反転時の誘導ノイズがデータ読出に影響を及ぼすのを防止することを考察している。しかしながら、データ書込時において書込配線およびビット線を流れる電流が誘起する磁界が、隣接列または隣接行のメモリセルのＴＭＲ素子に対して及ぼす影響については何ら考慮していない。これは、ハード層の磁化反転は、書込配線とビット線を流れる電流の誘起する磁界の合成磁界により生じるだけであり、ビット線または書込配線の一方の電流が誘起する磁界では、ハード層の磁化反転は生じないことを前提としているためである。
【００１４】
しかしながら、メモリセルが高密度に配置され、隣接メモリセルの間隔が小さくなった場合、書込配線および／またはビット線を流れる電流が誘起する磁界が隣接メモリセルに対しても影響を及ぼす。このようなリーク磁界は、非選択メモリセルに対する磁気的なノイズ（磁場干渉；磁気ディスターバンス）となる。ビット線および書込配線には、一定の大きさの電流が流れており、したがって、このような磁気的なノイズにより、隣接非選択メモリセルの書込データが反転する状態が生じる。
【００１５】
また、複数ビットのデータを書込むとき、隣接メモリセルを同時に選択した場合、隣接ビット線に書込電流を供給する必要がある。この場合、書込データが論理レベルが反対の場合、逆方向に、選択ビット線に電流を供給する必要が生じ、磁界の相互干渉により、所望の大きさの磁界を選択メモリセルに供給することができず、正確に、データの書込を行なうことができなくなる場合が生じる。
【００１６】
上述の特許文献１においては、このような隣接メモリセルに対する磁気的ノイズによる誤書込の問題および複数ビットデータの並列書込時の磁場干渉については何ら考慮していない。
【００１７】
それゆえ、この発明の目的は、データ書込時の磁気的ノイズ、すなわち、磁場ディスターバンスを低減することのできる半導体記憶装置を提供することである。
【００１８】
【課題を解決するための手段】
この発明の第１の観点に係る半導体記憶装置は、行列状に配列される複数のメモリセルと、各メモリセル列に対応して配置され、各々に対応の列のメモリセルが接続される複数のビット線と、各ビット線に対応して配置され、各々が書込データに応じた電流を対応のビット線に供給する複数のビット線ドライブ回路を含む。各ビット線ドライブ回路は、隣接列の選択時には、隣接列に対する書込データに応じて対応のビット線に第１の電流を供給する第１のドライブ回路と、対応の列の選択時に、この対応の列に対する書込データに応じた第２の電流を対応のビット線に供給する第２のドライブ回路とを含む。
【００１９】
この発明の第２の観点に係る半導体記憶装置は、行列状に配列される複数の磁気メモリセルと、これら複数の磁気メモリセルの列に対応して配置され、それぞれに対応の列のメモリセルが接続する複数のビット線と、アドレス信号に従って、複数の磁気メモリセル列から並行して所定数のメモリセル列を選択する列選択回路と、各ビット線に対応して配置され、書込データと列選択回路からの列選択信号とに従って、対応のビット線に電流を供給する複数のビット線ドライブ回路を含む。列選択回路は、所定数のメモリセル列の間それぞれには少なくとも１本のビット線が配置されるように所定数のメモリセル列を選択する。
【００２０】
ビット線ドライブ回路において、隣接列の選択時に隣接列に対する書込データに応じて対応のビット線に第１の電流を供給することにより、１または複数の隣接列に対して同時にデータの書込が行なわれる場合においても、磁場干渉を相殺する様にビット線に電流を流すことができ、正確にデータを書込むことが出来る。
【００２１】
また、複数ビットのデータを書込むときには、少なくとも１本のビット線が間に配置されるようにビット線を選択することにより、隣接列のビット線の書込電流による磁場干渉により、書込磁界強度不良が生じることがなく、正確に選択メモリセルに対して所望の大きさの磁界を供給することができ、正確にデータを書込むことができる。
【００２２】
【発明の実施の形態】
［実施の形態１］
図１は、この発明において用いられるメモリセルの構成を概略的に示す図である。図１において、メモリセルＭＣは、記憶データに応じてその磁気抵抗が変化する可変磁気抵抗素子ＶＲＥと、データ読出時、可変磁気抵抗素子ＶＲＥを通過するデータ読出電流Ｉｓの経路を形成するためのアクセス素子ＡＴＲとを含む。アクセストランジスタＡＴＲは、典型的には、電界効果型トランジスタで形成され、図１においては、このアクセス素子ＡＴＲは、ＮチャネルＭＩＳトランジスタで形成される。
【００２３】
可変磁気抵抗素子ＶＲＥは、磁気トンネル接合を有するトンネル磁気抵抗素子、すなわちＴＭＲ素子で形成される。
【００２４】
可変磁気抵抗素子ＶＲＥは、その一端はビット線ＢＬに接続され、他端がアクセス素子ＡＴＲに接続される。アクセストランジスタＡＴＲは、読出ワード線ＲＷＬ上の信号電位に応答して選択的に導通し、導通時、可変磁気抵抗素子ＶＲＥの他端を、固定電位Ｖｓｓ（たとえば接地電圧ＧＮＤ）に結合する。
【００２５】
このメモリセルＭＣに対し、さらに、書込ワード線ＷＷＬが設けられる。この書込ワード線ＷＷＬは、データ書込時に電流が予め定められた一定の方向に供給される。読出ワード線ＲＷＬは、データ読出時、選択状態に駆動される。ビット線ＢＬへは、データ書込時および読出時にこのメモリセルＭＣの記憶データに対応する電気信号（電流）が伝達される。
【００２６】
図２は、図１に示す可変磁気抵抗素子ＶＲＥの断面構造を概略的に示す図である。図２において、可変磁気抵抗素子ＶＲＥは、固定された一定の磁化方向を有する固定磁化層ＦＬと、外部からの印加磁界に応じた方向に磁化される自由磁化層ＶＬと、これらの固定磁化層ＦＬおよび自由磁化層ＶＬの間に配置されるトンネル絶縁膜ＴＢと、固定磁化層ＦＬをアクセス素子ＡＴＲに結合するローカル配線ＡＦＬを含む。このローカル配線ＡＦＬ下部には、書込ワード線ＷＷＬが配置される。
【００２７】
固定磁化層ＦＬおよび自由磁化層ＶＬは、ともに、強磁性体層で形成される。自由磁化層ＶＬの磁化方向は、書込データ論理レベルに従って、固定磁化層ＦＬの磁化方向と同一または反対方向に設定される。固定磁化層ＦＬ、トンネル絶縁膜ＴＢおよび自由磁化層ＶＬにより磁気トンネル接合が形成される。
【００２８】
データ読出時においては、読出ワード線ＲＷＬを選択状態へ駆動して、アクセス素子ＡＴＲを導通状態に設定する。このアクセス素子ＡＴＲが導通すると、ローカル配線ＡＦＬが固定電位ノードに結合され、ビット線ＢＬ、可変磁気抵抗素子ＶＲＥおよび固定電位ノードの経路に、データ読出電流Ｉｓを流すことができる。
【００２９】
可変磁気抵抗素子ＶＲＥの電気抵抗は、固定磁化層ＦＬおよび自由磁化層ＶＬのそれぞれの磁化方向の相対関係に応じて変化する。具体的には、固定磁化層ＦＬの磁化方向（図２において左方向）と自由磁化層ＶＬの磁化方向とは同一（平行）の場合には、これらの固定磁化層ＦＬおよび自由磁化層ＶＬの磁化方向が反対（反平行）である場合に比べて、この可変磁気抵抗素子ＶＲＥの電気抵抗が小さくなる。
【００３０】
したがって、自由磁化層ＶＬを、記憶データに応じた方向に磁化すると、データ読出電流Ｉｓを流した場合、可変磁気抵抗素子ＶＲＥを流れる電流量が記憶データに応じて異なる。したがって、たとえば、ビット線ＢＬを一定電圧にプリチャージした後に、このビット線ＢＬから可変磁気抵抗素子ＶＲＥにデータ読出電流Ｉｓを流すと、この可変磁気抵抗素子ＶＲＥを流れる電流量に応じてビット線ＢＬの電圧が変化する。このビット線ＢＬの電圧を検知することにより、メモリセルの記憶データを読出すことができる。書込ワード線ＷＷＬは、データ読出時においては用いられない。
【００３１】
図３は、メモリセルＭＣへのデータ書込時の誘起磁界を概略的に示す図である。メモリセルＭＣの構成は、図２に示すメモリセルＭＣの構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【００３２】
データ書込時においては、アクセス素子ＡＴＲは、読出ワード線ＲＷＬが非選択状態に維持され、応じて、非導通状態に維持される。書込ワード線ＷＷＬに対しては、一定方向の電流が供給され、書込ワード線磁界Ｈ（ＷＷＬ）が生成される。書込ワード線ＷＷＬを流れる電流により、図３においては、１例として、書込ワード線ＷＷＬと直交する平面内において左方向に回転する磁界が、書込ワード線磁界Ｈ（ＷＷＬ）として形成される。
【００３３】
一方、ビット線ＢＬに対しては、書込データに応じて電流＋Ｉｗまたは−Ｉｗが流される。図の右方向に電流＋Ｉｗが流れる場合には、電流＋Ｉｗが流れる方向と直交する平面内において図の実線で示す様に、右方向に回転する磁界Ｈ（ＢＬ）が誘起される。一方、破線で示すように左向きの電流−Ｉｗが流れる場合には、破線で示す様に、逆方向に回転する磁界Ｈ（ＢＬ）がビット線ＢＬを中心として誘起される。これらの磁界Ｈ（ＷＷＬ）およびＨ（ＢＬ）の合成磁界により、自由磁化層ＶＬの磁化方向が決定される。
【００３４】
図４は、データ書込時における可変磁気抵抗素子の磁化状態を説明するための図である。この図４において、横軸Ｈ（ＥＡ）は、可変磁気抵抗素子ＶＲＥの自由磁化層ＶＬにおける磁化容易軸（ＥＡ：イージィ・アクシス）方向に印加される磁界を示す。縦軸Ｈ（ＨＡ）は、自由磁化層ＶＬにおいて磁化困難軸（ＨＡ：ハード・アクシス）方向に作用する磁界を示す。これらの磁界Ｈ（ＥＡ）およびＨ（ＨＡ）は、ビット線ＢＬおよび書込ワード線ＷＷＬをそれぞれ流れる電流によって誘起される２つの磁界Ｈ（ＷＷＬ）およびＨ（ＢＬ）の一方ずつにそれぞれ対応する。
【００３５】
メモリセルＭＣにおいて、固定磁化層ＦＬの固定された磁化方向は、磁化容易軸ＥＡに沿っている。一方、自由磁化層ＶＬは、記憶データを論理レベル（“１”および“０”）に応じて、磁化容易軸方向に沿って固定磁化層ＦＬと平行（同一）または反平行（反対）方向に磁化される。この自由磁化層ＶＬの２種類の磁化方向にそれぞれ対応する可変磁気抵抗素子ＶＲＥの電気抵抗をＲ１およびＲ０（ただし、Ｒ１＞Ｒ０）でそれぞれ示す。このメモリセルＭＣは、この自由磁化層ＶＬの２種類の磁化方向に対応して１ビットのデータ（“１”または“０”）を記憶することができる。
【００３６】
メモリセルの動作点すなわち可変磁気抵抗素子ＶＲＥへ印加される合成磁界は、図４において黒丸印で示す。書込ワード線ＷＷＬに印加される書込電流の方向は一定であり、従って、メモリセルの可変磁気抵抗素子ＶＲＥに印加される合成磁界の動作点は、磁化容易軸Ｈ（ＥＡ）の上側または下側の２点である。
【００３７】
データ書込時においては、磁界Ｈ（ＥＡ）およびＨ（ＨＡ）の合成磁界が、この図４に示すアステロイド特性線の外側の領域に達する場合に、この自由磁化層ＶＬの磁化方向を決定することができる。この磁界Ｈ（ＥＡ）およびＨ（ＨＡ）の合成磁界、すなわちビット線書込磁界Ｈ（ＢＬ）および書込ワード線磁界Ｈ（ＷＷＬ）の合成磁界が、アステロイド特性線の内側の領域に相当する強度の場合には、自由磁化層ＶＬの磁化方向は変化しない。自由磁化層ＶＬに対して磁化困難軸方向の磁界を印加することにより、磁化容易軸ＥＡに沿った磁化方向を変化させるのに必要な磁化しきい値を低減することができる。
【００３８】
この図４に示すようなアステロイド特性線および動作点を設定した場合には、データ書込対象のメモリセルにおいて磁化容易軸方向のデータ書込磁界強度はＨＷＲとなるように、ビット線ＢＬおよび／または書込ワード線ＷＷＬを流れるデータ書込電流の値が設計される。一般に、データ書込磁界強度ＨＷＲは、自由磁化層の磁化方向の切換に必要なスイッチング磁界ＨＳＷと、マージンΔＨとの和で示される。すなわち、ＨＷＲ＝ＨＳＷ＋ΔＨの関係が満たされる。
【００３９】
したがって、メモリセルの記憶データ、すなわち可変磁気抵抗素子ＶＲＥの自由磁化層の磁化方向を書換えるためには、書込ワード線ＷＷＬおよびビット線ＢＬ両者に所定レベル以上のデータ書込電流を流す必要がある。この書込ワード線ＷＷＬおよびビット線ＢＬを流れるデータ書込電流より誘起される磁界Ｈ（ＢＬ）およびＨ（ＷＷＬ）の合成磁界により、可変磁気抵抗素子ＢＲＥの自由磁化層ＶＬは、磁化容易軸ＥＡに沿ったデータ書込磁界の向きに応じて、固定磁化層ＦＬの磁化方向と同一（平行）もしくは反対（反平行）に磁化される。通常、書込ワード線ＷＷＬには、書込ワード線磁界Ｈ（ＷＷＬ）が、磁化困難軸方向の磁界Ｈ（ＨＡ）となるように電流が流される。
【００４０】
図５は、この発明の実施の形態１の概念的構成を示す図である。図５においては、書込ワード線ＷＷＬａおよびＷＷＬｂと、ビット線ＢＬａおよびＢＬｂを示す。書込ワード線ＷＷＬａとビット線ＢＬａおよびＢＬｂの交差部に対応してメモリセルの可変抵抗素子ＶＲＥ１およびＶＲＥ２が配置され、書込ワード線ＷＷＬｂとビット線ＢＬａおよびＢＬｂの交差部に対応して可変抵抗素子ＶＲＥ３およびＶＲＥ４が配置される。
【００４１】
今、書込ワード線ＷＷＬａに、図の右から左方向に沿ってデータ書込電流ＩＷ（ＷＷＬ）を流し、ビット線ＢＬａに図の上から下方向に沿ってデータ書込電流ＩＷ（ＢＬ）を流す場合を考える。ビット線ＢＬａには、このデータ書込電流ＩＷ（ＢＬ）により、磁界が誘起され、可変抵抗素子ＶＲ１に対し、ワード線方向に沿った書込磁界Ｈ（ＢＬ）が印加される。同様、書込ワード線ＷＷＬａのデータ書込電流ＩＷ（ＷＷＬ）により磁界が発生し、可変抵抗素子ＶＲ１に対し、ビット線方向に沿った磁界Ｈ（ＷＷＬ）が印加される。これらの磁界Ｈ（ＢＬ）およびＨ（ＷＷＬ）の合成磁界により、可変抵抗素子ＶＲＥ１の自由磁化層の磁化方向が決定される。
【００４２】
可変抵抗素子ＶＲＥ１に隣接するメモリセルの可変抵抗素子ＶＲＥ２に対しても、同様、書込ワード線ＷＷＬａを流れる書込電流ＩＷ（ＷＷＬ）により、磁界Ｈ（ＷＷＬ）が印加される。この可変抵抗素子ＶＲＥ２に対し、ビット線ＢＬａを流れるデータ書込電流ＩＷ（ＢＬ）により、リーク磁界ＨＬＫが印加される。このリーク磁界ＨＬＫおよび書込ワード線の誘起磁界Ｈ（ＷＷＬ）の合成磁界が、図４に示すアステロイド特性線の外部にまで延びた場合、可変抵抗素子ＶＲＥ２の磁化方向が、書換えられる可能性がある。特に、高密度にメモリセルが配置され、ビット線ＢＬａおよびＢＬｂの間隔が狭くなった場合、このリーク磁界ＨＬＫの強度が高くなり、可変抵抗素子ＶＲＥ２の磁化方向が書換えられる磁場ディスターバンスが生じる。このリーク磁界ＨＬＫの影響を相殺するために、ビット線ＢＬｂに、選択ビット線ＢＬａを流れるデータ書込電流ＩＷ（ＢＬ）と逆方向にキャンセル電流ΔＩＷを供給する。このキャンセル電流ΔＩＷにより、ビット線ＢＬｂに、リーク磁界ＨＬＫを相殺する方向に磁界ＨＣＡが生成され、リーク磁界ＨＬＫの影響を相殺することができ、可変抵抗素子ＶＲＥ２における磁化方向の書換を防止することができる。
【００４３】
このキャンセル電流ΔＩＷの大きさは、データ書込電流ＩＷ（ＢＬ）の電流量の１０から３０％程度の大きさであり、図４に示すアステロイド特性線の内部に磁界Ｈ（ＷＷＬ）、ＨＬＫおよびＨＣＡの合成磁界が存在する大きさに設定される。
【００４４】
このビット線ＢＬｂに、キャンセル電流ΔＩＷが流れると、キャンセル磁界ＨＣＡが、書込ワード線ＷＷＬｂに接続される可変抵抗素子ＶＲＥ３およびＶＲＥ４にも印加される。しかしながら、書込ワード線ＷＷＬｂは、非選択状態であり、また、キャンセル磁界ＨＣＡが、ビット線ＢＬａからのリーク磁界ＨＬＫと相殺し合い、これらの可変抵抗素子ＶＲＥ３およびＶＲＥ４においては、磁化方向の変化は生じない。
【００４５】
すなわち、選択ビット線に隣接する非選択ビット線に、データ書込電流と逆方向に小さなキャンセル電流を流し、リーク磁界をキャンセルする。これにより、磁気ディスターバンスを解消し、確実に、選択メモリセルに対してのみ、データの書込を行なうことができる。
【００４６】
図６は、ビット線ＢＬａおよびＢＬｂの誘起磁界を概略的に示す図である。ビット線ＢＬａを流れるデータ書込電流により、図６において反時計方向の磁界が、ビット線ＢＬａの周りに誘起される。このビット線ＢＬａのデータ書込電流による誘起磁界により、可変抵抗素子ＶＲＥ１においては、その磁化方向が設定される。このビット線ＢＬａの誘起する磁界により、隣接列の可変抵抗素子ＢＲＥ２に対しても、同様リーク磁界ＨＬＫが印加される。このリーク磁界ＨＬＫは、図６において右向き方向の磁化を、可変抵抗素子ＶＲＥ２において生じさせる方向を有する。この状態において、ビット線ＢＬｂに、ビット線ＢＬａを流れるデータ書込電流と反対方向にキャンセル電流を流し、ビット線ＢＬｂの周りに、時計方向の磁界を生成する。このビット線ＢＬｂの誘起するキャンセル磁界は、可変抵抗素子ＶＲＥ２において、左向き方向の磁化を促進する磁界である。したがって、キャンセル磁界ＨＣＡおよびリーク磁界ＨＬＫの影響は、この可変抵抗素子ＶＲＥ２において相殺され、可変抵抗素子ＶＲＥ２に印加される合成磁界は、図４に示すアステロイド特性線内部領域となり、可変抵抗素子ＶＲＥ２の磁化方向は変化しない。
【００４７】
このキャンセル磁界ＨＣＡによる磁場ディスターバンスの解消のためには、可変抵抗素子ＶＲＥ２においてリーク磁界ＨＬＫの影響が相殺され、かつ隣接列の非選択可変抵抗素子ＶＲＥ２における合成磁界が、図４に示すアステロイド特性線内部に存在すればよい。この隣接ビット線ＢＬｂを流れるキャンセル電流が誘起するキャンセル磁界ＨＣＡは、データ書込電流が誘起する書込磁界よりも十分小さく、このキャンセル磁界ＨＣＡがリーク磁界ＨＬＫよりも大きい場合においても、可変抵抗素子ＶＲＥ２においては、磁化方向の変化は生じない。
【００４８】
すなわち、本実施の形態１においては、選択列のビット線に隣接するビット線に、選択ビット線を流れるデータ書込電流よりも小さなキャンセル電流を、データ書込電流と逆方向に流し、選択ビット線からのリーク磁界をキャンセルする。
【００４９】
図７は、この発明の実施の形態１に従う半導体記憶装置の全体の構成を概略的に示す図である。この半導体記憶装置１は、外部からの制御信号（コマンド）ＣＭＤおよびアドレス信号ＡＤＤに従って、書込データＤＩＮおよび読出データの出力を実行する。図７においては、データ書込に関連する部分の構成を示し、データ読出に関連する部分の構成は省略する。この半導体記憶装置１におけるデータ書込および読出動作は、たとえば外部から与えられるクロック信号ＣＬＫに同期して実行される。しかしながら、この半導体記憶装置１においては、メイン制御回路５により、内部で動作タイミングが決定されてもよい。
【００５０】
半導体記憶装置１は、制御信号（コマンド）ＣＭＤに従ってこの半導体記憶装置１の全体の動作を制御するメイン制御回路５と、行列状に配列される複数のメモリセルを有するメモリアレイ１０とを含む。メモリアレイ１０のメモリセル行に対応して読出ワード線ＲＷＬおよび書込ワード線ＷＷＬが配置される。メモリセル列に対応してビット線ＢＬが配置される。
【００５１】
書込ワード線ＷＷＬおよび読出ワード線ＲＷＬは、それぞれの一端が固定電位Ｖｓｓ（接地電圧ＧＮＤ）に結合される。
【００５２】
半導体記憶装置１は、さらに、メイン制御回路５の制御の下に、アドレス信号ＡＤＤに含まれるロウアドレス信号ＲＡに従ってメモリアレイ１０の選択行に対応する書込ワード線ＷＷＬまたは読出ワード線ＲＷＬを選択状態へ駆動する行選択回路２０と、メイン制御回路５の制御の下にアドレス信号ＡＤＤに含まれるコラムアドレス信号ＣＡをデコードし、列選択信号を生成する列選択回路３０と、ビット線ＢＬに、データ書込時書込データ電流およびキャンセル電流を供給する書込制御回路５０Ｒおよび５０Ｌを含む。これらの書込制御回路５０Ｒおよび５０Ｌにおいては、ビット線ＢＬそれぞれに双方向にデータ書込電流およびキャンセル電流を供給することができるように、各ビット線ＢＬに対応してビット線ドライブ回路が設けられる。
【００５３】
この書込制御回路５０Ｒおよび５０Ｌに隣接して、データの読出を行なうセンスアンプおよび読出電流を供給する読出制御回路が設けられるが、図７においては、このデータ読出に関連する部分の構成は示していない。
【００５４】
図８は、図７に示す書込制御回路５０Ｒおよび５０Ｌの構成および動作を概念的に示す図である。図８においては、ビット線ＢＬ１−ＢＬ５を代表的に示す。書込制御回路５０Ｌは、ビット線ＢＬ１−ＢＬ５それぞれに対応して設けられるビット線電流ドライバＤＶＬ１−ＤＶＬ５を含む。書込制御回路５０Ｒは、ビット線ＢＬ１−ＢＬ５それぞれに対応して設けられるビット線電流ドライバＤＶＲ１−ＤＶＲ４を含む。これらのビット線電流ドライバＤＶＬ１−ＤＶＬ５およびＤＶＲ１−ＤＶＲ５は、それぞれ、書込データと列選択信号とに従って、対応のビット線の充電または放電を選択的に行なう。
【００５５】
今、ビット線ＢＬ３が選択され、ビット線電流ドライバＤＶＬ３が、このビット線ＢＬ３に電流を供給し、ビット線電流ドライバＤＶＲ３がビット線ＢＬ３を放電する状態を考える。この状態においては、データ書込電流ＩＷ（ＢＬ）が、ビット線電流ドライバＤＶＬ３からビット線電流ドライバＤＶＲ３へ流れる。このときには、ビット線ＢＬ２においては、ビット線電流ドライバＤＶＲ２からビット線電流ドライバＤＶＬ２へ、キャンセル電流−ΔＩＷ（ＢＬ）を流し、またビット線ＢＬ４においては、ビット線電流ドライバＤＶＲ４からビット線電流ドライバＤＶＬ４へ、キャンセル電流−ΔＩＷ（ＢＬ）を流す。
【００５６】
選択ビット線ＢＬ３に隣接するビット線ＢＬ２およびＢＬ４において、この選択ビット線ＢＬ３を流れるデータ書込電流ＩＷ（ＢＬ）と逆方向にキャンセル電流−ΔＩＷ（ＢＬ）を流すことにより、データ書込電流ＩＷ（ＢＬ）が誘起する磁界がビット線ＢＬ２およびＢＬ４に接続するメモリセル対する影響を、キャンセル電流が誘起する磁界により相殺することができる。これにより、データ書込時、磁場干渉に起因する誤書込を防止することができ、信頼性の高い半導体記憶装置を実現することができる。
【００５７】
図９は、ビット線電流ドライバの構成の一例を示す図である。この図８に示すビット線電流ドライバＤＶＬ１−ＤＶＬ５およびＤＶＲ１−ＤＶＲ５は同一構成を有するため、図９においては、１つのビット線電流ドライバＤＶを代表的に示す。
【００５８】
図９において、ビット線電流ドライバＤＶは、電源ノードとビット線ＢＬの間に並列に接続され、それぞれのゲートに制御信号φ１Ｐおよびφ２Ｐを受けるＰチャネルＭＩＳトランジスタ（絶縁ゲート型電界効果トランジスタ）Ｐ１およびＰ２と、ビット線ＢＬと接地ノードの間に並列に接続され、それぞれのゲートに制御信号φ１Ｎおよびφ２Ｎを受けるＮチャネルＭＩＳトランジスタＮ１およびＮ２を含む。
【００５９】
ＭＩＳトランジスタＰ１およびＮ１により、ビット線ＢＬに対するデータ書込電流ＩＷ（ＢＬ）が駆動される。ＭＩＳトランジスタＰ２およびＮ２により、キャンセル電流−ΔＩＷ（ＢＬ）が駆動される。したがって、このＭＩＳトランジスタＰ２およびＮ２のサイズ（チャネル幅とチャネル長の比，Ｗ／Ｌ）は、それぞれ、ＭＩＳトランジスタＰ１およびＮ１のサイズよりも小さくされる。このサイズ調整により、データ書込電流ＩＷ（ＢＬ）の１０ないし３０％の大きさのキャンセル電流を供給することができる。
【００６０】
ビット線ＢＬが選択され、ビット線ＢＬにデータ書込電流を供給する場合には、制御信号φ１Ｐおよびφ１Ｎに従ってＭＩＳトランジスタＰ１およびＮ１の一方がオン状態となり、ビット線ＢＬの充電または放電が行なわれる。この場合、ビット線ＢＬの他方端に設けられたビット線電流ドライバが、相補的に動作し、ビット線ＢＬに対する電流の放電または充電を実行する。このビット線ＢＬへのデータ書込電流供給時においては、ＭＩＳトランジスタＰ２およびＮ２はともにオフ状態にある。
【００６１】
ビット線ＢＬに隣接するビット線が選択された場合には、ＭＩＳトランジスタＮ２およびＰ２の一方が、制御信号φ２Ｎおよびφ２Ｐに従って導通し、ビット線ＢＬの充電または放電を行なう。このときには、このビット線ＢＬの他方端に設けられたビット線電流ドライバが相補的に動作し、ビット線ＢＬの放電または充電を行ない、このビット線ＢＬにキャンセル電流が流れる。
【００６２】
このキャンセル電流をビット線ＢＬに流すときには、ＭＩＳトランジスタＰ１およびＮ１は、オフ状態にある。
【００６３】
図１０は、書込制御回路５０Ｌおよび５０Ｒの構成をより具体的に示す図である。図１０においては、ビット線ＢＬｊに対して設けられるビット線ドライブ回路の構成を代表的に示す。
【００６４】
図１０において、書込制御回路５０Ｌに含まれるビット線ドライブ回路ＢＤＲＬｊは、列選択信号ＣＳＬｊと補の書込データＷＤＺとを受けて制御信号φ１ＰＬを生成するＮＡＮＤ回路６０Ｌと、列選択信号ＣＳＬｊと内部書込データＷＤとを受けて制御信号φ１ＮＬを生成するＡＮＤ回路６１Ｌと、列選択信号ＣＳＬｊ−１およびＣＳＬｊ＋１と内部書込データＷＤとを受けて制御信号φ２ＰＬを生成する複合ゲート回路６２Ｌと、列選択信号ＣＳＬｊ−１およびＣＳＬｊ＋１と補の内部書込データＷＤＺとを受ける複合ゲート回路６３Ｌと、複合ゲート回路６３Ｌの出力信号を反転して制御信号φ２ＮＬを生成する反転回路６４Ｌと、これらの制御信号φ１ＰＬ、φ１ＮＬ、φ２ＰＬおよびφ２ＮＬに従ってビット線ＢＬｊを駆動するビット線電流ドライバＤＶＬｊを含む。
【００６５】
ビット線ＢＬｊの選択時、列選択信号ＣＳＬｊが選択状態（Ｈレベル）へ駆動される。隣接ビット線ＢＬｊ−１およびＢＬｊ＋１がそれぞれ選択されるときには、列選択信号ＣＳＬｊ−１およびＣＳＬｊ＋１が、それぞれ、選択状態へ駆動される。これらの列選択信号は、図７に示す列選択回路３０から生成される。
【００６６】
内部書込データＷＤおよびＷＤＺは、図７に示す入力データＤＩＮから生成される相補内部書込データである。この内部書込データＷＤおよびＷＤＺは、書込イネーブル信号ＷＥの活性化に従って活性化されるライトドライバにより生成されてもよい。また、単に、書込データＤＩＮをバッファ処理して生成されても良い。
【００６７】
複合ゲート６２Ｌは、等価的に、列選択信号ＣＳＬｊ−１およびＣＳＬｊ＋１を受けるＯＲゲートと、このＯＲゲートの出力信号と内部書込データＷＤを受けるＮＡＮＤゲートを含む。複合ゲート回路６３Ｌは、等価的に、列選択信号ＣＳＬｊ−１およびＣＳＬｊ＋１を受けるＯＲゲートと、このＯＲゲートの出力信号と補の内部書込データＷＤＺを受けるＮＡＮＤゲートを含む。
【００６８】
ビット線電流ドライバＤＶＬｊは、図９に示すビット線電流ドライバＤＶと同様の構成を有し、対応する部分には同一の参照符号を付し、その詳細説明は省略する。ＭＩＳトランジスタＰ１およびＰ２のゲートへ、制御信号φ１ＰＬおよびφ２ＰＬがそれぞれ与えられ、ＭＩＳトランジスタＮ１およびＮ２のゲートへ、それぞれ、制御信号φ１ＮＬおよびφ２ＮＬが与えられる。
【００６９】
書込制御回路５０Ｒに含まれるビット線ドライブ回路ＢＤＲＲｊは、列選択信号ＣＳＬｊと内部書込データＷＤを受けて制御信号φ１ＰＲを生成するＮＡＮＤ回路６０Ｒと、列選択信号ＣＳＬｊと補の内部書込データＷＤＺを受けて制御信号φ１ＮＲを生成するＡＮＤ回路６１Ｒと、列選択信号ＣＳＬｊ−１およびＣＳＬｊ＋１と補の内部書込データＷＤＺとを受けて制御信号φ２ＰＲを生成する複合ゲート回路６２Ｒと、列選択信号ＣＳＬｊ−１およびＣＳＬｊ＋１と書込データＷＤとを受け手制御信号φ２ＰＲを生成する複合ゲート回路６３Ｒと、複合ゲート回路６３Ｒの出力信号を反転して制御信号φ２ＮＲを生成する反転回路６４Ｒと、これらの制御信号φ１ＰＲ、φ１ＮＲ、φ２ＰＲおよびφ２ＮＲに従ってビット線ＢＬｊを駆動するビット線電流ドライバＤＶＲｊを含む。
【００７０】
この複合ゲート回路６２Ｒは、等価的に、列選択信号ＣＳＬｊ−１およびＣＳＬｊ＋１を受けるＯＲゲートと、ＯＲゲートの出力信号と補の内部書込データＷＤＺを受けるＮＡＮＤゲートを含む。複合ゲート回路６３Ｒは、等価的に、列選択信号ＣＳＬｊ−１およびＣＳＬｊ＋１を受けるＯＲゲートと、このＯＲゲートの出力信号と内部書込データＷＤとを受けるＮＡＮＤゲートを含む。
【００７１】
この書込制御回路５０Ｒに含まれるビット線ドライブ回路ＢＤＲＲｊは、書込制御回路５０Ｌにおいて設けられるビット線ドライブ回路ＢＤＲＬｊと、その構成が、内部書込データＷＤおよびＷＤＺが入換えて与えられることを除いて同じである。従って、これらのビット線ドライブ回路ＢＤＲＬｊおよびＢＤＲＲｊは、動作時、相補的に動作し、逆方向にビット線電流を駆動する。
【００７２】
キャンセル電流を生成するＭＩＳトランジスタＰ２およびＮ２をビット線の両側それぞれに配置することにより、隣接ビット線の書込データに応じた方向に正確にキャンセル電流を、対応のビット線に供給することが出来る。
【００７３】
図１１は、図１０に示す制御信号の論理レベルを一覧にして示す図である。以下、図１１を参照して図１０に示すビット線ドライブ回路ＢＤＲＬｊおよびＢＤＲＲｊの動作について説明する。
【００７４】
（１）列選択信号ＣＳＬｊ−１、ＣＳＬｊおよびＣＳＬｊ＋１がすべて非選択状態のときには、ＮＡＮＤ回路６０Ｌおよび６０Ｒからの制御信号φ１ＰＬおよびφ１ＰＲがともにＨレベル、ＡＮＤ回路６１Ｌおよび６１Ｒからの制御信号φ１ＮＬおよびφ１ＮＲはともにＬレベルである。また、複合ゲート６２Ｌおよび６２Ｒからの制御信号φ２ＰＬおよびφ２ＰＲがともにＨレベルであり、また複合ゲート６３Ｌおよび６３Ｒの出力信号がＨレベルであり、応じて反転回路６４Ｌおよび６４Ｒからの制御信号φ２ＮＬおよびφ２ＮＲがＬレベルとなる。したがって、ビット線電流ドライバＤＶＬｊおよびＤＶＲｊにおいて、ＭＩＳトランジスタＰ１、Ｐ２、Ｎ１およびＮ２は、すべてオフ状態にある。
【００７５】
（２）次に、ビット線ＢＬｊが選択される場合を考える。内部書込データＷＤがＨレベルであり、“０”データの書込が行なわれる場合、補の内部書込データＷＤＺはＬレベルである。したがって、ＮＡＮＤ回路６０Ｌからの制御信号φ１ＰＬはＨレベルであり、またＡＮＤ回路６１Ｌからの制御信号φ１ＮＬがＨレベルとなる。列選択信号ＣＳＬｊ−１およびＣＳＬｊ＋１はともにＬレベルであるため、制御信号φ２ＰＬおよびφ２ＮＬはそれぞれ、ＨレベルおよびＬレベルとなり、ともに非活性状態にある。したがって、ビット線電流ドライバＤＶＬｊにおいては、ＭＩＳトランジスタＮ１が導通状態となり、残りのＭＩＳトランジスタＰ２、Ｐ１、およびＮ２はすべてオフ状態にある。
【００７６】
また、書込制御回路５０Ｒのビット線ドライブ回路ＢＤＲＲｊにおいては、同様、列選択信号ＣＳＬｊ−１およびＣＳＬｊ＋１がＬレベルであるため、制御信号φ２ＰＲおよびφ２ＮＲはＨレベルおよびＬレベルとなる。ＮＡＮＤ回路６０Ｒは、内部書込データＷＤを受けており、したがって、制御信号φ１ＰＲがＬレベルとなり、またＡＮＤ回路６１Ｒからの制御信号φ１ＮＲは、補の内部書込データＷＤＺに従ってＬレベルとなる。したがって、このビット線電流ドライバＤＶＲｊにおいては、ＭＩＳトランジスタＰ１がオン状態、残りのＭＩＳトランジスタＰ２、Ｎ２およびＮ１がオフ状態になる。
【００７７】
したがって、ビット線ＢＬｊにおいて“０”データ書込電流を流す場合には、ビット線電流ドライバＤＶＲｊのＭＩＳトランジスタＰ１からビット線ＢＬｊを介して、ビット線電流ドライバＤＶＬｊのＭＩＳトランジスタＮ１へ電流が流れる。
【００７８】
（３）ビット線ＢＬｊの選択時、書込データＷＤがＬレベルであり、“１”書込時においては、補の内部書込データＷＤＺがＨレベルであるため、制御信号φ１ＰＬおよびφ１ＮＬがともにＬレベル、また制御信号φ１ＰＲおよびφ１ＮＲがともにＨレベルとなる。隣接列は非選択状態であるため、制御信号φ２ＰＬ、φ２ＰＲ、φ２ＮＬおよびφ２ＮＲは、すべて非選択状態である。したがって、この内部書込データＷＤがＬレベルであり、“１”書込が行なわれる場合には、ビット線電流ドライバＤＶＬｊのＭＩＳトランジスタＰ１からビット線ＢＬｊ、およびビット線電流ドライバＤＶＲｊのＭＩＳトランジスタＮ１を介して接地ノードへ電流が流れる。したがって、内部書込データＷＤのＨレベルおよびＬレベルに従って、ビット線ＢＬｊに流れる電流の向きが異ならせることができ、可変抵抗素子の磁化方向を記憶データに応じて設定することが出来る。
【００７９】
（４）隣接ビット線が選択される場合には、列選択信号ＣＳＬｊ＋１およびＣＳＬｊ−１の一方がＨレベルに駆動され、列選択信号ＣＳＬｊはＬレベルに維持される。したがって、隣接ビット線選択時においては、ＮＡＮＤ回路６０Ｌおよび６０Ｒからの制御信号φ１ＰＬおよびφ１ＰＲがともにＨレベル、ＡＮＤ回路６１Ｌおよび６１Ｒからの制御信号φ１ＮＬおよびφ１ＮＲがともにＬレベルとなり、ビット線電流ドライバＤＶＬｊおよびＤＶＲｊにおいてＭＩＳトランジスタＰ１およびＮ１は、ともにオフ状態に維持される。
【００８０】
（ｉ）この隣接ビット線選択時、内部書込データＷＤがＨレベルのときには、制御信号φ２ＰＬおよびφ２ＮＬがともにＬレベルとなる。また、制御信号φ２ＰＲおよびφ２ＮＲがともにＨレベルとなる。したがって、ビット線電流ドライバＤＶＬｊにおいて、ＭＩＳトランジスタＰ２がオン状態、ＭＩＳトランジスタＮ２がオフ状態となる。一方、ビット線電流ドライバＤＶＲｊにおいては、ＭＩＳトランジスタＰ２がオフ状態、ＭＩＳトランジスタＮ２がオン状態となる。したがって、この状態において、ビット線ＢＬｊには、ビット線電流ドライバＤＶＬｊのＭＩＳトランジスタＰ２からビット線電流ドライバＤＶＬｊのＭＩＳトランジスタＮ２の経路で電流が流れる。
【００８１】
（ｉｉ）隣接ビット線選択時において、内部書込データＷＤがＬレベルのときには、制御信号φ２ＰＬおよびφ２ＮＬがともにＨレベル、制御信号φ２ＰＲおよびφ２ＮＲがともにＬレベルとなる。したがって、この場合には、ビット線電流ドライバＤＶＲｊのＭＩＳトランジスタＰ２がオン状態となり、またビット線電流ドライバＤＶＬｊのＭＩＳトランジスタＮ２がオン状態となる。したがって、ビット線ＢＬｊへは、ビット線電流ドライバＤＶＲｊからビット線電流ドライバＤＶＬｊへ向かって電流が流れる。
【００８２】
これにより、隣接ビット線選択時、書込データに応じて、選択隣接ビット線上に流れるデータ書込電流と逆方向にキャンセル電流を流すことができる。
【００８３】
この図１０に示すビット線ドライブ回路ＢＤＲＬｊおよびＢＤＲＲｊを、書込制御回路５０Ｌおよび５０Ｒそれぞれにおいて各ビット線に対応して配置することにより、対応のビット線へのデータ書込電流と、隣接ビット線選択時、データ書込電流と逆方向のキャンセル電流をともに流すことができる。
【００８４】
以上のように、この発明の実施の形態１に従えば、隣接ビット線選択時、対応のビット線に、磁場干渉を相殺するようにキャンセル電流を流しており、選択隣接ビット線のデータ書込電流による誘起磁界により、対応のビット線のメモリセルのデータの誤書込を確実に防止することができる。従って、ビット線データ書込電流およびワード線データ書込電流が変動して書込磁界が大きくなり、応じてリーク磁界が大きくなっても、確実に磁場干渉を抑制することができ、データ書込時の動作マージンを大きくすることが出来る。
【００８５】
［実施の形態２］
図１２は、この発明の実施の形態２に従う半導体記憶装置の要部の構成を概略的に示す図である。図１２においては、複数ビットのデータＤ０およびＤ１が並列に書込まれる。１例として、データビットＤ０がビット線ＢＬｃに書込まれ、ビット線ＢＬｄへは、データビットＤ１が書込まれる。ビット線ＢＬｃに対しては、ビット線ドライブ回路ＢＤＲＬｃおよびＢＤＲＲｃが両端に対向して設けられ、またビット線ＢＬｄに対しては、その両端に対向してビット線ドライブ回路ＢＤＲＬｂおよびＢＤＲＲｄが設けられる。すなわち、ビット線ドライブ回路ＢＤＲＬｃおよびＢＤＲＬｄは、それぞれ異なる内部書込データ線に結合され、またビット線ドライブ回路ＢＤＲＲｃおよびＢＤＲＲｄが、異なる内部書込データ線に結合される。
【００８６】
ビット線ＢＬｃおよびＢＬｄの間には、１列以上のメモリセル、すなわち１本以上のビット線ＢＬが存在する。
【００８７】
データビットＤ０およびＤ１の書込時においては、ビット線ＢＬｃおよびＢＬｄが同時に駆動される。これらのビット線ＢＬｃおよびＢＬｄの間には、少なくとも１本のビット線ＢＬが存在するため、ビット線ＢＬｃおよびＢＬｄに逆データが伝達される場合においても、これらのビット線ＢＬｃおよびＢＬｄの誘起する磁界の相互干渉を防止することができる。したがって、逆データ書込時において、データ書込電流による磁界の相互作用により書込磁界が相殺され、書込磁界不良が生じるのを防止することができ、選択メモリセルにデータを書込むことが出来る書込磁界を生成することができ、正確にデータを書込むことができる。
【００８８】
図１３は、ビット線と内部書込データ線との対応を概略的に示す図である。図１３においては、ビット線ＢＬ０−ＢＬ７を代表的に示す。またデータビットＤ０およびＤ１を並列に書込む場合の接続を示す。
【００８９】
図１３において、書込制御回路５０Ｌにおいて、ビット線ＢＬ０−ＢＬ７それぞれに対応して、ビット線ドライブ回路ＢＤＲＬ０−ＢＤＲＬ７が設けられ、また、書込制御回路５０Ｒにおいては、ビット線ＢＬ０−ＢＬ７それぞれに対応してビット線ドライブ回路ＢＤＲＲ０−ＢＤＲＲ７が設けられる。ビット線ＢＬ０およびＢＬ２がデータビットＤ１に従って駆動され、ビット線ＢＬ１およびＢＬ３がデータビットＤ１に従って駆動される。一方、ビット線ＢＬ４およびＢＬ６が、データビットＤ１に従って駆動され、ビット線ＢＬ５およびＢＬ７が、データビットＤ０に従って駆動される。これらのビット線ＢＬ０−ＢＬ７の８本のビット線を単位として、同じ接続パターンが繰り返される。８本のビット線を単位として列アドレスが４ずつ増分される。８ビット線の組内での列アドレスの割当は同じであり、４本のビット線ごとに同一列アドレスが割り当てられる。
【００９０】
ビット線ＢＬ０−ＢＬ３の組とビット線ＢＬ４−ＢＬ７の組とは、その対応のデータビットが入換えられる。ビット線ＢＬ０−ＢＬ３に、それぞれ、列アドレス０−３が割当てられ、同様、ビット線ＢＬ４−ＢＬ７に、列アドレス０−３が、それぞれ、割当てられる。たとえば列アドレス“０”が指定された場合には、ビット線ＢＬ０およびＢＬ４が、それぞれ、データビットＤ０およびＤ１に従って駆動される。ビット線ＢＬ０−ＢＬ７の８本のビット線を単位として、データビットとビット線の対応関係が繰返される。各単位毎に列アドレスが４増分される。
【００９１】
したがって、同時に選択状態へ駆動されるビット線の間には、常に３本のビット線が存在し、データビットＤ０およびＤ１書込時の磁場干渉を確実に抑制することをできる。
【００９２】
なお、この図１３に示す配置においては、図示しない次のビット線単位のビット線ＢＬ８に対しては、列アドレス“４”が割当てられる。
【００９３】
図１４は、ビット線とデータビットの対応関係の変更例を概略的に示す図である。図１４においては、ビット線ＢＬ０−ＢＬ５を代表的に示す。ビット線ＢＬ０−ＢＬ５それぞれに対して、書込制御回路５０Ｌにおいて、ビット線ドライブ回路ＢＤＲＬ０−ＢＤＲＬ５が設けられ、書込制御回路５０Ｒにおいてビット線ドライブ回路ＢＤＲＲ０−ＢＤＲＲ５が、ビット線ＢＬ０−ＢＬ５それぞれに対応して設けられる。２本のビット線を単位として、ビット線単位ごとに交互にデータビットＤ０およびＤ１が割当てられる。すなわち、ビット線ＢＬ０およびＢＬ１は、データビットＤ０に従って駆動され、ビット線ＢＬ２およびＢＬ３がデータビットＤ１に従って駆動される。ビット線ＢＬ４およびＢＬ５が、データビットＤ０に従って駆動される。
【００９４】
ビット線ＢＬ０およびＢＬ１に、列アドレス０および１がそれぞれ割当てられ、またビット線ＢＬ２およびＢＬ３に、列アドレス０および１がそれぞれ、割当てられる。ビット線ＢＬ４およびＢＬ５に、列アドレス２および３がそれぞれ割当てられる。ビット線単位のビット線、すなわち、同一データビットに対応付けられる隣接ビット線には１異なる列アドレスが割り当てられる。２つのビット線単位ごとに、列アドレスが２増分される。
【００９５】
したがって、４本のビット線を１つのグループとし、データビットＤ０に対応する２つのビット線のうちの一方のビット線が選択され、また、データビットＤ１に対応する２本のビット線のうちの一方が選択される。たとえば、列アドレスが“０”の場合には、ビット線ＢＬ０およびＢＬ２が同時に駆動される。この場合、同時に駆動されるビット線ＢＬ０およびＢＬ２の間には、ビット線ＢＬ１が存在し、このビット線ＢＬ０およびＢＬ２を流れるデータ書込電流による磁場干渉を十分に抑制することができる。
【００９６】
この図１４に示す配置においては、隣接する４つのビット線を単位とし、隣接する２本のビット線を同一内部データ線に結合している。この場合、２Ｎ本のビット線の組を単位とし、Ｎ本のビット線をデータビットＤ０に関連付け、残りのＮ本の隣接するビット線をデータビットＤ１に対応付け、それらのＮ本のビット線にそれぞれ同じアドレスを順次割当てることにより、Ｎ本離れた位置のビット線を同時に駆動することができる。
【００９７】
なお、データがＭビット存在する場合、図１３に示す配置の場合には、Ｍ本の隣接ビット線を順次異なるデータビットに対応付け、Ｍ本のビット線の組におけるビット線とデータビットの対応を、２・Ｍ本のビット線の組において鏡映対称に配置し、２・Ｍ本単位でデータビットとビット線との対応関係を繰返す。Ｍ本ごとのビット線に同一列アドレスを割り当てる。Ｍ本のビット線の組において１本のビット線が選択される。
【００９８】
図１４に示す配置において、データビットがＭビット用いられる場合には、隣接する２本のビット線を組として順次異なるデータビットに割当てる。この場合には、２・Ｍ本のビット線を組として、アドレスが２ずつ更新され、その２・Ｍ本のビット線においては、隣接する２本のビット線の列アドレスが互いに異なる。２・Ｍ本のビット線の組において偶数列アドレスまたは奇数列アドレスのＭ本のビット線が選択される。
【００９９】
上述のようなデータビットとビット線との対応付けにより、容易に、Ｍビットのデータの並列書込に対しても、この図１３および図１４に示す構成を拡張することができる。
【０１００】
以上のように、この発明の実施の形態２に従えば、少なくとも１本のビット線を間においたビット線を同時に選択して複数ビットのデータを並列に書込んでいる。したがって、データ書込電流による磁気磁界の磁場干渉による書込磁界不良が生じるのを防止することができ、正確にデータの書込を行なうことができる。
【０１０１】
［実施の形態３］
図１５は、この発明の実施の形態３に従う半導体記憶装置の要部の構成を概念的に示す図である。図１５においては、ビット線ＢＬ１−ＢＬ７を代表的に示す。書込制御回路５０Ｌにおいて、ビット線ＢＬ１−ＢＬ７に対応して、ビット線電流ドライバＤＶＬ１−ＤＶＬ７が設けられ、また、書込制御回路５０Ｒにおいて、ビット線ＢＬ１−ＢＬ７それぞれに対応して、ビット線電流ドライバＤＶＲ１−ＤＶＲ７が設けられる。ビット線電流ドライバＤＶＬ１−ＤＶＬ７およびＤＶＲ１−ＤＶＲ７は、それぞれ、図９に示すビット線電流ドライバＤＶと同様の構成を備える。
【０１０２】
この図１５に示す構成においては、２本のビット線を間において同時に２つのビット線が選択状態へ駆動される。同時に選択されるビット線に対してデータ書込が行なわれる。従って、図１５に示す構成においては、２ビットデータの書込が行なわれる。
【０１０３】
図１５においては、ビット線ＢＬ３およびＢＬ６が同時に駆動される場合を一例として示す。ビット線ＢＬ３へは、書込データに従って、ビット線電流ドライバＤＶＬ３からビット線電流ドライバＤＶＲ３へデータ書込電流ＩＷ（ＢＬ）１が流れる。一方、ビット線ＢＬ６においては、書込データに従って、ビット線電流ドライバＤＶＲ６からビット線電流ドライバＤＶＬ６へ、データ書込電流ＩＷ（ＢＬ）２が流れる。これらのデータ書込電流ＩＷ（ＢＬ）１およびＩＷ（ＢＬ）２は、その大きさは同じである。書込データの論理レベルが異なるため、これらのデータ書込電流ＩＷ（ＢＬ）１およびＩＷ（ＢＬ）２が、その方向が反対である。
【０１０４】
この図１５に示す構成において、選択ビット線に隣接するビット線においてキャンセル電流を流す。すなわち、ビット線ＢＬ２およびＢＬ４においては、データ書込電流ＩＷ（ＢＬ）１と反対方向にキャンセル電流−ΔＩＷ（ＢＬ）１を流し、ビット線ＢＬ５およびＢＬ７においては、データ書込電流ＩＷ（ＢＬ）２と逆方向に、キャンセル電流−ΔＩＷ（ＢＬ）２を流す。キャンセル電流−ΔＩＷ（ＢＬ）１および−ΔＩＷ（ＢＬ）２は、その大きさは、データ書込電流ＩＷ（ＢＬ）１およびＩＷ（ＢＬ）２の大きさの１０から３０％の程度である。
【０１０５】
したがって、この図１５に示す構成の場合、選択ビット線を流れるデータ書込電流により誘起された磁界のリーク電流により隣接ビット線において誤書込が生じるのを確実に防止することができる。また、同時に駆動されるビット線の間には、複数本（図１５においては２本）のビット線が配置されており、論理レベルが反対のデータに従って複数のビット線を同時に駆動する場合においても、書込磁界の磁場干渉による書込磁界不良が生じるのを防止することができ、正確なデータの書込を行なうことができる。
【０１０６】
図１６は、この発明の実施の形態３に従う書込制御回路の構成を示す図である。図１６においては、ビット線ＢＬｊに対応して配置されるビット線ドライブ回路ＢＤＲＬｊおよびＢＤＲＲｊの構成を代表的に示す。列選択信号ＣＳＬｊ−１に従って選択されるビット線（ＢＬｊ−１）は、選択時、データ信号ＷＤｊ−１に従って駆動され、列選択信号ＣＳＬｊにしたがって選択されるビット線ＢＬｊは、選択時、データ信号ビットＷＤｊに従って駆動される。列選択信号ＣＳｊ＋１に従って選択されるビット線ＢＬｊ＋１は、データ信号ＷＤｊ＋１に従って駆動される。これらのデータ信号ＷＤｊ−１、ＷＤｊおよびＷＤｊ＋１は、それぞれ、書込データビットＤｊ−１、Ｄｊ、およびＤｊ＋１に基いて生成される。以下の説明においては、多ビットデータを書込む動作を説明するため、内部書込データを、データ信号として参照する。
【０１０７】
ビット線ドライブ回路ＢＤＲＬｊは、図１０に示すビットドライブ回路の構成と同様、列選択信号ＣＳＬｊと補の書込データ信号ＺＷＤｊに従って制御信号φ１ＰＬ生成するＮＡＮＤ回路６０Ｌと、列選択信号ＣＳｊと書込データ信号ＷＤｊに従って制御信号φ１ＮＬを生成するＡＮＤ回路６１Ｎと、制御信号φ１ＰＬ、φ１ＮＬ、および後に説明する制御信号φ２ＰＬおよびφ２ＮＬに従ってビット線ＢＬｊを駆動するビット線電流ドライバＤＶＬｊを含む。ビット線電流ドライバＤＶＬｊは、図１０に示す構成と同様、制御信号φ１ＰＬおよびφ２ＰＬをゲートに受け、導通時、ビット線ＢＬｊへ電流を供給するＰチャネルＭＩＳトランジスタＰ１およびＰ２と、制御信号φ１ＮＬおよびφ２ＮＬをそれぞれのゲートに受け、導通時、ビット線ＢＬｊを放電するＮチャネルＭＩＳトランジスタＮ１およびＮ２を含む。制御信号φ１ＰＬおよびφ１ＮＬに従ってビット線ＢＬｊへのデータ書込電流が駆動される。
【０１０８】
ビット線ドライブ回路ＢＤＲＬｊは、さらに、列選択信号ＣＳＬｊ−１と書込データ信号ＷＤｊ−１を受けるＡＮＤ回路７０Ｌと、列選択信号ＣＳＬｊ＋１と書込データ信号ＷＤｊ＋１を受けるＡＮＤ回路７１Ｌと、ＡＮＤ回路７０Ｌおよび７１Ｌの出力信号を受けて制御信号φ２ＰＬを生成するＮＯＲ回路７２Ｌと、列選択信号ＣＳＬｊ−１と補の書込データ信号ＺＷＤｊ−１とを受けるＡＮＤ回路７３Ｌと、列選択信号ＣＳＬｊ＋１および補の書込データ信号ＺＷＤｊ＋１とを受けるＡＮＤ回路７４Ｌと、ＡＮＤ回路７３Ｌおよび７４Ｌの出力信号を受けて制御信号φ２ＮＬを生成するＯＲ回路７５Ｌを含む。
【０１０９】
書込データ信号ＷＤｊ−１およびＺＷＤｊ−１は互いに相補なデータ信号であり、データ書込時、列選択信号ＣＳＬｊ−１が選択するビット線ＢＬｊ−１に対する書込データを示す。書込データ信号ＷＤｊ＋１およびＺＷＤｊ＋１は互いに相補なデータ信号であり、列選択信号ＣＳＬｊ＋１が指定するビット線ＢＬｊ＋１に対する書込データを示す。これらのデータ信号は、図示しない書込ドライバまたはバッファ回路により、対応の書込データビットに基いてそれぞれ生成される。
【０１１０】
各ビット線に伝達されるデータビットについては、ビット線と書込データビットとの対応関係に応じて適当に定められる。
【０１１１】
ビット線ドライブ回路ＢＤＲＲｊは、図１０に示す構成と同様、列選択信号ＣＳＬｊと書込データ信号ＷＤｊを受けて制御信号φ１ＰＲを生成するＮＡＮＤ回路６０Ｒと、列選択信号ＣＳＬｊと補の書込データ信号ＺＷＤｊを受けて制御信号φ１ＮＲを生成するＮＡＮＤ回路６１Ｒと、制御信号φ１ＰＲ、φ１ＮＲおよび後に説明する制御信号φ２ＰＲおよびφ２ＮＲに従ってビット線ＢＬｊを駆動するビット線電流ドライバＤＶＲｊを含む。このビット線電流ドライバＤＶＲｊは、図１０に示す構成と同様の構成を有し、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０１１２】
ビット線ドライブ回路ＢＤＲＲｊは、さらに、列選択信号ＣＳＬｊ−１および補の書込データ信号ＺＷＤｊ−１を受けるＡＮＤ回路７０Ｒと、列選択信号ＣＳＬｊ＋１および補の書込データ信号ＺＷＤｊ＋１を受けるＡＮＤ回路７１Ｒと、これらのＡＮＤ回路７０Ｒおよび７１Ｒの出力信号を受けて制御信号φ２ＰＲを生成するＮＯＲ回路７２Ｒと、列選択信号ＣＳＬｊ−１および書込データ信号ＷＤｊ−１を受けるＡＮＤ回路７３Ｒと、列選択信号ＣＳＬｊ＋１と書込データ信号ＷＤｊ＋１とを受けるＡＮＤ回路７４Ｒと、ＡＮＤ回路７３Ｒおよび７４Ｒの出力信号を受けて制御信号φ２ＮＲを生成するＯＲ回路７５Ｒを含む。
【０１１３】
ビット線ドライブ回路ＢＤＲＬｊおよびＢＤＲＲｊのビット線ＢＬｊ選択時の動作は、図１０に示すビット線ドライブ回路の動作と同じである。すなわち、ビット線ＢＬｊ選択時においては、列選択信号ＣＳＬｊ−１およびＣＳＬｊ＋１はともに非選択状態であり、制御信号φＰＬおよびφＰＲがともにＨレベル、制御信号φ２ＮＬおよびφ２ＮＲはともにＬレベルとなり、ビット線電流ドライバＤＶＬｊおよびＤＶＲｊは、制御信号φ１ＰＬおよびφ１ＮＬおよびφ１ＰＲおよびφ１ＮＲに従ってビット線ＢＬｊを駆動する。このビット線ＢＬｊの駆動時のデータ書込電流の方向は、書込データ信号ＷＤｊおよびＺＷＤｊに従って設定され、このビット線ＢＬｊへのデータ書込電流ＩＷ（ＢＬ）を供給する際の動作は図１０に示すビット線ドライブ回路の動作と同じであり、その詳細説明は省略する。
【０１１４】
図１７は、隣接ビット線選択時の制御信号φ２ＰＬ、φ２ＮＬ、φ２ＰＲおよびφ２ＮＲの論理レベルを一例にして示す図である。以下、隣接ビット線選択時のビット線ドライブ回路ＢＤＲＬｊおよびＢＤＲＲｊの動作について、図１７を参照して説明する。
【０１１５】
（１）隣接ビット線に対する列選択信号ＣＳＬｊ−１が選択されたとき、この列選択信号ＣＳＬｊ−１が指定するビット線ＢＬｊ−１に対する書込データ信号の論理レベルに従って、制御信号の様態が異なる。
【０１１６】
（ｉ）書込データ信号ＷＤｊ−１がＨレベルのとき、ビット線ドライブ回路ＢＤＲＬｊにおいては、ＡＮＤ回路７０Ｌの出力信号がＨレベルとなり、応じて、ＮＯＲ回路７２Ｌからの制御信号φ２ＰＬがＬレベルとなる。列選択信号ＣＳＬｊ＋１は非選択状態であり、ＡＮＤ回路７１Ｌおよび７４Ｌの出力信号はＬレベルである。また補の書込データ信号ＺＷＤｊ−１がＬレベルとなるため、ＡＮＤ回路７３Ｌの出力信号はＬレベルであり、同様、ＯＲ回路７５Ｌからの制御信号φ２ＮＬがＬレベルとなる。したがって、ビット線電流ドライバＤＶＬｊにおいては、ＭＩＳトランジスタＰ２がオン状態、ＭＩＳトランジスタＮ２がオフ状態となる。列選択信号ＣＳＬｊは非選択状態であり、ＭＩＳトランジスタＰ１およびＮ１はともにオフ状態である。従って、ビット線ＢＬｊへキャンセル電流がＭＩＳトランジスタＰ２を介してビット線電流ドライバＤＶＬｊから供給される。
【０１１７】
ビット線ドライブ回路ＢＤＲＲｊにおいては、ＡＮＤ回路７０Ｒおよび７１Ｒの出力信号はともにＬレベルとなり、応じてＮＯＲ回路７２Ｒからの制御信号φ２ＰＲはＨレベルとなる。また、ＡＮＤ回路７３Ｒの出力信号はＨレベル、ＡＮＤ回路７４Ｒの出力信号がＬレベルであり、ＯＲ回路７５Ｒからの制御信号φ２ＮＲがＨレベルとなる。したがってビット線電流ドライバＤＶＲｊにおいては、ＭＩＳトランジスタＰ２がオフ状態、ＭＩＳトランジスタＮ２がオン状態となり、ビット線ＢＬｊの電流を放電する。したがって、ビット線ＢＬｊにおいては、ビット線電流ドライバＤＶＬｊからビット線電流ドライバＤＶＲｊに向かってキャンセル電流が流れる。
【０１１８】
（ｉｉ）書込データＷＤｊ−１がＬレベルのときには、ビット線ドライブ回路ＢＤＲＬｊにおいては、ＡＮＤ回路７０Ｌおよび７１Ｌの出力信号がともにＬレベルであり、ＮＯＲ回路７２Ｌからの制御信号φ２ＰＬがＨレベルとなる。また、補の書込データ信号ＺＷＤｊ−１がＨレベルとなるため、ＡＮＤ回路７３Ｌの出力信号がＨレベルとなり、ＯＲ回路７５Ｌからの制御信号φ２ＮＬがＨレベルとなる。ビット線電流ドライバＤＶＬｊにおいては、ＭＩＳトランジスタＰ２がオフ状態、ＭＩＳトランジスタＮ２がオン状態となる。ＭＩＳトランジスタＰ１およびＮ１は、隣接列選択時においてはともにオフ状態にある。
【０１１９】
ビット線ドライブ回路ＢＤＲＲｊにおいては、逆に、ＡＮＤ回路７０Ｒの出力信号がＨレベルとなり、応じてＮＯＲ回路７２Ｒからの制御信号φ２ＰＲがＬレベルとなる。さらに、ＡＮＤ回路７３Ｒおよび７４Ｒは出力信号はともにＬレベルであり、応じて、ＯＲ回路７５Ｒからの信号φ２ＮＲがＬレベルとなる。したがって、ビット線電流ドライバＤＶＲｊにおいては、ＭＩＳトランジスタＰ２がオン状態、ＭＩＳトランジスタＮ２がオフ状態となる。したがって、この状態においては、ビット線電流ドライバＤＶＲｊからビット線電流ドライバＤＶＬｊに向かってビット線ＢＬｊを介してキャンセル電流が流れる。
【０１２０】
（２）列選択信号ＣＳＬｊ＋１の選択時のビット線ドライブ回路ＢＤＲＬｊおよびＢＤＲＲｊの動作は、列選択信号ＣＳＬｊ−１選択時と同じである。書込データ信号ＷＤｊ＋１およびＺＷＤｊ＋１に従って制御信号φ２ＰＬ、φ２ＮＬ、φ２ＰＲおよびφ２ＮＲの論理レベルが決定される。
【０１２１】
すなわち、書込データ信号ＷＤｊ＋１がＨレベルのときには、制御信号φ２ＰＬおよびφ２ＮＬはともにＬレベルとなり、また、制御信号φ２ＰＲおよびφ２ＮＲがともにＨレベルとなり、ビット線ＢＬｊにおいては、ビット線電流ドライバＤＶＬｊからビット線電流ドライバＤＶＲｊに向かってキャンセル電流が流れる。
【０１２２】
書込データ信号ＷＤｊ＋１がＬレベルのときには、制御信号φ２ＰＬおよびφ２ＮＬがともにＨレベルとなり、また制御信号φ２ＰＲおよびφ２ＮＲがともにＬレベルとなる。この状態においては、ビット線電流ドライバＤＶＲｊからビット線電流ドライバＤＶＬｊに向かってビット線ＤＢｊを介してキャンセル電流が流れる。
【０１２３】
したがって、複数本のビット線を間においてビット線が同時に選択状態へ駆動される場合においても、その選択ビット線に隣接するビット線に、隣接選択ビット線の書込データに応じたキャンセル電流を流すことができ、磁場干渉を確実に抑制することができる。
【０１２４】
以上のように、この発明の実施の形態３に従えば、複数のビット線を間においてビット線を同時に選択状態へ駆動し、かつ選択ビット線に隣接するビット線においては、キャンセル電流を流すように構成しており、選択および非選択ビット線における磁場干渉を確実に抑制して、正確なデータの書込を行なうことができる。
【０１２５】
［実施の形態４］
図１８は、この発明の実施の形態４に従うビット線の電流を概略的に示す図である。図１８においては、ビット線ＢＬ１−ＢＬ７を代表的に示す。ビット線ＢＬ１−ＢＬ７の一方側において、ビット線電流ドライバＤＶＬ１−ＤＶＬ７が設けられ、ビット線ＢＬ１−ＢＬ７の他方側において、ビット線電流ドライバＤＶＲ１−ＤＶＲ７が設けられる。
【０１２６】
この図１８に示す配置においては、ビット線を１本間において２つのビット線が同時に選択される。図１８においては、一例として、ビット線ＢＬ３およびＢＬ５が同時に選択される場合を一例として示す。この１つのビット線を間において２つのビット線が同時に選択される構成は、たとえば図１４に示すビット線と内部書込データ線の接続を用いることにより実現される。書込データは、２ビットデータであってもよく、また、４ビットデータであってもよい。また、さらに８ビットまたは１６ビットデータであってもよい。
【０１２７】
この図１８に示す配置の場合、同時に選択されるビット線（たとえばビット線ＢＬ３およびＢＬ５）の間のビット線ＢＬ４においては、これらのビット線ＢＬ３およびＢＬ５を流れる電流に応じてその駆動電流量が調整される。すなわち、ビット線ＢＬ３およびＢＬ５に逆データが書込まれる場合、すなわち逆方向にデータ書込電流が流れる場合には、ビット線ＢＬ４にはキャンセル電流は流さない。一方、ビット線ＢＬ３およびＢＬ５に同一方向にデータ書込電流ＩＷ（ＢＬ）が流れる場合には、ビット線ＢＬ４には、倍の大きさのキャンセル電流−２・ΔＩＷ（ＢＬ）を、データ書込電流と逆方向に流す。
【０１２８】
ビット線ＢＬ２およびＢＬ６は、それぞれ、ビット線ＢＬ３およびＢＬ５を流れるデータ書込電流に応じてキャンセル電流−ΔＩＷ（ＢＬ）を逆方向に流す。
【０１２９】
したがって、１本のビット線を間に置いた２本のビット線が同時に選択される場合、その間のビット線（ＢＬ４）に対し、キャンセル電流を選択的に駆動することにより、正確に、各非選択ビット線に対しキャンセル電流を生じさせ、磁場干渉を抑制することができる。
【０１３０】
図１９は、この発明の実施の形態４に従うビット線ドライブ回路の構成の一例を示す図である。図１９においては、ビット線ＢＬｊに対応して配置されるビット線ドライブ回路ＢＤＲＬｊの構成を示す。ビット線と列選択信号および書込信号との対応関係は、図１６に示す実施の形態３の場合と同様である。
【０１３１】
ビット線ドライブ回路ＢＤＲＬｊは、列選択信号ＣＳＬｊと補のデータ信号ＺＷＤｊに従って制御信号φ１ＰＬを生成するＮＡＮＤ回路６０Ｌと、列選択信号ＣＳＬｊと書込データ信号ＷＤｊを受けて制御信号φ１ＮＬを生成するＡＮＤ回路６１Ｌと、これらの制御信号φ１ＰＬおよびφ１ＮＬに従ってビット線ＢＬｊへデータ書込電流を供給するビット線電流ドライバＤＶＬｊを含む。このビット線電流ドライバＤＶＬｊは、制御信号φ１ＰＬおよびφ１ＮＬに従って選択的に導通するＭＩＳトランジスタＰ１およびＭ１を含む。これらの制御信号φ１ＰＬおよびφ１ＮＬとＭＩＳトランジスタＰ１およびＮ１の導通／非導通の関係は、先の図１０に示すビット線電流ドライバの構成と同じである。
【０１３２】
ビット線電流ドライバＤＶＬｊは、データ書込電流駆動用のＭＩＳトランジスタＰ１およびＮ１に加えて、さらに、隣接ビット線選択時にビット線ＢＬｊにキャンセル電流を供給するために、電源ノードとビット線ＢＬｊの間に並列に接続されるＰチャネルＭＩＳトランジスタＰ３およびＰ４と、ビット線ＢＬｊと接地ノードの間に並列に接続されるＮチャネルＭＩＳトランジスタＮ３およびＮ４を含む。ＰチャネルＭＩＳトランジスタＰ３およびＰ４のゲートへは、それぞれ、制御信号φ３ＰＬおよびφ４ＰＬが与えられ、ＭＩＳトランジスタＮ３およびＮ４のゲートへは、制御信号φ３ＮＬおよびφ４ＮＬが与えられる。
【０１３３】
ＭＩＳトランジスタＰ３、Ｐ４、Ｎ３、およびＮ４は、それぞれ、導通時、データ書込電流ＩＷの１０から３０％の電流を駆動する。
【０１３４】
ビット線ドライブ回路ＢＤＲＬｊは、さらに、列選択信号ＣＳＬｊ−１およびＣＳＬｊ＋１を受けるＮＡＮＤ回路８０Ｌと、書込データ信号ＷＤｊ−１およびＷＤｊ＋１を受けるＥＸＮＯＲ回路８１Ｌと、ＮＡＮＤ回路８０ＬおよびＥＸＮＯＲ回路８１Ｌの出力信号を受けるＯＲ回路８２Ｌと、ＯＲ回路８２Ｌの出力信号と列選択信号ＣＳＬｊ−１と書込データ信号ＷＤｊ−１を受けて制御信号φ３ＰＬを生成するＮＡＮＤ回路８３Ｌと、ＯＲ回路８２Ｌの出力信号と列選択信号ＣＳＬｊ−１と補の書込データ信号ＺＷＤｊ−１とを受けて制御信号φ３ＮＬを生成するＡＮＤ回路８４Ｌと、ＯＲ回路８２Ｌの出力信号と列選択信号ＣＳＬｊ＋１と書込データ信号ＷＤｊ＋１を受けて制御信号φ４ＰＬを生成するＮＡＮＤ回路８５Ｌと、ＯＲ回路８２Ｌの出力信号と列選択信号ＣＳＬｊ＋１と補の書込データ信号データＷＤｊ＋１を受けて制御信号φ４ＮＬを生成するＡＮＤ回路８６Ｌを含む。列選択信号ＣＳＬｊ−１およびＣＳＬｊ＋１に従ってそれぞれ選択状態へ駆動されるビット線ＢＬｊ−１およびＢＬｊ＋１は、書込データ信号ＷＤｊ−１およびＷＤｊ＋１に従って電流が供給される。
【０１３５】
図２０は、図１９に示すビット線ドライブ回路ＢＤＲＬｊの制御信号の論理レベルを真理値表で示す図である。制御信号φ１ＰＬおよびφ１ＮＬは、ビット線ＢＬｊ選択時、書込データ信号ＷＤｊおよびＺＷＤｊに従ってその駆動電流が決定される。したがって、図２０においては、制御信号φ１ＰＬおよびφ１ＮＬは示していない。
【０１３６】
次に、図２０を参照して、図１９に示すビット線ドライブ回路ＢＤＲＬｊの動作について簡単に説明する。
【０１３７】
（１）列選択信号ＣＳＬｊ−１およびＣＳＬｊ＋１がともにＬレベルにあり隣接ビット線がともに非選択状態のときには、ＮＡＮＤ回路８３Ｌからの制御信号φ３ＰＬおよびＮＡＮＤ回路８５Ｌからの制御信号φ４ＰＬがともにＨレベルであり、またＡＮＤ回路８４Ｌおよび８６Ｌからの制御信号φ３ＮＬおよびφ４ＮＬがともにＬレベルである。したがって、ＭＩＳトランジスタＰ３、Ｐ４、Ｎ３およびＮ４はすべて非導通状態にある。このときには、ビット線ドライブ回路ＢＤＲＬｊは、キャンセル電流を駆動しない。
【０１３８】
（２）列選択信号ＣＳＬｊ−１が非選択状態であり、列選択信号ＣＳＬｊ＋１が選択状態（Ｈレベル）のときには、この列選択信号ＣＳＬｊ＋１に対応する書込データＷＤｊ＋１の論理レベルに応じてビット線ＢＬｊに対するキャンセル電流が決定される。列選択信号ＣＳＬｊ−１が非選択状態にあるため、制御信号φ３ＰＬおよびφ３ＮＬは、それぞれＨレベルおよびＬレベルである。列選択信号ＣＳＬｊ＋１のみが選択状態にあるため、ＮＡＮＤ回路８６Ｌの出力信号はＨレベルであり、応じてＯＲ回路８２Ｌの出力信号はＨレベルである。
【０１３９】
（ｉ）書込データ信号ＷＤｊ＋１がＨレベルのときには、制御信号φ４ＰＬおよびφ４ＮＬがともにＬレベルとなり、ＰチャネルＭＯＳトランジスタＰ４がオン状態、ＭＩＳトランジスタＮ４がオフ状態となり、ビット線ＢＬｊに、キャンセル電流ΔＩＷが供給される。この図２０においては、ビット線電流ドライバＤＶＬｊからビット線ＢＬｊに電流が供給される向きを矢印で示す。
【０１４０】
（ｉｉ）書込データ信号ＷＤｊ＋１がＬレベルのときには、制御信号φ４ＰＬおよびφ４ＮＬがともにＨレベルとなり、ＭＩＳトランジスタＰ４がオフ状態、ＭＩＳトランジスタＮ４がオン状態となる。したがって、この場合には、ビット線ＢＬｊからキャンセル電流ΔＩＷが引抜かれる。
【０１４１】
（３）列選択信号ＣＳＬｊ−１が選択状態にあり、列選択信号ＣＳＬｊ＋１が非選択状態のときは、書込データ信号ＷＤｊ−１に従ってビット線ＢＬｊのキャンセル電流が決定される。この場合、列選択信号ＣＳＬｊ＋１選択時と同様、書込データ信号ＷＤｊ−１がＨレベルのときには、制御信号φ３ＰＬおよびφ３ＮＬがともにＨレベルとなり、書込データ信号ＷＤｊ−１がＬレベルのときには、制御信号φ３ＰＬおよびφ３ＮＬがＨレベルとなる。この場合、制御信号φ４ＰＬおよびφ４ＮＬはともにＨレベルＬレベルであり、ＭＩＳトランジスタＰ４およびＮ４はオフ状態である。したがって、ビット線ＢＬｊに対するキャンセル電流ΔＩＷが、ＭＩＳトランジスタＰ３またはＮ３により、図２０の矢印方向に沿って流れる。
【０１４２】
（４）列選択信号ＣＳＬｊ−１およびＣＳＬｊ＋１がともに選択状態へ駆動された場合、ビット線ＢＬｊの両側のビット線の書込データの論理レベルの一致／不一致に応じて、そのキャンセル電流の大きさが決定される。列選択信号ＣＳＬｊ−１およびＣＳＬｊ＋１がともにＨレベルのときには、ＮＡＮＤ回路８０Ｌの出力信号がＬレベルとなり、ＯＲ回路８２Ｌがバッファ回路として動作する。
【０１４３】
（ｉ）書込データ信号ＷＤｊ−１およびＷＤｊ＋１の論理レベルが互いに異なる場合には、ＥＸＮＯＲ回路８１Ｌの出力信号がＬレベルとなり、応じてＯＲ回路８２Ｌの出力信号がＬレベルとなる。したがって、この場合には、非選択状態と同様であり、書込データ信号ＷＤｊ−１およびＷＤｊ＋１の論理レベルにかかわらず、制御信号φ３ＰＬおよびφ４ＰＬがＨレベル、制御信号φ３ＮＬおよびφ２ＮＬがともにＬレベルとなり、ＭＩＳトランジスタＰ３、Ｐ４、Ｎ３およびＮ４がすべて非導通状態となり、キャンセル電流は流れない。
【０１４４】
（ｉｉ）一方、書込データ信号ＷＤｊ−１およびＷＤｊ＋１の論理レベルが一致する場合には、ＥＸＮＯＲ回路８１Ｌの出力信号がＨレベルとなり、応じてＯＲ回路８２Ｌの出力信号がＨレベルとなる。書込データ信号ＷＤｊ−１およびＷＤｊ＋１がともにＬレベルのときには、制御信号φ３ＰＬ、φ３ＮＬ、φ４ＰＬおよびφ４ＮＬはすべてＨレベルとなる。この場合には、ＭＩＳトランジスタＮ３およびＮ４がともにオン状態となり、ＭＩＳトランジスタＰ３およびＰ４がともにオフ状態となる。したがって、ビット線ＢＬｊから、２・ΔＩＷのキャンセル電流が引抜かれる。一方、書込データ信号ＷＤｊ−１およびＷＤｊ＋１がともにＨレベルのときには、制御信号φ３ＰＬ、φ３ＮＬ、φ４ＰＬおよびφ４ＮＬがすべてＬレベルとなり、ＭＩＳトランジスタＰ３およびＰ４がともにオン状態、ＭＩＳトランジスタＮ３およびＮ４がともにオフ状態となる。したがって、ビット線ＢＬｊに、２・ΔＩＷのキャンセル電流が供給される。
【０１４５】
したがって、両側の隣接ビット線がともに選択状態へ駆動される場合、その隣接ビット線上に対する書込データに応じてキャンセル電流を０または２・ΔＩＷに設定することができ、正確に、磁場干渉を防止することができる。
【０１４６】
図２１は、ビット線ドライブ回路ＢＤＲＲｊの構成の一例を示す図である。図２１において、ビット線ドライブ回路ＢＤＲＲｊは、列選択信号ＣＳＬｊと書込データ信号ＷＤｊに従って制御信号φ１ＰＲを生成するＮＡＮＤ回路６０Ｒと、列選択信号ＣＳＬｊと補の書込データ信号ＺＲＤｊを受けて制御信号φ１ＮＲを生成するＮＡＮＤ回路６１Ｒと、制御信号φ１ＰＲおよびφ１ＮＲに従ってビット線ＢＬｊへ書込データ電流を供給するビット線電流ドライバＤＶＲｊを含む。制御信号φ１ＰＲおよびφ１ＮＲによるビット線ＢＬｊの充放電動作は、図１０に示すビット線電流ドライバの動作と同じである。
【０１４７】
ビット線電流ドライバＤＶＲｊは、さらに、隣接ビット線の書込データに応じてビット線ＢＬｊへキャンセル電流を供給するためのＰチャネルＭＩＳトランジスタＰ３およびＰ４と、ＮチャネルＭＩＳトランジスタＮ４およびＮ４を含む。ＰチャネルＭＩＳトランジスタＰ３およびＰ４が、電源ノードとビット線ＢＬｊの間に接続され、かつそれぞれのゲートに、制御信号φ３ＰＲおよびφ４ＰＲを受ける。ビット線ＢＬｊと接地ノードの間に、ＮチャネルＭＩＳトランジスタＮ３およびＮ４が並列に接続され、それぞれのゲートに、制御信号φ３ＮＲおよびφ４ＮＲが与えられる。このビット線電流ドライバＤＶＲｊの構成は、図１９に示すビット線電流ドライバＤＶＬｊの構成と同じである。ＭＩＳトランジスタＰ３、Ｐ４、Ｎ３およびＮ４は、各々、導通時、データ書込電流ＩＷの１０から３０％程度の電流を駆動する。
【０１４８】
このビット線ドライブ回路ＢＤＲＲｊは、さらに、列選択信号ＣＳＬｊ−１およびＣＬＳｊ＋１を受けるＮＡＮＤ回路８０Ｒと、書込データ信号ＷＤｊ−１およびＷＤｊ＋１を受けるＥＸＮＯＲ回路８１Ｒと、ＮＡＮＤ回路８０Ｒの出力信号とＥＸＮＯＲ回路８１Ｒの出力信号とを受けるＯＲ回路８２Ｒと、ＯＲ回路８２Ｒの出力信号と列選択信号ＣＳＬｊ−１と書込データ信号ＺＲＤＲ１を受けて制御信号φ３ＰＲを生成するＮＡＮＤ回路８３Ｒと、ＯＲ回路８２Ｒの出力信号と列選択信号ＣＳＬｊ−１と書込データ信号ＷＤｊ−１とを受けて制御信号φ３ＮＲを生成するＡＮＤ回路８４Ｒと、ＯＲ回路８２Ｒの出力信号と列選択信号ＣＳＬｊ＋１と補の書込データ信号ＺＷＤｊ＋１とを受けて制御信号φ４ＰＲを生成するＮＡＮＤ回路８５Ｒと、ＯＲ回路８２Ｒの出力信号と列選択信号ＣＳＬｊ＋１と書込データ信号ＷＤｊ＋１とを受けて制御信号φ４ＮＲを生成するＡＮＤ回路８６Ｒを含む。
【０１４９】
キャンセル流を生成する制御信号φ３ＰＲ、φ３ＮＲおよびφ４ＰＲおよびφ４ＮＲを生成する部分の回路構成は、図１９に示すビット線ドライブ回路ＢＤＲＬｊの対応の部分と同じであり、単に、書込データ信号の相補信号の位置が交換されているだけである。
【０１５０】
図２２は、図２１に示すビット線ドライブ回路の制御信号の真理値表を示す図である。この図２２に示すように、図２１に示すビット線ドライブ回路ＢＤＲＲｊにおいては、図１９に示すビット線ドライブ回路ＢＤＲＬｊと書込データ信号ＷＤｊ−１およびＷＤｊ＋１のそれぞれ相補信号の位置が交換されており、図１９に示すビット線ドライブ回路とは、そのキャンセル電流を駆動する方向が逆となる。従って、図２２に示す真理値表において、キャンセル電流供給時、書込データ信号ＷＤｊ−１またはＷＤｊ＋１のＨレベルおよびＬレベルを交換することにより、図２０に示す真理値表と同様のキャンセル電流供給動作が実現される。従って、以下においては、簡単にこのビット線ドライブ回路ＢＤＲＲｊの動作について簡単に説明する。
【０１５１】
列選択信号ＣＳＬｊ−１およびＣＳＬｊ＋１が、ともに選択状態のときには、ＮＡＮＤ回路８０Ｒの出力信号がＬレベルとなる。したがって、書込データ信号ＷＤｊ−１およびＷＤｊ＋１の論理レベルが一致する場合には、ＥＸＮＯＲ回路８１Ｒの出力信号がＨレベルとなり、書込データ信号ＷＤｊ−１およびＷＤｊ＋１の論理レベルに従って、ビット線ＢＬｊへまたはから２・ΔＩＷの電流が充電または放電される。
【０１５２】
一方、書込データ信号ＷＤｊ−１およびＷＤｊ＋１の論理レベルが不一致の場合には、ＥＸＮＯＲ回路８１Ｒの出力信号がＬレベルとなり、ＯＲ回路８２Ｒの出力信号がＬレベルとなる。したがって、制御信号φ３ＰＲおよびφ４ＰＲがＨレベル、制御信号φ３ＮＲおよびφ４ＮＲがＬレベルとなり、ビット線電流ドライバＤＶＲｊにおいて、ＭＩＳトランジスタＰ３、Ｎ３、Ｐ４およびＮ４がすべてオフ状態となり、キャンセル電流の充電／放電は行なわれない。
【０１５３】
列選択信号ＣＳＬｊ−１およびＣＳＬｊ＋１の一方が選択され、他方が非選択の場合には、選択隣接ビット線に対する書込データ信号にしたがって、ＭＩＳトランジスタＰ３およびＰ４の一方または、ＭＩＳトランジスタＮ３およびＮ４の一方が導通し、ビット線ＢＬｊに対してΔＩＷの大きさのキャンセル電流が、データ書込電流と逆方向に駆動される。
【０１５４】
列選択信号ＣＳＬｊ−１およびＣＳＬｊ＋１がともに非選択状態のときには、制御信号φ３ＰＲおよびφ４ＰＲがＨレベル、制御信号φ３ＮＲおよびφ４ＮＲがともにＬレベルとなり、ビット線電流ドライバＤＶＲｊにおいてＭＩＳトランジスタＰ３、Ｐ４、Ｎ３およびＮ４が全て非導通状態となり、ビット線ＢＬｊに対するキャンセル電流の駆動は行なわれない。
【０１５５】
したがって、この図１９および図２１に示すビット線ドライブ回路を各ビット線に対応して配置することにより、間にビット線を１本おいた２本のビット線が同時に選択されてデータの書込が行なわれる場合においても、確実に、磁場干渉を相殺するようにキャンセル電流をビット線ＢＬｊに流すことができる。
【０１５６】
なお、この実施の形態４に示す構成においても、書込データのビット数は、２ビットに限定されず、４ビット、および８ビットなどの他のビット数であっても良い。
【０１５７】
［実施の形態５］
図２３は、この発明の実施の形態５に従うビット線ドライブ回路の構成を概略的に示す図である。図２３においては、ビット線ＢＬｊに対するビット線ドライブ回路ＢＤＲｊの構成を示す。このビット線ドライブ回路は、ビット線ＢＬｊの両端のいずれの側に設けられていてもよい。したがって、図２３において、このビット線ドライブ回路を、符号ＢＤＲｊで示し、同様、ビット線電流ドライバを符号ＤＶｊで示す。ビット線ドライブ回路ＢＤＲｊに与えられるデータＤｊ、Ｄｊ−１およびＤｊ＋１は、それぞれ、ビット線ＢＬｊ、ＢＬｊ−１およびＢＬｊ＋１に対して与えられるデータであり、各々、多ビットデータである。すなわち、この図２３に示す構成においては、メモリセルには多値データが記憶される。
【０１５８】
ビット線ドライブ回路ＢＤＲｊは、列選択信号ＣＳＬｊの選択時活性化され、多ビットデータＤｊをデコードするデータデコーダ９０と、列選択信号ＣＳＬｊ−１の活性化時活性化され、多ビットデータＤｊ−１をデコードするデータデコーダ９１と、列選択信号ＣＳＬｊ＋１の活性化時活性化され、多ビットデータＤｊ＋１をデコードするデータデコーダ９２と、データデコーダ９１および９２の出力信号をＯＲ合成するＯＲ回路９３および９４を含む。
【０１５９】
データデコーダ９０、９１、および９２は、それぞれ活性化時、与えられたデータをデコードし、そのデコード結果に従って出力信号を生成する。ＯＲ回路９３および９４は、多ビット回路であり、制御信号φ２Ｐ＜ｎ：１＞およびφ２Ｎ＜ｎ：１＞を、データデコーダ９１および９２の出力信号をビット毎合成して生成する。
【０１６０】
ビット線電流ドライバＤＶｊは、電源ノードとビット線ＢＬｊの間に並列に接続され、それぞれのゲートに、データデコーダ９０からの制御信号φ１Ｐ＜ｎ：１＞を受けるＰチャネルＭＩＳトランジスタＰ１ｎ−Ｐ１１と、ビット線ＢＬｊと接地ノードの間に並列に接続され、データデコーダ９０の出力信号φ１Ｎ＜ｎ：１＞をそれぞれのゲートに受けるＮチャネルＭＩＳトランジスタＮ１ｎ−Ｎ１１と、電源ノードとビット線ＢＬｎの間に並列に接続され、それぞれのゲートに、ＯＲ回路９３の出力信号φ２Ｐ＜ｎ：１＞を受けるＰチャネルＭＩＳトランジスタＰ２ｎ−Ｐ２１と、ビット線ＢＬｊと接地ノードの間に並列に接続され、それぞれのゲートに、ＯＲ回路９４からの制御信号φ２Ｎ＜ｎ：１＞を受けるＮチャネルＭＩＳトランジスタＮ２ｎ−Ｎ２１を含む。
【０１６１】
ＭＩＳトランジスタＰ１１−Ｐ１ｎおよびＮ１１−Ｎ１ｎにより、ビット線ＢＬｊには、書込データに応じた電流が供給される。ＭＩＳトランジスタＰ２１−Ｐ２ｎおよびＮ２１−Ｎ２ｎにより、ビット線ＢＬｊに、磁場干渉を相殺するためのキャンセル電流が供給される。
【０１６２】
ＭＩＳトランジスタＰ２１−Ｐ２ｎのサイズは、ＭＩＳトランジスタＰ１１−Ｐ１ｎのサイズよりも小さくされ（電流駆動力が１０から３０％）またＭＩＳトランジスタＮ２１−Ｎ２ｎは、ＭＩＳトランジスタＮ１１−Ｎ１ｎよりもサイズが、小さく（たとえば１０から３０％程度）に設定される。
【０１６３】
この図２３に示すビット線ドライブ回路ＢＤＲｊの構成の場合、ビット線ＢＬｊの選択時、多ビットデータＤｊに従って、ＭＩＳトランジスタＰ１１−Ｐ１ｎおよびＮ１１−Ｎ１ｎが選択的にオン状態へ駆動され、書込データに応じた書込データ電流が流れる。隣接ビット線選択時においては、その隣接ビット線に伝達されるデータに応じたキャンセル電流が、ＭＩＳトランジスタＰ２１−Ｐ２ｎおよびＮ２１−Ｎ２ｎを選択的にオン状態へ駆動することにより駆動される。
【０１６４】
したがって、この図２３に示すビット線ドライブ回路ＢＤＲｊをビット線ＢＬｊの両側に配置することにより、多ビットデータ書込時においても、正確に、磁場干渉を抑制するキャンセル電流を生成することができ、正確な多値データの書込を行なうことができる。
【０１６５】
なお、多ビットデータ書込時においては、メモリセルに対する書込磁界の動作点が、図４に示すアステロイド特性線において、１象限当たり互いに磁化容易軸成分の異なる２つの動作点を配置すれば、４値データを格納することが出来る。
【０１６６】
また、上述の説明においては、磁気メモリセルとしてＴＭＲ素子を利用するメモリセルが説明されている。しかしながら、メモリセルとしては、ビット線と書込ワード線とに電流を流し、それらの誘起する磁界により記憶部の磁化方向を設定してデータを記憶するメモリセルであれば、本発明は適用可能である。
【０１６７】
【発明の効果】
以上のように、この発明に従えば、ビット線を書込データに従って駆動するとき、１本以上のビット線を間においてビット線を選択するまたは隣接ビット線選択時にキャンセル電流を対応のビット線に流すように構成しており、ビット線間の磁場干渉を確実に抑制することができ、正確にデータの書込を行なうことができる。
【図面の簡単な説明】
【図１】この発明に従うメモリセルの電気的等価回路を示す図である。
【図２】この発明に従うメモリセルのデータ読出時の電流経路を概略的に示す図である。
【図３】この発明に従うメモリセルのデータ書込時の誘起磁界を概略的に示す図である。
【図４】この発明に従うメモリセルの磁気特性を示す図である。
【図５】この発明の実施の形態１に従う半導体記憶装置のビット線電流および誘起磁界を概略的に示す図である。
【図６】この発明の実施の形態１におけるリーク磁界およびキャンセル磁界を模式的に示す図である。
【図７】この発明に従う半導体記憶装置の全体の構成を概略的に示す図である。
【図８】この発明の実施の形態１に従う半導体記憶装置の要部の構成およびその動作を概略的に示す図である。
【図９】図８に示すビット線電流ドライバの構成の一例を示す図である。
【図１０】この発明の実施の形態１に従うビット線ドライブ回路の構成の一例を示す図である。
【図１１】図１０に示すビット線ドライブ回路の制御信号の論理を真理値表の形態で示す図である。
【図１２】この発明の実施の形態２における選択ビット線の配置を概略的に示す図である。
【図１３】この発明の実施の形態２におけるビット線と書込データの対応の一例を示す図である。
【図１４】この発明の実施の形態２におけるビット線と書込データの他の対応を示す図である。
【図１５】この発明の実施の形態３に従う半導体記憶装置の要部の構成を概略的に示す図である。
【図１６】この発明の実施の形態３に従うビット線ドライブ回路の構成の一例を示す図である。
【図１７】図１６に示すビット線ドライブ回路の制御信号の論理を真理値表で示す図である。
【図１８】この発明の実施の形態４に従う半導体記憶装置の要部の構成およびビット線電流を概略的に示す図である。
【図１９】この発明の実施の形態４における右側ビット線ドライブ回路の構成の一例を示す図である。
【図２０】図１９に示すビット線ドライブ回路の制御信号の論理を真理値表で示す図である。
【図２１】この発明の実施の形態４における左側ビット線ドライブ回路の構成の一例を示す図である。
【図２２】図２１に示すビット線ドライブ回路の制御信号の論理を真理値表で示す図である。
【図２３】この発明の実施の形態５に従うビット線ドライブ回路の構成を概略的に示す図である。
【符号の説明】
ＢＬ，ＢＬａ−ＢＬｄ，ＢＬ０−ＢＬ７，ＢＬｊ  ビット線、ＢＤＲＬｃ，ＢＤＲＲｃ，ＢＤＲＬｄ，ＢＤＲＲｄ，ＢＤＲＬ０−ＢＤＲＬ７，ＢＤＲＲ０−ＢＤＲＲ７，ＢＤＲＬｊ，ＢＤＲＲｊ，ＢＤＲｊ  ビット線ドライブ回路、５０Ｌ，５０Ｒ  書込制御回路、ＤＶＬ１−ＤＶＬ７，ＤＶＲ１−ＤＶＲ７，ＤＶＬｊ，ＤＶＲｊ，ＤＶｊ  ビット線電流ドライバ、９０−９２  データデコーダ、９３，９４  ＯＲ回路、Ｐ１１−Ｐ１ｎ，Ｐ２１−Ｐ２ｎ  ＰチャネルＭＩＳトランジスタ、Ｎ１１−Ｎ１ｎ，Ｎ２１−Ｎ２ｎ  ＮチャネルＭＩＳトランジスタ。
【図１】
2004241013.tif 000003
【図２】
2004241013.tif 000004
【図３】
2004241013.tif 000005
【図４】
2004241013.tif 000006
【図５】
2004241013.tif 000007
【図６】
2004241013.tif 000008
【図７】
2004241013.tif 000009
【図８】
2004241013.tif 000010
【図９】
2004241013.tif 000011
【図１０】
2004241013.tif 000012
【図１１】
2004241013.tif 000013
【図１２】
2004241013.tif 000014
【図１３】
2004241013.tif 000015
【図１４】
2004241013.tif 000016
【図１５】
2004241013.tif 000017
【図１６】
2004241013.tif 000018
【図１７】
2004241013.tif 000019
【図１８】
2004241013.tif 000020
【図１９】
2004241013.tif 000021
【図２０】
2004241013.tif 000022
【図２１】
2004241013.tif 000023
【図２２】
2004241013.tif 000024
【図２３】
2004241013.tif 000025