(57)【要約】【課題】入力クロックの周波数を可変することなく、共振スキャナ等の周波数を容易かつ高精度に制御する手段として適用できる周波数シンセサイザ、この周波数シンセサイザを用いたスキャン装置である。【解決手段】入力クロックＣＫをカウントダウンして周波数演算を行い新たにクロック信号を生成する周波数シンセサイザにおいて、生成するクロック信号の周波数を入力クロックＣＫのＮカウントとＮ＋δカウント（Ｎは正の整数、δはＮより充分小さい正の整数）出力で制御し、ＮカウントとＮ＋δカウントの出力比はｍ：ｋ（ｍ、ｋは正の整数）となるように制御し、かつＮカウントとＮ＋δカウント出力の出力順をユークリッド互除法により決定する。【選択図】　　図１
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【特許請求の範囲】
【請求項１】
入力クロックをカウントダウンして周波数演算を行い新たにクロック信号を生成する周波数シンセサイザであって、生成するクロック信号の周波数を前記入力クロックのＮカウントとＮ＋δカウント（Ｎは正の整数、δはＮより充分小さい正の整数）出力で制御し、ＮカウントとＮ＋δカウントの出力比はｍ：ｋ（ｍ、ｋは正の整数）となるように制御し、かつＮカウントとＮ＋δカウント出力の出力順をユークリッド互除法により決定したことを特徴とする周波数シンセサイザ。
【請求項２】
δは１であることを特徴とする請求項１記載の周波数シンセサイザ。
【請求項３】
画像データにより変調された光源光を共振型光スキャナに照射して画像を出力するスキャン装置であって、該共振型光スキャナの駆動信号の周波数を生成、制御する手段として請求項１に記載の周波数シンセサイザを用いたことを特徴とするスキャン装置。
【請求項４】
ｍとｋの一方を所定の固定値とし、Ｎ及びｍとｋの他方の値を制御しつつ前記スキャナの駆動信号の周波数をその共振周波数にフィードバック制御することを特徴とする請求項３に記載のスキャン装置。
【請求項５】
前記入力クロックの１周期内を高精度に複数に分割する位相分割手段を備え、前記スキャナの振動位置に応じて該入力クロック内の任意の位相を選択して画像形成タイミングを作成することを特徴とする請求項３または４に記載のスキャン装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は，共振型光スキャナを利用したディスプレイ装置、ＬＢＰなどの画像形成装置等に用いて好適な周波数シンセサイザ、この周波数シンセサイザを用いたスキャンディスプレイ装置などのスキャン装置、及び周波数シンセサイザと画像データ出力タイミングの制御回路を含むスキャンディスプレイ装置などのスキャン装置等に関するものである。
【０００２】
【従来の技術】
従来より共振型の光スキャナを使用したディスプレイシステムは種々提案されている。共振型光スキャナの構造も多々あり、特許文献１に代表されるローレンツ力を利用したものや、特許文献２に代表される静電力を利用したものが良く知られている。図１９はローレンツ力を利用した光スキャナの概略図である。図１９のコイルに電流ｉを流すと、永久磁石等で発生している磁界Ｂによってローレンツ力Ｆによる回転トルクが発生し、トーションバーの復元力と釣り合う位置までミラー面が捩じれる。この電流ｉをスキャナの持つ共振周波数で交流的に加えることで共振動作が可能となる。スキャン動作は、スキャナ面に構成されたミラーに外部よりレーザ光などを照射することで行う。
【０００３】
また、これらの光スキャナを利用したディスプレイの例として、特許文献３及び特許文献４に示されているシステムが挙げられる。いずれも２次元の表示装置であるが、上述の共振スキャナのみを利用したもの、または共振スキャナ及び非共振スキャナの組み合わせによる表示装置である。画像出力はスキャナ駆動信号に応じた画像データで光源を制御することによりこれを得ている。
【０００４】
ここで、共振型の光スキャナは、その構造上、共振の鋭さＱ値は数万程度となり、また共振周波数の対環境変動は±数％程度となる。したがって、この共振周波数の変動に対して、共振スキャナを駆動する信号の周波数を高精度に追従させないと、Ｑ値が数万になるスキャナの振幅は大きく変動してしまう。
【０００５】
これに対し、特許文献５の構成では市販のＰＬＬ回路を用いて周波数制御を行う方法が取られている。しかしながら、例えば光スキャナの共振周波数を２０ｋＨｚ、Ｑ値を３０，０００と仮定したときには、駆動周波数が２ｐｐｍずれただけで振幅は３％も変動してしまう。したがって、駆動周波数の制御精度は１ｐｐｍ以下のものが必要となる。いま共振周波数を２０ｋＨｚとすると１ｐｐｍの精度は時間で５０ｐｓｅｃとなるが、この精度でのＰＬＬ制御は、回路ばらつきや制御ジッタ量などを考慮すると、その実現は非常に困難である。
【０００６】
また、共振型の光スキャナの振動波形はサイン波となる。したがって、スキャンの中心と両端ではスキャンスピードが異なり、画像データを一定の時間間隔で出力していたのでは画面の両端が縮んだ画像となってしまう。これを回避するために、特許文献６では分周比ＮとＭの分周器を用い、Ｎは可変として、基準クロックの周波数ｆｏを走査速度の変化に応じてｆｏ＊（Ｍ／Ｎ）と変化させる電気的補正方法が提案されている。
【０００７】
またその他にも、基準クロックに、走査面での必要周波数の数十倍の周波数の信号を用い、走査速度の変化に応じて基準クロックの分周比を可変して使用するという方法も知られている。しかしながら、昨今のように製品の高速化が著しく、基準クロックの周波数として数十ＭＨｚが要求される中、基準クロックに所望の数十倍の周波数を使用することは実際上不可能である。また、分周比を可変する方法も、回路の制御スピード及び制御精度を実用上問題のないレベルまで高めるのは技術的に非常に難しい。
【０００８】
【特許文献１】
特許第２６５７７６９号公報
【特許文献２】
特許第３０１１１４４号公報
【特許文献３】
特許第２９４７２３１号公報
【特許文献４】
特開平９−９６８６８号公報
【特許文献５】
特開２００２−７８３６８号公報
【特許文献６】
特公平５−３９４７号公報
【０００９】
【発明が解決しようとする課題】
本発明の目的は、上記の点に鑑み、入力クロックの周波数を可変することなく、共振スキャナ等の周波数を容易かつ高精度に制御する手段として適用できる周波数シンセサイザ、この周波数シンセサイザを用いたスキャンディスプレイ装置などのスキャン装置、及びこの周波数シンセサイザと画面内で均一な画像を出力できる画素位置補正回路を含むスキャンディスプレイ装置などのスキャン装置を提供することにある。
【００１０】
【課題を解決するための手段】
上記目的を達成する周波数シンセサイザは、入力クロックをカウントダウンして周波数演算を行い新たにクロック信号を生成する周波数シンセサイザであって、生成するクロック信号の周波数を前記入力クロックのＮカウントとＮ＋δカウント（Ｎは正の整数、δは１、２、３等のＮより充分小さい正の整数）出力で制御し、ＮカウントとＮ＋δカウントの出力比はｍ：ｋ（ｍ、ｋは正の整数）となるように制御し、かつＮカウントとＮ＋δカウント出力の出力順をユークリッド互除法により決定したことを特徴とする。δは典型的かつ好適には１である。
【００１１】
この構成においては、制御精度が１ｐｐｍ以下の高精度な周波数制御を行う周波数シンセサイザを論理回路を用いてロジック処理のみで行われ得て、さらにこの処理にユークリッド互除法を応用することで周波数制御を容易かつ安定に行うことができる。
【００１２】
また、上記目的を達成するスキャンディスプレイ装置などのスキャン装置は、画像データにより変調された光源光を共振型光スキャナに照射して画像を出力するスキャン装置であって、該共振型光スキャナの駆動信号の周波数を生成、制御する手段として上記の周波数シンセサイザを用いたことを特徴とする。より具体的には、ｍとｋの一方を所定の固定値とし、Ｎ及びｍとｋの他方の値を制御しつつ前記スキャナの駆動信号の周波数をその共振周波数にフィードバック制御する。
【００１３】
こうしたスキャン装置において、前記入力クロックの１周期内を高精度に複数に分割する位相分割手段を備え、前記スキャナの振動位置に応じて該入力クロック内の任意の位相を選択して画像形成タイミングを作成することにより、画素幅の均一な画像を出力できる様になる。すなわち、この構成では、加えて入力クロックの１周期内を高精度に位相分割するための遅延回路、遅延制御回路、ディレーチェーン回路、チャージポンプ回路などの技術を利用し、任意の位相のタイミングで画像データを出力することにより、入力クロックよりも高い周波数の信号を使用することなく、また入力クロックを他の周波数に変換することなく、画素幅の均一な画像を出力することができる。
【００１４】
【発明の実施の形態】
以下に、本発明の実施の形態を明らかにすべく図面を用いて具体的な実施例を説明する。
（実施例１）
図１は本発明の周波数シンセサイザ及びスキャンディスプレイ装置の実施例を示すものである。
【００１５】
図１の構成において、ロジックシンセサイザ１０１は、共振スキャナである水平スキャナ１１２の共振周波数Ｆｒを制御信号Ｆｃｔｒｌ（共振周波数制御信号１）及びｋ（共振周波数制御信号２）により制御する。画素数カウント１０２、メモリ１０３、演算部１０４、クロック数カウント１０５、クロック位置制御回路１０６では、スキャナの振動に応じて均一な画素幅の画像を出力するための画素位置補正信号の出力タイミングを制御する。ロジックシンセサイザ１０１の出力信号Ｆｒは水平制御信号発生回路１１０に入力され、サイン波の水平制御信号に変換される。水平ドライバ１１１はこのサイン波で水平スキャナ１１２を駆動するための駆動回路である。ここで、振幅制御信号（後述）はサイン波の振幅を決定する。
【００１６】
垂直制御信号発生部１１３は、共振周波数Ｆｒをカウントダウンした信号を基に垂直スキャナ駆動用の鋸波信号（垂直制御信号）を発生する。出力信号ＶＳＹＮＣは垂直スキャナ１１５の振動方向変化点を検出した信号またはそれに相当する信号である。垂直ドライバ１１４は、その鋸波信号を基に垂直スキャナ１１５を駆動するための信号を発生する。この垂直スキャナ１１５は６０Ｈｚ程度の周波数で駆動されるものである。鋸波信号で駆動される垂直スキャナ１１５は、通常、ガルバノメータやステッピングモータなどを前提にしているが、これを共振型のスキャナとしても良い。
【００１７】
ＤＡＴＡ生成部１０７は、補正された画素位置信号のタイミングでＲＧＢの画像データを新たに出力するものである。画像データは、水平スキャナ１１２の同期信号ＬＳＹＮＣ及び垂直スキャナ１１５の同期信号ＶＳＹＮＣにより、画像領域の左上部のデータより出力される。
【００１８】
光源ドライバ１０８は、ＲＧＢの画像データに応じて、ＲＧＢそれぞれの光源１０９の発光状態を制御する信号を発生し、光源１０９の発光／消灯を制御する。光源１０９には、レーザやＬＥＤなどの発光素子を使用する。また、光源ドライバ１０８は、１画素内で光源１０９の発光時間を制御するパルス幅変調や１画素内での光源１０９の発光強度を制御する強度変調などの駆動方式を用いる。
【００１９】
以下に、ロジックシンセサイザ１０１と共振周波数の制御と画素位置補正について詳細に説明する。
【００２０】
（ロジックシンセサイザ部）
図１中のロジックシンセサイザ１０１は、共振スキャナ（水平スキャナ１１２）の制御信号を発生する部分で、スキャナの共振周波数に応じた周波数の信号を出力する。図２にそのブロック図を示す。周波数Ｆｒの制御は、入力クロックＣＫをＮカウントした出力及びＮ＋１カウントした出力を切り替える頻度により行う。
【００２１】
たとえば、水平スキャナ１１２の共振周波数が２０ｋＨｚ近辺の時を考える。クロックＣＫを５０ＭＨｚとすれば、例えば、Ｎ＝２５００と２５０１のカウンタ出力を用いて周波数を制御する。常に２５００カウンタ出力を使用すれば出力信号Ｆｒの周波数は２０ｋＨｚとなり、常に２５０１カウンタ出力を使用すればＦｒは１９．９９２ｋＨｚとなる。さらに、１０００回２５００カウンタ出力を使用し、続いて２５０１カウンタ出力を１回使用することを繰り返すと、Ｆｒは１９．９９９９９２ｋＨｚとなる。つまり、クロックＣＫの周波数をＦｃ、Ｎカウンタ出力を使用する回数をｍ、Ｎ＋１カウンタ出力を使用する回数をｋとすると、共振スキャナ制御信号の周波数Ｆｒは次式の様に表すことができる。
【００２２】
【数１】
2004129073.tif 000003
【００２３】
制御精度はｍとｋにより決定され、これらの値を大きくするほど精度は良くなる。
【００２４】
続いて、Ｎカウンタ出力とＮ＋１カウンタ出力の出現順番について考える。例えば、ＮとＮ＋１を１回ずつ繰り返すのと、Ｎを１０００回出力した後Ｎ＋１を１０００回出力することを繰り返すのでは、出力信号の周波数はどちらも同じであるが、周波数変化の間隔が長い後者の方が不安定要素が大きい。また、ｍとｋの値がどのようになってもＮカウンタ出力とＮ＋１カウンタ出力は均等に分散されることが系の安定のためには必要である。そこで、この分散処理にユークリッド互除法を適用する。
【００２５】
図３にその処理の概要を示す。図３においてはｍ＝３８、ｋ＝２２を例にしており、●はＮカウントを、○はＮ＋１カウントをそれぞれ表している。
分散処理に際しては、まずｍ／ｋを計算する。
３８／２２＝１余り１６
となるので、図３（ｂ）のように●と○のペアが２２個でき、●が１６個余る。
次に、”●○”のペアを１つとみなし、このペアの数を先程の余り１６で割ると、
２２／１６＝１余り６
となる。これは図３（ｃ）のように”●○”と●のペアが１６個と、”●○”が６個余ることを意味する。
さらに”●○●”を１ペアとし、余り６で割ると、
１６／６＝２余り４
となり、図３（ｄ）のように”●○●”が２つと、”●○”が１つで新しい１つのグループとなる。
同様の計算を図３（ｅ）、（ｆ）と余りが０になるまで続けると、最終的にＮとＮ＋１カウントが最適に分散された形となる。
【００２６】
図２中、演算部２０１は上述の割り算を繰り返し行い、その結果であるＱ０、Ｑ１・・・Ｑｎと各演算の余りＳＵＢを出力する。分散処理部２０２はこの演算結果に基づいてスイッチ２０５の制御信号ＳＷを出力する。カウンタ２０６はクロックＣＫでカウントを行い、カウント値はＮデコード２０３及びＮ＋１デコード２０４に入力される。スイッチ２０５では、制御信号ＳＷによりＮまたはＮ＋１デコード値が選択され、その出力でカウンタ２０６をリセットする。したがって、カウンタ２０６からはＮカウントまたはＮ＋１カウントされた信号Ｆｒが出力される。
【００２７】
出力信号Ｆｒの周波数制御は、第１の共振周波数制御信号Ｆｃｔｒｌによるカウント値Ｎの制御と第２の共振周波数制御信号ｋによる分散値の制御により、水平スキャナ１１２の振幅が常に一定になるように行われる。このとき、ｍの値は或る固定値にしておく。
【００２８】
なお、これらの各回路についての詳細な回路図は示さないが、いづれも単純なロジック回路で構成できるものばかりである。また、周波数設定用のｍとｋの値についてであるが、スキャナの共振周波数が２０ｋＨｚ、Ｑ値が３０，０００程度の値を想定した場合、高精度な制御を行うためには周波数設定精度は１ｐｐｍ以下にすることが望ましい。この制御精度はＦｃ、Ｎ、Ｆｒを用いて次式で表すことができる。
【００２９】
【数２】
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【００３０】
クロックＣＫの周波数Ｆｃを５０ＭＨｚ、カウント値Ｎを２５００とした場合、ｍ、ｋを９ビットとすると周波数設定精度は約０．８ｐｐｍとなる。これらを１０ビットとすると０．４ｐｐｍ、１１ビットとすると０．２ｐｐｍまで制御精度が向上する。また、このときのシンセサイザ１０１の回路規模としては、９ビットでおよそ４５００ゲート、１０ビットでおよそ６０００ゲート、１１ビットでおよそ８０００ゲートとなり、ビット数を増やしても回路規模が劇的に増えるわけではないので、周波数設定精度の高精度化は十分実現可能である。
【００３１】
以上のようにして１ｐｐｍ以下の高精度な共振周波数制御がロジック処理のみで簡単に実現できる。なお、このような共振型光スキャナにおいては、１クロック分程度の周波数変動が頻繁に発生しても、Ｑ値が非常に高いために、共振動作に問題はない。また、本実施例においては、高精度の周波数シンセサイザを共振周波数の制御に用いて説明したが、この周波数シンセサイザはこの例だけではなく、高精度な周波数制御を必要とするその他のシステム（例えば、ＬＢＰなど）にも応用展開できるものである。
【００３２】
（共振周波数の制御）
続いてフィードバックによる共振周波数の制御について説明する。
水平スキャナ１１２の共振周波数の制御にはまず、スキャナの振動状態を知る必要がある。これには色々な方法があるが、特開２００２−７８３６８号公報などにある誘導起電圧を利用した検出方法が一般的である。
【００３３】
図４は誘導起電圧を利用した場合の検出出力を示すもので、（ａ）のスキャナ駆動信号に対して（ｃ）の実線のように或る時間Δｔだけの位相差をもって出力される。この検出信号は、スキャナの共振周波数の変動により、例えば同図（ｃ）の点線のように変化する。ここで、共振スキャナの周波数に対する振幅と位相の関係は一般的に図５のようになる。すなわち、共振点からの周波数変動の方向により位相がずれる方向が変わるのである。したがって、図４（ｃ）の検出信号の例えばゼロクロス点を検出することで、（ｄ）および（ｅ）に示すようなＬＳＹＮＣ信号を得ることができる。この信号を、共振スキャナの駆動信号を作成する基準となる信号（図４（ｂ））と比較することにより、共振周波数がずれたときに、駆動信号の周波数をどちらの方向にシフトさせればよいかが分かる。
【００３４】
また、共振周波数は振幅のピーク点に制御できたとしても、振幅自体が変化する場合も考えられる。したがって、上記の方法で共振周波数を制御した後は振幅の制御を行う。これは、図４（ｃ）の検出信号の振幅Ａが一定の値となるようにスキャナの駆動信号の振幅を制御する。
【００３５】
図６はこれらを説明するためのブロック図である。検出信号はディテクタ６０１に入力されＬＳＹＮＣを出力する。ＬＳＹＮＣは位相比較回路６０２にスキャナ駆動の基準信号と共に入力され、それらの位相差はアナログ信号として出力されてＡ／Ｄコンバータ６０３でデジタル信号に変換される。このデジタル信号は信号処理部６０４でＦｃｔｒｌ（Ｎ）及びｋに変換されて周波数シンセサイザ１０１に入力される。検出信号はピーク検出回路６０５にも入力され、ここで振幅のピーク値が検出される。電圧比較部６０６では、このピーク値と共に基準電圧Ｖｒｅｆが入力され、その誤差分が制御信号となって水平ドライバ１１１に入力される。水平ドライバ１１１では、この誤差信号に基づいてスキャナ駆動信号の振幅が制御される。
【００３６】
（画素位置の設定）
前述のように共振スキャナ（水平スキャナ１１２）はその振動波形がサイン波であるために、画像データを同じ時間間隔で出力すると画面の両端で画像が縮んでしまう。図７は共振スキャナの振動波形を示したものである。横軸は時間を正規化したもの、縦軸はスキャナの振動角を正規化したものである。図のように時間（クロック周期）を均一にとると、振動方向の変化点即ち画像の両端に行くにしたがって振動角の変化率が小さくなり画素が縮んでしまうことがわかる。
【００３７】
図８は出力画像と画素クロックの関係を示した図である。（ｂ）のように画素クロックを均一にすると画像は（ａ）のようになる。この図は１ラインの左半分を示したものである。これを補正して、（ｃ）のように均一な画素幅の画像出力を得るためには、（ｄ）に示すように、スキャナの振動波形に応じて、画素クロックの時間幅（周期）を両端に行くに従って大きくしていけばよい。これは、（ｅ）のように入力クロックＣＫ内を位相分割し、スキャナの振動角に応じて適当なクロックの適当な位相を画素クロックのタイミングとすることで実現できる。なお、画像の輝度を均一にするために、どの画素においても光源の発光時間幅は一定にする必要がある。したがって、図１中、クロック位置制御回路１０６から出力される画素位置補正信号はこの光源発光時間のタイミングを示す信号となる。
【００３８】
続いて、この画素位置補正信号の出力タイミングを求める。
図９に示すようにスキャナからスクリーンまでの距離をｄ、光の最大光学振れ角をθ、振動端から各画素までの角度をΔθ１、Δθ２、・・・・Δθｎ、１スキャン中の全画素数をＰｎｕｍ、クロックＣＫの位相分割数をｄｉｖとすると、スクリーン上のｎ画素目までの幅Ｗｎは次式で表せる。
【００３９】
【数３】
2004129073.tif 000005
【００４０】
（３）式よりｎ番目までの画素の角度Δθｎは次の様になる。
【００４１】
【数４】
2004129073.tif 000006
【００４２】
これを−１から１の範囲で正規化すると、ｎ番目までの画素の角度Δθｎｎｏｒｍは次の式となる。
【００４３】
【数５】
2004129073.tif 000007
【００４４】
ここで、水平スキャナ１１２の駆動周期はクロックＣＫをｃｎｔ（図１参照、ｃｎｔはＮまたはＮ＋１）分だけカウントダウンしたものであることより、ｎ番目までの画素に含まれる分割数Ｄｎｕｍ（１クロックをｄｉｖで位相分割して得られたセクターの個数）は次の様になる。
【００４５】
【数６】
2004129073.tif 000008
【００４６】
ここで、メモリ１０３には各画素に対して次の値が格納されている。
【００４７】
【数７】
2004129073.tif 000009
【００４８】
演算部１０４ではこれをもとに演算を行い、各画素の発光開始点及び発光終了点の位置が、入力クロックＣＫの何クロック目（整数部）の何番目の位相（小数部）かを出力する。図１０に演算部１０４のブロック図を示す。演算内容については、発光開始点の整数部ＩＮＴｎ１（次の式の右辺は小数部を捨てた整数部のみを表す）は次の式となる。
【００４９】
【数８】
2004129073.tif 000010
【００５０】
小数部ＤＥＣｎ１は次の式となる。
【００５１】
【数９】
2004129073.tif 000011
【００５２】
また、各画素の発光終了点は発光開始点に分割数ｄｉｖを加算した点として、その整数部ＩＮＴｎ２及び小数部ＤＥＣｎ２は発光開始点と同様の演算で求めることができる。こうすることで画像歪の補正及び画像の輝度の均一化ができる。
【００５３】
ここで、アークサインの値は小数が含まれるが、メモリ１０３は整数しか扱えない。そこで実際はアークサインの演算結果に或る程度、たとえば２＾１６など、の値を掛けてからその整数部だけをメモリ１０３に格納し、図１０中Ａの値が求まったあとで２＾１６で割り算をすればよい。ただし、この予め掛ける数は、演算誤差を小さくするために、最低でも２＾１６程度の値が必要である。もしくは、メモリを使用せずにＤＳＰ（ｄｉｇｉｔａｌ　ｓｉｇｎａｌ　ｐｒｏｃｅｓｓｏｒ）等を用いてアークサインを含む演算を直接行う方法でもよい。
【００５４】
次に図１中のクロック位置制御回路１０６について説明する。
図１１は、一例として、クロックＣＫ内の位相分割ｄｉｖを３２とした場合の回路ブロック図を示している。また、その各部の波形を図１２に示す。以下にこの回路ブロックの動作を説明する。
【００５５】
位相比較回路１１０１には、クロックＣＫと遅延回路１１０４の出力信号ＣＫ４０が入力される。ここで信号ＣＫ４０はクロックＣＫの周波数を４倍した信号である。信号ＣＫ４０は位相比較回路１１０１で４分周されクロックＣＫと同一の周期の信号に変換されて、クロックＣＫと位相比較が行われる。位相比較結果は両者の位相差に応じて、アップパルス、ダウンパルス信号として出力される。すなわち、信号ＣＫ４０の立ち上がりタイミングでダウンパルスＤが立ち上がり、クロックＣＫの立ち上がりタイミングでアップパルスＵが立ち上がる。そして、信号ＣＫ４０またはＣＫが遅れて到達したタイミングにおいて、所定時間Δｔ後に信号ＵおよびＤをリセットするものである。
【００５６】
図１３は位相比較回路１１０１の出力を示すタイミング図である。（ａ）は信号ＣＫ４０が進んでいる場合であり、ダウンパルスＤのパルス幅が大きくなる。（ｂ）はＣＫ４０とＣＫの位相が一致している場合で、ダウンパルスＤ及びアップパルスＵのパルス幅は各々等しく最小値△ｔとなる。（ｃ）はＣＫ４０が遅れている場合であり、アップパルスＵのパルス幅が大きくなる。アップ及びダウンパルスは、各々チャージポンプ回路１１０２に入力されて制御電圧信号Ｖｃを出力する。
【００５７】
チャージポンプ回路１１０２では、このアップ及びダウンパルス信号により発生した誤差電流をコンデンサＣｐにチャージ、ディスチャージし、制御電圧信号Ｖｃを出力する。このチャージポンプ回路１１０２は図１４に示すような構成をしており、これにより不感帯がなくなりかつ高速動作が可能となる。また、通常、位相比較回路１１０１の出力は単相であるので差動化回路が必要となるが、これは図１５のように構成することで高精度な差動信号を得ることができる。
【００５８】
チャージポンプ回路１１０２の出力信号Ｖｃは、電圧−電流変換回路である可変Ｇｍ回路１１０３により、制御電流Ｉｘとして遅延回路群１１０４に入力される。遅延回路群１１０４は図１６に示すようにディレーチェーン構成の発振回路になっており、制御電流ＩｘによりクロックＣＫの４倍の周波数の信号が計８相（ＣＫ４０〜ＣＫ４７）出力されるように動作する。そのうちの１本が位相比較回路１１０１にフィードバックされ、遅延回路群１１０４の各遅延回路の遅延量が一定となるようにループが働く。制御電圧ＶｃはＣＫとＣＫ４０の位相が一致したときのみ安定する。遅延回路群１１０４中の各遅延部ｄｌｙ１〜ｄｌｙ４の回路構成は図１７のようになっている。これによりＮ型及びＰ型ＭＯＳトランジスタの電圧−電流変換能力βの絶対値及び相対値変動に対して遅延信号のデューティバランスが崩れにくくなる。また、Ｈレベル、Ｌレベルが安定して得られるのでジッタ発生の危険性が少なくなり、安定した高精度の発振出力を得ることができる。
【００５９】
続いて、ＣＫ４０〜ＣＫ４７の８つの信号はセレクタ１１０５に入力され、水平スキャナ１１２のライン同期信号ＬＳＹＮを同期トリガ信号として、このエッジに一番近い相の信号が同期クロックＳＣＫとして出力される。同期クロック信号ＳＣＫはＤＬＬ回路１１０６および４分周回路１１０７に入力される。ＤＬＬ回路１１０６はＳＣＫを基にその１周期内を正確に８分割する信号ＳＣＫ０〜ＳＣＫ７を出力する。ＤＬＬ回路１１０６は図１８のような構成をしている。ここにおいて、遅延部ｄｌｙ１１〜ｄｌｙ１９、位相比較回路１８０１、チャージポンプ回路１８０２、可変Ｇｍ回路１８０３は前述のものと同様の構成、動作である。この回路において制御電圧Ｖｃが安定するのはＳＣＫ４０とＳＣＫ４８の位相が一致したときのみである。ＤＬＬ回路１１０６において遅延ブロックｄｌｙを９個使用しているのはすべての相の波形特性を同一のものにするためである。
【００６０】
４分周回路１１０７は、ＳＣＫ０を４分周してＳＣＫ４０を作成するとともに、ＳＣＫ４０をＳＣＫ０で次々にラッチすることで、ＳＣＫ４０を１／４ずつ位相をずらした信号ＳＣＫ４１〜ＳＣＫ４３を得る。こうして得られたＳＣＫ０〜ＳＣＫ７およびＳＣＫ４０〜ＳＣＫ４３はクロック選択１（１１０８）及びクロック選択２（１１０９）に入力される。クロック選択１には、画素位置の立ち上がりエッジの位相を示す信号ＤＥＣｎ１が入力されており、ＤＥＣｎ１及びＳＣＫ４０〜ＳＣＫ４３を利用して所望の位相に対応する信号をＳＣＫ０〜ＳＣＫ７より選択する。同様にクロック選択２では、画素位置の立下りエッジの位相に対応する信号をＳＣＫ０〜ＳＣＫ７より選択する。
【００６１】
ＡＮＤ１には、画素位置の立ち上がりエッジを示すＲＥ１信号とクロック数カウント１０５の出力であるＣＮＴ１信号、画素位置に対応するクロック番号を示すＩＮＴｎ１信号が入力される。したがって、ＩＮＴｎ１信号とＣＮＴ１信号が一致したときのみＲＥ１信号がＡＮＤ１を通過できる。同様にＡＮＤ２では、ＩＮＴｎ２信号とＣＮＴ１信号が一致したときのみ、画素位置の立下りエッジを示すＦＥ１信号が通過できる。これらＲＥ１、ＦＥ１両信号をＲＳフリップ・フロップ１１０９に入力し、セット／リセット動作を繰り返すことにより、画素位置補正クロックを得ることができる。
【００６２】
上記位相比較回路１１０１、チャージポンプ回路１１０２、可変Ｇｍ回路１１０３、遅延回路１１０４、セレクタ１１０５、ＤＬＬ回路１１０６、４分周回路１１０７の部分に関しては、特開２００１−１８９６４６号公報、特開２００１−２５７５８６号公報、特開２００２−４３９３５号公報、特開２００２−４４９３６号公報に詳しい説明があり、これらは公知である。
【００６３】
図１の説明に戻って、画素数カウント１０２、メモリ１０３、演算部１０４、クロック数カウント１０５、クロック位置制御回路１０６、ＤＡＴＡ生成部１０７を含む部分の動作は以下のようになる。
【００６４】
まず、ＤＡＴＡ生成部１０７で発生するリセット信号ｒｅｓｅｔにより画素数カウント１０２及びクロック数カウント１０５がリセットされる。ｒｅｓｅｔ信号は図４（ｆ）に示すように水平スキャナのライン同期信号ＬＳＹＮＣの立ち上がりタイミングを位相シフトして、スキャナの振動方向反転タイミングで立ち下がり、画像データ終了時点で立ち上がる信号であり、この信号が”Ｈ”の間リセット動作が行われる。
【００６５】
次に、ＬＳＹＮＣの立ち上がりタイミングでクロック位置制御回路１０６内では同期クロックＳＣＫ４０が発生し、これによりクロック数カウント１０５はカウント動作を始める。このとき画素数カウント１０２はｎ＝１の状態になっており、メモリ１０３の値を用いた演算部１０４の演算結果は、１画素目の発光点の立ち上がり、立下り位置を表すクロック番号及び位相を出力している。クロック位置制御回路１０６では、先の演算結果よりクロック数カウント１０５のカウント値とＩＮＴｎ１が同じになったときに、そのクロックのＤＥＣｎ１に相当する位相で画素位置補正信号を立ち上げる。この立ち上がりエッジで画素数カウント１０２はカウントアップされ、２画素目の光源発光点の位置の演算を行う。
【００６６】
このあと、画素位置補正信号の立下りが決定され、演算部１０４ではこの立下りエッジで２画素目の発光点の立下りが確定される。以下、同様の動作を１ライン分の画像データが終了するまで繰り返す。
【００６７】
以上のように、本実施例によれば、入力クロックをＮまたはＮ＋１カウント信号で制御し、その出力比をｍ：ｋとしてユークリッド互除法によりそれらの出力を決定した信号で共振型光スキャナを駆動する。さらに、この入力クロックの１周期内を高精度に位相分割し、スキャナの振動位置に応じて任意の位相を選択して画像描画タイミングを作成する。これらにより、従来課題であった共振スキャナの周波数制御と画素幅の均一化を行える回路が実現できる。
【００６８】
【発明の効果】
以上説明したように、本発明によれば、高精度な周波数シンセサイザを論理回路のみで実現できるため、共振型光スキャナの周波数制御が容易に行え、かつ入力クロック周期を可変することなく出力画素幅の均一化が行える高性能のスキャンディスプレイ装置、スキャン画像形成装置等のスキャン装置が実現できる。
【図面の簡単な説明】
【図１】本発明の実施例を示す図である。
【図２】ロジックシンセサイザのブロック図である。
【図３】ユークリッド互除法を説明する図である。
【図４】フィードバック制御を説明するタイミング図である。
【図５】共振型光スキャナの周波数に対する振幅と位相を示す図である。
【図６】フィードバック制御を説明するブロック図である。
【図７】共振スキャナの振動を表す図である。
【図８】画素位置補正を説明する図である。
【図９】スキャナの振れ角と走査面上の位置の関係を示す図である。
【図１０】演算部のブロック図である。
【図１１】クロック位置制御回路のブロック図である。
【図１２】クロック位置制御回路のタイミング図である。
【図１３】位相比較回路のタイミング図である。
【図１４】チャージポンプ回路の回路図である。
【図１５】差動化回路の回路図である。
【図１６】遅延回路群のブロック図である。
【図１７】遅延回路の回路図である。
【図１８】ＤＬＬ回路のブロック図である。
【図１９】共振スキャナの代表的な構成図である。
【符号の説明】
１０１・・・ロジックシンセサイザ
１０２、１０５、２０６・・・カウンタ
１０３・・・メモリ
１０４、２０１・・・演算回路
１０６・・・クロック位置制御回路
１０７・・・画像データ生成回路
１０８・・・光源ドライバ
１０９・・・光源
１１０・・・水平制御信号発生回路
１１１・・・水平ドライバ
１１２・・・水平スキャナ
１１３・・・垂直制御信号発生回路
１１４・・・垂直ドライバ
１１５・・・垂直スキャナ
２０２・・・分散処理回路
２０３・・・Ｎデコード
２０４・・・Ｎ＋１デコード
２０５・・・スイッチ
６０１・・・ディテクタ
６０２、１１０１、１８０１・・・位相比較回路
６０３・・・Ａ／Ｄコンバータ
６０４・・・信号処理回路
６０５・・・ピーク検出回路
６０６・・・電圧比較回路
１１０２、１８０２・・・チャージポンプ回路
１１０３、１８０３・・・可変Ｇｍ回路
１１０４・・・遅延回路群
１１０５・・・セレクタ
１１０６・・・ＤＬＬ回路
１１０７・・・４分周回路
１１０８、１１０９・・・クロック選択回路
１１１０・・・ＳＲフリップ・フロップ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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