(57)【要約】【課題】書き込み回数及び書き込み時間を増加することなく、メモリセルに所定の閾値電圧を設定することが困難であった。【解決手段】ステップアップ書き込みを行う不揮発性半導体記憶装置であって、１回目の書き込み動作から２回目の書き込み動作への１回目の書き込み電圧増加量は、２回目の書き込み動作から３回目の書き込み動作への２回目の書き込み電圧増加量より大きく、２回目以降の書き込み電圧増加量は一定であることを特徴とする。この書き込み方法を用いることにより、全ての書き込み動作終了後、メモリセルの閾値電圧の分布幅を小さくすることができる。【選択図】    図３
2004185658.tif 000002
【特許請求の範囲】
【請求項１】
制御ゲートと電荷蓄積層を有する電気的書き換え可能な複数の不揮発性半導体メモリセルをマトリクス状に配列して構成されたメモリセルアレイと、
前記メモリセルアレイ内の選択されたメモリセルの制御ゲートに書き込み電圧を複数回印加してデータを書き込む書き込み回路と、
前記選択されたメモリセルに接続され、前記書き込み電圧の発生毎に前記メモリセルの閾値電圧を検出し、当該閾値電圧が所定の値に達しているか否かを検証する検証回路とを有し、
前記書き込み回路から出力される前記書き込み電圧は、書き込み回数毎に増加され、１回目の書き込み動作から２回目の書き込み動作への１回目の書き込み電圧増加量は、２回目の書き込み動作から３回目の書き込み動作への２回目の書き込み電圧増加量より大きく、且つ、２回目以降の書き込み電圧増加量は一定であることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記複数回の書き込み動作において、書き込み時間は一定であることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記複数回の書き込み動作は、少なくとも４回以上行われることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項４】
前記複数回の書き込み動作において、１回目の書き込み時間が２回目以降の書き込み時間より短く、２回目以降の書き込み時間は一定であることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項５】
制御ゲートと電荷蓄積層を有する電気的書き換え可能な複数の不揮発性半導体メモリセルをマトリクス状に配列して構成されたメモリセルアレイと、
前記メモリセルアレイ内の選択されたメモリセルの制御ゲートに書き込み電圧を複数回印加してデータを書き込む書き込み回路と、
前記選択されたメモリセルに接続され、前記書き込み電圧の発生毎に前記メモリセルの閾値電圧を検出し、当該閾値電圧が所定の値に達しているか否かを検証する検証回路とを有し、
前記書き込み回路から出力される前記書き込み電圧は、１回目の書き込み時間が２回目以降の書き込み時間より短く、２回目以降の書き込み時間は同じであり、２回目以降の書き込み電圧は書き込み回数毎に一定量増加することを特徴とする不揮発性半導体記憶装置。
【請求項６】
前記１回目の書き込み電圧は、前記２回目の書き込み電圧と同じであることを特徴とする請求項５記載の不揮発性半導体記憶装置。
【請求項７】
前記１回目の書き込み電圧は、前記２回目の書き込み電圧より小さいことを特徴とする請求項５に記載の不揮発性半導体記憶装置。
【請求項８】
前記１回目の書き込み電圧により、少なくとも２つのメモリセルの閾値電圧が前記所定の値に達していることを特徴とする請求項１又は５に記載の不揮発性半導体記憶装置。
【請求項９】
前記メモリセルは複数個ずつ直列配列されてＮＡＮＤ型セルを構成していることを特徴とする請求項１又は５に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、例えば電気的に書き換え可能な不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
この種の不揮発性メモリは、メモリセルトランジスタ（以下、メモリセルと略称する）の閾値電圧を制御することによりデータを記憶している。不揮発性メモリを構成するメモリセルは、半導体基板上に絶縁膜を介して電荷蓄積層（浮遊ゲート）と制御ゲートが積層された二層ゲート構造を有しており、浮遊ゲートにチャネルから電子を注入した閾値電圧の高い状態を書き込み状態（“０”データ）、浮遊ゲートの電子をチャネルに放出させた閾値電圧の低い状態を消去状態（“１”データ）としてデータを記憶している。
【０００３】
また、ＮＡＮＤ型不揮発性メモリは、複数の上記メモリセルが直列接続されたＮＡＮＤセルにより構成され、選択されたメモリセルのデータを読み出す際、非選択のメモリセルの制御ゲートに閾値電圧より高い電圧を印加する必要がある。このため、書き込み状態におけるメモリセルの閾値電圧を一定値以下としなければならず、書き込み状態の閾値電圧のばらつきを小さくすることが必要である。さらに、最近では、閾値電圧の分布をより細分化することにより、一つのメモリセルに複数のデータを記憶する多値記憶方式も行われており、閾値電圧の分布幅を小さく制御することが重要となっている。
【０００４】
ＮＡＮＤ型不揮発性メモリにデータを書き込む際、予めブロック内の複数のＮＡＮＤセルのデータを一括して消去する。この後、ソース線側から順に選択された制御ゲート線（ワード線）に沿う複数のメモリセルに対してデータが書き込まれる。“０”データを書き込む場合、チャネル電位を低く（例えば０Ｖ）保ち、“１”データを書き込む場合、チャネル電位を高く保ち、選択されたワード線に昇圧された正の書き込み電圧Ｖｐｇｍを与える。“０”データを書き込む場合、チャネルから浮遊ゲートに電子が注入され、メモリセルの閾値電圧が上昇する。また、“１”データを書き込む場合、浮遊ゲートへ電子が注入されず、メモリセルの閾値電圧は変化しない。１回の書き込み電圧を印加した後、ワード線単位で閾値電圧を検証する。この結果、閾値電圧が所定の値に達していないメモリセルがある場合、書き込み電圧の値を１回目の値よりステップアップ幅ΔＶｐｇｍだけ大きくし、この書き込み電圧を用いて、閾値電圧が所定の値に達していないメモリセルには“０”書き込みを行い、閾値電圧が所定の値に達したメモリセルには“１”書き込みを行う。
【０００５】
このように書き込み電圧をステップアップする書き込み方法が種々開発されている。例えば書き込み電圧のステップアップ幅（ステップアップ電圧幅）を一定とし、且つ書き込み時間を一定としてデータを書き込む方法がある（例えば、特許文献１参照）。また、書き込み時間を一定としてステップアップ電圧幅を徐々に小さくしていく方法がある（例えば、特許文献２参照）。
【０００６】
図１６は、上記特許文献１の図２に記載された発明と同様の従来の書き込み方法に係わる書き込み電圧と書き込み回数を示している。この例は、４回の書き込み動作によって書き込みが終了する場合を示している。２回目以降のステップアップ電圧幅は、１回目の書き込み電圧Ｖｐｇｍ１から２回目の書き込み電圧Ｖｐｇｍ２へのステップアップ電圧幅ΔＶｐｇｍと同じ値となっている。また、棒グラフの横幅は書き込み時間を表しており、書き込み時間ｔｐｇｍは書き込み回数によらず一定となっている。このようにして、ΔＶｐｇｍを一定とし、書き込み電圧を大きくしながら書き込み電圧の印加と閾値電圧の検証を繰り返して行い、同一ワード線に接続された全てのメモリセルの閾値電圧が所定の値に達したとき、当該ワード線に接続されたメモリセルの書き込みを終了する。この動作をワード線単位に順次行うことにより、全てのメモリセルに対する書き込みが行なわれる。
【０００７】
次に、図１７乃至図２０を参照して、上記従来の４回の書き込み動作によるメモリセルの閾値電圧分布の変化について説明する。
【０００８】
図１７は、１回目の書き込み電圧Ｖｐｇｍ１で書き込みを行った後のメモリセルの閾値電圧分布を表している。図中の実線Ａは、書き込み後の所定の閾値電圧Ｖｔｈ０を示し、点線Ｂ、Ｃ、Ｄはそれぞれ２回目、３回目、４回目の書き込み動作によって閾値電圧がＶｔｈ０になるメモリセルの閾値電圧を示している。また、２回目の書き込み動作によって書き込まれるセルの内、最も閾値電圧が高いメモリセルの数をｎ０とする。全ての書き込み動作後、メモリセルの閾値電圧の分布幅は、周囲のメモリセルに記憶されたデータの影響などにより変化することから、ステップアップ電圧より大きくなることが分かっている。そのため、ステップアップ電圧幅は、１回の書き込みによる閾値電圧幅を書き込み回数で等分した値より小さくする。すなわち、閾値電圧分布の幅が４ΔＶｐｇｍ＋α（α＞０）のとき、ステップアップ電圧幅をΔＶｐｇｍとする。このとき１回目の書き込み動作で所定の閾値電圧Ｖｔｈ０より閾値電圧が高いメモリセルの閾値電圧分布幅はΔＶｐｇｍ＋αとなる。
【０００９】
図１８は、２回目の書き込み動作を行った後のメモリセルの閾値電圧分布を示している。２回目の書き込み動作において最も閾値電圧が高くなるｎ０個のメモリセルの閾値電圧ばらつきを、図１８中に点線で示す。このばらつき幅の半分をΔＶｔｈ（ｎ０）とすると、ΔＶｐｇｍのステップアップが行われる。このため、２回目の書き込み動作によってＶｔｈ０より閾値電圧が高くなるメモリセルの閾値電圧分布幅は、ΔＶｐｇｍ＋ΔＶｔｈ（ｎ０）となる。ここで、αはｎ０より多数のメモリセルに書き込みを行ったときのばらつき幅の半分であるため、α＞ΔＶｔｈ（ｎ０）である。
【００１０】
図１９、図２０は、それぞれ３回目、４回目の書き込み動作後の閾値電圧分布を示している。３回目、４回目の書き込み動作によって書き込まれるメモリセルの内、最も閾値電圧が高いメモリセルの数をそれぞれｎ１個、ｎ２個とし、これらのメモリセルの３回目、４回目の書き込み動作でのばらつきをそれぞれΔＶｔｈ（ｎ１）、ΔＶｔｈ（ｎ２）とする。αはｎ１、ｎ２より多数のメモリセルに書き込みを行ったときのばらつき幅の半分であるため、α＞ΔＶｔｈ（ｎ１）、α＞ΔＶｔｈ（ｎ２）である。
【００１１】
４回の書き込み動作によって、全てのメモリセルの閾値電圧が所定の閾値電圧Ｖｔｈ０より高くなり、書き込み動作が終了する。全ての書き込み動作終了後の閾値電圧分布幅は、図２０に示すように、ΔＶｐｇｍ＋αとなる。
【００１２】
１本のワード線に接続されたメモリセルの閾値電圧のばらつきは、製造上のばらつきにより正規分布するため、メモリセルの総数が増加すると、同じ電圧で書き込みを行ったときの閾値電圧のばらつきが大きくなる。このとき、書き込み時間を長くすることなく書き込みを終了する。すなわち、書き込み回数を一定として書き込み動作を行うには、ΔＶｐｇｍを大きくすることが必要となる。
【００１３】
【特許文献１】
特開平０７−１６９２８４号公報
【００１４】
【特許文献２】
特開平１１−３１３９１号公報
【００１５】
【発明が解決しようとする課題】
しかし、図１６に示すように、ΔＶｐｇｍを単純に大きくして毎回の書き込み動作におけるステップ電圧幅が大きくなると、書き込み終了後の閾値分布幅（ΔＶｐｇｍ＋α）が大きくなり、閾値分布幅の制御性が悪くなるという問題がある。
【００１６】
また、閾値電圧が最大許容値を越えないようにするため、ΔＶｐｇｍを変えずに、１回目の書き込み電圧を低くして書き込み回数を増やした場合、書き込み時間が増加し、高速な書き込みが困難となる。
【００１７】
さらに、上記特許文献２に記載された発明のように、ステップアップ電圧幅ΔＶｐｇｍを徐々に小さくしていく方法の場合、書き込み回数が増えるに従いステップアップ電圧幅ΔＶｐｇｍが小さくなる。このため、ΔＶｐｇｍが一定の場合に比べて、書き込みの遅いメモリセルの閾値電圧を所定の値にするために必要な書き込み回数が増加し、書き込み時間が増加するという問題がある。
【００１８】
本発明は、上記課題を解決するためになされたものであり、その目的とするところは、書き込み回数及び書き込み時間を増加することなく、メモリセルに所定の閾値電圧を高速に設定することが可能な不揮発性半導体記憶装置を提供しようとするものである。
【００１９】
【課題を解決するための手段】
本発明の不揮発性半導体記憶装置は、上記課題を解決するため、制御ゲートと電荷蓄積層を有する電気的書き換え可能な複数の不揮発性半導体メモリセルをマトリクス状に配列して構成されたメモリセルアレイと、前記メモリセルアレイ内の選択されたメモリセルの制御ゲートに書き込み電圧を複数回印加してデータを書き込む書き込み回路と、前記選択されたメモリセルに接続され、前記書き込み電圧の発生毎に前記メモリセルの閾値電圧を検出し、当該閾値電圧が所定の値に達しているか否かを検証する検証回路とを有し、前記書き込み回路から出力される前記書き込み電圧は、書き込み回数毎に増加され、１回目の書き込み動作から２回目の書き込み動作への１回目の書き込み電圧増加量は、２回目の書き込み動作から３回目の書き込み動作への２回目の書き込み電圧増加量より大きく、且つ、２回目以降の書き込み電圧増加量は一定であることを特徴とする。
【００２０】
また、本発明の不揮発性半導体記憶装置は、制御ゲートと電荷蓄積層を有する電気的書き換え可能な複数の不揮発性半導体メモリセルをマトリクス状に配列して構成されたメモリセルアレイと、前記メモリセルアレイ内の選択されたメモリセルの制御ゲートに書き込み電圧を複数回印加してデータを書き込む書き込み回路と、前記選択されたメモリセルに接続され、前記書き込み電圧の発生毎に前記メモリセルの閾値電圧を検出し、当該閾値電圧が所定の値に達しているか否かを検証する検証回路とを有し、前記書き込み回路から出力される前記書き込み電圧は、１回目の書き込み時間が２回目以降の書き込み時間より短く、２回目以降の書き込み時間は同じであり、２回目以降の書き込み電圧は書き込み回数毎に一定量増加することを特徴とする。
【００２１】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
【００２２】
図１は、本発明のＮＡＮＤ型不揮発性メモリの構成を概略的に示し、図２はメモリセルアレイの構成を概略的に示している。メモリセルアレイ１は、図２に示すように複数個（図の例では１６個）のメモリセルＭＣ（ＭＣ０〜ＭＣ１５）が、それらのソース、ドレイン拡散層を隣接するもの同士で共有して直列接続された複数のＮＡＮＤセルユニットにより構成されている。メモリセルＭＣは、浮遊ゲートと制御ゲートが積層されたスタックゲート構造のＭＯＳＦＥＴである。ＮＡＮＤセルの一端は選択ゲートＳＧ１を介してビット線ＢＬに接続され、他端は選択ゲートＳＧ２を介して共通ソース線ＳＬに接続されている。
【００２３】
行方向に並ぶメモリセルＭＣの制御ゲートは共通に制御ゲート線（ワード線）ＣＧ（ＣＧ０〜ＣＧ１５）に接続されている。行方向に並ぶ選択ゲートＳＧ１のゲートは選択ゲート線ＳＧＤに接続され、選択ゲートＳＧ２のゲートは選択ゲート線ＳＧＳにそれぞれ接続されている。
【００２４】
１本の制御ゲート線ＣＧに接続されるメモリセルの範囲が、一括してデータ書き込みを行う範囲であり、これが１ページを構成する。また、行方向に並ぶ複数のＮＡＮＤセルユニットがブロックを構成し、このブロック単位でデータが一括消去される。
【００２５】
メモリセルアレイ１のビット線ＢＬは、センスアンプ／データラッチ回路２に接続される。このセンスアンプ／データラッチ回路２は、図１に示すカラムデコーダ５により駆動されるカラムゲート３を介してＩ／Ｏバッファ９に接続される。このセンスアンプ／データラッチ回路２は、メモリセルから読み出されたデータをセンスし、メモリセルへ書き込むべきデータをラッチする。さらに、センスアンプ／データラッチ回路２は、データの書き込み時に書き込まれたデータの閾値電圧を検証するため、メモリセルから読み出された電圧をラッチする。
【００２６】
メモリセルアレイ１には、さらにロウデコーダ／ワード線駆動回路４が接続されている。このロウデコーダ／ワード線駆動回路４はメモリセルアレイ１の制御ゲート線を選択し駆動する。Ｉ／Ｏバッファ９には、さらにアドレスラッチ回路６が接続されている。アドレスラッチ回路６は、Ｉ／Ｏバッファ９から供給される外部アドレスを保持し、カラムデコーダ５及びロウデコーダ／ワード線駆動回路４に供給する。
【００２７】
制御回路７は、Ｉ／Ｏバッファ９から供給されるコマンドに基づいて、センスアンプ／データラッチ回路２、アドレスラッチ回路６、内部電圧発生回路８を制御する。すなわち、制御回路７は、データの書き込みとその後の検証動作、及びデータ消去とその後の検証動作等を制御する。内部電圧発生回路８は、例えば昇圧回路等を含み、制御回路７の制御に基づき、各種動作モードに応じた各種レベルの電圧を必要な時間の間発生する。すなわち、内部電圧発生回路８は、例えば書き込み時に選択された制御ゲート線に供給される書き込み電圧Ｖｐｇｍを発生する。また、データ消去時にウェルに供給される消去電圧Ｖｅｒａを発生する。さらに、書き込み電圧を発生する毎に、書き込み後のメモリセルの閾値電圧を検証するための検証電圧し、消去後に消去を検証するための検証電圧を発生する。その他、データの読み出し動作等に必要な電圧を発生する。
【００２８】
上記書き込み動作は、基板（ウェル）を基準電位（例えば接地電位ＧＮＤ）に保持した状態で、制御ゲート線にＶｐｇｍを一定時間ｔｐｇｍだけ印加し、基板から浮遊ゲートに電子を注入することにより、メモリセルの閾値電圧を変化させる。１回目の書き込み動作後に、制御ゲート線毎にメモリセルの閾値電圧を検証し、所定の閾値電圧に達しているメモリセルは書き込み禁止状態とし、書き込み電圧を上げて２回目の書き込み動作を行った後、閾値電圧の検証を行う。以後、同様にして、制御ゲート線に接続された全てのメモリセルの閾値電圧が所定の値に達した時点、当該制御ゲート線に接続されたメモリセルに対する書き込み動作を終了する。この動作を他の全ての制御ゲート線に対して順番に行うことにより、全てのメモリセルに対する書き込み動作が終了する。
【００２９】
この書き込み動作に関して、以下に具体的な実施の形態を説明する。
【００３０】
（第１の実施形態）
図３は、本発明の第１の実施形態における書き込み電圧の書き込み回数依存性を示している。本実施形態では４回の書き込み動作によって書き込みが終了する場合を示している。書き込み回数は４回に限定されるものではなく、４回以上でもよい。
【００３１】
本実施形態では、１回目の書き込み電圧Ｖｐｇｍ１を従来よりも小さく設定し、Ｖｐｇｍ１から２回目の書き込み電圧Ｖｐｇｍ２へのステップアップ電圧幅ΔＶｐｇｍ１が、２回目以降のステップアップ電圧幅ΔＶｐｇｍ２、ΔＶｐｇｍ３よりも大きくなるようにする。このとき、２回目以降のステップアップ電圧幅ΔＶｐｇｍ２、ΔＶｐｇｍ３は、その回数によらず一定値とする。また、棒グラフの横幅は書き込み時間を表しており、書き込み時間ｔｐｇｍは書き込み回数によらず一定となっている。
【００３２】
次に、図４乃至図７を参照して本実施形態による書き込み方法を用いたメモリセルの閾値電圧分布の変化について説明する。
【００３３】
図４は、１回目の書き込み電圧Ｖｐｇｍ１で書き込みを行った後のメモリセルの閾値電圧分布を表している。図中実線Ａは、所定の書き込み電圧Ｖｔｈ０、点線Ｂ、Ｃ、Ｄはそれぞれ２回目、３回目、４回目の書き込み動作によって閾値電圧がＶｔｈ０になるメモリセルの閾値電圧をそれぞれ示している。１回目の書き込み動作により、少なくとも２つ以上のメモリセルは、閾値電圧がＶｔｈ０以上になる。また、２回目の書き込み動作によって書き込まれるメモリセルの内、最も閾値電圧が高いメモリセルの数をｎ０とする。閾値電圧分布の幅が４ΔＶｐｇｍ＋αのとき、ΔＶｐｇｍ１＝ΔＶｐｇｍ＋β（β＞０）、ΔＶｐｇｍ２＝ΔＶｐｇｍ３＝ΔＶｐｇｍとすると、Ｖｔｈ０より閾値電圧が高い（書き込みが終了した）メモリセルの閾値電圧分布幅は、図４に示すように、ΔＶｐｇｍ＋α−βとなる。
【００３４】
図５は、２回目の書き込み動作を行った後のメモリセルの閾値電圧分布を示している。２回目の書き込み動作において最も閾値電圧の高くなるｎ０個のメモリセルの閾値電圧ばらつきを図５中に点線で示す。このばらつき幅の半分をΔＶｔｈ（ｎ０）とすると、２回目の書き込み動作によってΔＶｐｇｍ＋βのステップアップが行われるため、Ｖｔｈ０より閾値電圧が高くなるメモリセルの閾値電圧分布幅は、ΔＶｐｇｍ＋β＋ΔＶｔｈ（ｎ０）となる。１回目の書き込み動作で書き込みが終了したメモリセルの閾値電圧分布幅ΔＶｐｇｍ＋α−βと、２回目の書き込み動作で書き込みが終了したメモリセルの閾値電圧分布幅ΔＶｐｇｍ＋β＋ΔＶｔｈ（ｎ０）が共に最小となる条件は、β＝（α−ΔＶｔｈ（ｎ０））／２のときである。このとき書き込みが終了したメモリセルの閾値分布幅はΔＶｐｇｍ＋（α＋ΔＶｔｈ（ｎ０））／２となる。
【００３５】
一方、ステップアップ電圧幅を変えない従来の書き込み方法では、２回目の書き込み動作で書き込みが終了したメモリセルの閾値電圧分布幅はΔＶｐｇｍ＋αであり、本実施形態による書き込み方法での閾値分布幅ΔＶｐｇｍ＋（α＋ΔＶｔｈ（ｎ０））／２より、（α−ΔＶｔｈ（ｎ０））／２だけ差がある。
【００３６】
ここで、αはｎ０より多数のメモリセルに書き込みを行ったときのばらつき幅の半分であるため、α＞ΔＶｔｈ（ｎ０）である。従って（α−ΔＶｔｈ（ｎ０））／２＞０であり、従来の書き込み方法に比べ、本実施形態による書き込み方法を用いた方が、２回目の書き込み動作で書き込みが終了したメモリセルの閾値電圧分布幅を小さくできる。
【００３７】
図６、図７は、それぞれ３回目、４回目の書き込み動作後の閾値電圧分布を示している。３回目、４回目の書き込み動作は、従来の書き込み動作と同じである。このため、３回目、４回目の書き込み動作によって生じる閾値電圧分布は、従来と同様である。従って、本実施形態による書き込み動作の方が、２回目までの書き込み動作によって生じる閾値電圧分布が小さい分、全ての書き込み動作終了後の閾値電圧分布幅を小さくすることができる。
【００３８】
図８（ａ）（ｂ）は、従来と本実施形態との書き込み後の閾値電圧分布を示している。図８（ａ）は、従来のステップアップ電圧幅を一定とした場合を示し、図８（ｂ）は、本実施形態による書き込み後の閾値電圧分布を示している。本実施形態の場合、図８（ｂ）に示すように、２回目の書き込み動作において、閾値電圧分布幅はΔＶｐｇｍ＋（α＋ΔＶｔｈ（ｎ０））／２となる。これに対して、図８（ａ）に示す従来の場合、閾値電圧分布幅はΔＶｐｇｍ＋αとなる。このため、本実施形態は、従来に比べて、（α−ΔＶｔｈ（ｎ０））／２だけ閾値電圧分布幅が狭くなる。
【００３９】
次に、図９乃至図１２を参照して、前述したステップアップ電圧が次第に小さくなる従来の書き込み方法に対する第１の実施形態の効果について説明する。
【００４０】
図９は、ステップアップ電圧が次第に小さくなる書き込み方法により、１回目の書き込み電圧Ｖｐｇｍ１で書き込みを行った後のメモリセルの閾値電圧分布を示している。図中の実線Ａは、所定の書き込み電圧Ｖｔｈ０、点線Ｂ、Ｃ、Ｄはそれぞれ２回目、３回目、４回目の書き込み動作によって閾値電圧がＶｔｈ０になるメモリセルの閾値電圧を示している。また、２回目の書き込み動作によって書き込まれるセルの内、最も閾値電圧が高いメモリセルの数をｎ０とする。閾値分布の幅は４ΔＶｐｇｍ＋αである。ΔＶｐｇｍ１＝ΔＶｐｇｍ＋β（β＞０）とすると、βを第１の実施形態による書き込み方法で決めた上記値より大きくした場合、２回目の書き込み動作によって書き込まれるメモリセルの閾値電圧分布幅ΔＶｐｇｍ＋βが第１の実施形態の場合より大きくなる。このため、全ての書き込み動作終了後の閾値電圧分布幅が大きくなってしまう。
【００４１】
図１０は、βを第１の実施形態による書き込み方法で決めた上記値と同じにするか、あるいは、βの値を上記値より小さくしたときにおける２回目の書き込み動作後のメモリセルの閾値電圧分布を示している。但し、１回目の書き込み電圧Ｖｐｇｍ１は第１の実施形態における１回目の書き込み電圧Ｖｐｇｍ１より小さい。
【００４２】
１回目の書き込み電圧から２回目の書き込み電圧へのステップアップ幅ΔＶｐｇｍ２をΔＶｐｇｍ＋γ（β＞γ＞０）とすると、最も書き込みの遅いメモリセルを書き込むのに必要な電圧は書き込み方式に拘わらず等しい。このため、書き込み回数が等しい場合、２回目の書き込み電圧から３回目の書き込み電圧へのステップアップ電圧幅ΔＶｐｇｍ３はΔＶｐｇｍ−δ（δ＞０）となる。
【００４３】
図１１は、３回目の書き込み動作を行った後のメモリセルの閾値電圧分布を示している。ΔＶｐｇｍ２はΔＶｐｇｍより大きくなるため、３回目の書き込み動作によって書き込まれるメモリセルの閾値電圧分布幅が第１の実施形態による書き込み方法に比べて大きくなる。さらに、３回目の書き込み動作によって書き込まれるセルの内、最も閾値電圧が高いメモリセルの数をｎ１とすると、３回目の書き込み動作によって書き込まれたメモリセルの閾値電圧分布幅は、ΔＶｐｇｍ＋γ＋ΔＶｔｈ（ｎ１）となる。
【００４４】
メモリセルの閾値電圧分布は正規分布をしているため、３回目の書き込み動作によって書き込まれるメモリセルの内、最も閾値電圧が高いメモリセルの数ｎ１は、２回目の書き込み動作によって書き込まれるメモリセルの内、最も閾値電圧が高いメモリセルの数ｎ０に比べて非常に大きい。このため、図１１に示すように、ｎ１個のメモリセルを書き込んだときの閾値電圧のばらつきの半分であるΔＶｔｈ（ｎ１）は非常に大きくなる。したがって、３回目の書き込み動作によって書き込まれたメモリセルの閾値電圧分布幅ΔＶｐｇｍ＋γ＋ΔＶｔｈ（ｎ１）は、２回目の書き込み動作で書き込みが終了したメモリセルの閾値電圧分布幅ΔＶｐｇｍ＋β＋ΔＶｔｈ（ｎ０）より大きくなってしまう。すなわち、３回目の書き込み動作によって書き込まれたメモリセルの閾値電圧分布幅ΔＶｔｈ（ｃ）は、第１の実施形態における図６のΔＶｔｈ（ｃ）より大きくなる。したがって、図１２に示す４回目の書き込み動作終了後の閾値電圧分布幅幅ΔＶｔｈは、第１の実施形態における図７の閾値電圧分布幅ΔＶｔｈより大きくなる。したがって、第１の実施形態の書き込み方法を用いることにより、全ての書き込み動作終了後の閾値電圧分布幅ΔＶｔｈを従来の書き込み方法に比べて小さくすることができる。
【００４５】
上記第１の実施形態は、１回目の書き込み電圧Ｖｐｇｍ１を従来よりも小さく設定し、Ｖｐｇｍ１から２回目の書き込み電圧Ｖｐｇｍ２へのステップアップ電圧幅ΔＶｐｇｍ１が、２回目以降のステップアップ電圧幅ΔＶｐｇｍよりも大きくなるようにし、且つ、２回目以降のステップアップ電圧幅ΔＶｐｇｍはその回数に拘わらず一定値とする書き込み方法としている。すなわち、１回目の書き込み動作により所定の閾値電圧を超えるセルの数を少なくしている。このため、全ての書き込み終了後のメモリセルの閾値電圧分布幅を小さくすることができる。
【００４６】
また、ステップアップ電圧幅及び書き込み回数を増加することなく、書き込み終了後のメモリセルの閾値電圧分布幅を小さくすることができるため、高速な書き込みが可能である。
【００４７】
（第２の実施形態）
図１３は、本発明の第２の実施形態に係る書き込み方法を示すものであり、書き込み電圧の書き込み回数依存性を示している。第２の実施形態は、１回目の書き込み時間を２回目以降の書き込み時間より短くすることにより、書き込み時間を短時間化でき、全ての書き込み終了後のメモリセルの閾値電圧分布幅を小さくする方法を示している。
【００４８】
本実施形態は、４回の書き込み動作によって書き込みが終了する場合を示している。図１３に示すように、本実施形態は、１回目の書き込み時間ｔｐｇｍ１を２回目以降の書き込み時間ｔｐｇｍより短くしている。また、書き込み電圧は一定のステップアップ電圧幅ΔＶｐｇｍで増加するようにしている。
【００４９】
１回目の書き込みを上記条件で行なった場合、書き込み電圧は従来と同じであるのに対し、書き込み時間が従来よりも短いため、書き込みが行われるメモリセルの閾値電圧の変化は従来に比べて小さくなる。すなわち、所定の閾値電圧Ｖｔｈ０を越えるメモリセルの数は従来よりも少なくなり、図４に示す第１の実施形態と同様の閾値電圧分布を得ることができる。このとき、書き込み時間ｔｐｇｍ１を最適化することにより、図４のβを第１の実施形態で求めた値にすることができる。
【００５０】
２回目の書き込みは第１の実施形態で述べた条件と同じである。このため、２回目の書き込み動作後の閾値電圧分布は図５に示すものとなる。したがって、書き込み時間ｔｐｇｍ１を短時間としてβの値を最適化することにより、Ｖｔｈ０を越えたメモリセルの閾値電圧分布幅を従来よりも小さくすることができる。
【００５１】
この後、第１の実施形態と同様にして、３回目、４回目の書き込み動作を行なうことにより、図６、図７に示す閾値電圧分布を得ることができる。
【００５２】
したがって、第２の実施形態によっても、第１の実施形態と同様に、全ての書き込み動作終了後の閾値電圧分布幅を従来よりも小さくすることができ、且つ高速な書き込みを行なうことができる。
【００５３】
（第３の実施形態）
図１４は、本発明の第３の実施形態に係る書き込み方法を示すものであり、書き込み電圧の書き込み回数依存性を示している。棒グラフの横幅は書き込み時間を示している。
【００５４】
第３の実施形態は、第１の実施形態と第２の実施形態を組み合わせた方法である。すなわち、１回目の書き込み時間ｔｐｇｍ１を第２の実施形態の値より長く、且つ、２回目以降の書き込み時間ｔｐｇｍ２、ｔｐｇｍ３、ｔｐｇｍ４より短い値とし、１回目の書き込み電圧Ｖｐｇｍ１を第１の実施形態の値より大きく、且つ、第２の実施形態の値より小さく設定している。
【００５５】
１回目の書き込み時間ｔｐｇｍ１を第２の実施形態の値より長く、且つ、２回目以降の書き込み時間ｔｐｇｍより短い値とし、１回目の書き込み電圧Ｖｐｇｍ１を第１の実施形態の値より大きく、且つ、第２の実施形態の値より小さく設定している。このため、書き込み電圧は従来よりも小さく、且つ、書き込み時間も従来より短い。したがって、１回目の書き込みが行われるメモリセルの閾値電圧の変化を従来に比べて小さくできる。すなわち、１回目の書き込みにより所定の閾値電圧Ｖｔｈ０を越えるメモリセルの数は従来よりも少なくなり、第１の実施形態で示した図４と同様の閾値電圧分布を得ることができる。このとき、書き込み電圧Ｖｐｇｍ１及び書き込み時間ｔｐｇｍ１を最適化することにより、図４に示すβの値を第１の実施形態で求めた値にすることができる。
【００５６】
２回目の書き込みは第１の実施形態で述べた条件と同じであるため、２回目の書き込み動作後の閾値電圧分布は図５に示すものとなる。したがって、書き込み電圧Ｖｐｇｍ１と書き込み時間ｔｐｇｍ１を短時間としてβの値を最適化することにより、Ｖｔｈ０を越えたメモリセルの閾値電圧分布幅を従来よりも小さくすることができる。この後、第１の実施形態と同様にして、３回目、４回目の書き込み動作を行なうことにより、図６、図７に示す閾値電圧分布となる。
【００５７】
したがって、第１の実施形態で説明したように、全ての書き込み動作終了後の閾値電圧分布幅を従来よりも小さくすることができる。しかも、書き込み時間を短縮でき、高速な書き込み動作を実現できる。
【００５８】
（第４の実施形態）
図１５は、本発明の第４の実施形態に係る書き込み方法を示すものであり、書き込み電圧の書き込み回数依存性を示している。棒グラフの横幅は書き込み時間を示している。
【００５９】
第４の実施形態は、上記第２の実施形態を変形したものであり、１回目の書き込み時間ｔｐｇｍ１を第２の実施形態の値よりより短い値とし、１回目の書き込み電圧Ｖｐｇｍ１を第２の実施形態の値より大きい値、例えば２回目の書き込み電圧Ｖｐｇｍ２に等しい値に設定している。１回目の書き込み電圧は従来よりも大きくなるが、書き込み時間を十分短くすることにより、１回目の書き込みが行われるメモリセルの閾値電圧の変化を従来に比べて小さくすることができる。すなわち、所定の閾値電圧Ｖｔｈ０を越えるメモリセルの数を従来よりも少なくすることができる。したがって、第４の実施形態によっても第１の実施形態の図４に示す閾値電圧分布と同様の閾値電圧分布を得ることができる。このとき、書き込み時間ｔｐｇｍ１を最適化することにより、図４に示すβの値を第１の実施形態で求めた値とすることができる。
【００６０】
２回目の書き込みは第１の実施形態の条件と同じであるため、２回目の書き込み動作後の閾値電圧分布は図５に示すものとなる。したがって、書き込み時間ｔｐｇｍを短時間としてβの値を最適化することにより、Ｖｔｈ０を越えたメモリセルの閾値電圧分布幅を従来よりも小さくすることができる。この後、第１の実施形態と同様にして、３回目、４回目の書き込み動作を行なうことにより、図６、図７に示す閾値電圧分布となる。
【００６１】
したがって、第１の実施形態で説明したように、全ての書き込み動作終了後の閾値電圧分布幅を従来よりも小さくすることができる。しかも、書き込み時間を短縮でき、高速な書き込み動作を実現できる。
【００６２】
尚、第４の実施形態では、１回目の書き込み電圧Ｖｐｇｍ１を２回目の書き込み電圧Ｖｐｇｍ２に等しい値とした。しかし、１回目の書き込み電圧Ｖｐｇｍ１は２回目の書き込み電圧Ｖｐｇｍ２に限定されるものではない。ただし、１回目の書き込み動作によって書き込まれるメモリセルの閾値電圧の変化を、従来に比べて小さくするため、第４の実施形態における１回目の書き込み電圧Ｖｐｇｍ１は、第２の実施形態における１回目の書き込み電圧Ｖｐｇｍ１より大きく、２回目の書き込み電圧Ｖｐｇｍ２以下であることが望ましい。
【００６３】
また、上記第１乃至第４の実施形態は、１つのメモリセルに２値（１ビット）のデータを記憶する場合に限らず、４値（２ビット）以上のデータを記憶する場合における第１ページのデータ、第２ページのデータ、…の各書き込み動作に適用することも可能である。
【００６４】
その他、本発明の要旨を変えない範囲において種々変形実施可能なことは勿論である。
【００６５】
【発明の効果】
以上、詳述したように本発明によれば、書き込み回数及び書き込み時間を増加することなく、メモリセルに所定の閾値電圧を高速に設定することが可能な不揮発性半導体記憶装置を提供できる。
【図面の簡単な説明】
【図１】本発明の半導体不揮発性記憶装置を概略的に示す構成図。
【図２】図１に示すメモリセルアレイの構成を概略的に示す回路図。
【図３】本発明の第１の実施形態に係る書き込み回数と書き込み電圧の関係を示す図。
【図４】本発明の第１の実施形態に係り、１回目の書き込み動作後のメモリセルの閾値電圧分布を示す図。
【図５】本発明の第１の実施形態に係り、２回目の書き込み動作後のメモリセルの閾値電圧分布を示す図。
【図６】本発明の第１の実施形態に係り、３回目の書き込み動作後のメモリセルの閾値電圧分布を示す図。
【図７】本発明の第１の実施形態に係り、４回目の書き込み動作後のメモリセルの閾値電圧分布を示す図。
【図８】従来と本発明の第１の実施形態との書き込み後の閾値電圧分布幅とビット数の関係を示す図。
【図９】別の従来例における１回目の書き込み動作後のメモリセルの閾値電圧分布を示す図。
【図１０】別の従来例における２回目の書き込み動作後のメモリセルの閾値電圧分布を示す図。
【図１１】別の従来例における３回目の書き込み動作後のメモリセルの閾値電圧分布を示す図。
【図１２】別の従来例における４回目の書き込み動作後のメモリセルの閾値電圧分布を示す図。
【図１３】本発明の第２の実施形態に係り、書き込み回数と書き込み電圧の関係を示す図。
【図１４】本発明の第３の実施形態に係り、書き込み回数と書き込み電圧の関係を示す図。
【図１５】本発明の第４の実施形態に係り、書き込み回数と書き込み電圧の関係を示す図。
【図１６】従来の書き込み回数と書き込み電圧の関係を示す図。
【図１７】従来の１回目の書き込み動作後のメモリセルの閾値電圧分布を示す図。
【図１８】従来の２回目の書き込み動作後のメモリセルの閾値電圧分布を示す図。
【図１９】従来の３回目の書き込み動作後のメモリセルの閾値電圧分布を示す図。
【図２０】従来の４回目の書き込み動作後のメモリセルの閾値電圧分布を示す図。
【符号の説明】
１…メモリセルアレイ、２…センスアンプ／データラッチ回路、３…カラムゲート、４…ロウデコーダ／ワード線駆動回路、５…カラムデコーダ、６…アドレスラッチ回路、７…制御回路、８…内部電圧発生回路、９…Ｉ／Ｏバッファ、ＭＣ０〜ＭＣ１５…メモリセル、ＳＧ１，ＳＧ２…選択ゲートトランジスタ、ＢＬ０〜ＢＬ４２２３…ビット線、ＳＬ…共通ソース線、ＣＧ０〜ＣＧ１５…制御ゲート線（ワード線）、ＳＧＤ，ＳＧＳ…選択ゲート線。
【図１】
2004185658.tif 000003
【図２】
2004185658.tif 000004
【図３】
2004185658.tif 000005
【図４】
2004185658.tif 000006
【図５】
2004185658.tif 000007
【図６】
2004185658.tif 000008
【図７】
2004185658.tif 000009
【図８】
2004185658.tif 000010
【図９】
2004185658.tif 000011
【図１０】
2004185658.tif 000012
【図１１】
2004185658.tif 000013
【図１２】
2004185658.tif 000014
【図１３】
2004185658.tif 000015
【図１４】
2004185658.tif 000016
【図１５】
2004185658.tif 000017
【図１６】
2004185658.tif 000018
【図１７】
2004185658.tif 000019
【図１８】
2004185658.tif 000020
【図１９】
2004185658.tif 000021
【図２０】
2004185658.tif 000022