(57)【要約】【課題】　ＳＲＡＭの全体チップサイズを減少させつつ、ＰＭＯＳトランジスタの移動度及び動作特性を改善させうるＳＲＡＭデバイスを提供する。【解決手段】　本発明のＳＲＡＭデバイスは、第１及び第２アクティブ領域を含むＳＯＩ基板に形成される。各領域には、第１アクセス用ＮＭＯＳトランジスタ、第１ドライブ用ＮＭＯＳトランジスタ及び第１負荷用ＰＭＯＳトランジスタで構成される第１インバータが形成され、第２アクセス用ＮＭＯＳトランジスタ、第２ドライブ用ＮＭＯＳトランジスタ及び第２負荷用ＰＭＯＳトランジスタで構成される第２インバータが形成される。第１及び第２負荷用ＰＭＯＳトランジスタのチャンネルでキャリアの移動方向は［１１０］シリコン結晶成長の方向に沿って延長され、アクセス用ＮＭＯＳトランジスタ、ドライブ用ＮＭＯＳトランジスタ及び負荷用ＰＭＯＳトランジスタの各ドレインは、共通にコンタクトされる。【選択図】図３
2004104128.tif 000002
【特許請求の範囲】
【請求項１】
　第１及び第２アクセス用ＮＭＯＳトランジスタと、第１及び第２アクセス用ＮＭＯＳトランジスタの動作によって選択的にターンオンされる第１及び第２インバータを構成する第１及び第２ドライブ用ＮＭＯＳトランジスタ及び第１及び第２負荷用ＰＭＯＳトランジスタで構成されるＳＲＡＭデバイスであって、
　前記各々のトランジスタはＳＯＩ基板上のアクティブ領域に形成され、
　前記ＰＭＯＳトランジスタの形成されるアクティブ領域は前記ＮＭＯＳトランジスタの形成されるアクティブ領域に対して所定角度をなす方向に延びることを特徴とするＳＲＡＭデバイス。
【請求項２】
　前記所定角度は３０゜ないし６０゜であることを特徴とする請求項１に記載のＳＲＡＭデバイス。
【請求項３】
　前記所定角度は４５゜であることを特徴とする請求項１に記載のＳＲＡＭデバイス。
【請求項４】
　前記ＰＭＯＳトランジスタの形成されるアクティブ領域は［１１０］シリコン結晶成長方向に延びることを特徴とする請求項１に記載のＳＲＡＭデバイス。
【請求項５】
　前記アクティブ領域は、
　前記第１アクセス用ＮＭＯＳトランジスタ、第１ドライブ用ＮＭＯＳトランジスタ及び第１負荷用ＰＭＯＳトランジスタで構成される第１インバータが形成される第１アクティブ領域と、
　前記第２アクセス用ＮＭＯＳトランジスタ、第２ドライブ用ＮＭＯＳトランジスタ及び第２負荷用ＰＭＯＳトランジスタで構成される第２インバータが形成される第２アクティブ領域と、を含むことを特徴とする請求項１に記載のＳＲＡＭデバイス。
【請求項６】
　前記第１アクティブ領域に形成される前記第１ＮＭＯＳトランジスタのドレイン領域及び前記第１ＰＭＯＳトランジスタのドレイン領域、及び／または前記第２アクティブ領域に形成される第２ＮＭＯＳトランジスタのドレイン領域及び前記第２ＰＭＯＳトランジスタのドレイン領域は各々前記ＳＯＩ基板のシリコン基板層上に素子分離膜を具備せずに相接していることを特徴とする請求項５に記載のＳＲＡＭデバイス。
【請求項７】
　前記第１及び／または第２アクティブ領域に形成されるアクセス用ＮＭＯＳトランジスタのドレイン（またはソース）、ドライブ用ＮＭＯＳトランジスタのドレイン及び負荷用ＰＭＯＳトランジスタのドレインは、共通コンタクトを通じて電気的に接続され、
　前記第２アクティブ領域に形成されるアクセス用ＮＭＯＳトランジスタのドレイン（またはソース）、ドライブ用ＮＭＯＳトランジスタのドレイン及び負荷用ＰＭＯＳトランジスタのドレインは、共通コンタクトを通じて電気的に接続されることを特徴とする請求項６に記載のＳＲＡＭデバイス。
【請求項８】
　前記第１及び／または第２アクティブ領域に形成されるアクセス用ＮＭＯＳトランジスタのドレイン（またはソース）、ドライブ用ＮＭＯＳトランジスタのドレイン及び負荷用ＰＭＯＳトランジスタのドレインは、共通コンタクトを通じて電気的に接続され、
　前記第２アクティブ領域に形成されるアクセス用ＮＭＯＳトランジスタのドレイン（またはソース）、ドライブ用ＮＭＯＳトランジスタのドレイン及び負荷用ＰＭＯＳトランジスタのドレインは、共通コンタクトを通じて電気的に接続されることを特徴とする請求項１に記載のＳＲＡＭデバイス。
【請求項９】
　半導体基板と、
　前記半導体の基板上に形成され、第１アクセス用ＮＭＯＳトランジスタ、第１ドライブ用ＮＭＯＳトランジスタ及び第１負荷用ＰＭＯＳトランジスタで構成される第１インバータが形成される第１アクティブ領域と、
　前記半導体基板上に形成され、第２アクセス用ＮＭＯＳトランジスタ、第２ドライブ用ＮＭＯＳトランジスタ及び第２負荷用ＰＭＯＳトランジスタで構成される第２インバータが形成される第２アクティブ領域を含み、
　前記ＰＭＯＳトランジスタが形成される各々のアクティブ領域は各々のＮＭＯＳトランジスタの形成されるアクティブ領域に対して所定角度をなす方向に延びることを特徴とするＳＲＡＭデバイス。
【請求項１０】
　前記所定角度は３０゜ないし６０゜であることを特徴とする請求項９に記載のＳＲＡＭデバイス。
【請求項１１】
　前記所定角度は４５゜であることを特徴とする請求項９に記載のＳＲＡＭデバイス。
【請求項１２】
　前記ＰＭＯＳトランジスタの形成されるアクティブ領域は［１１０］シリコン結晶成長方向に延びることを特徴とする請求項９に記載のＳＲＡＭデバイス。
【請求項１３】
　前記第１アクティブ領域に形成される前記第１ＮＭＯＳトランジスタのドレイン領域及び前記第１ＰＭＯＳトランジスタのドレイン領域、及び／または前記第２アクティブ領域に形成される第２ＮＭＯＳトランジスタのドレイン領域及び前記第２ＰＭＯＳトランジスタのドレイン領域は、各々前記ＳＯＩ基板のシリコン基板層上に素子分離膜を具備せずに相接していることを特徴とする請求項９に記載のＳＲＡＭデバイス。
【請求項１４】
　前記第１及び／または第２アクティブ領域に形成されるアクセス用ＮＭＯＳトランジスタのドレイン（またはソース）、ドライブ用ＮＭＯＳトランジスタのドレイン及び負荷用ＰＭＯＳトランジスタのドレインは、共通コンタクトを通じて電気的に接続され、
　前記第２アクティブ領域に形成されるアクセス用ＮＭＯＳトランジスタのドレイン（またはソース）、ドライブ用ＮＭＯＳトランジスタのドレイン及び負荷用ＰＭＯＳトランジスタのドレインは、共通コンタクトを通じて電気的に接続されることを特徴とする請求項１３に記載のＳＲＡＭデバイス。
【請求項１５】
　前記第１及び／または第２アクティブ領域に形成されるアクセス用ＮＭＯＳトランジスタのドレイン（またはソース）、ドライブ用ＮＭＯＳトランジスタのドレイン及び負荷用ＰＭＯＳトランジスタのドレインは、共通コンタクトを通じて電気的に接続され、
　前記第２アクティブ領域に形成されるアクセス用ＮＭＯＳトランジスタのドレイン（またはソース）、ドライブ用ＮＭＯＳトランジスタのドレイン及び負荷用ＰＭＯＳトランジスタのドレインは、共通コンタクトを通じて電気的に接続されることを特徴とする請求項９に記載のＳＲＡＭデバイス。
【請求項１６】
　前記半導体基板はＳＯＩ基板であることを特徴とする請求項１４に記載のＳＲＡＭデバイス。
【請求項１７】
　第１及び第２アクセス用ＮＭＯＳトランジスタと、第１及び第２アクセス用ＮＭＯＳトランジスタの動作によって選択的にターンオンされる第１及び第２インバータを構成する第１及び第２ドライブ用ＮＭＯＳトランジスタ及び第１及び第２負荷用ＰＭＯＳトランジスタで構成されるＳＲＡＭデバイスとして、
　ＳＯＩ基板と、
　前記ＳＯＩ基板上に形成され、第１アクセス用ＮＭＯＳトランジスタ、第１ドライブ用ＮＭＯＳトランジスタ及び第１負荷用ＰＭＯＳトランジスタで構成される第１インバータが形成される第１アクティブ領域と、
　前記ＳＯＩ基板上に形成され、前記第２アクセス用ＮＭＯＳトランジスタ、第２ドライブ用ＮＭＯＳトランジスタ及び第２負荷用ＰＭＯＳトランジスタで構成される第２インバータが形成される第２アクティブ領域を含み、
　前記ＰＭＯＳトランジスタの形成されるアクティブ領域は前記ＮＭＯＳトランジスタの形成されるアクティブ領域及び所定の角度をなす方向に延びることを特徴とするＳＲＡＭデバイス。
【請求項１８】
　前記所定角度は３０゜ないし６０゜であることを特徴とする請求項１７に記載のＳＲＡＭデバイス。
【請求項１９】
　前記所定角度は４５゜であることを特徴とする請求項１７に記載のＳＲＡＭデバイス。
【請求項２０】
　前記ＰＭＯＳトランジスタの形成されるアクティブ領域は［１１０］シリコン結晶成長方向に延びることを特徴とする請求項１７に記載のＳＲＡＭデバイス。
【請求項２１】
　第１及び第２アクセス用ＮＭＯＳトランジスタと、第１及び第２アクセス用ＮＭＯＳトランジスタの動作によって選択的にターンオンされる第１及び第２インバータを構成する第１及び第２ドライブ用ＮＭＯＳトランジスタ及び第１及び第２負荷用ＰＭＯＳトランジスタで構成されるＳＲＡＭデバイスであって、
　ＳＯＩ基板と、
　前記ＳＯＩ基板上に形成され、第１アクセス用ＮＭＯＳトランジスタ、第１ドライブ用ＮＭＯＳトランジスタ及び第１負荷用ＰＭＯＳトランジスタで構成される第１インバータが形成される第１アクティブ領域と、
　前記ＳＯＩ基板上に形成され、前記第２アクセス用ＮＭＯＳトランジスタ、第２ドライブ用ＮＭＯＳトランジスタ及び第２負荷用ＰＭＯＳトランジスタで構成される第２インバータが形成される第２アクティブ領域を含み、
　前記ＰＭＯＳトランジスタの形成されるアクティブ領域は前記ＮＭＯＳトランジスタの形成されるアクティブ領域及び所定の角度をなす方向に伸張され、
　前記第１及び／または第２アクティブ領域に形成されるアクセス用ＮＭＯＳトランジスタのドレイン（またはソース）、ドライブ用ＮＭＯＳトランジスタのドレイン及び負荷用ＰＭＯＳトランジスタのドレインは、共通コンタクトを通じて電気的に接続され、
　前記第２アクティブ領域に形成されるアクセス用ＮＭＯＳトランジスタのドレイン（またはソース）、ドライブ用ＮＭＯＳトランジスタのドレイン及び負荷用ＰＭＯＳトランジスタのドレインは、共通コンタクトを通じて電気的に接続されることを特徴とするＳＲＡＭデバイス。
【請求項２２】
　前記所定角度は３０゜ないし６０゜であることを特徴とする請求項２１に記載のＳＲＡＭデバイス。
【請求項２３】
　第１及び第２アクセス用ＮＭＯＳトランジスタと、第１及び第２アクセス用ＮＭＯＳトランジスタの動作によって選択的にターンオンされる第１及び第２インバータを構成する第１及び第２ドライブ用ＮＭＯＳトランジスタ及び第１及び第２負荷用ＰＭＯＳトランジスタで構成されるＳＲＡＭデバイスであって、
　ＳＯＩ基板と、
　前記ＳＯＩ基板上に形成され、第１アクセス用ＮＭＯＳトランジスタ、第１ドライブ用ＮＭＯＳトランジスタ及び第１負荷用ＰＭＯＳトランジスタで構成される第１インバータが形成される第１アクティブ領域と、
　前記ＳＯＩ基板上に形成され、前記第２アクセス用ＮＭＯＳトランジスタ、第２ドライブ用ＮＭＯＳトランジスタ及び第２負荷用ＰＭＯＳトランジスタで構成される第２インバータが形成される第２アクティブ領域を含み、
　前記ＰＭＯＳトランジスタの形成されるアクティブ領域は前記ＮＭＯＳトランジスタの形成されるアクティブ領域と４５゜をなし、
　前記第１及び／または第２アクティブ領域に形成されるアクセス用ＮＭＯＳトランジスタのドレイン（またはソース）、ドライブ用ＮＭＯＳトランジスタのドレイン及び負荷用ＰＭＯＳトランジスタのドレインは、共通コンタクトを通じて電気的に接続され、
　前記第２アクティブ領域に形成されるアクセス用ＮＭＯＳトランジスタのドレイン（またはソース）、ドライブ用ＮＭＯＳトランジスタのドレイン及び負荷用ＰＭＯＳトランジスタのドレインは、共通コンタクトを通じて電気的に接続されることを特徴とするＳＲＡＭデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
　本発明はＳＲＡＭデバイスに係り、より具体的にはＳＯＩ基板に形成される６つのトランジスタを有するフルＣＭＯＳ　ＳＲＡＭデバイスに関する。
【背景技術】
【０００２】
　半導体メモリデバイスは、記憶方式によってＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）、不揮発性メモリ及びＳＲＡＭ（Ｓｔａｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）に分類される。ＳＲＡＭは、速いスピード特性、低電力消耗特性及び単純な方式に動作されるという長所を有する。また、ＳＲＡＭは、ＤＲＡＭと違って周期的に保存された情報をリフラッシュする必要がないので、設計が容易である。
【０００３】
　一般的なＳＲＡＭセルは、２つのドライブトランジスタ、２つの負荷素子及び２つのアクセストランジスタで構成される。このようなＳＲＡＭは負荷素子の種類によって、フルＣＭＯＳと、高負荷抵抗（ＨＬＲ：Ｈｉｇｈ　Ｌｏａｄ　Ｒｅｓｉｓｔｏｒ）型と、薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ）型の３つの構造に分類される。フルＣＭＯＳ型は負荷素子としてＰＭＯＳトランジスタを使用し、ＨＬＲ型は負荷素子として高抵抗を使用し、ＴＦＴ型は負荷素子としてポリシリコンＴＦＴを使用する。
【０００４】
　ここで、図１を参照して一般的なフルＣＭＯＳ　ＳＲＡＭ回路を説明する。完全ＣＭＯＳ　ＳＲＡＭは図１に示されたように、ラッチを構成する第１及び第２インバータＩＮＶ１,ＩＮＶ２、及び第１及び第２インバータＩＮＶ１,ＩＮＶ２を選択的に駆動させるアクセストランジスタＴＡ１,ＴＡ２で構成される。
【０００５】
　第１インバータＩＮＶ１は、第１ＰＭＯＳトランジスタＴＰ１及び第１ＮＭＯＳトランジスタＴＮ１で構成され、第２インバータＩＮＶ２は第２ＰＭＯＳトランジスタＴＰ２及び第２ＮＭＯＳトランジスタＴＮ２で構成される。各々のＰＭＯＳトランジスタＴＰ１，ＴＰ２のソースはＶｄｄ端子と連結され、ドレインは当該インバータを構成するＮＭＯＳトランジスタＴＮ１，ＴＮ２のドレインと連結される。また、各々のＮＭＯＳトランジスタＴＮ１，ＴＮ２のソースはＶｓｓ端子と連結され、ドレインは前述したようにＰＭＯＳトランジスタＴＰ１，ＴＰ２のドレインと共通接続される。また、第１ＰＭＯＳトランジスタＴＰ１のゲート及び第１ＮＭＯＳトランジスタＴＮ１のゲートは相互連結されており、このゲートは第２インバータＩＮＶ２の出力Ｓ２、すなわち、第２ＰＭＯＳトランジスタ及び第２ＮＭＯＳトランジスタの共通ドレインと連結される。また、第２ＰＭＯＳトランジスタＴＰ２のゲート及び第２ＮＭＯＳトランジスタＴＮ２のゲートも相互連結されており、このゲートは第１インバータＩＮＶ１の出力Ｓ１、すなわち、第１ＰＭＯＳトランジスタ及び第１ＮＭＯＳトランジスタの共通ドレインと連結される。
【０００６】
　第１アクセストランジスタＴＡ１のゲートは、ワードラインＷＬと連結され、ソースはビットラインＢＬと連結され、ドレインは第１インバータＩＮＶ１の出力端Ｓ１と連結される。第２アクセストランジスタＴＡ２のゲートもＷＬと連結され、ソースはビットラインバー（ｂｉｔ　ｌｉｎｅ　ｂａｒ：ＤＢＬ）と連結され、ドレインは第２インバータＩＮＶ２の出力端Ｓ２と連結される。ここで、ＤＢＬは反転されたＢＬ信号を有する。
【０００７】
　このようなフルＣＭＯＳ　ＳＲＡＭデバイスは次のように動作される。ＷＬの電位がハイであれば、第１及び第２アクセストランジスタＴＡ１，ＴＡ２がターンオンされて、ビットラインＢＬ，ＤＢＬの信号が各々第１及び第２インバータＩＮＶ１，ＩＮＶ２に伝達されて、データを記入または読出し動作が行われる。
【０００８】
　このような構成を有する一般的なＣＭＯＳ　ＳＲＡＭはバルクシリコン基板上に図２の形態に集積される。図２のＳＲＡＭのアクティブ領域、ゲート電極（ワードライン）及びコンタクト部分だけを示す。
【０００９】
　図２に示されたように、シリコン半導体基板１０にＮＭＯＳトランジスタ用アクティブ領域３０及びＰＭＯＳトランジスタ用アクティブ領域５０が限定されるように素子分離膜１５が形成される。ＮＭＯＳトランジスタ用アクティブ領域３０はＰウェルが形成されており、例えば“Ｕ”字形に形成される。ここで、“Ｕ”字形の両側壁部分を以下で垂直部分と呼び、両側の垂直部分を連結する部分を水平部分と呼ぶ。ＰＭＯＳトランジスタ用アクティブ領域５０はＮウェルが形成されており、例えば“−”字形に形成されうる。
【００１０】
　ＮＭＯＳトランジスタ用アクティブ領域３０の所定部分、例えば両側の垂直部分と実質的に直交するようにＷＬが延びる。一方、ＮＭＯＳトランジスタ用アクティブ領域３０の水平部分及びＰＭＯＳトランジスタ用アクティブ領域６０の所定部分に第１及び第２ゲート電極６０，６５が配置されるが、第１及び第２ゲート電極６０，６５はＷＬと垂直できる。第１ゲート電極６０は、第１ＮＭＯＳ及び第１ＰＭＯＳトランジスタＴＮ１，ＴＰ１のゲート電極となり、第２ゲート電極６５は第２ＮＭＯＳ及び第２ＰＭＯＳトランジスタＴＮ２，ＴＰ２のゲート電極となる。
【００１１】
　ＷＬ及びゲート電極６０，６５の両側のＮＭＯＳトランジスタ用アクティブ領域３０にはＮ型の不純物が注入されて、アクセストランジスタＴＡ１，ＴＡ２及び第１及び第２ＮＭＯＳトランジスタＴＮ１，ＴＮ２が形成される。第１及び第２ゲート電極６０，６５の両側のＰＭＯＳトランジスタ用アクティブ領域５０にＰ型の不純物が注入されて、第１及び第２ＰＭＯＳトランジスタＴＰ１，ＴＰ２が形成される。
【００１２】
　ここで、図面の未説明の符号ＢＬＣは、第１アクセストランジスタＴＡ１のソース及びＢＬをコンタクトさせるためのコンタクト領域であり、ＤＢＬＣは第２アクセストランジスタＴＡ２のソース及びＤＢＬをコンタクトさせるためのコンタクト領域である。Ｓ１，Ｓ１’，Ｓ２，Ｓ２’は、各々のインバータＩＮＶ１，ＩＮＶ２の出力部分を示し、たとえＳ１とＳ１’、そしてＳ２とＳ２’とが離隔されているが、以後の配線形成時に各々連結される。また、Ｖｄｄは以後Ｖｄｄライン（図示せず）とコンタクトされる領域であり、Ｖｓｓは以後Ｖｓｓライン（図示せず）とコンタクトされる領域であり、ＧＣは以後ゲート電極及びゲート電源ライン（図示せず）がコンタクトされる領域である。
【００１３】
　しかし、前述したフルＣＭＯＳ　ＳＲＡＭデバイスは、バルクシリコン基板上に形成されることによって、次のような問題点がある。
【００１４】
　すなわち、図２のように、フルＣＭＯＳ　ＳＲＡＭ素子は、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを同時に備えなければならないので、ＮＭＯＳトランジスタ用アクティブ領域（Ｐウェル）及びＰＭＯＳトランジスタ用アクティブ領域（Ｎウェル）が各々必要である。しかし、公知のように、Ｎウェル及びＰウェルが近くに配置される場合、ラッチアップのような寄生バイポーラトランジスタが発生し得るので、一定距離Ａ、すなわち、ラッチアップが発生しない程度の距離だけＰウェル及びＮウェルを隔離させなければならない。このようなＰウェル及びＮウェル間の距離Ａは、ＳＲＡＭデバイスのチップサイズを増大させる。
【００１５】
　さらに、ＰＭＯＳトランジスタは、ＮＭＯＳトランジスタの移動よりはるかに遅い移動度を有するので、ＮＭＯＳトランジスタより相対的に大きいサイズに形成されてこそ安定した動作をする。したがって、ＰＭＯＳを有しない他の方式のＳＲＡＭより相対的に広い面積を占める。
【発明の開示】
【発明が解決しようとする課題】
【００１６】
　本発明の解決しようとする技術的課題は、チップサイズを減少させうるＳＲＡＭデバイスを提供することである。
【００１７】
　また、本発明が解決しようとする他の技術的課題は、ＰＭＯＳトランジスタの移動度を向上させうるＳＲＡＭデバイスを提供することである。
【課題を解決するための手段】
【００１８】
　前記本発明の課題を達成するためのＳＲＡＭデバイスは、第１及び第２アクセス用ＮＭＯＳトランジスタと、第１及び第２アクセス用ＮＭＯＳトランジスタの動作によって選択的にターンオンされる第１及び第２インバータを構成する第１及び第２ドライブ用ＮＭＯＳトランジスタ及び第１及び第２負荷用ＰＭＯＳトランジスタで構成されるＳＲＡＭデバイスであって、前記各々のトランジスタはＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板上のアクティブ領域に形成され、前記ＰＭＯＳトランジスタの形成されるアクティブ領域は前記ＮＭＯＳトランジスタの形成されるアクティブ領域に対して所定角度をなす方向に伸張する。
【００１９】
　また、本発明のさらに他の実施例によるＳＲＡＭデバイスは、半導体基板、前記半導体基板上に形成され、第１アクセス用ＮＭＯＳトランジスタ、第１ドライブ用ＮＭＯＳトランジスタ及び第１負荷用ＰＭＯＳトランジスタで構成される第１インバータが形成される第１アクティブ領域と、前記半導体基板上に形成され、第２アクセス用ＮＭＯＳトランジスタ、第２ドライブ用ＮＭＯＳトランジスタ及び第２負荷用ＰＭＯＳトランジスタで構成される第２インバータが形成される第２アクティブ領域と、を含み、前記ＰＭＯＳトランジスタが形成される各々のアクティブ領域は各々のＮＭＯＳトランジスタが形成されるアクティブ領域について所定角度をなす方向に伸張する。
【００２０】
　また、本発明の他の実施例によるＳＲＡＭデバイスは、第１及び第２アクセス用ＮＭＯＳトランジスタと、第１及び第２アクセス用ＮＭＯＳトランジスタの動作によって選択的にターンオンされる第１及び第２インバータを構成する第１及び第２ドライブ用ＮＭＯＳトランジスタ及び第１及び第２負荷用ＰＭＯＳトランジスタで構成されるＳＲＡＭデバイスであって、ＳＯＩ基板、前記ＳＯＩ基板上に形成され、第１アクセス用ＮＭＯＳトランジスタ、第１ドライブ用ＮＭＯＳトランジスタ及び第１負荷用ＰＭＯＳトランジスタで構成される第１インバータが形成される第１アクティブ領域、前記ＳＯＩ基板上に形成され、前記第２アクセス用ＮＭＯＳトランジスタ、第２ドライブ用ＮＭＯＳトランジスタ及び第２負荷用ＰＭＯＳトランジスタで構成される第２インバータが形成される第２アクティブ領域と、を含み、前記ＰＭＯＳトランジスタの形成されるアクティブ領域は前記ＮＭＯＳトランジスタの形成されるアクティブ領域及び所定の角度をなす方向に伸張する。
【００２１】
　また、本発明の他の実施例によるＳＲＡＭデバイスは、第１及び第２アクセス用ＮＭＯＳトランジスタと、第１及び第２アクセス用ＮＭＯＳトランジスタの動作によって選択的にターンオンされる第１及び第２インバータを構成する第１及び第２ドライブ用ＮＭＯＳトランジスタ及び第１及び第２負荷用ＰＭＯＳトランジスタで構成されるＳＲＡＭデバイスであって、ＳＯＩ基板、前記ＳＯＩ基板上に形成され、第１アクセス用ＮＭＯＳトランジスタ、第１ドライブ用ＮＭＯＳトランジスタ及び第１負荷用ＰＭＯＳトランジスタで構成される第１インバータが形成される第１アクティブ領域、前記ＳＯＩ基板上に形成され、前記第２アクセス用ＮＭＯＳトランジスタ、第２ドライブ用ＮＭＯＳトランジスタ及び第２負荷用ＰＭＯＳトランジスタで構成される第２インバータが形成される第２アクティブ領域と、を含み、前記ＰＭＯＳトランジスタの形成されるアクティブ領域は前記ＮＭＯＳトランジスタの形成されるアクティブ領域及び所定の角度をなす方向に伸張され、前記第１及び／または第２アクティブ領域に形成されるアクセス用ＮＭＯＳトランジスタのドレイン（またはソース）、ドライブ用ＮＭＯＳトランジスタのドレイン及び負荷用ＰＭＯＳトランジスタのドレインは、共通コンタクトを通じて電気的に連結され、前記第２アクティブ領域に形成されるアクセス用ＮＭＯＳトランジスタのドレイン（またはソース）、ドライブ用ＮＭＯＳトランジスタのドレイン及び負荷用ＰＭＯＳトランジスタのドレインは、共通コンタクトを通じて電気的に連結される。ここで、前記所定角度は３０゜ないし６０゜、望ましくは４５゜である。
【００２２】
　また、本発明の実施例によるＳＲＡＭデバイスは、第１及び第２アクセス用ＮＭＯＳトランジスタと、第１及び第２アクセス用ＮＭＯＳトランジスタの動作によって選択的にターンオンされる第１及び第２インバータを構成する第１及び第２ドライブ用ＮＭＯＳトランジスタ及び第１及び第２負荷用ＰＭＯＳトランジスタで構成されるＳＲＡＭデバイスであって、ＳＯＩ基板、前記ＳＯＩ基板上に形成され、第１アクセス用ＮＭＯＳトランジスタ、第１ドライブ用ＮＭＯＳトランジスタ及び第１負荷用ＰＭＯＳトランジスタで構成される第１インバータが形成される第１アクティブ領域、前記ＳＯＩ基板上に形成され、前記第２アクセス用ＮＭＯＳトランジスタ、第２ドライブ用ＮＭＯＳトランジスタ及び第２負荷用ＰＭＯＳトランジスタで構成される第２インバータが形成される第２アクティブ領域と、を含み、前記ＰＭＯＳトランジスタの形成されるアクティブ領域は前記ＮＭＯＳトランジスタの形成されるアクティブ領域と４５゜をなし、前記第１及び／または第２アクティブ領域に形成されるアクセス用ＮＭＯＳトランジスタのドレイン（またはソース）、ドライブ用ＮＭＯＳトランジスタのドレイン及び負荷用ＰＭＯＳトランジスタのドレインは、共通コンタクトを通じて電気的に連結され、前記第２アクティブ領域に形成されるアクセス用ＮＭＯＳトランジスタのドレイン（またはソース）、ドライブ用ＮＭＯＳトランジスタのドレイン及び負荷用ＰＭＯＳトランジスタのドレインは、共通コンタクトを通じて電気的に連結されることを特徴とする。
【発明の効果】
【００２３】
　本発明によれば、ＣＭＯＳタイプのＳＲＡＭデバイスをＳＯＩ基板に形成する。これにより、一つのアクティブ領域にＮＭＯＳトランジスタ及びＰＭＯＳトランジスタを同時に集積させうるので、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタ間を分離するための別途の距離確保が要求されない。また、ウェル形成工程が要求されないので、工程を単純化させうる。
【００２４】
　また、本発明によれば、アクセス用ＮＭＯＳトランジスタのドレイン（またはソース）、ドライブ用ＮＭＯＳトランジスタのドレイン及び負荷用ＰＭＯＳトランジスタのドレインが所定領域で共有コンタクトが行われるので、コンタクト数を減少させうる。
【００２５】
　また、本発明において、ＰＭＯＳトランジスタのチャンネル領域でキャリアの移動方向が［１１０］シリコン結晶方向に沿って形成されるので、ＰＭＯＳトランジスタの移動度及び電流駆動能力を向上させうる。これにより、ＰＭＯＳトランジスタの面積を減少させうる。
【発明を実施するための最良の形態】
【００２６】
　以下、添付した図面に基づいて、本発明の望ましい実施例を説明する。しかし、本発明の実施例は色々な他の形態に変形でき、本発明の範囲が後述する実施例によって限定されると解釈されてはならない。本発明の実施例は当業者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状はより明確な説明を強調するために誇張されたものであり、図面上で同じ符号で表示された要素は同じ要素を意味する。また、ある層が他の層または半導体基板の“上”にあると記載される場合に、ある層は前記他の層または半導体基板に直接接触して存在でき、または、その間に第３の層が介在されうる。
【００２７】
　図３、図４、図５及び図６を参照して、本発明の実施例を詳細に説明すれば、ＳＯＩ基板１００が備えられる。ＳＯＩ基板１００は、公知のように、ハンドリングウェーハ１０３、埋没絶縁膜１０５及びシリコン層１０７で構成される。このようなＳＯＩ基板１００は、二つのウェーハを付着させる方法と、酸素イオンを注入してシリコン基板内に埋没絶縁膜を形成する方法で形成できる。このようなＳＯＩ基板１００の採用によって素子間の完全な分離を達成でき、以後形成される素子分離膜の耐圧を改善できる。
【００２８】
　ＳＯＩ基板１００のシリコン層１０７の所定部分に素子分離膜１１０が形成され、第１アクティブ領域１２０及び第２アクティブ領域１３０が限定される。第１アクティブ領域１２０は、第１アクセストランジスタＴＡ１、第１インバータＩＮＶ１を構成する第１ＰＭＯＳトランジスタＴＰ１及び第１ＮＭＯＳトランジスタＴＮ１が形成される領域である。第２アクティブ領域１３０は、第２アクセストランジスタＴＡ２、第２インバータＩＮＶ２を構成する第２ＰＭＯＳトランジスタＴＰ２及び第２ＮＭＯＳトランジスタＴＮ２が形成される領域である。第１及び第２アクティブ領域１２０，１３０は、図４に示されたように同じ形状を有するが、１８０゜回転された形態に配置されうる。また、第１及び第２アクティブ領域１２０，１３０の間隔Ｂは、半導体素子間の電気的な特性を確保できる最短距離（アクティブアイソレーションデザインルール）にでき、従来のＮＭＯＳトランジスタ用アクティブ領域及びＰＭＯＳトランジスタ用アクティブ領域の間隔（Ａ：ラッチアップを防止するためのデザインルール）よりは十分に狭い。
【００２９】
　第１及び第２アクティブ領域１２０，１３０は、斜め方向に延びた突出部１２５，１３５を各々含む。突出部１２５，１３５は、以後ＰＭＯＳトランジスタＴＰ１，ＴＰ２が形成される領域に、斜め方向、例えば、以後形成されるワードラインと３０゜ないし６０゜程度になるように配置される。より望ましくは、突出部とワードラインとの角度を４５゜にして、突出部１２５，１３５は［１１０］シリコン結晶方向と平行するように延びる。これはＰＭＯＳトランジスタＴＰ１，ＴＰ２の主なキャリアであるホールが［１１０］シリコン結晶方向に移動する時、有効移動度が増大するためである。本実施例での第１及び第２アクティブ領域１２０，１３０は、例えば“Ｌ”字形（１８０゜反転されたＬ字形）のボディー部１２１，１３１と、ボディー部１２１，１３１のエッジ周辺部分から斜め方向、すなわち、［１１０］シリコン結晶方向に延長された突出部１２５，１３５とを含む。
【００３０】
　次いで、図３及び図５を参照して、第１、第２アクティブ領域１２０，１３０及び素子分離膜１１０の所定部分に第１、第２ゲート電極１４０，１５０及びＷＬが配置される。第１、第２ゲート電極１４０，１５０及びＷＬは、第１及び第２アクティブ領域１２０，１３０の所定部分を過ぎ、第１及び第２アクティブ領域１２０，１３０を過ぎる部分とは直交するのが望ましい。この時、各々の第１及び第２アクティブ領域１２０，１３０は、斜め方向に延びた突出部１２５，１３５を有するので、突出部１２５，１３５を過ぎる第１及び第２ゲート電極１４０，１５０も一部斜め方向に延在するようにに折られる。
【００３１】
　ここで、第１ゲート電極１４０は、第１ＰＭＯＳトランジスタＴＰ１及び第１ＮＭＯＳトランジスタＴＮ１の共通ゲート電極でありつつ、第２アクティブ領域１３０の所定部分、例えばエッジ部分１３７とオーバラップされるように延びる。この時、第１ゲート電極１４０とオーバラップされる第２アクティブ領域１３０は、以後第２インバータＩＮＶ２の出力部分となる領域である。第２ゲート電極１５０は、第２ＰＭＯＳトランジスタＴＰ２及び第２ＮＭＯＳトランジスタＴＮ２の共通ゲート電極でありつつ、第１アクティブ領域１２０の所定部分、例えば、エッジ部分１２７とオーバラップされるように延びる。この時、第２ゲート電極１５０とオーバラップされる第１アクティブ領域１２０も第１インバータＩＮＶ１の出力部分となる領域である。また、ＷＬは、例えば、本実施例では“Ｌ”字形のボディー部１２１，１３１の垂直部分と直交するように直線形態に配置されうる。
【００３２】
　第１、第２ゲート電極１４０，１５０及びＷＬの両側の第１及び第２アクティブ領域１２０，１３０に不純物が注入されて、接合領域１２２ａ，１２２ｂ，１２２ｃ，１２４ａ，１２４ｂ，１３２ａ，１３２ｂ，１３２ｃ，１３４ａ，１３４ｂが形成される。この時、第１及び第２アクティブ領域１２０，１３０のボディー部１２１，１３１にはＮタイプ不純物、例えば、リン（Ｐ）またはヒ素（Ａｓ）イオンが注入でき、第１及び第２アクティブ領域１２０，１３０の突出部１２５，１３５にはＰタイプ不純物、例えば、ホウ素が注入されうる。ここで、図面符号１２２ａは第１ＮＭＯＳトランジスタＴＮ１のソース領域を示し、１２２ｂは第１ＮＭＯＳトランジスタＴＮ１及び第１アクセストランジスタＴＡ１の共通ドレイン領域を示し、１２２ｃは第１アクセストランジスタＴＡ１のソース領域を示す。１２４ａは第１ＰＭＯＳトランジスタＴＰ１のソース領域を示し、１２４ｂは第１ＰＭＯＳトランジスタＴＰ１のドレイン領域を示し、この部分は第１ＮＭＯＳトランジスタＴＮ１及び第１アクセストランジスタＴＡ１の共通ドレインと接する。一方、図面符号１３２ａは、第２ＮＭＯＳトランジスタＴＮ２のソース領域を示し、１３２ｂは第２ＮＭＯＳトランジスタＴＮ２及び第２アクセストランジスタＴＡ２の共通ドレイン領域を示し、１３２ｃは第２アクセストランジスタＴＡ２のソース領域を示す。１３４ａは第２ＰＭＯＳトランジスタＴＰ２のソース領域を示し、１３４ｂは第２ＰＭＯＳトランジスタＴＰ２のドレイン領域を示し、この部分は第２ＮＭＯＳトランジスタＴＮ２及び第２アクセストランジスタＴＡ２の共通ドレインと接する。また、図５の“Ｐ”部分は、Ｐ型の不純物がイオン注入される領域を示す。
【００３３】
　また、第１アクティブ領域１２０の突出部１２５が分岐されるエッジ部分１２７は、第１ＰＭＯＳトランジスタＴＰ１のドレイン１２４ｂ、第２ＮＭＯＳトランジスタＴＮ１のドレイン１２２ｂ及び第１アクセストランジスタＴＡ１のドレイン１２２ｂが共通に形成される領域であって、第１インバータＩＮＶ１の出力部分となりつつ第２ゲート電極１５０とオーバラップされる。また、第２アクティブ領域１３０の突出部１３５が分岐されるエッジ部分１３７も、第２ＰＭＯＳトランジスタＴＰ２のドレイン１３４ｂ、第２ＮＭＯＳトランジスタＴＮ２のドレイン１３２ｂ及び第２アクセストランジスタＴＡ２のドレイン１３２ｂが共通に形成される領域であって、第２インバータＩＮＶ２の出力部分となりつつ第１ゲート電極１４０とオーバラップされる。ここで、エッジ部分１２７，１３７を共有領域と呼ぶ。
【００３４】
　ここで、本実施例では断絶のない一つのアクティブ領域１２０，１３０にＮＭＯＳトランジスタ及びＰＭＯＳトランジスタが全て形成されるによって、Ｐ型不純物領域とＮ型不純物領域とが相接する領域が発生する。例えば、図６に示されたように、第１アクティブ領域１２０に形成される第１ＮＭＯＳトランジスタＴＮ１のドレイン領域１２２ｂ及び第１ＰＭＯＳトランジスタＴＰ１のドレイン領域１２４ｂは、ＳＯＩ基板１００のシリコン層１０７上に素子分離膜を具備せずに相接するように形成される。しかし、前述したこの不純物領域に等電位が印加される場合、電気的に問題が発生しない。ここで、未説明の図面符号１４２は、シリコン層１０７及びゲート電極１４０間に介在されるゲート絶縁膜である。これにより、各々のアクティブ領域１２０，１３０に、ＷＬをゲート電極として利用するアクセストランジスタＴＡ１，ＴＡ２、第１及び第２ＰＭＯＳトランジスタＴＰ１，ＴＰ２及び第１及び第２ＮＭＯＳトランジスタＴＮ１，ＴＮ２が完成される。
【００３５】
　また、図面の未説明の符号ＢＬＣは第１アクセストランジスタＴＡ１のソース及びＢＬをコンタクトさせるためのコンタクト領域であり、ＤＢＬＣは第２アクセストランジスタＴＡ２のソース及びＤＢＬをコンタクトさせるためのコンタクト領域である。ＳＣ１，ＳＣ２はアクセストランジスタのドレイン、ＰＭＯＳトランジスタのドレイン、ＮＭＯＳトランジスタのドレイン及びゲート電極が同時にコンタクトされえる共有コンタクト領域を示す。また、Ｖｄｄは以後のＶｄｄライン（図示せず）とコンタクトされる領域であり、Ｖｓｓは以後のＶｓｓライン（図示せず）とコンタクトされる領域であり、ＷＬＣはワードラインコンタクト領域である。
【００３６】
　このような本発明のＳＲＡＭデバイスは、ＳＯＩ基板上に形成されるによって、ドライブ用ＮＭＯＳトランジスタ、負荷用ＰＭＯＳトランジスタ及びアクセストランジスタを一つのアクティブ領域に集積させうる。これにより、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタをラッチアップ現象を防止するために一定距離だけ離隔させる必要がないので、単位ＳＲＡＭセルが占める面積を従来に比べて約２０ないし２５％以上減少させうる。
【００３７】
　また、本実施例によるＳＲＡＭデバイスは、共有コンタクト領域ＳＣ１，ＳＣ２の採用によってコンタクト数も減少して、従来技術に比べて微細パターン形成時に工程マージンを確保できる。
【００３８】
　また、本発明のＳＲＡＭデバイスは前述したように、ＰＭＯＳトランジスタのチャンネルが［１１０］シリコン結晶面に沿って配置されることによって、ＰＭＯＳの有効移動度及び電流駆動特性が改善される。
【００３９】
　これについて、より詳細に説明すれば、次のようである。一般的にＰＭＯＳトランジスタの主なキャリアであるホールは［１１０］方向から移動度が増大して、［１１０］方向にＰＭＯＳトランジスタのチャンネルを配置すれば、動作速度が２．５倍程度上昇すると報告された場合がある。これにより、本実施例のように、ＳＲＡＭ素子の負荷用ＰＭＯＳトランジスタでキャリアの移動方向を［１１０］シリコン結晶方向に配置すれば、動作速度の増大によってＰＭＯＳトランジスタの自体面積を減少させうる。
【００４０】
　さらに具体的に説明すれば、一般的にＰＭＯＳトランジスタは、ＮＭＯＳトランジスタに比べて移動度が低いので、動作速度が遅い。このような点を補完するために、現在にはＰＭＯＳトランジスタをＮＭＯＳトランジスタに比べて３倍程度大きく形成しているが、このように、ＰＭＯＳトランジスタでキャリア移動方向を［１１０］方向に沿って配置すれば、ＰＭＯＳトランジスタの電流駆動能力が約２．５倍程度向上し、ＰＭＯＳトランジスタの面積をＮＭＯＳトランジスタのサイズ程度に減少させうる。
【００４１】
　したがって、本実施例によれば、ＰＭＯＳトランジスタの面積だけでなくＳＲＡＭ素子の面積を減少させうる。
【００４２】
　以上、本発明を望ましい実施例を詳細に説明したが、本発明は前記実施例に限定されず、本発明の技術的思想の範囲内で当業者によって色々な変形が可能である。
【産業上の利用可能性】
【００４３】
　ＰＭＯＳトランジスタの移動度及び電流駆動の特性が向上し、ＰＭＯＳトランジスタの面積を縮小できて、ＳＲＡＭ素子の集積効率を改善できる。
【図面の簡単な説明】
【００４４】
【図１】一般的なフルＣＭＯＳ　ＳＲＡＭデバイスの回路図である。
【図２】従来のバルクシリコン基板上にフルＣＭＯＳ　ＳＲＡＭデバイスを集積させた時の平面図である。
【図３】本発明の一実施例によるＳＯＩ基板上にフルＣＭＯＳ　ＳＲＡＭデバイスを集積させた時の平面図である。
【図４】図３のフルＣＭＯＳ　ＳＲＡＭデバイスのアクティブ領域だけを示す平面図である。
【図５】図３の完全ＣＭＯＳ　ＳＲＡＭデバイスのアクティブ領域、ゲート電極及びワードラインだけを示す平面図である。
【図６】図３のVI−VI’線に沿ってカットして示すＳＲＡＭデバイスの断面図である。
【符号の説明】
【００４５】
　１００　　ＳＯＩ基板
　１１０　　素子分離膜
　１２０　　第１アクティブ領域
　１３０　　第２アクティブ領域
　１４０　　第１ゲート電極
　１５０　　第２ゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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