(57)【要約】【課題】メモリーゲート（ＭＧ）のセルフアラインコンタクト（ＳＡＣ）構造部分における十分な絶縁性を確保することができる半導体装置を提供する。【解決手段】基板１上に形成された複数のフローティングゲート（ＦＧ）電極３と、これらのＦＧ電極上に設けられ、各ＦＧ電極と同じ幅を有する層間絶縁膜４と、各層間絶縁膜上にＦＧ電極より狭い幅で形成され、ＦＧ電極及び層間絶縁膜と共にＭＧを構成するコントロールゲート（ＣＧ）電極５と、これらのＣＧ電極上に設けられ、ＣＧ電極形成時のハードマスクを構成する絶縁層６と、各ＣＧ電極の側面及び層間絶縁膜の上面に形成され、外側面が層間絶縁膜４の側端面より外方にはみださない第１サイドウォール（ＳＷ）８と、第１ＳＷの外側面及び層間絶縁膜の側面並びにＦＧ電極の側面に形成された第２ＳＷ９と、第２ＳＷと絶縁層６上に形成され、ＭＧに対応したＳＡＣ形成用の絶縁膜１０とを備えた構成とする。【選択図】        図２
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【特許請求の範囲】
【請求項１】
半導体基板上にゲート絶縁膜を介して形成された複数のフローティングゲート電極と、これらのフローティングゲート電極上にそれぞれ設けられ、上記各フローティングゲート電極と同じ幅を有する層間絶縁膜と、上記各層間絶縁膜上に上記フローティングゲート電極より狭い幅で形成され、上記フローティングゲート電極及び層間絶縁膜と共にメモリーゲートを構成するコントロールゲート電極と、これらのコントロールゲート電極上にそれぞれ設けられ、上記コントロールゲート電極形成時のハードマスクを構成する絶縁膜と、上記各コントロールゲート電極の側面及び上記層間絶縁膜の上面に形成され、外側面が上記層間絶縁膜の側端面より外方にはみださないようにされた第１サイドウォールと、上記第１サイドウォールの外側面及び上記層間絶縁膜の側面並びに上記フローティングゲート電極の側面に形成された第２サイドウォールと、上記第２サイドウォールと上記絶縁膜上に形成され、上記メモリーゲートに対応したセルフアラインコンタクト形成用の絶縁膜とを備えた半導体装置。
【請求項２】
上記セルフアラインコンタクトの平面形状を円形としたことを特徴とする請求項１記載の半導体装置。
【請求項３】
上記セルフアラインコンタクトの平面形状を長方形としたことを特徴とする請求項１記載の半導体装置。
【請求項４】
上記第１サイドウォールをシリコン窒化膜で形成したことを特徴とする請求項１記載の半導体装置。
【請求項５】
上記第１サイドウォールをシリコン酸化膜で形成したことを特徴とする請求項１記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体装置、特に、セルフアラインコンタクトを備え、メモリーゲートを有する半導体装置に関するものである。
【０００２】
【従来の技術】
半導体装置の微細化に必須の技術である自己整合型のコンタクト（セルフアラインコンタクト）構造は、ゲート電極の上部及び両側壁部を窒化膜などの電気的な絶縁性を持ち、かつ、ゲート電極を埋め込んでいる高濃度にドーピングされた酸化膜（ＢＰ−ＴＥＯＳなど）とコンタクトエッチング時に選択性を持つような膜でカバーすることにより、ゲート電極との電気的絶縁性を確保できるようなコンタクト構造である。
【０００３】
セルフアラインコンタクト構造の形成に当たって重要なポイントはエッチングである。即ち、ゲート電極をカバーする窒化膜などの絶縁膜と、ゲート電極を埋め込んでいる高濃度にドーピングされた酸化膜（ＢＰ−ＴＥＯＳなど）とを高い選択比をもってエッチングできるかどうかが問題となる。
この選択比が十分に確保できなければ、コンタクトを形成するコンタクト部材とゲート電極との絶縁が不十分となる。ゲート電極の断面形状の高さ／横幅の比（アスペクト比）が高いと、当然コンタクト深さは深く、それに応じてコンタクトのエッチング時間は長くなり、エッチングのストッパとなる窒化膜にも膜減りが生ずる。この結果として所期の目的である絶縁性の確保が困難になってくる。
【０００４】
一方、アスペクト比の高いゲート電極を有する半導体装置としてＥＥ−ＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  ａｎｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）が良く知られている。この装置のゲート電極は、いわゆるメモリーゲート構造となっており、半導体基板上に形成されたソース電極とドレイン電極に挟まれたチャンネル領域上にゲート絶縁膜を介してフローティングゲート電極が形成され、更に、フローティングゲート電極上に例えば酸化／窒化／酸化膜（以下、ＯＮＯ膜という）からなる層間絶縁膜を介してコントロールゲート電極が形成された構造となっており、フローティングゲート電極に蓄積された電荷量によって変化するコントロールゲート電極のしきい値電圧の状態をメモリとして用いている。（例えば特許文献１参照）。
【０００５】
【特許文献１】
特開２０００−２１６２７２号公報（段落０００１−０００２、図１）
【０００６】
【発明が解決しようとする課題】
従来の半導体装置は以上のように構成され、メモリーゲートの断面は単体トランジスタのゲート構造よりも高いアスペクト比となるため、セルフアラインコンタクト構造部分における絶縁性の確保が困難となる。
また、ＥＥ−ＰＲＯＭにおいては、その動作原理上、消去または書き込みの動作時に非常に高い電圧がコンタクト部材とゲート電極間に印加されるため、セルフアラインコンタクト構造部分における絶縁性の確保の問題が一層厳しくなる。
更に、特許文献１に記載されたメモリーゲート構造は、フローティングゲート電極とコントロールゲート電極との間に設けられている層間絶縁膜の幅がコントロールゲート電極の幅と等しく、かつ、フローティングゲート電極の幅より狭く形成され、コントロールゲート電極の側面に形成される第１サイドウォール及びその外側面に設けられる第２サイドウォールが層間絶縁膜の側端面を覆う形になっているため、セルフアラインコンタクト形成のドライエッチング時にフォトレジストマスクの重ね合わせのずれ等に起因して層間絶縁膜側端面近傍のサイドウォールがエッチングされた場合には、高電圧印加時にセルフアラインコンタクトとフローティングゲートとがショートするという問題点があった。
【０００７】
この発明は、上記のような問題点に対処するためになされたもので、ＥＥ−ＰＲＯＭのようなメモリーゲート構造においてもセルフアラインコンタクト構造部分における十分な絶縁性を確保し、また、セルフアラインコンタクト形成のドライエッチング時において、フォトレジストマスクの重ね合わせにずれが生じた場合でもセルフアラインコンタクト部とフローティングゲート電極とがショートすることのない半導体装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】
この発明に係る半導体装置は、半導体基板上にゲート絶縁膜を介して形成された複数のフローティングゲート電極と、これらのフローティングゲート電極上にそれぞれ設けられ、上記各フローティングゲート電極と同じ幅を有する層間絶縁膜と、上記各層間絶縁膜上に上記フローティングゲート電極より狭い幅で形成され、上記フローティングゲート電極及び層間絶縁膜と共にメモリーゲートを構成するコントロールゲート電極と、これらのコントロールゲート電極上にそれぞれ設けられ、上記コントロールゲート電極形成時のハードマスクを構成する絶縁膜と、上記各コントロールゲート電極の側面及び上記層間絶縁膜の上面に形成され、外側面が上記層間絶縁膜の側端面より外方にはみださないようにされた第１サイドウォールと、上記第１サイドウォールの外側面及び上記層間絶縁膜の側面並びに上記フローティングゲート電極の側面に形成された第２サイドウォールと、上記第２サイドウォールと上記絶縁膜上に形成され、上記メモリーゲートに対応したセルフアラインコンタクト形成用の絶縁膜とを備えたものである。
【０００９】
【発明の実施の形態】
実施の形態１．
以下、この発明の実施の形態１を図にもとづいて説明する。図１は、実施の形態１の構成上の特徴を明確にするため、この発明をＥＥ−ＰＲＯＭに適用した場合の製造方法を工程順に示したものである。
先ず、図１（ａ）に示すように、シリコン基板１上に厚さ９ｎｍのＳｉＯ２からなるゲート酸化膜２、厚さ１００ｎｍのポリＳｉからなるフローティングゲート電極３、厚さ１５ｎｍの層間絶縁膜を形成するＯＮＯ膜４、厚さ１２０ｎｍのポリＳｉからなるコントロールゲート電極の下層５Ａ、厚さ１００ｎｍのＷＳｉからなり、下層５Ａと共にコントロールゲート電極５を構成するコントロールゲート電極の上層５Ｂ、厚さ２００ｎｍのＳｉＮからなり、ハードマスクを構成する絶縁層６を順次形成し、更に、絶縁層６の上にメモリーゲート用のパターンを構成する厚さ６５５ｎｍのフォトレジストパターン７を形成する。
【００１０】
次に、図１（ｂ）に示すように、フォトレジストパターン７をマスクとして絶縁層６をエッチングし、メモリーゲート形成用のハードマスク６を形成する。
次に、図１（ｃ）に示すように、ハードマスク６を用いてコントロールゲート電極の上層５Ｂ、下層５Ａをエッチングすると共に、コントロールゲート電極５Ａ、５Ｂ（合わせて５とする、以下同じ）の側面にＳｉＮからなる第１サイドウォール８を枠付け形成する。第１サイドウォール８の下端はＯＮＯ膜４の上面に接するようにする。その後、図１（ｄ）に示すように、ハードマスク６及び第１サイドウォール８をマスクにして層間絶縁膜であるＯＮＯ膜４をエッチングする。
その後、図１（ｅ）に示すように、フローティングゲート電極３をエッチングし、コントロールゲート電極５、ＯＮＯ膜４及びフローティングゲート電極３からなるメモリーゲートを形成する。
【００１１】
この時、ＯＮＯ膜４はフローティングゲート電極３と同じ幅に形成され、コントロールゲート電極５と第１サイドウォール８及びフローティングゲート電極３は次のような寸法関係に形成される。
（コントロールゲート電極の幅）＋（第１サイドウォールの厚さ）＝（フローティングゲート電極の幅）                                ……（式１）
次に、図１（ｆ）に示すように、第１サイドウォール８の外側面及びＯＮＯ膜４の側面並びにフローティングゲート電極３の側面にＳｉＮからなる第２サイドウォール９を枠付け形成すると共に、ＳｉＯ２からなる絶縁膜１０で全体を覆う。
【００１２】
その後、図２に示すように、絶縁膜１０上にフォトレジストパターン１１を形成し、これをマスクとして絶縁膜１０にドライエッチングを施し、絶縁膜１０と第２サイドウォール９との選択性が得られる条件とすることにより、セルフアラインコンタクト用の開口１２を形成する。この開口１２には、図示しないタングステンが埋め込まれ、ソース電極が形成される。
このような構成において、メモリーゲートへの書き込み、消去は周知のように、ゲート酸化膜２を通して電子のやり取りをすることにより行なわれる。
【００１３】
この実施の形態は以上のように構成され、コントロールゲート電極５の幅と第１サイドウォール８の厚さ及びフローティングゲート電極３の幅を（式１）のような関係に設定しているため、セルフアラインで形成された開口１２とコントロールゲート電極５との間の絶縁膜の厚さを十分なものとすることができ、絶縁耐性を向上することができる。なお、上記の実施の形態では、第１サイドウォール８をシリコン窒化膜ＳｉＮを用いて形成しているが、これをシリコン酸化膜、例えばＴＥＯＳ膜によって形成しても同様な効果を期待することができる。
また、セルフアラインコンタクト１３の平面形状については、図３に平面図を示すように、ＤＲＡＭで使用されているような円形にしてもよいし、図４に平面図を示すように、ＤＩＮＯＲ型フラッシュメモリーのソース線のような長方形にしてもよい。
【００１４】
【発明の効果】
この発明に係る半導体装置は、半導体基板上にゲート絶縁膜を介して形成された複数のフローティングゲート電極と、これらのフローティングゲート電極上にそれぞれ設けられ、上記各フローティングゲート電極と同じ幅を有する層間絶縁膜と、上記各層間絶縁膜上に上記フローティングゲート電極より狭い幅で形成され、上記フローティングゲート電極及び層間絶縁膜と共にメモリーゲートを構成するコントロールゲート電極と、これらのコントロールゲート電極上にそれぞれ設けられ、上記コントロールゲート電極形成時のハードマスクを構成する絶縁膜と、上記各コントロールゲート電極の側面及び上記層間絶縁膜の上面に形成され、外側面が上記層間絶縁膜の側端面より外方にはみださないようにされた第１サイドウォールと、上記第１サイドウォールの外側面及び上記層間絶縁膜の側面並びに上記フローティングゲート電極の側面に形成された第２サイドウォールと、上記第２サイドウォールと上記絶縁膜上に形成され、上記メモリーゲートに対応したセルフアラインコンタクト形成用の絶縁膜とを備えたものであるため、セルフアラインコンタクト形成のドライエッチング時において、フォトレジストマスクの重ね合わせにずれが生じた場合でも、セルフアラインコンタクト部とフローティングゲート電極とがショートすることがなく、十分な絶縁性を確保することができる。
【図面の簡単な説明】
【図１】この発明の実施の形態１の構成上の特徴を明確にするため、この発明をＥＥ−ＰＲＯＭに適用した場合の製造方法を工程順に示したものである。
【図２】この発明の実施の形態１の構成を示す概略図である。
【図３】実施の形態１のセルフアラインコンタクトの平面形状を示す概略図である。
【図４】実施の形態１のセルフアラインコンタクトの平面形状を示す概略図である。
【符号の説明】
１  シリコン基板、      ２  ゲート酸化膜、      ３  フローティングゲート電極、      ４  層間絶縁膜、      ５Ａ、５Ｂ  コントロールゲート電極、６  絶縁層、      ７  ハードマスク、      ８  第１サイドウォール、
９  第２サイドウォール、      １０  絶縁膜。
【図１】
2004186319.tif 000003
【図２】
2004186319.tif 000004
【図３】
2004186319.tif 000005
【図４】
2004186319.tif 000006