(57)【要約】【課題】電磁放射や周波数ずれを発生させずシリアルデータ転送を行う。【解決手段】それぞれがクロック発生部を備えた複数の信号処理回路を有し、各信号処理回路間はデータ信号，クロック信号，基準パルスにより制御され、クロックに同期した状態でデータの授受を行うシリアルＩ／Ｆで結ばれた信号制御装置で、複数の信号処理回路同士はデータ線と基準パルス線とで接続され、いずれかの信号処理回路がマスタであり残余の信号処理回路がスレーブとして動作し、マスタ側の信号処理回路は、測定期間においては、スレーブ側の信号処理回路に対して所定間隔の基準パルスを送信し、スレーブ側の信号処理回路は、測定期間においては、所定間隔の基準パルスを受信し、クロック発生部からのクロック信号で基準パルスを計測することによって該クロック信号の周波数のずれを測定し、実動作期間において測定結果に基づいて該クロック信号の周波数を調整する。【選択図】　　　図１
2004046597.tif 000002
【特許請求の範囲】
【請求項１】
それぞれがクロック発生部を備えた複数の信号処理回路を有し、前記各信号処理回路間はデータ信号，クロック信号，基準パルスによって制御されており、クロックに同期した状態でデータの授受を行う同期式のシリアルインタフェースで結ばれた信号制御装置であって、
複数の信号処理回路同士は、データの授受を行うデータ線と、基準パルスを授受するための基準パルス線とにより接続されており、いずれかの信号処理回路がマスタであって残余の信号処理回路がスレーブとして動作し、
マスタ側の信号処理回路は、実動作期間前の測定期間においては、スレーブ側の信号処理回路に対して所定間隔の基準パルスを送信し、
スレーブ側の信号処理回路は、測定期間においては、前記所定間隔の基準パルスを受信し、前記クロック発生部からのクロック信号で前記基準パルスを計測することによって該クロック信号の周波数のずれを測定し、測定期間後の実動作期間において前記測定結果に基づいて該クロック信号の周波数のずれを調整する、ことを特徴とする信号制御装置。
【請求項２】
前記スレーブ側の信号処理回路のクロック発生部は、
基準となる発振器からの基準発振信号を遅延させて異なる遅延時間を有する複数の遅延信号を生成するディレイチェーン部と、
前記基準発振信号に同期した遅延信号の番号である遅延段数と前記基準発振信号に同期する複数の遅延信号間の段数である同期段数とを検出する同期検出部と、
前記基準パルスの間の時間をクロック信号の１パルス単位でカウントすると共に、前記同期検出部の検出結果を参照してクロック信号の１パルス未満部分を計測する補正演算部と、を有し、
前記測定期間においてクロック発生部が発生する周波数のずれを１パルス未満の精度で測定する、
ことを特徴とする請求項１記載の信号制御装置。
【請求項３】
前記スレーブ側の信号処理回路は、
前記ディレイチェーン部からの遅延信号の選択を制御する選択制御部と、
前記選択制御部の指示に基づいて前記ディレイチェーン部から遅延信号を選択してクロック信号として出力する選択部と、
を備え、
前記補正演算部は、前記基準パルスの間の時間をクロック信号の１パルス未満の精度で計測した結果と、前記基準パルスの間の予め定められた間隔とを比較することで、該信号処理回路のクロック周波数のずれを調整するための調整係数を求め、
前記選択制御部は、前記同期検出部の検出結果と前記調整係数とに応じて遅延信号の選択を制御し、
前実動作定期間においてクロック発生部が発生するクロック信号の周波数のずれを、毎クロックごとに１パルス未満の精度で調整する、
ことを特徴とする請求項２記載の信号制御装置。
【請求項４】
各部がディジタル回路で構成されている、
ことを特徴とする請求項１乃至請求項３のいずれかに記載の信号制御装置。
【請求項５】
各部がディジタル回路で構成されており、
前記ディジタル回路で構成された各部を制御する制御手段としてのＣＰＵを備える、
ことを特徴とする請求項１乃至請求項３のいずれかに記載の信号制御装置。
【請求項６】
それぞれがクロック発生部を備えた複数の信号処理回路を有し、前記各信号処理回路間はデータ信号，クロック信号，基準パルスによって制御されており、クロックに同期した状態でデータの授受を行う同期式のシリアルインタフェースで結ばれた画像形成装置であって、
複数の信号処理回路同士は、データの授受を行うデータ線と、基準パルスを授受するための基準パルス線とにより接続されており、いずれかの信号処理回路がマスタであって残余の信号処理回路がスレーブとして動作し、
マスタ側の信号処理回路は、実動作期間前の測定期間においては、スレーブ側の信号処理回路に対して所定間隔の基準パルスを送信し、
スレーブ側の信号処理回路は、測定期間においては、前記所定間隔の基準パルスを受信し、前記クロック発生部からのクロック信号で前記基準パルスを計測することによって該クロック信号の周波数のずれを測定し、測定期間後の実動作期間において前記測定結果に基づいて該クロック信号の周波数のずれを調整する、ことを特徴とする画像形成装置。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
本発明は、信号制御装置内に複数の信号制御手段を備え、各信号制御手段はデータ信号，クロック信号，基準パルスによって制御されており、クロックに同期した状態でデータの授受を行う同期式のシリアルインタフェースで結ばれた状態の信号制御装置および画像形成装置に関し、特に、各信号制御手段間でのシリアルデータ転送の改良に関する。
【０００２】
【従来の技術】
それぞれがクロック発生部を備えた複数の信号処理手段（信号処理回路、信号処理基板、信号処理デバイスなど、以下「信号処理回路」と言う）を有する信号制御装置（画像処理装置、画像形成装置など）が存在している。
【０００３】
そして、この信号制御装置において、確実な信号処理やデータ授受のためには、それら複数の信号処理回路は同一周波数かつ同一タイミングのクロックで駆動されていることが必要である。
【０００４】
なお、ここで、複数の信号処理回路は、異なる機器間に配置された信号処理回路、同一の機器間に配置された信号処理回路、同一の機器の同一の基板上に配置された信号処理回路、などの場合が考えられる。
【０００５】
具体的には、複写機の内部で同一タイミングのクロックで動作して画像処理を実行する複数の信号処理回路や、複数の複写機を連結して動作（タンデム動作）させる場合の各複写機およびその内部の信号処理回路など、がこの例に該当する。
【０００６】
【発明が解決しようとする課題】
以上の複数の信号処理回路を同一タイミングのクロックで駆動するには、データの授受を行うデータ線と、クロック信号を授受するためのクロック信号線とにより複数の信号処理回路同士が接続されている必要がある。
【０００７】
すなわち、データ伝送と並行して、クロック信号の伝送も行うようにする必要がある。なお、このほかに、データの送信タイミングを示す基準パルスも必要となり、実際には、データ、クロック、基準パルスの３信号がそれぞれの信号線を介して伝送されている。
【０００８】
ここで、複数の信号処理回路のそれぞれの間にクロック信号線が配置されているため、そのクロック信号線からのクロックの周波数およびその高調波の電磁放射が問題となる。近年、クロックの周波数が上昇してきており、その電磁放射の影響は無視できない問題になっている。
【０００９】
また、各信号処理回路毎に発振回路を備えて同一周波数のクロックを発生させた場合、精度の高い水晶発振子を用いたとしても微妙な誤差が生じる。従って、あるタイミングで同期を取ったとしても、徐々に位相のずれが積算されてきて、同期した通信ができない状態になってしまう。
【００１０】
本発明は、上記の課題を解決するためになされたものであって、その目的は、複数の信号処理回路間はデータ信号，クロック信号，基準パルスによって制御されており、クロックに同期した状態でデータの授受を行う同期式のシリアルインタフェースで結ばれた信号制御装置において、電磁放射の問題やクロック周波数ずれを発生させることなく各信号処理回路間におけるシリアルデータ転送を行うことが可能な信号制御装置および画像形成装置を提供することにある。
【００１１】
【課題を解決するための手段】
すなわち、課題を解決する手段としての本発明は以下に説明するようなものである。
【００１２】
（１）請求項１記載の発明は、それぞれがクロック発生部を備えた複数の信号処理回路を有し、前記各信号処理回路間はデータ信号，クロック信号，基準パルスによって制御されており、クロックに同期した状態でデータの授受を行う同期式のシリアルインタフェースで結ばれた信号制御装置であって、複数の信号処理回路同士は、データの授受を行うデータ線と、基準パルスを授受するための基準パルス線とにより接続されており、いずれかの信号処理回路がマスタであって残余の信号処理回路がスレーブとして動作し、マスタ側の信号処理回路は、実動作期間前の測定期間においては、スレーブ側の信号処理回路に対して所定間隔の基準パルスを送信し、スレーブ側の信号処理回路は、測定期間においては、前記所定間隔の基準パルスを受信し、前記クロック発生部からのクロック信号で前記基準パルスを計測することによって該クロック信号の周波数のずれを測定し、測定期間後の実動作期間において前記測定結果に基づいて該クロック信号の周波数のずれを調整する、ことを特徴とする信号制御装置である。
【００１３】
この発明では、各信号処理回路間はデータ信号，クロック信号，基準パルスによって制御されており、クロックに同期した状態でデータの授受を行う同期式のシリアルインタフェースで結ばれた場合に、複数の信号処理回路同士は、データの授受を行うデータ線と、基準パルスを授受するための基準パルス線とにより接続されており、いずれかの信号処理回路がマスタであって残余の信号処理回路がスレーブとして動作する。
【００１４】
まず、マスタ側の信号処理回路は、実動作期間前の測定期間においては、スレーブ側の信号処理回路に対して所定間隔の基準パルスを送信し、スレーブ側の信号処理回路は、測定期間においては、前記所定間隔の基準パルスを受信し、前記クロック発生部からのクロック信号で前記基準パルスを計測することによって該クロック信号の周波数のずれを測定する。そして、測定期間後の実動作期間においては、スレーブ側の信号処理回路は、前記測定結果に基づいて該クロック信号の周波数のずれを調整する。これにより、マスタ側の信号処理のクロックとスレーブ側の信号処理回路のクロックとが同期した状態になる。
【００１５】
この結果、各信号処理回路間にクロック信号線とクロック信号の伝達とがなくなって電磁放射の問題が解消され、さらに、基準パルスを用いてクロック信号の周波数ずれも解消される。
【００１６】
すなわち、データ信号，クロック信号，基準パルスによって制御された各信号処理回路間で、測定期間においてクロックの伝達をせずに周波数ずれ調整を行っているため、実動作期間においても電磁放射の問題やクロック周波数ずれを発生させることなくシリアルデータ転送を行うことが可能になる。
【００１７】
（２）請求項２記載の発明は、前記スレーブ側の信号処理回路のクロック発生部は、基準となる発振器からの基準発振信号を遅延させて異なる遅延時間を有する複数の遅延信号を生成するディレイチェーン部と、前記基準発振信号に同期した遅延信号の番号である遅延段数と前記基準発振信号に同期する複数の遅延信号間の段数である同期段数とを検出する同期検出部と、前記基準パルスの間の時間をクロック信号の１パルス単位でカウントすると共に、前記同期検出部の検出結果を参照してクロック信号の１パルス未満部分を計測する補正演算部と、を有し、前記測定期間においてクロック発生部が発生する周波数のずれを１パルス未満の精度で測定する、ことを特徴とする請求項１記載の信号制御装置である。
【００１８】
この発明では、スレーブ側の信号処理回路のクロック発生部は、基準発振信号を遅延させて異なる遅延時間を有する複数の遅延信号を生成し、基準発振信号に同期した遅延信号の番号である遅延段数と基準発振信号に同期する複数の遅延信号間の段数である同期段数とを検出しておき、基準パルスの間の時間をクロック信号の１パルス単位でカウントすると共に、遅延段数や同期段数を参照してクロック信号の１パルス未満部分を計測することにより、測定期間においてクロック発生部が発生する周波数のずれを１パルス未満の精度で測定する。
【００１９】
すなわち、データ信号，クロック信号，基準パルスによって制御された各信号処理回路間で電磁放射の問題を発生させないようにしておき、かつ、ディジタルディレイ方式の調整によってクロック信号のずれの計測を測定期間において１パルス未満の精度で行うことで、実動作期間においてもクロック周波数ずれを発生させることなくシリアルデータ転送を行うことが可能になる。
【００２０】
（３）請求項３記載の発明は、前記スレーブ側の信号処理回路は、前記ディレイチェーン部からの遅延信号の選択を制御する選択制御部と、前記選択制御部の指示に基づいて前記ディレイチェーン部から遅延信号を選択してクロック信号として出力する選択部と、を備え、前記補正演算部は、前記基準パルスの間の時間をクロック信号の１パルス未満の精度で計測した結果と、前記基準パルスの間の予め定められた間隔とを比較することで、該信号処理回路のクロック周波数のずれを調整するための調整係数を求め、前記選択制御部は、前記同期検出部の検出結果と前記調整係数とに応じて遅延信号の選択を制御し、前実動作定期間においてクロック発生部が発生するクロック信号の周波数のずれを、毎クロックごとに１パルス未満の精度で調整する、ことを特徴とする請求項２記載の信号制御装置である。
【００２１】
この発明では、（２）で測定期間に基準パルスの間の時間をクロック信号の１パルス未満の精度で計測した結果と、基準パルスの間の予め定められた間隔とを比較することで、クロック周波数のずれを調整するための調整係数を求め、実動作期間において遅延信号の選択を制御する。
【００２２】
すなわち、データ信号，クロック信号，基準パルスによって制御された各信号処理回路間で電磁放射の問題を発生させないようにしておき、かつ、ディジタルディレイ方式の調整によってクロック信号のずれの計測を測定期間において１パルス未満の精度で行い、実動作期間においては１パルス未満の精度で毎クロック毎にずれ調整を行うことで、クロック周波数ずれを発生させることなくシリアルデータ転送を行うことが可能になる。
【００２３】
（４）請求項４記載の発明は、各部がディジタル回路で構成されている、ことを特徴とする請求項１乃至請求項３のいずれかに記載の信号制御装置である。
このようにディジタル回路で構成することで、複数の信号処理回路を廉価に構成することができる。さらに、ディジタル回路で構成することで、全体の１チップ化が可能になり、この結果、配線長を短縮でき、制御も容易になり、さらに精度を向上させることも可能になる。
【００２４】
（５）請求項５記載の発明は、各部がディジタル回路で構成されており、前記ディジタル回路で構成された各部を制御する制御手段としてのＣＰＵを備える、ことを特徴とする請求項１乃至請求項３のいずれかに記載の信号制御装置である。
【００２５】
このようにディジタル回路で構成して、ＣＰＵによって制御することで、複数の信号処理回路を廉価に構成することができる。さらに、ディジタル回路で構成することで、全体の１チップ化が可能になり、この結果、配線長を短縮でき、制御も容易になり、さらに精度を向上させることも可能になる。
【００２６】
（６）請求項６記載の発明は、それぞれがクロック発生部を備えた複数の信号処理回路を有し、前記各信号処理回路間はデータ信号，クロック信号，基準パルスによって制御されており、クロックに同期した状態でデータの授受を行う同期式のシリアルインタフェースで結ばれた画像形成装置であって、複数の信号処理回路同士は、データの授受を行うデータ線と、基準パルスを授受するための基準パルス線とにより接続されており、いずれかの信号処理回路がマスタであって残余の信号処理回路がスレーブとして動作し、マスタ側の信号処理回路は、実動作期間前の測定期間においては、スレーブ側の信号処理回路に対して所定間隔の基準パルスを送信し、スレーブ側の信号処理回路は、測定期間においては、前記所定間隔の基準パルスを受信し、前記クロック発生部からのクロック信号で前記基準パルスを計測することによって該クロック信号の周波数のずれを測定し、測定期間後の実動作期間において前記測定結果に基づいて該クロック信号の周波数のずれを調整する、ことを特徴とする画像形成装置である。
【００２７】
この発明の画像形成装置では、各信号処理回路間はデータ信号，クロック信号，基準パルスによって制御されており、クロックに同期した状態でデータの授受を行う同期式のシリアルインタフェースで結ばれた場合に、複数の信号処理回路同士は、データの授受を行うデータ線と、基準パルスを授受するための基準パルス線とにより接続されており、いずれかの信号処理回路がマスタであって残余の信号処理回路がスレーブとして動作する。
【００２８】
まず、マスタ側の信号処理回路は、実動作期間前の測定期間においては、スレーブ側の信号処理回路に対して所定間隔の基準パルスを送信し、スレーブ側の信号処理回路は、測定期間においては、前記所定間隔の基準パルスを受信し、前記クロック発生部からのクロック信号で前記基準パルスを計測することによって該クロック信号の周波数のずれを測定する。そして、測定期間後の実動作期間においては、スレーブ側の信号処理回路は、前記測定結果に基づいて該クロック信号の周波数のずれを調整する。これにより、マスタ側の信号処理のクロックとスレーブ側の信号処理回路のクロックとが同期した状態になる。
【００２９】
この結果、各信号処理回路間にクロック信号線とクロック信号の伝達とがなくなって電磁放射の問題が解消され、さらに、基準パルスを用いてクロック信号の周波数ずれも解消される。
【００３０】
すなわち、画像形成装置において、データ信号，クロック信号，基準パルスによって制御された各信号処理回路間で、測定期間においてクロックの伝達をせずに周波数ずれ調整を行っているため、実動作期間においても電磁放射の問題やクロック周波数ずれを発生させることなくシリアルデータ転送を行うことが可能になる。
【００３１】
【発明の実施の形態】
以下、図面を参照して、本発明の信号制御装置の実施の形態例を詳細に説明する。なお、信号制御装置に関し、先に全体を説明しておく。
【００３２】
〈本実施の形態例の信号制御装置の概要〉
この実施の形態例の信号制御装置あるいは画像形成装置では、各信号処理回路間はデータ信号，クロック信号，基準パルスによって制御されており、クロックに同期した状態でデータの授受を行う同期式のシリアルインタフェースで結ばれている。そして、以下の（１）〜（７）に記載するような特徴を有している。
【００３３】
（１）各信号処理回路間はデータ信号，クロック信号，基準パルスによって制御されており、クロックに同期した状態でデータの授受を行う同期式のシリアルインタフェースで結ばれた場合に、複数の信号処理回路同士は、データの授受を行うデータ線と、基準パルスを授受するための基準パルス線とにより接続されており、いずれかの信号処理回路がマスタであって残余の信号処理回路がスレーブとして動作する。まず、マスタ側の信号処理回路は、実動作期間前の測定期間においては、スレーブ側の信号処理回路に対して所定間隔の基準パルスを送信し、スレーブ側の信号処理回路は、測定期間においては、前記所定間隔の基準パルスを受信し、前記クロック発生部からのクロック信号で前記基準パルスを計測することによって該クロック信号の周波数のずれを測定する。そして、測定期間後の実動作期間においては、スレーブ側の信号処理回路は、前記測定結果に基づいて該クロック信号の周波数のずれを調整する。これにより、マスタ側の信号処理のクロックとスレーブ側の信号処理回路のクロックとが同期した状態になる。この結果、各信号処理回路間にクロック信号線とクロック信号の伝達とがなくなって電磁放射の問題が解消され、さらに、基準パルスを用いてクロック信号の周波数ずれも解消される。すなわち、データ信号，クロック信号，基準パルスによって制御された各信号処理回路間で、測定期間においてクロックの伝達をせずに周波数ずれ調整を行っているため、実動作期間においても電磁放射の問題やクロック周波数ずれを発生させることなくシリアルデータ転送を行うことが可能になる。
【００３４】
（２）スレーブ側の信号処理回路のクロック発生部は、基準発振信号を遅延させて異なる遅延時間を有する複数の遅延信号を生成し、基準発振信号に同期した遅延信号の番号である遅延段数と基準発振信号に同期する複数の遅延信号間の段数である同期段数とを検出しておき、基準パルスの間の時間をクロック信号の１パルス単位でカウントすると共に、遅延段数や同期段数を参照してクロック信号の１パルス未満部分を計測することにより、測定期間においてクロック発生部が発生する周波数のずれを１パルス未満の精度で測定する。すなわち、データ信号，クロック信号，基準パルスによって制御された各信号処理回路間で電磁放射の問題を発生させないようにしておき、かつ、ディジタルディレイ方式の調整によってクロック信号のずれの計測を測定期間において１パルス未満の精度で行うことで、実動作期間においてもクロック周波数ずれを発生させることなくシリアルデータ転送を行うことが可能になる。
【００３５】
（３）測定期間に基準パルスの間の時間をクロック信号の１パルス未満の精度で計測した結果と、基準パルスの間の予め定められた間隔とを比較することで、クロック周波数のずれを調整するための調整係数を求め、実動作期間において遅延信号の選択を制御する。すなわち、データ信号，クロック信号，基準パルスによって制御された各信号処理回路間で電磁放射の問題を発生させないようにしておき、かつ、ディジタルディレイ方式の調整によってクロック信号のずれの計測を測定期間において１パルス未満の精度で行い、実動作期間においては１パルス未満の精度で毎クロック毎にずれ調整を行うことで、クロック周波数ずれを発生させることなくシリアルデータ転送を行うことが可能になる。
【００３６】
（４）各部をディジタル回路で構成することで、複数の信号処理回路を廉価に構成することができる。さらに、ディジタル回路で構成することで、全体の１チップ化が可能になり、この結果、配線長を短縮でき、制御も容易になり、さらに精度を向上させることも可能になる。
【００３７】
（５）各部をディジタル回路で構成して、ＣＰＵによって制御することで、複数の信号処理回路を廉価に構成することができる。さらに、ディジタル回路で構成することで、全体の１チップ化が可能になり、この結果、配線長を短縮でき、制御も容易になり、さらに精度を向上させることも可能になる。
【００３８】
（６）画像形成装置において、各信号処理回路間はデータ信号，クロック信号，基準パルスによって制御されており、クロックに同期した状態でデータの授受を行う同期式のシリアルインタフェースで結ばれた場合に、複数の信号処理回路同士は、データの授受を行うデータ線と、基準パルスを授受するための基準パルス線とにより接続されており、いずれかの信号処理回路がマスタであって残余の信号処理回路がスレーブとして動作する。まず、マスタ側の信号処理回路は、実動作期間前の測定期間においては、スレーブ側の信号処理回路に対して所定間隔の基準パルスを送信し、スレーブ側の信号処理回路は、測定期間においては、前記所定間隔の基準パルスを受信し、前記クロック発生部からのクロック信号で前記基準パルスを計測することによって該クロック信号の周波数のずれを測定する。そして、測定期間後の実動作期間においては、スレーブ側の信号処理回路は、前記測定結果に基づいて該クロック信号の周波数のずれを調整する。これにより、マスタ側の信号処理のクロックとスレーブ側の信号処理回路のクロックとが同期した状態になる。この結果、各信号処理回路間にクロック信号線とクロック信号の伝達とがなくなって電磁放射の問題が解消され、さらに、基準パルスを用いてクロック信号の周波数ずれも解消される。すなわち、画像形成装置において、データ信号，クロック信号，基準パルスによって制御された各信号処理回路間で、測定期間においてクロックの伝達をせずに周波数ずれ調整を行っているため、実動作期間においても電磁放射の問題やクロック周波数ずれを発生させることなくシリアルデータ転送を行うことが可能になる。
【００３９】
〈信号制御装置の全体構成〉
ここでは、装置の内部で同一タイミングのクロックで動作して処理を実行する複数の信号処理回路を有する信号制御装置を、複数の信号制御装置を連結して動作（タンデム動作）させる場合について、図２を参照して説明する。
【００４０】
ここでは、信号制御装置１０００と信号制御装置２０００とが、同一タイミングのクロックでタンデム動作するように、データの授受を行うデータ線と、基準パルスを授受するための基準パルス線とにより接続されている。なお、後述するように、基準パルスを本来の基準パルスの用途（データ送受信のきっかけ）と、クロック信号の周波数ずれ調整の用途とに併用しているため、従来は必要であったクロック信号線を省略でき、信号経路を簡素することができる。
【００４１】
また、ここで、複数の信号処理回路（信号処理回路１１１０と信号処理回路１１２０）が、同一の機器（信号制御装置１０００）の同一の基板（基板１１００）上に配置されている。同様に、複数の信号処理回路（信号処理回路１２１０と信号処理回路１２２０）が、同一の機器（信号制御装置１０００）の同一の基板（基板１２００）上に配置されている。また、複数の信号処理回路（信号処理回路２１１０と信号処理回路２１２０）が、同一の機器（信号制御装置２０００）の同一の基板（基板２１００）上に配置されている。同様に、複数の信号処理回路（信号処理回路２２１０と信号処理回路２２２０）が、同一の機器（信号制御装置２０００）の同一の基板（基板２２００）上に配置されている。
【００４２】
また、複数の信号処理回路（信号処理回路１１１０と信号処理回路１１２０、信号処理回路１２１０と信号処理回路１２２０）が、同一の機器（信号制御装置１０００）の異なる基板（基板１１００と基板１２００）上に配置されている。同様に、複数の信号処理回路（信号処理回路２１１０と信号処理回路２１２０、信号処理回路２２１０と信号処理回路２２２０）が、同一の機器（信号制御装置２０００）の異なる基板（基板２１００と基板２２００）上に配置されている。
【００４３】
なお、各信号処理回路（１１１０，１１２０，１２１０，１２２０，２１１０，２１２０，２２１０，２２２０）は、オシレータＯＳＣとディジタルディレイ式クロック調整手段ＤＤとからなるクロック発生部（１１１１，１１２１，１２１１，１２２１，２１１１，２１２１，２２１１，２２２１）を有している。
【００４４】
なお、以上の構成において、「信号処理回路」は、ディジタル回路などで構成された信号処理デバイスとすることも可能である。また、同様に、以上の構成において、「機器」は画像形成装置とすることも可能である。すなわち、画像形成装置内に複数の信号処理回路を備えたものとすることができる。
【００４５】
なお、この実施の形態例のクロック発生部は、後述するように各信号処理回路にて同期したクロック信号を選択できるように細かく遅延させた多数の遅延信号を生成しておくためのものである。すなわち、本実施の形態例では、オシレータＯＳＣの発振信号を細かく遅延させて異なる遅延時間を有する複数の遅延信号を生成しておいて、その多数の遅延信号の中から選択を行い、選択した遅延信号を各信号処理回路を駆動するクロックとして用いるようにしている。このため、この実施の形態例の説明では後述するディジタルディレイ式クロック調整手段を用いているが、その他の形式のアナログ方式の遅延手段（ディレイライン）を用いることも可能である。
【００４６】
また、各信号処理回路（１１１０，１１２０，１２１０，１２２０，２１１０，２１２０，２２１０，２２２０）は、各種の信号処理を行う信号処理部（１１１０ａ，１１２０ａ，１２１０ａ，１２２０ａ，２１１０ａ，２１２０ａ，２２１０ａ，２２２０ａ，）を有している。たとえば、画像形成装置の場合には、画像処理などが信号処理に該当する。
【００４７】
〈信号制御装置の詳細構成〉
ここでは、図１を参照して、装置の内部で同一タイミングのクロックで動作して処理を実行する複数の信号処理回路を有する信号制御装置の主要部の詳細構成について、同一の機器（信号制御装置１０００）の同一の基板（基板１１００）上に配置されている複数の信号処理回路（信号処理回路１１１０と信号処理回路１１２０）の部分を、具体例にして説明する。
【００４８】
なお、他の基板上の複数の信号処理回路、異なる基板上の複数の信号処理回路、異なる機器間の信号処理回路などの場合についても同様な動作をするものとする。
【００４９】
なお、以下の説明では、信号処理回路１１１０がマスタ側の信号処理回路、信号処理回路１１２０がスレーブ側の信号処理回路である場合を具体例にして説明する。
【００５０】
信号処理回路１１１０には、クロック発生部１１１１と、このクロック発生部１１１１からのクロックを受けて動作する信号処理部１１１０ａとが配置されている。また、クロック発生部１１１１内には、所定の周波数で発振するオシレータ（ＯＳＣ）１１１２と、制御手段としてのＣＰＵ１１１３と、所定間隔の基準パルスを送信する基準パルス発生部１１１４と、オシレータ１１１２の発振信号を細かく遅延させて異なる遅延時間を有する複数の遅延信号を生成するディレイチェーン部１１１５と、多数の遅延信号の中から同期検出を行う同期検出部１１１６と、同期切り替えを行う選択制御部１１１７と、多数の遅延信号の中から選択を行う選択手段としての選択部１１１８と、を有している。
【００５１】
なお、実動作期間前の測定期間において、基準パルス発生部１１１４は、ＣＰＵ１１１３の指示とオシレータ１１１２からのクロックとを受けて、スレーブ側の信号処理回路１１２０に対して所定間隔の基準パルスを送信する。ここで、所定間隔の基準パルスとは、予め定められた間隔（たとえば、１００クロック）を有する少なくとも２つのパルスからなる信号を意味している。
【００５２】
また、信号処理回路１１２０には、クロック発生部１１２１と、このクロック発生部１１２１からのクロックを受けて動作する信号処理部１１２０ａとが配置されている。また、クロック発生部１１２１内には、所定の周波数で発振するオシレータ（ＯＳＣ）１１２２と、制御手段としてのＣＰＵ１１２３と、測定期間と実動作期間とで切り替えを行うセレクタ１１２４と、オシレータ１１２２の発振信号を細かく遅延させて異なる遅延時間を有する複数の遅延信号を生成するディレイチェーン部１１２５と、多数の遅延信号の中から同期検出を行う同期検出部１１２６と、同期切り替えを行う選択制御部１１２７と、多数の遅延信号の中から選択を行う選択手段としての選択部１１２８と、補正演算（基準パルスによるクロックの計測、クロックを補正するための調整係数の演算）を行う補正演算部１１２９と、を有している。
【００５３】
なお、シリアルデータ転送におけるデータの送信と受信とが逆になれば、基準パルスの送受信の向きも同様に逆になり、これにあわせて、クロックの周波数のずれの調整についても逆向きに実行される。
【００５４】
なお、マスタ側の信号処理回路の基準パルス発生部１１１４、スレーブ側の信号処理回路のセレクタ１１２４および補正演算部１１２９を、双方の信号処理回路が備えていて、マスタ／スレーブの役割に応じて必要な機能を選択的に使用できることも好ましい。
【００５５】
〈信号処理回路の基本部分の説明〉
ここで、信号処理回路の基本的処理である遅延信号生成、同期検出、選択（基本的ディジタルディレイ処理）について説明しておく。
【００５６】
（Ａ）遅延信号生成：
ここで、ディレイチェーン部１１１５，１１２５は、位相が少しずつ異なる遅延信号について、最低でも基準発振信号の１周期分以上、望ましくは２周期分程度にわたって生成できる段数になるようにチェーン状にインバータ等のディレイ素子が縦続接続されていることが好ましい。
【００５７】
たとえば、図３に示すように、オシレータからの基準発振信号の周期に対して微小の遅延時間を有する遅延素子（ディレイセル）を連ねた回路をチェーン状に配置し、各遅延素子の遅延信号を出力する。
【００５８】
この図３では、オシレータ１１１２からの基準発振信号を受けるディレイチェーン部１１１５の回路を示しており、ディレイセルを全く通らない出力をＤＬ０、ディレイセルを１段通る出力をＤＬ１、ディレイセルを２段通る出力をＤＬ２、そして、ディレイセルをｎ段通る出力をＤＬｎ、としている。なお、他のディレイチェーン部も同様な構成である。なお、このディレイチェーン部に関しては、遅延素子の後段にインバータのような微小の遅延値で反転論理のものを連ねることにより、デューティーの崩れを最小限にし、各段数の出力間隔をできるだけ細かく均等にする回路やレイアウトにすることが望ましい。
【００５９】
図４は図３の回路構成により得られる遅延信号の様子を示したものであり、図４（ａ）は遅延なしの基準発振信号（ＤＬ０）であり、オシレータからの基準発振信号と等しい状態である。以下、ＤＬの後の数字が遅延段数を示しており、ディレイセルを１段通る出力をＤＬ１、ディレイセルを２段通る出力をＤＬ２、そして、ディレイセルを１００段通る出力をＤＬ１００、ディレイセルを２００段通る出力をＤＬ２００、としている。ここでは、ＤＬ０とＤＬ１００とＤＬ２００とが位相が合致している様子を示している。
【００６０】
（Ｂ）同期検出：
同期検出部１１１６，１１２６は、タイミング信号（この実施の形態例では、クロック発生部からのクロックＣＬＫ、あるいは、クロックＣＬＫに同期して生成された信号、あるいは遅延なしのＤＬ０）を受け、遅延信号群（図１▲２▼、▲２▼′）の中でタイミング信号に同期している遅延信号の段数（同期ポイント）を検出する検出手段であり、同期ポイント情報（図１▲３▼、▲３▼′）を出力する。ここで、同期検出部１１１６，１１２６は、遅延信号群（図１▲２▼、▲２▼′）の中で、最初にタイミング信号に同期している第１同期ポイント情報ＳＰ１と、２番目にタイミング信号に同期している第２同期ポイント情報ＳＰ２と、を出力できることが好ましい。
【００６１】
ディレイチェーン部１１１５，１１２５からの複数の遅延信号は、温度変化などの影響によって遅延時間に変動が生じている可能性があるため、このようにして、所定の変動しない時間（タイミング信号から次のタイミング信号までの間（クロック発生部は水晶発振などであり、殆ど変化が生じていない））に、どれだけの遅延信号が含まれているかを検出しておく。
【００６２】
このようにすることで、温度変化によって個々のディレイセルの遅延時間が変化したとしても、装置全体としては何ら影響を受けることがなくなるという利点がある。
【００６３】
図５の例では、タイミング信号（図５（ａ））や遅延無しのＤＬ０（図５（ｂ））に対して、１００段目のＤＬ１００と２００段目のＤＬ２００とが一致したタイミングとなっている。したがって、ＳＰ１＝１００、ＳＰ２＝２００である。すなわち、１周期の段数（同期段数）ＰＲＤは、ＰＲＤ＝ＳＰ２−ＳＰ１＝２００−１００＝１００である。
【００６４】
（Ｃ）選択制御：
選択制御部１１１７、１１２７は、同期検出部１１１６、１１１６からの同期ポイント情報（図１▲３▼、▲３▼′）と、必要な調整係数（図１▲４▼”）とに応じて、遅延信号群（図１▲２▼、▲２▼′）の中からどの位相の遅延信号を選択すべきかのセレクト信号（図１▲５▼、▲５▼′）を生成して選択部１１１８、１１２８に出力する。
【００６５】
この場合、ディレイチェーン部１１１５、１１２５のディレイ１段当たりの遅延時間は熱などの影響によって変化することがあるが、水晶発振精度の１クロックパルス期間Ｔ内に同期段数ＰＲＤ（ＰＲＤ＝ＳＰ２−ＳＰ１）が何段含まれるかにより、ディレイ１段当たりの遅延時間を求めることができる。
【００６６】
このため、選択制御部１１１７、１１２７は、このようにして求めたディレイ１段当たりの遅延時間Ｔ／ＰＲＤと、ＣＰＵからのアジャスト量（図１▲４▼、▲４▼′）とを受けて、遅延信号群（図１▲２▼、▲２▼′）の中からどの位相の遅延信号を選択すべきかのセレクト信号（図１▲５▼、▲５▼′）を生成して選択部１１１８、１１２８に出力する。
【００６７】
（Ｄ）パルス選択、クロック出力：
選択部１１１８，１１２８は選択制御部１１１７，１１２７からのセレクト信号（図１▲５▼、▲５▼′）に含まれるセレクト段数を受け、遅延信号群（図１▲２▼、▲２▼′）の中から対応する位相の遅延信号を選択し、各クロック発生部でのクロック信号（図１▲６▼、▲６▼′）として出力する。
【００６８】
この結果、ディレイチェーン部１１１５、１１２５のディレイ１段当たりの遅延時間が熱などの影響によって変化したとしても、選択部１１１８、１１２８からは一定の周波数のクロック信号が出力される。
【００６９】
なお、本実施の形態例では、以上の基本的ディジタルディレイ処理である遅延信号生成、同期検出、パルス選択によって安定したクロック信号の出力をすることに加え、以下の手順（測定期間／実動作期間）によりマスタ側とスレーブ側とでクロック周波数を一致させることを特徴としている。
【００７０】
すなわち、マスタ側の信号処理回路１１１０は、以上の基本的ディジタルディレイ処理によって安定したクロック信号を生成している。また、スレーブ側の信号処理回路１１２０は、以上の基本的ディジタルディレイ処理によって安定したクロック信号を生成することに加え、マスタ側のクロック周波数に一致させる処理を行っている。
【００７１】
〈信号制御装置の詳細説明〉
以下、本発明の信号制御装置の実施の形態例を詳細に説明する。なお、本実施の形態例の信号制御装置は、大きく分けて、測定期間の動作と、実動作期間の動作とが存在している。
【００７２】
また、信号処理回路は、マスタ側の信号処理回路とスレーブ側の信号処理回路とが存在している。なお、これら測定期間と実動作期間とにおける制御は、各ＣＰＵが動作プログラムに従って実行すればよい。以下、順を追って説明する。
【００７３】
〔１〕測定期間：
マスタ側の信号処理回路１１１０は、実動作期間前の測定期間においては、ＣＰＵ１１１３の指示（図１▲７▼）を受けて、オシレータ１１１２からのクロック（図１▲１▼）を参照し、スレーブ側の信号処理回路１１２０に対して所定間隔の基準パルス（図１▲８▼）を送信する（図６Ｓ１）。ここで、所定間隔の基準パルスとは、予め定められた間隔の少なくとも２つのパルスからなる信号であり、ここでは、１００クロック分の間隔を有する２つのパルスであるとする。
【００７４】
一方、スレーブ側の信号処理回路１１２０は、実動作期間前の測定期間においては、ＣＰＵ１１２３の指示（図１▲７▼′）を受けて、セレクタ１１２４は基準パルス（図１▲８▼）を通過させるように切り替わっている。このため、同期検出部１１２６は、ディレイチェーン部１１２５からの遅延信号群（図１▲２▼′）の中で、受信（図６Ｓ２）した基準パルス（図１▲８▼）に同期している遅延信号の段数（同期ポイント）を検出する（図６Ｓ３）。
【００７５】
すなわち、補正演算部１１２９は、所定間隔（たとえば、オシレータ１１１２のクロック信号の１００パルス分（図７（ｂ）））となるような基準パルス（図７ａ１、ａ２）を受信する。
【００７６】
この所定間隔の基準パルス（図７（ａ））を受けた補正演算部１１２９側では、この基準パルス間隔をクロック発生部１１２１にて計測する。すなわち、本来（クロック発生部１１１１のクロックと一致していれば）クロック１００パルス分である基準パルス間隔を、オシレータ１１２２のクロックによって計測することで、オシレータ１１２２のクロック周波数のずれを求めることができる。
【００７７】
たとえば、同期検出部１１２６での検出結果の同期段数ＰＲＤによって計測（図６Ｓ３）した結果、図７（ｃ）のように９９．７５パルスであれば、補正演算部１１２９は、（９９．７５−１００．００）／１００．００＝−０．００２５のように調整係数を求める（図６Ｓ４）。
【００７８】
これは、クロック発生部１１２１側でクロック発生部１１１１と同じ周波数にするためには、１クロックパルス毎に、０．００２５だけクロック周期を早める必要があることを意味している。また、たとえば、補正演算部１１２９で計測した結果、図７（ｄ）のように１００．２５パルスであれば、（１００．２５−１００．００）／１００．００＝＋０．００２５のように調整係数を求める。これは、１クロックパルス毎に、０．００２５だけクロック周期を遅らせる必要があることを意味している。
【００７９】
図８は補正演算部１１２９での基準パルスの計測の様子を示したタイムチャートである。図８（ａ）のような基準パルスを受信した場合、オシレータ１１２２のクロック信号（図８（ｂ））のうち基準パルスの間隔に含まれる▲１▼部分が計測対象期間となる。
【００８０】
この計測対象期間▲２▼内にスタートタイミングが含まれるオシレータ１１２２からのクロックパルスを１〜１００とする（図８（ｃ）参照）。そして、この計測対象期間▲２▼内に完全に含まれているパルスを、補正演算部１１２９内のカウンタなどによって計測する。ここでは、図８（ｄ）のように▲２▼期間内に９９パルスがカウントされる。
【００８１】
つぎに、先頭の基準パルス開始タイミング（計測開始タイミング）からクロックパルス開始までの１クロックパルス未満の期間▲３▼（図８（ｅ）参照）を求める。この期間▲３▼は、同期段数ＰＲＤとこの時点での第１同期ポイント情報ＳＰ１とを基にして、（ＰＲＤ−ＳＰ１）／ＰＲＤとして求めることができる。ここで、ＰＲＤ＝１００、この時点でのＳＰ１＝３０であるとすると、（１００−３０）／１００＝０．７０と求められる。
【００８２】
つぎに、クロックパルス終了タイミングから最後尾の基準パルス終了タイミング（計測終了タイミング）までの１クロックパルス未満の期間▲４▼（図８（ｆ）参照）を求める。この期間▲３▼は、同期段数ＰＲＤとこの時点での第１同期ポイント情報ＳＰ１′とを基にして、ＳＰ１′／ＰＲＤとして求めることができる。ここで、ＰＲＤ＝１００、この時点でのＳＰ１′＝５であるとすると、５／１００＝０．０５と求められる。
【００８３】
従って、計測対象期間▲２▼は、９９＋０．７０＋０．０５＝９９．７５と、１クロックパルス未満の精度で求めることができる。すなわち、補正演算部１１２９は、基準パルスの間の時間をクロック信号の１パルス単位でカウントすると共に、同期検出部１１２６の検出結果を参照してクロック信号の１パルス未満部分を正確に計測している。
【００８４】
以上のようにして、マスタ側の信号処理回路１１１０からの基準パルス（図１▲８▼）を、補正演算部１１２９がスレーブ側の信号処理回路１１２０のクロックで計測することで、スレーブ側のクロック周波数のずれとその調整係数（図１▲４▼”）とを求めることが可能になる。
【００８５】
〔２〕実動作期間：
測定期間後の実動作期間では、マスタ側の信号処理回路１１１０は、基本的ディジタルディレイ処理によって安定したクロック信号の出力を実行しており、特別な動作は行わない。
【００８６】
一方、スレーブ側の信号処理回路１１２０は、測定期間後の実動作期間においては、ＣＰＵ１１２３の指示（図１▲７▼′）を受けて、セレクタ１１２４はオシレータ１１２２からのクロック（図１▲１▼′）を通過させるように切り替わっている。このため、同期検出部１１２６は、ディレイチェーン部１１２５が生成（図６Ｓ５）した遅延信号群（図１▲２▼′）の中で、クロック信号（図１▲１▼′）に同期している遅延信号の段数（同期ポイント）を検出する（図６Ｓ６）。
【００８７】
そして、選択制御部１１２７は、同期検出部１１２６からの同期ポイント情報（図１▲３▼′）と、ＣＰＵ１１２３からのアジャスト量（図１▲４▼′）と、補正演算部１１２９からの調整係数（図１▲４▼”）とを受けて、遅延信号群（図１▲２▼′）の中からどの位相の遅延信号を選択すべきかのセレクト信号（図１▲５▼′）を生成して選択部１１２８に出力する（図６Ｓ７）。
【００８８】
さらに、選択部１１２８は、選択制御部１１２７からのセレクト信号（図１▲５▼′）に含まれるセレクト段数を受け、遅延信号群（図１▲２▼′）の中から対応する位相の遅延信号を選択し、各クロック発生部１１２１でのクロック信号（図１▲６▼′）として出力する（図６Ｓ８）。
【００８９】
この結果、ディレイチェーン部１１２５のディレイ１段当たりの遅延時間が熱などの影響によって変化したとしても、さらに、マスタ側の信号処理回路の遅延時間と異なっていたとしても、選択部１１２８からは一定の周波数かつマスタ側の周波数に合致したクロック信号が出力される。
【００９０】
〈信号制御装置の効果〉
以上の構成と動作の信号制御装置では、各信号処理回路間にクロック信号線とクロック信号の伝達とがなくなって電磁放射の問題が解消される、さらに、基準パルスを用いてクロック信号の周波数ずれも解消される。すなわち、データ信号，クロック信号，基準信号によって制御された各信号処理回路間で、電磁放射の問題やクロック周波数ずれを発生させることなくシリアルデータ転送を行うことが可能になる。
【００９１】
すなわち、異なる機器間に配置された信号処理回路、同一の機器間に配置された信号処理回路、同一の機器の同一の基板上に配置された信号処理回路、などのいずれの場合にも良好な結果が得られる。具体的には、複写機の内部で同一タイミングのクロックで動作して画像処理を実行する複数の信号処理回路や、複数の複写機を連結して動作（タンデム動作）させる場合の各複写機およびその内部の信号処理回路などで良好な結果が得られるようになる。
【００９２】
〈その他の実施の形態例〉
以上の実施の形態例の動作では図１において信号処理回路１１１０と信号処理回路１１２０とだけを詳細に示したが、同様な信号処理回路を多数接続しておくことで、基準となる信号処理回路のクロック周波数に合致するように他の信号処理回路のクロック周波数を調整することが可能になる。
【００９３】
また、以上の実施の形態例の信号制御装置は各種の装置に適用することが可能であるが、複数の処理のための回路基板を装置内に有していて同期した処理が必要となる画像形成装置（複写機、プリンタ、ファクシミリ装置）に適用することで極めて良好な結果を得ることができる。
【００９４】
さらに、複数の画像形成装置をタンデム接続して同期状態で並行処理する場合などにも、本実施の形態例を適用することで良好な結果が得られる。
また、以上の実施の形態例の説明では、ディジタルディレイ式クロック調整手段を用いているが、その他の形式のアナログ方式の遅延手段（ディレイライン）を用いることも可能である。ただし、１チップ化による回路構成の利点、１チップ化による配線長の短縮、熱や温度変化による誤差の影響、制御の容易性、などの点で、上述したディジタルディレイ式クロック調整手段を用いることが好ましい。
【００９５】
以上の実施の形態例において、複数の信号処理回路やＣＰＵは、信号処理回路をディジタルディレイ式クロック調整手段で構成した場合には、全体をディジタル回路により構成することが可能である。このため、各信号処理回路におけるクロック発生部の周波数のずれの調整を容易かつ正確に、ディジタル的に行うことが可能になる。
【００９６】
また、全回路をディジタル回路で構成することにより、従来のアナログ方式のディレイラインの価格の数分の一程度という低コスト化が実現できる。更に、ゲート・アレイ等の集積回路内で１チップで構成することにより、外付けディレイラインで問題となる干渉も発生せず、信号ノイズの問題も解消される。
【００９７】
【発明の効果】
以上詳細に説明したように、本発明では、以下のような効果が得られる。
（１）信号制御装置の発明では、各信号処理回路間はデータ信号，クロック信号，基準パルスによって制御されており、クロックに同期した状態でデータの授受を行う同期式のシリアルインタフェースで結ばれた場合に、複数の信号処理回路同士は、データの授受を行うデータ線と、基準パルスを授受するための基準パルス線とにより接続されており、いずれかの信号処理回路がマスタであって残余の信号処理回路がスレーブとして動作する。まず、マスタ側の信号処理回路は、実動作期間前の測定期間においては、スレーブ側の信号処理回路に対して所定間隔の基準パルスを送信し、スレーブ側の信号処理回路は、測定期間においては、前記所定間隔の基準パルスを受信し、前記クロック発生部からのクロック信号で前記基準パルスを計測することによって該クロック信号の周波数のずれを測定する。そして、測定期間後の実動作期間においては、スレーブ側の信号処理回路は、前記測定結果に基づいて該クロック信号の周波数のずれを調整する。これにより、マスタ側の信号処理のクロックとスレーブ側の信号処理回路のクロックとが同期した状態になる。この結果、各信号処理回路間にクロック信号線とクロック信号の伝達とがなくなって電磁放射の問題が解消され、さらに、基準パルスを用いてクロック信号の周波数ずれも解消される。すなわち、データ信号，クロック信号，基準パルスによって制御された各信号処理回路間で、測定期間においてクロックの伝達をせずに周波数ずれ調整を行っているため、実動作期間においても電磁放射の問題やクロック周波数ずれを発生させることなくシリアルデータ転送を行うことが可能になる。
【００９８】
（２）画像形成装置の発明では、各信号処理回路間はデータ信号，クロック信号，基準パルスによって制御されており、クロックに同期した状態でデータの授受を行う同期式のシリアルインタフェースで結ばれた場合に、複数の信号処理回路同士は、データの授受を行うデータ線と、基準パルスを授受するための基準パルス線とにより接続されており、いずれかの信号処理回路がマスタであって残余の信号処理回路がスレーブとして動作する。まず、マスタ側の信号処理回路は、実動作期間前の測定期間においては、スレーブ側の信号処理回路に対して所定間隔の基準パルスを送信し、スレーブ側の信号処理回路は、測定期間においては、前記所定間隔の基準パルスを受信し、前記クロック発生部からのクロック信号で前記基準パルスを計測することによって該クロック信号の周波数のずれを測定する。そして、測定期間後の実動作期間においては、スレーブ側の信号処理回路は、前記測定結果に基づいて該クロック信号の周波数のずれを調整する。これにより、マスタ側の信号処理のクロックとスレーブ側の信号処理回路のクロックとが同期した状態になる。この結果、各信号処理回路間にクロック信号線とクロック信号の伝達とがなくなって電磁放射の問題が解消され、さらに、基準パルスを用いてクロック信号の周波数ずれも解消される。すなわち、画像形成装置において、データ信号，クロック信号，基準パルスによって制御された各信号処理回路間で、測定期間においてクロックの伝達をせずに周波数ずれ調整を行っているため、実動作期間においても電磁放射の問題やクロック周波数ずれを発生させることなくシリアルデータ転送を行うことが可能になる。
【図面の簡単な説明】
【図１】本発明の一実施の形態例の信号制御装置の主要部の電気的構成を示す構成図である。
【図２】本発明の一実施の形態例の信号制御装置の全体の電気的構成を示す構成図である。
【図３】本発明の一実施の形態例の信号制御装置の主要部の電気的構成を示す構成図である。
【図４】本発明の一実施の形態例の信号制御装置の動作状態を説明するタイムチャートである。
【図５】本発明の一実施の形態例の信号制御装置の動作状態を説明するタイムチャートである。
【図６】本発明の一実施の形態例の信号制御装置の動作状態を説明するフローチャートである。
【図７】本発明の一実施の形態例の信号制御装置の動作状態を説明するタイムチャートである。
【図８】本発明の一実施の形態例の信号制御装置の動作状態を説明するタイムチャートである。
【符号の説明】
１０００　信号制御装置
１１００　基板
１１１０　信号処理回路
１１１０ａ　信号処理部
１１１１　クロック発生部
１１２０　信号処理回路
１１２０ａ　信号処理部
１１２１　クロック発生部
１２００　基板
１２１０　信号処理回路
１２１１　クロック発生部
１２１０ａ　信号処理部
１２２０　信号処理回路
１２２１　クロック発生部
１２２０ａ　信号処理部
２０００　信号制御装置
２１００　基板
２１１０　信号処理回路
２１１０ａ　信号処理部
２１１１　クロック発生部
２１２０　信号処理回路
２１２０ａ　信号処理部
２１２１　クロック発生部
２２００　基板
２２１０　信号処理回路
２２１０ａ　信号処理部
２２１１　クロック発生部
２２２０　信号処理回路
２２２０ａ　信号処理部
２２２１　クロック発生部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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