(57)【要約】【課題】プロセスおよび温度変動に左右されないバンドギャップ基準回路を特定する。【解決手段】この回路は、第１、第２、第３、第４のノードを有する電流−電圧ミラー回路と、供給電圧のソースと第１のノードとの間に結合される電流経路を有するトランジスタと、第１のノードに結合される入力部および第４のノードに結合される制御端子を有する電流ミラー部と、電流ミラー部の出力部と接地との間に結合される直列接続の第１の抵抗器および第１のダイオードと、第３のノードと接地との間に結合される直列接続の第２の抵抗器および第２のダイオードと、第２のノードと接地との間に結合される第３のダイオードと、第４のノードに結合される第１の入力部、電流ミラー部の出力部に結合される第２の入力部、およびトランジスタのゲートに結合される出力部を有する差動増幅器とを含む。【選択図】        図３
2004240943.tif 000002
【特許請求の範囲】
【請求項１】
バンドギャップ基準回路であって、
第１のノード、第２のノード、第３のノード、および第４のノードを有する電流−電圧ミラー回路と、
ゲートと、供給電圧のソースと第１のノードとの間に結合される電流経路とを有するトランジスタと、
第１のノードに結合される入力部、第４のノードに結合される制御端子、および出力部を有する電流ミラー部と、
電流ミラー部の出力部と接地との間で結合される直列接続される第１の抵抗器および第１のダイオードと、
第３のノードと接地との間で結合される直列接続される第２の抵抗器および第２のダイオードと、
第２のノードと接地との間に結合される第３のダイオードと、
第４のノードに結合される第１の入力部、バンドギャップ基準電圧を生成するための電流ミラー部の出力部に結合される第２の入力部、およびトランジスタのゲートに結合される出力部を有する差動増幅器とを含む、バンドギャップ基準回路。
【請求項２】
電流−電圧ミラーは、
第４のノードに結合される入力部、出力部、および第１のノードに結合されるソース端子を有するＰＭＯＳ電流ミラーと、
ＰＭＯＳ電流ミラーの出力部に結合される入力部、第４のノードに結合される出力部、第２のノードを形成する第１のソース端子、および第３のノードを形成する第２のソース端子を有するＮＭＯＳ電流ミラーとを含む、請求項１に記載のバンドギャップ回路。
【請求項３】
電流ミラー部は、制御端子を形成するゲート、出力部を形成するドレイン、および入力部を形成するソースを有するＰＭＯＳトランジスタを含む、請求項１に記載のバンドギャップ回路。
【請求項４】
差動増幅器は、
ＰＭＯＳ負荷回路と、
第１の入力部を形成するゲート、ＰＭＯＳ負荷回路に結合されるドレイン、およびソースを有する第１のＮＭＯＳトランジスタと、
第２の入力部を形成するゲート、ＰＭＯＳ負荷回路に結合されるドレイン、およびソースを有する第２のＮＭＯＳトランジスタと、
第１のＮＭＯＳトランジスタおよび第２のＮＭＯＳトランジスタのソースに結合されるドレイン、バイアス電圧を受けるゲート、および接地に結合されるソースを有する第３のＮＭＯＳトランジスタとを含む、請求項１に記載のバンドギャップ回路。
【請求項５】
第４のノードに結合される入力部とバイアス電圧を生成するための出力部とを有するバイアス回路をさらに含む、請求項４に記載のバンドギャップ回路。
【請求項６】
バイアス回路は、
入力部を形成するゲート、第１のノードに結合されるソース、およびドレインを有するＰＭＯＳトランジスタと、
バイアス電圧を生成するためのＰＭＯＳトランジスタのドレインに結合されるアノードと、接地に結合されるカソードとを有するダイオード接続されたＮＭＯＳトランジスタとを含む、請求項５に記載のバンドギャップ回路。
【請求項７】
第１のノードと接地との間で結合されるキャパシタをさらに含む、請求項１に記載のバンドギャップ回路。
【請求項８】
キャパシタはキャパシタ接続ＮＭＯＳトランジスタを含む、請求項７に記載のバンドギャップ回路。
【請求項９】
トランジスタのゲートと、差動増幅器の第１の入力部および第２の入力部ならびに出力部とに結合されるスタートアップ回路をさらに含む、請求項１に記載のバンドギャップ回路。
【請求項１０】
スタートアップ回路は、
供給電圧のソースに結合されるソース、接地に結合されるゲート、およびドレインを有するＰＭＯＳトランジスタと、
ＰＭＯＳトランジスタのドレインに結合されるゲート、接地に結合されるソース、および差動増幅器に結合されるドレインを有する第１のＮＭＯＳトランジスタと、
ＰＭＯＳトランジスタのドレインに結合されるゲート、接地に結合されるソース、および差動増幅器に結合されるドレインを有する第２のＮＭＯＳトランジスタと、
ＰＭＯＳトランジスタのドレインに結合されるドレイン、接地に結合されるソース、および差動増幅器に結合されるゲートを有する第３のＮＭＯＳトランジスタとを含む、請求項９に記載のバンドギャップ回路。
【請求項１１】
電流−電圧ミラーは１対のＰＭＯＳトランジスタを含み、
電流ミラー部はＰＭＯＳトランジスタを含み、
電流−電圧ミラーおよび電流ミラー部内のＰＭＯＳトランジスタのサイズは、実質的に同じである、請求項１に記載のバンドギャップ回路。
【請求項１２】
第２のダイオードおよび第３のダイオードは各々、実質的に同じエミッタサイズを有するダイオード接続されたバイポーラＰＮＰトランジスタを含む、請求項１に記載のバンドギャップ回路。
【請求項１３】
第１のダイオードは、第２のダイオードおよび第３のダイオードのエミッタ領域の実質的に１０倍を有するダイオード接続されたバイポーラＰＮＰトランジスタを含む、請求項１２に記載のバンドギャップ回路。
【請求項１４】
第１のダイオードは、各々が第２のダイオードおよび第３のダイオードと実質的に同じエミッタ領域を有する１０個の並列なトランジスタを含んだダイオード接続されたバイポーラＰＮＰトランジスタを含む、請求項１２に記載のバンドギャップ回路。
【請求項１５】
第１の抵抗器は、第２の抵抗器の実質的に１０．５倍の抵抗を有する、請求項１に記載のバンドギャップ回路。
【請求項１６】
第１の抵抗器の抵抗は６３０Ｋオームに実質的に等しい、請求項１に記載のバンドギャップ回路。
【請求項１７】
第２の抵抗器の抵抗は６０Ｋオームに実質的に等しい、請求項１に記載のバンドギャップ回路。
【請求項１８】
バンドギャップ基準回路であって、
基準電圧を生成するための電流−電圧ミラー回路と、
電流−電圧ミラー回路に結合される電流ミラー部と、
電流ミラー部に結合される直列接続された第１の抵抗器および第１のダイオードと、
電流−電圧ミラー回路に結合される直列接続された第２の抵抗器および第２のダイオードと、
電流−電圧ミラー回路に結合される第３のダイオードと、
電流−電圧ミラー回路に結合される第１の入力部、介在するトランジスタを通して電流−電圧ミラー回路に結合される出力部、およびバンドギャップ基準電圧を生成するための電流ミラー部に結合される第２の入力部を有する差動増幅器とを含む、バンドギャップ基準回路。
【請求項１９】
第１の抵抗器の抵抗は、第２の抵抗器よりも大きい、請求項１８に記載のバンドギャップ基準回路。
【請求項２０】
第１のダイオードのサイズは第２のダイオードのサイズよりも大きい、請求項１８に記載のバンドギャップ基準回路。
【発明の詳細な説明】
【０００１】
【発明の分野】
この発明の分野は、集積回路基準電圧発生回路に関し、より具体的には、バンドギャップ電圧発生回路に関する。
【０００２】
【発明の背景】
温度変動、供給電圧変動、プロセス変動、または基準電圧に左右されない電圧レベルが、多くの集積回路応用にとって望ましい。このような基準電圧を生成するための周知の方法は、「バンドギャップ基準」と呼ばれる。なぜならば、この回路は、基準電圧のための基礎としてシリコンのバンドギャップに依存するためである。
【０００３】
シリコンのバンドギャップは、順方向にバイアスされたダイオードにおける電圧降下と、順方向にバイアスされたダイオードの電流−電圧曲線の傾きとの両方を決定する。これらの値は、予想可能であり、プロセス変動を受けにくいため、ほぼ安定した基準電圧を生成するのに好適である。
【０００４】
順方向にバイアスされたダイオードにおける電圧降下は、ダイオードの温度が上昇するにつれて、減少する。ダイオードに流れる電流を１０倍増加させるために必要とされる電圧の増加は、温度が上昇するにつれて、増える。バンドギャップ基準電圧ジェネレータは、これらの効果のうちの一方を他方でオフセットすることによって、温度が変化するときに一定の電圧を達成することができる。１つのダイオード電圧降下の電圧変動を温度でオフセットするために、電流における約１０１０．５の変化が引き起こす電圧変動が用いられなければならない。ダイオードは、非常に大きな電流変化においては通常は線形ではないため、電流変化値を乗算する方法が通例用いられる。
【０００５】
バンドギャップ回路は、同じ電流および電圧を回路の第１の脚部と第２の脚部とに流すための電流−電圧ミラーと、同じ電流を回路の第３の脚部に流すための電流ミラーとを用いることによって、達成され得る。回路の第１の脚部は、接地へと順方向にバイアスされたダイオードであり、回路の第２の脚部は、接地へと順方向にバイアスされたダイオードと直列な抵抗器であり、第２の脚部のダイオードは、第１の脚部のダイオードのサイズの１０倍である。抵抗器において生成される電圧は、電流電圧ミラーが完全に機能すると仮定すると、順方向にバイアスされたダイオード電流−電圧曲線の傾きのみの関数である。回路の第３の脚部は、接地へと順方向にバイアスされたダイオードと直列な抵抗器である。第３の脚部の抵抗器は、約１０．５×第２の脚部の抵抗器の抵抗を有し、第３の脚部のダイオードは、第１の脚部のダイオードと同じである。第３の脚部における電圧は、電流−電圧ミラーおよび電流ミラーが、温度変動、プロセス変動、および供給電圧変動に左右されないで機能すると仮定すると、温度、プロセス、および供給電圧から独立した電圧である。
【０００６】
ここで図１を参照して、先行技術のバンドギャップ基準電圧回路１０の、組合せブロックおよび概略図が示される。図１の回路１０では、ＰＭＯＳトランジスタ１２７、１２９、および１３１が同一である。図示されるような「電流−電圧」ミラー回路１２を形成するために、ＰＭＯＳトランジスタ１２７および１２９は、電流ミラー回路を形成し、これは、ＮＭＯＳトランジスタ１２８および１３０に結合され、これらは、修正された電流ミラー回路を形成する（なお、ソースはともに結合されない）。トランジスタ１３１は、ＰＭＯＳトランジスタ１２７および１２９を流れる電流をミラーリングするための電流ミラー部１４である。
【０００７】
ＰＮＰバイポーラトランジスタ１１１および１１３は、エミッタ領域に関して同一である。なお、トランジスタ１１１、１１２、および１１３はすべて、ダイオード接続トランジスタを用いて形成されるダイオードであり、コレクタは、当該技術分野で公知であるように、トランジスタのベースに短絡する。ＰＮＰバイポーラトランジスタ１１２は、１０倍のエミッタ領域を有するか、代替的には、並列に接続されたトランジスタ１１１と同一である１０個のトランジスタである。
【０００８】
電流−電圧ミラーは、１１１に流れる電流を１１２に流れる電流と等しくする。電流−電圧ミラーはまた、１３０のソース電圧を１２８のソース電圧と等しくする。このような電流−電圧ミラー回路は、その中の飽和状態で動作するべきトランジスタに依存する。なぜならば、飽和状態で動作しているトランジスタは、ソースからドレインへの電圧から実質的に独立した電流を伝えるためである。６０Ｋオーム抵抗器が、トランジスタ１１２と電流−電圧ミラー回路１２との間で直列に接続され、６３０Ｋオーム抵抗器が、トランジスタ１１３と電流ミラー部１４との間で直列に接続される。
【０００９】
キャパシタ１８１がＶＲＥＧ出力電圧に結合される。キャパシタは、当該技術分野で公知であるように、ゲートがキャパシタの一方電極を形成し、さらには結合されるソースおよびドレインがキャパシタの他方電極を形成するキャパシタ接続構成で構成されるＮＭＯＳトランジスタ１８１を用いて形成される。
【００１０】
ダイオード１１１における電圧降下は、ダイオード１１２における電圧降下プラス抵抗器１６０における電圧降下に等しい。ダイオード１１１を流れる電流は、ダイオード１１２に流れる電流に等しいが、ダイオード１１２のサイズは、ダイオード１１１よりも１０倍、より大きいため、電流密度は、ダイオード１１１ではダイオード１１２よりも１０倍、より高い。したがって、ダイオード１１１における電圧降下は、１０倍の電流変化に等しい量の分だけ、ダイオード１１２における電圧降下よりもより高い。ダイオード１１１と１１２とにおける電圧降下のこの差は、温度が上昇するにつれて増大し、したがって、絶対温度に比例した電圧（Ｖｏｌｔａｇｅ  Ｐｒｏｐｏｒｔｉｏｎａｌ  Ｔｏ  Ａｂｓｏｌｕｔｅ  Ｔｅｍｐｅｒａｔｕｒｅ）またはＶＰＴＡＴと呼ばれる。抵抗器１６０における電圧降下もＶＰＴＡＴである。
【００１１】
トランジスタ１３１は、電流−電圧ミラー回路１２に関連した電流ミラーの一部１４として作用し、電流−電圧ミラー回路１２がダイオード１１１およびダイオード１１２に流すのと同じ電流をダイオード１１３に流すことを試みる。ダイオード１１１、１１２、および１１３に流れる電流が一致する限り、抵抗器１７０における電圧降下は、１０．５×ＶＰＴＡＴである。ダイオード１１３における電圧降下は、順方向にバイアスされたダイオード電圧である。トランジスタ１３１のドレインでの出力基準電圧は、（バンドギャップ電圧を表わす）“ＶＢＧ”と呼ばれ、２つの電圧の和であり、したがって、温度に比較的左右されない。なぜならば、ダイオード電圧降下の電圧の変化は、１０．５×ＶＰＴＡＴの電圧の変化にほぼ等しいが、符号については逆であるためである。
【００１２】
差動増幅器１６がＰＭＯＳトランジスタ１２６のゲートを制御し、出力基準電圧ＶＲＥＧは、１２８／１２９のゲート電圧が１２８／１３０のゲート電圧と等しくなる電圧に調整される。これによって、ＰＭＯＳトランジスタ１２７および１２９が実質的に同一の電圧状態で動作し、さらにはＶＣＣＸ供給電圧をこの調整点よりも上に増大させることによってＶＢＧ変動が解消されることが確実となる。
【００１３】
ＶＲＥＧ出力電圧は、ＰＶｔ＋ＮＶｔ＋順方向にバイアスされたダイオード電圧降下に制御されることがわかり、式中、ＰＶｔはＰＭＯＳトランジスタのしきい値電圧であり、ＮＶｔはＮＭＯＳトランジスタのしきい値電圧である。ＮＶｔおよびＰＶｔが減少すると、ＶＲＥＧはＶＢＧに近づき、トランジスタ１３１におけるＶＤＳを減じる。非常に低いＮＶｔおよびＰＶｔという極端な場合には、ＶＲＥＧは所望のＶＢＧ基準電圧よりも下になり得、結果として、ＮＶｔおよびＰＶｔに応じた、望ましくないＶＢＧ変動が生じる。
【００１４】
図４をここで参照して、ＶＣＣＸ電源電圧に対する、望ましくないＶＢＧ電圧の変動が、示され、いくつかの異なる温度および動作状態でプロットされる。バンドギャップ基準電圧回路１０のためのＳＰＩＣＥシミュレーション結果が図４に示される。シミュレーションは、−１０℃、２５℃、および１０５℃の温度で行なわれた。用いられたトランジスタモデルは、ＮＭＯＳおよびＰＭＯＳに典型的なもの（ＴＴ）、両方が遅いもの（ＳＳ）、および両方が速いもの（ＦＦ）であった。加えて、コーナモデル、速いＮＭＯＳ、遅いＰＭＯＳ（ＦＮＳＰ）および遅いＮＭＯＳ、速いＰＭＯＳ（ＳＮＦＰ）が用いられた。遅いモデルまたは速いモデルの変動は、約３シグマのプロセス変動に対応する。約１３０ｍＶという望ましくないＶＢＧ変動が、すべてのシミュレートされた条件において見られた。
【００１５】
したがって、プロセスおよび温度変動の影響をそれほど受けず、かつ典型的な先行技術のバンドギャップ発生回路によって生成されるほぼ安定した基準電圧をうまく活かすバンドギャップ基準電圧回路が望まれる。
【００１６】
【発明の概要】
この発明によると、バンドギャップ基準回路は、第１のノード、第２のノード、第３のノード、および第４のノードを有する電流−電圧ミラー回路と、供給電圧のソースと第１のノードとの間に結合される電流経路を有するトランジスタと、第１のノードに結合される入力部および第４のノードに結合される制御端子を有する電流ミラー部と、電流ミラー部の出力部と接地との間に結合される直列接続された第１の抵抗器および第１のダイオードと、第３のノードと接地との間に結合される直列接続された第２の抵抗器および第２のダイオードと、第２のノードと接地との間に結合される第３のダイオードと、第４のノードに結合される第１の入力部、この発明に従ったバンドギャップ基準電圧を生成するための電流ミラー部の出力部に結合される第２の入力部、およびトランジスタのゲートに結合される出力部を有する差動増幅器とを含む。
【００１７】
電流−電圧ミラーは、第４のノードに結合される入力部および第１のノードに結合されるソース端子を有するＰＭＯＳ電流ミラーと、ＰＭＯＳ電流ミラーの出力部に結合される入力部、第４のノードに結合される出力部、第２のノードを形成する第１のソース端子、および第３のノードを形成する第２のソース端子を有するＮＭＯＳ電流ミラーとを含む。電流ミラー部は、制御端子を形成するゲート、出力部を形成するドレイン、および入力部を形成するソースを有するＰＭＯＳトランジスタを含む。差動増幅器は、シングルエンド出力部と、ＰＭＯＳ負荷回路と、第１の入力部を形成するゲート、ＰＭＯＳ負荷回路に結合されるドレイン、およびソースを有する第１のＮＭＯＳトランジスタと、第２の入力部を形成するゲート、ＰＭＯＳ負荷回路に結合されるドレイン、およびソースを有する第２のＮＭＯＳトランジスタと、第１のＮＭＯＳトランジスタおよび第２のＮＭＯＳトランジスタのソースに結合されるドレイン、バイアス電圧を受けるためのゲート、および接地に結合されるソースを有する第３のＮＭＯＳトランジスタとを含む。バンドギャップ基準回路はまた、トランジスタのゲートと、差動増幅器の第１の入力部および第２の入力部ならびに出力部とに結合されるスタートアップ回路を含む。
【００１８】
ＮＭＯＳおよびＰＭＯＳトランジスタ変動によるバンドギャップ基準電圧変動において約１０倍の減少が達成され得ることが、この発明の主な利点である。
【００１９】
この発明は、温度変動、プロセス変動、および供給電圧変動に実質的に左右されない出力バンドギャップ基準電圧を有するバンドギャップ回路を開示する。
【００２０】
この発明の、これらおよび他の目的、利点、および特徴は、添付の図と共に考察されるとき、この発明の以下の詳細な説明からより容易に理解される。
【００２１】
［詳細な説明］
図２をここで参照して、この発明に従ったバンドギャップ基準回路２０が示される。先行技術の基準回路１０の回路トポロジが、以下で詳細に説明されるように修正された。この発明を理解するためには、図１の先行技術の回路内の差動増幅器１６のための入力接続と、図２で示されるこの発明の差動増幅器１６のための入力接続との違いに注目することが重要である。図２の差動増幅器１６のための接続は、電流−電圧ミラー１２の第４のノード上の電圧がＶＢＧと等しくなるようにＶＲＥＧ電圧が制御されるようにする。対照的に、先行技術の図１内の差動増幅器１６のための接続は、電流−電圧ミラー１２の第４のノード上の電圧がトランジスタ１２８／１３０のゲート上の電圧と等しくなるようにＶＲＥＧ電圧が制御されるようにする。この違いによって結果として、トランジスタ２２９および２３１の動作状態が差動増幅器１６およびトランジスタ２２６の作用によって達成され得るものと同一にされる点において、プロセスおよび温度変動に対してより安定したＶＢＧ基準電圧が得られる。
【００２２】
図２では、ＰＭＯＳトランジスタ２２７、２２９、および２３１は、同じサイズである。ダイオード接続バイポーラトランジスタ２１１および２１３は、同じエミッタ領域を有する。バイポーラトランジスタ２１２は、１０倍のエミッタ領域を有するか、または代替的には、１０個のトランジスタであって、各々が、並列に接続されたトランジスタ２１１と同じエミッタ領域を有する１０個のトランジスタである。
【００２３】
電流−電圧ミラー回路１２は、ダイオード２１１を流れる電流を、ダイオード２１２を流れる電流と等しくする。電流−電圧ミラー回路１２はまた、トランジスタ２３０のソース電圧をトランジスタ２２８のソース電圧と等しくする。電流−電圧ミラー回路１２および同様の回路は、その中の飽和状態で動作すべきトランジスタに依存する。これは、飽和状態で動作しているトランジスタは、ソースからドレインへの電圧（ＶＤＳ）から実質的に独立した電流を伝えるためである。
【００２４】
ダイオード２１１における電圧降下は、ダイオード２１２における電圧降下プラス抵抗器２６０における電圧降下と等しい。ダイオード２１１を流れる電流は、ダイオード２１２を流れる電流と等しいが、ダイオード２１２のサイズはダイオード２１１よりも１０倍、より大きいため、電流密度は、ダイオード２１２と比較してダイオード２１１では１０倍、より高い。したがって、ダイオード２１１における電圧降下は、１０倍の電流変化に等しい量だけ、ダイオード２１２における電圧降下よりもより高い。ダイオード２１１および２１２における電圧降下のこの差は、温度が上昇するにつれて増大し、したがって、絶対温度に比例した電圧またはＶＰＴＡＴと呼ばれる。抵抗器２６０における電圧降下もＶＰＴＡＴである。
【００２５】
トランジスタ２３１は、電流ミラーの一部１４として働き、電流−電圧ミラー回路１２によってダイオード２１１および２１２に流されるのと同じ電流をトランジスタ２１３に流すことを試みる。ダイオード２１１、２１２、および２１３を通る電流が一致する限り、抵抗器２７０における電圧降下は１０．５×ＶＰＴＡＴである。ダイオード２１３における電圧降下は、順方向バイアスダイオード接合電圧である。トランジスタ２３１のドレインにおけるＶＢＧ出力基準電圧は、２つの和であり、したがって、温度からは比較的独立している。なぜならば、ダイオード電圧降下の電圧変化は、１０．５×ＶＰＴＡＴの電圧変化にほぼ等しいが、符号は逆であるためである。
【００２６】
ＰＭＯＳトランジスタ２２９のドレイン電圧がトランジスタ２３１のドレイン電圧と実質的に等しくなる電圧にＶＲＥＧが調整されるように、差動増幅器１６は、ＰＭＯＳトランジスタ２２６のゲートを制御する。これによって、ダイオード２１２を流れる電流がダイオード２１３を流れる電流とぴったりと一致することが確実となる。
【００２７】
ＶＲＥＧ基準電圧はＶＢＧ＋ＰＶｔに制御されることがここでわかる。この発明に従うと、ＶＣＣＸ電源電圧が増加するとき、ＰＭＯＳトランジスタ２２７、２２９、および２３１のソースへの電圧は、２２９のドレイン電圧が２３１のドレイン電圧とほぼ等しくなるように、調整される。これによって、トランジスタ２２９のサイズがトランジスタ２３１のそれと等しいと仮定すると、ダイオード２１２を流れる電流がダイオード２１３を流れる電流と等しくなることが確実となる。この発明はこのようにして、第１の抵抗器２７０と第２の抵抗器２６０とを流れる電流のいかなる差も最小にする。対照的に、図１で示される先行技術の回路は、ダイオード１１１と１１２との間の電流差を最小にした。
【００２８】
図３をここで参照して、同等のバンドギャップ回路３０がトランジスタレベルで示され、したがって、差動増幅器１６、スタートアップ回路１８、およびＰＭＯＳトランジスタ３２０とＮＭＯＳトランジスタ３１９とを含むバイアス回路のさらなる詳細が示される。図３の回路３０は、図２の回路２０と機能的に同一であるが、スタートアップ回路１８および差動増幅器１６の、具体的なトランジスタレベルの実現例を示す。差動増幅器１６は、トランジスタ３２２および３２４を含むＮＭＯＳ差動入力段を含む。トランジスタ３２２および３２４のゲートは、差動増幅器１６の正の入力および負の入力を形成する。トランジスタ３２１および３２３を含むＰＭＯＳ能動負荷回路が、ＶＣＣＸ供給電圧ソースと、トランジスタ３２２および３２４のドレインとの間で結合される。トランジスタ３２２および３２４のためのソース電流は、ＮＭＯＳトランジスタ３２５のドレインによって提供される。トランジスタ３２５のためのゲートバイアス電圧は、ダイオード接続ＮＭＯＳトランジスタ３１９およびＰＭＯＳトランジスタ３２０を含むバイアス回路によって提供され、これは、電流−電圧ミラー回路１２を流れる電流をミラーリングし、その電流をＮＭＯＳトランジスタ３２５を通して再現する。スタートアップ回路１８は、ＰＭＯＳトランジスタ３５３と、ＮＭＯＳトランジスタ３１６、３１７、および３１８とを含む。トランジスタ３１６のゲートは、トランジスタ３２２のゲートに結合される。トランジスタ３１７のドレインは、トランジスタ３２６のゲートと、トランジスタ３２２のドレインとに結合される。トランジスタ３１８のドレインは、トランジスタ３２４のゲートに結合される。スタートアップ回路１８の機能は、バンドギャップ基準回路３０に０ではない初期動作状態を提供することである。
【００２９】
図５をここで参照して、図２および図３でそれぞれ示された回路２０および３０のＳＰＩＣＥシミュレーションが示される。ＶＢＧ出力基準電圧の変動が、明らかに改良されたことが示される。シミュレーションは、−１０℃、２５℃、および１０５℃の温度で行なわれた。用いられたトランジスタモデルは、ＮＭＯＳおよびＰＭＯＳに典型的なもの（ＴＴ）、両方が遅いもの（ＳＳ）、および両方が速いもの（ＦＦ）であった。加えて、コーナモデル、速いＮＭＯＳ、遅いＰＭＯＳ（ＦＮＳＰ）および遅いＮＭＯＳならびに速いＰＭＯＳ（ＳＮＦＰ）が用いられた。遅いモデルまたは速いモデルの変動は、約３シグマのプロセス変動に対応する。
【００３０】
わずか約１０ｍＶという、さらに改良されたＶＢＧ出力基準電圧変動が、すべてのシミュレートされた条件において見られた。
【００３１】
この発明は、その特定の好ましい実施例に従ってここで詳細に説明されたが、その多くの変形例および変更例が当業者によって実施されてもよい。したがって、前掲の請求項によって、この発明の本来の思想および範囲内に入るようなすべてのこのような変形例および変更例を包含することが意図される。
【図面の簡単な説明】
【図１】先行技術のバンドギャップ基準回路を示す、組合されたトランジスタレベル概略とブロックの図である。
【図２】この発明に従ったバンドギャップ基準回路を示す、組合されたトランジスタレベル概略とブロックの図である。
【図３】図２のブロックをより詳細に示す、この発明に従ったバンドギャップ基準回路のトランジスタレベル概略図である。
【図４】図１の先行技術のバンドギャップ回路の性能特性を示す図である。
【図５】この発明に従った図２および図３のバンドギャップ回路の改良された性能特性を示す図である。
【符号の説明】
１２  電流−電圧ミラー回路、１４  電流ミラー部、１６  差動増幅器、２０、３０  バンドギャップ基準回路、２１１、２１２、２１３、３１１、３１２、３１３  ダイオード、２６０、２７０、３６０、３７０  抵抗器。
【図１】
2004240943.tif 000003
【図２】
2004240943.tif 000004
【図３】
2004240943.tif 000005
【図４】
2004240943.tif 000006
【図５】
2004240943.tif 000007