(57)【要約】【課題】データ読み出し時のマージンを最大に確保すると供に、データ書き込みの際のベリファイ動作時に不定センスが発生しないようにする。【解決手段】ベリファイ判定を繰り返すことによりＮ値の多値データを不揮発性半導体メモリに書き込む際、期待値としてそのしきい値が最も高いＮ番目のレベルが書き込まれるメモリセルに対しては、Ｎ−１番目以下のレベルが書き込まれるメモリセルの書き込みが完了するまでベリファイ判定を無効化し、Ｎ−１番目の書き込みレベルに達した後に前記Ｎ番目のレベルが書き込まれるメモリセルに対するベリファイ判定を有効化する。Ｎ番目のレベルに対応するセンスアンプに供給されるリファレンス電流値は当該センスアンプが不定センスとならない値以上に設定され、Ｎ番目のデータのベリファイ判定を行う際には、ベリファイ読み出しのために供給されるワード線電位をＶｗ１からＶｗ２に上げる。【選択図】        図４
2004241083.tif 000002
【特許請求の範囲】
【請求項１】
不揮発性半導体メモリセルへの書き込みしきい値が、期待値に対応する書き込みレベルを超えるまで、書き込み動作→ベリファイ読み出し動作→比較動作（ベリファイ判定）を１サイクルとして繰り返すことによりＮ値（Ｎ≧３）の多値データを記憶する書き換え可能な不揮発性半導体メモリに対するデータ書き込み方法において、
期待値としてそのしきい値が最も高いＮ番目のレベルが書き込まれるメモリセルに対しては、そのしきい値がＮ−１番目以下のレベルが書き込まれるメモリセルの書き込みが完了するまでは、前記メモリセルのベリファイ判定を強制的に“ＦＡＩＬ”とすることにより無効化し、前記Ｎ−１番目の書き込みレベルに達した後に、前記Ｎ番目のレベルが書き込まれるメモリセルに対するベリファイ判定を有効化することを特徴とする不揮発性半導体記憶装置の書き込み方法。
【請求項２】
期待値としてそのしきい値が最も高いＮ番目のレベルに対応するセンスアンプに供給されるリファレンス電流値を当該センスアンプが不定センスとならない値以上に設定するとともに、前記Ｎ番目のデータのベリファイ判定を行う際に、前記ベリファイ読み出しのために供給されるワード線電位を、前記Ｎ−１番目以下のデータのベリファイ判定を行う際に供給する第１のワード線電位よりも高い第２のワード線電位に切り替えることを特徴とする請求項１に記載の不揮発性半導体記憶装置の書き込み方法。
【請求項３】
前記Ｎ番目のレベルが書き込まれるメモリセルへの書き込みは、そのしきい値が前記第１のワード線電位以上となるように設定されることを特徴とする請求項２に記載の不揮発性半導体記憶装置の書き込み方法。
【請求項４】
前記Ｎ番目のレベルに対するセンスアンプに供給されるベリファイ判定時のリファレンス電流値は、前記多値データが記憶された不揮発性半導体メモリからデータを読み出すときに供給されるリファレンス電流と等しい値に設定されることを特徴とする請求項２または３に記載の不揮発性半導体記憶装置の書き込み方法。
【請求項５】
前記Ｎ番目のデータのベリファイ判定が有効化されているとき、前記Ｎ−１番目以下のデータが書き込まれているメモリセルのベリファイ判定を強制的に“ＰＡＳＳ”とすることにより前記Ｎ−１番目以下のデータが書き込まれているメモリセルへの書き込み動作を停止することを特徴とする請求項２〜４のいずれかに記載の不揮発性半導体記憶装置の書き込み方法。
【請求項６】
不揮発性半導体メモリセルが接続されたワード線に対して所定のワード電位を供給するパワーユニットと前記不揮発性半導体メモリセルに対するデータの書き込みを制御するデータ書き込み制御回路と、前記不揮発性半導体メモリセルへの書き込みしきい値が、期待値に対応する書き込みレベルを超えるまで、書き込み動作→ベリファイ読み出し動作→比較動作（ベリファイ判定）を１サイクルとして繰り返すことによりＮ値（Ｎ≧３）のデータの何れか一つが記憶された不揮発性半導体メモリセルからなるアレイを備えた書き換え可能な不揮発性半導体記憶装置において、
前記パワーユニットは、ベリファイ判定の際に、前記不揮発性半導体メモリセルが接続されているワード線に供給する電位を、所定の第１のワード線電位と、該第１のワード線電位よりも高い所定の第２のワード線電位とに切り替え可能に構成され、
前記データ書き込み制御回路は、前記不揮発性半導体メモリセルに対してユーザにより指定されたＮ値（Ｎ≧３）の書き込みデータを入力するＩ／Ｏバッファと、該Ｉ／Ｏバッファからの書き込みデータを保持するとともに該書き込みデータを期待値データとして出力するデータレジスタと、前記不揮発性半導体メモリセルへのデータ書き込みを行う書き込み回路と、前記不揮発性半導体メモリセルの書き込みレベル状態を読み出すＮ−１個のセンスアンプと、該センスアンプにより読み出された当該セルの書き込みレベルをデコードするＭＬＣデコーダと、前記データレジスタに保持されている期待値データと前記ＭＬＣデコーダでデコードされたデータとを比較してベリファイ判定結果を出力する比較回路と、該比較回路の出力とベリファイ判定を強制的に“ＦＡＩＬ”とする出力のいずれか一方を選択してベリファイ判定結果として出力する選択回路と、該選択回路に対して、期待値としてそのしきい値がＮ−１番目以下のレベルが書き込まれるメモリセルの書き込みが完了するまでは期待値としてそのしきい値が最も高いＮ番目のレベルが書き込まれるメモリセルのベリファイ判定を強制的に“ＦＡＩＬ”とし、前記Ｎ−１番目の書き込みレベルに達した後に前記Ｎ番目のレベルが書き込まれるメモリセルに対するベリファイ判定を有効化する制御信号出力するとともに、前記パワーユニットに対して、前記Ｎ−１番目以下のレベルを書き込む時にはベリファイ判定用ワード線電位として前記第１のワード線電位に切り替え、前記Ｎ番目のレベルを書き込む時にはベリファイ判定用ワード線電位として前記第２のワード線電位に切り替える制御信号を出力する選択信号生成回路とを備えている
ことを特徴とする多値データを記憶する不揮発性半導体記憶装置。
【請求項７】
複数前記不揮発性半導体メモリセルに対して同時にデータ書き込みを行う複数の前記データ書き込み制御回路を備え、前記パワーユニットは、前記複数のデータ書き込み制御回路の各選択信号生成回路から出力される制御信号が入力されるＡＮＤゲートの出力により制御されることを特徴とする請求項６に記載の多値データを記憶する不揮発性半導体記憶装置。
【請求項８】
期待値としてそのしきい値が最も高いＮ番目のレベルに対するセンスアンプに供給されるリファレンス電流値は、当該センスアンプが不定センスとならない値以上に設定されていることを特徴とする請求項６または７に記載の多値データを記憶する不揮発性半導体記憶装置。
【請求項９】
前記Ｎ番目のレベルに対するセンスアンプに供給されるリファレンス電流値は、前記多値データが記憶された不揮発性半導体メモリからデータを読み出すときに供給されるリファレンス電流と等しい値に設定されていることを特徴とする請求項８に記載の多値データを記憶する不揮発性半導体記憶装置。
【請求項１０】
前記データレジスタは、前記選択回路から当該メモリセルに対する書き込みが完了したことを示す“ＰＡＳＳ”信号を受けたとき、保持していた期待値データをベリファイが強制的にＰＡＳＳとなるデータで書き換える機能を有していることを特徴とする請求項６〜９のいずれかに記載の多値データを記憶する不揮発性半導体記憶装置。
【請求項１１】
前記Ｎ番目のデータのベリファイ判定が有効化されているとき、前記Ｎ−１番目以下のデータが書き込まれているメモリセルのベリファイ判定を強制的に“ＰＡＳＳ”とする手段を備えていることを特徴とする請求項６〜１０のいずれかに記載の多値データを記憶する不揮発性半導体記憶装置。
【請求項１２】
不揮発性半導体メモリセルへの書き込みしきい値が、期待値に対応する書き込みレベルを超えるまで、書き込み動作→ベリファイ読み出し動作→比較動作（ベリファイ判定）を１サイクルとして繰り返すことによりＮ値（Ｎ≧３）の多値データを記憶する書き換え可能な不揮発性半導体メモリに対するデータ書き込み方法において、
期待値としてそのしきい値が最も高いＮ番目のレベルに対応するセンスアンプに供給されるリファレンス電流値を当該センスアンプが不定センスとならない値以上に設定するとともに、前記Ｎ番目のデータのベリファイ判定を行う際に、前記ベリファイ読み出しのために供給されるワード線電位を、前記Ｎ−１番目以下のデータのベリファイ判定を行う際に供給する第１のワード線電位よりも高い第２のワード線電位に切り替えることを特徴とする不揮発性半導体記憶装置の書き込み方法。
【請求項１３】
不揮発性半導体メモリセルが接続されたワード線に対して所定のワード電位を供給するパワーユニットと前記不揮発性半導体メモリセルに対するデータの書き込みを制御するデータ書き込み制御回路と、前記不揮発性半導体メモリセルへの書き込みしきい値が、期待値に対応する書き込みレベルを超えるまで、書き込み動作→ベリファイ読み出し動作→比較動作（ベリファイ判定）を１サイクルとして繰り返すことによりＮ値（Ｎ≧３）のデータの何れか一つが記憶された不揮発性半導体メモリセルからなるアレイを備えた書き換え可能な不揮発性半導体記憶装置において、
前記パワーユニットは、ベリファイ判定の際に、前記不揮発性半導体メモリセルが接続されているワード線に供給する電位を、所定の第１のワード線電位と、該第１のワード線電位よりも高い所定の第２のワード線電位とに切り替え可能に構成され、
前記データ書き込み制御回路は、前記不揮発性半導体メモリセルに対してユーザにより指定されたＮ値（Ｎ≧３）の書き込みデータを入力するＩ／Ｏバッファと、該Ｉ／Ｏバッファからの書き込みデータを保持するとともに該書き込みデータを期待値データとして出力するデータレジスタと、前記不揮発性半導体メモリセルへのデータ書き込みを行う書き込み回路と、前記不揮発性半導体メモリセルの書き込みレベル状態を読み出すＮ−１個のセンスアンプと、該センスアンプにより読み出された当該セルの書き込みレベルをデコードするＭＬＣデコーダと、前記データレジスタに保持されている期待値データと前記ＭＬＣデコーダでデコードされたデータとを比較してベリファイ判定結果を出力する比較回路と、前記パワーユニットに対して、前記Ｎ−１番目以下のレベルを書き込む時にはベリファイ判定用ワード線電位として前記第１のワード線電位に切り替え、前記Ｎ番目のレベルを書き込む時にはベリファイ判定用ワード線電位として前記第２のワード線電位に切り替える制御信号を出力する選択信号生成回路とを備えている
ことを特徴とする多値データを記憶する不揮発性半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＥＰＲＯＭやＥＥＰＲＯＭ等の書き換え可能な不揮発性半導体記憶装置に関し、特に１つのメモリセルに１ビットより多い情報を記憶させる多値記憶セルへの情報書き込み技術に関する。
【０００２】
【従来の技術】
ＥＰＲＯＭやＥＥＰＲＯＭ等の書き換え可能な不揮発性半導体メモリの集積度を向上させるために、１つのメモリセル（ＮＯＲセル型ＥＥＰＲＯＭ）に３値以上のデータ（例えば“００”“０１”“１０”“１１”の４値のデータ）を記憶可能にする多値データ記憶不揮発性半導体メモリ装置が特許文献１あるいは特許文献２等に記載されている。
【０００３】
一般に、Ｎ値（Ｎ≧３）の判定を一括で行う読み出し方式を採用した多値の不揮発性半導体メモリに対するデータ書き込みにおいては、自動書き込み動作時に、メモリセルに対して、まず、一定時間（数百ｎｓｅｃ程度）だけ書き込み動作（フローティングゲートへの電子注入）を行い、次に、検証のための読み出し動作（ベリファイ読み出し動作）を行う。
【０００４】
続いて、書き込むべきデータ値（期待値）とベリファイ読み出し動作により読み出されたデータ値とを比較することにより、書き込まれたメモリセルのしきい値が、期待値に対応する書き込みレベルを超えたかどうかの判定を行い、メモリセルのしきい値が、期待値に対応する書き込みレベルを超えていない（ベリファイ判定が“ＦＡＩＬ”した）メモリセルに対しては、再度一定時間だけ書き込み動作をおこなう。
【０００５】
このように、書き込まれたメモリセルのしきい値が、期待値に対応する書き込みレベルを超えるまで、書き込み動作→ベリファイ読み出し動作→比較動作を１サイクルとして繰り返し、メモリセルのしきい値が書き込みレベルを超えた（ベリファイ判定を“ＰＡＳＳ”した）メモリセルから順に書き込み動作の対象から外していく。そして、全てのメモリセルがその期待値に対応する書き込みレベルを超えた時点で、不揮発性半導体記憶装置への書き込みを完了する。
【０００６】
図６は、書き換え可能な不揮発性半導体メモリセルに対して４値（２ビット）データのいずれかを書き込む動作を行っているときに、不揮発性半導体メモリセルのＩＤ−ＶＧ特性が変化する様子を概略的に示しており、例えば、実線で示すデータ消去時のＩＤ−ＶＧ特性の状態から、メモリセルに対する書き込み動作を開始すると、書き込み（フローティングゲートへの電子注入）回数が増える毎にＩＤ−ＶＧ特性は点線で示すようにそのしきい値が高くなる方向にそのエンハンスメントの状態が変化する。
【０００７】
そこで、不揮発性半導体メモリセルに対して、１回書き込む毎にそのゲート電圧を読み出し動作時のワード電位Ｖｗ１に切り替えて各メモリセルの書き込みレベルＬＶを読み出し、読み出しレベルの値が当該メモリセルの期待値に対応する書き込みレベルと一致した時点（読み出し電流値が○印で示す期待値に対応する書き込みレベルを越えた時点）で、当該セルに対する書き込み動作を停止することにより所望のデータの書き込みを行うことができる。
【０００８】
従って、１つのワード線に接続されている複数の不揮発性半導体メモリセルに記憶される４値（“１１”“１０”“０１”“００”）の期待値をＬＶ１，ＬＶ２，ＬＶ３，ＬＶ４とすると、ワード線単位で書き込み動作を行った場合、データ“１１”を記憶するセルへの書き込みが最初に完了して書き込み動作の対象から外れ、データ“００”を記憶するセルへの書き込みが終了した時点で、当該ワード線に接続されているセルに対する書き込みが完了する。なお、通常、データ消去動作時には、全てのセルがデータ“１１”の状態となるように消去されるので、データ書き込み時にはデータ“１１”を記憶するセルへの書き込みは省略される。
【０００９】
図７は、多値の不揮発性半導体メモリに対する従来のデータ書き込み回路構成の概略を示すブロック図である。図７において、不揮発性半導体メモリはセルアレイとして構成され、各セルのアドレスはＸ−デコーダ２１およびＹ−デコーダ１９により指定される。また、点線で囲まれたデータ書き込み制御回路１００は、同時に書き込みあるいは読み出しを行うメモリセルの数だけ設けられる。同時に書き込みあるいは読み出しを行うメモリセル１５は、Ｘ−デコーダ２１およびＹ−デコーダ１９により指定される。該指定された各メモリセル１５に対してＹデコーダ１９を介して接続された各データ書き込み制御回路１００によりデータの書き込みあるいはデータ読み出しが実行される。
【００１０】
各データ書き込み制御回路１００は、Ｘ−デコーダ２１およびＹ−デコーダ１９により当該データ書き込み制御回路１００と接続された不揮発性半導体メモリセル１５に対してユーザが指定した書き込みデータを入力するとともに読み出し動作時に当該不揮発性半導体メモリセル１５から読み出された記憶データを外部へ出力するＩ／Ｏバッファ１１と、Ｉ／Ｏバッファ１１からの書き込みデータを保持するとともに該書き込みデータを期待値データとして出力するデータレジスタ１２と、期待値データに従って不揮発性半導体メモリセル１５への書き込みを行う書き込み回路１３と、不揮発性半導体メモリセル１５の書き込みレベル状態を読み出すセンスアンプ１４と、センスアンプ１４により読み出された当該セルの書き込みレベルをデコードするＭＬＣデコーダ１６と、データレジスタ１２に保持されている期待値データとＭＬＣデコーダ１６でデコードされたデータとを比較してベリファイ判定結果を出力する比較回路１７とを備えている。
【００１１】
アドレスバッファ５０は、データの書き込みあるいは読み出しを行うメモリセルのアドレス情報をＸ−デコーダ２１およびＹ−デコーダ１９へ出力する。パワーユニット２０は、不揮発性半導体メモリセル１５に対するデータの書き込み動作、読み出し動作、あるいは消去動作を行うために、不揮発性半導体メモリセル１５が接続されているワード線およびソース線に対して、それぞれの動作に対応して所定のワード電位およびソース電位を供給する。
【００１２】
リファレンス電流生成部４０は、センスアンプ１４に対して、データ書き込み時のベリファイ判定用のリファレンス電流、および多値データが書き込まれたメモリからのデータを読み出し時のリファレンス電流を、それぞれの読み出し動作に応じて切り替えて出力する。
【００１３】
センスアンプ１４が各ビット線と対応して設けられている場合には、行（ワード線）単位で書き込みを行うことができる。その場合、１つのワード線に接続されているメモリセルの数と等しいデータ書き込み制御回路１００が配置され、チップサイズが大きくなる。従って、センスアンプ１４は通常、この不揮発性半導体メモリからのデータ読み出し時に並列に読み出すメモリセルの数だけ設けられており、同時に書き込みを行えるメモリセルの数、即ちデータ書き込み制御回路１００の数もこのセンスアンプの数と等しく設定される。書き込みが行われるメモリセル１５は、Ｙデコーダ１９とＸデコーダ２１で指定される。
【００１４】
図８は、図７に示す書き込み回路構成を、４値（２ビット）のデータを記憶可能なメモリセル１５を有する不揮発性半導体メモリに適用した従来の書き込み回路構成を示すブロック図である。
【００１５】
図８において、データ書き込みの際のベリファイ判定時には、センスアンプ１４２〜１４４はそれぞれ、不揮発性半導体メモリセル１５の書き込みレベル状態が期待値ＬＶ２，ＬＶ３，ＬＶ４を超えたとき（各リファレンス電流値ＩＲ２，ＩＲ３，ＩＲ４以下となったとき）に、“Ｈ”から“Ｌ”（あるいは“Ｌ”から“Ｈ”）に変化する信号を出力する。なお、図示されていないが、データ消去回路には期待値ＬＶ１を検出するセンスアンプが設けられ、データ消去動作時おいて全てのセルが期待値ＬＶ１（データ“１１”）の状態となるようにその消去動作が制御される。
【００１６】
比較回路１７は、データレジスタ１２に保持されている期待値データの書き込みレベルがＭＬＣデコーダ１６から出力される読み出しデータの書き込みレベルより高いレベルの場合は“ＦＡＩＬ”、データレジスタ１２に保持されている期待値データの書き込みレベルがＭＬＣデコーダ１６から出力される読み出しデータの書き込みレベル以下の場合は“ＰＡＳＳ”と判定する。
【００１７】
図９は、図８に示すデータ書き込み制御回路１００により、４値の何れかが書き込まれた不揮発性半導体メモリセル１５のＩＤ−ＶＧ特性の分布状態を示している。以下、図８〜図９を参照して従来のデータ書き込み動作について説明する。
【００１８】
書き込み動作に先立って、不図示の消去回路により不揮発性半導体メモリセル１５に記憶されている以前のデータの消去動作を実行することにより、不揮発性半導体記憶装置内の全てのメモリセル１５は、期待値ＬＶ１の状態（記憶データ“１１”）に設定される。書き込み動作が開始されると、メモリセル毎の書き込みデータが各Ｉ／Ｏバッファ１１からデータレジスタ１２に入力される。データレジスタ１２はこの書き込みデータを期待値データとして保持し、書き込み回路１３に出力する。
【００１９】
書き込み回路１３は、データレジスタ１２から入力された期待値データが“１１”のときは、既に書き込み完了状態となっているので、当該メモリセル１５の書き込み回路は書き込み動作を行わない。一方、データレジスタ１２から入力された期待値データが“１０”、“０１”、または“００”のうちの何れかである場合には、当該メモリセルに対して一定時間（数百ｎｓｅｃ程度）書き込み動作を実行して、当該不揮発性半導体メモリセル１５のフローティングゲートに電子を注入する。
【００２０】
次に、検証のためのメモリセル１５の読み出し動作（ベリファイ読み出し動作）を行う。メモリセル１５から読み出された電流がリファレンス電流ＩＲ２以上の場合には、センスアンプ１４２〜１４４の出力は全て“Ｈ”となり、ＭＬＣデコーダ１６から読み出しデータ“１１”が出力される。その結果、期待値データが“１１”のメモリセル１５の比較回路１７からはベリファイ判定結果として“ＰＡＳＳ”が出力されるが、データレジスタ１２から期待値データとして“１０”、“０１”、または“００”の何れかが出力されているメモリセル１５の比較回路１７からはベリファイ判定結果として“ＦＡＩＬ”が出力され、当該メモリセル１５に対する書き込みサイクルは再度実行される。
【００２１】
この書き込みサイクルが繰り返されているメモリセル１５のしきい値が高くなって、当該メモリセル１５から読み出された電流がリファレンス電流ＩＲ２以下となった時点で、センスアンプ１４２の出力が“Ｌ”となるので、センスアンプ１４２〜１４４の出力は“Ｌ，Ｈ，Ｈ”となり、ＭＬＣデコーダ１６からは読み出しデータ“１０”が出力される。その結果、データレジスタ１２に保持されている期待値データが“１１”または“１０”であるメモリセル１５と接続されている比較回路１７におけるベリファイ判定結果は“ＰＡＳＳ”となる。
【００２２】
この“ＦＡＩＬ”情報および“ＰＡＳＳ”情報はデータレジスタ１２にも通知される。データレジスタ１２は比較回路１７から“ＰＡＳＳ”情報が入力されると、それまで保持していた期待値データを“１１”に変更する。従って、期待値データが“１０”のメモリセル１５の書き込み回路１３には期待値データ“１１”が入力されて書き込み完了の状態となり、それ以降の書き込み動作は行われない。
【００２３】
一方、データレジスタ１２から期待値データとして、“０１”、または“００”が出力されているメモリセルの書き込み回路では、比較回路１７におけるベリファイ判定結果は“ＦＡＩＬ”となるので、当該メモリセル１５に対する書き込みサイクルは再度実行される。以下、同様の書き込みサイクルを繰り返すことにより、期待値データ“０１”のメモリセル、期待値データ“００”のメモリセルの順にデータ書き込みが完了する。
【００２４】
図９に示すように、データ書き込み制御回路１００により４値の何れかが書き込まれた不揮発性半導体メモリセルのＩＤ−ＶＧ特性は、ベリファイ判定点（○印）から離れるに従ってセル毎のＩＤ−ＶＧ特性のバラツキが大きくなる分布状態を示している。データ読み出し動作時にこのバラツキによる読み出しマージンの減少を防ぐために、通常、ベリファイ判定動作時のワード電位Ｖｗとメモリとしてデータを読み出す際のワード電位Ｖｗは同じ値（Ｖｗ１）に設定され、多値データが記憶されたメモリからのデータ読み出し判定点（△印）はベリファイ判定点（○印）の中間に位置するように設定される。
【００２５】
また、期待値ＬＶ１，ＬＶ２，ＬＶ３，ＬＶ４の値および、読み出しワード電位Ｖｗ１の値は、データを書き込まれた全てのメモリセル１５が常にエンハンスメントである条件、および、メモリセルのディスターブ特性を考慮して設定される。
【００２６】
即ち、メモリセル１５に対する書き込み状態としてデプレッション状態を含むと、同一ビット線上のアクセスされていないメモリセルからも電流が流れる場合があり、アクセスしたメモリセルから電流値（データ値）を正確に読み出せなくなる。そこで、メモリセル１５に対する書き込みは、常にエンハンスメント状態となる書き込みレベルが設定され、同一ビット線上のアクセスされていないメモリセルからの出力電流は常に零となるようにしている。
【００２７】
また、メモリからのデータ読み出し時に制御ゲートには正のワード電位Ｖｗが印加されるが、この読み出しワード電位Ｖｗにより、データ書き込み時にフローティングゲートに注入された電子が、僅かではあるが制御ゲートに引き抜かれ、データ読み出し回数が増えるにつれて記憶内容が消失していく現象（ディスターブ特性）があるので、読み出し時のワード電位Ｖｗ１をあまり大きくすることは好ましくない。
【００２８】
図９に示す不揮発性半導体メモリセルのＩＤ−ＶＧ特性の分布状態から明らかなように、期待値ＬＶ１が大きい程、ＬＶ１が書き込まれたメモリセル１５のしきい値のバラツキが大きくなり、当該メモリセル１５がデプレッション状態になり易くなる。また、読み出し時ワード電位Ｖｗ１を大きくしすぎると、読み出し動作に伴うディスターブの影響が大きくなる。
【００２９】
そのため、読み出しワード電位Ｖｗ１および、期待値ＬＶ１のリファレンス電流ＩＲ１は、このメモリセル１５のディスターブ特性および、メモリセルが常にエンハンスメントである条件から、Ｖｗ１および、期待値ＬＶ１のリファレンス電流ＩＲ１が決まり、メモリセルのデータ消去動作時に全てのメモリセル１５が期待値ＬＶ１の状態に設定される。それ以下のレベルは、読み出しマージンが最も効率よく確保されるように各レベルに振り分けられる。
【００３０】
一般的には、ディスターブを考慮したメモリセル１５のワード電位Ｖｗに使用する電圧帯、メモリセル１５の最大電流、メモリセル１５がデプレッションにならないことの条件から読み出し時のワード電位Ｖｗ１が決まり、その電圧に対応する電流をＮ−１分割することで、読み出し時のマージンを確保することになる。
【００３１】
【特許文献１】
特開平４−５７２９４号公報
【特許文献２】
特開平１０−３０２４８２号公報
【００３２】
【発明が解決しようとする課題】
図９に示される４値の何れかが書き込まれた不揮発性半導体メモリセルにおける読み出しマージンは、最もしきい値の低い（データ消去状態の）メモリセルである期待値ＬＶ１のリファレンス電流ＩＲ１と、最もしきい値の高い書き込みが行われるメモリセルである期待値ＬＶ４のリファレンス電流ＩＲ４との差が大きい程そのマージンを大きくすることができる。そのため、期待値ＬＶ１のリファレンス電流ＩＲ１はなるべく大きくし、期待値ＬＶ４のリファレンス電流ＩＲ４はなるべく小さくすることが好ましい。
【００３３】
期待値ＬＶ１のリファレンス電流ＩＲ１を大きくするためには読み出しワード電位Ｖｗ１を大きくする必要があるが、ワード電位Ｖｗ１は前記のメモリセルのディスターブ特性、およびメモリセルが常にエンハンスメントである（デプレッションにならない）条件からの制約により決められ、任意に大きくすることはできない。
【００３４】
そこで従来、期待値ＬＶ４のリファレンス電流値ＩＲ４をなるべく小さく設定することにより、期待値ＬＶ１のリファレンス電流ＩＲ１と期待値ＬＶ４のリファレンス電流ＩＲ４の差を大きくし、読み出しマージンが最も効率よく確保されるように各書き込みレベル（期待値ＬＶ１，ＬＶ２，ＬＶ３，ＬＶ４）が振り分けられる。
【００３５】
一方、期待値ＬＶ４のリファレンス電流値ＩＲ４を小さくすると、このリファレンス電流値ＩＲ４が入力されるセンスアンプ１４４の感度が低下する。従って、期待値ＬＶ４のリファレンス電流値ＩＲ４を小さくしすぎるとベリファイ動作時に不定センスになる可能性があり、そのため、期待値ＬＶ４のリファレンス電流値ＩＲ４は、センスアンプ１４４の感度により制約を受けるという問題がある。
【００３６】
本発明の目的は、上記問題点に鑑み、データ読み出し時のマージンを最大に確保することを可能にするとともに、データ書き込みの際のベリファイ動作時に不定センスが発生しないようにする手段を提供することにある。
【００３７】
【課題を解決するための手段】
本発明の不揮発性半導体記憶装置の書き込み方法は、書き込まれたメモリセルのしきい値が、期待値に対応する書き込みレベルを超えるまで、書き込み動作→ベリファイ読み出し動作→比較動作（ベリファイ判定）を１サイクルとして繰り返すことによりＮ値（Ｎ≧３）の多値データを記憶する書き換え可能な不揮発性半導体メモリに対するデータ書き込みに際して、期待値としてそのしきい値が最も高いＮ番目のレベルが書き込まれるメモリセルに対しては、Ｎ−１番目以下のレベルが書き込まれるメモリセルの書き込みが完了するまでは、前記メモリセルのベリファイ判定を強制的に“ＦＡＩＬ”とすることにより無効化し、前記Ｎ−１番目の書き込みレベルに達した後に、前記Ｎ番目のレベルが書き込まれるメモリセルに対するベリファイ判定を有効化することを特徴とする。
【００３８】
またその際、期待値としてそのしきい値が最も高いＮ番目のレベルに対応するセンスアンプに供給されるリファレンス電流値を当該センスアンプが不定センスとならない値以上に設定するとともに、前記Ｎ番目のデータのベリファイ判定を行う際に、前記ベリファイ読み出しのために供給されるワード線電位（以下、第２のワード線電位）を、前記Ｎ−１番目以下のデータのベリファイ判定を行う際のワード線電位（以下、第１のワード線電位）よりも高い値に切り替えることを特徴とする。
【００３９】
また、前記Ｎ番目のレベルが書き込まれるメモリセルへの書き込みは、そのしきい値が前記第１のワード線電位以上となるように設定することができる。
【００４０】
また、前記Ｎ番目のレベルに対するセンスアンプに供給されるリファレンス電流値は、好ましくは前記多値データが記憶された不揮発性半導体メモリからデータを読み出すときに供給されるリファレンス電流と等しい値に設定される。
【００４１】
また、前記Ｎ番目のデータのベリファイ判定が有効化されているとき、前記Ｎ−１番目以下のデータが書き込まれているメモリセルのベリファイ判定を強制的に“ＰＡＳＳ”とすることにより前記Ｎ−１番目以下のデータが書き込まれているメモリセルへの書き込み動作は停止される。
【００４２】
【発明の実施の形態】
図１は、本発明の多値（Ｎ値；Ｎ≧３）不揮発性半導体メモリに対する書き込み回路構成の実施形態を示すブロック図である。本実施形態において、点線で囲まれたデータ書き込み制御回路１０は、図６あるいは図７の場合と同様に、同時に書き込みを行うメモリセルの数だけ設けられる。
【００４３】
各データ書き込み制御回路１０は、書き込みを行う不揮発性半導体メモリセル１５に対してユーザが指定した書き込みデータを入力するとともに読み出し動作時に当該メモリセルから読み出された記憶データを出力するＩ／Ｏバッファ１１と、Ｉ／Ｏバッファ１１からの書き込みデータを保持するとともに該書き込みデータを期待値データとして出力するデータレジスタ１２と、不揮発性半導体メモリセル１５へのデータ書き込みを行う書き込み回路１３と、不揮発性半導体メモリセル１５の書き込みレベル状態を読み出すセンスアンプ１４２〜１４Ｎと、センスアンプ１４２〜１４Ｎにより読み出された当該セル１５の書き込みレベルをデコードするＭＬＣデコーダ１６と、データレジスタ１２に保持されている期待値データとＭＬＣデコーダ１６でデコードされたデータとを比較してベリファイ判定結果を出力する比較回路（ＣＭＰ）１７と、比較回路１７の出力とベリファイ“ＦＡＩＬ”または“ＰＡＳＳ”を示す値のいずれかを選択してベリファイ判定結果として出力する選択回路（ＭＵＸ）１８を備えている。
【００４４】
データレジスタ１２は、一度でもベリファイ判定が“ＰＡＳＳ”したメモリセルに対しては、最もしきい値の低いレベルに対応する期待値ＬＶ１を出力する。この機能により、ベリファイ時のワード電位がＶｗ２（第２のワード線電位）となった場合には、既に書き込みが終了したＬＶＮ−１以下のセルに対するベリファイ判定は強制的に“ＰＡＳＳ”となる。
【００４５】
不揮発性半導体メモリセル１５の書き込みレベル状態を読み出すセンスアンプ１４２〜１４Ｎには、それぞれ書き込みレベル状態ＬＶ２〜ＬＶＮを検出するためのベリファイ用のリファレンス電流ＩＲ２〜ＩＲＮが比較電流値として入力されるが、本実施形態においては、期待値としてそのしきい値が最も高いＮ番目のデータが書き込まれるメモリセルに対するセンスアンプ１４Ｎに入力されるリファレンス電流ＩＲＮの値は、従来のベリファイ用リファレンス電流ＩＲＮの値よりも大きな値（例えば、多値データが記憶された不揮発性半導体メモリからデータを読み出す際に設定されるリファレンス電流と等しい値）に設定される。
【００４６】
パワーユニット２０は、不揮発性半導体メモリセル１５に対するデータの書き込み動作、読み出し動作、あるいは消去動作を行うために、Ｘ−デコーダ２１で選択された不揮発性半導体メモリセル１５が接続されているワード線に対して、それぞれの動作に対応して所定のワード電位を供給する。また本実施形態においては、パワーユニット２０から供給されるベリファイ読み出し電位（Ｖｗ）は、データを読み出し動作時のワード電位と同じ値（第１のワード線電位Ｖｗ１）、またはこのＶｗ１よりも大きいベリファイ読み出し電位（第２のワード線電位Ｖｗ２）に、選択信号生成回路（ＣＴＬ）３０及びＡＮＤゲート２３よって切り替え制御される。
【００４７】
選択信号生成回路（ＣＴＬ）３０は、ベリファイ判定時のメモリセルに供給するワード電位切り替え信号を、ＡＮＤゲート２３を介してパワーユニット２０へ出力する。具体的には、選択信号生成回路（ＣＴＬ）３０は、当該セル１５に書き込まれる期待値データ及び当該セル１５からの読み出しデータをモニタし、期待値データがＬＶ２以上ＬＶＮ−１以下の場合、または、期待値データがＬＶＮのメモリセルの場合にはそのセルの読み出しデータがＬＶＮ−１に達するまでの間、ベリファイ時のメモリセルに対するワード電位として第１のワード電位Ｖｗ１を選択する制御信号“Ｌ”を出力する。
【００４８】
一方、当該セル１５の期待値データとしてＬＶ１が出力されている場合、または、書き込み期待値データがＬＶＮのメモリセルからの読み出しデータがＬＶＮ−１に達した後は、ベリファイ時のメモリセルに対するワード電位として第２のワード電位Ｖｗ２を選択する制御信号“Ｈ”を出力する。ＡＮＤゲート２３は、同時に書き込みが行われる各メモリセル１５の選択信号生成回路（ＣＴＬ）３０からの制御信号が全てワード電位Ｖｗ２を選択する制御信号“Ｈ”となったとき、ワード電位をＶｗ１からＶｗ２に切り替える信号をパワーユニット２０へ出力する。
【００４９】
また、選択信号生成回路（ＣＴＬ）３０は、ベリファイ判定結果として比較回路１７の比較結果を出力するか、または強制的にベリファイ“ＦＡＩＬ”（あるいは、“ＦＡＩＬ”または“ＰＡＳＳ”）を示す値を出力するかを選択する制御信号を選択回路（ＭＵＸ）１８へ出力する。
【００５０】
比較回路１７は、期待値データの書き込みレベルが読み出しデータの書き込みレベルより高いレベルの場合は“ＦＡＩＬ”、期待値データの書き込みレベルが読み出しデータの書き込みレベル以下の場合は“ＰＡＳＳ”と判定し、判定結果を選択回路１８へ出力する。
【００５１】
選択回路１８は、選択信号生成回路（ＣＴＬ）３０からの制御信号により、ワード電位選択信号が第１のワード電位Ｖｗ１を示す間は、ＬＶＮのメモリセルに対するベリファイ判定を強制的に“ＦＡＩＬ”とし（ＦＡＩＬ信号を選択）、ワード電位選択信号が第２のワード電位Ｖｗ２を示した後は、ＬＶＮのメモリセルに対するベリファイ判定（強制ＦＡＩＬ）を解除してメモリセルの読み出しデータがＰＶ’Ｎを超えたかどうかでＰＡＳＳ／ＦＡＩＬ判定を行う（ＣＭＰ１７の出力を選択）。
【００５２】
図２は、本実施形態における比較回路（ＣＭＰ）１７及び選択信号生成回路（ＣＴＬ）３０の動作状態を表している。また、図３は、本実施形態の自動書き込みシーケンスを示すフローチャート、図４は、本実施形態のデータ書き込み制御回路１０により、不揮発性半導体メモリセル１５に対して４値の何れかを書き込む場合のワード電位及びリファレンス電流値の切り替え例、図５は、本実施形態における多値のしきい値分布と書き込み判定レベルをそれぞれ示している。
【００５３】
図３及び図５に示されているように、本実施形態においては、期待値としてそのしきい値が最も高いＮ番目のレベルが書き込まれるメモリセルに対するベリファイ判定を、前記しきい値がＮ−１番目以下のレベルが書き込まれるメモリセル対するベリファイ判定と切り離して実行する。以下、本実施形態の動作について図１〜図５を参照して説明する。
【００５４】
書き込み動作に先立って、不揮発性半導体記憶装置内の全てのメモリセル１５に記憶されている以前のデータの消去動作が実行され、不揮発性半導体記憶装置内の全てのメモリセル１５は、期待値ＬＶ１の状態（４値の場合期待値“１１”）に設定される。書き込み動作が開始されると、メモリセル毎の書き込みデータが各Ｉ／Ｏバッファ１１からデータレジスタ１２に入力される。データレジスタ１２はこの書き込みデータを期待値データとして保持し、書き込み回路１３へ出力する。
【００５５】
書き込み回路１３は、データレジスタ１２から入力された期待値データがＬＶ１のときは、既に書き込み完了の状態であるので、当該メモリセルの書き込み回路は書き込み動作を行わない。一方、データレジスタ１２から入力された期待値データがＬＶ２〜ＬＶＮの何れかのときには、当該メモリセル１５に対して一定時間（数百ｎｓｅｃ程度）書き込み動作を実行し、当該不揮発性半導体メモリセル１５のフローティングゲートに電子を注入する。
【００５６】
次に、検証のためのメモリセル１５の読み出し動作（ベリファイ読み出し動作）を行う。その際、ＬＶ２以上の期待値データが出力されているメモリセルと接続されている選択信号生成回路（ＣＴＬ）３０からは、ベリファイ時のメモリセルに対するワード電位として第１のワード電位Ｖｗ１を選択する制御信号“Ｌ”が出力されているので、ＡＮＤゲート２３は、パワーユニット２０から供給されるワード電位を、通常のデータ読み出し動作時のワード電位と同じ電位Ｖｗ１（第１のワード電位）となるように制御する。
【００５７】
また、選択信号生成回路（ＣＴＬ）３０は、期待値データがＬＶＮとなっているメモリセルと接続されている選択回路（ＭＵＸ）１８から出力されるベリファイ判定結果は強制的に“ＦＡＩＬ”とし、期待値データがＬＶＮ以外のメモリセルと接続されている選択回路（ＭＵＸ）１８から出力されるベリファイ判定結果は比較回路１７の比較結果を採用するように選択回路（ＭＵＸ）１８を制御する。
【００５８】
メモリセル１５から読み出された電流がリファレンス電流ＩＲ２以上の場合には、センスアンプ１４２〜１４Ｎ−１およびセンスアンプ１４Ｎの出力は全て“Ｈ”となり、ＭＬＣデコーダ１６から読み出しデータ“１１…１”（ＬＶ１）が出力される。従って、データレジスタ１２から期待値データＬＶ２〜ＬＶＮの何れかが出力されているメモリセルに対応する比較回路１７におけるベリファイ判定結果は“ＦＡＩＬ”となる。その結果、当該メモリセル１５に対する書き込みサイクルが再度実行される。
【００５９】
本実施形態においては、データレジスタ１２から期待値データＬＶＮが出力されているメモリセル１５に対するベリファイ判定は、後述する理由により、期待値データＬＶＮ−１が出力されているメモリセル１５の書き込みが完了するまで比較回路１７におけるベリファイ判定結果に関係なく強制的に“ＦＡＩＬ”とする。
【００６０】
この書き込みサイクルを繰り返すことによりメモリセル１５のしきい値が高くなって、メモリセル１５から読み出された電流がリファレンス電流ＩＲ２以下となった時点で、センスアンプ１４２の出力が“Ｌ”となり、ＭＬＣデコーダ１６からは読み出しデータＬＶ２が出力され、データレジスタ１２に保持されている期待値データがＬＶ２のメモリセル１５の比較回路１７からのベリファイ判定結果は“ＰＡＳＳ”となる。この“ＰＡＳＳ”情報はデータレジスタ１２にも通知される。データレジスタ１２はこの“ＰＡＳＳ”情報を入力すると、それまで保持していた期待値データＬＶ２をＬＶ１に変更する。
【００６１】
従って、期待値データがＬＶ２のメモリセル１５の書き込み回路１３にはそれ以降期待値データＬＶ１が入力されるので書き込み動作を行わない。一方、データレジスタ１２から期待値データとして、ＬＶ３〜ＬＶＮ−１が出力されているメモリセルの書き込み回路では、比較回路１７におけるベリファイ判定結果は“ＦＡＩＬ”となり、また、期待値データがＬＶＮのベリファイ判定結果は強制的に“ＦＡＩＬ”となるので、これらのメモリセル１５に対する書き込みサイクルは再度実行される。
【００６２】
この期待値データＬＶ１は当該メモリセルと接続されている選択信号生成回路（ＣＴＬ）３０へも出力されるので、期待値データＬＶ２を記憶するメモリセル１５と接続されている選択信号生成回路（ＣＴＬ）３０からは、ベリファイ時のメモリセルに対するワード電位として第２のワード電位Ｖｗ２を選択する制御信号“Ｈ”が出力されるが、期待値データとしてＬＶ３〜ＬＶＮ−１が出力されているメモリセルと接続されている選択信号生成回路（ＣＴＬ）３０からは、ベリファイ時のメモリセルに対するワード電位として第１のワード電位Ｖｗ１を選択する制御信号“Ｌ”が出力されているので、ＡＮＤゲート２３は、パワーユニット２０から供給されるワード電位を、通常のデータ読み出し動作時のワード電位と同じ電位Ｖｗ１（第１のワード電位）となるように制御する。以下、同様の書き込みサイクルを繰り返すことにより、期待値データＬＶＮ−１までのメモリセルに対するデータ書き込みが順次完了する。
【００６３】
一方、期待値としてそのしきい値が最も高いＮ番目のデータが書き込まれるメモリセルに対するセンスアンプ１４Ｎに入力されるリファレンス電流ＩＲＮの値は、従来のベリファイ用リファレンス電流ＩＲＮの値よりも大きな値（例えば、通常のデータ読み出し用リファレンス電流と等しい値）に設定されているため、メモリセルのバラツキ等により期待値データＬＶＮ−１のメモリセルに対するデータ書き込み動作中に、期待値データＬＶＮのメモリセル１５から読み出された電流がこのリファレンス電流値ＩＲＮ以下となる虞がある。
【００６４】
従って、期待値データＬＶＮのメモリセル１５に対しても期待値データＬＶＮ−１以下のメモリセルと同様のベリファイ判定を行った場合、このリファレンス電流値ＩＲＮ以下となった期待値データＬＶＮのメモリセル１５と接続されているセンスアンプ１４Ｎの出力が“Ｌ”となり、比較回路１７からのベリファイ判定結果が“ＰＡＳＳ”となって、当該メモリセルのデータレジスタ１２に保持されている期待値データがＬＶ１に書き換えられ、それ以上の書き込み動作が停止してしまう危険性がある。
【００６５】
そこで、本実施形態では、データレジスタ１２から期待値データＬＶＮが出力されているメモリセル１５に対しては、期待値データＬＶＮ−１までのメモリセルに対するデータ書き込みを実行中には、当該メモリセルと接続されている選択信号生成回路（ＣＴＬ）３０は、比較回路１７におけるベリファイ判定結果に関係なく選択回路（ＭＵＸ）１８から強制的に“ＦＡＩＬ”が出力されるように選択回路（ＭＵＸ）１８を制御する。
【００６６】
このようにして、期待値データＬＶＮ−１までのメモリセルに対するデータ書き込みが完了すると、書き込みデータがＬＶ１からＬＶＮ−１までのセルと接続されているデータレジスタ１２に保持されていた期待値データは全てＬＶ１に書き換えられ、また、書き込み期待値データがＬＶＮのメモリセルからの読み出しデータはＬＶＮ−１となるので、すべての選択信号生成回路（ＣＴＬ）３０から、ベリファイ時のメモリセルに対するワード電位として第２のワード電位Ｖｗ２を選択する制御信号“Ｈ”が出力され、ＡＮＤゲート２３からは、ワード電位をＶｗ１からＶｗ２に切り替える信号が出力される。
【００６７】
従って、期待値データがＬＶＮのメモリセルのみへの書き込みサイクルに移行した時点で、検証のためのメモリセル１５の読み出し動作（ベリファイ読み出し動作）時にパワーユニット２０から供給されるワード電位は、通常のデータ読み出し動作時のワード電位（第１のワード電位Ｖｗ１）よりも高いワード電位（第２のワード電位Ｖｗ２）に切り替えられる。
【００６８】
そして、期待値データがＬＶＮのメモリセル１５に対してのみ、読み出された電流がこのリファレンス電流ＩＲＮ（４値の場合ＩＲ４）以下となるまで書き込みサイクルを実行し、読み出された電流がリファレンス電流ＩＲＮ（４値の場合ＩＲ４）以下となった時点で期待値データがＬＶＮのメモリセル１５に対する書き込みを完了するとともに、この不揮発性半導体メモリ装置に対する多値データの書き込みを終了する。
【００６９】
なお、本実施形態では、ベリファイ判定時にセンスアンプ１４Ｎに入力されるリファレンス電流ＩＲＮ（４値の場合ＩＲ４）の値を、多値データの記憶が完了して不揮発性半導体メモリとして用いられるときに、データ読み出し用として供給されるリファレンス電流と等しい値に設定することにより、リファレンス電流ＩＲＮを両方の読み出しに共用することにより電流設定回路の簡素化を図っているが、必ずしも共用する必要はなく、ベリファイ判定時にセンスアンプ１４Ｎの感度が所望の値以上となるように任意に選定することができる。
【００７０】
また、本実施形態では、データレジスタ１２から期待値データＬＶＮが出力されているメモリセル１５に対するベリファイ判定は、期待値データＬＶＮ−１が出力されているメモリセル１５の書き込みが完了するまで比較回路１７におけるベリファイ判定結果に関係なく強制的に“ＦＡＩＬ”としているが、メモリセルのバラツキ等が小さく、期待値データＬＶＮ−１のメモリセルに対するデータ書き込み動作中に、期待値データＬＶＮのメモリセル１５から読み出された電流がこのリファレンス電流値ＩＲＮ以下となる虞がない場合には、期待値データＬＶＮが出力されているメモリセル１５に対するベリファイ判定を強制的に“ＦＡＩＬ”とする手段を省略することができる。
【００７１】
本実施形態によれば、期待値データがＬＶＮのメモリセル１５のしきい値を、通常のデータ読み出し動作時のワード電位（第１のワード電位Ｖｗ１）よりも高くすることが可能であり、その結果、センスアンプ１４Ｎの通常のデータ読み出し動作時におけるリファレンス電流ＩＲＮをより低く設定することができる。そのため、読み出し動作時のマージンを大きく確保でき、読み出しの高速化を図ることができる。
【００７２】
ベリファイ読み出し動作時のワード電位をＶｗ１からより高いＶｗ２に切り替えたことによって、期待値データＬＶ１あるいはＬＶ２のメモリセルから読み出された電流が期待値データＬＶ１のメモリセルのリファレンス電流値ＩＲ１以上となってセンスアンプ１４２の出力が“Ｈ”となり、期待値データがＬＶ１あるいはＬＶ２のメモリセル１５の比較回路１７からのベリファイ判定結果が“ＦＡＩＬ”となる虞があるが、これらのメモリセルに接続されているデータレジスタの期待値データは既にＬＶ１に書き替えられているので、書き込みが行われることはない。
【００７３】
なお、この期待値データがＬＶ１あるいはＬＶ２のメモリセル１５の比較回路１７からのベリファイ判定結果が“ＦＡＩＬ”となるのを防止するために、データレジスタ１２から比較回路１７に入力される期待値データがＬＶ１であるメモリセルの比較結果を強制的に“ＰＡＳＳ”としてもよい。
【００７４】
あるいは、期待値データがＬＶＮのメモリセル１５のベリファイ判定に移行した後は、選択信号生成回路（ＣＴＬ）３０により、期待値データがＬＶＮ−１以下のメモリセル１５と接続されている選択回路（ＭＵＸ）１８から出力されるベリファイ判定結果は強制的に“ＰＡＳＳ”とし、期待値データがＬＶＮのメモリセルと接続されている選択回路（ＭＵＸ）１８から出力されるベリファイ判定結果のみ、比較回路１７の比較結果を採用するように選択回路（ＭＵＸ）１８を制御してもよい。
【００７５】
【発明の効果】
本発明によれば、多値のしきい値の高いレベルに対するベリファイ動作時のリファレンス電流値を大きく設定でき、ベリファイ動作時の不定センスを回避することができるとともに、読み出し動作時のマージンを大きく確保した書き込み動作が可能となる。
【００７６】
また、Ｎ値の書き込みレベル判定を一括で実行する読み出し方式において、本発明の機能を用いることにより、読み出し時のマージンを確保した書き込み動作を可能にしつつ、読み出し動作を高速化できる。
【図面の簡単な説明】
【図１】本発明の多値（Ｎ値）不揮発性半導体メモリに対する書き込み回路構成の実施形態を示すブロック図である。
【図２】本実施形態における比較回路（ＣＭＰ）及び選択信号生成回路（ＣＬＴ）の動作状態を示す表である。
【図３】本実施形態の自動書き込みシーケンスを示すフローチャートである。
【図４】本実施形態のデータ書き込み制御回路により、何れかの値が書き込まれた不揮発性半導体メモリセルのＩＤ−ＶＧ特性の分布状態を示す図である。
【図５】本実施形態における多値のしきい値分布と書き込み判定レベルを示す図である。
【図６】書き換え可能な不揮発性半導体メモリセルに対して、書き込み動作を行っているときの当該セルのＩＤ−ＶＧ特性の変化状態を示す概略図である。
【図７】多値の不揮発性半導体メモリに対する従来の書き込み回路構成を示すブロック図である。
【図８】図７に示す書き込み回路構成を、４値（２ビット）のデータを記憶可能なメモリセル１５を有する不揮発性半導体メモリに適用した従来の書き込み回路構成を示すブロック図である。
【図９】図８に示すデータ書き込み制御回路により、何れかの値が書き込まれた不揮発性半導体メモリセルのＩＤ−ＶＧ特性の分布状態を示す図である。
【符号の説明】
１０，１００  データ書き込み制御回路
１１  Ｉ／Ｏバッファ
１２  データレジスタ
１３  書き込み回路
１４  センスアンプ
１５  不揮発性半導体メモリセル
１６  ＭＬＣデコーダ
１７  比較回路
１８  選択回路（ＭＵＸ）
１９  Ｙ−デコーダ
２０  パワーユニット
２１  Ｘ−デコーダ
２２  ＡＮＤ回路
３０  選択信号生成回路（ＣＴＬ）
４０  リファレンス電流生成部
５０  アドレスバッファ
【図１】
2004241083.tif 000003
【図２】
2004241083.tif 000004
【図３】
2004241083.tif 000005
【図４】
2004241083.tif 000006
【図５】
2004241083.tif 000007
【図６】
2004241083.tif 000008
【図７】
2004241083.tif 000009
【図８】
2004241083.tif 000010
【図９】
2004241083.tif 000011