(57)【要約】【課題】一括加工で形成されるスタック型の強誘電体キャパシタの形成後に、インラインで強誘電体キャパシタの特性測定を可能にする。【解決手段】基板上に絶縁膜を介して下部電極膜、強誘電体膜、上部電極膜を順次形成する。基板のチップ領域において上部電極膜、強誘電体膜、下部電極膜を一括加工してスタック型の強誘電体キャパシタを形成すると同時に、モニタ領域において上部電極膜、強誘電体膜、下部電極膜を一括加工してスタック型の評価用強誘電体キャパシタを形成する。その後、評価用強誘電体キャパシタの上部電極に第１の測定用電極を接触させ、モニタ領域内の評価用強誘電体キャパシタ以外の部位で評価用強誘電体キャパシタの下部電極と電気的に接続される第２測定部位に第２の測定用電極を接触させ、評価用強誘電体キャパシタの特性を測定する。測定結果に基づき、チップ領域の強誘電体キャパシタを評価する。【選択図】  図２
2004186321.tif 000002
【特許請求の範囲】
【請求項１】
基板上に絶縁膜を介して下部電極膜、強誘電体膜、上部電極膜を順次形成する工程と、
前記基板の第１領域において、上部電極膜、強誘電体膜、下部電極膜を一括加工してスタック型の強誘電体キャパシタを形成すると同時に、前記基板の第２領域において前記上部電極膜、強誘電体膜、下部電極膜を一括加工してスタック型の評価用強誘電体キャパシタを形成する工程と、
前記評価用強誘電体キャパシタの形成後に、前記評価用強誘電体キャパシタの上部電極に第１の測定用電極を接触させ、前記第２領域内の評価用強誘電体キャパシタ以外の部位であって前記評価用強誘電体キャパシタの下部電極と電気的に接続される第２測定部位に第２の測定用電極を接触させて、前記評価用強誘電体キャパシタの特性を測定する工程と、
前記評価用強誘電体キャパシタの測定結果に基づいて、前記第１領域に形成された強誘電体キャパシタを評価する工程と
を含む半導体装置の評価方法。
【請求項２】
前記基板上の第１領域に拡散層を形成すると同時に、前記第２領域に、前記評価用強誘電体キャパシタが電気的に接続される拡散層を形成する工程をさらに含み、前記第２領域において、前記拡散層から前記基板の裏面までを同一の導電型で構成し、前記第２の測定用電極を、前記第２領域の基板裏面に接触させて評価用強誘電体キャパシタの特性を測定することを特徴とする請求項１に記載の半導体装置の評価方法。
【請求項３】
前記評価用強誘電体キャパシタの直下に位置する第１の導電性酸化防止膜と、前記第２領域内で第１の導電性酸化防止膜から独立して位置し当該第１の導電性酸化膜と下方で電気的に接続される第２の導電性酸化防止膜とを形成する工程をさらに含み、前記第２の測定用電極を、前記第２の導電性酸化防止膜に接触させて前記評価用強誘電体キャパシタの特性を測定することを特徴とする請求項１に記載の半導体装置の評価方法。
【請求項４】
前記評価用強誘電体キャパシタの形成と同時に、前記第２の導電性酸化防止膜上に当該評価用強誘電体キャパシタよりも面積の大きい第２測定キャパシタを形成し、
前記第２の測定用電極を、前記第２測定キャパシタに接触させて、前記評価用強誘電体キャパシタの特性を測定することを特徴とする請求項３に記載の半導体装置の評価方法。
【請求項５】
基板上に絶縁膜を介して下部電極膜、強誘電体膜、上部電極膜を順次形成する工程と、
前記基板上の所定の領域において、メインチップのキャパシタ形成工程と同じ工程で、上部電極膜、強誘電体膜、下部電極膜を一括加工してスタック型の評価用強誘電体キャパシタを形成する工程と、
前記所定の領域内の前記評価用強誘電体キャパシタ以外の部位に、前記評価用強誘電体キャパシタの形成と同時またはそれ以前に、測定電極を接触させるための第２測定部位を形成する工程と
を含むことを特徴とする評価用デバイスの作製方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、キャパシタの誘電体膜に強誘電体材料を用いた不揮発性半導体メモリ（ＦｅＲＡＭ：  Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）を有する半導体装置の評価方法に関し、特に、スタック構造の強誘電体キャパシタ形成時にインラインで行う半導体装置の評価方法と、このような評価に使用する評価用デバイスの作製方法に関する。
【０００２】
【従来の技術】
ＦｅＲＡＭのメモリチップをウエハ上に製造した後、そのチップが出荷可能かどうかを判定するためにモニタ試験とデバイス試験を行っている。
【０００３】
モニタ試験は、ウエハ状態で行う第一次の出荷判定試験であり、メインチップと同一構造の回路素子を並列に連結したテストパターンを、ウエハ上のメインチップ以外の領域に作製して、トランジスタ特性、コンタクト抵抗、配線抵抗、配線間リーク、強誘電体キャパシタ特性等を測定する試験である。試験の結果、規格内に入っていれば良品とされ、規格外の場合は不良品と判定される。
【０００４】
ＦｅＲＡＭでは、特に強誘電体キャパシタ特性が重要であり、強誘電体キャパシタ特性を測定するために、メモリセルの強誘電体キャパシタと同一形状を有する複数の強誘電体キャパシタを並列に連結したセルテストパターンを、ウエハ上に形成する（たとえば特許文献１参照）。ウエハ上に形成されたセルテストパターンを使って、残留分極量（Ｑｓｗ）、実効残留分極量（Ｑｅｆｆ）、飽和電圧（Ｖ９０）、キャパシタリーク電流（Ｌｃａｐ）、キャパシタ容量（Ｃｃａｐ）を測定し、出荷判定を行なう。一方、デバイス試験とは、入力保護回路の動作状態を測定する直流テスト、周辺回路と全てのセルの動作状態を測定する交流テスト、強誘電体キャパシタのデータが保持することができるかを確認するリテンションテストを行なうことで、良品、不良品を判定する第二次の出荷判定試験である。ＦｅＲＡＭは不揮発メモリであるため、リテンションテストの歩留まりが重要となる。
【０００５】
ＦｅＲＡＭのリテンション性能（データ保持能力）を決定する最重要プロセスは、強誘電体キャパシタの形成過程にある。従来の試験評価方法では、キャパシタ形成工程中にプロセス的な異常があったとしても、上述した出荷判断をするのに、ＦｅＲＡＭ製造プロセスをすべて流す必要がある。強誘電体キャパシタの構成および製造工程については、種々の文献に記載されているが（たとえば特許文献２〜４参照）、いずれの例においても強誘電体キャパシタ形成後すぐには強誘電体特性を測定することはできず、最終工程を完了した後に特性試験、評価を行わざるをえない。全工程完了後の試験の結果、不良と判定された場合には、試験の歩留まりが低下するだけでなく、それまでの工程すべてが無駄になり、スループットも低下する。
【０００６】
【特許文献１】
特開平１１−１７６１９５号公報
【０００７】
【特許文献２】
特開平９−１２０５９３号公報
【０００８】
【特許文献３】
特開平８−０４５１２２号公報
【０００９】
【特許文献４】
特開平３−０９５７３９号公報
【００１０】
【発明が解決しようとする課題】
上述した問題を解決するために、強誘電体キャパシタ形成過程で強誘電体特性を測定することにより、早期に出荷判定をくだすことができる強誘電体記憶装置の検査方法が、本件特許出願と同一出願人による特願２００２−２５１９５３において提案されている。図１（ａ）は、特願２００２−２５１９５３で提案されている検査方法を説明するための図である。
【００１１】
図１（ａ）において、半導体基板１０１上に層間膜１０２を介して、下部電極１０３、強誘電体膜１０４、上部電極１０５により構成される評価用強誘電体キャパシタが形成される。評価用強誘電体キャパシタは、メインチップの形成時に、メインチップのキャパシタと同じ材料、かつ同じ層構成でウエハ上の所定の領域に形成される。この方法では、キャパシタの上部電極１０５、強誘電体膜１０４、下部電極１０３のそれぞれの膜のエッチング工程が分かれており、上部電極１０５をエッチングし、次いで別工程で強誘電体膜１０４をエッチングして、下部電極膜１０３が露出した時点で、上部電極１０５と下部電極１０３にプローバの針１１０ａ、１１０ｂをそれぞれ接触させて強誘電体特性の測定を行う。測定による強誘電体キャパシタの評価結果が基準を満たす場合は、下部電極膜１０３をパタニングして次工程へ進む。評価結果が基準を満たさない場合は、測定結果の程度次第、このウエハを破棄処分し次のウエハの処理へ移行する、あるいはロットを中止するなど、適宜対応することができる。このような評価方法は、プレーナ構造を有する半導体記憶装置の評価に広く適用できる。
【００１２】
しかし、近年の高集積化の要請に応じて、強誘電体メモリを構成するＦｅＲＡＭ素子に対してもさらなる微細化が求められ、プレーナ型に代わってスタック構造を持つＦｅＲＡＭデバイスが主流となってきている。特に、スタック構造の実現において、より面積効率を高めるために、下部電極膜、強誘電体膜、上部電極膜を一括してエッチングする手法が用いられている。
【００１３】
図１（ｂ）は、図１（ａ）に示したキャパシタ形成後の評価方法を、一括エッチングによるスタック型の強誘電体キャパシタの測定に適用した図である。評価用強誘電体キャパシタ１２０は、メインセルの作製と同工程で、上部電極膜、強誘電体膜、下部電極膜を一括エッチングして形成され、同じくメインセルと同工程で半導体基板１０１に形成された拡散領域１２２に、プラグ１１１ａおよびシリサイド膜１２３を介して接続される。プラグ１１１と下部電極１０３の間には導電性の酸化防止膜１０７が挿入される。
【００１４】
図１（ｂ）の構造では、基板１０１とコンタクトしているプラグ１１１上に一括エッチングでキャパシタを形成するため、キャパシタ形成時に図１（ａ）のプレーナ構造で行っていた測定を実施することはできない。このため、上部電極１０５を接続するプレート線１１５を形成する一方で、評価用強誘電体キャパシタ１２０以外の部位でプラグ１１１ｂに接続するプラグ１１３を層間絶縁膜１０９に形成し、さらに下部電極用の針を受けるパッド１１６を形成する。ここまで工程が進んで始めて、上部電極用の針１１０ａをプレート線１１５に接触させ、下部電極用の針１１０ｂをパッド１１６に接触させて、強誘電体特性の測定を行うことになる。これでは、キャパシタ形成工程から数十工程を経た後でないと、強誘電体特性を測定できない。したがって、たとえ強誘電体キャパシタの形成過程で異常があったとしても、異常の発生から発見までにタイムラグが生じる。さらに異常の度合いによっては、ＣＭＰやＲＩＥなどの工程を含む数十工程が無駄になってしまう。
【００１５】
そこで本発明は、一括エッチングによるスタック構造の強誘電体キャパシタにおいて、強誘電体キャパシタ形成直後にインラインで強誘電体特性を測定できる半導体装置の評価方法を提供する。
【００１６】
また、このような評価に使用する評価用デバイスの作製方法を提供する。
【００１７】
【課題を解決するための手段】
上記目的を達成するために、本発明の第１の側面において半導体装置の評価方法を提供する。半導体装置の評価方法は、以下の工程を含む。
（ａ）基板上に絶縁膜を介して下部電極膜、強誘電体膜、上部電極膜を順次形成する、
（ｂ）基板のチップ領域（第１領域）において、上部電極膜、強誘電体膜、下部電極膜を一括加工してスタック型の強誘電体キャパシタを形成するとともに、基板のモニタ領域（第２領域）において上部電極膜、強誘電体膜、下部電極膜を一括加工してスタック型の評価用強誘電体キャパシタを形成する、
（ｃ）評価用強誘電体キャパシタの形成後に、評価用強誘電体キャパシタの上部電極膜に第１の測定針（測定用電極）を接触させ、モニタ領域（第２領域）内の評価用強誘電体キャパシタ以外の部位であって評価用強誘電体キャパシタの下部電極に電気的に接続される第２測定部位に第２の測定針（測定用電極）を接触させて、評価用強誘電体キャパシタの特性を測定する、そして、
（ｄ）評価用強誘電体キャパシタの測定結果に基づいて、チップ領域（第１領域）に形成された強誘電体キャパシタの評価を行う。
【００１８】
このような半導体装置の評価方法によれば、ウエハ上に評価用のキャパシタを形成した時点で、半導体装置の強誘電体キャパシタ特性をインラインで測定することができ、スタック型の強誘電体キャパシタを有する半導体記憶装置の製造過程において、早期の特性判定、異常発見を実現することができる。
【００１９】
より具体的には、モニタ領域において、基板から評価用強誘電体キャパシタが電気的に接続される拡散層までを同一の導電型に構成して、評価用強誘電体キャパシタの上部電極に第１の測定針を、基板裏面に第２の測定針を接触させることによって強誘電体キャパシタ特性を測定する。
【００２０】
あるいは、評価用強誘電体キャパシタの直下に位置する第１の導電性酸化防止膜と、モニタ領域内で第１の導電性酸化防止膜から独立して位置し第１の導電性酸化防止膜と下方で電気的に接続される第２の導電性酸化防止膜とを形成し、第２の測定用針を第２の導電性酸化防止膜に接触させて評価用強誘電体キャパシタの特性を測定する。第２の導電性酸化防止膜を、たとえば第１および第２の導電性酸化防止膜に共通して用いられる導電性プラグを介して、評価用強誘電体キャパシタの下部電極に接続する。あるいは、第１および第２の導電性酸化防止膜の各々に対応する導電性プラグと、基板上に形成されるシリサイドとを介して、評価用強誘電体キャパシタの下部電極に接続させてもよい。
【００２１】
さらに、評価用強誘電体キャパシタの形成と同時に、第２の導電性酸化防止膜上に、評価用強誘電体キャパシタよりも面積の大きい第２測定キャパシタを形成し、第２の測定針を第２測定キャパシタに接触させて、評価用強誘電体キャパシタの特性を測定してもよい。
【００２２】
いずれの手法を採用しても、評価用強誘電体キャパシタの形成時にインラインでの強誘電体キャパシタ特性の測定が可能になり、リアルタイムでチップ領域の強誘電体キャパシタを評価することができる。
【００２３】
本発明の第２の側面では、上述した評価に用いる評価用デバイスの作製方法を提供する。評価用デバイスの作製方法は、以下の工程を含む。
（ａ）基板上に絶縁膜を介して下部電極膜、強誘電体膜、上部電極膜を順次形成する、
（ｂ）基板上の所定の領域（モニタ領域）において、メインチップのキャパシタ形成工程と同じ工程で、上部電極膜、強誘電体膜、下部電極膜を一括加工してスタック型の評価用強誘電体キャパシタを形成する、
（ｃ）所定の領域（モニタ領域）内の評価用強誘電体キャパシタ以外の部位に、評価用強誘電体キャパシタの下部電極と電気的に接続される第２測定部位を、評価用強誘電体キャパシタの形成と同時またはそれ以前に形成する。
【００２４】
このような評価用デバイスの作製方法によれば、評価用強誘電体キャパシタを形成した時点で、評価用強誘電体キャパシタと電気的な接続をとるための第２測定部位が設定されており、評価用強誘電体キャパシタ形成直後にインラインでの特性測定が可能になる。
【００２５】
【発明の実施の形態】
以下、添付図面を参照して、本発明の実施の形態を説明する。
【００２６】
図２は、本発明の第１実施形態に係る評価用デバイス１０の構成例を示す図である。評価用デバイスは、半導体基板（たとえばシリコン基板）１１上のチップ領域と分離したモニタ領域に形成されている。第１実施形態の評価用デバイス１０は、スタック構造の評価用強誘電体キャパシタ２０が電気的に接続される拡散層から基板裏面まで、同じ導電型となるように構成される。
【００２７】
図２の例では、半導体基板１１に、ウェル１２および拡散層１３が形成されており、拡散層１３の上方に、上部電極２３、強誘電体膜２２、下部電極２１から構成される評価用強誘電体キャパシタ２０が位置する。評価用強誘電体キャパシタ２０は、評価用強誘電体キャパシタ２０の直下に導電性酸化防止膜１８を介して位置するプラグ１６とシリサイド１４を介して、拡散層１３に電気的に接続される。拡散層１３から半導体基板１１の裏面にいたるまで同一の導電型で構成され、たとえばＰ型半導体基板１１を用いた場合、第１拡散層としてのＰ型ウェル１２中に、第２拡散層としてのＰ型あるいはＰ＋型拡散層１３を備える。Ｎ型半導体基板１１を用いた場合は、第１拡散層としてのＮ型ウェル１２中に、第２拡散層としてのＮ型またはＮ＋型の拡散層１３を備える。
【００２８】
このような構成の評価用デバイス１０を半導体基板１１のモニタ領域に配置することにより、評価用強誘電体キャパシタ２０の下部電極は、基板裏面に電気的に接続されることになる。したがって、評価用強誘電体キャパシタ２０を第１測定部位とし、基板裏面を第２測定部位とすることにより、上部電極用の第１測定針３１を評価用強誘電体キャパシタ２０の上部電極２３に接触させ、基板裏面に下部電極用の第２測定針（不図示）を接触させて、評価用強誘電体キャパシタの特性を測定することができる。
【００２９】
図２の例では、基板裏面に第２測定針を接触させるかわりに、半導体基板１１を支持するステージ３０そのものを下部電極用の第２測定電極としている。なお、評価用強誘電体キャパシタは、チップ領域に形成される半導体記憶装置の強誘電体キャパシタ（不図示）よりもはるかに大きく（たとえば５０μｍ×５０μｍ）、安定して測定針３１を受け取ることができる。
【００３０】
図３および図４は、図２に示す評価用デバイスの作製工程を示す図である。まず、図３（ａ）に示すように、Ｐ型半導体基板１１に、シャロー・トレンチ・アイソレーション（ＳＴＩ）法で素子分離２５を形成する。その後、チップ領域における第１拡散層としてのＰ型ウェル１２と、第２拡散層としてのＰ型拡散層１３をパタニング、イオン注入方法により形成する。このような素子分離２５、Ｐ型ウェル１２、Ｐ型拡散層１３の形成は、チップ領域（図２参照）への素子分離の形成、およびＣＭＯＳ等のスイッチング素子のための拡散領域の形成工程と同時に、同じマスクを用いて行われる。その後、Ｐ型拡散層上にシリサイド１４を形成する。シリサイド１４の形成も、チップ領域におけるスイッチング素子のゲート（不図示）のシリサイド化と同時に行われる。第１実施形態では、たとえばコバルト（Ｃｏ）を堆積させ、熱処理を施した後、ウェット処理を行い、Ｐ型拡散層１３上にＣｏＳｉ２を形成する。
【００３１】
次に、図３（ｂ）に示すように、チップ領域、モニタ領域を含むウエハ全面に第１層間絶縁層１５をＣＶＤ法で成膜し、パタニング、エッチングによりシリサイド（ＣｏＳｉ２）１４と接続するプラグ１６を形成する。より具体的には、図示はしないが、シリサイド１４に達するコンタクトホールを形成し、ホール内壁および基板表面に、スパッタ法でチタン（Ｔｉ）膜を、ＭＯＣＶＤ法で窒化チタン（ＴｉＮ）膜を成膜した後、ＣＶＤ法でタングステン（Ｗ）を成膜してホールを埋め込む。そして、ＣＭＰ法でタングステン（Ｗ）、窒化チタン（ＴｉＮ）およびチタン（Ｔｉ）を研磨し平坦化する。このようなモニタ領域におけるプラグ１６も、チップ領域でのプラグ形成と同じ工程で、同じマスクを用いて形成される。
【００３２】
次に、図４（ｃ）に示すように、プラグ１６の酸化を防止するために、導電性酸化防止膜１８をたとえばイリジウム（Ｉｒ）や酸化イリジウムで導電性酸化防止膜形成する。そして、たとえば酸窒化シリコン（ＳｉＯＮ）等で絶縁性酸化防止膜１７を形成し、ＣＭＰにより平坦化する。
【００３３】
次に、図４（ｄ）に示すように、順次堆積した上部電極膜、強誘電体膜、下部電極膜を一括エッチングして、スタック構造の評価用強誘電体キャパシタ２０を導電性酸化防止膜１８上に形成する。一括エッチングによるスタック型強誘電体キャパシタの形成方法については任意の材料、手法を採用することができ、ここでは説明を省略する。
【００３４】
評価用強誘電体キャパシタ２０は、チップ領域（あるいはメモリ領域）におけるＦｅＲＡＭの強誘電体キャパシタと同工程で、同じ材料、同じ層構成で形成されるが、サイズはチップ領域の強誘電体キャパシタよりもはるかに大きく、たとえば面積を２５００μｍ２  としている。
【００３５】
こうして作製された評価用デバイス１０を用いて、強誘電体キャパシタ２０の形成後に強誘電体の簡易モニタ試験を行う。すなわち、図２に示すように、第１測定針３１を評価用強誘電体キャパシタ２０の上部電極２３に接触させ、第２測定針（不図示）を半導体基板１１に接触させて、図５に示すようなソーヤタワー回路を用いて残留分極量を測定する。なお、上述したように、図２に示す例では第２測定針に代えて、半導体基板１１を支持するステージ３０を下部電極用の測定電極としている。
【００３６】
ソーヤタワー回路では、下部電極２１と電気的に接続するたとえばＰ型の半導体基板１１にパルス発生器４１を接続し、上部電極２３にロードキャパシタＣＬ  を接続し、評価用強誘電体キャパシタ（ＣＦＥ）２０にパルスを印加することにより残留分極を測定する。出力信号はディジタル・ストレージ・オシロスコープ（ＤＳＯ）４２でモニタされる。第１実施形態では、５０μｍ×５０μｍの評価用強誘電体キャパシタ２０に対して、たとえば５．６ｎＦのロードキャパシタＣＬを接続し、パルス幅１μｓ、１．８Ｖのパルスを供給する。測定後に、針当てによるゴミを洗浄するためにスクラバー処理をおこなう。なお、ソーヤタワー回路を用いた測定方法の詳細は、Ｓ．Ｄ．ＴＲＡＹＮＯＲ，  Ｔ．Ｄ．ＨＡＤＮＡＧＹ，  ａｎｄ  Ｌ．ＫＡＭＭＥＲＤＩＮＥＲ，  Ｉｎｔｅｇｒａｔｅｄ  Ｆｅｒｒｏｅｌｅｃｔｒｉｃｓ，  １９９７，  Ｖｏｌ．１６，  ｐｐ．６３−７６を参照されたい。
【００３７】
測定した評価用強誘電体キャパシタ２０の残留分極量に基づいて、チップ領域に形成されたメモリデバイス（ＦｅＲＡＭ）の特性をリアルタイムで評価することができる。なお、評価方法については後述する。
【００３８】
このように、第１実施形態では、全面に下部電極膜、強誘電体膜、上部電極膜を順次形成し、基板のモニタ領域において、メインチップのキャパシタ形成工程と同じ工程で、上部電極膜、強誘電体膜、下部電極膜を一括加工してスタック型の評価用強誘電体キャパシタ２０を形成する。一方、モニタ領域の評価用強誘電体キャパシタ２０以外の部位、すなわち、拡散層１３から半導体基板１１の裏面に至る同一の導電型領域を、測定針を接触させるための第２測定部位として、評価用強誘電体キャパシタ２０の形成より前に形成しておく。
【００３９】
評価用強誘電体キャパシタ２０が形成された時点で、第１測定針３１を評価用強誘電体キャパシタ２０に接触させ、第２測定針（不図示）を、第２測定部位としての半導体基板１１の裏面に接触させて、インラインで強誘電体キャパシタ特性を測定する。測定結果に基づき、リアルタイムで、チップ領域の半導体装置（ＦｅＲＡＭ）のキャパシタ特性を評価することができる。これにより、強誘電体関連工程で不具合が発生した場合にも、早期発見が可能になり、測定結果に応じてその後の処理を決定することができる。
【００４０】
また、強誘電体キャパシタの形成時点でメインセルの評価、出荷判定を行えるので、異常ウエハに対して配線工程プロセス、モニタ試験、デバイス試験を行う必要がなく、時間短縮とコスト削減が可能となる。
図６は、本発明の第２実施形態に係る半導体装置のための評価用デバイス１０の構成例を示す図である。第２実施形態では、第２の測定針（プローブ端子）３１ｂを接触させる第２測定部位を、評価用強誘電体キャパシタ２０の直下にある第１の導電性酸化防止膜１８ａと電気的に接続される第２の導電性酸化防止膜１８ｂとする。図６の例では、第２導電性酸化防止膜１８ｂは、導電性プラグ１６を介して下方で第１導電性酸化防止膜１８ａと電気的に接続されるが、層内では第１の導電性酸化膜１８ａから独立して位置する。評価用強誘電体キャパシタのサイズはたとえば５０μｍ×５０μｍとする。
【００４１】
図７（ａ）〜７（ｃ）は、図６の評価用デバイス１０の作製工程を示す図である。まず図７（ａ）に示すように、半導体基板１１上に導電性プラグ１６を形成する。この導電性プラグは、後工程で、第１の導電性酸化防止膜１８ａと第２の導電性酸化防止膜１８ｂとに共通して接続されることになる。導電性プラグ１６は、全面に層間絶縁層１５を形成した後、チップ領域での導電性プラグ形成工程と同じマスク、同じ材料を用いて同じ工程で形成される。第１実施形態のようにフォトリソグラフィとエッチングでホールを形成した後にＣＶＤ等で埋め込んでもよいし、微細化に対応できればダマシン法で形成してもよい。
【００４２】
次に、図７（ｂ）に示すように、導電性プラグ１６に共通して接続されるそれぞれ独立した第１、第２の導電性酸化防止膜１８ａ、１８ｂと、絶縁性の酸化防止膜１７を形成する。導電性酸化防止膜１８ａ、１８ｂ、および絶縁性酸化防止膜１７の形成は第１実施形態と同様であり、説明を省略する。
【００４３】
次に図７（ｃ）に示すように、チップ領域でのキャパシタ形成と同じ工程で、第１の導電性酸化防止膜１８ａ上に評価用強誘電体キャパシタ２０を形成する。すなわち、全面に下部電極膜２１、強誘電体膜２２、上部電極膜２３を順次成膜し、これらの膜を一括してキャパシタ形状に加工する。
【００４４】
こうして形成された評価用デバイスでは、評価用強誘電体キャパシタ２０の下部電極２１が、第１導電性酸化防止膜１８ａとプラグ１６を介して、第２の導電性酸化防止膜１８ｂとコンタクトする。評価用強誘電体キャパシタ２０の形成後に上部電極２３に測定針３１ａをあて、第２の導電性酸化防止膜１８ｂにプローブ端子３１ｂをあてて、図５に示すようなソーヤタワー回路を用いて測定する。すなわち、上部電極２３に測定針３１ｂを介してロードキャパシタＣＬ  を接続し、第２の導電性酸化防止膜３１ｂにプローブ端子３１ｂを介してパルス発生器４１を接続して、強誘電体膜２２にパルスを印加して残留分極を測定する。
【００４５】
第２実施形態においても、スタック構造の評価用強誘電体キャパシタ２０の形成後すぐに、インラインで強誘電体キャパシタ特性を測定することができ、リアルタイムで半導体装置のキャパシタ特性を評価することができる。
【００４６】
図８は、第２実施形態の評価用デバイスの変形例を示す図である。図６の例では、第１および第２の導電性酸化防止膜１８ａ、１８ｂは、下方の共通プラグ１６を介して相互に電気接続されていたが、図８の変形例では、第１および第２の導電性酸化防止膜１８ａ、１８ｂの各々に接続される、第１および第２の導電性プラグ１６ａ、１６ｂを備える。第１および第２の導電性プラグ１８ａ、１８ｂは、半導体基板１１に形成されたシリサイド１４を介して相互接続される。したがって、評価用強誘電体キャパシタ２０の下部電極２１は、第２の導電性酸化防止膜１８ｂと電気的に接続され、第２の導電性酸化防止膜１８ｂを第２測定部位とすることができる。評価用強誘電体キャパシタ２０の形成後に行われる強誘電体キャパシタ特性の測定時には、評価用強誘電体キャパシタ２０の上部電極２３に第１の測定針３１ａをあて、第２の導電性酸化防止膜１８ｂに第２の測定針（プローブ端子）３１ｂをあてる。
【００４７】
図９（ａ）〜９（ｃ）は、図８の評価用デバイスの作製工程を示す図である。まず、図９（ａ）に示すように、半導体基板１１上のモニタ領域に、拡散層１３とシリサイド１４を形成する。拡散層１３およびシリサイド１４は、チップ領域（図２参照）における拡散領域の形成およびゲート（あるいはワード線）のシリサイド化と同じ工程で形成される。図示はしないが、用いるマスクパターンによっては拡散層１３と半導体基板１１の間にウェル層が形成されてもよい。シリサイド１４上に層間絶縁膜１５を堆積し、チップ領域でのプラグ形成と同じ工程で、シリサイド１４に達する第１および第２の導電性プラグ１６ａ、１６ｂを形成する。
【００４８】
次に、図９（ｂ）に示すように、第１および第２の導電性プラグ１６ａ、１６ｂ上に、第１および第２の導電性酸化防止膜１８ａ、１８ｂを形成し、それ以外の領域に絶縁性酸化防止膜１７を形成する。第１および第２の導電性酸化防止膜１８ａ、１８ｂは、対応するプラグ１６ａ、１６ｂと、下層のシリサイド１４を介して相互に電気接続される。
【００４９】
次に、図９（ｃ）に示すように、第１の導電性酸化防止膜１８ａ上に、スタック構造の評価用強誘電体キャパシタ２０を形成する。すなわち、全面に下部電極膜、強誘電体膜、上部電極膜を形成し、チップ領域でのキャパシタ形成と同じ工程でこれらの膜を所定の形状に一括エッチングする。評価用強誘電体キャパシタ２０のサイズは、たとえば５０μｍ×５０μｍである。
【００５０】
このようにして形成したスタック構造の評価用デバイスを用いても、第２の導電性酸化防止膜１８ｂを第２測定部位として、評価用強誘電体キャパシタ２０の形成直後にインラインで強誘電体膜の特性を測定することができる。強誘電体関連工程で不具合が発生した場合にも、早期発生が可能になり、その後の処理を最適に選択することができる。
【００５１】
強誘電体キャパシタ形成時点で出荷判定を行なうことによって、異常ウエハに対しては配線工程プロセス、モニタ試験、デバイス試験を行う必要がなく、時間短縮とコスト削減が可能となる。
図１０は、本発明の第３実施形態に係る評価用デバイスの構成例を示す図である。第３実施形態の評価用デバイスは、半導体基板１１のモニタ領域内に、第１の導電性酸化防止膜１８ａ上に位置する評価用強誘電体キャパシタ（キャパシタ１）２０ａと、第２の導電性酸化防止膜１８ｂに位置し、評価用強誘電体キャパシタ２０ａよりもサイズの大きな第２測定キャパシタ（キャパシタ２）２０ｂを備える。評価用強誘電体キャパシタ２０ａと第２測定キャパシタ２０ｂは、第１の導電性プラグ１６ａと、１以上の第２の導電性プラグ１６ｂ、および下層のシリサイド１４を介して、互いに接続されている。
【００５２】
図１０に示す例では、第２測定キャパシタ２０ｂは、評価用強誘電体キャパシタ２０ａの１０倍の大きさとする。評価用強誘電体キャパシタ２０ａの面積を２５００μｍ２  とすると、第２測定キャパシタ２０ｂの面積は２５０００μｍ２  である。図５に示すソーヤタワー回路を用いて強誘電体キャパシタ特性を測定するときは、第１の測定針３１ａを評価用強誘電体キャパシタ２０ａに接触させ、第２の測定針３１ｂを第２測定キャパシタ２０ｂに接触させる。図１０の構成では、評価用強誘電体キャパシタ２０ａの強誘電体膜２２ａと、第２測定キャパシタ２０ｂの強誘電体膜２２ｂを直列接続した構造となる。したがって、パルス発生器４１による印加電圧をＶ、評価用強誘電体キャパシタ２０ａの容量をＣ１、第２測定キャパシタ２０ｂの容量をＣ２とすると、評価用強誘電体キャパシタ２０ａにかかる電圧Ｖ１は、式（１）で表わされる。
Ｖ１＝Ｖ×［Ｃ２／（Ｃ１＋Ｃ２）］                  （１）
第３実施形態では、評価用キャパシタ（キャパシタ１）２０ａの面積は、第２測定キャパシタ（キャパシタ２）２０ｂの面積の１／１０である。印加電圧Ｖを１．８Ｖとした場合、評価用キャパシタ（キャパシタ１）にかかる電圧は１．６２Ｖとなる。評価用強誘電体キャパシタ２０ａと第２測定キャパシタ２０ｂとの面積比をさらに大きくすると、評価用強誘電体キャパシタ２０ａにかかる電圧Ｖ１は、印加電圧Ｖに近似し、より正確な測定が可能になる。
【００５３】
図１１（ａ）〜１１（ｄ）は、図１０に示す評価用デバイスの作製工程図である。まず、図１１（ａ）に示すように、半導体基板１１上のモニタ領域に、拡散層１３とシリサイド１４を形成する。拡散層１３およびシリサイド１４は、チップ領域（図２参照）における拡散領域の形成およびゲート（あるいはワード線）のシリサイド化と同じ工程で形成される。
【００５４】
次に、図１１（ｂ）に示すように、シリサイド１４上に層間絶縁膜１５を堆積し、チップ領域でのプラグ形成と同じ工程で、シリサイド１４に達する第１の導電性プラグ１６ａと、同じくシリサイド１４に達する１以上の第２の導電性プラグ１６ｂを形成する。
【００５５】
次に、図１１（ｃ）に示すように、第１の導電性プラグ１６ａ上に第１の導電性酸化防止膜１８ａを形成するとともに、第２の導電性プラグ１６ｂのすべてを被覆する第２の導電性酸化防止膜１８ｂを形成する。導電性酸化防止膜１８の間を埋めて絶縁性酸化防止膜１７を形成する。第１および第２の導電性酸化防止膜１８ａ、１８ｂは、対応するプラグ１６ａ、１６ｂと、下層のシリサイド１４を介して相互に電気接続される。
【００５６】
次に、図１１（ｄ）に示すように、第１の導電性酸化防止膜１８ａ上に、スタック構造の評価用強誘電体キャパシタ２０を形成し、第２の導電性酸化防止膜１８ｂ上に、評価用強誘電体キャパシタ２０の約１０倍の第２測定キャパシタ２０ｂを形成する。すなわち、全面に下部電極膜、強誘電体膜、上部電極膜を形成し、チップ領域でのメモリセルのキャパシタ形成と同じ工程でこれらの膜を所定の大きさ、形状に一括エッチングする。
【００５７】
このような評価用デバイスを用いて強誘電体特性を測定する場合、一括加工による評価用強誘電体キャパシタの形成後に、第１測定針を評価用強誘電体キャパシタ２０ａの上部電極２３ａにあて、第２測定針を第２測定キャパシタの上部電極２０ｂにあてて、パルス電圧Ｖを印加する。評価用強誘電体キャパシタ２０ａの強誘電体膜に印加される電圧Ｖ１は、式（１）で表わされる電圧である。電圧Ｖ１の印加による出力信号から残留分極量を測定する。
【００５８】
このように第３実施形態によっても、スタック構造のキャパシタ形成後にインラインで強誘電体キャパシタ特性を測定することが可能になる。
【００５９】
図１２は、図１０に示す評価用デバイスの変形例を示す図である。図１２の変形例では、第１の導電性プラグ１６ａと、１以上の第２の導電性プラグ１６ｂに代えて、第１および第２の導電性酸化防止膜１８ａ、１８ｂに共通に接続される導電性プラグ１６を備える。変形例においても、第１導電性酸化防止膜１８ａ上に評価用強誘電体キャパシタ２０ａが位置し、第２導電性酸化防止膜１８ｂ上に第２測定キャパシタ２０ｂが位置する。これらのキャパシタの形成後に、評価用強誘電体キャパシタ２０ａに第１測定針３１ａをあて、第２測定キャパシタ２０ｂに第２測定針３１ｂをあてて、強誘電体キャパシタ特性を測定する。
【００６０】
図１３（ａ）〜１３（ｃ）は、図１２の変形例の作製工程図である。まず、図１３（ａ）に示すように、半導体基板１１の全面に層間絶縁膜１５を堆積して、導電性プラグ１６を形成する。導電性プラグ１６は、チップ領域でのメインセルの導電性プラグの形成工程と同時に形成する。フォトリソグラフィとエッチングによるホール形成後、ＣＶＤ法によりホールを埋めてもよいし、微細化に対応できる範囲でダマシン法を用いてもよい。
【００６１】
次に、図１３（ｂ）に示すように、導電性プラグ１６に共通して接続される第１および第２の導電性酸化防止膜１８ａ、１８ｂを形成し、これらの間を埋める絶縁性酸化防止膜１７を形成する。
【００６２】
次に、図１３（ｃ）に示すように、チップ領域での強誘電体キャパシタの形成工程と同じ工程で、第１導電性酸化防止膜１８ａ上に評価用強誘電体キャパシタ２０ａを形成し、第２導電性酸化防止膜１８ｂ上に第２測定キャパシタ２０ｂを一括加工により形成する。
【００６３】
変形例においても、スタック構造のキャパシタが形成された時点で、評価用強誘電体キャパシタ２０ａに第１測定針３１ａをあて、第２測定キャパシタ２０ｂに第２測定針３１ｂをあてて、簡易モニタ試験を行う。強誘電体キャパシタ特性をインラインで測定できるので、強誘電体キャパシタ工程での異常を早期発見できる。また、発見の時点で出荷判定を行なうことによって、異常ウエハに対して配線工程プロセス及びモニタ試験、デバイス試験をする必要がなくなり、時間短縮とコスト削減が可能となる。
図１４は、評価用強誘電体キャパシタの残留分極量と、メインセルのリテンション歩留まりとの関係を示すグラフである。このような相関関係は、あらかじめシミュレーションなどで得ることができる。リテンション歩留まりの評価基準の例として、リテンション歩留まり９５％を出荷可能な下限値とすると、評価用強誘電体キャパシタ２０ａの残留分極量（Ｑｓｗ）の許容下限値を、約３０μＣ／ｃｍ２  に設定する。逆に言えば、評価用強誘電体キャパシタの測定結果から、メインセルのリテンション歩留まりを予測することができ、残留分極量３０μＣ／ｃｍ２  以上という条件を満たすウエハだけを、後工程に流す。また、条件を満たさない場合でも、その測定値に応じて、ロット全体を破棄する、キャパシタ形成工程に戻って別のウエハの抜き取り検査をする、など早期に対応策を決定することができる。
【００６４】
評価用強誘電体キャパシタを用いた測定は、残留分極量に限らず、キャパシタリーク電流、キャパシタ容量、強誘電体膜のヒステリシス特性などを測定することができ、これらの測定結果に基づいて、半導体装置のメインセルの特性を評価できる。
【００６５】
最後に、以上の説明に関して、以下の付記を開示する。
（付記１）  基板全面に絶縁膜を介して下部電極膜、強誘電体膜、上部電極膜を順次形成する工程と、
前記基板の第１領域において、上部電極膜、強誘電体膜、下部電極膜を一括加工してスタック型のキャパシタを形成すると同時に、前記基板の第２領域において前記上部電極膜、強誘電体膜、下部電極膜を一括加工してスタック型の評価用強誘電体キャパシタを形成する工程と、
前記評価用強誘電体キャパシタの形成後に、前記評価用強誘電体キャパシタの上部電極に第１の測定用電極を接触させ、前記第２領域内の評価用強誘電体キャパシタ以外の部位であって前記評価用強誘電体キャパシタの下部電極と電気的に接続される第２測定部位に第２の測定用電極を接触させて、前記評価用強誘電体キャパシタの特性を測定する工程と、
前記評価用強誘電体キャパシタの測定結果に基づいて、前記第１領域に形成されたスタック型キャパシタを評価する工程と
を含む半導体装置の評価方法。
（付記２）  基板上の第１領域に拡散層を形成すると同時に、第２領域に、評価用強誘電体キャパシタが電気的に接続される拡散層を形成する工程をさらに含み、第２領域において、拡散層から基板の裏面まで同一の導電型で構成し、第２の測定用電極を、第２領域の基板の裏面に接触させて評価用強誘電体キャパシタの特性を測定することを特徴とする付記１に記載の半導体装置の評価方法。
（付記３）  第２の測定用電極として、基板を支持するステージを用いることを特徴とする付記２に記載の半導体装置の評価方法。
（付記４）  評価用強誘電体キャパシタの直下に位置する第１の導電性酸化防止膜と、前記第２領域内で第１の導電性酸化防止膜とは独立して位置し、この第１の導電性酸化防止膜と下方で電気的に接続される第２の導電性酸化防止膜とを形成する工程をさらに含み、第２の測定用電極を、第２の導電性酸化防止膜に接触させて評価用強誘電体キャパシタの特性を測定することを特徴とする付記１に記載の半導体装置の評価方法。
（付記５）  第１の導電性酸化防止膜と、第２の導電性酸化防止膜とに共通して接続される導電性プラグを、基板上に形成する工程をさらに含むことを特徴とする付記４に記載の半導体装置の評価方法。
（付記６）  第１領域の基板上にシリサイドを形成するとともに、第２領域の基板上にシリサイドを形成する工程と、
前記第２領域のシリサイド上に、第１の導電性酸化防止膜に接続される第１の導電性プラグと、第２の導電性酸化防止膜に接続される第２の導電性プラグを形成する工程と
をさらに含むことを特徴とする付記４に記載の半導体装置の評価方法。
（付記７）  評価用強誘電体キャパシタの形成と同時に、第２酸化防止膜上に評価用強誘電体キャパシタよりも面積の大きい第２測定キャパシタを形成する工程と、
第２の測定用電極を、第２測定キャパシタに接触させて、評価用強誘電体キャパシタの特性を測定する工程と
を含むことを特徴とする付記４に記載の半導体装置の評価方法。
（付記８）  基板上に絶縁膜を介して下部電極膜、強誘電体膜、上部電極膜を順次形成する工程と、
前記基板上の所定の領域において、メインチップのキャパシタ形成工程と同じ工程で、上部電極膜、強誘電体膜、下部電極膜を一括加工してスタック型の評価用強誘電体キャパシタを形成する工程と、
前記所定の領域内の前記評価用強誘電体キャパシタ以外の部位に、前記評価用強誘電体キャパシタの形成と同時またはそれ以前に、測定電極を接触させるための第２測定部位を形成する工程と
を含むことを特徴とする、評価用デバイスの作製方法。
（付記９）  前記基板として第１の導電型の基板を選択する工程と、
前記基板上の所定の領域において、前記メインチップの拡散層形成と同じ工程で、第１の導電型の拡散層を形成する工程と、
前記評価用強誘電体キャパシタの直下に、前記第１の導電型の拡散層と電気的に接続するプラグを形成する工程と
をさらに含み、前記第２測定部位を、前記所定の領域の前記基板の裏面とすることを特徴とする付記８に記載の評価用デバイスの作製方法。
（付記１０）  評価用強誘電体キャパシタの直下に第１の導電性酸化防止膜を形成するとともに、前記所定の領域内の評価用強誘電体キャパシタ以外の部位に独立して位置し第１の導電性酸化防止膜に電気的に接続される第２の導電性酸化防止膜を形成する工程
をさらに含み、第２測定部位を、第２酸化防止膜とすることを特徴とする付記８に記載の評価用デバイスの作製方法。
（付記１１）  前記所定の領域内に、評価用強誘電体キャパシタの形成と同時に、当該評価用強誘電体キャパシタに電気的に接続され評価用強誘電体キャパシタよりも面積の大きい第２測定キャパシタを形成する工程をさらに含み、第２測定部位を、前記第２測定キャパシタとすることを特徴とする付記８に記載の評価用デバイスの作製方法。
（付記１２）  第１の導電型の半導体基板と、
半導体基板の所定の領域で、前記半導体基板に形成される第１の導電型の拡散領域と、
前記所定の領域の拡散領域の上方に位置し、上部電極膜、強誘電体膜、下部電極膜を一括加工して得られるスタック型の評価用強誘電体キャパシタと、
評価用強誘電体キャパシタと、第１の導電型の拡散領域とを電気的に接続する導体と
を備え、前記拡散領域から前記半導体基板の裏面まで連続して第１の導電型で構成されることを特徴とする評価用デバイス。
（付記１３）  半導体基板と、
半導体基板の所定の領域内で、上部電極膜、強誘電体膜、下部電極膜を一括加工して得られるスタック型の評価用強誘電体キャパシタと、
評価用強誘電体キャパシタの直下に位置する第１の導電性酸化防止膜と、
前記所定の領域内の評価用強誘電体キャパシタ以外の部位に位置する第２の導電性酸化防止膜と、
第１および第２の導電性酸化防止膜を電気的に接続する導電体と
を備えることを特徴とする評価用デバイス。
（１４）  半導体基板と、
半導体基板の所定の領域で、上部電極膜、強誘電体膜、下部電極膜を一括加工して得られるスタック型の評価用強誘電体キャパシタと、
前記所定の領域内で評価用強誘電体キャパシタ以外の部位に位置し、評価用強誘電体キャパシタよりも面積の大きい第２のスタック型キャパシタと、
評価用強誘電体キャパシタと第２のスタック型キャパシタを、キャパシタの下方で電気的に接続する導電体と
を備える評価用デバイス。
【００６６】
【発明の効果】
以上説明したように、本発明によれば、スタック構造の強誘電体キャパシタであっても、キャパシタの形成工程中に強誘電体キャパシタ特性を簡易モニタ測定することができ、強誘電体キャパシタ工程の異常を早期発見することができる。
【００６７】
また、測定結果からデバイス作製後のモニタ試験、デバイス試験をうらなうことで、キャパシタ形成時点で出荷判定できる。その後の工程をフルプロセスで流す必要がなく、モニタ試験、デバイス試験を省略することができ、時間短縮およびコスト削減が可能となる。
【図面の簡単な説明】
【図１】本発明が解決しようとする課題を説明するための図である。
【図２】本発明の第１実施形態に係る評価用デバイスの構成例を示す図である。
【図３】図２の評価用デバイスの作製工程を示す図（その１）である。
【図４】図２の評価用デバイスの作製工程を示す図（その２）であり、図３（ｂ）に引き続く工程を示す図である。
【図５】評価用強誘電体キャパシタの測定に用いられる回路の一例としてのソーヤタワー回路図である。
【図６】本発明の第２実施形態に係る評価用デバイスの構成例を示す図である。
【図７】図６に示す評価用デバイスの作製工程図である。
【図８】第２実施形態の評価用デバイスの変形例を示す図である。
【図９】図８に示す変形例の作製工程図である。
【図１０】本発明の第３実施形態に係る評価用デバイスの構成例を示す図である。
【図１１】図１０に示す評価用デバイスの作製工程図である。
【図１２】第３実施形態の評価用デバイスの変形例を示す図である。
【図１３】図１２に示す変形例の作製工程図である。
【図１４】評価用強誘電体キャパシタの残留分極量と半導体記憶装置のリテンション歩留まりの関係を示すグラフである。
【符号の説明】
１０  評価用デバイス
１１  基板
１２  ウェル（第１拡散層）
１３  拡散層（第２拡散層）
１４  シリサイド
１５  層間絶縁膜
１６  導電性プラグ
１７  絶縁性酸化防止膜
１８  導電性酸化防止膜
２０  評価用強誘電体キャパシタ
２１  下部電極
２２  強誘電体膜
２３  上部電極
３１  測定針（測定電極）
【図１】
2004186321.tif 000003
【図２】
2004186321.tif 000004
【図３】
2004186321.tif 000005
【図４】
2004186321.tif 000006
【図５】
2004186321.tif 000007
【図６】
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【図７】
2004186321.tif 000009
【図８】
2004186321.tif 000010
【図９】
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【図１０】
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【図１１】
2004186321.tif 000013
【図１２】
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【図１３】
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【図１４】
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