(57)【要約】【課題】セルラ電話基地局を特に適用対象とするループバック自己検査回路を提供する。【解決手段】自己検査回路１０の構成部品は、共通の集積回路チップ２０上に集積されている。送信信号及びＬＯ信号がミキサ２８に印加され、送信信号の周波数を受信信号の周波数に変換する。ＶＣＯ５６はＬＯ信号を発生し、ＰＬＬ２６はＶＣＯ信号の位相を基準信号の位相と同期させる。分周基準信号及び分周ＶＣＯ信号が位相比較器５２に印加され、基準信号及びＶＣＯ信号間の位相差を表す誤差信号を発生する。誤差信号はチャージ・ポンプ６０に印加され、チャージ・ポンプ６０は電流信号を発生して、タンク回路６６を同調させる。ループ・フィルタ６２からの電圧信号がＶＣＯ５６に印加され、それをＬＯ周波数に同調させる。【選択図】図１
2004007540.tif 000002
【特許請求の範囲】
【請求項１】
通信システムにおける送信機及び受信機の少なくとも一方を検査するループバック自己検査回路であって、送信機が送信周波数の送信信号を発生し、受信機が受信周波数の受信信号を受信し、送信周波数と受信周波数との間にはオフセットがあり、自己検査回路が、
送信信号及び局部発振（ＬＯ）信号に応答するミキサであって、送信信号及びＬＯ信号をミキシングして、受信信号の周波数の検査信号を発生するミキサと
ＬＯ信号を発生するフェーズ・ロック・ループ（ＰＬＬ）回路であって、ＬＯ信号を発生する電圧制御発振器（ＶＣＯ）と、ＬＯ信号及び基準信号に応答する位相比較回路とを含み、該位相比較回路が、ＬＯ信号と基準信号との間の位相差を示す誤差信号を発生し、ＰＬＬ回路が更に、誤差信号に応答するチャージ・ポンプ回路を含み、該チャージ・ポンプ回路がチャージ・ポンプ信号を発生し、ＰＬＬ回路が更に、チャージ信号に応答するフィルタ及び同調回路を含み、該フィルタ及び同調回路が電圧信号を発生し、ＶＣＯが電圧信号に応答してＬＯ信号の周波数を設定し、ミキサ、ＶＣＯ、位相比較回路、及びチャージ・ポンプ回路が全て共通の集積回路チップ上に形成されている、フェーズ・ロック・ループ回路と
を備えていることを特徴とするループバック自己検査回路。
【請求項２】
請求項１記載の自己検査回路において、該回路は更に、ＶＣＯからのＬＯ信号に応答する切換分周回路を備えており、該切換分周回路がＬＯ信号を分周し、該分周ＬＯ信号をミキサに印加し、送信信号と受信信号との間の異なる周波数オフセットを補償することを特徴とする自己検査回路。
【請求項３】
請求項２記載の自己検査回路において、切換分周回路が、同期式の１／２分周カウンタを含むことを特徴とする自己検査回路。
【請求項４】
請求項１記載の自己検査回路において、チャージ・ポンプ回路が、双方向電流源として動作し、同調回路にソース電流及びシンク電流を供給することを特徴とする自己検査回路。
【請求項５】
請求項１記載の自己検査回路において、該回路は更に、ＬＯ分周回路を備えており、該ＬＯ分周回路がＶＣＯからのＬＯ信号に応答し、ＬＯ信号を分周して、位相比較回路に適した低周波信号にすることを特徴とする自己検査回路。
【請求項６】
請求項５記載の自己検査回路において、ＬＯ分周回路は、プログラム信号に応じて選択的に分周可能であり、ＬＯ信号を異なる値で分周することによって、送信信号と受信信号との間の異なる周波数オフセットに対処することを特徴とする自己検査回路。
【請求項７】
請求項５記載の自己検査回路において、ＬＯ分周回路は、カスケード接続された複数の１／２分周カウンタ回路を含むことを特徴とする自己検査回路。
【請求項８】
請求項１記載の自己検査回路において、位相比較回路がディジタル位相比較回路であり、該ディジタル位相比較回路が、ＬＯ信号と基準信号との間の位相遅れに応答して第１ディジタル誤差信号を発生し、ＬＯ信号と基準信号との間の位相進みに応答して第２ディジタル誤差信号を発生することを特徴とする自己検査回路。
【請求項９】
請求項１記載の自己検査回路において、フィルタ及び同調回路がループ・フィルタ積分器を含み、該ループ・フィルタ積分器がチャージ・ポンプ回路からの電流信号を電圧信号に変換することを特徴とする自己検査回路。
【請求項１０】
請求項１記載の自己検査回路において、チップ上の差動増幅器によって、送信信号を差動信号に変換することを特徴とする自己検査回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般的に、送受信機における送信信号及び受信信号の少なくとも一方を検査するループバック（局内折返し）自己検査回路に関し、更に特定すれば、セルラ電話基地局からの送信信号を検査するループバック自己検査回路であって、単一の回路上に集積されたフェーズ・ロック・ループ構成部品を含む自己検査回路に関する。
【０００２】
【従来の技術】
セルラ電話基地局は、数台のＲＦ送信及び受信回路を用いてセルラ電話信号を処理している。移動ユニットから送信されるセルラ電話信号は、基地局内の受信回路によって受信され、その中で復調及び処理され、信号がデコードされる。次に、デコードされた信号は、陸線又は基地局内の送信回路に転送される。送信回路は、送信する情報を送信用搬送波上に変調する。通常、送信及び受信信号の周波数は、８００〜２０００ＭＨｚの範囲にあり、所与の周波数帯域内で送信信号及び受信信号は異なる周波数であり、これらの信号の間には一定のオフセットがある。
【０００３】
各受信回路は２つのチャネル、即ち、主チャネル及びダイバシティ・チャネルを用いるのが通例であり、各々別個のチャネルを有し、受信回路は２つの受信信号の内の強い方を選択して、後続の処理を行うことができるようになっている。中には、主チャネル信号及びダイバシティ・チャネル信号を結合し、性能向上を図った受信回路もある。これによって、受信機は、セルラ通話（ｃｅｌｌｕｌａｒ　ｃａｌｌ）が途絶えてしまう機会を減らすことによって、信頼性を高めることができる。しかしながら、この種の受信機は、高周波において信号の忠実度を維持しつつ、回路構成部品を削減するには限界があった。
【０００４】
先に論じた種類のセルラ電話システムにおける主要な機能の１つは、送信回路が適正に動作し、システム要件に合った信号を生成していることを検査できることである。通常、これを行うには、送信信号をシステム内の受信回路に「ループバック」して、送信機及び受信機が適正に動作していることを検証する。送信信号及び受信信号の周波数が異なるので、送信信号を受信信号に変換し、実行中の送受信機の動作を妨害することなくループバック検査を行うことができるようにするには、特殊なＲＦループバック自己検査回路が必要である。
【０００５】
【発明が解決しようとする課題】
通常、公知のＲＦループバック自己検査回路は、局部発振（ＬＯ）信号を発生する別個のフェーズ・ロック・ループ（ＰＬＬ）回路を設け、この局部発振信号が送信信号周波数と受信信号周波数との間のオフセットを与えるようにしなければならない。ＰＬＬ回路は、システム要件を満たす種々の増幅器及びその他のシステム構成部品を含む。更に、公知の自己検査回路は、ミキサ回路を備え、信号を中間周波数（ＩＦ）に又はＩＦをＲＦに変換しなけらばならない。公知のループバック自己検査回路は、多くの集積回路及びディスクリート部品、即ち、別個のミキサ、バッファ増幅器、スイッチ、電圧制御発振器、ＰＬＬを備えてＬＯ信号を発生し切換を行わなければならず、高コスト化及び大型化を招いている。更に、公知の自己検査回路の設計は、通例では、個別設計（ｐｏｉｎｔ　ｄｅｓｉｇｎ）であり、多くの異なる基地局における送信信号及び受信信号間の異なる周波数オフセットに応じて、ソフトウエア制御によって分周比や動作モードを変更し、ＬＯ周波数を調整するといった柔軟性に欠けている。
【０００６】
【課題を解決するための手段】
本発明の教示によれば、セルラ電話基地局の用途に特に適したルーバック自己検査回路を開示する。自己検査回路の構成部品は、共通の集積回路チップ上に集積されている。検査対象の送信信号及びＬＯ信号が、自己検査回路内のミキサに供給され、送信信号の周波数を受信信号の周波数に変換する。ＶＣＯが、ＬＯ信号を発生し、ＰＬＬが、ＶＣＯ信号の位相を基準信号の位相に同期させる。分周基準信号及び分周ＶＣＯ信号が位相比較器に印加され、位相比較器は、基準信号と分周した低周波ＶＣＯ信号との間の位相差を示す位相誤差信号を発生する。誤差信号は、チャージ・ポンプに印加され、チャージ・ポンプはタンク回路を同調させる誤差信号を発生する。ロー・パス・フィルタからの電圧信号がＶＣＯに印加され、ＬＯ周波数にそれを同調させる。
本発明のその他の目的、利点及び特徴は、添付図面と関連付けた以下の説明及び添付した特許請求の範囲から明らかとなろう。
【０００７】
【発明の実施の形態】
以下の本発明の実施形態に関する論述は、ループバック自己検査回路及びそれに関連する構成部品を対象とするが、その性質上、該対象は一例に過ぎず、本発明あるいはその用途又は使用を限定することは全く意図していない。特に、以下の論述は、セルラ電話基地局の自己検査回路に関して行う。しかしながら、当業者には認められようが、本発明の自己検査回路は、別のシステムにも適用可能である。
【０００８】
図１は、本発明の一実施形態による、セルラ基地局において用いるためのループバック自己検査回路１０の概略ブロック図である。自己検査回路１０は、送信信号の周波数を、当該システムの受信信号の周波数に変換し、これにより、受信機において送信信号の検査を可能とする。セルラ電話システムにおける送信及び受信信号の周波数帯域は、通例では、８００〜２０００ＭＨｚであり、送信周波数及び受信周波数の間に９５、９０、８０、４５又は４０ＭＨｚのオフセットがあるのが通例である。
【０００９】
セルラ基地局が送信するセルラ電話信号が、送信線１２上に供給され、電力増幅器１４によって所望の電力レベルに増幅され、アンテナ（図示せず）によって送信される。送信回路は、所望の周波数の送信信号を発生し、変調してコード化する。送信回路は、この種のシステムに適した回路であればいずれでもよく、したがって、本発明の適正な理解のために送信回路の構成を図示する必要はない。検査の間、線１２上の送信信号の一部を、カプラによって結合し、該カプラから自己検査回路１０に向かわせる。送信信号の電力は比較的高いので、信号の結合部分の電力を減衰器１８によって低減し、回路１０内の構成部品を損傷しないようにする。
【００１０】
減衰器１８からの減衰信号は、集積回路チップ２０上に実装されている差動増幅器２２に印加され、この信号を増幅する。差動信号とは、互いに位相が１８０゜ずれた２つの部分に分割された信号であり、結合すると完全な信号を形成する。当技術分野では公知であるが、この種の通信システムでは、ノイズ耐性を高めるために、差動信号を発生する場合がある。次に、増幅器２２からの差動信号は、ギルバート・ミキサ（Ｇｉｌｂｅｒｔ　ｍｉｘｅｒ）、スター・ミキサ（ｓｔａｒ　ｍｉｘｅｒ）、リング・ミキサ（ｒｉｎｇ　ｍｉｘｅｒ）等のようなミキサ２８に印加される。ミキサ２８は、続いて受信機において復調及び分析を行うために、ダウン・コンバージョンの目的で送信信号を局部発振（ＬＯ）信号と混合し、高周波送信信号を、受信信号の低周波数に変換する。ＬＯ信号は、シンセサイザ又はフェーズ・ロック・ループ（ＰＬＬ）２６によって発生するが、これについては以下で詳しく論ずる。
【００１１】
ミキサ２８からのダウン・コンバートされた信号は、既に受信周波数と同一になっており、差動増幅器３０に印加される。差動増幅器３０は、受信線３２上に差動信号を発生する。線３２上の受信信号は、減衰器３６に印加され、信号の電力レベルを、受信機の感度に合うレベルまで低下させる。減衰器３６からの減衰信号は、カプラ４０に印加され、カプラ４０はこの信号を受信チャネル４２上に結合する。その後、信号の復調及び分析を行い、送信しようとしている信号が診断目的に望ましいものであると判定する。
【００１２】
ＬＯ信号を発生するには、クロック基準周波数信号を、チップ２０上に形成されている分周回路５０に印加する。一実施形態では、基準周波数は５２ＭＨｚであり、分周回路５０はそれを５２に分周し、１ＭＨｚ信号を発生する。しかしながら、これは用途特定的であり、設計が異なれば、別の基準周波数及び分周値を採用する。分周器５０からの分周信号は、ＰＬＬ２６内のディジタル位相比較器５２に印加される。位相比較器５２は、チップ２０上のＬＯ分周回路５４からの入力信号も受け取る。分周回路５４は、電圧制御発振器（ＶＣＯ）５６からの周波数信号を分周する。ＶＣＯ５６は、ＬＯ信号を発生し、ＬＯ信号は所望の周波数に変換され、ＰＬＬ２６によって所望の位相に固定される。一実施形態では、ＶＣＯ５６は８０〜９５ＭＨｚの周波数の信号を発生し、分周回路５４はＶＣＯ信号を８０、９０、及び９５の内の１つで分周し、１ＭＨｚの周波数信号を発生する。しかしながら、当業者には理解されようが、これらの値は、非限定的な一例に過ぎず、他のシステムでは他の周波数が必要となる場合もあり、これも本発明の範囲に含まれる。
【００１３】
位相比較器５２は、分周回路５０及び５４からの２つの周波数信号の間の位相差を表す位相誤差を示す２つの差動信号を発生する。各位相誤差信号は、時間可変パルスであり、パルスの幅が位相差の度合いとなっている。位相比較器５２からの一方の位相誤差信号は、「ポンプアップ」信号であり、他方の位相誤差信号は、「ポンプダウン」信号であり、分周回路５４からの分周されたＬＯ周波数信号が、分周回路５０からの分周された基準周波数信号よりも遅れているか又は進んでいるかを示す。位相比較器５２は、ここに論ずる目的に適した位相比較器又は位相検出器であれば、任意のものを適用可能である。
【００１４】
ポンプアップ誤差信号及びポンプダウン誤差信号は、チャージ・ポンプ回路６０に印加される。チャージ・ポンプ回路６０が供給する出力信号がＶＣＯ５６に印加される電圧電位を設定し、ＶＣＯ周波数信号の位相が基準周波数信号と一致するように、これを変化させる。本発明の一実施形態によれば、チャージ・ポンプ回路６０は、シンク電流又はソース電流を発生し、ＶＣＯ５６に供給される電圧を制御する。本発明によれば、チャージ・ポンプ回路６０は、チャージ・ポンプ回路６０をチップ２０上に集積可能とし、当技術分野において公知の従来からのチャージ・ポンプ回路よりも低コスト化及び小型化がもたらされる設計となっている。更に、チャージ・ポンプ回路６０は、当技術分野において公知のチャージ・ポンプ回路よりも、用いる電圧が少なくて済む。チャージ・ポンプ回路６０は、ここに記載する目的に適したチャージ・ポンプ素子であれば、いずれでも可能である。適したチャージ・ポンプ回路の一例について、図２を参照しながら以下で論ずる。
【００１５】
チャージ・ポンプ回路６０からの信号は、ループ・フィルタ６２に印加され、ノイズ抑制の目的のために、信号をフィルタリングして所望の周波数範囲内とする。ループ・フィルタ６２は、積分器として作用し、チャージ・ポンプ出力電流を電圧信号に変換する。ループ・フィルタ６２からのフィルタリングされた信号は、タンク回路６６に供給される。タンク回路６６は、バラクタ・ダイオード６８及びインダクタ７０を含み、ダイオード６８は可変コンデンサとして作用する。タンク回路６６は、ループ・フィルタ６２からの電圧に応じて、特定の周波数で共振する。ダイオード６８内のコンデンサは、電圧電位を発生し、これをＶＣＯ５６に印加する。したがって、チャージ・ポンプ回路６０に印加される誤差信号が、バラクタ・ダイオード６８上の電圧を決定し、更にこの電圧がＶＣＯ５６の出力周波数を設定する。ループ・フィルタ６２は、フィルタの自由度を高めるために、チップ２０上には設けられておらず、バラクタ・ダイオード６８及びインダクタ７０もチップ２０上には設けられていない。何故なら、これらは該当する周波数では、かさばり過ぎるからである。本発明の範囲内において、タンク回路の代わりに、別の種類の同調可能な回路を用いることができる。
【００１６】
ＶＣＯ５６からの周波数信号は、切換分周回路７４に印加され、切換分周回路７４はＶＣＯ信号を所望のＬＯ周波数に分周する。切換分周回路７４は、ＶＣＯ５６の周波数に基づいて、送信周波数及び受信周波数の間の所望のオフセットを設け、大抵の場合、１分周器又は１／２分周器である。切換分周回路７４からのＬＯ信号は、差動増幅器７６に印加され、差動増幅器７６はこれを増幅し、差動信号に変換して、ＬＯ信号としてミキサ２８に印加する。切換分周回路７４は、ここに記載する目的に適した分周回路であれば、いずれでも利用可能である。
【００１７】
自己検査回路１０は、システム・プロセッサ（図示せず）によって制御される。プロセッサは、イネーブル信号及び選択信号を低電圧トランジスタ−トランジスタ・ロジック（ＬＶＴＬＬ）回路８０に供給し、回路１０の動作を制御する。プロセッサは、受信機が受信呼を処理していないときに、診断チェックを行うための時間枠を待つ。このような適した時間枠が存在する場合、プロセッサは、ループバック・イネーブル電力信号及びＰＬＬイネーブル電力信号を回路８０に供給し、チップ２０上の構成部品に給電する。更に、オフセット選択信号Ａ、Ｂ及びＣを回路８０に供給し、分周回路５４及び切換分周回路７４の分周比を決定し、送信周波数及び受信周波数の間に必要なオフセットを設ける。したがって、回路１０は、異なる周波数で動作するセルラ電話基地局においても用いられるように適応可能である。
【００１８】
先に論じたように、位相比較器５２は、２つの差動誤差信号をチャージ・ポンプ回路６０に出力し、チャージ・ポンプ回路６０は、分周ＶＣＯ信号と分周基準信号との間の位相差を示す。一実施形態では、これらの信号によって、ソース電流（ポンプアップ）をチャージ・ポンプ回路６０からループ・フィルタ６２に供給させるか、又は、シンク電流（ポンプダウン）をループ・フィルタ６２からチャージ・ポンプ回路６０に供給させる。図２は、チャージ・ポンプ回路６０の概略図であり、どのようにしてポンプアップ（Ｐ−Ｕ）信号用のソース電流及びポンプダウン（Ｐ−Ｄ）信号用のシンク電流を発生するかを示している。Ｐ−Ｄ入力信号が論理１の場合、電流はチャージ・ポンプ回路６０に流入（シンク）し、Ｐ−Ｕ入力信号が論理１の場合、電流はチャージ・ポンプ回路６０から流出（ソース）する。位相比較器５２からのＰ−Ｄ及びＰ−Ｕ入力信号双方が論理０の場合、チャージ・ポンプ回路６０の出力電流は０となる。位相比較器５２は、Ｐ−Ｄ及びＰ−Ｕ双方が共に論理１となることを禁止する。チャージ・ポンプ回路６０の状態図を以下の表１に示す。
【表１】
2004007540.tif 000003
【００１９】
チャージ・ポンプ回路６０は、双方向定電流源として機能し、５００μＡまでの電流ソース及び電流シンクの動作を実行する。チャージ・ポンプ回路６０は、全幅チャージ・ポンプ装置　（ｒａｉｌ−ｔｏ−ｒａｉｌ　ｃｈａｒｇｅ　ｐｕｍｐ　ｄｅｖｉｃｅ）である。何故なら、これは電源電圧から接地までの電圧範囲の全域にわたって動作するからである。一実施形態では、チャージ・ポンプ回路６０は、１００ＭＨｚのループ周波数範囲で動作する。チャージ・ポンプ回路６０は、単一の集積回路上のセルとして実現することができ、その場合でもなお、ループ・フィルタ６２の高容量負荷を駆動することができる。以下の論述から明白となろうが、チャージ・ポンプ回路６０がこれらの特徴を備えることができるのは、相補バイポーラ・トランジスタ対を基本としているからである。
【００２０】
回路６０がポンプダウン状態にある場合、Ｐ−Ｄは論理１、Ｐ−Ｕは論理０であり、電流は出力線９０からチャージ・ポンプ回路６０に流れ込み、ダイオード６８によるコンデンサから電荷を放出する。回路６０がポンプアップ状態にある場合、Ｐ−Ｕは論理１、Ｐ−Ｄは論理０であり、電流は出力線９０から流出し、ダイオード６８によるコンデンサに電荷を充電する。Ｐ−Ｄ及びＰ−Ｕが双方共論理０である場合、チャージ・ポンプ回路６０に流入する電流も、ここから流出する電流もない。Ｉ＋方向への電流の流れは、出力線９０から流出する電流の流れを表し、Ｉ−方向への電流の流れは、出力線９０に流入する電流の流れを表す。
【００２１】
一実施形態では、４．２ボルトの電圧電位ＶＤＣが供給され、分圧抵抗Ｒ１、Ｒ２及びＲ３によって設定される電流が発生し、回路６０を通過する。Ｐ−Ｄ信号を反転器９２に印加すると、反転器９２はこの信号を反転させ、固定の低電圧信号を設定する。この低電圧信号は、ＰＮＰバイポーラ・トランジスタ９４のベース端子に印加される。したがって、トランジスタ９４が導通し、抵抗Ｒ１、Ｒ２及びＲ３を介してそのエミッタ端子に電流を引き込み、電流はそのコレクタ端子から流出する。トランジスタ９４のコレクタ端子は、ＮＰＮバイポーラ・トランジスタ９６のベース端子及びコレクタ端子に結合されているので、トランジスタ９４を電流が流れると、トランジスタ９６をオンにする。電流は、トランジスタ９６のコレクタ端子に流入し、そのエミッタ端子から流出して接地に至る。トランジスタ９６のベース端子は、ＮＰＮバイポーラ・トランジスタ９８のベース端子に結合されているので、トランジスタ９６が導通すると、トランジスタ９８も導通し、トランジスタ９６を流れる電流が、そのままトランジスタ９８にも流れる。このように、電流がトランジスタ９８のコレクタ端子からエミッタ端子を介して流れることにより、シンク電流が線９０から回路６０に流入する。
【００２２】
Ｐ−Ｕ信号が反転器１０２に印加されると、反転器１０２はこの信号を反転させ、固定の低電圧信号を設定する。低電圧信号は、ＰＮＰバイポーラ・トランジスタ１０４のベース端子に印加される。この状態では、Ｐ−Ｄは低論理であるので、反転器９２の出力は高論理となり、トランジスタ９４はオフとなる。トランジスタ１０４が導通すると、抵抗Ｒ１、Ｒ２及びＲ３からの電流が、トランジスタ１０４のエミッタ端子に流入し、そのコレクタ端子から流出する。トランジスタ１０４のコレクタ端子は、ＮＰＮバイポーラ・トランジスタ１０６のコレクタ端子及びベース端子に結合されているので、これを導通させると、電流はトランジスタ１０６のコレクタ端子に流入し、エミッタ端子から流出する。トランジスタ１０６のベース端子は、ＮＰＮバイポーラ・トランジスタ１０８のベース端子に結合されているので、トランジスタ１０６を流れる電流は、トランジスタ１０８を流れる電流として、全く同様に生ずる。
【００２３】
トランジスタ１０８のコレクタ端子は、ＰＮＰバイポーラ・トランジスタ１１０のコレクタ端子に結合されているので、トランジスタ１０８が導通すると、同じ量の電流がトランジスタ１１０を流れる。トランジスタ１１０のベース端子は、ＰＮＰバイポーラ・トランジスタ１１２のベース端子に結合されているので、トランジスタ１１０を流れる電流は、トランジスタ１１２を流れる電流として、全く同様に生ずる。このように、トランジスタ１１２のエミッタ端子からコレクタ端子を流れる電流によって、出力線９０にソース電流が供給される。トランジスタ９８又は１１２の一方のみが導通することによって、ソース電流又はシンク電流を供給する。
【００２４】
ＰＬＬ２６が適正に動作するためには、常に一定の位相比較利得ＫΦがなければならない。２つの信号間の位相差が非常に近く、Ｐ−Ｄ又はＰ−Ｕ誤差パルスが非常に狭い場合、チャージ・ポンプ回路６０の電子回路は、ループ・フィルタ６２に一定のソース電流又はシンク電流を供給できる程速く反応することはできない。しかしながら、これは、チャージ・ポンプ回路６０が得ようとしている状態である。したがって、ＰＬＬの一定ループ利得を維持するには、チャージ・ポンプ回路６０はソース電流又はシンク電流の一方又は他方を常に供給していなければならない。
【００２５】
この機能を設けるために、外部ブリード抵抗（ｂｌｅｅｄ　ｒｅｓｉｓｔｏｒ）１１４をトランジスタ１０４のベース端子に結合する。したがって、分周したＶＣＯ信号と基準信号との間の位相が非常に近くなる状態が起こった場合には、反転器９２又は１０２のいずれかから、パルス幅が過度に狭い小位相誤差信号が出力される。抵抗１１４によって電流が引き出されるため、トランジスタ１０４は辛うじて導通し、チャージ・ポンプ回路６０はポンプアップ状態となる。このため、分周したＶＣＯ信号と基準信号との間の位相差が増大し、更にチャージ・ポンプ回路６０はループ・フィルタ６２から電流を引き出すことになる。別の実施形態では、ブリード抵抗１１４をトランジスタ９４のベース端子に結合しても、同じ機能を得ることができる。
【００２６】
前述のように、自己検査回路１０は、チップ２０上の構成部品を採用しているので、低コストでしかも小型である。これを更に促進するには、本発明の一実施形態によれば、分周回路５０及び５４の各々、ならびに切換分周回路７４において、カスケード接続可能な同期型の１／２分周カウンタ回路１２０を構成ブロックとして用いる。図３は、カウンタ回路１２０の概略図である。以下で詳しく論ずるが、回路１２０は、論理１又は論理０を出力する１つの２進ユニットである。回路１２０を他のカウンタ回路と組み合わせると、完全なカウンタ又は分周器が得られる。回路１２０は、Ｐｉ及びＱｉ入力を含み、Ｑｉは直前の回路の出力であり、Ｐｉは前段の回路全ての状態である。一連のカスケード接続の内、最初の回路に対して、Ｐｉ及びＱｉは高、即ち、論理１となる。
【００２７】
回路１２０の中核は、Ｄ型フリップ・フロップ１２２である。フリップ・フロップ１２２は、カスケード接続中における次の回路に対するＱｉである、Ｑｏｕｔを出力する。フリップ・フロップ１２２へのクロック入力が遷移すると、フリップ・フロップ１２２はクロック・サイクル毎に入力Ｄにディジタル・ビットを出力する。先に論じた実施形態では、クロック信号は５２ＭＨｚである。Ｐｉ及びＱｉ信号は、ＡＮＤゲート１２４に印加される。ＡＮＤゲート１２４の出力は、回路１２０に対するＰｏｕｔであり、入力Ｐｉ及びＱｉが高論理であるときだけ、高論理となる。Ｐｉが高論理となるのは、カスケードにおける前段の回路全てに対するＰｏｕｔが高のときだけである。
【００２８】
ＡＮＤゲート１２４の出力、及びフリップ・フロップ１２２からのＱｏｕｔ信号は、排他的ＯＲゲート１２６に供給される。排他的ＯＲゲート１２６の出力が高論理になるのは、入力が同じでないとき、即ち、一方が論理１で、他方が論理０のときだけである。排他的ＯＲゲート１２６の出力は、別のＡＮＤゲート１２８への一方の入力となる。ＡＮＤゲート１２８の他方の入力は、所望のカウント値に達する毎にカスケード全体を０にリセットするリセット・ビットである。リセット・ビットが高となるのは、回路１２０がカウントしているときであり、０に切り換えられると、フリップ・フロップ１２２の出力を０にリセットする。ＡＮＤゲート１２４の出力が高論理のとき、フリップ・フロップ１２２は交互に変化し（トグル変化し）、次のクロック・サイクルではＮｏｔＱｏｕｔに切り換えられる。つまり、回路１２０は２進カウンタとして作用する。回路１２０の状態図を以下の表２に示す。
【表２】
2004007540.tif 000004
【００２９】
図４は、３つの連続するカウンタ・ユニット１３６、１３８及び１４０で構成されたカスケード接続のカウンタ１３４の概略ブロック図である。各ユニット１３６〜１４０は、先に論じたカウンタ回路１２２の構成と同様である。各ユニット１３６〜１４０は、Ｐｉ及びＱｉを入力し、Ｐｉ及びＱｉを出力する。クロック信号が各ユニット１３６〜１４０に供給され、カウンタ・クロックを与える。ユニット１３６〜１４０は、デコーダ１４２によって制御され、デコーダ１４２は、カウンタ１３４が所望の状態に達する毎にリセットするようにプログラムされている。カウンタ１３４が所望の状態に達すると、デコーダ１４２はユニット１３６〜１４０の各々に共通リセット信号を供給し、次のカウントのためにこれらを０にリセットする。各ユニット１３６〜１４０は２進カウンタであるので、カスケード状のカウンタ１３４の全カウントは２ｎとなる。ここで、ｎはユニットの数である。３つのユニットから成るカウンタの場合、最高のカウントは２３、即ち、８である。先に論じた分周回路５０では、５２のカウントを得るには、６つのカスケード状ユニットが必要となる。
【００３０】
ＡＮＤゲート１２４及び１２８、排他的ＯＲゲート１２６、ならびにフリップ・フロップ１２２は、ここに記載する目的に適した設計であれば、いずれでも使用可能である。当業者であれば、それぞれの設計にばらつきがあっても、２進の１／２分周カウンタ回路１２０が得られることに変わりがないことは、容易に認めるであろう。本発明は、ここに論ずる設計上の利点を得るために、これら種々の構成部品においてヘテロ接合バイポーラ・トランジスタを採用することを提案する。即ち、これらの構成部品にバイポーラ・トランジスタ設計を採用し、アナログ及びディジタル信号を組み合わせる単一チップ混成信号設計、小型化、低コスト、低消費電力、広い帯域幅等を実現するのである。
【００３１】
図５は、この明細書中の論述と一致するＡＮＤゲート１２４及び１２８に用いることができる、二入力ＡＮＤゲート回路１５０の概略図である。ＡＮＤゲート回路１５０は、１つの差動入力信号を受ける１対のバイポーラ・トランジスタ１５２と、別の差動入力信号を受ける１対のバイポーラ・トランジスタ１５４とを含む。バイポーラ・トランジスタ１４６及び抵抗１４８を用いた電流源１５６が、ＡＮＤゲート回路１５０の電流源となっている。ＡＮＤゲート回路１５０の出力が、差動出力線１５８上に与えられる。
【００３２】
図６は、先に論じたフリップ・フロップ１２２に用いることができるＤ型フリップ・フロップ１６０の概略図である。図示のように、フリップ・フロップ１６０は、差動入力信号に応答し、差動出力信号を出力するラッチ回路１６２及び１６４を用いている。
【００３３】
図７は、先に論じたラッチ１６２及び１６４に用いるのに適したラッチ回路１７０の概略図である。ラッチ回路１７０は、本発明の論述に一致する設計思想を有するバイポーラ・トランジスタを採用する。第１差動入力信号が１対のバイポーラ・トランジスタ１７２に印加され、第２差動入力信号が１対のバイポーラ・トランジスタ１７４に印加される。ラッチ回路１７０は、バイポーラ・トランジスタ１８０及び抵抗１８２を有する電流源１７８を含む。第１制御信号がバイポーラ・トランジスタ１７６のベース端子に印加され、第２制御信号がバイポーラ・トランジスタ１８４のベース端子に印加され、電流源１７８からの電流を制御する。制御信号に基づいて、選択された入力信号が差動出力線１８６に印加される。
【００３４】
図８は、先に論じたラッチ回路１７０と同様の設計を有する排他的ＯＲ回路１９０の概略図である。排他的ＯＲ回路１９０は、先に論じた排他的ＯＲ回路１２６として用いることができる。回路１９０は、第１差動入力信号を受け、第１差動入力信号は、１対のバイポーラ・トランジスタ１９２及び１対のバイポーラ・トランジスタ１９４のベース端子に印加される。第２差動入力信号が、１対のバイポーラ・トランジスタ１９６に印加される。電流源１９８は、バイポーラ・トランジスタ２００及び抵抗２０２を含み、回路１９０の電流源となる。回路１９０の差動出力が、差動出力線２０４上に供給される。
【００３５】
図９は、先に論じた分周回路５０に用いることができる、１／２分周カウンタ回路１２０を基にしたカウンタ２１０の概略ブロック図である。カウンタ２１０は、複数のユニット２１２を含み、その各々が差動Ｐ及びＱ入力信号を受け、差動Ｐ及びＱ出力信号を出力する。各ユニット２１２は、単一のカウンタ回路１２０を表すことを意図している。
【００３６】
以上の論述は、本発明の実施形態例について開示し説明したに過ぎない。これら論述並びに添付図面及び特許請求の範囲から、特許請求の範囲に既定した本発明の精神及び範囲から逸脱することなく、種々の変更、修正及び変形も可能であることは、当業者には容易に認めらるであろう。
【図面の簡単な説明】
【図１】本発明の一実施形態によるセルラ基地局のループバック自己検査回路の概略ブロック図である。
【図２】本発明の一実施形態による、図１に示した自己検査回路に伴うＰＬＬのチャージ・ポンプ回路の概略図である。
【図３】本発明の一実施形態による、図１に示した自己検査回路において用いることができる同期型１／２分周回路の概略図である。
【図４】本発明の一実施形態による、図３に示した１／２分周回路をカスケード状に連続して接続した回路のブロック図である。
【図５】図３に示した１／２分周回路に用いられる二入力ＡＮＤゲートの概略図である。
【図６】図３に示した１／２分周回路に用いられるＤ型フリップ・フロップの概略図である。
【図７】図６に示したＤ型フリップ・フロップに用いられるラッチの概略図である。
【図８】図３に示した１／２分周回路に用いられる排他的ＯＲゲートの概略図である。
【図９】本発明の一実施形態による、図１に示した自己検査回路のカスケード状の１／５２分周カウンタの概略ブロック図である。
【符号の説明】
１０　ループバック自己検査回路　　　２０　集積回路チップ
２２　差動増幅器　　　２６　フェーズ・ロック・ループ（ＰＬＬ）
３０　差動増幅器　　　５０、５４　分周回路　　　５２　位相比較器
５６　電圧制御発振器（ＶＣＯ）　　　６０　チャージ・ポンプ回路
６２　ループ・フィルタ　　　６６　タンク回路　　　７６　差動増幅器
８０　低電圧トランジスタ−トランジスタ・ロジック（ＬＶＴＬＬ）回路
１２０　同期型１／２分周カウンタ回路　　　１２２　Ｄ型フリップ・フロップ１３４　カウンタ　　　１５０　２入力ＡＮＤゲート回路
１６０　Ｄ型フリップ・フロップ
１６２、１６４、１７０　ラッチ回路　　　１９０　排他的ＯＲ回路
２１０　カウンタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【外国語明細書】
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