(57)【要約】【課題】　薄膜トランジスタのソース／ドレイン構造と形成方法の提供。【解決手段】　薄膜トランジスタのソース／ドレイン構造は、サンドイッチ構造を使用してソース／ドレインの抵抗を減らし信頼性を高める。該サンドイッチ構造は好ましくは、ＡｌＮｄＮ合金／ＡｌＮｄ合金／ＡｌＮｄＮ合金の構造を有する。ＡｌＮｄＮ合金はバッファ層或いはＡｌＮｄ合金とアモルファスシリコン層の相互拡散を防止する拡散バリアとされる。もう一つのＡｌＮｄＮ合金は接着層とされると共に、ＡｌＮｄ合金を過度のエッチングより保護する。このもう一つのＡｌＮｄＮ合金はまたＡｌＮｄ合金と続いて形成されるＩＴＯの接触と干渉を防止する。【選択図】　　　　図４
2004104101.tif 000002
【特許請求の範囲】
【請求項１】
　薄膜トランジスタにおいて、
　透明絶縁基板と、
　該透明絶縁基板の上に形成された導体ゲートと、
　該導体ゲートを被覆する誘電層と、
　該誘電層の上に位置する第１半導体層と、
　該第１半導体層の上に位置して薄膜トランジスタのチャネルとされる第２半導体層と、　該第２半導体層の上に位置する第１導体層と、
　該第１導体層の上に位置する第２導体層と、
　該第２導体層の上に位置する第３導体層と、
　を具え、該第２半導体層、第１導体層、該第２導体層、該第３導体層が開口を具えて該第１半導体層を露出させ、該第２導体層が薄膜トランジスタのソース／ドレインとされることを特徴とする、薄膜トランジスタ。
【請求項２】
　請求項１記載の薄膜トランジスタにおいて、前記導体ゲートがＡｌＮｄ合金ゲートとされたことを特徴とする、薄膜トランジスタ。
【請求項３】
　請求項１記載の薄膜トランジスタにおいて、前記第１半導体層が水素化アモルファスシリコン層とされたことを特徴とする、薄膜トランジスタ。
【請求項４】
　請求項１記載の薄膜トランジスタにおいて、前記第１導体層が第２導体層と第２半導体層間の拡散を阻止することを特徴とする、薄膜トランジスタ。
【請求項５】
　請求項１記載の薄膜トランジスタにおいて、前記第３導体層が接着層とされると共に、第２導体層を保護して第２導体層が過度にエッチングされるのを防止することを特徴とする、薄膜トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
　本発明は一種の薄膜トランジスタの構造に係り、特に、サンドイッチ構造を具えた薄膜トランジスタのソース／ドレイン構造と形成方法に関する。
【背景技術】
【０００２】
　消費性或いは情報電子製品の、高解析度ディスプレイに対する需要が、液晶ディスプレイ産業の技術を発展させてきた。液晶ディスプレイのサイズは超大型集積回路技術により製造した駆動回路を液晶ディスプレイ周囲に配置するか或いは直接液晶ディスプレイ内に配置するかにより制御されうる。外部に配置されていた駆動回路を液晶ディスプレイ内部に移すことにより、液晶ディスプレイの周辺サイズ、製造工程の複雑度、製造ステップ及び液晶ディスプレイの製造コストを減らすことができる。
【０００３】
　薄膜トランジスタは液晶ディスプレイの基本部品であり、液晶ディスプレイの不断に改良されている部品である。薄膜トランジスタは通常、透明な基板、例えば石英、ガラス或いはプラスチックの基板の上に製作される。薄膜トランジスタは液晶ディスプレイの画素駆動スイッチとされる。薄膜トランジスタの電子移動度（ｅｌｅｃｔｒｏｎ　ｍｏｂｉｌｉｔｙ）を高めることが薄膜トランジスタ改良の重要な課題となっており、なぜなら、薄膜トランジスタの電子移動度を高めることは即ち薄膜トランジスタのスイッチング速度を高めることであるからである。高い電子移動度の薄膜トランジスタは液晶ディスプレイスクリーンの寸法制御を容易とし、消耗するパワーを低くし、薄膜トランジスタの反応時間を短縮する。また、液晶ディスプレイスクリーンの解析度を高めるため、透明な基板の上に製作される薄膜トランジスタはスクリーン辺縁に製作される駆動回路と接近する電子移動度を具備する必要がある。即ち、全体のスクリーンのトランジスタに含まれるスクリーンの薄膜トランジスタと駆動回路のトランジスタがほぼ同じ性能表現を具備している必要がある。
【０００４】
　大パネル寸法の高解析度の液晶ディスプレイに関しては、薄膜トランジスタのＲＣ（抵抗キャパシタンス）遅延時間は更に低くなければならず、即ち、薄膜トランジスタの抵抗が低くなるほど好ましい。液晶ディスプレイの製造工程は比較的特殊であり、薄膜トランジスタのソースとドレインの製造工程とその使用する材料は伝統的な集積回路中のトランジスタのソースとドレインの工程と使用する材料よりも更に重要である。伝統的な薄膜トランジスタのソースとドレインに使用される材料は大パネル寸法高解析度の液晶ディスプレイを満足させられない。例えば、ソースとドレインに常用される材料はクロムであり、その抵抗率は約１９μΩにも達し、明らかに大パネル寸法高解析度の液晶ディスプレイの要求に符合せず、このため更なる改良が求められている。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
　本発明の目的は、サンドイッチ構造を具えた低抵抗率の薄膜トランジスタのソース／ドレインを提供することにある。
【０００６】
　本発明の別の目的は、新規で信頼できる薄膜トランジスタのソース／ドレイン構造を提供することにある。
【０００７】
　本発明のもう一つの目的は、低コスト高効率の薄膜トランジスタのソース／ドレイン構造と形成方法を提供することにある。
【課題を解決するための手段】
【０００８】
　請求項１の発明は、薄膜トランジスタにおいて、
　透明絶縁基板と、
　該透明絶縁基板の上に形成された導体ゲートと、
　該導体ゲートを被覆する誘電層と、
　該誘電層の上に位置する第１半導体層と、
　該第１半導体層の上に位置して薄膜トランジスタのチャネルとされる第２半導体層と、　該第２半導体層の上に位置する第１導体層と、
　該第１導体層の上に位置する第２導体層と、
　該第２導体層の上に位置する第３導体層と、
　を具え、該第２半導体層、第１導体層、該第２導体層、該第３導体層が開口を具えて該第１半導体層を露出させ、該第２導体層が薄膜トランジスタのソース／ドレインとされることを特徴とする、薄膜トランジスタとしている。
　請求項２の発明は、請求項１記載の薄膜トランジスタにおいて、前記導体ゲートがＡｌＮｄ合金ゲートとされたことを特徴とする、薄膜トランジスタとしている。
　請求項３の発明は、請求項１記載の薄膜トランジスタにおいて、前記第１半導体層が水素化アモルファスシリコン層とされたことを特徴とする、薄膜トランジスタとしている。
　請求項４の発明は、請求項１記載の薄膜トランジスタにおいて、前記第１導体層が第２導体層と第２半導体層間の拡散を阻止することを特徴とする、薄膜トランジスタとしているとしている。
　請求項５の発明は、請求項１記載の薄膜トランジスタにおいて、前記第３導体層が接着層とされると共に、第２導体層を保護して第２導体層が過度にエッチングされるのを防止することを特徴とする、薄膜トランジスタとしている。
【発明の効果】
【０００９】
　伝統的な薄膜トランジスタのソース／ドレイン構造と形成方法に較べ、本発明はＡｌＮｄＮ合金／ＡｌＮｄ合金／ＡｌＮｄＮ合金のサンドイッチ構造を薄膜トランジスタのソース／ドレインとして利用することにより、信頼度を高め抵抗率を低くする長所を有している。ＡｌＮｄ合金の抵抗率は約４μΩでり、伝統的なソースとドレイン材料に使用されているクロムの抵抗率が約１８μΩにも達するのに較べ、非常に低い。これによりＲＣ遅延時間が大幅に下がり、これにより大パネル寸法（例えば２０インチ以上）で高解析度の液晶ディスプレイ工程に応用可能である。このほか、薄膜トランジスタのゲート、ソース／ドレインに使用する材料が、いずれもＡｌＮｄ合金とされるため、製造工程を簡易化でき、製造コストを下げることができる。
【発明を実施するための最良の形態】
【００１０】
　上述の目的を達成するため、本発明は一種の薄膜トランジスタ構造を提供する。該薄膜トランジスタ構造は、透明絶縁基板、該透明絶縁基板の上の導体ゲート、該導体ゲートを被覆する誘電層、該誘電層の上の第１半導体層、該第１半導体層の上の第２半導体層、該第２半導体層の上の第１導体層、該第１導体層の上の第２導体層及び該第２導体層の上の第３導体層を具えている。該第２半導体層は薄膜トランジスタのチャネルとされる。このほか、該第２半導体層、該第１導体層、該第２導体層、該第３導体層は開口を具えて該第１半導体層を露出させ、該第２半導体層は薄膜トランジスタのソース／ドレインとされる。
【００１１】
　本発明の薄膜トランジスタ構造を形成する方法は以下のとおりである。まず、基板を提供する。該基板の上には、導体ゲート、該導体ゲートを被覆する誘電層、該誘電層の上の第１半導体層、該第１半導体層の上に位置して薄膜トランジスタのチャネルとされる第２半導体層が形成されている。続いて該第１導体層を堆積させて該第２半導体層、該第１半導体層及び該誘電層を被覆させる。その後、第２導体層を堆積させて該第１導体層を被覆させる。更に第３導体層を堆積させて該第２導体層を被覆させる。最後に開口パターンを該第３導体層、該第２導体層、該第１導体層と該第２半導体層に転写して、該第１半導体層を露出させる。
【００１２】
　以上は本発明の簡単な説明である。また、以下の実施例は本発明の実施範囲を限定するものではなく、本発明の精神より逸脱せず同じ効果を達成する改変或いは修飾はいずれも本発明の請求範囲に属するものとする。
【００１３】
　また、以下の実施例の説明において参照される図面は簡単な形式とされ正確な比により描かれているわけではなく、サイズはいずれも理解しやすいように誇張されている。
【実施例１】
【００１４】
　図１に示されるように、本発明によると、まず基板１００が提供される。基板１００はその上に導体層１０２、誘電層１０４を具えている。該基板１００は、透明基板例えば石英ガラスとされる。導体層１０２は金属層を具え、この金属層はアルミニウムネオジム窒素合金（ＡｌＮｄＮ）或いはアルミニウムネオジム合金（ＡｌＮｄ）とされるのが好ましい。導体層１０２はＰＶＤ法、特にスパッタ法で堆積されるのが好ましい。ＡｌＮｄＮ合金の例では、ＡｌＮｄ合金をスパッタターゲット材とし、アルゴンイオンを加速してＡｌＮｄ合金ターゲット材に衝突させると同時に窒素ガスを通入させ、ＡｌＮｄＮ合金を基板１００の上に堆積させる。もしＡｌＮｄ合金を基板１００の上に堆積させたいならば、ＡｌＮｄ合金をスパッタターゲット材とし、アルゴンイオンを加速してＡｌＮｄ合金ターゲット材に衝突させ、ＡｌＮｄ合金を基板１００の上に堆積させる。必要なパターンを形成するため、リソグラフィーとエッチング工程を利用して導体層１０２をエッチングして図１に示されるパターンを形成する。誘電層１０４は窒化けい素層を含み、この窒化けい素層はプラズマＣＶＤ法により堆積させるのが好ましい。導体層１０２は薄膜トランジスタのゲートとして用いられる。
【００１５】
　図２に示されるように、半導体層１０６ともう一つの半導体層１０８を順に誘電層１０４の上に形成する。半導体層１０６は水素化アモルファスシリコン層（Ｈｙｄｒｏｇｅｎａｔｅｄ　Ａｍｏｒｐｈｏｕｓ　Ｓｉｌｉｃｏｎ）とするのが好ましい。この水素化アモルファスシリコン層はプラズマＣＶＤ法で形成するのが好ましい。半導体層１０８はｎ型アモルファスシリコン層とするのが好ましい。必要なパターンを形成するため、リソグラフィーとエッチング工程により半導体層１０６と半導体層１０８をエッチングして図２に示されるパターンを形成する。
【００１６】
　図３に示されるように、続いて、図２に示される構造の上に、導体層１１０、導体層１１２、及び導体層１１４を順に形成する。この導体層１１０は金属層とし、ＡｌＮｄＮ合金とされて、ＰＶＤ法、特にスパッタ法で堆積させるのが好ましい。ＡｌＮｄＮ合金とした例では、ＡｌＮｄ合金をスパッタターゲット材とし、アルゴンイオンを加速しＡｌＮｄ合金に衝突させると同時に窒素ガスを通入させ、ＡｌＮｄＮ合金を図２の示される構造の上に堆積させる。この導体層１１０の厚さは約３５０Åとするのが好ましい。導体層１１２は金属層とし、この金属層はＡｌＮｄ合金とするのが好ましく、この導体層１１２はＰＶＤ法、特にスパッタ法で堆積させるのが好ましい。導体層１１２の厚さは約２５００Åとするのが好ましい。導体層１１４は金属層とし、この金属層はＡｌＮｄＮ合金とするのが好ましく、ＰＶＤ法、特にスパッタ法で堆積させるのが好ましい。ＡｌＮｄＮ合金とした例では、ＡｌＮｄ合金をスパッタターゲット材とし、アルゴンイオンを加速しＡｌＮｄ合金に衝突させると同時に窒素ガスを通入させて形成する。導体層１１４の厚さは約３５０Åとするのが好ましい。上述の導体層１１２は薄膜トランジスタのソース／ドレインとされ、導体層１１０はバッファ層或いは拡散バリア層とされて、導体層１１２と半導体層１０８間の拡散を防止しスパイキング現象が装置の信頼性に影響を与えるのを防止する。導体層１１４は接着層（Ｇｌｕｅ　Ｌａｙｅｒ）として用いられ、導体層１１２を保護して過度のエッチングを防止すると共に、ソースの電子遷移現象を防止し、並びに導体層１１２と後に形成されるＩＴＯ導電ガラスが直接接触して原子交互作用が発生して装置の信頼性に影響が生じるのを防止する。このほか、導体層１１０、導体層１１２及び導体層１１４はＰＶＤ法で同一の工程室中で形成可能である。
【００１７】
　図４に示されるように、最後に導体層１１０、導体層１１２、導体層１１４、及び半導体層１０６を伝統的なリソグラフィーとエッチング工程によりエッチングして半導体層１０８を露出させる。
【図面の簡単な説明】
【００１８】
【図１】本発明の導体層と誘電層を上に形成した基板の断面図である。
【図２】本発明の二つの半導体層を図１の誘電層の上に形成した状態の断面図である。
【図３】本発明の図２の構造の上に三つの導体層を形成した状態の断面図である。
【図４】本発明の図３の三つの導体層と上方の半導体層をエッチングして下方の半導体層を露出させた状態の断面図である。
【符号の説明】
【００１９】
１００　基板
１０２　導体層
１０４　誘電層
１０６　半導体層
１０８　半導体層
１１０　導体層
１１２　導体層
１１４　導体層
【図１】
2004104101.tif 000003
【図２】
2004104101.tif 000004
【図３】
2004104101.tif 000005
【図４】
2004104101.tif 000006