(57)【要約】　　　（修正有）【課題】しきい値電圧調節用イオンの内部拡散によるしきい値電圧の変動を防止することを可能にした半導体素子の製造方法を提供する。【解決手段】半導体基板１上に犠牲酸化膜２を形成する段階と、前記半導体基板に三重構造のウェルを形成する段階と、前記半導体基板の所定の深さに不活性イオンを注入して拡散防止層３を形成する段階と、前記拡散防止層上の半導体基板にしきい値電圧調節用イオンを注入する段階と、前記犠牲酸化膜を除去した後、前記半導体基板上にトンネル酸化膜４、ポリシリコン層５及びパッド窒化膜６を順次形成する段階と、素子分離用マスクを用いて前記パッド窒化膜をパターニングした後、露出した部分のポリシリコン層、トンネル酸化膜及び半導体基板を順次エッチングしてトレンチ７を形成する段階と、前記トレンチが埋め込まれるように全体上部面に酸化膜を形成した後、表面を平坦化し、残留した前記パッド窒化膜を除去して前記トレンチ内に素子分離膜を形成させる段階とを含む。【選択図】　　　　図２
2004104092.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に犠牲酸化膜を形成する段階と、
前記半導体基板に三重構造のウェルを形成する段階と、
前記半導体基板の所定の深さに不活性イオンを注入して拡散防止層を形成する段階と、
前記拡散防止層上の半導体基板にしきい値電圧調節用イオンを注入する段階と、
前記犠牲酸化膜を除去した後、前記半導体基板上にトンネル酸化膜、ポリシリコン層及びパッド窒化膜を順次形成する段階と、
素子分離用マスクを用いて前記パッド窒化膜をパターニングした後、露出した部分のポリシリコン層、トンネル酸化膜及び半導体基板を順次エッチングしてトレンチを形成する段階と、
前記トレンチが埋め込まれるように全体上部面に酸化膜を形成した後、表面を平坦化し、残留した前記パッド窒化膜を除去して前記トレンチ内に素子分離膜を形成させる段階とを含むことを特徴とする半導体素子の製造方法。
【請求項２】
前記不活性イオンは、窒素イオンであって、ＮＨ３をソースガスとして用いて５００〜１５００ＫｅＶのエネルギー及び５Ｅ１２〜５Ｅ１３ｉｏｎ／ｃｍ２のドーズ量で注入することを特徴とする請求項１記載の半導体素子の製造方法。
【請求項３】
半導体基板上に犠牲酸化膜を形成する段階と、
前記半導体基板に三重構造のウェルを形成する段階と、
前記半導体基板のチャネル領域に質量の重いイオンを注入してイオン注入層を形成する段階と、
前記イオン注入層にしきい値電圧調節用イオンを注入する段階と、
前記犠牲酸化膜を除去した後、前記半導体基板上にトンネル酸化膜、ポリシリコン層及びパッド窒化膜を順次形成する段階と、
素子分離用マスクを用いて前記パッド窒化膜をパターニングした後、露出した部分のポリシリコン層、トンネル酸化膜及び半導体基板を順次エッチングしてトレンチを形成する段階と、
前記トレンチが埋め込まれるように全体上部面に酸化膜を形成した後、表面を平坦化し、残留した前記パッド窒化膜を除去して前記トレンチ内に素子分離膜を形成させる段階とを含むことを特徴とする半導体素子の製造方法。
【請求項４】
前記質量の重いイオンは、砒素（Ａｓ７５）イオンであって、１０〜１００ＫｅＶのエネルギー及び５Ｅ１１〜１Ｅ１３ｉｏｎ／ｃｍ２のドーズ量で注入することを特徴とする請求項３記載の半導体素子の製造方法。
【請求項５】
前記犠牲酸化膜は、７５０〜８００℃の温度で、ＤＨＦ（５０：１）＋ＳＣ−１（ＮＨ４ＯＨ／Ｈ２Ｏ２／Ｈ２Ｏ）及びＢＯＥ（１００：１又は３００：１）＋ＳＣ−１（ＮＨ４ＯＨ／Ｈ２Ｏ２／Ｈ２Ｏ）のいずれか一つの混合溶液を用いた洗浄工程で７０〜１００Åの厚さに形成することを特徴とする請求項１又は３記載の半導体素子の製造方法。
【請求項６】
前記しきい値電圧調節用イオンは、硼素（Ｂ１１）イオンであって、５〜５０ＫｅＶのエネルギー及び１Ｅ１１〜１Ｅ１３ｉｏｎ／ｃｍ２のドーズ量で注入することを特徴とする請求項１又は３記載の半導体素子の製造方法。
【請求項７】
前記犠牲酸化膜はＤＨＦ（５０：１）＋ＳＣ−１（ＮＨ４ＯＨ／Ｈ２Ｏ２／Ｈ２Ｏ）を用いた洗浄工程により除去することを特徴とする請求項１又は３記載の半導体素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体素子の製造方法に係り、さらに詳しくは、しきい値電圧調節用イオンの内部拡散によるしきい値電圧の変動を防止することを可能にした半導体素子の製造方法に関する。
【０００２】
【従来の技術】
最近、メモリ素子の集積度が増加するにつれて、メモリセルの大きさも急激に減少する。従って、ウェーハ当りメモリセルの比率を確保するためにシャロートレンチ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ）を用いた素子分離膜を利用する。
【０００３】
既存のフラッシュメモリ素子の製造工程では、半導体基板にウェルを形成した後、トンネル酸化膜とゲートとしてのポリシリコン層とを順次形成する。素子分離用マスクを用いてポリシリコン層及びトンネル酸化膜をパターニングし、露出した半導体基板を所定の深さにエッチングしてシャロートレンチを形成する。水素雰囲気中で熱処理してトレンチの角部を丸くし、Ｓｉ３Ｎ４ガスを用いて全体上部面に窒化膜を形成する。トレンチが埋め込まれるように全体上部面に酸化膜を厚く形成した後、平坦化工程を行ってトレンチ内に素子分離膜を形成させる。
【０００４】
このような従来の方法を用いると、トレンチの上部角部にトンネル酸化膜の被害が発生しない。ところが、しきい値電圧の調節のために注入するＢ１１イオンが、後続の熱処理過程で拡散（Ｔｒａｎｓｉｅｎｔ　Ｅｎｈａｎｃｅｄ　Ｄｉｆｆｕｓｉｏｎ：ＴＥＤ）されるため、基板の表面部におけるイオンの濃度が高くなり或いは低くなってしきい値電圧が変動するとともに、ＦＮトンネル方式で消去が行われるＮＡＮＤ型フラッシュメモリセルの場合にはチャネル長が変化して素子の電気的特性及び信頼性が低下する。また、最小限のドーズ量でしきい値電圧調節用イオンを注入するために、イオンの拡散によってウェーハ全体領域におけるしきい値電圧が安定的に確保されない。
【０００５】
【発明が解決しようとする課題】
従って、本発明の目的は、しきい値電圧イオンを注入する前に、チャネル領域の下部に、電気的性質を示さない不活性イオンを注入して拡散防止層を形成することにより、かかる欠点を解消することが可能な半導体素子の製造方法を提供することにある。
【０００６】
【課題を解決するための手段】
上記目的を達成するために、本発明に係る半導体素子の製造方法は、半導体基板上に犠牲酸化膜を形成する段階と、前記半導体基板に三重構造のウェルを形成する段階と、前記半導体基板の所定の深さに不活性イオンを注入して拡散防止層を形成する段階と、前記拡散防止層上の半導体基板にしきい値電圧調節用イオンを注入する段階と、前記犠牲酸化膜を除去した後、前記半導体基板上にトンネル酸化膜、ポリシリコン層及びパッド窒化膜を順次形成する段階と、素子分離用マスクを用いて前記パッド窒化膜をパターニングした後、露出した部分のポリシリコン層、トンネル酸化膜及び半導体基板を順次エッチングしてトレンチを形成する段階と、前記トレンチが埋め込まれるように全体上部面に酸化膜を形成した後、表面を平坦化し、残留した前記パッド窒化膜を除去して前記トレンチ内に素子分離膜を形成させる段階とを含むことを特徴とする。
【０００７】
また、上記目的を達成するために、本発明に係る半導体素子の製造方法は、半導体基板上に犠牲酸化膜を形成する段階と、前記半導体基板に三重構造のウェルを形成する段階と、前記半導体基板のチャネル領域に質量の重いイオンを注入してイオン注入層を形成する段階と、前記イオン注入層にしきい値電圧調節用イオンを注入する段階と、前記犠牲酸化膜を除去した後、前記半導体基板上にトンネル酸化膜、ポリシリコン層及びパッド窒化膜を順次形成する段階と、素子分離用マスクを用いて前記パッド窒化膜をパターニングした後、露出した部分のポリシリコン層、トンネル酸化膜及び半導体基板を順次エッチングしてトレンチを形成する段階と、前記トレンチが埋め込まれるように全体上部面に酸化膜を形成した後、表面を平坦化し、残留した前記パッド窒化膜を除去して前記トレンチ内に素子分離膜を形成させる段階とを含むことを特徴とする。
【０００８】
前記不活性イオンは、窒素イオンであって、ＮＨ３をソースガスとして用いて５００〜１５００ＫｅＶのエネルギー及び５Ｅ１２〜５Ｅ１３ｉｏｎ／ｃｍ２のドーズ量で注入することを特徴とする。
【０００９】
前記質量の重いイオンは、砒素（Ａｓ７５）イオンであって、１０〜１００ＫｅＶのエネルギー及び５Ｅ１１〜１Ｅ１３ｉｏｎ／ｃｍ２のドーズ量で注入することを特徴とする。
【００１０】
【発明の実施の形態】
以下、添付図面に基づいて本発明を詳細に説明する。
【００１１】
図１ａないし図３ｂは本発明の第１実施例を説明するための素子の断面図である。図１ａは半導体基板１上に犠牲酸化膜２を形成した状態の断面図である。前記犠牲酸化膜２は、半導体基板１表面の結晶欠陥を抑制し、表面処理のために乾式または湿式酸化工程で形成するが、例えば７５０〜８００℃の温度でＤＨＦ（５０：１）＋ＳＣ−１（ＮＨ４ＯＨ／Ｈ２Ｏ２／Ｈ２Ｏ）又はＢＯＥ（１００：１又は３００：１）＋ＳＣ−１（ＮＨ４ＯＨ／Ｈ２Ｏ２／Ｈ２Ｏ）を用いた前処理洗浄工程により厚さ７０〜１００Åの酸化膜を形成する。
【００１２】
図１ｂは、所定のマスクを用いて、Ｎウェル（図示せず）が形成される部分の前記半導体基板１にイオンを注入した状態の断面図、図１ｃは、所定のマスクを用いて、Ｐウェル（図示せず）が形成される部分の前記半導体基板１にイオンを注入する状態の断面図である。この際、前記犠牲酸化膜２がドーパントチャネリング（Ｄｏｐａｎｔ　ｃｈａｎｎｅｌｉｎｇ）による内部拡散を抑制するスクリーン酸化膜として用いられる。
【００１３】
三重構造のウェルを有するフラッシュメモリの特徴を考慮すると、前記Ｎウェルを形成するためにはＰ３１イオンを５００〜２０００ＫｅＶのエネルギー及び５Ｅ１２〜５Ｅ１３ｉｏｎ／ｃｍ２のドーズ量で注入し、前記Ｐウェルを形成するためにはＢ１１イオンを２００〜１０００ＫｅＶのエネルギー及び１Ｅ１２〜５Ｅ１３ｉｏｎ／ｃｍ２のドーズ量で注入する。この際、チャネリングが抑制されるようにするため、３〜１３°の傾斜角を有する傾斜イオン注入方法を用いる。
【００１４】
図１ｄは、前記半導体基板１の所定の深さに、電気的性質を示さない不活性イオンを注入して拡散防止層３を形成した状態の断面図である。前記不活性イオンとしては窒素（Ｎ２）イオンを使用する。窒素（Ｎ２）イオンはＮＨ３をソースガスとして１０〜１００ＫｅＶのエネルギー及び５Ｅ１３〜５Ｅ１５ｉｏｎ／ｃｍ２のドーズ量で注入するが、チャネリングが最大限抑制されるように３〜１３°の傾斜角で注入する。
【００１５】
図２ａはしきい値電圧Ｖｔを調節するために前記半導体基板１の表面部のチャネル領域にＰ型イオンを注入する状態の断面図である。Ｐ型イオンとしては硼素（Ｂ１１）イオンを使用し、５〜５０ＫｅＶのエネルギー及び１Ｅ１１〜１Ｅ１３ｉｏｎ／ｃｍ２のドーズ量で注入するが、チャネリングが最大限抑制されるようにするために、３〜１３°の傾斜角をもつ傾斜イオン注入方法を用いる。この際、図４の如くＰ型イオンが前記拡散防止層３の下部に注入されないように深さ（Ｐｒｏｊｅｃｔｅｄ　Ｒａｎｇｅ；Ｒｐ）を調節する。図４において、線Ａは拡散防止層３の深さと濃度分布を、線Ｂはしきい値電圧調節用イオンが注入された領域の深さと濃度分布を示す。
【００１６】
図２ｂは前記犠牲酸化膜２を除去し、前記半導体基板１上にトンネル酸化膜４、ポリシリコン層５及びパッド窒化膜６を順次形成した状態の断面図である。
【００１７】
前記犠牲酸化膜２はＤＨＦ（５０：１）＋ＳＣ−１（ＮＨ４ＯＨ／Ｈ２Ｏ２／Ｈ２Ｏ）を用いた前処理洗浄工程で除去し、前記トンネル酸化膜４は７５０〜８００℃の温度にて湿式酸化工程で形成し、その後９００〜９１０℃の温度及びＮ２雰囲気中で２０〜３０分間熱処理する。
【００１８】
前記ポリシリコン層５は、５８０〜６２０℃の温度及び０．１〜３ｔｏｒｒの圧力条件でＳｉＨ４又はＳｉ２Ｈ６及びＰＨ３ガスを用いたＬＰＣＶＤ法によって、グレーンサイズが最小化されたドーフトポリシリコンを２５０〜５００Åの厚さに蒸着して形成するが、Ｐドーピングレベルが１．５Ｅ２０〜３．０Ｅ２０ａｔｏｍｓ／ｃｃ程度に維持されるようにする。
【００１９】
前記パット窒化膜６は、　ＬＰＣＶＤ（減圧化学気相成長）法を用いて９００〜２０００Åの厚さに形成する。
【００２０】
図２ｃは素子分離用マスクを用いたフォト及びエッチング工程で前記パッド窒化膜６をパターニングした後、露出した部分のポリシリコン層５、トンネル酸化膜４及び半導体基板１を順次エッチングしてシャロートレンチ７を形成した状態の断面図である。この際、トレンチ７の側壁が所定の傾斜角を持つようにエッチングする。
【００２１】
図３ａは前記トレンチ７が埋め込まれるように全体上部面に高密度プラズマ酸化膜（Ｈｉｇｈ　Ｄｅｎｓｉｔｙ　Ｐｌａｓｍａ）８を４０００〜１００００Åの厚さに形成した後、ＣＭＰ（化学的機械的研磨）工程で表面を平坦化させた状態の断面図である。この際、パッド窒化膜６が所定の厚さ研磨されるようにする。
【００２２】
図３ｂは前記半導体基板１をリン酸（Ｈ３ＰＯ４）に浸し、残留した前記パッド窒化膜６を除去することにより、トレンチ７内に素子分離膜８を形成した状態の断面図である。
【００２３】
その後、薄いＨＦ（５０：１）溶液を用いて、露出したポリシリコン層５の表面に成長した自然酸化膜（図示せず）を除去し、所望の厚さのフローティングゲートを得るためにポリシリコン層５上に厚さ４００〜１０００Åのポリシリコンを蒸着する。そして、一般的なフラッシュメモリ素子の製造過程によってフラッシュメモリセルを形成する。
【００２４】
図５ａないし図７ｂは本発明の第２実施例を説明するための素子の断面図である。図５ａは半導体基板１１上に犠牲酸化膜１２を形成した状態の断面図である。前記犠牲酸化膜１２は半導体基板１１表面の結晶欠陥を抑制し、表面処理のために乾式または湿式酸化工程で形成するが、例えば、７５０〜８００℃の温度でＤＨＦ（５０：１）＋ＳＣ−１（ＮＨ４ＯＨ／Ｈ２Ｏ２／Ｈ２Ｏ）又はＢＯＥ（１００：１又は３００：１）＋ＳＣ−１（　ＮＨ４ＯＨ／Ｈ２Ｏ２／Ｈ２Ｏ）を用いた前処理洗浄工程により厚さ７０〜１００Åの酸化膜を形成する。
【００２５】
図５ｂは、所定のマスクを用いて、Ｎウェル（図示せず）が形成される部分の前記半導体基板１１にイオンを注入する状態の断面図である。図５ｃは、所定のマスクを用いて、Ｐウェル（図示せず）が形成される部分の前記半導体基板１１にイオンを注入する状態の断面図である。この際、前記犠牲酸化膜１２がドーパントチャネリングによる内部拡散を抑制するスクリーン酸化膜として用いられる。
【００２６】
三重構造のウェルを有するフラッシュメモリの特徴を考慮すると、前記Ｎウェルを形成するためにはＰ３１イオンを５００〜２０００ＫｅＶのエネルギー及び５Ｅ１２〜５Ｅ１３ｉｏｎ／ｃｍ２のドーズ量で注入し、前記Ｐウェルを形成するためにはＢ１１イオンを２００〜１０００ＫｅＶのエネルギー及び１Ｅ１２〜５Ｅ１３ｉｏｎ／ｃｍ２のドーズ量で注入する。この際、チャネリングが抑制されるようにするため、３〜１３°の傾斜角をもつ傾斜イオン注入方法を用いる。
【００２７】
図５ｄは人為的にしきい値電圧Ｖｔを低めるために前記半導体基板１１の表面部のチャネル領域に質量の重いイオンを注入してイオン注入層１３を形成した状態の断面図である。前記イオンとしては砒素（Ａｓ７５）イオンを使用し、高電流のイオン注入器を用いて１０〜１００ＫｅＶのエネルギー及び５Ｅ１１〜１Ｅ１３ｉｏｎ／ｃｍ２のドーズ量で注入するが、チャネリングが最大限抑制されるように３〜１３°の傾斜角で注入する。この際、チャネル領域に欠陥が生成されないようにイオン注入を行われなければならない。
【００２８】
図６ａはしきい値電圧Ｖｔを調節するために前記半導体基板１１の表面部のイオン注入層１３にＰ型イオンを注入する状態の断面図である。Ｐ型イオンとしては硼素（Ｂ１１）イオンを使用し、５〜５０ＫｅＶのエネルギー及び１Ｅ１１〜１Ｅ１３ｉｏｎ／ｃｍ２のドーズ量で注入するが、チャネリングが最大限抑制されるようにするため、３〜１３°の傾斜角をもつ傾斜イオン注入方法を用いる。この際、図８の如くＰ型イオンが前記砒素（Ａｓ７５）イオンより多く注入されなければならない。図８において、線Ｃはイオン注入層１３の深さと濃度分布を、線Ｄはしきい値電圧調節用イオンが注入された領域の深さと濃度分布を示す。
【００２９】
図６ｂは前記犠牲酸化膜１２を除去し、前記半導体基板１１上にトンネル酸化膜１４、ポリシリコン層１５及びパッド窒化膜１６を順次形成した状態の断面図である。
【００３０】
前記犠牲酸化膜１２はＤＨＦ（５０：１）＋ＳＣ−１（ＮＨ４ＯＨ／Ｈ２Ｏ２／Ｈ２Ｏ）を用いた前処理洗浄工程で除去し、前記トンネル酸化膜１４は７５０〜８００℃の温度で湿式酸化工程で形成し、その後９００〜９１０℃の温度及びＮ２雰囲気中で２０〜３０分間熱処理する。
【００３１】
前記ポリシリコン層１５は、５８０〜６２０℃の温度及び０．１〜３ｔｏｒｒの圧力条件でＳｉＨ４又はＳｉ２Ｈ６及びＰＨ３ガスを用いたＬＰＣＶＤ法で、グレインサイズが最小化されたドーフトポリシリコンを２５０〜５００Åの厚さに蒸着するが、Ｐドーピングレベルが１．５Ｅ２０〜３．０Ｅ２０ａｔｏｍｓ／ｃｃ程度に維持されるようにする。
【００３２】
前記パッド窒化膜１６はＬＰＣＶＤ法を用いて９００〜２０００Åの厚さに形成する。
【００３３】
図６ｃは素子分離用マスクを用いたフォト及びエッチング工程で前記パッド窒化膜１６をパターニングした後、露出した部分のポリシリコン層１５、トンネル酸化膜１４及び半導体基板１１を順次エッチングしてシャロートレンチ１７を形成した状態の断面図である。この際、トレンチ１７の側壁が所定の傾斜角を持つようにエッチングする。
【００３４】
図７ａは前記トレンチ１７が埋め込まれるように全体上部面に高密度プラズマ（ＨＤＰ）酸化膜１８を４０００〜１００００Åの厚さに形成した後、ＣＭＰ工程で表面を平坦化させた状態の断面図である。この際、前記パッド窒化膜１６が所定の厚さ研磨されるようにする。
【００３５】
図７ｂは前記半導体基板１１をリン酸（Ｈ３ＰＯ４）に浸し、残留した前記パッド窒化膜１６を除去することにより、トレンチ１７内に素子分離膜１８を形成した状態の断面図である。
【００３６】
その後、薄いＨＦ（５０：１）溶液を用いて、露出したポリシリコン層１５の表面に成長した自然酸化膜（図示せず）を除去し、所望の厚さのフローティングゲートを得るためにポリシリコン層１５上に厚さ４００〜１０００Åのポリシリコンを蒸着する。そして、一般的なフラッシュメモリ素子の製造過程によってフラッシュメモリセルを形成する。
【００３７】
【発明の効果】
上述したように、本発明は、しきい値電圧イオンを注入する前に、チャネル領域の下部に電気的性質を示さない不活性イオンを注入して拡散防止層を形成することにより、後続の熱処理過程で発生するしきい値電圧調節用イオンの下部拡散が防止されるとともに、Ｐウェルへの高電圧の印加時にチャネル領域におけるイオンの挙動が抑制される。また、前記拡散防止層は、半導体基板に存在する欠陥などをゲッタリングする層として作用し、前記不活性イオンの注入深さを調節すればチャネルイオンの量を調節することができるので、高集積化によるしきい値電圧条件の調節が容易になる。
【００３８】
また、本発明は、しきい値電圧イオンを注入する前に、チャネル領域に質量の重いイオンを注入することにより、後続の熱処理過程でしきい値電圧調節用イオンの挙動が抑制されて下部拡散が防止されるとともに、長いチャネルにおけるしきい値電圧を人為的に低くすることができ、イオンの注入深さを調節すればチャネルイオンの量を調節することができるので、高集積化による素子のしきい値電圧条件の調節が容易になる。
【図面の簡単な説明】
【図１】本発明の第１実施例を説明するための素子の断面図である。
【図２】本発明の第１実施例を説明するための素子の断面図である。
【図３】本発明の第１実施例を説明するための素子の断面図である。
【図４】本発明に係る拡散防止層における濃度分布を示すグラフである。
【図５】本発明の第２実施例を説明するための素子の断面図である。
【図６】本発明の第２実施例を説明するための素子の断面図である。
【図７】本発明の第２実施例を説明するための素子の断面図である。
【図８】本発明に係るイオン注入層における濃度分布を示すグラフである。
【符号の説明】
１、１１　　半導体基板
２、１２　　犠牲酸化膜
３　　拡散防止層
４、１４　　トンネル酸化膜
５、１５　　ポリシリコン層
６、１６　　パッド窒化膜
７、　１７　トレンチ
８、１８　　素子分離膜
１３　　イオン注入層
【図１】
2004104092.tif 000003
【図２】
2004104092.tif 000004
【図３】
2004104092.tif 000005
【図４】
2004104092.tif 000006
【図５】
2004104092.tif 000007
【図６】
2004104092.tif 000008
【図７】
2004104092.tif 000009
【図８】
2004104092.tif 000010
【手続補正書】
【提出日】平成15年7月28日(2003.7.28)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】半導体基板上に犠牲酸化膜を形成する段階と、
前記半導体基板に三重構造のウェルを形成する段階と、
前記半導体基板の所定の深さに不活性イオンを注入して拡散防止層を形成する段階と、
前記拡散防止層上の半導体基板にしきい値電圧調節用イオンを注入する段階と、
前記犠牲酸化膜を除去した後、前記半導体基板上にトンネル酸化膜、ポリシリコン層及びパッド窒化膜を順次形成する段階と、
素子分離用マスクを用いて前記パッド窒化膜をパターニングした後、露出した部分のポリシリコン層、トンネル酸化膜及び半導体基板を順次エッチングしてトレンチを形成する段階と、
前記トレンチが埋め込まれるように全体上部面に酸化膜を形成した後、表面を平坦化し、残留した前記パッド窒化膜を除去して前記トレンチ内に素子分離膜を形成させる段階とを含むことを特徴とする半導体素子の製造方法。
【請求項２】前記不活性イオンは、窒素イオンであって、ＮＨ３をソースガスとして用いて５００〜１５００ＫｅＶのエネルギー及び５Ｅ１２〜５Ｅ１３ｉｏｎ／ｃｍ２のドーズ量で注入することを特徴とする請求項１記載の半導体素子の製造方法。
【請求項３】半導体基板上に犠牲酸化膜を形成する段階と、
前記半導体基板に三重構造のウェルを形成する段階と、
前記半導体基板のチャネル領域に質量の重いイオンを注入してイオン注入層を形成する段階と、
前記イオン注入層にしきい値電圧調節用イオンを注入する段階と、
前記犠牲酸化膜を除去した後、前記半導体基板上にトンネル酸化膜、ポリシリコン層及びパッド窒化膜を順次形成する段階と、
素子分離用マスクを用いて前記パッド窒化膜をパターニングした後、露出した部分のポリシリコン層、トンネル酸化膜及び半導体基板を順次エッチングしてトレンチを形成する段階と、
前記トレンチが埋め込まれるように全体上部面に酸化膜を形成した後、表面を平坦化し、残留した前記パッド窒化膜を除去して前記トレンチ内に素子分離膜を形成させる段階とを含むことを特徴とする半導体素子の製造方法。
【請求項４】前記質量の重いイオンは、砒素（Ａｓ７５）イオンであって、１０〜１００ＫｅＶのエネルギー及び５Ｅ１１〜１Ｅ１３ｉｏｎ／ｃｍ２のドーズ量で注入することを特徴とする請求項３記載の半導体素子の製造方法。
【請求項５】前記犠牲酸化膜は、７５０〜８００℃の温度で、ＤＨＦ（５０：１）＋ＳＣ−１（ＮＨ４ＯＨ／Ｈ２Ｏ２／Ｈ２Ｏ）及びＢＯＥ（１００：１又は３００：１）＋ＳＣ−１（ＮＨ４ＯＨ／Ｈ２Ｏ２／Ｈ２Ｏ）のいずれか一つの混合溶液を用いた洗浄工程で７０〜１００Åの厚さに形成することを特徴とする請求項１又は３記載の半導体素子の製造方法。
【請求項６】前記しきい値電圧調節用イオンは、硼素（Ｂ１１）イオンであって、５〜５０ＫｅＶのエネルギー及び１Ｅ１１〜１Ｅ１３ｉｏｎ／ｃｍ２のドーズ量で注入することを特徴とする請求項１又は３記載の半導体素子の製造方法。
【請求項７】前記犠牲酸化膜はＤＨＦ（５０：１）＋ＳＣ−１（ＮＨ４ＯＨ／Ｈ２Ｏ２／Ｈ２Ｏ）を用いた洗浄工程により除去することを特徴とする請求項１又は３記載の半導体素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体素子の製造方法に係り、さらに詳しくは、しきい値電圧調節用イオンの内部拡散によるしきい値電圧の変動を防止することを可能にした半導体素子の製造方法に関する。
【０００２】
【従来の技術】
最近、メモリ素子の集積度が増加するにつれて、メモリセルの大きさも急激に減少する。従って、ウェーハ当りメモリセルの比率を確保するためにシャロートレンチ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ）を用いた素子分離膜を利用する。
【０００３】
既存のフラッシュメモリ素子の製造工程では、半導体基板にウェルを形成した後、トンネル酸化膜とゲートとしてのポリシリコン層とを順次形成する。素子分離用マスクを用いてポリシリコン層及びトンネル酸化膜をパターニングし、露出した半導体基板を所定の深さにエッチングしてシャロートレンチを形成する。水素雰囲気中で熱処理してトレンチの角部を丸くし、Ｓｉ３Ｎ４ガスを用いて全体上部面に窒化膜を形成する。トレンチが埋め込まれるように全体上部面に酸化膜を厚く形成した後、平坦化工程を行ってトレンチ内に素子分離膜を形成させる。
【０００４】
このような従来の方法を用いると、トレンチの上部角部にトンネル酸化膜の被害が発生しない。ところが、しきい値電圧の調節のために注入するＢ１１イオンが、後続の熱処理過程で拡散（Ｔｒａｎｓｉｅｎｔ　Ｅｎｈａｎｃｅｄ　Ｄｉｆｆｕｓｉｏｎ：ＴＥＤ）されるため、基板の表面部におけるイオンの濃度が高くなり或いは低くなってしきい値電圧が変動するとともに、ＦＮトンネル方式で消去が行われるＮＡＮＤ型フラッシュメモリセルの場合にはチャネル長が変化して素子の電気的特性及び信頼性が低下する。また、最小限のドーズ量でしきい値電圧調節用イオンを注入するために、イオンの拡散によってウェーハ全体領域におけるしきい値電圧が安定的に確保されない。
【０００５】
【発明が解決しようとする課題】
従って、本発明の目的は、しきい値電圧イオンを注入する前に、チャネル領域の下部に、電気的性質を示さない不活性イオンを注入して拡散防止層を形成することにより、かかる欠点を解消することが可能な半導体素子の製造方法を提供することにある。
【０００６】
【課題を解決するための手段】
上記目的を達成するために、本発明に係る半導体素子の製造方法は、半導体基板上に犠牲酸化膜を形成する段階と、前記半導体基板に三重構造のウェルを形成する段階と、前記半導体基板の所定の深さに不活性イオンを注入して拡散防止層を形成する段階と、前記拡散防止層上の半導体基板にしきい値電圧調節用イオンを注入する段階と、前記犠牲酸化膜を除去した後、前記半導体基板上にトンネル酸化膜、ポリシリコン層及びパッド窒化膜を順次形成する段階と、素子分離用マスクを用いて前記パッド窒化膜をパターニングした後、露出した部分のポリシリコン層、トンネル酸化膜及び半導体基板を順次エッチングしてトレンチを形成する段階と、前記トレンチが埋め込まれるように全体上部面に酸化膜を形成した後、表面を平坦化し、残留した前記パッド窒化膜を除去して前記トレンチ内に素子分離膜を形成させる段階とを含むことを特徴とする。
【０００７】
また、上記目的を達成するために、本発明に係る半導体素子の製造方法は、半導体基板上に犠牲酸化膜を形成する段階と、前記半導体基板に三重構造のウェルを形成する段階と、前記半導体基板のチャネル領域に質量の重いイオンを注入してイオン注入層を形成する段階と、前記イオン注入層にしきい値電圧調節用イオンを注入する段階と、前記犠牲酸化膜を除去した後、前記半導体基板上にトンネル酸化膜、ポリシリコン層及びパッド窒化膜を順次形成する段階と、素子分離用マスクを用いて前記パッド窒化膜をパターニングした後、露出した部分のポリシリコン層、トンネル酸化膜及び半導体基板を順次エッチングしてトレンチを形成する段階と、前記トレンチが埋め込まれるように全体上部面に酸化膜を形成した後、表面を平坦化し、残留した前記パッド窒化膜を除去して前記トレンチ内に素子分離膜を形成させる段階とを含むことを特徴とする。
【０００８】
前記不活性イオンは、窒素イオンであって、ＮＨ３をソースガスとして用いて５００〜１５００ＫｅＶのエネルギー及び５Ｅ１２〜５Ｅ１３ｉｏｎ／ｃｍ２のドーズ量で注入することを特徴とする。
【０００９】
前記質量の重いイオンは、砒素（Ａｓ７５）イオンであって、１０〜１００ＫｅＶのエネルギー及び５Ｅ１１〜１Ｅ１３ｉｏｎ／ｃｍ２のドーズ量で注入することを特徴とする。
【００１０】
【発明の実施の形態】
以下、添付図面に基づいて本発明を詳細に説明する。
【００１１】
図１ａないし図３ｂは本発明の第１実施例を説明するための素子の断面図である。図１ａは半導体基板１上に犠牲酸化膜２を形成した状態の断面図である。前記犠牲酸化膜２は、半導体基板１表面の結晶欠陥を抑制し、表面処理のために乾式または湿式酸化工程で形成するが、例えば７５０〜８００℃の温度でＤＨＦ（５０：１）＋ＳＣ−１（ＮＨ４ＯＨ／Ｈ２Ｏ２／Ｈ２Ｏ）又はＢＯＥ（１００：１又は３００：１）＋ＳＣ−１（ＮＨ４ＯＨ／Ｈ２Ｏ２／Ｈ２Ｏ）を用いた前処理洗浄工程により厚さ７０〜１００Åの酸化膜を形成する。
【００１２】
図１ｂは、所定のマスクを用いて、Ｎウェル（図示せず）が形成される部分の前記半導体基板１にイオンを注入した状態の断面図、図１ｃは、所定のマスクを用いて、Ｐウェル（図示せず）が形成される部分の前記半導体基板１にイオンを注入する状態の断面図である。この際、前記犠牲酸化膜２がドーパントチャネリング（Ｄｏｐａｎｔ　ｃｈａｎｎｅｌｉｎｇ）による内部拡散を抑制するスクリーン酸化膜として用いられる。
【００１３】
三重構造のウェルを有するフラッシュメモリの特徴を考慮すると、前記Ｎウェルを形成するためにはＰ３１イオンを５００〜２０００ＫｅＶのエネルギー及び５Ｅ１２〜５Ｅ１３ｉｏｎ／ｃｍ２のドーズ量で注入し、前記Ｐウェルを形成するためにはＢ１１イオンを２００〜１０００ＫｅＶのエネルギー及び１Ｅ１２〜５Ｅ１３ｉｏｎ／ｃｍ２のドーズ量で注入する。この際、チャネリングが抑制されるようにするため、３〜１３°の傾斜角を有する傾斜イオン注入方法を用いる。
【００１４】
図１ｄは、前記半導体基板１の所定の深さに、電気的性質を示さない不活性イオンを注入して拡散防止層３を形成した状態の断面図である。前記不活性イオンとしては窒素（Ｎ２）イオンを使用する。窒素（Ｎ２）イオンはＮＨ３をソースガスとして１０〜１００ＫｅＶのエネルギー及び５Ｅ１３〜５Ｅ１５ｉｏｎ／ｃｍ２のドーズ量で注入するが、チャネリングが最大限抑制されるように３〜１３°の傾斜角で注入する。
【００１５】
図２ａはしきい値電圧Ｖｔを調節するために前記半導体基板１の表面部のチャネル領域にＰ型イオンを注入する状態の断面図である。Ｐ型イオンとしては硼素（Ｂ１１）イオンを使用し、５〜５０ＫｅＶのエネルギー及び１Ｅ１１〜１Ｅ１３ｉｏｎ／ｃｍ２のドーズ量で注入するが、チャネリングが最大限抑制されるようにするために、３〜１３°の傾斜角をもつ傾斜イオン注入方法を用いる。この際、図４の如くＰ型イオンが前記拡散防止層３の下部に注入されないように深さ（Ｐｒｏｊｅｃｔｅｄ　Ｒａｎｇｅ；Ｒｐ）を調節する。図４において、線Ａは拡散防止層３の深さと濃度分布を、線Ｂはしきい値電圧調節用イオンが注入された領域の深さと濃度分布を示す。
【００１６】
図２ｂは前記犠牲酸化膜２を除去し、前記半導体基板１上にトンネル酸化膜４、ポリシリコン層５及びパッド窒化膜６を順次形成した状態の断面図である。
【００１７】
前記犠牲酸化膜２はＤＨＦ（５０：１）＋ＳＣ−１（ＮＨ４ＯＨ／Ｈ２Ｏ２／Ｈ２Ｏ）を用いた前処理洗浄工程で除去し、前記トンネル酸化膜４は７５０〜８００℃の温度にて湿式酸化工程で形成し、その後９００〜９１０℃の温度及びＮ２雰囲気中で２０〜３０分間熱処理する。
【００１８】
前記ポリシリコン層５は、５８０〜６２０℃の温度及び０．１〜３ｔｏｒｒの圧力条件でＳｉＨ４又はＳｉ２Ｈ６及びＰＨ３ガスを用いたＬＰＣＶＤ法によって、グレーンサイズが最小化されたドーフトポリシリコンを２５０〜５００Åの厚さに蒸着して形成するが、Ｐドーピングレベルが１．５Ｅ２０〜３．０Ｅ２０ａｔｏｍｓ／ｃｃ程度に維持されるようにする。
【００１９】
前記パット窒化膜６は、　ＬＰＣＶＤ（減圧化学気相成長）法を用いて９００〜２０００Åの厚さに形成する。
【００２０】
図２ｃは素子分離用マスクを用いたフォト及びエッチング工程で前記パッド窒化膜６をパターニングした後、露出した部分のポリシリコン層５、トンネル酸化膜４及び半導体基板１を順次エッチングしてシャロートレンチ７を形成した状態の断面図である。この際、トレンチ７の側壁が所定の傾斜角を持つようにエッチングする。
【００２１】
図３ａは前記トレンチ７が埋め込まれるように全体上部面に高密度プラズマ酸化膜（Ｈｉｇｈ　Ｄｅｎｓｉｔｙ　Ｐｌａｓｍａ）８を４０００〜１００００Åの厚さに形成した後、ＣＭＰ（化学的機械的研磨）工程で表面を平坦化させた状態の断面図である。この際、パッド窒化膜６が所定の厚さ研磨されるようにする。
【００２２】
図３ｂは前記半導体基板１をリン酸（Ｈ３ＰＯ４）に浸し、残留した前記パッド窒化膜６を除去することにより、トレンチ７内に素子分離膜８を形成した状態の断面図である。
【００２３】
その後、薄いＨＦ（５０：１）溶液を用いて、露出したポリシリコン層５の表面に成長した自然酸化膜（図示せず）を除去し、所望の厚さのフローティングゲートを得るためにポリシリコン層５上に厚さ４００〜１０００Åのポリシリコンを蒸着する。そして、一般的なフラッシュメモリ素子の製造過程によってフラッシュメモリセルを形成する。
【００２４】
図５ａないし図７ｂは本発明の第２実施例を説明するための素子の断面図である。図５ａは半導体基板１１上に犠牲酸化膜１２を形成した状態の断面図である。前記犠牲酸化膜１２は半導体基板１１表面の結晶欠陥を抑制し、表面処理のために乾式または湿式酸化工程で形成するが、例えば、７５０〜８００℃の温度でＤＨＦ（５０：１）＋ＳＣ−１（ＮＨ４ＯＨ／Ｈ２Ｏ２／Ｈ２Ｏ）又はＢＯＥ（１００：１又は３００：１）＋ＳＣ−１（　ＮＨ４ＯＨ／Ｈ２Ｏ２／Ｈ２Ｏ）を用いた前処理洗浄工程により厚さ７０〜１００Åの酸化膜を形成する。
【００２５】
図５ｂは、所定のマスクを用いて、Ｎウェル（図示せず）が形成される部分の前記半導体基板１１にイオンを注入する状態の断面図である。図５ｃは、所定のマスクを用いて、Ｐウェル（図示せず）が形成される部分の前記半導体基板１１にイオンを注入する状態の断面図である。この際、前記犠牲酸化膜１２がドーパントチャネリングによる内部拡散を抑制するスクリーン酸化膜として用いられる。
【００２６】
三重構造のウェルを有するフラッシュメモリの特徴を考慮すると、前記Ｎウェルを形成するためにはＰ３１イオンを５００〜２０００ＫｅＶのエネルギー及び５Ｅ１２〜５Ｅ１３ｉｏｎ／ｃｍ２のドーズ量で注入し、前記Ｐウェルを形成するためにはＢ１１イオンを２００〜１０００ＫｅＶのエネルギー及び１Ｅ１２〜５Ｅ１３ｉｏｎ／ｃｍ２のドーズ量で注入する。この際、チャネリングが抑制されるようにするため、３〜１３°の傾斜角をもつ傾斜イオン注入方法を用いる。
【００２７】
図５ｄは人為的にしきい値電圧Ｖｔを低めるために前記半導体基板１１の表面部のチャネル領域に質量の重いイオンを注入してイオン注入層１３を形成した状態の断面図である。前記イオンとしては砒素（Ａｓ７５）イオンを使用し、高電流のイオン注入器を用いて１０〜１００ＫｅＶのエネルギー及び５Ｅ１１〜１Ｅ１３ｉｏｎ／ｃｍ２のドーズ量で注入するが、チャネリングが最大限抑制されるように３〜１３°の傾斜角で注入する。この際、チャネル領域に欠陥が生成されないようにイオン注入を行われなければならない。
【００２８】
図６ａはしきい値電圧Ｖｔを調節するために前記半導体基板１１の表面部のイオン注入層１３にＰ型イオンを注入する状態の断面図である。Ｐ型イオンとしては硼素（Ｂ１１）イオンを使用し、５〜５０ＫｅＶのエネルギー及び１Ｅ１１〜１Ｅ１３ｉｏｎ／ｃｍ２のドーズ量で注入するが、チャネリングが最大限抑制されるようにするため、３〜１３°の傾斜角をもつ傾斜イオン注入方法を用いる。この際、図８の如くＰ型イオンが前記砒素（Ａｓ７５）イオンより多く注入されなければならない。図８において、線Ｃはイオン注入層１３の深さと濃度分布を、線Ｄはしきい値電圧調節用イオンが注入された領域の深さと濃度分布を示す。
【００２９】
図６ｂは前記犠牲酸化膜１２を除去し、前記半導体基板１１上にトンネル酸化膜１４、ポリシリコン層１５及びパッド窒化膜１６を順次形成した状態の断面図である。
【００３０】
前記犠牲酸化膜１２はＤＨＦ（５０：１）＋ＳＣ−１（ＮＨ４ＯＨ／Ｈ２Ｏ２／Ｈ２Ｏ）を用いた前処理洗浄工程で除去し、前記トンネル酸化膜１４は７５０〜８００℃の温度で湿式酸化工程で形成し、その後９００〜９１０℃の温度及びＮ２雰囲気中で２０〜３０分間熱処理する。
【００３１】
前記ポリシリコン層１５は、５８０〜６２０℃の温度及び０．１〜３ｔｏｒｒの圧力条件でＳｉＨ４又はＳｉ２Ｈ６及びＰＨ３ガスを用いたＬＰＣＶＤ法で、グレインサイズが最小化されたドーフトポリシリコンを２５０〜５００Åの厚さに蒸着するが、Ｐドーピングレベルが１．５Ｅ２０〜３．０Ｅ２０ａｔｏｍｓ／ｃｃ程度に維持されるようにする。
【００３２】
前記パッド窒化膜１６はＬＰＣＶＤ法を用いて９００〜２０００Åの厚さに形成する。
【００３３】
図６ｃは素子分離用マスクを用いたフォト及びエッチング工程で前記パッド窒化膜１６をパターニングした後、露出した部分のポリシリコン層１５、トンネル酸化膜１４及び半導体基板１１を順次エッチングしてシャロートレンチ１７を形成した状態の断面図である。この際、トレンチ１７の側壁が所定の傾斜角を持つようにエッチングする。
【００３４】
図７ａは前記トレンチ１７が埋め込まれるように全体上部面に高密度プラズマ（ＨＤＰ）酸化膜１８を４０００〜１００００Åの厚さに形成した後、ＣＭＰ工程で表面を平坦化させた状態の断面図である。この際、前記パッド窒化膜１６が所定の厚さ研磨されるようにする。
【００３５】
図７ｂは前記半導体基板１１をリン酸（Ｈ３ＰＯ４）に浸し、残留した前記パッド窒化膜１６を除去することにより、トレンチ１７内に素子分離膜１８を形成した状態の断面図である。
【００３６】
その後、薄いＨＦ（５０：１）溶液を用いて、露出したポリシリコン層１５の表面に成長した自然酸化膜（図示せず）を除去し、所望の厚さのフローティングゲートを得るためにポリシリコン層１５上に厚さ４００〜１０００Åのポリシリコンを蒸着する。そして、一般的なフラッシュメモリ素子の製造過程によってフラッシュメモリセルを形成する。
【００３７】
【発明の効果】
上述したように、本発明は、しきい値電圧イオンを注入する前に、チャネル領域の下部に電気的性質を示さない不活性イオンを注入して拡散防止層を形成することにより、後続の熱処理過程で発生するしきい値電圧調節用イオンの下部拡散が防止されるとともに、Ｐウェルへの高電圧の印加時にチャネル領域におけるイオンの挙動が抑制される。また、前記拡散防止層は、半導体基板に存在する欠陥などをゲッタリングする層として作用し、前記不活性イオンの注入深さを調節すればチャネルイオンの量を調節することができるので、高集積化によるしきい値電圧条件の調節が容易になる。
【００３８】
また、本発明は、しきい値電圧イオンを注入する前に、チャネル領域に質量の重いイオンを注入することにより、後続の熱処理過程でしきい値電圧調節用イオンの挙動が抑制されて下部拡散が防止されるとともに、長いチャネルにおけるしきい値電圧を人為的に低くすることができ、イオンの注入深さを調節すればチャネルイオンの量を調節することができるので、高集積化による素子のしきい値電圧条件の調節が容易になる。
【図面の簡単な説明】
【図１】本発明の第１実施例を説明するための素子の断面図である。
【図２】本発明の第１実施例を説明するための素子の断面図である。
【図３】本発明の第１実施例を説明するための素子の断面図である。
【図４】本発明に係る拡散防止層における濃度分布を示すグラフである。
【図５】本発明の第２実施例を説明するための素子の断面図である。
【図６】本発明の第２実施例を説明するための素子の断面図である。
【図７】本発明の第２実施例を説明するための素子の断面図である。
【図８】本発明に係るイオン注入層における濃度分布を示すグラフである。
【符号の説明】
１、１１　　半導体基板
２、１２　　犠牲酸化膜
３　　拡散防止層
４、１４　　トンネル酸化膜
５、１５　　ポリシリコン層
６、１６　　パッド窒化膜
７、　１７　トレンチ
８、１８　　素子分離膜
１３　　イオン注入層