(57)【要約】【課題】  フラッシュメモリ素子のリテンション特性を改善させることが可能な半導体素子の製造方法を提供する。【解決手段】  半導体基板上にゲート電極を形成する段階と、ゲート電極が形成された半導体基板上にスペーサ用酸化膜を蒸着する段階と、前記スペーサ用酸化膜を異方性ドライエッチングして前記ゲート電極の側壁にスペーサを形成する段階と、前記スペーサ内に含まれた水素をスペーサの表面に析出させるために、前記スペーサに対し酸素雰囲気中で急速熱処理を行う段階とを含む。【選択図】      図６
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【特許請求の範囲】
【請求項１】
半導体基板上にゲート電極を形成する段階と、
ゲート電極が形成された半導体基板上にスペーサ用酸化膜を蒸着する段階と、
前記スペーサ用酸化膜を異方性ドライエッチングして前記ゲート電極の側壁にスペーサを形成する段階と、
前記スペーサ内に含まれた水素を表面に析出させるために、前記スペーサに対し酸素雰囲気中で急速熱処理を行う段階とを含む半導体素子の製造方法。
【請求項２】
前記スペーサ用酸化膜はＳｉＨ２Ｃｌ２(dichlorosilane)を用いた高温酸化膜（ＨＴＯ）であることを特徴とする請求項１記載の半導体素子の製造方法。
【請求項３】
前記スペーサ用酸化膜は温度６８０〜７３０℃の範囲で４００〜１０００Åの厚さに蒸着することを特徴とする請求項１記載の半導体素子の製造方法。
【請求項４】
前記急速熱処理は酸素雰囲気中、７５０〜１０５０℃の温度で行うことを特徴とする請求項１記載の半導体素子の製造方法。
【請求項５】
前記急速熱処理は熱処理温度まで秒当たり５℃程度ランプアップし、流量３〜１５ＳＬＭ程度の酸素を注入して行うことを特徴とする請求項１記載の半導体素子の製造方法。
【請求項６】
前記ゲート電極を形成する段階は、
前記半導体基板上にトンネル酸化膜を形成する段階と、
前記トンネル酸化膜が形成された前記半導体基板上にフローティングゲート用導電膜を蒸着し、パターニングしてフローティングゲートを形成する段階と、
前記半導体基板上に誘電体膜、コントロールゲート用導電膜を蒸着する段階と、
前記コントロールゲート用導電膜、前記誘電体膜及び前記フローティングゲート用導電膜をパターニングする段階とを含むことを特徴とする請求項１記載の半導体素子の製造方法。 
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の製造方法に係り、さらに詳しくは、スペーサ酸化膜内に含有された水素がトンネル酸化膜と相互拡散する現象を抑えてトンネル酸化膜内における電荷損失を抑制し、フラッシュメモリ素子のリテンション特性を改善させることが可能な半導体素子の製造方法に関する。
【背景技術】
【０００２】
フラッシュメモリ素子において、リテンション(retention)特性は素子の信頼性に大きい影響を与え、スペーサ用物質はＳｉＨ２Ｃｌ２(dichlorosilane;ＤＣＳ)を用いた高温酸化膜(HighTemperature Oxide；ＨＴＯ)を使用している。ソースガスとしてＳｉ２Ｈ２Ｃｌ２ガスを用いるため、スペーサ内に水素が存在する。すなわち、次の反応式１に従って水素がスペーサ酸化膜内にトラップされる。
【０００３】
（反応式１）
ＳｉＨ２Ｃｌ２（ＤＣＳ）＋Ｏ２  → ＳｉＯ２＋Ｈ２＋Ｃｌ
また、ファーネス装備内で熱処理を長時間行うため、水素が容易に相互拡散(inter-diffusion)する。すなわち、スペーサ用物質としてＳｉＨ２Ｃｌ２（ＤＣＳ）を用いた高温酸化膜（ＨＴＯ）を使用することにより、Ｓｉ２Ｈ２Ｃｌ２ガス内に含まれていた水素がスペーサ酸化膜内に含有され、その後高温熱処理工程が行われることにより、スペーサ酸化膜内に残留した水素がトンネル酸化膜と相互拡散する現象が生ずる。このようにトンネル酸化膜内に存在する水素イオンはＳｉ−Ｈボンディングを形成する。また、プログラム又は消去動作の際に電子が水素イオンによって中性化し、結果として電荷損失が発生することになる。このような電荷損失はフラッシュメモリ素子のリテンション特性を低下させる。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従って、本発明は、かかる問題点を解決するためのもので、その目的は、スペーサ酸化膜内に含有された水素がトンネル酸化膜と相互拡散する現象を抑制してトンネル酸化膜内における電荷損失を抑え、フラッシュメモリ素子のリテンション特性を改善させることが可能な半導体素子の製造方法を提供することにある。
【課題を解決するための手段】
【０００５】
上記目的を達成するために、本発明は、半導体基板上にゲート電極を形成する段階と、ゲート電極が形成された半導体基板上にスペーサ用酸化膜を蒸着する段階と、前記スペーサ用酸化膜を異方性ドライエッチングして前記ゲート電極の側壁にスペーサを形成する段階と、前記スペーサ内に含まれた水素をスペーサの表面に析出させるために、前記スペーサに対し酸素雰囲気中で急速熱処理を行う段階とを含む半導体素子の製造方法を提供する。
【０００６】
前記スペーサ用酸化膜はＳｉＨ２Ｃｌ２(dichlorosilane)を用いた高温酸化膜（ＨＴＯ）とすることができる。前記スペーサ用酸化膜は６８０〜７３０℃の温度で４００〜１０００Åの厚さに蒸着することが好ましい。
【０００７】
前記急速熱処理は酸素雰囲気中、７５０〜１０５０℃の温度で行うことが好ましい。前記急速熱処理は秒当たり５℃程度ランプアップし、流量３〜１５ＳＬＭ程度の酸素を注入して行うことが好ましい。
【発明の効果】
【０００８】
上述したように、本発明に係る半導体素子の製造方法によれば、ＳｉＨ２Ｃｌ２（ＤＣＳ）を用いた高温酸化膜（ＨＴＯ）を使用してゲート電極の側壁にスペーサを形成した後、酸素Ｏ２雰囲気中で急速熱処理を行うことにより、スペーサ酸化膜内に存在する水素をスペーサ酸化膜の表面にゲッタリングさせ、表面にゲッタリングされた水素を外部に拡散させる。従って、スペーサ酸化膜内に含有された水素がトンネル酸化膜へ拡散せず、よってトンネル酸化膜の膜質が改善され、結果としてフラッシュメモリ素子のプログラム又は消去動作特性が改善されることにより、フラッシュメモリ素子のリテンション特性の改善を図ることができる。
【発明を実施するための最良の形態】
【０００９】
以下、添付図面に基づいて本発明の好適な実施例を説明する。ところが、下記の実施例は当技術分野で通常の知識を有する者に本発明が十分理解されるように提供されるもので、様々な変形が可能である。本発明は下記の実施例に限定されるものではない。下記の説明において、ある層が他の層の上に存在すると記述される際、これは他の層の真上に存在することも、その間に第３の層が介在されることもできる。また、図面において、各層の厚さ又は大きさは説明の便宜及び明確性のために誇張されており、同一の符号は同一の要素を示す。
【００１０】
図１乃至図６は本発明の好適な実施例による半導体素子の製造方法を説明するために示す断面図である。
【００１１】
図１を参照すると、素子分離膜（図示せず）が形成された半導体基板１００上にトンネル酸化膜１０２を形成した後、フローティングゲートとして使用される第１ポリシリコン膜１０４を形成する。トンネル酸化膜１０２は温度７５０℃〜９００℃程度の範囲で６０〜１００Å程度の厚さに形成することが好ましい。例えば、トンネル酸化膜１０２は、温度７５０℃〜９００℃程度の範囲でウェット酸化を行った後、９００℃〜９１０℃程度の温度と窒素Ｎ２雰囲気中で２０〜３０分間アニーリングを行って形成することができる。第１ポリシリコン膜１０４はＳｉＨ４又はＳｉ２Ｈ６とＰＨ３ガスとを用いてＬＰＣＶＤ(Low Pressure-ChemicalVapor Deposition)法によって５３０〜６１０℃程度の温度と０.１〜３Ｔｏｒｒ（１３．３〜４００Ｐａ）程度の低圧条件で約７００〜２０００Åの厚さに形成することができる。
【００１２】
第１ポリシリコン膜１０４が形成された半導体基板１００上に誘電体膜１０６を形成する。誘電体膜１０６はＯＮＯ絶縁膜、すなわち酸化膜、シリコン窒化膜及び酸化膜が順次積層された構造の絶縁膜で形成することができる。誘電体膜１０６の酸化膜はＳｉＨ２Ｃｌ２とＨ２Ｏガスをソースとして用いて高温酸化膜（ＨＴＯ）で形成することができる。誘電体膜１０６の窒化膜は反応ガスとしてＮＨ３とＳｉＨ２Ｃｌ２ガスを用い、０.１〜３Ｔｏｒｒ（１３．３〜４００Ｐａ）程度の低圧と６５０〜８００℃程度の温度でＬＰＣＶＤ法によって形成することができる。誘電体膜１０６は１３０〜１６０Å程度の厚さに形成することが好ましい。
【００１３】
誘電体膜１０６が形成された半導体基板１００上にコントロールゲートとして用いられる第２ポリシリコン膜１０８及びシリサイド膜１１０を順次形成する。第２ポリシリコン膜１０８は５３０℃〜６１０℃程度の温度と０.２〜０.５Ｔｏｒｒ（２６．７〜６６６．１Ｐａ）程度の圧力条件で約５００〜１０００Åの厚さに形成することが好ましい。第２ポリシリコン膜１０８にドープされたポリシリコン膜及びドープされていないアモルファスシリコン薄膜を使用することができる。シリサイド膜１１０は７００〜１５００Å程度の厚さにタングステンシリコンＷＳｉ膜を用いて形成する。シリサイド膜１１０としてのタングステンシリコンＷＳｉ膜は２.９ｓｃｃｍ程度のＳｉＨ４(momosilane;ＭＳ)又はＳｉＨ２Ｃｌ２と３.４ｓｃｃｍ程度のＷＦ６との反応を用いて３９０℃〜４３０℃の温度と０.２〜０.５Ｔｏｒｒ（２６．７〜６６６．１Ｐａ）程度の圧力条件で形成することができる。
【００１４】
図２及び図３を参照すると、ゲートパターニング工程を行う。すなわち、コントロールゲート形成用マスク１１２を用いてシリサイド膜１１０、第２ポリシリコン膜１０８、誘電体膜１０６及び第１ポリシリコン膜１０４をパターニングする。
【００１５】
図４を参照すると、半導体基板１００上にスペーサ用酸化膜１１４を蒸着する。スペーサ用酸化膜１１４としてはＳｉＨ２Ｃｌ２（ＤＣＳ）を用いた高温酸化膜（ＨＴＯ）を使用することが好ましい。スペーサ用酸化膜１１４は温度６８０〜７３０℃程度の範囲で約４００〜１０００Åの厚さに蒸着することが好ましい。
【００１６】
図５を参照すると、異方性ドライエッチングを用いてゲート電極側壁にスペーサ１１４を形成する。
【００１７】
図６を参照すると、スペーサ酸化膜１１４内に含有された水素を減少させるために、酸素雰囲気中で急速熱処理(Rapid Thermal Process or Rapid Thermal Annealing)１１６を行う。前記急速熱処理１１６は温度７５０〜１０５０℃程度の範囲で行う。前記熱処理温度までは秒当たり５℃程度でランプアップ(ramp-up)する。この際、前記急速熱処理１１６の際、酸素は３〜１５ＳＬＭ程度の流量を注入して使用する。前記急速熱処理１１６工程によってＨ−Ｏボンディングが形成され、スペーサ酸化膜１１４の表面に水素イオンが析出され、結果として水素がスペーサ酸化膜１１４の外部に拡散して通り抜ける。これは酸素雰囲気で水素イオンがゲッタリング(gattering)される効果が発生するから起こる現象である。前記ゲッタリング効果は、Ｈ−Ｓｉボンディングエネルギーが２.３ｅＶであり、Ｈ−Ｏボンディングエネルギーが３.７ｅＶであり、Ｈ−Ｏボンディングが熱力学的の面で安定的であるから発生する。すなわち、水素とシリコンとのボンディングエネルギーに比べて水素と酸素とのボンディングエネルギーがさらに大きいため、水素が表面に析出される効果が発生する。既存の水素とシリコンのボンディングより水素と酸素のボンディングエネルギーがさらに大きいため、水素イオンがスペーサ酸化膜の表面に析出される現象が発生する。表面に析出された水素イオンは熱処理が引き続き行われるにつれて外部に拡散することになる。従って、スペーサ１１４内に水素が含まれないため、後続の熱処理工程が行われても、水素イオンがトンネル酸化膜１０２内に拡散して浸透する現象が発生しなくなる。よって、トンネル酸化膜１０２の膜質が改善され、フラッシュメモリ素子のプログラム又は消去特性を改善することができ、リテンション特性を改善することができる。
【００１８】
一方、スペーサ酸化膜１１４を形成した後、急速熱処理１１６を行うことにより、ゲート面抵抗Ｒｓも減少させることができる。また、急速熱処理１１６はファーネス熱処理に比べて工程時間が短縮されるため、シリサイド膜１１０のグレーン成長を調節することもできる。
【００１９】
以後の工程は通常のフラッシュメモリ素子の工程と同一に行う。
【００２０】
以上、フラッシュメモリ素子の場合を例を挙げて説明したが、本発明はＤＲＡＭのようなゲート電極の側壁に形成されるスペーサにも適用することができる。
【００２１】
図７は温度によるスペーサ酸化膜内の水素イオンの数を示すグラフである。図７の「ａ」はスペーサ酸化膜を形成した後、本発明による急速熱処理工程を行わない場合の水素イオンの数を示すもので、「ｂ」はスペーサ酸化膜を形成した後、本発明による急速熱処理工程を行う場合の水素イオンの数を示すものである。
【００２２】
図７を参照すれば、スペーサ酸化膜を形成した後、急速熱処理を行うと、水素イオンの数は急速熱処理を行っていない場合より急激に減少することが分かる。
【００２３】
以上、本発明を好適な実施例によって詳細に説明したが、本発明は、上記の実施例に限定されるものではなく、本発明の技術的思想から逸脱しない範囲内で当分野で通常の知識を有する者によって様々な変形が可能である。
【図面の簡単な説明】
【００２４】
【図１】本発明の好適な実施例に係る半導体素子の製造方法を説明するために示す断面図である。
【図２】本発明の好適な実施例に係る半導体素子の製造方法を説明するために示す断面図である。
【図３】本発明の好適な実施例に係る半導体素子の製造方法を説明するために示す断面図である。
【図４】本発明の好適な実施例に係る半導体素子の製造方法を説明するために示す断面図である。
【図５】本発明の好適な実施例に係る半導体素子の製造方法を説明するために示す断面図である。
【図６】本発明の好適な実施例に係る半導体素子の製造方法を説明するために示す断面図である。
【図７】温度によるスペーサ酸化膜内の水素イオンの数を示すグラフである。
【符号の説明】
【００２５】
１００  半導体基板
１０２  トンネル酸化膜
１０４  フローティングゲート
１０６  誘電体膜
１０８  コントロールゲート
１１０  シリサイド膜
１１４  スペーサ
１１６  急速熱処理
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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