(57)【要約】【課題】信頼性に優れ、高集積度を有し高い製造効率で製造することが可能な半導体装置およびその製造方法を提供する。【解決手段】バイポーラトランジスタの構造の一部にゲート絶縁膜３２とゲート電極４１のゲート部が埋め込まれた構造を有し、ドレイン層２、ソース層２４の間のベース層１３がチャネルとなる縦形ＭＯＳトランジスタおよびその製造方法。【選択図】          図１
2004186463.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型半導体基板の所定の領域に前記第１導電型半導体基板と逆の導電型の第２導電型第１拡散層を形成する第１工程と、
前記第２導電型第１拡散層に第２導電型半導体層を形成する第２工程と、
第２導電型半導体層に第１絶縁層を設けて第１領域と第２領域を形成する第３工程と、
前記第１領域に前記第２導電型第１拡散層と接続する第２導電型第２拡散層を形成する第４工程と、
前記第２領域に第１導電型第３拡散層を形成する第５工程と、
前記第２領域の前記第１導電型第３拡散層の一部に第２導電型第４拡散層を形成する第６工程と、
前記第２領域の前記第１絶縁層に接触した前記第２導電型第４拡散層および前記第１導電型第３拡散層および第２導電型半導体層が積層する部分の一部を第２導電型半導体層が露出する深さまでエッチングし開口部を形成する第７工程と、
前記開口部の前記第２導電型第４拡散層および前記第１導電型第３拡散層および前記第２導電型半導体層の表面に第２絶縁層を形成する第８工程と、
前記第２絶縁層が表面に形成された前記開口部に導電層を埋め込む第９工程と、
を具備する半導体装置の製造方法。
【請求項２】
前記第５工程において、第２導電型半導体層側が第２導電型第４拡散層側より低いイオン濃度で前記第１導電型第３拡散層を形成する
請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第７工程において、第２導電型半導体層から前記第２導電型第１拡散層へ達する前までの深さをエッチングし前記開口部を形成する
請求項１に記載の半導体装置の製造方法。
【請求項４】
第１導電型半導体基板と、
前記第１導電型半導体基板の所定の領域に形成され前記第１導電型半導体基板と逆の導電型の第２導電型第１拡散層と、
前記第２導電型第１拡散層に形成された第２導電型半導体層と、
前記第２導電型半導体層に第１領域と第２領域を形成するために設けられた第１絶縁層と、
前記第１領域に形成され前記第２導電型第１拡散層と接続する第２導電型第２拡散層と、
前記第２領域に形成された第１導電型第３拡散層と、
前記第２領域の前記第１導電型第３拡散層の一部に形成された第２導電型第４拡散層と、
前記第２領域の前記第１絶縁層に接触した前記第２導電型第４拡散層および前記第１導電型第３拡散層および前記第２導電型半導体層が積層する部分の一部を第２導電型半導体層が露出する深さまでエッチングし形成された開口部と、
前記開口部の前記第２導電型第４拡散層および前記第１導電型第３拡散層および前記第２導電型半導体層の表面に形成された第２絶縁層と、
前記開口部の前記第２絶縁層に埋め込まれた導電層と、
を具備する半導体装置。
【請求項５】
前記第１導電型第３拡散層は第２導電型半導体層側が第２導電型第４拡散層側より低いイオン濃度で形成される
請求項４に記載の半導体装置。
【請求項６】
前記開口部は前記第２導電型半導体層から第２導電型第１拡散層へ達する前までの深さを有する
請求項５に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置およびその製造方法に関し、より詳細には、縦形のＭＯＳトランジスタおよびその製造方法に関する。
【０００２】
【従来の技術】
近年、半導体装置は微細化、高速化、低消費電力化等が要求されている。たとえば、バイポーラトランジスタとＭＯＳトランジスタを同一基板に形成したＢｉＣＭＯＳトランジスタは、バイポーラトランジスタの高速性とＭＯＳトランジスタの低消費電力性の利点を同時に実現できるため、注目されている。
しかし、微細化などの更なる要求に伴い、半導体装置の製造工程はより複雑化し、設備コストの上昇、半導体装置の歩留まりの低下および信頼性の低下等が起こっている。たとえば、ＢｉＣＭＯＳトランジスタにおいては、微細化に伴いΔＶｔｈ（隣り合ったトランジスタのしきい値Ｖｔｈ特性の差）等のペア特性の悪化が発生する場合があった。このような問題に対応するため、縦形ＭＯＳトランジスタが注目されている（たとえば、特許文献１参照）。
【０００３】
【特許文献１】
特開平９−２３００１号公報
【０００４】
【発明が解決しようとする課題】
以下に、従来の縦型ＭＯＳトランジスタの製造方法について図１１〜図１４を用いて説明する。図１１に示すように、ｎ型半導体基板１０１の主表面上に比抵抗０．６〜２Ω・ｃｍ程度、厚み１０μｍ程度のｎ型エピタキシャル層１０２を全面に形成する。次いで、ｎ型エピタキシャル層１０２の全面にＢ（ボロン）をイオンエネルギー１００ｋｅＶ、ドーズ量７×１０１３ｃｍ−２にてイオン注入して、厚さ２μｍのベース層１０３を形成する。次いで、ベース層１０３の全面にＡｓ（ヒ素）をイオンエネルギー４０ｋｅＶ、ドーズ量２×１０１５ｃｍ−２にてイオン注入し、厚さ０．４μｍのソース層１０４を得る。
【０００５】
次いで、図１２に示すように、ゲート電極を埋め込むための開口部をＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法により、ｎ型エピタキシャル層１０２に達する深さまでエッチングする。次いで、エッチングで形成された開口部の表面にゲート絶縁膜１１１を形成する。次いで、ゲート絶縁膜１１１が表面に形成された開口部に導電材料を堆積し、その後、熱処理を行って導電材料を開口部に埋め込み、ゲート電極１１２を形成する。
【０００６】
次いで、図１３に示すように、全面に絶縁膜１２１を形成する。次いで、絶縁膜１２１にバックゲートおよびソース、ゲート電極を接続する配線１３１を形成するため、コンタクトホール１２２を形成する。次いで、図１４に示すように、バックゲートおよびソースを接続する配線１３１ｂｓと、ゲート電極を接続する配線１３１ｇを形成する。以上のように、実効ゲート長がベース層１０３の厚さである従来のｎ型の縦形ＭＯＳトランジスタを形成することができる。
【０００７】
前述したペア特性はゲート電極のゲート長に影響されるため、ゲート長のバラツキが少ない場合に良好となる。一般的な横型ＭＯＳトランジスタのゲート長はゲート電極の長さと同等となる。一方、縦型ＭＯＳトランジスタのゲート電極は埋め込まれて形成されるため、横型ＭＯＳトランジスタのゲート長に相当する実効ゲート長はベース層１０３の厚みとなる。このベース層１０３はイオン注入条件を制御することで所望に形成でき、層の厚みのバラツキは少ない。このように、縦形ＭＯＳトランジスタの実効ゲート長は、一般的な横型ＭＯＳトランジスタのリソグラフィ工程によるゲート長のバラツキが発生しないため、バラツキが少なく形成することができ、よって良好なペア特性を得ることができる。
【０００８】
しかしながら、従来の縦形ＭＯＳトランジスタの製造方法においては、単一のトランジスタ素子を製造する方法であるため、ＢｉＣＭＯＳのように複数の素子を有する半導体装置を高集積度を有し高い製造効率で形成することはできない。また、微細化に伴うホットキャリア効果等による信頼性が十分でない。また、従来の縦形ＭＯＳトランジスタは、ゲート部が基板まで貫通しゲート・ドレイン容量が大きくなるため、高速性が十分でない。そして、バックゲートとソースが同一配線で取り出されているため、バックゲート、ソースを別電位に制御する場合には使えない。以上のような問題点が従来の縦形ＭＯＳトランジスタおよびその製造方法にはあった。
【０００９】
したがって、本発明は、ペア特性の向上、ホットキャリア効果の防止が可能で信頼性に優れ、高集積度を有し高い製造効率で製造することが可能な半導体装置およびその製造方法を提供することを目的とする。さらに、本発明は優れた高速性を有し、また、各々の拡散層に対して別電位で制御が可能な半導体装置およびその製造方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明は、第１導電型半導体基板の所定の領域に前記第１導電型半導体基板と逆の導電型の第２導電型第１拡散層を形成する第１工程と、前記第２導電型第１拡散層に第２導電型半導体層を形成する第２工程と、第２導電型半導体層に第１絶縁層を設けて第１領域と第２領域を形成する第３工程と、前記第１領域に前記第２導電型第１拡散層と接続する第２導電型第２拡散層を形成する第４工程と、前記第２領域に第１導電型第３拡散層を形成する第５工程と、前記第２領域の前記第１導電型第３拡散層の一部に第２導電型第４拡散層を形成する第６工程と、前記第２領域の前記第１絶縁層に接触した前記第２導電型第４拡散層および前記第１導電型第３拡散層および第２導電型半導体層が積層する部分の一部を第２導電型半導体層が露出する深さまでエッチングし開口部を形成する第７工程と、前記開口部の前記第２導電型第４拡散層および前記第１導電型第３拡散層および前記第２導電型半導体層の表面に第２絶縁層を形成する第８工程と、前記第２絶縁層が表面に形成された前記開口部に導電層を埋め込む第９工程と、を具備する半導体装置の製造方法である。
【００１１】
以上により、本発明の半導体装置の製造方法は、バイポーラトランジスタ構造の一部にゲート部が埋め込まれた構造を有する縦形ＭＯＳトランジスタを製造することができる。このため、ＢｉＣＭＯＳトランジスタの製造の際、本発明の縦形ＭＯＳトランジスタは、同一基板上のバイポーラトランジスタと同じ工程で形成可能であり、よって高い製造効率で製造することができる。
【００１２】
また、本発明は、第１導電型半導体基板と、前記第１導電型半導体基板の所定の領域に形成され前記第１導電型半導体基板と逆の導電型の第２導電型第１拡散層と、前記第２導電型第１拡散層に形成された第２導電型半導体層と、前記第２導電型半導体層に第１領域と第２領域を形成するために設けられた第１絶縁層と、前記第１領域に形成され前記第２導電型第１拡散層と接続する第２導電型第２拡散層と、前記第２領域に形成された第１導電型第３拡散層と、前記第２領域の前記第１導電型第３拡散層の一部に形成された第２導電型第４拡散層と、前記第２領域の前記第１絶縁層に接触した前記第２導電型第４拡散層および前記第１導電型第３拡散層および前記第２導電型半導体層が積層する部分の一部を第２導電型半導体層が露出する深さまでエッチングし形成された開口部と、前記開口部の前記第２導電型第４拡散層および前記第１導電型第３拡散層および前記第２導電型半導体層の表面に形成された第２絶縁層と、前記開口部の前記第２絶縁層に埋め込まれた導電層と、を具備する半導体装置である。
【００１３】
以上により、本発明の半導体装置の製造方法はバイポーラトランジスタ構造の一部にゲート部が埋め込まれ、縦形ＭＯＳトランジスタとして使用することができる半導体装置を製造できる。このため、ＢｉＣＭＯＳトランジスタの製造の際、本発明の縦形ＭＯＳトランジスタの製造方法は、同一基板のバイポーラトランジスタと同じ製造工程を兼用可能であり、よって高い製造効率で製造することができる。
【００１４】
【発明の実施の形態】
以下、本発明の実施の形態について添付図面を参照して説明する。
【００１５】
図１は、本実施形態に係る半導体装置を示す概略断面図である。本実施形態の半導体装置は、ｐ型基板１と、ｐ型基板１の所定の領域に形成されたｎ型ドレイン埋め込み層２１と、ｎ型ドレイン埋め込み層２１に形成されたｎ型ドレイン層２と、ｎ型ドレイン層２に第１領域と第２領域を形成するために設けられた領域分離層３１を有する。
【００１６】
そして、第１領域には、ｎ型ドレイン埋め込み層２１と接続するｎ型ドレイン接続層２２を有する。また、第２領域にはｐ型ベース層１３と、ｐ型ベース層１３の一部に形成されたｎ型ソース層２４とを有している。そして、第２領域にはｎ型ソース層２４とｐ型ベース層１３とｎ型ドレイン層２に接触するゲート絶縁膜３２とゲート電極４１のゲート部が埋め込まれて形成されている。
【００１７】
そして、ｐ型ベース層１３にはベース配線５１ｂ、ｎ型ソース層２４にはソース配線５１ｓ、ゲート電極４１にはゲート配線５１ｇ、ｎ型ドレイン接続層２２にはドレイン配線５１ｄが形成されている。
【００１８】
本実施形態の半導体装置は、ゲート絶縁膜３２とゲート電極４１をゲート部として、ｎ型ソース層２４とｎ型ドレイン層２の間に位置するｐ型ベース層１３にチャネルを有するｎ型ＭＯＳトランジスタとして使用できる。また、本実施形態の半導体装置はゲート絶縁膜３２とゲート電極４１のゲート部を有することを除いてバイポーラトランジスタと同様な構造を有するため、ｐ型ベース層１３、ｎ型ソース層２４、ｎ型ドレイン層２は、それぞれ、バイポーラトランジスタとしてのベース、エミッタ、コレクタとして使用することができる。つまり、本実施形態の半導体装置は、ｎ型ＭＯＳトランジスタおよびｎｐｎバイポーラトランジスタとして兼用可能である。
【００１９】
つぎに、本発明の実施形態に係る半導体装置の製造方法について説明する。本実施形態においては、前述した図１に示すｎ型の縦型ＭＯＳトランジスタの製造方法について、図２〜図１０を用いて説明する。
【００２０】
まず、Ｓｉ（シリコン）のｐ型半導体基板１の主表面上に熱酸化膜を１００〜５００ｎｍ程度形成した後（図示せず）、所定の領域の前記熱酸化膜を除去する。そして、図２に示すように、例えばＳｂ（アンチモン）の固相拡散法により所定の領域にｎ型ドレイン埋め込み層２１を形成する。このｎ型ドレイン埋め込み層２１は特に固相拡散法に限ったものではなく、例えば不純物のイオン注入法によって形成することができる。
【００２１】
次いで、図３に示すように、半導体基板１の主表面の全面に例えばＳｉのｎ型ドレイン層２を比抵抗１〜１０Ω・ｃｍ程度にて１〜２μｍ程度エピタキシャル成長させ形成する。
【００２２】
次いで、図４に示すように、ｎ型ドレイン層２の一部に例えばＳｉＯ２の領域分離層３１を形成し、第１領域と第２領域を形成する。領域分離層３１は、２００〜６００ｎｍ程度の厚さで、例えばＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法で形成する。その他に、領域分離層３１はＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法で形成してもよい。
【００２３】
次いで、図５に示すように、第１領域のｎ型ドレイン層２にｎ型ドレイン埋め込み層２１と接続するｎ型ドレイン接続層２２を形成する。ｎ型ドレイン接続層２２は、例えばＰ（リン）のｎ型不純物をイオンエネルギー５０〜１００ｋｅＶ程度、ドーズ量１０１４〜１０１５／ｃｍ２程度の条件でイオン注入し、その後、９００〜１０００℃、１０〜３０分の条件にて熱処理を行い、ｎ型ドレイン埋め込み層２１と接続させる。
【００２４】
次いで、図６に示すように、第２領域のｎ型ドレイン層２の全面にｐ型ベース層１３を形成する。ｐ型ベース層１３は、例えばフォトレジスト（図示なし）をマスクとして形成後、マスク開口部にＢ（ボロン）をイオンエネルギー１０〜５０ｋｅＶ程度、ドーズ量１０１１〜１０１３／ｃｍ２程度の条件でイオン注入して形成される。このとき、トランジスタ特性として所望のしきい値Ｖｔｈ等が得られる条件とすることができる。例えば、ＭＯＳトランジスタの特性とバイポーラトランジスタの特性を兼用化する場合、ｐ型ベース層１３の不純物濃度を１０１７〜１０１８／ｃｍ３程度とすることが好ましい。
【００２５】
次いで、図７に示すように、第２領域のｐ型ベース層１３の一部にｎ型ソース層２４を形成する。ｎ型ソース層２４は、例えば、フォトレジスト（図示なし）をマスクとして形成後、マスク開口部にＡｓ（ヒ素）をイオンエネルギー１０〜３０ｋｅＶ程度、ドーズ量１０１４〜１０１６／ｃｍ２程度の条件でイオン注入し形成する。その後、ｐ型ベース層１３、ｎ型ソース層２４の不純物を活性化させるために、例えば８００〜１０００℃、１０秒〜３０分程度の条件にて熱処理を行い、厚さ５０ｎｍ〜５００ｎｍのｐ型ベース層１３、厚さ５０ｎｍ〜５００ｎｍのｎ型ソース層２４を形成する。
【００２６】
次いで、図８に示すように、第２領域の領域分離層３１に接触したｎ型ソース層２４およびｐ型ベース層１３およびｎ型ドレイン層２のそれぞれの一部を、ｎ型ドレイン層２が露出する深さまでエッチングし開口部４０を形成する。開口部４０は例えば、例えば、フォトレジスト（図示なし）をマスクとして形成後、ＲＩＥ法により形成することができる。詳細は後述するが、この開口部４０は本実施形態の半導体装置のゲート部が形成され、ｎ型ソース層２４とｎ型ドレイン層２の間のｐ型ベース層１３はチャネルが形成される。よって、ｎ型ソース層２４とｎ型ドレイン層２の間のｐ型ベース層１３の厚みは実効ゲート長に相当する。
【００２７】
次いで、図９に示すように、開口部４０の表面に、例えばＳｉＯ２のゲート絶縁膜３２を、熱酸化法により形成する。この場合、ｎ型ソース層２４とｎ型ドレイン層２の間のｐ型ベース層１３の厚みである実効ゲート長に応じて、ゲート絶縁膜３２の厚さを制御する。例えば、実効ゲート長が０．５μｍの場合にはゲート絶縁膜３２の厚さを１０〜２０ｎｍとすることが好ましい。また、実効ゲート長が０．３μｍの場合、ゲート絶縁膜３２の厚さを５〜１０ｎｍとすることが好ましい。
【００２８】
次いで、図１０に示すように、ゲート絶縁膜３２が表面に形成された開口部４０にゲート電極４１を埋め込んで形成する。ゲート電極４１は、例えば、不純物を含む多結晶シリコンを全面に形成した後、表面の多結晶シリコンをＣＭＰ（Ｃｈｅｍｉｃａｌ  ａｎｄ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法で除去して平坦化させ、開口部４０の内部の多結晶シリコンを残して形成することができる。
【００２９】
次いで、図１に示すように、全面に例えばＣＶＤ法によりＳｉＯ２の層間絶縁膜３３を形成した後、ベース配線、ドレイン配線、ゲート電極配線、ソース配線に対応した部分にコンタクトホールを形成する（図示無し）。次いで、ｐ型ベース層１３にはベース配線５１ｂ、ｎ型ソース層２４にはソース配線５１ｓ、ゲート電極４１にはゲート配線５１ｇ、ｎ型ドレイン接続層２２にはドレイン配線５１ｄを例えば、Ａｌ（アルミニウム）を用いて形成する。
【００３０】
以上により、本実施形態の半導体装置の製造方法は、ｎ型ＭＯＳトランジスタおよびｎｐｎバイポーラトランジスタとして兼用可能な半導体装置を製造することができる。ゲート絶縁膜とゲート電極を形成する工程を具備すること以外は、バイポーラトランジスタの製造工程と同様である。
【００３１】
なお、本実施形態におけるｐ型基板１、ｎ型ドレイン層２、ｐ型ベース層１３、ｎ型ドレイン埋め込み層２１、ｎ型ドレイン接続層２２、ｎ型ソース層２４、領域分離層３１、ゲート絶縁膜３２、層間絶縁膜３２、コンタクトホール４０、ゲート電極４１は、順次、本発明の第１導電型半導体基板、第２導電型半導体層、第１導電型第３拡散層、第２導電型第１拡散層、第２導電型第２拡散層、第２導電型第４拡散層、第１絶縁層、第２絶縁層、第３絶縁層、開口部、導電層に相当する。
【００３２】
上述したように本実施形態は、バイポーラトランジスタの構造の一部にゲート部が埋め込まれた構造を有し、縦形ＭＯＳトランジスタとして使用可能な半導体装置およびその製造方法である。このため、ＢｉＣＭＯＳトランジスタの製造の際、本実施形態の縦形ＭＯＳトランジスタはバイポーラトランジスタと同じ工程を兼用可能であり、よって高い製造効率で製造することができる。
【００３３】
本実施形態におけるゲート電極４１は、一般的な横形ＭＯＳトランジスタのゲート電極と異なり、埋め込まれて形成されている。このため、本実施形態の実効ゲート長はｎ型ドレイン層２とｎ型ソース層２４の間のｐ型ベース層１３の厚みとなる。一般的な横形ＭＯＳトランジスタの実効ゲート長はリソグラフィ工程の制御をして形成されるが、本実施形態の実効ゲート長は各層のイオン注入や熱処理の条件を制御して形成される。イオン注入や熱処理の条件は容易に制御ができるため、本実施形態においては、より微細な実効ゲート長、例えば、０．１μｍ以下の実効ゲート長を容易に形成することができる。
【００３４】
そして、前述したペア特性は実効ゲート長に影響され、実効ゲート長のバラツキが少ないほど良好となる。本実施形態における実効ゲート長のバラツキはイオン注入や熱処理によるバラツキに起因するが、一般的な横型ＭＯＳトランジスタのようにリソグラフィ工程によるバラツキを加味する必要がない。このように本実施形態においては実効ゲート長のバラツキを少なくできるため、良好なペア特性を有する半導体装置を得ることができる。
【００３５】
また、チャネルを形成するｐ型ベース層１３はｐ型半導体基板１に対して垂直方向からイオン注入されて形成される。このため、ｐ型ベース層１３のイオン濃度はイオン注入条件を制御することで、垂直方向に所望に分布させることが容易にできる。例えば、ｐ型ベース層１３のイオン濃度分布を、ｎ型ドレイン層２側をｎ型ソース層２４側より相対的に濃いイオン濃度で形成することが容易に可能である。ｎ型ドレイン層２側をｎ型ソース層２４側より相対的に高いイオン濃度でｐ型ベース層１３を形成する場合、ｎ型ドレイン層２側が低いため、ホットキャリア効果を効果的に抑制することができる。
【００３６】
また、ゲート絶縁膜、ゲート電極のゲート部がドレイン埋込み層の深さとすることで、ゲート・ドレイン容量が小さくできるため、高速化が実現できる。
【００３７】
なお、本発明の実施に際しては、上記した実施の形態に限定されるものではなく、種々の変形形態を採用することできる。
【００３８】
たとえば、上記実施形態においては、第１の領域から拡散層の形成を実施したが、第２の領域から先に各拡散層を形成しても良い。
【００３９】
また、たとえば、上記実施形態においては、第２領域のｎ型ドレイン層２にｐ型ベース層１３、ｎ型ソース層２４を順次形成後、ゲート絶縁膜３２、ゲート電極４１を埋め込んで形成する製造方法について説明したが、逆に、第２領域にゲート絶縁膜３２、ゲート電極４１を埋め込んで形成した後、ｎ型ドレイン層２にｐ型ベース層１３、ｎ型ソース層２４を順次形成してもよい。
【００４０】
また、たとえば、上記実施形態においては、ｎ型ＭＯＳトランジスタおよびｎｐｎバイポーラトランジスタとして兼用できる半導体装置について説明したが、イオン注入条件を変更しｐ型ＭＯＳトランジスタおよびｐｎｐバイポーラトランジスタとして兼用できる半導体装置としてもよい。
【００４１】
【発明の効果】
本発明によれば、信頼性に優れ、高集積度を有し高い製造効率で製造することが可能な半導体装置およびその製造方法を提供することができる。そして、優れた高速性を有し、また、各々の拡散層に対して別電位で制御が可能な半導体装置およびその製造方法を提供することができる。
【図面の簡単な説明】
【図１】図１は本発明の実施形態に係る半導体装置を示す概略断面図である。
【図２】図２は本発明の実施形態に係る半導体装置の製造方法における製造工程を示す概略断面図である。
【図３】図３は本発明の実施形態に係る半導体装置の製造方法における製造工程を示す概略断面図である。
【図４】図４は本発明の実施形態に係る半導体装置の製造方法における製造工程を示す概略断面図である。
【図５】図５は本発明の実施形態に係る半導体装置の製造方法における製造工程を示す概略断面図である。
【図６】図６は本発明の実施形態に係る半導体装置の製造方法における製造工程を示す概略断面図である。
【図７】図７は本発明の実施形態に係る半導体装置の製造方法における製造工程を示す概略断面図である。
【図８】図８は本発明の実施形態に係る半導体装置の製造方法における製造工程を示す概略断面図である。
【図９】図９は本発明の実施形態に係る半導体装置の製造方法における製造工程を示す概略断面図である。
【図１０】図１０は本発明の実施形態に係る半導体装置の概略断面図である。
【図１１】図１１は従来の半導体装置の製造方法における製造工程を示す概略断面図である。
【図１２】図１２は従来の半導体装置の製造方法における製造工程を示す概略断面図である。
【図１３】図１３は従来の半導体装置の製造方法における製造工程を示す概略断面図である。
【図１４】図１４は従来の半導体装置の製造方法における製造工程を示す概略断面図である。
【符号の説明】
１…ｐ型基板（第１導電型半導体基板）、２…ｎ型ドレイン層（第２導電型半導体層）、１３…ｐ型ベース層（第１導電型第３拡散層）  、２１…ｎ型ドレイン埋め込み層（第２導電型第１拡散層）、２２…ｎ型ドレイン接続層（第２導電型第２拡散層）、２４…ｎ型ソース層（第２導電型第４拡散層）、３１…領域分離層（第１絶縁層）、３２…ゲート絶縁膜（第２絶縁層）、３３…層間絶縁膜（第３絶縁層）、４０…コンタクトホール（開口部）、４１…ゲート電極（導電層）、５１ｓ…ソース配線、５１ｄ…ドレイン配線、５１ｇ…ゲート配線、５１ｂ…ベース配線
【図１】
2004186463.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2004186463.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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