(57)【要約】【課題】回路面積を小型化すると同時に、通信速度を高速化する。【解決手段】受信データ信号２１のエッジごとにクロック信号２５の同方向エッジの位相進みまたは位相遅れを判定し位相判定信号２６を出力する位相判定回路１０と、受信データ信号２１のエッジを検出して定パルス幅のエッジ検出信号２３を出力し受信データ信号２１を定パルス幅の半分まで遅延し遅延信号２２を出力するエッジ検出回路１１と、位相判定信号２６および遅延信号２２の排他的論理和信号を注入エッジ信号２７として出力する排他的論理和回路１２と、周波数制御電圧２４によりリング発振の周波数を可変制御し且つ注入エッジ信号２７を定パルス幅の期間にリング発振のループへ注入しクロック信号２５を同期させ出力する電圧制御発振器１３とを備える。【選択図】　　　図１
2004104522.tif 000002
【特許請求の範囲】
【請求項１】
リング発振を制御し受信データ信号からクロック信号を再生し出力するクロック再生装置において、
前記受信データ信号のエッジごとに前記受信データ信号の遅延信号のエッジ部分を前記クロック信号の位相判定信号に基づき反転制御して前記リング発振のループへ注入し前記クロック信号を同期させることを特徴とするクロック再生装置。
【請求項２】
前記受信データ信号のエッジごとに前記クロック信号の同方向エッジの位相進みまたは位相遅れを判定し前記位相判定信号を出力する位相判定回路と、
前記受信データ信号のエッジを検出して定パルス幅のエッジ検出信号を出力し前記受信データ信号を前記定パルス幅の半分まで遅延し前記遅延信号を出力するエッジ検出回路と、
前記位相判定信号および前記遅延信号の排他的論理和信号を注入エッジ信号として出力する排他的論理和回路と、
周波数制御電圧によりリング発振の周波数を可変制御し且つ前記注入エッジ信号を前記定パルス幅の期間に前記リング発振のループへ注入し前記クロック信号を同期させ出力する電圧制御発振器とを備える、請求項１記載のクロック再生装置。
【請求項３】
前記位相判定回路が、前記受信データ信号の立ち上りエッジトリガにより前記クロック信号を入力するＤフリップフロップと、
前記受信データ信号の立ち下りエッジトリガにより前記クロック信号の反転信号を入力するＤフリップフロップと、
これら２つのＤフリップフロップの出力を前記受信データ信号のレベルに対応して選択し前記位相判定信号として出力するセレクタとを備える、請求項２記載のクロック再生装置。
【請求項４】
前記エッジ検出回路が、前記受信データ信号のバッファ出力を前記定パルス幅の半分まで遅延し前記遅延信号として出力する遅延回路と、
前記遅延信号を前記定パルス幅まで遅延する遅延回路と、
この遅延回路の出力および前記バッファ出力の排他的論理和により前記エッジ検出信号を出力する排他的論理和回路とを備える、請求項２または３記載のクロック再生装置。
【請求項５】
前記電圧制御発振器が、前記クロック信号および前記注入エッジ信号を入力し前記エッジ検出信号に対応して前記注入エッジ信号を選択し出力するセレクタと、
前記周波数制御電圧により遅延制御される遅延素子を複数段接続し前記セレクタの出力を入力し遅延および反転し前記クロック信号を出力する遅延反転回路とを備える、請求項２，３または４記載のクロック再生装置。
【請求項６】
前記電圧制御発振器が、前記クロック信号および前記注入エッジ信号を入力し前記エッジ検出信号に対応して一定の比率で混合し出力するミキサと、
前記周波数制御電圧により遅延制御される遅延素子を複数段接続し前記ミキサの出力を入力し遅延および反転し前記クロック信号を出力する遅延反転回路とを備える、請求項２，３または４記載のクロック再生装置。
【請求項７】
周波数制御電流から前記周波数制御電圧へ変換し出力する電流電圧変換回路を備え、
前記周波数制御電流が、前記電圧制御発振器と同構成の電圧制御発振器と共に位相固定ループを別途構成するローパスフィルタの出力電圧から前記周波数制御電流へそれぞれ変換されて供給される、請求項２，３，４，５または６記載のクロック再生装置。
【請求項８】
前記エッジ検出回路および前記排他的論理和回路が、遅延制御電圧により遅延調整可能な論理ゲートから構成され、
前記遅延制御電圧が、遅延固定ループまたは位相固定ループを別途構成し定遅延制御される多段の遅延素子の遅延制御電圧である、請求項２，３，４，５，６または７記載のクロック再生装置。
【請求項９】
前記遅延反転回路が、電流モードロジックで前記遅延素子として差動動作し且つオフセット補正信号の差動信号対に基づきオフセット補正を行う差動バッファと、
電流モードロジックで差動動作し前記クロック信号の差動信号対の直流成分をそれぞれ抽出するローパスフィルタと、
電流モードロジックで差動動作し前記ローパスフィルタの直流成分の出力対電圧差を比較増幅し前記オフセット補正信号の差動信号対として出力するコンパレータまたはアンプとを備える、請求項５，６，７または８記載のクロック再生装置。
【請求項１０】
前記差動バッファが、前記クロック信号の差動信号対と、前記オフセット補正信号の反転差動信号対とをそれぞれ並列入力し内部加算により前記クロック信号の差動信号対におけるオフセット電圧のずれをそれぞれ補正し出力する、請求項９記載のクロック再生装置。
【請求項１１】
請求項１〜請求項１０のいずれかに記載のクロック再生装置を用いた電子機器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はクロック再生装置に関し、特に、受信データ信号からクロック信号を再生し出力するクロック再生装置に関する。
【０００２】
【従来の技術】
パソコンやワークステーション、ネットワーク機器、コンピュータ周辺機器、民生機器などの幅広い分野で、論理ＩＣ間やボード間を接続するインタフェースにクロック再生装置が使われている。
【０００３】
従来のクロック再生装置の構成例としては、位相固定ループ（以下、ＰＬＬと云う）を応用したもの、多相クロック信号を入力して受信データ信号に同期する位相を選択するもの、ゲート付き電圧制御発振器（以下、ゲーテッドＶＣＯと云う）を用いたものが挙げられる。
【０００４】
ＰＬＬを応用したクロック再生装置は、位相比較器、チャージポンプ、ループフィルタと、電圧制御発振器（以下、ＶＣＯと云う）から構成される。入力した受信データ信号の位相とＶＣＯから再生出力されるクロック信号の位相を比較し、これらの位相が同期するように、位相比較器とチャージポンプによってＶＣＯの発振周波数を調整している。これにより受信データ信号に同期したクロック信号を再生する。この手法では、ＶＣＯの発振周波数は、ｎ［ｂｐｓ］の速度の受信データ信号に対して、フルレートのｎ［Ｈｚ］でもハーフレートのｎ／２［Ｈｚ］でも良い。
【０００５】
多相クロック信号から受信データに同期する位相を選択するクロック再生装置は、多相クロック発生回路、位相比較器、カウンタ、セレクタから構成さる。ｎ［ｂｐｓ］の通信速度の受信データ信号に対して、多相クロック発生回路では、フルレートのｎ［Ｈｚ］もしくはハーフレートのｎ／２［Ｈｚ］程度の周波数の、位相が異なる複数のクロック信号を生成する。位相比較器では、再生クロックと受信データ信号の位相を比較し、再生したクロック信号が受信データ信号に対して進んでいるか遅れているかの情報を、カウンタに出力する。カウンタでは、位相比較器からの情報によって、再生するクロック信号の位相を進めたり遅らせたりするための、位相の選択信号を出力する。セレクタでは、その選択信号を入力し、多相クロック発生回路から出力されたクロック信号から、受信データ信号に同期したクロック信号を選択して出力する。
【０００６】
ゲーテッドＶＣＯを用いた手法は、ゲーティング信号によりＶＣＯを発振状態と停止状態を切り替えることが可能なＶＣＯを具備し、入力した受信データ信号の変化に合わせてＶＣＯの発振と停止を制御することで、受信データ信号に同期したクロック信号を再生する。この方法は、簡単な回路で、受信データ信号に同期したクロック信号を再生できるという特長を有する（例えば、特許文献１または２参照）。
【０００７】
【特許文献１】
特開平６−５３９５０号公報（段落番号００２２〜００３５、図４、図７）
【特許文献２】
特開平８−２１３９７９号公報（段落番号００２３〜００２９、図１、図２）
【０００８】
【発明が解決しようとする課題】
ＰＬＬを応用した手法の問題は、ループフィルタに用いられるキャパシタが大きな面積を占めてしまい、高集積化に向かない。また、通信速度を高速化すると、高速に動作する位相比較器やチャージポンプが必要になり、これらが通信速度を制限してしまう。
【０００９】
多相クロック信号を用いた手法は、多相クロック発生回路が大きな回路面積を必要とする。また、ＰＬＬを応用した手法と同様に、高速な位相比較器を必要とする。
【００１０】
従来のゲーテッドＶＣＯを用いた手法は、１ビットの受信データ信号に対して１サイクルのクロック信号を出力するフルレートの発振器が必要である。例えば、ｎ［ｂｐｓ］の速度の受信データに対して、フルレートのｎ［Ｈｚ］のクロック信号を必要とする。そのため、高速なＶＣＯが必要となり、ＶＣＯの発振周波数が通信速度を制限してしまう。また、ＶＣＯを頻繁に発振させたり停止させたりするため、ＶＣＯが停止状態から発振状態に切り替わった際に発振周波数が安定するまで時間を要する場合は、この手法を用いることができない。これらの理由から、この手法は高速化に適さない。
【００１１】
また、この方法は、ＶＣＯの発振周波数を制御する信号を内部でフィードバック制御せず、外部のＰＬＬから入力している。そのため、このクロック再生装置のＶＣＯと、ＰＬＬのＶＣＯに、特性のばらつきがあると、再生クロックのジッタが大きくなるという問題がある。
【００１２】
さらに、従来のＶＣＯを高周波で発振させると、差動信号のオフセット電圧にずれが生じ、または、デューティ比が５０％を保てなくなるといった問題が発生する。
【００１３】
従って、本発明の目的は、上記従来技術の欠点を解決し、次世代高速多チャネル通信装置を作成するため、回路面積を小型化すると同時に、通信速度を高速化することにある。
【００１４】
【課題を解決するための手段】
そのため、本発明は、リング発振を制御し受信データ信号からクロック信号を再生し出力するクロック再生装置において、
前記受信データ信号のエッジごとに前記受信データ信号の遅延信号のエッジ部分を前記クロック信号の位相判定信号に基づき反転制御して前記リング発振のループへ注入し前記クロック信号を同期させている。
【００１５】
また、前記受信データ信号のエッジごとに前記クロック信号の同方向エッジの位相進みまたは位相遅れを判定し前記位相判定信号を出力する位相判定回路と、前記受信データ信号のエッジを検出して定パルス幅のエッジ検出信号を出力し前記受信データ信号を前記定パルス幅の半分まで遅延し前記遅延信号を出力するエッジ検出回路と、
前記位相判定信号および前記遅延信号の排他的論理和信号を注入エッジ信号として出力する排他的論理和回路と、
周波数制御電圧によりリング発振の周波数を可変制御し且つ前記注入エッジ信号を前記定パルス幅の期間に前記リング発振のループへ注入し前記クロック信号を同期させ出力する電圧制御発振器とを備えている。
【００１６】
また、前記位相判定回路が、前記受信データ信号の立ち上りエッジトリガにより前記クロック信号を入力するＤフリップフロップと、
前記受信データ信号の立ち下りエッジトリガにより前記クロック信号の反転信号を入力するＤフリップフロップと、
これら２つのＤフリップフロップの出力を前記受信データ信号のレベルに対応して選択し前記位相判定信号として出力するセレクタとを備えている。
【００１７】
また、前記エッジ検出回路が、前記受信データ信号のバッファ出力を前記定パルス幅の半分まで遅延し前記遅延信号として出力する遅延回路と、
前記遅延信号を前記定パルス幅まで遅延する遅延回路と、
この遅延回路の出力および前記バッファ出力の排他的論理和により前記エッジ検出信号を出力する排他的論理和回路とを備えている。
【００１８】
また、前記電圧制御発振器が、前記クロック信号および前記注入エッジ信号を入力し前記エッジ検出信号に対応して前記注入エッジ信号を選択し出力するセレクタと、
前記周波数制御電圧により遅延制御される遅延素子を複数段接続し前記セレクタの出力を入力し遅延および反転し前記クロック信号を出力する遅延反転回路とを備えている。
【００１９】
また、前記電圧制御発振器が、前記クロック信号および前記注入エッジ信号を入力し前記エッジ検出信号に対応して一定の比率で混合し出力するミキサと、
前記周波数制御電圧により遅延制御される遅延素子を複数段接続し前記ミキサの出力を入力し遅延および反転し前記クロック信号を出力する遅延反転回路とを備えている。
【００２０】
また、周波数制御電流から前記周波数制御電圧へ変換し出力する電流電圧変換回路を備え、
前記周波数制御電流が、前記電圧制御発振器と同構成の電圧制御発振器と共に位相固定ループを別途構成するローパスフィルタの出力電圧から前記周波数制御電流へそれぞれ変換されて供給されている。
【００２１】
また、前記エッジ検出回路および前記排他的論理和回路が、遅延制御電圧により遅延調整可能な論理ゲートから構成され、
前記遅延制御電圧が、遅延固定ループまたは位相固定ループを別途構成し定遅延制御される多段の遅延素子の遅延制御電圧である。
【００２２】
また、前記遅延反転回路が、電流モードロジックで前記遅延素子として差動動作し且つオフセット補正信号の差動信号対に基づきオフセット補正を行う差動バッファと、
電流モードロジックで差動動作し前記クロック信号の差動信号対の直流成分をそれぞれ抽出するローパスフィルタと、
電流モードロジックで差動動作し前記ローパスフィルタの直流成分の出力対電圧差を比較増幅し前記オフセット補正信号の差動信号対として出力するコンパレータまたはアンプとを備えている。
【００２３】
また、前記差動バッファが、前記クロック信号の差動信号対と、前記オフセット補正信号の反転差動信号対とをそれぞれ並列入力し内部加算により前記クロック信号の差動信号対におけるオフセット電圧のずれをそれぞれ補正し出力している。
【００２４】
【発明の実施の形態】
以下、本発明について、図面を参照して詳細に説明する。図１は、本発明のクロック再生装置の実施形態１を示すブロック図である。図１を参照すると、本実施形態のクロック再生装置は、位相判定回路１０，エッジ検出回路１１，排他的論理和回路１２，ＶＣＯ１３を備える。
【００２５】
位相判定回路１０は、受信データ信号２１のエッジごとにクロック信号２５の同方向エッジの位相進み状態または位相遅れ状態を判定し、位相判定信号２６を出力する。位相判定信号２６を出力する。図２は、この位相判定回路１０の構成例を示す回路図である。図２を参照すると、この位相判定回路１０は、受信データ信号２１の立ち上りエッジトリガによりクロック信号２５を入力するＤフリップフロップと、受信データ信号２１の立ち下りエッジトリガによりクロック信号２５の反転信号を入力するＤフリップフロップと、これら２つのＤフリップフロップの出力を受信データ信号２１のレベルに対応して選択し位相判定信号２６として出力するセレクタとを備え、例えば、受信データ信号２１のエッジよりクロック信号２５の同方向エッジの位相が位相進み状態，位相遅れ状態の場合、位相判定信号２６が“Ｈ”，“Ｌ”となる。
【００２６】
エッジ検出回路１１は、図１を参照すると、受信データ信号２１のバッファ出力を定パルス幅の半分まで遅延し遅延信号２２として出力する遅延回路と、遅延信号２２を定パルス幅まで遅延する遅延回路と、この遅延回路の出力およびバッファ出力の排他的論理和によりエッジ検出信号２３を出力する排他的論理和回路とを備え、入力した受信データ信号２１のエッジを検出して定パルス幅のエッジ検出信号２３を出力する。受信データ信号２１を定パルス幅の半分まで遅延し遅延信号２２を出力する。
【００２７】
排他的論理和回路１２は、位相判定信号２６および遅延信号２２の排他的論理和信号を注入エッジ信号２７として出力する。
【００２８】
ＶＣＯ１３は、図１を参照すると、クロック信号２５および注入エッジ信号２７を入力しエッジ検出信号２３に対応して注入エッジ信号２７を選択し出力するセレクタ１４と、周波数制御電圧２４により遅延制御される遅延素子を複数段接続しセレクタ１４の出力２８を入力し遅延および反転しクロック信号２５を出力する遅延反転回路とを備え、周波数制御電圧２４によりリング発振の周波数を可変制御し、且つ、注入エッジ信号２７をエッジ検出信号２３の定パルス幅の期間にリング発振のループへ選択注入し、クロック信号２５を同期させ出力する。
【００２９】
図３は、本実施形態のクロック再生装置の動作例を示すタイミング図である。次に、本実施形態のクロック再生装置の動作について、図３を参照して説明する。
【００３０】
まず、受信データ信号２１のエッジ３１ごとに、位相判定回路１０により、受信データ信号２１のエッジ３１よりクロック信号２５の同方向のエッジ３３が位相進み状態であるか判定され、位相進み状態，位相遅れ状態に応じて、位相判定信号２６が“Ｈ”，“Ｌ”となる。例えば、図３に示す受信データ信号２１の１，２番目の立ち上り，立ち下りエッジ３１では、クロック信号２５の同方向のエッジ３３が位相遅れ状態であり、位相判定信号２６が“Ｌ”となり、図３に示す受信データ信号２１の３，４番目の立ち上り，立ち下りエッジ３１では、クロック信号２５の同方向のエッジ３３が位相進み状態であり、位相判定信号２６が“Ｈ”となる。
【００３１】
また、受信データ信号２１から遅延して、遅延信号２２が出力され、受信データ信号２１のエッジ３１ごとに、エッジ検出信号２３が定パルス幅期間“Ｈ”となる。このとき、遅延信号２２のエッジ３２は、エッジ検出信号２３のパルス幅期間内にそれぞれ位置し、位相判定信号２６に基づき反転制御され、注入エッジ信号２７のエッジとなり、エッジ検出信号２３のパルス幅期間に、セレクタ１４により選択されて、リング発振のループに注入され、伝搬してクロック信号２５のエッジ３３となり、エッジ検出信号２３のパルス幅期間外では、セレクタ１４を介してリング発振のループが形成され、周波数制御電圧２４により制御された周波数でリング発振が継続される。
【００３２】
すなわち、エッジ検出信号２３のパルス幅期間に、図３に示す受信データ信号２１の１，２番目の立ち上り，立ち下りエッジ３１に対応した遅延信号２２の立ち上り，立ち下りエッジ３２は、注入エッジ信号２７の立ち上り，立ち下りエッジとなり、セレクタ１４を介して、リング発振のループに注入され、伝搬してクロック信号２５のエッジ３３となる。また、図３に示す受信データ信号２１の３，４番目の立ち上り，立ち下りエッジ３１に対応した遅延信号２２の立ち上り，立ち下りエッジ３２は、反転され、注入エッジ信号２７の立ち下り，立ち上りエッジとなり、セレクタ１４を介して、リング発振のループに注入され、伝搬してクロック信号２５のエッジ３３となる。これにより、エッジ検出信号２３のパルス幅期間外で、周波数制御電圧２４により制御された周波数でリング発振が継続され、クロック信号２５の位相ずれが発生しても、受信データ信号２１のエッジ３１ごとに高速に補正される。
【００３３】
上述したように、本実施形態のクロック再生装置は、受信データ信号２１のエッジごとに、受信データ信号２１の遅延信号２２のエッジ部分をクロック信号２５の位相判定信号２６に基づき反転制御してリング発振のループへ注入し、受信データ信号２１のハーフレートでクロック信号を同期させることができ、従来のゲーテッドＶＣＯを用いた手法に比べて高速化が容易である。特に、ＶＣＯの発振周波数が通信速度を制限しているような場合には、２倍の高速化が可能である。このため、通信速度が高速化される。
【００３４】
また、本実施形態のクロック再生装置は、ループフィルタや多相クロック発生回路が必要なく、ＰＬＬを応用した構成や、多相クロック信号を用いた構成に比べて、回路面積が小型化できる。特に、ＰＬＬを応用した構成は、その面積の大半がループフィルタで占められるが、本実施形態のクロック再生装置は、このようなＰＬＬを応用した構成に比べて、面積を数分の一に小型化できる。
【００３５】
次に、本発明のクロック再生装置の実施形態２について説明する。本実施形態のクロック再生装置は、図１に示した実施形態１のクロック再生装置と比較すると、ＶＣＯ１３以外の各ブロックは、それぞれ同一構成であり、ＶＣＯ１３の内部構成が異なり、本実施形態のクロック再生装置の説明では、ＶＣＯ１３およびその関連部分について説明し、重複説明を回避する。
【００３６】
図４は、本実施形態のクロック再生装置におけるＶＣＯ１３の構成例を示す回路図である。
【００３７】
図４を参照すると、本実施形態のクロック再生装置におけるＶＣＯ１３は、クロック信号２５および注入エッジ信号２７を入力しエッジ検出信号２３に対応して一定の比率で混合し出力するミキサ１５と、周波数制御電圧２４により遅延制御される遅延素子を複数段接続しミキサ１５の出力２９を入力し遅延および反転しクロック信号２５を出力する遅延反転回路とを備え、周波数制御電圧２４によりリング発振の周波数を可変制御し、且つ、注入エッジ信号２７をエッジ検出信号２３の定パルス幅の期間にリング発振のループへ一定の比率で混合注入し、クロック信号２５を同期させ出力する。なお、このミキサ１５が混合する比率を変更するで、クロック信号２５の同期特性を変更できる。
【００３８】
図５は、本実施形態のクロック再生装置におけるＶＣＯ１３の動作例を示すタイミング図である。次に、本実施形態のクロック再生装置におけるＶＣＯ１３の動作について、図５を参照して説明する。
【００３９】
まず、ジッタが有るデータを受信した場合、この受信データ信号に対応した注入エッジ信号２７のエッジ５２は、ジッタが無い場合の理想的な受信データ信号に対応した注入エッジ信号２７のエッジ５１に対してずれが生じる。
【００４０】
エッジ検出信号２３のパルス幅期間で、ミキサ１５の出力２９のエッジ５４は、ジッタ有り注入エッジ信号２７のエッジ５２と、フィードバックしてきたクロック信号２５のエッジ５３との中間の位相となり、位相補正され、図１に示したＶＣＯ１３のセレクタ１４の出力２８と比べて、ジッタが無い場合の理想的な位相からの位相ずれが小さくなり、更に伝搬してクロック信号２５のエッジとなり、周波数制御電圧２４により制御された周波数でリング発振する。これにより、ミキサ１５を用いたＶＣＯ１３のクロック信号２５は、図１に示した、セレクタ１４を用いたＶＣＯ１３のクロック信号２５よりジッタが小さくなる。
【００４１】
エッジ検出信号２３のパルス幅期間外では、ミキサ１５はクロック信号２５のみを出力し、クロック信号２５のエッジ５７が、そのまま、ミキサ１５の出力２９に伝搬され、エッジ５８が出力され、更に伝搬してクロック信号２５のエッジとなり、周波数制御電圧２４により制御された周波数でリング発振する。
【００４２】
上述したように、本実施形態のクロック再生装置は、ＶＣＯ１３におけるミキサ１５の動作により、ジッタが有るデータを受信した場合、図１のセレクタ１４を用いたＶＣＯ１３に比べて、受信データ信号のジッタによるクロック信号のジッタの増大を低減できる。
【００４３】
以下、上述した実施形態１または２のクロック再生装置の変形例１〜３と、本発明のクロック再生装置を用いた電子機器とについて、それぞれ、図面を参照して説明する。
【００４４】
図６は、実施形態１または２のクロック再生装置の変形例１およびその接続例を示すブロック図であり、複数台の本変形例のクロック再生装置ＣＤＲ１〜ＣＤＲｎとＰＬＬとの接続例を示す。
【００４５】
本変形例のクロック再生装置ＣＤＲ１〜ＣＤＲｎと接続するＰＬＬでは、内部のチャージポンプとループフィルタ４６から出力される周波数制御電圧４７によって、ＶＣＯ４５が所望の周波数で発振している。この周波数制御電圧４７を、電圧電流変換回路Ｖ−Ｉ４１によって、周波数制御電流Ｉｖｃｏ４３に変換し、各ＣＤＲ１〜ＣＤＲｎにおいて、電流電圧変換回路Ｉ−Ｖ４２により、再び、周波数制御電圧に戻して、各ＣＤＲ１〜ＣＤＲｎのＶＣＯ４４に供給する。このような周波数制御電流Ｉｖｃｏ４３の供給の手法を用いることで、各ＶＣＯ４４において電源電圧にばらつきがあっても、電流電圧変換回路Ｉ−Ｖ４２の出力電圧Ｖｇｓ４８はそのばらつき影響を軽減できる。また、チップ内でトランジスタの特性にばらつきがある場合にも、ＶＣＯの発振周波数に及ぼす影響を軽減できる。その様子を、次に、図７を参照して説明する。
【００４６】
図７は、図６の変形例１のクロック再生装置における電流電圧変換回路Ｉ−Ｖ４２と、電流モードロジック（ＣＭＬ）で構成したＶＣＯ４４の回路の一部とを示す部分回路図である。
【００４７】
周波数制御電流Ｉｖｃｏ４３は、電流電圧変換回路Ｉ−Ｖ４２で周波数制御電圧に変換される。この周波数制御電圧は、電源電圧Ｖｄｄとの電位差Ｖｇｓ４８としてＶＣＯ４４に供給される。ＶＣＯ４４を構成する遅延素子の伝搬遅延は、ｐＭＯＳ負荷５０に流れる電流４９によって制御される。この電流４９は、電位差Ｖｇｓ４８によって決定されるが、この電流４９は周波数制御電流Ｉｖｃｏ４３のカレントミラーなので、周波数制御電流Ｉｖｃｏ４３と等しくなる。
【００４８】
そのため、ＶＣＯ４４の電源電圧ＶｄｄがＰＬＬや他のＶＣＯ４４の電源電圧と異なっていても、ＶＣＯ４４の遅延素子に流れる電流４９は、周波数制御電流Ｉｖｃｏ４３と等しくなるため、ＶＣＯ４４の発振周波数は電源電圧のばらつきの影響を受けにくくなる。また、ＶＣＯ４４のトランジスタ特性がＰＬＬや他のＶＣＯ４４の電源電圧と異なっていても、電流電圧変換回路Ｉ−Ｖ４２のトランジスタ特性と遅延素子のｐＭＯＳトランジスタ５０の特性が揃っていれば、ＶＣＯ４４の遅延素子に流れる電流４９は、カレントミラーにより周波数制御電流Ｉｖｃｏ４３と等しくなる。そのため、ＶＣＯ４４の発振周波数は、ＶＣＯ４４同士のトランジスタ特性のばらつきによる影響を受けにくくなる。
【００４９】
図８は、実施形態１または２のクロック再生装置の変形例２およびその接続例を示すブロック図であり、本発明のクロック再生装置が、プロセスばらつきや電源ばらつきの影響を受けにくくするための構造を示す。
【００５０】
本変形例のクロック再生装置は、構成するゲートに遅延調整機能を設け、遅延固定ループ（以下、ＤＬＬと云う）やＰＬＬで発生した遅延制御電圧を用いて、ゲートの遅延の変動を補償するものである。ＤＬＬ８１は、外部からの信号により遅延を調整可能な５段の遅延素子８２と、位相比較器（ＰＤ）、チャージポンプ（ＣＰ）８３から構成され、５段の遅延素子８２の遅延がクロックの半周期になるように、遅延制御電圧８４をフィードバック制御することで、遅延を一定に調整する。
【００５１】
例えば、リファレンスクロック信号が５［ＧＨｚ］ならば、クロック信号の半周期は１００［ｐｓ］であり、遅延素子１段の遅延は２０［ｐｓ］になるように、遅延制御電圧８４が自動的に調整される。この遅延制御電圧８４を、クロック再生装置を構成する論理素子に供給することで、温度やプロセスのばらつきに関係なく、論理素子１段当たりの遅延を２０［ｐｓ］程度に保つことができる。ただし、クロック再生装置を構成する論理ゲートは、外部からの信号により遅延を調整可能な構造であるものとする。
【００５２】
図９は、実施形態１または２のクロック再生装置の変形例３におけるＶＣＯの一部を示す部分回路図であり、リングオシレータを高速で安定動作させるためのオフセット電圧補正回路を示す。
【００５３】
リングオシレータを高速動作させた場合に問題となるオフセット電圧のずれを補正することで、オフセット電圧のずれだけでなく、デューティサイクルのずれも補正する。リングオシレータが高周波で動作している際、クロック信号の差動入力対１１４および１１５のオフセット電圧やデューティ比にずれがあると、差動バッファのこのずれが増幅され、クロック信号の差動出力対が劣化する問題がある。
【００５４】
図９のオフセット補正回路は、リングオシレータを構成するクロックバッファ１１１から出力されたクロック信号の差動対１１６および１１７を入力し、ローパスフィルタによりそれらの信号の直流（ＤＣ）成分をそれぞれ抽出する。ここで得られたＤＣ成分１１８および１１９間の電圧差は、コンパレータ１１３により増幅される。コンパレータの出力１２０および１２１は、オフセット電圧補正信号の差動信号対として、クロックバッファ１１１にフィードバックされる。ここで、クロックバッファ１１１は、ＤＣレベルを補正するための入力を備えた差動バッファである。クロックバッファは、オフセット電圧補正信号の差動入力対１２０および１２１を用いて、クロック信号の差動入力対１１４および１１５のオフセット電圧のずれを相殺する。
【００５５】
図１０は、図９で用いているクロックバッファ１１１の構成例を示す回路図である。このクロックバッファは、従来の差動バッファ１２２に、差動対１２３を追加したものであり、クロック信号の差動入力対１１４および１１５と、オフセット補正信号の反転差動入力対１２１および１２０を内部で加算する。クロックの差動入力対１１４および１１５にオフセット電圧のずれがある場合は、そのずれを相殺するＤＣ電圧をオフセット補正信号の反転差動入力対１２１および１２０との内部加算により、クロック信号の差動出力対１１４および１１５からはオフセット電圧にずれが無いクロック信号を出力することができる。
【００５６】
図１１は、本発明のクロック再生装置を用いた電子機器の例を示すブロック図である。コンピュータ機器、通信機器、民生機器などにおいて、本発明のクロック再生装置を用いることにより、外部から受信したデジタルデータに同期したクロック信号を再生し、そのクロック信号を他のブロックに供給することが可能である。
【００５７】
【発明の効果】
以上説明したように、本発明によるクロック再生装置は、デジタル伝送用受信器のタイミング回路において、データ受信と同時にデータの位相と同期したクロック信号を再生することができ、ｎ［Ｈｚ］で発振する電圧制御発振器を用いることで、２ｎ［ｂｐｓ］の速度のデータを受信可能であり、従来のゲーテッド電圧制御発振器を用いた構成に比べて高速化が可能である。
【００５８】
また、従来のＰＬＬを応用したクロック再生装置や、多相クロック信号を必要とするクロック再生装置と比べて、回路の面積が数分の一に小型化できる。
【００５９】
さらに、発振回路やクロックバッファをより高い周波数で安定動作せることが可能であるなどの効果が奏せられる。
【図面の簡単な説明】
【図１】本発明のクロック再生装置の実施形態１を示すブロック図である。
【図２】図１に示した実施形態１のクロック再生装置における位相判定回路１０の構成例を示す回路図である。
【図３】図１に示した実施形態１のクロック再生装置の具体的な動作例を示すタイミング図である。
【図４】本発明のクロック再生装置の実施形態２におけるＶＣＯ１３の構成例を示す回路図である。
【図５】図４に示した実施形態２のクロック再生装置におけるＶＣＯ１３の動作例を示すタイミング図である。
【図６】実施形態１または２のクロック再生装置の変形例１およびその接続例を示すブロック図である。
【図７】図６に示した変形例１のクロック再生装置における電流電圧変換回路４２と、電流モードロジック（ＣＭＬ）で構成したＶＣＯ４４の回路の一部とを示す部分回路図である。
【図８】実施形態１または２のクロック再生装置の変形例２およびその接続例を示すブロック図である。
【図９】実施形態１または２のクロック再生装置の変形例３におけるＶＣＯの一部を示す部分回路図である。
【図１０】図９に示した変形例３のクロック再生装置のＶＣＯにおけるクロックバッファ１１１の構成例を示す回路図である。
【図１１】本発明のクロック再生装置を用いた電子機器の例を示すブロック図である。
【符号の説明】
１０　　位相判定回路
１１　　エッジ検出回路
１２　　排他的論理和回路
１３，４４，４５　　ＶＣＯ
１４　　セレクタ
１５　　ミキサ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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