(57)【要約】【課題】メモリ容量が容易に変更でき、かつリフレッシュ制御系の回路変更が容易に可能な混載メモリ向けのメモリコアを提供する。【解決手段】サブブロックＳＢＡ０〜ＳＢＡ３，ＳＢＢ０〜ＳＢＢ３，ＳＢＣ０〜ＳＢＣ３，ＳＢＤ０〜ＳＢＤ３がそれぞれ４つのグループを形成する。各グループ内でリフレッシュ完了信号ＲＥＦ＿ＥＮＤが次のサブブロックに順に転送されていく。このため、サブブロックに存在するワード線数相当のビット数のリフレッシュカウンタを中央制御回路２に用意しておけば、サブブロックの数を変更し、サブブロックのグループ構成を変更することでメモリ容量の設計変更が容易に可能となる。【選択図】        図１
2004241039.tif 000002
【特許請求の範囲】
【請求項１】
Ｎを２以上の自然数、Ｍを２以上Ｎ−１以下の自然数とするとき、
相互に独立して行の活性化が可能な複数のメモリバンクを備え、
前記複数のメモリバンクのうちの第１のメモリバンクは、
第１〜第Ｎのサブメモリブロックを含み、
前記第１〜第Ｎのサブメモリブロックのうちの第Ｍのサブメモリブロックは、
行列状に配列される複数のメモリセルを含む第１のメモリセルアレイと、
リフレッシュモードにおいて、第Ｍ−１のサブメモリブロックから受ける第１のリフレッシュ完了信号に応じて前記メモリセルアレイの行の順次選択動作の開始を行ない、前記行の順次選択動作が終了すると第Ｍ＋１のサブメモリブロックに対してリフレッシュ開始の指示を行なう第１のローカル制御回路とを含み、
前記第１のメモリバンクは、
前記第１〜第Ｎのサブメモリブロックの隣接する２つに各々が共有される複数のセンスアンプ帯をさらに含む、半導体記憶装置。
【請求項２】
前記第１〜第Ｎのサブメモリブロックの各々は、
メモリセルの行選択を行う複数のワード線を含み、
前記半導体記憶装置は、
前記複数のワード線のうちの１つを選択するために、前記第１〜第Ｎのサブメモリブロックにおいて共通して用いられるリフレッシュアドレスを発生するアドレスカウンタと、
前記リフレッシュアドレスを前記第１〜第Ｎのサブメモリブロックに伝達するアドレスバスとをさらに備える、請求項１に記載の半導体記憶装置。
【請求項３】
Ｋを２以上の自然数とするとき、
前記第Ｍのサブメモリブロックは、
メモリセルの行選択を行う第１〜第Ｋのワード線を含み、
前記第１のローカル制御回路は、
第Ｍ−１のサブメモリブロックから受ける第１のリフレッシュ完了信号に応じて活性化され、リフレッシュアドレスをデコードして前記第１〜第Ｋのワード線のうちの１つを選択するロウアドレスデコーダと、
前記リフレッシュアドレスが前記第Ｋのワード線のリフレッシュ完了に対応するときに、前記第Ｍ＋１のサブメモリブロックに対してリフレッシュ開始の指示するために第２のリフレッシュ完了信号を出力するリフレッシュ完了検出回路とを含む、請求項１に記載の半導体記憶装置。
【請求項４】
前記第１のサブメモリブロックは、
行列状に配列される複数のメモリセルを含む第２のメモリセルアレイと、
リフレッシュモードにおいて、第Ｎのサブメモリブロックから受ける第３のリフレッシュ完了信号に応じて前記第２のメモリセルアレイの行の順次選択動作の開始を行ない、前記第２のメモリセルアレイの行の順次選択動作が終了すると第２のサブメモリブロックに対してリフレッシュ開始の指示を行なう第２のローカル制御回路とを含む、請求項１に記載の半導体記憶装置。
【請求項５】
前記第１のローカル制御回路は、
リセット信号に応じて非活性化され前記第Ｍ−１のサブメモリブロックから受ける前記第１のリフレッシュ完了信号に応じて活性化され第１のリフレッシュ開始信号を出力する第１のリフレッシュ開始制御回路を含み、
前記第２のローカル制御回路は、
前記リセット信号に応じて活性化され、かつ、前記第Ｎのサブメモリブロックから受ける前記第３のリフレッシュ完了信号に応じて活性化され第２のリフレッシュ開始信号を出力する第２のリフレッシュ開始制御回路を含む、請求項４に記載の半導体記憶装置。
【請求項６】
第１のメモリブロックを備え、前記第１のメモリブロックは、
リフレッシュモードにおいて循環してリフレッシュが行なわれる複数のサブメモリブロックを含み、前記複数のサブメモリブロックの各々は、
行列状に配列される複数のメモリセルを含むメモリセルアレイと、
各前記複数のサブメモリブロックにおいてリフレッシュが循環する順位が１つ前である前段サブメモリブロックでのリフレッシュ動作が完了したことに応じて前記メモリセルアレイの行の順次選択動作を行なうローカル制御回路とを含み、
各前記複数のメモリブロックでのリフレッシュサイクル期間は、そのメモリブロックに含まれる前記サブメモリブロックの数に応じて決定される、半導体記憶装置。
【請求項７】
前記複数のサブメモリブロックのうちの少なくとも１つのサブメモリブロックに対応する前記ローカル制御回路は、
対応する前段サブメモリブロックからのリフレッシュ完了信号に応じてリフレッシュ開始信号を活性化し、リフレッシュストップ信号に応じて前記リフレッシュ開始信号を非活性化するゲート回路を含み、
前記リフレッシュモードにおいて前記リフレッシュストップ信号に関わらずリフレッシュ動作を維持する第２のメモリブロックをさらに備える、請求項６に記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置に関し、より特定的には混載ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）などに使用されるリフレッシュ制御回路に関する。
【０００２】
【従来の技術】
ＤＲＡＭには、記憶データを保持させるためにリフレッシュ動作が不可欠である。特許文献１（特開平３−８０４９３号公報）には、メモリリフレッシュ回路が開示されている。この文献では、各々のメモリバンクのリフレッシュ完了信号を次段のバンク制御回路に対するリフレッシュ要求信号とし、最終段のメモリバンクのリフレッシュ完了信号はアクノリッジ信号としてリフレッシュ要求回路に与えられることが記載されている。
【０００３】
このようにすることにより、メモリバンクのリフレッシュ動作が重ならないようになり、メモリバンクを有するシステムに誤動作を引起こさないという効果がある。
【０００４】
【特許文献１】
特開平３−８０４９３号公報
【０００５】
【発明が解決しようとする課題】
近年、ＤＲＡＭと他の大規模ロジック回路やマイクロプロセッサ等とを混載する混載メモリの開発が行なわれている。この混載メモリにおいても、リフレッシュ動作が必要である。しかし、混載メモリは、汎用ＤＲＡＭと異なり、利用されるさまざまなシステムに対応するために内蔵するメモリコアのメモリ容量が可変となっていることが特徴である。
【０００６】
２つのセンスアンプ帯に挟まれたメモリセル領域と、そのメモリセル領域を制御する制御回路とを含んだ領域をサブブロックと呼ぶことにする。混載メモリは、必要とするメモリ容量に応じてサブブロックを必要な数だけ並べて配置することにより設計される。
【０００７】
したがって、サブブロック数を変更するごとにサブブロック番地に対応するアドレスビットが変更となるので、リフレッシュアドレスカウンタのビット数を変更する必要があった。また、サブブロック数やワード線の総数が２の累乗とはならないメモリ容量に対応させるときには、リフレッシュアドレスカウンタにさらに複雑な変更が必要であった。
【０００８】
この発明の目的は、メモリ容量の設計変更が容易である構成を有する半導体記憶装置を提供することである。
【０００９】
【課題を解決するための手段】
この発明のある局面に従う半導体記憶装置は、相互に独立して行の活性化が可能な複数のメモリバンクを備える。Ｎを２以上の自然数、Ｍを２以上Ｎ−１以下の自然数とすると、複数のメモリバンクのうちの第１のメモリバンクは、第１〜第Ｎのサブメモリブロックを含む。第１〜第Ｎのサブメモリブロックのうちの第Ｍのサブメモリブロックは、行列状に配列される複数のメモリセルを含む第１のメモリセルアレイと、リフレッシュモードにおいて、第Ｍ−１のサブメモリブロックから受ける第１のリフレッシュ完了信号に応じてメモリセルアレイの行の順次選択動作の開始を行ない、行の順次選択動作が終了すると第Ｍ＋１のサブメモリブロックに対してリフレッシュ開始の指示を行なう第１のローカル制御回路とを含む。第１のメモリバンクは、第１〜第Ｎのサブメモリブロックの隣接する２つに各々が共有される複数のセンスアンプ帯をさらに含む。
【００１０】
この発明の他の局面に従う半導体記憶装置は、第１のメモリブロックを備える。第１のメモリブロックは、リフレッシュモードにおいて循環してリフレッシュが行なわれる複数のサブメモリブロックを含む。複数のサブメモリブロックの各々は、行列状に配列される複数のメモリセルを含むメモリセルアレイと、各複数のサブメモリブロックにおいてリフレッシュが循環する順位が１つ前である前段サブメモリブロックでのリフレッシュ動作が完了したことに応じてメモリセルアレイの行の順次選択動作を行なうローカル制御回路とを含む。各複数のメモリブロックでのリフレッシュサイクル期間は、そのメモリブロックに含まれるサブメモリブロックの数に応じて決定される。
【００１１】
【発明の実施の形態】
以下において、本発明の実施の形態について図面を参照して詳しく説明する。なお、図中同一符号は同一または相当部分を示す。
【００１２】
［実施の形態１］
図１は、本発明の実施の形態の半導体記憶装置の構成を示したブロック図である。
【００１３】
図１を参照して、２バンク構成の混載メモリコア１について説明する。メモリコア１は、中央制御回路２と、データパス回路４，６と、メモリバンクＢＡＮＫ０，ＢＡＮＫ１とを含む。データパス回路４，６は、読出および書込時のデータ制御を行なう回路である。
【００１４】
各メモリバンクは、８個のサブブロックを含む。具体的には、バンクＢＡＮＫ０は、サブブロックＳＢＡ０〜ＳＢＡ３，ＳＢＢ０〜ＳＢＢ３を含む。また、メモリバンクＢＡＮＫ１は、サブブロックＳＢＣ０〜ＳＢＣ３，ＳＢＤ０〜ＳＢＤ３を含む。サブブロックＳＢＡ０〜ＳＢＡ３は順に並んで配置される。サブブロックＳＢＢ０〜ＳＢＢ３は順に並んで配置される。サブブロックＳＢＣ０〜ＳＢＣ３は順に並んで配置される。サブブロックＳＢＤ０〜ＳＢＤ３は順に並んで配置される。
【００１５】
各々のサブブロックは、１つのローカルロウ制御回路８と、その両脇に配置される２つのメモリセルアレイＭＣＡとを含む。メモリセルアレイＭＣＡと隣のサブブロックに含まれるメモリセルアレイのと間には、センスアンプ帯ＳＡＢが配置されている。言い換えれば、サブブロックとは、多分割された１バンク分のメモリアレイにおいて、２つのセンスアンプ帯に挟まれた部分を意味する。
【００１６】
たとえば、リフレッシュサイクルが２０４８であり、サブブロックのワード線の数が５１２である構成の場合には、本発明では、各サブブロックのリフレッシュの完了を示すリフレッシュ完了信号が４つのサブブロック単位でループした構成となる。
【００１７】
つまりサブブロックＳＢＡ０〜ＳＢＡ３が１つのグループを形成し、このグループ内でリフレッシュ完了信号ＲＥＦ＿ＥＮＤが順に転送されていく。同様にサブブロックＳＢＢ０〜ＳＢＢ３は１つのグループを形成し、このグループ内でループが形成され対応するリフレッシュ完了信号が順に転送される。
【００１８】
またサブブロックＳＢＣ０〜ＳＢＣ３が１つのグループを形成し、このグループ内で対応するリフレッシュ完了信号が順に転送されていく。同様にサブブロックＳＢＤ０〜ＳＢＤ３は１つのグループを形成し、このグループ内でループが形成され対応するリフレッシュ完了信号が順に転送される。
【００１９】
つまり、サブブロックＳＢＡ０〜ＳＢＡ３，ＳＢＢ０〜ＳＢＢ３，ＳＢＣ０〜ＳＢＣ３，ＳＢＤ０〜ＳＢＤ３がそれぞれ４つのグループを形成する。各グループ内でリフレッシュ完了信号ＲＥＦ＿ＥＮＤが次のサブブロックに順に転送されていく。このため、サブブロックに存在するワード線数相当のビット数のリフレッシュカウンタを用意しておけば、サブブロックの数を変更し、サブブロックのグループ構成を変更することでメモリ容量の設計変更が容易に可能となる。したがって、メモリ容量が容易に変更でき、かつリフレッシュ制御系の回路変更が容易に可能な混載メモリ向けのメモリコアが実現できる。
【００２０】
図２は、図１における中央制御回路の構成を示した回路図である。
図２を参照して、中央制御回路２は、外部コマンド入力回路１２と、ロウ制御信号発生回路１４と、リフレッシュアドレスカウンタ１６と、アドレスセレクタ１８と、アドレスラッチ２０とを含む。
【００２１】
外部コマンド入力回路１２は、クロック信号ＣＬＫと、信号ｅｘｔ＿ＡＲＥＦ，ｅｘｔ＿ＡＣＴとを受けてクロック信号ＣＬＫＡ，信号ＲＡＳ，ＲＥＦ，ＲＥＦ＿ＣＯ，ＱＡ＿ＳＥＬを出力する。ロウ制御信号発生回路１４は、信号ＲＡＳを受けて信号ＲＸＴ，ＲＡＬ，ＳＡＥを含むロウ系の制御信号ＲＣＯＮＴＳＩＧを出力する。リフレッシュアドレスカウンタ１６は、信号ＲＥＦ＿ＣＯを受けてリフレッシュアドレスＱＡ＜８：０＞を出力する。アドレスセレクタ１８は、信号ＱＡ＿ＳＥＬに応じて外部アドレスＥＸＴＡｄｄとリフレッシュアドレスＱＡ＜８：０＞のいずれか一方をアドレスラッチ２０に出力する。
【００２２】
アドレスラッチ２０は、クロック信号ＣＬＫＡに応じてアドレスセレクタ１８から与えられるアドレスを取込みロウアドレス信号Ｒｏｗ＿Ａｄｄを出力する。ロウアドレス信号Ｒｏｗ＿Ａｄｄ，信号ＲＥＦおよびロウ系制御信号ＲＣＯＮＴＳＩＧは、アドレスバスや制御信号バスを介して、ｎ−１，ｎ，ｎ＋１番目のサブブロックにそれぞれ含まれるローカルロウ制御回路２２，２４，２６に共通に与えられる。
【００２３】
ローカルロウ制御回路２２，２４，２６の各々は、５１２本のワード線ＷＬを選択するためのロウデコーダを含んでいる。サブブロック内のワード線数が５１２本であるので、リフレッシュアドレスカウンタ１６は、後に図６で説明するように９ビットのインクリメントカウンタで構成されている。
【００２４】
図３は、図２における外部コマンド入力回路の構成を示す回路図である。
図３を参照して、外部コマンド入力回路１２は、信号ｅｘｔ＿ＡＣＴ，ｅｘｔ＿ＡＲＥＦおよびクロック信号ＣＬＫに応じて、内部クロックであるクロック信号ＣＬＫＡを出力する内部クロック発生回路３２と、信号ｅｘｔ＿ＡＲＥＦをクロック信号ＣＬＫに応じて取込むフリップフロップ回路３４と、信号ｅｘｔ＿ＡＣＴをクロック信号ＣＬＫに応じて取込み信号ＡＣＴを出力するフリップフロップ回路３８とを含む。
【００２５】
外部コマンド入力回路１２は、さらに、フリップフロップ回路３４の出力を受けるラッチ回路３６と、フリップフロップ回路３８の出力を受けるラッチ回路４０と、ラッチ回路３６および４０の出力を受けて信号ＲＡＳを出力するＯＲ回路４２と、ラッチ回路３６の出力する信号ＲＥＦに応じてクロック信号ＲＥＦ＿ＣＯを出力するクロック出力回路４４とを含む。
【００２６】
内部クロック発生回路３２は、信号ｅｘｔ＿ＡＣＴ，ｅｘｔ＿ＡＲＥＦを受けるＯＲ回路４６と、クロック信号ＣＬＫをゲートに受けＯＲ回路４６の出力を伝達するためのＰチャネルＭＯＳトランジスタ４８と、ＯＲ回路４６の出力をＰチャネルＭＯＳトランジスタ４８を介して受けて反転するインバータ５０と、インバータ５０の出力を受けて反転しインバータ５０の入力に与えるインバータ５２と、インバータ５０の出力を受けて反転するインバータ５４と、クロック信号ＣＬＫとインバータ５４の出力を受けてクロック信号ＣＬＫＡを出力するＡＮＤ回路５６とを含む。
【００２７】
フリップフロップ回路３４は、クロック信号ＣＬＫをゲートに受けて信号ｅｘｔ＿ＡＲＥＦを取込むためのＰチャネルＭＯＳトランジスタ５８と、ＰチャネルＭＯＳトランジスタ５８を介して信号ｅｘｔ＿ＡＲＥＦを受けて反転するインバータ６０と、インバータ６０の出力を受けて反転しインバータ６０の入力ノードに与えるインバータ６２と、インバータ６０の出力を受けて反転するインバータ６４とを含む。インバータ６４は信号ＱＡ＿ＳＥＬを出力する。
【００２８】
フリップフロップ回路３４は、さらに、クロック信号ＣＬＫをゲートに受けインバータ６４の出力を伝達するためのＮチャネルＭＯＳトランジスタ６６と、ＮチャネルＭＯＳトランジスタ６６を介してインバータ６４の出力を受けて反転するインバータ６８と、インバータ６８の出力を受けて反転しインバータ６８の入力ノードに与えるインバータ７０と、インバータ６８の出力を受けて反転するインバータ７２とを含む。
【００２９】
フリップフロップ回路３８は、クロック信号ＣＬＫをゲートに受けて信号ｅｘｔ＿ＡＣＴを取込むためのＰチャネルＭＯＳトランジスタ８２と、ＰチャネルＭＯＳトランジスタ８２を介して信号ｅｘｔ＿ＡＲＥＦを受けて反転するインバータ８４と、インバータ８４の出力を受けて反転しインバータ８４の入力ノードに与えるインバータ８６と、インバータ８４の出力を受けて反転するインバータ８８とを含む。
【００３０】
フリップフロップ回路３８は、さらに、クロック信号ＣＬＫをゲートに受けインバータ８８の出力を伝達するためのＮチャネルＭＯＳトランジスタ９０と、ＮチャネルＭＯＳトランジスタ９０を介してインバータ８８の出力を受けて反転するインバータ９２と、インバータ９２の出力を受けて反転しインバータ９２の入力ノードに与えるインバータ９４と、インバータ９２の出力を受けて反転するインバータ９６とを含む。
【００３１】
ラッチ回路３６は、信号ＲＥＦを遅延時間ＴＰで遅延段ＤＰと、遅延段ＤＰの出力と信号ＲＥＳＥＴとを受けるＮＯＲ回路７４と、ＮＯＲ回路７４の出力とインバータ７２の出力とを受けるＮＡＮＤ回路７６とを含む。
【００３２】
ラッチ回路３６は、さらに、ＮＡＮＤ回路７６の出力を一方の入力に受け、信号ＲＥＦを出力するＮＡＮＤ回路７８と、信号ＲＥＦとＮＯＲ回路７４の出力とを受けるＮＡＮＤ回路８０とを含む。ＮＡＮＤ回路８０の出力はＮＡＮＤ回路７８の他方の入力に与えられる。
【００３３】
ラッチ回路４０は、信号ＲＥＳＥＴと信号ＰＲＣとを受けるＮＯＲ回路１００と、信号ＡＣＴを受けて反転するインバータ９８と、インバータ９８の出力を一方の入力に受けるＮＡＮＤ回路１０２と、ＮＡＮＤ回路１０２の出力とＮＯＲ回路１００の出力とを受けるＮＡＮＤ回路１０４とを含む。ＮＡＮＤ回路１０４の出力はＮＡＮＤ回路１０２の他方の入力に与えられる。またＮＡＮＤ回路１０２の出力はＯＲ回路４２の一方の入力に与えられる。
【００３４】
クロック出力回路４４は、信号ＲＥＦを受ける遅延段１０６と、遅延段１０６の出力を受けて反転するインバータ１０８と、インバータ１０８の出力と信号ＲＥＦとを受けて信号ＲＥＦ＿ＣＯを出力するＮＡＮＤ回路１１０とを含む。信号ＲＥＦ＿ＣＯは、リフレッシュアドレスを発生するためのカウンタインクリメントのトリガクロックとして用いられる。
【００３５】
図４は、図２のロウ制御信号発生回路１４の構成を示した回路図である。
図４を参照して、ロウ制御信号発生回路１４は、信号ＲＡＳを受けて遅延時間ＴＢで遅延する遅延段ＤＢと、遅延段ＤＢの出力と信号ＲＡＳとを受けるＮＡＮＤ回路１２２と、ＡＮＤ回路１２２の出力を受けて遅延時間ＴＡで遅延させる遅延段ＤＡと、遅延段ＤＡの出力とＮＡＮＤ回路１２２の出力とを受けて信号ＲＸＴを出力するＮＡＮＤ回路１２４と、信号ＲＸＴを受けて遅延時間ＴＣで遅延させる遅延段ＤＣと、信号ＲＸＴと遅延段ＤＣの出力とを受けるＮＡＮＤ回路１２６とを含む。
【００３６】
ロウ制御信号発生回路１４は、さらに、ＮＡＮＤ回路１２６の出力を受けて反転するインバータ１２８と、インバータ１２８の出力を遅延時間ＴＤで遅延させる遅延段ＤＤと、遅延段ＤＤの出力とインバータ１２８の出力とを受けるＮＡＮＤ回路１３０と、ＮＡＮＤ回路１３０の出力を遅延時間ＴＥで遅延させる遅延段ＤＥと、遅延段ＤＥの出力とＮＡＮＤ回路１３０の出力とを受けるＡＮＤ回路１３２と、ＡＮＤ回路１３２の出力を受けて反転し信号ＳＡＥを出力するインバータ１３６と、ＡＮＤ回路１３２の出力とＮＡＮＤ回路１２６の出力を受けて信号ＲＡＬを出力するＮＡＮＤ回路１３４とを含む。
【００３７】
図５は、図４に示したロウ制御信号発生回路の動作を説明するための動作波形図である。
【００３８】
図５を参照して、時刻ｔ１において信号ＲＥＦがＬレベルからＨレベルに立上がる。すると図３のＯＲ回路４２の入力の変化に応じて信号ＲＡＳが立上がる。信号ＲＡＳの立上がりから図４の遅延段ＤＢの遅延時間ＴＢ後の時刻ｔ２において信号ＲＸＴがＬレベルからＨレベルに立上がる。
【００３９】
時刻ｔ２から遅延段ＤＣの遅延時間ＴＣ後の時刻ｔ３において信号ＲＡＬがＬレベルからＨレベルに立上がる。そして時刻ｔ３から遅延段ＤＤの遅延時間ＴＤ後の時刻ｔ４において信号ＳＡＥがＬレベルからＨレベルに立上がる。
【００４０】
時刻ｔ１に立上がった信号ＲＥＦは、図３の遅延段ＤＰの遅延時間ＴＰ後の時刻ｔ５においてＨレベルからＬレベルに立下がる。そして時刻ｔ６において信号ＲＡＳがＨレベルからＬレベルに立下がると、時刻ｔ６から遅延段ＤＡの遅延時間後である時刻ｔ７において信号ＲＸＴがＨレベルからＬレベルに立下がる。そして時刻ｔ７からさらに遅延段ＤＥの遅延時間ＴＥ後の時刻ｔ８においては、信号ＲＡＬおよびＳＡＥがＨレベルからＬレベルに立下がる。
【００４１】
図６は、図２におけるリフレッシュアドレスカウンタの構成を示した回路図である。
【００４２】
図６を参照して、リフレッシュアドレスカウンタ１６は、信号ＲＥＳＥＴによって初期化されクロック信号ＲＥＦ＿ＣＯに応じて信号ＱＡ＜０＞〜ＱＡ＜８＞をインクリメントする９ビットのインクリメントカウンタである。リフレッシュアドレスカウンタ１６は、各ビットＱＡ＜０＞〜ＱＡ＜８＞にそれぞれ対応するカウンタ段１４０〜１４８を含む。
【００４３】
第１のカウンタ段１４０は、リセット信号ＲＥＳＥＴがＬレベルの場合にリセットされ信号ＲＥＦ＿ＣＯをクロック入力として受けるＤフリップフロップ回路１５２と、Ｄフリップフロップ回路１５２の反転Ｑ出力を受けて反転し信号ＱＡ＜０＞を出力するインバータ１５４と、Ｄフリップフロップ回路１５２の反転Ｑ出力から出力される信号ＺＱＡ＜０＞を受ける直列に接続される２段のインバータ１５６，１５８とを含む。インバータ１５８の出力はＤフリップフロップ回路１５２のＤ入力に与えられる。
【００４４】
カウンタ段１４１〜１４８の構成は、カウンタ段１４０と同様であるので、説明は繰返さない。ただし、カウンタ段１４０は、Ｄフリップフロップ回路のクロック入力として信号ＲＥＦ＿ＣＯを受けていた。これに対して、カウンタ段１４１〜１４８においてはＤフリップフロップ回路のクロック入力には前段のカウンタ段のＤフリップフロップ回路の反転Ｑ出力が与えられる。
【００４５】
図７は、図１におけるローカルロウ制御回路，センスアンプ帯およびメモリセルアレイの構成を説明するための回路図である。
【００４６】
図７を参照して、メモリセルアレイＭＣＡは、メモリセルＭＣ００〜ＭＣ３３を含む。
【００４７】
メモリセルＭＣ００は、ワード線ＷＬ＜０＞とビット線ＢＬ０とに接続され、メモリセルＭＣ０１は、ワード線ＷＬ＜０＞とビット線ＢＬ１とに接続される。メモリセルＭＣ０２は、ワード線ＷＬ＜０＞とビット線ＢＬ２とに接続され、メモリセルＭＣ０３は、ワード線ＷＬ＜０＞とビット線ＢＬ３とに接続される。
【００４８】
メモリセルＭＣ１０は、ワード線ＷＬ＜１＞とビット線／ＢＬ０とに接続され、メモリセルＭＣ１１は、ワード線ＷＬ＜１＞とビット線／ＢＬ１とに接続される。メモリセルＭＣ１２は、ワード線ＷＬ＜１＞とビット線／ＢＬ２とに接続され、メモリセルＭＣ１３は、ワード線ＷＬ＜１＞とビット線／ＢＬ３とに接続される。
【００４９】
メモリセルＭＣ２０は、ワード線ＷＬ＜５１０＞とビット線ＢＬ０とに接続され、メモリセルＭＣ２１は、ワード線ＷＬ＜５１０＞とビット線ＢＬ１とに接続される。メモリセルＭＣ２２は、ワード線ＷＬ＜５１０＞とビット線ＢＬ２とに接続され、メモリセルＭＣ２３は、ワード線ＷＬ＜５１０＞とビット線ＢＬ３とに接続される。
【００５０】
メモリセルＭＣ３０は、ワード線ＷＬ＜５１１＞とビット線／ＢＬ０とに接続され、メモリセルＭＣ３１は、ワード線ＷＬ＜５１１＞とビット線／ＢＬ１とに接続される。メモリセルＭＣ３２は、ワード線ＷＬ＜５１１＞とビット線／ＢＬ２とに接続され、メモリセルＭＣ３３は、ワード線ＷＬ＜５１１＞とビット線／ＢＬ３とに接続される。
【００５１】
各メモリセルは対応するビット線とセルプレートとの間に直列に接続されるアクセストランジスタと、メモリキャパシタとを含む。アクセストランジスタのゲートは対応するワード線に接続される。
【００５２】
ローカルロウ制御回路８は、センスアンプ制御とメモリセルの行選択とを行なう制御部１６０と、シェアードセンスアンプ帯とビット線との分離制御を行なうＢＬＩ発生回路１６２と、ＢＬＩ発生回路１６２の出力に応じてビット線とセンスアンプとを分離するゲートの制御を行なうＢＬＩドライバ１６６，１７２とを含む。
【００５３】
ローカルロウ制御回路８は、さらに、ビット線のイコライズの制御を行なうＢＬＥＱ発生回路１６４と、ＢＬＥＱ発生回路１６４の出力に応じてビット線のイコライズ信号を駆動するＢＬＥＱドライバ１６８，１７０と、ワード線ＷＬ＜０＞〜ＷＬ＜５１１＞の駆動を行なうＷＬドライバ１７４とを含む。
【００５４】
制御部１６０は、センスアンプ制御信号である信号ＳＯＰ，ＳＯＮを出力するセンスアンプ制御回路１７６と、ＷＬドライバ１７４の活性化制御を行なうロウ選択回路１７８とを含む。
【００５５】
センスアンプ帯ＳＡＢ１は、ビット線ＢＬ０，／ＢＬ０のイコライズを行なうイコライズ回路ＥＱ０と、ビット線ＢＬ０とビット線Ｂ０との間に接続されゲートにＢＬＩドライバ１６６の出力を受けるＮチャネルＭＯＳトランジスタ２０１と、ビット線／ＢＬ０とビット線／Ｂ０との間に接続されゲートにＢＬＩドライバ１６６の出力を受けるＮチャネルＭＯＳトランジスタ２０２とを含む。
【００５６】
センスアンプ帯ＳＡＢ１は、さらに、ビット線Ｂ０とビット線／Ｂ０との間に生ずる電位差を信号ＳＯＰ，ＳＯＮに応じて増幅するセンスアンプ１８０と、センスアンプ１８０で増幅した信号を図示しないＩＯ線に出力するためのＩＯゲート１９０とを含む。
【００５７】
センスアンプ帯ＳＡＢ１は、さらに、ビット線ＢＬ２，／ＢＬ２のイコライズを行なうイコライズ回路ＥＱ２と、ビット線ＢＬ２とビット線Ｂ２との間に接続されゲートにＢＬＩドライバ１６６の出力を受けるＮチャネルＭＯＳトランジスタ２０５と、ビット線／ＢＬ２とビット線／Ｂ２との間に接続されゲートにＢＬＩドライバ１６６の出力を受けるＮチャネルＭＯＳトランジスタ２０６とを含む。
【００５８】
センスアンプ帯ＳＡＢ１は、さらに、ビット線Ｂ２とビット線／Ｂ２との間に生ずる電位差を信号ＳＯＰ，ＳＯＮに応じて増幅するセンスアンプ１８２と、センスアンプ１８２で増幅した信号を図示しないＩＯ線に出力するためのＩＯゲート１９２とを含む。
【００５９】
センスアンプ帯ＳＡＢ２は、ビット線ＢＬ１，／ＢＬ１のイコライズを行なうイコライズ回路ＥＱ１と、ビット線ＢＬ１とビット線Ｂ１との間に接続されゲートにＢＬＩドライバ１７２の出力を受けるＮチャネルＭＯＳトランジスタ２０３と、ビット線／ＢＬ１とビット線／Ｂ１との間に接続されゲートにＢＬＩドライバ１７２の出力を受けるＮチャネルＭＯＳトランジスタ２０４とを含む。
【００６０】
センスアンプ帯ＳＡＢ２は、さらに、ビット線Ｂ１とビット線／Ｂ１との間に生ずる電位差を信号ＳＯＰ，ＳＯＮに応じて増幅するセンスアンプ１８１と、センスアンプ１８１で増幅した信号を図示しないＩＯ線に出力するためのＩＯゲート１９１とを含む。
【００６１】
センスアンプ帯ＳＡＢ２は、さらに、ビット線ＢＬ３，／ＢＬ３のイコライズを行なうイコライズ回路ＥＱ３と、ビット線ＢＬ３とビット線Ｂ３との間に接続されゲートにＢＬＩドライバ１７２の出力を受けるＮチャネルＭＯＳトランジスタ２０７と、ビット線／ＢＬ３とビット線／Ｂ３との間に接続されゲートにＢＬＩドライバ１７２の出力を受けるＮチャネルＭＯＳトランジスタ２０８とを含む。
【００６２】
センスアンプ帯ＳＡＢ２は、さらに、ビット線Ｂ３とビット線／Ｂ３との間に生ずる電位差を信号ＳＯＰ，ＳＯＮに応じて増幅するセンスアンプ１８３と、センスアンプ１８３で増幅した信号を図示しないＩＯ線に出力するためのＩＯゲート１９３とを含む。
【００６３】
ＥＱ０、ビット線ＢＬ０とビット線／ＢＬ０との間に接続されＢＬＥＱドライバ１６８の出力をゲートに受けるＮチャネルＭＯＳトランジスタ２１２と、ＢＬＥＱドライバ１６８の出力に応じて導通しビット線ＢＬ０を電位ＶＢＬに結合するＮチャネルＭＯＳトランジスタ２１０と、ＢＬＥＱドライバ１６８の出力に応じてビット線／ＢＬ０を電位ＶＢＬに結合するＮチャネルＭＯＳトランジスタ２１１とを含む。イコライズ回路ＥＱ１〜ＥＱ３の構成もイコライズ回路ＥＱ０と同様であるので説明は繰返さない。
【００６４】
図８は、図７におけるセンスアンプの構成を示した回路図である。
図８を参照して、センスアンプ１８０は、電源ノードとノードＮ１との間に接続されゲートに信号ＳＯＰを受けるＰチャネルＭＯＳトランジスタ２３２と、ノードＮ１とビット線Ｂ０との間に接続されゲートがビット線／Ｂ０に接続されるＰチャネルＭＯＳトランジスタ２３４と、ノードＮ１とビット線／Ｂ０との間に接続されゲートがビット線Ｂ０に接続されるＰチャネルＭＯＳトランジスタ２３６と、ノードＮ２とビット線Ｂ０との間に接続されゲートがビット線／Ｂ０に接続されるＮチャネルＭＯＳトランジスタ２４０と、ノードＮ２とビット線／Ｂ０との間に接続されゲートがビット線Ｂ０に接続されるＮチャネルＭＯＳトランジスタ２４２と、ノードＮ２と接地ノードとの間に接続されゲートに信号ＳＯＮを受けるＮチャネルＭＯＳトランジスタ２３８とを含む。
【００６５】
なお図７のセンスアンプ１８１〜１８３は、センスアンプ１８０と同様な構成を有するため説明は繰返さない。
【００６６】
図９は、図７におけるＩＯゲートの構成を示した回路図である。
図９にはＩＯゲート１９０〜１９６の構成が示される。ＩＯゲート１９０，１９２，１９４，１９６はそれぞれビット線Ｂ０，Ｂ２，Ｂ４，Ｂ６に対応して設けられる。
【００６７】
ＩＯゲート１９０は、ビット線Ｂ０とＩＯ線ＩＯとの間に接続されゲートにコラム選択信号ＣＳＬ＜０＞を受けるＮチャネルＭＯＳトランジスタ２５０と、ビット線／Ｂ０とＩＯ線／ＩＯとの間に接続されゲートにコラム選択信号ＣＳＬ＜０＞を受けるＮチャネルＭＯＳトランジスタ２５１とを含む。
【００６８】
ＩＯゲート１９２は、ビット線Ｂ２とＩＯ線ＩＯとの間に接続されゲートにコラム選択信号ＣＳＬ＜１＞を受けるＮチャネルＭＯＳトランジスタ２５２と、ビット線／Ｂ２とＩＯ線／ＩＯとの間に接続されゲートにコラム選択信号ＣＳＬ＜１＞を受けるＮチャネルＭＯＳトランジスタ２５３とを含む。
【００６９】
ＩＯゲート１９４は、ビット線Ｂ４とＩＯ線ＩＯとの間に接続されゲートにコラム選択信号ＣＳＬ＜２＞を受けるＮチャネルＭＯＳトランジスタ２５４と、ビット線／Ｂ４とＩＯ線／ＩＯとの間に接続されゲートにコラム選択信号ＣＳＬ＜２＞を受けるＮチャネルＭＯＳトランジスタ２５３とを含む。
【００７０】
ＩＯゲート１９６は、ビット線Ｂ６とＩＯ線ＩＯとの間に接続されゲートにコラム選択信号ＣＳＬ＜３＞を受けるＮチャネルＭＯＳトランジスタ２５６と、ビット線／Ｂ６とＩＯ線／ＩＯとの間に接続されゲートにコラム選択信号ＣＳＬ＜３＞を受けるＮチャネルＭＯＳトランジスタ２５７とを含む。
【００７１】
図１０は、図７における制御部の構成を示す回路図である。
図１０を参照して、制御部１６０は、センスアンプ制御回路１７６と、ロウ選択回路１７８とを含む。
【００７２】
ロウ選択回路１７８は、ＲＥＦ＿ＥＮＤ発生回路２６０と、ＲＥＦ＿ＳＴＡＲＴ発生回路２６２と、ラッチ回路２６４，２６６と、ＷＬデコーダ２６８とを含む。
【００７３】
ＲＥＦ＿ＥＮＤ発生回路２６０は、ロウアドレス信号Ｒｏｗ＿Ａｄｄ＜８：０＞をデコードするデコード回路２７０と、デコード回路２７０の出力と信号ＲＥＦ＿ＳＴＡＲＴ＜ｎ＞とを受けるＡＮＤ回路２７２と、ＡＮＤ回路２７２の出力を信号ＲＥＦに応じて伝達するＮチャネルＭＯＳトランジスタ２７４と、ＮチャネルＭＯＳトランジスタ２７４を介してＡＮＤ回路２７２の出力を受けて反転するインバータ２７６と、インバータ２７６の出力と信号ＲＥＳＥＴとを受けるＮＯＲ回路２７８とを含む。ＮＯＲ回路２７８の出力はインバータ２７６の入力ノードに接続される。
【００７４】
ＲＥＦ＿ＥＮＤ発生回路２６０は、さらに、インバータ２７６の出力を受けて反転するインバータ２８０と、インバータ２８０の出力を信号ＲＥＦに応じて伝達するＰチャネルＭＯＳトランジスタ２８２と、ＰチャネルＭＯＳトランジスタ２８２を介してインバータ２８０の出力を受けて反転するインバータ２８４と、インバータ２８４の出力を受けて反転しインバータ２８４の入力ノードに与えるインバータ２８６と、インバータ２８４の出力を受けて反転し信号ＲＥＦ＿ＥＮＤ＜ｎ＞を出力するインバータ２８８とを含む。
【００７５】
ＲＥＦ＿ＳＴＡＲＴ発生回路２６２は、接地電位と信号ＲＥＳＥＴのうちから信号ＲＥＳＥＴを出力するように設定されたアルミスイッチ２９２と、アルミスイッチ２９２の出力を第１の入力ノードに受け信号ＲＥＦ＿ＥＮＤ＜ｎ＞を第２の入力ノードに受ける３入力のＮＯＲ回路２９４と、信号ＲＥＦ＿ＥＮＤ＜ｎ−１＞に応じて信号ＲＥＦ＿ＥＮＤ＜ｎ＞をＮＯＲ回路２９４の第３の入力ノードに与えるＮチャネルＭＯＳトランジスタ２９０とを含む。
【００７６】
ＲＥＦ＿ＳＴＡＲＴ発生回路２６２は、さらに、ＮＯＲ回路２９４の出力を受けるインバータ３００と、インバータ３００の出力を受けて反転し信号ＲＥＦ＿ＳＴＡＲＴ＜ｎ＞を出力するインバータ３０２と、接地電位と信号ＲＥＳＥＴのうち接地電位を出力するように設定されたアルミスイッチ２９６と、アルミスイッチ２９６の出力とＮＯＲ回路２９４の出力とを受けその出力がＮＯＲ回路２９４の第３の入力ノードに接続されるＮＯＲ回路２９８とを含む。
【００７７】
ラッチ回路２６４は、信号ＲＥＦと信号ＲＥＦ＿ＳＴＡＲＴ＜ｎ＞とを受けるＡＮＤ回路３０４と、ＡＮＤ回路３０４の出力と信号Ｂｌｏｃｋ＿ＳＥＬとを受けるＯＲ回路３０６と、信号ＲＡＬに応じてＯＲ回路３０６の出力を伝達するＮチャネルＭＯＳトランジスタ３０８と、ＮチャネルＭＯＳトランジスタ３０８を介してＯＲ回路３０６の出力を受けて反転するインバータ３１０と、インバータ３１０の出力を受けて反転しインバータ３１０の入力ノードに与えるインバータ３１２と、インバータ３１０の出力を受けて反転するインバータ３１４とを含む。
【００７８】
ラッチ回路２６６は、信号ＲＡＬとインバータ３１４の出力とを受けるＡＮＤ回路３１６と、ロウアドレス信号Ｒｏｗ＿Ａｄｄ＜８：０＞をＡＮＤ回路３１６の出力に応じて伝達するＮチャネルＭＯＳトランジスタ３１８と、ＮチャネルＭＯＳトランジスタ３１８を介してロウアドレス信号Ｒｏｗ＿Ａｄｄ＜８：０＞を受けて反転するインバータ３２０と、インバータ３２０の出力を受けて反転しインバータ３２０の入力ノードに与えるインバータ３２２と、インバータ３２０の出力を受けて反転するインバータ３２４と、インバータ３１４の出力と信号ＳＡＥとを受けるＡＮＤ回路３１７とを含む。インバータ３２４の出力とＡＮＤ回路３１７の出力とはＷＬデコーダ２６８に与えられる。ＷＬデコーダ２６８は与えられた信号に基づいてワード線ＷＬ＜０＞〜ＷＬ＜５１１＞のいずれかを活性化させる。
【００７９】
なお、図面が複雑になるのを避けるため、ラッチ回路２６６は、ロウアドレス信号Ｒｏｗ＿Ａｄｄ＜８：０＞のうち１ビット分に対応する構成が代表して示されている。
【００８０】
センスアンプ制御回路１７６は、信号ＲＸＴとインバータ３１４の出力とを受けるＡＮＤ回路３２６と、ＡＮＤ回路３２６の出力を受けて反転し信号ＳＯＰを出力するインバータ３２８と、信号ＳＯＰを受けて反転し信号ＳＯＮを出力するインバータ３３０とを含む。
【００８１】
図１１は、本発明の半導体記憶装置のリフレッシュ動作の説明をするための動作波形図である。
【００８２】
図１１においては、あるサブブロックのリフレッシュ開始信号ＲＥＦ＿ＳＴＡＲＴ＜ｎ＞が活性化されており、そのサブブロックの最終のワード線ＷＬ＜５１１＞の活性化によるリフレッシュが終了した後次のサブブロックのリフレッシュ開始信号ＲＥＦ＿ＳＴＡＲＴ＜ｎ＋１＞が活性化され、次のサブブロックにおける第１番目のワード線ＷＬ＜０＞の活性化が行なわれる様子が示されている。
【００８３】
図２、図１１を参照して、時刻ｔ１において外部からリフレッシュを指示する信号、たとえばオートリフレッシュ信号ｅｘｔ＿ＡＲＥＦを受取ると、図２の中央制御回路２においては、外部コマンド入力回路１２がリフレッシュアドレスを選択する信号ＱＡ＿ＳＥＬと、リフレッシュ制御信号ＲＥＦと、アドレス入力用クロック信号ＣＬＫＡとを発生し、ロウ制御信号発生回路１４がロウ系制御信号ＲＣＯＮＴＳＩＧを発生する。
【００８４】
信号ＱＡ＿ＳＥＬに応じてアドレスセレクタ１８はリフレッシュアドレスＱＡ＜８：０＞をアドレスラッチ２０に送り、アドレスラッチ２０はクロック信号ＣＬＫＡに応じてリフレッシュアドレスＱＡ＜８：０＞をロウアドレスＲｏｗ＿Ａｄｄ＜８：０＞として保持する。このロウアドレスＲｏｗ＿Ａｄｄ＜８：０＞は、各サブブロックのローカルロウ制御回路２２，２４，２６にアドレスバスを経由して伝達される。ロウアドレスとしてリフレッシュアドレスが転送されるすべてのサブブロックのうち、リフレッシュ開始信号ＲＥＦ＿ＳＴＡＲＴが活性化されているサブブロックのみがロウ系制御信号を取込みリフレッシュ動作を行なう。
【００８５】
リフレッシュ時のワード線およびセンスアンプの活性化タイミングは、通常の行活性時と同様に、コマンドが入力されたクロックをトリガとして発生する。
【００８６】
ただし、時刻ｔ２におけるリフレッシュ時のプリチャージタイミングは、図３、図５で説明したように内部の遅延段ＤＰの遅延時間によって決定される。図１１に示した例では、信号ＲＥＦの立上がりにより行活性化コマンドＡＣＴが入力された場合と同様の動作が始まり、その後内部遅延段ＤＰによって定まる時間後に信号ＲＥＦが立下がることによってプリチャージ動作が始まる。
【００８７】
また、リフレッシュアドレスカウンタ１６は、次のリフレッシュコマンドに備えてリフレッシュアドレスをカウントアップする。カウントアップするタイミングはクロック信号ＣＬＫＡによりアドレスをラッチした後でよい。図１１の例では、リフレッシュのプリチャージのタイミングすなわち信号ＲＥＦの立上がりに応じてリフレッシュアドレスＱＡ＜８：０＞がカウントアップされる（時刻ｔ２）。このとき、リフレッシュ開始信号ＲＥＦ＿ＳＴＡＲＴは、サブブロックから次のサブブロックへと転送される。たとえば、図２において、ｎ番目のサブブロック２４のリフレッシュが完了したことを示すリフレッシュ完了信号ＲＥＦ＿ＥＮＤ＜ｎ−１＞によってリフレッシュ開始信号ＲＥＦ＿ＳＴＡＲＴ＜ｎ＞が活性化される。活性化されたリフレッシュ開始信号ＲＥＦ＿ＳＴＡＲＴ＜ｎ＞は、ｎ番目のサブブロック２４がリフレッシュが完了したときに発生するリフレッシュ完了信号ＲＥＦ＿ＥＮＤ＜ｎ＞に応じて図１０のＲＥＦ＿ＳＴＡＲＴ発生回路２６２においてリセットされる。
【００８８】
再び図１０を参照して、具体的にリフレッシュ開始信号の伝達について説明する。
【００８９】
図１０において、電源立上げ時および外部からのリセット信号の入力により信号ＲＥＳＥＴが活性化され、リフレッシュ開始信号ＲＥＦ＿ＳＴＡＲＴ＜ｎ＞とリフレッシュ完了信号ＲＥＦ＿ＥＮＤ＜ｎ＞が“Ｌ”状態にリセットされる。
【００９０】
その後、ｎ−１番目のサブブロック２２からのリフレッシュ完了信号ＲＥＦ＿ＥＮＤ＜ｎ−１＞がＨレベルに活性化されると、リフレッシュ開始信号ＲＥＦ＿ＳＴＡＲＴ＜ｎ−１＞がＨレベルに活性化される。そして、リフレッシュ開始信号ＲＥＦ＿ＳＴＡＲＴ＜ｎ＞がＨレベルである期間に信号ＲＥＦが活性化されると、ｎ番目のサブブロック２４がロウ系制御信号ＲＣＮＴＳＩＧを取込みリフレッシュ動作を行なう。
【００９１】
サブブロック内の最終のワード線がリフレッシュされたとき、リフレッシュ完了信号ＲＥＦ＿ＥＮＤ＜ｎ＞がＨレベルに活性化される。図１０で示した回路例では、デコード回路２７０によってリフレッシュのロウアドレスＲｏｗ＿Ａｄｄ＜８：０＞がすべてＨレベルになったことが検出され、その結果が信号ＲＥＦの立下がりに応じてＲＥＦ＿ＥＮＤ発生回路２６０に取込まれる。リフレッシュ完了信号ＲＥＦ＿ＥＮＤ＜ｎ＞は、ｎ＋１番目のサブブロック２６へ入力され、リフレッシュ開始信号ＲＥＦ＿ＳＴＡＲＴ＜ｎ＞をＬレベルにリセットする。つまり、サブブロック２４内の最終のワード線がリフレッシュされた後での信号ＲＥＦの活性化時には、ｎ＋１番目のサブブロックのリフレッシュ動作が可能となり、サブブロック２４のリフレッシュはもはや行なわれない。
【００９２】
図１０に示した回路では、リフレッシュ完了信号ＲＥＦ＿ＥＮＤ＜ｎ＞は、信号ＲＥＦの立下がりでＨレベルに活性化され、信号ＲＥＦの次の立下がりでＬレベルにリセットされる。しかしリフレッシュ完了信号ＲＥＦ＿ＥＮＤ＜ｎ＞は、ワンショットパルス信号としてもよい。この場合は、このワンショットパルスに応じて次のサブブロックのリフレッシュ開始信号を発生する。
【００９３】
なお、図１０における信号Ｂｌｏｃｋ＿ＳＥＬは、ＡＣＴコマンドに応じた行活性動作時に、外部ロウアドレスをデコードすることによって発生される。この信号Ｂｌｏｃｋ＿ＳＥＬによってサブブロックの選択が行なわれる。
【００９４】
図１２は、本発明が適用される混載用のメモリコアの例を説明するための図である。
【００９５】
図１２を参照して、タイプＡはバンド幅が広い場合に搭載される例であり、タイプＢは高速動作が要求される用途向けに搭載される例であり、タイプＣは消費電力が低電力であることが要求される場合に搭載される例である。このように本発明の半導体記憶装置は、いろいろな用途をもつシステムＬＳＩを実現するためにメモリ容量を容易に設計変更することが可能となっている。これは必要とするメモリ容量に応じて、サブブロックを必要な数だけ並べることによって実現される。このときサブブロック数を変更するごとに、従来においてはリフレッシュアドレスカウンタのビット数を変更して対応していたが、本発明においてはリフレッシュ完了信号をサブブロックから次のサブブロックに受渡すことで、リフレッシュアドレスカウンタのビット数変更は不要である。
【００９６】
図１３は、サブブロックのワード線の数に対応するリフレッシュカウンタのみで全空間を循環してリフレッシュする動作を説明するための図である。
【００９７】
図１３を参照して、第１番目のサブブロックＳｕｂＲｏｗ＜０＞に設けられるローカルロウ制御回路３４０．０から最終のサブブロックＳｕｂＲｏｗ＜ｍａｘ＞に設けられるローカルロウ制御回路３４０．ｎまで、順番にリフレッシュ完了信号ＲＥＦ＿ＥＮＤが転送されていく。そして最終のローカルロウ制御回路３４０．ｎから出力されるリフレッシュ完了信号ＲＥＦ＿ＥＮＤ＜ｍａｘ＞は、最初のローカルロウ制御回路３４０．０に入力される。したがって、すべてのサブブロックでリフレッシュ完了信号を循環させるように配線を接続すればよい。これにより全メモリ空間を循環してリフレッシュをさせることができる。
【００９８】
また、電源立上げ時またはリセット信号の入力時においては、第１番目のサブブロックＳｕｂＲｏｗ＜０＞のリフレッシュ開始信号ＲＥＦ＿ＳＴＡＲＴ＜０＞が活性状態にセットされ、他のサブブロックのリフレッシュ開始信号は非活性状態にリセットされる。
【００９９】
具体的には、第１番目のサブブロックでは、図１０のアルミスイッチ２９２が接地電位ＧＮＤを出力するように接続変更され、アルミスイッチ２９６が信号ＲＥＳＥＴを出力するように接続変更される。その他のサブブロックにおいては、図１０に示したとおりアルミスイッチ２９２は信号ＲＥＳＥＴを出力するように接続され、アルミスイッチ２９６は接地電位を出力するように接続される。
【０１００】
特許文献１（特開平３−８０４９３号公報）に開示された先行技術では、複数のメモリバンクを順次にリフレッシュさせるリフレッシュ制御において、バンクのリフレッシュ完了信号を順次にバンクへ転送していき、複数のメモリバンクが同時にリフレッシュさせないようにし、システムの大電流を抑制することを目的としていた。これに対し本発明は、ＤＲＡＭチップまたは混載メモリコアの構成要素となる複数のサブブロックの制御回路において、リフレッシュ完了信号を順次に転送する。これによりサブブロックに含まれるワード線の数に対応するビット数のリフレッシュアドレスカウンタによりＤＲＡＭチップまたは混載メモリコアの全空間のリフレッシュを実現する。つまり、上述の先行技術は、複数のバンクが同時にリフレッシュしないようにする技術であり、本発明の主たる目的である少ないビット数で構成されたリフレッシュアドレスカウンタで、メモリの全空間をリフレッシュさせるものではない。
【０１０１】
具体的には、従来のリフレッシュカウンタは、ＤＲＡＭチップまたは混載メモリコアの必要とするリフレッシュサイクルに対応したビット数で構成されたリフレッシュカウンタである。たとえば混載メモリコアが２０４８リフレッシュサイクル（リフレッシュ時間内に、２０４８回のリフレッシュを必要とするメモリコア）だとすると、チップ内部に１１ｂｉｐのリフレッシュカウンタが必要となる。上述の先行技術においても、従来と同様に、バンク内のリフレッシュにおいてはリフレッシュサイクル分のビット数を有するリフレッシュアドレスカウンタが必要である。
【０１０２】
再び図１を参照して、具体的にリフレッシュ動作を説明する。混載メモリコアに与えられる外部リフレッシュコマンドにより、まず最初にサブブロックＳＢＡ０，ＳＢＢ０，ＳＢＣ０，ＳＢＤ０のブロックにおいて同時にリフレッシュ動作が行なわれる。外部から５１２回のリフレッシュコマンドが入力されることにより、サブブロックＳＢＡ０，ＳＢＢ０，ＳＢＣ０，ＳＢＤ０のリフレッシュが完了すると、次のリフレッシュコマンドによりサブブロックＳＢＡ１，ＳＢＢ１，ＳＢＣ１，ＳＢＤ１のリフレッシュが開始される。このように順次リフレッシュが循環し、サブブロックＳＢＡ３，ＳＢＢ３，ＳＢＣ３，ＳＢＤ３へとリフレッシュ動作が進捗し、外部から合計２０４８回のリフレッシュコマンドが入力されると、サブブロックＳＢＡ３，ＳＢＢ３，ＳＢＣ３，ＳＢＤ３のリフレッシュ動作が完了する。すると、４つのリフレッシュ完了信号がそれぞれサブブロックＳＢＡ０，ＳＢＢ０，ＳＢＣ０，ＳＢＤ０に対応するローカルロウ制御回路８に伝達され、次のリフレッシュコマンドが入力されることにより再びサブブロックＳＢＡ０，ＳＢＢ０，ＳＢＣ０，ＳＢＤ０のリフレッシュが開始される。
【０１０３】
したがって、本発明のリフレッシュ制御では、サブブロック内のワード線の本数に対応するだけのカウンタで十分となる。すなわち、たとえば２０４８リフレッシュサイクルのメモリコアであっても、リフレッシュカウンタは８ｂｉｔのカウンタ回路で構成することが可能となる。
【０１０４】
以上説明したように、本発明によりサブブロックのワード線数に応じたカウンタのみでメモリ全空間のリフレッシュが可能となる。リフレッシュカウンタ回路を変更することなく、あらゆるサブブロック数のメモリコアのリフレッシュ動作が可能となるので、容量を変更するためにさまざまなサブブロック数とすることが要求される混載メモリにおいて最適な回路である。
【０１０５】
また、リフレッシュカウンタがサブブロックのワード線数に対応するビット数のアドレスを発生すればよいので、ビット数を減らすことができカウンタが占める回路面積を削減することができる。
【０１０６】
［実施の形態２］
図１３で説明したように、リフレッシュ完了信号は、次にリフレッシュされるべきサブブロックへと順番にシフトしていく。最終サブブロックのリフレッシュ完了信号は第１番目のサブブロックに入力されるように信号伝達経路のループが形成されている。このループに含まれるサブブロックの数を変更すれば、リフレッシュサイクルを容易に変更することが可能となる。
【０１０７】
図１４は、１．５Ｋリフレッシュサイクルを実現するループを説明するための図である。
【０１０８】
図１４を参照して、ローカルロウ制御回路３４１〜３４６はそれぞれ異なるサブブロック内に設けられる。各サブブロックは、５１２本のワード線を含む。ローカルロウ制御回路３４１〜３４３の３つよってリフレッシュ完了信号が循環するループが形成されている。またローカルロウ制御回路３４４〜３４６の３つによってリフレッシュ完了信号の循環するループが形成されている。
【０１０９】
リフレッシュカウンタのビット数の変更による回路修正では困難であった２の累乗でないリフレッシュサイクルを、本発明を適用した半導体記憶装置では容易に実現することができる。具体的にはリフレッシュ制御信号をループさせるサブブロックの数を変化させることによりこれが実現できる。つまり、５１２本のワード線で構成されたサブブロックを３つ含むようにリフレッシュ制御信号を循環させるループを形成すると、１５３６（＝１．５Ｋ）リフレッシュサイクルが実現できる。
【０１１０】
図１５は、他のリフレッシュサイクルを実現するためのループ構成例を示した図である。
【０１１１】
図１５を参照して、ローカルロウ制御回路３５１〜３５４の４つでリフレッシュ完了信号が循環し、ローカルロウ制御回路３５５〜３５８の４つにおいてリフレッシュ完了信号が循環する。このようにすることにより、２Ｋリフレッシュサイクルを実現することができる。同様に数を増やしてループ内に５つのローカルロウ制御回路を含むようにループを形成すれば、２５６０（＝２．５Ｋ）リフレッシュサイクルを実現することができる。本発明では、従来には実現できなかったこのような多彩なリフレッシュ動作を実現することが可能となる。
【０１１２】
図１６は、図１４におけるアルミスイッチＡＬＳＷＡの説明をするための図である。
【０１１３】
図１６を参照して、サブブロック間でのリフレッシュ制御信号を次のサブブロックにシフトさせるか、それとも最初のサブブロックへループさせるかの切換はアルミスイッチで可能である。アルミスイッチとは、アルミマスクのみを変更することにより信号伝達経路を容易に変更できるように構成された部分を示す。アルミスイッチＡＬＳＷＡにおいては、サブブロック３４２からサブブロック３４３へと信号がＲＥＦ＿ＥＮＤ＜ｎ−１＞が伝達されるようにアルミ配線Ｌ１が形成される。また信号を第１番目のサブブロックに戻す経路についてはアルミ配線Ｌ２が形成される。
【０１１４】
図１７は、図１４におけるアルミスイッチＡＬＳＷＢについて説明するための図である。
【０１１５】
図１７を参照して、アルミスイッチＡＬＳＷＢは、第１のループを形成するサブブロックと第２のループを形成するサブブロックの境界部分に配置される。第１のループにおいては、ローカルロウ制御回路３４３から出力される信号ＲＥＦ＿ＥＮＤ＜ｎ＞がアルミ配線Ｌ４によって、信号を第１番目のサブブロックのローカルロウ制御回路に伝達する経路に接続される。
【０１１６】
第２のループにおいてはローカルロウ制御回路３４４にアルミ配線Ｌ３が形成され、第２のループの最終段のサブブロックから与えられるリフレッシュ完了信号がローカルロウ制御回路３４４に入力される。このように、切換はアルミスイッチで可能であり、回路修正をしていた従来と比較すると容易にかつ短時間で修正が行なえる。さらに回路修正に伴うレイアウトマスク数も減らすことができるので、開発コストが削減できる。
【０１１７】
［実施の形態３］
実施の形態１、２で説明したことに加えてリフレッシュ完了信号がループしている複数のサブブロックのグループのうち、特定のサブブロックのグループにおいて、リフレッシュ開始信号を停止させることにより部分リフレッシュを実現することができる。
【０１１８】
図１８は、部分リフレッシュ制御を概念的に説明するための図である。
図１８を参照して、ローカルロウ制御回路３６１〜３６４においては、リフレッシュ完了信号が順次伝達されて継続してリフレッシュが行なわれる。一方、ローカルロウ制御回路３６５〜３６８においては、リフレッシュストップ信号ＳＴＯＰ＿ＲＥＦが非活性化されている場合にはリフレッシュが循環して行なわれる。しかし、リフレッシュストップ信号ＳＴＯＰ＿ＲＥＦが活性化されるとローカルロウ制御回路３６５は、リフレッシュ完了信号を次段に伝達しなくなり、リフレッシュ動作を停止させることができる。リフレッシュ完了信号を伝達するループのうちのひとつのローカルロウ制御回路３６５内にこのようなゲート回路３６９を設けることにより部分リフレッシュが実現できる。
【０１１９】
図１９は、部分リフレッシュを実現するための具体的な回路を説明するための回路図である。
【０１２０】
図１０におけるＲＥＦ＿ＳＴＡＲＴ発生回路２６２に代えて図１９に示すＲＥＦ＿ＳＴＡＲＴ発生回路２６２Ａが図１８におけるローカルロウ制御回路３６５に設けられる。
【０１２１】
ＲＥＦ＿ＳＴＡＲＴ発生回路２６２Ａは、図１０におけるＲＥＦ＿ＳＴＡＲＴ発生回路２６２の構成に加えてＯＲ回路３７０を含む。また、ＲＥＦ＿ＳＴＡＲＴ発生回路２６２Ａは、アルミスイッチ２９２に代えて接地電位ＧＮＤを出力するように設定されたアルミスイッチ２９２Ａを含み、アルミスイッチ２９６に代えてリセット信号ＲＥＳＥＴを出力するように設定されたアルミスイッチ２９６Ａを含む。
【０１２２】
ＯＲ回路３７０は、リフレッシュストップ信号ＳＴＯＰ＿ＲＥＦと図１８のローカルロウ制御回路３６８から与えられるリフレッシュ完了信号ＲＥＦ＿ＥＮＤ＜３６８＞とを受ける。ＯＲ回路３７０の出力は、ＮＡＮＤ回路２９４の第２の入力に与えられる。またＮＡＮＤ回路２９４の第３の入力はＮチャネルＭＯＳトランジスタ２９０を介してＯＲ回路３７０の出力を受ける。ＯＲ回路３７０，ＮチャネルＭＯＳトランジスタ２９０、アルミスイッチ２９２ＡおよびＮＡＮＤ回路２９４が図１８のゲート回路３６９に該当する。
【０１２３】
図１９に示すように、リフレッシュストップ信号ＳＴＯＰ＿ＲＥＦがＨレベルになると、リフレッシュ開始信号ＲＥＦ＿ＳＴＡＲＴ＜３６５＞はＬレベルに固定される。
【０１２４】
つまり、ゲート回路３６９は、サブメモリブロック３６８からのリフレッシュ完了信号ＲＥＦ＿ＥＮＤ＜３６８＞に応じてリフレッシュ開始信号ＲＥＦ＿ＳＴＡＲＴ＜３６５＞を活性化し、リフレッシュストップ信号ＳＴＯＰ＿ＲＥＦに応じてリフレッシュ開始信号ＲＥＦ＿ＳＴＡＲＴ＜３６５＞を非活性化する。リフレッシュ開始信号が活性化しないのでこのサブブロックを含んだサブブロックグループではリフレッシュ動作は停止する。
【０１２５】
以上説明したように、本発明を適用することにより部分リフレッシュ動作が容易に実現できる。さらに、全メモリ領域の４分の１や３分の１などのさまざまな部分リフレッシュ動作も容易に実現が可能である。なお、以上説明してきた実施例において、リフレッシュカウンタはインクリメント型を示したが、デクリメント型でも同様な構成が実現可能である。また、本発明は混載メモリに最適な技術であるが、汎用ＤＲＡＭに対しても適用できる技術である。
【０１２６】
以上説明してきたように、本発明によればサブブロック内のワード線を活性化するためのカウンタのみでメモリ全空間のリフレッシュ動作が可能となる。さらに、従来のリフレッシュカウンタと比較するとカウンタビット数が少ないカウンタを内蔵すればよいので、リフレッシュカウンタ回路の面積が削減できる。さらに、サブブロック間でのリフレッシュ制御信号のシフトを行なうか、それとも最終段から最初の段へのループを行なうかのスイッチを切換えるだけでさまざまなリフレッシュサイクルを実現することができる。さらにサブブロック数が増減しても、同一のリフレッシュカウンタを利用することが可能である。さらに、サブブロック間をシフトするリフレッシュ完了信号を途中で止めることにより部分リフレッシュが容易に実現できる。さらにさまざまなメモリ空間が必要となる混載メモリには、設計工期も短縮できる最適なリフレッシュ制御動作が実現できる。
【０１２７】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１２８】
【発明の効果】
本発明によれば、メモリ容量の変更が容易に実現でき、かつ、リフレッシュカウンタのビット数も削減でき回路面積が削減された半導体記憶装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態の半導体記憶装置の構成を示したブロック図である。
【図２】図１における中央制御回路の構成を示した回路図である。
【図３】図２における外部コマンド入力回路の構成を示す回路図である。
【図４】図２のロウ制御信号発生回路１４の構成を示した回路図である。
【図５】図４に示したロウ制御信号発生回路の動作を説明するための動作波形図である。
【図６】図２におけるリフレッシュアドレスカウンタの構成を示した回路図である。
【図７】図１におけるローカルロウ制御回路，センスアンプ帯およびメモリセルアレイの構成を説明するための回路図である。
【図８】図７におけるセンスアンプの構成を示した回路図である。
【図９】図７におけるＩＯゲートの構成を示した回路図である。
【図１０】図７における制御部の構成を示す回路図である。
【図１１】本発明の半導体記憶装置のリフレッシュ動作の説明をするための動作波形図である。
【図１２】本発明が適用される混載用のメモリコアの例を説明するための図である。
【図１３】サブブロックのワード線の数に対応するリフレッシュカウンタのみで全空間を循環してリフレッシュする動作を説明するための図である。
【図１４】１．５Ｋリフレッシュサイクルを実現するループを説明するための図である。
【図１５】他のリフレッシュサイクルを実現するためのループ構成例を示した図である。
【図１６】図１４におけるアルミスイッチＡＬＳＷＡの説明をするための図である。
【図１７】図１４におけるアルミスイッチＡＬＳＷＢについて説明するための図である。
【図１８】部分リフレッシュ制御を概念的に説明するための図である。
【図１９】部分リフレッシュを実現するための具体的な回路を説明するための回路図である。
【符号の説明】
１  メモリコア、２  中央制御回路、８  ローカルロウ制御回路、４，６  データパス回路、１２  外部コマンド入力回路、１４  ロウ制御信号発生回路、１６  リフレッシュアドレスカウンタ、１８  アドレスセレクタ、２０  アドレスラッチ、２２〜２６，３４２，３４３，ＳＢＡ０〜ＳＢＡ３，ＳＢＢ０〜ＳＢＢ３，ＳＢＣ０〜ＳＢＣ３，ＳＢＤ０〜ＳＢＤ３，ＳｕｂＲｏｗ  サブブロック、２６８  ＷＬデコーダ、３２  内部クロック発生回路、３４，３８  フリップフロップ回路、３６，４０  ラッチ回路、４２，４６  ＯＲ回路、４４  クロック出力回路、２２，２４，２６，３４０，３４１，３４３，３４４，３５１，３５５，３６１，３６５  ローカルロウ制御回路、１０６，ＤＡ，ＤＢ，ＤＣ，ＤＤ，ＤＥ，ＤＰ  遅延段、１４０〜１４８  カウンタ段、１５２  フリップフロップ回路、１６０  制御部、１６２  ＢＬＩ発生回路、１６４  ＢＬＥＱ発生回路、１６６，１７２  ＢＬＩドライバ、１６８，１７４  ＢＬＥＱドライバ、１７６  センスアンプ制御回路、１７８  ロウ選択回路、１８０〜１８３  センスアンプ、１９０〜１９６  ＩＯゲート、２６０  ＲＥＦ＿ＥＮＤ発生回路、２６２ＲＥＦ＿ＳＴＡＲＴ発生回路、２６４，２６６  ラッチ回路、２６８  ＷＬデコーダ、２７０  デコード回路、２９２，２９６  アルミスイッチ、３６９  ゲート回路、３７０  ＯＲ回路、Ｂ０〜Ｂ６，／Ｂ０〜／Ｂ６，ＢＬ０〜ＢＬ３，／ＢＬ０〜／ＢＬ３  ビット線、ＩＯ，／ＩＯ  ＩＯ線、ＡＬＳＷＡ，ＡＬＳＷＢ  アルミスイッチ、ＢＡＮＫ０，ＢＡＮＫ１  メモリバンク、ＥＱ０〜ＥＱ３イコライズ回路、Ｌ１〜Ｌ４  アルミ配線、ＭＣ００〜ＭＣ３３  メモリセル、ＭＣＡ  メモリセルアレイ、ＳＡＢ，ＳＡＢ１，ＳＡＢ２  センスアンプ帯、ＷＬ＜０＞〜ＷＬ＜５１１＞  ワード線。
【図１】
2004241039.tif 000003
【図２】
2004241039.tif 000004
【図３】
2004241039.tif 000005
【図４】
2004241039.tif 000006
【図５】
2004241039.tif 000007
【図６】
2004241039.tif 000008
【図７】
2004241039.tif 000009
【図８】
2004241039.tif 000010
【図９】
2004241039.tif 000011
【図１０】
2004241039.tif 000012
【図１１】
2004241039.tif 000013
【図１２】
2004241039.tif 000014
【図１３】
2004241039.tif 000015
【図１４】
2004241039.tif 000016
【図１５】
2004241039.tif 000017
【図１６】
2004241039.tif 000018
【図１７】
2004241039.tif 000019
【図１８】
2004241039.tif 000020
【図１９】
2004241039.tif 000021