(57)【要約】【課題】フローティングゲート構造を備えた半導体記憶装置の書き込みは、所要のビット数を同時に実施するために、容量の大きな内部昇圧回路が必要であった。一方半導体記憶装置の小型化要求に伴い、内部昇圧回路の占める面積を小さくする必要が生じてきており、この要求を満たすために、小面積、小容量の内部昇圧回路で書き込みを可能とする構成を提供する。【解決手段】書き込み部は、１書き込み単位を４ビットとする信号を入力して書き込みを行うと共に、判定部によって書き込みが実施されたことを判定し、ロジック部の指令により、４ビット毎の書き込み、判定を順次繰り返し行う。【選択図】　　　　図１
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【特許請求の範囲】
【請求項１】
フローティングゲートを有するメモリセルをアレイ状にならべたメモリセルアレイと、ロジック部と、前記メモリセルアレイの書き込みを行う書き込み部とを備えた半導体記憶装置であって、外部からの書き込み指令信号を入力した前記書き込み部が、１書き込み単位の書き込みを行うとともに、前記書き込み部に設けられた判定部によって書き込みが実施されたことを判定した後、前記ロジック部の指令により前記１書き込み単位毎の書き込み、判定を順次繰り返し行うことを特徴とする半導体記憶装置。
【請求項２】
前記書き込み部は、前記メモリセルアレイのビットライン方向の１書き込み単位毎に設けられているとともに、チャージポンプに接続された書き込みトランジスタと、センスアンプに接続されたセンス選択トランジスタと、前記双方のトランジスタに接続されたプログラムセレクトゲートとを備えており、前記ロジック部が外部指令信号を入力して１書き込み単位に達したことを検知した後、前記プログラムセレクトゲートをＯＮさせて書き込みを行うことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
フローティングゲートを有するメモリセルをアレイ状にならべたメモリセルアレイと、ロジック部と、書き込み判定回路部と、前記書き込み判定回路部からの信号を入力して前記メモリセルアレイの書き込みを行う書き込み部とを備えた半導体記憶装置であって、
前記書き込み判定回路部は外部からの書き込み指令信号を入力して、１書き込み単位を判定して信号を出力するものであり、前記書き込み部は前記１書き込み単位の書き込み指令信号を入力し書き込みを行うとともに、前記書き込み部に設けられた判定部によって書き込みが実施されたことを判定した後、前記１書き込み単位毎の書き込み、判定を順次繰り返して行うことを特徴とする半導体記憶装置。
【請求項４】
前記書き込み判定回路部は、並列に接続された複数の選択トランジスタにそれぞれ設けられた抵抗分割と、前記抵抗分割に接続された比較器と定電圧源とを備え、前記選択トランジスタが外部からの書き込み指令信号を入力して前記抵抗分割の電位を変化させ、前記比較器が電位変化を検知して１書き込み単位の電位に達すると、前記書き込み部に１書き込み単位毎の書き込み指令信号を出力することを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
前記書き込み判定回路部は、直列に接続された複数の選択トランジスタにそれぞれ設けられた抵抗分割と、前記抵抗分割に接続された比較器と定電圧源とを備え、前記選択トランジスタが外部からの書き込み指令信号を入力して前記抵抗分割の電位を変化させ、前記比較器が電位変化を検知して１書き込み単位の電位に達すると、前記書き込み部に１書き込み単位の書き込み指令信号を出力することを特徴とする請求項３に記載の半導体記憶装置。
【請求項６】
前記書き込み判定回路部が加算器であることを特徴とする請求項３に記載の半導体記憶装置。
【請求項７】
前記１書き込み単位が４ビットとすることを特徴とする請求項１〜請求項３のいずれか１項に記載の半導体記憶装置。
【請求項８】
前記１書き込み単位の電位が４ビットの電位とすることを特徴とする請求項４または請求項５のいずれか１項に記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置に関するものであり、特に書き込み回路のチャージポンプの面積縮小化を図るとともに書き込み時間を短縮する技術に係るものである。
【０００２】
【従来の技術】
半導体記憶装置は、その高集積化と共にチップ面積の縮小とコスト削減が強く要求されている。半導体記憶装置のメモリの書き込み、消去を行うには外部電圧より高電位が必要とされる場合がある。一般的に高い電位を発生させるにはチャージポンプ技術が広く用いられている。
図８は、高電位を用いる不揮発性半導体記憶装置の書き込みを示す概念図であり、メモリセル５０は基板５２とコントロールゲート５１との間にフローティングゲート５３を設けた構造である。このフローティングゲート５３に電子を注入することによりメモリ機能を持たせている。
この構造を有する半導体記憶装置に関する書き込み方式について述べる。コントロールゲート５１に第１の高電位、ドレインに第２の高電位、ソースをＧＮＤに固定することによりソースからドレインに電子が流れる。この一部の電子がホットキャリアとなりフローティングゲート５３へ注入される。以上の高電位を発生させる回路がチャージポンプである。基本的なチャージポンプ回路６０は図９に示すように、容量６１、ドライバ６２、オシレータ６３から構成される。容量６１をブーストしポンプアップすることによって高い電位を得る。このポンプアップ動作を図１０に示す。初期状態において、容量６１にＶＤ−Ｄ−Ｖｔｈの電位を充電する。次にポンプアップ動作１において容量６１のＧＮＤをＶＤ−Ｄに変化させると、充電されていた電荷の電位が上がり、２ＶＤ−Ｄ−Ｖｔｈとなり、ポンプアップ動作２に示すように次段に２ＶＤ−Ｄ−２Ｖｔｈの電荷が供給される。このように段数を増やして繰り返し動作させることにより、高電位を発生させることが可能となる。
前記した図８の構造を有する不揮発性半導体記憶装置において、書き込みをチャネルホットエレクトロン（ＣＨＥ）で行う場合、１メモリセル当たり一定電圧で数μＡ程度の電流を流す必要がある。そして書き込みは８ビットや１６ビット単位で行うために、前記電流は数μＡ程度の電流を必要とする。これらの電流を発生させるためには、前記したチャージポンプが必然的に大きな面積を必要とされている。
このような従来技術においては、前記した不揮発性半導体記憶装置の微細化に伴い、周辺装置である書き込み回路のチップ面積に占める割合が相対的に大きくなってきた。つまり、図１１に示す半導体記憶装置１００のレイアウトにおいて、チャージポンプ部６０の占める割合が相対的に大きくなってきた。
【０００３】
【発明が解決しようとする課題】
このように、半導体記憶装置の微細化に伴いチップ全体に占める書き込み回路の面積が相対的に大きくなり、半導体装置の小型化、コスト増加の一要因となってきており、書き込み回路内のチャージポンプの小型化を行わねばならないという課題があった。
【０００４】
この発明は前記のような課題を解決するためになされたものであり、１書き込み単位毎の書き込み回路を有するチャージポンプとして小面積化とするものである。
【０００５】
【課題を解決するための手段】
この発明に係る半導体記憶装置は、フローティングゲートを有するメモリセルをアレイ状にならべたメモリセルアレイと、ロジック部と、メモリセルアレイの書き込みを行う書き込み部とを備えた半導体記憶装置であって、外部からの書き込み指令信号を入力して書き込み部が、１書き込み単位の書き込みを行うとともに、書き込み部に設けられた判定部によって書き込みが実施されたことを判定した後、ロジック部の指令により前記１書き込み単位毎の書き込み、判定を順次繰り返し行うものである。
【０００６】
また、書き込み部は、メモリセルアレイのビットライン方向の１書き込み単位毎に設けられているとともに、チャージポンプに接続された書き込みトランジスタと、センスアンプに接続されたセンス選択トランジスタと、前記双方のトランジスタに接続されたプログラムセレクトゲートとを備えており、ロジック部が外部指令信号を入力して１書き込み単位に達したことを検知した後、プログラムセレクトゲートをＯＮさせて書き込みを行うものである。
【０００７】
また、フローティングゲートを有するメモリセルをアレイ状にならべたメモリセルアレイと、ロジック部と、書き込み判定回路部と、書き込み判定回路部からの信号を入力してメモリセルアレイの書き込みを行う書き込み部とを備えた半導体記憶装置であって、
書き込み判定回路部は外部からの書き込み指令信号を入力して、１書き込み単位を設定し出力するものであり、書き込み部は１書き込み単位の書き込み指令信号を入力し書き込みを行うとともに、書き込み部に設けられた判定部によって書き込みが実施されたことを判定した後、前記１書き込み単位毎の書き込み、判定を順次繰り返して行うものである。
【０００８】
また、書き込み判定回路部は、並列に接続された複数の選択トランジスタにそれぞれ設けられた抵抗分割と、抵抗分割に接続された比較器と定電圧源とを備え、選択トランジスタが外部からの書き込み指令信号を入力して抵抗分割の電位を変化させ、比較器が電位変化を検知して１書き込み単位の電位に達すると、書き込み部に１書き込み単位毎の書き込み指令信号を出力するものである。
【０００９】
また、書き込み判定回路部は、直列に接続された複数の選択トランジスタにそれぞれ設けられた抵抗分割と、抵抗分割に接続された比較器と定電圧源とを備え、選択トランジスタが外部からの書き込み指令信号を入力して抵抗分割の電位を変化させ、比較器が電位変化を検知して１書き込み単位の電位に達すると、書き込み部に１書き込み単位の書き込み指令信号を出力するものである。
【００１０】
また、加算器が１書き込み単位に達したことを検知した後、書き込み指令を行うものである。
【００１１】
また、１書き込み単位が４ビットとするものである。
【００１２】
また、１書き込み単位の電位が４ビットの電位とするものである。
【００１３】
【発明の実施の形態】
実施の形態１．
以下、この発明の実施の形態１を図に基づいて説明する。なおここで本実施の形態をより理解し易くするために、メモリアレイ構成を図１２に、従来の書き込み方式を図１３に、書き込みシーケンスを図１４に示す。図１３において、書き込み回路、デコーダ６のすべてが活性化されてチャージポンプ６０からすべてのメモリセル数、例えば８ビット又は１６ビットのメモリセル５０に電荷が供給されている。
本実施の形態１では、すべてのメモリセル５０に対して同時に電荷を供給するのではなく最小ビットである、例えば４ビットまでの書き込みが可能なチャージポンプ６０ａを用い、書き込みを繰り返すことにより従来のチャージポンプ６０の小型化を図るものである。
図１は本実施の形態１の書き込み部１０を有したメモリセル５０への書き込み方式を示す構成図である。図において、チャージポンプ６０ａは最小ビットの例えば４ビットまで書き込み可能な容量を有し、従来に比較して小容量化された分、小型、小面積である。２は書き込みトランジスタ、３はプログラムセレクトゲートであり、最小ビット毎に設けられている。４はセンスアンプ、５はセンス選択トランジスタ、６はカラムデコーダである。
なお、ここでチャージポンプ６０ａ、書き込みトランジスタ２、プログラムセレクトゲート３、およびカラムデコーダ６、センスアンプ４、センス選択トランジスタ５およびプログラムセレクトゲート３とで書き込み部１０を、センスアンプ４、センス選択トランジスタ、プログラムセレクトゲート３で判定部２０を形成している。そして、前記書き込み部は、ビットライン方向に最小ビット毎に設けられている。
このような構成を有する図１１に示す半導体記憶装置１００の全ビットの書き込みを実施する場合、ロジック部１０４は最小ビットの例えば４ビットのみに電荷を供給するため、書き込み部１０の最小ビット分のカラムデコーダ６を選択するとともに、チャージポンプ６０ａ、書き込みトランジスタ２、プログラムセレクトゲート３の活性化を指令し最小ビットの１書き込み単位をメモリセル５０の書き込みを行う。
図２に本実施の形態１による書き込みシーケンスを示す。
書き込みシーケンスは、電源の立ち上げ期間、書き込み期間、メモリセルの書き込みが実施されたことを判定する書き込みベリファイ期間から成る。前述の書き込み部１０による書き込みが実施された後、判定部２０のセンスアンプ４、センス選択トランジスタ５がロジック部１０４の信号により活性化し、この判定部２０によって書き込みが実行されたことを判定する。その後ロジック部１０４の指令により最小ビットの１書き込み単位毎の書き込みを所要の回数繰り返し、全メモリセルに対応する所要のビット数に達するまで実施する。なお、本実施の形態１および以降の実施の形態２〜４においても所要ビット数を特定していないが、例えば最小ビットの２倍、最小ビットの４倍等がある。
このように本実施の形態１では、小容量、小型、小面積のチャージポンプ６０ａにより書き込みシーケンスを繰り返すことにより、半導体記憶装置１００内におけるチャージポンプ部６０ａの占める面積を小さくすることが可能となる。
【００１４】
実施の形態２．
実施の形態２による書き込みシーケンスを図３に、書き込み判定回路部２０を図４に示す。前記実施の形態１では電源の立ち上げ、書き込み、書き込みベリファイの書き込みシーケンスでもって書き込みを実施していたが、本実施の形態２では、図３に示すように前記書き込みシーケンスの前に書き込み判定期間を設けている。この書き込み判定は図４に示す書き込み判定回路部２０でよって実施される。すなわち、書き込みシーケンスの前に書き込みビット数を判定するとともに書き込み回数も判断する。この際判定する書き込みビット数はチャージポンプ６０ａの容量に対応した最小ビット例えば４ビットの１書き込み単位である。そして、前記判定された書き込みビットに対応する図１に示した書き込み部１０に設けられたデコーダ６を活性化して書き込みを行う。
図４の書き込み判定回路部２０において、抵抗分割８を有した選択トランジスタ７は半導体記憶装置１００のビットライン数と同数個互いに並列に設けられており、前記抵抗分割８に接続され書き込みビット数が最小ビットの１書き込み単位に揃うと判定する比較器９と、定電圧源１１とが設けられている。
この書き込み判定回路部２０の動作を説明する。
ロジック部１０４の指令によりメモリセル５０の書き込み順に選択トランジスタ７に信号を入力する。この場合書き込みデータがある場合にはＨ、書き込みデータが無い場合にはＬを入力する。書き込みデータがある場合、前記選択トランジスタ７がＯＮすることにより抵抗分割の電位が変化する。比較器９は前記電位が書き込みデータ数つまり１書き込み単位に達すると書き込み指令信号を、図１に示した書き込み部１０に出力し、前記書き込み部１０は書き込みおよび書き込みの判定を行う。以上のシーケンスを所要回数繰り返すことによって、全メモリセル５０の書き込みが実施される。このような本実施の形態２の構成を採用することによって、小容量、小型のチャージポンプ６０ａによる書き込み時間を短くすることが可能である。なお、この書き込み判定回路部２０は、チャージポンプ部６０ａ内、またはロジック部１０４内あるいはその他の周辺のいずれかに設けてよい。
【００１５】
実施の形態３．
実施の形態３による書き込み判定回路部２０を図５に示す。前述した実施の形態２では選択トランジスタ７を並列に設けていたが、本実施の形態３では図５に示すように直列に設けている。
動作は前述した実施の形態２と同様であるので説明を省略する。このような本実施の形態３の構成により、書き込み時間を短くすることが可能である。
【００１６】
実施の形態４．
実施の形態４による書き込み判定回路部の書き込み動作の概念を図６に示す。この実施の形態４では前述した実施の形態２の書き込み判定回路部２０に代替して加算器２０ａ（図示省略）を用いたものである。図６において、ロジック部１０４の指令により所要のメモリセル５０の書き込み順に、書き込みデータがある場合には０を、書き込みデータが無い場合には１を加算器２０ａに入力する。書き込みデータ数が最小ビットの１書き込み単位に達すると、書き込み指令信号を図７に示した書き込み部１０ａに出力し、書き込みおよび書き込みの判定を行う。この図７に示す書き込み動作は、前記加算器２０ａからの信号を受けた４ビット数に対応するメモリセル５０の書き込み回路、デコーダ６が活性化されるものであり、また書き込みの判定も同様、その対応メモリセル５０に行われるものである。
以上のシーケンスを所要回数繰り返して全メモリセル５０の書き込みが実施される。なお、この加算器２０ａはチャージポンプ６０ａ内、またはロジック部１０４内、あるいはその他の周辺のいずれかに設けてもよい。
【００１７】
【発明の効果】
この発明は以上述べたような構成の半導体記憶装置であるので、以下に示すような効果を奏する。
【００１８】
フローティングゲートを有するメモリセルをアレイ状にならべたメモリセルアレイと、ロジック部と、メモリセルアレイの書き込みを行う書き込み部とを備えた半導体記憶装置であって、外部からの書き込み指令信号を入力して書き込み部が、１書き込み単位の書き込みを行うとともに、書き込み部に設けられた判定部によって書き込みが実施されたことを判定した後、ロジック部の指令により前記１書き込み単位毎の書き込み、判定を順次繰り返し行うものであるので、書き込み部に設けられたチャージポンプを小容量化とすることができ、その結果、小面積、小型の書き込み部とすることができるという優れた効果を奏する。
【００１９】
また、書き込み部は、メモリセルアレイのビットライン方向の１書き込み単位毎に設けられているとともに、チャージポンプに接続された書き込みトランジスタと、センスアンプに接続されたセンス選択トランジスタと、前記双方のトランジスタに接続されたプログラムセレクトゲートとを備えており、ロジック部が外部指令信号を入力して１書き込み単位に達したことを検知した後、プログラムセレクトゲートをＯＮさせて書き込みを行うものであるので、前記と同様の効果を奏する。
【００２０】
またさらに、フローティングゲートを有するメモリセルをアレイ状にならべたメモリセルアレイと、ロジック部と、書き込み判定回路部と書き込み判定回路部からの信号を入力してメモリセルアレイの書き込みを行う書き込み部とを備えた半導体記憶装置であって、
書き込み判定回路部は外部からの書き込み指令信号を入力して、１書き込み単位を設定し出力するものであり、書き込み部は１書き込み単位の書き込み指令信号を入力し書き込みを行うとともに、書き込み部に設けられた判定部によって書き込みが実施されたことを判定した後、前記１書き込み単位の書き込みと判定を所要数のメモリセルに対して順次繰り返して行うものであるので、前記した効果に加えて書き込み時間を短縮することができるという優れた効果を奏する。
【００２１】
また、書き込み判定回路部は、並列に接続された複数の選択トランジスタにそれぞれ設けられた抵抗分割と、抵抗分割に接続された比較器と定電圧源とを備え、選択トランジスタが外部からの書き込み指令信号を入力して抵抗分割の電位を変化させ、比較器が電位変化を検知して１書き込み単位の電位に達すると、書き込み部に１書き込み単位の書き込み指令信号を出力するものであるので、前記したと同様の効果を奏する。
【００２２】
またさらに、書き込み判定回路部は、直列に接続された複数の選択トランジスタにそれぞれ設けられた抵抗分割と、抵抗分割に接続された比較器と定電圧源とを備え、選択トランジスタが外部からの書き込み指令信号を入力して抵抗分割の電位を変化させ、比較器が電位変化を検知して１書き込み単位の電位に達すると、書き込み部に１書き込み単位の書き込み指令信号を出力するものであるので、前記したと同様の効果を奏する。
【００２３】
また、書き込み判定回路部が加算器であるので、前記したと同様の効果を奏する。
【００２４】
また、１書き込み単位を４ビットとしたので、容易な設計でチャージポンプの小容量化がはかれ、さらにまた、１書き込み単位の電位を４ビットの電位としたので、前記に加え、書き込み時間が短縮するという効果を奏する。
【図面の簡単な説明】
【図１】この発明の実施の形態１による半導体記憶装置の書き込み方式を示す構成図である。
【図２】この発明の実施の形態１による書き込みシーケンスを示す図である。
【図３】この発明の実施の形態２による書き込みシーケンスを示す図である。
【図４】この発明の実施の形態２による書き込み判定回路を示す図である。
【図５】この発明の実施の形態３による書き込み判定回路を示す図である。
【図６】この発明の実施の形態４による書き込み動作を示す図である。
【図７】この発明の実施の形態４による書き込み方式を示す構成図である。
【図８】不揮発性メモリの書き込みを示す概念図である。
【図９】基本的なチャージポンプ回路を示す図である。
【図１０】ポンプアップ動作を示す図である。
【図１１】半導体記憶装置のレイアウトを示す図である。
【図１２】メモリアレイ構成を示す図である。
【図１３】従来の書き込み方式を示す構成図である。
【図１４】従来の書き込みシーケンスを示す図である。
【符号の説明】
２　書き込みＴｒ、３　プログラムセレクトゲート、４　センスアンプ、
５　センス選択Ｔｒ、６　カラムデコーダ、７　選択Ｔｒ、８　抵抗分割、
９　比較器、１０，１０ａ　書き込み部、１１　定電圧源、
２０，２０ａ　書き込み判定回路部、５０　メモリセル、
５１　コントロールゲート、５３　フローティングゲート、
６０，６０ａ　チャージポンプ、１００　半導体記憶装置、
１０４　ロジック部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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