(57)【要約】【課題】的確なジッターを付加して放射ノイズを効果的に低減できるジッター発生回路を提供すること。【解決手段】ジッター発生回路３は、インバータ回路６、ヒステリシスインバータ回路７、スイッチ回路８を備える。スイッチ回路８はインバータ回路６，７のいずれか一方を選択的に出力端子３ｃに接続する。スイッチ回路８の接続位置によりしきい値電圧が切り替えられ、出力端子３ｃからジッターを付加した出力クロック信号ＣＬＫＯＵＴが出力される。【選択図】　　　　図１
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【特許請求の範囲】
【請求項１】
一定周期で電圧レベルが変化する基準入力信号を入力し、該基準入力信号にジッターを付加して出力するジッター発生回路であって、
前記基準入力信号に応じて、出力を第１レベルまたは第２レベルに変化させる回路を含み、該回路は、しきい値電圧を切り替え可能に形成され、そのしきい値電圧の切り替えにより、ジッターを付加した出力信号を出力することを特徴とするジッター発生回路。
【請求項２】
ヒステリシス特性を持つヒステリシスインバータ回路と、
ヒステリシス特性を持たないインバータ回路と、
前記出力信号を出力するための出力端子と前記各インバータ回路との間に設けられたスイッチ回路と
を備え、前記スイッチ回路により、前記出力端子に接続するインバータ回路を切り替えることを特徴とする請求項１に記載のジッター発生回路。
【請求項３】
複数のトランジスタにより構成されたヒステリシスインバータ回路と、
前記ヒステリシスインバータ回路にてヒステリシスを持たすために設けられたトランジスタを該インバータ回路から切断するためのスイッチと
を備えたことを特徴とする請求項１に記載のジッター発生回路。
【請求項４】
しきい値電圧が異なる複数のゲート回路を並列接続し、
前記出力信号を出力するための出力端子と前記各ゲート回路との間に設けたスイッチ回路によって、各ゲート回路のいずれか１つを選択的に前記出力端子に接続するようにしたことを特徴とする請求項１に記載のジッター発生回路。
【請求項５】
請求項１〜４のいずれか１項に記載のジッター発生回路と、該ジッター発生回路から出力される出力信号に基づいて動作する内部回路とを備えたことを特徴とする半導体装置。
【請求項６】
請求項１〜４のいずれか１項に記載のジッター発生回路と、
前記ジッター発生回路への入力信号となるクロック信号が供給される第１内部回路と、
前記第１内部回路よりも動作タイミングに余裕がある回路であり、前記ジッター発生回路においてジッターが付加されたクロック信号が供給される第２内部回路と
を備えたことを特徴とする半導体装置。
【請求項７】
クロック信号を入力し、該クロック信号にジッターを付加して出力するジッター発生回路と、
前記ジッター発生回路への入力信号となるクロック信号が供給される第１内部回路と、
前記第１内部回路よりも動作タイミングに余裕がある回路であり、前記ジッター発生回路においてジッターが付加されたクロック信号が供給される第２内部回路と
を備えたことを特徴とする半導体装置。
【請求項８】
前記第１内部回路を動作させるための第１クロック信号を分周し、該第１クロック信号よりも低い周波数である第２クロック信号を生成して前記ジッター発生回路に入力する分周回路を備えたことを特徴とする請求項６又は７に記載の半導体装置。
【請求項９】
前記ジッター発生回路を複数備え、該各ジッター発生回路においてクロック信号に付加するジッターの量を異ならせるようにしたことを特徴とする請求項６〜８のいずれか１項に記載の半導体装置。
【請求項１０】
前記ジッター発生回路は、内部回路の動作状態に応じてクロック信号に付加するジッターの量を調節する機能を有することを特徴とする請求項６〜９のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、クロック信号等の信号に対してジッターを付加して出力するジッター発生回路、及びそのジッター発生回路を備える半導体装置に関するものである。
【０００２】
近年、半導体装置（ＬＳＩ）において、高集積化、高周波化が図られており、それに伴い、ＥＭＩ（電磁妨害）等によるノイズの発生が問題となっている。このノイズ対策として、ＣＰＵやその周辺回路を動作させるためのクロック信号にジッター（時間軸方向の揺れ）を付加することで、ノイズのピークを分散させるようにした装置が提案されている。このジッターを付加するための回路を低コストで実現し、かつ、信号周波数に応じた的確なジッターを発生できる技術が望まれている。
【０００３】
【従来の技術】
半導体装置を構成するＣＰＵやその周辺回路などは、クロック信号に同期して動作し、回路動作時の駆動電流によりノイズが放射されることが知られている。特に、半導体装置のクロック信号が高周波となると、そのクロック信号の周波数にて非常に大きなピークを持つ放射ノイズが発生するため、該ノイズによる回路誤動作が問題となる。
【０００４】
特許文献１や特許文献２等では、クロック信号の位相を変調すること、すなわち、クロック信号にジッターを与えることで、クロック周波数の拡散効果による放射ノイズの低減を図るようにした技術が開示されている。
【０００５】
特許文献１の装置は、直列接続された複数の遅延回路と、各遅延回路の出力にタップを介して接続されたマルチプレクサとを備える。各遅延回路からタップを介してマルチプレクサに入力されるクロック信号は、基準位相に対してそれぞれ位相遅延された信号となり、同マルチプレクサを制御することにより、それら位相遅延された信号のいずれかが選択的に出力される。
【０００６】
特許文献２の装置は、デジタル・アナログ変換器（ＤＡＣ）や、該ＤＡＣの入力の変化に応じて発振周波数を変える電圧制御式発振器（ＶＣＯ）等を備える。ＶＣＯはアナログスイッチを含み、ＤＡＣによりアナログスイッチのゲート電圧を変化させることにより、アナログスイッチのインピーダンスが変化する。これにより、基準のクロック信号に対してジッターを付加するようにしている。
【０００７】
また従来では、図１４に示すような半導体装置７１が実用化されている。具体的に、半導体装置７１において、クロック信号ＣＬＫがジッター発生回路７２に入力され、クロック信号ＣＬＫに対してジッターが付加される。そして、ジッターが付加されたクロック信号ＧＣＬＫ１がジッター発生回路７２からＣＰＵ７３や周辺回路（例えば、シリアルＩＯ７４、ＲＡＭ７５、カウンタ７６、タイマー７７、パラレルＩＯ７８）に供給される。
【０００８】
さらに、特許文献３では、半導体装置において複数に分割された内部論理回路の各々に、デューティ比の異なるクロック信号を供給することにより、放射ノイズの低減を図るようにした技術が開示されている。
【０００９】
【特許文献１】
特開平７−２０２６５２号公報
【特許文献２】
特開平９−９８１５２号公報
【特許文献３】
特開平１１−１１００６７号公報
【００１０】
【発明が解決しようとする課題】
ところで、一般な半導体装置は、所定範囲内の異なるクロック周波数で動作可能に設計されている。しかし、特許文献１の装置では、遅延回路に応じた固定の遅延時間が設定されてしまうため、クロック周波数が変更されると、その周波数に対応した的確なジッターを付加することができない。さらに、同装置では、遅延回路に加え、マルチプレクサやそのマルチプレクサを制御する回路が必要となるため、回路ロジックが複雑になる。特許文献２の装置でも、ＤＣＯやその発振周波数を変化させるための周辺回路（ＤＡＣ）が必要となり、回路規模が増大するといった問題が生じていた。
【００１１】
また、図１４の半導体装置７１において、ジッターを付加したクロック信号ＧＣＬＫがＣＰＵ７３や周辺回路等のシステム全体に供給されており、そのシステムは一律なジッターを含んだクロック信号ＧＣＬＫに基づいて動作される。この半導体装置７１においては、タイミングにシビアな回路（ＣＰＵ７３、シリアルＩＯ７４等）を含むことから、その回路の誤動作を考慮すると放射ノイズを低減させるための最適なジッターをクロック信号ＣＬＫに付加することができない。
【００１２】
さらに、特許文献３の装置のように、デューティ比の異なるクロック信号を供給するものでは、ＥＭＩのスペクトラムを分散させることが可能な範囲が狭く、ノイズ低減の効果を十分に得ることができない。
【００１３】
本発明は上記問題点を解決するためになされたものであって、その目的は、的確なジッターを付加して放射ノイズを効果的に低減できるジッター発生回路及び半導体装置を提供することにある。
【００１４】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明では、回路のしきい値電圧を切り替えることにより、基準入力信号の周期に応じた一定間隔のタイミングに対して出力レベルの反転タイミングが変更される。これにより、基準入力信号に対してジッターを付加した出力信号が出力される。この構成によれば、従来技術と比較して簡素な回路構成で基準入力信号にジッターを付加することが可能となる。また、基準入力信号の周波数が変化した場合、出力信号のジッターは、その基準入力信号の周波数に応じて変化する。
【００１５】
請求項２に記載の発明によれば、ヒステリシス特性を持つヒステリシスインバータ回路と、ヒステリシス特性を持たないインバータ回路と、出力端子と各インバータ回路との間に設けられたスイッチ回路とを備え、スイッチ回路によって、出力端子に接続するインバータ回路が切り替えられる。これにより、しきい値電圧が切り替えられて、出力信号にジッターを発生させることが可能となる。
【００１６】
請求項３に記載の発明によれば、ヒステリシスインバータ回路が複数のトランジスタにより構成される。ヒステリシスインバータ回路にてヒステリシスを持たすために設けられたトランジスタがスイッチによりインバータ回路から切断される。これにより、しきい値電圧が切り替えられて、出力信号にジッターを発生させることが可能となる。
【００１７】
請求項４に記載の発明によれば、しきい値電圧が異なる複数のゲート回路が並列に接続され、スイッチ回路によって、各ゲート回路のいずれか１つが選択的に出力端子に接続される。これにより、しきい値電圧が切り替えられて、出力信号にジッターを発生させることが可能となる。
【００１８】
請求項５に記載の発明によれば、ジッター発生回路によってジッターを付加した出力信号が出力され、その出力信号に基づいて内部回路を動作させることにより、内部回路の動作時に発生する放射ノイズが効果的に低減される。
【００１９】
請求項６，７に記載の発明によれば、クロック信号にジッターを付加するためのジッター発生回路と第１及び第２内部回路とを備える。そして、動作タイミングの厳しい第１内部回路には、ジッター発生回路の入力信号となるクロック信号、すなわち、ジッターを付加する前の正確なクロック信号が供給される。また、動作タイミングに余裕がある第２内部回路には、ジッター発生回路にてジッターを付加したクロック信号が供給される。この場合、動作タイミングの厳しい第１内部回路をより高速に動作させることが可能となる。また、動作タイミングに余裕がある第２内部回路へのクロック信号には大きなジッターを付加することができ、放射ノイズが効果的に低減される。よって、回路動作の高速化と放射ノイズの低減との両立を図ることが可能となる。
【００２０】
請求項８に記載の発明によれば、分周回路により、第１内部回路を動作させるための第１クロック信号が分周され、該第１クロック信号よりも低い周波数である第２クロック信号が生成される。そして、その第２クロック信号がジッター発生回路に入力され、その第２クロック信号にジッターが付加される。この場合、第２クロック信号は、第１クロック信号よりも周波数が低いため、より大きなジッターを付加することができ、放射ノイズが効果的に低減される。
【００２１】
請求項９に記載の発明によれば、ジッター発生回路を複数備え、クロック信号に付加するジッターの量を異ならせることにより、内部回路の動作速度等に応じてジッター量の異なるクロック信号を使い分けることが可能となる。このようにすると、ジッターを付加したクロック信号に基づいて動作する第２内部回路の割合を増やすことができ、放射ノイズをより効果的に低減することが可能となる。
【００２２】
請求項１０に記載の発明によれば、内部回路の動作状態に応じてクロック信号に付加するジッターの量が調節されるので、放射ノイズがより効果的に低減される。
【００２３】
【発明の実施の形態】
（第１実施形態）
以下、本発明を半導体装置に具体化した第１実施形態を図面に従って説明する。
【００２４】
図１に示すように、半導体装置１は、クロック生成回路２と、ジッター発生回路３と、選択信号生成回路４と、内部回路５とを含む。クロック生成回路２は、水晶発振子による発振信号に基づいて、基準入力信号としての入力クロック信号ＣＬＫＩＮを生成し出力する。本実施形態において、クロック生成回路２から出力される入力クロック信号ＣＬＫＩＮは、図２に示すように、一定の周期Ｔにて略正弦波状に変化する。
【００２５】
クロック生成回路２と内部回路５との間に、ジッター発生回路３が設けられており、同ジッター発生回路３は、クロック生成回路２からの入力クロック信号ＣＬＫＩＮに対してジッター（時間軸方向の揺れ）を付加した出力クロック信号ＣＬＫＯＵＴを内部回路５に出力する。
【００２６】
内部回路５は、周知のＣＰＵ５ａやその周辺回路５ｂ（例えば、ＲＡＭ、ＲＯＭ、入出力回路等）を備え、ジッター発生回路３からの出力クロック信号ＣＬＫＯＵＴに基づいて動作する。
【００２７】
選択信号生成回路４は、図示しないフリップフロップ回路を備え、クロック生成回路２からの入力クロック信号ＣＬＫＩＮに基づいて、選択信号ＶＴＳＥＬを生成しジッター発生回路３に出力する。図２に示すように、選択信号ＶＴＳＥＬの電圧レベルは、入力クロック信号ＣＬＫＩＮの周期Ｔに対応するタイミング（具体的には、入力クロック信号ＣＬＫＩＮのレベルが最大値となるタイミング）でＨレベルまたはＬレベルに変化する。
【００２８】
本実施形態のジッター発生回路３は、ヒステリシス特性を持たない通常のインバータ回路６と、ヒステリシス特性を持つヒステリシスインバータ回路７と、スイッチ回路８とを備える。ジッター発生回路３には、クロック生成回路２からの入力クロック信号ＣＬＫＩＮを入力する第１入力端子３ａと、選択信号生成回路４からの選択信号ＶＴＳＥＬを入力する第２入力端子３ｂと、出力クロック信号ＣＬＫＯＵＴを出力する出力端子３ｃとが設けられている。
【００２９】
ジッター発生回路３において、第１入力端子３ａにインバータ回路６及びヒステリシスインバータ回路７が接続されており、各インバータ回路６，７に入力クロック信号ＣＬＫＩＮが入力される。また、インバータ回路６及びヒステリシスインバータ回路７はスイッチ回路８を介して出力端子３ｃに接続されている。
【００３０】
ヒステリシスインバータ回路７のしきい値電圧（スレッショルド電圧）は、出力をＨレベル（第１レベル）からＬレベル（第２レベル）に切り替える場合、インバータ回路６のしきい値電圧よりも高く、出力をＨレベルからＬレベルに切り替える場合、インバータ回路６のしきい値電圧よりも低い。
【００３１】
インバータ回路６の出力は、図２において、入力クロック信号ＣＬＫＩＮが電圧値ＶＨ１よりも高くなるときにＨレベルからＬレベルに変化し、入力クロック信号ＣＬＫＩＮが電圧値ＶＬ１よりも低くなるときにＬレベルからＨレベルに変化する。一方、ヒステリシスインバータ回路７の出力は、入力クロック信号ＣＬＫＩＮが電圧値ＶＨ２よりも高くなるときにＨレベルからＬレベルに変化し、入力クロック信号ＣＬＫＩＮが電圧値ＶＬ２よりも低くなるときにＬレベルからＨレベルに変化する。各電圧値の関係は、ＶＨ２＞ＶＨ１＞ＶＬ１＞ＶＬ２である。
【００３２】
スイッチ回路８は、選択信号ＶＴＳＥＬの電圧レベルに応じて、インバータ回路６またはヒステリシスインバータ回路７のいずれか一方を出力端子３ｃに接続する。具体的に、スイッチ回路８は、選択信号ＶＴＳＥＬがＨレベルである場合、インバータ回路６と出力端子３ｃとを接続し、選択信号ＶＴＳＥＬがＬレベルである場合、ヒステリシスインバータ回路７と出力端子３ｃとを接続する。
【００３３】
従って、ジッター発生回路３では、図２に示すように、入力クロック信号ＣＬＫＩＮに応じて出力クロック信号ＣＬＫＯＵＴがＨレベルまたはＬレベルに変化する。詳しくは、時刻ｔ１以前では、選択信号ＶＴＳＥＬがＨレベルであり、インバータ回路６がスイッチ回路８を介して出力端子３ｃに接続されている。そのため、入力クロック信号ＣＬＫＩＮの電圧レベルが電圧値ＶＨ１よりも高くなる時刻ｔ１にて出力クロック信号ＣＬＫＯＵＴがＨレベルからＬレベルに変化する。
【００３４】
その後、選択信号ＶＴＳＥＬがＬレベルとなり、ヒステリシスインバータ回路７がスイッチ回路８を介して出力端子３ｃに接続されるため、入力クロック信号ＣＬＫＩＮの電圧レベルが電圧値ＶＬ２よりも低くなる時刻ｔ２にて出力クロック信号ＣＬＫＯＵＴがＬレベルからＨレベルに変化する。続く時刻ｔ３において、入力クロック信号ＣＬＫＩＮの電圧レベルが電圧値ＶＨ２よりも高くなると、出力クロック信号ＣＬＫＯＵＴがＨレベルからＬレベルに変化する。
【００３５】
時刻ｔ３と時刻ｔ４との間で、選択信号ＶＴＳＥＬがＨレベルとなり、インバータ回路６がスイッチ回路８を介して出力端子３ｃに接続されるため、入力クロック信号ＣＬＫＩＮの電圧レベルが電圧値ＶＬ１よりも低くなる時刻ｔ４にて出力クロック信号ＣＬＫＯＵＴがＬレベルからＨレベルに変化する。そして、時刻ｔ５においても時刻ｔ１と同様に、入力クロック信号ＣＬＫＩＮの電圧レベルが電圧値ＶＨ１よりも高くなると、出力クロック信号ＣＬＫＯＵＴがＨレベルからＬレベルに変化する。また、時刻ｔ６において、入力クロック信号ＣＬＫＩＮの電圧レベルが電圧値ＶＬ２よりも低くなると、出力クロック信号ＣＬＫＯＵＴがＬレベルからＨレベルに変化する。
【００３６】
すなわち、ジッター発生回路３の出力クロック信号ＣＬＫＯＵＴは、時刻ｔ１〜ｔ２の期間Ｔ１でＬレベルとなり、時刻ｔ２〜ｔ３の期間Ｔ２でＨレベルとなる。また、時刻ｔ３〜ｔ４の期間Ｔ３でＬレベル、時刻ｔ４〜ｔ５の期間Ｔ４でＨレベル、時刻ｔ５〜ｔ６の期間Ｔ５でＬレベルとなる。期間Ｔ１は、期間Ｔ２よりも長く、該期間Ｔ２は、期間Ｔ３も長い（Ｔ１＞Ｔ２＞Ｔ３）。また、期間Ｔ４は期間Ｔ２と等しく、期間Ｔ５は期間Ｔ１と等しい。
【００３７】
このように、本実施形態のジッター発生回路３では、選択信号ＶＴＳＥＬに基づいてスイッチ回路８の接続位置が切り替えられ、しきい値電圧が異なるインバータ回路６，７のいずれか一方が出力端子３ｃに接続される。これにより、ジッター発生回路３のしきい値電圧が変更されることとなり、入力クロック信号ＣＬＫＩＮの周期Ｔに応じた一定間隔のタイミングに対して出力レベルの反転タイミングが変化する。その結果、ジッターを付加した出力クロック信号ＣＬＫＯＵＴがジッター発生回路３から出力される。
【００３８】
以上記述したように、上記実施形態によれば、下記の効果を奏する。
（１）ジッター発生回路３は、インバータ回路６、ヒステリシスインバータ回路７、及びスイッチ回路８により構成されている。この場合、従来技術と比較して簡素な回路構成でジッターを付加することができる。また、半導体装置１の用途などによって、入力クロック信号ＣＬＫＩＮの周波数が変更される場合、出力クロック信号ＣＬＫＯＵＴのジッターはその周波数に応じて変化し、入力クロック信号ＣＬＫＩＮに対するジッターの比率を略一定に維持できる。よって、半導体装置１の放射ノイズを効果的に低減することができる。
【００３９】
（２）シンプルな回路でジッター発生回路３を構成できることから、半導体装置１の製造コストを低減することができる。
（３）選択信号生成回路４は、クロック生成回路２からの入力クロック信号ＣＬＫＩＮに基づき選択信号ＶＴＳＥＬを生成し、同選択信号ＶＴＳＥＬによってスイッチ回路８の接続位置を切り替えるようにした。このようにすれば、入力クロック信号ＣＬＫＩＮに応じた的確な選択信号ＶＴＳＥＬを生成できる。また、選択信号生成回路４は、フリップフロップ回路を用いた比較的シンプルな回路構成であるので、実用上好ましいものとなる。
【００４０】
（第２実施形態）
以下、本発明を具体化した第２実施形態を説明する。本実施形態の半導体装置は、第１実施形態におけるジッター発生回路３に代えて、図３に示すジッター発生回路１１を備えている。なお、半導体装置を構成するクロック生成回路２、選択信号生成回路４、及び内部回路５は第１実施形態と同一であるためその詳細な説明は省略する。
【００４１】
図３に示すように、ジッター発生回路１１には、クロック生成回路２からの入力クロック信号ＣＬＫＩＮを入力する第１入力端子１１ａと、選択信号生成回路４からの選択信号ＶＴＳＥＬを入力する第２入力端子１１ｂと、出力クロック信号ＣＬＫＯＵＴを出力する出力端子１１ｃとが設けられている。
【００４２】
ジッター発生回路１１は、ＰチャネルＭＯＳトランジスタＴＰ１〜ＴＰ４及びＮチャネルＭＯＳトランジスタＴＮ１〜ＴＮ４とにより構成されている。ジッター発生回路１１において、電源ＶｃｃとグランドＧＮＤとの間に、ＰチャネルＭＯＳトランジスタＴＰ１，ＴＰ２とＮチャネルＭＯＳトランジスタＴＮ１，ＴＮ２とが直列に接続されている。これらトランジスタＴＰ１，ＴＰ２，ＴＮ１，ＴＮ２の各ゲート端子は、第１入力端子１１ａに接続され、各ゲート端子には入力クロック信号ＣＬＫＩＮが入力される。トランジスタＴＰ１とトランジスタＴＰ２との間の接続部は、ＰチャネルＭＯＳトランジスタＴＰ３及びＮチャネルＭＯＳトランジスタＴＮ４を介してグランドＧＮＤに接続されている。また、トランジスタＴＮ１とトランジスタＴＮ２との間の接続部は、ＮチャネルトＭＯＳランジスタＴＮ３及びＰチャネルＭＯＳトランジスタＴＰ４を介して電源Ｖｃｃに接続されている。
【００４３】
トランジスタＴＰ３のゲート端子はトランジスタＴＮ３のゲート端子と接続され、その接続部は、トランジスタＴＰ２とトランジスタＴＮ１との間、及び出力端子１１ｃに接続されている。また、トランジスタＴＮ４及びトランジスタＴＰ４のゲート端子は第２入力端子１１ｂに接続され、それらゲート端子には、選択信号生成回路４で生成された選択信号ＶＴＳＥＬが入力される。
【００４４】
ジッター発生回路１１において、トランジスタＴＰ３，ＴＰ４，ＴＮ３，ＴＮ４を除く回路、つまり、トランジスタＴＰ１，ＴＰ２，ＴＮ１，ＴＮ２とからなる回路は、通常のインバータ回路として機能する。また、ジッター発生回路１１において、トランジスタＴＮ４を省略してトランジスタＴＰ３をグランドＧＮＤに接続し、トランジスタＴＰ４を省略してトランジスタＴＮ３を電源Ｖｃｃに接続する場合には、ヒステリシスインバータ回路として機能する。トランジスタＴＰ３とトランジスタＴＮ３は、トランジスタＴＰ１，ＴＰ２，ＴＮ１，ＴＮ２により構成されるインバータ回路に対して、ヒステリシス特性を持たすためのトランジスタである。また、トランジスタＴＮ４及びトランジスタＴＰ４は、トランジスタＴＰ３及びトランジスタＴＮ３をインバータ回路から切断するためのスイッチの役割を果たす。
【００４５】
ジッター発生回路１１において、選択信号ＶＴＳＥＬがＨレベルであり、トランジスタＴＮ４がオンする場合、出力クロック信号ＣＬＫＯＵＴをＬレベルからＨレベルに変化させるためのしきい値電圧が低くなる。一方、選択信号ＶＴＳＥＬがＬレベルであり、トランジスタＴＰ４がオンする場合、出力クロック信号ＣＬＫＯＵＴをＨレベルからＬレベルに変化させるためのしきい値電圧は高くなる。
【００４６】
詳しくは、ジッター発生回路１１にＨレベルの選択信号ＶＴＳＥＬが入力される場合、トランジスタＴＮ４はオンし、トランジスタＴＰ４はオフする。この状態で、入力クロック信号ＣＬＫＩＮの電圧レベルが高く、出力端子１１ｃ（出力クロック信号ＣＬＫＯＵＴ）がＬレベルであるとき、トランジスタＴＰ３はオンする。従って、出力端子１１ｃをＬレベルからＨレベルとするためのしきい値電圧は、トランジスタＴＰ１，ＴＰ２，ＴＮ１，ＴＮ２とからなるインバータ回路のしきい値電圧よりも低くなる。また、入力クロック信号ＣＬＫＩＮの電圧レベルが低く、出力端子１１ｃがＨレベルであるとき、トランジスタＴＰ３はオフする。このとき、トランジスタＴＰ４はオフであるので、トランジスタＴＮ３には電源Ｖｃｃが供給されず、同トランジスタＴＮ３がインバータ回路から切断された状態となっている。よって、出力端子１１ｃをＨレベルからＬレベルとするためのしきい値電圧は、トランジスタＴＰ１，ＴＰ２，ＴＮ１，ＴＮ２とからなるインバータ回路のしきい値電圧と等しい。
【００４７】
一方、ジッター発生回路１１にＬレベルの選択信号ＶＴＳＥＬが入力される場合、トランジスタＴＮ４はオフし、トランジスタＴＰ４はオンする。この状態では、出力端子１１ｃをＨレベルからＬレベルとするためのしきい値電圧は、トランジスタＴＰ１，ＴＰ２，ＴＮ１，ＴＮ２とからなるインバータ回路のしきい値電圧よりも高くなる。また、出力端子１１ｃをＬレベルからＨレベルとするためのしきい値電圧は、トランジスタＴＰ１，ＴＰ２，ＴＮ１，ＴＮ２とからなるインバータ回路のしきい値電圧と等しい。
【００４８】
従って、ジッター発生回路１１では、図４に示すように、選択信号ＶＴＳＥＬがＨレベルである場合、入力クロック信号ＣＬＫＩＮが電圧値ＶＨ１よりも高くなるとき（時刻ｔ１１，ｔ１５）、出力クロック信号ＣＬＫＯＵＴはＨレベルからＬレベルに変化する。また、選択信号ＶＴＳＥＬがＨレベルであり、入力クロック信号ＣＬＫＩＮが電圧値ＶＬ２よりも低くなるとき（時刻ｔ１４）、出力クロック信号ＣＬＫＯＵＴはＬレベルからＨレベルに変化する。
【００４９】
一方、選択信号ＶＴＳＥＬがＬレベルである場合、入力クロック信号ＣＬＫＩＮが電圧値ＶＨ２よりも高くなるとき（時刻ｔ１３）、出力クロック信号ＣＬＫＯＵＴはＨレベルからＬレベルに変化する。また、選択信号ＶＴＳＥＬがＬレベルであり、入力クロック信号ＣＬＫＩＮが電圧値ＶＬ１よりも低くなるとき（時刻ｔ１２，ｔ１６）、出力クロック信号ＣＬＫＯＵＴはＬレベルからＨレベルに変化する。
【００５０】
すなわち、ジッター発生回路１１の出力クロック信号ＣＬＫＯＵＴは、時刻ｔ１１〜ｔ１２の期間Ｔ１１でＬレベルとなり、時刻ｔ１２〜ｔ１３の期間Ｔ１２でＨレベルとなる。また、時刻ｔ１３〜ｔ１４の期間Ｔ１３でＬレベル、時刻ｔ１４〜ｔ１５の期間Ｔ１４でＨレベル、時刻ｔ１５〜ｔ１６の期間Ｔ１５でＬレベルとなる。ここで、期間Ｔ１１は、期間Ｔ１３及び期間Ｔ１５と等しく、期間Ｔ１２よりも短い（Ｔ１１＝Ｔ１３＝Ｔ１５＜Ｔ１２）。また、期間Ｔ１４は、期間Ｔ１１も短い（Ｔ１１＞Ｔ１４）。
【００５１】
このように、本実施形態のジッター発生回路１１においても、選択信号ＶＴＳＥＬに応じてしきい値電圧が変更されるため、入力クロック信号ＣＬＫＩＮの周期Ｔに応じた一定間隔のタイミングに対して出力レベルの反転タイミングが変化する。それにより、ジッターを付加した出力クロック信号ＣＬＫＯＵＴが出力される。
【００５２】
以上記述したように、上記実施形態によれば、下記の効果を奏する。
（１）ジッター発生回路１１は、ＭＯＳトランジスタＴＰ１〜ＴＰ４，ＴＮ１〜ＴＮ４によって構成されている。この場合、従来技術と比較して簡素な回路構成でジッターを付加することができる。また、入力クロック信号ＣＬＫＩＮの周波数が変更される場合、出力クロック信号ＣＬＫＯＵＴのジッターは、周波数に応じて変化するため、半導体装置１の放射ノイズを効果的に低減することができる。
【００５３】
上記第１及び第２実施形態は、次に示すように変更することもできる。
・上記第１及び第２実施形態のジッター発生回路３，１１に代えて、図５に示すジッター発生回路２１や図６に示すジッター発生回路３１を用いてもよい。
【００５４】
詳しくは、図５のジッター発生回路２１は、ヒステリシス特性を持たない通常のナンド回路２２と、ヒステリシス特性をもつナンド回路２３と、インバータ回路２４とを備える。ジッター発生回路２１には、入力クロック信号ＣＬＫＩＮを入力する第１入力端子２１ａと、制御信号ＣＮＴＬを入力する第２入力端子２１ｂと、出力クロック信号ＣＬＫＯＵＴを出力する出力端子２１ｃとが設けられている。第１入力端子２１ａは、ナンド回路２２及びナンド回路２３の一方の入力端子に接続され、第２入力端子２１ｂは、ナンド回路２２の他方の入力端子に接続されるとともに、インバータ回路２４を介してナンド回路２３の他方の入力端子に接続されている。また、ナンド回路２２及びナンド回路２３は、出力端子２１ｃに接続されている。
【００５５】
このジッター発生回路２１においても、上記各実施形態と同様に、制御信号ＣＮＴＬの電圧レベルに応じてしきい値電圧が変更されることとなり、ジッターを付加した出力クロック信号ＣＬＫＯＵＴを出力することができる。
【００５６】
図６のジッター発生回路３１は、ＰチャネルＭＯＳトランジスタＴＰ５及びＮチャネルＭＯＳトランジスタＴＮ５からなる第１のインバータ回路３２、ＰチャネルＭＯＳトランジスタＴＰ６及びＮチャネルＭＯＳトランジスタＴＮ６からなる第２のインバータ回路３３、スイッチ回路３４を備える。また、ジッター発生回路３１には、クロック生成回路２からの入力クロック信号ＣＬＫＩＮを入力する第１入力端子３１ａと、選択信号生成回路４からの選択信号ＶＴＳＥＬを入力する第２入力端子３１ｂと、出力クロック信号ＣＬＫＯＵＴを出力する出力端子３１ｃとが設けられている。第１入力端子３１ａには第１及び第２のインバータ回路３２，３３が接続されており、各回路３２，３３は、スイッチ回路３４を介して出力端子３１ｃに接続されている。スイッチ回路３４は、選択信号ＶＴＳＥＬの電圧レベルに応じて、第１又は第２のインバータ回路３２，３３のいずれか一方を出力端子３１ｃに接続する。
【００５７】
また、ジッター発生回路３１では、第１のインバータ回路３２のしきい値電圧Ｖｔｈ１は、第２のインバータ回路３３のしきい値電圧Ｖｔｈ２よりも低くなるよう設定されている。具体的に、第１のインバータ回路３２ではトランジスタＴＰ５の駆動能力をトランジスタＴＮ５の駆動能力よりも小さくし、第２のインバータ回路３３ではトランジスタＴＰ６の駆動能力をトランジスタＴＮ６の駆動能力よりも大きくしている。なお、各トランジスタＴＰ５，ＴＰ６，ＴＮ５，ＴＮ６の駆動能力は、ゲート長を変更することにより調整する。
【００５８】
このジッター発生回路３１においても、上記各実施形態と同様に、選択信号ＶＴＳＥＬの電圧レベルに応じてしきい値電圧が変更されることとなり、ジッターを付加した出力クロック信号ＣＬＫＯＵＴを出力することができる。
【００５９】
なお、ジッター発生回路３１は、しきい値電圧の異なる２つのインバータ回路３２，３３を並列接続するものであるが、しきい値電圧の異なる３つ以上のインバータ回路を並列接続したジッター発生回路を構成してもよい。この場合にも、出力端子と各インバータ回路との間にスイッチ回路を設け、同スイッチ回路によって、各インバータ回路のいずれか１つを選択的に出力端子に接続するよう構成する。
【００６０】
・クロック生成回路２にて生成されるクロック信号が矩形波状である場合には、図７に示すように、コンデンサＣと抵抗ＲとからなるＣＲ回路４１をクロック生成回路２とジッター発生回路３，１１，２１，３１との間に設けるようにする。このようにすれば、矩形波状のクロック信号ＣＬＫがＣＲ回路４１を通過することで正弦波状になだらかに変化する。その結果、ジッター発生回路３，１１，２１，３１において、クロック信号ＣＬＫに応じた適切なジッターを付加することが可能となる。
【００６１】
・上記各実施形態では、内部回路５（ＣＰＵ５ａやその周辺回路５ｂ）を動作させるためのクロック信号に適用するものであったが、これ以外に、例えば、データ通信において用いられる同期信号等に適用してもよい。
【００６２】
（第３実施形態）
図８は、第３実施形態の半導体装置５１を示す構成図である。
半導体装置５１は、ジッター発生回路５２、ＣＰＵ５３、シリアルインターフェース（シリアルＩＯ）５４、ＲＡＭ５５、カウンタ５６、タイマー５７、パラレルインターフェース（パラレルＩＯ）５８を含む。
【００６３】
半導体装置５１に含まれる各回路のうち、ＣＰＵ５３、シリアルＩＯ５４、ＲＡＭ５５は、動作タイミングの厳しい回路（第１内部回路）であり、カウンタ５６、タイマー５７、パラレルＩＯ５８は、動作タイミングに比較的に余裕がある回路（第２内部回路）である。
【００６４】
半導体装置５１において、外部からのクロック信号ＣＬＫがジッター発生回路５２、ＣＰＵ５３、シリアルＩＯ５４、ＲＡＭ５５に入力される。ジッター発生回路５２は、クロック信号ＣＬＫに対してジッターを付加し、そのジッターを付加したクロック信号ＧＣＬＫをカウンタ５６、タイマー５７、パラレルＩＯ５８に供給する。なお、ジッター発生回路５２としては、上記各実施形態のジッター発生回路３，１１，２１，３１を用いてもよいし、一般的なジッター発生回路を用いてもよい。
【００６５】
半導体装置５１では、ジッター発生回路の入力信号となるクロック信号、すなわち、ジッターを付加しない正確なクロック信号ＣＬＫが動作タイミングの厳しい第１内部回路（ＣＰＵ５３、シリアルＩＯ５４、ＲＡＭ５５）に供給されるため、各回路５３，５４，５５を高速に動作させることができる。
【００６６】
また、ジッター発生回路５２でジッターを付加したクロック信号ＧＣＬＫが動作タイミングに余裕がある第２内部回路（カウンタ５６、タイマー５７、パラレルＩＯ５８）に供給される。図１４に示す従来の半導体装置７１のように、ジッターを付加したクロック信号ＧＣＬＫによりシステム全体を動作させる場合、クロック信号ＣＬＫに付加することができるジッターの量としては比較的狭い範囲でしか設定することができない。これに対して、本実施形態では、動作タイミングに余裕がある回路のみに、ジッターを付加したクロック信号ＧＣＬＫを供給するようにしたので、より大きなジッターをクロック信号ＧＣＬＫに付加することが可能となり、放射ノイズを効果的に低減することができる。
【００６７】
このように、本実施形態の半導体装置５１では、回路動作の高速化と放射ノイズの低減との両立を図ることができる。
（第４実施形態）
図９は、第４実施形態の半導体装置６１を示す構成図である。なお、本実施形態において、上述した第３実施形態の構成と同等であるものについては図面に同一の符号を付している。以下には第３実施形態との相違点を中心に説明する。
【００６８】
すなわち、半導体装置６１は、第３実施形態の各回路（ジッター発生回路５２、ＣＰＵ５３、シリアルＩＯ５４、ＲＡＭ５５、カウンタ５６、タイマー５７、パラレルＩＯ５８）に加えて、分周回路６２，６３を備える。
【００６９】
半導体装置６１において、外部からのクロック信号ＣＬＫが分周回路６２に入力されている。分周回路６２は、クロック信号ＣＬＫを所定の分周比で分周して、クロック信号ＣＬＫよりも低周波数であるクロック信号ＣＬＫ１を出力する。分周回路６２から出力されたクロック信号ＣＬＫ１は、ジッター発生回路５２に入力される。ジッター発生回路５２は、分周回路６２からのクロック信号ＣＬＫ１に対してジッターを付加し、クロック信号ＧＣＬＫ１をカウンタ５６、タイマー５７、分周回路６３に供給する。
【００７０】
分周回路６３は、クロック信号ＧＣＬＫ１を所定の分周比で分周して、クロック信号ＧＣＬＫ１よりも低周波数であるクロック信号ＧＣＬＫ２を出力する。そのクロック信号ＧＣＬＫ２は、パラレルＩＯ５８に入力される。
【００７１】
半導体装置６１におけるＣＰＵ５３、シリアルＩＯ５４、ＲＡＭ５５は外部から入力されるクロック信号ＣＬＫに基づき高速に動作する。また、カウンタ５６及びタイマー５７は、ジッターが付加されたクロック信号ＧＣＬＫ１に基づいて低速に動作する。さらに、パラレルＩＯ５８は、クロック信号ＧＣＬＫ２に基づいて、カウンタ５６及びタイマー５７よりも低速に動作する。
【００７２】
すなわち、本実施形態において、第２内部回路（カウンタ５６、タイマー５７、パラレルＩＯ５８）は、第１内部回路（ＣＰＵ５３、シリアルＩＯ５４、ＲＡＭ５５）よりも動作速度の遅い回路であり、第２内部回路を動作させるためのクロック信号ＧＣＬＫ１，ＧＣＬＫ２にジッターが付加されている。この場合、クロック信号ＧＣＬＫ１，ＧＣＬＫ２は、クロック信号ＣＬＫよりも周波数が低いため、より大きなジッターを付加することができる。よって、半導体装置６１の放射ノイズを効果的に低減することができる。
【００７３】
（第５実施形態）
図１０は、第５実施形態の半導体装置６５を示す構成図である。なお、同図において、上述した第４実施形態の構成と同等であるものについては同一の符号を付している。以下には第４実施形態との相違点を中心に説明する。
【００７４】
本実施形態の半導体装置６５は、２つのジッター発生回路５２，６６を備えており、内部回路の動作速度に応じてクロック信号に付加するジッターの量を異ならせるよう構成している。
【００７５】
詳しくは、半導体装置６５において、分周回路６２から出力されるクロック信号ＣＬＫ１が分周回路６３に入力されている。分周回路６３は、クロック信号ＣＬＫ１を所定の分周比で分周して、クロック信号ＣＬＫ１よりも低周波数であるクロック信号ＣＬＫ２を出力する。
【００７６】
ジッター発生回路５２は、分周回路６２からのクロック信号ＣＬＫ１に対してジッターを付加し、クロック信号ＧＣＬＫ１をカウンタ５６やタイマー５７に供給する。一方、ジッター発生回路６６は、分周回路６３からのクロック信号ＣＬＫ２に対してジッターを付加し、クロック信号ＧＣＬＫ２をパラレルＩＯに供給する。ここで、ジッター発生回路６６は、ジッター発生回路５２よりも大きなジッターを付加する。
【００７７】
半導体装置６５によれば、内部回路の動作速度に応じた的確なジッターをクロック信号ＣＬＫ１，ＣＬＫ２に付加することができる。またこの場合、ジッターを付加したクロック信号ＧＣＬＫ１，ＧＣＬＫ２に基づいて動作する内部回路の割合を増やすことが可能となる。よって、半導体装置６５の放射ノイズをより効果的に低減することができる。
【００７８】
上記各実施形態は、次に示すように変更することもできる。
・半導体装置５１，６１，６５のジッター発生回路５２，６６に、内部回路の動作状態に応じてジッター量を調節する機能を設けてもよい。
【００７９】
具体的には、第３実施形態のジッター発生回路５２にジッターの量を調節する機能を設けた場合について以下に説明する。
図１１に示すように、半導体装置５１ａにおけるジッター発生回路５２は、第１発生部５２ａと第２発生部５２ｂとを含み、ＣＰＵ５３から出力されるモード信号ＭＯＤＥに基づいて、各発生部５２ａ，５２ｂのいずれか一方が活性化される。ジッター発生回路５２において、第１発生部５２ａが活性化されるときには、小さなジッターがクロック信号ＣＬＫに付加され、第２発生部５２ｂが活性化されるときには、大きなジッターがクロック信号ＣＬＫに付加されるようになっている。
【００８０】
半導体装置５１ａの動作モードとしては、テストモード、スリープモード、高速動作モード、低速動作モード等の各種の動作モードがある。ＣＰＵ５３は、その時々の動作モードを判定し、その動作モードに応じたモード信号ＭＯＤＥを出力する。例えば、半導体装置５１ａにおける動作モードが高速動作モードから低速動作モードに移行する場合、ＣＰＵ５３から出力されるモード信号ＭＯＤＥがＨレベルからＬレベルに反転される。そして、モード信号ＭＯＤＥに基づいて、ジッター発生回路５２の第１発生部５２ａが非活性化されるとともに第２発生部５２ｂが活性化される。これにより、クロック信号ＣＬＫには大きなジッターが付加されるようになる。
【００８１】
このように、半導体装置５１ａの動作状態に応じてジッター量を調節することにより、半導体装置５１ａの放射ノイズを効果的に低下させることができる。また、半導体装置５１ａの試験時に、テスト用のモード信号に基づいてジッター量を切り換えることにより、その試験を容易に行うことができる。
【００８２】
・図１２に示す半導体装置５１ｂのように、電源電圧に応じてジッター量を調節するよう構成してもよい。すなわち、半導体装置５１ｂには、ＣＰＵ５３等の各回路に供給される電源電圧を監視する電源電圧監視回路５９が設けられており、電源電圧のレベルに応じた制御信号ＣＯＮが電源電圧監視回路５９から出力される。この制御信号ＣＯＮに基づいて、各発生部５２ａ，５２ｂのいずれか一方が活性化される。
【００８３】
例えば、電源電圧が所定値よりも低下したときに制御信号ＣＯＮはＬレベルからＨレベルに反転される。そして、その制御信号ＣＯＮに基づいて、ジッター発生回路５２の第１発生部５２ａが活性化されるとともに第２発生部５２ｂが非活性化される。これにより、クロック信号ＣＬＫには小さなジッターが付加されるようになる。つまり、半導体装置５１ｂが低電圧状態で動作するときには、クロック信号ＣＬＫに付加するジッター量が低減され、半導体装置５１ｂが高電圧状態で動作するときには、クロック信号ＣＬＫに付加するジッター量が増加される。
【００８４】
半導体装置５１ｂが低電圧状態となる場合、放射ノイズが小さくなり、回路の動作速度マージンが減少する。そのため、ジッター量を小さくすることで回路誤動作を防止することができる。一方、半導体装置５１ｂが高電圧状態となる場合には、放射ノイズが大きくなり、回路の動作速度マージンが増大する。そのため、ジッター量を大きくすることで、放射ノイズを効果的に低減することができる。
【００８５】
さらに、半導体装置５１ａ，５１ｂにおいて、クロック信号ＣＬＫの周波数を検知する検出回路を設け、その検出結果によりジッター量を調節するように構成してもよい。また、半導体装置５１ａ，５１ｂにおいて、ＣＰＵ５３が取得した電源電圧に関する情報等によりジッター量を調節するように構成してもよい。
【００８６】
・半導体装置５１ａ，５１ｂのジッター発生回路５２は、２つの発生部５２ａ，５２ｂを備え、クロック信号ＣＬＫに付加するジッター量を２段階で切り換える構成であるが、３つ以上の複数の発生部を備え、ジッター量を多段階で切り換える構成としてもよい。また、ジッター発生回路には、外部から入力される設定信号に応じて任意のジッター量を調節できるものも実用化されている。そのジッター発生回路を用いる場合、各動作モードに応じた設定信号によりジッター量を調節するよう構成してもよい。
【００８７】
・第５実施形態の半導体装置６５は、２つのジッター発生回路５２，６６を備え、各ジッター発生回路５２，６６では、ジッターを付加していない正確なクロック信号ＣＬＫ１，ＣＬＫ２に対して異なるジッターを付加する構成であるが、これに限定されるものではない。例えば、図１３に示す半導体装置６５ａのように、第１ジッター発生回路５２でジッターを付加したクロック信号に対して第２ジッター発生回路６６ａで更にジッターを付加するように構成してもよい。つまり、半導体装置６５ａにおける第２ジッター発生回路６６ａは、クロック信号のジッター量を増加させるジッター増加回路として機能する。
【００８８】
この半導体装置６５ａによれば、それぞれ独立してジッターを発生させる半導体装置６５と比較して、第２ジッター発生回路６６ａの回路規模を小さくすることが可能となる。また、カウンタ５６及びタイマー５７を動作させるためのクロック信号ＧＣＬＫ１のジッター量と、パラレルＩＯ５８を動作させるためのクロック信号ＧＣＬＫ２のジッター量とを確実に異ならせることができる。
【００８９】
・半導体装置６５，６５ａでは、２つのジッター発生回路５２，６６を設けるものであるが、３つ以上の複数のジッター発生回路を設けてもよい。
以上の様々な実施の形態をまとめると、以下のようになる。
（付記１）一定周期で電圧レベルが変化する基準入力信号を入力し、該基準入力信号にジッターを付加して出力するジッター発生回路であって、
前記基準入力信号に応じて、出力を第１レベルまたは第２レベルに変化させる回路を含み、該回路は、しきい値電圧を切り替え可能に形成され、そのしきい値電圧の切り替えにより、ジッターを付加した出力信号を出力することを特徴とするジッター発生回路。
（付記２）ヒステリシス特性を持つヒステリシスインバータ回路と、
ヒステリシス特性を持たないインバータ回路と、
前記出力信号を出力するための出力端子と前記各インバータ回路との間に設けられたスイッチ回路と
を備え、前記スイッチ回路により、前記出力端子に接続するインバータ回路を切り替えることを特徴とする付記１に記載のジッター発生回路。
（付記３）複数のトランジスタにより構成されたヒステリシスインバータ回路と、
前記ヒステリシスインバータ回路にてヒステリシスを持たすために設けられたトランジスタを該インバータ回路から切断するためのスイッチと
を備えたことを特徴とする付記１に記載のジッター発生回路。
（付記４）しきい値電圧が異なる複数のゲート回路を並列接続し、
前記出力信号を出力するための出力端子と前記各ゲート回路との間に設けたスイッチ回路によって、各ゲート回路のいずれか１つを選択的に前記出力端子に接続するようにしたことを特徴とする付記１に記載のジッター発生回路。
（付記５）付記１〜４のいずれかに記載のジッター発生回路と、該ジッター発生回路から出力される出力信号に基づいて動作する内部回路とを備えたことを特徴とする半導体装置。
（付記６）前記基準入力信号としてのクロック信号を生成するクロック生成回路と、該クロック生成回路と前記ジッター発生回路との間に設けられ、矩形波状に変化する前記クロック信号を正弦波状にするための回路とを備えたことを特徴とする付記５に記載の半導体装置。
（付記７）前記基準入力信号としてのクロック信号を生成するクロック生成回路と、前記クロック信号生成回路にて生成した基準入力信号に基づいて、選択信号を生成する選択信号生成回路とを備え、該選択信号により前記しきい値電圧を切り替えるようにしたことを特徴とする付記５に記載の半導体装置。
（付記８）付記１〜４のいずれかに記載のジッター発生回路と、
前記ジッター発生回路への入力信号となるクロック信号が供給される第１内部回路と、
前記第１内部回路よりも動作タイミングに余裕がある回路であり、前記ジッター発生回路においてジッターが付加されたクロック信号が供給される第２内部回路と
を備えたことを特徴とする半導体装置。
（付記９）クロック信号を入力し、該クロック信号にジッターを付加して出力するジッター発生回路と、
前記ジッター発生回路への入力信号となるクロック信号が供給される第１内部回路と、
前記第１内部回路よりも動作タイミングに余裕がある回路であり、前記ジッター発生回路においてジッターが付加されたクロック信号が供給される第２内部回路と
を備えたことを特徴とする半導体装置。
（付記１０）前記第１内部回路を動作させるための第１クロック信号を分周し、該第１クロック信号よりも低い周波数である第２クロック信号を生成して前記ジッター発生回路に入力する分周回路を備えたことを特徴とする付記８又は９に記載の半導体装置。
（付記１１）前記ジッター発生回路を複数備え、該各ジッター発生回路においてクロック信号に付加するジッターの量を異ならせるようにしたことを特徴とする付記８〜１０のいずれかに記載の半導体装置。
（付記１２）前記ジッター発生回路は、内部回路の動作状態に応じてクロック信号に付加するジッターの量を調節する機能を有することを特徴とする付記８〜１１のいずれかに記載の半導体装置。
（付記１３）前記ジッター発生回路のジッター量は、前記内部回路への電源電圧に応じて調節されることを特徴とする付記１２に記載の半導体装置。
（付記１４）前記ジッター発生回路のジッター量は、前記内部回路の動作速度に応じて調節されることを特徴とする付記１２に記載の半導体装置。
（付記１５）クロック信号に対してジッターを付加する第１ジッター発生回路と、そのジッターを付加したクロック信号に対して更にジッターを付加する第２ジッター発生回路とを備えることを特徴とする付記１１に記載の半導体装置。
（付記１６）第１ジッター発生回路と、該第１ジッター発生回路よりも周波数が低いクロック信号が入力される第２ジッター発生回路とを備え、前記第２ジッター発生回路は、前記第１ジッター発生回路よりも大きなジッターを付加することを特徴とする付記１１に記載の半導体装置。
【００９０】
【発明の効果】
以上詳述したように、本発明によれば、的確なジッターを付加することで半導体装置の放射ノイズを効果的に低減することができる。
【図面の簡単な説明】
【図１】第１実施形態の半導体装置を示す構成図である。
【図２】同実施形態のジッター発生回路の動作波形図である。
【図３】第２実施形態のジッター発生回路を示す回路図である。
【図４】同実施形態のジッター発生回路の動作波形図である。
【図５】別例のジッター発生回路を示す回路図である。
【図６】別例のジッター発生回路を示す回路図である。
【図７】ＣＲ回路を示す回路図である。
【図８】第３実施形態の半導体装置を示す構成図である。
【図９】第４実施形態の半導体装置を示す構成図である。
【図１０】第５実施形態の半導体装置を示す構成図である。
【図１１】別例の半導体装置を示す構成図である。
【図１２】別例の半導体装置を示す構成図である。
【図１３】別例の半導体装置を示す構成図である。
【図１４】従来の半導体装置を示す構成図である。
【符号の説明】
１，５１，５１ａ，５１ｂ，６１，６５，６５ａ　半導体装置
３，１１，２１，３１，５２，６６，６６ａ　ジッター発生回路
３ｃ，１１ｃ，２１ｃ，３１ｃ　出力端子
５　内部回路
６　ゲート回路としてのインバータ回路
７　ゲート回路としてのヒステリシスインバータ回路
８　スイッチ回路
２２，２３　ゲート回路としてのナンド回路
３２，３３　ゲート回路としてのインバータ回路
３４　スイッチ回路
６２，６３　分周回路
ＣＬＫ，ＣＬＫ１，ＣＬＫ２　クロック信号
ＣＬＫＩＮ　基準入力信号としての入力クロック信号
ＣＬＫＯＵＴ　出力信号としての出力クロック信号
ＧＣＬＫ，ＧＣＬＫ１，ＧＣＬＫ２　クロック信号
ＴＮ１〜ＴＮ４　ＮチャネルＭＯＳトランジスタ
ＴＰ１〜ＴＰ４　ＰチャネルＭＯＳトランジスタ
【図１】
2004129198.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2004129198.tif 000009
【図８】
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【図９】
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【図１０】
2004129198.tif 000012
【図１１】
2004129198.tif 000013
【図１２】
2004129198.tif 000014
【図１３】
2004129198.tif 000015
【図１４】
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