(57)【要約】【課題】単一の高ｋ誘電体または強誘電体層を用いて、減結合キャパシタおよびアナログ・キャパシタ部分１５０が形成される半導体装置およびそれを作る方法を提供する。【解決手段】アナログ・キャパシタ１５０は、アナログ・キャパシタ部分１５２、１５４、１５６、１５８を相互に直列に結合することによって形成され、ここで、そのキャパシタ部分が逆極性の関係で接続されることによって、そのアナログ・キャパシタ１５０が対称的な性能特性を得ている。【選択図】図５Ａ
2004214668.tif 000002
【特許請求の範囲】
【請求項１】
ウエハの上に誘電体層を形成し、
前記誘電体層を用いて減結合キャパシタおよび複数のアナログ・キャパシタ部分を形成し、
前記アナログ・キャパシタ部分を２つ以上直列に結合してアナログ・キャパシタを形成する
ステップを備える、ミクスド信号半導体装置におけるキャパシタの作製方法。
【請求項２】
直列に結合される第一および第二のアナログ・キャパシタ部分を備え、その第一および第二のアナログ・キャパシタ部分は、誘電体層の第一および第二の部分をそれぞれ備えるアナログ・キャパシタと、
前記誘電体層の第三の部分を備える減結合キャパシタと
を備える半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に半導体装置に関し、より詳しくは、アナログおよびデジタルＭＩＭキャパシタおよび半導体装置製品の製造においてそれらを作製する方法に関する。
【背景技術】
【０００２】
電荷の蓄積、フィルタリング、ＤＣ電圧レベルの阻止および電圧供給の安定化（例えば、ＤＣ電源からのスイッチング・ノイズの減結合若しくはデカプリング）を含む種々の目的で、デジタルおよびアナログ装置においてキャパシタが使用されている。半導体装置において用いられる典型的なキャパシタは、金属酸化物半導体（ＭＯＳ）型、Ｐ−Ｎ接合型、ポリシリコン−絶縁体−ポリシリコン（ＰＩＰ）型、金属−絶縁体−金属（ＭＩＭ）型等の構造を有しており、使用されるキャパシタの型は、典型的にはアプリケーション（例えば、アナログまたはデジタル）および装置の所望の応答特性に依存する。
【０００３】
ＰＩＰキャパシタは、ポリシリコン・キャパシタ電極板のドーピング特性によって容量変化が引き起こされ、そしてそのために、これらの装置は、印加される電圧の関数として容量にかなり大きな変化が示される。したがって、これらの装置は、典型的には１ボルト当たりの百万分率（ｐｐｍ／Ｖ）で測定される、大きな容量電圧係数（ＶＣＣ）を有する。加えて、キャパシタが基板のすぐ近くに配置されるＭＯＳ型トランジスタにおいては、寄生効果が見られる。ＭＩＭ型キャパシタは、都合良く、そのような寄生効果を緩和するよう半導体装置ウエハの上部相互接続層に作製される。ＭＩＭキャパシタが更に望ましいのは、電極板が導電金属材料から作製されるからであり、それによってＰＩＰキャパシタと関連するポリシリコンのドーピングの問題およびポリシリコンの消耗が避けられる。
【０００４】
電圧依存容量効果は、一般には、減結合キャパシタにおけるよりもアナログ・キャパシタにおいての方が有害である。それ故、アナログとデジタルの双方の回路を有する半導体装置（例えば、時にミクスド信号装置若しくは混合信号装置と呼称されるもの）においては、キャパシタによって、他のものとは異なる設計性能基準を有する。この点において、混合信号装置は、一般には、減結合容量を使用してスイッチング・トランジスタと関連する電源の一時変動を低減し、かつフィルタリングおよび他の型のアナログ回路についてはアナログ・キャパシタを使用する。
【０００５】
減結合キャパシタ（例えば、デジタル・キャパシタ）は、減結合に貢献するデバイス領域を最小限とするために、高容量密度（例えば、ｆＦ／μｍ２で測定される）を必要とする。場合によっては、とりわけ、より高いクロック・スピード（例えば、トランジスタのスイッチング・スピード）によって減結合容量の増大する要件が決定されるときに、減結合キャパシタに占められるダイ（ｄｉｅ）領域を最小限とするのに１０ｆＦ／μｍ２以上の容量密度が望まれる。しかしながら、減結合キャパシタは、一般には、アナログ・キャパシタほど容量の電圧への依存に鋭敏ではない。例えば、電源レールと接地との間に接続される減結合キャパシタは、通常の動作の間（例えば、デジタル回路において、高速一時変動スイッチング・ノイズから離れて）印加される電圧に大きな変動が見られない。それ故、３ＶのＤＣ源からの高周波ノイズを減結合するよう設計された減結合キャパシタにとって、１Ｖという容量差は相対的に重要ではない。
【０００６】
反対に、アナログ回路はそのように高い容量密度を必要とせず、約３ｆＦ／μｍ２以下の密度が用いられる。しかしながら、アナログ回路は、動作間の容量変化の許容がデジタル回路よりもずっと低い。例えば、キャパシタのインピーダンスが、期待される印加電圧の範囲にわたって適切に予測可能であるか、調和していなければ、その回路の性能は、異なる印加電圧に対して異なり得るものとなり、結果として、アナログ回路の性能が満たされなくなる。それ故、印加電圧に変化があって相対的に大きく容量が変動しても減結合キャパシタをうまく使用できる一方で、アナログ・キャパシタは、典型的には、約３００ｐｐｍ／Ｖ以下の範囲のＶＣＣ仕様を有するよう設計される。
【０００７】
これらの相違するキャパシタ設計目標のために、半導体装置の製造において、とりわけミクスド信号型装置において、デジタル（例えば、減結合）キャパシタとアナログ・キャパシタを形成するのに別個の処理操作が行われることになる。通常は別個のキャパシタ誘電体が使用されているが、それは、誘電体膜厚が増大するにつれ典型的にはＶＣＣ係数が小さくなり、一方、より厚い誘電体に対して容量密度が低減されるからである。いくつかのプロセスで、別個の相互接続レベルまたは層に、アナログ・キャパシタおよび減結合ＭＩＭ型キャパシタを作製し、一方、他のプロセスでは、アナログ・キャパシタおよびデジタルＭＩＭキャパシタについて異なる誘電体層を同じ相互接続レベルに形成する。いずれの場合も、減結合キャパシタおよびアナログ・キャパシタを別個に形成するのに、複数のマスクおよびプロセス・ステップが必要とされる。そのような処理ステップの数を低減し、または簡素化して、半導体装置の製造において製品スループットを増大し、かつ製品コストを低減するというのが、継続しての目標である。したがって、ＶＣＣ、漏洩電流および容量密度について異なる性能要件に適合するように、アナログ・キャパシタおよび減結合キャパシタを作製でき、かつキャパシタ作製に必要とされる処理ステップの数が低減される、キャパシタ構造および処理方法が必要とされている。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
発明の１つ以上の観点を基本的に理解するために、以下に簡単な概要が示される。この概要は、発明を外延的に概観するものではなく、また発明の主要なまたは重大な要素を特定することを意図するものでも、その範囲を描写するものでもない。そうではなくて、その概要の主な目的は、発明のいくつかの概念を、後に示されるより詳細な説明の前置きとして簡略化された形で示すことである。発明は、単一の誘電体層を用いて金属−絶縁体−金属（ＭＩＭ）減結合キャパシタおよびアナログ・キャパシタ部分（セグメント）の形成される半導体装置およびそれを作る方法に関する。アナログ・キャパシタは、アナログ・キャパシタ部分を相互に直列に結合することによって形成される。高ｋ誘電体材料または強誘電体材料を用いてアナログ・キャパシタおよび減結合キャパシタのための単一誘電体層が形成され、またそのアナログ・キャパシタ部分の極性を逆にして、印加電圧と関連する非対称効果を効果的に低減する。このようにして、簡素化された製造プロセスが達成され、それによって、アナログ・キャパシタおよび減結合（例えば、デジタル）キャパシタの異なる要件に適合するキャパシタが生産される。
【課題を解決するための手段】
【０００９】
発明の１つの観点によると、混合信号（ｍｉｘｅｄ−ｓｉｇｎａｌ）半導体装置のキャパシタを作製する方法が提供され、それは、誘電体層をウエハ上に形成し、その誘電体層を用いて減結合キャパシタおよび複数のアナログ・キャパシタ部分を形成し、そして、そのアナログ・キャパシタ部分を２つ以上直列に結合してアナログ・キャパシタを形成するステップを備える。その誘電体層は、導電（例えば、金属）底部電極層の上にデポジション（付着若しくは蒸着）される、約８よりも大きな誘電体定数ｋを有する、例えば、酸化タンタル（ＴａＯ）のような高ｋ誘電体材料または、例えば、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３（ＰＺＴ）、（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）、ＳｒＴｉＯ３（ＳＴＯ）およびＳｒＢｉ２Ｔａ２Ｏ９（ＳＢＴ）、ＢａＴｉＯ３（ＢＴＯ）、（Ｂｉ１−ｘＬａｘ）４Ｔｉ３Ｏ１２（ＢＬＴ）またはその他の強誘電体材料のような強誘電体材料である。そして、その誘電体の上に頂部電極層が形成され、ここで、その頂部および底部電極層は窒化チタン（ＴｉＮ）、窒化チタンアルミニウム（ＴｉＡｌＮ）、イリジウム（Ｉｒ）、酸化イリジウム（ＩｒＯ）その他のようないずれかの適切な材料を備える。
【００１０】
そして、頂部および底部電極層ならびに誘電体層が単一のマスクを用いてパターニングされ、製造フローにおいて数少ない処理ステップで、減結合キャパシタおよびアナログ・キャパシタ部分を形成する。そのパターニングによって、１つ以上の減結合キャパシタならびに互いに分離された複数のアナログ・キャパシタ部分が得られ、それらは個別に底部電極層のエッチングされていない部分と、誘電体層と頂部電極層とを備え、ここで、減結合キャパシタおよび複数のアナログ・キャパシタ部分の誘電体材料は実質的に同じ厚さである。
【００１１】
アナログ・キャパシタ部分は直列に結合されて、所望の、より低い有効容量密度（ｆF／μｍ２）を有するアナログ・キャパシタを形成し、ここで、個々の部分が逆極性の関係で相互接続されて、実質的に対称的な容量対電圧および漏洩電流の性能特性を得る。例えば、アナログ・キャパシタ部分は、第一および第二のアナログ・キャパシタ部分の底部電極部を相互に電気的に接続し、または第１および第２のアナログ・キャパシタ部分の頂部電極部を相互に電気的に接続することによって直列に接続される。
【００１２】
そのような部分をこの方法でいくつか接続して、所望の容量値のアナログ・キャパシタを形成する。１つの例においては、そのような部分が４つ結合され、すなわち、第一および第二のアナログ・キャパシタ部分の底部電極部を電気的に相互に接続し、第二および第三のアナログ・キャパシタ部分の頂部電極部を電気的に相互に接続し、かつ第三および第四のアナログ・キャパシタ部分の底部電極部を電気的に相互に接続することでアナログ・キャパシタを形成する。この方法では、減結合（例えば、デジタル）キャパシタおよびアナログ・キャパシタ双方についての設計パラメータが満たされ、一方、混成信号および他の型の半導体装置を製造する上での処理ステップ（例えば、およびそれ故のコスト）の合計数が低減される。
【００１３】
発明の別の観点では、半導体装置が提供され、それは直列に結合される第一および第二のアナログ・キャパシタ部分を有するアナログ・キャパシタを備え、ここで、その第一および第二のアナログ・キャパシタ部分は、それぞれ誘電体層の第一および第二の部分を備え、かつ減結合キャパシタがその誘電体層の第三の部分を備える。第一および第二のアナログ・キャパシタ部分は、相互に逆極性の関係で結合され、結果として、印加電圧について実質的に対称的なＶＣＣおよび漏洩電流性能を有するアナログ・キャパシタが、例えば、それらの頂部電極部を相互に結合し、またはそれらの底部電極部を相互に結合することによって得られる。減結合キャパシタおよびアナログ・キャパシタ部分を形成するのに用いられる誘電体層は、ＴａＯ材料のような高ｋ誘電体材料または強誘電体材料を備えており、ここで、頂部および底部電極は、ＴｉＮ、ＴｉＡｌＮ、Ｉｒ、ＩｒＯその他の金属材料から作られる。
【００１４】
前述のおよび関連する目的を達成するために、以下の記述および添付される図面によって、発明の、ある例示的な観点および実施例が詳細に説明される。これらは、発明の原理がどう利用されるのかを示しているが、２、３の点で変形されている。発明の他の観点、利点および新規な特長は、図面を関連させて考慮すると、発明の以下の詳細な記述から明らかになる。
【実施例】
【００１５】
ここに本発明を記述するが、添付した図面を参照し、全体を通して同様の素子を言及するのに同様の参照番号が用いられる。発明は、半導体装置およびそれを作る方法に関するもので、単一誘電体層（例えば、高ｋ誘電体または強誘電体材料を備える）を用いてＭＩＭ減結合キャパシタおよびアナログ・キャパシタ部分を形成する。そして、アナログ・キャパシタが、アナログ・キャパシタ部分を２つ以上直列に相互接続することによって形成され、分割されたアナログ・キャパシタにおいて極性の逆転を利用して、個々のアナログ・キャパシタ部分の非対称な振る舞いを緩和する。
【００１６】
最初に図１Ａおよび図１Ｂを参照すると、半導体装置２が例示されており、単一のアナログＭＩＭキャパシタ４が、第一の相互接続レベルまたは層（例えば、ＩＬＤ１）に作製されており、かつ減結合（例えば、デジタル）キャパシタ６が、第二の（例えば、ＩＬＤ２）相互接続層に形成されている（図１Ｂ）。装置２には半導体基板８が含まれており、その上に薄いゲート誘電体１０（例えば、ゲート酸化物）が形成されていて、そのゲート誘電体１０の上にポリシリコン構造物１２が形成されている。ゲート誘電体１０およびポリシリコン構造物１２は、周知の半導体作製技法によって、装置２における他の場所でパターニングされるトランジスタ・ゲート構造物（図示されていない）の作製と同時に作製され、ポリシリコン構造物１２は、例えば、ドーパント不純物の注入（インプランテーション）によって導電性が与えられる。
【００１７】
層間誘電体材料（例えば、ＩＬＤ０）の最初の層１４が、ゲート誘電体１０およびポリシリコン１２の上に形成され、そしてＩＬＤ０層１４を通してポリシリコン構造物１２に接触するようにタングステン・コンタクト１６が形成される。キャパシタ４が、金属底部電極材料４ａ、誘電体材料４ｂおよび上部金属電極材料４ｃをデポジション（付着若しくは蒸着、以下、付着と称す）してパターニングすることによって作製され、そして第一の相互接続レベル誘電体層１８（例えば、ＩＬＤ１）が、最初のＩＬＤ０層１４の上に形成される。そして、ビア開口およびトレンチ開口がＩＬＤ１層１８に形成されて第一の金属材料（例えば、Ｍ１）で充填され、第一層ビア２０および配線（例えば、相互接続経路）構造物２２を形成する。
【００１８】
図１Ｂに例示されるように、より大きなＭＩＭ減結合キャパシタ６がＩＬＤ１相互接続レベル１８の上に形成され、パターニングされた底部電極材料６ａ、誘電体材料６ｂおよび上部金属電極材料６ｃを備えており、ここで、減結合誘電体材料６ｂは、アナログ・キャパシタ誘電体４ｂよりもずっと薄い。第二の層間誘電体材料層２４（例えば、ＩＬＤ２）が、キャパシタ６、配線構造物２２およびＩＬＤ１層１８の上に付着される。ビアおよびトレンチのための開口がＩＬＤ２層２４に形成されて第二の金属材料（例えば、Ｍ２）で充填され、第二層ビア２６および配線構造物２８を形成する。
【００１９】
図１Ａおよび図１Ｂから分かるように、アナログおよび減結合ＭＩＭキャパシタ４および６をそれぞれ形成するには、各キャパシタについて別個のマスクおよび処理ステップが必要である。前述のように、アナログおよび減結合キャパシタ双方についてＶＣＣ、漏洩電流および容量密度に関する性能要件を達成しつつ、半導体製品の製造において処理操作数を低減することが望ましい。発明者らは、単一の相互接続レベルにおいてこれら双方の型のキャパシタをバックエンド（ｂａｃｋ  ｅｎｄ）半導体処理の間に形成するのに単一誘電体層を使用することを理解している。更には、多くの高速ミクスド信号装置において必要とされる減結合容量はかなり大きく、減結合キャパシタが、アナログ・キャパシタよりもずっと大きなパーセンテージを合計ダイ領域に占めることが認められている。
【００２０】
したがって、本発明の１つの観点は、例えば、強誘電体材料または約８よりも大きな誘電率ｋを有する高ｋ材料から形成される双方の型のキャパシタの形成のために単一誘電体層を都合よく使用し、十分な容量密度を得て、過剰なダイ（ｄｉｅ）不動産を占めることなく減結合容量の要件に適応させることである。以後例示され記述される一例においては、装置キャパシタの誘電体層を形成するのに酸化タンタル（ＴａＯ）が使用されているが、ＰＺＴ、ＢＳＴ、ＳＴＯ、ＳＢＴ、ＢＴＯ、ＢＬＴのような強誘電体材料あるいはその他の適切な強誘電体または高ｋ誘電体材料が発明により用いられてもよい。発明の更なる観点は、アナログ・キャパシタを形成するのに複数のアナログ・キャパシタ部分を直列に結合することであり、その有効容量密度は、アナログ・キャパシタを形成するのに結合されるそのような部分（セグメント）の数によって調整される。そのような部分をそうやっていくつ結合してもよいが、以下の例では、アナログ・キャパシタ部分を２つまたは４つ用いることが示されている。
【００２１】
発明者らは更に、ある高ｋ誘電体材料を用いると、印加電圧の関数として漏洩電流および容量（例えば、ＶＣＣ）に関する非対称性能特性を備えるキャパシタが結果的に得られることを理解している。発明の別の観点においては、直列に結合されたアナログ・キャパシタ部分は、これらの非対称特性を打ち消しまたは避けるために、相互に逆極性の関係で結合されている。これらの発明の観点を組み合わせてもよく、それは、適切な容量密度（例えば、選択される材料および厚さにもよるが約１０ｆＦ／μｍ２など）を得ながらも適度に小さなダイ面積を占める減結合キャパシタと、受け入れ可能な容量密度（例えば、シングル・デジット若しくは一桁のｆＦ／μｍ２）を備えつつ比較的小さな有効ＶＣＣ値（例えば、以下のある例における約３００ｐｐｍ／Ｖ以下など）を有するアナログ・キャパシタとを都合よく得るためである。
【００２２】
ここで、図２Ａおよび図２Ｂを参照すると、プロット図５０には、単一のアナログＭＩＭキャパシタ４について非対称電圧容量係数（ＶＣＣ）対印加電圧の性能特性が例示されており、図２Ｂには、前記キャパシタ４についての非対称漏洩電流対印加電圧の性能特性を例示するプロット図６０が得られている。この例において、キャパシタ誘電体材料４ｂはＴａＯを備え、ここで、ＶＣＣプロット図５０には、約１００Åの誘電体厚に対応する曲線５２および約２００Åの誘電体厚についての曲線５４が例示されている。曲線５２および５４から分かるように、誘電体層厚が増大するにつれＶＣＣ係数が低減される。プロット図５０において、Ｙ軸は、０Ｖでの容量（例えば、Ｃ０）に対するある印加電圧での容量（例えば、Ｃｉ）の比を表す。この点について、容量Ｃｉは、以下の二次等式（１）によってモデル化できる。
（１）    Ｃｉ（Ｖ）＝Ｃ０＋Ａ＊Ｖ＋Ｂ＊Ｖ２
ここで、Ｃｉ（０）＝Ｃ０である。代わりに、この関係は以下のようにも表される。
（２）    Ｃｉ（Ｖ）／Ｃ０＝Ｋ＋Ａ１＊Ｖ＋Ａ２＊Ｖ２
ここで、Ｋは理論的には１に等しく、Ａ１およびＡ２はそれぞれ１ボルト当たりの百万分率（例えば、ｐｐｍ／Ｖ）およびｐｐｍ／Ｖ２という単位で与えられる。この点について、Ａ１はＡ／Ｃ０として与えられＡ２はＢ／Ｃ０である。
【００２３】
図２Ａのプロット図５０で分かるように、曲線５２および５４の各々は、正および負の印加電圧について非対称であり、ここで、容量値は、負の印加電圧に対してよりも頂部電極４ｃ（図１Ａ）に印加される正の電圧に対して大きく変化する。図２Ａにおいて、異なる誘電体厚に対して非対称ＶＣＣ特性は平坦なままであることが更に認められる。そうして、前記等式２において、高ｋ誘電体キャパシタ４はゼロでない一次係数Ａ１を有する。一例において、誘電体層４ｂは約１６０Åの厚さを有するＴａＯであり、Ａ１は約−１７７５ｐｐｍ／Ｖであることが分かっており、Ａ２は約３７０ｐｐｍ／Ｖ２である。
【００２４】
図２Ｂにおいて、典型的なプロット図６０には、約１６０Å厚のＴａＯ誘電体４ｂを有するキャパシタ（例えば、図１Ａおよび図１Ｂのキャパシタ４）について非対称的な漏洩電流の振る舞いが例示されている。負の印加電圧（例えば、底部電極４ａに関して負である頂部電極４ｃ）に対して、漏洩電流曲線６２は約１Ｅ−１１Ａで広く平坦である。逆に、正の印加電圧（例えば、底部電極４ａに関して正である頂部電極４ｃ）に対して、曲線６４は、より高い電圧が印加されるにつれて上昇する漏洩電流を示す。前述の例においては、誘電体層は約１６０Åの厚さを有するＴａＯであり、３Ｖでの順方向漏洩電流６４は約１Ｅ−８Ａであることが分かっており、反対の漏洩６２は−３Ｖで約６Ｅ−１１Ａである。
【００２５】
図２Ａおよび図２Ｂに例示される非対称ＶＣＣおよび漏洩電流の振る舞いは、アナログ・キャパシタのアプリケーションにおいては望ましくないが、ミクスド信号装置における減結合およびその他のデジタル・キャパシタのアプリケーションでは受け入れ可能であることが理解される。発明者らは、キャパシタ４の非対称特性は、ＴａＯおよび多くの高ｋ誘電体材料が酸化物であるという事実から得られる結果であることを理解している。底部電極４ａ（例えば、窒化チタン（ＴｉＮ）、窒化チタンアルミニウム（ＴｉＡｌＮ）、イリジウム（Ｉｒ）など）の上にＴａＯ層４ｂを付着する間、ウエハは酸化雰囲気中にあり、それによって底部電極４ａの少なくとも一部が酸化される。しかしながら、頂部電極４ｃはそのような酸化環境に遭遇しない。そうではなく、頂部電極層４ｃ（例えば、それは底部電極４ａと同じ材料および厚さである）は、非常に高い真空中で付着される。
【００２６】
そうして、装置４においては、頂部電極４ｃおよび底部電極４ａは印加電圧があるとき異なった振る舞いをする。例えば、高ｋ誘電体に対する漏洩特性の非対称の程度は、電極材料の酸化耐性に依存して、より小さくなりまたはより大きくなる（例えば、図２Ｂ）。この点に関して、発明者らは、底部電極界面から電子が遊離するようにキャパシタ４にバイアスが掛けられるならば、頂部電極４ｃよりも底部電極４ａが漏洩する傾向にあり（例えば、正の曲線６４）、頂部電極４ｃでの反対バイアスについての場合（例えば、曲線６２）よりも多くの電子放出が結果的に生じるということを理解している。
【００２７】
ここで、図３Ａおよび図３Ｂを参照すると、発明の一つの観点により、電圧係数Ａ１およびＡ２の双方を低減するために、二つ以上のアナログ・キャパシタ部分を直列に結合することによってアナログ・キャパシタが形成される。図３Ａには、そのような実施例の一つであるアナログ・キャパシタ１００が例示されていて、端子１０６および１０８の間で極性を逆転させることなく、直列に結合される二つのキャパシタ部分１０２および１０４を備えている。発明者らは、キャパシタ部分１０２および１０４を直列に結合することでＶＣＣ係数Ａ１およびＡ２が低減され、それによって、アナログ・アプリケーションにおけるキャパシタの性能が向上することを見出している。一例においては１６０Å厚のＴａＯ誘電体が用いられていて、約３ｆＦ／μｍ２の容量密度が達成されており、ここで、Ａ１は約−８８７ｐｐｍ／Ｖであり、Ａ２は約１８５ｐｐｍ／Ｖ２である。他の高ｋ誘電体および強誘電体材料のような誘電体を形成するのに、本発明の範囲から逸脱することなく、他の材料が用いられてもよいということが理解される。
【００２８】
図３Ｂには、この観点の別の代表的な実施例が例示されており、アナログ・キャパシタ１１０が、端子１２０と１２２との間でやはり極性を逆転させることなく直列に結合される、前述のような４つのキャパシタ部分１１２、１１４、１１６および１１８を備えている。部分１１２乃至１１８が約１６０Åの厚さのＴａＯ誘電体を使用していると、約０．７５ｆＦ／μｍ２の容量密度が達成され、Ａ１が約−４４３ｐｐｍ／Ｖであり、Ａ２が約２３ｐｐｍ／Ｖ２である。約１６０ÅのＴａＯ誘電体層が４つ有効に直列接続されているので、キャパシタ１１０については、容量密度が更に低減されることが認められる。
【００２９】
そのような、極性を逆転させることなく直列に結合されるＮ個のキャパシタ部分について、合成キャパシタ１００の電圧容量係数Ｃｔの項において前記ＶＣＣの等式が以下のように書き換えられる。
（３）     Ｃｔ（Ｖ）＝Ｃｉ（Ｖ／Ｎ）／Ｎ，
＝Ｃ０／Ｎ＋Ａ＊Ｖ／Ｎ２＋Ｂ＊Ｖ２／Ｎ３
＝Ｃｔ（０）＋Ａ＊Ｖ／Ｎ２＋Ｂ＊Ｖ２／Ｎ３，
ここで、Ｃｔ（０）＝Ｃ０／Ｎである。前記等式（２）におけるのと同様に、等式（３）は、Ｃｔ（０）で縮小されて代わりに以下のように表される。
（４）    Ｃｔ（Ｖ）／Ｃｔ（０）＝１＋Ａ１＊Ｖ＋Ａ２＊Ｖ２
ここで、Ａ１＝Ａ／ＮＣ０であり、Ａ２はＢ／Ｎ２Ｃ０である。このように、単一のキャパシタと比較して、アナログ・キャパシタ１００、１１０を直列に結合されるＮ個の部分に分割（セグメンテーション）することによって、Ａ１はＮという因子で低減され、かつ二次係数Ａ２はＮ２という因子で低減される。そうして、図３Ｂの分割されたキャパシタ１１０について、一次係数Ａ１は約−４４３ｐｐｍ／Ｖであり、二次係数Ａ２は約２３ｐｐｍ／Ｖ２である。この時点で認められるのは、この観点により、アナログ・キャパシタの分割が都合よく利用されて、高ｋ誘電体材料の非対称ＶＣＣ性能特性が緩和され、同時に、半導体製品における減結合キャパシタにとって良くなるように高誘電係数（例えば、より高い容量密度）というスペース節約の恩恵が得られ、同時に、双方のアプリケーションに対して受け入れ可能な容量密度が得られているということである。
【００３０】
ここで、図４Ａ乃至図４Ｃを参照すると、発明の別の観点により、直列に結合されるアナログ・キャパシタ部分の極性が逆転され、それによって、高ｋ誘電体キャパシタの非対称漏洩電流性能が削減される（例えば、Ａ１は理論的にゼロとなる）。図４Ａには、端子１３６と１３８との間で直列に結合される２つのアナログ・キャパシタ部分１３２および１３４を備える、前述のような合成（コンポジット）アナログ・キャパシタ１３０の一例が示されており、ここで、部分１３２および１３４の極性は相互に関して逆転されている。個々の部分１３２および１３４が約１６０Åの厚さを有するＴａＯ誘電体層を備え、かつ頂部および底部電極がＴｉＮまたはＴｉＡｌＮを備えると、ＶＣＣ係数Ａ１は本質的にゼロであり、Ａ２は約１８８ｐｐｍ／Ｖ２であり、合成キャパシタ１３０の容量密度は約３ｆＦ／μｍ２である。
【００３１】
図４Ａの例示において、部分１３２および１３４の底部電極は相互に結合されているが、発明の範囲内で他の実施例も可能であって、そこでは、頂部電極が相互に結合されている。装置１３０において、端子１３６は端子１３８よりも更に正にバイアスを掛けられており、部分１３２は順方向であって、一方、他の部分１３４は逆バイアスが掛けられている。この点について、ここで使用される概略キャパシタ記号は、キャパシタ部分の頂部電極として真っすぐな横バーを指定し、かつ低部または底部電極として曲がった横バーを指定する。そうして、前述のように、曲がった横バー（低部または底部電極）は真っすぐな横バー（頂部電極）よりも大きく漏洩する傾向にあり、それは、底部電極は、誘電体層を形成する間に部分的に酸化される傾向があるからである。
【００３２】
図４Ｂは、図４Ａの分割されたアナログ・キャパシタ１３０の予期される漏洩電流対順方向キャパシタ電圧の性能特性を例示するプロット図１４０を示し、曲線１４２は、順方向にバイアスの掛けられた部分の漏洩を例示し、かつ曲線１４４は、逆バイアスを掛けられた部分の漏洩電流を例示する。部分１３２および１３４が逆転して結合されているために、合成キャパシタ１３０の漏洩電流が生じ、二つの曲線１４２および１４４の低下に追従する。そうして、発明の極性逆転の観点により、分割されたキャパシタ１３０の対称的な漏洩電流性能が得られ、同時に、分割の観点により、（例えば、一次係数Ａ１を低減することによって）ＶＣＣ性能における非対称性が低減され、かつまたＡ２が低減される。図４Ｃは、アナログ・キャパシタ１３０についてのＶＣＣ対印加電圧のプロット図１４６であり、全体に対称的な曲線１４８が示されており、ここで、一次ＶＣＣ係数Ａ１は実質的にゼロである。
【００３３】
発明のこれらの観点の別の代表的な実施例が、図５Ａ乃至図５Ｄに示されており、ここで、図５Ａには、分割されたアナログ・キャパシタ１５０が概略的に例示されており、端子１６０と１６２との間で直列に結合される４つのキャパシタ部分１５２、１５４、１５６および１５８を備えている。合成キャパシタ１５０の一つの代表的な構造が、以下に記述される図５Ｄに例示されている。図５Ａに示されるように、部分１５２および１５４の底部電極は相互に結合されており、部分１５６および１５８の底部電極も同様であって、部分１５４および１５６の頂部電極もまた相互に結合されている。発明の範囲内で他の実施例も可能であり、直列するＮ個の部分の少なくとも一つの部分がその他の部分の一つ以上に対して逆転されており、それによって、漏洩電流特性が修正され、そしてそのような部分の個数Ｎは１よりも大きな奇数または偶数の整数である。
【００３４】
図５Ｂは、分割されたキャパシタ１５０に対応する漏洩電流プロット図１７０を示し、個々のアナログ・キャパシタ部分は約１６０Åの厚さを有するＴａＯ誘電体層を備え、そしてここで、頂部および底部電極はＴｉＮまたはＴｉＡｌＮを備える。データ点１７２は、逆バイアスの掛けられた部分を通しての漏洩に対応し、かつデータ１７４は、順方向にバイアスの掛けられた部分の漏洩を表している。前記キャパシタ１３０におけるのと同様に、分割されたキャパシタ１５０の漏洩電流は、図５Ｂの２つの曲線１７２および１７４の低下に沿う曲線１７６に追従する。この例において、合成された分割キャパシタ１５０は、約０．７５ｆＦ／μｍ２の容量密度を達成する。図５Ｃは、実質的に放物線の形を有する、図５Ａの分割ＭＩＭキャパシタ１５０の、全体に対称的なＶＣＣ対印加電圧の性能特性曲線１８２を例示するプロット図１８０を示す。曲線１８２の対称性から分かるように、一次ＶＣＣ係数Ａ１はキャパシタ１５０について本質的にゼロであり、二次係数Ａ２は約９７ｐｐｍ／Ｖ２である。
【００３５】
図５Ｄは、４つの部分アナログ・キャパシタ１５０を備える半導体装置２０２の一つの代表的な構造物実施例を示す部分側断面正面図であり、また図５Ｅには、分割されたアナログ・キャパシタ１５０と同じ処理ステップ、マスクおよび誘電体層を用いて、装置２０２における単一のデジタル（例えば、減結合）キャパシタ１９０を作製することが例示されている。発明の観点により、分割されたアナログＭＩＭキャパシタ１５０は、減結合（例えば、デジタル）キャパシタ１９０と一緒に、第一の相互接続レベルまたは層に作製されている。装置２０２は、半導体基板２０８を備え、その基板２０８の上に薄いゲート誘電体２１０（例えば、ゲート酸化物）が形成されている。代わりに発明は、ＳＯＩ型の装置においても用いられ、そこでは、シリコン２０８は、絶縁層（図示されていない）の上に形成されるエピタキシャル層である。
【００３６】
ポリシリコン構造物２１２がゲート誘電体２１０の上に形成され、ここで、ゲート誘電体２１０およびポリシリコン構造物２１２は、周知の半導体作製技法によって、装置２０２における他の場所でパターニングされるトランジスタのゲート構造物（図示されていない）の作製と同時に作製される。この点について、ポリシリコン構造物２１２は、例えば、ドーパント不純物の注入またあるいはシリサイド化によって導電性が与えられ、ここで、構造物２１２ａおよび２１２ｂはアナログ・キャパシタ部分１５２、１５４、１５６および１５８を相互接続するのに使用され、かつ構造物２１２ｃは、減結合キャパシタ１９０を接続するのに用いられる。
【００３７】
層間誘電体材料（例えば、ＩＬＤ０）の最初の層２１４は、ゲート誘電体２１０およびポリシリコン２１２の上に形成され、かつタングステン・コンタクト２１６は、ＩＬＤ０層２１４を通してポリシリコン構造物２１２に接触するよう形成される。アナログ・キャパシタ部分１５２、１５４、１５６および１５８並びに減結合キャパシタ１９０は、底部電極材料１５０ａ、高ｋ誘電体または強誘電体材料１５０ｂ（例えば、この例においてはＴａＯ）および上部金属電極材料１５０ｃの付着およびパターニングによって作製され、そしてそれらは、以下の図１３Ａおよび図１３Ｂについて例示され、記述されるように、単一のマスクを用いてパターニングされる。図５Ｄおよび図５Ｅに示された例においては、上部および下部電極１５０ｃおよび１５０ａがＴｉＮまたはＴｉＡｌＮを備えるが、発明によると、例えばＩｒ、ＩｒＯまたはその他の金属材料のような他の材料も使用される。第一の相互接続レベル誘電体層２１８（例えば、ＩＬＤ１）は、ＩＬＤ０層２１４の上に形成される。そして、トレンチまたはビア開口がＩＬＤ１層２１８に形成されて、第一の金属材料（例えば、Ｍ１）で充填され、第一層配線（例えば、相互接続経路）構造物２２０が形成され、部分１５２乃至１５８および減結合キャパシタ１９０をその後の相互接続層に相互接続する。
【００３８】
そして、第二の層間誘電体材料層２２４（例えば、ＩＬＤ２）が、配線構造物２２０およびＩＬＤ１層２１８の上に形成される。ＩＬＤ層２２４にビアおよびトレンチ開口が形成されて第二の金属材料（例えば、Ｍ２）で充填され、減結合キャパシタ１９０を接続する第二層ビア２２６および配線構造物２２８並びに分割されたアナログ・キャパシタ１５０のための終端子１６０および１６２が形成される。加えて、その第二の金属材料によって、中間アナログ・キャパシタ部分１５４および１５６の上部電極１５０ｃを接続する接続構造物２３０が得られる。
【００３９】
もちろん本発明の範囲内で代わりの構造物も可能であり、それらのうちの２つが例示の目的で図６および図７に示されている。しかしながら、発明は、ここに例示されかつ記述される特定の方法および構造物に制限されないということが理解される。図６において別の可能な実施例が例示されており、半導体装置２０２’が、ＩＬＤ１層２１４における部分１５２乃至１５８から形成される分割されたアナログ・キャパシタ１５０’を備え、ここで、端子１６０および１６２並びに接続構造物２３０は、ＩＬＤ１層２１４における開口に第一の金属層Ｍ１材料を付着することによって形成される。図７において、別の半導体装置２０２”が、第二のＩＬＤ２層２２４における部分１５２乃至１５８から形成される、分割されたアナログ・キャパシタ１５０”を備える。この実施例において、キャパシタ１５０”は、基板２０８から更に垂直に間隔を置かれて寄生効果を緩和しており、ここで、ポリシリコン構造物２１２は、部分１５２乃至１５８の結合のために用いられていない。そうではなくて、金属構造物２４０が、ＩＬＤ１層２１８のＭ１開口に備えられて、部分１５２および１５４の底部電極１５０ａを結合し、同様に部分１５６および１５８の底部電極を結合している。この実施例において、配線構造物２２０は、ＩＬＤ２層２２４中に形成され、またビア２２６、端子１６０、１６２および接続構造物２３０は、第三の層間誘電体材料２４２中に形成されている。
【００４０】
ここで、図８Ａおよび図８Ｂを参照すると、ミクスド信号半導体装置においてキャパシタを作製する代表的な方法３００が、発明の更なる観点により例示されている。方法３００の動作が、図９乃至図２３において半導体装置２０２の代表的な構造に関連して例示されている。代表的な方法３００が、一連の行為または事象として以下に例示および記述される一方で、本発明は、そのような行為または事象の例示された順序付けによって制限されるものではないということが理解され、それは、発明によると、異なる順序で、および／または、ここに例示および／または記述されるのとは別の他の行為または事象と同時に発生する行為もあるからである。加えて、本発明による方法論を実行するのに、例示されるステップが全て必要とされるわけでもない。本発明による方法は、ここに例示かつ記述される装置に関連して、並びに例示されていない他の装置および構造に関連して実現されることが更に認められている。
【００４１】
発明に関連して、減結合またはデジタル・キャパシタと分割されたアナログ・キャパシタの双方を作製するのに高ｋ材料のような単一誘電体層が用いられる。代表的な方法３００によって、前記図５A乃至図５Eおよび下記図９乃至図２３の装置２０２のような装置の作製が例示されるが、しかしながら、発明の範囲内で他の方法も考慮され、それによる代わりの構造も作製される。図８の３０２を始めとして、代表的な方法３００は、３０４でバルク基板またはＳＯＩシリコンの上にトランジスタおよび／または他の電気装置を形成し、および３０６でその装置のゲートおよびソース／ドレイン・コンタクトをシリサイド化するステップを備える。また図９を参照すると、アナログ・キャパシタ部分を相互接続するポリシリコン構造２１２もまた、例えば、ポリシリコンのトランジスタ・ゲート構造（図示されていない）の付着およびパターニングの間に、３０４で形成される。３０８では、最初のＩＬＤ０誘電体層が付着され（例えば、図９の層２１４）、そして３１０で、その中にタングステンまたはその他の型の導電コンタクト（例えば、図９のポリシリコン・構造２１２に接続を行うコンタクト２１６）が形成される。
【００４２】
ＰＶＤまたはＣＶＤプロセス４００を用いて、約２７５Åといった適当な厚さに付着される、例えば、ＴｉＮ、ＴｉＡｌＮ、Ｉｒ、ＩｒＯまたはその他の導電材料といったＩＬＤ０材料の上に、低部または底部キャパシタ電極層（例えば、図１０における層１５０ａ）が、３１２で付着される。その後、付着プロセス４０２を用いて、ＴａＯまたはその他の高ｋ誘電体材料あるいはＰＺＴ、ＢＳＴ、ＳＴＯ、ＳＢＴ、ＢＴＯ、ＢＬＴまたはその他の強誘電体材料をＴａＯについては約１６０乃至２１５Åの厚さに、例えば、付着することによって、キャパシタ誘電体層（例えば、図１１における層１５０ｂ）が、底部電極層１５０ａの上に３１４で形成される。そして、付着プロセス４０４を介して、例えば、３１２の底部層１５０ａと同じまたは同様の材料および厚さ（例えば、ＴｉＮ、ＴｉＡｌＮ、Ｉｒ、ＩｒＯまたはその他の導電材料）を用いて上部または頂部電極層（例えば、図１２における１５０ｃ）が３１６で付着される。
【００４３】
３１８では、単一のマスク４１０およびエッチ・プロセス４１２（図１３Ａおよび図１３Ｂ）を用いて誘電体および電極層がパターニングされ、所望のパターンによって、単一の減結合キャパシタ（例えば、デジタル・キャパシタ１９０）およびアナログ・キャパシタ部分（例えば、部分１５２乃至１５８）を形成する。そして、第一の層間誘電体材料ＩＬＤ１・２１８が、減結合キャパシタ１９０、アナログ・キャパシタ部分１５２乃至１５８およびＩＬＤ０層の上に付着プロセス４２０（図１４）を介して３２０で形成され、そして、化学機械研磨（ＣＭＰ）プロセス４２２（図１５）を用いて装置２０２が３２２で選択的に平坦化される。
【００４４】
また図８Ｂおよび図１６を参照すると、方法３００は３３０に続くが、ここでＩＬＤ１層２１８がマスク４２４を用いてパターニングされ、かつエッチ・プロセス４２６を用いてエッチングされ、頂部電極１５０ｃの全体または一部を露呈する。この時点で、他のトレンチ（図示されていない）がプロセス４２６で形成され、それはキャパシタ部分に落ち着かず（ｎｏｔ  ｌａｎｄ  ｏｎ）に、代わりに他のコンタクト（図示されていない）またはＩＬＤ１層２１８の底部へと下方に延びる。例えば、隣接するアナログ・キャパシタ部分間でＩＬＤ１層２１８において、相互接続金属線の経路が定められる。そのような場合、プロセス４２６を介してエッチングされる全てのトレンチが概して同様の深さとなるよう選択的な平坦化プロセス４２２をスキップし、それによって、トレンチにおけるオーバーエッチの量のばらつきを低減することがより望ましい。図１６のトレンチ・エッチに続き、付着プロセス４３２を介して銅またはその他の導電金属材料のような第一の金属層４３０（図１７）が３３２（例えば、Ｍ１）で付着され、そして、ＣＭＰプロセス４３４（図１８）を介してウエハが３３４で平坦化され、Ｍ１銅構造物２２０の間でＩＬＤ１材料２１８を露呈する。付着プロセス４４０を介して、３３６で第二の層間絶縁体材料ＩＬＤ２・２２４が付着され（図１９）、そしてそれは、マスク４４２を使ってパターニングされ、かつエッチ・プロセス４４４（図２０）を介して３３８でエッチングされて、その中にビア開口を形成する。そしてトレンチ・マスク４５０（図２１）が３４０で使用されてパターニングされるエッチ・プロセス４５２を行い、それによって、トレンチ開口がＩＬＤ２層２２４に形成される。３４２では、付着プロセス４５４（図２２）を介して第二の銅金属層４５６（例えば、Ｍ２）が付着されて、ＩＬＤ２層２２４のビアおよびトレンチ開口を充填し、そして３４４でＣＭＰプロセス４６０（図２３）が使用されてウエハを平坦化する。その後３４６で、更なる相互接続層またはレベル（図示されていない）が形成されて、方法３００が３４８で終わる前に所望の電気装置の相互接続が行われる。
【００４５】
１つ以上の実施例に関して発明が例示され記述されているが、この明細書および添付図面を読んで理解する際に、当業者には等価の変更および修正が想定される。とりわけ、前述の構成要素（組み立て体、装置、回路、システム等）によって行われる種々の機能に関しては、そのような構成要素を記述するのに用いられる言葉（「手段」を言及したものを含む）は、特に断りのない限り、たとえ構造上、ここに例示される発明の代表的な実施例の機能を行う開示された構造に等価でなくとも、記述された構成要素の特定の機能を行う（例えば、機能的に等価である）いずれの構成要素にも対応することが意図されている。加えて、発明の特定の特長がいくつかの実施例の１つのみに関して開示されているが、そのような特長は、所望されるような、かつ所定のまたは特定のアプリケーションのいずれかに対して有利である他の実施例の１つ以上の他の特長と組み合わされても良い。更には、「含んでいる」、「含む」、「有している」、「有する」、「備える」という言葉またはその変形が、詳細な説明および／または特許請求の範囲のいずれかにおいて用いられる程度については、そのような言葉は「備えている」という言葉と同様に、包括的であることを意図するものである。
【００４６】
以上の説明に関して更に以下の項を開示する。
（１）ウエハの上に誘電体層を形成し、
前記誘電体層を用いて減結合キャパシタおよび複数のアナログ・キャパシタ部分を形成し、
前記アナログ・キャパシタ部分を２つ以上直列に結合してアナログ・キャパシタを形成する
ステップを備える、ミクスド信号半導体装置におけるキャパシタの作製方法。
（２）前記誘電体層を形成する前に、前記ウエハの上に底部電極層を形成し、その底部電極層は第一の導電材料を備えており、
前記誘電体層の上に頂部電極層を形成し、その頂部電極層は第二の導電材料を備えている
ステップを備え、
前記減結合キャパシタおよび前記複数のアナログ・キャパシタ部分を形成するステップは、単一のマスクを用いて、前記頂部および底部電極層並びに前記誘電体層をパターニングするステップを備える
第１項記載の方法。
（３）前記アナログ・キャパシタ部分を２つ以上結合するステップは、第一および第二のアナログ・キャパシタ部分の底部電極部分を相互に電気的に接続するか、または第一および第二のアナログ・キャパシタ部分の頂部電極部分を相互に電気的に接続するステップを備える第１項記載の方法。
（４）前記アナログ・キャパシタ部分を２つ以上結合するステップは、第一および第二のアナログ・キャパシタ部分の底部電極部分を相互に電気的に接続し、第二および第三のアナログ・キャパシタ部分の頂部電極部分を相互に電気的に接続し、そして第三および第四のアナログ・キャパシタ部分の底部電極部分を相互に電気的に接続して、アナログ・キャパシタを形成するステップを備える第１項記載の方法。
（５）前記誘電体層を形成するステップは、前記ウエハの上に高ｋ誘電体材料または強誘電体材料を付着するステップを備える第１項記載の方法。
【００４７】
（６）誘電体層を形成し、
前記誘電体層を用いて減結合キャパシタおよび複数のアナログ・キャパシタ部分を形成し、
前記アナログ・キャパシタ部分を２つ以上直列に反対の極性で結合することによってアナログ・キャパシタを形成する
ステップを備える、半導体装置におけるアナログおよび減結合キャパシタの作製方法。
（７）前記アナログ・キャパシタ部分を２つ以上直列に反対の極性で結合することによってアナログ・キャパシタを形成するステップは、第一および第二のアナログ・キャパシタ部分の底部電極部分を相互に電気的に接続し、または第一および第二のアナログ・キャパシタ部分の頂部電極部分を相互に電気的に接続するステップを備える第６項記載の方法。
（８）前記アナログ・キャパシタ部分を２つ以上直列に反対の極性で結合することによってアナログ・キャパシタを形成するステップは、第一および第二のアナログ・キャパシタ部分の底部電極部分を相互に電気的に接続し、第二および第三のアナログ・キャパシタ部分の頂部電極部分を相互に電気的に接続し、そして第三および第四のアナログ・キャパシタ部分の底部電極部分を相互に電気的に接続するステップを備える第６項記載の方法。
（９）直列に結合される第一および第二のアナログ・キャパシタ部分を備え、その第一および第二のアナログ・キャパシタ部分は、誘電体層の第一および第二の部分をそれぞれ備えるアナログ・キャパシタと、
前記誘電体層の第三の部分を備える減結合キャパシタと
を備える半導体装置。
（１０）前記第一のアナログ・キャパシタ部分は、前記誘電体層の前記第一の部分の下にある底部電極層の第一の部分と、前記誘電体層の前記第一の部分の上にある頂部電極層の第一の部分とを備え、かつ前記第二のアナログ・キャパシタ部分は、前記誘電体層の前記第二の部分の下にある前記底部電極層の第二の部分と、前記誘電体層の前記第二の部分の上にある前記頂部電極層の第二の部分とを備える、第９項記載の装置。
（１１）前記誘電体層は高ｋ誘電体材料または強誘電体材料を備える、第９項記載の装置。
【００４８】
（１２）単一の高ｋ誘電体または強誘電体層を用いて、減結合キャパシタおよびアナログ・キャパシタ部分１５０が形成される半導体装置およびそれを作る方法が記述される。アナログ・キャパシタ１５０は、アナログ・キャパシタ部分１５２、１５４、１５６、１５８を相互に直列に結合することによって形成され、ここで、そのキャパシタ部分が逆極性の関係で接続されることによって、そのアナログ・キャパシタ１５０が対称的な性能特性を得ている。
【図面の簡単な説明】
【００４９】
【図１】図１Ａは、第一の相互接続層（例えば、ＩＬＤ１）に作られるＭＩＭアナログ・キャパシタを例示する部分側断面正面図である。図１Ｂは、第二の相互接続層（例えば、ＩＬＤ２）に作られるＭＩＭ減結合キャパシタを備える図１Ａの装置を例示する部分側断面正面図である。
【図２】図２Ａは、図１ＡのＭＩＭキャパシタについての非対称電圧容量係数（ＶＣＣ）対印加電圧の性能特性を例示するプロット図である。図２Ｂは、図１ＡのＭＩＭキャパシタについての非対称漏洩電流対印加電圧の性能特性を例示するプロット図である。
【図３】図３Ａは、本発明の観点により、極性を逆転させずに直列に結合され、アナログ・キャパシタを形成する２つのアナログ・キャパシタ部分を例示する概略図である。図３Ｂは、本発明により、極性を逆転させずに直列に結合され、アナログ・キャパシタを形成する４つのアナログ・キャパシタ部分を例示する概略図である。
【図４】図４Ａは、本発明の別の観点により、極性を逆転させて直列に結合され、アナログ・キャパシタを形成する２つのアナログ・キャパシタ部分を例示する概略図である。図４Ｂは、図４Ａの分割されたアナログ・キャパシタについて、順方向キャパシタ性能特性の予期される漏洩電流対電圧を示す、個々のキャパシタ部分についての２つの漏洩電流曲線を例示するプロット図である。図４Ｃは、図４Ａの分割されたキャパシタについて、実質的に対称的なＶＣＣ対印加電圧の性能特性を例示するプロット図である。
【図５Ａ】本発明による、極性を逆転させて直列に結合され、アナログ・キャパシタを形成する４つのアナログ・キャパシタ部分を例示する概略図である。
【図５Ｂ】図５Ａの分割されたアナログ・キャパシタについて、漏洩電流対順方向キャパシタ電圧の性能特性を例示するプロット図である。
【図５Ｃ】図５Ａの分割されたＭＩＭキャパシタについて、実質的に対称的なＶＣＣ対印加電圧の性能特性を例示するプロット図である。
【図５Ｄ】発明の別の観点による、４つの分割アナログ・キャパシタの１つの実施例を例示する部分側断面正面図である。
【図５Ｅ】本発明による、４つの分割アナログ・キャパシタおよび単一の高ｋ誘電体層および単一のマスクを用いて形成される減結合キャパシタを備える図５Ａの装置を例示する部分側断面正面図である。
【図６】発明による、別の代表的な４つの分割アナログ・キャパシタを例示する部分側断面正面図である。
【図７】発明による、更に別の代表的な４つの分割アナログ・キャパシタを例示する部分側断面正面図である。
【図８Ａ】発明の別の観点による代表的な方法を例示するフロー図である。
【図８Ｂ】発明の別の観点による代表的な方法を例示するフロー図である。
【図９】タングステン・コンタクトが最初の相互接続層（例えば、ＩＬＤ０）に形成されていて、下にあって、基板の上に形成される導電ポリシリコン構造物への電気的な結合を得ている、作製の中間的な段階にある半導体装置を例示する部分側断面正面図である。
【図１０】図９の装置における低部または底部電極材料層の付着（デポジション）を例示する部分側断面正面図である。
【図１１】図１０の装置における高ｋ誘電体材料層の付着を例示する部分側断面正面図である。
【図１２】図１１の装置における上部または頂部電極材料層の付着を例示する部分側断面正面図である。
【図１３】単一のマスクを用いて、図１２の装置における、減結合キャパシタおよび複数のアナログ・キャパシタ部分を得る、誘電体層および電極層のパターニングを例示する部分側断面正面図である。
【図１４】図１３Ａの装置における層間誘電体（例えば、ＩＬＤ１）層の付着を例示する部分側断面正面図である。
【図１５】図１４の装置におけるＩＬＤ１材料の選択的な平坦化を例示する部分側断面正面図である。
【図１６】図１５の装置におけるＩＬＤ１材料のパターニングを例示する部分側断面正面図である。
【図１７】図１６の装置におけるＩＬＤ１層にパターニングされた開口を充填する、第一の金属材料（例えば、Ｍ１）の付着を例示する部分側断面正面図である。
【図１８】図１７の装置におけるＭ１材料の平坦化を例示する部分側断面正面図である。
【図１９】図１８の装置における第二の層間誘電体（例えば、ＩＬＤ２）材料の付着を例示する部分側断面正面図である。
【図２０】図１９の装置におけるＩＬＤ２材料へのビア開口のパターニングを例示する部分側断面正面図である。
【図２１】図２０の装置におけるＩＬＤ２材料へのトレンチ開口のパターニングを例示する部分側断面正面図である。
【図２２】図２１の装置におけるＩＬＤ２層にパターニングされたビア開口およびトレンチ開口を充填する、第二の金属材料（例えば、Ｍ２）の付着を例示する部分側断面正面図である。
【図２３】本発明により作製される４つの分割アナログ・キャパシタを例示する部分側断面正面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図５Ｅ】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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