(57)【要約】【課題】不良でない他のバンクの機能を有効に利用しながら、不良となったバンクの代替機能を果たすチップを搭載してリペアすることが可能な半導体メモリモジュールを提供する。【解決手段】モジュール基板２の表面の不良となっているベアチップ１（チップＡ）のＢＡＮＫ２およびベアチップ１（チップＣ）のＢＡＮＫ１，２の機能を代替するために、モジュール基板２の裏面にＢＡＮＫ０，１，３が不良となっているがＢＡＮＫ２は正常に機能するリペアチップ３（チップＡＡ）およびＢＡＮＫ０が不良となっているがＢＡＮＫ１，２，３は正常に機能するリペアチップ３（チップＣＣ）を搭載する。【選択図】　　　　図８
2004046771.tif 000002
【特許請求の範囲】
【請求項１】
モジュール基板と、該モジュール基板に搭載された半導体チップとを備えた半導体メモリモジュールであって、
前記半導体チップは、
データを記憶可能な複数のバンクと、
該複数のバンクのうちいずれのバンクにデータを記憶させるかを特定可能なバンク特定信号が入力されるアドレス入力端子とを含み、
前記半導体チップの内部または外部に、前記バンク特定信号が入力されるとともに、該バンク特定信号が入力されたときに、該バンク特定信号により特定される特定バンクへ記憶される予定のデータを該特定バンクへ入力させない特定バンク非活性状態にする態様か否を選択可能な特定バンク活性／非活性選択回路が設けられた、半導体メモリモジュール。
【請求項２】
前記非活性状態となっている場合に、前記特定バンクへ記憶される予定のデータを、該特定バンクの代わりに記憶する代替用半導体チップをさらに備えた、請求項１に記載の半導体メモリモジュール。
【請求項３】
前記代替用半導体チップは、複数のバンクを有し、
該複数のバンクのうち前記特定バンクの代わりに使用されるバンク以外のバンクに不良となっているバンクを含む、請求項２に記載の半導体メモリモジュール。
【請求項４】
前記代替用半導体チップは、
データを記憶可能な複数の代替チップバンクと、
該複数の代替チップバンクのうちいずれの代替チップバンクにデータを記憶させるかを特定可能な代替チップバンク特定信号が入力される代替チップアドレス入力端子とを含み、
前記代替用半導体チップの内部または外部に、前記代替チップバンク特定信号が入力されるとともに、該代替チップバンク特定信号が入力されたときに、該代替チップバンク特定信号により特定される特定代替チップバンクへ記憶される予定のデータを該特定代替チップバンクへ入力させない特定代替チップバンク非活性状態にする態様か否かを選択可能な特定代替チップバンク活性／非活性選択回路が設けられた、請求項２または３に記載の半導体メモリモジュール。
【請求項５】
前記特定バンク活性／非活性選択回路は、ヒューズの状態により前記特定バンク非活性状態にする態様か否かが選択される、請求項１〜４のいずれかに記載の半導体メモリモジュール。
【請求項６】
前記複数のバンクへのデータの記憶を可能にするか否かを特定するチップセレクト信号が入力されるチップセレクト信号入力端子を備え、
前記特定バンク活性／非活性選択回路は、前記チップセレクト信号が前記複数のバンクへのデータの記憶を可能にする状態であるタイミングにおいて前記特定バンク非活性状態にする態様か否かが選択可能である、請求項１〜５のいずれかに記載の半導体メモリモジュール。
【請求項７】
複数種類のコマンドが入力されるコマンド入力回路であって、該複数種類のコマンドのうち特定の種類のコマンドが入力された場合に、前記特定バンク活性／非活性選択回路が前記特定バンク非活性状態にする態様となっているか否かに関わらず、前記半導体チップが前記特定の種類のコマンドにより特定される制御状態に制御されるようにする信号を出力する特定コマンド制御可能化回路とを備えた、請求項１〜６のいずれかに記載の半導体メモリモジュール。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体チップがモジュール基板に搭載された半導体メモリモジュールに関するものである。
【０００２】
【従来の技術】
半導体記憶装置は、パーソナルコンピュータ、ワークステーションなどに利用されることが多い。また、近年のパーソナルコンピュータは、高速化、高密度化および高機能化しているため、半導体記憶装置はメモリ容量をさらに増大させることが必要とされている。また、低コストのメモリを多量に使う市場が拡大している。そのため、半導体記憶装置は、さらに一層の大容量化および低コスト化されることが求められている。
【０００３】
前述のような半導体記憶装置の中でも、単位ビット当りのコスト面で有利であるため、パーソナルコンピュータ等へのＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）の使用量が増加している。ＤＲＡＭは、容量を増加させても、ウェハ径を大口径化することにより、単位ビット当りのコスト低減することができるため、頻繁に使用されている。
【０００４】
しかしながら、ＤＲＡＭにおいても、大容量化にともなったテスト時間およびテストコストの増大や、微細化加工技術の高度化に伴う開発費および高度な設備のための費用等が非常に大きくなっており、それらのコストを低減できるか否かが問題となっている。
【０００５】
ＤＲＡＭの入出力のビット構成は、通常、４ビット、８ビット、または、１６ビットで、ビット数の種類の幅が狭いため、通常は、複数個のＤＲＡＭを１つのモジュールにしたものが一般的に使用されている。このように、ＤＲＡＭなどの半導体記憶装置は、モジュール状態で使用されることが多い。
【０００６】
図１９および図２０には、従来の半導体メモリモジュールの例が示されている。従来の半導体メモリモジュールは、プリント配線基板の両面に部品を搭載できる表面実装技術に対応したＳＯＰ（Ｓｍａｌｌ　Ｏｕｔｌｉｎｅ　Ｐａｃｋａｇｅ）およびＴＳＯＰ（Ｔｈｉｎ　Ｓｍａｌｌ　Ｏｕｔｌｉｎｅ　Ｐａｃｋａｇｅ）などのように、ベアチップ１０１、マウントアイランド１０４、ボンディングワイヤ１０５、リードフレーム１１０がモールド樹脂１０８にモールドされた単体チップ１１７をモジュール基板１０２上に搭載した構造になっている。
【０００７】
また、メモリチップの高性能化および高機能化に伴い、メモリパッケージについては、小型化および薄型化を基本的な開発の流れとして開発が進められてきている。そして、メモリパッケージには、挿入方式が採用されていたが、近年では表面実装方式が採用されるというように、パッケージの形態が大きく変化してきている。
【０００８】
現在では、挿入方式よりも表面実装方式が主流となり、さらなるパッケージの小型化および軽量化が強く求められている。現在のところ、半導体メモリモジュールを使用することで設計の簡略化および信頼性の向上ならびにコストダウンを図るようにしている。
【０００９】
また、従来の半導体メモリモジュールの製造過程では、半導体メモリモジュールを製造した後のモジュールテストにおいて不良品チップが発生した場合にその不良がなくなるまでテストおよび不良品チップの交換を行なっている。
【００１０】
【発明が解決しようとする課題】
上記従来の半導体メモリモジュールの製造過程では、不良が検出されたメモリチップの交換に多大な手間を要するという問題がある。さらに、高密度実装を容易に行なうことができる半導体メモリモジュールとして、ＣＯＢ（Ｃｈｉｐ　Ｏｎ　Ｂｏａｒｄ）化メモリモジュールがあるが、従来のＣＯＢ化モジュールでは、ベアチップをモールド封止した後に、不良であることが検出されたベアチップをリペアできないという問題がある。
【００１１】
この問題に対して、本願の発明者らは、モールド樹脂によりチップをモールドした後にチップの不良が検出された場合にも、新たに良品チップを搭載することにより、複数のベアチップのうち不良となったベアチップ以外のベアチップを有効利用することができる半導体メモリモジュールを製造することを検討している。
【００１２】
しかしながら、リペア用のチップを新たに搭載する場合、ベアチップの機能全てを代替するリペアチップを搭載することにより、半導体モジュールをリペアすると、ベアチップ内部に形成されている複数のバンクのうち一部のバンクのみが不良であることが検出された場合に、不良でない他のバンクの機能を不能にして、全てのバンクが良好に機能する新たなリペアチップをモジュール基板上に搭載する必要がある。このようなリペア方法では、不良であることが検出されたベアチップの複数のバンクのうちの不良でないバンクの機能を有効に利用することができない。
【００１３】
本発明は、上述の問題に鑑みてなされたものであり、その目的は、ベアチップ内部に形成されている複数のバンクのうち一部のバンクが不良であることが検出された場合に、不良でない他のバンクの機能を有効に利用しながら、不良となったバンクの代替機能を果たすリペア用のチップを搭載してリペアすることが可能な半導体メモリモジュールを提供することである。
【００１４】
【課題を解決するための手段】
本発明の半導体メモリモジュールは、モジュール基板と、該モジュール基板に搭載された半導体チップとを備えた半導体メモリモジュールである。
【００１５】
また、本発明の半導体メモリモジュールは、半導体チップが、データを記憶可能な複数のバンクと、複数のバンクのうちいずれのバンクにデータを記憶させるかを特定可能なバンク特定信号が入力されるアドレス入力端子とを含んでいる。
【００１６】
また、本発明の半導体メモリモジュールは、半導体チップの内部または外部に、バンク特定信号が入力されるとともに、バンク特定信号が入力されたときに、バンク特定信号により特定される特定バンクへ記憶される予定のデータを特定バンクへ入力させない特定バンク非活性状態にする態様か否を選択可能な特定バンク活性／非活性選択回路が設けられている。
【００１７】
上記の構成によれば、特定バンク活性／非活性選択回路を有していることにより、不良となっているバンクを特定するバンク特定信号が入力された場合のみ半導体チップを非活性状態にすることができる。そのため、特定バンクの代わりに機能する代替用半導体チップをさらに搭載すれば、半導体チップのうち特定バンク以外のバンクを有効に利用しながら、半導体メモリモジュールをリペアすることができる。また、半導体チップは、非活性状態では、特定バンクへ記憶される予定のデータを半導体チップ内に入力させないため、半導体チップが不必要な電力を消費することを防止することができる。
【００１８】
本発明の半導体メモリモジュールは、非活性状態となっている場合に、特定バンクへ記憶される予定のデータを、特定バンクの代わりに記憶する代替用半導体チップをさらに備えていてもよい。
【００１９】
上記の構成によれば、代替用半導体チップがさらに備えられているため、代替用半導体装置が、不良となった特定バンクの代わりに機能する。それにより、半導体メモリモジュールは、必要とされる機能を得ることができる。
【００２０】
本発明の半導体メモリモジュールは、代替用半導体チップが、複数のバンクを有し、複数のバンクのうち特定バンクの代わりに使用されるバンク以外のバンクに不良となっているバンクを含んでいてもよい。
【００２１】
上記の構成によれば、半導体メモリモジュールをリペアするときに、代替用半導体チップとして、不良なバンクを含むことが検出された半導体チップを用いることができる。そのため、従来であれば廃棄されていた一部のバンクが不良な半導体チップ、すなわち、パーシャル良品を有効利用して半導体メモリモジュールをリペアすることができる。
【００２２】
本発明の半導体メモリモジュールは、代替用半導体チップが、データを記憶可能な複数の代替チップバンクと、複数の代替チップバンクのうちいずれの代替チップバンクにデータを記憶させるかを特定可能な代替チップバンク特定信号が入力される代替チップアドレス入力端子とを含んでいる。また、代替用半導体チップは、代替用半導体チップの内部または外部に、代替チップバンク特定信号が入力されるとともに、代替チップバンク特定信号が入力されたときに、代替チップバンク特定信号により特定される特定代替チップバンクへ記憶される予定のデータを特定代替チップバンクへ入力させない特定代替チップバンク非活性状態にする態様か否かを選択可能な特定代替チップバンク活性／非活性選択回路が設けられていてもよい。
【００２３】
本発明の半導体メモリモジュールは、特定バンク活性／非活性選択回路がヒューズの状態により特定バンク非活性状態にする態様か否かが選択されるものであってもよい。この構成によれば、ヒューズの状態を変化させることにより、特定バンク非活性状態にするか否かを簡単に選択することができる。
【００２４】
本発明の半導体メモリモジュールは、複数のバンクへのデータの記憶を可能にするか否かを特定するチップセレクト信号が入力されるチップセレクト信号入力端子を備えている。また、特定バンク活性／非活性選択回路は、チップセレクト信号が複数のバンクへのデータの記憶を可能にする状態であるタイミングにおいて特定バンク非活性状態にする態様か否かが選択可能であってもよい。
【００２５】
本発明の半導体メモリモジュールは、複数種類のコマンドが入力されコマンド入力回路であって、複数種類のコマンドのうち特定の種類のコマンドが入力された場合に、特定バンク活性／非活性選択回路が特定バンク非活性状態にする態様であるか否かに関わらず、半導体チップが特定の種類のコマンドにより特定される制御状態に制御されるようにする信号を出力する特定コマンド制御可能化回路とを備えている。
【００２６】
上記の構成によれば、特定バンク活性／非活性選択回路が特定バンク非活性状態にする態様となっているか否かに関わらず、半導体チップに特定の種類のコマンドが入力された場合には、その特定種類のコマンドに基づいた制御状態に半導体チップが制御される。その結果、特定バンク非活性状態にすることに起因して、不良でない他のバンクの制御に不都合が生じることが防止される。
【００２７】
【発明の実施の形態】
以下、図１〜図７を用いて、モールド樹脂によりベアチップを被覆した後においてリペア可能な本発明の実施の形態の半導体メモリモジュールを説明する。
【００２８】
本実施の形態の半導体メモリモジュールは、モールドされたベアチップが不良であると検出された場合に、そのベアチップの代わりとなるリペアチップがモジュール基板に搭載されることにより、リペアされる。
【００２９】
図１には、実施の形態の半導体メモリモジュールが示されている。図１に示すように、実施の形態の半導体メモリモジュールは、複数のベアチップ１がモジュール基板２の一方の主表面に直接マウントされ、モールド樹脂８により複数のベアチップ１が一体的にモールドされている。
【００３０】
また、図２に示すように、ベアチップ１に設けられたボンディングパッド６とモジュール基板２に設けられた配線パッド７とがボンディングワイヤ５により接続されている。
【００３１】
また、実施の形態の半導体メモリモジュールは、複数のベアチップ１のうちのいずれかのベアチップ１が不良であると検出された場合に、図３に示すように、ベアチップ１の代わりに用いられるリペアチップ３が、複数のベアチップ１が設けられている主表面の裏側に搭載可能な構造となっている。
【００３２】
なお、本実施の形態の半導体メモリモジュールでは、モジュール基板２の一方の面（表面）にベアチップ１を搭載し、他方の面（裏面）にリペアチップ３を搭載した例を示したが、モジュール基板２を大きくすることができる場合には、モジュール基板の一方の面のみにベアチップおよびリペアチップの双方を搭載し、他方の面にはチップを搭載しないようにしてもよい。
【００３３】
本実施の形態の半導体メモリモジュールでは、モジュール基板２の表面に搭載されたベアチップ１と、そのベアチップ１の代わりに用いられる、モジュール基板２の裏面に搭載されたリペアチップ３とが、共通の電気配線２０を使用することになる。また、リペアチップ３がモジュール基板２の裏面に搭載された場合には、電気配線２０は、図３に示すように、モジュール基板２を貫通するスルーホールを介して、表面に搭載された複数のベアチップ１と裏面の複数のリペアチップ搭載領域に搭載されるリペアチップ３との双方にそれぞれ電気的に接続されることになる。
【００３４】
本実施の形態の半導体メモリモジュールの製造方法においては、図２に示すように、モジュール基板２に複数のベアチップ１を搭載した後、ボンディングワイヤ５によりベアチップ１に設けられたボンディングパッド６とモジュール基板２に設けられた配線パッド７とを電気的に接続する。その後、図３に示すように、複数のベアチップ１を一体的にモールド樹脂８によりモールドすることにより、半導体メモリモジュールを完成させる。また、完成した半導体メモリモジュールは、モジュール基板２の裏面に必要に応じて単体でモールドされたリペアチップ３をマウントできる構造になっている。
【００３５】
そのため、システムテストなどの半導体メモリモジュールを製造した後の各種のテストにおいて、複数のベアチップ１のうちの特定のベアチップ１の複数のバンクのうちの特定のバンクに不良があることが検出された場合に、モジュール基板２の裏面にリペアチップ３を搭載して、特定のベアチップ１の不良となっている特定のバンクの代替機能をリペアチップ３が果たすようにすることにより、半導体メモリモジュールをリペアすることが可能となる。
【００３６】
ただし、不良品であることが検出された特定のベアチップ１の特定のバンクの代替機能をリペアチップ３が果たすようにするには、不良品であることが検出されたベアチップ１の特定のバンクの動作を停止させる必要がある。そのため、本実施の形態の半導体メモリモジュールでは、ベアチップ１の特定のバンクが機能する活性状態と、ベアチップ１の特定のバンクが機能しない非活性状態とを制御することが必要となる。
【００３７】
その結果、本実施の形態の半導体メモリモジュールでは、後述するＩＮＢ（Ｉｎｐｕｔ　ｂｕｆｆｅｒ）回路を用いて、特定のベアチップ１の特定のバンクの活性状態と非活性状態とが変更可能となっており、不良であることが検出された特定のベアチップ１の特定のバンクを非活性状態にすることにより、特定のバンク１の機能をリペアチップ３が果たすことが可能な状態にするようになっている。また、リペアチップ３は、ＩＮＢ回路の機能により、ベアチップ１の代替機能を果たすバンク以外のバンクが、その機能を停止する非活性状態にし得るように構成されている。
【００３８】
なお、実施の形態の半導体メモリモジュールは、複数のベアチップ１がモジュール基板２にマウントされ、ベアチップ１のボンディングパッド６とモジュール基板２の配線パッド７とが電気的に接続された後、モールド樹脂８により一体的にモールドされている。そのため、半導体メモリモジュールの実装面積を小さくすることができる。
【００３９】
図４および図５には、リペア後のモジュール基板の構成例が示されている。図４および図５に示すように、半導体メモリモジュールは、モジュール基板２の表面にはベアチップ１（Ｄ０〜Ｄ７）が搭載され、裏面にはリペア時に搭載されるリペアチップ３（Ｄ′０〜Ｄ′７）のためのリペアチップ搭載領域が設けられている。
【００４０】
図６には、リペア前のベアチップ１（Ｄ０〜Ｄ７）が搭載されたモジュール基板２の表面および裏面のブロック図が示されている。図７には、リペア後のリペア時に使用されるモールドされた単体のリペアチップ３（Ｄ′０〜Ｄ′７）が搭載されたモジュール基板２の表面および裏面のブロック図が示されている。なお、ベアチップ１（Ｄ０〜Ｄ７）とリペアチップ３（Ｄ′０〜Ｄ′７）とは、それぞれ共通の電気配線２０に接続されたデータ入出力端子ＤＱ０〜ＤＱ６３を使用するものとする。なお、データ入出力端子ＤＱ０〜ＤＱ６３は、他の回路やメモリに接続され、ベアチップ１（Ｄ０〜Ｄ７）またはリペアチップ３（Ｄ′０〜Ｄ′７）と他の回路やメモリとの間での電気信号の入出力のための端子である。
【００４１】
図６に示すリペア前の半導体メモリモジュール構成では、リペアチップ３が搭載されていないため問題はないが、図７に示すリペア後の半導体メモリモジュールの構成では、ベアチップ１（Ｄ０）とリペアチップ３（Ｄ′０）とが共通の電気配線２０に接続されたデータ入出力端子ＤＱ０〜ＤＱ６３を使用するため、ベアチップ１（Ｄ０）およびリペアチップ３（Ｄ′０）のいずれもが動作する状態（活性状態）では、ベアチップ１（Ｄ０）およびリペアチップ３（Ｄ′０）それぞれの入出力信号が衝突して不具合が生じることになる。
【００４２】
そこで、本実施の形態の半導体メモリモジュールでは、以下に説明するＩＮＢ回路を用いて、前述の不都合を解消している。
【００４３】
図８には、モジュール基板２の裏面に搭載されたリペアチップ３（チップＡＡおよびチップＣＣ）としての２つのパーシャル良品が、モジュール基板２の表面に搭載された２つのベアチップ１（チップＡおよびチップＣ）それぞれの不良となっている特定のバンクの代わりの機能を果たす半導体メモリモジュールの概略構成が示されている。なお、パーシャル良品とは、複数のバンクのすべてのバンクは良品ではなく、不良なバンクを含むが、複数のバンクのうちいずれかのバンクが良品である半導体チップを意味する。
【００４４】
図８に示すように、本実施の形態の半導体メモリモジュールは、表面に搭載したベアチップ１（チップＡ）のＢＡＮＫ２とベアチップ１（チップＣ）のＢＡＮＫ１，２とが不良となっている。そのモジュール基板２の表面の不良となっているベアチップ１（チップＡ）のＢＡＮＫ２およびベアチップ１（チップＣ）のＢＡＮＫ１，２の機能を代替するために、本実施の形態の半導体メモリモジュールにおいては、モジュール基板２の裏面にＢＡＮＫ０，１，３が不良となっているがＢＡＮＫ２は正常に機能するリペアチップ３（チップＡＡ）およびＢＡＮＫ０が不良となっているがＢＡＮＫ１，２，３は正常に機能するリペアチップ３（チップＣＣ）が搭載されている。
【００４５】
このように、本実施の形態の半導体メモリモジュールは、表面に搭載したベアチップ１の不良となっている特定のバンクの機能を代替するためのリペアチップ３が裏面に搭載されており、半導体メモリモジュールは全体としてすべてが良品であるかのように機能する。また、裏面に搭載されたチップは、従来においては、単体では良品として機能しないチップ、すなわち、部分的に良品が残っているが、全体としては不良品と認定されていたチップである。したがって、本実施の形態の半導体メモリモジュールによれば、従来であれば廃棄すべき不良品となっていた単体チップを有効に利用して、半導体メモリモジュールをリペアすることが可能となっている。
【００４６】
図９には、図８において用いられたベアチップ１およびリペアチップ３のそれぞれの内部構成を説明するためのブロック図が示されている。なお、本実施の形態の半導体メモリモジュールでは、ベアチップ１（チップＡまたはチップＣ）の内部構成とリペアチップ３（チップＡＡまたはチップＣＣ）の内部構成とは同じものを用いる。
【００４７】
図９に示すように、本実施の形態の半導体メモリモジュールで用いられるベアチップ１およびリペアチップ３のそれぞれは、バンクに記憶されるデータの入出力を行なうためのデータ入出力端子ＤＱ０〜１５と、バンク内のアドレスを指定するアドレス信号が入力されるアドレス入力端子Ａ０〜Ａ１１とを備えている。
【００４８】
また、ベアチップ１およびリペアチップ３のそれぞれは、４つのバンクのうちいずれのバンクにデータを記憶させるかを特定するバンクアドレス信号が入力されるバンクアドレス端子ＢＡ０，ＢＡ１と、クロック信号が入力されるマスタクロック端子ＣＬＫと、クロック信号の入力を許可するクロックイネーブル信号が入力されるクロックイネーブル端子ＣＫＥとを備えている。
【００４９】
また、ベアチップ１およびリペアチップ３のそれぞれは、ベアチップ１およびリペアチップ３のそれぞれに対してデータを記憶させることを指示するチップセレクト信号が入力される／ＣＳ（チップセレクト）端子を備えている。また、ベアチップ１およびリペアチップ３のそれぞれは、行アドレスストローブ端子／ＲＡＳと、列アドレスストローブ端子／ＣＡＳと、ライトイネーブル端子／ＷＥとを備え、この３つの端子を用いて複数種類のコマンドが入力されるようになっている。また、ベアチップ１およびリペアチップ３のそれぞれは、出力ディスエーブル／ライトマスク端子ＤＱＭ（Ｕ／Ｌ）が設けられている。
【００５０】
また、ベアチップ１およびリペアチップ３のそれぞれは、電源端子ＶＤＤと、出力用電源端子ＶＤＤＱと、接地端子ＶＳＳと、出力用接地端子ＶＳＳＱと、ベアチップ１内部に設けられたヒューズを切断するための過大電流が入力されるヒューズ切断電流入力端子Ｋとが設けられている。
【００５１】
また、ベアチップ１およびリペアチップ３のそれぞれの内部には、４つのメモリアレイバンク♯０〜♯３と、モードレジスタと、外部信号が入力されてその外部信号に基づいてメモリバンクへのデータの書き込みを制御する制御回路１０と、アドレス端子からアドレス信号が入力されるアドレスバッファと、／ＲＡＳ端子、／ＣＡＳ端子および／ＷＥ端子等から制御信号（コマンド）が入力される制御バッファと、ＣＬＫ端子およびＣＫＥ端子からクロック信号に関連する信号が入力されるクロックバッファとが設けられている。
【００５２】
図１０は、本実施の形態の半導体メモリモジュールにおいて用いられるＩＮＢ回路が示されている。ＩＮＢ回路は、ベアチップ１およびリペアチップ３のそれぞれの内部に設けられたＩＮＢ回路７０と、ベアチップ１およびリペアチップ３のそれぞれの外部であって、モジュール基板２の表面または裏面に設けられたＩＮＢ回路８０とがある。
【００５３】
本実施の形態の半導体メモリモジュールは、ベアチップ１（チップＡおよびチップＣ）ならびにペアチップ３（チップＡＡおよびチップＣＣ）それぞれの内部に存在する４つのバンク０〜３のいずれかが不良であった場合に、ＩＮＢ回路７０，８０の機能により、その不良である特定のバンクに対しデータが入力されないようにすることが可能となっている。
【００５４】
なお、リペアチップ３の複数のバンクのなかには、良好に機能するバンクであっても、その良好に機能するリペアチップ３のバンクに対応するベアチップ１のバンクが良好に機能する場合には、ＩＮＢ回路７０，８０により非活性状態に制御されるバンクが含まれている場合もある。すなわち、本実施の形態の半導体メモリモジュールは、ＩＮＢ回路７０，８０の機能により、リペアチップ３の複数のバンクのうち良好に機能するバンクではあるが、ベアチップ１の代替用に用いられないバンクに対してもデータが入力されないようにすることが可能となっている。したがって、本実施の形態の半導体メモリモジュールは、リペアチップ３の複数のバンクのうち良好に機能するバンクが、ベアチップ１の複数のバンクのうちの良好に機能するバンクの機能を阻害することがないように設定することが可能となっている。
【００５５】
また、ＩＮＢ回路７０，８０内部には、図１１に示すように、レーザトリミングにより切断されるヒューズを有するヒューズ回路９０が設けられている。このヒューズ回路９０を用いて、ベアチップ１またはリペアチップ３内の４つのバンクのうちの特定のバンクの活性状態と非活性状態とが変更可能となっている。なお、活性状態とは、特定のバンクに記憶される予定のデータを特定のバンクへ入力させる状態をいい、非活性状態とは、特定のバンクに記憶される予定のデータを特定のバンクへ入力させない状態をいう。
【００５６】
図１１には、ＩＮＢ回路の内部構成が示されている。図１１に示すように、／ＣＳ信号が入力される入力バッファ回路の出力端子がインバータ回路３０の入力端子に接続されている。また、インバータ回路３０の出力端子Ｆには、ＮＡＮＤ回路４０の一方の入力端子が接続されている。また、バンクアドレス端子ＢＡ０とバンクアドレス端子ＢＡ１とがそれぞれ入力バッファ回路を介して、切断ヒューズ選択回路に接続されている。この切断ヒューズ選択回路は、４つのＡＮＤ回路６１〜６４を含んでいる。
【００５７】
また、ＡＮＤ回路６１の２つの入力端子には、バンクアドレス端子ＢＡ０に入力された信号とバンクアドレス端子ＢＡ１に入力された信号とが、それぞれそのままの状態で入力される。また、ＡＮＤ回路６２の２つの入力端子には、バンクアドレス端子ＢＡ０に入力された信号が反転して入力されるが、バンクアドレス端子ＢＡ１に入力された信号はそのままの状態で入力される。
【００５８】
また、ＡＮＤ回路６３の２つの入力端子には、バンクアドレス端子ＢＡ１に入力された信号が反転して入力されるが、バンクアドレス端子ＢＡ０に入力された信号はそのままの状態で入力される。また、ＡＮＤ回路６４の２つの入力端子には、バンクアドレス端子ＢＡ０に入力された信号およびバンクアドレス端子ＢＡ１に入力された信号とが、それぞれ反転して入力される。
【００５９】
また、ＡＮＤ回路６１〜６４それぞれの出力端子を、出力端子Ｄ、出力端子Ｃ、出力端子Ｂ、出力端子Ａとした場合、出力端子Ａ〜Ｄそれぞれがヒューズ回路９０の４つの入力端子それぞれに接続されている。
【００６０】
また、ヒューズ回路９０の出力端子Ｅは、ＮＡＮＤ回路４０の一方の入力端子に接続され、ヒューズ回路９０の出力端子Ｅから出力された信号が、そのままの状態でＮＡＮＤ回路４０の一方の入力端子からＮＡＮＤ回路４０に入力される。
また、ＮＡＮＤ回路４０の出力端子Ｇから出力された信号がＯＲ回路５０の一方の入力端子に反転して入力されるように、ＮＡＮＤ回路４０の出力端子ＧとＯＲ回路５０の一方の入力端子との間にインバータ回路４５が接続されている。
【００６１】
また、／ＲＡＳ端子、／ＣＡＳ端子、および、／ＷＥ端子それぞれに入力された信号が、コマンド入力適否判別回路１００を経て、出力端子ＨからＮＡＮＤ回路３５の一方の入力端子に入力されるように、コマンド入力適否判別回路１００の出力端子ＨとＮＡＮＤ回路３５の一方の入力端子とが接続されている。
【００６２】
また、インバータ回路３０の出力端子ＦがＮＡＮＤ回路３５の他方の入力端子に接続されている。またさらに、ＮＡＮＤ回路３５の出力端子ＩがＯＲ回路５０の他方の入力端子に接続されている。
【００６３】
出力端子Ｆから出力された信号および出力端子Ｈから出力された信号それぞれはそのままの状態でＮＡＮＤ回路３５の一方および他方の入力端子それぞれに入力される。また、出力端子Ｉから出力された信号は、反転された状態でＯＲ回路５０に入力される。
【００６４】
したがって、コマンド入力適否判別回路１００の出力端子Ｈから出力される信号およびヒューズ回路９０の出力端子Ｅから出力される信号のいずれか一方の信号が、ベアチップ１またはリペアチップ３を活性状態にすることを指示する活性状態指示信号であれば、ベアチップ１またはリペアチップ３は活性状態になる。
【００６５】
そのため、ヒューズ回路９０の出力端子Ｅが、ベアチップ１またはリペアチップ３を非活性状態にすることを指示する信号を出力している場合であっても、コマンド入力適否判別回路１００の出力端子Ｈから活性状態指示信号が出力されているタイミングにおいては、ベアチップ１またはリペアチップ３は、外部から送信されてきたコマンドを内部へ入力させて、その入力されたコマンドにより特定される制御状態に制御される。
【００６６】
また、図１２に示すように、ヒューズ回路９０の内部では、図１１で示したＡＮＤ回路６１〜６４の出力端子Ａ、出力端子Ｂ、出力端子Ｃ、出力端子Ｄそれぞれが、トランジスタ９３，９４，９５，９６のゲート電極に接続されており、トランジスタ９３，９４，９５，９６のソース／ドレイン電極側それぞれには、ヒューズ９３ａ，９４ａ，９５ａ，９６ａが接続されている。
【００６７】
また、ヒューズ回路９０には、スペアイネーブル端子ＳＥがトランジスタ９７のゲート電極に接続されており、トランジスタ９７のソース／ドレイン電極にもヒューズ９７ａが接続されている。
【００６８】
なお、トランジスタ９３，９４，９５，９６，９７それぞれは、ゲート電極に電流が流れてきたとき、すなわち、ゲート電極が「Ｈ」の状態になったときにＯＮ、すなわち、ソース電極とドレイン電極とが導通するトランジスタである。
【００６９】
ヒューズ９３ａ，９４ａ，９５ａ，９６ａ，９７ａは、モジュール基板２の上に複数のベアチップ１を搭載した後、モールド樹脂８を塗布する前に、切断されるか否かが決定されるヒューズである。
【００７０】
本実施の形態の半導体メモリモジュールの製造過程では、複数のベアチップ１それぞれの複数のバンクのうちいずれかのバンクに不良があるか否かの検査を行なう。その検査により不良が検出されなかったバンク以外の良好なバンクのみが使用可能となるように、レーザトリミングによりヒューズ９３ａ，９４ａ，９５ａ，９６ａ，９７ａのうちから選択されたヒューズが切断される。
【００７１】
したがって、不良が検出されなかったバンクに対応するヒューズは切断され、不良が検出されたバンクに対応するヒューズは、切断されない状態のまま残存することになる。
【００７２】
なお、図１２に示すように、ゲート電極がスペアイネーブル端子ＳＥに接続されたトランジスタ９７のソース／ドレイン電極に接続されたヒューズ９７ａが切断されていなければ、スペアイネーブル端子ＳＥからの信号の入力により、トランジスタ９７をＯＮさせて、プリチャージ回路９９から送信されてきた電流を接地電極９７ｂに流すことができる。
【００７３】
そのため、ヒューズ回路９０においてヒューズ９３ａ，９４ａ，９５ａ，９６ａが全て切断されている場合であっても、ヒューズ９７ａが切断されていなければ、スペアイネーブル端子ＳＥから所定の信号を入力することにより、ベアチップ１またはリペアチップ３へデータを入力させない非活性状態にすることが可能である。したがって、半導体メモリモジュールを使用するときには、ヒューズ９３ａ，９４ａ，９５ａ，９６ａのうち、半導体メモリモジュールにおいて使用するバンクに対応するヒューズを切断するとともに、スペアイネーブル端子ＳＥに対応するヒューズ９７ａを切断する必要がある。
【００７４】
また、トランジスタ９３，９４，９５，９６，９７のヒューズ９３ａ，９４ａ，９５ａ，９６ａ，９７ａが接続されているソース／ドレイン電極は、プリチャージ回路９９に接続されている。
【００７５】
このヒューズ回路９０においては、トランジスタ９３，９４，９５，９６，９７のうちのいずれかのトランジスタがＯＮであり、かつ、ヒューズ９３ａ，９４ａ，９５ａ，９６ａ，９７ａのうちＯＮとなっているトランジスタのソース／ドレイン電極に接続されたヒューズが切断されていない場合には、プリチャージ回路９９から流れてきた電流は、２つのインバータ回路９１，９２には至らず、接地電極９３ｂ，９４ｂ，９５ｂ，９６ｂ，９６ｂ，９７ｂに流れる。
【００７６】
しかしながら、トランジスタ９３，９４，９５，９６，９７のうちのいずれかトランジスタがＯＮであっても、ヒューズ９３ａ，９４ａ，９５ａ，９６ａ，９７ａのうちＯＮとなっているトランジスタのソース／ドレイン電極に接続されたヒューズが切断されている場合には、プリチャージ回路９９から出力されてきた信号が、２つのインバータ回路９１，９２を経て図１１に示す出力端子Ｅから出力される。
【００７７】
言いかえれば、ヒューズ９３ａ，９４ａ，９５ａ，９６ａ，９７ａのうちいずれかのヒューズが切断された状態となっているときには、トランジスタ９３，９４，９５，９６，９７のうち切断されたヒューズがソース／ドレイン電極に接続されたトランジスタがＯＮとなっているか否かに関わらず、プリチャージ回路９９から出力されてきた信号がそのままの状態で出力端子Ｅから出力される。
【００７８】
したがって、切断されているヒューズがある場合には、ヒューズ９３ａ，９４ａ，９５ａ，９６ａのうち切断されたヒューズがソース／ドレイン電極に接続されたトランジスタのゲート電極に信号が入力されても、ＮＡＮＤ回路４０に出力される信号は変化しない。言いかえれば、入力されたバンクアドレスが、ヒューズが切断されたトランジスタに対応するバンクアドレスであった場合には、プリチャージ回路９９からの出力がそのままＮＡＮＤ回路４０の他方の入力端子へ出力される。
【００７９】
その結果、１つのベアチップ１またはリペアチップ３のうち使用したいバンクに対応するヒューズを切断しておけば、そのバンクのバンクアドレスを指定する信号が入力されてそのヒューズがソース／ドレイン電極に接続されたトランジスタのゲート電極にトランジスタを導通させる信号の入力があっても、プリチャージ回路９９から出力される信号がそのままの状態で出力される。そのため、その切断されたヒューズに対応するバンクへデータを入力させることを指示する信号がＮＡＮＤ回路４０の出力端子Ｇから出力される。
【００８０】
逆に、１つのベアチップ１またはリペアチップ３のうち使用しないバンクに対応するヒューズは切断されていないので、そのバンクのバンクアドレスを指定する信号が入力されて、そのヒューズがソース／ドレイン電極に接続されたトランジスタのゲート電極にトランジスタを導通させる信号の入力があった場合には、プリチャージ回路９９から出力される電流が接地電極９３ｂ，９４ｂ，９５ｂ，９６ｂ，９７ｂのうちバンクアドレスに対応する接地電極へ流れ、図１１に示すＮＡＮＤ回路４０の他方の入力端子へは流れない。そのため、その入力されたバンクアドレスに対応するバンクへデータを入力させないことを指示する信号がＮＡＮＤ回路４０の出力端子Ｇから出力される。
【００８１】
図１３には、前述のヒューズ回路の一部のみを概念的に取出した回路図が示されている。図１３には、出力端子Ａが接続されたゲート電極を有するトランジスタ９３の周辺の構成が示されている。なお、図１３に示す回路図では、ヒューズ９３ａが、本実施の形態の半導体モジュールで使用するレーザトリミングヒューズではなく、アルミニウムヒューズとなっており、ヒューズ切断電流入力端子Ｋから過大な電流が入力されることにより、アルミニウムが破断される構成のヒューズ回路となっている。
【００８２】
このように、レーザトリミングヒューズではなく、ヒューズ切断電流入力端子Ｋとアルミニウムからなるヒューズとを備えるようにしておけば、ベアチップ１またはリペアチップ３を構成する内部のチップがモールド樹脂により被覆された後において、検査により不良となるバンクがあることが検出された場合であっても、活性状態にするバンクと非活性状態にするバンクとを選択することが可能となる。
【００８３】
また、図１４には、図１３に示すヒューズ回路９０の動作を説明するためタイミングチャートが示されている。図１３に示すヒューズ回路９０において、プリチャージ回路９９から送信されてきた信号／ＰＣの状態が「Ｌ」になると、電源端子ＶＤＤからの電流によりトランジスタ９８がＯＮして、ノードＮ１および出力端子Ｅから出力される信号の状態は、「Ｈ」になる。ただし、このときトランジスタ９３はオンしていない状態である。
【００８４】
また、前述の状態で、出力端子Ａに信号の入力がありトランジスタ９３がＯＮした場合でも、ヒューズ９３ａが切断されていれば、電源端子ＶＤＤからノードＮ１（出力端子Ｅ）に入力された信号がそのままの状態で出力される。また、出力端子Ａに信号の入力がありトランジスタ９３がＯＮした場合、ヒューズ９３ａが切断されていなければ、出力端子Ｅは、接地電位「Ｌ」の状態の信号を出力する。
【００８５】
したがって、ヒューズ９３ａが切断されている場合、出力端子Ａから出力される信号の状態に関係なく、電源端子ＶＤＤから送信されてきた信号がそのままの状態で出力端子Ｅから出力される。すなわち、ヒューズ９３ａが切断されている場合、外部から送信されてきたデータをバンクに入力させることを指示する信号が出力端子Ｅから出力される。また、ヒューズ９３ａが切断されていない場合、トランジスタ９３のゲート電極への信号の入力があるか否かにより、出力端子Ｅから出力される信号は、外部から送信されてきたデータをバンクに入力させることを指示する信号を出力するか否かが選択される。
【００８６】
図１５には、本実施の形態のベアチップ１およびリペアチップ３のそれぞれの各端子に入力される複数種類のコマンドを説明するためのコマンドテーブルが示されている。
【００８７】
このコマンドテーブルに記載された複数種類のコマンドのうち特定のコマンドは、ベアチップ１およびリペアチップ３のそれぞれがいかなる状態であっても、常に、ベアチップ１およびリペアチップ３のそれぞれに入力される必要がある。
【００８８】
すなわち、特定のコマンドは、４つのバンクのうちいずれかのバンクに不良が検出され、その不良が検出されたバンクが非活性状態となるように、その不良が検出されたバンクに対応するヒューズが切断されずに残存しいる状態で、そのヒューズに対応するバンクアドレスを特定する信号が、ベアチップ１およびリペアチップ３のそれぞれに入力されているタイミングであっても、ベアチップ１およびリペアチップ３のそれぞれに入力される必要がある。
【００８９】
より簡単に説明すれば、前述の特定のコマンドは、非活性状態となっているバンクを指定するバンクアドレスを特定する信号がバンクアドレス端子ＢＡ０，ＢＡ１に入力されているタイミングであっても、ベアチップ１およびリペアチップ３のそれぞれに入力される必要がある。言いかえれば、特定のコマンドは、バンクアドレスＢＡ＜０，１＞がいかなる値であっても、／ＣＳ端子から出力される信号の状態がベアチップ１またはリペアチップ３を活性化させる状態である必要があるコマンドである。
【００９０】
その特定のコマンドは、図１５に示す（２）ノンオペレーション、（５）プリチャージオールバンクス、（１０）オートリフレッシュ、（１１）セルフリフレッシュエントリ、（１２）セルフリフレッシュイグジット、（１３）モードレジスタセットのコマンドである。
【００９１】
前述の特定のコマンドが、ベアチップ１またはリペアチップ３に入力された場合には、図１１に示すコマンド入力適否判別回路１００の出力端子Ｈから出力される信号が、前述のコマンドをベアチップ１またはリペアチップ３内へ入力するように指示する信号となる。その結果、出力端子Ｉからは、コマンドをベアチップ１またはリペアチップ３内へ入力するように指示する信号が、図９に示す制御回路１０内部に出力される。
【００９２】
図１６に示すタイミングチャートには、前述の／ＣＳ端子、ＢＡ０端子、ＢＡ１端子、出力端子Ａ、出力端子Ｂ、出力端子Ｃ、出力端子Ｄ、および出力端子Ｅそれぞれから出力される信号の切換えのタイミングが示されている。
【００９３】
なお、図１６において、ＥＡ、ＥＢ、ＥＣ、ＥＤにより示されるタイミングチャートには、出力端子Ａ、出力端子Ｂ、出力端子Ｃ、および出力端子Ｄのうちの１つの出力端子に対応するヒューズのみが切断されていない状態を想定したときの、出力端子Ｅから出力される信号の切換えのタイミングが示されている。
【００９４】
また、図１７に示すタイミングチャートには、出力端子Ｅ、／ＣＳ端子、出力端子Ｆ、出力端子Ｇ、出力端子Ｈ、出力端子Ｉおよび出力端子Ｊそれぞれから出力される信号の切換えのタイミングが示されている。
【００９５】
図１６に示すように、バンクアドレス端子ＢＡ０，ＢＡ１に入力される信号の組合せは、（Ｌ，Ｌ）、（Ｈ，Ｌ）、（Ｌ，Ｈ）、（Ｈ，Ｈ）の４つである。その４つの組み合わせのうちから選択された１の組合せによりバンクアドレスが特定される。バンクアドレスを特定するバンクアドレス信号がバンクアドレス端子ＢＡ０，ＢＡ１に入力されると、出力端子Ａ，Ｂ，Ｃ，Ｄのうちの特定されたバンクアドレスに対応する出力端子から出力される信号の状態が変化する（「Ｌ」→「Ｈ」）。
【００９６】
また、その特定されたバンクアドレスに対応するヒューズが切断されていない場合には、その特定されたバンクアドレスに対応する出力端子Ａ〜Ｄから出力される信号の状態の変化（「Ｌ」→「Ｈ」）に伴って、出力端子Ｅから出力される信号の状態が変化する（「Ｈ」→「Ｌ」）。
【００９７】
これは、バンクアドレスに対応するヒューズが切断されておらず、バンクアドレスを指定する信号の入力にともなって、図１１〜図１３に示すヒューズ回路９０内のバンクアドレスに対応するトランジスタがＯＮとなっためである。
【００９８】
また、図１７に示すように、出力端子Ｅから出力される信号の状態が「Ｌ」となっているタイミングにおいては、図１１に示すＮＡＮＤ回路４０の出力端子Ｇからは、「Ｈ」の状態の信号が出力されるとともに、図１１に示すインバータ回路４５の出力端子／Ｇからは、「Ｌ」の状態の信号が出力される。そのため、前述したコマンド入力適否判別回路１００の出力端子Ｈから出力される信号が「Ｌ」であれば、出力端子Ｉからは「Ｈ」の状態の信号が出力されるため、ＯＲ回路５０の出力端子Ｊからは、「Ｌ」の状態の信号が出力される。
【００９９】
その結果、そのバンクアドレスを特定する信号が入力されているタイミングにおいては、ベアチップ１またはリペアチップ３は、外部から送信されてきたデータをバンクへ入力させない非活性状態になる。
【０１００】
なお、ヒューズ９３ａ，９４ａ，９５ａ，９６ａの全てのヒューズが切断され、かつ、ヒューズ９７ａが切断されている場合においては、すなわち、ベアチップ１またはリペアチップ３の全てのバンクが正常に機能する場合においては、出力端子Ｅから出力される信号は、常に「Ｈ」の状態となる。その結果、／ＣＳ端子から入力される信号が「Ｌ」であれば、すなわち、その／ＣＳ端子を有するベアチップ１またはリペアチップ３を使用することが選択されていれば、ＯＲ回路５０の出力端子Ｊから出力される信号は、常に、「Ｈ」の状態となる。それにより、バンクアドレスを指定する信号が入力されれば、常に、そのバンクアドレスに対応するバンクに外部から送信されてきたデータが記憶される。
【０１０１】
また、図１８に示す論理チャートには、出力端子Ｅ、／ＣＳ端子、／ＲＡＳ端子、／ＣＡＳ端子、／ＷＥ端子、および出力端子Ｆ，Ｇ，Ｈ，Ｉ，Ｊそれぞれから出力される信号の切換えの論理が示されている。
【０１０２】
図１８から分かるように、図１５に示す特定のコマンドのうち（２）ノンオペレーション、（５）プリチャージオールバンクス、（１０）オートリフレッシュ、（１１）セルフリフレッシュエントリ、（１２）セルフリフレッシュイグジット、および（１３）モードレジスタセットにより示されるコマンドがコマンド入力適否判別回路１００に入力されている場合には、すなわち、／ＲＡＳ端子、／ＣＡＳ端子および／ＷＥ端子の３つの端子に、（Ｈ，Ｈ，Ｈ）（Ｌ，Ｈ，Ｌ）（Ｌ，Ｌ，Ｈ）（Ｈ，Ｈ，Ｈ）（Ｌ，Ｌ，Ｌ）の組合せのうちのいずれかの組合せのコマンドが入力された場合には、出力端子Ｈから出力される信号は、「Ｈ」の状態になる。その結果、／ＣＳ端子から出力される信号が「Ｌ」の状態となっており、かつ、出力端子Ｅから出力される信号が「Ｌ」の状態となっている場合であっても、ＯＲ回路５０の出力端子Ｊから出力される信号は、「Ｈ」の状態となる。
【０１０３】
なお、今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えるべきである。本発明の範囲は上記した説明ではなく特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１０４】
【発明の効果】
本発明の半導体メモリモジュールによれば、特定バンク活性／非活性選択回路を有していることにより、特定バンクを特定するバンク特定信号が入力された場合のみに半導体チップを非活性状態にすることができる。そのため、特定バンクの代わりに機能する代替用半導体チップをさらに搭載すれば、半導体チップのうち特定バンク以外のバンクを有効に利用しながら、半導体メモリモジュールをリペアすることができる。また、半導体チップは、非活性状態では、バンク特定信号により特定される特定バンクへ記憶される予定のデータを半導体チップ内に入力させないため、半導体チップが不必要な電力を消費することを防止することができる。
【図面の簡単な説明】
【図１】実施の形態の半導体メモリモジュールにおいて、モジュール基板に搭載された複数のベアチップが一体的にモールド樹脂によりモールドされた状態を示す図である。
【図２】モジュール基板に搭載されたベアチップを説明するための図である。
【図３】モジュール基板に搭載されたベアチップおよびリペアチップの断面構造を説明するための図である。
【図４】モジュール基板に搭載されたベアチップの一部が不良品となったことを説明するための図である。
【図５】モジュール基板の裏面に搭載された良品チップを使用して半導体メモリモジュールをリペアすることを説明するための図である。
【図６】リペア前のモジュール基板の構成を説明するための図である。
【図７】リペア後のモジュール基板の構成を説明するための図である。
【図８】本実施の形態の半導体メモリモジュールにおいて、チップのうちの一部のバンクが不良となった場合に裏面に搭載されたパーシャル良品で半導体メモリモジュールがリペアされた状態を示す図である。
【図９】本実施の形態の半導体メモリモジュールで用いるベアチップ内部のメモリアレイバンクの構成を説明するための図である。
【図１０】本実施の形態の半導体メモリモジュールで用いるベアチップまたはリペアチップの内部に若しくは外部にＩＮＢ回路が設けられている状態を説明するための図である。
【図１１】ＩＮＢ回路を説明するための図である。
【図１２】ヒューズ回路を説明するための図である。
【図１３】ヒューズ回路をより具体的に説明するための図である。
【図１４】図１３に示された回路に入力される信号と出力される信号の切換えのタイミングを説明するための図である。
【図１５】本実施の形態の半導体メモリモジュールのベアチップまたはリペアチップに入力されるコマンドを説明するためのコマンドテーブルである。
【図１６】バンクアドレスに入力される信号および出力端子Ａ，Ｂ，Ｃ，Ｄ，Ｅそれぞれから出力される信号の切換えのタイミングを説明するためのタイミングチャートである。
【図１７】／ＣＳ端子から入力される信号および出力端子Ｅ，Ｆ，Ｇ，Ｈ，Ｉ，Ｊから出力される信号の切換えのタイミングを説明するためのタイミングチャートである。
【図１８】／ＣＳ端子、／ＲＡＳ端子、／ＣＡＳ端子、および／ＷＥ端子から入力される信号ならびに出力端子Ｅ，Ｆ，Ｇ，Ｈ，Ｉ，Ｊそれぞれから出力される信号の切換えの論理を説明するための論理チャートである。
【図１９】従来の半導体メモリモジュールを上面側から見た構成を説明するための図である。
【図２０】従来の半導体メモリモジュールの断面構成を説明するための図である。
【符号の説明】
１　ベアチップ、２　モジュール基板、３　リペアチップ、４　マウントアイランド、５　ボンディングワイヤ、６　チップボンディングパッド、７　配線パッド、８　モールド樹脂、１０　リードフレーム、７０，８０　ＩＮＢ回路、９０　ヒューズ回路、１００　コマンド入力適否判別回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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