(57)【要約】【課題】簡易な装置構成でありながら、実行可能な試験パターン数を増加させることが可能な半導体記憶装置に対する半導体試験回路を提供する。【解決手段】複数のカウンタ１−１〜１−ｎが設けられ、各カウンタ１−１〜１−ｎにより、半導体記憶装置の書き込み／読み出しアドレスのうちの１ビット分または連続する複数ビット分が指定される。また、各カウンタ１−１〜１−ｎのカウント動作は、スイッチ回路２から出力されるカウンタ制御信号Ｓ１〜Ｓｎに基づいて制御される。スイッチ回路２は、出力先以外のいずれかのカウンタによる最上位ビットの出力値、または、すべてのカウンタに対して共通に使用される共通カウンタ制御信号Ｓｉｎのいずれかを、カウンタ制御信号Ｓ１〜Ｓｎとしてカウンタ１−１〜１−ｎごとに選択的に出力する。これにより、各カウンタ１−１〜１−ｎのカウント値に対する書き込み／読み出しアドレスの割り付けを変更することができる。【選択図】        図１
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【特許請求の範囲】
【請求項１】
半導体記憶装置の書き込み／読み出し動作の試験を行う半導体試験回路において、
それぞれのカウント値によって、前記半導体記憶装置の書き込み／読み出しアドレスのうちの１ビット分または連続する複数ビット分を指定する複数のカウンタと、
前記各カウンタのカウント動作を制御するカウンタ制御信号として、出力先以外のいずれかの前記カウンタによる最上位ビットの出力値、または、すべての前記カウンタに対して共通に使用される共通カウンタ制御信号を、前記カウンタごとに選択的に出力するスイッチ回路と、
を有することを特徴とする半導体試験回路。
【請求項２】
前記スイッチ回路は、いずれか１つの前記カウンタに対して前記共通カウンタ制御信号を出力し、他の前記カウンタに対してはそれぞれ異なる前記カウンタによる最上位ビットの出力値を出力することを特徴とする請求項１記載の半導体試験回路。
【請求項３】
前記スイッチ回路は、前記カウンタごとに前記カウンタ制御信号を個別に出力する個別スイッチ回路を有し、
前記各個別スイッチ回路は、前記カウンタ制御信号の出力先以外で、かつ前記個別スイッチ回路ごとに異なるいずれかの前記各カウンタによる前記最上位ビットの出力値、または前記共通カウンタ制御信号を選択的に出力することを特徴とする請求項１記載の半導体試験回路。
【請求項４】
前記カウンタのうちの１つは、前記半導体記憶装置のコラムアドレスを指定し、他の前記カウンタのうちの１つはローアドレスを指定することを特徴とする請求項１記載の半導体試験回路。
【請求項５】
前記コラムアドレスを指定するカウンタは、同期式カウンタによって構成され、前記ローアドレスを指定するカウンタは、非同期式カウンタによって構成されることを特徴とする請求項４記載の半導体試験回路。
【請求項６】
さらに他の前記カウンタのうちの１つは前記半導体記憶装置のバンクアドレスを指定することを特徴とする請求項４記載の半導体試験回路。
【請求項７】
前記カウンタのうちの１つは、
非同期式カウンタと、
最上位ビットの出力値が前記スイッチ回路に入力される同期式カウンタと、
入力される前記カウンタ制御信号を前記非同期式カウンタまたは前記同期式カウンタに選択的に出力するとともに、前記非同期式カウンタまたは前記同期式カウンタのカウント値を前記書き込み／読み出しアドレスとして選択的に出力するカウンタ選択回路と、
を有することを特徴とする請求項１記載の半導体試験回路。
【請求項８】
前記半導体記憶装置と同一チップ内または同一パッケージ内に設けられたことを特徴とする請求項１記載の半導体試験回路。
【請求項９】
メモリセルへの書き込み／読み出しの試験を実行する自己試験回路を具備する半導体記憶装置において、
前記自己試験回路は、
それぞれのカウント値によって、前記メモリセルへの書き込み／読み出しアドレスのうちの１ビット分または連続する複数ビット分を指定する複数のカウンタと、
前記各カウンタのカウント動作を制御するカウンタ制御信号として、出力先以外のいずれかの前記カウンタによる最上位ビットの出力値、または、すべての前記カウンタに対して共通に使用される共通カウンタ制御信号を、前記カウンタごとに選択的に出力するスイッチ回路と、
を有することを特徴とする半導体記憶装置。
【請求項１０】
半導体記憶装置に対する書き込み／読み出し動作に対する半導体試験方法において、
複数のカウンタのうち出力先以外のいずれかによる最上位ビットの出力値、または、すべての前記カウンタに対して共通に使用される共通カウンタ制御信号を、選択的に前記各カウンタに入力してそれぞれのカウント動作を個別に制御し、
前記カウンタのそれぞれのカウント値によって、前記半導体記憶装置の書き込み／読み出しアドレスのうちの１ビット分または連続する複数ビット分を指定する、
ことを特徴とする半導体試験方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置の書き込み／読み出し動作の試験を行う半導体試験回路および半導体試験方法と、このような半導体試験回路を具備する半導体記憶装置に関する。
【０００２】
【従来の技術】
近年、電子機器の小型化に伴い、半導体デバイスの専有面積をより縮小することが求められている。このため、ＭＣＰ（Ｍｕｌｔｉ  Ｃｈｉｐ  Ｐａｃｋａｇｅ）あるいはＳＩＰ（Ｓｙｓｔｅｍ  Ｉｎ  Ｐａｃｋａｇｅ）等のように、複数の半導体チップを１つのパッケージ上に搭載することが多くなっている。
【０００３】
例えばＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）等の半導体記憶装置についても、同様に、ＭＣＰやＳＩＰへ搭載されることが多くなっている。半導体記憶装置では特に、出荷前の試験工程においてメモリセル内部の不良ビットを検出することが重要であるが、ＭＣＰやＳＩＰに搭載された場合、半導体記憶装置に対する配線がパッケージ内の他のチップとの間で閉じた状態となることが多い。この場合は、半導体記憶装置の制御端子が、パッケージの外部端子として設けられないため、パッケージに実装されて封止された後の時点での試験を行うことが不可能になる。
【０００４】
そこで、試験対象の半導体回路と同じチップ内、あるいは同じパッケージに組み込まれた他の半導体チップ内に試験回路を設け、この試験回路の動作により一部の試験工程を置き換えることが考えられている。このような同じパッケージ内の半導体回路に対する自己試験機能は、ＢＩＳＴ（Ｂｕｉｌｔ  Ｉｎ  Ｓｅｌｆ  Ｔｅｓｔ）と呼ばれている。
【０００５】
ＢＩＳＴを実現する回路（以下、ＢＩＳＴ回路と呼称する）を搭載した従来の一般的な半導体記憶装置としては、例えば、複数のバンクあるいはセルアレイ単位に分割されたメモリセルアレイと、これらのバンクあるいはセルアレイ単位に設けられて、それぞれ独立に制御可能な自己テスト機能回路（ＢＩＳＴ回路に対応する）とを具備し、各自己テスト機能回路が、それぞれ対応するメモリセルアレイに対するアドレス発生回路、テストパターンデータ発生回路および制御信号発生回路と、これらを制御するＢＩＳＴ制御回路と、対応するバンクあるいはセルアレイ単位のテスト出力データと期待値とを比較する、バンクあるいはセルアレイ単位の出力ビット数に応じた数の比較器とを具備するものがあった。
【０００６】
この半導体記憶装置では、ＢＩＳＴ制御回路へのシステムクロックの入力に応じてＢＩＳＴ制御回路が動作し、この制御の下で、アドレス発生回路、テストパターンデータ発生回路および制御信号発生回路がそれぞれテストに必要なアドレス、テストパターンおよび書き込み／読み出し等の制御信号を発生し、これらを受けたメモリセルアレイの書き込み／読み出し動作が実行される。そして、読み出し動作時にメモリセルアレイから読み出されたデータが、比較器において期待値と比較され、Ｐａｓｓ／Ｆａｉｌの判定が行われる（例えば、特許文献１参照）。
【０００７】
ところで、ＢＩＳＴ回路では通常、あらかじめ用意された１種類以上の試験パターンを実行することが可能となっている。各試験パターンでは、例えばメモリセルアレイ内でデータが記憶される領域が幾何学模様状となる等、書き込み／読み出しのアドレス指定の進み方や書き込むデータの組み合わせが随時変更される。
【０００８】
ここで、図１８は、メモリセルアレイに対する論理アドレスの割り付けの例を示す図である。
図１８の例では、２２ビットの数値によりメモリセルアレイに対する論理アドレス指定を行うことが可能となっており、下位から６ビット分、１４ビット分、２ビット分に対して、それぞれコラムアドレス、ローアドレス、バンクアドレスが割り付けられている。ＢＩＳＴ回路では通常、このような書き込み／読み出しアドレスを自己発生するためのカウンタ回路を具備している。
【０００９】
図１９は、ＢＩＳＴ回路が具備する従来のアドレスカウンタの構成例を示す図である。
図１９に示すアドレスカウンタは、図１８のアドレス割り付けに対応して設けられるものであり、アドレス数に対応する２２桁分のカウンタセルＣＮＴ０〜ＣＮＴ２１が設けられて、最下位のカウンタセルＣＮＴ０の出力から順にコラムアドレスＣＡ０〜ＣＡ５、ローアドレスＲＡ０〜ＲＡ１３、バンクアドレスＢＡ０〜ＢＡ１が割り付けられている。そしてこれらの出力値が例えばアドレスデコーダによりデコードされることにより、メモリセルアレイ内のビット線、ワード線、バンクがそれぞれ１つずつ選択される。
【００１０】
このアドレスカウンタにおいて、２桁目のカウンタセルＣＮＴ１以上では各カウンタセルのカウントアップは下位のカウンタセルの出力に応じて行われ、最下位のカウンタセルＣＮＴ０にカウントアップ制御信号（例えばクロック信号ＣＬＫ）が入力されることにより、カウントアップ動作が開始される。
【００１１】
ＢＩＳＴ回路による自己試験動作（以下、ＢＩＳＴ動作と呼称する）で、すべてのメモリセルにデータの書き込みを行う場合は、通常、次のような動作が行われる。ＢＩＳＴ動作が開始された時点では、一般的に各カウンタセルはリセットされており、すべてのアドレスが“０”となっている。このアドレスより１回目の書き込み動作が行われ、“０”番地のメモリセルにデータが書き込まれる。次にカウンタ回路がカウントアップされ、出力値の最下位ビットが“１”となる。そして、このアドレスにより２回目の書き込み動作が行われ、“１”番地のメモリセルにデータが書き込まれる。このように、書き込み動作が行われるごとにカウンタ回路を順次カウントアップすることにより、すべてのメモリセルに対してデータの書き込みを行うことが可能となる。
【００１２】
なお、集積回路内にシェイプの異なるＲＡＭが配置されている場合に、これらのＲＡＭに対してテストを行う自己試験用回路として、テストを行うすべてのＲＡＭのＸアドレスおよびＹアドレスをそれぞれ生成して出力するアップカウンタ付きのレジスタで構成されたＸアドレスレジスタおよびＹアドレスレジスタと、これらの各レジスタから出力されるＸアドレスおよびＹアドレスから、テスト対象となるＲＡＭに対してイネーブル信号を生成して出力するチップイネーブル制御回路部とを具備するものがあった。この自己試験用回路では、チップイネーブル制御回路部が、各レジスタからのＸアドレスおよびＹアドレスのビット数から、テスト対象のＲＡＭのシェイプを特定することにより、ダイアゴナルパターンを生成するデータ生成回路を共有して、被テスト回路を並列にテストすることが可能となっている（例えば、特許文献２参照）。
【００１３】
【特許文献１】
特開２００２−１６３８９９号公報（段落番号〔０００９〕〜〔００２３〕、第１図）
【特許文献２】
特開２００１−２２２９００号公報（段落番号〔００１０〕〜〔００３０〕、第１図）
【００１４】
【発明が解決しようとする課題】
ところで、従来のＢＩＳＴ回路では、アドレスカウンタの各出力ビットに対してアドレスが固定的に割り付けられていた。このため、実行可能な試験パターンに制限があった。
【００１５】
例えば、上記の図１９で示したアドレスカウンタにおいて、図１８のようなアドレス割り付けが行われた場合、アドレスカウンタのカウント動作によりコラムアドレスが優先的に変化される。すなわち、初期動作ではまず、ローアドレスおおよびバンクアドレスとしてそれぞれ“０ｘ００００”番地、バンク“０”が指定された状態で、カウント動作によりコラムアドレスとして“０ｘ００”番地から“０ｘ３Ｆ”番地まで順に指定される。この後、ローアドレスの指定が“０ｘ０００１”番地から“０ｘ３ＦＦＦ”番地に順次変更されて、その変更のたびにすべてのコラムアドレスが順次指定される。さらに、バンクアドレスの指定がバンク“１”からバンク“３”に順次変更され、同様のアドレス指定動作が行われる。
【００１６】
このような動作により、コラム方向（すなわちビット線）の選択を高速に変化させる試験パターンの実行が可能となる。しかし、ローアドレスやバンクアドレスを優先的に高速に変化させる試験パターンを実行することはできない。特に最近では、複数のバンクを有して、各バンクからの入出力をグローバルデータバスにより共通化したメモリセルアレイ構成を有する半導体記憶装置が多く、このような半導体記憶装置では、各バンクのローカルデータバスを視点とした、仕様上の上限速度での試験（ＡＴ−ＳＰＥＥＤ試験）とともに、グローバルデータバスを視点としたＡＴ−ＳＰＥＥＤ試験やバンク間のデータバス干渉試験を行うことが、不良検出率を高めるために重要となっている。しかし、これらの試験パターンをすべて実行可能とするためには、アドレスの割り付け方の異なる複数のアドレスカウンタを設ける必要があり、ＢＩＳＴ回路の実装面積が増大化してしまう。
【００１７】
本発明はこのような課題に鑑みてなされたものであり、簡易な装置構成でありながら、実行可能な試験パターン数を増加させることが可能な半導体記憶装置に対する半導体試験回路を提供することを目的とする。
【００１８】
また、本発明の他の目的は、簡易な装置構成でありながら、自己試験回路において実行可能な試験パターン数を増加させることが可能な半導体記憶装置を提供することである。
【００１９】
さらに、本発明の他の目的は、簡易な装置構成でありながら、実行可能な試験パターン数を増加させることが可能な半導体記憶装置に対する半導体試験方法を提供することである。
【００２０】
【課題を解決するための手段】
本発明では上記課題を解決するために、図１に示すような半導体試験回路が提供される。この半導体試験回路は、半導体記憶装置の書き込み／読み出し動作の試験を行うものであり、それぞれのカウント値によって、前記半導体記憶装置の書き込み／読み出しアドレスのうちの１ビット分または連続する複数ビット分を指定する複数のカウンタ１−１〜１−ｎ（ただし、ｎは１以上の整数）と、前記各カウンタ１−１〜１−ｎのカウント動作を制御するカウンタ制御信号Ｓ１〜Ｓｎとして、出力先以外のいずれかの前記カウンタによる最上位ビットの出力値、または、すべての前記カウンタ１−１〜１−ｎに対して共通に使用される共通カウンタ制御信号Ｓｉｎを、前記カウンタ１−１〜１−ｎごとに選択的に出力するスイッチ回路２とを有することを特徴とする。
【００２１】
このような半導体試験回路では、複数のカウンタ１−１〜１−ｎが設けられ、各カウンタ１−１〜１−ｎにより、半導体記憶装置の書き込み／読み出しアドレスのうちの１ビット分または連続する複数ビット分が指定される。また、各カウンタ１−１〜１−ｎのカウント動作は、スイッチ回路２から出力されるカウンタ制御信号Ｓ１〜Ｓｎに基づいて制御される。スイッチ回路２は、出力先以外のいずれかのカウンタによる最上位ビットの出力値、または、すべてのカウンタに対して共通に使用される共通カウンタ制御信号Ｓｉｎのいずれかを、カウンタ制御信号Ｓ１〜Ｓｎとしてカウンタ１−１〜１−ｎごとに選択的に出力する。これにより、各カウンタ１−１〜１−ｎのカウント値に対する書き込み／読み出しアドレスの割り付けを変更することができる。
【００２２】
また、本発明では、メモリセルへの書き込み／読み出しの試験を実行する自己試験回路を具備する半導体記憶装置において、前記自己試験回路は、それぞれのカウント値によって、前記メモリセルへの書き込み／読み出しアドレスのうちの１ビット分または連続する複数ビット分を指定する複数のカウンタと、前記各カウンタのカウント動作を制御するカウンタ制御信号として、出力先以外のいずれかの前記カウンタによる前記最上位ビットの出力値、または、すべての前記カウンタに対して共通に使用される共通カウンタ制御信号を、前記カウンタごとに選択的に出力するスイッチ回路とを有することを特徴とする半導体記憶装置が提供される。
【００２３】
このような半導体記憶装置では、自己試験回路に複数のカウンタが設けられ、各カウンタにより、半導体記憶装置の書き込み／読み出しアドレスのうちの１ビット分または連続する複数ビット分が指定される。また、各カウンタのカウント動作は、スイッチ回路から出力されるカウンタ制御信号に基づいて制御される。スイッチ回路は、出力先以外のいずれかのカウンタによる最上位ビットの出力値、または、すべてのカウンタに対して共通に使用される共通カウンタ制御信号のいずれかを、カウンタ制御信号としてカウンタごとに選択的に出力する。これにより、各カウンタのカウント値に対する書き込み／読み出しアドレスの割り付けを変更することができる。
【００２４】
さらに、本発明では、半導体記憶装置に対する書き込み／読み出し動作に対する半導体試験方法において、複数のカウンタのうち出力先以外のいずれかによる最上位ビットの出力値、または、すべての前記カウンタに対して共通に使用される共通カウンタ制御信号を、選択的に前記各カウンタに入力してそれぞれのカウント動作を個別に制御し、前記カウンタのそれぞれのカウント値によって、前記半導体記憶装置の書き込み／読み出しアドレスのうちの１ビット分または連続する複数ビット分を指定することを特徴とする半導体試験方法が提供される。
【００２５】
このような半導体試験方法では、複数のカウンタのそれぞれにより、半導体記憶装置の書き込み／読み出しアドレスのうちの１ビット分または連続する複数ビット分が指定される。また、各カウンタのカウント動作は、出力先以外のいずれかのカウンタによる最上位ビットの出力値、または、すべてのカウンタに対して共通に使用される共通カウンタ制御信号のいずれかが選択的に入力されることにより制御される。これにより、各カウンタのカウント値に対する書き込み／読み出しアドレスの割り付けを変更することができる。
【００２６】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。
図１は、本発明の半導体試験回路の原理を説明するための原理図である。
【００２７】
本発明の半導体試験回路は、ＤＲＡＭ等の半導体記憶装置に対する出荷前試験を実行するためのもので、主に、試験対象の半導体記憶装置と同一のチップ上または同一のパッケージ上において、自己試験回路として設けられる。この半導体試験回路は、複数のカウンタ１−１〜１−ｎ（ただし、ｎは１以上の整数）と、スイッチ回路２とを具備する。
【００２８】
カウンタ１−１〜１−ｎは、試験対象の半導体記憶装置の書き込み／読み出しアドレスのうちの１ビット分または連続する複数ビット分をそれぞれ指定する。すなわち、書き込み／読み出しアドレスとして出力すべきアドレス群のうち、１ビット分または連続する複数ビット分が、各カウンタ１−１〜１−ｎのカウント値に対して割り付けられて、これらのカウント値が半導体記憶装置に出力される。また、各カウンタ１−１〜１−ｎのカウント動作は、スイッチ回路２から出力されるカウンタ制御信号Ｓ１〜Ｓｎによって制御される。例えば、カウンタ制御信号Ｓ１〜Ｓｎは、各カウンタ１−１〜１−ｎのカウントアップまたはカウントダウンのタイミングを与える。さらに、各カウンタ１−１〜１−ｎからの最上位ビットのカウント値Ｃ１〜Ｃｎは、試験対象の半導体記憶装置とともに、スイッチ回路２に出力される。
【００２９】
スイッチ回路２は、各カウンタ１−１〜１−ｎに対するカウンタ制御信号Ｓ１〜Ｓｎとして、入力された信号を個別に切り換えて出力する。このスイッチ回路２には、各カウンタ１−１〜１−ｎからの最上位ビットのカウント値Ｃ１〜Ｃｎと、各カウンタ１−１〜１−ｎに対して共通のカウンタ制御信号として使用される共通カウンタ制御信号Ｓｉｎが入力される。そして、スイッチ回路２は、カウンタ制御信号Ｓ１〜Ｓｎとして、共通カウンタ制御信号Ｓｉｎ、または、出力先以外のいずれかのカウンタによる最上位ビットの出力値のいずれかを選択的に出力する。例えば、カウンタ１−１に対するカウンタ制御信号Ｓ１として、共通カウンタ制御信号Ｓｉｎと、他の１−２〜１−ｎのいずれかからのカウント値Ｃ２〜Ｃｎとを切り換えて出力する。スイッチ回路２は、このような出力信号の切り換え動作を、例えば外部から入力されるモード指定信号ＭＯＤＥに応じて行う。
【００３０】
このような構成により、書き込み／読み出しアドレスの各ビットに対する各カウンタ１−１〜１−ｎの割り付けを、スイッチ回路２における切り換え動作によって変更することができる。例えば、Ｎ＝２とした場合、スイッチ回路２において、カウンタ１−１へのカウンタ制御信号Ｓ１として共通カウンタ制御信号Ｓｉｎを選択し、カウンタ１−２へのカウンタ制御信号Ｓ２として、カウンタ１−１の最上位ビットＣ１を選択すると、各カウンタ１−１および１−２は、書き込み／読み出しアドレスの各ビットに対して下位側ビット、上位側ビットを指定するようにそれぞれに割り付けられた一体のアドレスカウンタとして動作する。ここで、例えばカウンタ１−１および１−２のカウント値でそれぞれコラムアドレス、ローアドレスを指定するものとすると、共通カウンタ制御信号Ｓｉｎの入力に応じて、カウンタ１−１のカウンタ値、すなわちコラムアドレスを優先的に変化させることができる。
【００３１】
一方、スイッチ回路２において、カウンタ制御信号Ｓ１およびＳ２として、カウンタ１−２の最上位ビットＣ１、共通カウンタ制御信号Ｓｉｎをそれぞれ選択すると、各カウンタ１−１および１−２のカウント値には、書き込み／読み出しアドレスの各ビットに対して上位側ビット、下位側ビットが割り付けられる。従って、共通カウンタ制御信号Ｓｉｎの入力に応じて、カウンタ１−２のカウンタ値、すなわち上記構成の場合はローアドレスを優先的に変化させることができる。
【００３２】
さらに、３つ以上のカウンタを使用する場合は、例えば、スイッチ回路２において、いずれか１つのカウンタに対して共通カウンタ制御信号Ｓｉｎを選択し、他のカウンタに対してはそれぞれ異なるカウンタからの最上位ビットを選択することで、これらのカウンタを一体のアドレスカウンタとして使用することができる。例えば、複数のバンクを具備する半導体記憶装置の場合に、コラムアドレス、ローアドレスおよびバンクアドレスをそれぞれカウンタ１−１、１−２および１−３が指定するようにし、スイッチ回路２において、カウンタ制御信号Ｓ１、Ｓ２およびＳ３として、共通カウンタ制御信号Ｓｉｎ、カウンタ１−１の最上位ビットＣ１、カウンタ１−２の最上位ビットＣ２をそれぞれ選択する。これにより、書き込み／読み出しアドレスとして下位側からコラムアドレス、ローアドレス、バンクアドレスが割り付けられ、コラムアドレスを優先的に変化させた試験を行うことができる。
【００３３】
同様に、カウンタ制御信号Ｓ１、Ｓ２およびＳ３として、カウンタ１−３の最上位ビットＣ３、カウンタ１−１の最上位ビットＣ１、共通カウンタ制御信号Ｓｉｎをそれぞれ選択すると、書き込み／読み出しアドレスとして下位側からバンクアドレス、コラムアドレス、ローアドレスが割り付けられ、バンクアドレスを優先的に変化させた試験を行うことができる。ここで、前者の場合はページ動作について、後者の場合はバンクインタリーブ動作について、例えば仕様上の最高速度での書き込み／読み出しを行った場合の試験を行うことが可能となる。
【００３４】
このように、本発明の半導体試験回路では、スイッチ回路２での切り替え動作により、書き込み／読み出しアドレス内のアドレス群に対する各カウンタ１−１〜１−ｎのカウント値の割り付けを、任意に変更して試験を行うことが可能となる。これにより、実行可能な試験パターンが増加し、試験対象の半導体記憶装置の構造に応じた適切な試験を実行することが可能となる。
【００３５】
また、本発明では、カウンタ１−１〜１−ｎのカウントする合計ビット数として、書き込み／読み出しアドレスの指定に必要なビット数以上が必要とされないため、カウンタの回路規模を大きくする必要がない。さらに、スイッチ回路２では入力信号の切り換え動作のみが行われ、複雑な制御や回路が必要とならない。従って、装置コストや回路面積を大きく増大させることなく、試験パターン数を容易に増加させ、不良品の検出精度を高めることが可能となる。
【００３６】
次に、本発明の半導体試験回路を、ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ−ＤＲＡＭ）に対する自己試験回路（ＢＩＳＴ回路）に適用した場合を想定して、本発明の実施の形態例を具体的に説明する。なお、以下では例として、記憶容量６４Ｍｂｉｔで、メモリセルアレイ上に４つのバンクを具備するＳＤＲＡＭに本発明を適用した場合について説明する。
【００３７】
図２は、本発明の第１の実施の形態に係るＳＤＲＡＭの要部構成例を示す図である。
本実施の形態に係るＳＤＲＡＭは、図２に示すように、ＢＩＳＴ回路１００とメモリセルアレイ２００とを具備する。ここで、ＢＩＳＴ回路１００は、メモリセルアレイ２００と同一チップ上あるいは同一パッケージ上に、メモリセルアレイ２００に対する自己試験回路として形成される。また、ＢＩＳＴ回路１００は、ＢＩＳＴ制御回路１１０、アドレス発生回路１２０、パターンデータ発生回路１３０、および比較器１４０を具備する。
【００３８】
ＢＩＳＴ制御回路１１０は、外部から入力されるコマンドコード信号ＣＯＤＥに基づいて、ＢＩＳＴ回路１００内の動作と、試験時のメモリセルアレイ２００における書き込み／読み出し動作とを制御する。このＢＩＳＴ制御回路１１０は、外部からのクロック信号ＣＬＫに同期して動作する。
【００３９】
ＢＩＳＴ制御回路１１０は、コマンドコード信号ＣＯＤＥに応じて自己試験の実行を開始するとともに、コマンドコード信号ＣＯＤＥで指定される試験パターンを認識する。そして、この試験パターンに応じて、メモリセルアレイ２００に対して、データの書き込みおよび読み出し動作、アクティブ動作、プリチャージ動作等を実行させる制御信号を出力する。また、アドレス発生回路１２０に対して、クロック信号を供給するとともに、認識した試験パターンに応じたモード信号を出力する。さらに、パターンデータ発生回路１３０に対して、クロック信号を供給するとともに、認識した試験パターンに応じて発生すべきパターンデータを指定する制御信号を出力する。
【００４０】
アドレス発生回路１２０は、ＢＩＳＴ制御回路１１０から指定されるモード信号に応じて、メモリセルアレイ２００上でのデータの書き込みおよび読み出しのアドレスを発生し、メモリセルアレイ２００に出力する。
【００４１】
パターンデータ発生回路１３０は、ＢＩＳＴ制御回路１１０からの制御信号に応じて、試験用のデータをメモリセルアレイ２００に出力する。また、データの読み出し時には、メモリセルアレイ２００からの読み出しデータに対する期待値データを、比較器１４０に対して出力する。
【００４２】
比較器１４０は、メモリセルアレイ２００からの読み出しデータと、パターンデータ発生回路１３０からの期待値データとを比較してＰａｓｓ／Ｆａｉｌの判定を行い、判定結果を出力端子（ＤＱＣ−ＰＡＤ）を通じて外部に出力する。
【００４３】
メモリセルアレイ２００は、自己試験時において、ＢＩＳＴ制御回路１１０からの制御信号に基づいて、パターンデータ発生回路１３０からのデータの書き込みを行い、読み出したデータを比較器１４０に出力する。このとき、アドレス発生回路１２０からのアドレスをデコードして、ビット線、ワード線およびバンクを１つずつ選択して、データの書き込みおよび読み出しを行うメモリセルを特定する。なお、メモリセルアレイ２００は、４つのバンクを具備し、各バンクへのデータの入出力は、共通に設けられたグローバルデータバスを通じて行われる。
【００４４】
次に、図３は、アドレス発生回路１２０の内部構成例を示す図である。
アドレス発生回路１２０は、図３に示すように、コラムアドレスカウンタ１２１ａ、ローアドレスカウンタ１２１ｂ、バンクアドレスカウンタ１２１ｃ、およびＭＵＸ（Ｍｕｌｔｉｐｌｅｘｅｒ）１２２ａ〜１２２ｃを具備する。
【００４５】
コラムアドレスカウンタ１２１ａ、ローアドレスカウンタ１２１ｂおよびバンクアドレスカウンタ１２１ｃは、それぞれＭＵＸ１２２ａ〜１２２ｃから出力されるクロック信号ＣＬＫ＿Ｃ、ＣＬＫ＿ＲおよびＣＬＫ＿Ｂの立ち上がりまたは立ち下がりタイミングで、出力値をカウントアップする。コラムアドレスカウンタ１２１ａは、６ビットのカウント値ＣＡ０（最下位）〜ＣＡ５（最上位）を出力して、メモリセルアレイ２００上のコラムアドレスを指定する。ローアドレスカウンタ１２１ｂは、１４ビットのカウント値ＲＡ０（最下位）〜ＲＡ１３（最上位）を出力して、ローアドレスを指定する。バンクアドレスカウンタ１２１ｃは、２ビットのカウント値ＢＡ０（最下位）およびＢＡ１（最上位）を出力して、バンクアドレスを指定する。また、各アドレスカウンタは、カウント値の最上位ビットＣＡ５、ＲＡ１３およびＢＡ１を、それぞれＭＵＸ１２２ｂ、１２２ｃ、１２２ａに対しても出力する。
【００４６】
ＭＵＸ１２２ａ〜１２２ｃでは、ＢＩＳＴ制御回路１１０からの共通のクロック信号ＣＬＫ＿Ａが、一方の入力端子に入力される。また、ＭＵＸ１２２ａ〜１２２ｃのそれぞれの他方の入力端子には、バンクアドレスカウンタ１２１ｃ、コラムアドレスカウンタ１２１ａおよびローアドレスカウンタ１２１ｂのそれぞれによるカウント値の最上位ビットＢＡ１、ＣＡ５およびＲＡ１３が入力される。
【００４７】
そして、ＭＵＸ１２２ａ〜１２２ｃは、ＢＩＳＴ制御回路１１０から出力されるモード信号ＭＯＤＥ１〜ＭＯＤＥ３に応じて、これらの入力信号のいずれかを選択して、クロック信号ＣＬＫ＿Ｃ、ＣＬＫ＿ＲおよびＣＬＫ＿Ｂとして出力する。具体的には、各ＭＵＸ１２２ａ〜１２２ｃは、モード信号ＭＯＤＥ１〜ＭＯＤＥ３がＬレベルのときにクロック信号ＣＬＫ＿Ａを選択し、Ｈレベルのときに他方の入力信号を選択する。
【００４８】
ここで、ＢＩＳＴ制御回路１１０からのモード信号ＭＯＤＥ１〜ＭＯＤＥ３は、いずれか１つのみがＬレベルとなるように出力される。すなわち、ＭＵＸ１２２ａ〜１２２ｃのうち１つだけが、ＢＩＳＴ制御回路１１０からのクロック信号ＣＬＫ＿Ａを選択して出力する。このような動作により、モード信号ＭＯＤＥ１がＬレベルのとき、アドレスの全ビットのうち、コラムアドレスが最下位に割り付けられ、それより上位にはローアドレス、バンクアドレスが順に割り付けられる。同様に、モード信号ＭＯＤＥ２がＬレベルのとき、アドレスの全ビットに対して下位からローアドレス、バンクアドレス、コラムアドレスが順に割り付けられる。また、モード信号ＭＯＤＥ３がＬレベルのとき、下位からバンクアドレス、コラムアドレス、ローアドレスが順に割り付けられる。
【００４９】
従って、各モード信号ＭＯＤＥ１〜ＭＯＤＥ３の出力停止時に、コラムアドレスを優先して変化させるページ動作、ローアドレスを優先して変化させる動作、およびバンクアドレスを優先して変化させるバンクインタリーブ動作をそれぞれ行う試験パターンを実行することが可能となる。
【００５０】
次に、ＭＵＸ１２２ａ〜１２２ｃの具体的な回路構成例について説明する。なお、ＭＵＸ１２２ａ〜１２２ｃのそれぞれの回路構成は同じとしてよいため、以下の図４および図５ではＭＵＸ１２２ａについてのみ説明する。
【００５１】
図４は、ＭＵＸ１２２ａの第１の回路構成例を示す図である。
図４に示す回路構成では、ＮＡＮＤゲートＧ１に、バンクアドレスカウンタ１２１ｃからのカウント値ＢＡ１と、ＢＩＳＴ制御回路１１０からのモード信号ＭＯＤＥ１とが入力される。また、ＮＡＮＤゲートＧ２の一方の入力端子には、ＢＩＳＴ制御回路１１０からのクロック信号ＣＬＫ＿Ａが入力され、他方には、インバータＩＮＶ１からモード信号ＭＯＤＥ１の反転信号が入力される。そして、各ＮＡＮＤゲートＧ１およびＧ２の出力信号がＮＡＮＤゲートＧ３に入力され、その出力信号がクロック信号ＣＬＫ＿Ｃとしてコラムアドレスカウンタ１２１ａに供給される。
【００５２】
このような回路では、モード信号ＭＯＤＥ１がＬレベルのとき、ＮＡＮＤゲートＧ１の出力がＨレベルとなり、ＮＡＮＤゲートＧ２からはクロック信号ＣＬＫ＿Ａの反転信号が出力される。逆に、モード信号ＭＯＤＥ１がＨレベルのとき、ＮＡＮＤゲートＧ２の出力がＨレベルとなり、ＮＡＮＤゲートＧ１からカウント値ＢＡ１の反転信号が出力される。従って、モード信号ＭＯＤＥ１がＬレベル、Ｈレベルのとき、ＮＡＮＤゲートＧ３からはそれぞれ、クロック信号ＣＬＫ＿Ａ、カウント値ＢＡ１がクロック信号ＣＬＫ＿Ｃとして出力される。
【００５３】
図５は、ＭＵＸ１２２ａの第２の回路構成例を示す図である。
図５に示す回路構成において、ＮチャネルＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ（以下、ＮＭＯＳトランジスタと略称する）ＮＭ１およびＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタと略称する）ＰＭ１は、それぞれのゲートにモード信号ＭＯＤＥ１、インバータＩＮＶ２からのモード信号ＭＯＤＥ１の反転信号が入力されることで、カウント値ＢＡ１に対するスイッチ回路を構成する。また、ＰＭＯＳトランジスタＰＭ２およびＮＭＯＳトランジスタＮＭ２は、それぞれのゲートにモード信号ＭＯＤＥ１、インバータＩＮＶ２からのモード信号ＭＯＤＥ１の反転信号が入力されることで、クロック信号ＣＬＫ＿Ａに対するスイッチ回路を構成する。
【００５４】
従って、モード信号ＭＯＤＥ１がＨレベルのとき、ＮＭＯＳトランジスタＮＭ１およびＰＭＯＳトランジスタＰＭ１がＯＮ状態となり、カウント値ＢＡ１がクロック信号ＣＬＫ＿Ｃとして出力される。また、モード信号ＭＯＤＥ１がＬレベルのとき、ＰＭＯＳトランジスタＰＭ２およびＮＭＯＳトランジスタＮＭ２がＯＮ状態となり、クロック信号ＣＬＫ＿Ａが出力される。
【００５５】
なお、ＭＵＸ１２２ｂおよび１２２ｃについては、上記の図４および図５の回路構成において、ともに、入力信号としてカウント値ＢＡ１の代わりにそれぞれカウント値ＣＡ５、ＲＡ１３が入力されればよい。
【００５６】
次に、本実施の形態のＳＤＲＡＭにおいて実行可能な試験パターンの例を示し、試験時の動作について説明する。まず、コラムアドレスを優先して変化させて、ページ動作を行う場合の試験パターンの例を挙げる。
【００５７】
図６は、コラムアドレスを優先して変化させる場合の各アドレスカウンタに対するアドレス割り付けを示す図である。
コラムアドレスを優先して変化させる場合、アドレス発生回路１２０では、モード信号ＭＯＤＥ１がＬレベル、モード信号ＭＯＤＥ２およびＭＯＤＥ３がＨレベルとされる。これにより、アドレス発生回路１２０では、図６に示すように、最下位側から最上位側にコラムアドレス、ローアドレス、バンクアドレスが順次割り付けられた２２ビットのアドレスカウンタが構成される。
【００５８】
図７は、コラムアドレスを優先して変化させる場合の試験パターン例を説明するためのタイムチャートである。
図７において、“ＷＲ”“ＲＤ”はそれぞれメモリセルアレイ２００における書き込み、読み出し動作が実行されることを示し、“ＡＣＴ”“ＰＲＥ”はそれぞれメモリセルアレイ２００におけるアクティブ動作、プリチャージ動作が実行されることを示す。また、“ＲＣ”は、選択されたワード線に接続されるすべてのビット線を順次選択したときの期間を表すラスサイクルを示している。そして、図７の上段では、１ＲＣ中に実行される書き込みや読み出し等の動作を、指定されるアドレス（ここではコラムアドレス）の変化とともに示しており、下段では、すべてのアドレスが指定された場合のアドレスの変化（ここではローアドレスおよびバンクアドレス）を示している。なお、クロック信号ＣＬＫ＿Ａは、クロック信号ＣＬＫと同期している。
【００５９】
図７に示す試験パターンでは、書き込み時、読み出し時に、コマンドコード信号ＣＯＤＥとしてそれぞれ“ＢＩＳＴ４８”“ＢＩＳＴ４９”が外部から指定されている。この指定を受けたＢＩＳＴ制御回路１１０は、モード信号ＭＯＤＥ１をＬレベルとし、モード信号ＭＯＤＥ２およびＭＯＤＥ３の双方をＨレベルとする。
【００６０】
この試験パターンでは、まず“ＢＩＳＴ４８”が指定されてメモリセルアレイ２００のすべてのメモリセルに対して、パターンデータ発生回路１３０からのデータの書き込みが行われる。アドレス発生回路１２０では、クロック信号ＣＬＫ＿Ａに従って、コラムアドレスが優先して変化される。従って、１ＲＣ中において、コラムアドレスが“０ｘ００”〜“０ｘ３Ｆ”まで順次変化される。すなわち、バンクアドレス“０”のバンクにおいてローアドレス“０ｘ００００”で選択されるワード線上で、ビット線がクロック信号ＣＬＫ＿Ａに同期して順次選択され、データの書き込みが行われる。なお、１ＲＣにおける書き込み動作前および動作後には、それぞれメモリセルアレイ２００に対するアクティブ動作およびプリチャージ動作がそれぞれ行われる。
【００６１】
この後、２回目のＲＣでは、カウント値ＣＡ５の出力に応じて、ローアドレスが“０ｘ０００１”に変更され、再び全ビット線の選択が行われる。このように、ローアドレスの変更によりワード線が順次選択された後、さらにバンクアドレスが変更されて、４つのバンクに対して同様の書き込み動作が行われる。
【００６２】
次に、“ＢＩＳＴ４９”が指定されて、メモリセルアレイ２００に書き込まれたすべてのデータが読み出される。このとき、書き込み時と同様に、コラムアドレス、ローアドレス、バンクアドレスの順に優先してアドレス指定が変化される。読み出されたデータは、比較器１４０において比較され、Ｐａｓｓ／Ｆａｉｌの判定結果が外部に出力されて、デバイスの不良が検出される。
【００６３】
このような試験パターンにより、各バンク内のローカルデータバス（ワード線）上において、仕様上最速の書き込み／読み出しサイクルでのデータ反転試験を行うことが可能となる。
【００６４】
次に、ローアドレスを優先して変化させた場合の試験パターンについて説明する。ここでは例として、マーチング試験を挙げる。
図８は、ローアドレスを優先して変化させる場合の各アドレスカウンタに対するアドレス割り付けを示す図である。
【００６５】
ローアドレスを優先して変化させる場合、アドレス発生回路１２０では、モード信号ＭＯＤＥ１がＨレベル、モード信号ＭＯＤＥ２がＬレベル、ＭＯＤＥ３がＨレベルとされる。これにより、アドレス発生回路１２０では、図８に示すように、最下位側から最上位側にローアドレス、バンクアドレス、コラムアドレスが順次割り付けられた２２ビットのアドレスカウンタが構成される。
【００６６】
図９は、ローアドレスを優先して変化させる場合の試験パターン例を説明するためのタイムチャートである。
図９において、“ＢＩＳＴ５２”では１ＲＣ中において１回のデータの書き込みが行われ、“ＢＩＳＴ５５”では１ＲＣ中に１回のデータの読み出しが行われる。また、“ＢＩＳＴ５３”“ＢＩＳＴ５４”では、１ＲＣ中において、データの読み出しを行った後、これに連続して、読み出したデータの反転データが書き込まれる。これらのコマンドコード信号ＣＯＤＥが指定されると、ＢＩＳＴ制御回路１１０は、モード信号ＭＯＤＥ１〜ＭＯＤＥ３のそれぞれをＨレベル、Ｌレベル、Ｈレベルとする。
【００６７】
この試験パターンでは、まず“ＢＩＳＴ５２”が指定されて、メモリセルアレイ２００のすべてのメモリセルに対してデータの書き込みが行われる。“ＢＩＳＴ５２”では、１ＲＣ中において１つのメモリセルに対するデータの書き込みが行われる。また、アドレス発生回路１２０では、クロック信号ＣＬＫ＿Ａに従ってローアドレスが優先して変化され、１ＲＣごとにワード線が順次選択されていく。すべてのワード線が選択された後、バンクの選択が順次変更されて同様の書き込み動作が行われる。さらに、ここまでの書き込み動作が、ビット線を順次変更して繰り返される。
【００６８】
この後、“ＢＩＳＴ５３”“ＢＩＳＴ５４”“ＢＩＳＴ５５”が順次指定され、ローアドレス、バンクアドレス、コラムアドレスの順に優先して変化させるアドレス指定により、各試験パターンについてすべてのメモリセルを指定した動作が行われる。このような試験パターンにより、ローアドレスを優先的に変化させた場合のデータ反転試験を行うことが可能となる。
【００６９】
なお、例えば上記の“ＢＩＳＴ５２”や“ＢＩＳＴ５５”のように１ＲＣ中で１回の読み出し、書き込みを行う場合に、アクティブ動作後に読み出しや書き込みを行うまでのクロック数や、読み出しや書き込み後にプリチャージ動作を行うまでのクロック数を変化させるインターナルチェッカ試験等を行うことも可能である。
【００７０】
次に、バンクアドレスを優先して変化させた場合の試験パターンについて説明する。
図１０は、バンクアドレスを優先して変化させる場合の各アドレスカウンタに対するアドレス割り付けを示す図である。
【００７１】
バンクアドレスを優先して変化させる場合、アドレス発生回路１２０では、モード信号ＭＯＤＥ１およびＭＯＤＥ２がともにＨレベル、ＭＯＤＥ３がＬレベルとされる。これにより、アドレス発生回路１２０では、図１０に示すように、最下位側から最上位側にバンクアドレス、コラムアドレス、ローアドレスが順次割り付けられた２２ビットのアドレスカウンタが構成される。
【００７２】
図１１は、バンクアドレスを優先して変化させる場合の試験パターン例を説明するためのタイムチャートである。
図１１において、“ＢＩＳＴ５０”では、コラムアドレスおよびローアドレスが固定された状態で、バンクアドレスが順次変更されるバンクインタリーブ動作が行われて、各バンクにデータの書き込みが行われる。また、全バンクへの書き込み後にコラムアドレスが変更され、その都度同様にバンクを変更した書き込みが行われる。以上の動作が１ＲＣ内で行われ、さらにローアドレスを変更して同様の動作が繰り返され、全メモリセルへのデータの書き込みが行われる。この後さらに、“ＢＩＳＴ５１”により、同様なバンクインタリーブ動作によるデータの読み出しが行われ、デバイスの不良が検出される。
【００７３】
このような試験パターンでは、各バンクに共通に設けられたグローバルデータバス上において、仕様上の最速の書き込み／読み出しサイクルでのデータ反転試験やデータバス干渉試験等を行うことが可能となる。
【００７４】
以上のように、ＢＩＳＴ回路１００では、必要最小限のビット数に対応するカウンタのみ設けられた構成でありながら、コラムアドレス、ローアドレス、バンクアドレスの割り付けを容易に変更して、優先して変化させるアドレスの異なる各種の試験パターンを実行することが可能となる。従って、装置コストの上昇や実装面積の拡大を最小限に留めながら、不良品の検出精度を向上させることが可能となる。特に、本実施の形態の場合、各バンクのローカルデータバスを視点としたＡＴ−ＳＰＥＥＤ試験と、グローバルデータバスを視点としたＡＴ−ＳＰＥＥＤ試験の双方を実行することが可能であり、近年の半導体メモリデバイスの構造に見合った適切な試験を容易に行うことが可能となる。
【００７５】
次に、各アドレスカウンタの具体的な回路構成例について説明する。アドレスカウンタとしては、非同期式カウンタ、あるいは同期式カウンタを用いることが可能である。なお、以下の説明では、例として、コラムアドレスカウンタ１２１ａの構成について説明する。
【００７６】
図１２は、非同期式カウンタを用いた場合のコラムアドレスカウンタ１２１ａの概略構成を示す図である。
非同期式カウンタを用いた場合には、コラムアドレスカウンタ１２１ａは、図１２に示すように、ビット数に応じた数のフリップフロップ回路ＦＦ１〜ＦＦ６を直列に接続することにより構成される。すなわち、初段のフリップフロップ回路ＦＦ１には、クロック信号ＣＬＫ＿Ｃが入力され、その出力が最下位のカウント値ＣＡ０となるとともに、出力を反転した信号が次のフリップフロップ回路ＦＦ２の入力とされる。以下同様に、カウント値ＣＡ１〜ＣＡ５がそれぞれフリップフロップ回路ＦＦ２〜ＦＦ６から出力され、最終段のフリップフロップ回路ＦＦ６からの出力信号は、ＭＵＸ１２２ｂにも出力される。
【００７７】
図１３は、フリップフロップ回路ＦＦ１の回路構成例を示す図である。なお、他のフリップフロップ回路ＦＦ２〜ＦＦ６も同様の回路構成を有している。
図１３に示すフリップフロップ回路ＦＦ１には、その出力段において、ＰＭＯＳトランジスタＰＭ１１およびＮＭＯＳトランジスタＮＭ１１からなるＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ−ＭＯＳ）インバータ回路と、インバータＩＮＶ１１とによって、ラッチ回路が形成されている。また、中間部においても同様に、ＰＭＯＳトランジスタＰＭ１２およびＮＭＯＳトランジスタＮＭ１２からなるＣＭＯＳインバータ回路と、インバータＩＮＶ１２とによって、ラッチ回路が形成されている。
【００７８】
出力段のラッチ回路は、入力されるクロック信号ＣＬＫ＿ＣがＬレベルのとき、ＰＭＯＳトランジスタＰＭ１３がＯＮ状態となるとともに、クロック信号ＣＬＫ＿ＣがインバータＩＮＶ１３によって反転された信号を受けたＮＭＯＳトランジスタＮＭ１３がＯＮ状態となることにより、ラッチ動作を行う。また、クロック信号ＣＬＫ＿ＣがＨレベルのときは、その前段のＰＭＯＳトランジスタＰＭ１３およびＮＭＯＳトランジスタＮＭ１３がともにＯＮ状態となって、ＰＭＯＳトランジスタＰＭ１４およびＮＭＯＳトランジスタＮＭ１４からなるＣＭＯＳインバータ回路の出力値が、インバータＩＮＶ１１に入力される。インバータＩＮＶ１１の出力信号は、カウント値ＣＡ０となる。
【００７９】
一方、中間部のラッチ回路は、クロック信号ＣＬＫ＿ＣがＨレベルのとき、ＰＭＯＳトランジスタＰＭ１５およびＮＭＯＳトランジスタＮＭ１５がともにＯＮ状態となることにより、ラッチ動作を行う。また、クロック信号ＣＬＫ＿ＣがＬレベルのときは、その前段のＰＭＯＳトランジスタＰＭ１６およびＮＭＯＳトランジスタＮＭ１６がともにＯＮ状態となって、ＰＭＯＳトランジスタＰＭ１７およびＮＭＯＳトランジスタＮＭ１７からなるＣＭＯＳインバータ回路の出力値が、インバータＩＮＶ１２に入力される。また、このＣＭＯＳインバータ回路には、インバータＩＮＶ１１に対する入力信号がフィードバックされて入力される。また、インバータＩＮＶ１２の出力信号は、ＰＭＯＳトランジスタＰＭ１４およびＮＭＯＳトランジスタＮＭ１４からなるＣＭＯＳインバータ回路の入力信号となる。
【００８０】
このようなフリップフロップ回路ＦＦ１は、以下のように動作する。クロック信号ＣＬＫ＿ＣがＨレベルのとき、中間部のラッチ回路が機能する。このときインバータＩＮＶ１２の出力がＨレベルであったとすると、その反転信号がインバータＩＮＶ１１に入力されて、カウント値ＣＡ０がＨレベルとなる。
【００８１】
次に、クロック信号ＣＬＫ＿ＣがＬレベルに変化すると、出力段のラッチ回路が機能して、出力するカウント値ＣＡ０をＨレベルに保持する。また、その反転信号が、ＰＭＯＳトランジスタＰＭ１７およびＮＭＯＳトランジスタＮＭ１７からなるインバータ回路の入力としてフィードバックされ、インバータＩＮＶ２に対する入力信号がＨレベルとなる。
【００８２】
次に、クロック信号ＣＬＫ＿Ｃが再びＨレベルに変化すると、中間部のラッチ回路が機能して、インバータＩＮＶ１２の出力信号がＬレベルに保持される。この出力信号は、ＰＭＯＳトランジスタＰＭ１４およびＮＭＯＳトランジスタＮＭ１４からなるＣＭＯＳインバータ回路を介してインバータＩＮＶ１１に入力され、出力されるカウント値ＣＡ０がＬレベルに変化する。
【００８３】
次に、クロック信号ＣＬＫ＿Ｃが再びＬレベルに変化すると、出力段のラッチ回路が機能して、出力するカウント値ＣＡ０がＬレベルに保持される。以後、クロック信号ＣＬＫ＿Ｃの立ち上がりタイミングで、カウント値ＣＡ０がＨレベルおよびＬレベルに交互に変化する。
【００８４】
なお、以上のコラムアドレスカウンタ１２１ａの回路構成はあくまで一例であり、他の非同期式カウンタを用いた回路構成を適用することも可能である。
次に、図１４は、同期式カウンタを用いた場合のコラムアドレスカウンタ１２１ａの概略構成を示す図である。
【００８５】
同期式カウンタを用いた場合には、コラムアドレスカウンタ１２１ａは、図１４に示すように、ビット数に応じた数のフリップフロップ回路ＦＦ１１〜ＦＦ１６を具備している。各フリップフロップ回路ＦＦ１１〜ＦＦ１６には、クロック信号ＣＬＫ＿Ｃが入力されるとともに、それより下位のすべてのカウント値が入力される。各フリップフロップ回路ＦＦ１１〜ＦＦ１６は、下位のすべてのカウント値がＨレベルとなったときに、クロック信号ＣＬＫ＿Ｃの立ち下がりタイミングで、出力するカウント値ＣＡ０〜ＣＡ５をそれぞれ反転させる。
【００８６】
また、図１４では、例としてＦＦ１５の回路構成例を示している。このＦＦ１５では、ＮＡＮＤゲートＧ２１およびＧ２２において、下位のカウント値ＣＡ０〜ＣＡ３の入力を受ける。各ＮＡＮＤゲートＧ２１およびＧ２２の出力信号は、ＮＯＲゲートＧ２３に入力され、これにより、下位のカウント値ＣＡ０〜ＣＡ３のすべてがＨレベルとなったとき、ＮＯＲゲートＧ２３の出力信号がＨレベルとなる。
【００８７】
また、ＮＯＲゲートＧ２３の出力信号と、入力されるクロック信号ＣＬＫ＿Ｃとは、ＮＡＮＤゲートＧ２４に入力され、その出力信号が、インバータＩＮＶ２１を介して、フリップフロップ回路ＦＦ２０のクロック入力端子Ｃに入力される。これにより、下位のカウント値ＣＡ０〜ＣＡ３のすべてがＨレベルで、かつ、クロック信号ＣＬＫ＿ＣがＨレベルのときに、フリップフロップ回路ＦＦ２０のクロック入力がＨレベルとなる。また、フリップフロップ回路ＦＦ２０では、出力端子Ｑがカウント値ＣＡ４とされるとともに、その反転信号が反転端子ＱＢからデータ入力端子Ｄにフィードバックされる。
【００８８】
なお、他のＦＦ１１〜ＦＦ１４およびＦＦ１６についても、基本的な構成を同じとなる。すなわち、各種のゲート回路を接続して、下位のカウント値がすべてＨレベルとなったときに、ＮＡＮＤゲートＧ２４の一方の入力端子がＨレベルとなるように構成する。
【００８９】
ここで、図１５は、フリップフロップ回路ＦＦ２０の回路構成例を示す図である。
図１５に示すフリップフロップ回路ＦＦ２０には、インバータＩＮＶ２２およびＩＮＶ２３によってなる出力側のラッチ回路と、ＮＡＮＤゲートＧ２５およびインバータＩＮＶ２４によってなる前段のラッチ回路とが設けられている。また、インバータＩＮＶ２２の出力信号は、さらにインバータＩＮＶ２５およびＩＮＶ２６を介して、出力端子Ｑから出力される。
【００９０】
一方、インバータＩＮＶ２５の出力は、反転端子ＱＢを介してデータ入力端子Ｄにフィードバックされる。データ入力端子Ｄは、ＮＭＯＳトランジスタＮＭ２１およびＰＭＯＳトランジスタＰＭ２１によってなるスイッチ回路を介して、ＮＡＮＤゲートＧ２５の一方の入力端子に接続されている。なお、ＮＡＮＤゲートＧ２５の他方の入力端子には、クリア信号ＣＬＲが入力される。さらに、ＮＡＮＤゲートＧ２５の出力信号は、ＰＭＯＳトランジスタＰＭ２２およびＮＭＯＳトランジスタＮＭ２２によってなるスイッチ回路を介して、インバータＩＮＶ２２に入力される。
【００９１】
このようなフリップフロップ回路ＦＦ２０において、クロック入力端子Ｃへの入力信号がＬレベルであるとき、ＰＭＯＳトランジスタＰＭ２２がＯＮ状態となるとともに、入力信号がインバータＩＮＶ２７によって反転された信号によりＮＭＯＳトランジスタＮＭ２２もＯＮ状態となる。これにより、ＮＡＮＤゲートＧ２５の出力信号が、出力側のラッチ回路の出力を更新する。このとき、例えば出力端子Ｑからの出力信号がＨレベルであったとする。
【００９２】
次に、クロック入力端子ＣがＨレベルに変化すると、ＰＭＯＳトランジスタＰＭ２２およびＮＭＯＳトランジスタＮＭ２２がともにＯＦＦ状態となる。このとき、出力側のラッチ回路の動作により、出力端子Ｑからの出力信号がＨレベルに保持される。また、ＮＭＯＳトランジスタＮＭ２１およびＰＭＯＳトランジスタＰＭ２１がともにＯＮ状態となり、出力信号の反転信号の入力をＮＡＮＤゲートＧ２５が受けて、ＮＡＮＤゲートＧ２５の出力信号がＨレベルに更新される。
【００９３】
次に、再びクロック入力端子ＣがＬレベルに変化すると、ＮＡＮＤゲートＧ２５の出力信号により、出力端子Ｑからの出力信号がＬレベルに変化する。さらに、クロック入力端子ＣがＨレベルに変化すると、出力端子Ｑからの出力信号がＬレベルに保持されるとともに、ＮＡＮＤゲートＧ２５の出力信号がＬレベルに更新される。以後、クロック入力端子Ｃに対する入力信号の立ち下がりタイミングにおいて、出力端子Ｑからの出力信号がＨレベルおよびＬレベルに交互に変化する。
【００９４】
ところで、一般に、同期式カウンタは、非同期式カウンタと比較してカウントアップ速度が高いことが特徴といえる。しかし、同期式カウンタは、非同期式カウンタよりも回路の実装面積が大きくなってしまう。従って、同期式カウンタと非同期式カウンタについては、各アドレスカウンタに対して必要に応じて、そのいずれかを選択して設けることが望ましい。例えば、ページ動作やバンクインタリーブ動作は、高速なアドレス変化が必要とされる場合が比較的多いことから、コラムアドレスカウンタ１２１ａおよびバンクアドレスカウンタ１２１ｃとして同期式カウンタを使用し、ローアドレスカウンタ１２１ｂとして非同期式カウンタを使用する等の方法が考えられる。これにより、回路の実装面積の拡大を最小限に留めながら、アドレス変化を高速化することが可能となる。
【００９５】
また、各アドレスカウンタについて、同期式カウンタと非同期式カウンタの双方を設けて、試験動作中にスイッチ回路によって必要に応じて選択して使用するようにしてもよい。以下、このような場合について、第２の実施の形態例として説明する。
【００９６】
図１６は、本発明の第２の実施の形態に係るＤＲＡＭの要部構成例を示す図である。
本実施の形態におけるＤＲＡＭのＢＩＳＴ回路の基本的な構成は、上記の第１の実施の形態の場合と同様である。すなわち、アドレス発生回路内において、コラムアドレスカウンタ、ローアドレスカウンタと、バンクアドレスカウンタと、各アドレスカウンタのカウントアップ動作を実行させるためのクロック信号ＣＬＫ＿Ｃ、ＣＬＫ＿ＲおよびＣＬＫ＿Ｂの出力を切り換えるＭＵＸとが設けられる。また、本実施の形態では、バンクアドレスカウンタについて、非同期式カウンタと同期式カウンタの双方を設けて、スイッチ回路により選択可能としたことを特徴とする。
【００９７】
図１６に示すように、本実施の形態に係るバンクアドレスカウンタは、それぞれ同じ出力ビット数を有する非同期式カウンタ２１１および同期式カウンタ２１２と、これらへの信号入出力を切り換えるセレクタ２１３および２１４を具備する。各カウンタに対するクロック信号ＣＬＫ＿Ｂは、セレクタ２１３により切り換えられて入力される。また、各カウンタからの出力信号は、セレクタ２１４によって切り換えられて、カウント値ＢＡ＿０〜ＢＡ＿ｉ（ただし、ｉは１以上の整数）として出力される。さらに、最上位のカウント値ＢＡ＿ｉは同期式カウンタ２１２の出力から取り出され、第１の実施の形態の場合と同様に、ＭＵＸ１２２ａに対して供給される。
【００９８】
ここで、セレクタ２１３および２１４における切り換え動作は、タイミング信号Ｔに応じて切り換えられる。このタイミング信号Ｔは、ＢＩＳＴ制御回路から出力され、メモリセルアレイに対する書き込みおよび読み出し動作時にＨレベルとされる。セレクタ２１３および２１４は、タイミング信号ＴがＨレベルのとき、同期式カウンタ２１２に対して入出力端子を接続し、Ｌレベルのとき非同期式カウンタ２１１に対して入出力端子を接続する。すなわち、メモリセルアレイに対する書き込みおよび読み出し動作時には同期式カウンタ２１２が使用され、その他の例えばアクティブ動作時やプリチャージ動作時等には非同期式カウンタ２１１が使用される。
【００９９】
図１７は、本実施の形態において、バンクアドレスを優先して変化させる場合の試験パターン例を説明するためのタイムチャートである。
図１７では、バンク数が“２”の場合のＤＲＡＭに対するバンクインタリーブ動作時の試験パターン例について示している。この例では、データの書き込みおよび読み出し動作中におけるバンク切り換えは比較的高速に行う必要があるが、これらの動作と比較して、アクティブ動作時やプリチャージ動作時のバンク指定の変更は高速で行う必要はない。このような場合、書き込みおよび読み出し動作中のみタイミング信号ＴをＨレベルとし、同期式カウンタ２１２を使用してバンクの切り換えを行うことが好ましい。また、同期式カウンタ２１２による最上位のカウント値が、コラムアドレスカウンタ１２１ａのカウントアップ動作を制御する構成により、コラムアドレスの変更は書き込みおよび読み出し動作時にのみ行われる。
【０１００】
従って、本実施の形態では、メモリセルアレイへの書き込みおよび読み出し動作時にのみ、バンク切り換え速度を容易に高速化することができ、回路の実装面積の拡大を最小限に留めながら、必要に応じた高い速度での試験を容易に実行することができる。このような構成は、例えば、バンク数がさらに多いメモリデバイスで、全バンクのうちの一部のバンクのみ対象として試験を行う場合に適用することも可能である。この場合、試験時の書き込みおよび読み出し時のために、試験対象とするバンク数に対応したカウンタ値を出力する同期式のカウンタを設ければよい。
【０１０１】
（付記１）  半導体記憶装置の書き込み／読み出し動作の試験を行う半導体試験回路において、
それぞれのカウント値によって、前記半導体記憶装置の書き込み／読み出しアドレスのうちの１ビット分または連続する複数ビット分を指定する複数のカウンタと、
前記各カウンタのカウント動作を制御するカウンタ制御信号として、出力先以外のいずれかの前記カウンタによる最上位ビットの出力値、または、すべての前記カウンタに対して共通に使用される共通カウンタ制御信号を、前記カウンタごとに選択的に出力するスイッチ回路と、
を有することを特徴とする半導体試験回路。
【０１０２】
（付記２）  前記スイッチ回路は、いずれか１つの前記カウンタに対して前記共通カウンタ制御信号を出力し、他の前記カウンタに対してはそれぞれ異なる前記カウンタによる最上位ビットの出力値を出力することを特徴とする付記１記載の半導体試験回路。
【０１０３】
（付記３）  前記スイッチ回路は、前記カウンタごとに前記カウンタ制御信号を個別に出力する個別スイッチ回路を有し、
前記各個別スイッチ回路は、前記カウンタ制御信号の出力先以外で、かつ前記個別スイッチ回路ごとに異なるいずれかの前記各カウンタによる前記最上位ビットの出力値、または前記共通カウンタ制御信号を選択的に出力することを特徴とする付記１記載の半導体試験回路。
【０１０４】
（付記４）  前記カウンタのうちの１つは、前記半導体記憶装置のコラムアドレスを指定し、他の前記カウンタのうちの１つはローアドレスを指定することを特徴とする付記１記載の半導体試験回路。
【０１０５】
（付記５）  前記コラムアドレスを指定するカウンタは、同期式カウンタによって構成され、前記ローアドレスを指定するカウンタは、非同期式カウンタによって構成されることを特徴とする付記４記載の半導体試験回路。
【０１０６】
（付記６）  さらに他の前記カウンタのうちの１つは前記半導体記憶装置のバンクアドレスを指定することを特徴とする付記４記載の半導体試験回路。
（付記７）  前記カウンタのうちの１つは、
非同期式カウンタと、
最上位ビットの出力値が前記スイッチ回路に入力される同期式カウンタと、
入力される前記カウンタ制御信号を前記非同期式カウンタまたは前記同期式カウンタに選択的に出力するとともに、前記非同期式カウンタまたは前記同期式カウンタのカウント値を前記書き込み／読み出しアドレスとして選択的に出力するカウンタ選択回路と、
を有することを特徴とする付記１記載の半導体試験回路。
【０１０７】
（付記８）  前記カウンタ選択回路は、前記半導体記憶装置における読み出し動作および書き込み動作の実行時に、前記同期式カウンタに対して入出力を切り換えることを特徴とする付記７記載の半導体試験回路。
【０１０８】
（付記９）  前記非同期式カウンタ、前記同期式カウンタおよび前記カウンタ選択回路を有する前記カウンタのカウント値により、前記半導体記憶装置のバンクアドレスが指定されることを特徴とする付記７記載の半導体試験回路。
【０１０９】
（付記１０）  前記半導体記憶装置と同一チップ内または同一パッケージ内に設けられたことを特徴とする付記１記載の半導体試験回路。
（付記１１）  メモリセルへの書き込み／読み出しの試験を実行する自己試験回路を具備する半導体記憶装置において、
前記自己試験回路は、
それぞれのカウント値によって、前記メモリセルへの書き込み／読み出しアドレスのうちの１ビット分または連続する複数ビット分を指定する複数のカウンタと、
前記各カウンタのカウント動作を制御するカウンタ制御信号として、出力先以外のいずれかの前記カウンタによる最上位ビットの出力値、または、すべての前記カウンタに対して共通に使用される共通カウンタ制御信号を、前記カウンタごとに選択的に出力するスイッチ回路と、
を有することを特徴とする半導体記憶装置。
【０１１０】
（付記１２）  前記スイッチ回路は、いずれか１つの前記カウンタに対して前記共通カウンタ制御信号を出力し、他の前記カウンタに対してはそれぞれ異なる前記カウンタによる最上位ビットの出力値を出力することを特徴とする付記１１記載の半導体記憶装置。
【０１１１】
（付記１３）  前記書き込み／読み出しアドレスによって指定され、書き込み／読み出しデータを入出力するデータバスを共有する複数のバンクを有することを特徴とする付記１１記載の半導体記憶装置。
【０１１２】
（付記１４）  半導体記憶装置に対する書き込み／読み出し動作に対する半導体試験方法において、
複数のカウンタのうち出力先以外のいずれかによる最上位ビットの出力値、または、すべての前記カウンタに対して共通に使用される共通カウンタ制御信号を、選択的に前記各カウンタに入力してそれぞれのカウント動作を個別に制御し、
前記カウンタのそれぞれのカウント値によって、前記半導体記憶装置の書き込み／読み出しアドレスのうちの１ビット分または連続する複数ビット分を指定する、
ことを特徴とする半導体試験方法。
【０１１３】
（付記１５）  いずれか１つの前記カウンタに対して前記共通カウンタ制御信号を入力し、他の前記カウンタに対してはそれぞれ異なる前記カウンタによる最上位ビットの出力値を入力することを特徴とする付記１４記載の半導体試験方法。
【０１１４】
（付記１６）  前記共通カウンタ制御信号の入力を受けた前記カウンタのカウント値で、前記半導体記憶装置のコラムアドレスを指定することにより、ページ動作を実行することを特徴とする付記１４記載の半導体試験方法。
【０１１５】
（付記１７）  前記共通カウンタ制御信号の入力を受けた前記カウンタのカウント値で、前記半導体記憶装置のバンクアドレスを指定することにより、バンクインタリーブ動作を実行することを特徴とする付記１４記載の半導体試験方法。
【０１１６】
【発明の効果】
以上説明したように、本発明の半導体試験回路では、半導体記憶装置の書き込み／読み出しアドレスを指定するためのカウンタの回路規模を大きくすることなく、スイッチ回路による出力信号の切り換えにより、各カウンタのカウント値に対する書き込み／読み出しアドレスの割り付けを容易に変更することができる。従って、実行可能な試験パターンが増加し、試験精度が高められる。
【０１１７】
また、本発明の半導体記憶装置では、自己試験回路において、半導体記憶装置の書き込み／読み出しアドレスを指定するためのカウンタの回路規模を大きくすることなく、スイッチ回路による出力信号の切り換えにより、各カウンタのカウント値に対する書き込み／読み出しアドレスの割り付けを容易に変更することができる。従って、自己試験回路によって実行可能な試験パターンが増加し、試験精度が高められる。
【０１１８】
さらに、本発明の半導体試験方法では、半導体記憶装置の書き込み／読み出しアドレスを指定するためのカウンタの回路規模を大きくすることなく、各カウンタへの制御信号の切り換えにより、各カウンタのカウント値に対する書き込み／読み出しアドレスの割り付けを容易に変更することができる。従って、実行可能な試験パターンが増加し、試験精度が高められる。
【図面の簡単な説明】
【図１】本発明の半導体試験回路の原理を説明するための原理図である。
【図２】本発明の第１の実施の形態に係るＳＤＲＡＭの要部構成例を示す図である。
【図３】本発明の第１の実施の形態に係るアドレス発生回路の内部構成例を示す図である。
【図４】ＭＵＸの第１の回路構成例を示す図である。
【図５】ＭＵＸの第２の回路構成例を示す図である。
【図６】コラムアドレスを優先して変化させる場合の各アドレスカウンタに対するアドレス割り付けを示す図である。
【図７】コラムアドレスを優先して変化させる場合の試験パターン例を説明するためのタイムチャートである。
【図８】ローアドレスを優先して変化させる場合の各アドレスカウンタに対するアドレス割り付けを示す図である。
【図９】ローアドレスを優先して変化させる場合の試験パターン例を説明するためのタイムチャートである。
【図１０】バンクアドレスを優先して変化させる場合の各アドレスカウンタに対するアドレス割り付けを示す図である。
【図１１】バンクアドレスを優先して変化させる場合の試験パターン例を説明するためのタイムチャートである。
【図１２】非同期式カウンタを用いた場合のコラムアドレスカウンタの概略構成を示す図である。
【図１３】非同期式カウンタを用いた場合のコラムアドレスカウンタが具備するフリップフロップ回路の回路構成例を示す図である。
【図１４】同期式カウンタを用いた場合のコラムアドレスカウンタの概略構成を示す図である。
【図１５】同期式カウンタを用いた場合のコラムアドレスカウンタの内部に設けられるフリップフロップ回路の回路構成例を示す図である。
【図１６】本発明の第２の実施の形態に係るＤＲＡＭの要部構成例を示す図である。
【図１７】本発明の第２の実施の形態において、バンクアドレスを優先して変化させる場合の試験パターン例を説明するためのタイムチャートである。
【図１８】メモリセルアレイに対する論理アドレスの割り付けの例を示す図である。
【図１９】ＢＩＳＴ回路が具備する従来のアドレスカウンタの構成例を示す図である。
【符号の説明】
１−１〜１−ｎ  カウンタ
２  スイッチ回路
１００  ＢＩＳＴ回路
１１０  ＢＩＳＴ制御回路
１２０  アドレス発生回路
１２１ａ  コラムアドレスカウンタ
１２１ｂ  ローアドレスカウンタ
１２１ｃ  バンクアドレスカウンタ
１２２ａ〜１２２ｃ  ＭＵＸ
１３０  パターンデータ発生回路
１４０  比較器
２００  メモリセルアレイ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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