(57)【要約】【課題】直列接続されたトランジスタの接続部分の寄生抵抗を低減させることが可能な半導体装置を提供する。【解決手段】基板のシリコン表面に、相互に直列接続された第１及び第２のトランジスタが設けられている。第１及び第２のトランジスタの各々は、ソース及びドレインとなる一対の不純物拡散領域とゲート電極とを含んで構成される。第１のトランジスタの一方の不純物拡散領域が、基板の表層部に配置された不純物拡散領域を介して第２のトランジスタの一方の不純物拡散領域まで連続して共通拡散領域を構成している。第１のトランジスタの一対の不純物拡散領域のうち、共通拡散領域を構成していない方の不純物拡散領域の表面上に金属シリサイド膜が配置されている。金属シリサイド膜の表面に電極が形成されている。共通拡散領域の表面上には金属シリサイドからなる膜が配置されていない。【選択図】  図１
2004186624.tif 000002
【特許請求の範囲】
【請求項１】
シリコン表面を有する基板と、
前記基板のシリコン表面に設けられ、相互に直列接続された第１及び第２のトランジスタであって、該第１及び第２のトランジスタの各々は、ソース及びドレインとなる一対の不純物拡散領域とゲート電極とを含んで構成され、かつ該第１のトランジスタの一方の不純物拡散領域が、前記基板の表層部に配置された不純物拡散領域を介して前記第２のトランジスタの一方の不純物拡散領域まで連続して共通拡散領域を構成している第１及び第２のトランジスタと、
前記第１のトランジスタの一対の不純物拡散領域のうち、前記共通拡散領域を構成していない方の不純物拡散領域の表面上に配置された金属シリサイド膜と、
前記金属シリサイド膜の表面に形成された電極と
を有し、前記共通拡散領域の表面上には金属シリサイドからなる膜が配置されていない半導体装置。
【請求項２】
前記第１及び第２のトランジスタのゲート電極の側壁上に絶縁材料からなるサイドウォールスペーサが形成されており、
さらに、前記共通拡散領域の表面を覆う絶縁材料からなるマスク膜であって、前記第１及び第２のトランジスタのゲート電極の、該共通拡散領域側の側壁上に形成されたサイドウォールスペーサの表面の一部を覆い、ゲート電極の上面までは達しない前記マスク膜を有する請求項１に記載の半導体装置。
【請求項３】
前記第１及び第２のトランジスタのゲート電極の側壁上に絶縁材料からなるサイドウォールスペーサが形成されており、該サイドウォールスペーサが、前記共通拡散領域の表面の全面を覆う請求項１に記載の半導体装置。
【請求項４】
前記第１のトランジスタの一対の不純物拡散領域のうち、前記共通拡散領域を構成していない方の不純物拡散領域が、該第１のトランジスタのチャネル領域に接する浅い領域と、該浅い領域よりもゲート電極から離れた位置に配置され、該浅い領域に連続し、該浅い領域よりも深い位置まで達する深い領域とを含み、
前記共通拡散領域が、前記浅い領域と同じ深さである請求項１〜３のいずれかに記載の半導体装置。
【請求項５】
前記共通拡散領域が、前記第１及び第２のトランジスタのチャネル領域にそれぞれ接する２つの第１の領域、２つの第１の領域同士を接続し、該第１の領域よりも深い第２の領域、及び該第２の領域内の表層部に配置され、該第２の領域よりも浅く、該第２の領域よりも不純物濃度の高い第３の領域とを含む請求項１に記載の半導体装置。
【請求項６】
前記第１及び第２のトランジスタの各々のゲート電極の側壁上に、絶縁材料からなるサイドウォールスペーサが形成されており、前記共通拡散領域の表面のうち、前記サイドウォールスペーサで覆われていない領域に、前記第３の領域が配置されており、該第３の領域の表面上に、酸化シリコンからなるマスク膜が配置されており、該マスク膜の縁が、前記共通拡散領域の表面のうち前記サイドウォールスペーサで覆われていない領域の外周に整合している請求項５に記載の半導体装置。
【請求項７】
出力信号が現れる出力信号線と、
第１の電源電圧が印加される第１の電源線と、
第２の電源電圧が印加される第２の電源線と、
前記出力信号線と前記第１の電源線とを接続し、複数の第１導電型の第１のトランジスタが直列に接続された直列回路と、
前記第２の電源線と前記出力信号線とを接続し、前記第１のトランジスタの各々に対応して１つずつ配置され、相互に並列に接続された第２導電型の第２のトランジスタを含む並列回路と、
前記第１のトランジスタの各々に対応して配置され、対応する第１のトランジスタのゲート電極と、対応する第２のトランジスタのゲート電極とに入力信号を印加する入力信号線と
を有し、
前記第１のトランジスタの各々が、半導体基板の表面のチャネル領域の両側に配置された一対の不純物拡散領域と、該チャネル領域上に配置されたゲート電極とを含み、該第１のトランジスタのうち相互に直接接続された２つのトランジスタの一方の不純物拡散領域同士が相互に共有されており、
前記直列回路の両端の２つの不純物拡散領域の各々の表面上に、金属シリサイドで形成された金属シリサイド膜が配置されており、
前記出力信号線が、前記直列回路の一方の端部の不純物拡散領域上の金属シリサイド膜に接続され、前記第１の電源線が、前記直列回路の他方の端部の不純物拡散領域上の金属シリサイド膜に接続されており、
前記直列回路を構成する第１のトランジスタの不純物拡散領域のうち、両端の不純物拡散領域以外の不純物拡散領域の表面上には金属シリサイドからなる層が配置されていない半導体装置。
【請求項８】
２つのトランジスタが直列に接続されたサーチ回路であって、該トランジスタの各々が、半導体基板の表面のチャネル領域の両側に配置された一対の不純物拡散領域と、該チャネル領域上に配置されたゲート電極とを含み、該トランジスタの一方の不純物拡散領域同士が相互に共有されている前記サーチ回路と、
前記サーチ回路の一方の端部に接続されたマッチラインと、
前記サーチ回路の他方の端部に接続されたグランドラインと、
前記サーチ回路を構成する一方のトランジスタのゲート電極に接続されたデータバスラインと、
前記サーチ回路を構成する他方のトランジスタのゲート電極に接続され、記憶されている情報に対応する電圧をゲート電極に印加する記憶素子と、
前記記憶素子に、記憶すべき情報に対応する電圧を印加するためのビットラインと、
前記ビットラインに印加されている電圧を、前記記憶素子に記憶させる契機となる信号を該記憶素子に印加するワードラインと
を有し、
前記サーチ回路の両端の２つの不純物拡散領域の各々の表面上に、金属シリサイドで形成された金属シリサイド膜が配置されており、前記マッチラインが、一方の端部の前記金属シリサイド膜に接触し、前記グランドラインが、他方の端部の前記金属シリサイド膜に接触し、前記サーチ回路を構成する２つのトランジスタで共有された不純物拡散領域の表面上には金属シリサイドからなる層が配置されていない半導体装置。
【請求項９】
各々が、直列に接続された複数のセルトランジスタ、及び該セルトランジスタの直列接続された回路の少なくとも一方の端部に接続された選択トランジスタを含む複数の電流経路であって、該セルトランジスタ及び選択トランジスタの各々が、半導体基板の表面のチャネル領域の両側に配置された一対の不純物拡散領域、及び該チャネル領域上に配置されたゲート電極を含み、該セルトランジスタ及び選択トランジスタのうち相互に直接接続された２つのトランジスタの一方の不純物拡散領域同士が相互に共有されている前記電流経路と、
各行の前記電流経路ごとに、該電流経路を構成する複数のセルトランジスタに通し番号を振ったとき、同一の通し番号のセルトランジスタのゲート電極同士を接続するワードラインと、
各行の前記電流経路の選択トランジスタのゲート電極同士を接続する選択ゲートラインと、
前記電流経路の列の各々に対応して配置され、対応する列の電流経路の端部のうち、前記選択トランジスタ側の端部に接続されたビットラインと、
前記電流経路の端部のうち、前記ビットラインの接続されていない方の端部同士を接続するソースラインと、
前記電流経路の両端の２つの不純物拡散領域の各々の表面上に配置され、金属シリサイドで形成された金属シリサイド膜と
を有し、
前記ビットライン及び選択ゲートラインの各々が、前記電流経路の対応する端部側の金属シリサイド膜に接続されており、
前記電流経路を構成するセルトランジスタ及び選択トランジスタの不純物拡散領域のうち、前記電流経路の両端の不純物拡散領域以外の不純物拡散領域の表面上には金属シリサイドからなる膜が形成されていない半導体装置。
【請求項１０】
（ａ）半導体基板の表層部に素子分離領域を形成して、活性領域を画定する工程と、
（ｂ）前記活性領域上に、該活性領域を横切る複数のゲート電極を形成する工程と、
（ｃ）前記ゲート電極をマスクとして、前記活性領域の表層部に不純物を注入する工程と、
（ｄ）相互に隣り合う２つのゲート電極の間の活性領域の表面を、絶縁材料からなるマスク膜で覆う工程と、
（ｅ）前記活性領域の表面のうち、最も外側の２つのゲート電極よりもさらに外側の領域上に、金属シリサイド膜を形成する工程と
を有する半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、特にトランジスタが直列に接続された電流経路を有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
図２８（Ａ）に、一般的な２入力ＮＡＮＤ回路の等価回路図を示す。ＮＭＯＳトランジスタＴｒ１とＴｒ２とが相互に直列に接続され、この直列回路が、接地線Ｖｓｓと出力信号線Ｓｏｕｔとの間に挿入されている。ＰＭＯＳトランジスタＴｒ３とＴｒ４とが、電源線Ｖｄｄと出力信号線Ｓｏｕｔとの間に並列に接続されている。一方の入力端子Ｓｉｎ１がトランジスタＴｒ１とＴｒ３のゲート電極に接続され、他方の入力端子Ｓｉｎ２がトランジスタＴｒ２とＴｒ４のゲート電極に接続されている。
【０００３】
図２８（Ｂ）に、トランジスタＴｒ１とＴｒ２との断面図を示す。シリコン基板５００の表層部に素子分離領域５０１が形成され、活性領域が画定されている。活性領域上に、ＮＭＯＳトランジスタＴｒ１及びＴｒ２が形成されている。活性領域の表層部に形成された不純物拡散領域５０２が、トランジスタＴｒ１のソース領域とトランジスタＴｒ２のドレイン領域とを兼ねている。
【０００４】
トランジスタＴｒ１のドレイン領域５０３、トランジスタＴｒ２のソース領域５０４、及び２つのトランジスタで共有される不純物拡散領域５０２の表面上に金属シリサイド膜５０５が形成されている。
【０００５】
トランジスタＴｒ１及びＴｒ２を覆うように、基板上に層間絶縁膜５１０が形成されている。層間絶縁膜５１０を貫通する導電性プラグ５１１が、ドレイン領域５０３上の金属シリサイド膜５０５に接続され、導電性プラグ５１２が、ソース領域５０４上の金属シリサイド膜５０５に接続されている。ソース及びドレイン領域等の不純物拡散領域の表層部に金属シリサイド膜を形成することにより、不純物拡散領域と導電性プラグとの接触抵抗を低くすることができる。
【０００６】
【発明が解決しようとする課題】
図２８（Ｂ）に示した不純物拡散領域５０２のシート抵抗が、図２８（Ａ）に示したトランジスタＴｒ１とＴｒ２との間に挿入された寄生抵抗Ｒｐの要因になる。動作速度向上を図るために、この寄生抵抗Ｒｐを低減させることが望まれている。
【０００７】
不純物拡散領域５０２の不純物濃度を高めることにより、寄生抵抗Ｒｐを小さくすることができる。ところが、不純物濃度を高めると、不純物拡散領域５０２が拡がり、短チャネル効果によるパンチスルー現象が発生しやすくなる。
【０００８】
本発明の目的は、直列接続されたトランジスタの接続部分の寄生抵抗を低減させることが可能な半導体装置及びその製造方法を提供することである。
【０００９】
【課題を解決するための手段】
本発明の一観点によると、シリコン表面を有する基板と、前記基板のシリコン表面に設けられ、相互に直列接続された第１及び第２のトランジスタであって、該第１及び第２のトランジスタの各々は、ソース及びドレインとなる一対の不純物拡散領域とゲート電極とを含んで構成され、かつ該第１のトランジスタの一方の不純物拡散領域が、前記基板の表層部に配置された不純物拡散領域を介して前記第２のトランジスタの一方の不純物拡散領域まで連続して共通拡散領域を構成している第１及び第２のトランジスタと、前記第１のトランジスタの一対の不純物拡散領域のうち、前記共通拡散領域を構成していない方の不純物拡散領域の表面上に配置された金属シリサイド膜と、前記金属シリサイド膜の表面に形成された電極とを有し、前記共通拡散領域の表面上には金属シリサイドからなる膜が配置されていない半導体装置が提供される。
【００１０】
共通拡散領域の表面上に金属シリサイドからなる層を配置しないことにより、電流経路の寄生抵抗を小さくすることができる。
本発明の他の観点によると、出力信号が現れる出力信号線と、第１の電源電圧が印加される第１の電源線と、第２の電源電圧が印加される第２の電源線と、前記出力信号線と前記第１の電源線とを接続し、複数の第１導電型の第１のトランジスタが直列に接続された直列回路と、前記第２の電源線と前記出力信号線とを接続し、前記第１のトランジスタの各々に対応して１つずつ配置され、相互に並列に接続された第２導電型の第２のトランジスタを含む並列回路と、前記第１のトランジスタの各々に対応して配置され、対応する第１のトランジスタのゲート電極と、対応する第２のトランジスタのゲート電極とに入力信号を印加する入力信号線とを有し、前記第１のトランジスタの各々が、半導体基板の表面のチャネル領域の両側に配置された一対の不純物拡散領域と、該チャネル領域上に配置されたゲート電極とを含み、該第１のトランジスタのうち相互に直接接続された２つのトランジスタの一方の不純物拡散領域同士が相互に共有されており、前記直列回路の両端の２つの不純物拡散領域の各々の表面上に、金属シリサイドで形成された金属シリサイド膜が配置されており、前記出力信号線が、前記直列回路の一方の端部の不純物拡散領域上の金属シリサイド膜に接続され、前記第１の電源線が、前記直列回路の他方の端部の不純物拡散領域上の金属シリサイド膜に接続されており、前記直列回路を構成する第１のトランジスタの不純物拡散領域のうち、両端の不純物拡散領域以外の不純物拡散領域の表面上には金属シリサイドからなる層が配置されていない半導体装置が提供される。
【００１１】
直列回路を構成する第１のトランジスタの不純物拡散領域のうち、両端の不純物拡散領域以外の不純物拡散領域の表面に金属シリサイドからなる層を配置しないことにより、直列回路の寄生抵抗を小さくすることができる。これにより、半導体装置の動作速度を速くすることが可能になる。
【００１２】
本発明の他の観点によると、２つのトランジスタが直列に接続されたサーチ回路であって、該トランジスタの各々が、半導体基板の表面のチャネル領域の両側に配置された一対の不純物拡散領域と、該チャネル領域上に配置されたゲート電極とを含み、該トランジスタの一方の不純物拡散領域同士が相互に共有されている前記サーチ回路と、前記サーチ回路の一方の端部に接続されたマッチラインと、前記サーチ回路の他方の端部に接続されたグランドラインと、前記サーチ回路を構成する一方のトランジスタのゲート電極に接続されたデータバスラインと、前記サーチ回路を構成する他方のトランジスタのゲート電極に接続され、記憶されている情報に対応する電圧をゲート電極に印加する記憶素子と、前記記憶素子に、記憶すべき情報に対応する電圧を印加するためのビットラインと、前記ビットラインに印加されている電圧を、前記記憶素子に記憶させる契機となる信号を該記憶素子に印加するワードラインとを有し、前記サーチ回路の両端の２つの不純物拡散領域の各々の表面上に、金属シリサイドで形成された金属シリサイド膜が配置されており、前記マッチラインが、一方の端部の前記金属シリサイド膜に接触し、前記グランドラインが、他方の端部の前記金属シリサイド膜に接触し、前記サーチ回路を構成する２つのトランジスタで共有された不純物拡散領域の表面上には金属シリサイドからなる層が配置されていない半導体装置が提供される。
【００１３】
この半導体装置は連想記憶メモリとして動作する。サーチ回路を構成する２つのトランジスタで共有された不純物拡散領域の表面上に金属シリサイドからなる層を配置しないことにより、連想記憶メモリの読出し時間を短くすることができる。
【００１４】
本発明の他の観点によると、各々が、直列に接続された複数のセルトランジスタ、及び該セルトランジスタの直列接続された回路の少なくとも一方の端部に接続された選択トランジスタを含む複数の電流経路であって、該セルトランジスタ及び選択トランジスタの各々が、半導体基板の表面のチャネル領域の両側に配置された一対の不純物拡散領域、及び該チャネル領域上に配置されたゲート電極を含み、該セルトランジスタ及び選択トランジスタのうち相互に直接接続された２つのトランジスタの一方の不純物拡散領域同士が相互に共有されている前記電流経路と、各行の前記電流経路ごとに、該電流経路を構成する複数のセルトランジスタに通し番号を振ったとき、同一の通し番号のセルトランジスタのゲート電極同士を接続するワードラインと、各行の前記電流経路の選択トランジスタのゲート電極同士を接続する選択ゲートラインと、前記電流経路の列の各々に対応して配置され、対応する列の電流経路の端部のうち、前記選択トランジスタ側の端部に接続されたビットラインと、前記電流経路の端部のうち、前記ビットラインの接続されていない方の端部同士を接続するソースラインと、前記電流経路の両端の２つの不純物拡散領域の各々の表面上に配置され、金属シリサイドで形成された金属シリサイド膜とを有し、前記ビットライン及び選択ゲートラインの各々が、前記電流経路の対応する端部側の金属シリサイド膜に接続されており、前記電流経路を構成するセルトランジスタ及び選択トランジスタの不純物拡散領域のうち、前記電流経路の両端の不純物拡散領域以外の不純物拡散領域の表面上には金属シリサイドからなる膜が形成されていない半導体装置が提供される。
【００１５】
この半導体装置は、ＮＡＮＤ型メモリとして動作する。電流経路の両端の不純物拡散領域以外の不純物拡散領域の表面に金属シリサイドからなる膜を配置しないことにより、動作速度の向上を図ることができる。
【００１６】
本発明の他の観点によると、（ａ）半導体基板の表層部に素子分離領域を形成して、活性領域を画定する工程と、（ｂ）前記活性領域上に、該活性領域を横切る複数のゲート電極を形成する工程と、（ｃ）前記ゲート電極をマスクとして、前記活性領域の表層部に不純物を注入する工程と、（ｄ）相互に隣り合う２つのゲート電極の間の活性領域の表面を、絶縁材料からなるマスク膜で覆う工程と、（ｅ）前記活性領域の表面のうち、最も外側の２つのゲート電極よりもさらに外側の領域上に、金属シリサイド膜を形成する工程とを有する半導体装置の製造方法が提供される。
【００１７】
【発明の実施の形態】
本発明の実施例を説明する前に、不純物拡散領域の表面上に形成された金属シリサイド膜がシート抵抗に与える影響について説明する。
【００１８】
図２９（Ａ）に、２つのＭＩＳ型トランジスタで共有される不純物拡散領域の断面図を示す。シリコン基板の表面上に、２つのゲート電極Ｇが形成されている。ゲート電極Ｇの間隔をＬとする。ゲート電極Ｇの側壁上にサイドウォールスペーサＳＷが形成されている。
【００１９】
２つのゲート電極Ｇに挟まれた領域の基板表層部に、不純物拡散領域５２０が形成されている。不純物拡散領域５２０は、２つのゲート電極Ｇの各々の直下のチャネル領域に接するエクステンション領域ＥＲと、２つのエクステンション領域ＥＲ同士の間に配置された深い領域ＤＲで構成される。深い領域ＤＲは、エクステンション領域ＥＲよりも深い。基板表面のうち、２つのサイドウォールスペーサＳＷに挟まれた領域上に、金属シリサイド膜ＭＳが形成されている。
【００２０】
チャネル領域とエクステンション領域ＥＲとの境界線から、エクステンション領域ＥＲと深い領域ＤＲとの境界線までの距離Ｗ１を５０ｎｍとする。エクステンション領域ＥＲと深い領域ＤＲとの境界線から、金属シリサイド膜ＭＳの縁までの距離Ｗ２を３０ｎｍとする。
【００２１】
２つのチャネル領域間の抵抗は、エクステンション領域ＥＲのシート抵抗Ｒｓｅ、金属シリサイド膜ＭＳのシート抵抗Ｒｓｈ、深い領域ＤＲのシート抵抗Ｒｓｄ、及び金属シリサイド膜ＭＳと深い領域ＤＲとの接触抵抗Ｒｃを用いて表すことができる。接触抵抗Ｒｃは、通常１０〜５０Ωμｍ２である。
【００２２】
図２９（Ｂ）に、金属シリサイド膜を形成していない場合の不純物拡散領域の断面図を示す。この場合には、チャネル間の抵抗は、エクステンション領域ＥＲのシート抵抗Ｒｓｅと深い領域ＤＲのシート抵抗Ｒｓｄにより表すことができる。
【００２３】
図３０に、シリコン基板に、加速エネルギ１５ｋｅＶ、ドーズ量２×１０１５ｃｍ−２の条件でリン（Ｐ）イオンを注入して形成した不純物拡散領域の深さ方向に関するリンの濃度分布を示す。横軸はシリコン基板の表面からの深さを単位「μｍ」で表し、縦軸は、リン濃度を単位「ｃｍ−３」で表す。図中の丸記号は金属シリサイド膜を形成していない場合のリン濃度を示し、三角記号は不純物拡散領域の表層部をシリサイド化して金属シリサイド膜を形成した場合のリン濃度を示す。金属シリサイド膜は、深さ約０．０４５μｍの位置まで達している。
【００２４】
不純物拡散領域のシート抵抗Ｒｓは、深さｙの位置の不純物濃度をＮ（ｙ）、電子の移動度をμ、単位電荷をｑとすると、
【００２５】
【数１】
2004186624.tif 000003
で表される。ここで、積分は、不純物拡散領域の厚さ方向に関して行う。
【００２６】
金属シリサイド膜を形成していない場合の不純物拡散領域のシート抵抗は、１０８Ω／□であった。金属シリサイド膜を形成した場合に、金属シリサイド膜と不純物拡散領域との境界よりも深い領域において積分して得られた不純物拡散領域のシート抵抗は、２９４Ω／□であった。なお、例えば、ＣｏＳｉ２からなる金属シリサイド膜のシート抵抗は、約５Ω／□である。
【００２７】
図３１（Ａ）に、図２９（Ａ）及び（Ｂ）に示したチャネル間の抵抗の計算結果を示す。横軸は、ゲート電極Ｇの間隔Ｌを単位「ｎｍ」で表し、縦軸は、チャネル間の抵抗を単位「Ωμｍ」で表す。図中の丸記号、四角記号、及び三角記号は、図２９（Ａ）に示したように金属シリサイド膜ＭＳを形成した場合の抵抗を示し、菱形記号は、図２９（Ｂ）に示したように金属シリサイド膜を形成していない場合の抵抗を示す。
【００２８】
丸記号は、深い領域ＤＲのシート抵抗Ｒｓｄを２９４Ω／□、接触抵抗Ｒｃを１５Ωμｍ２とした場合の抵抗を示し、四角記号は、シート抵抗Ｒｓｄを２９４Ω／□、接触抵抗Ｒｃを３０Ωμｍ２とした場合の抵抗を示し、三角記号は、シート抵抗Ｒｓｄを４００Ω／□、接触抵抗Ｒｃを３０Ωμｍ２とした場合の抵抗を示す。なお、金属シリサイド膜を形成していない場合の深い領域ＤＲのシート抵抗Ｒｓｄは１０８Ω／□とし、エクステンション領域ＥＲのシート抵抗Ｒｓｅは３７９Ω／□とし、金属シリサイド膜ＭＳのシート抵抗Ｒｓｈは５Ω／□とした。
【００２９】
金属シリサイド膜を形成していない場合には、寄生抵抗が間隔Ｌの増加とともに線形に増加している。これに対し、金属シリサイド膜ＭＳを形成している場合には、間隔Ｌが増加するに従って、寄生抵抗の増加率は徐々に小さくなっている。
【００３０】
例えば、深い領域のシート抵抗Ｒｓｄが２９４Ω／□、接触抵抗Ｒｃが１５Ωμｍ２の場合（丸記号）と、金属シリサイド膜を形成していない場合（菱形記号）とを比較すると、間隔Ｌが１５００ｎｍよりも長い領域では、金属シリサイド膜を形成した方が、寄生抵抗が小さくなるが、間隔Ｌが１５００ｎｍ以下の領域では、金属シリサイド膜を形成しない方が、寄生抵抗が小さくなる。
【００３１】
三角記号及び四角記号で示したように、接触抵抗Ｒｃが３０Ωμｍ２の場合には、間隔Ｌが２０００ｎｍ以下の全領域にわたって、金属シリサイド膜を形成しない場合の方が、寄生抵抗が小さくなる。これは、シート抵抗の低い金属シリサイド膜を形成することによる抵抗低減の効果よりも、接触抵抗Ｒｃが発生することによる抵抗増大の効果の方が大きいためである。
【００３２】
図３１（Ａ）では、Ｎ型不純物のリンを注入した不純物拡散領域の典型的な数値を例にとって、寄生抵抗を計算した結果を示した。次に、不純物拡散領域をＰ型にした場合について説明する。
【００３３】
図３１（Ｂ）に、Ｐ型不純物としてボロン（Ｂ）を添加した場合のチャネル間の寄生抵抗の計算結果を示す。横軸及び縦軸は、図３１（Ａ）の場合と同じである。図２９（Ａ）に示した金属シリサイド膜ＭＳが形成されている場合の深い領域ＤＲのシート抵抗Ｒｓｄを２８４Ω／□とした。図２９（Ｂ）に示した金属シリサイド膜がない場合の深い領域ＤＲのシート抵抗Ｒｓｄを１３３Ω／□とした。
【００３４】
図中の丸記号及び四角記号は、金属シリサイド膜が形成されている場合の寄生抵抗を示し、それぞれ接触抵抗Ｒｃを１５Ωμｍ２及び３０Ωμｍ２とした場合に対応する。図中の菱形記号は、金属シリサイド膜を形成していない場合の寄生抵抗を示す。
【００３５】
不純物拡散領域の導電型がＰ型になっても、グラフの傾向はＮ型不純物拡散領域の場合と同様である。すなわち、間隔Ｌが特定の値よりも短い領域において、金属シリサイド膜を形成しない場合の方が、寄生抵抗が小さくなっている。
【００３６】
従来は、金属シリサイド膜を形成することによって寄生抵抗を低減することができると考えられていた。ところが、上述のように、ＭＩＳ型トランジスタが直列接続されており、一方のトランジスタのチャネル領域から、不純物拡散領域を通って他方のトランジスタのチャネル領域に電流が流れるような場合には、金属シリサイド膜を形成しない方が、寄生抵抗が低くなる場合があることがわかった。なお、図２８（Ｂ）に示した不純物拡散領域５０３及び５０４のように、導電性プラグ５１１や５１２に接続される場合には、接触抵抗の低減を図るために、表面に金属シリサイド膜５０５を形成することが好ましい。
【００３７】
図１〜図４を参照して、第１の実施例による半導体装置及びその製造方法について説明する。
図１は、第１の実施例による半導体装置の断面図を示す。シリコンからなる半導体基板１の表層部に、酸化シリコンからなる素子分離絶縁領域２が形成され、活性領域が画定されている。この活性領域は、Ｐ型ウェル３内に配置されている。活性領域の表面上に、ＮチャネルのＭＩＳ型トランジスタ１０及び２０が形成されている。なお、基板上の他の領域には、Ｎ型ウェルが形成され、その表面にＰチャネルＭＩＳ型トランジスタが形成されている。
【００３８】
トランジスタ１０は、Ｐ型ウェル３の表層部に、チャネル領域を挟むように配置された一対のＮ型の不純物拡散領域１１、１２（一方がソース、他方がドレインに相当）、チャネル領域の上にゲート絶縁膜１３を介して形成された多結晶シリコンからなるゲート電極１４を含んで構成される。ゲート電極１４の上に、コバルトダイシリサイド等からなる金属シリサイド膜１５が形成されている。ゲート電極１４の側壁上に、酸化シリコンからなるサイドウォールスペーサ１６が形成されている。
【００３９】
不純物拡散領域１１及び１２は、チャネル領域に接するエクステンション領域ＥＲと、エクステンション領域ＥＲに連続し、それよりも深い領域ＤＲとを含む。深い領域ＤＲのチャネル領域側の先端近傍に、Ｐ型のポケット領域ＰＲが形成されている。
【００４０】
トランジスタ２０の構成は、トランジスタ１０の構成と同様である。トランジスタ２０の一方の不純物拡散領域は、トランジスタ１０の一方の不純物拡散領域１２と共通である。トランジスタ２０は、不純物拡散領域１２と、他方の不純物拡散領域２２、及びゲート絶縁膜２３、ゲート電極２４、金属シリサイド膜２５、サイドウォールスペーサ２６を含んで構成される。トランジスタ１０と２０とは、両者が直列に接続され、トランジスタ１０の不純物拡散領域１１から、チャネル領域、２つのトランジスタで共有される不純物拡散領域１２、及びトランジスタ２０のチャネル領域を経由して、不純物拡散領域２２に至る電流経路を構成している。
【００４１】
この電流経路の両端の不純物拡散領域１１及び２２の表面上に、それぞれ金属シリサイド膜１７及び２７が配置されている。
不純物拡散領域１２の表面のうち、２つのゲート電極１４及び２４の相互に対向する側壁上に形成されたサイドウォールスペーサ１６及び２６に挟まれた領域が、酸化シリコン等の絶縁材料からなるマスク膜３０で覆われている。なお、マスク膜３０は、その両側のサイドウォールスペーサ１６及び２６の表面の途中まで延在している。
【００４２】
トランジスタ１０及び２０を覆うように、半導体基板１の上に、酸化シリコンからなる層間絶縁膜３１が形成されている。金属シリサイド膜１７及び２７に対応する位置に、層間絶縁膜３１を貫通するビアホールが形成されている。このビアホール内に、タングステン等からなる導電性プラグ３２及び３３が充填されている。導電性プラグ３２及び３３は、それぞれ金属シリサイド膜１７及び２７に接触している。２つのトランジスタ１０及び２０で構成された電流経路に、導電性プラグ３２及び３３を介して電流が流れる。
【００４３】
上記第１の実施例による半導体装置においては、２つのトランジスタ１０及び２０で共有される不純物拡散領域１２の表層部に金属シリサイド膜が形成されていない。このため、図３１に示したように、ゲート電極１４と２４との間隔が、ある基準値よりも狭い場合において、金属シリサイド膜を形成した場合よりもトランジスタ間の寄生抵抗を小さくすることができる。
【００４４】
この基準値は、不純物拡散領域１２の深い領域ＤＲのシート抵抗、及び図２９（Ａ）に示した金属シリサイド膜ＭＳと深い領域ＤＲとの接触抵抗Ｒｃ等によって変動する。一般的には、２つのトランジスタ１０及び２０のチャネル領域間の寄生抵抗が、金属シリサイド膜１７や２７の形成と同様の条件で、不純物拡散領域１２の表層部に金属シリサイド膜を形成した場合の寄生抵抗よりも小さいときに、不純物拡散領域１２の表層部に金属シリサイド膜を形成しない第１の実施例の構成とする効果が得られる。
【００４５】
次に、図２〜図４を参照して、第１の実施例による半導体装置の製造方法について説明する。
図２（Ａ）に示すように、シリコンからなる半導体基板１の表層部に、シャロートレンチアイソレーション（ＳＴＩ）技術を用いて素子分離絶縁領域２を形成する。素子分離絶縁領域２で囲まれた活性領域が画定される。素子分離絶縁領域２の幅は、例えば０．２μｍである。ＮチャネルＭＩＳ型トランジスタを形成すべき領域にＰ型不純物を注入して、Ｐ型ウェル３を形成する。図には示されていないが、ＰチャネルＭＩＳ型トランジスタを形成すべき領域に、Ｎ型不純物を注入してＮ型ウェルを形成する。必要に応じて、ＭＩＳ型トランジスタの閾値制御用の不純物注入を行う。
【００４６】
活性領域の表面を熱酸化することにより、ゲート絶縁膜となる酸化シリコン膜を形成する。この酸化シリコン膜の上に、ゲート電極となる多結晶シリコン膜を、化学気相成長（ＣＶＤ）により形成する。多結晶シリコン膜と酸化シリコン膜とをパターニングし、ゲート絶縁膜１３、２３、及びゲート電極１４、２４を残す。多結晶シリコン膜と酸化シリコン膜とのパターニングは、周知のフォトリソグラフィ及びドライエッチングにより行うことができる。ゲート長は、例えば０．１３μｍである。
【００４７】
ゲート電極１４及び２４をマスクとして、活性領域の表層部に、加速エネルギ５ｋｅＶ、ドーズ量１×１０１５ｃｍ−２、注入角度０°の条件で砒素（Ａｓ）イオンを注入する。これにより、不純物拡散領域１１、１２、及び２２のエクステンション領域ＥＲが形成される。次に、加速エネルギ１０ｋｅＶ、ドーズ量１×１０１３ｃｍ−２の条件とし、注入角度３０°で四方向からボロン（Ｂ）イオンを注入する。これにより、ポケット領域ＰＲが形成される。
【００４８】
ＰチャネルＭＩＳ型トランジスタを形成する領域では、例えば加速エネルギ０．８ｋｅＶ、ドーズ量１×１０１５ｃｍ−２の条件で、Ｂイオンを注入することによりエクステンション領域を形成し、加速エネルギ６０ｋｅＶ、ドーズ量１×１０１３ｃｍ−２の条件で、Ａｓイオンを注入することにより、ポケット領域ＰＲを形成する。
【００４９】
ゲート電極１４及び２４の側壁上に、それぞれ酸化シリコンからなるサイドウォールスペーサ１６及び２６を形成する。サイドウォールスペーサ１６及び２６は、基板全面上に酸化シリコン膜を堆積させた後、異方性エッチングを行うことにより形成される。サイドウォールスペーサ１６及び２６の横方向の厚さは、例えば８０ｎｍである。
【００５０】
ゲート電極１４、２４、及びサイドウォールスペーサ１６、２６をマスクとして、加速エネルギ１５ｋｅＶ、ドーズ量２×１０１５ｃｍ−２、注入角度０°の条件で、リン（Ｐ）イオンを注入する。これにより、不純物拡散領域１１、１２、及び２２の深い領域ＤＲが形成される。ＰチャネルＭＩＳ型トランジスタを形成する領域では、例えば加速エネルギ５ｋｅＶ、ドーズ量２×１０１５ｃｍ−２、注入角度０°の条件で、Ｂイオンを注入することにより、深い領域を形成する。これらのイオン注入後、注入された不純物を活性化するための熱処理を行う。
【００５１】
図２（Ｂ）に示すように、ゲート電極１４、２４、サイドウォールスペーサ１６、２６、及び半導体基板１の表面を、厚さ２０ｎｍの酸化シリコン膜３０で覆う。酸化シリコン膜３０は、後のシリサイド工程の前処理で除去されない程度の厚さであればよい。
【００５２】
図３（Ｃ）に示すように、ゲート電極１４及び２４の相互に対向する側壁上に形成されたサイドウォールスペーサ１６及び２６に挟まれた領域上の酸化シリコン膜３０をレジストパターン３５で覆う。なお、レジストパターン３５は、位置合わせ余裕を確保するために、その両側のサイドウォールスペーサ１６及び２６の一部に掛かり、ゲート電極１４及び２４までは達していない。
【００５３】
図３（Ｄ）に、図３（Ｃ）に示した状態の平面図を示す。図３（Ｄ）の一点鎖線Ｃ３−Ｃ３における断面図が図３（Ｃ）に相当する。素子分離絶縁領域２が格子状に配置され、長方形の活性領域が画定されている。ゲート電極１４及び２４が相互に平行に配置され、活性領域を横切っている。ゲート電極１４及び２４の両脇に、それぞれサイドウォールスペーサ１６及び２６が配置されている。
【００５４】
活性領域のうち、ゲート電極１４と２４とに挟まれた部分に、２つのトランジスタ１０及び２０で共有される不純物拡散領域１２が配置されている。レジストパターン３５の外周が、ゲート電極１４及び２４の相互に対向する側壁上のサイドウォールスペーサ１６及び２６、及びゲート電極１４及び２４と交差する素子分離絶縁領域２の内部に位置している。
【００５５】
図４（Ｅ）に示すように、レジストパターン３５をマスクとして、酸化シリコン膜３０をエッチングし、レジストパターン３５で覆われていた領域に、酸化シリコンからなるマスク膜３０を残す。その後、レジストパターン３５を除去する。
【００５６】
マスク膜３０の材料を、サイドウォールスペーサ１６及び２６の材料とはエッチング特性の異なるものにしてもよい。例えば、一方を酸化シリコンで形成し、他方を窒化シリコンで形成してもよい。これにより、サイドウォールスペーサ１６及び２６に対して、マスク膜３０を選択的にエッチングすることが可能になる。
【００５７】
図４（Ｆ）に示すように、２つのトランジスタ１０及び２０で構成された電流経路の両端に位置する不純物拡散領域１１及び２２の露出した表面、及びゲート電極１４及び２４の上面に、それぞれコバルトダイシリサイド（ＣｏＳｉ２）からなる金属シリサイド膜１７、２７、１５、及び２５を形成する。以下、金属シリサイド膜の形成方法について説明する。
【００５８】
まず、基板全面を覆うように、コバルト膜を堆積させる。熱処理を行うことにより、コバルト膜とその下のシリコン表層部とを反応させ、コバルトシリサイド膜を形成する。未反応のコバルト膜を除去した後、２回目の熱処理を行い、コバルトダイシリサイド膜を形成する。なお、コバルト以外に、シリコンとシリサイド反応するチタン等の金属を用いてもよい。
【００５９】
ゲート電極１４と２４との間の不純物拡散領域１２の表面はマスク膜３０で覆われているため、この表面上には金属シリサイド膜が形成されない。
その後、図１に示したように、層間絶縁膜３１の形成、及びビアホールの形成を行い、導電性プラグ３２及び３３をビアホール内に埋め込む。
【００６０】
次に、図５及び図６を参照して、図４（Ｅ）に示したマスク膜３０の好ましい大きさについて説明する。
図５（Ａ）に、図４（Ｆ）に示した断面図と同じ図を再掲する。ゲート電極１４とマスク膜３０との横方向の間隔をＬｏｕｔとし、サイドウォールスペーサ１６の縁（横方向の先端）から、マスク膜３０の、ゲート電極１４側の縁までの横方向の間隔をＬｉｎとする。サイドウォールスペーサ１６の横方向に関する厚さが、Ｌｏｕｔ＋Ｌｉｎになる。
【００６１】
図５（Ｂ）及び（Ｃ）に、マスク膜３０の位置ずれが生じた場合のシリサイド反応後の断面図を示す。マスク膜３０がゲート電極１４に近づく方向にずれている。このずれ量が距離Ｌｏｕｔ以下であれば、図５（Ｂ）に示すように、マスク膜３０はゲート電極１４に掛からない。ずれ量が距離Ｌｏｕｔを超えると、図５（Ｃ）に示すように、マスク膜３０がゲート電極１４の上面の一部に掛かる。ずれ量が距離Ｌｉｎを超えると、不純物拡散領域１２の表面のうちゲート電極２４側の一部が露出する。シリサイド化を行う工程で、この露出した領域に、金属シリサイド膜１８が形成されてしまう。なお、図５（Ｃ）は、図５（Ｂ）のマスク膜３０の幅を広げた場合を示している。このため、図５（Ｃ）の金属シリサイド膜１８の幅は、図５（Ｂ）のそれよりも狭くなっている。
【００６２】
図５（Ｃ）に示したように、マスク膜３０がゲート電極１４に掛かると、ゲート電極４０の上面のうちマスク膜３０で覆われた領域に金属シリサイド膜１５が形成されなくなる。ゲート電極上に金属シリサイド膜が形成されないと、ゲート電極の電気抵抗が高くなり、ゲート電極を介して伝搬する信号の遅延時間が長くなってしまう。
【００６３】
また、不純物拡散領域１２の表面の一部が露出して、その部分に金属シリサイド膜１８が形成されると、２つのトランジスタ１０と２０との間の寄生抵抗が増加する。ただし、電流の流れる方向に関する金属シリサイド膜１８の幅は、２つのトランジスタ１０と２０とのチャネル領域間の長さに比べて僅かである。このため、寄生抵抗の増分も僅かである。
【００６４】
距離Ｌｏｕｔを短くし、距離Ｌｉｎを長くすると、不純物拡散領域１２の表面が露出しにくくなり、金属シリサイド膜１８の形成を防止することができる。ただし、距離Ｌｏｕｔが短いため、図５（Ｃ）に示すように、マスク膜３０がゲート電極１４に掛かりやすくなり、ゲート電極１４の上面に、金属シリサイド膜の形成されない領域が発生しやすくなる。
【００６５】
逆に、距離Ｌｏｕｔを長くし、距離Ｌｉｎを短くすると、図５（Ｂ）に示すように、不純物拡散領域１２の表面に金属シリサイド膜１８が形成されやすくなるが、マスク膜３０がゲート電極１４に掛かりにくくなる。
【００６６】
２つのトランジスタ１０と２０との間の寄生抵抗の増大は、ゲート電極上に金属シリサイド膜が形成されないことによる信号遅延時間の増大に比べて、素子特性に与える影響が小さい。マスク膜３０がゲート電極１４に掛かりにくくするために、距離Ｌｏｕｔを距離Ｌｉｎよりも長くすることが好ましい。言い換えると、マスク膜３０が、不純物拡散領域１２の露出している領域を覆い、サイドウォールスペーサ１６及び２６の横方向の厚さの中間点を越えないような設計にすることが好ましい。
【００６７】
次に、図６及び図７を参照して、第２の実施例による半導体装置の製造方法について説明する。
図６（Ａ）に示した構成は、第１の実施例による半導体装置の製造方法の図２（Ａ）に示した構成と同一である。図６（Ａ）の状態に至るまでの製造工程は、第１の実施例の製造工程と同様である。
【００６８】
図６（Ｂ）に示すように、サイドウォールスペーサ１６及び２６の側壁上に、２層目のサイドウォールスペーサ１９及び２９を形成する。サイドウォールスペーサ１９及び２９は、基板の全面上に酸化シリコン膜を堆積させた後、異方性エッチングを行うことにより形成することができる。２つのゲート電極１４と２４とに挟まれた領域に形成されたサイドウォールスペーサ１６、１９、２６及び２９が、不純物拡散領域１２の表面を覆いつくすように、２層目のサイドウォールスペーサ１９及び２９の厚さが設定されている。２つのトランジスタ１０及び２０で構成された電流経路の両端の不純物拡散領域１１及び２２の表面の一部は、露出された状態を維持する。
【００６９】
図７（Ｃ）に示すように、不純物拡散領域１１及び２２の露出した表面、ゲート電極１４及び２４の上面に、それぞれ金属シリサイド膜１７、２７、１５、及び２５を形成する。２つのトランジスタ１０及び２０で共有される不純物拡散領域１２の表面は、サイドウォールスペーサ１６、１９、２６及び２９で覆われているため、シリサイド化されない。
【００７０】
図７（Ｄ）に示すように、層間絶縁膜３１、導電性プラグ３２及び３３を形成する。
第２の実施例では、図７（Ｃ）に示したシリサイド化工程の前に、不純物拡散領域１２の表面が４層のサイドウォールスペーサ１６、１９、２６及び２９で完全に覆われる。このため、第１の実施例の図３（Ｃ）に示したレジストパターン３５を形成するためのフォトリソグラフィ工程を省略することができる。
【００７１】
第２の実施例の場合には、金属シリサイド膜を形成しない不純物拡散領域を挟む２つのゲート電極の間隔を統一しておくことが好ましい。この間隔を統一しておくことにより、金属シリサイド膜を形成しない不純物拡散領域の表面を再現性よくサイドウォールスペーサで覆うことができる。周期的なパターンが繰り返されるメモリ素子において、第２の実施例の構成を採用することが特に有効である。
【００７２】
次に、図８〜図１１を参照して、第３の実施例による半導体装置の製造方法について説明する。
図８（Ａ）に示すように、半導体基板１の表層部に素子分離絶縁領域２、Ｐ型ウェル３、ゲート絶縁膜１３、２３、ゲート電極１４、２４、不純物拡散領域１１、１２、２２のエクステンション領域ＥＲ、ポケット領域ＰＲ、サイドウォールスペーサ１６、２６を形成する。ここまでの工程は、図２（Ａ）を参照して説明した第１の実施例の場合と同様である。第３の実施例では、図２（Ａ）に示した深い領域ＤＲが形成されていない。
【００７３】
図８（Ｂ）に示すように、基板の全面上に厚さ２０ｎｍの酸化シリコン膜３０を形成し、ゲート電極１４、２４、及びサイドウォールスペーサ１６、２６を覆う。
【００７４】
図９（Ｃ）に示すように、ゲート電極１４及び２４の相互に対向する側壁上に形成されたサイドウォールスペーサ１６及び２６に挟まれた領域上の酸化シリコン膜３０をレジストパターン３６で覆う。なお、レジストパターン３６は、位置合わせ余裕を確保するために、その両側のサイドウォールスペーサ１６及び２６の一部に掛かり、ゲート電極１４及び２４までは達していない。レジストパターン３６の平面形状は、第１の実施例の図３（Ｄ）に示したレジストパターン３５の平面形状と同一である。
【００７５】
図９（Ｄ）に示すように、レジストパターン３６、ゲート電極１４、２４、及びサイドウォールスペーサ１６、２６をマスクとして、活性領域の表層部にリンイオンを注入する。注入条件は、図２（Ａ）に示した深い領域ＤＲを形成するための注入条件と同一である。これにより、２つのトランジスタ１０及び２０で構成された電流経路の両端の不純物拡散領域１１及び２２に、深い領域ＤＲが追加される。
【００７６】
電流経路の中間の不純物拡散領域１２の上方にレジストパターン３６が配置されているため、不純物拡散領域１２には追加の注入が行われない。このため、不純物拡散領域１２は、浅いエクステンション領域ＥＲのみにより構成される。
【００７７】
図９（Ｅ）に示すように、レジストパターン３６をマスクとして酸化シリコン膜３０をエッチングし、レジストパターン３６の形成されていた領域にマスク膜３０を残す。その後、レジストパターン３６を除去する。
【００７８】
図１０（Ｆ）に示すように、電流経路の両端の不純物拡散領域１１、２２の露出している表面、及びゲート電極１４、２４の上面に、それぞれ金属シリサイド膜１７、２７、１５、及び２５を形成する。２つのゲート電極１４及び２４に挟まれた不純物拡散領域１２の表面は、マスク膜３０で覆われているためシリサイド化されない。
【００７９】
図１０（Ｇ）に示すように、層間絶縁膜３１、導電性プラグ３２及び３３を形成する。
不純物拡散層の表面に形成された金属シリサイド膜の一部が、不純物拡散領域の底面のＰＮ接合界面よりも深い領域まで達すると、リーク電流が増加してしまう。このリーク電流増加を防止するために、一般的に、表面上に金属シリサイド膜が形成される不純物拡散領域を深くする必要がある。図１０（Ｇ）に示した不純物拡散領域１２の表面には金属シリサイド膜が形成されない。このため、不純物拡散領域１２が浅くても、金属シリサイド膜に起因するリーク電流の増加は生じない。
【００８０】
第３の実施例では、電流経路の中間の不純物拡散領域１２を、両端の不純物拡散領域１１及び２２よりも浅くしている。これにより、短チャネル効果によるパンチスルー現象の発生を抑制することができる。
【００８１】
次に、図１１及び図１２を参照して、第４の実施例による半導体装置の製造方法について説明する。
図１１（Ａ）に示した構成は、第３の実施例による半導体装置の製造方法の図８（Ａ）に示した構成と同一である。図１１（Ａ）の状態に至るまでの製造工程は、第３の実施例の製造工程と同様である。
【００８２】
図１１（Ｂ）に示すように、サイドウォールスペーサ１６及び２６の側壁上に、それぞれ酸化シリコンからなる２層目のサイドウォールスペーサ４１及び５１を形成する。サイドウォールスペーサ４１及び５１は、基板の全面上に酸化シリコン膜を堆積させた後、異方性エッチングを行うことにより形成することができる。２つのゲート電極１４と２４とに挟まれた領域に形成されたサイドウォールスペーサ１６、４１、２６及び５１が、不純物拡散領域１２の表面を覆いつくすように、２層目のサイドウォールスペーサ４１及び５１の厚さが設定されている。２つのトランジスタ１０及び２０で構成された電流経路の両端の不純物拡散領域１１及び２２の表面の一部は、露出された状態を維持する。
【００８３】
なお、１層目のサイドウォールスペーサ１６及び２６と、２層目のサイドウォールスペーサ４１及び５１とを、１回の酸化シリコン膜の堆積と、異方性エッチングにより形成してもよい。
【００８４】
１回の絶縁膜の堆積と異方性エッチングによって形成されるサイドウォールスペーサの厚さはゲート電極の高さに依存する。ゲート電極の高さに比べて２つのゲート電極の間隔が広いと、１回のサイドウォールスペーサ形成工程では、不純物拡散領域１２の表面を完全に覆うことができない場合がある。このような場合には、上記実施例のように、サイドウォールスペーサの形成を２回に分けることにより、サイドウォールスペーサの合計の厚さを厚くし、不純物拡散領域１２の表面を完全に覆うことができる。
【００８５】
図１２（Ｃ）に示すように、サイドウォールスペーサ１６、２６、４１、５１、及びゲート電極１４、２４をマスクとして、活性領域の表層部にリンイオンを注入する。注入条件は、図２（Ａ）に示した深い領域ＤＲを形成するための注入条件と同一である。これにより、電流経路の両端の不純物活性領域１１及び２２に、深い領域ＤＲが追加形成される。
【００８６】
電流経路の中間の不純物拡散領域１２は、４層のサイドウォールスペーサ１４、２４、４１、及び５１で覆われているため、不純物拡散領域１２には追加の注入が行われない。このため、不純物拡散領域１２は、浅いエクステンション領域ＥＲのみにより構成される。
【００８７】
図１２（Ｄ）に示すように、電流経路の両端の不純物拡散領域１１、２２の露出した表面、及びゲート電極１４、２４の上面に、それぞれ金属シリサイド膜１７、２７、１５、及び２５を形成する。電流経路の中間の不純物拡散領域１２の表面は、４層のサイドウォールスペーサ１６、２６、４１及び５１で覆われているため、シリサイド化されない。
【００８８】
第４の実施例では、２つのゲート電極１４と２４とに挟まれた領域を覆う４層のサイドウォールスペーサ１６、２６、４１及び５１が、図１２（Ｃ）に示したイオン注入工程、及び図１２（Ｃ）に示したシリサイド工程において、マスクとして作用する。このため、第３の実施例の図９（Ｃ）に示したレジストパターン３６を形成するためのフォトリソグラフィ工程を省略することができる。
【００８９】
次に、図１３〜図１７を参照して、第５の実施例による半導体装置の製造方法について説明する。
図１３（Ａ）に示すように、半導体基板１の表面上にＭＩＳ型トランジスタ１０及び２０を形成する。図１３（Ａ）に示した状態は、第１の実施例の図２（Ａ）に示した状態と同一であり、ここまでの製造工程は、第１の実施例の場合と同様である。
【００９０】
図１３（Ｂ）に示すように、基板の全面上にレジスト膜４０を形成する。ゲート電極１４及び２４で挟まれた領域の不純物拡散領域１２の表面が露出するように、レジスト膜４０に開口４１を形成する。位置ずれ余裕を確保するために、開口４１は、ゲート電極１４と２４との相互に対向する側壁上に形成されたサイドウォールスペーサ１６及び２６の一部に掛かっている。
【００９１】
図１４（Ｃ）に示すように、開口４１内に露出しているサイドウォールスペーサ１６、２６、及びレジスト膜４０をマスクとして、加速エネルギ５ｋｅＶ、ドーズ量１×１０１５ｃｍ−２、注入角度０°の条件で、Ｐイオンを注入する。これにより、不純物拡散領域１２の表層部に、リン濃度の高い高濃度領域４２が形成される。なお、ＰチャネルＭＩＳ型トランジスタを形成する場合には、加速エネルギ１．５ｋｅＶ、ドーズ量１×１０１５ｃｍ−２、注入角度０°の条件で、Ｂイオンを注入する。
【００９２】
図１４（Ｄ）に示すように、レジスト膜４０を除去する。その後、注入された不純物を活性化するための熱処理を行う。
図１５（Ｅ）に示すように、酸化シリコンからなる厚さ２０ｎｍのマスク膜４３を形成する。図１５（Ｆ）に示すように、マスク膜４３の表面のうち高濃度領域４２の上方の領域をレジストパターン４４で覆う。レジストパターン４４は、高濃度領域４２の両側のサイドウォールスペーサ１６及び２６の一部と重なっている。
【００９３】
図１６（Ｇ）に示すように、レジストパターン４４をマスクとしてマスク膜４３をエッチングする。図１６（Ｈ）に示すように、２つのトランジスタ１０及び２０で構成された電流経路の両端の不純物拡散領域１１及び２２の露出した表面、及びゲート電極１４及び２４の上面に、それぞれ金属シリサイド膜１７、２７、１５及び２５を形成する。電流経路の中間の不純物拡散領域１２の表層部に形成された高濃度領域４２はマスク膜４３で覆われているため、高濃度領域４２の表面には金属シリサイド膜が形成されない。
【００９４】
図１７に示すように、基板の上に層間絶縁膜３１、導電性プラグ３２及び３３を形成する。導電性プラグ３２は、金属シリサイド膜１７に接続され、導電性プラグ３３は、金属シリサイド膜２７に接続されている。
【００９５】
第５の実施例では、電流経路の中間の不純物拡散領域１２の表層部に高濃度領域４２が形成されているため、２つのトランジスタ１０及び２０のチャネル領域間の寄生抵抗を、より低減させることができる。また、高濃度領域４２は不純物拡散領域１２よりも浅いため、高濃度領域４２が、短チャネル効果によるパンチスルー現象発生の要因にはならない。
【００９６】
次に、図１８及び図１９を参照して、第６の実施例による半導体装置の製造方法について説明する。
図１８（Ａ）に示すように、半導体基板１の表面上に、ＮチャネルＭＩＳ型トランジスタ１０及び２０を形成する。２つのトランジスタ１０及び２０のゲート電極１４及び２４の間に配置された不純物拡散領域１２の表層部に、高濃度領域４２を形成する。ここまでの製造工程は、第５の実施例の図１３（Ａ）から図１４（Ｄ）までの製造工程と同様である。
【００９７】
乾燥酸素雰囲気中で９００℃、２０分間の熱処理を行うことにより、露出しているシリコン表面を酸化する。これにより、２つのトランジスタ１０及び２０で構成される電流経路の両端の不純物拡散領域１１及び２２の表面上に、酸化シリコン膜５１が形成される。ゲート電極１４及び２４の表面上に、酸化シリコン膜５２が形成される。さらに、高濃度領域４２の表面上に酸化シリコン膜５３が形成される。
【００９８】
シリコン中の電子濃度が高い領域の酸化速度は、電子濃度が低い領域の酸化速度よりも速い。例えば、不純物濃度が２×１０２０ｃｍ−３、及び４×１０２０ｃｍ−３の高濃度領域の酸化速度は、それぞれ低濃度領域の酸化速度の約２倍及び約４倍になることが知られている（ＶＬＳＩ  Ｔｅｃｈｎｏｌｏｇｙ  （ＭｃＧＲＡＷ−Ｈｉｌｌ  Ｂｏｏｋ  Ｃｏｍｐａｎｙ），  ｐ．１１３，  Ｆｉｇｕｒｅ  ７，  １９９８）。
【００９９】
上述の熱処理条件で、例えば、酸化シリコン膜５１及び５２の厚さが約６ｎｍになり、酸化シリコン膜５３の厚さが約１２ｎｍになる。
図１８（Ｂ）に示すように、不純物拡散領域１１及び２２の表面上の酸化シリコン膜５１をエッチングし、不純物拡散領域１１及び２２の表面を露出させる。このエッチングは、例えば、酸化シリコン膜を８ｎｍエッチングする条件で行う。このエッチングにより、ゲート電極１４及び２４の上に形成されていた酸化シリコン膜５２もエッチングされ、ゲート電極１４及び２４の表面が露出する。高濃度領域４２の上に形成されていた厚さ１２ｎｍの酸化シリコン膜５３もエッチングされて薄くなるが、高濃度領域４２の表面は露出せず、厚さ４ｎｍの酸化シリコン膜５３が残る。
【０１００】
図１９（Ｃ）に示すように、不純物拡散領域１１及び２２の露出した表面、及びゲート電極１４及び２４の上面に、それぞれ金属シリサイド膜１７、２７、１５及び２５を形成する。高濃度領域４２は酸化シリコン膜５３で覆われているため、高濃度領域４２の上には、金属シリサイド膜が形成されない。
【０１０１】
第６の実施例では、第５の実施例における図１５（Ｆ）に示したレジストパターン４４を形成するためのフォトリソグラフィ工程を行うことなく、高濃度領域４２の表面のみを酸化シリコン膜５３で覆うことができる。また、第６の実施例では、電子濃度の高い不純物拡散領域の酸化速度が、電子濃度の低い不純物拡散領域の酸化速度よりも速くなる現象を利用している。このため、ＮチャネルＭＩＳ型のトランジスタで構成された電流経路を含む半導体装置を製造する場合に有効である。
【０１０２】
図２０（Ａ）に、第７の実施例による半導体装置の断面図を示す。上記第１〜第６の実施例では、シリコンからなる半導体基板を用いた半導体装置について説明したが、第７の実施例では、シリコンオンインシュレータ（ＳＯＩ）基板を使用する。
【０１０３】
図２０（Ａ）に示すように、シリコンからなる下地基板６１の上に積層された酸化シリコンからなる絶縁層６２及びシリコンからなる半導体層６３により、ＳＩＯ基板６０が形成されている。ＳＯＩ基板６０の半導体層６３に形成された素子分離絶縁領域２により活性領域が画定されている。活性領域内に、ＭＩＳ型トランジスタ１０及び２０が形成されている。
【０１０４】
トランジスタ１０及び２０が相互に直列に接続されて１つの電流経路を構成している。この電流経路の構造は、図１に示した第１の実施例による半導体装置の電流経路の構造と同一である。図２０（Ａ）の各構成部分には、図１の半導体装置の対応する構成部分に付された符号と同一の符号が付されている。
【０１０５】
第７の実施例では、不純物拡散領域１１、１２及び２２が、半導体層６３と絶縁層６２との界面まで達している。第１の実施例の場合と同様に、電流経路の中間に位置する不純物拡散領域１２の表面に金属シリサイド膜が形成されていない。
【０１０６】
図２０（Ｂ）に、従来のＳＯＩ基板上の半導体装置の一例を示す。電流経路の両端の不純物拡散領域１１及び２２のみではなく、中間に位置する不純物拡散領域１２の表層部にも金属シリサイド膜６５が形成されている。
【０１０７】
第７の実施例では、不純物拡散領域１２の表層部に金属シリサイド膜が形成されていないため、２つのトランジスタ１０と２０との間の寄生抵抗を小さくすることができる。ＳＯＩ基板を用いた場合には、通常のシリコン基板を用いた場合に比べて、不純物拡散領域１２が薄くなる。このため、不純物拡散領域１２の表層部に金属シリサイド膜を形成することによる抵抗増加が顕著である。従って、シリコン基板を用いる場合に比べて、より大きな寄生抵抗削減効果が期待される。
【０１０８】
ＳＯＩ基板６０上に形成されたＭＩＳ型トランジスタ１０及び２０は、そのチャネル領域が部分的に空乏化した部分空乏（Ｐａｒｔｉａｌ  Ｄｅｐｌｅｔｅ）型のものであってもよいし、チャネル領域が完全に空乏化した完全空乏（Ｆｕｌｌｙ  Ｄｅｐｌｅｔｅ）型のものであってもよい。
【０１０９】
図２１を参照して、第８の実施例による２入力ＮＡＮＤ型の半導体装置について説明する。
図２１（Ａ）に、２入力ＮＡＮＤ回路の等価回路図を示す。この等価回路図は、図２８（Ａ）に示した等価回路図と基本的に同一であるため、ここでは詳細な説明を省略する。
【０１１０】
トランジスタＴｒ１とＴｒ２とが相互に直列に接続されて１つの電流経路を構成している。この電流経路は、上記第１〜第７の実施例による半導体装置のいずれかの電流経路と同じ構成である。すなわち、トランジスタＴｒ１とＴｒ２とを接続する配線７５が、第１〜第７の実施例による半導体装置における２つのトランジスタ１０及び２０で共有される不純物拡散領域１２に対応する。
【０１１１】
図２１（Ｂ）に、ＮＡＮＤ型半導体装置の平面図を示す。素子分離絶縁領域で囲まれた活性領域７０と７１とが、ある間隔を隔てて配置されている。ゲート電極７２及び７３の各々が、活性領域７０及び７１と交差する。ゲート電極７２と活性領域７１との交差箇所、ゲート電極７３と活性領域７１との交差箇所、ゲート電極７２と活性領域７０との交差箇所、及びゲート電極７３と活性領域７０との交差箇所に、それぞれトランジスタＴｒ１、Ｔｒ２、Ｔｒ３、及びＴｒ４が配置される。
【０１１２】
活性領域７１のうち、２本のゲート電極７２及び７３よりも外側に配置された不純物拡散領域７７及び７８の表面に、金属シリサイド膜が形成されている。ゲート電極７２と７３とに挟まれた不純物拡散領域７６（第１〜第７の実施例による半導体装置の不純物拡散領域１２に対応）の表面には金属シリサイド膜が形成されていない。活性領域７０のうち、ゲート電極７２及び７３で区分された３つの不純物拡散領域の表面には、すべて金属シリサイド膜が形成されている。
【０１１３】
２つのトランジスタＴｒ１とＴｒ２とで共有される不純物拡散領域７６の表面に金属シリサイド膜が形成されていないため、図２１（Ａ）に示した配線７５の抵抗を低減させることができる。配線７５の抵抗を小さくすることにより、ＮＡＮＤ回路の動作速度向上を図ることができる。ＮＡＮＤ回路が複数段接続されている場合に、動作速度向上の効果が特に顕著に現れる。
【０１１４】
図２１（Ａ）に示されたトランジスタＴｒ１とＴｒ２との直列回路を３つ以上のトランジスタで構成し、トランジスタＴｒ３とＴｒ４との並列回路を、直列回路と同数のトランジスタで構成することにより、３入力以上のＮＡＮＤ回路を得ることができる。この場合には、直列回路の両端の不純物拡散領域以外の全ての不純物拡散領域の表面上に金属シリサイド膜を形成しないようにすればよい。
【０１１５】
次に、図２２を参照して、第９の実施例による２入力ＮＯＲ型半導体装置について説明する。
図２２（Ａ）に、２入力ＮＯＲ型半導体装置の等価回路図を示す。ＰＭＯＳトランジスタＴｒ１１とＴｒ１２とが相互に直列に接続され、この直列回路が、電源線Ｖｄｄと出力信号線Ｓｏｕｔとの間に挿入されている。ＮＭＯＳトランジスタＴｒ１３とＴｒ１４とが、他の電源線（接地線）Ｖｓｓと出力信号線Ｓｏｕｔとの間に並列に接続されている。一方の入力端子Ｓｉｎ１がトランジスタＴｒ１１とＴｒ１３のゲート電極に接続され、他方の入力端子Ｓｉｎ２がトランジスタＴｒ１２とＴｒ１４のゲート電極に接続されている。
【０１１６】
相互に直列に接続されたトランジスタＴｒ１１とＴｒ１２とで構成される電流経路が、上記第１〜第７の実施例による半導体装置のいずれかの電流経路と同一の構成を有する。すなわち、トランジスタＴｒ１１とＴｒ１２とを接続する配線８５が、第１〜第７の実施例による半導体装置における２つのトランジスタ１０及び２０で共有される不純物拡散領域１２に対応する。なお、第１〜第７の実施例のトランジスタ１０及び２０はＮチャネルＭＩＳ型トランジスタであったが、第９の実施例においては、２つのトランジスタＴｒ１１及びＴｒ１２がＰチャネルＭＩＳ型トランジスタである。
【０１１７】
図２２（Ｂ）に、ＮＯＲ型半導体装置の平面図を示す。素子分離絶縁領域で囲まれた活性領域８０と８１とが、ある間隔を隔てて配置されている。ゲート電極８２及び８３の各々が、活性領域８０及び８１と交差する。ゲート電極８２と活性領域８０との交差箇所、ゲート電極８３と活性領域８０との交差箇所、ゲート電極８２と活性領域８１との交差箇所、及びゲート電極８３と活性領域８１との交差箇所に、それぞれトランジスタＴｒ１１、Ｔｒ１２、Ｔｒ１３、及びＴｒ１４が配置される。
【０１１８】
活性領域８０のうち、２本のゲート電極８２及び８３よりも外側に配置された不純物拡散領域８７及び８８の表面に、金属シリサイド膜が形成されている。ゲート電極８２と８３とに挟まれた不純物拡散領域８６（第１〜第７の実施例による半導体装置の不純物拡散領域１２に対応）の表面には金属シリサイド膜が形成されていない。活性領域８１のうち、ゲート電極８２及び８３で区分された３つの不純物拡散領域の表面には、すべて金属シリサイド膜が形成されている。
【０１１９】
２つのトランジスタＴｒ１１とＴｒ１２とで共有される不純物拡散領域８６の表面に金属シリサイド膜が形成されていないため、図２２（Ａ）に示した配線８５の抵抗を低減させることができる。配線８５の抵抗を小さくすることにより、ＮＯＲ回路の動作速度向上を図ることができる。ＮＯＲ回路が複数段接続されている場合に、動作速度向上の効果が特に顕著に現れる。
【０１２０】
図２２（Ａ）に示されたトランジスタＴｒ１１とＴｒ１２との直列回路を３つ以上のトランジスタで構成し、トランジスタＴｒ１３とＴｒ１４との並列回路を、直列回路と同数のトランジスタで構成することにより、３入力以上のＮＯＲ回路を得ることができる。この場合には、直列回路の両端の不純物拡散領域以外の全ての不純物拡散領域の表面上に金属シリサイド膜を形成しないようにすればよい。
【０１２１】
次に、図２３を参照して、第１０の実施例による半導体装置について説明する。第１０の実施例による半導体装置は、連想記憶メモリ（ＣＡＭ：Ｃｏｎｔｅｎｔ  Ａｄｄｒｅｓｓａｂｌｅ  Ｍｅｍｏｒｙ）である。
【０１２２】
図２３（Ａ）にＣＡＭの１つのセルの等価回路図の一例を示す。半導体基板上に、図２３（Ａ）に示したセルが行列状に配置されている。１つのセルは、繰り返し単位ＵＤとＵＭとで構成される。２つの繰り返し単位ＵＤとＵＭとは、相互に対称的な関係を有する。
【０１２３】
繰り返し単位ＵＤの構成について説明する。繰り返し単位ＵＤは、第１のサーチトランジスタＴｒ２１、第２のサーチトランジスタＴｒ２２、セルトランジスタＴｒ２５、及びキャパシタＣ１を含む。これらのトランジスタは、ＮチャネルＭＩＳ型トランジスタである。
【０１２４】
セルの各行に対応して、マッチラインＭＬ及びワードラインＷＬが配置され、各列に対応して、データ用ビットラインＢＬＤ、マスク用ビットラインＢＬＭ、データ用バスラインＳＢＤ、及びマスクデータ用バスラインＳＢＭが配置されている。
【０１２５】
第１のサーチトランジスタＴｒ２１と第２のサーチトランジスタＴｒ２２とが相互に直列に接続されている。この直列回路の第１のサーチトランジスタＴｒ２１側の端部がマッチラインＭＬに接続され、第２のサーチトランジスタＴｒ２２側の端部が接地側の電源線Ｖｓｓに接続されている。
【０１２６】
セルトランジスタＴｒ２５が、第２のサーチトランジスタＴｒ２２のゲート電極とデータ用ビットラインＢＬＤとを接続する。第２のサーチトランジスタＴｒ２２のゲート電極とセルトランジスタＴｒ２５との相互接続点にキャパシタＣ１の一方の電極が接続されている。キャパシタＣ１の他方の電極は接地されている。セルトランジスタＴｒ２５とキャパシタＣ１とが、１ビットのＤＲＡＭセルを構成する。
【０１２７】
第１のサーチトランジスタＴｒ２１のゲート電極がデータ用バスラインＳＢＤに接続され、セルトランジスタＴｒ２５のゲート電極がワードラインＷＬに接続されている。
【０１２８】
繰り返し単位ＵＭは、第１のサーチトランジスタＴｒ２３、第２のサーチトランジスタＴｒ２４、セルトランジスタＴｒ２６、及びキャパシタＣ２を含み、これらはそれぞれ繰り返し単位ＵＤの第１のサーチトランジスタＴｒ２１、第２のサーチトランジスタＴｒ２２、セルトランジスタＴｒ２５、及びキャパシタＣ１に対応する。繰り返し単位ＵＭにおいては、繰り返し単位ＵＤにおけるデータ用ビットラインＢＬＤ及びデータ用バスラインＳＢＤの代わりにマスク用ビットラインＢＬＭ及びマスクデータ用バスラインＳＢＭが配置されている。マッチラインＭＬ及びワードラインＷＬは、繰り返し単位ＵＤとＵＭとで共通である。
【０１２９】
図２３（Ｂ）に、１つのセル内の各素子の平面配置図を示す。半導体基板の表面上に、活性領域１００、１０１、及び１０２が画定されている。サーチトランジスタＴｒ２２、Ｔｒ２１、Ｔｒ２３、及びＴｒ２４が、この順番に並んで活性領域１００内に配置されている。活性領域１０１及び１０２内に、それぞれセルトランジスタＴｒ２５及びＴｒ２６が配置されている。
【０１３０】
サーチトランジスタＴｒ２２のゲート電極と、セルトランジスタＴｒ２５の一方の不純物拡散領域とが、キャパシタＣ１の一方の電極に接続されている。サーチトランジスタＴｒ２４のゲート電極と、セルトランジスタＴｒ２６の一方の不純物拡散領域とが、キャパシタＣ２の一方の電極に接続されている。
【０１３１】
サーチトランジスタＴｒ２２とサーチトランジスタＴｒ２１とで共有される不純物拡散領域１０５、及びサーチトランジスタＴｒ２４とサーチトランジスタＴｒ２３とで共有される不純物拡散領域１０６の表面上には、金属シリサイド膜が形成されていない。このため、サーチトランジスタＴｒ２１とＴｒ２２との直列回路に内在する寄生抵抗、及びサーチトランジスタＴｒ２３とＴｒ２４との直列回路に内在する寄生抵抗を低減させることができる。
【０１３２】
寄生抵抗が低減されるため、ＣＡＭの各セルからの信号読出し速度を速くすることが可能になる。
図２４に、第１０の実施例の変形例によるＣＡＭの１つのセルの等価回路図を示す。図２３に示したＣＡＭにおいては、繰り返し単位ＵＤ及びＵＭ内の記憶素子としてＤＲＡＭセルが用いられていたが、図２４に示した変形例では、それぞれＳＲＡＭセルＳＣ１及びＳＣ２が用いられている。なお、図２３に示したＣＡＭでは、第１のサーチトランジスタＴｒ２１がマッチラインＭＬに接続され、第２のサーチトランジスタＴｒ２２が接地されていたが、図２４に示した変形例では、第１のサーチトランジスタＴｒ２１が接地され、第２のサーチトランジスタＴｒ２２がマッチラインＭＬに接続されている。
【０１３３】
図２４に示した変形例では、ＳＲＡＭセルＳＣ１にデータを書き込むために、データ用ビットラインＢＬＤに加えて、反転データ用ビットライン／ＢＬＤが配置されている。同様に、マスクデータ用ビットラインＢＬＭに加えて、反転マスクデータ用ビットライン／ＢＬＭが配置されている。
【０１３４】
変形例においても、サーチトランジスタＴｒ２１とＴｒ２２とで共有される不純物拡散領域、及びサーチトランジスタＴｒ２３とＴｒ２４とで共有される不純物拡散領域の表面上に金属シリサイド膜が形成されていない。これにより、データの読出し速度の向上を図ることができる。
【０１３５】
図２５に、第１１の実施例による半導体装置の断面図を示す。上記第１の実施例では、２つのトランジスタが直列接続されて１つの電流経路を構成する場合を説明したが、第１１の実施例では、３つのトランジスタによって１つの電流経路が構成される。
【０１３６】
図２５に示すように、シリコンからなる半導体基板１３０の表層部に素子分離絶縁領域１３１が形成され、活性領域が画定されている。活性領域は、ウェル１３２内に配置されている。活性領域上に、３つのＭＩＳ型トランジスタ１５０、１６０、及び１７０が形成されている。トランジスタ１５０、１６０、及び１７０は、この順番に直列に接続され、１つの電流経路を構成している。
【０１３７】
トランジスタ１５０、１６０、及び１７０の各々は、基板表層部のチャネル領域上にゲート絶縁膜ＧＩを介して形成されたゲート電極ＧＥ、チャネル領域の両側の基板表層部に形成された一対の不純物拡散領域を含んで構成される。トランジスタ１５０のチャネル領域とトランジスタ１６０のチャネル領域との間に配置された不純物拡散領域１５２が、トランジスタ１５０の一方の不純物拡散領域とトランジスタ１６０の一方の不純物拡散領域とを兼ねる。トランジスタ１５０の他方の不純物拡散領域１５１が、電流経路の一方の端部となる。
【０１３８】
トランジスタ１６０のチャネル領域とトランジスタ１７０のチャネル領域との間に配置された不純物拡散領域１５３が、トランジスタ１６０の一方の不純物拡散領域とトランジスタ１７０の一方の不純物拡散領域とを兼ねる。トランジスタ１７０の他方の不純物拡散領域１５４が、電流経路の他方の端部となる。
【０１３９】
電流経路の両端に対応する不純物拡散領域１５１及び１５４の表面上に、それぞれ金属シリサイド膜１６１及び１６２が形成されている。各トランジスタのゲート電極ＧＥの上に、金属シリサイド膜ＭＳが形成されている。電流経路の端部以外の不純物拡散領域１５２及び１５３の表面上には、金属シリサイド膜が形成されていない。
【０１４０】
電流経路の端部以外の不純物拡散領域１５２及び１５３の表面が、それぞれマスク膜１７１及び１７２で覆われている。マスク膜１７１及び１７２は、金属シリサイド膜１６１、１６２、及びＭＳを形成する時に、不純物拡散領域１５２及び１５３の表面に金属シリサイド膜が形成されることを防止する。
【０１４１】
トランジスタ１５０、１６０、及び１７０を覆うように、基板の全面上に層間絶縁膜１８０が形成されている。導電性プラグ１８１及び１８２が層間絶縁膜１８０を貫通し、それぞれ金属シリサイド膜１６１及び１６２に接続されている。
【０１４２】
第１１の実施例では、電流経路の端部以外に配置された不純物拡散領域の表面上に金属シリサイド膜が形成されていない。このため、この電流経路に内在する寄生抵抗を低減させることができる。４つ以上のＭＩＳ型トランジスタが直列に接続されて１つの電流経路を構成する場合でも、端部以外の不純物拡散領域の表面上に金属シリサイド膜を形成しない構造とすることにより、寄生抵抗を低減させることができる。
【０１４３】
次に、図２６を参照して、第１２の実施例による半導体装置について説明する。第１２の実施例による半導体装置は、ＮＡＮＤ型マスクＲＯＭである。
図２６（Ａ）に、ＮＡＮＤ型マスクＲＯＭの等価回路図を示す。直列接続されたＭＩＳ型の複数のセルトランジスタＴｒｃ、及びこの直列回路の両端にそれぞれ接続されたＭＩＳ型の選択トランジスタＴｒｓ１及びＴｒｓ２により、１つの電流経路（セル回路）が構成されている。このセル回路が、半導体基板上に行列状に配置されている。
【０１４４】
セル回路の各行に対応してソースラインＳＬが配置され、各列に対応してビットラインＢＬが配置されている。セル回路の、選択トランジスタＴｒｓ２側の端部が、対応する行のソースラインＳＬに接続され、他方の選択トランジスタＴｒｓ１側の端部が、対応する列のビットラインＢＬに接続されている。
【０１４５】
セル回路の１つの行に対応して、１つのセル回路を構成するセルトランジスタＴｒｃの個数分のワードラインＷＬが配置されている。セル回路ごとに、セルトランジスタＴｒｃに通し番号を振ったとき、ワードラインの各々は、同一行のセル回路の同一の通し番号のセルトランジスタＴｒｃのゲート電極同士を接続する。
【０１４６】
セル回路の１つの行に対応して２本の選択ゲートラインＳＧＬ１及びＳＧＬ２が配置されている。一方の選択ゲートラインＳＧＬ２は、ソースラインＳＬに接続された選択トランジスタＴｒｓ２のゲート電極同士を接続する。他方の選択ゲートラインＳＧＬ１は、ビットラインＢＬに接続された選択トランジスタＴｒｓ１のゲート電極同士を接続する。
【０１４７】
図２６（Ｂ）に１つのセル回路の断面図を示す。半導体基板２００の表層部に素子分離絶縁領域２０１が形成され、活性領域が画定されている。活性領域上を、選択ゲートラインＳＧＬ１、複数のワードラインＷＬ、及び選択ゲートラインＳＧＬ２が通過する。選択ゲートラインＳＧＬ１、複数のワードラインＷＬ、及び選択ゲートラインＳＧＬ２の直下に、それぞれ選択トランジスタＴｒｓ１、セルトランジスタＴｒｃ、及び選択トランジスタＴｒｓ２のチャネル領域が画定される。
【０１４８】
相互に隣り合うチャネル領域の間に不純物拡散領域２１１が形成されている。不純物拡散領域２１１の表面をマスク膜２１５が覆っている。選択ゲートラインＳＧＬ１に関して、不純物拡散領域２１１とは反対側の表層部に、選択トランジスタＴｒｓ１のもう一つの不純物拡散領域２１０が形成されている。選択ゲートラインＳＧＬ２に関して、不純物拡散領域２１１とは反対側の表層部に、選択トランジスタＴｒｓ２のもう一つの不純物拡散領域２１２が形成されている。
【０１４９】
不純物拡散領２１０及び２１２の表面上に、それぞれ金属シリサイド膜２２０及び２２１が形成されている。不純物拡散領域２１２及びその表面上の金属シリサイド膜２２１が、ソースラインＳＬを構成する。電流経路の中間に位置する不純物拡散領域２１１の表面上には金属シリサイド膜が形成されていない。
【０１５０】
トランジスタＴｒｓ１、Ｔｒｃ、Ｔｒｓ２を覆うように、基板の全面上に層間絶縁膜２２５が形成されている。層間絶縁膜２２５を貫通する導電性プラグ２２６が金属シリサイド膜２２０に接続されている。導電性プラグ２２６は、上層に配置されるビットラインＢＬに接続される。
【０１５１】
第１２の実施例では、セル回路の両端以外の不純物拡散領域２１１の表面上に金属シリサイド膜が形成されていないため、セル回路に内在する寄生抵抗を低減させることができる。ＮＡＮＤ型マスクＲＯＭのように、１つのセル回路に接続されるトランジスタの個数が多い場合に、寄生抵抗の低減効果が特に大きい。
【０１５２】
次に、図２７を参照して、第１３の実施例による半導体装置について説明する。第１３の実施例による半導体装置は、ＮＡＮＤ型フラッシュメモリである。
図２７（Ａ）にＮＡＮＤ型フラッシュメモリの等価回路図を示す。図２６（Ａ）に示したＮＡＮＤ型マスクＲＯＭのセルトランジスタＴｒｃをフローティングゲート型トランジスタにすることによりＮＡＮＤ型フラッシュメモリが構成される。その他の構成は、ＮＡＮＤ型マスクＲＯＭの構成と同様である。ＮＡＮＤ型フラッシュメモリの動作原理は、例えば特開平１−１３２１６８号公報、特開平１０−６５０２８号公報、特開平１０−１５４８０２号公報、特開平１０−２５６４０２号公報等に説明されている。
【０１５３】
図２７（Ｂ）に、ＮＡＮＤ型フラッシュメモリの１つのセル回路の断面図を示す。ここでは、図２６（Ｂ）に示したＮＡＮＤ型マスクＲＯＭとの相違点について説明する。
【０１５４】
セルトランジスタＴｒｃのチャネル領域上に、ゲート絶縁膜、フローティングゲート電極ＦＧ、中間絶縁膜、制御ゲート電極が順番に積層されている。制御ゲート電極がワードラインＷＬを兼ねる。
【０１５５】
第１３の実施例によるＮＡＮＤ型フラッシュメモリにおいても、第１２の実施例のＮＡＮＤ型マスクＲＯＭの場合と同様に、セル回路に内在する寄生抵抗を低減させることができる。
【０１５６】
上記第１１〜第１３の実施例による半導体装置において、電流経路を構成する不純物拡散領域及びマスク膜として、第１〜６の実施例のいずれかの半導体装置の電流経路を構成する不純物拡散領域及びマスク膜（またはサイドウォールスペーサ）と同様の構成とすることができる。
【０１５７】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【０１５８】
上記実施例から、以下の付記に示された発明が導出される。
（付記１）  シリコン表面を有する基板と、
前記基板のシリコン表面に設けられ、相互に直列接続された第１及び第２のトランジスタであって、該第１及び第２のトランジスタの各々は、ソース及びドレインとなる一対の不純物拡散領域とゲート電極とを含んで構成され、かつ該第１のトランジスタの一方の不純物拡散領域が、前記基板の表層部に配置された不純物拡散領域を介して前記第２のトランジスタの一方の不純物拡散領域まで連続して共通拡散領域を構成している第１及び第２のトランジスタと、
前記第１のトランジスタの一対の不純物拡散領域のうち、前記共通拡散領域を構成していない方の不純物拡散領域の表面上に配置された金属シリサイド膜と、
前記金属シリサイド膜の表面に形成された電極と
を有し、前記共通拡散領域の表面上には金属シリサイドからなる膜が配置されていない半導体装置。
【０１５９】
（付記２）  前記第１及び第２のトランジスタのゲート電極の側壁上に絶縁材料からなるサイドウォールスペーサが形成されており、
さらに、前記共通拡散領域の表面を覆う絶縁材料からなるマスク膜であって、前記第１及び第２のトランジスタのゲート電極の、該共通拡散領域側の側壁上に形成されたサイドウォールスペーサの表面の一部を覆い、ゲート電極の上面までは達しない前記マスク膜を有する付記１に記載の半導体装置。
【０１６０】
（付記３）  前記マスク膜は、前記サイドウォールスペーサの横方向の厚さの中間点を越えない付記２に記載の半導体装置。
（付記４）  前記第１及び第２のトランジスタのゲート電極の側壁上に絶縁材料からなるサイドウォールスペーサが形成されており、該サイドウォールスペーサが、前記共通拡散領域の表面の全面を覆う付記１に記載の半導体装置。
【０１６１】
（付記５）  前記第１のトランジスタの一対の不純物拡散領域のうち、前記共通拡散領域を構成していない方の不純物拡散領域が、該第１のトランジスタのチャネル領域に接する浅い領域と、該浅い領域よりもゲート電極から離れた位置に配置され、該浅い領域に連続し、該浅い領域よりも深い位置まで達する深い領域とを含み、
前記共通拡散領域が、前記浅い領域と同じ深さである付記１〜４のいずれかに記載の半導体装置。
【０１６２】
（付記６）  前記共通拡散領域が、前記第１及び第２のトランジスタのチャネル領域にそれぞれ接する２つの第１の領域、２つの第１の領域同士を接続し、該第１の領域よりも深い第２の領域、及び該第２の領域内の表層部に配置され、該第２の領域よりも浅く、該第２の領域よりも不純物濃度の高い第３の領域とを含む付記１に記載の半導体装置。
【０１６３】
（付記７）  前記第１及び第２のトランジスタの各々のゲート電極の側壁上に、絶縁材料からなるサイドウォールスペーサが形成されており、前記共通拡散領域の表面のうち、前記サイドウォールスペーサで覆われていない領域に、前記第３の領域が配置されており、該第３の領域の表面上に、酸化シリコンからなるマスク膜が配置されており、該マスク膜の縁が、前記共通拡散領域の表面のうち前記サイドウォールスペーサで覆われていない領域の外周に整合している付記６に記載の半導体装置。
【０１６４】
（付記８）  前記基板が、絶縁性の下地層上に配置された半導体層を含み、前記第１及び第２のトランジスタの不純物拡散領域が前記半導体層内に形成されている付記１〜７のいずれかに記載の半導体装置。
【０１６５】
（付記９）  前記共通拡散領域の表面には、電極が形成されていない付記１〜８のいずれかに記載の半導体装置。
（付記１０）  出力信号が現れる出力信号線と、
第１の電源電圧が印加される第１の電源線と、
第２の電源電圧が印加される第２の電源線と、
前記出力信号線と前記第１の電源線とを接続し、複数の第１導電型の第１のトランジスタが直列に接続された直列回路と、
前記第２の電源線と前記出力信号線とを接続し、前記第１のトランジスタの各々に対応して１つずつ配置され、相互に並列に接続された第２導電型の第２のトランジスタを含む並列回路と、
前記第１のトランジスタの各々に対応して配置され、対応する第１のトランジスタのゲート電極と、対応する第２のトランジスタのゲート電極とに入力信号を印加する入力信号線と
を有し、
前記第１のトランジスタの各々が、半導体基板の表面のチャネル領域の両側に配置された一対の不純物拡散領域と、該チャネル領域上に配置されたゲート電極とを含み、該第１のトランジスタのうち相互に直接接続された２つのトランジスタの一方の不純物拡散領域同士が相互に共有されており、
前記直列回路の両端の２つの不純物拡散領域の各々の表面上に、金属シリサイドで形成された金属シリサイド膜が配置されており、
前記出力信号線が、前記直列回路の一方の端部の不純物拡散領域上の金属シリサイド膜に接続され、前記第１の電源線が、前記直列回路の他方の端部の不純物拡散領域上の金属シリサイド膜に接続されており、
前記直列回路を構成する第１のトランジスタの不純物拡散領域のうち、両端の不純物拡散領域以外の不純物拡散領域の表面上には金属シリサイドからなる層が配置されていない半導体装置。
【０１６６】
（付記１１）  ２つのトランジスタが直列に接続されたサーチ回路であって、該トランジスタの各々が、半導体基板の表面のチャネル領域の両側に配置された一対の不純物拡散領域と、該チャネル領域上に配置されたゲート電極とを含み、該トランジスタの一方の不純物拡散領域同士が相互に共有されている前記サーチ回路と、
前記サーチ回路の一方の端部に接続されたマッチラインと、
前記サーチ回路の他方の端部に接続されたグランドラインと、
前記サーチ回路を構成する一方のトランジスタのゲート電極に接続されたデータバスラインと、
前記サーチ回路を構成する他方のトランジスタのゲート電極に接続され、記憶されている情報に対応する電圧をゲート電極に印加する記憶素子と、
前記記憶素子に、記憶すべき情報に対応する電圧を印加するためのビットラインと、
前記ビットラインに印加されている電圧を、前記記憶素子に記憶させる契機となる信号を該記憶素子に印加するワードラインと
を有し、
前記サーチ回路の両端の２つの不純物拡散領域の各々の表面上に、金属シリサイドで形成された金属シリサイド膜が配置されており、前記マッチラインが、一方の端部の前記金属シリサイド膜に接触し、前記グランドラインが、他方の端部の前記金属シリサイド膜に接触し、前記サーチ回路を構成する２つのトランジスタで共有された不純物拡散領域の表面上には金属シリサイドからなる層が配置されていない半導体装置。
【０１６７】
（付記１２）  各々が、直列に接続された複数のセルトランジスタ、及び該セルトランジスタの直列接続された回路の少なくとも一方の端部に接続された選択トランジスタを含む複数の電流経路であって、該セルトランジスタ及び選択トランジスタの各々が、半導体基板の表面のチャネル領域の両側に配置された一対の不純物拡散領域、及び該チャネル領域上に配置されたゲート電極を含み、該セルトランジスタ及び選択トランジスタのうち相互に直接接続された２つのトランジスタの一方の不純物拡散領域同士が相互に共有されている前記電流経路と、
各行の前記電流経路ごとに、該電流経路を構成する複数のセルトランジスタに通し番号を振ったとき、同一の通し番号のセルトランジスタのゲート電極同士を接続するワードラインと、
各行の前記電流経路の選択トランジスタのゲート電極同士を接続する選択ゲートラインと、
前記電流経路の列の各々に対応して配置され、対応する列の電流経路の端部のうち、前記選択トランジスタ側の端部に接続されたビットラインと、
前記電流経路の端部のうち、前記ビットラインの接続されていない方の端部同士を接続するソースラインと、
前記電流経路の両端の２つの不純物拡散領域の各々の表面上に配置され、金属シリサイドで形成された金属シリサイド膜と
を有し、
前記ビットライン及び選択ゲートラインの各々が、前記電流経路の対応する端部側の金属シリサイド膜に接続されており、
前記電流経路を構成するセルトランジスタ及び選択トランジスタの不純物拡散領域のうち、前記電流経路の両端の不純物拡散領域以外の不純物拡散領域の表面上には金属シリサイドからなる膜が形成されていない半導体装置。
【０１６８】
（付記１３）  前記セルトランジスタの各々が、前記ゲート電極とチャネル領域との間に、電気的にフローティング状態にされたフローティングゲート電極を有する付記１２に記載の半導体装置。
【０１６９】
（付記１４）  （ａ）半導体基板の表層部に素子分離領域を形成して、活性領域を画定する工程と、
（ｂ）前記活性領域上に、該活性領域を横切る複数のゲート電極を形成する工程と、
（ｃ）前記ゲート電極をマスクとして、前記活性領域の表層部に不純物を注入する工程と、
（ｄ）相互に隣り合う２つのゲート電極の間の活性領域の表面を、絶縁材料からなるマスク膜で覆う工程と、
（ｅ）前記活性領域の表面のうち、最も外側の２つのゲート電極よりもさらに外側の領域上に、金属シリサイド膜を形成する工程と
を有する半導体装置の製造方法。
【０１７０】
（付記１５）  前記工程（ｃ）の後に、さらに、
（ｃ−１）前記ゲート電極の側壁上に、絶縁材料からなるサイドウォールスペーサを形成する工程と、
（ｃ−２）前記ゲート電極及び前記サイドウォールスペーサをマスクとして、前記活性領域の表層部に、前記工程（ｃ）における不純物の注入深さよりも深くなる条件で不純物を注入する工程と
を有し、
前記工程（ｅ）において、前記最も外側の２つのゲート電極の外側の側壁上に形成されたサイドウォールスペーサよりも外側の領域上に、前記金属シリサイド膜を形成する付記１４に記載の半導体装置の製造方法。
【０１７１】
（付記１６）  前記工程（ｄ）が、
前記ゲート電極及び前記サイドウォールスペーサを覆うように、前記半導体基板の上に、絶縁材料からなるマスク膜を形成する工程と、
相互に隣り合う２つのゲート電極の相互に対向する側壁に挟まれた第１の領域のうち、一方のサイドウォールスペーサの横方向の厚さの中間点よりも該第１の領域の中央寄りの位置から、他方のサイドウォールスペーサの横方向の厚さの中間点を越えない位置までの、前記マスク膜の表面をレジストパターンで覆う工程と、
前記レジストパターンをマスクとして前記マスク膜をエッチングする工程と、
前記レジストパターンを除去する工程と
を含む付記１５に記載の半導体装置の製造方法。
【０１７２】
（付記１７）  前記工程（ｃ）の後に、さらに、
（ｃ−３）前記ゲート電極の側壁上に、絶縁材料からなるサイドウォールスペーサを形成する工程と、
（ｃ−４）前記ゲート電極及び前記サイドウォールスペーサを覆うように、前記半導体基板の上に、絶縁材料からなるマスク膜を形成する工程と、
（ｃ−５）相互に隣り合う２つのゲート電極の相互に対向する側壁上に形成された２つのサイドウォールスペーサに挟まれた領域上の前記マスク膜の表面をレジストパターンで覆う工程と、
（ｃ−６）前記レジストパターン、前記ゲート電極、及び前記サイドウォールスペーサをマスクとして、前記活性領域の表層部に、前記工程（ｃ）における不純物の注入深さよりも深くなる条件で不純物を注入する工程と
を有し、
前記工程（ｄ）において、前記レジストパターンを形成した後、前記工程（ｃ−６）の前または後に、前記レジストパターンをマスクとして、前記マスク膜を除去する工程と、
（ｃ−７）前記レジストパターンを除去する工程と
を含み、
前記工程（ｅ）において、前記最も外側の２つのゲート電極の外側の側壁上に形成されたサイドウォールスペーサよりも外側の領域上に、前記金属シリサイド膜を形成する付記１４に記載の半導体装置の製造方法。
【０１７３】
（付記１８）  前記工程（ｄ）において、前記ゲート電極の側壁上に、相互に隣り合う２つのゲート電極の間の活性領域の表面を完全に覆い尽くすように、絶縁材料からなるサイドウォールスペーサを形成する付記１４に記載の半導体装置の製造方法。
【０１７４】
（付記１９）  前記工程（ｄ）において、前記ゲート電極の側壁上に、相互に隣り合う２つのゲート電極の間の活性領域の表面を完全に覆い尽くすように、絶縁材料からなるサイドウォールスペーサを形成することにより、該サイドウォールスペーサで構成された前記マスク膜を形成し、
前記工程（ｄ）の後、前記ゲート電極、及び前記サイドウォールスペーサをマスクとして、前記活性領域の表層部に、前記工程（ｃ）における不純物の注入深さよりも深くなる条件で不純物を注入する工程
を有し、
前記工程（ｅ）において、最も外側の２つのゲート電極の外側の側壁上に形成されたサイドウォールスペーサよりも外側の領域上に、前記金属シリサイド膜を形成する付記１４に記載の半導体装置の製造方法。
【０１７５】
（付記２０）  前記工程（ｃ）の後、
（ｃ−８）前記ゲート電極の側壁上にサイドウォールスペーサを形成する工程と、
（ｃ−９）前記ゲート電極及び前記サイドウォールスペーサをマスクとして、前記活性領域の表層部に、前記工程（ｃ）における不純物の注入深さよりも深くなる条件で不純物を注入する工程と、
（ｃ−１０）最も外側の２つのゲート電極の外側の側壁上に形成されたサイドウォールスペーサよりも外側の領域を覆い、相互に隣り合う２つのゲート電極の相互に対向する側壁上に形成されたサイドウォールスペーサに挟まれた活性領域の表面を露出させるレジストパターンを形成する工程と、
（ｃ−１１）前記レジストパターンをマスクとして、前記活性領域の表層部に、前記工程（ｃ−９）で注入される不純物と同一導電型の不純物を注入する工程と、
（ｃ−１２）前記レジストパターンを除去する工程と
を含み、
前記工程（ｅ）において、最も外側の２つのゲート電極の外側の側壁上に形成されたサイドウォールスペーサよりも外側の領域上に、前記金属シリサイド膜を形成する付記１４に記載の半導体装置の製造方法。
【０１７６】
（付記２１）  前記工程（ｄ）が、
前記ゲート電極及び前記サイドウォールスペーサに覆われていない前記活性領域の表層部を、前記工程（ｃ−１１）で不純物が注入された領域における酸化速度が、前記レジストパターンで覆われていた領域における酸化速度よりも速くなる条件で酸化する工程と、
前記レジストパターンで覆われていた領域上に形成された酸化膜が除去されて前記活性領域の表面が露出し、前記工程（ｃ−１１）で不純物が注入された領域上には、前記酸化膜の一部からなる前記マスク膜が残るように、前記酸化膜をエッチングする工程と
を含む付記２０に記載の半導体装置の製造方法。
【０１７７】
【発明の効果】
以上説明したように、本発明によれば、電流の流れる経路の長さが、ある基準値よりも短い場合に、半導体基板の表層部に形成された不純物拡散領域の表面上に金属シリサイド膜を形成しないことにより、金属シリサイド膜を形成した場合に比べてシート抵抗を低減させることができる。
【図面の簡単な説明】
【図１】第１の実施例による半導体装置の断面図である。
【図２】第１の実施例による半導体装置の製造方法を説明するための製造途中の装置の断面図（その１）である。
【図３】第１の実施例による半導体装置の製造方法を説明するための製造途中の装置の断面図（その２）である。
【図４】第１の実施例による半導体装置の製造方法を説明するための製造途中の装置の断面図（その３）である。
【図５】第１の実施例による半導体装置のマスク膜の好ましい位置を説明するための装置の断面図である。
【図６】第２の実施例による半導体装置の製造方法を説明するための製造途中の装置の断面図（その１）である。
【図７】第２の実施例による半導体装置の製造方法を説明するための製造途中の装置の断面図（その２）である。
【図８】第３の実施例による半導体装置の製造方法を説明するための製造途中の装置の断面図（その１）である。
【図９】第３の実施例による半導体装置の製造方法を説明するための製造途中の装置の断面図（その２）である。
【図１０】第３の実施例による半導体装置の製造方法を説明するための製造途中の装置の断面図（その３）である。
【図１１】第４の実施例による半導体装置の製造方法を説明するための製造途中の装置の断面図（その１）である。
【図１２】第４の実施例による半導体装置の製造方法を説明するための製造途中の装置の断面図（その２）である。
【図１３】第５の実施例による半導体装置の製造方法を説明するための製造途中の装置の断面図（その１）である。
【図１４】第５の実施例による半導体装置の製造方法を説明するための製造途中の装置の断面図（その２）である。
【図１５】第５の実施例による半導体装置の製造方法を説明するための製造途中の装置の断面図（その３）である。
【図１６】第５の実施例による半導体装置の製造方法を説明するための製造途中の装置の断面図（その４）である。
【図１７】第５の実施例による半導体装置の製造方法を説明するための製造途中の装置の断面図（その５）である。
【図１８】第６の実施例による半導体装置の製造方法を説明するための製造途中の装置の断面図（その１）である。
【図１９】第６の実施例による半導体装置の製造方法を説明するための製造途中の装置の断面図（その２）である。
【図２０】第７の実施例による半導体装置、及び従来のＳＯＩ基板上の半導体装置の断面図である。
【図２１】第８の実施例による半導体装置の等価回路図、及び平面図である。
【図２２】第９の実施例による半導体装置の等価回路図、及び平面図である。
【図２３】第１０の実施例による半導体装置の等価回路図、及び平面図である。
【図２４】第１０の実施例の変形例による半導体装置の等価回路図である。
【図２５】第１１の実施例による半導体装置の断面図である。
【図２６】第１２の実施例による半導体装置の等価回路図及び断面図である。
【図２７】第１３の実施例による半導体装置の等価回路図及び断面図である。
【図２８】従来のＮＡＮＤ型論理回路装置の等価回路図及び断面図である。
【図２９】不純物拡散領域のシート抵抗の要因を説明するための図である。
【図３０】不純物拡散領域のリン濃度の深さ方向に関する分布を、金属シリサイド膜が形成されている場合と形成されていない場合とを対比して示すグラフである。
【図３１】チャネル領域に挟まれた不純物拡散領域の寄生抵抗を、チャネル領域の間隔の関数として示すグラフである。
【符号の説明】
１  半導体基板
２  素子分離絶縁領域
３  Ｐ型ウェル
１０、２０  ＭＩＳ型トランジスタ
１１、１２、２２  不純物拡散領域
１３、２３  ゲート絶縁膜
１４、２４  ゲート電極
１５、１７、１８、２５、２７  金属シリサイド膜
１６、１９、２６、２９、４１、５１  サイドウォールスペーサ
３０  マスク膜
３１  層間絶縁膜
３２、３３  導電性プラグ
３５、３６、４４  レジストパターン
４０  レジスト膜
４１  開口
４２  高濃度領域
４３  マスク膜
５１、５２、５３  酸化シリコン膜
６１  下地基板
６２  絶縁層
６３  半導体層
６５  金属シリサイド膜
７０、７１、８０、８１  活性領域
７２、７３、８２、８３  ゲート電極
７５、８５  配線
７６、７７、７８、８６、８７、８８  不純物拡散領域
１００、１０１、１０２  活性領域
１０５、１０６  不純物拡散領域
１３０  半導体基板
１３１  素子分離絶縁領域
１３２  ウェル
１５０、１６０、１７０  ＭＩＳ型トランジスタ
１５１、１５２、１５３、１５４  不純物拡散領域
１６１、１６２  金属シリサイド膜
１７１、１７２  マスク膜
１８０  層間絶縁膜
１８１、１８２  導電性プラグ
２００  半導体基板
２０１  素子分離絶縁領域
２１０、２１１、２１２  不純物拡散領域
２１５  マスク膜
２２０、２２１  金属シリサイド膜
２２５  層間絶縁膜
２２６  導電性プラグ
【図１】
2004186624.tif 000004
【図２】
2004186624.tif 000005
【図３】
2004186624.tif 000006
【図４】
2004186624.tif 000007
【図５】
2004186624.tif 000008
【図６】
2004186624.tif 000009
【図７】
2004186624.tif 000010
【図８】
2004186624.tif 000011
【図９】
2004186624.tif 000012
【図１０】
2004186624.tif 000013
【図１１】
2004186624.tif 000014
【図１２】
2004186624.tif 000015
【図１３】
2004186624.tif 000016
【図１４】
2004186624.tif 000017
【図１５】
2004186624.tif 000018
【図１６】
2004186624.tif 000019
【図１７】
2004186624.tif 000020
【図１８】
2004186624.tif 000021
【図１９】
2004186624.tif 000022
【図２０】
2004186624.tif 000023
【図２１】
2004186624.tif 000024
【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
2004186624.tif 000029
【図２７】
2004186624.tif 000030
【図２８】
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【図２９】
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【図３０】
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【図３１】
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