(57)【要約】【課題】メモリ装置内の少なくとも１個の欠陥性メモリセルを効率的に置換する冗長回路及び方法を提供する。【解決手段】本発明の冗長回路は、メモリ装置内の欠陥性メモリセルのアドレスを選択的に維持し、入力アドレスを受取り且つその入力アドレスが欠陥性メモリセルのアドレスに対応するか否かを表わす値を有する出力信号を発生する冗長デコード回路を有している。本冗長回路は、更に、データ値を選択的に維持するための複数個の冗長格納回路、及び冗長デコード回路の出力信号の値に基づいて冗長格納回路のうちの最初のものへ選択的に且つ個別的にアクセスする冗長制御回路を有している。【選択図】　　　図１
2004005992.tif 000002
【特許請求の範囲】
【請求項１】
メモリ装置において、
各々がデータ値を維持することが可能な複数個のメモリセルからなるアレイ、
入力アドレスを受取り且つ該入力アドレスの値に基づいて少なくとも１個のメモリセルを選択するアドレスデコード回路、
前記アレイ内の欠陥性メモリセルのアドレスを選択的に維持し、前記入力アドレスを受取り且つ前記入力アドレスが前記欠陥性メモリセルのアドレスに対応するか否かを表わす値を持っている出力信号を発生する冗長デコード回路、
データ値を選択的に維持する複数個の冗長格納回路、
前記冗長デコード回路の出力信号の値に基づいて前記冗長格納回路の最初のものへ選択的に且つ個別的にアクセスする冗長制御回路、
を有していることを特徴とするメモリ装置。
【請求項２】
請求項１において、前記最初の冗長格納回路へアクセスすることに関連する遅延が前記メモリセルへアクセスするのに関連する遅延と実質的に同一であることを特徴とするメモリ装置。
【請求項３】
請求項１において、本メモリ装置が揮発性メモリ装置であり且つ前記冗長格納回路がラッチ回路であることを特徴とするメモリ装置。
【請求項４】
請求項３において、本メモリ装置がスタチックランダムアクセスメモリ装置であることを特徴とするメモリ装置。
【請求項５】
請求項１において、本メモリ装置が非揮発性メモリ装置であり且つ前記冗長格納回路が非揮発的態様でデータ値を格納することが可能な回路であることを特徴とするメモリ装置。
【請求項６】
請求項１において、本メモリ装置が外部データポートを有しており、且つ本メモリ装置が、更に、前記最初の冗長格納回路と前記外部データポートとの間に配設されているマルチプレクサ回路を有していることを特徴とするメモリ装置。
【請求項７】
請求項６において、本メモリ装置が本メモリ装置内に格納されているデータ値を前記外部データポート上に供給することが可能であることを特徴とするメモリ装置。
【請求項８】
請求項１において、本メモリ装置が外部データポートを有しており、且つ本メモリ装置が、更に、前記最初の冗長格納回路の入力と前記外部データポートとの間に配設されているマルチプレクサ回路を有していることを特徴とするメモリ装置。
【請求項９】
請求項１において、更に、
複数個の外部データポート、
前記最初の冗長格納回路を前記外部データポートのうちのいずれかへ選択的に結合させる第一回路、
を有していることを特徴とするメモリ装置。
【請求項１０】
請求項１において、更に、
前記アレイ内の第二欠陥性メモリセルのアドレスを選択的に維持し、前記入力アドレスを受取り且つ前記第二欠陥性メモリセルのアドレスに対応する入力アドレスを表わす値を具備している出力信号を発生する第二冗長デコード回路、
を有しており、前記冗長格納回路の２番目のものが、前記第二冗長デコード回路の出力信号の値に基づいて、前記第二冗長格納回路へ個別的にアクセスするために前記冗長制御回路へ結合していることを特徴とするメモリ装置。
【請求項１１】
請求項１０において、本メモリ装置が複数個の外部データポートを有しており、且つ前記第一及び第二冗長格納回路が別個の外部データポートへ結合していることを特徴とするメモリ装置。
【請求項１２】
請求項１０において、本メモリ装置が外部データポートを有しており、本メモリ装置が、更に、前記第一及び第二冗長格納回路と前記外部データポートとの間に結合されているマルチプレクサ回路を有していることを特徴とするメモリ装置。
【請求項１３】
請求項１において、前記冗長格納回路が前記メモリセルからなるアレイ内に位置されていないことを特徴とするメモリ装置。
【請求項１４】
複数個のメモリセルからなるアレイ及び少なくとも１個の格納回路を具備しているメモリ装置においてメモリアクセス動作を実施する方法において、
入力アドレス信号を受取り、
前記入力アドレス信号を前記メモリ装置内の欠陥性メモリセルのアドレスと比較し、
前記入力アドレス信号が前記欠陥性メモリセルのアドレスに対応することの肯定的判別により、前記格納回路へ個別的にアクセスし、前記アクセスするステップが、前記アレイ内の１個のメモリセルへアクセスすることに関連するタイミングと実質的に同一のタイミングで発生することを特徴とする方法。
【請求項１５】
請求項１４において、前記格納回路へアクセスするステップが、前記格納回路の出力を前記メモリ装置の外部データポートへ結合させることを包含していることを特徴とする方法。
【請求項１６】
請求項１４において、前記格納回路へアクセスするステップが、前記格納回路の入力を前記メモリ装置の外部データポートへ結合させることを包含していることを特徴とする方法。
【請求項１７】
請求項１４において、前記アクセスするステップが、更に、前記メモリ装置へ供給されたデータ値を前記格納回路内にラッチさせることを包含していることを特徴とする方法。
【請求項１８】
計算装置において、
処理要素、
前記処理要素ヘ結合されており情報を格納するメモリ装置、
を有しており、前記メモリ装置が、
欠陥性メモリセルを包含する複数個のメモリセル、
前記メモリ装置へ供給されたアドレス入力を受取り且つ前記受取ったアドレス入力に基づいて少なくとも１個のメモリセルを選択するデコード回路、
データ値を維持することが可能な格納回路、
アドレス入力を前記欠陥性メモリセルのアドレスと比較する冗長検知回路、
外部データポート、
前記格納回路へ結合されており前記比較に基づいて前記格納回路へ選択的に且つ個別的にアクセスする回路、
を有していることを特徴とする計算装置。
【請求項１９】
請求項１８において、前記メモリ装置が揮発性メモリ装置であり且つ前記格納回路がラッチ回路であることを特徴とする計算装置。
【請求項２０】
請求項１８において、前記格納回路が少なくとも１個の論理ゲートを有していることを特徴とする計算装置。
【請求項２１】
請求項１８において、前記データ回路が、前記格納回路と前記外部データポートとの間及び前記メモリセルと前記外部データポートとの間に結合されているマルチプレクサ回路を有していることを特徴とする計算装置。
【請求項２２】
請求項１８において、更に、
前記アドレス入力を前記複数個のメモリセルにおける第二欠陥性メモリセルに対応する第二アドレスと比較する第二冗長検知回路、
データ値を維持することが可能な第二格納回路、
を有しており、前記回路が、前記第二冗長検知回路による比較に基づいて、前記第二格納回路へ選択的に且つ個別的にアクセスすることを特徴とする計算装置。
【請求項２３】
請求項２２において、前記メモリ装置が第一及び第二外部データポートを有しており、且つ前記格納回路が前記第一外部データポートへ結合しており且つ第二格納回路が前記第二外部データポートへ結合していることを特徴とする計算装置。
【請求項２４】
請求項２２において、前記データ回路が前記格納回路と前記外部データポートとの間及び前記第二格納回路及び前記外部データポートとの間に結合されているマルチプレクサを有していることを特徴とする計算装置。
【請求項２５】
請求項１８において、前記メモリセルがアレイの形態に配列されており、且つ前記格納回路が前記メモリセルからなるアレイから離隔されていることを特徴とする計算装置。
【請求項２６】
メモリ装置において、
欠陥性メモリセルを包含している複数個のメモリセル、
前記メモリ装置へ供給されるアドレス入力を受取り且つ前記受取ったアドレス入力に基づいて少なくとも１個のメモリセルを選択するデコード回路、
データ値を維持することが可能な格納回路、
アドレス入力を前記欠陥性メモリセルのアドレスと比較する冗長検知回路、
外部データポート、
前記格納回路へ結合しており前記比較に基づいて前記格納回路へ選択的に且つ個別的にアクセスする回路、
を有していることを特徴とするメモリ装置。
【請求項２７】
請求項２６において、本メモリ装置が揮発性メモリ装置であり且つ前記格納回路がラッチ回路であることを特徴とするメモリ装置。
【請求項２８】
請求項２６において、前記格納回路が少なくとも１個の論理ゲートを有していることを特徴とするメモリ装置。
【請求項２９】
請求項２６において、前記データ回路が、前記格納回路と前記外部データポートとの間及び前記メモリセルと前記外部データポートとの間に結合されているマルチプレクサ回路を有していることを特徴とするメモリ装置。
【請求項３０】
請求項２６において、更に、
アドレス入力を前記複数個のメモリセルにおける第二欠陥性メモリセルに対応する第二アドレスと比較する第二冗長検知回路、
データ値を維持することが可能な第二格納回路、
を有しており、前記回路が、前記第二冗長検知回路による比較に基づいて前記第二格納回路へ選択的に且つ個別的にアクセスすることを特徴とするメモリ装置。
【請求項３１】
請求項３０において、本メモリ装置が第一及び第二外部データポートを有しており、且つ前記格納回路が前記第一外部データポートへ結合しており且つ前記第二格納回路が前記第二外部データポートへ結合していることを特徴とするメモリ装置。
【請求項３２】
請求項３０において、前記データ回路が、前記格納回路と前記外部データポートとの間及び前記第二格納回路と前記外部データポートとの間に結合されているマルチプレクサを有していることを特徴とするメモリ装置。
【請求項３３】
メモリ装置において、
本メモリ装置へ供給されたアドレス入力を受取り且つ少なくとも１個のメモリセルを選択するデコード回路、
前記メモリセルとは別個でありデータ値を維持することが可能な格納回路、
アドレス入力を前記欠陥性メモリセルのアドレスと比較する冗長検知回路、
外部データポート、
前記格納回路へ結合されており、メモリアクセス動作の期間中に、前記欠陥性メモリセルを前記比較に基づいて前記格納回路と選択的に且つ個別的に置換させる手段、
を有していることを特徴とするメモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、メモリ装置用の冗長回路に関するものであって、更に詳細には、欠陥性メモリセルが個別的に置換される冗長技術に関するものである。
【０００２】
【従来の技術】
スタチックランダムアクセスメモリ（ＳＲＡＭ）装置及びダイナミックランダムアクセスメモリ（ＤＲＡＭ）装置等のメモリ装置における製造欠陥は、大規模メモリアレイにおける製造歩留まりを著しく減少させる場合がある。メモリチップの製造歩留まりを改善するために、種々のエラー補正方法が作成されている。例えば、「ソフト」エラー補正があり、その場合には、ソフトウエアが物理的欠陥を補正し、且つ「ハード」エラー補正があり、その場合には、欠陥性回路要素はチップ上に包含している冗長要素で置換される。ソフト又はハードエラー補正の使用は、チップ製造コストを低下させ且つ既存のウエハ製造ライン上に又は新たな処理技術で早期に新製品を導入させることを可能とする場合がある。
【０００３】
メモリチップに関しての「ハード」エラー補正による歩留まり向上は、典型的に、メモリアレイ内に冗長行及び／又は列を包含させることにより発生される。数個の冗長行又は列がメモリ回路の歩留まりを著しく向上させる場合がある。何故ならば、多くの装置は単一行又は列における単一ビット欠陥のために拒否されるからである。これらの冗長行又は列は、ウエハ処理の後に電気的テストで識別される欠陥性行又は列を置換させるためにメモリ構成に付加させることが可能である。
【０００４】
欠陥性メモリ行又は列を置換させるために、該欠陥性行又は列を、最初に、アレイから切断させる。このことは、３つの方法、即ち電流焼切型ヒューズ、レーザー焼切型ヒューズ、レーザーアニール型抵抗接続部のうちの１つにより達成される。次いで、冗長行又は列がイネーブルされ且つ欠陥性行又は列アドレスでプログラム即ち書込まれる。
【０００５】
このメモリセルの冗長行及び列の使用は製造歩留まりを増加させるが、多くの場合に、メモリ装置における支配的な欠陥は性質上孤立したものであり且つ主に個別的なメモリセルに障害を発生させる。メモリセルからなる全体的な行又は列が欠陥性のものとなることなしに、既存のメモリ装置において表われる冗長メモリセルの殆どは未使用であり、メモリ装置において無駄にされたシリコン空間を発生させる。
【０００６】
【発明が解決しようとする課題】
本発明は、以上の点に鑑みなされたものであって、上述した如き従来技術の欠点を解消し、大多数の欠陥性のメモリ装置をより効率的に修復させるメモリ装置用の改良した冗長技術を提供することを目的とする。
【０００７】
【課題を解決するための手段】
本発明によれば、半導体メモリ装置における欠陥性のメモリセルを置換させるためのより効率的な技術が提供される。欠陥性メモリセルは個別的に置換される。冗長メモリセルからなる全体的な行及び／又は列を与える代わりに、欠陥性の孤立したメモリセルを適宜置換させるためにメモリ装置において制限された数の冗長格納要素が必要とされるに過ぎない。
【０００８】
本発明の例示的実施例によれば、メモリ装置が、データ値を格納することが可能な少なくとも１個の冗長格納回路、及び該メモリ装置における欠陥性メモリセルのアドレスを選択的に維持し且つ該欠陥性メモリセルのアドレスに対応する入力アドレスを表わす値を持っている出力信号を発生する冗長デコード回路を有している。本メモリ装置は、更に、該冗長デコード回路の出力信号の値に基づいて、メモリアクセス動作期間中に、該欠陥性メモリセルを該冗長格納回路と個別的に置換させる回路を有している。欠陥性メモリセルを単一の冗長格納回路で個別的に置換させることにより、本メモリ装置は、該メモリ装置におけるメモリセルからなるアレイ内において発生する孤立した欠陥を効率的に取扱うことが可能である。
【０００９】
本メモリ装置の動作は、メモリアクセス動作期間中にアドレス入力を受取り、該アドレス入力が欠陥性メモリセルに対応するか否かを決定し、冗長格納回路へ接続する個別的外部データ信号を識別し、且つ識別した外部データ信号を冗長格納回路へ個別的に接続する、ことを包含している。
【００１０】
【発明の実施の形態】
図１を参照すると、本発明の例示的実施例に基づくメモリ装置１が示されている。メモリ装置１は、スタチック又はダイナミックランダムアクセスメモリ等の揮発性メモリ装置とするか、又はフラッシュメモリ又は強誘電体メモリ等の非揮発性メモリ装置とすることが可能である。例示的な目的のために、メモリ装置１は、以下においては、スタチックランダムアクセスメモリ（ＳＲＡＭ）として説明する。更に、メモリ装置１はスタンドアローンのメモリチップとすることが可能であり、又は応用特定修正回路（ＡＳＩＣ）等の集積回路チップ内に埋設させることが可能である。
【００１１】
メモリ装置１は複数個のメモリセル３からなるアレイ２を有することが可能である。メモリセル３は行及び列の形態に配列させることが可能であり、複数個のメモリセル３からなる各行は個別的なワード線（不図示）へ接続されており且つ複数個のメモリセル３からなる各列は個別的なビット線（不図示）へ接続されている。上述したように、メモリセル３はスタチック又はダイナミックランダムアクセスメモリセル、フラッシュメモリセル、強誘電体メモリセル、又はその他のタイプのメモリセルとすることが可能である。
【００１２】
メモリ装置１はアドレスデコード回路４を有することが可能であり、それはメモリアクセス動作期間中にアドレス入力を受取り、且つそのアドレス入力の値に基づいて１個又はそれ以上のメモリセルを選択する。特に、該アドレスデコード回路は、複数個のメモリセルからなる１つの行をビット線へ接続させ、且つ該ビット線のうちの１つ又はそれ以上を１つ又はそれ以上の外部データ信号／ポート５へ結合させるための電圧レベルへワード線を駆動することが可能である。メモリ装置１は、更に、センスアンプ６を有することが可能であり、それはビット線上に表われる電圧レベルを検知し且つビット線を論理高及び論理低の値に対応する電圧レベルへ駆動する。入力／出力回路７は選択したビット線を外部データ信号５へ結合させることが可能である。制御回路８は、メモリアクセス動作を実施させるための制御及びタイミング信号を発生することが可能である。メモリセル３、アドレスデコード回路４、入力／出力回路７、制御回路８の一般的な動作は公知でありその詳細な説明は割愛する。
【００１３】
本発明の例示的実施例によれば、メモリ装置１は冗長回路１０を有することが可能であり、それは欠陥性であることが判別したメモリセル３を個別的に置換することが可能である。このように、メモリ装置１は、個別的なメモリセル３の動作に悪影響を与えるアレイ２内の孤立した欠陥を効率的に解消することが可能である。
【００１４】
図２は、本発明の例示的実施例に基づく冗長回路１０のブロック図を示している。冗長回路１０は１個又はそれ以上の格納（記憶）回路２０を有することが可能である。各格納回路２０は、データ値を格納することが可能であり且つアレイ２内の欠陥性メモリセルを置換させるための冗長格納要素として作用する。格納回路２０の特定の実現例は、格納回路２０が置換するアレイ２内のメモリセルのタイプに依存して異なる場合がある。例えば、格納回路２０は、メモリ装置１が揮発性メモリ装置である場合には、ラッチ回路として実現することが可能である。一方、格納回路２０は、メモリ装置１が非揮発性メモリである場合には、フローティングゲートトランジスタ等の非揮発性装置として実現することが可能である。
【００１５】
冗長回路１０は１個又はそれ以上の冗長アドレス検知回路２１を有することが可能であり、各冗長アドレス検知回路は別個の格納回路２０と関連している。一般的には、冗長アドレス検知回路２１は、アレイ２内の欠陥性メモリセル３のアドレス値を格納すべくプログラムすることが可能である。冗長アドレス検知回路２１は、メモリ装置１へ供給したアドレス入力を受取り、且つその受取ったアドレス入力をプログラムされているアドレス値と比較してプログラムされているアドレス値に対応するメモリセルが現在進行中のメモリアクセス動作においてアクセスされるべきであるか否かを判別することが可能である。冗長アドレス検知回路２１が、そのアドレス入力がプログラムされているアドレス値と等しいか又はそれに対応するものであることを判別する場合には、冗長アドレス検知回路２１と関連する格納回路２０が欠陥性メモリセル３を置換させるために使用されるべきであることを表わす値を有する出力信号が発生される。
【００１６】
図３は、本発明の例示的実施例に基づく冗長アドレス検知回路２１の概略図を示している。この特定の実現例は、デコーダーへアドレス入力の各ビットの論理的真又は論理的補元のいずれかを選択的に通過させるために、欠陥性メモリセル３のアドレスに基づいて、冗長アドレス検知回路２１をプログラムする能力を有している。該デコーダーの出力は、そのアドレス入力が欠陥性メモリセル３のアドレスとマッチするか否かを決定する。冗長アドレス検知回路２１は、プログラマブル即ちプログラム可能な回路３０を有することが可能であり、それは欠陥性メモリセル３のアドレスに基づいて冗長アドレス検知回路２１の形態を特定させる。プログラマブル回路３０は、プログラマブル即ちプログラム可能な機能を与えるために、選択的に焼切されるヒューズ要素を有することが可能である。然しながら、プログラム可能機能性を与えるためにヒューズ要素の代わりにその他のプログラム可能な要素を使用することも可能であることを理解すべきである。
【００１７】
冗長アドレス検知回路２１は、冗長アドレス検知回路２１がプログラムされるべき欠陥性メモリセル３のアドレスとアドレス入力がマッチするか否かを表わす出力信号を発生するために冗長アドレス検知回路２１をイネーブル及び／又は可能化させるイネーブル回路３１を有することが可能である。イネーブル回路３１は、ヒューズ３１Ａ及び供給電圧Ｖｃｃと接地電圧との間においてそれに結合されている第一トランジスタ３１Ｂを有することが可能である。メモリ装置１がパワーアップされる期間中に一次的に論理高状態へパルス動作することが可能なパワーオンリセット信号ＰＯＲは、一時的に第一トランジスタ３１Ｂを活性化させるために第一トランジスタ３１Ｂのゲート／制御端子へ接続させることが可能である。論理インバータ３１Ｃ及び第二トランジスタ３１Ｄによって形成されるラッチ要素は、ヒューズ３１Ａが焼切された場合で且つ第一トランジスタ３１Ｂが一時的に活性化された後にノードＮ１Ｂを論理低電圧レベルに維持することが可能である。そうではなく、ヒューズ３１Ａが焼切されない場合には、例え第一トランジスタ３１Ｂが一時的に活性化される場合であっても、ヒューズ３１ＡはノードＮ１Ｂを論理高電圧レベルに維持することが可能であり、従って第二トランジスタ３１Ｄはターンオフした状態を維持する。イネーブル回路３１は論理インバータ３１Ｃの出力から信号Ｎ３Ｂを及びそれ自身がその入力において信号Ｎ３Ｂを受取るべく結合されている論理インバータ３１Ｅの出力から信号Ｎ２Ｂを発生する。
【００１８】
上述した如く、プログラム可能回路３２は、欠陥性メモリセル３のプログラムしたアドレスに基づいて、アドレス入力の各ビットの論理的真（図３においてはＲＡＴ＜１：８＞として示されている）又は論理的補元（ＲＡＣ＜１：８＞）のいずれかをデコーダー３３へ通過させることが可能である。プログラム可能回路３０は、パスゲートトランジスタ３２Ａ及び３２Ｂを有することが可能であり、それらは、活性化された場合に、論理的真アドレス入力ＲＡＴ及び論理的補元アドレス入力ＲＡＣの各ビットを夫々デコーダー３３へ向かって通過させる。パスゲートトランジスタ３２Ａ及び３２Ｂは、イネーブル回路３１によって、即ち信号Ｎ３Ｂが活性化され且つ信号Ｎ２Ｂ（信号Ｎ３Ｂの論理的補元）が非活性化される場合に、活性化させることが可能である。
【００１９】
プログラム可能回路３０は、更に、ヒューズ要素３２Ｃ及び３２Ｄを有することが可能であり、それらは、夫々、パスゲートトランジスタ３２Ａとデコーダー３３との間及びパスゲートトランジスタ３２Ｂとデコーダー３３との間に結合されている。各パスゲートトランジスタ３２Ａ（３２Ｂ）はそれに結合されている個別的なヒューズ要素３２Ｃ（３２Ｄ）を有することが可能である。各アドレス入力ビットに対して、ヒューズ要素３２Ｃはデコーダー３３の入力においてヒューズ要素３２Ｄへ接続させることが可能である。ヒューズ要素３２Ｃ及び３２Ｄは、開回路を形成するために選択的に焼切させることが可能である。このように、各アドレス入力ビットに対して、論理真アドレス入力ＲＡＴ又は論理補元アドレス入力ＲＡＣのいずれかをデコーダー３３へ通過させることが可能である。アドレス入力のいずれかのビットに対して、対応する論理真アドレス入力ＲＡＴは、論理真アドレス入力ＲＡＴへ結合されているヒューズ要素３２Ｃを焼切することによりデコーダー３３へパス即ち通過させることが可能である。同様に、アドレス入力の１つのビットに対応する論理的補元アドレス入力ＲＡＣは、アドレス入力ＲＡＣの論理的補元へ結合されているヒューズ要素３２Ｄを焼切することによりデコーダー３３へ通過させることが可能である。
【００２０】
デコーダー３３はデコーダー３３の入力ビットが全て同一の状態にあるか否かを判別するためのデコード動作を実施することが可能である。この場合には、デコーダー３３は、デコーダー３３の各入力ビットが論理的高状態にある場合に、出力信号ＯＵＴを非活性化させる。デコーダー３３の各入力ビットは対応する論理的真アドレス入力ＲＡＴ（ヒューズ要素３２Ｃを介し）且つ論理的補元アドレス入力ＲＡＣ（ヒューズ要素３２Ｄを介し）の両方へ結合される。各アドレス入力ビットに対してヒューズ要素３２Ｃ及び３２Ｄのうちの１つを焼切することにより、アドレス入力の値が欠陥性メモリセル３のアドレスに対応する所定のアドレス値とマッチする時を識別するように冗長アドレス検知回路２１をプログラムすることが可能である。
【００２１】
冗長アドレス検知回路２１はその他の実現例を有することが可能であり且つ上述した機能を提供することが可能であることを理解すべきである。
【００２２】
図２の冗長回路１０は、メモリセル３をアクセスするのと実質的に同一のタイミングを使用して格納回路２０へアクセスすることを可能とする。特に、冗長回路１０は、格納回路２０内にデータを書込む書込タイミング／制御回路２２、及び格納回路２０内に格納されているデータを読取るための読取タイミング／制御回路２３を有することが可能である。図２に示したように、書込タイミング／制御回路２２は、単一の格納回路２０内にデータを書込むための所望のタイミング／制御を提供するために使用することが可能である。更に、単一読取タイミング／制御回路２３は、任意の格納回路２０からデータを読取るための所望のタイミング／制御を提供するために使用することが可能である。
【００２３】
複数個の格納回路２０へアクセスするための所望のタイミング及び制御を与えるために単一の書込タイミング／制御回路２２を使用することが可能であることを理解すべきである。図６は冗長回路１０の一部を示しており、その場合に、多数の格納回路２０に対して単一の書込タイミング／制御回路２２が使用されている。この実現例においては、タイミング／制御回路２２の出力及び各冗長アドレス検知回路２１の出力は論理的ＡＮＤゲート２８へ供給され、該ゲート２８の出力は格納回路２０に対するイネーブル／クロック入力を形成する。
【００２４】
本発明の例示的実施例によれば、図２の冗長アドレス検知回路２１は、任意の格納回路２０が任意のメモリセル３を選択的に置換することが可能であるようなものとすることが可能である。従って、各格納回路２０は、各外部データ信号５へ結合させることが可能である。各外部データ信号５に対して、各格納回路２０の出力は、マルチプレクサ回路２４を介してそれへ結合させることが可能である。マルチプレクサ回路２４は、データ入力として、各格納回路２０の出力及びアレイ２（センスアンプ６及びアドレスデコード回路４）からの出力を受取ることが可能である。各マルチプレクサ回路２４は、任意の格納回路２０の出力及びアレイ２からの出力信号を外部データ信号５へ通過させるために読取タイミング／制御回路２３によって制御することが可能である。読取タイミング／制御回路２３は、冗長アドレス検知回路２１の出力を受取り、且つマルチプレクサ回路２４に対する入力制御信号として作用する１個又はそれ以上の出力信号を発生することが可能である。読取タイミング／制御回路２３は、部分的に、冗長アドレス検知回路２１の各々の出力信号に基づいて、どの外部データ信号５が格納回路２０によって駆動されるべきかを決定することが可能である。この決定のために使用される読取タイミング／制御回路２３の部分は、例えば、組み合わせ論理回路で実現することが可能である。
【００２５】
任意の格納回路２０が欠陥を有する任意のメモリセル３を置換することが可能であるために、各格納回路２０の入力は各外部データ信号５へ結合させることが可能である。従って、冗長回路１０は、複数個のマルチプレクサ回路２６を有することが可能であり、その各々は各外部データ信号５へ結合されるデータ入力と個別的格納回路２０のデータ入力へ結合されるデータ出力とを具備している。各マルチプレクサ回路２６は、マルチプレクサ回路２６へ結合されている格納回路２０へ任意の外部データ信号５を通過させるために個別的な制御回路２７によって制御することが可能である。各制御回路２７は、格納回路２０と関連する冗長アドレス検知回路２１の出力を受取ることが可能であり、且つ制御回路２７が結合されているマルチプレクサ回路２６に対する入力制御信号として作用する１個又はそれ以上の出力信号を発生することが可能である。各制御回路２７は、部分的に、対応する冗長アドレス検知回路２１の出力信号に基づいて、どの外部データ信号５が対応する格納回路２０内に格納されるべきかを決定することが可能である。制御回路２７は組み合わせ論理回路で実現することが可能である。
【００２６】
メモリ装置１、特に冗長回路１０の動作を図４を参照して説明する。メモリアクセス動作が開始すると、メモリ装置１は、ステップ４００において、メモリ読取動作か又はメモリ書込動作のいずれが実行されるべきであるかを決定する。この決定は、メモリ装置１へ印加される種々の制御入力信号の値に基づいて制御回路８によって実施することが可能である。メモリ読取動作が実行されるべき場合には、メモリ装置１は、ステップ４０１において、アドレスされたメモリセル３、即ちアドレス入力に対応するメモリセル３が欠陥性メモリセル３を包含しているか否かを判別し、且つアドレスされた欠陥性メモリセル３を置換する特定の格納回路２０を識別する。このステップは、冗長アドレス検知回路２１によって実施される。アドレスされたメモリセル３が欠陥性メモリセル３を包含している場合には、読取タイミング／制御回路２３が、ステップ４０２において、識別された格納回路２０（それはアドレスされた欠陥性メモリセル３を置換させる）の内容がパスされるべき特定の外部データ信号５を識別する。読取タイミング／制御回路２３は、各冗長アドレス検知回路２１の出力に基づいて、この識別を実施する。次いで、識別された格納回路２０の内容が、ステップ４０３において、マルチプレクサ回路２４を使用して識別された外部データ信号５へパスされる。識別された格納回路２０の内容がステップ４０４において識別された外部データ信号５へパスされるのと実質的に同時に、残りのアドレスされたメモリセル３、即ち欠陥性ではないアドレスされたメモリセル３の内容が残りの外部データ信号５へパスされ、それによりメモリ読取動作を完了する。
【００２７】
メモリアクセス動作がメモリ書込動作である場合には、メモリ装置１は、ステップ４１０において、アドレスされたメモリセル３が欠陥性メモリセル３を包含しているか否かを判別する。このステップは、上述した如くに出力信号を発生する冗長アドレス検知回路２１によって部分的に実施される。このステップは、又、アドレスされた欠陥性メモリセル３を置換すべき特定の格納回路２０を識別する。アドレスされたメモリセル３が欠陥性メモリセル３を包含している場合には（冗長性アドレス検知回路２１のうちの１つが論理低レベルにある出力信号を発生する）、制御回路２７は、ステップ４１１において、識別された格納回路２０へ結合されるべき特定の外部データ信号５を識別する。このステップは、冗長アドレス検知回路２１によって発生される出力信号に基づいて制御回路２７により実施することが可能である。次いで、識別された外部データ信号５がステップ４１２において識別された格納回路２０内に格納される。実質的に同時に、残りの外部データ信号５（即ち、識別された外部データ信号以外の外部データ信号５）がステップ４１３において残りのアドレスされたメモリセル３（即ち、識別された欠陥性メモリセル以外のアドレスされたメモリセル３）内に格納される。ステップ４１２及び４１３は、部分的に、書込タイミング／制御回路２２を包含するメモリ装置１内の種々のコンポーネントへ必要な制御信号を印加することにより制御回路８によって実施される。この点において、書込動作が完了する。
【００２８】
図５を参照すると、本発明の別の実施例に基づく冗長回路１００が示されている。理解されるように、冗長回路１００は、図２の冗長回路１０において使用されるのと殆ど同一の回路を包含することが可能である。然しながら、図２の冗長回路１０は任意の格納回路２０が任意のメモリセル３を置換させることが可能であり且つ任意の外部データ信号５へ結合させることが可能であるが、図５の冗長回路１００の格納回路２０はあるメモリセル３（その列）を置換すべく割当てられており及び／又はある外部データ信号５に対して割当てられている。
【００２９】
特に、各外部データ信号５は１個又はそれ以上の格納回路２０（及び対応するタイミング／制御回路）からなる個別的な組へ結合させることが可能である。格納回路２０及び対応する冗長アドレス検知回路２１は、単一の外部データ信号５へ結合させることが可能である。格納回路２０の内容を、例えばメモリ読取動作期間中等に、単一の外部データ信号５へ供給するために、格納回路２０の出力をマルチプレクサ回路２４及び読取タイミング／制御回路２３を介して外部データ信号５へ結合させることが可能である。欠陥性メモリセル３に対してのメモリ書込動作を実行あるものとさせるために、外部データ信号５を対応する格納回路２０の入力へ結合させることが可能である。理解すべきことであるが、図５に示したように、１個を超える格納回路２０を単一の外部データ信号５へ結合させることが可能である。
【００３０】
更に理解すべきことであるが、メモリ装置１は、非揮発性メモリを必要とする多数の装置のうちのいずれにおいて使用することも可能である。例えば、メモリ装置１はメモリ装置１内に格納されている情報へアクセスする処理ユニット７０１を具備する電子システム７００（図７）内に位置させることが可能である。システム７００は、例えば、コンピュータ及び／又はデータ処理装置、又はワイヤレス電話等のテレコミュニケーション装置とすることが可能である。
【００３１】
以上、本発明の具体的実施の態様について詳細に説明したが、本発明は、これら具体例にのみ制限されるべきものではなく、本発明の技術的範囲を逸脱することなしに種々の変形が可能であることは勿論である。
【図面の簡単な説明】
【図１】本発明の例示的実施例に基づくメモリ装置を示した概略ブロック図。
【図２】本発明の例示的実施例に基づく図１のメモリ装置の冗長回路を示した概略ブロック図。
【図３】図２の冗長アドレス検知回路を示した概略図。
【図４】図１のメモリ装置の動作を示したフローチャート。
【図５】本発明の例示的実施例に基づく図１のメモリ装置の冗長回路を示した概略ブロック図。
【図６】本発明の例示的実施例に基づく図１の冗長回路の一部を示した概略ブロック図。
【図７】図１のメモリ装置を具備する計算装置を示した概略ブロック図。
【符号の説明】
１　メモリ装置
２　アレイ
３　メモリセル
４　アドレスデコード回路
５　外部データ信号／ポート
７　入力／出力回路
８　制御回路
１０　冗長回路
２０　格納回路
２１　冗長アドレス検知回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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