(57)【要約】【課題】ＨＤＬＣ手順のフレーム構成を有するデータを受信して、ＤＭＡ方式で転送する通信制御回路において、受信データの処理を効率よく行うことが可能な通信制御回路、通信制御装置、マイクロコンピュータ及び電子機器の提供。【解決手段】ＨＤＬＣ手順のフレーム構成を有するデータを受信して、ＤＭＡ方式で転送する通信制御回路１００である。受信データを先入れ先出しで格納する受信データバッファ１１０と、受信データを所定ビット毎にビット誤り検出を行い、ステータスを生成するステータス生成回路１４２と、ステータス生成回路で生成されたステータスのうち各フレームの最終的なステータスをステータス保持バッファ１２０に出力する保持用ステータス選択回路１４４と、出力されたステータスを保持するステータス保持バッファ１２０と、所与のフレームの受信データに対応した受信終了割り込み信号が出力されないように制御する割り込み信号制御回路１３０とを含む。【選択図】　図３
2004129129.tif 000002
【特許請求の範囲】
【請求項１】
ＨＤＬＣ手順のフレーム構成を有するデータを受信して、ＤＭＡ方式で転送する通信制御回路であって、
受信データを先入れ先出しで格納する受信データバッファと、
前記受信データを所定ビット毎にビット誤り検出を行い、ステータスを生成するステータス生成回路と、
ステータス生成回路で生成されたステータスのうち各フレームの最終的なステータスをステータス保持バッファに出力する保持用ステータス選択回路と、
保持用ステータス選択回路から出力されたステータスを保持するステータス保持バッファと、
所与のフレームの受信データに対応した受信終了割り込み信号が出力されないように制御する割り込み信号制御回路と、
を含むことを特徴とする通信制御回路。
【請求項２】
請求項１において、
第１のフレームの受信データのエンドフラグと第１のフレーム次に受信した第２のフレームの受信データのスタートフラグが兼用であるか否か検出する回路をさらに含み、
兼用であることが検出された場合には第１のフレームの受信データに対応した受信終了割り込み信号が出力されないように制御することを特徴とする通信制御回路。
【請求項３】
請求項１乃至２のいずれかにおいて、
第１のフレームの受信データの次に受信した第２のフレームの受信データのアドレスフィールドの値を所定のレジスタの値と比較する比較回路をさらに含み、比較回路の比較結果が第２のフレームの受信データが自己に対して送信されたものであることを示している場合には、第１のフレームの受信データに対応した受信終了割り込み信号が出力されないように制御することを特徴とする通信制御回路。
【請求項４】
請求項１乃至３のいずれかにおいて、
前記第１のフレームの受信データと前記第２のフレームの受信データの間に区切りデータを付加する回路を含むことを特徴とする通信制御回路。
【請求項５】
請求項１乃至４のいずれかにおいて、
前記第１のフレームの受信データと前記第２のフレームの受信データの間に第１のフレームの受信データの最終的なステータスを付加する回路を含むことを特徴とする通信制御回路。
【請求項６】
請求項１乃至５のいずれかにおいて、
ステータス保持バッファに出力される各フレームの最終的なステータスに、フレームを識別するためのフレーム識別タグを付加するフレーム識別タグ付加回路をさらに含み、
前記ステータス保持バッファは、
ステータスに関連付けてフレーム識別タグを保持することを特徴とする通信制御回路。
【請求項７】
請求項１乃至６のいずれかにおいて、
受信データにフレームを識別するためのフレーム識別タグを付加する回路をさらに含むことを特徴とする通信制御回路。
【請求項８】
請求項１乃至７のいずれかにおいて、
ステータス保持バッファの値が読み出されたら、読み出された値に関連づけて読み出し済みのフラグの設定処理又は読み出したステータスのクリア処理を行う回路を含むことを特徴とする通信制御回路。
【請求項９】
請求項１乃至８のいずれかに記載の通信制御回路を含むことを特徴とする通信制御装置。
【請求項１０】
請求項１乃至９のいずれかの通信制御回路を含むことを特徴とするマイクロコンピュータ。
【請求項１１】
請求項１０に記載のマイクロコンピュータと、
前記マイクロコンピュータの処理対象となるデータの入力手段と、
前記マイクロコンピュータにより処理されたデータを出力するための出力手段とを含むことを特徴とする電子機器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、通信制御回路、通信制御装置、マイクロコンピュータ及び電子機器に関する。
【０００２】
【背景技術】
通信制御装置は、ＨＤＬＣ手順にしたがって受信したデータについてビット誤り検出を行う。データ部のサイズは仕様上ビット単位で任意長であるが、通常は処理の都合からバイト単位に設定し、検出結果に基づき各バイト毎にステータスを生成する。そして受信データを処理する側（例えばＣＰＵ）ではこのステータスを見ることで、データが正しく転送されているかを判断することができる。
【０００３】
ここでＤＭＡ転送を行う際には、終了割り込み毎にＤＭＡ転送の設定を行うことが必要となる。一般にはデータ転送サイズがわからないので、最大数を設定しておき割り込みにより終了させるが、頻繁に割り込み処理を行っていると、ＤＭＡ転送が間にあわず、受信したデータがバッファからあふれてしまうという問題点があった。
【０００４】
また何度も終了割り込みを行っていると、そのたびにＣＰＵに割り込みが発生し、ＣＰＵがオーバーランとなり、バッファに貯まったデータの処理が追いつかなくなるという問題点もがあった。
【０００５】
このようなＤＭＡ転送の処理としては、従来下記の方法が提案されている。
【０００６】
「特０２５２０９０５」「特開平０１−７３９４４」では、データ受信時受信データと共に毎回ステータスをＤＭＡ転送する方法が提案されている。しかし毎回ステータスを読み出すため、毎回のＤＭＡ転送のバス占有時間が長くなり、かつＤＭＡ転送先のバッファの容量も大きくなるという問題点がある。
【０００７】
また「特開平０８−１３９７８３」では、ＤＭＡを２チャンネル使用し、兼用フラグを検出した場合には使用するＤＭＡのチャンネルを切り替えるとともに、これまで使用してきたＤＭＡのチャンネルの設定を自動的に再設定する方法が提案されている。しかしＤＭＡを２チャンネル使用する点に加えて、３フレーム以上フレームが連続する場合に２つ以上前の受信データが上書きされるのを防止するためにＤＭＡの設定を何通りか用意しておく必要がある点等に鑑みると、ＤＭＡの自動設定を行う回路が複雑になるという問題点がある。
【０００８】
【特許文献１】
特開平１−７３９４４号公報
【特許文献２】
特許０２５２０９０５号公報
【特許文献３】
特開平８−１３９７８３号公報
【０００９】
【発明が解決しようとする課題】
本発明は以上のような問題点に鑑みてなされたものであり、その目的とするところは、ＨＤＬＣ手順のフレーム構成を有するデータを受信して、ＤＭＡ方式で転送する通信制御回路において、受信データの処理を効率よく行うことが可能な通信制御回路、通信制御装置、マイクロコンピュータ及び電子機器の提供を目的とする。
【００１０】
【課題を解決するための手段】
（１）本発明は、
ＨＤＬＣ手順のフレーム構成を有するデータを受信して、ＤＭＡ方式で転送する通信制御回路であって、
受信データを先入れ先出しで格納する受信データバッファと、
前記受信データを所定ビット毎にビット誤り検出を行い、ステータスを生成するステータス生成回路と、
ステータス生成回路で生成されたステータスのうち各フレームの最終的なステータスをステータス保持バッファに出力する保持用ステータス選択回路と、
保持用ステータス選択回路から出力されたステータスを保持するステータス保持バッファと、
所与のフレームの受信データに対応した受信終了割り込み信号が出力されないように制御する割り込み信号制御回路と、
を含むことを特徴とする。
【００１１】
ＨＤＬＣ手順とはハイレベル・データリンク制御手順を意味する。なお受信データの転送データサイズは、固定長でも良いし可変長でもよい。
【００１２】
また各フレームの最終的なステータスとは、所与の長さのデータ部のデータ全体が正しく転送されているかを判断可能なステータスであり、例えば最終データ（データ部の最終データ＝ＦＣＳ　：　フレームチェックシーケンス）を受け取ったときに生成されるステータスである。
【００１３】
また受信データバッファは例えば１バイト毎に先入れ先出しで入出力可能なＦＩＦＯとして構成することが出来る。
【００１４】
ここにおいてＤＭＡリクエスト信号として、通信制御回路がデータを受信したことを知らせる割り込み信号である受信データイネーブル信号を使用することが出来る。
【００１５】
またステータス保持バッファは、少なくとも２フレーム以上のフレームの最終的なステータスを保持可能なバッファであればよく、レジスタ形式のバッファでもよいし、ＦＩＦＯ形式のバッファでもよい。
【００１６】
本発明によればステータス保持バッファには、各フレームの最終的なステータスが格納され、保持されている。そして受信終了割り込みが発生した場合に、受信データを処理する側（例えばプロセッサ（ＣＰＵ））等から参照可能に構成されている。
【００１７】
また本通信制御回路は、フレームの最終データ（例えばフラグシーケンスの終了フラグ）を検出した場合には受信終了割り込み信号を出力可能な構成を有しているが、本発明によれば所与のフレームの受信データに対応した受信終了割り込み信号が出力されないように制御することが出来る。
【００１８】
従って第１のフレームに引き続いて第２のフレームを受信した場合には、第１のフレームの受信データに対応した受信終了割り込み信号が出力されないように制御することが出来る。同様にして第２のフレームに引き続いて第３のフレームを受信した場合には、第２のフレームの受信データに対応した受信終了割り込み信号が出力されないように制御することが出来る。このように本発明によれば、次のフレームを連続して受信した場合には、前のフレームの受信データに対応した受信終了割り込み信号が出力されないように制御することが出来る。
【００１９】
従って本発明によれば、ＨＤＬＣ手順のフレーム構成を有する複数のフレームが連続して転送される場合においても、連続して受信した複数のフレームに対する割り込み信号がその都度発生してバッファに貯まったデータの処理が追いつかなくなるという自体を防止して受信データの処理を効率よく行うことができる。
【００２０】
（２）本発明の通信制御回路は、
第１のフレームの受信データのエンドフラグと第１のフレーム次に受信した第２のフレームの受信データのスタートフラグが兼用であるか否か検出する回路をさらに含み、
兼用であることが検出された場合には第１のフレームの受信データに対応した受信終了割り込み信号が出力されないように制御することを特徴とする。
【００２１】
本発明は、第１のフレームの受信データ及び第２のフレームの受信データはＨＤＬＣ手順のフレーム構成を有しており、フレームが連続する場合には第１のフレームのフラグシーケンスであるエンドフラグと第２のフレームのフラグシーケンスであるスタートフラグが兼用可能な構成になっている場合の受信データの処理を効率よく行うことができる。
【００２２】
（３）本発明の通信制御回路は、
第１のフレームの受信データの次に受信した第２のフレームの受信データのアドレスフィールドの値を所定のレジスタの値と比較する比較回路をさらに含み、比較回路の比較結果が第２のフレームの受信データが自己に対して送信されたものであることを示している場合には、第１のフレームの受信データに対応した受信終了割り込み信号が出力されないように制御することを特徴とする。
【００２３】
ここにおいて受信した第２のフレームの受信データがコマンドの場合には、アドレスフィールドには受信すべき局（この場合は自分自身）の識別コードが記憶されている。従ってこの場合には前記第２のフレームの受信データのアドレスフィールドの値と自分自身の局の識別コードとを比較することが必要となる。従って所定のレジスタに自分自身の局の識別コードを入れておくと良い。
【００２４】
また受信したフレームの内容がレスポンスの場合には、アドレスフィールドの値と自分と通信をおこなっている局の識別コードとを比較することが必要となる。従って所定のレジスタに自分と通信をおこなっている局の識別コードをいれておくとよい。
【００２５】
（４）本発明の通信制御回路は、
前記第１のフレームの受信データと前記第２のフレームの受信データの間に区切りデータを付加する回路を含むことを特徴とする。
【００２６】
本発明によれば、受信データを処理する側は、複数の連続したフレームの区切りを区切りデータにより容易に判別することが可能となる。
【００２７】
ここで、区切りデータの内容はシステムの仕様として任意の長さや任意の値を採用することが可能である。
【００２８】
（５）本発明の通信制御回路は、
前記第１のフレームの受信データと前記第２のフレームの受信データの間に第１のフレームの受信データの最終的なステータスを付加する回路を含むことを特徴とする。
【００２９】
本発明によれば、受信データを処理する側は、複数の連続したフレームの最終的なステータスの値を受信データより容易に判別することが可能となる。
【００３０】
なお区切りデータともにフレームの最終的なステータスの値を出力するようにしてもよい。
【００３１】
（６）本発明の通信制御回路は、
ステータス保持バッファに出力される各フレームの最終的なステータスに、フレームを識別するためのフレーム識別タグを付加するフレーム識別タグを付加回路をさらに含み、
前記ステータ保持バッファは、
ステータスに関連付けてフレーム識別タグを保持することを特徴とする。
【００３２】
フレーム識別タグの内容は、複数のフレームで構成されたひとかたまりの受信データの中から所望のフレームを特定可能に（例えば各フレームと一義的に対応づけ可能）に構成されていればよい。例えば各フレームを受信した順番が時系列に特定出来るようなフレーム識別タグを付けるようにしてもよい。
【００３３】
本発明によれば、受信データを処理する側（例えばＣＰＵ等）は、フレーム識別タグをキーにして、ステータス保持バッファから所望のフレームに対応したステータスを読み出すことが出来る。
【００３４】
（７）本発明の通信制御回路は、
受信データにフレームを識別するためのフレーム識別タグを付加する回路をさらに含むことを特徴とする。
【００３５】
例えば対応するステータスに付加したフレーム識別タグとば同じフレーム識別タグを受信データに付加するようにしてもよい。
【００３６】
なおフレーム毎に１つ所定位置（例えばフレームの先頭や最後）にフレーム識別タグを付加するようにしても良いし、所定バイトごとにフレーム識別タグを付加するようにしても良い。
【００３７】
（８）本発明の通信制御回路は、
ステータス保持バッファの値が読み出されたら、読み出された値に関連づけて読み出し済みのフラグの設定処理又は読み出したステータスのクリア処理を行う回路を含むことを特徴とする。
【００３８】
（９）本発明の通信制御装置は、上記いずれかに記載の通信制御回路を含むことを特徴とする。
【００３９】
（１０）本発明のマイクロコンピュータは、上記いずれかの通信制御回路を含むことを特徴とする。
【００４０】
（１１）本発明は、
上記に記載のマイクロコンピュータと、
前記マイクロコンピュータの処理対象となるデータの入力手段と、
前記マイクロコンピュータにより処理されたデータを出力するための出力手段とを含むことを特徴とする。
【００４１】
【発明の実施の形態】
１．半導体装置
以下、本発明の好適な実施形態について図面を用いて詳細に説明する。
【００４２】
本実施の形態は、ＨＤＬＣ手順のフレーム構成を有するデータを受信して、ＤＭＡ方式で転送する通信制御回路に関する。
【００４３】
ＨＤＬＣ手順のフレームには、情報を伝送するときのフレームである情報（Ｉ）フレームと、データリンクの監視、制御のためのフレームである監視（Ｓ）フレームと、モード設定の要求、応答、以上の報告のためのフレームである非番号制（Ｕ）フレームがある。
【００４４】
図１は、ＨＤＬＣ手順のフレーム構成（情報（Ｉ）フレーム）について説明するための図である。
【００４５】
情報（Ｉ）フレーム１０は、フラグシーケンス（Ｆ）１１、アドレスフィールド（Ａ）１２、コントロールフィールド（Ｃ）１３，情報データ部（Ｉ）１４，フラグチェックシーケンス（ＦＣＳ）１５，フラグシーケンス１６とを含む。
【００４６】
フラグシーケンス（Ｆ）１１は、フレームの開始を示すものであり、開始フラグ’７Ｅ’（１６進）が格納されている。
【００４７】
アドレスフィールド（Ａ）１２は、二次局（複合局）の識別コードであり、コマンドの場合には受信すべき局の識別コードが、レスポンスの場合には送信した局の識別コードが格納される。
【００４８】
コントロールフィールド（Ｃ）１３は，フレームの種類（情報フレーム（Ｉ）、監視（Ｓ）フレーム、非番号制（Ｕ）フレームのいずれであるか）を示すデータが格納される。
【００４９】
情報データ部（Ｉ）１４は，ユーザーデータがおかれるところであり、ビット構成、ビット長の制限はないが送受信局間での合意は必要である。
【００５０】
フレームチェックシーケンス（ＦＣＳ）１５は，誤り制御のためのフィールドであり、１６ビットのシーケンスが格納される。
【００５１】
フラグシーケンス（Ｆ）１６は、フレームの終了を示すものであり、終了フラグ’７Ｅ’（１６進）が格納されている。
【００５２】
図２は、フレーム転送が連続する場合のフラグの兼用について説明するための図である。
【００５３】
第１の情報フレーム２０と第２の情報フレーム４０は連続して転送されるフレームである。図１で説明したように、開始フラグの値と終了フラグの値は同じであり、例えば第１のフレーム２０と第２のフレーム４０が連続して転送される場合には、第１のフレーム２０の終了フラグ２５（３０に該当）と第２のフレーム４０の開始フラグ４１（３０に該当）が兼用可能であることが仕様となっている。
【００５４】
従って受信側は常にフラグの検出を行うともに、フラグの次のＡ（アドレスフィールド）４２を常に監視し、自分に対しての通信かどうかを判断することになる。そして自分に対しての送信でない場合、連続でないと判断することが出来る。
【００５５】
なお本実施の形態では、Ａ（アドレスフィールド）の値の識別をハードウエアで行う（例えば図３のフレーム兼用フラグ検出回路１４６参照）。そしてフレームが連続したとしても、Ａ（アドレスフィールド）の値が自分に関係のないアドレス値の場合には受信終了割り込みを行うことになる。
【００５６】
このため兼用フラグ検出回路１４６（図３参照）の機能としては、通信開始以前に自分自身又は自分と通信をおこなっている局の識別コードを登録しておく機能、この値とアドレスフィールドの値とを比較する機能が必要となる。
【００５７】
すなわち受信したフレームの内容がコマンドの場合には、アドレスフィールドに受信すべき局（この場合は自分自身）の識別コードが記憶されているので、アドレスフィールドの値と自分自身の局の識別コードとを比較する。
【００５８】
また受信したフレームの内容がレスポンスの場合には、アドレスフィールドに送信した局の識別コードが記憶されているので、アドレスフィールドの値と自分と通信をおこなっている局の識別コードとを比較する。
【００５９】
従って兼用フラグ検出回路１４６（図３参照）に自分と通信をおこなっている局の識別コードや自分自身の識別コードを書き込み可能な登録レジスタと比較器を設けるようにしてもよい。
【００６０】
図３は本実施の形態の通信制御回路の構成の一例について説明するための図である。
【００６１】
本通信制御回路１００は、ＨＤＬＣ手順のフレーム構成を有するデータ１６０を受信して、ＤＭＡ方式で転送する通信制御回路であり、受信データ１６０をシリアルからパラレルに変換するシリアル−パラレル変換部１５０と、シリアルーパラレル変換部１５０からの出力データ１５２を先入れ先出しで格納する受信データバッファ１１０と、前記データ１５２を所定ビット毎にビット誤り検出を行い、ステータスを生成するステータス生成回路１４２と、ステータス生成回路１４２で生成されたステータスのうち各フレームの最終的なステータスをステータス保持バッファ１２０に出力する保持用ステータス選択回路１４４と、保持用ステータス選択回路１４４から出力されたステータスを保持するステータス保持バッファ１２０と、所与のフレームの受信データに対応した受信終了割り込み信号１３２が出力されないように制御する割り込み信号制御回路１３０とを含む。割込み要因は、図示しない信号により割込み信号制御回路１３０に伝えられる。
【００６２】
ここでステータス制御回路１４０は、兼用フラグ検出回路１４６とフレーム識別タグ付加回路１４８をさらに含むようにしてもよい。
【００６３】
兼用フラグ検出回路１４６は、第１のフレームの受信データのエンドフラグと第１のフレーム次に受信した第２のフレームの受信データのスタートフラグが兼用であるか否か検出する。例えば、必ず複数のフレームが連続するような場合、フラグ数をカウントする事で兼用かどうか判断する事も可能である。
【００６４】
そして兼用フラグ検出回路１４６は、兼用であることを検出した場合には割り込み信号制御回路１３０にむけ兼用信号１４７を出力し、これを受けた割り込み信号制御回路１３０が第１のフレームの受信データに対応した受信終了割り込み信号が出力されないように制御するようにしてもよい。
【００６５】
兼用フラグ検出回路１４６は、第１のフレームの受信データの次に受信した第２のフレームの受信データのアドレスフィールドの値を所定のレジスタに記憶された値と比較する比較回路をさらに含み、比較回路の比較結果が第２のフレームの受信データが自己に対して送信されたものであるかいなか検出する。
【００６６】
そして兼用フラグ検出回路１４６は、第２のフレームの受信データが自己に対して送信されたものであることを検出した場合には割り込み信号制御回路１３０にむけ兼用信号１４７が出力し、これを受けた割り込み信号制御回路１３０が第１のフレームの受信データに対応した受信終了割り込み信号が出力されないように制御するようにしてもよい。
【００６７】
また、フレーム識別タグ付加回路１４８は、ステータス保持バッファ１２０に出力される各フレームの最終的なステータスに、フレームを識別するためのフレーム識別タグを付加してステータス保持バッファ１２０に出力するようにしてもよい。
【００６８】
そして前記ステータス保持バッファ１２０は、ステータスに関連付けてフレーム識別タグ１２２を保持する。
【００６９】
また受信データバッファ１１０は例えば１バイト毎に先入れ先出しで入出力可能なＦＩＦＯとして構成されている。
【００７０】
ステータス生成回路１４２は、ビット誤り検出としてフレームチェックシーケンス（ＦＣＳ）（図１の１５参照）を用いてＣＲＣチェック（デジタル情報でビット誤りを検出すること）を行う。
【００７１】
図４は通信制御回路における割り込み信号の制御の関係について説明するための図である。
【００７２】
本実形態の通信制御装置の受信動作においては、受信データイネーブル、受信データオーバーランエラー、受信終了割り込みの３種類の割り込みが発生する。受信データイネーブルは、データを受信したことを知らせる割り込みである。受信データオーバーランエラーは、データが上書きされたことを知らせる割り込みであり、これは受信バッファがフルになった状態でもデータの読み出しが行われない状態で次のデータを受信したときに発生するもので、この時の受信動作は失敗ということになる。受信終了割り込みは、受信の終了を知らせる割り込みである。
【００７３】
本通信制御装置では、第１のフレームの受信データのエンドフラグと第１のフレームの受信データに連続して受信した第２のフレームの受信データのスタートフラグが兼用である場合及び第１のフレームの受信データに連続して受信した第２のフレームの受信データのアドレスフィールドの値が自己に対して送信されたものである場合の少なくとも一つの場合には、受信終了割り込みがマスクされる。
【００７４】
例えばフレームの最終データ（ここではフラグシーケンスの終了フラグ）を受信した場合には、連続して次に続く自分宛の第２のフレームがあるか否か検出し、ある場合には受信終了割り込みをマスクするようにしてもよい。
【００７５】
ここで図４のＦ１とＦ２は連続して受信したフレームであり、Ｆ１及びＦ２はいずれも自己に対して送信されたものであるとする。従ってＳ５〜Ｓ６に示すように、受信終了割り込みがマスクされる。このため第１のフレームの受信データの受信が終了しても、例えばＤＭＡの再設定等の受信終了割り込み発生時の処理は行われない。
【００７６】
またＦ２につづく連続したフレームがないかまたは、あっても自己にあてたものでない場合にはＳ９〜Ｓ１０にしめすように、受信終了割り込みを発生させる。
【００７７】
なお本通信制御回路では、前記受信データイネーブルをＤＭＡコントローラへのリクエスト信号として使用し、受信データはＤＭＡを使用して読み出される。この場合受信データの読み出しとともに、受信データイネーブルが一旦解除されるようなハードウエアを設計することが好ましい。
【００７８】
すなわち図４のＳ１〜Ｓ８に示すようにデータを受信すると、受信データイネーブルが発生する。これをＤＭＡリクエストとして、セレクタ回路により受信データバッファからの出力が選択されて、ＤＭＡにより受信データを転送する。
【００７９】
図５は、本通信制御回路を含んだ半導体集積回路装置（ＩＣ）の一例である。
【００８０】
半導体集積回路装置（ＩＣ）３００は、通信制御回路３１０、割り込みコントローラ３２０、ＤＭＡコントローラ３３０、メモリ３４０、ＣＰＵ３５０とを含み、これらは内部バス３６０を介して接続されている。　通信制御回路３１０は、ＨＤＬＣ手順のフレーム構成を有するデータ３７０を受信して、ＤＭＡリクエスト３１２をＤＭＡコントローラ３３０に向け出力する。
【００８１】
ＤＭＡコントローラ３３０によって読み出された受信データ３１６は、メモリ３４０上の所定のエリアに格納されて、ＣＰＵ３５０等によって使用される。
【００８２】
また通信制御回路３１０は受信終了割り込み等の割り込み信号３１４を、割り込みコントローラ３２０に向け出力し、割り込みコントローラ３２０が、ＣＰＵ３５０に対し割込み要求の発生を通知する。
【００８３】
ここで先に説明したように、次に自己宛のフレームを連続して受信した場合には通信制御回路３１０から受信終了割り込み信号３１４は出力されない。
【００８４】
なお図５では本通信制御回路が、ＣＰＵ３５０、ＤＭＡコントローラ３３０、割り込みコントローラ３２０と共に１つのＩＣチップに集積されている場合について説明したがこれに限られない。例えば通信制御回路が、ＣＰＵ３５０、ＤＭＡコントローラ３３０、割り込みコントローラ３２０とは別個に通信制御装置用のチップに集積されている場合でもよい。
【００８５】
図６は、本通信制御装置を含んだボードの一例である。
【００８６】
ボード４００は、通信制御装置４１０、割り込みコントローラ４２０、ＤＭＡコントローラ４３０、ＣＰＵ４５０とを含み、これらは外部バス４６０を介して接続されている。このように通信制御装置４１０、割り込みコントローラ４２０、ＤＭＡコントローラ４３０、ＣＰＵ４５０はそれぞれ別個に集積されたチップをボード上で接続する場合でもよい。
【００８７】
２．マイクロコンピュータ
図７は、本実施の形態のマイクロコンピュータのハードウエアブロック図の一例である。
【００８８】
本マイクロコンピュータ７００は、ＣＰＵ５１０、キャッシュメモリ５２０、メモリマネジメントユニット（ＭＭＵ）７３０、ＬＣＤコントローラ５３０、リセット回路５４０、プログラマブルタイマ５５０、リアルタイムクロック（ＲＴＣ）５６０、ＤＭＡコントローラＦ５７０、割り込みコントローラ５８０、通信制御回路５９０、バスコントローラ６００、Ａ／Ｄ変換器６１０、Ｄ／Ａ変換器６２０、入力ポート６３０、出力ポート６４０、Ｉ／Ｏポート６５０、クロック発生装置５６０、プリスケーラ５７０及びそれらを接続する各種バス６８０等、各種ピン６９０等を含む。
【００８９】
ここで通信制御回路５９０は、例えば図３で説明したような構成を有している。
【００９０】
３．電子機器
図８に、本実施の形態の電子機器のブロック図の一例を示す。本電子機器８００は、マイクロコンピュータ（またはＡＳＩＣ）８１０、入力部８２０、メモリ８３０、電源生成部８４０、ＬＣＤ８５０、音出力部８６０を含む。
【００９１】
ここで、入力部８２０は、種々のデータを入力するためのものである。マイクロコンピュータ８１０は、この入力部８２０により入力されたデータに基づいて種々の処理を行うことになる。メモリ８３０は、マイクロコンピュータ８１０などの作業領域となるものである。電源生成部８４０は、電子機器８００で使用される各種電源を生成するためのものである。ＬＣＤ８５０は、電子機器が表示する各種の画像（文字、アイコン、グラフィック等）を出力するためのものである。
【００９２】
音出力部８６０は、電子機器８００が出力する各種の音（音声、ゲーム音等）を出力するためのものであり、その機能は、スピーカなどのハードウェアにより実現できる。
【００９３】
ここでマイクロコンピュータ（またはＡＳＩＣ）８１０は、例えば図７で説明したような構成を有している。
【００９４】
図９（Ａ）に、電子機器の１つである携帯電話９５０の外観図の例を示す。この携帯電話９５０は、入力部として機能するダイヤルボタン９５２や、電話番号や名前やアイコンなどを表示するＬＣＤ９５４や、音出力部として機能し音声を出力するスピーカ９５６を備える。
【００９５】
図９（Ｂ）に、電子機器の１つである携帯型ゲーム装置９６０の外観図の例を示す。この携帯型ゲーム装置９６０は、入力部として機能する操作ボタン９６２、十字キー９６４や、ゲーム画像を表示するＬＣＤ９６６や、音出力部として機能しゲーム音を出力するスピーカ９６８を備える。
【００９６】
図９（Ｃ）に、電子機器の１つであるパーソナルコンピュータ９７０の外観図の例を示す。このパーソナルコンピュータ９７０は、入力部として機能するキーボード９７２や、文字、数字、グラフィックなどを表示するＬＣＤ９７４、音出力部９７６を備える。
【００９７】
なお、本実施形態を利用できる電子機器としては、図９（Ａ）、（Ｂ）、（Ｃ）に示すもの以外にも、携帯型情報端末、ページャー、電子卓上計算機、タッチパネルを備えた装置、プロジェクタ、ワードプロセッサ、ビューファインダ型又はモニタ直視型のビデオテープレコーダ、カーナビゲーション装置等のＬＣＤを使用する種々の電子機器を考えることができる。
【００９８】
なお、本発明は本実施形態に限定されず、本発明の要旨の範囲内で種々の変形実施が可能である。
【００９９】
例えば前記第１のフレームの受信データと前記第２のフレームの受信データの間に区切りデータを付加する回路を含むようにしてもよい。
【０１００】
また前記第１のフレームの受信データと前記第２のフレームの受信データの間に第１のフレームの受信データの最終的なステータスを付加する回路を含むようにしてもよい。
【０１０１】
また受信データにフレームを識別するためのフレーム識別タグを付加する回路をさらに含むようにしてもよい。
【０１０２】
またステータス保持バッファの値が読み出されたら、読み出された値に関連づけて読み出し済みのフラグの設定処理又は読み出したステータスのクリア処理を行う回路を含むようにしてもよい。
【図面の簡単な説明】
【図１】ＨＤＬＣ手順のフレーム構成（情報（Ｉ）フレーム）について説明するための図である。
【図２】フレーム転送が連続する場合のフラグの兼用について説明するための図である。
【図３】本実施の形態の通信制御回路の構成の一例について説明するための図である。
【図４】通信制御回路における割り込み信号の制御の関係について説明するための図である。
【図５】本通信制御回路を含んだ半導体集積回路装置（ＩＣ）の一例である。
【図６】本通信制御装置を含んだボードの一例である。
【図７】本実施の形態のマイクロコンピュータのハードウエアブロック図の一例である。
【図８】マイクロコンピュータを含む電子機器のブロック図の一例を示す。
【図９】図９（Ａ）（Ｂ）（Ｃ）は、種々の電子機器の外観図の例である。
【符号の説明】
１００　通信制御回路、　１１０　受信データバッファ、　１２０　ステータス保持バッファ、　１２２　フレーム識別タグ、　１３０　割り込み信号制御回路、　１４０　ステータス制御回路、　１４２　ステータス生成回路、　１４４　保持用ステータス選択回路、　１４６　兼用フラグ検出回路、　１４７　兼用信号、　１４８　フレーム識別タグ付加回路、　１５０　シリアル−パラレル変換部、　１５２　パラレル信号、　１６０　受信データ、　１７０　データバス、３００　半導体集積回路装置、　３１０　通信制御回路、　３２０　割り込みコントローラ、　３３０　ＤＭＡコントローラ、　３４０　メモリ、　３５０　ＣＰＵ、　５１０　ＣＰＵ、　５２０　キャッシュメモリ、　５３０　ＬＣＤコントローラ、　５４０　リセット回路、　５５０　プログラマブルタイマ、
５６０　リアルタイムクロック（ＲＴＣ）、　５７０　ＤＭＡコントローラ、
５８０　割り込みコントローラ、　５９０　通信制御回路、　６００　バスコントローラ、　６１０　Ａ／Ｄ変換器、　６２０　Ｄ／Ａ変換器、　６３０　入力ポート、　６４０　出力ポート、　６５０　Ｉ／Ｏポート、　６６０　クロック発生装置（ＰＬＬ）、　６７０　プリスケーラ、　６８０　各種バス、　６９０各種ピン、　７００　マイクロコンピュータ、　７１０　ＲＯＭ、　７２０
ＲＡＭ、　７３０　ＭＭＵ、　８００　電子機器、
【図１】
2004129129.tif 000003
【図２】
2004129129.tif 000004
【図３】
2004129129.tif 000005
【図４】
2004129129.tif 000006
【図５】
2004129129.tif 000007
【図６】
2004129129.tif 000008
【図７】
2004129129.tif 000009
【図８】
2004129129.tif 000010
【図９】
2004129129.tif 000011