(57)【要約】【課題】　薄膜トランジスタ液晶表示装置（ＴＦＴ−ＬＣＤ）に応用するための、本体バイアス回路を備えたレベル・シフタを提供する。【解決手段】　本体バイアス回路は、レベル・シフタの入力端子トランジスタの本体をバイアスし、入力端子トランジスタの閾値電圧が調節可能となるように構成されている。このレベル・シフタは、低レベル信号を入力している間高周波数でしかも少ない電力消費で動作することができる。【選択図】　　　図４
2004145350.tif 000002
【特許請求の範囲】
【請求項１】
薄膜トランジスタ液晶表示装置（ＴＦＴ−ＬＣＤ）に用いるレベル・シフタであって、
　ソース、ドレイン、ゲート、及び本体を備えた第１トランジスタと、ソース、ドレイン、ゲート、及び本体を備えた第２トランジスタとを備え、入力電圧レベルを出力電圧レベルにシフトするシフト回路と、
　入力端子及び出力端子を備えた第１バイアス回路と、
を備えており、
前記第１バイアス回路の出力端子を前記第１トランジスタの本体に接続し、前記入力電圧レベルに応じて前記第１トランジスタの閾値電圧を調節するようにしたことを特徴とするレベル・シフタ。
【請求項２】
請求項１記載のレベル・シフタにおいて、前記第１トランジスタ及び第２トランジスタが双方共ｎ−チャネルＴＦＴであることを特徴とするレベル・シフタ。
【請求項３】
請求項２記載のレベル・シフタであって、更に、入力端子及び出力端子を備え、前記第２トランジスタの本体をバイアスする第２バイアス回路を備えており、前記シフト回路が、
　前記入力電圧レベルを入力する第１入力端子と、
　前記入力電圧レベルを逆位相で入力する第２入力端子と、
　ｐ−チャネルＴＦＴであり、ソース、ドレイン、及びゲートを備えた第３トランジスタと、
　ｐ−チャネルＴＦＴであり、ソース、ドレイン、及びゲートを備えた第４トランジスタと、
を備えており、
　前記第１バイアス回路の入力端子を前記第１トランジスタのゲートに接続し、前記第２バイアス回路の入力端子を前記第２トランジスタのゲートに接続し、前記第１トランジスタ及び前記第２トランジスタのソースを双方共接地し、前記第１トランジスタのゲートを前記第１入力端子に接続し、前記第１トランジスタのドレインを前記第３トランジスタのドレインに接続し、前記第２トランジスタのゲートを前記第２入力端子に接続し、前記第２トランジスタのドレインを前記第４トランジスタのドレインに接続し、前記第３トランジスタのゲートを前記第３トランジスタのドレインに接続し、前記第４トランジスタのゲートを前記第３トランジスタのゲートに接続し、前記第３トランジスタ及び前記第４トランジスタのソースを双方共電源に接続し、前記出力電圧レベルを前記第４トランジスタのドレインから抽出することを特徴とするレベル・シフタ。
【請求項４】
請求項２記載のレベル・シフタであって、更に、入力端子及び出力端子を備え、前記第２トランジスタの本体をバイアスする第２バイアス回路を備えており、前記シフト回路が、
　前記入力電圧レベルを入力する第１入力端子と、
　前記入力電圧レベルを逆位相で入力する第２入力端子と、
　ｐ−チャネルＴＦＴであり、ソース、ドレイン、及びゲートを備えた第３トランジスタと、
　ｐ−チャネルＴＦＴであり、ソース、ドレイン、及びゲートを備えた第４トランジスタと、
を備えており、
　前記第１バイアス回路の入力端子を前記第１トランジスタのゲートに接続し、前記第２バイアス回路の入力端子を前記第２トランジスタのゲートに接続し、前記第１トランジスタ及び前記第２トランジスタのソースを双方共接地し、前記第１トランジスタのゲートを前記第１入力端子に接続し、前記第１トランジスタのドレインを前記第３トランジスタのドレインに接続し、前記第２トランジスタのゲートを前記第２入力端子に接続し、前記第２トランジスタのドレインを前記第４トランジスタのドレインに接続し、前記第３トラン
ジスタのゲートを前記第４トランジスタのドレインに接続し、前記第４トランジスタのゲートを前記第３トランジスタのドレインに接続し、前記第３トランジスタ及び前記第４トランジスタのソースを双方共電源に接続し、前記出力電圧レベルを前記第４トランジスタのドレインから抽出することを特徴とするレベル・シフタ。
【請求項５】
請求項２記載のレベル・シフタであって、更に、入力端子及び出力端子を備え、前記第２トランジスタの本体をバイアスする第２バイアス回路を備えており、前記シフト回路が、
　前記入力電圧レベルを入力する入力端子と、
　ｐ−チャネルＴＦＴであり、ソース、ドレイン、及びゲートを備えた第３トランジスタと、
　ｐ−チャネルＴＦＴであり、ソース、ドレイン、及びゲートを備えた第４トランジスタと、
を備えており、前記第１バイアス回路及び前記第２バイアス回路の入力端子を双方共前記第１トランジスタのゲートに接続し、前記第１トランジスタ及び前記第２トランジスタのソースを双方共接地し、前記第１トランジスタのゲートを前記シフト回路の入力端子に接続し、前記第１トランジスタのドレインを前記第３トランジスタのドレインに接続し、前記第２トランジスタのゲートを前記第２トランジスタの本体に接続し、前記第２トランジスタのドレインを前記第４トランジスタのドレインに接続し、前記第３トランジスタのゲートを前記第３トランジスタのドレインに接続し、前記第４トランジスタのゲートを前記第３トランジスタのゲートに接続し、前記第３トランジスタ及び第４トランジスタのソースを双方共電源に接続し、前記出力電圧レベルを前記第４トランジスタのドレインから抽出することを特徴とするレベル・シフタ。
【請求項６】
請求項３、４、又は５記載のレベル・シフタにおいて、前記第１バイアス回路がインバータを備えていることを特徴とするレベル・シフタ。
【請求項７】
請求項３、４、又は５記載のレベル・シフタにおいて、前記第２バイアス回路がインバータを備えていることを特徴とするレベル・シフタ。
【請求項８】
ＴＦＴ−ＬＣＤに用いるレベル・シフタであって、
　ｎ−チャネルＴＦＴであり、ソース、ドレイン、ゲート、及び本体を備えた第１トランジスタと、ｎ−チャネルＴＦＴであり、ソース、ドレイン、ゲート、及び本体を備えた第２トランジスタと、ｐ−チャネルＴＦＴであり、ソース、ドレイン、及びゲートを備えた第３トランジスタと、ｐ−チャネルＴＦＴであり、ソース、ドレイン、及びゲートを備えた第４トランジスタとを備え、入力電圧レベルを出力電圧レベルにシフトするシフト回路と、
　入力端子及び出力端子を備えた第１バイアス回路と、
を備えており、
　前記第１バイアス回路の出力端子を前記第１トランジスタの本体に接続し、前記入力電圧レベルに応じて前記第１トランジスタの閾値電圧を調節するようにしたことを特徴とするレベル・シフタ。
【請求項９】
請求項８記載のレベル・シフタであって、更に、入力端子及び出力端子を備え、前記第２トランジスタの本体をバイアスする第２バイアス回路を備えており、前記シフト回路が、
　前記入力電圧レベルを入力する第１入力端子と、
　前記入力電圧レベルを逆位相で入力する第２入力端子と、
を備えており、
　前記第１バイアス回路の入力端子を前記第１トランジスタのゲートに接続し、前記第２バイアス回路の入力端子を前記第２トランジスタのゲートに接続し、前記第１トランジスタ及び前記第２トランジスタのソースを双方共接地し、前記第１トランジスタのゲートを
前記第１入力端子に接続し、前記第１トランジスタのドレインを前記第３トランジスタのドレインに接続し、前記第２トランジスタのゲートを前記第２入力端子に接続し、前記第２トランジスタのドレインを前記第４トランジスタのドレインに接続し、前記第３トランジスタのゲートを前記第３トランジスタのドレインに接続し、前記第４トランジスタのゲートを前記第３トランジスタのゲートに接続し、前記第３トランジスタ及び前記第４トランジスタのソースを双方共電源に接続し、前記出力電圧レベルを前記第４トランジスタのドレインから抽出することを特徴とするレベル・シフタ。
【請求項１０】
請求項８記載のレベル・シフタであって、更に、入力端子及び出力端子を備え、前記第２トランジスタの本体をバイアスする第２バイアス回路を備えており、前記シフト回路が、
　前記入力電圧レベルを入力する第１入力端子と、
　前記入力電圧レベルを逆位相で入力する第２入力端子と、
を備えており、
　前記第１バイアス回路の入力端子を前記第１トランジスタのゲートに接続し、前記第２バイアス回路の入力端子を前記第２トランジスタのゲートに接続し、前記第１トランジスタ及び前記第２トランジスタのソースを双方共接地し、前記第１トランジスタのゲートを前記第１入力端子に接続し、前記第１トランジスタのドレインを前記第３トランジスタのドレインに接続し、前記第２トランジスタのゲートを前記第２入力端子に接続し、前記第２トランジスタのドレインを前記第４トランジスタのドレインに接続し、前記第３トランジスタのゲートを前記第４トランジスタのドレインに接続し、前記第４トランジスタのゲートを前記第３トランジスタのドレインに接続し、前記第３トランジスタ及び前記第４トランジスタのソースを双方共電源に接続し、前記出力電圧レベルを前記第４トランジスタのドレインから抽出することを特徴とするレベル・シフタ。
【請求項１１】
請求項８記載のレベル・シフタであって、更に、入力端子及び出力端子を備え、前記第２トランジスタの本体をバイアスする第２バイアス回路を備えており、前記シフト回路が、前記入力電圧レベルを入力する入力端子を備えており、
　前記第１バイアス回路及び前記第２バイアス回路の入力端子を双方共前記第１トランジスタのゲートに接続し、前記第１トランジスタ及び前記第２トランジスタのソースを双方共接地し、前記第１トランジスタのゲートを前記シフト回路の入力端子に接続し、前記第１トランジスタのドレインを前記第３トランジスタのドレインに接続し、前記第２トランジスタのゲートを前記第２トランジスタの本体に接続し、前記第２トランジスタのドレインを前記第４トランジスタのドレインに接続し、前記第３トランジスタのゲートを前記第３トランジスタのドレインに接続し、前記第４トランジスタのゲートを前記第３トランジスタのゲートに接続し、前記第３トランジスタ及び第４トランジスタのソースを双方共電源に接続し、前記出力電圧レベルを前記第４トランジスタのドレインから抽出することを特徴とするレベル・シフタ。
【請求項１２】
請求項９、１０、又は１１記載のレベル・シフタにおいて、前記第１バイアス回路がインバータを備えていることを特徴とするレベル・シフタ。
【請求項１３】
請求項９、１０、又は１１記載のレベル・シフタにおいて、前記第２バイアス回路がインバータを備えていることを特徴とするレベル・シフタ。
【請求項１４】
ＴＦＴ−ＬＣＤに用いるレベル・シフタであって、
　入力電圧レベルを入力する第１入力端子と、
　前記入力電圧レベルを逆位相で入力する第２入力端子と、
　ｎ−チャネルＴＦＴであり、ソース、ドレイン、ゲート、及び本体を備えた第１トランジスタと、ｎ−チャネルＴＦＴであり、ソース、ドレイン、ゲート、及び本体を備えた第２トランジスタと、ｐ−チャネルＴＦＴであり、ソース、ドレイン、及びゲートを備えた
第３トランジスタと、ｐ−チャネルＴＦＴであり、ソース、ドレイン、及びゲートを備えた第４トランジスタとを備え、入力電圧レベルを出力電圧レベルにシフトするシフト回路と、
　入力端子及び出力端子を備え、前記第１トランジスタの本体をバイアスする第１バイアス回路と、
　入力端子及び出力端子を備え、前記第２トランジスタの本体をバイアスする第２バイアス回路と、
を備えており、
前記第１バイアス回路の入力端子を前記第１トランジスタのゲートに接続し、前記第２バイアス回路の入力端子を前記第２トランジスタのゲートに接続し、前記第１バイアス回路の出力端子を前記第１トランジスタの本体に接続し、前記第２バイアス回路の出力端子を前記第２トランジスタの本体に接続し、前記第１トランジスタのゲートを前記第１入力端子に接続し、前記第２トランジスタのゲートを前記第２入力端子に接続したことを特徴とするレベル・シフタ。
【請求項１５】
請求項１４記載のレベル・シフタにおいて、前記第１トランジスタ及び前記第２トランジスタのソースを双方共接地し、前記第１トランジスタのドレインを前記第３トランジスタのドレインに接続し、前記第２トランジスタのドレインを前記第４トランジスタのドレインに接続し、前記第３トランジスタのゲートを前記第３トランジスタのドレインに接続し、前記第４トランジスタのゲートを前記第３トランジスタのゲートに接続し、前記第３トランジスタ及び前記第４トランジスタのソースを双方共電源に接続し、前記出力電圧レベルを前記第４トランジスタのドレインから抽出するようにしたことを特徴とするレベル・シフタ。
【請求項１６】
請求項１４記載のレベル・シフタにおいて、前記第１トランジスタ及び前記第２トランジスタのソースを双方共接地し、前記第１トランジスタのドレインを前記第３トランジスタのドレインに接続し、前記第２トランジスタのドレインを前記第４トランジスタのドレインに接続し、前記第３トランジスタのゲートを前記第４トランジスタのドレインに接続し、前記第４トランジスタのゲートを前記第３トランジスタのドレインに接続し、前記第３トランジスタ及び前記第４トランジスタのソースを双方共電源に接続し、前記出力電圧レベルを前記第４トランジスタのドレインから抽出するようにしたことを特徴とするレベル・シフタ。
【請求項１７】
請求項１５又は１６記載のレベル・シフタにおいて、前記第１バイアス回路がインバータを備えていることを特徴とするレベル・シフタ。
【請求項１８】
請求項１５又は１６記載のレベル・シフタにおいて、前記第２バイアス回路がインバータを備えていることを特徴とするレベル・シフタ。
【発明の詳細な説明】
【技術分野】
【０００１】
　本発明は、薄膜トランジスタ液晶表示装置（ＴＦＴ−ＬＣＤ）に応用可能なレベル・シフタに関する。
【背景技術】
【０００２】
　本願は、２００２年１０月２５日出願の台湾特許出願第０９１１２４９５８号の優先権を主張する。
　薄膜トランジスタ液晶表示装置（ＴＦＴ−ＬＣＤ）内部の電子エレメント全てを駆動するためには、ＴＦＴ−ＬＣＤはレベル・シフタによって、コンピュータ系デバイスから来るような入力電圧レベルから出力電圧レベルにシフトしなければならない。ＴＦＴの閾値電圧はＣＭＯＳのそれよりも高いので、従来技術のＴＦＴ−ＬＣＤの殆どは、検出回路を利用して、過剰に低い入力電圧によって起こるレベル・シフタの動作不良を回避している。
【０００３】
　図１は、従来技術のレベル・シフタを示す。図１を参照すると、レベル・シフタの基本的構造は、シフト回路３２、第１検出回路２７、及び第２検出回路２９を含む。シフト回路３２は、１対の入力トランジスタである第１トランジスタ２及び第２トランジスタ４、ならびに１対の負荷トランジスタである第３トランジスタ６及び第４トランジスタ８を含む。第１検出回路２７は、第５トランジスタ１０、第１入力端子１８、及び第１電流源１４を含む。第２検出回路２９は、第６トランジスタ１２、第２入力端子２０、及び第２電流源１６を含む。第１入力端子１８及び第２入力端子２０の入力信号は、相補電圧レベルを必要とする。第５トランジスタ１０及び第６トランジスタ１２は、ここでは、第１トランジスタ２及び第２トランジスタ４の閾値電圧をそれぞれ検出し、第１トランジスタ２及び第２トランジスタ４の動作が適切なモードにあることを維持するように構成されている。このようにして、レベル・シフタは予測通りに動作することができる。
【０００４】
　図２は、従来技術の別のレベル・シフタを示す。図１及び図２に示す基本的構造は、第３トランジスタ６及び第４トランジスタ８のゲート接続が異なることを除いて同一である。図３は、従来技術を更に改良したレベル・シフタを示す。これは、第７トランジスタ１３を追加したことを除いて、図１に示すレベル・シフタと同一である。第７トランジスタ１３及びその特定的な接続方法によって、図３のレベル・シフタは、第２入力端子２０がなくとも、図１及び図２のレベル・シフタの機能を遂行することができる。
データ伝送中に処理すべきデータ量が増々増えつつあるために、ＴＦＴ−ＬＣＤの動作周波数も上昇している。しかしながら、第１トランジスタ２及び第２トランジスタ４が常にアクティブ状態にあるために、前述のレベル・シフタでは速度の向上が制限される。その上、前述のレベル・シフタには、電流源（第１電流源１４及び第２電流源１６）から検出用トランジスタ（第５トランジスタ１０及び第６トランジスタ１２）を介して接地まで至る２本のＤＣ経路がある。これら２本のＤＣ経路のため、レベル・シフタが動作中か否かには関わらず、電源３０が供給されている間は不要な電力消費が生ずる。何故なら、第５トランジスタ１０及び第６トランジスタ１２の接続がこの一定電源を必要とするからである。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
　本発明の目的は、高速、低入力電圧、及び低電力消費という利点のあるレベル・シフタを提供することである。
【課題を解決するための手段】
【０００６】
　本発明は、ＴＦＴ−ＬＣＤに用いるレベル・シフタを提供する。これは、シフト回路及び２つのバイアス回路を含む。シフト回路は、２つの入力トランジスタ及び２つの負荷トランジスタを有し、入力電圧レベルから出力電圧レベルにシフトするように構成されている。各バイアス回路は、シフト回路の一方の入力端子に接続されている入力端子と、いずれかの入力トランジスタの本体に接続され、入力電圧レベルに応じて入力トランジスタの閾値電圧を調節する出力端子とを有する。従って、本発明のレベル・シフタは、高速かつ低入力電圧で正しく動作し、しかもバイアス回路を組み込むことによってＤＣ電力消費を一掃することができる。
【発明を実施するための最良の形態】
【０００７】
　本発明は、ＴＦＴ−ＬＣＤに用いるレベル・シフタを提供する。このレベル・シフタは、少なくとも１つのバイアス回路を含み、入力電圧レベルから出力電圧レベルにシフトするように構成されている。バイアス回路は、入力トランジスタをバイアスすることによって、レベル・シフタ内部の入力トランジスタの閾値電圧を調節することができる。本発明のレベル・シフタは、高周波数において低い入力電圧で動作することができ、しかも電力消費を低減することができる。
【０００８】
　ＴＦＴの閾値電圧は、次の式から導出することができる。
【０００９】
【数１】
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　ここで、γ及びφｆは、特定の半導体プロセスのパラメータ、ＶＳＢはソース及び本体間の電位差、Ｖｔｈ０はＶＳＢ＝０における閾値電圧、そしてＶｔｈは実際の閾値電圧である。上述の式によれば、ＴＦＴの閾値電圧を低下させるには２つの方法がある。一方はγ及びφｆを調節することであり、他方はＶＳＢを変更することである。しかしながら、半導体プロセス・パラメータを調節することによってＴＦＴの閾値電圧を低下させることは、時間及びコストに関して経済的ではない。従って、本発明は、バイアス機能回路をレベル・シフタに組み込み、ＴＦＴの閾値電圧のレベルを入力信号の振幅に依存するようにした。
【００１０】
　本発明のレベル・シフタは、シフト回路及び少なくとも１つのバイアス回路を含む。シフト回路は、２つの入力トランジスタ及び２つの負荷トランジスタを含み、入力電圧レベルから出力電圧レベルにシフトするように構成されている。入力トランジスタは双方ともｎ−チャネルＴＦＴであり、ソース、ドレイン、ゲート、及び本体を有する。負荷トランジスタは双方ともｐ−チャネルＴＦＴであり、ソース、ドレイン、及びゲートを有する。バイアス回路は、入力端子及び出力端子をそれぞれ含み、入力トランジスタの一方の本体をバイアスするように構成されている。出力端子は、入力トランジスタの一方の本体に接続され、入力トランジスタの閾値電圧を変更する。
【００１１】
　図４は、本発明の第１の実施形態例を示す。図４において、シフト回路３２は、第１入力端子１８、第２入力端子２０、第１トランジスタ２、第２トランジスタ４、第３トランジスタ６、及び第４トランジスタ８を含む。第１入力端子１８は、入力電圧レベルを入力するように構成され、第２入力端子２０は、同じ入力電圧レベルを逆位相で入力するように構成されている。第１バイアス回路２６の入力端子３４は、第１入力端子１８及び第２トランジスタ２のゲートに接続されている。第１バイアス回路２６の出力端子３６は、第１トランジスタ２の本体に接続されている。第２バイアス回路２８の入力端子３８は、第
２入力端子２０及び第２トランジスタ４のゲートに接続されている。第２バイアス回路２８の出力端子４０は、第２トランジスタ４の本体に接続されている。第１トランジスタ２及び第２トランジスタ４のソースは、双方共接地されている。第１トランジスタ２のドレインは、第３トランジスタ６のドレインに接続されている。第２トランジスタ４のドレインは、第４トランジスタ８のドレインに接続されている。第３トランジスタ６のゲートは、第３トランジスタ６のドレインに接続されている。第４トランジスタ８のゲートは、第３トランジスタ６のゲートに接続されている。第３トランジスタ６及び第４トランジスタ８のソースは、双方共電源３０に接続されている。第４トランジスタ８のドレインは、第１出力端子２２であり、ここから出力電圧レベルを抽出することができる。
【００１２】
　第１入力端子１８に入力する信号が高（例えば、５Ｖ）であるか、又は第２入力端子２０に入力する信号が低（例えば、０Ｖ）である場合、信号は第１バイアス回路２６及び第２バイアス回路２８をそれぞれ通過し、次いで第１トランジスタ２及び第２トランジスタ４の本体にそれぞれ到達する。信号は、第１トランジスタ２の本体において電位を上昇させ、第２トランジスタの本体において電位を低下させる。上述の式によれば、第１トランジスタ２の閾値電圧は（例えば、３．５Ｖから２Ｖに）低下し、第２トランジスタ４の閾値電圧は（例えば、２Ｖから３．５Ｖに）上昇する。従って、第１トランジスタ２のゲートにおける電位は、その閾値電圧よりも高くなるので、第１トランジスタ２はオンになる。第２トランジスタ４のゲートにおける電位は、その閾値電圧よりも低くなるので、第２トランジスタ４はオフとなる。この動作により、シフト回路３２は増幅器のように動作する。第１出力端子２２の信号（例えば、１２Ｖ）は、第１入力端子１８に入力する信号を増幅する。逆に、第１入力端子１８に入力する信号が低であるか、又は第２入力端子２０に入力する信号が高である場合、第１トランジスタ２の閾値電圧は上昇し、第２トランジスタ４の閾値電圧は低下する。第２トランジスタ２のゲートにおける電位はその閾値電圧よりも低くなるので、第１トランジスタ２はオフとなる。第２トランジスタ４のゲートにおける電位はその閾値電圧よりも高くなるので、第２トランジスタ４はオンとなる。従って、第１出力端子２２における電位は、第２トランジスタ４のドレイン及びソース間の電位差と同じだけ引き下げられ、０Ｖに近づく。以上の説明に基づいて、第１出力端子２２の信号は、第１入力端子１８の信号と同位相で増幅される。
【００１３】
　第１入力端子１８の信号が高であるとき、第１トランジスタ２の本体における電位は、上述の動作を実行するためには高でなければならない。同様に、第１入力端子１８の信号が低であるとき、第１トランジスタ２の本体における電位も同様に低でなければならない。従って、第１バイアス回路２６及び第２バイアス回路２８は、バッファ又は２つの直列接続したインバータによって実施することができる。バイアス回路の構造は、前述の２つに限られる訳ではない。同じ機能を有するスタティック・ロジック回路であればいずれでも、ここでは適当である。
【００１４】
　図５は、本発明の第２の実施形態例を示す。第２の実施形態例の構造は、第３トランジスタ６のゲートが第４トランジスタ８のドレインに接続されていること、及び第４トランジスタ８のゲートが第３トランジスタ６のドレインに接続されていることを除いて、図４に示した第１の実施形態例と同一である。これらの接続の結果、第２出力端子２４が形成され、その出力は、第１出力端子２２の出力信号と同一となるが、位相は逆である。
【００１５】
　図６は、本発明の第３の実施形態例を示す。第３の実施形態例の構造も、第２トランジスタ４のゲート及び本体双方が第２バイアス回路２８の出力端子４０に接続されていていること、ならびに第２バイアス回路２８の入力端子３８が第１入力端子１８に接続されていることを除いて、第１の実施形態例と同一である。このように接続を変更することによって、レベル・シフタは第１入力端子２０がなくても動作することができ、従って、第３の実施形態例は、入力信号が１つのみのデバイスにも適用することができる。第２及び第
３の実施形態例の動作解析は、前述した第１の実施形態例と同一である。
【００１６】
　本発明のレベル・シフタは、前述のバイアス回路を組み込むことによって、入力トランジスタの閾値電圧を調節することができるので、入力信号のレベルが変化している間に閾値電圧を調節することができる。従って、本発明のレベル・シフタは、低電圧環境、即ち、高周波数において動作することができ、しかもバイアス回路にスタティック・ロジック回路を用いた場合に生ずるＤＣの消費もなくすることができる。
【図面の簡単な説明】
【００１７】
【図１】従来技術のレベル・シフタの回路を示す図。
【図２】従来技術の別のレベル・シフタの回路を示す図。
【図３】従来技術の別のレベル・シフタの回路を示す図。
【図４】本発明による第１の実施形態例の回路を示す図。
【図５】本発明による第２の実施形態例の回路を示す図。
【図６】本発明による第３の実施形態例の回路を示す図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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