(57)【要約】【課題】半導体基板上に設けた障壁層に不純物をそれぞれドーピングしてゲート領域を形成したしきい値電圧の異なるD-FETとE-FETとを具備する半導体装置の製造方法及び半導体装置において、しきい値電圧の調整が容易であって、高歩留まりで製造可能なとした半導体装置の製造方法及び半導体装置を提供する。【解決手段】D-FETの障壁層上面にのみしきい値電圧を調整するための調整層を設けて障壁層のゲートコンタクト層の嵩上げを行い、不純物をドーピングして埋め込みゲート領域を形成する。特に、調整層には、障壁層よりもエッチングレートの大きいものを使用する。さらに、調整層には、障壁層よりもバンドギャップの小さいものを使用する。【選択図】    図１
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【特許請求の範囲】
【請求項１】
半導体基板上に設けた障壁層に不純物をそれぞれドーピングしてゲート領域を形成したしきい値電圧の異なる第１のトランジスタと第２のトランジスタを具備する半導体装置の製造方法において、
前記第１のトランジスタの前記障壁層上面にのみしきい値電圧を調整するための調整層を設けて、前記不純物をドーピングすることを特徴とする半導体装置の製造方法。
【請求項２】
前記調整層のエッチングレートを、前記障壁層のエッチングレートよりも大きくしていることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記調整層のバンドギャップを、前記障壁層のバンドギャップよりも小さくしていることを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。
【請求項４】
半導体基板上に設けた障壁層に不純物をそれぞれドーピングしてゲート領域を形成したしきい値電圧の異なる第１のトランジスタと第２のトランジスタを具備する半導体装置において、
前記第１のトランジスタの前記障壁層上面にのみ、しきい値電圧を調整するための調整層を設けたことを特徴とする半導体装置。
【請求項５】
前記調整層のエッチングレートを、前記障壁層のエッチングレートよりも大きくしたことを特徴とする請求項４記載の半導体装置。
【請求項６】
前記調整層のバンドギャップを、前記障壁層のバンドギャップよりも小さくしたことを特徴とする請求項４または請求項５に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置の製造方法及びその方法で製造した半導体装置に関するものであって、特に２種類の異なる接合型高電子移動度トランジスタを具備する半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
近年、携帯電話等の移動体通信に用いている高周波用ＩＣであるＭＭＩＣ(Microwave Monolithic IC)においては、デジタル制御回路を内蔵したＲＦスイッチＩＣやＤＣスイッチ付ＬＡＮなど付加価値を高めたものが要求されている。
【０００３】
特に、ロジック回路を内蔵したスイッチＩＣは、ワンチップで複数の信号経路を制御でき、しかも外部端子を削減できることによって同スイッチＩＣを用いた機器の小型化が可能であり、スイッチＩＣの主流となってきている。
【０００４】
このような機能を持つスイッチＩＣをモノリシックに実現するためには、互いに異なるしきい値電圧を有する２種類のトランジスタを同一チップ上に形成することが必要不可欠であり、スイッチＩＣ回路では、２種類のトランジスタとして、デプリーション型電界効果トランジスタ（以下「Ｄ−ＦＥＴ」とする）と、エンハンスメント型電界効果トランジスタ（以下「Ｅ−ＦＥＴ」とする）を用いている。
【０００５】
特に、ＭＭＩＣのデバイスとして主流になりつつある高電子移動度トランジスタ（通称ＨＥＭＴ：High Electron Mobility Transistor）のうち、Ｐ型埋込みゲート構造を採用することで高性能化を図った接合型高電子移動度トランジスタ(通称ＪＨＥＭＴ：Junction ＨＥＭＴ)においては、図８の断面模式図に示すようにＤ−ＦＥＴとＥ−ＦＥＴとを形成して、Ｄ−ＦＥＴとＥ−ＦＥＴとを混載した半導体装置を形成している。
【０００６】
すなわち、この半導体装置では、ガリウム・ヒ素（以下「GaAs」とする）からなる半導体基板100上に、エピタキシャル成長によって、アンドープのGaAsからなるバッファ層110、アンドープのGaAsからなるチャネル層120、アルミニウム・ガリウム・ヒ素（以下「AlGaAs」という）からなる障壁層130を順次積層し、障壁層130上面に絶縁膜140を成膜して、Ｄ−ＦＥＴ及びＥ−ＦＥＴのゲート領域部分における絶縁膜140を除去してＤ−ＦＥＴゲート用開口部150d及びＥ−ＦＥＴゲート用開口部150eを形成し、この各開口部150d,150eから障壁層130にｐ型不純物を注入・拡散させてドーピングをおこなうことによりＤ−ＦＥＴ埋込みゲート領域160d及びＥ−ＦＥＴ埋込みゲート領域160eを形成し、各埋込みゲート領域160d,160eに接合させてＤ−ＦＥＴゲート電極170d及びＥ−ＦＥＴゲート電極170eを形成し、その後、Ｄ−ＦＥＴ及びＥ−ＦＥＴのソース領域部分及びドレイン領域部分における絶縁膜140を除去して、ソース電極180d,180eとドレイン電極190d,190eとをそれぞれ形成している。
【０００７】
Ｄ−ＦＥＴとＥ−ＦＥＴとの間は、バッファ層110と、チャネル層120と、障壁層130とを積層して形成した後に、エッチングによって障壁層130と、チャネル層120と、バッファ層110とを順次除去することにより、Ｄ−ＦＥＴとＥ−ＦＥＴとの素子間分離を行っている。
【０００８】
障壁層130は、特に、アンドープのAlGaAsからなるスペーサ層130aと、ｎ型不純物をドープしたAlGaAsからなる電子供給層130bと、アンドープのAlGaAsからなるゲートコンタクト層130cとを順次積層して構成している。
【０００９】
Ｄ−ＦＥＴとＥ−ＦＥＴとにおいてしきい値電圧を異ならせるために、Ｅ−ＦＥＴでは、ｐ型不純物のドーピングによるＥ−ＦＥＴ埋込みゲート領域160eの形成前に、エッチングによってゲートコンタクト層130cの薄膜化を行っている。
【００１０】
すなわち、絶縁膜140にＤ−ＦＥＴゲート用開口部150d及びＥ−ＦＥＴゲート用開口部150eを形成する際に、はじめにＥ−ＦＥＴゲート用開口部150eを形成し、所要のエッチング液を用いてゲートコンタクト層130cのウエットエッチングを行ってゲートコンタクト層130cのＥ−ＦＥＴ埋込みゲート領域160eとなる部分の膜厚を薄くしている。
【００１１】
その後、Ｄ−ＦＥＴゲート用開口部150dを形成し、各開口部150d,150eからｐ型不純物を注入して拡散させることによりドーピングを行い、Ｄ−ＦＥＴ埋込みゲート領域160dとＥ−ＦＥＴ埋込みゲート領域160eとを１回の拡散プロセスで同時に形成している。
【００１２】
このように、Ｅ−ＦＥＴにおいてはゲートコンタクト層130cの薄膜化を行ったことにより、Ｅ−ＦＥＴ埋込みゲート領域160eから電子供給層130bまでの距離を、Ｄ−ＦＥＴにおけるＤ−ＦＥＴ埋込みゲート領域160dから電子供給層130bまでの距離よりも小さくし、Ｅ−ＦＥＴとＤ−ＦＥＴとのしきい値電圧を異ならせている（例えば、特許文献１参照。）。
【００１３】
【特許文献１】
特開平２−１４８７４０号公報
【００１４】
【発明が解決しようとする課題】
しかしながら、上記したように、Ｅ−ＦＥＴのゲートコンタクト層を、薬液等によるエッチングによって薄膜化した場合には、エッチングの厳密な制御が困難であるために、エッチング後におけるゲートコンタクト層の膜厚にバラツキが生じやすく、Ｅ−ＦＥＴのしきい値電圧を安定化させることが困難であるという問題があった。特に、このようにＥ−ＦＥＴのしきい値電圧が不安定となることにより、製品の歩留まりを向上させることが困難となっていた。
【００１５】
【課題を解決するための手段】
そこで、本発明の半導体装置の製造方法では、半導体基板上に設けた障壁層に不純物をそれぞれドーピングしてゲート領域を形成したしきい値電圧の異なる第１のトランジスタと第２のトランジスタを具備する半導体装置の製造方法において、第１のトランジスタの障壁層上面にのみしきい値電圧を調整するための調整層を設けて不純物をドーピングすることとした。
【００１６】
さらには、調整層のエッチングレートを障壁層のエッチングレートよりも大きくしていること、調整層のバンドギャップを障壁層のバンドギャップよりも小さくしていることにも特徴を有するものである。
【００１７】
また、本発明の半導体装置では、半導体基板上に設けた障壁層に不純物をそれぞれドーピングしてゲート領域を形成したしきい値電圧の異なる第１のトランジスタと第２のトランジスタを具備する半導体装置において、第１のトランジスタの前記障壁層上面にのみ、しきい値電圧を調整するための調整層を設けた半導体装置とした。
【００１８】
さらには、調整層のエッチングレートを障壁層のエッチングレートよりも大きくしたこと、調整層のバンドギャップを障壁層のバンドギャップよりも小さくしたことにも特徴を有するものである。
【００１９】
【発明の実施の形態】
本発明の半導体装置の製造方法では、しきい値電圧の異なる第１のトランジスタと第２のトランジスタのうち、一方のトランジスタの障壁層上面にのみしきい値電圧を調整するための調整層を設けることにより障壁層の実質的な嵩上げを行い、この調整層による嵩上げを利用してしきい値電圧を調整するものである。
【００２０】
すなわち、従来のようにエッチングによって障壁層の厚みを制御するのではなく、障壁層の上面に選択的に追加積層した調整層の厚みによって障壁層の厚みを制御して、しきい値電圧を決定している埋込みゲート電極領域と障壁層内のゲートコンタクト層との距離を制御することにより、しきい値電圧の高精度の調整が可能であり、しかも製造バラツキを抑制することができ、歩留まりの向上を図ることができる。
【００２１】
かかる製造方法で製造したしきい値電圧の異なるＤ−ＦＥＴとＥ−ＦＥＴを具備する半導体装置は、図１の断面模式図に示すように、半導体基板10の上面にバッファ層１、チャネル層２、障壁層３を順次積層してＤ−ＦＥＴの形成領域とＥ−ＦＥＴの形成領域とをそれぞれ形成し、Ｄ−ＦＥＴの障壁層３の上面にのみ調整層30を積層しているものである。
【００２２】
そして、全体を絶縁膜４で被覆して、この絶縁膜４に形成したＤ−ＦＥＴゲート用開口部5d及びＥ−ＦＥＴゲート用開口部5eから障壁層３に不純物を注入・拡散させることにより、Ｄ−ＦＥＴ埋込みゲート領域6d及びＥ−ＦＥＴ埋込みゲート領域6eを形成している。
【００２３】
Ｄ−ＦＥＴ側では障壁層３の上面に調整層30を設けたことによって、Ｄ−ＦＥＴ埋込みゲート領域6dから障壁層３内の電子供給層3bまでの距離を、Ｅ−ＦＥＴのＥ−ＦＥＴ埋込みゲート領域6eから障壁層３内の電子供給層3bまでの距離よりも大きくすることができ、この距離の差を利用してＤ−ＦＥＴとＥ−ＦＥＴのしきい値電圧を異ならせている。
【００２４】
ここで、障壁層３内のゲートコンタクト層3cは、Ｅ−ＦＥＴが所定のしきい値電圧となるのに適した厚みとし、調整層30は、同調整層30をゲートコンタクト層3c上に積層することによりＤ−ＦＥＴが所定のしきい値電圧となることができる厚みとしている。
【００２５】
以下において、この半導体装置の製造方法を詳細に説明する。
【００２６】
（１）エピタキシャル成長による所要の層の形成
まず、図２に示すように、GaAsからなる半導体基板10上に、エピタキシャル成長によってアンドープのGaAsからなるバッファ層１、アンドープのGaAsからなるチャネル層２、AlGaAsからなる障壁層３を順次積層する。
【００２７】
特に、障壁層３は、アンドープのAlGaAsからなるスペーサ層3aと、ｎ型不純物をドープしたAlGaAsからなる電子供給層3bと、アンドープのAlGaAsからなるゲートコンタクト層3cを順次積層した３層構造で構成している。電子供給層3cにドープするｎ型不純物としては、例えばシリコンが一般的である。特に、ゲートコンタクト層3cは、前述したように、Ｅ−ＦＥＴが所定のしきい値電圧をなるのに適した厚みとする。
【００２８】
障壁層３の形成後、同障壁層３の上面には、エピタキシャル成長によってアンドープのGaAsからなる調整層30を形成する。
【００２９】
調整層30には、後述するように、障壁層３のゲートコンタクト層3cとエッチングレートの異なるものを用いることが望ましく、特に、調整層30には、ゲートコンタクト層3cよりもエッチングレートの大きいものを用いることが望ましい。また、調整層30には、後述するように、ゲートコンタクト層3cのバンドギャップよりも小さいバンドギャップとなるものを用いることが望ましい。これらのことを勘案して、調整層30をGaAsとしている。
【００３０】
調整層30は、前述したように、同調整層30をゲートコンタクト層3c上に積層することによりＤ−ＦＥＴが所定のしきい値電圧となることができる厚みとしており、同調整層30を、例えばＭＢＥ(Molecular Beam Epitaxiy)や、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）でエピタキシャル成長させることにより、ナノメートルオーダーの精度で膜厚を確実に制御することができる。
【００３１】
調整層30の形成後、同調整層30の上面にはレジストを塗布し、既知のフォトリソグラフィー技術を用いて所要パターンによるパターンニングを行ってレジストパターン31を形成する。
【００３２】
（２）素子間分離とＥ−ＦＥＴ側の調整層30除去
前記のレジストパターン31は、Ｄ−ＦＥＴとＥ−ＦＥＴとの素子間分離、あるいは半導体基板10上のその他の素子との素子間分離を行うためのものであり、同レジストパターン31を用いて、素子を形成する領域以外のエピタキシャル成長により形成した各層をエッチングすることによって、図３に示すように素子間分離を行う。ここで、エッチング液には、例えばリン酸と過酸化水素水と水の混合液を用いることができる。素子間分離は、エッチングによって行う場合だけでなく、ホウ素等をイオン注入して素子間分離膜を形成することによって行ってもよい。
【００３３】
その後、Ｅ−ＦＥＴの形成領域上面のレジストパターン31を除去し、エッチングによって、図３に示すようにＥ−ＦＥＴの形成領域における障壁層３上面の調整層30を除去する。これによって、Ｄ−ＦＥＴ側の形成領域の障壁層３上面にのみ調整層30を残存させる。
【００３４】
調整層30のエッチングには、エッチング液として例えばクエン酸を用いることができる。前述したように調整層30は障壁層３のゲートコンタクト層3cよりもエッチングレートを大きくしていることによって、調整層30をエッチングによって除去した後、調整層30下面のゲートコンタクト層3cが露出することによって自動的にエッチングを止めることができ、調整層30のみを確実に除去することができる。
【００３５】
Ｅ−ＦＥＴの形成領域上面の調整層30を除去した後、Ｄ−ＦＥＴの形成領域上面に残存したレジストパターン31を除去する。
【００３６】
（３）絶縁膜４の形成
Ｅ−ＦＥＴの形成領域上面にのみ残存させた調整層30を露出させた後、ＣＶＤ（Chemical Vapor Deposition）によって、半導体基板10上面に窒化珪素からなる絶縁膜４を成膜する。
【００３７】
絶縁膜４の成膜後、同絶縁膜４の上面にはレジストを塗布し、既知のフォトリソグラフィー技術を用いて所要パターンによるパターンニングを行って、図４に示すようにＤ−ＦＥＴの形成領域にＤ−ＦＥＴゲート用開口部5dを形成するための開口パターン32dと、Ｅ−ＦＥＴの形成領域にＥ−ＦＥＴゲート用開口部5eを形成するための開口パターン32eとを設けたレジストパターン32を形成する。
【００３８】
（４）ゲート用開口部の形成
レジストパターン32の形成後、同レジストパターン32を用いてＲＩＥ（Reactive Ion Etching）により絶縁膜４をパターンニングして、図５に示すように、Ｄ−ＦＥＴの形成領域の絶縁膜４にＤ−ＦＥＴゲート用開口部5dを形成するとともに、Ｅ−ＦＥＴの形成領域の絶縁膜４にＥ−ＦＥＴゲート用開口部5eを形成する。
【００３９】
Ｄ−ＦＥＴゲート用開口部5d及びＥ−ＦＥＴゲート用開口部5eの形成後、レジストパターン32は除去する。
【００４０】
（５）埋込みゲート領域の形成
レジストパターン32を除去した後、絶縁膜４をマスクとして、例えば気相拡散法によりｐ型不純物である亜鉛ZnをＤ−ＦＥＴゲート用開口部5d及びＥ−ＦＥＴゲート用開口部5eから障壁層３に注入・拡散させ、図６に示すように、Ｄ−ＦＥＴ埋込みゲート領域6d及びＥ−ＦＥＴ埋込みゲート領域6eを形成する。
【００４１】
このとき、Ｄ−ＦＥＴ側では、Ｄ−ＦＥＴゲート用開口部5dから注入したｐ型不純物の拡散にともなって、まず、ｐ型不純物は調整層30内を拡散して調整層30に調整層内埋込みゲート領域6d'を形成し、次いで、調整層30を通過して障壁層３のゲートコンタクト層3cに達したｐ型不純物が同ゲートコンタクト層3c内をさらに拡散して、ゲートコンタクト層3c内にＤ−ＦＥＴ埋込みゲート領域6dを形成している。
【００４２】
このように、Ｄ−ＦＥＴ側では、はじめに調整層30においてｐ型不純物が拡散し、次いでゲートコンタクト層3cでｐ型不純物が拡散するため、Ｄ−ＦＥＴ埋込みゲート領域6dから障壁層３内の電子供給層3bまでの距離を、Ｅ−ＦＥＴのＥ−ＦＥＴ埋込みゲート領域6eから障壁層３内の電子供給層3bまでの距離よりも大きくすることができ、この距離の差を利用してＤ−ＦＥＴとＥ−ＦＥＴのしきい値電圧を異ならせている。
【００４３】
したがって、調整層30の厚みを制御することによって、Ｄ−ＦＥＴとＥ−ＦＥＴのしきい値電圧に任意の大きさの差を与えることができる。しかも、前述したように調整層30はナノメートルオーダーの精度で膜厚制御ができ、またゲートコンタクト層3cの膜厚も同様に制御することができるので、高精度でＤ−ＦＥＴとＥ−ＦＥＴのしきい値電圧を設定することができる。
【００４４】
（６）ゲート電極の形成
Ｄ−ＦＥＴ埋込みゲート領域6d及びＥ−ＦＥＴ埋込みゲート領域6eの形成後、例えばチタン、白金及び金を順次蒸着し、パターン形成することによって、図７に示すように、Ｄ−ＦＥＴ埋込みゲート領域6dに接合させてＤ−ＦＥＴゲート電極7dを形成するとともに、Ｅ−ＦＥＴ埋込みゲート領域6eに接合させてＥ−ＦＥＴゲート電極7eを形成する。
【００４５】
（７）ソース電極及びドレイン電極の形成
Ｄ−ＦＥＴゲート電極7d及びＥ−ＦＥＴゲート電極7eの形成後、図示しないレジストパターンを用いて、Ｄ−ＦＥＴの形成領域におけるソース領域部分及びドレイン領域部分における絶縁膜４を除去して所要の開口部を形成するとともに、Ｅ−ＦＥＴの形成領域におけるソース領域部分及びドレイン領域部分における絶縁膜４を除去して所要の開口部を形成し、この開口部を利用して、図１に示すように、Ｄ−ＦＥＴの形成領域では調整層30に接合させてＤ−ＦＥＴソース電極8dとＤ−ＦＥＴドレイン電極9dを形成するとともに、Ｅ−ＦＥＴの形成領域では障壁層３のゲートコンタクト層3cに接合させてＥ−ＦＥＴソース電極8eとＥ−ＦＥＴドレイン電極9eを形成する。
【００４６】
その後、必要に応じて図示しない絶縁層や導通用配線を形成して半導体装置を形成する。
【００４７】
ＦＥＴの特性として、障壁層３の厚さはスイッチＩＣの挿入損に大きな影響を与えるオン抵抗と相関があることが知られており、障壁層３はできるだけ薄く形成することが望ましい。すなわち、Ｄ−ＦＥＴにおいて調整層30を設けることはＤ−ＦＥＴのオン抵抗を増大させることとなるが、前述したように、調整層30には障壁層３よりもバンドギャップの小さいものを用いることにより、オン抵抗の増大を抑制でき、Ｄ−ＦＥＴの特性低下を抑制できる。
【００４８】
【発明の効果】
請求項１記載の発明によれば、しきい値電圧の異なる第１のトランジスタと第２のトランジスタのうち、第１のトランジスタの障壁層上面にのみしきい値電圧を調整するための調整層を設けて不純物をドーピングすることによって、異なるしきい値電圧を有するトランジスタを具備した半導体装置を、しきい値電圧を高精度に制御しながら容易に製造することができ、同半導体装置の歩留まりを向上させることができる。
【００４９】
請求項２記載の発明によれば、調整層のエッチングレートを障壁層のエッチングレートよりも大きくしていることによって、調整層を設けないトランジスタにおいては、障壁層上面に設けた調整層をエッチングによって容易にかつ確実に除去することができ、複雑な製造工程とすることなく一方のトランジスタには調整層を設けるとともに、他方のトランジスタには調整層を設けないようにすることができる。特に、一方のトランジスタでは、一旦形成した調整層を確実に除去することができるので、しきい値電圧の調整を精度よく行うことができる。
【００５０】
請求項３記載の発明によれば、調整層のバンドギャップを障壁層のバンドギャップよりも小さくしていることによって、調整層を設けたトランジスタにおいて、調整層を設けることによって増大するオン抵抗の影響を抑制することができ、同トランジスタの特性低下を抑制できる。
【００５１】
請求項４記載の発明によれば、しきい値電圧の異なる第１のトランジスタと第２のトランジスタのうち、第１のトランジスタの障壁層上面にのみしきい値電圧を調整するための調整層を設けたことによって、請求項１記載の発明と同様に、異なるしきい値電圧を有するトランジスタを具備した半導体装置を、しきい値電圧を高精度に制御しながら容易に製造することができ、同半導体装置の歩留まりを向上させることができる。
【００５２】
請求項５記載の発明によれば、調整層のエッチングレートを障壁層のエッチングレートよりも大きくしたことによって、請求項２記載の発明と同様に、調整層を設けないトランジスタにおいては、障壁層上面に設けた調整層をエッチングによって容易にかつ確実に除去することができ、複雑な製造工程とすることなく一方のトランジスタには調整層を設けるとともに、他方のトランジスタには調整層を設けないようにすることができる。特に、一方のトランジスタでは、一旦形成した調整層を確実に除去することができるので、しきい値電圧の調整を精度よく行うことができる。
【００５３】
請求項６記載の発明によれば、調整層のバンドギャップを障壁層のバンドギャップよりも小さくしたことによって、請求項３記載の発明と同様に、調整層を設けたトランジスタにおいて、調整層を設けることによって増大するオン抵抗の影響を抑制することができ、同トランジスタの特性低下を抑制できる。
【図面の簡単な説明】
【図１】本発明にかかる半導体装置の断面模式図である。
【図２】本発明にかかる半導体装置の断面模式図による製造工程説明図である。
【図３】本発明にかかる半導体装置の断面模式図による製造工程説明図である。
【図４】本発明にかかる半導体装置の断面模式図による製造工程説明図である。
【図５】本発明にかかる半導体装置の断面模式図による製造工程説明図である。
【図６】本発明にかかる半導体装置の断面模式図による製造工程説明図である。
【図７】本発明にかかる半導体装置の断面模式図による製造工程説明図である。
【図８】従来の半導体装置の断面模式図である。
【符号の説明】
10  半導体基板
１  バッファ層
２  チャネル層
３  障壁層
3a  スペーサ層
3b  電子供給層
3c  ゲートコンタクト層
30  調整層
４  絶縁膜
5d  Ｄ−ＦＥＴゲート用開口部
5e  Ｅ−ＦＥＴゲート用開口部
6d  Ｄ−ＦＥＴ埋込みゲート領域
6d' 調整層内埋込みゲート領域
6e  Ｅ−ＦＥＴ埋込みゲート領域
7d  Ｄ−ＦＥＴゲート電極
7e  Ｅ−ＦＥＴゲート電極
8d  Ｄ−ＦＥＴソース電極
8e  Ｅ−ＦＥＴソース電極
9d  Ｄ−ＦＥＴドレイン電極
9e  Ｅ−ＦＥＴドレイン電極
【図１】
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【図２】
2004214263.tif 000004
【図３】
2004214263.tif 000005
【図４】
2004214263.tif 000006
【図５】
2004214263.tif 000007
【図６】
2004214263.tif 000008
【図７】
2004214263.tif 000009
【図８】
2004214263.tif 000010