(57)【要約】【課題】ＰＷＭ方式のパワーアンプにおいて、信号処理部と、負荷側に設けることが可能な出力部とに分け、その間を信号線などの伝送路で接続する場合に、その伝送路の数を１／２以下にする。【解決手段】パルス幅の最大値を、パルス幅変調信号形成用の基準周期の１／２以下として、入力信号のレベルを示す第１のＰＷＭ信号と、入力信号のレベルの補数を示す第２のＰＷＭ信号とを形成するＰＷＭ信号形成回路を、入力信号の数分設ける。各ＰＷＭ信号形成回路からの第１および第２のＰＷＭ信号から、互いにパルス幅期間が重ならない信号を生成し、それらの信号を合成することにより、複数の入力信号についてのＰＷＭ信号を多重化することができるようにする。【選択図】        図１
2004186952.tif 000002
【特許請求の範囲】
【請求項１】
パルス幅の最大値を、パルス幅変調信号形成用の基準周期の１／２以下として、第１の入力信号のレベルを示す第１のパルス幅変調信号と、前記第１の入力信号のレベルの補数を示す第２のパルス幅変調信号とを形成する第１のパルス幅変調信号形成回路と、
パルス幅の最大値を前記基準周期の１／２以下として、第２の入力信号のレベルを示す第３のパルス変調信号と、前記第２の入力信号のレベルの補数を示す第４のパルス変調信号とを形成する第２のパルス幅変調信号形成回路と、
前記第１および第２のパルス幅変調信号と第３および第４のパルス幅変調信号とを合成して、一つの出力信号とする合成エンコード回路と、
前記合成エンコード回路からの前記出力信号を受けて、前記第１の入力信号に対応するパルス幅変調信号と、前記第２の入力信号に対応するパルス幅変調信号とに分離する分離デコード回路と、
１対のスイッチング素子がプッシュプル接続されて構成されたものであって、前記分離デコード手段からの前記第１の入力信号に対応するパルス幅変調信号を受け、第１の負荷をドライブするための第１のプッシュプル回路と、
１対のスイッチング素子がプッシュプル接続されて構成されたものであって、前記分離デコード手段からの前記第２の入力信号に対応するパルス幅変調信号を受け、第２の負荷をドライブするための第２のプッシュプル回路と、
を備え、
前記合成エンコード回路は、
前記第１のパルス幅変調信号と、前記第２のパルス幅変調信号を反転した状態の信号とを、前記基準周期毎に交互に選択して形成した前記第１の入力信号に対応するパルス幅変調信号を生成する第１の合成手段と、
前記第３のパルス幅変調信号と、前記第４のパルス幅変調信号を反転した状態の信号とを、前記基準周期毎に交互に選択して形成した前記第２の入力信号に対応するパルス幅変調信号を生成する第２の合成手段と、
前記第１の合成手段からの前記第１の入力信号に対応するパルス幅変調信号と、前記第２の合成手段からの前記第２の入力信号に対応するパルス幅変調信号とを合成して前記出力信号を生成する第３の合成手段と、を備え、前記分離デコード回路は、
前記基準周期の信号に基づいて、前記合成エンコード回路からの前記出力信号から、前記第１の入力信号に対応するパルス幅変調信号と、前記第２の入力信号に対応するパルス幅変調信号とを分離する手段を備えることを特徴とするパワーアンプ装置。
【請求項２】
２ｎ個の入力信号のそれぞれに対応して設けられ、パルス幅の最大値をパルス幅調信号の形成基準周期の１／２ｎ（ｎは１以上の整数）以下として、対応して入力される前記入力信号のレベルを示す第１のパルス幅変調信号と、前記入力信号のレベルの補数を示す第２のパルス幅変調信号とを形成する２ｎ個のパルス幅変調信号形成回路と、
前記２ｎ個のパルス幅変調信号形成回路のそれぞれからの前記第１のパルス幅変調信号と前記第２のパルス幅変調信号を反転した状態の信号とをすべて受けて、前記２ｎ個の入力信号についての、一つの出力信号を出力する合成エンコード回路と、
前記合成エンコード回路からの前記出力信号を受けて、前記２ｎ個の入力信号のそれぞれに対応する２ｎ個の入力信号対応パルス幅変調信号を分離して得る分離デコード回路と、
１対のスイッチング素子がプッシュプル接続されて構成されたものであって、前記分離デコード手段からの一つの前記入力信号に対応するパルス幅変調信号を受け、負荷をドライブするための２ｎ個のプッシュプル回路と、
を備え、
前記２ｎ個の入力信号はｎ対に分けると共に、前記パルス幅変調信号の形成タイミングは、各対の入力信号に対応する２つの前記パルス幅変調信号形成回路においては同一とするが、他の対の入力信号に対する前記パルス幅変調信号形成回路間では、（基準周期／ｎ）以上異なるタイミングとし、
前記合成エンコード回路は、
第１のパルス幅変調信号と、前記第２のパルス幅変調信号を反転した状態の信号とを、当該第１および第２のパルス幅変調信号を形成したパルス幅変調信号形成回路でのパルス幅変調信号形成タイミングに応じた前記基準周期毎に交互に選択して前記入力信号対応パルス幅変調信号を生成するものであって、前記対の入力信号に対しては、前記基準周期毎の交互の選択を、前記第１のパルス幅変調信号と、前記第２のパルス幅変調信号とで、逆転するようにする２ｎ個の第１の合成手段と、
前記２ｎ個の合成手段からの前記２ｎ個の前記入力信号対応パルス幅変調信号を合成して前記出力信号を生成する第２の合成手段と、を備え、前記分離デコード回路は、前記基準周期の信号に基づいて、前記合成エンコード手段からの前記出力信号から、前記２ｎ個の入力信号に対応する前記入力信号対応パルス幅変調信号を分離する手段とを備えることを特徴とするパワーアンプ装置。
【請求項３】
請求項１または請求項２に記載のパワーアンプ装置において、
前記合成エンコード回路と、前記分離デコード回路との間で分けられて、２個の筐体内に前記各回路が設けられ、
前記２個の筐体の間では、前記合成エンコード回路の出力信号が前記分離デコード回路に供給される伝送路と、前記基準周期を示すための信号の伝送路とが接続されることを特徴とするパワーアンプ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、例えば複数個のスピーカユニットで構成されるアレースピーカを駆動する場合に適用して好適なパワーアンプ装置に関する。
【０００２】
【従来の技術】
複数個のスピーカユニットが１次元的に、あるいは２次元的に配列され、パネル型に構成されたアレースピーカを、例えばリスニングポジションの正面前方に配置し、このアレースピーカのみで、２チャンネル以上の音響再生を行なうスピーカシステムが提案されている（例えば、特開平９−２３３５８８号公報（特許文献１）や特開平６−２０５４９６号公報（特許文献２）参照）。
【０００３】
このシステムは、アレースピーカより放射される音波をビーム状の指向性として、リスナの側方の壁面、後方の壁面、天井などに反射させてリスナに到達させ、あたかも、最後に音波が反射された壁の方向に音源があるように知覚させるもので、リスナ前方に配置される１パネルのアレースピーカだけで、あらゆる方向への音像定位が可能となる。
【０００４】
図７は、このアレースピーカの駆動回路の１チャンネル分を示すものであり、この例のアレースピーカ３００は、ｎ（ｎは１以上の整数）個のスピーカユニットＳＰ１，ＳＰ２，ＳＰ３，・・・，ＳＰｎからなる。
【０００５】
このアレースピーカの駆動回路においては、アレースピーカ３００を構成する複数個のスピーカユニットＳＰ１，ＳＰ２，ＳＰ３，・・・，ＳＰｎのそれぞれから放射される音波の位相（または遅延時間）および振幅を調整することにより、所望のビーム状の指向特性を形成したり、音場の一点に音波を集中（フォーカス）させたり、逆に音場の一点で音波を相殺（キャンセル）させたりすることが可能である。
【０００６】
入力音声信号は、入力端子Ｓｉｎを通じて指向性形成用信号生成回路１００を構成する複数個のフィルタ回路１０１，１０２，１０３，・・・，１０ｎのそれぞれに供給される。フィルタ回路１０１，１０２，１０３，・・・，１０ｎのそれぞれは、複数個のスピーカユニットＳＰ１，ＳＰ２，ＳＰ３，・・・，ＳＰｎのそれぞれに対応して設けられているものである。
【０００７】
フィルタ回路１０１，１０２，１０３，・・・，１０ｎのそれぞれは、入力音声信号に対して、位相（または遅延時間）および振幅を調整するもので、簡単な構成としては、単なる遅延器、移相器、アッテネータのいずれか１つだけで構成される場合もある。もちろん、周波数ごとにその位相（または遅延時間）および振幅を調整する場合には、ＦＩＲ（Ｆｉｎｉｔｅ  Ｉｍｐｕｌｓｅ  Ｒｅｓｐｏｎｓｅ）フィルタやＩＩＲ（Ｉｎｆｉｎｉｔｅ  Ｉｍｐｕｌｓｅ  Ｒｅｓｐｏｎｓｅ）フィルタなど公知のデジタルフィルタが用いられる。
【０００８】
フィルタ回路１０１，１０２，１０３，・・・，１０ｎのそれぞれで所望の遅延時間や振幅が調整されたそれぞれのスピーカユニット駆動用信号は、パワーアンプセット（パワーアンプ装置）２００において、それぞれパワーアンプ２０１，２０２，２０３，・・・，２０ｎを介してスピーカユニットＳＰ１，ＳＰ２，ＳＰ３，・・・，ＳＰｎのそれぞれに供給されて、それぞれのスピーカユニット駆動用信号に応じた音波が、スピーカユニットＳＰ１，ＳＰ２，ＳＰ３，・・・，ＳＰｎのそれぞれから放射される。
【０００９】
この場合に、アレースピーカ３００においては、複数個のスピーカユニットＳＰ１，ＳＰ２，ＳＰ３，・・・，ＳＰｎのそれぞれから放射された音波が空間上で相互に影響（合成や干渉）し合って、所望の指向特性や音場特性が形成される。指向性形成用信号生成回路１００を構成するフィルタ回路１０１，１０２，１０３，・・・，１０ｎのそれぞれのフィルタ係数が調整されて、位相（または遅延）および振幅が調整されて、前記指向特性や音場特性が得られるようにされる。
【００１０】
ところで、パワーアンプセット２００を構成する複数個のパワーアンプのそれぞれは、通常のアナログ型のパワーアンプを用いることもできるが、指向性形成用信号生成回路１００のフィルタ回路１０１，１０２，１０３，・・・，１０ｎのそれぞれをデジタルフィルタで構成した場合、各フィルタ回路の出力をアナログ信号に変換するＤ／Ａ変換器がスピーカユニットの個数だけ必要であり、また、消費電力も大きなものとなってしまう。さらに信号系にアナログ部が多数近接して配列することにより、信号同士の干渉や雑音の混入など不利な点も多い。
【００１１】
そこで、パワーアンプセット２００の複数のパワーアンプのそれぞれとしては、デジタル信号のまま電力増幅が可能で、その電力消費も低くできるデジタルスイッチングアンプの利用が考えられる。このデジタルスイッチングアンプの一例として、ＰＷＭ（Ｐｕｌｓｅ  Ｗｉｄｔｈ  Ｍｏｄｕｌａｔｉｏｎ；パルス幅変調）方式を採用したパワーアンプが提案されている（例えば特開２００２−１５８５４３号公報（特許文献３）参照）。
【００１２】
図８に、ＰＷＭ方式のパワーアンプの構成例を示す。この図８は、例として、図７のパワーアンプセット２００のうちのスピーカユニットＳＰ１に対応するパワーアンプ３０１に適用した場合を示したものであるが、パワーアンプ３０１〜３０ｎのそれぞれの回路構成は、基本的に、すべて同一のものである。
【００１３】
そして、この場合、指向性形成用信号生成回路１００のフィルタ回路１０１〜１０ｎのそれぞれからの出力信号は、通常のデジタル信号のようにＰＣＭ（Ｐｕｌｓｅ  Ｃｏｄｅ  Ｍｏｄｕｌａｔｉｏｎ）信号であるものとする。
【００１４】
図８に示すように、この例のＰＷＭ方式のパワーアンプは、ΔΣ（デルタシグマ）変調器２０１１と、ＰＷＭ信号形成回路２０１２と、出力回路２０１３とから構成されている。出力回路２０１３は、１対のＭＯＳ−ＦＥＴ（Ｍｅｔａｌ  ＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ−Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）２０１４および２０１５からなるプッシュプル回路と、プリドライバ２０１６と、インバータ２０１７およびローパスフィルタ２０１８とからなる。
【００１５】
このパワーアンプ２０１の入力端子２０１ｉｎを通じて入力されたフィルタ回路１０１からのデジタル信号は、ΔΣ変調器２０１１により、低ビット数のデジタル信号に再量子化されるとともに、量子化ノイズを可聴帯域よりも高い周波数域にシフトするノイズシェーピング処理を施される。
【００１６】
このΔΣ変調器２０１１の出力信号は、ＰＷＭ信号形成回路２０１２においてＰＷＭ変調されて、ＰＷＭ信号Ｐ１に変換され、出力回路２０１５に供給される。この場合、ＰＷＭ信号形成回路２０１２には、ＰＷＭ信号形成用のクロック信号ＣＫが供給されており、このクロック信号ＣＫの周期を、ＰＷＭ信号形成用の基準周期Ｔｃとして、ＰＷＭ信号形成回路２０１２は、図９（Ａ）に示すようなＰＷＭ信号Ｐ１を形成する。
【００１７】
すなわち、ＰＷＭ信号形成回路２０１２で生成されるＰＷＭ信号は、各基準周期Ｔｃの起点で立ち上がり（以下、起点エッジという）、その起点エッジから入力デジタル信号のレベルに対応する時間幅Ｗだけハイレベル（以下、“Ｈ”と記す）の状態を続け、起点エッジからその時間幅Ｗの時間経過した時点で立下り（以下、可動エッジという）、その後、ローレベル（以下、“Ｌ”と記す）の状態に復帰する。
【００１８】
入力デジタル信号が例えば６ビット精度で、１０進数として表して−３１〜＋３１の範囲の値をとる（値−３２は不使用とする）ものとすると、入力デジタル信号のレベルが０である場合は、その時間幅が丁度Ｔｃ／２となり、入力デジタル信号のレベルが＋３１である場合は、起点エッジから可動エッジまでの時間幅Ｗが基準周期Ｔｃにもっとも近いか、または等しくなる。逆に、入力デジタル信号のレベルが−３１である場合は、その時間幅Ｗは０に近いか、または等しくなる。
【００１９】
出力回路２０１３においては、例えばＮチャンネルのＭＯＳ−ＦＥＴ２０１４および２０１５がプッシュプル接続されており、ＭＯＳ−ＦＥＴ２０１４のゲートにはプリドライバ２０１４を介してＰＷＭ信号＋Ｐ１（図９（Ａ）参照）が供給され、また、ＭＯＳ−ＦＥＴ２０１５のゲートにはインバータ２０１７でレベル反転されたＰＷＭ信号−Ｐ１（図９（Ｂ）参照）が供給される。そして、ＭＯＳ−ＦＥＴ２０１４のソースとＭＯＳ−ＦＥＴ２０１５のドレインとの接続点からスイッチング出力が取り出され、ローパスフィルタ２０１８を通じてスピーカユニットＳＰ１に供給される。
【００２０】
この場合に、ＰＷＭ信号＋Ｐ１が“Ｈ”である場合、ＭＯＳ−ＦＥＴ２０１４がオンとなり、そのときＰＷＭ信号−Ｐ１は“Ｌ”であるから、ＭＯＳ−ＦＥＴ２０１５はオフとなり、正電源の電圧＋ＶＤＤが負荷であるスピーカＳＰ１に供給される。また、ＰＷＭ信号＋Ｐ１が“Ｌ”である場合、ＭＯＳ−ＦＥＴ２０１４がオフとなり、そのときＰＷＭ信号−Ｐ１は“Ｈ”であるから、ＭＯＳ−ＦＥＴ２０１５はオンとなり、負電源の電圧−ＶＤＤが負荷であるスピーカＳＰ１に供給される。したがって、ＰＷＭ信号Ｐ１が“Ｈ”である期間（時間幅Ｗ）に比例した電力が、ローパスフィルタ２０１８で不要な高周波成分が除去されてアナログ音声信号としてスピーカＳＰ１に供給され、音声信号が音波となって出力される。
【００２１】
このように、ＰＷＭ方式のパワーアンプの出力回路２０１３は、スイッチング動作だけをするので、出力素子（ＭＯＳ−ＦＥＴ２０１４、２０１５）による電力損失が少なく、非常に高効率なパワーアンプが構成される。
【００２２】
【特許文献１】
特開平９−２３３５８８号公報。
【特許文献２】
特開平６−２０５４９６号公報。
【特許文献３】
特開２００２−１５８５４３号公報。
【００２３】
【発明が解決しようとする課題】
ところで、上述したようなアレースピーカシステムにおいては、フィルタ回路およびパワーアンプは、アレースピーカを構成するスピーカユニットの数だけ必要になるので、パワーアンプセット２００と、ｎ個のスピーカユニットとの間の接続線の数が、スピーカユニット数分必要となるという問題がある。
【００２４】
例えば、指向性形成用信号生成回路１００およびパワーアンプセット２００の部分をも、アレースピーカの筐体内に収納してしまうのであれば、多数の接続線が存在しても、筐体内での接続であるので、接続の煩わしさはあるものの、アレースピーカシステムの設置に関しては、大きな問題は生じない。
【００２５】
しかしながら、指向性形成用信号生成回路１００およびパワーアンプセット２００の部分をも、アレースピーカの筐体内に収納してしまう場合には、フィルタ回路のフィルタ係数の調整手段もアレースピーカの筐体に設けられることになるが、アレースピーカの指向特性などの変更・調整を行なう場合には、アレースピーカの所まで行って調整し、聴取位置に戻ってモニターする行為を繰り返さなければならず、非常に煩わしい。
【００２６】
また、筐体内に指向性形成用信号生成回路やパワーアンプセットのすべてを配置する場合には、指向性形成用信号生成回路のフィルタ回路の数は固定数となってしまうので、例えばマルチチャンネル・サラウンド信号のように、多数チャンネルの音声信号について、アレースピーカの複数のスピーカユニットに供給する信号を形成する場合において、音声信号チャンネル数や出力ビームの数が変わると、それらの組み合わせの最大数だけフィルタ回路を用意しておかなくてはならず、非常に不経済である。
【００２７】
そこで、一般的には、図８のアレースピーカの駆動回路は、図８の適当な位置で、アレースピーカの筐体の外部に設置される信号処理部と、アレースピーカの筐体内に設けることが可能な出力部とに分離し、前記信号処理部と、前記出力部との間を信号線により接続する構成とすることになる。
【００２８】
しかし、この場合の信号線は、アレースピーカを構成するスピーカユニット数分となり、接続線が太くなるため、アレースピーカシステムを設置する場合に、その接続線の取り扱いが、設置スペースや引き回しなどの点で問題になると共に、設置後においては、太い接続線が邪魔になるという問題がある。
【００２９】
周知のように、信号伝送系において、信号を多重化すれば、信号線の本数は少なくできる。例えば、ＰＷＭ信号の場合、時分割多重することが考えられる。しかし、その場合には、キャリア周波数も多重化したチャンネル数だけ増大してしまい、不要輻射なども増えてしまうという問題がある。
【００３０】
また、伝送経路によってはキャリア周波数が高くなることにより、ＰＷＭ信号の波形の劣化や遅延の発生など、音声信号の品質やアレースピーカシステムの特性劣化を誘起することになってしまうという問題もある。
【００３１】
この発明は、以上の点にかんがみ、ＰＷＭ方式のパワーアンプにおいて、信号処理部と、負荷側に設けることが可能な出力部とに分け、その間を信号線などの伝送路で接続する場合に、その伝送路の数を１／２以下にすることができるようにすることを目的とするものである。
【００３２】
【課題を解決するための手段】
上記課題を解決するために、この発明によるパワーアンプは、
パルス幅の最大値を、パルス幅変調信号形成用の基準周期の１／２以下として、第１の入力信号のレベルを示す第１のパルス幅変調信号と、前記第１の入力信号のレベルの補数を示す第２のパルス幅変調信号とを形成する第１のパルス幅変調信号形成回路と、
パルス幅の最大値を前記基準周期の１／２以下として、第２の入力信号のレベルを示す第３のパルス変調信号と、前記第２の入力信号のレベルの補数を示す第４のパルス変調信号とを形成する第２のパルス幅変調信号形成回路と、
前記第１および第２のパルス幅変調信号と第３および第４のパルス幅変調信号とを合成して、一つの出力信号とする合成エンコード回路と、
前記合成エンコード回路からの前記出力信号を受けて、前記第１の入力信号に対応するパルス幅変調信号と、前記第２の入力信号に対応するパルス幅変調信号とに分離する分離デコード回路と、
１対のスイッチング素子がプッシュプル接続されて構成されたものであって、前記分離デコード手段からの前記第１の入力信号に対応するパルス幅変調信号を受け、第１の負荷をドライブするための第１のプッシュプル回路と、
１対のスイッチング素子がプッシュプル接続されて構成されたものであって、前記分離デコード手段からの前記第２の入力信号に対応するパルス幅変調信号を受け、第２の負荷をドライブするための第２のプッシュプル回路と、
を備え、
前記合成エンコード回路は、
前記第１のパルス幅変調信号と、前記第２のパルス幅変調信号を反転した状態の信号とを、前記基準周期毎に交互に選択して形成した前記第１の入力信号に対応するパルス幅変調信号を生成する第１の合成手段と、
前記第３のパルス幅変調信号と、前記第４のパルス幅変調信号を反転した状態の信号とを、前記基準周期毎に交互に選択して形成した前記第２の入力信号に対応するパルス幅変調信号を生成する第２の合成手段と、
前記第１の合成手段からの前記第１の入力信号に対応するパルス幅変調信号と、前記第２の合成手段からの前記第２の入力信号に対応するパルス幅変調信号とを合成して前記出力信号を生成する第３の合成手段と、
を備え、
前記分離デコード回路は、
前記基準周期の信号に基づいて、前記合成エンコード回路からの前記出力信号から、前記第１の入力信号に対応するパルス幅変調信号と、前記第２の入力信号に対応するパルス幅変調信号とを分離する手段を備えることを特徴とする。
【００３３】
上述の構成のこの発明によるパワーアンプによれば、合成エンコード回路と、分離デコード回路との間で分離するようにすれば、両者の間の伝送路は、チャンネル数の１／２以下とすることができる。
【００３４】
【発明の実施の形態】
この発明の実施形態を説明する前に、ＰＷＭ方式のパワーアンプにおいて、いずれの位置で、信号処理部と、出力部とに分離することが望ましいかについて、前述した図８の構成例の場合を例に説明する。
【００３５】
アレースピーカ３００と、指向性形成用信号生成回路１００およびパワーアンプセット２００の部分とを、それぞれの装置として分割する場合には、パワーアンプ２０１〜２０ｎの出力端として、図８における各パワーアンプ中のローパスフィルタ２０１８の直前あるいは直後で切って分離し、スピーカユニットＳＰ１との間を信号線で接続することになる。
【００３６】
まず、ローパスフィルタ２０１８の直前で切って信号処理部と出力部とに分離し、信号処理部から信号線を介して出力部としてのローパスフィルタ２０１８およびスピーカユニットＳＰ１に信号を供給するようにすることを検討すると、複数個のスピーカユニットＳＰ１，ＳＰ２，ＳＰ３，・・・，ＳＰｎのそれぞれに対応する各信号線には電圧の高いＰＷＭ信号が流れるので、当該信号線からの不要輻射が大きくなることを防止する目的で、信号線には低インピーダンスで高いシールド性能が要求され、具体的には同軸ケーブルのような太い信号線が必要になる。そして、そのような太い信号線が、多数のスピーカユニットの数だけ必要になるので、この位置での分離は現実的ではない。
【００３７】
次に、ローパスフィルタ２０１８の直後で切って信号処理部と出力部とに分離し、信号処理部から信号線を介して出力部としてのスピーカユニットＳＰ１，ＳＰ２，ＳＰ３，・・・，ＳＰｎのそれぞれに信号を供給するようにする場合を考えると、信号処理部の出力は、ローパスフィルタ２０１８によりアナログ化され、通常のアンプのようにアナログ信号の伝送と考えればよい。
【００３８】
この場合、前述のような不要輻射は、考慮しなくてよいレベルとなるが、スピーカユニットＳＰ１，ＳＰ２，ＳＰ３，・・・，ＳＰｎのそれぞれが数Ω程度の低インピーダンスであるので、大きな信号電流が信号線を流れる。したがって、信号線のインピーダンスも十分に低い必要があるとともに、シールド線でない場合には、隣接する信号線との干渉を受け、特に高音域の歪みや周波数特性の劣化を生じ、一方、シールド線を使った場合には、上記と同様に、非常に太い信号線となり、これも不利な点が多い。
【００３９】
次に、スイッチング素子（ＭＯＳ−ＦＥＴ２０１４，２０１５）の直前で切って、信号処理部と出力部とに分離することは、信号線がさらに倍加され、信号処理部と出力部との間をより多数の信号線が渡ることになる。この場合には、細い信号線でつなぐとしてもトータルでは太くなり、また、信号波形の劣化を起こし易く、出力音声の品質を損なう恐れがある。
【００４０】
スイッチング素子（ＭＯＳ−ＦＥＴ２０１４，２０１５）よりも前段で切り分ける場合には、基本的に信号線の数はフィルタの数、つまりスピーカユニットの数だけ必要となる。そのため、信号線の数を減らすとすれば、指向性形成用信号生成回路１００の直前で切る、つまり入力信号のまま出力部に供給することになる。この場合、信号処理部と出力部とを分割したことにならず、前述のアレースピーカの筐体に図８の構成をすべて内蔵することになり、前述したような問題がある
また、前述のように、１チャンネルの信号に対し、複数の出力ビームを形成するような用途では、指向性形成用信号生成回路が、その分、必要になるので、結果的に信号線の数の観点から、パワーアンプセット２００の入力部あるいはＰＷＭ信号形成回路２０１２の出力部までのいずれかで切って、信号処理部と出力部とに分離することが適当な選択となる。
【００４１】
［第１の実施形態の説明］
以下に説明するこの発明の実施形態のパワーアンプ装置は、前述したアレースピーカ用のパワーアンプ装置２００に適用した場合の例であり、図８のＰＷＭ信号形成回路２０１２の出力部で、信号処理部と出力部とに分離した場合である。そして、この実施形態においては、信号処理部においては、複数個のスピーカユニット駆動用信号は、複数対のスピーカユニット駆動用信号に分け、対のスピーカユニット駆動用信号については、１本の伝送路で出力部側に伝送することができるようにして、信号線路を、１／２に減らすようにしている。
【００４２】
以下、この発明によるパワーアンプ装置の実施形態を、図を参照しながら説明する。図１は、この実施形態のパワーアンプの前記信号処理部側の一例を示し、また、図２は、この実施形態のパワーアンプの前記出力部側の一例を示している。この図１および図２に示す例は、説明の簡単のため、アレースピーカは４個のスピーカユニットＳＰ１，ＳＰ２，ＳＰ３，ＳＰ４から構成されているとしている。したがって、この実施形態においては、スピーカユニット駆動用信号は、スピーカユニットＳＰ１用およびＳＰ２用の対と、スピーカユニットＳＰ３用およびＳＰ４用の対との２対を取り扱うものとしている。
【００４３】
先ず、図１の信号処理部側について説明し、続いて図２の出力部側について説明する。なお、図３は、図１および図２の各部の出力信号の波形を示すものであり、この図３をも参照して説明する。
【００４４】
入力端子１１，２１，３１，４１には、それぞれスピーカユニットＳＰ１，ＳＰ２，ＳＰ３，ＳＰ４用のフィルタ回路１０１，１０２，１０３，１０４の出力信号Ｓ１ｉｎ，Ｓ２ｉｎ，Ｓ３ｉｎ，Ｓ４ｉｎがそれぞれ入力される。この例の場合、フィルタ回路１０１，１０２，１０３，１０４の出力信号Ｓ１ｉｎ，Ｓ２ｉｎ，Ｓ３ｉｎ，Ｓ４ｉｎは、通常のデジタル信号のようにＰＣＭ信号であるものとし、ここでは、各出力信号はサンプリング周波数が４８ｋＨｚ、２４ビット分解能のデジタル信号であるとする。
【００４５】
入力端子１１，２１，３１，４１をそれぞれ通じて入力されたフィルタ回路１０１〜１０４からのデジタル信号Ｓ１ｉｎ，Ｓ２ｉｎ，Ｓ３ｉｎ，Ｓ４ｉｎは、ΔΣ変調器１２，２２，３２，４２にそれぞれ供給されて、低ビット数のデジタル信号に再量子化されるとともに、量子化ノイズを可聴帯域よりも高い周波数域にシフトするノイズシェーピング処理を施される。その結果、ΔΣ変調器１２，２２，３２，４２からは、例えばサンプリング周波数が７６８ｋＨｚ（デジタルオーディオ信号のサンプリング周波数ｆｓがｆｓ＝４８ｋＨｚとしたとき、その１６倍）、６ビット分解能のデジタル信号が得られ、それらのデジタル信号が、ＰＷＭ信号形成回路１３，２３，３３，４３に供給される。
【００４６】
ＰＷＭ信号形成回路１３，２３，３３，４３のそれぞれには、クロック信号発生器５０からの、ＰＷＭ信号形成用の基準周期Ｔｃを１周期とするクロック信号ＡＬＴ（図３（Ｅ）参照）が供給される。そして、ＰＷＭ信号形成回路１３，２３，３３，４３のそれぞれは、それぞれの入力信号Ｓ１ｉｎ，Ｓ２ｉｎ，Ｓ３ｉｎ，Ｓ４ｉｎから、第１のＰＷＭ信号Ｐ１（図３（Ａ）参照），Ｐ２（図３（Ｃ）参照），Ｐ３，Ｐ４および第２のＰＷＭ信号Ｐ１ｃ（図３（Ｂ）参照），Ｐ２ｃ（図３（Ｄ）参照），Ｐ３ｃ，Ｐ４ｃを形成する。
【００４７】
ここで、ＰＷＭ信号Ｐ１，Ｐ２，Ｐ３，Ｐ４およびＰ１ｃ，Ｐ２ｃ，Ｐ３ｃ，Ｐ４ｃのパルス幅は、入力信号Ｓ１ｉｎ，Ｓ２ｉｎ，Ｓ３ｉｎ，Ｓ４ｉｎのそれぞれが示すレベルに対応して変化するものであるが、第１のＰＷＭ信号Ｐ１，Ｐ２，Ｐ３，Ｐ４のパルス幅は、それぞれの入力信号Ｓ１ｉｎ，Ｓ２ｉｎ，Ｓ３ｉｎ，Ｓ４ｉｎが示すレベルに対応した大きさとされ、第２のＰＷＭ信号Ｐ１ｃ，Ｐ２ｃ，Ｐ３ｃ，Ｐ４ｃのパルス幅は、それぞれの入力信号Ｓ１ｉｎ，Ｓ２ｉｎ，Ｓ３ｉｎ，Ｓ４ｉｎが示すレベルの例えば２の補数に対応した大きさとされる。
【００４８】
また、ＰＷＭ信号Ｐ１，Ｐ２，Ｐ３，Ｐ４およびＰ１ｃ，Ｐ２ｃ，Ｐ３ｃ，Ｐ４ｃは、その立ち上がり時点が、クロック信号ＡＬＴの１サイクル期間Ｔｃの開始時点に固定され、その立ち下がり時点が、それぞれの入力信号Ｓ１ｉｎ，Ｓ２ｉｎ，Ｓ３ｉｎ，Ｓ４ｉｎが示すレベルに対応して変化するものとされる。
【００４９】
ただし、この場合、ＰＷＭ信号形成回路１３，２３，３３，４３のそれぞれにおいては、第１のＰＷＭ信号Ｐ１，Ｐ２，Ｐ３，Ｐ４および第２のＰＷＭ信号Ｐ１ｃ，Ｐ２ｃ，Ｐ３ｃ，Ｐ４ｃは、入力デジタル信号Ｓ１ｉｎ，Ｓ２ｉｎ，Ｓ３ｉｎ，Ｓ４ｉｎの最大値に対応するパルス幅（時間幅Ｗ）は、Ｔｃ／２に制限される。このため、ＰＷＭ信号形成回路１３，２３，３３，４３のそれぞれには、クロック信号発生器５０からのクロック信号ＡＬＴが逓倍回路５１で２逓倍されて、１周期がＴｃ／２とされたクロック信号が供給される。
【００５０】
つまり、ＰＷＭ信号形成回路１３，２３，３３，４３の入力デジタル信号Ｓ１ｉｎ，Ｓ２ｉｎ，Ｓ３ｉｎ，Ｓ４ｉｎが、例えば６ビット精度で、１０進数として表して−３１〜＋３１の範囲の値をとる（値−３２は不使用とする）ものとすると、入力デジタル信号のレベルが０であるとき、起点エッジと可動エッジとの時間幅Ｗは、Ｔｃ／４となり、そのレベルが最大値（＋３１）であるとき、起点エッジから可動エッジまでの時間幅Ｗが基準周期Ｔｃ／２にもっとも近いか等しくなる。逆に、パルス幅変調信号形成回路１３，２３，３３，４３の入力デジタル信号Ｓ１ｉｎ，Ｓ２ｉｎ，Ｓ３ｉｎ，Ｓ４ｉｎのレベルが最小値（−３１）である場合は、その時間幅は０に近いか等しくなる。
【００５１】
ＰＷＭ信号形成回路１３，２３，３３，４３のそれぞれは、例えば、ΔΣ変調器１２，２２，３２，４２の出力信号Ｓ１ｉｎ，Ｓ２ｉｎ，Ｓ３ｉｎ，Ｓ４ｉｎのそれぞれを受けて入力信号の量子化レベルに対応する並列デジタルデータに変換する第１のＲＯＭと、その第１のＲＯＭからの並列デジタルデータから第１のＰＷＭ信号を生成するためのシフトレジスタと、ΔΣ変調器１２，２２，３２，４２の出力信号のそれぞれを受けて入力信号の量子化レベルの２の補数に対応する並列デジタルデータに変換する第２のＲＯＭと、その第２のＲＯＭからの並列デジタルデータから第２のＰＷＭ信号を生成するためのシフトレジスタとを備えて構成される。
【００５２】
以上のようにして、ＰＷＭ信号形成回路１３，２３，３３，４３から得られる第１および第２のＰＷＭ信号Ｐ１，Ｐ２，Ｐ３，Ｐ４およびＰ１ｃ，Ｐ２ｃ，Ｐ３ｃ，Ｐ４ｃは、それぞれ対となるもの同士が合成エンコード回路６１および６２に供給される。つまり、この例では、ＰＷＭ信号形成回路１３からの第１および第２のＰＷＭ信号Ｐ１およびＰ１ｃと、ＰＷＭ信号形成回路２３からの第１および第２のＰＷＭ信号Ｐ２およびＰ２ｃとが合成エンコード回路６１に供給され、また、ＰＷＭ信号形成回路３３からの第１および第２のＰＷＭ信号Ｐ３およびＰ３ｃと、ＰＷＭ信号形成回路４３からの第１および第２のＰＷＭ信号Ｐ４およびＰ４ｃとが合成エンコード回路６２に供給される。
【００５３】
そして、合成エンコード回路６１では、後述するように、ＰＷＭ信号形成回路１３からの第１および第２のＰＷＭ信号Ｐ１およびＰ１ｃから、入力信号Ｓ１ｉｎのレベルに対応する第３のＰＷＭ信号であるスピーカユニット駆動信号ＳＰｄ１（図３（Ｆ）参照）を生成すると共に、ＰＷＭ信号形成回路２３からの第１および第２のＰＷＭ信号Ｐ２およびＰ２ｃから、入力信号Ｓ２ｉｎのレベルに対応する第３のＰＷＭ信号であるスピーカユニット駆動信号ＳＰｄ２（図３（Ｇ）参照）を生成する。そして、合成エンコード回路６１では、それらのスピーカユニット駆動信号ＳＰｄ１およびＳＰｄ２を合成した合成ユニット駆動信号ＳＰｍ１（図３（Ｈ）参照）を生成し、出力端子６３を通じて出力部側に出力する。
【００５４】
合成エンコード回路６２では、同様にして、ＰＷＭ信号形成回路３３からの第１および第２のＰＷＭ信号Ｐ３およびＰ３ｃから、入力信号Ｓ３ｉｎのレベルに対応する第３のＰＷＭ信号であるスピーカユニット駆動信号ＳＰｄ３（図示は省略）を生成すると共に、ＰＷＭ信号形成回路４３からの第１および第２のＰＷＭ信号Ｐ４およびＰ４ｃから、入力信号Ｓ４ｉｎのレベルに対応する第３のＰＷＭ信号であるスピーカユニット駆動信号ＳＰｄ４（図示は省略）を生成する。そして、合成エンコード回路６１では、それらのスピーカユニット駆動信号ＳＰｄ３およびＳＰｄ４を合成した合成ユニット駆動信号ＳＰｍ２（図示は省略）を生成し、出力端子６４を通じて出力部側に出力する。
【００５５】
この合成エンコード回路６１および６２の構成および動作については、後述する。
【００５６】
そして、信号処理部側からは、さらに、クロック発生器５０からの、ＰＷＭ信号の形成基準周期Ｔｃを示すクロック信号ＡＬＴ（図３（Ｅ）参照）が出力端子６５から出力部側に送出される。
【００５７】
次に、出力部の構成例を、図２について説明する。すなわち、信号処理部側で生成された合成ユニット駆動信号ＳＰｍ１およびＳＰｍ２は、入力端子７１および７２を通じて分離デコード回路７３および７４にそれぞれ供給される。また、クロック信号ＡＬＴが、入力端子７５を通じて分離デコード回路７３および７４に供給される。
【００５８】
そして、この分離デコード回路７３においては、後述するように、クロック信号ＡＬＴに基づいて、合成ユニット駆動信号ＳＰｍ１から、入力信号Ｓ１ｉｎのレベルに対応するスピーカユニット駆動信号ＳＰｄ１（図３（Ｆ）参照）と、入力信号Ｓ２ｉｎのレベルに対応するスピーカユニット駆動信号ＳＰｄ２（図３（Ｇ）参照）とを分離し、また、分離デコード回路７４においては、合成ユニット駆動信号ＳＰｍ２から、入力信号Ｓ３ｉｎのレベルに対応するスピーカユニット駆動信号ＳＰｄ３と、入力信号Ｓ４ｉｎのレベルに対応するスピーカユニット駆動信号ＳＰｄ４とを分離する。
【００５９】
そして、分離デコード回路７３からのスピーカユニット駆動信号ＳＰｄ１およびＳＰｄ２は、スピーカユニットＳＰ１およびＳＰ２をそれぞれ駆動するための出力回路１４および２４にそれぞれ供給され、また、分離デコード回路７４からのスピーカユニット駆動信号ＳＰｄ３およびＳＰｄ４は、スピーカユニットＳＰ３およびＳＰ４をそれぞれ駆動するための出力回路３４および４４にそれぞれ供給される。
【００６０】
出力回路１４，２４，３４，４４は、前述した図８の出力回路２０１３および２０１４と全く同様の構成を備え、例えばＮチャンネルのＭＯＳ−ＦＥＴ１５および１６，２５および２６，３５および３６，４５および４６がそれぞれプッシュプル接続されており、ＭＯＳ−ＦＥＴ１５，２５，３５，４５のゲートにはプリドライバ１７，２７，３７，４７をそれぞれ介してＰＷＭ信号ＳＰｄ１，ＳＰｄ２，ＳＰｄ３，ＳＰｄ４が供給され、また、ＭＯＳ−ＦＥＴ１６，２６，３６，４６のゲートにはインバータ１８，２８，３８，４８でレベル反転されたＰＷＭ信号−ＳＰｄ１，−ＳＰｄ２，−ＳＰｄ３，−ＳＰｄ４が供給される。
【００６１】
そして、ＭＯＳ−ＦＥＴ１５，２５，３５，４５のそれぞれのソースと、ＭＯＳ−ＦＥＴ１６，２６，３６，４６のドレインとの接続点からスイッチング出力がそれぞれ取り出され、ローパスフィルタ１９，２９，３９，４９をそれぞれ通じてスピーカユニットＳＰ１，ＳＰ２，ＳＰ３，ＳＰ４に供給されて、それぞれの入力信号に応じた音波が、上述の図８の例で説明したのと同様にしてスピーカユニットＳＰ１，ＳＰ２，ＳＰ３，ＳＰ４から放射される。
【００６２】
［合成エンコード回路の構成および動作］
図４は、合成エンコード回路６１の構成例を示すものである。合成エンコード回路６２も、この合成エンコード回路６１と全く同一の構成を有し、全く同様の動作をするものであるので、合成エンコード回路６２の構成および動作についての詳細な説明は省略する。
【００６３】
この合成エンコード回路６１においては、ＰＷＭ信号形成回路１３からの第１および第２のＰＷＭ信号Ｐ１（図３（Ａ）参照）およびＰ１ｃ（図３（Ｂ）参照）は、それぞれアンドゲート６０１および６０２に供給される。また、ＰＷＭ信号形成回路２３からの第１および第２のＰＷＭ信号Ｐ２（図３（Ｃ）参照）およびＰ２ｃ（図３（Ｄ）参照）は、それぞれアンドゲート６１１および６１２に供給される。
【００６４】
そして、クロック信号ＡＬＴが、そのままアンドゲート６０１に供給されると共に、このクロック信号ＡＬＴがインバータ６０３で反転された信号がアンドゲート６０２に供給される。また、クロック信号ＡＬＴがインバータ６１５で反転された信号がアンドゲート６１１に供給されると共に、インバータ６１５からの信号がさらにインバータ６１３で反転された信号がアンドゲート６１２に供給される。
【００６５】
そして、アンドゲート６０１および６１１の出力は、ＲＳフリップフロップ６０４および６１４のリセット端子Ｒにそれぞれ供給され、また、アンドゲート６０２および６１２の出力は、ＲＳフリップフロップ６０４および６１４のセット端子Ｓにそれぞれ供給される。
【００６６】
この例の場合、ＲＳフリップフロップ６０４および６１４のセット端子、リセット端子は、立ち下がりトリガとされており、上述のような構成によりＲＳフリップフロップ６０４および６１４からは、以下に説明するように、入力信号Ｓ１ｉｎおよびＳ２ｉｎに対応するスピーカユニット駆動用信号ＳＰｄ１およびＳＰｄ２が形成されて得られる。
【００６７】
すなわち、上述の構成においては、一つおきの基準周期Ｔｃの期間では、信号ＡＬＴによって、アンドゲート６０１がゲート開となるため、ＲＳフリップフロップ６０４は、ＰＷＭ信号Ｐ１（図３（Ｂ）参照）の立ち下がりによりリセットされる。また、前記一つおきの基準周期Ｔｃの期間に隣り合う、残りの一つおきの基準周期Ｔｃの期間では、信号ＡＬＴの反転信号によって、アンドゲート６０２がゲート開となるため、ＲＳフリップフロップ６０４は、ＰＷＭ信号Ｐ１ｃ（図３（Ｂ）参照）の立ち下がりによりセットされる。
【００６８】
すなわち、ＲＳフリップフロップ６０４では、ＰＷＭ信号形成回路１３からの第１のＰＷＭ信号Ｐ１によるリセットと、第２のＰＷＭ信号Ｐ１ｃによるセットとが、基準周期Ｔｃの期間ごとに交互に行なわれる。その結果、このＲＳフリップフロップ６０４からは、図３（Ｆ）に示すように、ＰＷＭ信号形成回路１３からの第１のＰＷＭ信号Ｐ１のパルス幅と、第２のＰＷＭ信号Ｐ１ｃをレベル反転した信号のパルス幅とを合成した状態のＰＷＭ信号として、スピーカユニット駆動用信号ＳＰｄ１が形成される。
【００６９】
また、同様にして、ＲＳフリップフロップ６０５においては、ＰＷＭ信号形成回路２３からの第１のＰＷＭ信号Ｐ２によるリセットと、第２のＰＷＭ信号Ｐ２ｃによるセットとが、基準周期Ｔｃの期間ごとに交互に行なわれるが、インバータ６１５によって、リセットされる基準周期Ｔｃの期間と、セットされる基準周期Ｔｃの期間とが、ＲＳフリップフロップ６０４における場合とは逆とされる。
【００７０】
その結果、このＲＳフリップフロップ６０５からは、図３（Ｇ）に示すように、ＰＷＭ信号形成回路２３からの第１のＰＷＭ信号Ｐ２のパルス幅と、第２のＰＷＭ信号Ｐ２ｃをレベル反転した信号のパルス幅とを合成した状態のＰＷＭ信号であって、そのパルス幅期間の開始時点が基準周期Ｔｃだけ異なる信号として、スピーカユニット駆動用信号ＳＰｄ２が形成される。
【００７１】
スピーカユニット駆動用信号ＳＰｄ１と、スピーカユニット駆動用信号ＳＰｄ２とは、図３（Ｆ）および（Ｇ）から明らかなように、基準周期Ｔｃの２倍の周期２Ｔｃを１周期とする信号であり、しかも、スピーカユニット駆動用信号ＳＰｄ１と、スピーカユニット駆動用信号ＳＰｄ２とでは、そのパルス幅期間となるタイミングが基準周期Ｔｃ分だけずれている。
【００７２】
したがって、スピーカユニット駆動用信号ＳＰｄ１と、スピーカユニット駆動用信号ＳＰｄ２とは、仮に、最大変調時であっても期間Ｔｃの“Ｈ”レベルと、期間Ｔｃの“Ｌ”レベルとが交互に並んだ波形となり、しかも、それがスピーカユニット駆動用信号ＳＰｄ１と、スピーカユニット駆動用信号ＳＰｄ２とでは逆相となる関係となるので、そのパルス幅期間が重なることはない。
【００７３】
そこで、合成エンコード回路６１では、これらのスピーカユニット駆動用信号ＳＰｄ１と、スピーカユニット駆動用信号ＳＰｄ２とは、オアゲート６１６において合成されて合成ユニット駆動信号ＳＰｍ１（図３（Ｈ）参照）とされ、出力端子６３を通じて出力部側に送出される。
【００７４】
後述するように、合成ユニット駆動信号ＳＰｍ１から、スピーカユニット駆動用信号ＳＰｄ１と、スピーカユニット駆動用信号ＳＰｄ２とは、クロック信号ＡＬＴをＴｃ／２（９０°位相）だけ移相した信号ＡＬＴｄ（図３（Ｉ）参照）を用いることにより、容易に分離することできる。
【００７５】
合成エンコード回路６２においても同様にして、ＰＷＭ信号形成回路３３からの第１および第２のＰＷＭ信号Ｐ３およびＰ３ｃから、スピーカユニット駆動用信号ＳＰｄ３が形成されると共に、ＰＷＭ信号形成回路４３からの第１および第２のＰＷＭ信号Ｐ４およびＰ４ｃから、スピーカユニット駆動用信号ＳＰｄ４が形成される。そして、それらのスピーカ駆動用信号ＳＰｄ３およびＳＰｄ４が合成されて、合成ユニット駆動信号ＳＰｍ２が形成され、出力端子６４を通じて出力部側に送出される。
【００７６】
なお、上述した合成エンコード回路６１の構成は一例であり、ＰＷＭ信号形成回路からの第１のＰＷＭ信号と、第２のＰＷＭ信号を反転した状態の信号とを、基準周期毎に交互に選択して形成した状態のスピーカユニット駆動用信号が形成できるものであれば、どのような構成であってもよい。
【００７７】
［分離デコード回路の構成および動作］
図５は、分離デコード回路７３の構成例を示すものである。分離デコード回路７４も、この分離デコード回路７３と全く同一の構成を有し、全く同様の動作をするものであるので、分離デコード回路７４の構成および動作についての詳細な説明は省略する。
【００７８】
分離デコード回路７３においては、入力端子７１を通じた合成ユニット駆動信号ＳＰｍ１は、アンドゲート７３１に供給されると共に、アンドゲート７３２に供給される。また、入力端子７５を通じた信号ＡＬＴは、９０°移相器７３３に供給されて、９０°移相された信号ＡＬＴｄ（図３（Ｉ）参照）とされる。そして、この移相器７３３からの信号ＡＬＴｄが、アンドゲート７３１に供給されると共に、インバータ７３４により反転されてアンドゲート７３２に供給される。
【００７９】
したがって、信号ＡＬＴｄにより、スピーカユニット駆動用信号ＳＰｄ１（図３（Ｆ）参照）のパルス幅期間を含む基準周期Ｔｃの期間では、アンドゲート７３１がゲート開の状態となるので、このアンドゲート７３１からは、合成ユニット駆動信号ＳＰｍ１からスピーカユニット駆動用信号ＳＰｄ１が分離抽出されて得られる。
【００８０】
また、信号ＡＬＴｄにより、スピーカユニット駆動用信号ＳＰｄ２（図３（Ｇ）参照）のパルス幅期間を含む基準周期Ｔｃの期間では、アンドゲート７３２がゲート開の状態となるので、このアンドゲート７３２からは、合成ユニット駆動信号ＳＰｍ１からスピーカユニット駆動用信号ＳＰｄ２が分離抽出されて得られる。
【００８１】
そして、これら分離抽出されたスピーカ駆動用信号ＳＰｄ１およびＳＰｄ２が、前述したように、それぞれに対応するスピーカユニットＳＰ１およびＳＰ２用の出力回路１４および２４に供給されて、前述したように、スピーカユニットＳＰ１およびＳＰ２が駆動されて、音波が出力される。
【００８２】
分離デコード回路７４においても同様にして、合成ユニット駆動信号ＳＰｍ２から、スピーカユニット駆動用信号ＳＰｄ３およびＳＰｄ４が分離抽出され、それぞれ、対応するスピーカユニットＳＰ３およびＳＰ４用の出力回路３４および４４に供給されて、前述したように、スピーカユニットＳＰ１およびＳＰ２が駆動されて、音波が出力される。
【００８３】
図５の例も一例であり、分離デコード回路もこの構成に限定されるものではないことは言うまでもない。例えば、９０°移相器７３３は、信号処理部側に設けて、信号ＡＬＴの代わりに、信号ＡＬＴｄを出力部側に送るようにすることもできる。
【００８４】
以上のようにして、上述した実施形態によれば、アレースピーカ用のパワーアンプを、指向性形成用信号生成回路の出力側で切り離して、信号処理部と出力部とに分離し、かつ、アレースピーカを構成する複数のスピーカユニットを、複数対に分け、各対のスピーカユニット用の駆動信号は、まとめて一つの伝送路で伝送するようにしたので、信号線で信号処理部と、出力部とを接続する場合には、信号線の数を、スピーカユニット数のほぼ半分にできる。なお、分離デコードするための基準信号として、前述の例に示したような信号が必要となるが、これは、すべの対の合成ユニット駆動信号に対して共通とすることができるので、信号線は、１本余分になるだけに過ぎない。
【００８５】
なお、上述の実施形態においては、スピーカユニット用駆動信号ＳＰｄ１やＳＰｄ２によりスピーカユニットを駆動するので、厳密な意味では、スピーカユニットの駆動信号としては元のＰＷＭ信号Ｐ１の波形を復元していない。すなわち、例えばスピーカユニット用駆動信号ＳＰｄ１を例に取って説明すると、図３において、一つおきの基準周期Ｔｃにおいては、当該基準周期Ｔｃにおいて、ＰＷＭ信号Ｐ１のパルス幅期間の起点が基準周期Ｔｃの先頭にあったものが、当該ＰＷＭ信号Ｐ１のパルス幅期間の終点が基準周期Ｔｃの終点に移動したものに等しい。
【００８６】
しかしながら、これらの波形は、最終的にローパスフィルタ１９，２９，３９，４９などによる一種の積分動作が施され、換言すれば、時間平均を受けてアナログ出力とされる。前述のように、基準周期Ｔｃ≒１．３μ秒であり、前述のようなパルス幅期間の移動分はそれよりも小さなもので、実質的に問題となることはない。
【００８７】
さて、多重化という意味では、上記の実施形態による方法以外に、ＰＷＭ信号Ｐ２の位相を、期間Ｔｃ／２分だけシフトして、単純に、ＰＷＭ信号Ｐ１に重ねて伝送することも考えられる。しかしながら、そのようにした場合には、その多重化されたＰＷＭ信号は、基準周期がＴｃ／２であるＰＷＭ信号と等価であり、伝送される信号の周波数成分が２倍となってしまう。
【００８８】
実際の伝送路は高域の周波数特性が劣化したり、群遅延特性が一定値でなかったりなど理想的ではないので、信号の周波数成分が高域にシフトされることは好ましくない。上述した実施形態は、多重化しても、その周波数成分が高域にシフトされることがないので、その点でも優れている。
【００８９】
なお、上述の実施形態では、分離デコードのための基準信号としては、クロック信号ＡＬＴそのものを伝送するようにしたが、合成ユニット駆動信号ＳＰｍ１，ＳＰｍ２自身から、切り替えタイミング自体は得ることができるので、分離デコードのための基準信号としては、クロック信号ＡＬＴを例えば分周した、より低周波の信号とすることができる。
【００９０】
つまり、合成ユニット駆動信号ＳＰｍ１，ＳＰｍ２は、対のスピーカユニット駆動用信号のパルスを交互に有するものであるので、合成ユニット駆動信号ＳＰｍ１，ＳＰｍ２から当該パルスを交互に選択することにより、スピーカユニット駆動用信号は分離することが可能である。
【００９１】
しかし、交互に選択したパルスのいずれが、いずれのスピーカユニット用であるかは、そのままでは判明しない。そこで、そのための識別信号が必要となるが、その識別信号は、常時は必要ではなく、交互の抽出がノイズ等の何等か原因で反転してしまう事態を考慮して、基準周期Ｔｃ以上の周期の適当な周期で、当該識別信号を信号処理部側から出力部側に送出すればよい。
【００９２】
［他の実施形態］
上述の実施形態は、２個の入力信号ごとに多重化したが、２ｎ個（ｎ≧２）に対しても適用できる。例えば上述例の４個の入力信号Ｓ１ｉｎ，Ｓ２ｉｎ，Ｓ３ｉｎ，Ｓ４ｉｎについてのスピーカユニット駆動信号を一つの伝送路で伝送するように多重化する場合について、図６のタイミングチャートを参照しながら説明する。
【００９３】
この場合には、ＰＷＭ信号Ｐ１（図６（Ａ）参照）、Ｐ２（図６（Ｃ）参照）、Ｐ３（図６（Ｈ）参照）、Ｐ４（図６（Ｊ）参照）およびＰＷＭ信号Ｐ１ｃ（図６（Ｂ）参照）、Ｐ２ｃ（図６（Ｄ）参照）、Ｐ３ｃ（図６（Ｉ）参照）、Ｐ４ｃ（図６（Ｋ）参照）は、入力デジタル信号Ｓ１ｉｎ，Ｓ２ｉｎ，Ｓ３ｉｎ，Ｓ４ｉｎのレベルの最大値に対応するパルス幅（時間幅Ｗ）が、Ｔｃ／４に制限される。
【００９４】
したがって、この場合には、ＰＷＭ信号Ｐ１〜Ｐ４およびＰ１ｃ〜Ｐ４ｃは、Ｔｃ／４の期間の範囲において入力信号のビット数に応じて可動エッジ位置の精度を高める必要があるが、大電力を扱うスイッチング出力部と違って、その程度の時間分解能を得ることはそれほど困難なことではない。
【００９５】
そして、この例においては、ＰＷＭ信号Ｐ１，Ｐ１ｃおよびＰＷＭ信号Ｐ２，Ｐ２ｃから、各基準周期Ｔｃのうちの前半のＴｃ／２期間において、上述の実施形態で説明したのと同様にしてスピーカユニット駆動用信号ＳＰｄ１およびＳＰｄ３を生成し、また、ＰＷＭ信号Ｐ３，Ｐ３ｃおよびＰＷＭ信号Ｐ４，Ｐ４ｃから、各基準周期Ｔｃのうちの後半のＴｃ／２期間において、上述の実施形態で説明したのと同様にしてスピーカユニット駆動用信号ＳＰｄ３およびＳＰｄ４を生成し、それらを合成することにより、合成ユニット駆動信号ＳＰｍｘを得るように多重化を行う。
【００９６】
すなわち、この例の場合には、ＰＷＭ信号Ｐ１，Ｐ１ｃおよびＰＷＭ信号Ｐ２，Ｐ２ｃのパルス幅期間の起点エッジは、基準周期Ｔｃの先頭とするが、ＰＷＭ信号Ｐ３，Ｐ３ｃおよびＰＷＭ信号Ｐ４，Ｐ４ｃのパルス幅期間の起点エッジは、基準周期Ｔｃの先頭よりもＴｃ／２だけ、ずれた時点とされる。
【００９７】
そして、上述の実施形態で説明したのと同様にして、ＰＷＭ信号Ｐ１，Ｐ１ｃから、スピーカユニット駆動用信号ＳＰｄ１（図６（Ｆ）参照）を形成すると共に、ＰＷＭ信号Ｐ２，Ｐ２ｃから、スピーカユニット駆動用信号ＳＰｄ２（図６（Ｇ）参照）を形成する。
【００９８】
また、ＰＷＭ信号Ｐ３，Ｐ３ｃから、スピーカユニット駆動用信号ＳＰｄ３（図６（Ｌ）参照）を形成すると共に、ＰＷＭ信号Ｐ４，Ｐ４ｃから、スピーカユニット駆動用信号ＳＰｄ４（図６（Ｍ）参照）を形成する。
【００９９】
図６から明らかなように、この例においては、４個のスピーカユニット駆動用信号ＳＰｄ１，ＳＰｄ２，ＳＰｄ３，ＳＰｄ４は、そのパルス幅区間が互いに重なることがない。そこで、これら４個のスピーカユニット駆動用信号ＳＰｄ１，ＳＰｄ２，ＳＰｄ３，ＳＰｄ４は、例えばオアゲートにより合成されて、合成ユニット駆動信号ＳＰｍｘ（図６（Ｎ）参照）とされて、一つの伝送路により、出力部側に送出される。
【０１００】
この例の場合の信号処理部側のハードウエア構成は、図１の合成エンコード回路６１および６２の出力を合成するオアゲートを設けた構成となる。
【０１０１】
そして、分離デコード回路では、基準信号であるクロック信号ＡＬＴから、４つの信号についての分離基準点（信号ＡＬＴよりもＴｃ／４だけ移相（４５°移相）されている）を求め、その分離基準点から、Ｔｃ／２の区間毎に、順次にパルスを取り出すようにすることにより、４個のスピーカユニット駆動用信号ＳＰｄ１，ＳＰｄ２，ＳＰｄ３，ＳＰｄ４のそれぞれを抽出することができる。
【０１０２】
以上のようにして、この例の場合には、前述例よりもさらに、伝送路を削減することが可能になる。
【０１０３】
なお、２ｎ個（ｎ≧２）の入力信号に対しても適用できるように一般化した場合には、対の入力信号についてのＰＷＭ信号は、入力デジタル信号のレベルの最大値に対応するパルス幅（時間幅Ｗ）が、Ｔｃ／２ｎに制限される。そして、各対の入力信号についてのＰＷＭ信号のパルス幅期間の起点エッジが、順次にＴｃ／ｎだけ、ずらされることになる。
【０１０４】
［その他の変形例］
（１）上述の実施形態の合成エンコード回路では、例えば、スピーカユニット駆動用信号ＳＰｄ１と、ＳＰｄ２とを、単に加算（論理和）して、合成ユニット駆動信号ＳＰｍ１を得るようにしたが、加算ではなく、スピーカユニット駆動用信号ＳＰｄ１と、ＳＰｄ２との間で減算処理を施してもよい。
【０１０５】
この場合、入力信号が音声信号であれば、その平均値は０となるので、この合成ユニット駆動信号においても平均値は０となる。つまり、伝送路においてオフセットが生じたとしても、信号の平均値０という性質を利用してオフセット調整を施すことができる。ただし、分離デコード時には、上記実施形態の場合よりやや複雑な処理が必要になる。例えば、受信信号（ＳＰｍ１）の立下りエッジでＴ−フリップフロップ出力を反転させるとともに、受信信号（ＳＰｍ１）をオペアンプなどでレベル反転する（正負を入れ替える）必要がある。
【０１０６】
（２）また、上述の第１の実施形態では、分離デコード回路で復元されたスピーカユニット駆動用信号ＳＰｄ１とＳＰｄ２は、隣り合った基準周期Ｔｃの期間での信号の平均的な値の出力を得る処理であったと解釈することもできる。
【０１０７】
したがって、ＰＷＭ信号＋Ｐ１において、奇数番目の基準周期Ｔｃでの入力信号レベルと、それに続く偶数番目の基準周期Ｔｃでの入力信号レベルとの平均値を計算し、その平均値に対応する時間幅だけ、その偶数番目の基準周期Ｔｃの終点を中心として“Ｈ”レベルとし、同様に、ＰＣＭ信号Ｐ２において、偶数番目の基準周期Ｔｃでの入力信号レベルと、それに続く奇数番目の基準周期Ｔｃでの入力信号レベルとの平均値を計算し、その平均値に対応する時間幅だけその奇数番目の基準周期Ｔｃの終点を中心として“Ｈ”レベルとするＰＷＭ変調を行い、それらを加算（論理和）して、合成ユニット駆動信号（合成ＰＷＭ信号）ＳＰｍ１を得るようにしてもよい。
【０１０８】
この合成ＰＷＭ信号は、その“Ｈ”レベルになっている期間の時間的中心（波形の重心位置）が、常に基準周期Ｔｃの終点（＝起点）に固定されるので、出力信号の位相歪みが低くされたものとなっている。
【０１０９】
（４）なお、以上の説明は、アレースピーカの複数個のスピーカユニットを駆動する場合に、この発明のパワーアンプを適用した場合であるが、この発明は、アレースピーカに限らず、複数個の負荷を並列して駆動する必要なあるシステムのすべてに適用することができることは言うまでもない。
【０１１０】
また、上述の説明では、信号処理部と出力部との間を信号線（ケーブル）で接続する場合を想定して説明したが、信号処理部と出力部との間を、無線による伝送路で接続する場合においても、この発明が適用可能であることはもちろんである。もっとも、その場合には、信号処理部の最終段に無線送信部が設けられ、出力部の初段に無線受信部が設けられることになる。
【０１１１】
【発明の効果】
以上説明したように、この発明によれば、多数の負荷を並列に駆動するパワーアンプにおいて、信号処理部と、出力部とを分離する場合にも、それら信号処理部と出力部とを、負荷の数の１／２以下の信号伝送路で接続することが可能なパワーアンプを提供することができる。
【図面の簡単な説明】
【図１】この発明によるパワーアンプの実施形態の信号処理部側の構成例を示すブロック図である。
【図２】この発明によるパワーアンプの実施形態の出力部側の構成例を示すブロック図である。
【図３】この発明によるパワーアンプの実施形態の動作を説明するためのタイミングチャートである。
【図４】図１の一部回路の構成例を示す図である。
【図５】図２の一部回路の構成例を示す図である。
【図６】この発明によるパワーアンプの他の実施形態の動作を説明するためのタイミングチャートである。
【図７】アレースピーカシステムの構成例を示す図である。
【図８】ＰＷＭ方式のパワーアンプの構成例を示す図である。
【図９】図８の例の説明のためのタイミングチャートである。
【符号の説明】
１３，２３，３３，４３…ＰＷＭ信号形成回路、６１，６２…合成エンコード回路、７３，７４…分離デコード回路、ＳＰ１〜ＳＰｎ…アレースピーカを構成するスピーカユニット
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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