(57)【要約】【課題】ビット構成に関係なくデータ出力時間が一定の同期式半導体装置及びデータ出力時間調節方法を提供する。【解決手段】内部クロック発生器、クロック調節部及びデータ出力バッファを備える。内部クロック発生器は外部クロックを受信して内部クロックを発生する。クロック調節部はビット構成情報に応じて内部クロックの位相を調節してデータ出力クロックを発生する。データ出力バッファはメモリセルから読み出されるデータをデータ出力クロックに応じて外部に出力する。ビット構成に応じてデータ出力バッファをトリガするデータ出力クロックの位相を調節することによりビット構成によるデータ出力バッファでの遅延時間の差を補償することができ、これによりビット構成に関係なく同じデータ出力時間を一定にすることができる。【選択図】　図４
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【特許請求の範囲】
【請求項１】
同期式半導体装置において、
外部クロックを受信して内部クロックを発生する内部クロック発生器と、
ビット構成情報に応じて前記内部クロックの位相を調節してデータ出力クロックを発生するクロック調節部と、
メモリセルから読み出されるデータを前記データ出力クロックに応じて外部に出力するデータ出力バッファとを備えることを特徴とする同期式半導体装置。
【請求項２】
前記クロック調節部は、
前記内部クロックから前記データ出力クロックを発生するための複数の経路を含み、前記ビット構成情報に応じて前記複数の経路のうちいずれか一つを選択することを特徴とする請求項１に記載の同期式半導体装置。
【請求項３】
前記複数の経路のそれぞれは、
前記ビット構成情報に応じて開閉されるスイッチを含むことを特徴とする請求項２に記載の同期式半導体装置。
【請求項４】
前記複数の経路の各遅延時間は前記ビット構成情報を示すビット構成が小さいほど長く決定されていることを特徴とする請求項２に記載の同期式半導体装置。
【請求項５】
前記内部クロック発生器は、
遅延同期ループ回路であることを特徴とする請求項１に記載の同期式半導体装置。
【請求項６】
前記遅延同期ループ回路は、
前記外部クロックとフィードバック信号の位相を比較し、前記外部クロックと前記フィードバック信号の位相差に対応する検出信号を発生する位相比較器と、
前記検出信号を受信して遅延制御信号を発生する遅延制御器と、
前記遅延制御信号に応じて前記外部クロックを所定の遅延時間だけ遅延させて前記内部クロックを発生する遅延部と、
前記内部クロックを遅延させて前記フィードバック信号を発生する補償遅延部とを含むことを特徴とする請求項５に記載の同期式半導体装置。
【請求項７】
同期式半導体装置において、
外部クロックを受信してデータ出力クロックを発生する遅延同期ループ回路と、
メモリセルから読み出されるデータを前記データ出力クロックに応じて外部に出力するデータ出力回路を備え、
前記遅延同期ループ回路は、
前記外部クロックの位相とフィードバック信号の位相とを比較し、前記外部クロックと前記フィードバック信号の位相差に対応する検出信号を発生する位相比較器と、
前記検出信号を受信して遅延制御信号を発生する遅延制御器と、
前記遅延制御信号に応じて前記外部クロックを所定の遅延時間だけ遅延させて、前記データ出力クロックを発生する遅延部と、
ビット構成情報に応じて前記データ出力クロックを遅延させて前記フィードバック信号を発生する補償遅延調節部とを含むことを特徴とする同期式半導体装置。
【請求項８】
前記補償遅延調節部は、
前記データ出力クロックから前記フィードバック信号を発生するための複数の経路を含み、前記ビット構成情報に応じて前記複数の経路のうちいずれか一つを選択することを特徴とする請求項７に記載の同期式半導体装置。
【請求項９】
前記複数の経路のそれぞれは、
前記ビット構成情報に応じて開閉されるスイッチを含むことを特徴とする請求項８に記載の同期式半導体装置。
【請求項１０】
前記複数の経路の各遅延時間は前記ビット構成情報を示すビット構成が大きいほど長く決定されることを特徴とする請求項８に記載の同期式半導体装置。
【請求項１１】
同期式半導体装置においてビット構成に関係なくほぼ一定のデータ出力時間を有するようにデータ出力時間を調節する方法において、
外部クロックを受信して内部クロックを発生する段階と、
前記ビット構成に応じて前記内部クロックの位相を調節してデータ出力クロックを発生する段階と、
メモリセルから読み出されるデータを前記データ出力クロックに応じて外部に出力する段階とを備えることを特徴とする同期式半導体装置のデータ出力時間調節方法。
【請求項１２】
前記データ出力クロックを発生する段階は、
前記ビット構成に応じて、前記内部クロックから前記データ出力クロック発生させるための互いに遅延時間が異なる複数の経路のうちいずれか一つを選択する段階を含むことを特徴とする請求項１１に記載の同期式半導体装置のデータ出力時間調節方法。
【請求項１３】
同期式半導体装置においてビット構成に関係なくほぼ一定のデータ出力時間を有するようにデータ出力時間を調節する方法において、
外部クロックの位相とフィードバック信号の位相とを比較し、前記外部クロックと前記フィードバック信号の位相差に対応する検出信号を発生する段階と、
前記検出信号に応じて遅延制御信号を発生する段階と、
前記遅延制御信号に応じて前記外部クロックを所定の遅延時間だけ遅延させてデータ出力クロックを発生する段階と、
前記ビット構成に応じて前記データ出力クロックの位相を調節して前記フィードバック信号を発生する段階と、
メモリセルから読み出されるデータを前記データ出力クロックに応じて外部に出力する段階とを備えることを特徴とする同期式半導体装置のデータ出力時間調節方法。
【請求項１４】
前記フィードバック信号を発生する段階は、
前記ビット構成に応じて、前記データ出力クロックから前記フィードバック信号を発生するための互いに遅延時間が異なる複数の経路のうちいずれか一つを選択する段階を含むことを特徴とする請求項１３に記載の同期式半導体装置のデータ出力時間調節方法。
【請求項１５】
前記遅延部は直列に連結された複数のインバータを含み、前記所定の遅延時間は前記インバータの数により決定されることを特徴とする請求項７に記載の同期式半導体装置のデータ出力時間調節法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、同期式半導体装置に係り、特にビット構成を変更することができる同期式ＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ　ＤＲＡＭ、以下、ＳＤＲＡＭ）に関する。
【０００２】
【従来の技術】
ＳＤＲＡＭは外部クロックに同期して一つ以上のデータを入出力するＤＲＡＭ装置である。ＳＤＲＡＭから一度に入出力されるデータビットの数をデータ入出力規定またはビット構成という。例えば、４ビットを並列に入出力するＳＤＲＡＭのビット構成は４であり、８ビットを並列に入出力する場合にはビット構成が８である。ビット構成は一般的に×４，×８，×１６で表示される。
【０００３】
一般的に、ＳＤＲＡＭは設計初期にビット構成が決定されるのではなく、多様なビット構成で動作可能に設計され、製造後にビット構成が決定される場合が多い。すなわち、ＳＤＲＡＭは多様なビット構成で動作できるように設計された後、出荷される直前に一つのビット構成に決定される。
【０００４】
上記のように多様なビット構成で動作が可能なＳＤＲＡＭの場合、ビット構成によりアクセス時間が変わるという現象が生じる。アクセス時間はクロックの基準エッジからデータが出力されるまでの時間であり、一般的にＳＤＲ（Ｓｉｎｇｌｅ　Ｄａｔａ　Ｒａｔｅ）ＳＤＲＡＭではｔＳＡＣと、ＤＤＲ（ＤｏｕｂｌｅＤａｔａ　Ｒａｔｅ）ＳＤＲＡＭではｔＡＣと表現される。アクセス時間は一般的に所定の範囲を有するように規定される。
【０００５】
ビット構成によりアクセス時間が変わる理由はメモリセルから読み出されるデータを駆動して外部に出力する出力ドライバに印加される電源のピン数が限定されている一方で、ビット構成が大きくなるほど駆動すべき出力ドライバの数は多くなるためである。従って、ビット構成が小さければアクセス時間が短くなり、ビット構成が大きくなるほどアクセス時間が長くなる。上記の通りにビット構成によりアクセス時間が変動すれば、アクセス時間が規定された範囲を外れる可能性が高まる。
【０００６】
図１は従来技術によるＳＤＲＡＭを概略的に図示するブロック図である。これを参照すれば、従来技術によるＳＤＲＡＭ１００は内部クロック発生器１１０、データ出力バッファ１２０を備える。内部クロック発生器１１０は外部クロックＥ＿ＣＬＫを受信して内部クロックＩ＿ＣＬＫを発生する。シングルデータレートのＳＤＲＡＭでは内部クロック発生器１１０が外部クロックＥ＿ＣＬＫを内部信号に変換するバッファであるので単純であるが、ＤＤＲ−ＳＤＲＡＭでは内部クロックＩ＿ＣＬＫの位相をさらに精巧に制御するために内部クロック発生器１１０に遅延同期ループ回路や位相同期ループ回路が多用される。
【０００７】
データ出力バッファ１２０は内部クロックＩ＿ＣＬＫに応じてメモリセルから読み出されるデータを外部に出力する回路であり、読込みデータＲ＿ＤＡＴＡに応じて出力ノード（または出力パッド）を所定電圧レベルで駆動するための出力ドライバ（図示せず）を含む。
【０００８】
データ出力バッファ１２０の電力消耗はビット構成により変わる。これは前述のように、ビット構成が大きくなるほど動作する出力ドライバ（図示せず）の数が増えるためである。
【０００９】
従って、図１に示されたＳＤＲＡＭではビット構成が大きい場合、データ出力バッファ１２０での遅延時間ＴＰ１が長くなる。従って、ビット構成によりデータが出力される時間が変わる。
【００１０】
結局、従来技術によるＳＤＲＡＭはビット構成によりアクセス時間が変わり、特定ビット構成でのアクセス時間が与えられた規定範囲を外れうる。また、ビット構成による出力データスキューが大きくなる問題点がある。
【００１１】
【発明が解決しようとする課題】
よって、本発明が解決しようとする技術的課題は、多様なビット構成で動作できるように設計される同期式半導体装置において、ビット構成が異なってもデータ出力時間、すなわちアクセス時間（ｔＡＣまたはｔＳＡＣ）を一定にすることにより、動作の信頼性を高められる同期式半導体装置を提供することである。
【００１２】
本発明が解決しようとする他の技術的課題は、前記技術的課題を達成するための同期式半導体装置のデータ出力時間調節法を提供することである。
【００１３】
【課題を解決するための手段】
前記技術的課題を達成するための本発明の一つの側面による同期式半導体装置は、外部クロックを受信して内部クロックを発生する内部クロック発生器と、ビット構成情報に応じて前記内部クロックの位相を調節してデータ出力クロックを発生するクロック調節部と、メモリセルから読み出されるデータを前記データ出力クロックに応じて外部に出力するデータ出力バッファとを備えることを特徴とする。
【００１４】
望ましくは、前記クロック調節部は前記内部クロックから前記データ出力クロックを発生するための複数の経路を含み、前記ビット構成情報に応じて前記複数の経路のうちいずれか一つを選択する。
【００１５】
前記技術的課題を達成するための本発明の他の側面による同期式半導体装置は、外部クロックを受信してデータ出力クロックを発生する遅延同期ループ（ＤＬＬ）回路と、メモリセルから読み出されるデータを前記データ出力クロックに応じて外部に出力するデータ出力回路を備え、ＤＬＬ回路は前記外部クロックの位相とフィードバック信号の位相とを比較し、前記外部クロックと前記フィードバック信号の位相差に対応する検出信号を発生する位相比較器と、前記検出信号を受信して遅延制御信号を発生する遅延制御器と、前記遅延制御信号に応じて前記外部クロックを所定の遅延時間だけ遅延し、前記データ出力クロックを発生する遅延部と、ビット構成情報に応じて前記データ出力クロックを遅延させて前記フィードバック信号を発生する補償遅延調節部とを含むことを特徴とする。望ましくは、前記補償遅延調節部は前記データ出力クロックから前記フィードバック信号を発生するための複数の経路を含み、前記ビット構成情報に応じて前記複数の経路のうちいずれか一つを選択することを特徴とする。
【００１６】
前記他の技術的課題を達成するための本発明の一つの側面は、同期式半導体装置においてビット構成に関係なくほぼ一定のデータ出力時間を有するようにデータ出力時間を調節する方法に関するものである。このデータ出力時間調節方法は、外部クロックを受信して内部クロックを発生する段階と、前記ビット構成に応じて前記内部クロックの位相を調節してデータ出力クロックを発生する段階と、メモリセルから読み出されるデータを前記データ出力クロックに応じて外部に出力する段階とを備えることを特徴とする。
【００１７】
望ましくは、前記データ出力クロックを発生する段階は、前記ビット構成に応じて、前記内部クロックから前記データ出力クロック発生させるための互いに遅延時間が異なる複数の経路のうちいずれか一つを選択する段階を含む。
【００１８】
前記他の技術的課題を達成するための本発明の他の側面は、同期式半導体装置においてビット構成に関係なくほぼ一定のデータ出力時間を有するようにデータ出力時間を調節する方法に関するものである。このデータ出力時間調節方法は、外部クロックの位相とフィードバック信号の位相とを比較し、前記外部クロックと前記フィードバック信号の位相差に対応する検出信号を発生する段階と、前記検出信号に応じて遅延制御信号を発生する段階と、前記遅延制御信号に応じて前記外部クロックを所定の遅延時間だけ遅延させてデータ出力クロックを発生する段階と、前記ビット構成に応じて前記データ出力クロックの位相を調節して前記フィードバック信号を発生する段階と、メモリセルから読み出されるデータを前記データ出力クロックに応じて外部に出力する段階とを備えることを特徴とする。
【００１９】
望ましくは、前記フィードバック信号を発する段階は、前記ビット構成に応じて、前記データ出力クロックから前記フィードバック信号を発生するための互いに遅延時間が異なる複数の経路のうちいずれか一つを選択する段階を含む。
【００２０】
【発明の実施の形態】
本発明とその動作上のメリット及び本発明の実施により達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び添付図面に記載された内容を考慮すべきである。
【００２１】
以下、添付した図面を参照して本発明の望ましい実施形態を説明することにより、本発明を詳細に説明する。各図面に提示された同じ参照符号は同じ構成要素を示す。
【００２２】
図２は本発明の一実施形態によるＳＤＲＡＭを図示するブロック図である。これを参照すれば、本発明の一実施形態によるＳＤＲＡＭ２００はクロックバッファ２１０、クロック調節部２２０及びデータ出力バッファ２３０を備える。
【００２３】
図２に示されたＳＤＲＡＭは内部クロックＩ＿ＣＬＫを発生する手段としてクロックバッファ２１０を使用する。
【００２４】
クロックバッファ２１０は外部クロックＥ＿ＣＬＫをバッファリングして内部クロックＩ＿ＣＬＫを発生する。従って、内部クロックＩ＿ＣＬＫは外部クロックＥ＿ＣＬＫに比べて所定時間だけ遅延した位相を有する。
【００２５】
クロック調節部２２０は内部クロックＩ＿ＣＬＫを受信し、ビット構成情報Ｂ＿ＯＲＧに応じて内部クロックＩ＿ＣＬＫの位相を調節してデータ出力クロックＤ＿ＣＬＫとして発生する。すなわち、クロック調節部２２０はビット構成情報Ｂ＿ＯＲＧにより内部クロックＩ＿ＣＬＫから所定時間だけ遅延したデータ出力クロックＤ＿ＣＬＫを発生したり、内部クロックＩ＿ＣＬＫと実質的に同じ位相を有するデータ出力クロックＤ＿ＣＬＫを発生したりする。ビット構成情報Ｂ＿ＯＲＧは設定されているビット構成がどのくらいなのかを示す内部信号である。
【００２６】
データ出力バッファ２３０はメモリセルから読み出されるデータＲ＿ＤＡＴＡをデータ出力クロックＤ＿ＣＬＫに応じて外部に出力する。すなわち、データ出力バッファ２３０はデータ出力クロックＤ＿ＣＬＫによってトリガされて、メモリセルから読み出されたデータＲ＿ＤＡＴＡの出力動作を開始する。
【００２７】
データ出力クロックＤ＿ＣＬＫがデータ出力バッファ２３０に印加された後、データが出力されるまでの時間はビット構成により変わる。すなわち、ビット構成が大きくなるほどデータ出力バッファ２３０での遅延時間が長くなる。従って、クロック調節部２２０ではビット構成が小さいほど遅延時間が長くなるように設定される。
【００２８】
結局、クロック調節部２２０とデータ出力バッファ２３０全体の遅延時間ＴＰ２はビット構成に関係なく同一になる。従って、外部クロックＥ＿ＣＬＫを基準としてデータが出力されるまでの時間であるアクセス時間がビット構成に関係なくほぼ一定になる。
【００２９】
図３は本発明の他の一実施形態によるＳＤＲＡＭを示すブロック図である。本発明の他の一実施形態によるＳＤＲＡＭ３００は、遅延同期ループ回路３１０、クロック調節部３２０及びデータ出力バッファ３３０を備える。
【００３０】
遅延同期ループ回路３１０はバッファ３１５、位相比較器３１１、遅延制御器３１２、遅延部３１３及び補償遅延部３１４を含む。位相比較器３１１は外部クロックＥ＿ＣＬＫの位相とフィードバック信号ＦＢの位相とを比較し、外部クロックＥ＿ＣＬＫとフィードバック信号ＦＢの位相差に対応する検出信号ＤＳを発生する。遅延制御器３１２は検出信号ＤＳを受信して遅延制御信号ＣＯＮを発生する。遅延部３１３は遅延制御信号ＣＯＮに応じて外部クロックＥ＿ＣＬＫを所定の遅延時間だけ遅延させて、内部クロックＩ＿ＣＬＫを発生する。補償遅延部３１４は内部クロックＩ＿ＣＬＫを遅延させてフィードバック信号ＦＢを発生する。補償遅延部３１４はデータ出力バッファ３３０及びクロック調節部３２０での遅延時間を補償するための複製回路である。
【００３１】
従って、補償遅延部３１４の遅延時間はデータ出力バッファ３３０及びクロック調節部３２０の遅延時間と実質的に同一に設定される。結局、フィードバック信号ＦＢの位相は、データ出力バッファ３３０を介して出力される出力データＤＯＵＴの位相と同一になる。従って、遅延同期ループ回路３１０は実際の出力データＤＯＵＴの位相と同じ位相を有するフィードバック信号ＦＢを外部クロックと比較してロッキング動作を行う。
【００３２】
クロック調節部３２０は図２に示されたクロック調節部３２０と同様に、ビット構成情報Ｂ＿ＯＲＧに応じて内部クロックＩ＿ＣＬＫの位相を調節してデータ出力クロックＤ＿ＣＬＫを発生する。クロック調節部３２０での遅延時間はクロック調節部３２０及びデータ出力バッファ３３０の全体遅延時間がビット構成に関係なく同一になるように設定されることが望ましい。従って、ビット構成が少ないほどクロック調節部３２０の遅延時間は長くなる。
【００３３】
データ出力バッファ３３０はメモリセルから読み出されるデータＲ＿ＤＡＴＡをデータ出力クロックＤ＿ＣＬＫに応じて外部に出力する。
【００３４】
クロック調節部３２０の詳細な構成例は図５に示されている。図５を参照すれば、クロック調節部３２０は内部クロックＩ＿ＣＬＫからデータ出力クロックＤ＿ＣＬＫを発生するための複数の経路を含む。図５では説明の便宜上、クロック調節部３２０は３つの経路Ｐ１，Ｐ２，Ｐ３を含むものであり、それらをそれぞれ第１〜３経路Ｐ１〜Ｐ３とする。
【００３５】
第１経路Ｐ１はビット構成情報Ｂ＿ＯＲＧのうち×１６に応じてオンになるスイッチ５１１を含む。第２経路Ｐ２はビット構成情報Ｂ＿ＯＲＧのうち×８に応じてオンになるスイッチ５１２及び遅延手段５２１を含む。第２経路Ｐ２の遅延手段５２１は、ビット構成が×１６である場合におけるデータ出力バッファ３３０での遅延時間とビット構成が８である場合におけるデータ出力バッファ３３０での遅延時間との差に相当する遅延時間を有することが望ましい。そして、第３経路Ｐ３はビット構成情報Ｂ＿ＯＲＧのうち×４に応じてオンになるスイッチ５１３及び遅延手段５２２を含む。第３経路Ｐ３の遅延手段５２２は、ビット構成が×１６である場合におけるデータ出力バッファ３３０での遅延時間とビット構成が×４である場合におけるデータ出力バッファ３３０での遅延時間との差に相当する遅延時間を有することが望ましい。遅延手段５２１，５２２は、例えば一つ以上のインバータで構成され、インバータの数で遅延時間が調節されうる。
【００３６】
クロック調節部３２０はビット構成情報Ｂ＿ＯＲＧに応じて第１〜３経路Ｐ１〜３のうちいずれか一つを選択する。ビット構成が×１６ならば第１経路Ｐ１が、ビット構成が×８ならば第２経路Ｐ２が、そしてビット構成が×４ならば第３経路Ｐ３が選択される。
【００３７】
上記のように、ビット構成によるデータ出力バッファ３３０での遅延時間差をクロック調節部３２０で補償することにより、×４，×８，×１６のうちいかなるビット構成で動作しても、外部クロックＥ＿ＣＬＫを基準としてデータが出力されるまでの時間がほぼ一定になる。
【００３８】
図５に示されたクロック調節部３２０の構成は図２のクロック調節部２２０にも適用することができる。
【００３９】
図４は本発明のさらに他の実施形態によるＳＤＲＡＭを示すブロック図である。本発明のさらに他の実施形態によるＳＤＲＡＭ４００は、遅延同期ループ回路４１０及びデータ出力バッファ３３０を備える。
【００４０】
遅延同期ループ回路４１０は、バッファ３１５、位相比較器３１１、遅延制御器３１２、遅延部３１３及び補償遅延調節部４１４を含む。位相比較器３１１、遅延制御器３１２、遅延部３１３及びデータ出力バッファ３３０は図３に示されたものと同一なので、詳細な説明を省略する。ただし、遅延部３１３は遅延制御信号ＣＯＮに応じて外部クロックＥ＿ＣＬＫを所定時間だけ遅延させてデータ出力クロックＤ＿ＣＬＫを発生する。
【００４１】
補償遅延調節部４１４はデータ出力クロックＤ＿ＣＬＫを遅延させてフィードバック信号ＦＢを発生する回路であり、ビット構成情報Ｂ＿ＯＲＧに応じて遅延量を調節する。従って、ビット構成によりフィードバック信号ＦＢの位相が変わる。
【００４２】
補償遅延調節部４１４の詳細な構成例は図６に示されている。図６を参照すれば、補償遅延調節部４１４はデータ出力クロックＤ＿ＣＬＫからフィードバック信号ＦＢを発生するための複数の経路を含む。図６では、補償遅延調節部は３つの経路Ｐ１，Ｐ２，Ｐ３を含むものであり、それらをそれぞれ第１〜３経路Ｐ１〜３とする。
【００４３】
第１経路Ｐ１はビット構成情報Ｂ＿ＯＲＧのうち×４に応じてオンになるスイッチ６１１を含む。第２経路Ｐ２はビット構成情報Ｂ＿ＯＲＧのうち×８に応じてオンになるスイッチ６１２及び遅延手段６２１を含む。第２経路Ｐ２の遅延手段６２１はビット構成が×８である場合におけるデータ出力バッファ３３０での遅延時間と実質的に同じ遅延時間を有することが望ましい。そして、第３経路Ｐ３はビット構成情報Ｂ＿ＯＲＧのうち×１６に応じてオンになるスイッチ６１３及び遅延手段６２２を含む。第３経路Ｐ３の遅延手段６２２は、ビット構成が×１６である場合におけるデータ出力バッファ３３０での遅延時間と実質的に同じ遅延時間を有することが望ましい。遅延手段６２１，６２２は、例えば一つ以上のインバータで構成され、インバータの数で遅延時間が調節されうる。
【００４４】
補償遅延調節部４１４はビット構成情報Ｂ＿ＯＲＧに応じて第１〜３経路Ｐ１〜３のうちいずれか一つを選択する。ビット構成が×４ならば第１経路Ｐ１が、ビット構成が×８ならば第２経路Ｐ２が、そしてビット構成が×１６ならば第３経路Ｐ３が選択される。
【００４５】
上記のように、補償遅延調節部４１４の遅延時間がビット構成により調節されることにより、遅延部３１３の遅延時間も調節され、結局、ビット構成により調節された位相を有するデータ出力クロックＤ＿ＣＬＫが生成される。すなわち、補償遅延調節部４１４の遅延時間が短ければ、データ出力クロックＤ＿ＣＬＫは外部クロックＥ＿ＣＬＫの位相とほぼ等しく、補償遅延調節部４１４の遅延時間が長くなるほど、データ出力クロックＤ＿ＣＬＫの位相は外部クロックＥ＿ＣＬＫに比べて早くなる。
【００４６】
従って、ビット構成によるデータ出力バッファ３３０での遅延時間差が補償遅延調節部４１４により補償され、結局外部クロックＥ＿ＣＬＫを基準とするデータ出力時間はビット構成に関係なくほぼ一定になる。
【００４７】
本発明は図面に示された幾つかの実施形態を参考に説明されたが、それは例示的なものに過ぎず、本技術分野の当業者ならばそれから多様な変形及び均等な様々な他の実施形態が可能であるという点が理解できるであろう。従って、本発明の真の技術的保護範囲は特許請求の範囲に記載された発明の技術的思想に基づいて決定されるべきである。
【００４８】
【発明の効果】
本発明によれば、多様なビット構成で動作可能な同期式半導体装置において、ビット構成に関係なくデータ出力時間がほぼ一定になる。従って、ビット構成による出力データのスキューが最小化される。
【図面の簡単な説明】
【図１】従来技術による同期式ＤＲＡＭを概略的に図示するブロック図である。
【図２】本発明の一実施形態による同期式ＤＲＡＭを図示するブロック図である。
【図３】本発明の他の実施形態による同期式ＤＲＡＭを示すブロック図である。
【図４】本発明のさらに他の実施形態による同期式ＤＲＡＭを示すブロック図である。
【図５】図３のクロック調節部を詳細に図示する図面である。
【図６】図４の補償遅延調節部を詳細に図示する図面である。
【符号の説明】
４００　　ＳＤＲＡＭ
４１０　遅延同期ループ回路
【図１】
2004005964.tif 000003
【図２】
2004005964.tif 000004
【図３】
2004005964.tif 000005
【図４】
2004005964.tif 000006
【図５】
2004005964.tif 000007
【図６】
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