(57)【要約】【課題】多層化配線の層数が増加しても冗長回路の出力状態を容易に確定することができる半導体集積回路装置を提供する。【解決手段】冗長情報を格納する不揮発性メモリ４を第１の半導体チップ（図示せず）に設け、不揮発性メモリ４からシリアルデータとして出力される冗長情報をパラレルデータに変換するシリアル／パラレル変換回路５、変換回路５から出力されるパラレルデータを入力することで出力状態が確定する冗長回路６、及び冗長データロード制御回路３を第２の半導体チップ（図示せず）に設け、不揮発性メモリ４が冗長データロード制御回路３、シリアル／パラレル変換回路５各々とバンプを介して接続される半導体集積回路装置。【選択図】      図２
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【特許請求の範囲】
【請求項１】
冗長情報を格納する不揮発性メモリを有する第１の半導体チップと、
該不揮発性メモリからシリアルデータとして出力される冗長情報をパラレルデータに変換する変換回路及び該変換回路から出力されるパラレルデータを入力することで出力状態が確定する冗長回路を有する第２の半導体チップと、
を備え、前記不揮発性メモリと前記変換回路とがバンプを介して接続されていることを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体集積回路装置に関するものである。特に、冗長回路を備える半導体集積回路装置に関するものである。
【０００２】
【従来の技術】
メモリ等の半導体集積回路では、製品歩留まりを向上させるために通常冗長回路が組み込まれ、有効な回路ブロックを選択するようになっている。従来の冗長回路の一構成例を図４に示す。図４の冗長回路は、Ｎ＋１個のアドレスプログラム回路ＡＰ０〜ＡＰＮと、アドレスプログラム回路ＡＰ０〜ＡＰＮの各出力の論理積である信号ＲＥＤＥＮを出力するアンド回路１４とを有している。各アドレスプログラム回路は、ＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ−Ｅｆｆｅｃｔ
Ｔｒａｎｓｉｓｔｏｒ）、フューズ素子、判定回路によって構成される。
【０００３】
ここで、アドレスプログラム回路ＡＰ０の構成について説明する。ｎチャネル形ＭＯＳＦＥＴ１１のソースに定電圧Ｖｃｃが供給され、ＭＯＳＦＥＴ１１のゲートにゲート信号ＮＥＮが供給され、ＭＯＳＦＥＴ１１のドレインがフューズ素子１２を介して接地される。また、ＭＯＳＦＥＴ１１とフューズ素子１２との接続ノードに判定回路１３が接続される。判定回路１３は入力信号Ａ（０）を入力し、ＭＯＳＦＥＴ１１とフューズ素子１２との接続ノード電位に応じて出力信号ＰＲＯＧ（０）を出力する。なお、アドレスプログラム回路ＡＰ１〜ＡＰＮについてはアドレスプログラム回路ＡＰ０と同様の構成であるので説明を省略する。
【０００４】
アドレスプログラム回路ＡＰ０〜ＡＰＮに設けられるフューズ素子にはポリフューズ（多結晶シリコンからなるフューズ素子）がよく用いられる。冗長回路のポリフューズ周辺の模式的な断面図を図５に示す。ＬＯＣＯＳ１５の上部にポリフューズ１６が形成され、ポリフューズ１６の上部に保護膜（パシベーション）１７が形成される。また、ポリフューズ１６をレーザーによって切断しやすいように窓１８が設けられる。さらに、保護膜１７の内部には多層配線１９が形成される。
【０００５】
半導体集積回路の不良箇所に応じてレーザー切断されるポリフューズ１６が決定され、ポリフューズ１６がレーザーによって切断されることで図４に示す冗長回路の出力状態が確定する。
【０００６】
【特許文献１】
特許２８４５８４７号公報  （第２−３頁）
【０００７】
【発明が解決しようとする課題】
しかしながら、半導体集積回路、特に最近の高機能な半導体集積回路では配線の多層化が進んでおり、保護膜１７の厚みｈ（図５参照）が厚くなってくると、窓の大きさを大きくしなければレーザーによるポリフューズ１６の切断が困難になる傾向にあった。そして、今後配線の多層化がさらに進めば、既存のレーザー設備のままではデザインルールに従って窓を小さくしていくとポリフューズのレーザー切断が不可能になるという問題がある。
【０００８】
また、ポリフューズではなく、メタルヒューズをフューズ素子として用いる構成の冗長回路もある。このような構成の冗長回路では、メタルヒューズを保護膜の表面層近傍（上部）に設けることができるので、配線の多層化が進んで保護膜の厚みが厚くなってもレーザーによる切断が困難になることはない。しかしながら、メタルフューズはポリフューズに比べてレーザー切断後の再溶着等による切断不良が生じる可能性が高いので、切断窓をポリフューズの場合よりも大きくとる必要があった。
【０００９】
なお、特許文献１では、ユーザの要求を盛り込んだカスタム回路部分を含む半導体集積回路が開示されているが、冗長回路や配線の多層化については何ら言及されていない。
【００１０】
本発明は、上記の問題点に鑑み、多層化配線の層数が増加しても冗長回路の出力状態を容易に確定することができる半導体集積回路装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】
上記目的を達成するために、本発明に係る半導体集積回路装置においては、冗長情報を格納する不揮発性メモリを有する第１の半導体チップと、該不揮発性メモリからシリアルデータとして出力される冗長情報をパラレルデータに変換する変換回路及び該変換回路から出力されるパラレルデータを入力することで出力状態が確定する冗長回路を有する第２の半導体チップと、を備え、前記不揮発性メモリと前記変換回路とがバンプを介して接続されるようにする。
【００１２】
【発明の実施の形態】
以下に本発明の一実施形態について図面を参照して説明する。本発明に係る半導体集積回路装置の外観図を図１に示す。第１の半導体チップ１と第２の半導体チップ２とがバンプ（図示せず）によって接続されている。第２の半導体チップ２はメモリＩＣやメモリ回路やＣＰＵ回路を予め組み込んだエンベデッドＩＣと言われるような半導体集積回路（図示せず）となっている。
【００１３】
続いて、本発明に係る半導体集積回路装置の要部回路ブロック図を図２に示す。本発明に係る半導体集積回路装置は、冗長データロード制御回路３、不揮発性メモリ４、シリアル／パラレル変換回路５、冗長回路６、及び冗長回路６によって選択又は非選択される回路を有するメモリ等の機能回路７を有している。フラッシュメモリやＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ−ＯｎｌｙＭｅｍｏｒｙ）等の不揮発性メモリ４が第１の半導体チップ１（図１参照）に設けられ、冗長データロード制御回路３、シリアル／パラレル変換回路５、冗長回路６、及び機能回路７が第２の半導体チップ２（図１参照）に設けられる。そして、不揮発性メモリ４が、冗長データロード制御回路３、シリアル／パラレル変換回路５との接続端子の各々の端子とバンプ（図示せず）を介して接続される。
【００１４】
第２の半導体チップが具備する機能回路７の不良箇所に応じた冗長情報が予め不揮発性メモリ４に格納される。本発明に係る半導体集積回路装置に電力が供給されると、冗長データロード制御回路３が不揮発性メモリ４に動作指令を出力するとともに、シリアル／パラレル変換回路５の動作を制御する。不揮発性メモリ４は、冗長データロード制御回路３からのシリアル制御による動作指令に応じて、予め格納している冗長情報のシリアルデータ伝送を開始する。シリアル／パラレル変換回路５は、冗長データロード制御回路３の制御に基づいて、不揮発性メモリ４から伝送されてきたシリアルデータをパラレルデータに変換して、複数の冗長回路６に出力する。各冗長回路６は、パラレルデータを入力することで、出力状態が確定され、確定されたデータに応じて、機能回路７の一部が選択又は非選択される。
【００１５】
第１の半導体チップに設けられる不揮発性メモリ４から第２の半導体チップに設けられるシリアル／パラレル変換回路５へのデータ伝送及び第２の半導体チップから第１の半導体チップへのデータ伝送がシリアルデータによって行われるので、第１の半導体チップと第２の半導体チップを接続するバンプの数を少なくすることができる。一般的に、バンプが増えればそれに要するパッドの面積も増大するので、バンプの数が減ることにより、半導体集積回路装置の小型化を図ることができる。
【００１６】
次に、シリアル／パラレル変換回路と冗長回路の回路構成について説明する。シリアル／パラレル変換回路と冗長回路の一回路構成例を図３に示す。なお、図３において図４と同一の信号には同一の符号を付す。また、図３において図２と同一の部分には同一の符号を付す。
【００１７】
シリアル／パラレル変換回路５はＮ＋１個のフリップフロップＦＦ０〜ＦＦＮによって構成される。フリップフロップＦＦ０〜ＦＦＮのクロック端子（Ｃ端子）にクロック信号ＣＫが入力される。なお、クロック信号ＣＫは冗長データロード制御回路３（図２参照）から出力される。そして、フリップフロップＦＦ０のデータ入力端子（Ｄ端子）がフリップフロップＦＦ１の非反転出力端子（Ｑ端子）及び判定回路Ｊ１に接続される。同様にして、フリップフロップＦＦｋのデータ入力端子（Ｄ端子）がフリップフロップＦＦｋ＋１の非反転出力端子（Ｑ端子）及び判定回路Ｊｋ＋１に接続される（ｋは１以上Ｎ−１以下の自然数）。さらに、フリップフロップＦＦ０の非反転出力端子（Ｑ端子）が判定回路Ｊ０に接続され、フリップフロップＦＦＮのデータ入力端子（Ｄ端子）にシリアルデータＳ０が供給される。なお、フリップフロップＦＦＮのデータ入力端子（Ｄ端子）に供給されるシリアルデータＳ０は、不揮発性メモリ４（図２参照）が出力する冗長情報のシリアルデータである。
【００１８】
また、判定回路Ｊｍは入力信号Ａ（ｍ）を入力し、フリップフロップＦＦｍの出力に応じて出力信号ＰＲＯＧ（ｍ）を出力する（ｍは０以上Ｎ以下の整数）。さらに、アンド回路８は、判定回路Ｊ０〜ＪＮの各出力を入力し、判定回路Ｊ０〜ＪＮの各出力の論理積である信号ＲＥＤＥＮを出力する。その後、半導体集積回路装置は通常動作を行う。
【００１９】
シリアル／パラレル変換回路５及び冗長回路６を上記構成にすることで、図４に示す従来の冗長回路と同様の信号ＲＥＤＥＮを出力することが可能になる。
【００２０】
本発明に係る半導体集積回路の製造工程において、第２の半導体チップに設けられるエンベデッド回路の不良箇所がテスタ等の測定により検出され、その検出結果から冗長情報が作成される。そして、その冗長情報が不揮発性メモリ４に格納される。その後、冗長情報を格納した不揮発性メモリとシリアル／パラレル変換回路とを接続した状態で、テスタ等を用いて予定通りに不良箇所が無くなっているか検査される。これに対して、図４に示す従来の冗長回路を組み込んだ半導体集積回路の製造工程においては、半導体集積回路の不良箇所が電気信号を用いて検出され、その検出結果から冗長情報が作成される。そして、その冗長情報に応じてフューズ素子がレーザー切断される。その後、電気信号を用いて予定通りに不良箇所が無くなっているか検査される。本発明に係る半導体集積回路装置の製造工程では、バンプ接続の工程が増加するものの従来の半導体集積回路の製造工程で用いていた多数のヒューズ素子切断用のレーザー設備を用いたり、窓として深い穴を形成したりする必要がなくなるので、製造設備の簡素化を図ることができる。
【００２１】
【発明の効果】
本発明によると、半導体集積回路装置が、冗長情報を格納する不揮発性メモリを有する第１の半導体チップと、該不揮発性メモリからシリアルデータとして出力される冗長情報をパラレルデータに変換する変換回路及び該変換回路から出力されるパラレルデータを入力することで出力状態が確定する冗長回路を有する第２の半導体チップと、を備えるので、レーザーを用いることなく冗長回路の出力状態を確定することができる。これにより、多層化配線の層数が増加しても冗長回路の出力状態を容易に確定することができる半導体集積回路装置を実現することができる。また、レーザー設備を用いる必要がなくなるので、製造設備の簡素化を図ることができる。
【００２２】
また、本発明によると、前記不揮発性メモリから前記変換回路へのデータ伝送がシリアルデータによって行われるので、前記不揮発性メモリと前記変換回路とを接続するバンプの数を少なくすることができる。これにより、前記不揮発性メモリから前記変換回路へのデータ伝送がパラレルデータによって行われる場合に比べて、半導体集積回路装置の小型化・低コスト化を図ることができる。
【図面の簡単な説明】
【図１】本発明に係る半導体集積回路装置の外観を示す図である。
【図２】本発明に係る半導体集積回路装置の要部回路ブロック図である。
【図３】本発明に係る半導体集積回路装置が備えるシリアル−パラレル変換回路及び冗長回路の一回路構成例を示す図である。
【図４】従来の半導体集積回路が備える冗長回路の概略回路構成例を示す図である。
【図５】図４に示す冗長回路のポリフューズ周辺の断面図である。
【符号の説明】
１  第１の半導体チップ
２  第２の半導体チップ
３  冗長データロード制御回路
４  不揮発性メモリ
５  シリアル／パラレル変換回路
６  冗長回路
７  機能回路
８  アンド回路
ＦＦ０〜ＦＦＮ  フリップフロップ
Ｊ０〜ＪＮ  判定回路
【図１】
2004186314.tif 000003
【図２】
2004186314.tif 000004
【図３】
2004186314.tif 000005
【図４】
2004186314.tif 000006
【図５】
2004186314.tif 000007