(57)【要約】【課題】ビット線ＢＬ1 〜ＢＬ4 における余分なディスチャージが発生し、消費電力を低減できない。【解決手段】複数のワード線ＷＬと複数のビット線ＢＬとの交点に配置される複数のメモリセルＣと、複数のビット線ＢＬと１対１に接続される複数のデータ格納回路１１１と、複数のデータ格納回路１１１と１対１に接続されかつ接続された複数のデータ格納回路１１１が接続する複数のビット線の一つと接続する複数のセレクタ１１２とを具備し、複数のデータ格納回路の各々は制御信号ＲＥＡＤに基づいて接続されたビット線に接続している複数のメモリセルの一つに格納されているデータを格納し、複数のセレクタ１１２の各々は制御信号ＲＥＡＤに基づいて複数のビット線の一つと接続している複数のメモリセルの一つに格納されているデータ若しくは接続している複数のデータ格納回路１１１に格納されているデータのいずれか一つを出力することを特徴とする。【選択図】  図７
2004241116.tif 000002
【特許請求の範囲】
【請求項１】
複数のワード線と、
前記複数のワード線と交差する複数のビット線と、
前記複数のワード線と前記複数のビット線との交点に配置される複数のメモリセルと、
制御信号に基づいて、前記複数のビット線をプリチャージするプリチャージ回路と、
前記複数のビット線と１対１に接続される複数のデータ格納回路と、
前記複数のデータ格納回路と１対１に接続され、かつ該接続された該複数のデータ格納回路が接続する前記複数のビット線の一つと接続する複数のセレクタとを具備し、
前記複数のデータ格納回路の各々は、前記制御信号に基づいて、前記接続されたビット線に接続している前記複数のメモリセルの一つに格納されているデータを格納し、
前記複数のセレクタの各々は、前記制御信号に基づいて、前記複数のビット線の一つと接続している前記複数のメモリセルの一つに格納されているデータ若しくは前記接続している前記複数のデータ格納回路に格納されているデータのいずれか一つを出力する、ことを特徴とする半導体記憶装置。
【請求項２】
アドレスデータに基づいて、前記複数のワード線のいずれか一つを活性化させるデコーダを備えたことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記複数のデータ格納回路は、共通のワード線に接続される前記複数のメモリセルに格納されているデータを、該メモリセルが接続している前記複数のビット線を介して一度に格納することを特徴とする請求項２記載の半導体記憶装置。
【請求項４】
前記セレクタは、前記アドレスデータの一部が等しい場合、前記複数のデータ格納回路に格納された前記データを出力することを特徴とする請求項３記載の半導体記憶装置。
【請求項５】
複数のワード線と、
前記複数のワード線と交差する複数のビット線と、
前記複数のワード線と前記複数のビット線との交点に配置される複数のメモリセルと、
前記複数のビット線と１対１に接続され、該接続されたビット線に接続している前記複数のメモリセルの一つに格納されているデータをそれぞれ格納する複数のデータ格納回路と、
前記複数のデータ格納回路と１対１に接続され、かつ該接続された該複数のデータ格納回路が接続する前記複数のビット線の一つと接続する複数のセレクタと、
アドレスデータに基づいて、前記複数のワード線の活性化を制御する制御回路とを具備し、
前記制御回路は、先に入力したアドレスデータが示すアドレスと連続したアドレスを示すアドレスデータを入力した場合には、前記複数のワード線を活性化させず、前記セレクタから前記複数のデータ格納回路に格納されているデータを出力させることを特徴とする半導体記憶装置。
【請求項６】
前記制御回路は、
前記アドレスデータをデコードするデコーダと、
前記入力したアドレスデータが示すアドレスが前記先に入力したアドレスデータが示すアドレスと連続しているか否かを判断するアドレス制御部と、
前記アドレス制御部の出力に基づいて、前記複数のワード線を活性化させるか否かを制御するワード線制御回路とにより構成されることを特徴とする請求項５記載の半導体記憶装置。
【請求項７】
前記アドレス制御部は、
前記データ格納回路に格納されたデータに対応する前記アドレスデータの共通する一部のデータをタッグとして格納するアドレス格納部と、
有効信号をフラグとして出力するフラグ部と、
前記入力したアドレスデータと前記タッグとの比較結果を出力する比較部と、
前記有効信号に基づいて、前記比較結果を出力する論理回路とにより構成されることを特徴とする請求項６記載の半導体記憶回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、レジスタファイル、キャッシュＲＡＭ、命令メモリ、データメモリ等の半導体記憶装置に関するものである。
【背景技術】
【０００２】
一般的に、半導体記憶装置には非同期型のものと同期型のものとがある。非同期型の半導体記憶装置では、アドレスを与えるとそのアドレスに対応したデータを常に出力する構成となっている。近年、高速化の要求が高まり、同期型が広く用いられるようになっている。非同期型の半導体記憶装置では、ＲＡＭセル内部のトランジスタを介してビット線のチャージアップを行っていたが、同期型の半導体記憶装置では、チャージアップ用のトランジスタにその動作を肩代わりさせて、読出し動作の前にビット線を高速にプリチャージしている。このプリチャージ動作の制御を行うプリチャージ信号φには、クロック等が用いられている。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、従来の半導体記憶装置では、次のような課題があった。即ち、同期型の半導体記憶装置では、例えばプリチャージ信号φのサイクル毎にチャージアップを行うため、メモリセルに格納しているデータによっては、高周波になるに従い消費電力が膨大なものになってしまう。例えば、ＲＡＭセルが"０"を格納している状態では、毎クロックサイクルごとにビット線がチャージアップされ、"０"が読出されてディスチャージが行われる。よって、高周波になるに従い消費電力が増加する。
【課題を解決するための手段】
【０００４】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【０００５】
すなわち、本発明の半導体記憶装置の一つは、複数のワード線と、複数のワード線と交差する複数のビット線と、複数のワード線と複数のビット線との交点に配置される複数のメモリセルと、制御信号に基づいて複数のビット線をプリチャージするプリチャージ回路と、複数のビット線と１対１に接続される複数のデータ格納回路と、複数のデータ格納回路と１対１に接続されかつ接続された複数のデータ格納回路が接続する複数のビット線の一つと接続する複数のセレクタとを具備し、複数のデータ格納回路の各々は制御信号に基づいて接続されたビット線に接続している複数のメモリセルの一つに格納されているデータを格納し、複数のセレクタの各々は制御信号に基づいて複数のビット線の一つと接続している複数のメモリセルの一つに格納されているデータ若しくは接続している複数のデータ格納回路に格納されているデータのいずれか一つを出力する。
【０００６】
また、本発明の半導体記憶装置の一つは、複数のワード線と、複数のワード線と交差する複数のビット線と、複数のワード線と複数のビット線との交点に配置される複数のメモリセルと、複数のビット線と１対１に接続され接続されたビット線に接続している複数のメモリセルの一つに格納されているデータをそれぞれ格納する複数のデータ格納回路と、複数のデータ格納回路と１対１に接続されかつ接続された複数のデータ格納回路が接続する複数のビット線の一つと接続する複数のセレクタと、アドレスデータに基づいて複数のワード線の活性化を制御する制御回路とを具備し、制御回路は先に入力したアドレスデータが示すアドレスと連続したアドレスを示すアドレスデータを入力した場合には複数のワード線を活性化させずセレクタから複数のデータ格納回路に格納されているデータを出力させる。
【発明の効果】
【０００７】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。本発明の半導体記憶装置は、入力されたアドレスによっては、複数のメモリセルから読出しをせずに、データ格納手段の格納データを選択的に出力する構成となる。そのため、ビット線における読出し時の消費電力を低減することができる。
【発明を実施するための最良の形態】
【０００８】
以下、本発明の実施の形態の半導体記憶装置を図面に基づいて詳細に説明する。
【０００９】
第１の実施例
図１は、本発明の第１の実施例を示す半導体記憶装置の回路図である。図１には半導体記憶装置中のメモリセルのＲＡＭセル１，２と、それらＲＡＭセル１，２をビット線ＢＬにそれぞれ接続するＮＭＯＳ３，４とが、示されている。ＮＭＯＳ３のゲート電極はワード線ＷＬ1 に接続され、ＮＭＯＳ４のゲート電極はワード線ＷＬ2 に接続されている。各ワード線ＷＬ1 ，ＷＬ2 の入力側には、ゲート５，６がそれぞれ接続されている。各ゲート５，６は、プリチャージ信号φが"０"の時に、各ワード線選択信号のアドレスのレベルをワード線ＷＬ1 ，ＷＬ2 にそれぞれ伝えるものである。また、ビット線ＢＬと電源の間には、該ビット線ＢＬをチャージアップするプリチャージ手段であるＰＭＯＳ７が備えられている。なお、ＲＡＭセル１，２の内部では、１対のＣＭＯＳインバータの出力が襷がけ接続されており、書込まれたデータを保持する構成となっている。以上は従来の半導体記憶装置と同様の構成でるが、本実施例の半導体記憶装置には、さらに、チャージアップ動作を制御する論理手段である２入力ＮＡＮＤゲート１０が、設けられている。ＮＡＮＤゲート１０には、プリチャージ信号φとイネーブル信号ＲＡＭＥが入力される構成であり、ビット線ＢＬのチャージアップの条件に、プリチャージ信号φが"１"であるという条件の他に、信号ＲＡＭＥのレベルが"１"であるという条件が加わったことになる。
【００１０】
図２は、図１の動作を説明する波形図であり、この図２を参照しつつ、図１の動作を説明する。ワード線ＷＬ1 に接続されたＲＡＭセル１には"０"、ワード線ＷＬ2 に接続されたＲＡＭセル２には"１"のデータが保持されているものとする。信号ＲＡＭＥは、読出し動作を指示するとき"１"となって与えられる。図２に示されたサイクルＣｙ１及びサイクルＣｙ３の期間、信号ＲＡＭＥは"１"であり、読出し動作中である。サイクルＣｙ２では、信号ＲＡＭＥが"０"であるので、外部に読出しは行われない。ワード線ＷＬ1 を選択するアドレスを活性化してＲＡＭセル１のデータを読出す場合、図２のサイクルＣｙ１及びサイクルＣｙ３の期間では、プリチャージ信号φが"１"のとき、ビット線ＢＬのチャージアップが行われる。ただし、サイクルＣｙ１の前のビット線ＢＬのレベルが、"１"である場合は、その"１"のレベルが維持される。その後、プリチャージ信号φが"０"に変化するとＮＭＯＳ３がオンし、ＲＡＭセル１とビット線ＢＬが接続される。ＲＡＭセル１に保持しているデータが"０"なので、ビット線ＢＬはディスチャージされる。サイクルＣｙ２においては信号ＲＡＭＥが"０"であり、ＰＭＯＳ７がオフ状態となって、ビット線ＢＬは、信号φが"１"となってもチャージアップされない。ワード線ＷＬ2 が活性化されてＲＡＭセル２のデータが読出される場合、ＲＡＭセル２の保持しているデータが"１"であるので、ビット線ＢＬは一度もディスチャージされない。つまり、ディスチャージによる電流消費がない。以上のように、本実施例では、従来の同期型半導体記憶装置にＮＡＮＤゲート１０を設けているので、ビット線ＢＬのチャージアップ条件に信号ＲＡＭＥの論理条件を加える構成となっている。そのため、データの読出しが不要なときに、信号ＲＡＭＥを"０"とすることで、ビット線ＢＬのチャージアップを行わなくてよくなる。即ち、少ないハードウエアの追加で、無駄なプリチャージ電流を削減することができる。
【００１１】
第２の実施例
図３は、本発明の第２の実施例を示す半導体記憶装置の回路図であり、図１と共通する要素には、共通の符号が付されている。この半導体記憶装置は、第１の実施例と同様に、ＲＡＭセル１，２と、それらＲＡＭセル１，２をビット線ＢＬにそれぞれ接続するＮＭＯＳ３，４とを、備えている。ＮＭＯＳ３のゲート電極はワード線ＷＬ1 に接続され、ＮＭＯＳ４のゲート電極がワード線ＷＬ2 に接続されている。ビット線ＢＬと電源の間には、該ビット線ＢＬをチャージアップするプリチャージ手段のＮＭＯＳ８が接続されている。本実施例は第１の実施例とは異なり、ＮＭＯＳ８のゲート電極には、プリチャージ信号φが直接入力される構成である。また、各ワード線ＷＬ1 ，ＷＬ2 には、該ワード線ＷＬ1 ，ＷＬ2 を必要なときだけ活性化する論理手段である３入力ゲート１１，１２の出力側が、それぞれ接続されている。各ゲート１１，１２の一つの入力端子には、ワード線選択信号であるアドレスがそれぞれ入力されている。各ゲート１１，１２の他の入力端子には、プリチャージ信号φと信号ＲＡＭＥが共通にそれぞれ入力されている。即ち、各ゲート１１，１２は、プリチャージ信号φが"０"で、信号ＲＡＭＥが"１"で、かつアドレスが"１"のとき、ワード線ＷＬ1 ，ＷＬ2 のレベルを"１"にするように機能する構成である。
【００１２】
図４は、図３の動作を説明する波形図であり、この図４を参照しつつ、図３の半導体記憶装置の動作を説明する。ワード線ＷＬ1 に接続されたＲＡＭセル１には"０"、ワード線ＷＬ2 に接続されたＲＡＭセル２には"１"のデータが保持されているものとする。本実施例の半導体記憶装置は第１の実施例と異なり、プリチャージ信号φが"１"のとき、必ずＮＭＯＳ８がオンしてビット線ＢＬがチャージアップされる。ワード線ＷＬ1 に接続されたＲＡＭセル１の保持したデータの"０"を読出す場合、ワード線ＷＬ1 に対応するアドレスが活性化されると共に、図４のサイクルＣｙ１１でプリチャージ信号φが"１"のとき、ビット線ＢＬのチャージアップが行われる。そして、プリチャージ信号φが"０"で信号ＲＡＭＥが"１"となると、ワード線ＷＬ1 が活性化されて"１"となる。その結果、ＮＭＯＳ３がオンする。ＮＭＯＳ３がオンすると、保持データの"０"のため、ビット線ＢＬがディスチャージされる。サイクルＣｙ１２の期間で、ビット線ＢＬが一度プリチャージされるが、ワード線ＷＬ1 が活性化されないので、該ビット線ＢＬがディスチャージされない。続くサイクルＣｙ１３では、プリチャージ信号φが"１"となっても、すでに、ビット線ＢＬのレベルは"１"となっているので、新たなチャージアップが行われずに、データの"０"が読出される。
【００１３】
ワード線ＷＬ2 に対応するアドレスが活性化されてＲＡＭセル２のデータが読出される場合、ＲＡＭセル２の保持しているデータが"１"であるので、ビット線ＢＬは一度もディスチャージされない。つまり、ディスチャージによる電流消費がない。以上のように、この第２の実施例ではゲート１１，１２を設け、必要でないときに、ワード線ＷＬ1 及びワード線ＷＬ2 の活性化させないようにしている。そのため、ビット線ＢＬにおける不要なディスチャージがなくなり、電流の消費が少なくなる。また、プリチャージ信号φが立ち下がるまでに、信号ＲＡＭＥが"１"となれば読出しが可能であり、信号ＲＡＭＥを生成する回路の精度を緩くすることができる。
【００１４】
第３の実施例
図５は、本発明の第３の実施例を示す半導体記憶装置の回路図である。この半導体記憶装置は、レジスタファイル等に用いられる多ビット長のＲＡＭであり、同一構成の複数のＲＡＭセル２０1 〜２０n を備えている。ＲＡＭセル２０1 〜２０n は、ビット線対ＢＬｗ ，ＢＬｒ と、ワード線対ＷＬｗ ，ＷＬｒ 間に接続されている。各ＲＡＭセル２０1 〜２０n は、７トランジスタ構成でされ、リードポートＲとライトポートＷをそれぞれ有したものとなっている。各ＲＡＭセル２０1 〜２０n において、書込み用のビット線ＢＬｗ にはＮＭＯＳ２１が接続されている。ＮＭＯＳ２１の出力側には、２個のインバータ２２，２３が襷がけ接続されたフリップフロップが接続され、そのフリップフロップの出力側が、ＮＭＯＳ２４のゲート電極に接続されている。ＮＭＯＳ２４の出力側がＮＭＯＳ２５を介して読出し用のビット線ＢＬｒに接続されている。ＮＭＯＳ２１のゲート電極はワード線ＷＬｗに接続され、ＮＭＯＳ２５のゲート電極がワード線ＷＬｒ に接続されている。各ビット線ＢＬｒと電源との間には、該ビット線ＢＬｒをチャージアップするプリチャージ手段のＰＭＯＳ３０1 〜３０n が接続されている。
【００１５】
このような構成の半導体記憶装置では、各ＲＡＭセル２０1 〜２０n の保持するデータがすべて"０"の場合、そのデータを読出すと消費電力が大きくなる。そこで、本実施例の半導体記憶装置では、書込み用の各ビット線ＢＬｗ に与えられた入力データＤｉ０〜Ｄｉｎを選択信号Ｓによってそれぞれ反転する書込み手段であるゲート４１と、読出し用の各ビット線ＢＬｒ に読出された出力データＤｏ０〜Ｄｏｎを信号Ｓによってそれぞれ反転する読出し手段であるゲート４２とを、設けている。
【００１６】
次に、図５の半導体記憶装置の動作を説明する。実行するアプリレケーションによって、統計的にデータに"０"が多いか、"１"が多いかを予め調べておく。この調査結果から、書込むデータに"０"が多い場合、信号Ｓのレベルを"１"にする。データの書込み時に、書込みデータとなる入力データＤｉ０〜Ｄｉｎのレベルを信号Ｓによって反転してＲＡＭセル２０1 〜２０n に書込む。これにより、ＲＡＭセル２０1 〜２０n に書込まれたデータは"１"が多くなる。データ読出しの時、同様に信号Ｓによって読出したデータを反転し、各ゲート４２から出力データＤｏ０〜Ｄｏｎを反転して出力する。これによって、本来読出されるべきデータが出力される。以上のように、この第３の実施例では、ゲート４１，４２を設けているので、ＲＡＭセル２０1 〜２０n に入力データＤｉ０〜Ｄｉｎを反転して書込むことができる。よって、各ＲＡＭセル２０1 〜２０n の保持データは、"１"が多くなり、それらを読出すときのデイスチャージ量を削減できる。即ち、消費電流を少なくすることができる。
【００１７】
第４の実施例
図６は、本発明の第４の実施例を示す半導体記憶装置の回路図であり、図５と共通する要素には、共通の符号が付されている。この半導体記憶装置は、第３の実施例における半導体記憶装置に、データＤｉ０〜Ｄｉｎを判定し、判定結果に対応するレベルの選択信号Ｓを生成するデータ判定手段であるＳ信号発生回路５０と、該Ｓ信号発生回路５０の出力を格納するＲＡＭセル５１を設けている。Ｓ信号発生回路５０には、入力データＤｉ０〜Ｄｉｎが入力される接続である。Ｓ信号発生回路５０は図示しない例えば多数決回路等を備え、入力データＤｉ０〜Ｄｉｎに"１"が多ければ信号Ｓに非反転を示す"１"を発生し、"０"が多ければ反転を示す"０"を発生する機能を有している。Ｓ信号発生回路５０の出力側が、記憶手段であるＲＡＭセル５１のライトポートＷに接続されている。ＲＡＭセル５１の内部構成は他のＲＡＭセル２０1〜２０n と同様の構成であり、該ＲＡＭ５１もワード線対ＷＬｗ ，ＷＬｒ に接続されている。ＲＡＭ５１のリードポートＲは、ＰＭＯＳ５２を介して電源に接続され、また、出力データＤｏ０〜Ｄｏｎを出力するゲート４２の入力側にも共通接続されている。
【００１８】
次に、図６の半導体記憶装置の動作を説明する。データの書込み時に、Ｓ信号発生回路５０は入力データＤｉ０〜Ｄｉｎに"１"が多いか"０"が多いかを判定する。判定結果で"１"が多い場合に、信号Ｓのレベルを"１"にし、"０"が多ければ"０"にする。この信号Ｓのレベルは、ＲＡＭセル５１にデータとして保持されると共に、各ゲート４１に与えられる。信号Ｓに基づき、各ゲート４１は入力データＤｉ０〜Ｄｉｎを反転或いは非反転したレベルをビット線ＢＬｗにそれぞれ与え、各ＲＡＭセル２０1 〜２０n にデータがそれぞれ書込まれる。各ＲＡＭセル２０1 〜２０n からデータを読出す場合、ＲＡＭセル５１に格納されたデータが読出され、そのデータが信号Ｓとして各ゲート４２に与えられる。各ＲＡＭセル２０1 〜２０n からビット線ＢＬｒを介して読出されデータに対して、各ゲート４２は反転するかまたはそのまま非反転で出力データＤｏ０〜Ｄｏｎを出力する。以上のように、この第４の実施例では第３の実施例の半導体記憶装置に、さらにＳ信号判定回路５０とＲＡＭセル５１を設けた構成なので、入力データＤｉ０〜Ｄｉｎがどのようなデータ群であっても、ビット線ＢＬｒ におけるディスチャージ量を削減することが可能となる。即ち、消費電流を少なくすることができる。
【００１９】
第５の実施例
図７は、本発明の第５の実施例を示す半導体記憶装置の回路図である。一般的に、大容量のＲＡＭでは性能を確保するために、カラム分割という構成が採用される。本実施例はカラム分割されたＲＡＭに対して、低消費電力化を行うものである。図７では大容量のＲＡＭの読出し動作に関与する部分が示されている。この半導体記憶装置は、４ビットラ１６ワードの容量のＲＡＭであり、４つのカラム６０，７０，８０，９０を備えている。各カラム６０〜９０は、同様の構成であり、ワード線ＷＬ1 に共通に接続された４個のＲＡＭセルＣ０〜Ｃ３と、ワード線ＷＬ2 に共通に接続された４個のＲＡＭセルＣ４〜Ｃ７と、ワード線ＷＬ3 に共通に接続された４個のＲＡＭセルＣ８〜Ｃ１１と、ワード線ＷＬ4に共通に接続された４個のＲＡＭセルＣ１２〜Ｃ１５とを、有している。各ＲＡＭセルＣ０，Ｃ４，Ｃ８，Ｃ１２は、各ワード線ＷＬ1 〜ＷＬ4 に直交するビット線ＢＬ1 に接続されている。同様に、各ＲＡＭセルＣ１，Ｃ５，Ｃ９，Ｃ１３はビット線ＢＬ2 に、各ＲＡＭセルＣ２，Ｃ６，Ｃ１０，Ｃ１４はビット線ＢＬ3 に、各ＲＡＭセルＣ３，Ｃ７，Ｃ１１，Ｃ１５はＢＬ4 に接続されている。各ビット線ＢＬ1 〜ＢＬ4 は、プリチャージ手段である４個のＮＰＭＯＳｔ１〜ｔ４を介してそれぞれ電源に接続されている。
【００２０】
各ワード線ＷＬ1 〜ＷＬ4 は、アドレスをデコードするデコーダ（ｄｅｃｏｄｅｒ）１００に接続されている。各カラム６０〜９０のビット線ＢＬ1 〜ＢＬ4 の出力側には、読出し制御部１１０が接続されている。読出し制御部１１０の出力側が、各カラム６０〜９０に対応した出力手段である４個のセレクタ（Ｓｅｌ）１２０，１３０，１４０，１５０が接続されている。セレクタ１２０，１３０，１４０，１５０には、アドレスの下位２ビットが与えられ、各セレクタ１２０〜１５０はその下位２ビットに基づき、各カラム６０〜９０に対応した読出し制御部１１０の出力を選択して出力する構成となっている。各カラム６０〜９０のＮＭＯＳｔ１〜ｔ４のゲート電極は、プリチャージ信号φと読出し動作制御信号ＲＥＡＤを入力して各ビット線ＢＬ1 〜ＢＬ4 のチャージアップの制御手段であるゲート１６０の出力側が接続されている。この信号ＲＥＡＤは、デコーダ１００と読出し制御部１１０にも接続されている。本実施例の半導体記憶装置の特徴はこの信号ＲＥＡＤを用いることと、読出し制御部１１０とゲート１６０を従来の半導体記憶装置に設けていることである。
【００２１】
読出し制御部１１０の内部は、各カラム６０〜９０に対応した同一の回路で構成でされている。その各回路において、各ビット線ＢＬ1 〜ＢＬ4 は、該ビット線ＢＬ1 〜ＢＬ4 上のデータをそれぞれ格納する４個のデータ格納手段１１１ａ，１１１ｂ，１１１ｃ，１１１ｄを備えている。各データ格納手段１１１ａ〜１１１ｄの出力側は、該データ格納手段１１１ａ〜１１１ｄの格納データとビット線ＢＬ1 〜ＢＬ4 上のデータを選択して出力する選択手段のセレクタ１１２ａ，１１２ｂ，１１２ｃ，１１２ｄにそれぞれ接続されている。各データ格納手段１１１ａ〜１１１ｄには、信号ＲＥＡＤがライトイネーブルＷＥとして共通に与えられ、各セレクタ１１２ａ〜１１２ｄにも信号ＲＥＡＤが共通入力される構成である。
【００２２】
図８は図７の動作を示すタイムチャートであり、この図を参照しつつ、図７の半導体記憶装置の動作を説明する。この半導体記憶装置には、４ビットのアドレスが与えられる。アドレスの上位２ビットはローアドレスである。半導体記憶装置の読出し動作は、各カラム６０〜９０ごとに同じ動作が行われ、各セレクタ１２０〜１５０は、各カラム６０〜９０内で選択されたＲＡＭセルの保持データを、それぞれ出力データＤｏ１〜Ｄｏ３として出力する。あるアドレスＡが与えられている状態で、信号φと信号ＲＥＡＤが"１"となると、各ＮＭＯＳｔ１〜ｔ４がオンし、図８のようにビット線ＢＬ1 〜ＢＬ4 がそれぞれプリチャージされる。プリチャージ動作の後に、信号φが"０"になり、デコーダ１００がアドレスＡの上位２ビットで指示された例えばワード線ＷＬ1 を活性化する。これより、各ビット線ＢＬ1 〜ＢＬ4 には、ＲＡＭセルＣ０〜Ｃ３のデータがそれぞれ与えられる。ビット線ＢＬ1 〜ＢＬ4 上のデータは、各セレクタ１１２ａ〜１１２ｄの選択によって、セレクタ１２０〜１５０に与えられる。この時、信号ＲＥＡＤが"１"であるので、データ格納手段１１１ａ〜１１１ｄにＲＡＭセルＣ０〜Ｃ３のデータが、それぞれ格納される。セレクタ１２０〜１５０はアドレスＡの下位２ビットに基づいた選択を行い、例えば、各カラム６０〜９０のＲＡＭセルＣ０のデータをそれぞれ選択する。それら選択された各ＲＡＭセルＣ０のデータが、出力データＤｏ１〜Ｄｏ３として出力される。
【００２３】
続いて、アドレスＡ＋１が与えられたときには、信号φは"０"のままである。また、信号ＲＥＡＤのレベルは"０"とする。この状態のとき、各セレクタ１１２ａ〜１１２ｄは、データ格納手段１１１ａ〜１１１ｄの格納データの方を選択してセレクタ１２０〜１５０に与える。セレクタ１２０〜１５０は、各カラム６０〜９０のＲＡＭセルＣ１のデータをそれぞれ選択する。それら選択された各ＲＡＭセルＣ１のデータが、出力データＤｏ１〜Ｄｏ３として出力される。アドレスＡ＋１が与えられたときと同様の動作がアドレスＡ＋２，Ａ＋３でも行われ、ＲＡＭセルＣ２，Ｃ３のデータが読出される。即ち、先に読出したデータと同じローアドレスを有するアドレスの場合は、信号ＲＥＡＤを"１"にしなくても、読出しが可能である。この半導体記憶装置は、主に命令キャッシュＲＡＭに使用される。命令キャッシュＲＡＭでは、分岐が発生する場合以外、アドレスは＋１にインクリメントされるので、カウンタ回路等を用いればＲＥＡＤ信号の生成も容易である。アドレスの下位２ビットが"０"であるか分岐アドレスの時にのみ、信号ＲＥＡＤのレベルを"１"とすればよい。以上のように、この第５の実施例では、読出し制御部１１０とゲート１６０を従来の半導体記憶装置に設けているので、連続アドレスに対応するデータをデータ格納手段１１１ａ〜１１１ｄから読出せるので、従来に比べて、ビット線における消費電力を低減することができる。本実施例の半導体記憶装置を命令キャッシュとして用いると、読出し動作の消費電力を最大１／４に低減できる。
【００２４】
第６の実施例
図９は、本発明の第６の実施例を示す半導体記憶装置の回路図であり、図７と共通する要素には共通の符号が付されている。この半導体記憶装置は４ビットラ１６ワードの容量のＲＡＭであり、第５の実施例と同様の４つのカラム６０，７０，８０，９０を備えている。各カラム６０〜９０のビット線ＢＬ1 〜ＢＬ4 の出力側には、読出し制御部１１０が接続され、該読出し制御部１１０の出力側が、各カラム６０〜９０に対応した４個のセレクタ１２０，１３０，１４０，１５０に接続されている。本実施例では、第５の実施例のデコーダ１００とは異なるデコーダ１００Ａを備え、アドレス制御部１７０を設けている。各カラム６０〜９０のビット線ＢＬ1 〜ＢＬ4 と電源間に接続されたプリチャージ手段のＮＭＯＳｔ１〜ｔ４のゲート電極には、直接プリチャージ信号φが入力される構成である。
【００２５】
アドレス制御部１７０は、各データ格納手段１１１ａ〜１１１ｄに格納したデータに対応するアドレスの上位２ビットをタッグとして格納するアドレス格納手段１７１と、有効信号ｖａｌｉｄ をフラグとして出力するフラグ手段のフラグ回路１７２と、与えられているアドレスの上位２ビットとアドレス格納手段１７１の格納したタッグとを比較する比較手段である比較器１７３と、比較器１７３の出力する一致信号Ｓ１７３を信号ｖａｌｉｄ に基づいて出力するＡＮＤゲート１７４とを、備えている。ＡＮＤゲート１７４の出力側は、読出し制御部１１０中の複数のセレクタ１１２ａ〜１１２ｄに共通に接続されると共に、インバータ１８０を介してワード線制御回路１９０に接続されている。ＡＮＤゲート１７４とインバータ１８０とワード線制御回路１９０とは、制御手段を構成し、ＲＡＭセルの読出し動作をするものとなる。インバータ１８０の出力信号はアドレス格納手段１７１とデータ格納手段１１１ａ〜１１１ｄのライトイネーブル信号ＷＥとしても用いられる構成である。ワード線制御回路１９０は、デコーダ１００Ａの４本の出力端子に一方の入力端子が接続された４個の２入力ＡＮＤゲート１９１〜１９４を備えている。各ＡＮＤゲート１９１〜１９４の他方の入力端子には、インバータ１８０の出力端子が共通接続されている。各ＡＮＤゲート１９１〜１９４の出力側が、ワード線ＷＬ1 〜ＷＬ4 にそれぞれ接続されている。
【００２６】
図１０は、図９の動作を示すタイムチャートである。信号φが"１"とされ、ビット線ＢＬ1 〜ＢＬ4 がチャージアップされる。この状態で信号ｖａｌｉｄ が"０"であると、ＡＮＤゲート１７４からは"０"のレベルが出力される。デコーダ１００ＡはアドレスＡの上位２ビットのデコード結果を出力し、ワード線制御回路１９０は、例えば、ワード線ＷＬ1 のレベルを"１"にする。これによって、各ＲＡＭセルＣ０〜Ｃ３のデータが、ビット線ＢＬ1〜ＢＬ4 に読出される。ビット線ＢＬ1 〜ＢＬ4 上のデータは、第５の実施例と同様にデータ格納手段１１１ａ〜１１１ｄに格納され、また、アドレスの上位２ビットがアドレス格納手段１７１に格納される。アドレス格納手段１７１にアドレスが格納されるとフラグ回路１７２の出力する信号ｖａｌｉｄ は"１"になる。このとき各セレクタ１２０〜１５０は、アドレスの下位２ビットに基づく選択を行い、ＲＡＭセルＣ０〜Ｃ３のデータのいずれかが、出力データＤｏ１〜Ｄｏ３として出力される。
【００２７】
続いて、例えばアドレスＡ＋１が与えられたときには、信号φは再び"１"となり、ビット線ＢＬ1 〜ＢＬ4 がチャージアップされる。ここで、アドレスＡ＋１の上位２ビットがアドレスＡと同じであった場合、比較器１７３からは"１"の信号Ｓが出力され、ゲート１７４は"１"の信号Ｓをそのまま出力する。ゲート１７４の出力する信号Ｓは、インバータ１８０を介してワード線制御回路１９０に与えられ、各ワード線ＷＬ1 〜ＷＬ4 のレベルはすべて"０"にされる。即ち、ワード線ＷＬ1 〜ＷＬ4 はすべて活性化しない。これと同時に、"１"の信号Ｓの与えられたセレクタ１１２ａ〜１１１２ｄは、データ格納手段１１１ａ〜１１１ｄのデータを選択してセレクタ１２０〜１５０に与える。各セレクタ１２０〜１５０は、アドレスＡ＋１の下位２ビットに応じて、各カラム６０〜９０のＲＡＭセルＣ１のデータをそれぞれ選択する。それら選択された各ＲＡＭセルＣ１のデータが、出力データＤｏ１〜Ｄｏ３として出力される。アドレスＡ＋１が与えられたときと同様の動作がアドレスＡ＋２，Ａ＋３でも行われ、ＲＡＭセルＣ２，Ｃ３のデータが読出される。即ち、先に読出したデータと同じローアドレスを有するアドレスの場合は、各ワード線ＷＬ1 〜ＷＬ4 を活性化しないので、ビット線におけるディスチャージが発生しない。アドレス格納手段１７１の格納しているタッグと異なったアドレスが入力された場合は、信号Ｓ１７３のレベルが"０"になり、各ビット線ＢＬ1 〜ＢＬ4 に対するデータの読出しが行われると共に、新たに、データ格納手段１１１ａ〜１１１ｄに対するデータの格納とアドレス格納手段１７１に対するタッグの格納が行われる。
【００２８】
以上のように、この第６の実施例では、一度ビット線ＢＬ1 〜ＢＬ4 を活性化して読出したデータをデータ格納手段１１１ａ〜１１１ｄに格納し、アドレスのタッグとなる上位２ビットが同じであるデータは、ワード線ＷＬ1 〜ＷＬ4 を活性化せずに、データ格納手段１１１ａ〜１１１ｄから読出すので、ビット線ＢＬ1 〜ＢＬ4 における余分なディスチャージが発生せず、消費電力を低減できる。また、データ格納手段１１１ａ〜１１１ｄからデータを読出すタイミングを自ら出力するアドレス制御部１７０を備えているので、命令キャッシュＲＡＭ以外にも、データキャッシュや独立した一般的なＲＡＭあるいはＲＯＭとしても、適用が可能となっている。なお、本発明は、上記実施例に限定されず種々の変形が可能である。その変形例としては、例えば次のようなものがある。
【００２９】
（１）第１、第２、第５及び第６の実施例では、ＲＡＭに適用した例を示しているが、ＲＯＭにも適用が可能である。
（２）第３及び第４の実施例では、ＲＡＭに適用した例を示しているが、書込みデータを最初から反転、非反転を選択して書込んで置けば、ＲＯＭにも適用が可能である。
（３）第５の実施例では、与えられたアドレスの上位２ビットが先のアドレスと同じであったら、ビット線ＢＬ1 〜ＢＬ4 のチャージアップを行わない構成としているが、第６の実施例のようにワード線ＷＬ1 〜ＷＬ4 を活性化しない構成として、消費電流の低減化を行ってもよい。
（４）第６の実施例では、与えられたアドレスの上位２ビットが先のアドレスと同じであったら、ワード線ＷＬ1 〜ＷＬ4 を活性化しない構成としているが、ビット線ＢＬ1 〜ＢＬ4 のチャージアップを行わない構成としても同様の効果が期待できる。
（５）第４の実施例では、多数決回路で構成されたＳ信号発生回路５０を用いて、ゲート４１，４２による反転，非反転を行っているが、入力データＤｉ０〜Ｄｉｎのサインビット（例えば上位２ビット）を用いて、反転，非反転を行うことも可能である。この場合、反転，非反転が適性である確率は、上記実施例よりも劣るが、通常絶対値の小さいデータの方が多いので、サインビットを用いても十分な効果が期待できる。また、ＲＡＭセル５１を別に設けなくても、サインビットのデータを保持するＲＡＭセルを代用することができる。
【図面の簡単な説明】
【００３０】
【図１】本発明の第１の実施例を示す半導体記憶装置の回路図である。
【図２】図１の動作を説明する波形図である。
【図３】本発明の第２の実施例を示す半導体記憶装置の回路図である。
【図４】図３の動作を説明する波形図である。
【図５】本発明の第３の実施例を示す半導体記憶装置の回路図である。
【図６】本発明の第４の実施例を示す半導体記憶装置の回路図である。
【図７】本発明の第５の実施例を示す半導体記憶装置の回路図である。
【図８】図７の動作を示すタイムチャートである。
【図９】本発明の第６の実施例を示す半導体記憶装置の回路図である。
【図１０】図９の動作を示すタイムチャートである。
【符号の説明】
【００３１】
１，２，２０Ｏ 〜２０ｎ ，Ｃ０〜Ｃ１６ ＲＡＭセル
７，８，３０0 〜３０n ，ｔ１〜ｔ４ ＰＭＯＳ，ＮＭＯＳ（プリチャージ手段）
１０，１１，１２ 論理手段
４１，４２ 書込み手段、読出し手段
５０ Ｓ信号発生回路（入力データ判定手段）
５１ 記憶手段
１１１ａ〜１１１ｄ データ格納手段
１１２ａ〜１１２ｄ セレクタ（選択手段）
１２０〜１５０ セレクタ（出力手段）
１６０ 制御手段
１７１ アドレス格納手段
１７２ フラグ手段
１７３ 比較器（比較手段）
ＢＬ，ＢＬ1 〜ＢＬ4 ビット線
ＷＬ，ＷＬ１ 〜ＷＬ4 ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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