(57)【要約】【課題】パワー検出回路、これを用いたフラッシュメモリ装置、そのフラッシュメモリ装置のパワーオン読み出し信号発生方法、およびフラッシュメモリ装置の安定的なパワーオン読み出し方法を提供する。【解決手段】本発明のパワー検出回路は、パワーオン時メモリチップ内部のラッチ回路及びフリップフロップ（ロジック回路）を初期安定化状態に設定するパワーオンリセット機能及びメモリチップ内部のメモリセルアレイに対する読み出し動作をトリガーするパワーオン読み出し機能を提供し、電源電圧が増加して第１電圧に到達すると第１電圧検出手段の出力信号状態が遷移され、これによりロジック回路が初期安定化状態でセットされ、電源電圧が継続増加して第２電圧に到達すると第２電圧検出手段の出力信号状態が遷移され、ラッチ手段がセット状態になってパワーオン読み出し信号がイネーブルされメモリセルアレイに対するパワーオン読み出し動作が開始される。【選択図】　　　図１
2004005946.tif 000002
【特許請求の範囲】
【請求項１】
パワーオン時フラッシュメモリチップ内部のロジック回路を安定化状態で初期化し、メモリブロックのセルに対する安全な読み出し動作を開始するパワー検出回路において、
第１入力端、第２入力端、そして前記メモリチップに連結されて前記メモリブロックのセルに対する読み出し動作をトリガーするパワーオン読み出し信号を出力する出力端を有するラッチ手段と、
前記ラッチ手段の第１入力端及び第２入力端そして前記ロジック回路に連結された電圧検出手段と、を含み、
前記電圧検出手段は、電源電圧が第１電圧より低ければ前記ラッチ手段をリセットさせて前記パワーオン読み出し信号を論理的に非活性化状態とする同時に前記ロジック回路を初期化し、前記電源電圧が前記第１電圧より大きい第２電圧以上であると前記ラッチ手段をセットさせて前記パワーオン読み出し信号を論理的に活性化状態として前記フラッシュメモリセルに対する安全な読み出し動作をトリガーする、ことを特徴とするパワー検出回路。
【請求項２】
前記電圧検出手段は、
前記電源電圧を検出して第１検出信号を出力する第１電圧検出回路と、
前記第１電圧検出回路出力端に連結されてバッファリングされた第１検出信号を出力して前記ラッチ手段の第１入力端に供給する第１バッファリング手段と、
前記電源電圧を検出して第２検出信号を出力する第２電圧検出回路と、
前記第２電圧検出回路出力端に連結されてバッファリングされた第２検出信号を出力して前記ラッチ手段の第２入力端に供給する第２バッファリング手段と、を含み、
前記バッファリングされた第１検出信号が前記ロジック回路に供給され、
前記バッファリングされた第１検出信号は、前記電源電圧が前記第１電圧より低ければ前記電源電圧を追従し、この際前記ロジック回路はリセットされ、
前記バッファリングされた第２検出信号は前記電源電圧が前記第２電圧より低ければ前記電源電圧を追従する、ことを特徴とする請求項１に記載のパワー検出回路。
【請求項３】
前記電圧検出手段は、
前記電源電圧を検出して第１検出信号を出力する第１電圧検出回路と、
前記第１電圧検出回路の出力端に連結され、バッファリングされた第１検出信号を出力して前記ラッチ手段の第１入力端に供給する第１バッファリング手段と、
前記電源電圧を検出して第２検出信号を出力する第２電圧検出回路と、
前記第１バッファリング手段及び前記第２電圧検出回と出力端に連結された同期化手段と、
前記同期化手段の出力端に連結され、バッファリングされた第２検出信号を出力して前記ラッチ手段の第２入力端に供給する第２バッファリング手段と、を含み、
前記バッファリングされた第１検出信号が前記ロジック回路に供給され、
前記バッファリングされた第１検出信号は、前記電源電圧が前記第１電圧より低ければ、前記バッファリングされた第１検出信号及びバッファリングされた第２検出信号は同一な論理状態を有し、前記電源電圧を追従し、この際前記ロジック回路はリセットされ、
前記バッファリングされた第２検出信号は前記電源電圧が前記第２電圧より低ければ前記電源電圧を追従する、ことを特徴とする請求項１に記載のパワー検出回路。
【請求項４】
前記バッファリングされた第１検出信号は前記電源電圧が前記第１電圧以上になると、論理的に非活性化状態になり、
前記バッファリングされた第２検出信号は、前記電源電圧が前記第２電圧以上になると、論理的に非活性化状態になり、
論理的に非活性化状態は論理ロー状態であり、論理的に活性化状態は論理ハイ状態である、ことを特徴とする請求項２または請求項３に記載のパワー検出回路。
【請求項５】
前記ラッチ手段は、
前記バッファリングされた第２検出信号を受ける入力端及び出力端を備える反転器と、
前記反転器出力端に連結された第１入力端、第２入力端そして出力端を備える第１ＮＯＲゲートと、
前記バッファリングされた第１検出信号を受ける第１入力端、前記第１ＮＯＲゲートの出力端に連結された第２入力端、そして前記第１ＮＯＲゲートの第２入力端に連結された出力端を備える第２ＮＯＲゲートとを含む、ことを特徴とする請求項２または請求項３に記載のパワー検出回路。
【請求項６】
前記ラッチ手段は、
前記バッファリングされた第２検出信号を受ける第１入力端、第２入力端そして出力端を備える第１ＮＡＮＤゲートと、
前記バッファリングされた第１検出信号を受ける入力端及び出力端を備える反転器と、
前記反転器出力端に連結された第１入力端、前記第１ＮＡＮＤゲートの出力端に連結された第２入力端、そして前記第１ＮＡＮＤゲートの第２入力端に連結された出力端を備える第２ＮＡＮＤゲートとを含む、ことを特徴とする請求項２または請求項３に記載のパワー検出回路。
【請求項７】
前記バッファリングされた第１検出信号は、前記電源電圧が前記第１電圧以上になると、論理的に非活性化状態になり、
前記バッファリングされた第２検出信号は、前記電源電圧が前記第２電圧以上になると、論理的に非活性化状態になり、
論理的に非活性化状態は論理ロー状態であり、論理的に活性化状態は論理ハイ状態である、ことを特徴とする請求項５に記載のパワー検出回路。
【請求項８】
前記第１電圧検出回路及び第２電圧検出回路各々は、
前記電源電圧に始めトランジスタのソースが連結され、第１ノードに終末トランジスタのドレーンが連結され、各々のゲートは接地電圧に連結された、前記電源電圧及び第１ノードの間に直列に連結された多数のＰＭＯＳトランジスタと、
前記第１ノードに始めトランジスタのドレーンが連結され、接地に終末トランジスタのソースが連結され、各々のゲートは接地電圧に連結された、前記第１ノード及び接地電圧の間に直列に連結された多数の空乏型ＮＭＯＳトランジスタと、
前記第１ノード及び接地電圧の間に連結されたキャパシタと、
前記第１ノードに連結された反転器と、を含み、
前記第１電圧検出器回路の反転器の反転スレッショルド電圧は前記第１電圧と同一であり、前記第２電圧検出回路の反転器の反転スレッショルド電圧は前記第２電圧と同一であり、
前記第１バッファリング手段及び第２バッファリング手段各々は、直列に連結された二つのＣＭＯＳ反転器とを含む、ことを特徴とする請求項２に記載のパワー検出回路。
【請求項９】
前記第１電圧検出回路及び第２電圧検出回路各々は、
前記電源電圧に始めトランジスタのソースが連結され、第１ノードに終末トランジスタのドレーンが連結され、各々のゲートは接地に連結された前記電源電圧及び第１ノードの間に直列に連結された多数のＰＭＯＳトランジスタと、
前記第１ノードに始めトランジスタのドレーンが連結され、接地に終末トランジスタのソースが連結され、各々のゲートは接地に連結された前記第１ノード及び接地電圧の間に直列に連結された多数の空乏型ＮＭＯＳトランジスタと、
前記第１ノード及び接地電圧の間に連結されたキャパシタと、
前記第１ノードに連結された反転器と、を含み、
前記第１電圧検出器回路の反転器の反転スレッショルド電圧は前記第１電圧と同一であり、前記第２電圧検出回路の反転器の反転スレッショルド電圧は前記第２電圧と同一であり、
前記第１バッファリング手段は、直列に連結された二つのＣＭＯＳ反転器から構成され、前記同期化手段は、ＮＯＲゲートから構成され、前記第２バッファリング手段は、前記ＮＯＲゲートの出力信号を入力される一つの反転器とから構成される、ことを特徴とする請求項３に記載のパワー検出回路。
【請求項１０】
パワーオン時フラッシュメモリチップ内部のロジック回路を初期化し、メモリブロックのセルに対する読み出し動作を可能とするパワー検出回路において、
前記電源電圧を検出して各々第１検出信号及び第２検出信号を出力する第１電圧検出回路及び第２電圧検出回路と、
前記第１電圧検出回路出力端に連結されバッファリングされた第１検出信号を出力する第１バッファリング手段と、
前記第１バッファリング手段及び前記第２電圧検出回路の出力端に連結された同期化手段と、
前記同期化手段の出力端に連結され、バッファリングされた第２検出信号を出力する第２バッファリング手段と、
前記バッファリングされた第１検出信号及びバッファリングされた第２検出信号に応答してパワーオン読み出し信号を出力するラッチ回路と、
前記ラッチ回路のパワーオン読み出し信号及び前記バッファリングされた第１検出信号を入力される前記フラッシュメモリチップと、を含み、
前記電源電圧が第１電圧より低ければ、前記バッファリングされた第１検出信号は前記電源電圧を追従し、前記ロジック回路をリセットさせ、前記ラッチ回路をリセットさせて論理的に非活性化状態のパワーオン読み出し信号を出力し、
前記電源電圧が前記第１電圧以上であり、第２電圧より低ければ、前記バッファリングされた第１検出信号は論理的に非活性化状態になり、前記バッファリングされた第２検出信号は前記電源電圧を追従し、
前記電源電圧が前記第２電圧以上であると、前記バッファリングされた第２検出信号は論理的に非活性化状態になって、前記ラッチ回路をセットさせて論理的に活性化状態のパワーオン読み出し信号を出力する、ことを特徴とするパワー検出回路。
【請求項１１】
前記ラッチ回路は、
前記バッファリングされた第２検出信号を受ける入力端及び出力端を備える反転器と、
前記反転器出力端に連結された第１入力端、第２入力端そして出力端を備える第１ＮＯＲゲートと、
前記バッファリングされた第１検出信号を受ける第１入力端、前記第１ＮＯＲゲートの出力端に連結された第２入力端、そして前記第１ＮＯＲゲートの第２入力端に連結された出力端を備える第２ＮＯＲゲートと、を含む、ことを特徴とする請求項１０に記載のパワー検出回路。
【請求項１２】
前記ラッチ回路は、
前記バッファリングされた第２検出信号を受ける第１入力端、第２入力端そして出力端を備える第１ＮＡＮＤゲートと、
前記バッファリングされた第１検出信号を受ける入力端及び出力端を備える反転器と、
前記反転器出力端に連結された第１入力端、前記第１ＮＡＮＤゲートの出力端に連結された第２入力端、そして前記第１ＮＡＮＤゲートの第２入力端に連結された出力端を備える第２ＮＡＮＤゲートと、を含む、ことを特徴とする請求項１０に記載のパワー検出回路。
【請求項１３】
前記第１電圧検出回路及び第２電圧検出回路は各々、
前記電源電圧に始めトランジスタのソースが連結され、第１ノードに終末トランジスタのドレーンが連結され、各々のゲートは接地に連結された、前記電源電圧及び第１ノードの間に直列に連結された多数のＰＭＯＳトランジスタと、
前記第１ノードに始めトランジスタのドレーンが連結され、接地に終末トランジスタのソースが連結され、各々のゲートは接地に連結された、前記第１ノード及び接地電極の間に直列に連結された多数の空乏型ＮＭＯＳトランジスタと、
前記第１ノード及び接地電極の間に連結されたキャパシタと、
前記第１ノードに連結された反転器と、を含み、
前記第１電圧検出回路の反転器の反転スレッショルド電圧は前記第１電圧と同一であり、前記第２電圧検出回路の反転器の反転スレッショルド電圧は前記第２電圧と同一であり、
前記第１バッファリング手段は直列に連結された二つの反転器を含み、
前記同期化手段はＮＯＲゲートから構成され、前記第２バッファリング手段は前記同期化手段のＮＯＲゲートの出力端に連結された一つの反転器から構成されて、
前記電源電圧が前記第１電圧より低い時、前記バッファリングされた第１検出信号及びバッファリングされた第２検出信号は同一な論理状態を有する、ことを特徴とする請求項１１または請求項１２に記載のパワー検出回路。
【請求項１４】
電源電圧が第１電圧に到達すると、ディスエーブル状態の第１信号を出力する第１電圧検出手段と、
前記第１電圧より高い第２電圧に到達すると、ディスエーブル状態の第２信号を出力する第２電圧検出手段と、
前記第１信号及び第２信号を入力され、これに応答してパワーオン読み出し動作をトリガーするパワーオン読み出し信号を発生するラッチ手段と、
行と列とで配列される複数のメモリセルを備えるメモリセルアレイと、
行及び列アドレスを発生するアドレス発生手段と、
前記ラッチ手段によるパワーオン読み出し信号に応答して制御信号を発生する制御ロジックと、
前記アドレス発生手段のアドレスに応答して前記制御信号の制御を通じて前記メモリセルアレイからデータを読み出す読み出し回路と、を含み、
前記ラッチ手段は、前記第１信号に応答してリセット信号を出力し、前記第２信号に応答してセット信号を出力することによりパワーオン読み出し動作を開始する、ことを特徴とするフラッシュメモリ装置。
【請求項１５】
前記第１電圧検出手段は、前記電源電圧を検出して第１検出信号を出力する第１電圧検出回路と、
前記第１電圧検出回路の出力端に連結され、前記第１信号を出力する第１バッファリング手段と、を含み、
前記第２電圧検出手段は、前記電源電圧を検出して第２検出信号を出力する第２電圧検出回路と、
前記第１電圧検出手段及び前記第２電圧検出回路に連結された同期化手段と、前記同期化手段に連結され、前記第２信号を出力する第２バッファリング手段と、を含み、
前記電源電圧が前記第１電圧より低ければ、前記第１信号及び第２信号は同一な論理状態を有し、前記電源電圧を追従し、この際前記メモリ装置のロジック回路はリセットされ、前記第１電圧以上になると、論理ロー状態になり、
前記第２信号は前記電源電圧が前記第２電圧より低ければ、前記電源電圧を追従し、前記第２電圧以上になると、論理ロー状態になる、ことを特徴とする請求項１４に記載のフラッシュメモリ装置。
【請求項１６】
前記第１電圧検出回路及び第２電圧検出回路各々は、
前記電源電圧に始めトランジスタのソースが連結され、第１ノードに終末トランジスタのドレーンが連結され、各々のゲートは接地に連結された前記電源電圧及び第１ノードの間に直列に連結された多数のＰＭＯＳトランジスタと、
前記第１ノードに始めトランジスタのドレーンが連結され、接地に終末トランジスタのソースが連結され、各々のゲートは接地電圧に連結された、前記第１ノード及び接地電圧の間に直列に連結された多数の空乏型ＮＭＯＳトランジスタと、
前記第１ノード及び接地電圧の間に連結されたキャパシタと、
前記第１ノードに連結された反転器と、を含み、
前記第１電圧検出器回路の反転器の反転スレッショルド電圧は前記第１電圧と同一であり、前記第２電圧検出回路の反転器の反転スレッショルド電圧は前記第２電圧と同一であり、
前記第１バッファリング手段は直列に連結された二つの反転器を含み、
前記同期化手段はＮＯＲゲートから構成され、前記第２バッファリング手段は前記ＮＯＲゲートの出力端に連結された一つの反転器とから構成される、ことを特徴とする請求項１５に記載のフラッシュメモリ装置。
【請求項１７】
前記ラッチ手段は、
前記第２信号を受ける第１入力端、第２入力端そして出力端を備える第１ＮＡＮＤゲートと、
前記第１信号を受ける入力端及び出力端を備える反転器と、
前記反転器出力端に連結された第１入力端、前記第１ＮＡＮＤゲートの出力端に連結された第２入力端、そして前記第１ＮＡＮＤゲートの第２入力端に連結された出力端を備える第２ＮＡＮＤゲートとを含む、ことを特徴とする請求項１６に記載のフラッシュメモリ装置。
【請求項１８】
前記読み出し回路は、
前記アドレス発生手段により発生されたアドレスの行アドレスに対応する一つまたはその以上の行を選択する行選択手段と、
前記行選択手段により選択されたメモリセルに貯蔵されたデータを感知してこれを貯蔵するビットライン制御回路と、
前記アドレス発生手段により発生されたアドレスの列アドレスに対応する一つまたはその以上の列を選択して前記ビットライン制御回路に貯蔵されたデータをデータ入出力バッファに伝達する列デコーダと、を含む、ことを特徴とする請求項１４に記載のフラッシュメモリ装置。
【請求項１９】
前記アドレス発生手段により発生されたアドレスは、外部アドレス命令により発生される、ことを特徴とする請求項１４に記載のフラッシュメモリ装置。
【請求項２０】
前記アドレス発生手段により発生されたアドレスは、前記制御ロジックにより内部的に発生される、ことを特徴とする請求項１４に記載のフラッシュメモリ装置。
【請求項２１】
フラッシュメモリチップ内部のロジック回路をリセットするパワーオンリセット信号、及び前記メモリチップ内部のメモリブロックのセルに対する読み出し動作をトリガーするパワーオン読み出し信号を生成する方法において、
パワーオン時電源電圧が第１電圧より低い時、前記電源電圧を追従する前記パワーオンリセット信号を生成する段階と、
前記電源電圧が前記第１電圧より低い時には前記パワーオンリセット信号と同一な論理状態を示し、前記第１電圧より高い第２電圧より低い時には前記電源電圧を追従する検出信号を生成する段階と、
前記パワーオンリセット信号及び前記検出信号に応答して前記パワーオン読み出し信号を生成する段階と、を含み、
前記パワーオン読み出し信号は、前記電源電圧が前記第１電圧より低い時には論理的に不活性化状態になり、前記第２電圧以上になる時には論理的に活性化状態になる、ことを特徴とするパワーオンリセット信号及びパワーオン読み出し信号生成方法。
【請求項２２】
ノイズに対して安定的に動作するメモリ装置のパワーオン読み出し方法において、
パワーオン時電源電圧が第１電圧より低い時、前記電源電圧を追従するパワーオンリセット信号を生成する段階と、
前記電源電圧が前記第１電圧より低い時には前記パワーオンリセット信号と同一な論理状態を有しながら、前記第１電圧より高い第２電圧より低い時には前記電源電圧を追従する検出信号を生成する段階と、
前記パワーオンリセット信号及び前記検出信号に応答して前記電源電圧が前記第２電圧以上になると、論理的に活性化された状態のパワーオン読み出し信号を生成する段階と、
外部アドレス命令により生成されたアドレスに応答してメモリセルアレイからデータを読み出す段階と、を含み、
前記電源電圧がノイズにより前記第１電圧より低くなった後増加して前記第２電圧以上である時にのみ前記パワーオン読み出し信号が再び論理的に活性化された状態になる、ことを特徴とするメモリ装置のパワーオン読み出し方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置のパワー検出回路に関するものであり、より詳しくは、半導体メモリ装置に対するパワーオンリセット機能及びパワーオン読み出し動作開始機能を有するパワー検出回路に関するものである。また、本発明は、パワーオンリセット信号及びパワーオン読み出しイネーブル信号を発生する方法及びメモリ装置の安定的なパワーオン読み出し方法に関するものである。
【０００２】
【従来の技術】
半導体メモリ装置は、広くは情報を貯蔵する多数のメモリセルより成ったメモリセルアレイ及びこれを制御するための多数の論理回路、例えば多数のラッチ回路及びフリップフロップから構成される。論理回路の中で特にフリップフロップ（ｆｌｉｐ−ｆｌｏｐ）またはラッチ（ｌａｔｃｈ）は、その初期状態が定義されなければならなく、これのためパワー検出回路が使用されている。通常的なパワー検出回路は、パワーオン時電源電圧が所定電圧に到達するまでの所定期間中活性化されたパワーオンリセット信号を出力し、電源電圧が所定電圧に到達されるとパワーオンリセット信号は不活性化される。活性化されたパワーオンリセット信号に応答してメモリ装置の内部論理回路が初期安定状態でリセットされる。
【０００３】
また、例えばブートアップ貯蔵要素として使用される不揮発性メモリ装置の場合、パワーオンリセットになった以後にメモリセルに対する読み出し動作が遂行される。これのため、電源電圧を検出して電源電圧が所定電圧（言い換えれば、検出電圧）に到達すると、出力信号の状態を転換する電圧検出回路が使用される。即ち、電源電圧が検出電圧に到達するとパワー検出回路の出力信号は論理ハイから論理ロー状態に遷移され、こうした信号の転換がメモリチップ内部に伝達されて読み出し動作が開始される。だが、外部電源電圧の不安定またはチップ内部での過多な電力消耗によるノイズ等により、メモリチップ内部の電源電圧にノイズが発生されることがある。この際、発生したノイズによりチップ内部の安定的な電源電圧が急に検出電圧より低くなる。従って、チップ内部の電源電圧は検出電圧より低くなった後再び安定的な電源電圧に増加する。この際、電圧検出回路が電源電圧の変化を検出し、これにより検出回路のその出力信号の状態がハイ状態からロー状態へ遷移し、これにより再び読み出し動作が開始される。即ち、使用者により、電源が正常的にパワーダウンとパワーアップにならなかったことにもかかわらず、チップの読み出し動作が遂行される。特に、低電源電圧に動作するメモリ装置の場合、ノイズにさらに敏感で読み出し誤動作問題がさらに深刻であることである。
【０００４】
従って、ノイズによる読み出し誤動作を防止することができるメモリ装置及びノイズ免疫性が向上されたパワー検出回路が要求される。
【０００５】
【発明が解決しようとする課題】
本発明の目的は、ノイズ免疫性が向上された不揮発性メモリ装置のパワー検出回路を提供することである。
【０００６】
本発明の他の目的は、どんなシステムでも、パワーオン時に外部命令信号（または外部命令信号及びアドレス）なしで、不揮発性メモリ装置のメモリセルに貯蔵されたデータを読み出すことができるメモリ装置を提供することである。
【０００７】
本発明のまた他の目的は、パワーオンリセット信号及びパワーオン読み出し信号を発生する方法を提供することである。
【０００８】
本発明のまた他の目的は、メモリ装置に対する安定的なパワーオン読み出し方法を提供することである。
【０００９】
【課題を解決するための手段】
前述した目的を達成するための本発明の一特徴によると、パワーオン時フラッシュメモリチップ内部のロジック回路を安定化状態で初期化し、メモリブロックのセルに対する安全な読み出し動作を開始するパワー検出回路を提供する。パワー検出回路は、第１電圧検出手段、第２電圧検出手段そしてラッチ手段を含む。第１電圧検出手段は電源電圧の変化に応答して第１検出信号を出力する第１電圧検出回路及び第１電圧検出回路に連結され、バッファリングされた第１検出信号を出力する第１バッファリング手段を含む。第２電圧検出手段は電源電圧の変化に応答して第２検出信号を出力する第２電圧検出回路及び第２電圧検出回路に連結され、バッファリングされた第２検出信号を出力する第２バッファリング手段を含む。ラッチ手段はバッファリングされた第１検出信号及びバッファリングされた第２検出信号に応答してセットまたはリセットされる。また、第１電圧検出手段の出力信号であるバッファリングされた第１検出信号はロジック回路をリセットさせるパワーオンリセット信号として作用する。
【００１０】
電源電圧が増加して第１電圧になる時バッファリングされた第１検出信号は状態が遷移し、これによりロジック回路がリセットされる。電源電圧が増加して第２電圧になる時バッファリングされた第２検出信号の状態が遷移する。ラッチ手段はバッファリングされた第１検出信号及びバッファリングされた第２検出信号を入力される。ラッチ手段は、電源電圧が第２電圧になってバッファリングされた第２検出信号の状態が遷移すると、セットされてパワーオン読み出し動作をトリガーする。
【００１１】
具体的に、バッファリングされた第１検出信号は、電源電圧が第１電圧に到達する前までは電源電圧を追従して論理的に活性化された状態（論理ハイまたは論理‘１’）になり、電源電圧が第１電圧に到達すると、その状態が変わって即ち、論理的に非活性化状態（論理ローまたは論理‘０’）になる。即ち、第１電圧検出回路の第１検出信号は電源電圧が第１電圧に到達すると論理ロー状態になり、第１バッファリング手段によりバッファリングされて論理ロー状態のバッファリングされた第１信号が出力され、これによりロジック回路が初期安定化状態でリセットされる。
【００１２】
バッファリングされた第２検出信号はやはり、電源電圧が第２電圧に到達する前までは電源電圧を追従して論理的に活性化された状態（論理ハイまたは論理‘１’）になり、第２電圧に到達すると、その状態が変わって即ち、論理的に非活性化状態（論理ローまたは論理‘０’）になる。この際ラッチ手段がセットされて活性化状態のパワーオン読み出し信号を出力してメモリチップに提供する。
【００１３】
一実施形態において、第１電圧検出回路及び第２電圧検出回路は各々、電源電圧に始めトランジスタのソースが連結され、第１ノードに終末トランジスタのドレーンが連結され、各々のゲートは接地に連結された多数のＰＭＯＳトランジスタと、第１ノードに始めトランジスタのドレーンが連結され、接地に終末トランジスタのソースが連結され、各々のゲートは接地に連結された多数の空乏型ＮＭＯＳトランジスタと、第１ノード及び接地の間に連結されたキャパシタと、第１ノードに連結されたＣＭＯＳ反転器とを含み、第１電圧検出回路の反転器の反転スレッショルド電圧は第１電圧と同一であり、第２電圧検出回路の反転器の反転スレッショルド電圧は第２電圧と同一である。また、第１バッファリング手段及び第２バッファリング手段は各々直列に連結された二つのＣＭＯＳ反転器から構成される。
【００１４】
望ましくは、電源電圧が第１電圧に到達する前までバッファリングされた第１検出信号及びバッファリングされた第２検出信号が同一な論理状態を有するようにする。この場合、第１電圧検出手段は、電源電圧を検出して第１検出信号を出力する第１電圧検出回路及び第１電圧検出回路に連結され、バッファリングされた第１検出信号を出力してラッチ手段の第１入力端に供給する第１バッファリング手段を含む。第２電圧検出手段は、電源電圧を検出して第２検出信号を出力する第２電圧検出回路、第１バッファリング手段及び第２電圧検出回路に連結され、バッファリングされた第２検出信号を出力してラッチ手段の第２入力端に供給する同期化手段、そして同期化手段の出力端に連結され、バッファリングされた第２検出信号を出力してラッチ手段の第２入力端に供給する第２バッファリング手段を含む。ここで、バッファリングされた第１検出信号は、またロジック回路に供給される。
【００１５】
同期化手段により、電源電圧が第１電圧より低ければ、バッファリングされた第１検出信号及びバッファリングされた第２検出信号は同一な論理状態を有し、電源電圧を追従し、この際ロジック回路はリセットされる。電源電圧が第２電圧より低ければ、バッファリングされた第２検出信号は電源電圧を追従する。
【００１６】
一実施形態において、ラッチ手段は、バッファリングされた第２検出信号を受ける第１入力端、第２入力端、そして出力端を備える第１ＮＡＮＤゲートと、バッファリングされた第１検出信号を受ける入力端及び出力端を備える反転器と、反転器出力端に連結された第１入力端、第１ＮＡＮＤゲートの出力端に連結された第２入力端と、第１ＮＡＮＤゲートの第２入力端に連結された出力端を備える第２ＮＡＮＤゲートとを含む。
【００１７】
前述した本発明のパワー検出回路において、電源電圧が第１電圧に到達する前までは、バッファリングされた第１検出信号及びバッファリングされた第２検出信号が同期化されて同一な論理状態を示すので、この期間中ラッチ手段が安定的にリセットされる。即ち、第１電圧に到達する前までバッファリングされた第１検出信号及びバッファリングされた第２検出信号は、電源電圧を追従して全て論理ハイ状態である。この際、バッファリングされた第２検出信号は、ラッチ手段の反転器により反転されるので、ラッチ手段はリセットされる。
【００１８】
一実施形態において、ラッチ手段は、バッファリングされた第２検出信号を受ける第１入力端、第２入力端、そして出力端を備える第１ＮＡＮＤゲートと、バッファリングされた第１検出信号を受ける入力端及び出力端を備える反転器と、反転器出力端に連結された第１入力端、第１ＮＡＮＤゲートの出力端に連結された第２入力端、そして第１ＮＡＮＤゲートの第２入力端に連結された出力端を備える第２ＮＡＮＤゲートを含んで構成されることができる。
【００１９】
従って、前述した本発明の一特徴によると、パワーオン読み出し動作がトリガーされた以後電源電圧にノイズが発生しても、電源電圧が第１電圧以下で低くならない限りラッチ手段は再びセットされない。また、本発明によるパワー検出回路は、安定的なパワーオン読み出し動作をトリガーするだけではなく、パワーオンリセット機能も提供する。また、ラッチ手段に入力されるバッファリングされた第１検出信号及びバッファリングされた第２検出信号が第１電圧より低い電源電圧で同一な論理状態になるので、パワーオンリセットのための第１電圧以下の電源電圧でラッチ手段が安全にリセットされる。
【００２０】
前述した目的を達成するための本発明の他の特徴によると、不要なパワーオン読み出し動作を防止してシステムの電流消費を減らすことができるフラッシュメモリ装置が提供される。メモリ装置は、電源電圧が第１電圧に到達するとディスエーブル状態の第１信号を出力する第１電圧検出手段と、第１電圧より高い第２電圧に到達するとディスエーブル状態の第２信号を出力する第２電圧検出手段、第１信号及び第２信号を入力され、これに応答してパワーオン読み出し動作をトリガーするパワーオン読み出し信号を発生するラッチ手段、行と列とで配列される複数のメモリセルを備えるメモリセルアレイ、行及び列アドレスを発生するアドレス発生手段、ラッチ手段によるパワーオン読み出し信号に応答して制御信号を発生する制御ロジック、そしてアドレス発生手段のアドレスに応答して制御信号の制御を通じてメモリセルアレイからデータを読み出す読み出し回路を含み、ラッチ手段は、第１信号に応答してリセット信号を出力し、第２信号に応答してセット信号を出力することにより、パワーオン読み出し動作を開始する。
【００２１】
本発明のフラッシュメモリ装置において、アドレス発生手段により発生されたアドレスは、外部アドレス命令により発生されることができる。従って、どんなシステムに本発明のメモリ装置が使用される場合でも、パワーオン時に使用者が所望のデータ（またはプログラム）を読み出すことが可能である。
【００２２】
また、アドレス発生手段により発生されたアドレスは、制御ロジックにより内部的に発生されることができる。この場合、メモリ装置は、どんなシステムのブートアップメモリとして使用される。
【００２３】
前述した目的を達成するための本発明のまた別の特徴によると、パワーオンリセット信号及びパワーオン読み出し信号を発生する方法を提供する。本発明によるメモリチップ内部のロジック回路をリセットするパワーオンリセット信号及びメモリチップ内部のメモリブロックのセルに対する読み出し動作をトリガーするパワーオン読み出し信号を発生する方法は、パワーオン時電源電圧が第１電圧より低い時電源電圧を追従するパワーオンリセット信号を生成する段階と、電源電圧が第１電圧より低い時はパワーオンリセット信号に同期化されて同一な論理状態を有し、第１電圧より高い第２電圧より低い時には電源電圧を追従する検出信号を生成する段階と、パワーオンリセット信号及び検出信号に応答してパワーオン読み出し信号を生成する段階とを含み、パワーオン読み出し信号は、電源電圧が第１電圧より低い時には論理的に不活性化状態になり、第２電圧以上になる時には論理的に活性化状態になる。
【００２４】
前述した目的を達成するための本発明のさらに別の特徴によると、ノイズに対して安定的に動作するメモリ装置のパワーオン読み出し方法を提供する。本発明によるパワーオン読み出し方法は、パワーオン時電源電圧が第１電圧より低い時電源電圧を追従するパワーオンリセット信号を生成する段階と、電源電圧が第１電圧より低い時はパワーオンリセット信号に同期化されて同一な論理状態を有し、第１電圧より高い第２電圧より低い時には電源電圧を追従する検出信号を生成する段階と、パワーオンリセット信号及び検出信号に応答して電源電圧が第２電圧以上になると、論理的に活性化された状態のパワーオン読み出し信号を生成する段階と、そして外部アドレス命令により生成されたアドレスに応答してメモリセルアレイからデータを読み出す段階とを含み、電源電圧がノイズにより第１電圧より低くなった後増加して第２電圧以上になる時にのみパワーオン読み出し信号が再び論理的に活性化された状態になる。
【００２５】
【発明の実施の形態】
以下、添付した図１乃至図４を参照して、本発明の望ましい実施形態を詳細に説明する。添付した図面において、同一または類似した構成要素については、同一または類似した参照番号または符号が、各々付与される。
【００２６】
図１は本発明の望ましい実施形態によるフラッシュメモリ装置１００を概略的に示したブロック図である。フラッシュメモリ装置１００は、パワー検出回路１３５及びメモリチップ１４０を含む。
【００２７】
図１のフラッシュメモリ装置１００は、どんなシステムでもブートアップ専用のメモリとして使用されることができる。また、ブートアップと関連された情報を除外した情報を貯蔵する一般メモリとして使用されることができる。ブートアップメモリとして使用される場合、パワー検出回路１３５によりメモリ内部ロジック回路が初期化され、パワーオン読み出し信号Ｄｐｒｅがイネーブルされると、予め設計されたアルゴリズムに基づいて特定メモリセルアレイのデータ（またはブートアップ情報）に対する読み取り動作が開始される。即ち、パワーオン読み出し信号がイネーブルされると、メモリチップ内部で命令語及びアドレスが生成される。また、使用者が外部アドレス命令を与えてアドレスに対応する特定メモリセルアレイに貯蔵されたデータを読み出すことができる。即ち、パワーオン読み出し信号がイネーブルされた後、読み出し命令なしで単にアドレスのみを入力することにより、読み出し動作を開始することができる。従って、パワーオン時に使用者の選択により特定メモリセルアレイに対する読み出し動作を遂行することができる。
【００２８】
具体的に図１のフラッシュメモリ装置１００を説明する。本発明によるフラッシュメモリ装置のパワー検出回路１３５は、パワーオン時に、システムに搭載されるフラッシュメモリ装置の内部ロジック回路を初期安定的な状態にリセットするパワーオンリセット信号を生成し、またメモリセルアレイから特定セルを読み出すパワーオン読み出し動作をトリガーするパワーオン読み出し信号を生成する。ここで、パワーオン読み出し動作とは、パワーオンになって電源電圧ＶＤＤが一定電圧以上になると、読み出し命令を入力しなくてもメモリセルアレイに対する読み出し動作が可能なことを意味する。
【００２９】
パワー検出回路１３５は、電圧検出手段１１５及びラッチ手段１３０から構成される。パワー検出回路１３５は、パワーオン時電源電圧ＶＤＤが増加して第１電圧に到達すると、第１電圧検出手段１１０を通じて（バッファリングされた第１検出信号ＤＢ１を通じて）メモリチップ１４０の内部のロジック回路をリセットし、第２電圧に到達すると、ラッチ手段１３０を通じてパワーオン読み出し信号Ｄｐｒｅを出力して、メモリチップ１４０の内部のメモリセルアレイに対するパワーオン読み出し動作をトリガーする。メモリチップ１４０は、メモリセルアレイ１６１、パワー検出回路１３５のパワーオン読み出し信号Ｄｐｒｅに応答して制御信号を出力する制御ロジック１４１と、行アドレス及び列アドレスを生成するアドレスバッファ１４３と、行デコーダ１４５、ワードライン制御回路１４９、列デコーダ１４７、ビットライン制御回路１５１、データ入出力バッファ１５３、データ入出力及びアドレス入力端１５７、制御信号入力端１５９及び高電圧発生部１５５、を含む。
【００３０】
制御ロジック１４１は、読み出し動作と関連して、行デコーダ１４５、列デコーダ１４７、ワードライン制御回路１４９、ビットライン制御回路１５１、データ入出力バッファ１５３を制御する。行デコーダ１４５は、制御ロジック１４１の制御信号に応答してアドレスバッファ１４３から入力される行アドレスをデコーディングする。ワードライン制御回路１４９は、行デコーダ１４５によりデコーディングされた行アドレスと高電圧発生部１５５の高電圧を入力されて制御ロジック１４１の制御信号に応答してメモリセルアレイ１６１の複数の行の中の少なくとも一つを選択する。結局、行デコーダ１４５及びワードライン制御回路１４９は、行アドレスに対応する一つまたはその以上の行を選択する行選択回路として機能する。ビットライン制御回路１５１は、高電圧発生部１５５の高電圧を入力され、制御ロジック１４１の制御信号に応答して行デコーダ１４５及びワードライン制御回路１４９により選択された行に貯蔵されたデータを読み出して貯蔵する。列デコーダ１４７は、制御ロジック１４１の制御信号に応答してアドレスバッファ１４３から入力される列アドレスをデコーディングしてビットライン制御回路１５１に提供する。列デコーダ１４７のデコーディングされた列アドレス及び制御ロジック１４１の制御信号に応答してビットライン制御回路１５１に貯蔵されたデータが、データ入出力バッファ１５３に伝達される。
【００３１】
前述したようなフラッシュメモリ装置１００で、アドレスバッファ１４３から発生されるアドレスは、使用者がデータ入出力及びアドレス入力端１５７から直接入力することにより、発生されることができる。また、制御ロジック１４１により内部的に発生されることができる。いずれの場合でも、パワーオン読み出し信号がイネーブルされることにより、メモリセルアレイに対するパワーオン読み出し動作は読み出し命令なしでアドレス入力で（またはアドレス入力なしでも）開始される。
【００３２】
図２を参照して、本発明の望ましい実施形態によるパワー検出回路動作について詳細に説明する。図２は、本発明の望ましい実施形態によるパワー検出回路１３５の詳細回路図である。
【００３３】
図２を参照するに、本発明によるパワー検出回路１３５は、第１電圧検出回路１１１及び第１バッファリング手段１１３を含む第１電圧検出手段１１０、第２電圧検出回路１２１、同期化手段１２３及び第２バッファリング手段１２５を含む第２電圧検出手段１２０、そしてラッチ手段１３０、を含む。
【００３４】
第１電圧検出回路１１１は、電源電圧ＶＤＤの変化を感知して、電源電圧ＶＤＤが第１電圧に到達すると、出力端で論理ロー状態の第１検出信号Ｄ１を出力する。第１バッファリング手段１１３は、二つのＣＭＯＳ反転器１１５，１１７が直列に連結されて形成され、第１電圧検出回路１１１の出力端に連結されてバッファリングされた第１検出信号ＤＢ１を出力する。第１電圧検出手段１１０が出力するバッファリングされた第１検出信号ＤＢ１は、メモリチップ１４０の内部のラッチ回路及びフリップフロップ（ロジック回路）、例えば制御ロジック、行デコーダ、列デコーダ等をリセットさせるパワーオンリセットの機能をも有する。メモリチップ１４０の制御ロジック１４１が、ラッチ手段１３０が出力するパワーオン読み出し信号Ｄｐｒｅに応答し、これによりパワーオン読み出し動作が開始される。
【００３５】
具体的には、第１電圧検出回路１１１は、電源電圧ＶＤＤ及び第１ノードＮ１の間に直列に順次的に連結された多数の増加型（Ｅｎｈａｎｃｅｍｅｎｔ−Ｔｙｐｅ）ＰＭＯＳトランジスタＰ１〜Ｐｎ、第１ノードＮ１及び接地電圧ＶＳＳの間に順次的に直列に連結された多数の空乏型（Ｄｅｐｌｅｔｉｏｎ−Ｔｙｐｅ）ＮＭＯＳトランジスタＤＮ１〜ＤＮｎ、第１ノードＮ１及び接地電圧ＶＳＳの間に連結されたキャパシタＣ１、第１ノードＮ１及び接地の間に連結されたＣＭＯＳ反転器１１２から構成され、ＣＭＯＳ反転器１１２の出力が第１検出信号Ｄ１になる。ここで、ＣＭＯＳ反転器１１２の反転スレッショルド電圧は、第１電圧と同一である。ＣＭＯＳ反転器１１２は、電源電圧ＶＤＤ及び接地電極ＶＳＳの間に直列に連結されたＰＭＯＳトランジスタＩＰ１及びＮＭＯＳトランジスタＩＮ１から構成される。ＰＭＯＳトランジスタＩＰ１のゲート及びＮＭＯＳトランジスタＩＮ１のゲートは、互いに連結されて第１ノードＮ１に連結され、ＰＭＯＳトランジスタＩＰ１のドレーン及びＮＭＯＳトランジスタＩＮ１のドレーンは、互いに連結されて出力端を形成して第１検出信号Ｄ１を出力する。
【００３６】
第１バッファリング手段１１３は、直列に連結された二つのＣＭＯＳ反転器１１５，１１７より成る。第１バッファリング手段１１３のＣＭＯＳ反転器１１５，１１７の各々は、電源電圧ＶＤＤ及び接地電極ＶＳＳの間に直列に連結されたＰＭＯＳトランジスタＩＰ２（またはＩＮ３）及びＮＭＯＳトランジスタＩＮ２（またはＩＮ３）から構成される。ＰＭＯＳトランジスタＩＰ２のゲート及びＮＭＯＳトランジスタＩＮ２のゲートは互いに連結されて入力端を形成し、第１電圧検出回路１１１の反転器１１２の出力端に連結される。ＰＭＯＳトランジスタＩＰ２のドレーン及びＮＭＯＳトランジスタＩＮ２のドレーンは、互いに連結されて出力端を形成する。また、ＰＭＯＳトランジスタＩＰ３のゲート及びＮＭＯＳトランジスタＩＮ３のゲートは互いに連結されて入力端を形成し、反転器１１５の出力端に連結される。ＰＭＯＳトランジスタＩＰ３のドレーン及びＮＭＯＳトランジスタＩＮ３のドレーンは、互いに連結されて出力端を形成してバッファリングされた第１検出信号ＤＢ１を出力する。
【００３７】
第２電圧検出回路１２１は、電源電圧ＶＤＤの変化を感知して、電源電圧ＶＤＤが第２電圧に到達すると、論理ロー状態の第２検出信号Ｄ２を出力する。同期化手段１２３はＮＡＮＤゲート１２３′から構成され、バッファリングされた第１検出信号ＤＢ１及び第２電圧検出回路１２１の出力信号である第２検出信号Ｄ２を入力される。第２バッファリング手段１２５は同期化手段１２３の出力端に連結され、バッファリングされた第２検出信号ＤＢ２を出力してラッチ手段１３０に提供する。第２バッファリング手段１２５は、一つのＣＭＯＳ反転器１２５から構成される。
【００３８】
図２に示されたように、第２電圧検出回路１２１は、やはり第１電圧検出回路１１１と同一な構成を有する。即ち、電源電圧ＶＤＤ及び第２ノードＮ２の間に順次的に直列に連結された多数のＰＭＯＳトランジスタＰ１〜Ｐｎ、第２ノードＮ１及び接地電圧ＶＳＳの間に順次的に直列に連結された多数の空乏型ＮＭＯＳトランジスタＤＮ１〜ＤＮｎ、第２ノードＮ２及び接地電圧ＶＳＳの間に連結されたキャパシタＣ２、第２ノードＮ２及び接地電極の間に連結されたＣＭＯＳ反転器１２２から構成され、ＣＭＯＳ反転器１２２の出力が第２検出信号Ｄ２になる。ここで、ＣＭＯＳ反転器１２２の反転スレッショルド電圧は、第２電圧と同一である。ＣＭＯＳ反転器１２２は、電源電圧ＶＤＤ及び接地電極ＶＳＳの間に直列に連結されたＰＭＯＳトランジスタＩＰ４及びＮＭＯＳトランジスタＩＮ４から構成される。ＰＭＯＳトランジスタＩＰ４のゲート及びＮＭＯＳトランジスタＩＮ４のゲートは、互いに連結されて第２ノードＮ２に連結され、ＰＭＯＳトランジスタＩＰ４のドレーン及びＮＭＯＳトランジスタＩＮ４のドレーンは、互いに連結されて出力端を形成して第２検出信号Ｄ２を出力する。
【００３９】
ひとつの例として、低電源電圧、例えば１．８Ｖで動作するメモリ装置の場合は、第１電圧は１．３Ｖに、第２電圧は１．６Ｖに決められることができる。
【００４０】
このような電圧検出回路１１１，１２１で、空乏型ＮＭＯＳトランジスタＤＮ１〜ＤＮｎは、一定した量の電流のみが接地電圧ＶＳＳに流れるようにする電流制限抵抗手段として作用する。従って、第１ノードＮ１または第２ノードＮ２の電圧は、電源電圧ＶＤＤが分圧されて示される。電源電圧ＶＤＤが増加してＰＭＯＳトランジスタＰ１〜Ｐｎが導通になると、各キャパシタＣ１，Ｃ２が充電される。
【００４１】
ラッチ手段１３０は、バッファリングされた第１検出信号ＤＢ１及びバッファリングされた第２検出信号ＤＢ２を入力され、これら信号に応答して、パワーオン読み出し信号Ｄｐｒｅを出力する。具体的な一実施形態によるラッチ手段１３０は、バッファリングされた第２検出信号ＤＢ２を受ける入力端及び出力端を備える反転器４１、反転器４１の出力端に連結された第１入力端、第２入力端、そして出力端を備える第１ＮＯＲゲート４３、バッファリングされた第１検出信号ＤＢ１を受け入れる第１入力端、第１ＮＯＲゲート４３の出力端に連結された第２入力端、そして第１ＮＯＲゲート４３の第２入力端に連結された出力端を備える第２ＮＯＲゲート４５、を含む。
【００４２】
以下、本発明の望ましい実施形態によるパワー検出回路１３５の動作を詳細に説明する。
【００４３】
先ず、第１電圧検出手段１１０の動作を説明する。電源電圧ＶＤＤが全く供給されないとき、即ち電源電圧ＶＤＤが０Ｖである時には、第１電圧検出回路１１１の第１ノードＮ１の電圧Ｖ１及び反転器１１２の出力端の電圧は、接地電圧ＶＳＳと同一になって、第１検出信号Ｄ１は０Ｖである。また、第１バッファリング手段１１３を構成する反転器１１５，１１７の出力端は、やはり接地電圧と同一になってバッファリングされた第１検出信号ＤＢ１も０Ｖである。電源電圧ＶＤＤが徐々に増加すると、第１電圧検出回路１１１の多数のＰＭＯＳトランジスタＰ１〜Ｐｎが導通になる。これにより、第１ノードＮ１に連結されたキャパシタＣ１に電荷が積もりながら第１ノードの電圧Ｖ１が上昇し、電源電圧ＶＤＤを追従する。この際、第１バッファリング手段の反転器１１７のＰＭＯＳトランジスタＩＰ３が導通になって、その出力端の電圧であるバッファリングされた第１検出信号ＤＢ１もやはり電源電圧ＶＤＤを追従する。電源電圧ＶＤＤが継続増加して第１電圧に至ると、第１ノードＮ１の電圧が反転器１１２の反転スレッショルド電圧になって、第１電圧検出回路１１１の反転器１１２のＮＭＯＳトランジスタＤＮ１が導通になって、その出力信号である第１検出信号Ｄ１が論理ロー状態になり、二つの反転器１１５，１１７より成ったバッファリング手段１１３を通じて、論理ロー状態のバッファリングされた第１検出信号ＤＢ１がバッファリング手段１１３の出力端から出力される。
【００４４】
一方、第２電圧検出手段１２０の出力信号ＤＢ２は、電源電圧ＶＤＤが第１電圧より低い範囲では第１電圧検出手段１１０の出力信号ＤＢ１と同一な論理状態、即ち論理的に活性化状態である論理‘１’を有する。これは第１電圧検出手段１１０の出力端信号であるバッファリングされた第１検出信号ＤＢ１が、第２電圧検出手段１２０の同期化手段１２３であるＮＯＲゲート１２３′に供給されるからである。
【００４５】
具体的に説明すると、電源電圧ＶＤＤが全く供給されないと、即ち電源電圧ＶＤＤが０Ｖである時、第２電圧検出回路１２１の第２ノードＮ２の電圧Ｖ２及び反転器１２２の出力端の電圧が、やはり接地電圧と同一になって、第１検出信号Ｄ１は０Ｖである。一方、前述したように電源電圧ＶＤＤが０Ｖである時、バッファリングされた第１検出信号ＤＢ１やはり接地電圧ＶＳＳなので、ＮＯＲゲート１２３′の出力端には論理ハイ状態になる。従って、反転器１２５の一つから成った第２バッファリング手段１２５の出力端であるバッファリングされた第２検出信号ＤＢ２は、接地電圧０Ｖになる。電源電圧ＶＤＤが徐々に増加すると、第２電圧検出回路１２１の多数のＰＭＯＳトランジスタＰ１〜Ｐｎが導通になって、第２ノードＮ２に連結されたキャパシタＣ２に電荷が積もりながら第２ノードの電圧Ｖ２が上昇し、電源電圧ＶＤＤを追従する。この際、前述したように、電源電圧ＶＤＤを追従するバッファリングされた第１検出信号ＤＢ１は、論理ハイ状態を示すため、これを入力されるＮＯＲゲート１２３′出力端には、論理ロー状態０Ｖの信号が出力される。従って、第２バッファリング手段１２５である反転器１２５のＰＭＯＳトランジスタＩＰ５も導通となって、バッファリングされた第２検出信号ＤＢ２は電源電圧ＶＤＤを追従してバッファリングされた第１検出信号ＤＢ１と同一な値（同一な論理状態）を有する。即ち、電源電圧ＶＤＤが第１電圧より低い範囲を有すると、バッファリングされた第１検出信号ＤＢ１及びバッファリングされた第２検出信号ＤＢ２は同一な出力（同一な論理状態）を示す。
【００４６】
電源電圧ＶＤＤが継続増加すると、キャパシタＣ２に電荷が続けて積もって第２ノードＮ２の電圧が増加する。また、第２バッファリング手段である反転器１２５のＰＭＯＳトランジスタＩＰ５が導通になっていて、出力端であるバッファリングされた第２検出信号ＤＢ２は電源電圧ＶＤＤを追従する。電源電圧ＶＤＤが継続増加して第２電圧に到達すると、第２電圧検出回路１２１の反転器１２２のＮＭＯＳトランジスタＩＮ４が導通になって、その出力端には論理ロー状態の第２検出信号Ｄ２が出力され、ＮＯＲゲート１２３′の一入力に提供される。この際、第１電圧検出手段１１０は論理ロー状態のバッファリングされた第１検出信号ＤＢ１を出力して、同期化手段１２３であるＮＯＲゲート１２３′の他の入力に提供する。従って、ＮＯＲゲート１２３′の出力端には論理ハイ状態の信号が出力されて、結果的に反転器一つの第２バッファリング手段１２５を通じて論理ロー状態のバッファリングされた第２検出信号ＤＢ２が出力される。
【００４７】
従って、前述したような第１電圧検出手段１１０及び第２電圧検出手段１２０の出力信号であるバッファリングされた第１検出信号ＤＢ１及びバッファリングされた第２検出信号ＤＢ２を入力されるラッチ手段１３０の出力信号であるパワーオン読み出し信号Ｄｐｒｅの状態は、下の通りである。
【００４８】
図３を参照して説明すると、図３は、電源電圧ＶＤＤの変動による、パワー検出回路の第１電圧検出手段、第２電圧検出手段、及びラッチ手段の出力状態を、概略的に示したタイミング図である。
【００４９】
前述したように、電源電圧ＶＤＤが第１電圧に到達する前まで（時間ｔ１以前まで）、バッファリングされた第１検出信号ＤＢ１及びバッファリングされた第２検出信号ＤＢ２は、同一な状態の信号、即ち論理ハイ状態を示す（図３参照）。論理ハイ状態のバッファリングされた第２検出信号ＤＢ２が、ラッチ手段１３０の反転器４１を通じて論理ロー状態になって第１ＮＯＲゲート４３に入力され、論理ハイ状態のバッファリングされた第１検出信号ＤＢ１が第２ＮＯＲゲート４５に入力されるので、ラッチ手段１３０はリセットされて、その出力端には論理ロー状態のパワーオン読み出し信号Ｄｐｒｅを出力する。
【００５０】
図３に示されるように、電源電圧ＶＤＤが継続増加して時間ｔ１で第１電圧に到達する瞬間、バッファリングされた第１検出信号ＤＢ１は、論理ロー状態に変わる。従って、ラッチ手段１３０は以前の状態、即ちリセット状態を維持し、パワーオン読み出し信号Ｄｐｒｅは論理ロー状態を維持する。この際、メモリチップ１４０の内部のラッチ回路及びフリップフロップ（ロジック回路）は、論理ロー状態のバッファリングされた第１検出信号により、初期安定化状態にリセットが維持される。
【００５１】
電源電圧ＶＤＤが継続増加して時間ｔ２で第２電圧に到達すると、第２信号ＤＢ２が論理ロー状態に変わる。従って、論理ロー状態のバッファリングされた第２検出信号ＤＢ２が、ラッチ手段１３０の反転器４１を通じて論理ハイ状態に変わって第１ＮＯＲゲート４３に入力され、第２ＮＯＲゲート４５には、論理ロー状態のバッファリングされた第１検出信号ＤＢ１が入力されて、ラッチ手段１３０は新しい状態であるセット状態に変えられる。従って、パワーオン読み出し信号Ｄｐｒｅは、論理ロー状態から論理ハイ状態に変わる。これで、メモリセルに対するパワーオン読み出し動作が開始される。
【００５２】
要約すると、第１電圧検出手段１１０は、電源電圧ＶＤＤが増加して第１電圧に到達するまでの所定期間中、論理的に活性化された状態のバッファリングされた第１検出信号ＤＢ１、即ちパワーオンリセット信号を出力し、電源電圧ＶＤＤが第１電圧に到達すると、パワーオンリセット信号は論理的に不活性化される。ここで、論理的に活性化された状態は論理ハイ状態（論理‘１’）であり、論理的に不活性化状態は論理ロー状態（論理‘０’）である。同様に第２電圧検出手段１２０も、電源電圧ＶＤＤが増加して第２電圧に到達するまでの所定期間中、論理的に活性化された状態のバッファリングされた第２検出信号ＤＢ２を出力し、電源電圧ＶＤＤが第２電圧に到達すると、バッファリングされた第２検出信号ＤＢ２は論理的に不活性化される。また、電源電圧が第１電圧より低い場合、第１電圧検出手段１１０及び第２電圧検出手段１２０の出力信号は同一な論理状態を有する。
【００５３】
ラッチ手段１３０は、電源電圧ＶＤＤが第１電圧に到達すると、リセットされて不活性化状態のパワーオン読み出し信号Ｄｐｒｅを出力し、電源電圧ＶＤＤが第２電圧に到達すると、セットされて活性化状態のパワーオン読み出し信号Ｄｐｒｅを出力してパワーオン読み出し動作をトリガーする。
【００５４】
再び図３を参照して、電源電圧ＶＤＤが継続増加して安定電源電圧ＶＤＤｓａｔに到達した後、時間ｔｎでノイズが発生した場合を考えてみる。ノイズ発生のために安定電源電圧ＶＤＤｓａｔが第２電圧より低くなった後、時間ｔ（ｎ＋ｄ）で再び安定電源電圧ＶＤＤｓａｔに戻る。これにより、第２検出信号Ｄ２が時間ｔｎで論理ハイ状態に変わった後、時間ｔ（ｎ＋ｄ）で論理ロー状態に変わる。しかし、こうした第２検出信号Ｄ２の状態変化は、第１検出信号Ｄ１の状態が変わらない限り、ラッチ手段１３０の出力端状態を変化させることができない。
【００５５】
前述した望ましい実施形態において、第２電圧検出手段１２０の同期化手段１２３であるＮＯＲゲート１２３′が、ＣＭＯＳ反転器に代替されることができる。この場合、第１電圧検出手段１１０からのバッファリングされた第１検出信号ＤＢ１は、第２電圧検出手段に提供されない。
【００５６】
また、ラッチ手段は、図４に示されたような構成を有することができる。図４を参照するに、ラッチ手段１３０′は、バッファリングされた第２検出信号ＤＢ２を受ける第１入力端、第２入力端そして出力端を備える第１ＮＡＮＤゲート４５′、バッファリングされた第１検出信号ＤＢ１を受ける入力端及び出力端を備える反転器４１′及び反転器４１′の出力端に連結された第１入力端、第２ＮＡＮＤゲート４５′の出力端に連結された第２入力端そして第２ＮＡＮＤゲート４５′の第２入力端に連結された出力端を備える第１ＮＡＮＤゲート４３′、を含む。図４のラッチ手段１３０′は、図３のラッチ手段１３０と同一に作動するので説明を省略する。
【００５７】
前述したようなパワー検出回路は、メモリチップ内部のロジック回路をリセットするパワーオンリセット信号及びメモリチップ内部のメモリブロックのセルに対する読み出し動作をトリガーするパワーオン読み出し信号を、同時に発生する。パワーオン時電源電圧が第１電圧より低い時、電源電圧と同一なパワーオンリセット信号を生成する。電源電圧が第１電圧より低い時はパワーオンリセット信号と同一な論理状態の検出信号を生成し、第１電圧より高い第２電圧より低い時には電源電圧を追従する検出信号を生成する。パワーオンリセット信号及び検出信号に応答してパワーオン読み出し信号を生成する。この際、パワーオン読み出し信号は、第１電圧より低い時には論理的に不活性化状態になり、第２電圧以上になる時には論理的に活性化状態になる。
【００５８】
今まで、本発明に対して、その望ましい実施形態を中心に述べてきた。本発明の属する技術分野で通常の知識を持つ者は、本発明の本質的な特性から外れない範囲で変形された形態で具現されることができると理解できる。だから、本発明で開示された実施形態は、限定的な観点ではなく、説明的な観点で考慮されなければならない。本発明の範囲は、前述した説明だけではなく、特許請求の範囲に示されており、それと同等な範囲内にある全ての差異点は本発明に含まれることと解釈されなければならない。
【００５９】
【発明の効果】
以上のように、本発明によると、パワーオン読み出し動作が開始された以後に、ノイズ発生によるメモリ装置の不要なパワーオン読み出し動作の遂行を禁止するため、システム電力の消費を減らすことができる。
【図面の簡単な説明】
【図１】本発明の望ましい実施形態によるフラッシュメモリ装置の概略的なブロック図である。
【図２】図１のフラッシュメモリ装置を構成するパワー検出回路の詳細な回路図である。
【図３】電源電圧の変動による、パワー検出回路の第１電圧検出手段、第２電圧検出手段及びラッチ手段の出力状態を概略的に示したタイミング図である。
【図４】本発明の他の実施形態によるラッチ手段の詳細な回路図である。
【符号の説明】
１１０　第１電圧検出手段
１１１　第１電圧検出回路
１１３　第１バッファリング手段
１２０　第２電圧検出手段
１２１　第２電圧検出回路
１２３　同期化手段
１２５　第２バッファリング手段
１３０　ラッチ手段
１４０　メモリチップ
【図１】
2004005946.tif 000003
【図２】
2004005946.tif 000004
【図３】
2004005946.tif 000005
【図４】
2004005946.tif 000006