(57)【要約】【課題】短時間で計測可能なジッタ計測方法を提供すること。【解決手段】デジタル通信信号におけるジッタ計測は、複数の連続したデジタル通信信号におけるジッタを表すサンプルを生成し、この連続したサンプルを並列に複数のハイパスフィルタ機能に供給して、フィルタ済みサンプルを生成することにより達成される。各ハイパスフィルタ機能からのフィルタ済みサンプルは、対応するハイパスフィルタ機能からのフィルタ済みサンプルのパラメータ計測のために、それぞれの計測機能へ渡される。パラメータは、ジッタピーク振幅およびジッタＲＭＳ振幅を含む。計測機能によって提供されるパラメータ計測は、ジッタ計測が求められる計測帯域幅に従って選択される。そして、通信信号のジッタの計測が、これらのパラメータ計測から得られる。【選択図】図２
2004029013.tif 000002
【特許請求の範囲】
【請求項１】
デジタル通信信号のジッタを計測する方法であって、
デジタル通信信号のジッタを表す複数の連続サンプルを生成するステップと、前記連続サンプルを並列に複数のハイパスフィルタ機能に供給してフィルタ処理済みサンプルを生成するステップと、
対応するハイパスフィルタ機能からの前記フィルタ処理済みサンプルのパラメータを計測するために、各ハイパスフィルタ機能から複数の計測機能のそれぞれに前記フィルタ処理済みサンプルを供給するステップであって、前記パラメータはジッタピーク振幅及びジッタＲＭＳ振幅を有し、
前記計測機能から供給されたパラメータ計測値を選択し、それらから通信信号におけるジッタ計測値を導出するステップと、
を含む計測方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、通信ネットワークにおいて情報の伝送に使用するデジタル信号に影響を与えるジッタを計測する方法及び装置に関する。
【０００２】
【従来の技術】
デジタル通信ネットワークは、その範囲と容量の両面で着実に成長を続けており、多くの国々の社会及びビジネスインフラにおいて益々普及しつつある。このため、このようなネットワークの監視と管理を支援して稼動における障害を回避するための試験／計測機器が極めて重要になっている。
【０００３】
タイミングジッタは、デジタル通信ネットワーク及びその構成要素の主要な試験パラメータの１つであり、国際通信連合（ＩＴＵ）の出版物には、「デジタル信号の有意な瞬間の時間的な理想位置からの短期的変動（ここで、「短期」とは、これらの変動が１０Ｈｚ以上の周波数からなることを意味している）」と定義されている。デジタルネットワーク内のインタフェースにおけるジッタの最大許容レベルについては、その限度が様々な国際規格に規定されており（例：ＩＴＵ−Ｔ勧告Ｇ．８２３、Ｇ．８２４、及びＧ．８２５）、通常、これらの限度は、広帯域計測フィルタを使用する計測用のものと高帯域計測フィルタ（広帯域フィルタよりも高い下限カットオフ周波数を有し、同一の最低上限カットオフ周波数を有するもの）を使用する計測用のものとの２つによって規定されている。広帯域フィルタの下限カットオフ周波数は、ネットワーク機器に組み込まれるタイミング回路の特性に応じて選択される（例えば、フェーズロックループ又はハイパスフィルタとして実装される）。高帯域フィルタの下限カットオフ周波数は、入力タイミング取得回路の帯域幅と関連しており、最低上限カットオフ周波数は、妥当な計測限度を反映すると共に予想されるすべての有意なアライメントジッタを含むべく選択される。実際には、必要な計測帯域幅は、１つの計測値用に固定ローパス広帯域フィルタを使用すると共に、もう１つの計測値用のハイパスフィルタに切り替えることによって実装される。そして、３番目の選択肢であるハイパスフィルタを使用し、更なるＲＭＳジッタ計測が実行される。
【０００４】
ネットワーク機器は、通常、ＳＯＮＥＴ（同期光ネットワーク）／ＳＤＨ（同期デジタル階層）システムに規定されているものなどの関連する速度階層におけるいくつかの異なるデータシンボル伝送速度（回線速度）のいずれか１つで動作するように構成可能である。回線速度ごとに、規定された広帯域及び高帯域計測帯域幅の個々のペアを備えており、通常、特定の回線速度についてこれら２種類の計測の１つ又は両方を実行できるように切り替える個別のハイパスフィルタが必要になる。又、各回線速度ごとに、異なるローパスフィルタも存在する。更には、特定目的のために、規格が必要としているもの以外の帯域幅における計測が望ましい場合もある。
【０００５】
【発明が解決しようとする課題】
ジッタ計測試験には、普通、数分間を所要する。従って、所与の回線速度に望ましいすべてのフィルタの組み合わせについて計測を実行するには長時間を要することになる。
【０００６】
【課題を解決するための手段】
本発明の一態様によれば、デジタル通信信号のジッタを計測する方法が提供され、この方法は、デジタル通信信号のジッタを表す複数の連続サンプルを生成するステップと、この連続サンプルを並列に複数のハイパスフィルタ機能に供給してフィルタ処理済みサンプルを生成するステップと、対応するハイパスフィルタ機能からのフィルタ処理済みサンプルのパラメータを計測するために、各ハイパスフィルタ機能からのフィルタ処理済みサンプルを複数の計測機能の個々に供給するステップであって、パラメータはジッタピーク振幅及びジッタＲＭＳ振幅を有し、計測機能から供給されたパラメータ計測値を選択して、それらから通信信号のジッタ計測値を導出するステップと、を有している。
【０００７】
本発明の別の態様によれば、デジタル通信信号のジッタを計測する装置が提供され、この装置は、デジタル通信信号のジッタを表す複数の連続サンプルを生成する生成器と、この連続サンプルを並列に取得してフィルタ処理する複数のハイパスフィルタと、ハイパスフィルタごとに、当該ハイパスフィルタからのフィルタ処理済みサンプルのパラメータを取得して計測する個別の複数の計測回路であって、パラメータはジッタピーク振幅とジッタＲＭＳ振幅を有し、計測回路から供給されたパラメータ計測値を選択して、それらから通信信号のジッタ計測値を導出する選択器と、を有している。
【０００８】
通信信号のジッタを計測するための本発明による方法及び装置について、一例として添付の図面を参照して説明する。
【０００９】
【発明の実施の形態】
添付図面に示されている回路は、６つの異なる計測帯域幅のジッタデータを同時に取得できるよう、同時に動作する５つのハイパスフィルタ機能と１つの並列スルーパスを実装している。この例では、ＦＰＧＡの並列処理能力を使用してデジタル・ハイパス・フィルタ・バンクを提供すると共に、いくつかの回線速度のローパスフィルタ処理を提供している。これは、通常、装置ごとにフィルタ特性が変動し、これを補償するために慎重な設計及び設定の調整が必要なアナログフィルタと比べ、有利である。又、アナログコンポーネントを使用して複数の異なる帯域幅オプションを実装するには大きな面積の回路が必要であり、結果的に物理的に大きく且つ不恰好な機器になってしまう。更には、同時計測を実行するためのアナログ実装には、並列接続した複数の高価なＡ／Ｄコンバータ（ＡＤＣ）と関連周辺コンポーネントが必要になる。
【００１０】
図１を参照すれば、通信ネットワークの構成要素などの試験対象デバイス（ＤＵＴ）からのクロック信号は、ＡＤＣ１２への入力信号を準備する前処理回路１０に供給される。この前処理には、例えば、クロック信号のジッタ成分を抽出するための位相検出とアンチエイリアシングのためのフィルタ処理が含まれる。ＡＤＣ１２は、ジッタ計測帯域幅に応じて適切なサンプルレートで入力信号をサンプリングし、パラレルデータバス１６を介してフィルタ／計測ＦＰＧＡ１４に対し、ライン１８上のデータクロック信号と共に連続サンプルの１２ビットデジタル値を供給する。ＦＰＧＡ１４は、必要なジッタの計測値を導出して表示や更なる処理を行うべく並列の結果バスインタフェース２０上に出力できるよう、後述するようにサンプルをフィルタ処理して計測する。ＦＰＧＡ１４によってフィルタ処理され、選択されたサンプルは、ＤＵＴからの信号のジッタを表す復調信号をライン２８上に出力できるよう、ライン２６上のクロック信号と共にパラレルバス２４を介してＤ／Ａコンバータ（ＤＡＣ）２２にも出力される。
【００１１】
前述のように、計測の際には、ＦＰＧＡは、５つの並列のハイパスフィルタ機能を実装している。これらのそれぞれのフィルタ及びスルーパスの出力は、ＦＰＧＡ内のピークツーピーク計測モジュール、二乗平均平方根（ＲＭＳ）計測モジュール、及びジッタピーク発生（ヒット）カウンタモジュールによって処理される。各フィルタ／パスごとに、１つのピークツーピークモジュール、１つのＲＭＳモジュール、及び１つのジッタピーク発生カウンタモジュールが存在しており、これらのすべてがデータを同時に処理する。この方式によれば、所与の回線速度に関する必要なすべての計測を１回の機器のセットアップで実行することにより、時間を大幅に節約することができる。又、更なるセットアップのオーバーヘッドなしに、選択したすべての帯域幅についてＲＭＳ計測を実行できる利点も存在している。
【００１２】
図２を参照すれば、データバス１６上にＡＤＣから出力されたサンプル値は、クロックリカバリ周波数応答効果を補償するフィルタ特性Ｈ２１及びＨ２２をそれぞれ有する２つのポストエンファシスフィルタ３４、３６のいずれかを選択する選択器ペア３０及び３２の最初のものに供給される。尚、これらの選択器３０及び３２は、取得したデータサンプルを一方から他方に直接転送してポストエンファシスフィルタ処理をバイパスすることも可能である。
【００１３】
選択器３２から出力されたデータサンプルは、フィルタ３８を介してデジタルハイパスフィルタ機能のバンク４０に供給され、ここで、ＩＴＵ勧告が必要としているローパスフィルタ処理機能が実装されている。このバンクは、１つのスルーパス４０（ｖｉ）と共に、５つのフィルタ機能４０（ｉ）〜４０（ｖ）を有している。フィルタ機能４０（ｉｉｉ）と４０（ｖ）は、試験対象の回線についてＩＴＵ勧告が必要としている高帯域の計測帯域幅を実装している。そして、機能４０（ｉ）、４０（ｉｉ）、及び４０（ｉｖ）は、ＲＭＳジッタ計測用の３番目の帯域幅とジッタ試験環境に更なる多様性をもたらすのに有用と考えられる２つの更なる帯域幅を提供している。バンク４０に向かう平行な矢印が示すように、フィルタ３８からのデータサンプルは、フィルタ機能４０（ｉ）〜４０（ｖ）のすべてに対して同時に供給される。
【００１４】
ハイパスフィルタ機能及びスルーパスからの出力は、所与のサンプルにおけるフィルタ遅延が各パスごとに同一になり並行計測が同時に行われるようにレイテンシ調整回路４２に接続された後に、そこから計測ブロック４４に接続されている。この計測ブロック４４は、それぞれがＲＭＳ積算器、ポジティブピーク検出器、ネガティブピーク検出器、ポジティブピーク発生カウンタ、及びネガティブピーク発生カウンタを有する６組の計測機能を実装している。これら６組の計測機能のそれぞれは、ブロック４４内に実装されている計測機能のデータ処理がバンク４０内のすべての６つのフィルタ機能について同時に進行するよう、レイテンシ調整回路４２及び個別の経路を介してバンク４０内の個別のハイパスフィルタ機能又はスルーパスに接続されている。計測ブロック４４は、一連の計測期間において計測情報を蓄積し、各計測期間の終了時点でのデータ処理結果が計測ブロック４４から結果インタフェース２０を介し、従来の方法で必要なジッタの計測値を報告する機器プロセッサに供給される。
【００１５】
１つの計測期間において収集されたすべての結果を後続の期間の計測結果を蓄積している最中に表示することができる。ユーザーの任意選択により、ハイパスフィルタ機能４０の１つ、複数、又はすべてのジッタ計測値を同時に表示することが可能であり、関連計測値の収集を遅延させることなく、表示選択肢を変更することができる。
【００１６】
データは、回路４２からバス２４を介してＤＡＣ２２（図１）に供給され、この回路４２は、ユーザーの選択に応じてハイパスフィルタバンク４０の出力の１つをバス２４に接続している。
【００１７】
市販のＦＰＧＡ内に必要なすべてのデータ処理機能を収容するべく、各回線速度ごとに別個のＦＰＧＡ構成を使用している（即ち、ＦＰＧＡは、ユーザーが異なる回線速度を選択するたびに関連するメモリ（不図示）から再プログラムされる）。従って、ＦＰＧＡに必要とされるのは、１つの回線速度の計測機能を収容するのに十分なプログラム可能なアレイ容量だけである。但し、実際には、複数の低回線速度用の機能を１つのＦＰＧＡ構成内にまとめることができる。
【００１８】
ハイパスフィルタ機能４０用に使用されるデジタルフィルタの実装には、フィルタロールオフの精度と計測値の分解能を提供するべく、比較的大きな（３２ビット）データワードが組み込まれている。これらのフィルタは、ＦＰＧＡ容量の要件を最小化するべく、再帰型無限インパルス応答（ＩＩＲ）フィルタとして実装されている。このフィルタ実装により、以下の３つの現実的な問題が解決される。
【００１９】
（１）フルジッタ計測帯域幅を正確にサンプリングするのに必要なデータレートが非常に高速であり（例：２０４ＭＳＰ）、この結果、３２ビットの大きなデータワードと関連し、入手可能な最高速のＦＰＧＡによって１つのサンプル周期でＩＩＲフィルタが必要とするフィードバック動作（３２×３２ビット、固定係数の乗算）を実行することができない。
【００２０】
（２）ハイパスフィルタの中には、データサンプリングレートに比べて非常に低いカットオフ周波数を有し、ほとんどＤＣストップフィルタと見なすことができるものが存在する。しかしながら、関連するジッタ計測規格では、フィルタが１次バターワース（Ｂｕｔｔｅｒｗｏｒｔｈ）ロールオフ特性を有すると共にカットオフ周波数が規定の許容範囲を満足することが要求されており、単純なＤＣストップフィルタは使用することができない。従って、デジタルフィルタ機能の定義をなす係数値が非常に正確でなければならない。
【００２１】
（３）デジタルフィルタ用の乗算係数の選択において、係数の乗算演算を１又は２ビット演算に削減するべく、係数に関連するデータサンプルレートを選択できることが有利である。複雑な乗算演算には更なるＦＰＧＡ容量が必要となり、係数の乗算演算を実行するＦＰＧＡの最大速度が低下する。同時に稼動するフィルタバンクの実装においては、すべてのフィルタに適合するようにデータレートが選択される。
【００２２】
ＦＰＧＡデバイスの速度の制約を解決するために、従来は、パラレルパイプラインプロセスを使用してＩＩＲフィードバック段を「分解」し、複数のサンプル周期にまたがって実行できるようにしていた。この結果、ＦＰＧＡの最大データレートが効果的に倍増し、ＦＰＧＡは半分のデータレートでフィードバック機能を実行できる。変更を加えたＩＩＲフィードバック段の原理を図３に示している。この図３を参照すれば、フィードバック段用の入力データは、サンプルデータレートで２つの状態間を反復的に切り替える第１コミュニケータ４８に接続された入力回路４６に供給される。第１状態においては、受信データは第１フィードバックパス５０を介して供給され、必要なＩＩＲフィードバック動作が実装されている。一方、コミュニケータの第２状態では、データは、同一のフィードバック機能が実装されている第２フィードバックパス５２に供給される。そして、これら２つのフィードバックパス５０及び５２の出力は、第１コミュニケータ４８と同時に動作する第２コミュニケータ５４に接続されている。
【００２３】
従って、２つのサンプルが並行して処理され、各サンプルごとに完全なＩＩＲフィードバック動作を実行する２つのクロックサイクルが実現されている。変更を加えていないＩＩＲフィードバックパスは、次の演算を実行する。
【００２４】
Ｘ（ｎ）＝ｕ（ｎ）−ｋＸ（ｎ−１）
ここで、Ｘ（ｎ）はｎ番目のサンプル用のフィードバックパスの出力であり、ｕ（ｎ）は、ｎ番目のサンプル用のフィードバックパスへの入力であり、ｋは一定のフィードバック係数である。
【００２５】
２つのサンプル周期において考えると、これは次のようになる。
【００２６】
Ｘ（ｎ）＝ｕ（ｎ）−ｋｕ（ｎ−１）＋ｋ２Ｘ（ｎ−２）
この加算は、次の２つの部分に分割される。
【００２７】
Ｘ（ｎ）＝Ｙ（ｎ）＋ｋ２Ｘ（ｎ−２）
Ｙ（ｎ）＝ｕ（ｎ）−ｋｕ（ｎ−１）
Ｙ（ｎ）加算は、入力段４６において実行され、フィードフォワード回路であるためにフルレートで実行可能であり、パイプライン処理可能である。一方、Ｘ（ｎ）加算は、２つの多重化並列フィードバックパス５０及び５２を使用し、２つのサンプル周期にかけて実行される。
【００２８】
項ｋ２は、固定係数として実装される。ｋ２項の量子化により、多少の近似が発生する。しかしながら、このフィードバックループは、２つのサンプルごとにしか動作せず、この誤差の蓄積が軽減される。フィルタ応答精度に対する影響は、この誤差蓄積の軽減のほうが近似誤差よりも大きい。
【００２９】
フィルタ係数値と乗算係数を導出するには、１組の数学的ソフトウェアモデル化プログラムを使用して可能なデータサンプルレートの範囲においてハイパスフィルタバンクの設計及び分析を行う。このプログラムにより、各データレートでフィルタを分析し、係数器の「ビットシフト入力の加算」実装の作成に必要な加算演算数をも識別する。多数の加算によって係数を実装すると、いくつかのサンプル周波数しか使用できなくなるため、これらの周波数は回避することが好ましい。このモデル化の結果をチェックし、最適な精度を提供すると共に最も単純な係数（ビット数が最小のもの）の使用を可能にするサンプル周波数を識別する。
【００３０】
サンプル周波数候補の選択が完了すれば、真の固定小数点シミュレータを使用してフィルタ設計をシミュレートする。このシミュレーションの結果データは、ＦＰＧＡ試験ベクトルとして使用する。
【００３１】
上述のジッタ計測回路によれば、ジッタ計測機器を使用し、選択回線速度での通信信号の異なる計測帯域幅で同時に複数のジッタ計測を実行することが可能であり、この結果、従来の逐次的な計測法に比べ、大幅に時間を節約することができる。又、この計測は、必要に応じて、リアルタイム並びに連続的であってよい（即ち、処理するための中断が不要である）。これは、デジタル通信試験で単一イベントとして発生する障害を検出する際に有利である。処理のための中断が必要であって計測を連続的に実施できない機器の場合は、このようなイベントを見逃しがちであり（中断の際にそれらが発生した場合）、従って、エンドユーザーにとってその有用性は低い。この発明は、例として次のような実施形態を含む。
【００３２】
（Ｉ）　デジタル通信信号のジッタを計測する方法であって、
デジタル通信信号のジッタを表す複数の連続サンプルを生成するステップと、前記連続サンプルを並列に複数のハイパスフィルタ機能に供給してフィルタ処理済みサンプルを生成するステップと、
対応するハイパスフィルタ機能からの前記フィルタ処理済みサンプルのパラメータを計測するために、各ハイパスフィルタ機能から複数の計測機能のそれぞれに前記フィルタ処理済みサンプルを供給するステップであって、前記パラメータはジッタピーク振幅及びジッタＲＭＳ振幅を有し、
前記計測機能から供給された計測したパラメータを選択し、それらから通信信号におけるジッタ計測値を導出するステップと、
を含む計測方法。
【００３３】
（ＩＩ）　計測した前記パラメータは、所定の時間間隔におけるジッタピーク発生の計数を含む、上記（Ｉ）記載の方法。
【００３４】
（ＩＩＩ）　計測した前記パラメータは、所定の時間間隔におけるジッタのポジティブおよびネガティブピーク発生の計数を含む、上記（ＩＩ）記載の方法。
【００３５】
（ＩＶ）　計測した前記パラメータは、ポジティブ及びネガティブのジッタピーク振幅を含む、上記（Ｉ）から（ＩＩＩ）に記載の方法。
【００３６】
（Ｖ）　複数のハイパスフィルタ機能に対するすべてのジッタ計測が、同時に表示するべく利用可能である、上記（Ｉ）記載の方法。
【００３７】
（ＶＩ）　前記ハイパスフィルタ機能の１つはスルーパスフィルタ機能である、上記（Ｉ）から（Ｖ）に記載の方法。
【００３８】
（ＶＩＩ）　デジタル通信信号のジッタを計測する装置であって、
デジタル通信信号におけるジッタを表す複数の連続サンプルを生成する生成器と、
前記連続サンプルを同時に取得してフィルタ済みサンプル生成する複数のハイパスフィルタと、
ハイパスフィルタごとに、当該ハイパスフィルタからのフィルタ処理済みサンプルのパラメータを取得して計測する個別の複数の計測回路であって、前記パラメータはジッタピーク振幅とジッタＲＭＳ振幅を有し、
前記計測回路から供給された計測したパラメータを選択し、それらから通信信号におけるジッタ計測値を導出する選択器と、
を備える計測装置。
【図面の簡単な説明】
【図１】ジッタ計測回路の主要構成要素の概略ブロック図。
【図２】図１の回路の一部を形成するＦＰＧＡ（フィールドプログラマブルゲートアレイ）に実装されるフィルタ及び計測機能の概略ブロック図。
【図３】図２のＦＰＧＡに組み込まれる並列フィードバック処理機能の概略ブロック図。
【図１】
2004029013.tif 000003
【図２】
2004029013.tif 000004
【図３】
2004029013.tif 000005