(57)【要約】【課題】寄生容量の影響を受けずオフセット誤差のない精度の高いＤ／Ａ変換器を簡易な構成で実現する。【解決手段】反転増幅器と、その入力端子に一端が共通に接続された終端容量Ｃ０と１：２：４：８に重み付けされた加重容量Ｃ１〜Ｃ４と、加重容量Ｃ１〜Ｃ４にリセット動作時においてディジタルデータに従い基準電圧ＶＴ、ＶＢのいずれかを選択的に与えるスイッチＳＷＤ１〜ＳＷＤ４と、容量Ｃ０〜Ｃ４を出力動作時において反転増幅器出力端子に並列に接続するためのスイッチＳＷＲ０〜ＳＷＲ４と、リセット動作時にオン、出力動作時にオフとなる反転増幅器の入出力間に設けられたスイッチＳＷＲ５と、でＤ／Ａ変換器を構成することで、反転増幅器の入力ノードの電圧は常にそのしきい値電圧値で一定となるため、寄生容量の影響を受けないとともにオフセット電圧成分のないＤ／Ａ出力が得られる。【選択図】　　　図１
2004007564.tif 000002
【特許請求の範囲】
【請求項１】
単位容量となる１個の終端容量（Ｃ０）、及び、単位容量に対して１：２：４：・・・：２（ｎ−１）に重み付けされたｎ個の加重容量（Ｃ１〜４）の計ｎ＋１個の容量（ｎは自然数）と、増幅出力を得るための反転増幅器（ＩＮＶ１）とを有し、該反転増幅器の入力端子が前記ｎ＋１個の容量の第１端子側に共通に接続されてなるＤ／Ａ変換器であって、
前記反転増幅器の入出力間に設けられ、リセット動作期間（Ｔ１）において閉成状態になり、出力動作期間（Ｔ２）において開成状態になる帰還用のスイッチング手段（ＳＷＲ５）と、
前記終端容量（Ｃ０）の第２端子側を、前記リセット動作期間（Ｔ１）において２つの主基準電圧（ＶＴ，ＶＢ）のうちのいずれか一方に接続し、次に、前記出力動作期間（Ｔ２）において前記反転増幅器の出力に接続する終端動作用スイッチング手段（ＳＷＲ０）と、
前記リセット動作期間（Ｔ１）においてディジタルデータ（Ｄ１〜４）に応じて前記２つの主基準電圧のいずれかを選択して前記加重容量の第２端子側を選択的に接続し、次に、前記出力動作期間（Ｔ２）において前記反転増幅器の出力に接続する複数の入力動作用スイッチング手段（ＳＷＤ１〜４，ＳＷＲ１〜４）と、
をさらに有することを特徴とするＤ／Ａ変換器。
【請求項２】
単位容量となる１個の終端容量（Ｃ０）、及び、単位容量に対して１：２：４：・・・：２（ｎ−１）に重み付けされたｎ個の加重容量（Ｃ１〜４）の計ｎ＋１個の容量（ｎは自然数）と、増幅出力を得るための反転増幅器（ＩＮＶ１）とを有し、該反転増幅器の入力端子が前記ｎ＋１個の容量の第１端子側に共通に接続されてなるＤ／Ａ変換器であって、
前記反転増幅器の入出力間に設けられ、リセット動作期間（Ｔ１）において閉成状態になり、出力動作期間（Ｔ２）において開成状態になる帰還用のスイッチング手段（ＳＷＲ５）と、
前記リセット動作期間（Ｔ１）において前記終端容量（Ｃ０）の第２端子側を、２つの主基準電圧（ＶＴ，ＶＢ）の分圧により形成可能な副基準電圧（ＶＭ）に接続し、次に、前記出力動作期間（Ｔ２）において前記反転増幅器の出力に接続する終端動作用スイッチング手段（ＳＷＲ０）と、
前記リセット動作期間（Ｔ１）においてディジタルデータの上位ビット部分（Ｄ１〜４）に応じて前記２つの主基準電圧のいずれかを選択して前記加重容量の第２端子側を接続し、次に、前記出力動作期間（Ｔ２）において前記反転増幅器の出力に接続する複数の入力動作用スイッチング手段（ＳＷＤ１〜４，ＳＷＲ１〜４）と、
前記ディジタルデータの下位ビット部分（Ｄ５〜８）に応じて前記２つの主基準電圧（ＶＴ，ＶＢ）の間をｍ等分に分圧して得られたｍ−１個の副基準電圧値（ｍは２以上の自然数）のいずれかを選択して前記副基準電圧（ＶＭ）として供給する副基準電圧供給手段（ＳＵＢ）と、
をさらに有することを特徴とするＤ／Ａ変換器。
【請求項３】
前記副基準電圧供給手段（ＳＵＢ）は、
単位容量となる１個の終端容量（Ｃ５）、及び、単位容量に対して１：２：４：・・・：２（ｎ′−１）に重み付けされたｎ′個の加重容量（Ｃ６〜９）の計ｎ′＋１個の容量（ｎ′は自然数）と、
その入力端子が前記ｎ′＋１個の容量の第１端子側に共通に接続された、増幅出力を得るための反転増幅器（ＩＮＶ２）と、
前記反転増幅器の入出力間に設けられ、前回の出力動作期間（Ｔ２）において閉成状態になり、前記リセット動作期間（Ｔ１）において開成状態になる帰還用のスイッチング手段（ＳＷＲ１１）と、
前記終端容量（Ｃ５）の第２端子側を、前記前回の出力動作期間（Ｔ２）において２つの主基準電圧（ＶＴ、ＶＢ）のうちのいずれか一方に接続し、次に、前記リセット動作期間（Ｔ１）において前記反転増幅器の出力に接続する終端動作用スイッチング手段（ＳＷＲ６）と、
前記前回の出力動作期間（Ｔ２）において前記ディジタルデータの下位ビット部分（Ｄ５〜８）に応じて前記２つの主基準電圧のいずれかを選択して前記加重容量の第２端子側を選択的に接続し、次に、前記リセット動作期間（Ｔ１）において前記反転増幅器の出力に接続する複数の入力動作用スイッチング手段（ＳＷＤ５〜８，ＳＷＲ７〜１０）と、
を有し、
前記反転増幅器の出力を前記副基準電圧（ＶＭ）として出力する第２のＤ／Ａ変換器（ＤＡＣ２）であることを特徴とする請求項２に記載のＤ／Ａ変換器。
【請求項４】
前記副基準電圧供給手段（ＳＵＢ）は、
最初のリセット動作期間（Ｔ５）において前記終端容量（Ｃ０）に前記副基準電圧（ＶＭ）の代わりに前記２つの主基準電圧（ＶＴ，ＶＢ）のうちの一つを供給する手段（ＳＷＴ）と、
前回の出力動作期間（Ｔ６，Ｔ４）における前記反転増幅器の出力（ＶＭ（ｔ１ａ），ＶＭ（ｔ１ｂ））を保持し、次に、前記リセット動作期間（Ｔ３，Ｔ１）において前記副基準電圧（ＶＭ）として供給するサンプルホールド回路（ＳＨ１）と、
を有することを特徴とする請求項２に記載のＤ／Ａ変換器。
【請求項５】
前記副基準電圧供給手段（ＳＵＢ）は、
最初のリセット動作期間（Ｔ３）において前記終端容量（Ｃ０）の前記第２端子側に前記副基準電圧（ＶＭ）の代わりに前記２つの主基準電圧（ＶＴ，ＶＢ）のうちの一つを供給するとともに、前回の出力動作期間（Ｔ４）における前記反転増幅器の出力（ＶＭ（ｔ１））に接続された前記終端容量の電荷を前記リセット動作期間（Ｔ１）において保持する手段（ＳＷＴ’）を有することを特徴とする請求項２に記載のＤ／Ａ変換器。
【請求項６】
請求項１に記載のＤ／Ａ変換器と同じ構造を有する２組のＤ／Ａ変換部（ＤＡＣａ，ＤＡＣｂ）を並列に備えたＤ／Ａ変換器であって、
前記出力動作期間（Ｔ２）における一方の前記反転増幅器（ＩＮＶ１Ａ）の出力を保持し、これを次回のリセット動作期間（Ｔ３）において前記２つの主基準電圧（ＶＴ，ＶＢ）のうちの一方の前記主基準電圧として供給する一方の保持手段（ＳＨ１Ａ，ＳＷＲＥＦａ）と、
前記出力動作期間（Ｔ２）における他方の前記反転増幅器（ＩＮＶ１Ｂ）の出力を保持し、これを次回のリセット動作期間（Ｔ３）において前記２つの主基準電圧（ＶＴ，ＶＢ）のうちの他方の前記主基準電圧として供給する他方の保持手段（ＳＨ１Ｂ，ＳＷＲＥＦｂ）と、
を有し、
前記一方の主基準電圧は、前記リセット動作期間（Ｔ１）において前記終端動作用スイッチング手段（ＳＷＲ０ａ）により前記終端容量（Ｃ０ａ）の第２端子側に供給され、前記他方の主基準電圧は、前記リセット動作期間（Ｔ１）において前記終端動作用スイッチング手段（ＳＷＲ０ｂ）により前記終端容量（Ｃ０ｂ）の第２端子側に供給され、
前記複数の入力動作用スイッチング手段（ＳＷＤ１ａ〜４ａ，ＳＷＤ１ｂ〜４ｂ，ＳＷＲ１ａ〜４ａ，ＳＷＲ１ｂ〜４ｂ）は、前記リセット動作期間（Ｔ１）において前記ディジタルデータの上位ビット部分（Ｄ１〜４）に応じて前記２つの主基準電圧（ＶＴ，ＶＢ）の前記一方と前記他方とを選択して前記加重容量の第２端子側に供給し、次に、前記出力動作期間（Ｔ２）において前記加重容量の第２端子側を前記反転増幅器（ＩＮＶ１Ａ，ＩＮＶ１Ｂ）の入力端子に接続し、その後、前記次回のリセット動作期間（Ｔ３）において、前記出力動作期間（Ｔ２）における前記一方の反転増幅器（ＩＮＶ１Ａ）の出力は、前記一方の保持手段（ＳＨ１Ａ，ＳＷｒｅｆａ）により前記終端容量（Ｃ０ａ）の第２端子側に供給され、また、前記出力動作期間（Ｔ２）における前記他方の反転増幅器（ＩＮＶ１Ｂ）の出力は、前記他方の保持手段（ＳＨ１Ｂ，ＳＷｒｅｆｂ）により前記終端容量（Ｃ０ｂ）の第２端子側に供給され、次に、次回の出力動作期間（Ｔ４）において、前記終端用スイッチング手段（ＳＷＲ０ａ，ＳＷＲ０ｂ）は、前記終端容量（Ｃ０ａ，Ｃ０ｂ）の第２端子側を前記反転増幅器（ＩＮＶ１Ａ，ＩＮＶ１Ｂ）の出力に接続し、
前記複数の入力動作用スイッチング手段（ＳＷＤ１ａ〜４ａ，ＳＷＤ１ｂ〜４ｂ，ＳＷＲ１ａ〜４ａ，ＳＷＲ１ｂ〜４ｂ）は、前記次回のリセット動作期間（Ｔ３）において前記ディジタルデータの下位ビット部分（Ｄ５−８、Ｄ９−１２）に応じて前記加重容量（Ｃ１ａ〜４ａ，Ｃ１ｂ〜４ｂ）の第２端子側に供給すべき前記出力期間（Ｔ２）における前記反転増幅器（ＩＮＶ１Ａ，ＩＮＶ１Ｂ）の出力の前記一方又は前記他方を選択し、次に、前記次回の出力動作期間（Ｔ４）において、前記加重容量（Ｃ１〜４）の第２端子側を前記反転増幅器（ＩＮＶ１Ａ，ＩＮＶ１Ｂ）の出力に接続する
ことを特徴とするＤ／Ａ変換器。
【請求項７】
前記反転増幅器は完全差動型の２入力２出力を有するオペアンプであるとともに、前記２入力２出力に対応した２組のＤ／Ａ変換部（ＤＡＣａ，ＤＡＣｂ）を有し、
前記Ｄ／Ａ変換部は、前記ｎ＋１個の容量、前記帰還用のスイッチング手段、前記終端動作用スイッチング手段、及び、前記複数の入力動作用スイッチング手段をそれぞれ有し、
前記２つの主基準電圧（ＶＴ，ＶＢ）は、前記２組のＤ／Ａ変換部（ＤＡＣａ，ＤＡＣｂ）に対して相互に逆転した接続態様にて接続される
ことを特徴とする請求項１乃至請求項６のいずれか１項に記載のＤ／Ａ変換器。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、ディジタルデータをアナログ電圧に変換するＤ／Ａ変換器に関わるものであり、特にＣＭＯＳデバイス上に小さな面積で高分解能の出力が得られる加重容量回路を用いたＤ／Ａ変換器として構成する場合に好適な構成を提供するものである。
【０００２】
【従来の技術】
ＣＭＯＳデバイス上でのＤ／Ａ変換器の実現手段としては、２つの基準電圧間に分圧用の多数の抵抗を直列に接続して、入力のディジタルデータに対応した分圧電圧を選択して出力する電圧スケーリング型のＤ／Ａ変換器が一般的に用いられているが、高ビットでは抵抗値のばらつきにより積分直線性が悪くなるという問題を有している。
【０００３】
これに対して、ＣＭＯＳデバイスにおける容量値の比精度の高さを利用して、容量値を１：２：４というように２進化加重された複数の容量を用いて２つの基準電圧間の分圧電圧を出力する、電荷スケーリング型のＤ／Ａ変換器がＡｌａｎ　Ｂ．　Ｇｒｅｂｅｎｅ著の「Ｂｉｐｏｌａｒ　ａｎｄ　ＭＯＳ　Ａｎａｌｏｇ　Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ　Ｄｅｓｉｇｎ」（非特許文献１）等にその原理が記述され、ＣＭＯＳ回路におけるその優位性が述べられている。
【０００４】
図１５にその原理に基づき具体化した４ビットのＤ／Ａ変換器を示してその動作を説明する。図１５において、容量Ｃ１〜Ｃ４は１：２：４：８の２進化加重された容量であり、容量Ｃ０は容量値の総和を１６（＝２４）とするための終端容量で、それらの容量の一端は電圧ノードＮ１に共通に接続され、このノードＮ１の電圧がバッファ・アンプ（ＡＭＰ１）を介して出力端子Ｖｏｕｔに接続されている。一方、容量の他端はそれぞれにスイッチＳＷＲ０〜ＳＷＲ４が接続され、このスイッチＳＷＲ０〜ＳＷＲ４はリセット動作時には図１５に示す状態をとり、スイッチＳＷＲ５により各容量の両端は短絡されるため電荷はゼロにリセットされる。なお、そのときのノードＮ１の電位はバイアス電圧Ｖｂにより与えられる。そのリセット動作を行った後、Ｄ／Ａ変換電圧を出力する出力動作時にはスイッチＳＷＲ５はオフ、スイッチＳＷＲ０〜ＳＷＲ４は図１５に示す状態と反対側に接続して、各容量の独立した端子側にはディジタルデータにより制御されるスイッチＳＷＤ１〜ＳＷＤ４を介してＧＮＤまたは基準電圧Ｖｒｅｆのいずれかに選択的に接続される。なお、このとき容量Ｃ０の独立端子側だけは常にＧＮＤに接続されるように固定されている。
【０００５】
このような構成および動作において、リセット動作時と出力動作時における容量に保持された総電荷量は電荷保存則により一定であるため、出力動作時のノードＮ１の電圧をＶｏとすると式（１）が成立する。この式中、Ｖ１〜Ｖ４はディジタルデータにより容量の独立端子側が接続される電圧値で０かＶｒｅｆのいずれかをとる。
Ｖｏ＊Ｃ０＋（Ｖｏ−Ｖ１）＊Ｃ１＋（Ｖｏ　−Ｖ２）＊Ｃ２＋（Ｖｏ−Ｖ３）＊Ｃ３＋（Ｖｏ−Ｖ４）＊Ｃ４＝　０　・・・（１）
【０００６】
式（１）において、Ｖｉ（ｉ＝１，２，３，４）はディジタルデータにより制御され０またはＶｒｅｆのいずれかなので、各ビットのディジタルデータをＤｉ（ｉ＝１，２，３，４）として、Ｄｉ＝０のときはＧＮＤに接続し０となり、Ｄｉ＝１のときはＶｒｅｆになるとすると、Ｖｉ＝Ｄｉ＊Ｖｒｅｆと表すことができる。また、各容量の比がＣ０：Ｃ１：Ｃ２：Ｃ３：Ｃ４＝１：１：２：４：８であるため、Ｃ０で規格化して式（１）を解くと、電圧Ｖｏは式（２）のように表される。この式中Ｄ１〜Ｄ４は各ビットのディジタルデータであり１か０の値をとる。
Ｖｏ　＝　Ｖｒｅｆ＊（Ｄ１＋２＊Ｄ２＋４＊Ｄ３＋８＊Ｄ４）／１６　　・・・（２）
【０００７】
式（２）によると、ディジタルデータＤ１〜Ｄ４の与え方によりＶｏｕｔの出力はＶｒｅｆ／１６ステップで０〜１５／１６Ｖｒｅｆまでの任意のアナログ電圧が得られることがわかる。このように重み付けが１：２：４：・・：２ｎ−１というように２進化加重された容量をｎビット分用意すするとともに、比が１の容量を終端容量として１つ付加することで、同様にｎビットのＤ／Ａ変換器が実現できる。このとき一番小さな容量を単位容量とするとｎビットのＤ／Ａ変換器を実現するには単位容量が２ｎ個必要なことがわかる。なお、図１５では出力動作時に容量に印加される電圧はＧＮＤまたはＶｒｅｆのいずれかであったが、これらを任意の２つの基準電圧とすることで、その２つの基準電圧間を分圧する出力をえることができる。
【０００８】
また、上記と同種の複数の容量を用いたＤ／Ａ変換器としては、以下の特許文献１に記載されたものが挙げられ、また、複数の容量を用いたＤ／Ａ変換器ではあるが、異なるタイプのものとしては、以下の非特許文献２に記載されたものが挙げられる。
【非特許文献１】
”Ｂｉｐｏｌａｒ　ａｎｄ　Ｍｏｓ　Ａｎａｌｏｇ　Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ　Ｄｅｓｉｇｎ”　（Ａｌａｎ　Ｂ．　Ｇｒｅｂｅｎｅ著、Ｊｏｈｎ　Ｗｉｌｅｙ　＆　Ｓｏｎｓ社、１９８４年２月１日発行）
【非特許文献２】
”Ａ　Ｍｕｌｔｉｂｉｔ　Ｄｅｌｔａ　Ｓｉｇｍａ　Ａｕｄｉｏ　ＤＡＣ　ｗｉｔｈ　１２０−ｄＢ　Ｄｙｎａｍｉｃ　Ｒａｎｇｅ”　（Ｉｃｈｉｒｏ　Ｆｕｊｉｍｏｒｉ　ｅｔ．　ａｌ，　ＩＥＥＥ　ＪＯＵＲＮＡＬ　ＯＦ　ＳＯＬＩＤ−ＳＴＡＴＥ　ＣＩＲＣＵＩＴＳ　ＶＯＬ．３５，　ＮＯ．８，　ＡＵＧＵＳＴ　２０００，　Ｐ．１０６６）（特に、ｆｉｇ．　８のｆｉｖｅ−ｂｉｔ　ＳＣ　ＤＡＣ　ｗｉｔｈ　ｈｙｂｒｉｄ　ｐｏｓｔ　ｆｉｌｔｅｒを参照）
【０００９】
【特許文献１】
特許３１６６６０３号公報
【００１０】
【発明が解決しようとする課題】
ＣＭＯＳデバイス上では抵抗よりも容量のほうが高い比精度を実現できるため図１５に示す電荷スケーリング型のＤ／Ａ変換器のほうが原理的には有利である。しかしながら、実際には図１５のノードＮ１にはバッファの入力容量やスイッチＳＷＲ５による寄生容量Ｃｐが存在するため、この寄生容量に電荷が分配されて誤差が発生する。式（１）において、リセット動作時にノードＮ１の電圧がバイアス電圧源によりＶｂであるとすると、寄生容量の電荷分を考慮すると式（１）は式（３）のように書き直される。ここでＱは式（４）に示されるように、式（１）における左側の項で、出力動作時に寄生容量以外に保持されている総電荷量を表している。
Ｑ　＋　Ｖｏ＊Ｃｐ　＝　Ｖｂ＊Ｃｐ　　　　・・・・・　（３）
Ｑ＝　Ｖｏ＊Ｃ０＋（Ｖｏ−Ｘ１）＊Ｃ１＋（Ｖｏ　−Ｘ２）＊Ｃ２＋（Ｖｏ−Ｘ３）＊Ｃ３＋（Ｖｏ−Ｘ４）＊Ｃ４・・・（４）
【００１１】
このように式（３）に示す寄生容量Ｃｐの項の影響により、Ｃｐに電圧依存性がないとして式（３）を解けばわかるように、Ｄ／Ａ変換出力の１ステップがＶｒｅｆ／（１６＋Ｃｐ／Ｃ０）に低下するため、意図した出力レンジを得ることができなという問題が生じる。さらに寄生容量Ｃｐが電圧依存性を有するとＤ／Ａ変換出力の直線性までも悪化させる。したがって、この寄生容量の影響を相対的に低減するためには単位容量Ｃ０を大きくしなければならないが、これはＤ／Ａ変換器の占有面積が大きくなるという問題を含んでいる。
【００１２】
一方、式（３）を見ればわかるように、リセット時のノードＮ１の電圧Ｖｂと出力電圧Ｖｏが等しければ、左右の寄生容量Ｃｐの項はキャンセルされ誤差は生じない。そこで、Ｄ／Ａ変換器にて出力される電圧Ｖｏに近い電圧をリセット時にＶｂとして与えるために、一度Ｄ／Ａ変換した出力を図１５のバッファのあとにサンプルホールド回路を設けて保持して、２回目のリセット時にその出力をＶｂとして与えるという方法が上記特許文献１に示されているが、この方法では１つのＤ／Ａ変換出力を得るために、複数回のリセット動作が必要になるため変換レートを上げるのに不利となる。また、以上に示した従来の方法ではバッファのオフセット電圧によるオフセット誤差もＤ／Ａ変換器出力に生じるという問題も含んでいる。
【００１３】
本発明の目的は、従来の電荷スケーリング型のＤ／Ａ変換器で大きな問題となっていた寄生容量による誤差の影響を受けないＤ／Ａ変換器を簡単な構成と動作で実現することで、小さな面積でも高精度なＤ／Ａ変換器を可能とすることを第一の目的としている。また、増幅出力を得るために必要な内部バッファ等のオフセット電圧の影響を受けずにオフセット誤差のないＤ／Ａ変換器を実現することを第２の目的としている。さらには、従来の構成では８ビットで２５６個、１０ビットで１０２４個の容量が必要となるように、高分解能になると多数の容量を必要とするため回路面積が非常に大きくならざるをえなかったが、これを回避して、小さな回路規模でも高分解能なＤ／Ａ変換器を実現することを第３の目的としている。また、副次的な目的として、高速動作のパイプライン型ＡＤ変換器等に必要な完全差動型のＤ／Ａ変換器を実現することを第４の目的としている。
【００１４】
【課題を解決するための手段】
以上の目的を達成するために本発明においては、以下の手段を用いる。すなわち、単位容量となる１個の終端容量、及び、単位容量に対して１：２：４：・・・：２（ｎ−１）に重み付けされたｎ個の加重容量の計ｎ＋１個の容量と、増幅出力を得るための反転増幅器とを有するＤ／Ａ変換器であって、前記反転増幅器の入出力間には帰還用のスイッチング手段が設けられるとともに、前記ｎ＋１個の容量の第１端子側は共通に前記反転増幅器の入力端子に接続され、前記終端容量を前記複数の基準電圧のいずれか一つに接続（リセット動作）し、次に、前記終端容量を前記反転増幅器の出力に接続（出力動作）する終端動作用スイッチング手段と、前記加重容量の第２端子側には、供給されるディジタルデータ（の各ビット）に応じて複数の基準電圧に対して選択的に前記加重容量の第２端子側を接続（リセット動作）し、次に、前記容量の第２端子側を前記反転増幅器の出力に接続（出力動作）する複数の入力動作用スイッチング手段とが設けられていることを特徴とするＤ／Ａ変換器である。
【００１５】
このようにＤ／Ａ変換器を構成して、リセット動作時は反転増幅器の帰還用スイッチを導通（閉成）させるとともに、終端動作用スイッチング手段により終端容量に複数の基準電圧の一つを供給し、さらに、加重容量の第２端子にディジタルデータに基づき選択された基準電圧を複数の入力動作用スイッチング手段を介してそれぞれ与え、出力動作時には帰還用のスイッチング手段をオフ（開成）して、終端動作用スイッチング手段及び入力動作用スイッチング手段により、全容量が反転増幅器の入出力間に接続されるようにする。
【００１６】
このような動作により、出力動作時には反転増幅器の出力電圧は容量値で重み付けされた係数を選択された基準電圧に乗じた加重平均値が出力されるが、反転増幅器の入力電圧はリセット動作時でも出力動作時でも入出力間に帰還がかかるため常に一定の電圧となり、この反転増幅器の入力ノードに存在する寄生容量の電荷も一定となるため、寄生容量の影響を受けない出力電圧を得ることができる。また反転増幅器のオフセット電圧も最初のリセット動作時に各容量に保持され、出力動作時には反転増幅器のオフセット電圧を補正するように働くため、反転増幅器のオフセット電圧を含まない正確な出力が得られる。このように、以上の手段により第１および第２の目的を達成することが可能である。
【００１７】
本発明において、前記複数の基準電圧はもとになる２つの主基準電圧値と、その２つの主基準電圧値間をｍ等分に分圧して得られたｍ−１個の副基準電圧値からなる場合がある。この場合には、入力動作用スイッチング手段により、加重容量には、前記２つの主基準電圧値のいずれかの電圧が選択的に与えられるとともに、終端動作用スイッチング手段により、終端容量には、２つの主基準電圧値またはｍ−１個の副基準電圧値のいずれかが与えられるように構成することが望ましい。副基準電圧を終端容量に入力した場合には、反転増幅器の出力の分解能を副基準電圧の分解能に応じて増加させることができる。このように副基準電圧を細かくすることで加重容量の数を増やさずに分解能を上げることができるため、小さな回路規模でも高分解能のＤ／Ａ変換器が実現でき、これにより第１、第２および第３の目的が達成することが可能である。
【００１８】
前記副基準電圧を発生するための具体的な構成としては、第２のＤ／Ａ変換器を設けるとともに、その出力を、終端動作用スイッチング手段を介して終端容量の第２の端子に接続すれば良い。このような構成を用いると、第２のＤ／Ａ変換器に複数の下位ビット（ビット数はｎ′）を供給してアナログ出力を生成し、この出力を最初のＤ／Ａ変換器の終端容量に与えるとともに、上位ビット（ビット数はｎ）を供給することで、ビット数がｎ＋ｎ′の出力を得ることができる。たとえば、従来の８ビットのＤ／Ａ変換器では２５６個の単位容量が必要であったのに対して、本発明では４ビットのＤ／Ａ変換器２つで構成できるため、１６＊２すなわち３２個の単位容量で８ビットのＤ／Ａ変換器が構成でき、小さな回路規模でも高分解能のＤ／Ａ変換器が実現できることがわかる。これは分解能を上げれば上げるほど回路規模に大きな差がつくため、精度の必要なビット数の大きいＤ／Ａ変換器には非常に有効であるといえる。
【００１９】
また前記副基準電圧値を発生する別の具体的な手段としては、Ｄ／Ａ変換器を構成する反転増幅器出力にサンプルホールド回路を設け、そのサンプルホールド回路の出力を終端容量の第２の端子に接続しても実現できる。これにより、サンプルホールド回路は一般的にＤ／Ａ変換器より小さな面積で実現できるため、これにより２つのＤ／Ａ変換器を用いるよりも更に小さな回路規模で高分解能のＤ／Ａ変換器を構成することが可能となる。
【００２０】
また前記サンプルホールド回路の一手段としては、一度Ｄ／Ａ変換器出力として終端容量および加重容量に蓄積された信号出力電荷のうち、終端容量自体に保持された信号電荷のみを保持したまま、次のＤ／Ａ変換器リセット動作を行うことというように、終端容量自体をサンプルホールド回路として利用することでも実現でき、これにより、更に小さな回路規模での高分解能のＤ／Ａ変換器が実現できる。
【００２１】
また本発明において小さな回路規模で高分解能のＤ／Ａ変換器を実現する別の手段としては、単位容量となる１個の終端容量、及び、単位容量に対して１：２：４：・・・：２（ｎ−１）に重み付けされたｎ個の加重容量の計ｎ＋１個の容量と、増幅出力を得るための反転増幅器とを有するＤ／Ａ変換器であって、前記反転増幅器の入出力間には帰還用のスイッチング手段が設けられるとともに、前記ｎ＋１個の容量の第１端子側は共通に前記反転増幅器の入力端子に接続され、前記終端容量の第２端子側を複数の基準電圧の一つに接続し、次に、前記終端容量の第２端子側を前記反転増幅器の出力に接続する終端動作用スイッチング手段と、前記加重容量の第２端子側には複数の基準電圧に対して選択的に前記容量の第２端子側を接続し、次に、前記加重容量の第２端子側を反転増幅器の出力に接続する複数の入力動作用スイッチング手段とが設けられている、ことを特徴とするＤ／Ａ変換器を並列に２組設けるとともに、その２組のＤ／Ａ変換器の終端容量には、２つの主基準電圧の相異なる電圧がそれぞれに与えられるとともに、２つの基準電圧入力信号線には前記２組のＤ／Ａ変換器出力がサンプルホールド回路を介して与えられる構成を用いることでも実現できる。このような構成でも小さな回路規模で高分解能のＤ／Ａ変換器が実現できる。
【００２２】
また本発明において、前記反転増幅器は完全差動型の２入力２出力のオペアンプであり、前記ｎ＋１個の容量、前記終端動作用スイッチング手段、前記複数の入力動作用スイッチング手段、前記帰還用のスイッチング手段はそれぞれの入出力に対して２組ずつ設けられるとともに、前記終端動作用スイッチング手段及び前記入力動作用スイッチング手段であたえられる基準電圧は２組の系において対応する容量同士で２つの主基準電圧の相異なる一方が与えられる（すなわち相互に逆の電圧が与えられる）ことが望ましい。これにより、高速動作のパイプライン型ＡＤ変換器等に必要な完全差動型のＤ／Ａ変換器を実現でき、第１〜第４の目的までを達成することができる。
【００２３】
【発明の実施の形態】
［第１実施形態］
図１は本発明の基本動作を説明するために、第１実施形態として示す４ビットのＤ／Ａ変換器である。図１において、容量Ｃ１〜Ｃ４は容量値の比が１：２：４：８の加重容量で、容量Ｃ０は容量比が１の終端容量である。これらの容量の一端は共通に反転増幅器（ＩＮＶ１）の入力ノードＮ１に接続され、またそれら容量の他端はリセット動作時には２つの主基準電圧となる最低電圧ＶＢと最高電圧ＶＴのいずれかに独立に接続し、出力動作時には反転増幅器ＩＮＶ１の出力に共通に接続するスイッチＳＷＲ０〜ＳＷＲ４に接続している。なお、リセット動作時において各容量に接続する主基準電圧は、加重容量Ｃ１〜Ｃ４についてはディジタルデータに基づき制御されるスイッチＳＷＤ１〜ＳＷＤ４により選択的に与えられるが、終端容量Ｃ０は最低電圧ＶＢが固定して与えられるようになっている。また、反転増幅器ＩＮＶ１の入出力間にはリセット動作時にオン状態、出力動作時にオフ状態をとる帰還用スイッチＳＷＲ５が設けられている。
【００２４】
このような構成において、リセット動作時は反転増幅器ＩＮＶ１の入出力間のスイッチＳＷＲ５がオンして短絡されるため、反転増幅器ＩＮＶ１の入力端子ノードＮ２の電圧は、反転増幅器ＩＮＶ１のしきい値電圧Ｖｔｈとなる。また各容量の独立した端子側に与えられる電圧をＶ１〜Ｖ４とすると、容量に蓄積される総電荷量Ｑは式（５）で表される。ここでＶ１〜Ｖ４はＶＢまたはＶＴのいずれかの電圧値をとる。
Ｑ＝（Ｖｔｈ−ＶＢ）＊Ｃ０＋（Ｖｔｈ−Ｖ１）＊Ｃ１＋（Ｖｔｈ−Ｖ２）＊Ｃ２＋（Ｖｔｈ−Ｖ３）＊Ｃ３＋（Ｖｔｈ−Ｖ４）＊Ｃ４
・・・・・（５）
【００２５】
次に出力動作時においては、ＳＷＲ５がオフとなり、各容量のＳＷＲ０〜ＳＷＲ４の端子側は反転増幅器ＩＮＶ１の出力に共通に接続する。このとき反転増幅器ＩＮＶ１のオープンループゲインが十分に高いとすると、反転増幅器ＩＮＶ１の入力ノードＮ２はリセット動作時と同じＶｔｈに保持されるため、反転増幅器ＩＮＶ１の出力電圧をＶｏとすると、容量の総蓄積電荷Ｑ’は式（６）で表される。
Ｑ’　＝　（Ｃ０＋Ｃ１＋Ｃ２＋Ｃ３＋Ｃ４）　＊　（Ｖｔｈ−Ｖｏ）　　・・・・　（６）
【００２６】
式（５）、（６）において、Ｖｉ（ｉ＝１，２，３，４）はディジタルデータにより制御されＶＢまたはＶＴのいずれかなので、各ビットのディジタルデータをＤｉ（ｉ＝１，２，３，４）として、Ｄｉ＝０のときはＶＢに接続し、Ｄｉ＝１のときはＶＴに接続するものとすると、Ｖｉ＝Ｄｉ＊ΔＶ＋ＶＢ（ΔＶ＝ＶＴ−ＶＢ）と表すことができる。また、電荷保存則によりＱ、Ｑ’にはＱ＝Ｑ’の関係があるとともに、各容量の比はＣ０：Ｃ１：Ｃ２：Ｃ３：Ｃ４＝１：１：２：４：８であることを利用すると出力電圧Ｖｏは（７）のように導かれる。
Ｖｏ　＝　ΔＶ＊（Ｄ１＋２＊Ｄ２＋４＊Ｄ３＋８＊Ｄ４）／１６＋ＶＢ　　　　・・・・　（７）
【００２７】
式（７）によるとＤ／Ａ変換器出力Ｖｏは、ディジタルデータＤ１〜Ｄ４の与え方によりΔＶ／１６ステップでＶＢ〜１５／１６ΔＶ＋ＶＢまでの任意のアナログ電圧が得られ、４ビットのＤ／Ａ変換器が実現されることがわかる。このように重み付けが１：２：４：・・：２ｎ−１というように２進化加重された容量をｎビット分と、終端容量として比が１の容量をもう１つ設けることで、同様にｎビットのＤ／Ａ変換器が実現できる。なお、このような構成を用いるとノードＮ２に寄生容量が存在しても、このノードの電位はリセット動作時も出力動作時も反転増幅器のしきい値電圧値Ｖｔｈとなり変わらないため寄生容量の影響は受けない。また、式（５）、（６）の両式には反転増幅器のしきい値電圧値Ｖｔｈが含まれているが、式（７）でわかるように、出力電圧Ｖｏにはその影響は含まれない。これは、予めリセット動作時に各容量にしきい値電圧を保持して、出力動作時にはそのしきい値電圧を打ち消すように動作するためである。
【００２８】
この実施形態において、スイッチＳＷＲ０は上記終端動作用スイッチング手段に相当する。また、図１に示すＳＷｉ（相互に接続されたスイッチＳＷＤｉとＳＷＲｉ：ｉ＝１〜ｎ（ｎは自然数））は上記入力動作用スイッチング手段に相当する。この実施形態は、ｎ（図示例では４）個の入力動作用スイッチング手段を含む。なお、上記実施形態では、終端動作用スイッチング手段（スイッチＳＷＲ０）により終端容量Ｃ０に主基準電圧ＶＢを供給しているが、この主基準電圧ＶＢの代わりに主基準電圧ＶＴを供給してもよい。この場合にも、ディジタルデータに応じて複数の入力動作用スイッチング手段ＳＷｉを動作させることにより、上記ディジタルデータに対応した、主基準電圧ＶＢとＶＴの間のアナログ出力が得られる。
【００２９】
以上に説明した動作をタイミングチャートにすると図２のように表される。図２において期間Ｔ１はリセット動作期間でＳＷＲ０〜ＳＷＲ５＝”Ｈ”は図１に示す状態であり、この期間にＤＡＴＡ（ｔ）のディジタルデータによりＳＷＤ１〜ＳＷＤ４が制御され容量Ｃ０〜Ｃ４の独立した端子側に基準電圧のいずれかが与えられる。このとき、ＳＷＤ５もオンしているため出力電圧Ｖｏｕｔは反転増幅器のしきい値電圧値Ｖｔｈとなる。つぎに期間Ｔ２は出力動作期間であり、ＳＷＲ０〜ＳＷＲ５はリセット時とは反転状態をとるとともに、ＳＷＲ５はオフ状態となって、容量Ｃ０〜Ｃ４が反転増幅器の入出力間に接続され、与えられたディジタルデータに対するアナログ出力がＶｏｕｔより出力される。このように、本発明のＤ／Ａ変換器はリセット動作と出力動作の２つの動作で実現でき、図１５の従来例を改良した特許第３１６６６０３号のように、複数回のリセット動作をしなくても高精度のＤ／Ａ変換器を実現できる。
【００３０】
以上に示すように、本発明に基づく図１に示したＤ／Ａ変換器は図１５の従来例と比較して回路規模の増加なしに、簡単な動作方法で寄生容量の影響を受けないＤ／Ａ変換出力を得ることができるため、小さな単位容量でも精度の良いＤ／Ａ変換器が可能となり、高精度のＤ／Ａ変換器を小さな面積で実現することができる。さらに、本発明では反転増幅器のしきい値電圧のばらつきであるオフセット電圧の影響も受けずに、増幅出力を得ることができるため、オフセット誤差のないＤ／Ａ変換器が実現できる。このように、以上に示した第一実施形態により、本発明における第１の目的である寄生容量による誤差の影響を受けないＤ／Ａ変換器を簡単な構成と動作で実現することと、第２の目的であるオフセット誤差のないＤ／Ａ変換器を実現することが達成できることがわかる。
【００３１】
これまでの説明では、反転増幅器のオープンループゲインが非常に大きく、反転増幅器ＩＮＶ１のノードＮ２の電位がＶｔｈで一定のものとして説明してきたが、このオープンループゲインの影響について若干説明を加えておく。図１において、反転増幅器ＩＮＶ１のオープンループゲインをＡｖとして反転増幅器ＩＮＶ１の出力がＶＢからＶＴまで変わると、ノードＮ２の電位は（ＶＴ−ＶＢ）／Ａｖだけ変化する。したがって、ノードＮ２の寄生容量をＣｐとすると実際にはＣｐ／Ａｖだけ寄生容量の影響を受けるため、厳密にいえばこれによる誤差が生じる。しかしながら、従来のＤ／Ａ変換器に比較すれば寄生容量の影響は１／Ａｖに低減されるため、反転増幅器ＩＮＶ１のゲインをある程度大きくしておけば単位容量をそれほど大きくしなくても実用上問題のないレベルのＤ／Ａ変換器をつくることが可能になる。
【００３２】
図３に第１図における反転増幅器の具体的な構成の一例を示しておく。図３において、反転増幅器は縦積みされたＰＭＯＳトランジスタＭ１，Ｍ２とＮＭＯＳトランジスタＭ３，Ｍ４により構成され、ゲートが反転増幅器の入力Ｖｉｎとなりソース接地型の増幅トランジスタとして動作するＮＭＯＳトランジスタＭ４と、ゲートにバイアス電圧Ｖｂｉａｓ１が接続されソースが電源に接続された定電流源型の負荷として働くＰＭＯＳトランジスタＭ１とで構成されるＣＭＯＳ型の反転増幅器に、オープンループゲインを大きくするために、ゲートがバイアス電圧Ｖｂｉａｓ３に接続されたＮＭＯＳトランジスタＭ３がＮＭＯＳトランジスタＭ４のドレインに、またゲートがバイアス電圧Ｖｂｉａｓ２に接続されたＰＭＯＳトランジスタＭ２がＰＭＯＳトランジスタＭ１のドレインに対してそれぞれカスコード接続され設けられた構成となっている。このような、簡単な構成の反転増幅器でも、カスコード接続により高いオープンループゲインが得られるため、図１の構成のＤ／Ａ変換器では、オフセット電圧のない高精度のＤ／Ａ変換器を実現できる。
【００３３】
［第２実施形態］
次に、本発明において、より分解能を上げたときでも小さな回路規模で実現する方法を、図４を参照にして説明する。通常、従来例である図１５や本発明の図１の構成でｎビットの分解能を得ようとすると、必要な加重容量は１：２：４：・・・：２（ｎ−１）であるため単位容量に対する全容量の大きさは２ｎで、例えば８ビットでは２５６、１０ビットでは１０２４と指数的に大きくなり、高分解能のＤ／Ａ変換器は非常に大きな回路面積が必要となる。このような問題を解決する方法を示したものが図４である。
【００３４】
図４の構成は終端容量Ｃ０に与える電圧以外は、図１とまったく同じ構成となっており、反転増幅器（ＩＮＶ１）と反転増幅器ＩＮＶ１の入出力間に設けられた帰還用スイッチＳＷＲ５と、反転増幅器ＩＮＶ１の入力に一端が共通に接続された加重容量Ｃ１〜Ｃ４および終端容量Ｃ０とそれらの容量の他端に独立に設けられたリセット動作時には基準電圧のＶＴ、ＶＢあるいはＶＭを選択的に接続し、出力動作時には反転増幅器出力端子Ｖｏｕｔに接続するスイッチＳＷＲ０〜ＳＷＲ４により構成される。ここでもわかりやすいように、図１と同様に基準電圧はディジタルデータにより制御されるスイッチＳＷＤ１〜ＳＷＤ４を介して与えられるように記している。なお、図１においてはリセット動作期間中にＣ０に与えられる電圧はＶＢに固定されていたが、図４の構成ではＣ０には最低電圧値ＶＢと最高電圧値ＶＴをｍ等分して得られる電位ＶＭ＝ｊ／ｍ＊ＶＴ＋（１−ｊ／ｍ）＊ＶＢのうちのｊ＝０，１，・・・，ｍ−１（ｍは２以上の自然数）のいずれかをとる中間電位ＶＭが与えられるように構成される。
【００３５】
このような構成において、図１で出力電圧を求めたのと同様に電荷保存則を利用してＤ／Ａ変換出力Ｖｏを求めると式（８）のように表すことができる。なお、式中ｋはＳＷＤ１〜ＳＷＤ４を制御するディジタルデータＤ１〜Ｄ４の値によりｋ＝Ｄ１＋２＊Ｄ２＋４＊Ｄ３＋８＊Ｄ４で表され、ｋ＝０〜１５までのいずれかの値をとり、ｊは終端容量Ｃ０に与えられる電位をＶＭ＝ｊ／ｍ＊ＶＴ＋（１−ｊ／ｍ）＊ＶＢとしたときのｊの値でｊ＝０〜ｍ−１のいずれかの値をとる。
Ｖｏ　＝　ΔＶ＊（ｋ／１６＋ｊ／（１６＊ｍ））＋ＶＢ　　　　・・・・・　（８）
【００３６】
式（８）において、一例としてｍ＝１６の場合を考えると、ｊはｊ＝０〜１５のいずれかの値をとり、また、ｋもｋ＝０〜１５のいずれかの値なので、（ｋ／１６＋ｊ／（１６＊ｍ））は０〜２５５／２５６の範囲において１／２５６ステップの数が任意に与えられることがわかる。このことは、Ｖｏは基準電圧ＶＢとＶＴの間を２５６等分したうちのいずれかの電圧をとることを意味し、すなわち８ビットのＤ／Ａ変換器出力が実現されていることを表している。このように、図１と同じ４ビット分のＤ／Ａ変換器の構成を用いても、図４に示すように終端容量に与える電圧を細かなステップで可変とすることで分解能の高いＤ／Ａ変換器が実現できることがわかる。
【００３７】
この細かなステップの副基準電圧は、２つの基準電圧か副基準電圧発生回路ＳＵＢにより発生させることができる。この副基準電圧発生回路ＳＵＢは、例えば、基準電圧ＶＢとＶＴ間に直列抵抗１６本による抵抗ストリングを設けることで得ることができ、その接続点における電圧のいずれかをスイッチを介して選択的に終端容量に与えることで８ビットのＤ／Ａ変換器が実現できる。このように、終端容量に２つの主基準電圧間を分圧してできる副基準電圧のいずれかをＶＭとして与えることにより、比較的小さな回路規模の追加で分解能を上げることができるため、単純に容量を多くしてビット数を上げるよりも、より小さな回路規模で高分解能なＤ／Ａ変換器を実現できる。図４に示す第２実施形態により、本発明の第１、第２の目的のみならず、小さな回路規模で高分解能なＤ／Ａ変換器を実現するという第３の目的も実現できることがわかる。
【００３８】
［第３実施形態］
次に、図４に示す第２実施形態をもとに、より具体的な構成として実現した第３実施形態を図５に示す。先ほどの説明にて多数の抵抗を直列接続した抵抗ストリングにより副基準電圧が発生できると説明したが、ＣＭＯＳプロセスでは抵抗よりも容量のほうが高い精度が得られるので、抵抗ストリングを用いずに、容量比で副基準電圧の精度が決まるように、図１と同じ構成のＤ／Ａ変換器を副基準電圧発生回路ＳＵＢとして追加して設けて、４ビットのＤ／Ａ変換器２個の組み合わせにより実現する８ビットのＤ／Ａ変換器を図５に示す。
【００３９】
図５においてＤＡＣ２は図１の構成と全く同じ構成の４ビットのＤ／Ａ変換器で、反転増幅器ＩＮＶ２と、反転増幅器ＩＮＶ２の入出力間に設けられた帰還用スイッチＳＷＲ１１と、反転増幅器ＩＮＶ２の入力に一端が共通に接続された加重容量Ｃ６〜Ｃ９および終端容量Ｃ５と、それらの容量の各々の他端に設けられた、リセット動作時には基準電圧のＶＴ、ＶＢをスイッチＳＷＤ５〜ＳＷＤ８により選択的に接続し、出力動作時には反転増幅器ＩＮＶ２の出力端子に共通に接続する、スイッチＳＷＲ６〜ＳＷＲ１０とにより構成される。また、もうひとつのＤ／Ａ変換器（ＤＡＣ１）も同様に、反転増幅器（ＩＮＶ１）と帰還用スイッチＳＷＲ５と、加重容量Ｃ１〜Ｃ４および終端容量Ｃ０と、スイッチＳＷＲ０〜ＳＷＲ４およびスイッチＳＷＤ１〜ＳＷＤ４により構成される。このＤＡＣ１における終端容量Ｃ０にはスイッチＳＷＲ０を介してＤＡＣ２の出力が与えられている。このような構成において、ＤＡＣ２はＤＡＣ１の終端容量Ｃ０に副基準電圧ＶＭを与える下位ビット用のＤ／Ａ変換器として動作するので、スイッチＳＷＤ５〜ＳＷＤ８に下位４ビットのデータを入力するとともに、ＤＡＣ１のＳＷＤ１〜ＳＷＤ４には上位４ビットのデータを入力することにより、ＤＡＣ１の出力より８ビット精度のＤ／Ａ変換出力が得られる。
【００４０】
図５の構成におけるＤ／Ａ変換動作を図６に示すタイミングチャートを用いて説明する。なお、このタイミングチャートにおいてスイッチＳＷＲ０〜ＳＷＲ１１は”Ｈ”のときに図５に示す状態であり、”Ｌ”のときは図５の反転状態であるとする。また、スイッチＳＷＤ１〜ＳＷＤ８にはディジタルデータＤ１〜Ｄ８によって規定される状態が与えられるものとする。
【００４１】
図６において動作は大きく２つの期間Ｔ１、Ｔ２に分けられる。図２では２つの期間はリセット動作期間と出力動作期間に明確に分けられたが、図６ではＴ２は下位ビット用ＤＡＣ２のリセット動作期間であると同時に上位ビット用ＤＡＣ１の出力期間で、Ｔ１は下位ビット用ＤＡＣ２の出力動作期間および上位ビット用ＤＡＣ１のリセット動作期間となり、上位ビット用と下位ビット用のＤ／Ａ変換器が交互にリセットと出力を繰り返すように動作する。詳細に説明すると次のようになる。まず、期間Ｔ２では下位ビット用のＤＡＣ２にデータＤ５〜Ｄ８に基づく下位ビットデータが与えられリセット動作が行われる。このときＤＡＣ１はその前にデータ入力されたＤ／Ａ変換出力を出力する。次に期間Ｔ１では下位ビット用のＤＡＣ２は出力動作となり上位ビット用の終端容量Ｃ０にＤＡＣ２の出力が与えられるとともに、上位ビットデータＤ１〜Ｄ４で決まる基準電圧が加重容量Ｃ１〜Ｃ４に与えられながらＤＡＣ１のリセット動作が行われる。そして、再び下位ビット用のＤＡＣ２に下位ビットデータが与えられる下位ビット用ＤＡＣ２のリセット動作期間に、先ほどのＴ１、Ｔ２で与えられたディジタルデータに基づくアナログ出力がＤＡＣ１の出力であるＶｏｕｔより出力される。
【００４２】
このような動作において、図５におけるＤＡＣ１の出力は図４に示すＶＭのようにもとになる２つの基準電圧ＶＢとＶＴを１６等分したときの分圧電圧を出力するため、図４の説明で示した例と同様に８ビット精度の出力が得られることがわかる。通常、単純に図１の構成を８ビットに拡張して適用すると単位容量が２５６個必要になるが、図５の構成では単位容量は４ビットＤ／Ａ変換器２個分なので１６＊２＝３２となり計３２個の単位容量で構成できるため、小さな回路面積で分解能の高いＤ／Ａ変換器が実現でき、この効果は高分解能になればなるほどより大きな影響を与える。なお、タイミングチャートに示すようにディジタルデータは上位ビット（Ｄ１〜Ｄ４）と下位ビット（Ｄ５〜Ｄ８）を交互に４ビットずつ与えれば良いため、通常８ビットのＤ／Ａ変換器に必要な８ビット分のデータ保持回路も４ビット分ですむため、この部分における回路規模削減効果も有している。以上に説明したように、図５の実施形態では図４と同様に本発明の第１〜第３の目的を達成でき、特に、抵抗を用いないため、ＣＭＯＳデバイスにおいてはより大きな効果を有するといえる。
【００４３】
［第４実施形態］
図５の実施形態では、２つのＤ／Ａ変換器を用いて、その一方をステップの細かな副基準電圧発生用として使用したが、次に、１つのＤ／Ａ変換器出力で同様な動作を行い、より小さな回路規模を実現できる第４実施形態を図７に示す。
【００４４】
図７において、反転増幅器ＩＮＶ１と帰還用スイッチＳＷＲ５と、加重容量Ｃ１〜Ｃ４および終端容量Ｃ０と、スイッチＳＷＲ０〜ＳＷＲ５およびデータ入力用のスイッチＳＷＤ１〜ＳＷＤ４の構成は図１や図４と全く同じ構成であり、この部分は４ビットのＤ／Ａ変換器の構成のままである。図７において特徴的なのは、この４ビットＤ／Ａ変換器内の反転増幅器ＩＮＶ１の出力にサンプルホールド回路ＳＨ１を設け、このサンプルホールド回路ＳＨ１の出力を切り替えスイッチＳＷＴの片側の端子に接続することで、一度出力されたＤ／Ａ変換器の出力をサンプルホールド回路ＳＨ１に保持した後に、スイッチＳＷＴ，ＳＷＲ０を介して、終端容量Ｃ０にその電圧が与えられるようにしている点である。
【００４５】
図７の構成を用いて高分解能のＤ／Ａ変換出力を得る方法を説明するための一例として、図８に１２ビット精度の出力を得るためのタイミングチャートを示す。このタイミングチャートにおいてスイッチＳＷＲ０〜ＳＷＲ５およびスイッチＳＷＴの”Ｈ”の状態は図７に示す状態を表し、”Ｌ”の状態は図７の反転状態を表すものとする。また、スイッチＳＷＤ１〜ＳＷＤ４は４ビットずつ入力されたディジタルデータにより状態が規定されるものとし、サンプルホールド回路は、図示しない回路制御スイッチＳＷＳＨが”Ｈ”のときにＤ／Ａ変換出力をサンプリングして、”Ｌ”のときにホールド状態をあらわすものとする。
【００４６】
図８に示すように、動作は期間Ｔ１〜Ｔ６の３回のＤ／Ａ変換動作により１２ビット精度の出力を得る。期間Ｔ５は１回目のリセット動作でありこの期間では１２ビットディジタルデータの下位４ビットのデータＤ９〜Ｄ１２がスイッチＳＷＤ１〜ＳＷＤ４に与えられるとともにスイッチＳＷＴは最低基準電圧値ＶＢ側を選択した状態でリセット動作が行われる。次に期間Ｔ６において、期間Ｔ５のリセット動作の状態に対応する４ビット精度の出力電圧値ＶＭ（ｔ１ａ）がＤ／Ａ変換器出力Ｖｏｕｔより出力され、その電圧値がサンプルホールド回路ＳＨ１にサンプリングされる。期間Ｔ３は２回目のリセット動作となり、１２ビットディジタルデータのうちの中間４ビットのデータＤ５〜Ｄ８がスイッチＳＷＤ１〜ＳＷＤ４に与えられ、このときスイッチＳＷＴはサンプルホールド回路の出力側を選択した状態となり、終端容量には４ビット精度の副基準電圧が与えられることになる。したがって、次の期間Ｔ４の出力動作時には、図５のＤＡＣ１の出力で得られたのと同様に８ビット精度の出力ＶＭ（ｔ１ｂ）がＶｏｕｔより出力され、再びサンプルホールド回路ＳＨ１にサンプリングされる。期間Ｔ１の３回目のリセット動作においても２回目のリセット動作と同様に、データＤ１〜Ｄ４の上位ビットデータがスイッチＳＷＤ１〜ＳＷＤ４に与えられるとともに、スイッチＳＷＴがサンプルホールド回路ＳＨ１の出力側を選択しているため、終端容量には期間Ｔ４で得られた８ビット精度の副基準電圧が与えられ、これにより、期間Ｔ２にて１２ビット精度の出力Ｖｏ（ｔ１）が得られる。
【００４７】
このように、図７に示す構成を用いて、Ｄ／Ａ変換動作を複数回繰り返すことにより、原理的には上限なく分解能を上げることが可能となる。図７の構成と図５を比較すると、図５のＤ／Ａ変換器ＤＡＣ２が図７ではサンプルホールド回路ＳＨ１に置き換わっていることがわかる。一般的にサンプルホールド回路のほうがＤ／Ａ変換器よりも小さな面積で回路を実現できるため、この第４実施形態に示す方法は第３実施形態よりもより小さな面積で同等な効果が期待でき、当然のごとく第３実施例にて達成されている、本発明の第１、第２、第３の目的を成し遂げている。
【００４８】
［第５実施形態］
図７ではサンプルホールド回路を用い細かなステップの副基準電圧を保持して分解能を高くする方法を示したが、本発明におけるＤ／Ａ変換器の出力動作をよく考えると、出力動作時には容量Ｃ０〜Ｃ４は反転増幅器の入出力間に並列に接続され、各容量にはこの時点で出力電圧に対する電荷が保持されている。したがって、この電荷を利用することによって新たなサンプルホールド回路の追加なしに第４実施形態と同様な効果を得ることができる。図９に、新たなＤ／Ａ変換器やサンプルホールド回路の追加なしに分解能を上げる方法を第５実施形態として示す。
【００４９】
図９を図７と比較するとわかるように、この回路は図７におけるサンプルホールド回路ＳＨを取り除くとともに終端容量Ｃ０に接続されるＳＷＴ′を切り替え型のスイッチからオン−オフ型のスイッチに変更している以外の構成は図７と同じであり、図１の回路と比較しても終端容量に対してスイッチＳＷＴ′が追加されただけである。次に、この図９の動作について、図１０に８ビットのＤ／Ａ変換器として動作させるためのタイミングチャートを示して説明する。図１０のＴ１〜Ｔ４の期間で示すように基本的にはリセット動作と出力動作を２回繰り返すことで８ビットの精度を得ることができる。なお、このタイミングチャートもこれまでと同様にスイッチＳＷＲ０〜ＳＷＲ５およびスイッチＳＷＴの”Ｈ”の状態は図９に示す状態で、”Ｌ”は反転状態とし、スイッチＳＷＤ１〜ＳＷＤ４は４ビットずつ入力されたディジタルデータにより状態が規定されるものとする。
【００５０】
期間Ｔ３ではＳＷＴ′＝”Ｈ”で、終端容量Ｃ０には最低電圧ＶＢが与えられるとともに、加重容量Ｃ１〜Ｃ４には期間Ｔ３のときにスイッチＳＷＤ１〜ＳＷＤ４に与えられるディジタルデータＤ１〜Ｄ４（ｔ１）により最低電圧ＶＢまたは最高電圧ＶＴのいずれかが与えられ、これらのデータに対する４ビット精度のアナログ出力ＶＭ（ｔ１）が次の期間Ｔ４にて、スイッチＳＷＲ０〜ＳＷＲ４が反転出力側に接続することによりＶｏｕｔ端子に発生する。このときＣ０〜Ｃ４は反転増幅器ＩＮＶ１の入出力間に接続されているので出力電圧に対する電荷が保持されることになる。次に期間Ｔ１の２回目のリセット動作においては、スイッチＳＷＴ′はオフ状態となりＣ０の電荷は保持されるが加重容量Ｃ１〜Ｃ４はディジタルデータＤ５〜Ｄ８（ｔ１）に対するＶＢまたはＶＴの電圧値に書き換えられる。このようにスイッチＳＷＴ′がオフ状態となることで終端容量Ｃ０には期間Ｔ４の４ビット精度の出力電圧ＶＭ（ｔ１）に対する電荷が保持された状態となり、ちょうど１６ステップの副基準電圧を与えるのと等価であるため、図４，５，７で説明した実施形態と同様に期間Ｔ２ではディジタルデータＤ１〜Ｄ８（ｔ１）に対する８ビット精度のアナログ出力Ｖｏ（ｔ１）がＶｏｕｔ端子より得られる。
【００５１】
このように、終端容量に接続するスイッチの制御により、図７のようにサンプルホールド回路を設けた構成と同様の効果を得ることができるため、図１の４ビットのＤ／Ａ変換器と比較してもスイッチ１つの追加により分解能を上げることが可能となる。なお、図１０のタイミングチャートではリセット動作と出力動作を２回繰り返すことで８ビットの信号精度を得たがこれを、３回繰り返せば１２ビット、４回では１６ビットと原理的にはいくらでも分解能を上げることが可能となる。以上に説明したように、図９に示す本発明の第５実施形態においても、これまでの実施形態と同様に本発明の第１、第２、第３の目的を達成でき、特に、これまでの実施形態のなかでも最小面積で高い分解能を得ることができるという優位点を有している。
【００５２】
［第６実施形態］
これまでの実施形態では図１に示す本発明の基本的なＤ／Ａ変換器の構成にて終端容量に与える副基準電圧のステップを細かくすることで分解能を上げていたが、Ｄ／Ａ変換して得た細かな副基準電圧をＤ／Ａ変換器に与える主基準電圧としてフィードバックしても、これまでの実施形態と同様に、低い分解能のＤ／Ａ変換器の組み合わせで高い分解能を得ることができる。そこで、図１１に第６実施形態としてＤ／Ａ変換出力を基準電圧にフィードバックして分解能を上げる方法を示す。
【００５３】
図１１に示すように本回路は、破線で囲まれたＤＡＣ１Ａ、ＤＡＣ１Ｂで示す２つの４ビットＤ／Ａ変換器と、それぞれの出力に設けられたサンプルホールド回路ＳＨ１Ａ、ＳＨ１Ｂと、２つのＤ／Ａ変換器に与える基準電圧を選択するためのスイッチＳＷＲＥＦａとＳＷＲＥＦｂで構成される。これらのうち、２つのＤ／Ａ変換器における基本的な構成はＤＡＣ１Ｂについては図１の４ビットＤ／Ａ変換器と同じだが、ＤＡＣ１Ｂの終端容量に接続されたスイッチＳＷＲ０ｂの一端は電圧値の低い基準電圧入力に接続されるのに対して、ＤＡＣ１ＡのスイッチＳＷＲ０ａの一端は電圧値の高い基準電圧入力に接続する。この接続の差によりＤＡＣ１Ａ、ＤＡＣ１ＢのスイッチＳＷＤ１ａ〜ＳＷＤ４ａとＳＷＤ１ｂ〜ＳＷＤ４ｂに同じディジタルデータを与えた場合、ＤＡＣ１Ａの出力はＤＡＣ１Ｂより１ＬＳＢ分高い電圧の出力を発生する。なお、スイッチＳＷＲＥＦａは高い基準電圧入力の選択スイッチ、ＳＷＲＥＦｂは低い基準電圧値入力の選択スイッチとなるがこれらは、もとになる基準電圧値ＶＴ，ＶＢあるいはサンプルホールド回路ＳＨ１Ａ，ＳＨ１Ｂの出力のいずれかを選択するようになっている。
【００５４】
図１１の回路の動作を図１２のタイミングチャートを用いて説明する。図１２は１２ビットの分解能を得るためのタイミングチャートでリセット動作と出力動作を３回繰り返している。タイミングチャートに示すスイッチの記号にはＤＡＣ１ＡおよびＤＡＣ１Ｂの２つの系を区別するためのａ，ｂの添え字は省略しているが、これは２つの系におけるスイッチの制御が同じであることによる。また、このタイミングチャートもこれまでと同様にスイッチＳＷＲ０〜ＳＷＲ５およびスイッチＳＷＲＥＦの”Ｈ”の状態は図１１に示す状態で、”Ｌ”は反転状態とし、スイッチＳＷＤ１〜ＳＷＤ４は４ビットずつ入力されたディジタルデータにより状態が規定されるものとし、サンプルホールド回路ＳＨ１Ａ，ＳＨ１Ｂは、図示しない回路制御スイッチＳＷＳＨが”Ｈ”のときにＤ／Ａ変換出力をサンプリングして、”Ｌ”のときにホールド状態をあらわすものとする。このタイミングチャートにおいて図８や図１０と大きく違うのはスイッチＳＷＤ１〜ＳＷＤ４を制御するディジタルデータを上位ビットから４ビットずつ入力していき、Ｄ／Ａ変換出力も徐々に精度を上げるように出力されることである。
【００５５】
期間Ｔ１、Ｔ２は１回目のリセット動作および出力動作であるが、この期間のみスイッチＳＷＲＥＦａ，ＳＷＲＥＦｂはもとになる基準電圧ＶＴ、ＶＢ側に接続し、これまでの動作と同様に期間Ｔ１で加重容量の独立端子にはディジタルデータにしたがって基準電圧が与えられ、終端容量にはＤＡＣ１ＡではＶＴがＤＡＣ１ＢではＶＢが与えられる。ここで、Ｄ１〜Ｄ４にて与えられるディジタルデータをｋ（ｋ＝０〜１５）とすると、次の期間Ｔ２にて出力端子ＶＯＵＴ１、ＶＯＵＴ２に表れる出力電圧Ｖｏ１，Ｖｏ２は次のようになり、これら電圧値がサンプルホールド回路ＳＨ１Ａ、ＳＨ１Ｂに保持される。なお、式（９）、（１０）においてΔＶはΔＶ＝ＶＴ−ＶＢを表す。
Ｖｏ１（ｔ１ａ）　＝　（ｋ＋１）／１６＊ΔＶ＋ＶＢ　・・・・（９）
Ｖｏ２（ｔ１ａ）　＝　ｋ／１６＊ΔＶ＋ＶＢ　・・・・（１０）
【００５６】
次の期間Ｔ３、Ｔ４にて再びリセット動作と出力動作が繰り返されるがこのときはスイッチＳＷＲＥＦａ，ＳＷＲＥＦｂはサンプルホールド回路ＳＨ１Ａ，ＳＨ１Ｂに接続され、基準電圧として（９）、（１０）で示される電圧値が与えられるため、この期間にて与えられるＤ５〜Ｄ８のディジタルデータをｊ（ｊ＝０〜１５）とすると、それぞれの出力電圧は（１１）、（１２）となる。なお、式（１１）、（１２）においてΔＶ’はΔＶ’＝　Ｖｏ１（ｔ１ａ）−Ｖｏ２（ｔ１ａ）＝ΔＶ／１６を表す。
Ｖｏ１（ｔ１ｂ）　＝　（ｊ＋１）／１６＊ΔＶ’＋（ｋ／１６＊ΔＶ＋ＶＢ）　　・・・（１１）
Ｖｏ２（ｔ１ｂ）　＝　ｊ／１６＊ΔＶ’＋（ｋ／１６＊ΔＶ＋ＶＢ）　　　・・・・（１２）
【００５７】
同様に期間Ｔ５、Ｔ６にて３回目のリセット動作と出力動作が繰り返されるが、このときも各容量に与えられる基準電圧は期間Ｔ４でサンプルホールドされた　（１１）、（１２）で示される電圧値となるため、Ｄ９〜Ｄ１２のディジタルデータをｉ（ｉ＝０〜１５）とすると出力電圧は式（１３−１）、（１４−１）のように表されるが、この式においてΔＶ’’はΔＶ’’＝　Ｖｏ１（ｔ１ｂ）−Ｖｏ２（ｔ１ｂ）＝ΔＶ’／１６＝ΔＶ／２５６であり、ΔＶ’はΔＶ’＝　Ｖｏ１（ｔ１ａ）−Ｖｏ２（ｔ１ａ）＝ΔＶ／１６なので、式をΔＶで規格化するとともに、ｌ＝ｉ＋１６＊ｊ＋２５６＊ｋ（ｌ＝０〜４０９５）とすると（１３−２）、（１４−２）が導かれる。
Ｖｏ１（ｔ１ｃ）＝　（ｊ＋１）／１６＊ΔＶ’’＋ｉ／１６＊ΔＶ’＋ｋ／１６＊ΔＶ＋ＶＢ・・（１３−１）
＝（ｌ＋１）／４０９６＊ΔＶ＋ＶＢ・・・　　（１３−２）
Ｖｏ２（ｔ１ｃ）＝　ｊ／１６＊ΔＶ’’＋ｉ／１６＊ΔＶ’＋ｋ／１６＊ΔＶ＋ＶＢ　　・・・（１４−１）＝ｌ／４０９６＊ΔＶ＋ＶＢ・・・　　（１４−２）
【００５８】
このように、式（９）、（１０）、（１１）、（１２）、（１３−２）、（１４−２）と見ていくと、リセット動作と出力動作を繰り返すことで、出力電圧の分解能が上がっていくことがわかる。このアナログ出力の波形のようすを図１２のＶｏｕｔ１、Ｖｏｕｔ２に示す。図においてＶｏｕｔ１は破線で、Ｖｏｕｔ２は実線で示しているが、図をみればわかるように動作を繰り返すごとに両者の差は小さくなり、Ｔ２における差は４ビット分解能の１ＬＳＢ、Ｔ４では８ビット分解能の１ＬＳＢ、Ｔ６では１２ビット分解能の１ＬＳＢとなっており、これに伴い出力の分解能も上がることがわかる。
【００５９】
したがって図１１に示すような構成を用いても、比較的小さな回路規模で分解能の高いＤ／Ａ変換器が実現でき、本発明における第１から第３の目的を達成できることがわかる。なお、図１１の回路構成は、図５、７、９の構成と比較すると若干回路規模は大きいが、同じ構成の２つの系により差電圧の分解能を上げることにより、素子のばらつき等があっても２つの系の相対的なばらつきは小さく抑えられるため、素子ばらつきの影響を受けにくいという特徴を有している。
【００６０】
［第７実施形態］
これまでの実施例はすべて、反転増幅器が図３に示すような１入力１出力の反転増幅器を用いることを前提に実施例を説明してきたが、次に第７実施形態として、完全差動型の２入力２出力のＤ／Ａ変換器の構成を示す。この完全差動型のＤ／Ａ変換器は、小さなビット数の比較回路と、信号電圧と比較電圧の差電圧を増幅する増幅器を多段接続することで分解能を上げるパイプライン型のＡ／Ｄ変換器等に用いられる比較電圧発生用のＤ／Ａ変換器として、電源系やＧＮＤ系からの雑音に対処するために完全差動型が望まれていたが、これまでは抵抗ストリングスの分圧等を利用する電圧スケーリング型が用いられていたため、厳密な意味での完全差動型は実現できていなかった。しかし、本発明を応用することで完全差動型のＤ／Ａ変換器が可能であることを図１３、図１４を用いて説明する。
【００６１】
図１３は２入力２出力形式の完全差動型オペアンプ（ＯＰ１）の２つの入出力系（Ｄ／Ａ変換部）ＤＡＣａ，ＤＡＣｂに対して図１と同様に容量およびスイッチ等を設けて構成したものであり、２つの系の構成要素にはａ，ｂの添え字を付けて示している。ここで容量Ｃ１ａ〜Ｃ４ａ，　Ｃ１ｂ〜Ｃ４ｂは容量値の比が１：２：４：８の加重容量で、容量Ｃ０ａ，Ｃ０ｂは容量比が１の終端容量である。これらの容量の一端は完全差動型オペアンプＯＰ１の反転入力端子ＶｉｎＭと正転入力端子ＶｉｎＰにそれぞれの系で共通に接続され、容量の他端はそれぞれの系においてスイッチＳＷＲ０ａ〜ＳＷＲ４ａおよびスイッチＳＷＲ０ｂ〜ＳＷＲ４ｂに独立して接続している。これらのスイッチにより容量の独立端子側は、リセット動作時には２つの主基準電圧となる最低電圧ＶＢと最高電圧ＶＴのいずれかに接続し、出力動作時には反転入力端子ＶｉｎＭに一端が共通に接続された容量Ｃ１ａ〜Ｃ４ａは完全差動型オペアンプの正転出力端子ＶｏｕｔＰに、正転入力端子ＶｉｎＰに一端が共通に接続された容量Ｃ１ｂ〜Ｃ４ｂは反転出力端子ＶｏｕｔＭに接続される。また、完全差動型オペアンプの反転入力端子ＶｉｎＭと正転出力端子ＶｏｕｔＰ間には帰還スイッチＳＷＲ５ａが、正転入力端子ＶｉｎＰと反転出力端子ＶｏｕｔＭ間には帰還スイッチＳＷＲ５ｂが設けられている。なお、リセット動作時において各容量の独立端子側に接続する主基準電圧は、終端容量Ｃ０ａには最低電圧ＶＢが、終端容量Ｃ０ｂには最高電圧ＶＴが固定して与えられ、加重容量Ｃ１ａ〜Ｃ４ａおよびＣ１ｂ〜Ｃ４ｂについてはディジタルデータに基づき制御されるデータ選択スイッチＳＷＤ１ａ〜ＳＷＤ４ａおよびＳＷＤ１ｂ〜ＳＷＤ４ｂにより選択的に与えられるようになっているが、２つの系にて対応するデータ選択スイッチの制御信号は反転の状態となっており、例えばＳＷＤ１ａが”Ｈ”ならばＳＷＤ１ｂは”Ｌ”となっている。すなわち、２つの入出力系ＤＡＣａ，ＤＡＣｂにおいては、一方のある部位に主基準電圧ＶＢが供給されるのであれば、他方の対応する部位には主基準電圧ＶＴが供給されるというように、相互に逆の態様となるように構成されている。
【００６２】
このようにリセット動作時に２つの系に対して反転した基準電圧を与えることにより、２つの信号出力端子ＶｏｕｔＰおよびＶｏｕｔＭからの出力電圧値は２つの基準電圧の中間電位となる（ＶＴ＋ＶＢ）／２に対して対称な出力電圧をとることになり、完全差動型の出力が得られる。また、リセット動作時においてディジタルデータがどんな値でも、２つの系にて容量がそれぞれ反対の基準電圧に接続するため、基準電圧ＶＴおよびＶＢに接続する負荷容量は常に一定となるため、基準電圧入力においても対称性を有している。
【００６３】
図１４に、この完全差動型のＤ／Ａ変換器に用いている、完全差動型オペアンプの一例を示す。図３と比較するとわかるが、このアンプは、縦積みされたＰＭＯＳトランジスタＭ１，Ｍ２およびＮＭＯＳトランジスタＭ３，Ｍ４で構成され出力がオペアンプの反転出力端子ＶｏｕｔＭとなる反転増幅器と、ＰＭＯＳトランジスタＭ８，Ｍ９およびＮＭＯＳトランジスタＭ１０，Ｍ１１で構成され出力がオペアンプの反転出力端子ＶｏｕｔＰとなる反転増幅器の２つの反転出力回路に対して、ゲートがＶｂｉａｓ１に接続され定電流源として動作するＰＭＯＳトランジスタＭ５とソースがＭ５のドレインに接続されゲートがこのオペアンプの正転入力端子ＶｉｎＰまたは反転入力端子ＶｉｎＭとなる差動構成のＰＭＯＳトランジスタＭ６、Ｍ７のドレインが前述した２つの反転増幅器のソース接地型増幅トランジスタとなるＮＭＯＳトランジスタＭ４およびＭ１１のドレインにそれぞれ接続された構成となっている。なお２つの反転増幅器においてそれぞれの素子は図３の反転増幅器と同様に、ゲートにバイアス電圧Ｖｂｉａｓ１が接続されたＰＭＯＳトランジスタＭ１，Ｍ８は定電流源型の負荷として動作し、トランジスタＭ４，Ｍ１１に対してカスコード接続されゲートがバイアス電圧Ｖｂｉａｓ３に接続されたＮＭＯＳトランジスタＭ３，Ｍ１０および、トランジスタＭ１，Ｍ８にカスコード接続されゲートがバイアス電圧Ｖｂｉａｓ２に接続されたＰＭＯＳトランジスタＭ２，Ｍ９は、それぞれ反転増幅器のオープンループゲインを大きくする目的で設けられているが、ＮＭＯＳトランジスタＭ４、Ｍ１１だけは図３と異なりゲートには入力端子ではなくコモンモードフィードバック電圧Ｖｃｍｆｂが接続されることにより、これらのドレイン端子に接続するＰＭＯＳトランジスタＭ６，Ｍ７がソース接地型の反転増幅器として動作するようになっている。なお、このコモンモードフィードバック電圧Ｖｃｍｆｂは、出力端子ＶｏｕｔＭ、ＶｏｕｔＰの平均値である（ＶｏｕｔＭ＋ＶｏｕｔＰ）／２が、決められた電圧値をとるように２つの出力電圧からフィードバックがかけられた電圧値が与えられる。
【００６４】
以上に図１３の構成および図１３に用いられる完全差動型オペアンプの構成を説明してきたが、この完全差動型の特徴はある動作ポイントとなる中間電位に対して２つの出力電圧が対称に出力されることであるが、雑音等の影響により中間電位の動作ポイントがずれたとしても、２つの出力の差分電圧には影響が及ばないため外部雑音に強いことも特徴的な点である。ここで、図１３の特性をそのような観点から見てみると、図１３を構成する完全差動型オペアンプは２つの入出力系において完全に対称性が保たれているため同相雑音に対して強いのは当然のことながら、図１３を見ればわかるように容量Ｃ０ａ〜Ｃ４ａとＣ０ｂ〜Ｃ４ｂおよびスイッチＳＷＲ０ａ〜ＳＷＲ５ａとＳＷＲ０ｂ〜ＳＷＲ４ｂさらにスイッチＳＷＤ１ａ〜ＳＷＤ４ａとＳＷＤ１ｂ〜ＳＷＤ４ｂは２つの系において完全に同じ構成になっているとともに、入力基準電圧端子ＶＢ、ＶＴに接続する負荷も全く同じになっていることがわかる。したがって、この構成は同相雑音の影響を受けにくいことが期待できる。
【００６５】
このＤ／Ａ変換器をパイプライン型Ａ／Ｄ変換器の比較電圧発生用に用いることにより、完全差動構成のパイプライン型Ａ／Ｄ変換器を構成することが可能となり、本発明の第４の目的を達成できる。また、この構成においては本質的には第１実施形態と等価であるため第１実施形態の有する特徴である、寄生容量による誤差の影響を受けないＤ／Ａ変換器を簡単な構成と動作で実現できることと、オフセット誤差のないＤ／Ａ変換器を実現できること、という２つの特徴も同時に有している。また、図１３では４ビットの構成を示すのみであったが、同じ完全差動型のＤ／Ａ変換器をもう一つ設けることで、図５の実施例に対応した完全差動型構成も実現できるほか、図７、９に示す実施形態に対しても完全差動型の構成に拡張可能であり、これまでシングル出力で示してきた実施形態に対して本実施形態で示した構成を適用することで、小さな回路規模で高分解能を有する完全差動型Ｄ／Ａ変換器を実現することができる。
【００６６】
【発明の効果】
本発明を用いることで、寄生容量による誤差の影響を受けないＤ／Ａ変換器を簡単な構成と動作で実現することが可能であるとともに、増幅出力を得るために必要な内部増幅器のオフセット電圧の影響を受けないため、小さな面積でも高精度なＤ／Ａ変換器を実現できる。また、従来は高分解能になると指数的に回路面積が大きくならざるをえなかったが、本発明を用いることにより、非常に小さな回路規模の追加で高分解能なＤ／Ａ変換器を実現するができる。加えて、本発明はシングル出力のＤ／Ａ変換器のみならず、デュアル出力として差動電圧出力を得られる完全差動型のＤ／Ａ変換器においても２つの出力系の対称性を完全に保持しながら、小さな面積で高精度、高分解能の特性を実現することができる。
【図面の簡単な説明】
【図１】本発明の基本動作を説明するための第１実施形態の４ビットＤ／Ａ変換器を示す回路図である。
【図２】図１の動作を説明するためのタイミング図である。
【図３】図１の反転増幅器の構成例である。
【図４】本発明を用いた第２実施形態のＤ／Ａ変換器を示す回路図である。
【図５】本発明の第３実施形態の８ビットＤ／Ａ変換器を示す回路図である。
【図６】図５の動作を説明するためのタイミング図である。
【図７】本発明の第４実施形態のＤ／Ａ変換器を示す回路図である。
【図８】図７のＤ／Ａ変換器にて１２ビット精度の分解能を実現するためのタイミング図である。
【図９】本発明の第５実施形態のＤ／Ａ変換器を示す回路図である。
【図１０】図９の動作を説明するためのタイミング図である。
【図１１】本発明の第６実施形態のＤ／Ａ変換器を示す回路図である。
【図１２】図１１のＤ／Ａ変換器にて１２ビット精度の分解能を実現するためのタイミング図である。
【図１３】本発明の第７実施形態のＤ／Ａ変換器を示す回路図である。
【図１４】図１３に用いている完全差動型増幅器の具体的な構成例である。
【図１５】従来のＤ／Ａ変換器を示す回路図である。
【符号の説明】
Ｃ０　終端容量
Ｃ１〜Ｃ４　加重容量
ＳＷＲ０〜ＳＷＲ４　リセット動作、出力動作切り替え用スイッチ
ＳＷＲ５　リセット用スイッチ
ＳＷＤ１〜ＳＷＤ４　ディジタルデータ入力用スイッチ
ＩＮＶ１，ＩＮＶ２　反転増幅器
ＯＰ１　完全差動型オペアンプ
ＳＨ１，ＳＨ２　サンプルホールド回路
ＶＢ　最低基準電圧入力端子および最低基準電圧値
ＶＴ　最高基準電圧入力端子および最高基準電圧値
Ｖｏｕｔ　出力信号端子
Ｖｂｉａｓ１，Ｖｂｉａｓ２，Ｖｂｉａｓ３　定電圧源およびその電圧値
Ｍ１，Ｍ５，Ｍ８　負荷用トランジスタ
Ｍ２，Ｍ３，Ｍ９，Ｍ１０　カスコード型トランジスタ
Ｍ４，Ｍ１１　増幅用トランジスタ
Ｍ６，Ｍ７　差動トランジスタ
【図１】
2004007564.tif 000003
【図２】
2004007564.tif 000004
【図３】
2004007564.tif 000005
【図４】
2004007564.tif 000006
【図５】
2004007564.tif 000007
【図６】
2004007564.tif 000008
【図７】
2004007564.tif 000009
【図８】
2004007564.tif 000010
【図９】
2004007564.tif 000011
【図１０】
2004007564.tif 000012
【図１１】
2004007564.tif 000013
【図１２】
2004007564.tif 000014
【図１３】
2004007564.tif 000015
【図１４】
2004007564.tif 000016
【図１５】
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