(57)【要約】【課題】縦型パワーＭＯＳＦＥＴのオン抵抗及び漏れ電流の低減【解決手段】単位ＭＯＳＦＥＴ（セル）を縦横に半導体基板主面に配置した縦型高耐圧ＭＯＳＦＥＴにおいて、セル形状を四角形とし、各セルにおいては、四角形のソースコンタクト孔内に内端部分が露出するソース領域を、前記四角形の各辺ごとに分離して配置する。各ソース領域は台形となり、台形の下辺はゲート電極（ゲート絶縁膜）の下に位置し、台形の上辺部分はソースコンタクト孔内に露出する。４個のソース領域は四角形の対角線に沿う領域で相互に分離されている。【選択図】　　　　図１
2004104003.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の主面に並列接続される複数の多角形のセルを有する半導体素子であって、
第１導電型の半導体基板と、
前記半導体基板の主面に選択的に形成したゲート絶縁膜、前記ゲート絶縁膜上に形成したゲート電極及び前記ゲート電極や前記ゲート絶縁膜を被う絶縁膜とからなるＭＯＳゲートと、
前記半導体基板の主面の前記絶縁膜で被われない領域で形成されるソースコンタクト孔と、
前記半導体基板の主面に形成され、前記ソースコンタクト孔に重なり、かつ前記ＭＯＳゲートの下にまで延在する第２導電型からなるベース領域と、
前記半導体基板の主面に形成され、前記ソースコンタクト孔の内側部分から前記ＭＯＳゲートの下に延在し、前記ベース領域の外周縁との間にチャンネルを形成するように設けられる第１導電型からなるソース領域と、
前記ソースコンタクト孔及びＭＯＳゲート上に形成され前記ソース領域及び前記ベース領域に電気的に接続されるソース電極とを有し、
前記ゲート絶縁膜、前記ゲート電極及び前記絶縁膜は前記半導体基板の主面において前記セルを形成するためにメッシュ構造となり、前記ゲート絶縁膜、前記ゲート電極及び前記絶縁膜が設けられない領域は多角形となり、前記多角形は前記半導体基板の主面において縦横に整列配置されて隣接する４個の多角形の中心が四角形の各頂点に位置する四角形配置となり、
前記多角形の各角部の前記ゲート電極の下には前記ソース領域は存在せず、前記ソース領域は前記ゲート電極から所定の距離オフセットされ、
前記多角形の各辺に沿って延在する前記ソース領域部分において、
前記ソースコンタクト孔の辺の内外に亘って延在する前記ソース領域の幅ｂは、前記ソースコンタクト孔に露出し前記辺に沿って延在する前記ソース領域内端の幅ａよりも長く、
前記ゲート電極に対面する前記ソース領域外端の幅ｃは、前記ソース領域内端の幅ａよりも長いことを特徴とする半導体素子。
【請求項２】
前記半導体基板の主面には前記ソースコンタクト孔が縦横に複数配置形成され、各ソースコンタクト孔間を繋ぐ領域には前記ＭＯＳゲートが形成されていることを特徴とする請求項１記載の半導体素子。
【請求項３】
前記ソース領域内端の幅ａよりも前記ソース領域の幅ｂが長く、前記ソース領域の幅ｂよりも前記ソース領域外端の幅ｃが長いことを特徴とする請求項１記載の半導体素子。
【請求項４】
前記多角形は四角形であることを特徴とする請求項１記載の半導体素子。
【請求項５】
前記ソース領域は前記四角形の対角線領域でそれぞれ分離されていることを特徴とする請求項１記載の半導体素子。
【請求項６】
前記分離間隔は１〜３μｍであることを特徴とする請求項５記載の半導体素子。
【請求項７】
前記分離された各ソース領域は台形になっていることを特徴とする請求項５記載の半導体素子。
【請求項８】
前記ソース領域は前記ソースコンタクト孔部分で繋がり単一のパターンになっていることを特徴とする請求項１記載の半導体素子。
【請求項９】
前記ベース領域の中央には不純物濃度がベース領域よりも高くかつベース領域の底よりも底が深いウェル領域が設けられていることを特徴とする請求項１記載の半導体素子。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体素子、例えば、オン抵抗を小さくでき、かつ素子面積の縮小化が可能な縦型高耐圧ＭＯＳＦＥＴ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）に適用して有効な技術に関する。
【０００２】
【従来の技術】
縦型高耐圧ＭＯＳＦＥＴ、即ち、パワーＭＯＳＦＥＴは周波数特性が優れ、スイッチングスピードが速く、かつ低電力で駆動できる等多くの特長を有することから、多くの産業分野で使用されている。
【０００３】
パワーＭＯＳＦＥＴは出力の増大を図るため、半導体基板の主面に多数の単位ＭＯＳＦＥＴ（セル）を整列配置した構造になっている。セルの形状も四角形，六角形，円形等がある。円形や六角形のセルの場合、隣接する３個のセルの中心が三角形の各頂点に位置する配置、いわゆる三角形配置になっている。これに対して四角形のセルの場合、隣接する４個のセルの中心が四角形の各頂点に位置する配置、いわゆる四角形配置になっている。なお、四角形のセルにおいても三角形配置は可能である。
そして、三角形配置である円形や六角形のセルの場合、電圧を順次高めて単位ＭＯＳＦＥＴに空乏層を発生させた場合、三角形配置の三角形の中心が空乏層によって緩和される電位が、四角形配置による四角形の中心での空乏層による緩和の電位よりも高くなり、アバランシェ降伏が発生するため四角形配置に比較して耐圧を大きくすることができない。現状では、四角形配置による四角形セルの場合、耐圧は上限で１５００Ｖ程度が可能であるが、三角形配置による円形のセルの場合は上限で２００Ｖ、三角形配置による六角形のセルの場合は上限で６００Ｖ程度である。
【０００４】
単位ＭＯＳＦＥＴにおいて、ソースコンタクト孔は四角形、六角形，円形となり、これらソースコンタクト孔の周縁に沿ってその内外に亘ってソース領域が設けられている。従って、ソース領域の平面パターンは、セルが四角形の場合は四角形枠パターンになり、セルが六角形の場合は六角形枠パターンになり、セルが円形形の場合はリング状パターンになる。
【０００５】
また、ベース領域及びソース領域の形成において、ゲート電極を含む部分を不純物拡散のマスクとして使用して拡散を行い、ベース領域及びソース領域の深さ（平面方向の広がり長さ）を決定している。セルを四角形とする場合、角部での不純物の広がりは放射状になるため、四角形の各辺での不純物拡散に比べて濃度が薄くなり、閾値電圧が低くなる。この結果、急峻な電流を加えた場合には、閾値電圧の低い部分への電流集中を起こして装置が破壊される。このため、角部にソース領域を配置しない構造が提案されている。即ち、ソース領域を四角形の各辺に交差させる矩形状または凸状の形にしてある（例えば、特許文献１及び特許文献２参照）。
【０００６】
【特許文献１】
特開昭６３−２８９８７１　号公報（第３頁、図１，図２及び図４）
【特許文献２】
米国特許第４，６４１，１６２　号（第６欄、図４）
【０００７】
【発明が解決しようとする課題】
パワーＭＯＳＦＥＴ等のｐｎ接合を有する半導体素子構造においては、バルク及び表面の欠陥等による漏れ電流が発生するが、漏れ電流のレベルが悪いと実装での使用状態においても損失を増加させたり、場合によっては欠陥部分に電流が集中することで破壊のポテンシャルも高くなる。またデバイス自体としても品質面のみならず漏れ電流レベルが増大すると歩留りも低下し、コストアップの要因にもなるため、漏れ電流は極力小さく設計する必要がある。
【０００８】
漏れ電流の原因については、前記のバルク及び表面の欠陥等の製造起因の欠陥が主な原因であるが、漏れ電流に対する設計的な要因としてチャンネル長及びチャンネル部分の不純物濃度のパラメータがある。チャンネル長及び不純物濃度と漏れ電流との関係では、チャンネル表面が逆導電型に反転しやすい程電流は流れやすくなるので、チャンネル長を長くするか、また不純物濃度を高くすることでチャンネル表面が反転し難くなり、漏れ電流の改善は可能であるが、これらの方法ではオン抵抗が大幅に増大し、素子の性能を低下させてしまう問題がある。
【０００９】
また、チャンネル部の設計としては、チャンネル部の不純物濃度は素子の閾値設定で決まり、またチャンネル長はパンチスルー防止のために耐圧設計等で制約されているため、目標とする閾値、耐圧値が設定されている中で漏れ電流を改善するためには不純物の拡散時間を長くすることによってチャンネル長を長くすることが必要になる。しかし、チャンネル長を長くすると漏れ電流が改善されるが、これによってＭＯＳＦＥＴのユニットセルサイズが大きくなり、オン抵抗が増大する。
【００１０】
図１１は四角形セルにおけるソース領域形成時の不純物の拡散状態を示す模式図である。
Ｎ型の半導体基板の表層のＰ型のベース領域５０上にマスク５１を形成し、四角形の開口部５２に不純物を拡散してＮ＋型のソース領域５３を形成するが、この際の不純物の拡散状態は、四角形の辺の部分では均一に不純物が拡散されるが、角部では不純物は放射状に分散されて拡散される。矢印は不純物の拡散方向及び量を模式的に示すものであり、矢印が一定ピッチで描かれている領域は均一に不純物が拡散されていることを示し、放射部分では不純物が分散されていることを示す。
【００１１】
このように、四角形の開口部５２の角部では不純物は放射状に分散されて拡散されるため、角部での不純物濃度は辺での不純物濃度よりも薄くなるとともに、不純物の拡散長さも短くなる。不純物濃度の低下はチャンネル表面が反転し易くなり、漏れ電流が発生し易くなる。漏れ電流の発生は電力損失の原因になる。
【００１２】
また、前記ソース領域形成に先立つベース領域の形成も前記と同様であり、ベース領域の角部では不純物濃度が辺の部分に比較して低くなり、実行的に辺の部分に比較して拡散長さが短くなり、ソース領域の形成によって結果的にチャンネル長が短くなり、漏れ電流が発生し易くなる。
【００１３】
また、特許文献１・２のように、ソース領域を四角形の各辺部分で独立にし、そのパターンを単に長方形にしたのでは、四角形枠パターンにソース領域を形成する場合に比較して、チャンネル幅が大幅に短くなり、オン抵抗が増大してしまう。
【００１４】
本発明の目的は、オン抵抗の低減が図れる縦型高耐圧ＭＯＳＦＥＴ（絶縁ゲート電界効果トランジスタ）を有する半導体素子を提供することにある。
本発明の他の目的は、漏れ電流の低減及びオン抵抗の低減が図れる縦型高耐圧ＭＯＳＦＥＴを有する半導体素子を提供することにある。
本発明の他の目的は、漏れ電流の低減及びオン抵抗の低減が図れる小型の縦型高耐圧ＭＯＳＦＥＴを有する半導体素子を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面からあきらかになるであろう。
【００１５】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記のとおりである。
【００１６】
（１）半導体基板の主面に並列接続される複数の多角形（四角形）の単位ＭＯＳＦＥＴ（セル）を有する半導体素子であって、
ドレインとなる第１導電型（Ｎ型）の半導体基板（シリコン基板）と、
前記半導体基板の主面に選択的に形成したゲート絶縁膜（ＳｉＯ２膜）、前記ゲート絶縁膜上に形成したゲート電極（ポリシリコン膜）及び前記ゲート電極や前記ゲート絶縁膜を被う絶縁膜（ＳｉＯ２膜／ＰＳＧ膜）とからなるＭＯＳゲートと、
前記半導体基板の主面の前記絶縁膜で被われない領域で形成されるソースコンタクト孔と、
前記半導体基板の主面に形成され、前記ソースコンタクト孔に重なり、かつ前記ＭＯＳゲートの下にまで延在する第２導電型（Ｐ型）からなるベース領域と、
前記半導体基板の主面に形成され、前記ソースコンタクト孔の内側部分から前記ＭＯＳゲートの下に延在し、前記ベース領域の外周縁との間にチャンネルを形成するように設けられる第１導電型（Ｎ＋型）からなるソース領域と、
前記ソースコンタクト孔及びＭＯＳゲート上に形成され前記ソース領域及び前記ベース領域に電気的に接続されるソース電極とを有し、
前記ゲート絶縁膜、前記ゲート電極及び前記絶縁膜は前記半導体基板の主面において前記セルを形成するためにメッシュ構造となり、前記ゲート絶縁膜、前記ゲート電極及び前記絶縁膜が設けられない領域は多角形となり、前記多角形は前記半導体基板の主面において縦横に整列配置されて隣接する４個の多角形の中心が四角形の各頂点に位置する四角形配置となり、
前記多角形の各角部の前記ゲート電極の下には前記ソース領域は存在せず、前記ソース領域は前記ゲート電極から所定の距離オフセットされ、
前記多角形の各辺に沿って延在する前記ソース領域部分において、
前記ソースコンタクト孔の辺の内外に亘って延在する前記ソース領域の幅ｂは、前記ソースコンタクト孔に露出し前記辺に沿って延在する前記ソース領域内端の幅ａよりも長く、
前記ゲート電極に対面する前記ソース領域外端の幅ｃは、前記ソース領域内端の幅ａよりも長く、
前記ソース領域外端の幅ｃは前記ソース領域の幅ｂよりも長くなっていることを特徴とする。
【００１７】
前記ソース領域は前記四角形の対角線領域（分離間隔は１〜３μｍ）でそれぞれ分離され、分離された各ソース領域は台形になっている。また、前記ベース領域の中央には不純物濃度がベース領域よりも高くかつベース領域の底よりも底が深いウェル領域が設けられている。
【００１８】
上記した手段（１）によれば、（ａ）四分割されてそれぞれが台形状となった各ソース領域は、台形の底辺となるソース領域外端の幅ｃはゲート電極に近接し、台形の上辺となるソース領域内端の幅ａはソースコンタクト孔内に露出して、ドレイン電流の流れ方向にソース領域は末広がりの形状になるため、ドレイン電流の流れ状態が良好になり、オン抵抗の低減が図れる。即ち、ソース領域は、ソース領域内端の幅ａよりもソース領域の幅ｂが長く、ソース領域の幅ｂよりもソース領域外端の幅ｃが長いパターンになるとともに、隣接するソース領域間の分離間隔は０．３〜０．４μｍと狭いため、ソース領域の幅を最大限広くでき、オン抵抗を小さくできる。
【００１９】
（ｂ）四角形のセルの角部ではゲート電極（ゲート絶縁膜）下にソース領域を延在させない構造になっていることから、セル角部のチャンネル長の短い部分にソース領域を形成しないことになり、チャンネル長が実行的に長くなり、漏れ電流が低減される。
【００２０】
（ｃ）上記（ａ）及び（ｂ）により、漏れ電流が低減でき、電力損失が小さい縦型高耐圧ＭＯＳＦＥＴを提供することができる。また、漏れ電流の低減により、その製造において歩留りを向上させることができ、高品質の製品を安価に提供することが可能になる。
【００２１】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。なお、発明の実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
【００２２】
（実施形態１）
図５は本発明の一実施形態（実施形態１）である縦型絶縁ゲート電界効果トランジスタ（縦型高耐圧ＭＯＳＦＥＴ）を組み込んだ半導体素子（半導体チップ）の模式的平面図である。半導体素子１は、図５に示すように、例えば、縦４．０ｍｍ、横４．０ｍｍ、厚さ０．４ｍｍとなる偏平な構造になっている。半導体素子１の上面全域はＭＯＳユニットセルエリア２となるとともに、外部電極端子となるゲートパッド（ゲートボンディングエリア）３及びソースパッド（ソースボンディングエリア）４を有している。ＭＯＳユニットセルエリア２の外側にはフィールドリミッティング領域が広がっている。また、半導体素子１の裏面はドレイン電極になっている。
【００２３】
図６はＭＯＳユニットセルエリア２を部分的に示す模式的平面図である。図６に示すように、単位ＭＯＳＦＥＴ（セル）５が縦横に整列配置されている。本発明においては、セル５は多角形であればよいが、本実施形態１ではセル５が四角形である場合について説明する。
【００２４】
隣接する４個のセル５の配置構造は、各セル５の中心が四角形、ここでは正方形の各頂点に位置する配置、即ち四角形配置になっている。この配置構造は、隣接する４個のセルにおける空乏層の広がりによる四角形配置における四角形の中心部分が、三角形配置に比較して早く空乏層によって緩和されるため、三角形配置のようにアバランシェ降伏が起きなくなり、耐圧値を１５００Ｖ程度と高く設計できる。設計により、耐圧値は４０〜１５００Ｖ程度と自由に選択することもできる。
【００２５】
このような半導体素子１は、図４に示されるような封止体（パッケージ）１０に組み込まれて半導体装置１１となる。半導体装置１１は、外観的には絶縁性樹脂からなる偏平矩形の封止体（パッケージ）１２と、この封止体１２の一端から突出するヘッダ１３と、封止体１２の他端側から突出する３本のリード１４とからなっている。ヘッダ１３の下面（裏面）は封止体１２の裏面に露出する構造となるとともに、封止体１２から突出するヘッダ１３部分には、半導体装置１１を取り付ける際使用される取付孔１５が設けられている。
【００２６】
また、ヘッダ１３の一部は封止体１２内に埋没するとともに、中央のリード１４はヘッダ１３と一体となっている。両側のリード１４は、ヘッダ１３から分離された構造になっている。そして、例えば、リード１４は左がゲート（Ｇ）、中央がドレイン（Ｄ）、右がソース（Ｓ）となっている。封止体１２内においてヘッダ１３の上面には半導体素子１がドレイン電極を介して固定されている。半導体素子１の上面のゲートパッド３とゲートとなる左側のリード１４の先端部分は導電性のワイヤ１６で接続され、ソースパッド４とソースとなる右側のリード１４の先端部分は導電性のワイヤ１６で接続されている。
【００２７】
つぎに、縦型高耐圧ＭＯＳＦＥＴ（縦型パワーＭＯＳＦＥＴ）の単位ＭＯＳＦＥＴ（セル）５の構造について説明する。図１はセル部分の平面図であり、図２はセル部分の断面図、図３はセル部分の模式的平面図である。
セル５は、図２に示されるように、不純物濃度が１０２１ｃｍ−３程度となる厚さ４００μｍ前後のＮ＋型（第１導電型）のシリコンからなる半導体基板２０の主面（上面）に設けられる。即ち、半導体基板２０の主面には不純物濃度が１０１４ｃｍ−３程度となる厚さ４０μｍ前後のＮ−型（第２導電型）のエピタキシャル層２１が設けられているとともに、このエピタキシャル層２１の表層部には不純物濃度が１０１７ｃｍ−３程度となる厚さ３μｍのＰ型のベース領域（チャネル形成領域）２２が設けられている。このベース領域２２は、図１の点々で示すように、平面的に見て略矩形状となり、前記半導体基板２０の主面に縦横に規則正しく設けられている。そして、前記ベース領域２２の中央部には、不純物濃度１×１０１８ｃｍ−３程度のＰ＋型のウェル領域２３が設けられている。このウェル領域２３は半導体基板表面から５〜７μｍの深さに亘って設けられている。
【００２８】
また、前記ベース領域２２の表層部の内側には、図１に示すように、４分割されてそれぞれが台形状となるＮ＋型のソース領域２４が設けられている。このソース領域２４は不純物濃度が１０２０ｃｍ−３程度となるとともに、１μｍ程度の厚さとなっている。一般的に、四角形セルの場合、ソース領域は四角形枠状に形成されるが、本実施形態１では四角形の対角線に沿って、細いホトレジストによるマスクを形成して不純物を拡散させない手法でソース領域を形成するため、台形状のソース領域が形成される。また、前記マスク幅を２〜４μｍ程度にして拡散を行うことから、隣接するソース領域間の分離間隔は１〜３μｍ程度になる。そして、この幅によって四角形の角部の不純物の濃度が不均一となる部分はソース領域に含まれないようになる。換言するならば、四角形の角部の不純物の濃度が不均一となる部分に近接する部分までソース領域２４の幅を広げることができ、オン抵抗の低減が可能になる。
【００２９】
前記ベース領域２２及びウェル領域２３は二重拡散によって形成され、ソース領域２４の外周縁とベース領域２２の外周縁との間の表層のベース領域２２部分がチャンネル２５となる。チャンネル２５は、この二重拡散の差によってセルフアライン的に形成される。また、ベース領域２２及びウェル領域２３から外れたＮ型となるエピタキシャル層２１及び半導体基板２０はドレイン領域を構成している。また、このドレイン領域の表層部分、すなわち、隣合うベース領域２２間はＪＦＥＴ部２６を構成している。
【００３０】
一方、ＪＦＥＴ部２６及びチャンネル２５並びにチャンネル２５寄りのソース領域２４上には、厚さ５０〜１３０ｎｍ程度のゲート絶縁膜２７が設けられている。また、このゲート絶縁膜２７上には、厚さ３００〜５００ｎｍ程度のポリシリコン（電気抵抗：２０〜３０Ω／□）からなるゲート電極２８が設けられている。ゲート絶縁膜２７はＳｉＯ２膜で形成されている。ゲート絶縁膜２７及びゲート電極２８は一致して重なり合っている。また、このゲート絶縁膜２７が重なるソース領域２４の長さは、ソース領域２４の不純物拡散によるマスクがゲート絶縁膜２７及びゲート電極２８であることから、拡散深さに相当し、例えば、０．５μｍ程度である。
【００３１】
また、ベース領域２２の中央及びソース領域２４の内側部分を含むセルと相似形となる四角形領域を除いて、半導体基板２０の主面側には絶縁膜３０が設けられている。この絶縁膜３０は、例えば下層のＳｉＯ２膜とこの上に重ねて設けられるＰＳＧ膜（リンシリケートガラス膜）からなっている。
【００３２】
セル５の中央の絶縁膜３０が設けられない四角形領域はソースコンタクト孔３１となる。このソースコンタクト孔３１内には台形状の４個のウェル領域２３の台形の上辺部分が露出するようになる。従って、ソースコンタクト孔３１内にはベース領域２２とウェル領域２３の一部が露出することになる。
【００３３】
また、半導体基板２０の主面側にはソース電極３５が形成されている。ソース電極３５はソースコンタクト孔３１において、ベース領域２２及びソース領域２４に電気的に接続される。半導体基板２０の裏面（下面）にはドレイン電極３６が形成されている。このドレイン電極３６はＮ＋型の半導体基板２０に電気的に接続されている。
【００３４】
また、図示はしないがソース電極３５の上にも絶縁膜が形成され、この絶縁膜が設けられない箇所に前述のゲートパッド３やソースパッド４が設けられることになる。
【００３５】
このような単位ＭＯＳＦＥＴ（セル）５の製造方法について簡単に説明する。最初に主面にエピタキシャル層２１を有する半導体基板２０が用意された後、ウェル領域２３が半導体基板２０の主面側に縦横に整列配置形成される。
【００３６】
つぎに、絶縁膜及びポリシリコン層を重ねて半導体基板２０の主面に形成した後、常用のホトリソグラフィ技術とエッチング技術によってゲート絶縁膜２７及びゲート電極２８をメッシュ状（格子状）に形成する。ゲート絶縁膜２７及びゲート電極２８が設けられない領域は四角形となり、縦横に並んで配置される。
【００３７】
つぎに、ゲート電極２８をマスクとして不純物を拡散してベース領域２２を形成する。
【００３８】
つぎに、ゲート電極２８及び図示しない選択的に設けられたホトレジスト膜をマスクとして不純物を拡散してソース領域２４を形成する。ソース領域２４の拡散の程度によってチャンネル２５の長さが決まる。このソース領域２４の形成に先立つホトレジスト膜のパターニングの際、四角形の対角線に沿うように細いホトレジスト層（マスク）が形成される。この結果、台形状のソース領域２４か形成されることになる。
【００３９】
図３はソースコンタクト孔３１，ゲート電極２８が設けられない四角形部分及び単一のソース領域２４を示す模式的平面図である。台形からなるソース領域２４の上辺、即ちソース領域内端はソースコンタクト孔３１内に露出する。また、台形の下辺、即ちソース領域外端はゲート電極２８の端とベース領域２２の外周縁との間に位置する。ソース領域内端の幅をａとし、ソース領域外端の幅をｃとし、ソースコンタクト孔３１の縁に沿うソース領域２４の幅（ソース領域のコンタクト孔縁の幅）をｂとした場合、ソース領域のコンタクト孔縁の幅ｂはソース領域内端の幅ａよりも長く、ソース領域外端の幅ｃはソース領域内端の幅ａよりも長い。また、ソース領域外端の幅ｃはソース領域のコンタクト孔縁の幅ｂよりも長くなっている。即ち、ソース領域外端の幅ｃ＞ソース領域のコンタクト孔縁の幅ｂ＞ソース領域内端の幅ａの関係になる。また、台形の高さはｄとなる。例えば、一例であるが、ａは４μｍ、ｂは８μｍ、ｃは１８μｍであり、ｄは７μｍである。
【００４０】
つぎに、絶縁膜３０を選択的に半導体基板２０の主面に形成する。この際、ゲート・ソースコンタクト孔が形成される。
【００４１】
つぎに、アルミニウム層を選択的に形成し、前記ソースコンタクト孔に充填されたアルミニウム層によってソース電極３５を形成し、前記ゲートコンタクト孔に充填されたアルミニウム層によってゲート配線を形成する。ゲート配線はゲートコンタクト孔底のゲート電極２８と電気的に接続される。
【００４２】
つぎに、図示はしないが、パッシベーション膜（絶縁膜）を選択的に形成し、ゲートパッド３やソースパッド４を形成する。
つぎに、半導体基板２０の裏面にドレイン電極３６を形成する。
最後に半導体基板２０を所定箇所で縦横に切断して多数の半導体素子１を製造する。
【００４３】
本実施形態１によれば以下の効果を有する。（１）四分割されてそれぞれが台形状となった各ソース領域２４は、台形の底辺となるソース領域外端の幅ｃはゲート電極２８に近接し、台形の上辺となるソース領域内端の幅ａはソースコンタクト孔３１内に露出して、ドレイン電流の流れ方向にソース領域は末広がりの形状になるため、ドレイン電流の流れ状態が良好になり、オン抵抗の低減が図れる。即ち、ソース領域２４は、ソース領域内端の幅ａよりもソース領域の幅ｂ（ソース領域のコンタクト孔縁の幅ｂ）が長く、ソース領域の幅ｂよりもソース領域外端の幅ｃが長いパターンになるとともに、隣接するソース領域間の分離間隔は０．３〜０．４μｍと狭いため、ソース領域の幅を最大限広くでき、オン抵抗を小さくできる。
【００４４】
また、図７はセル５においてオン抵抗を構成する各抵抗部分を模式的に示す模式的断面図である。チャンネル２５部分にはチャンネル抵抗Ｒ１が存在し、ＪＦＥＴ部２６には表面抵抗Ｒ２が存在し、ＪＦＥＴ部２６の深さ方向に沿って広がり抵抗（ＪＦＥＴ抵抗）Ｒ３及びドリフト抵抗Ｒ４が存在する。
【００４５】
本実施形態１では、ＭＯＳＦＥＴのチャンネル長を長くすることなく、漏れ電流を低減するため、オン抵抗を構成する上記チャンネル抵抗Ｒ１を大きくすることなく、またＪＦＥＴ部２６も狭くすることがないため、広がり抵抗（ＪＦＥＴ抵抗）Ｒ３も大きくならないため、オン抵抗の低減を図ることができる。
【００４６】
（２）四角形のセルの角部ではゲート電極２８（ゲート絶縁膜２７）下にソース領域２４を延在させない構造になっていることから、セル角部のチャンネル長の短い部分にソース領域を形成しないことになり、チャンネル長が実行的に長くなり、漏れ電流が低減される。
【００４７】
図８は、約１万個の半導体素子を測定した結果による漏れ電流の頻度分布を示すグラフである。半導体素子は出力が４５０ｍＷで、四角形のセル数は２万５千個程度になっている。
【００４８】
従来構造、即ち、セルの中央には四角形のソースコンタクト孔を有しソースコンタクト孔に沿ってソース領域が延在するソース領域が四角形枠となる構造では、漏れ電流は０．０１μＡでピークを示し、その度数も７４００個程度となる。また、漏れ電流が０．０２μＡでは１８００個程度、０．０３μＡでは４００個程度となり、０．０４μＡでは１００個程度となる。また、度数は１００個に満たなくなるが０．０５μＡ〜０．０８μＡまで発生している。
【００４９】
これに対して、本発明による独立した４個の台形ソース領域による構造では、漏れ電流のピークは０．０１μＡと同じであるが、その数（度数）は６３００個程度と少なくなる。漏れ電流は０．０２μＡで１１５０個程度、０．１３μＡで１００個程度それぞれ現れているが、０．０４μＡ以上では漏れ電流が発生していない。
従って、本実施形態１の縦型高耐圧ＭＯＳＦＥＴでは電力損失を小さくすることができるとともに、素子破壊も起き難くなる。
【００５０】
実験データであるが、４５０Ｖ耐圧のパワーＭＯＳＦＥＴにおいては、従来のように四角形枠状のソース領域の場合、漏れ電流は平均値で１３７ｎＡであるのに対して、本実施形態１のパワーＭＯＳＦＥＴでは漏れ電流は平均値で８１ｎＡと約５９％と約半減している。
【００５１】
（３）上記（１）及び（２）により、漏れ電流が低減でき、電力損失が小さい縦型高耐圧ＭＯＳＦＥＴを提供することができる。
【００５２】
（４）また、漏れ電流の低減により、その製造において歩留りを向上させることができ、高品質の縦型高耐圧ＭＯＳＦＥＴを安価に提供することが可能になる。
【００５３】
（実施形態２）
図９は本発明の他の実施形態（実施形態２）である縦型パワーＭＯＳＦＥＴ部分を示す模式的平面図、図１０（ａ），（ｂ）は図９のＡ−Ａ’線およびＢ−Ｂ’線沿う断面図である。
【００５４】
本実施形態２では、単位ＭＯＳＦＥＴ（セル）５において、ソース領域２４をソースコンタクト孔３１に沿う四角形枠パターンとするが、前述のように、四角形セルの四角形の角部では不純物濃度が不均一になり、かつチャンネルも短チャンネル化することから、この部分にはソース領域２４を設けなくしたものである。図１０（ｂ）は図９のＢ−Ｂ’線に沿う断面図であり、ソース領域２４はゲート絶縁膜２７及びゲート電極２８の下にまで延在しチャンネル２５が形成されるようになっている。図１０（ａ）は図９のＡ−Ａ’線に沿う断面図であり、四角形セルの角部に相当する部分である。図１０（ａ）に示すように、ソース領域２４の外端部はゲート絶縁膜２７やゲート電極２８の下に位置せず、ｈなる寸法にてオフセットされている。従って、実施形態１と同様に、四角形のセルの角部ではゲート電極２８（ゲート絶縁膜２７）下にソース領域２４を延在させない構造になっていることから、セル角部のチャンネル長の短い部分にソース領域を形成しないことになり、チャンネル長が実行的に長くなり、漏れ電流が低減される。
【００５５】
本実施形態２においても、ソースコンタクト孔３１の各辺に沿って延在するソース領域２４部分については、ソース領域２４の各幅で大小が実施形態１の場合と同じ傾向にある。即ち、図９におけるソースコンタクト孔３１の左側の辺の内外に亘って延在するソース領域２４部分について考察する。ソースコンタクト孔３１の左辺３１ａに沿って延在するソース領域２４部分の長さｂ（ソース領域のコンタクト孔縁の幅ｂ）は、ソースコンタクト孔３１内に露出するソース領域内端の幅ａよりも長く、ゲート電極２８に近接するソース領域外端の幅ｃの長さはソース領域内端の幅ａよりも長くなっている。そして、各幅ａ，ｂ，ｃの関係において、ｃ＞ｂ＞ａの関係になる。
【００５６】
本実施形態２の単位ＭＯＳＦＥＴ（セル）５においては、実施形態１の効果を有するとともに、ソースコンタクト孔３１に露出するソース領域２４が繋がった四角形枠状となり一体化構造（単一のパターン）になっていることから、ソース電極３５との接触抵抗をさらに小さくできる効果がある。
【００５７】
以上本発明者によってなされた発明を実施形態に基づき具体的に説明したが、本発明は上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００５８】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
（１）縦型高耐圧ＭＯＳＦＥＴのオン抵抗を低減させることができる。
（２）縦型高耐圧ＭＯＳＦＥＴの漏れ電流の低減を図ることができる。
（３）縦型高耐圧ＭＯＳＦＥＴにおいて、漏れ電流の低減及びオン抵抗の低減が図れることから電力損失を抑えることができる。
（４）漏れ電流の低減から高品質の縦型高耐圧ＭＯＳＦＥＴを安価に製造することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態（実施形態１）である半導体素子における縦型パワーＭＯＳＦＥＴの単位ＭＯＳＦＥＴ（セル）部分を示す模式的平面図である。
【図２】前記セル部分を示す模式的断面図である。
【図３】前記セル部分におけるソース領域の一部のパターンを示す模式的平面図である。
【図４】本実施形態１の半導体素子が組み込まれた半導体装置の平面図である。
【図５】本実施形態１の半導体素子の模式的平面図である。
【図６】本実施形態１の半導体素子におけるセルの配列状態を示す一部の模式的平面図である。
【図７】半導体素子における各部の寄生抵抗を示す模式的断面図である。
【図８】本実施形態１の半導体素子におけるＭＯＳＦＥＴの漏れ電流と度数との相関を示すグラフである。
【図９】本発明の他の実施形態（実施形態２）である縦型パワーＭＯＳＦＥＴ部分を示す模式的平面図である。
【図１０】図９のＡ−Ａ’線およびＢ−Ｂ’線に沿う断面図である。
【図１１】四角形開口部を有するマスク下の角部における不純物の拡散状態を示す模式図である。
【符号の説明】
１…半導体素子（半導体チップ）、２…ＭＯＳユニットセルエリア、３…ゲートパッド（ゲートボンディングエリア）、４…ソースパッド（ソースボンディングエリア）、５…単位ＭＯＳＦＥＴ（セル）、１１…半導体装置、１２…封止体（パッケージ）、１３…ヘッダ、１４…リード、１５…取付孔、１６…ワイヤ、２０…半導体基板、２１…エピタキシャル層、２２…ベース領域、２３…ウェル領域、２４…ソース領域、２５…チャンネル、２６…ＪＦＥＴ部、２７…ゲート絶縁膜、２８…ゲート電極、３０…絶縁膜、３１…ソースコンタクト孔、５０…ベース領域、５１…マスク、５２…開口部、５３…ソース領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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