(57)【要約】【課題】予備の発振子を発振させる回路を追加することなく、クロック出力の長期間の停止を回避できると共に、ＰＬＬ回路の短期間のロック外れが発生しても、後段の回路の正常な動作を図れるクロック発生回路を提供する。【解決手段】このクロック発生回路１０では、セレクタ回路１５は、セレクタ制御回路１４からのセレクト信号１ｆによって制御され、ＰＬＬ回路１１がアンロック状態にある期間が所定値を越えた場合には、ＰＬＬクロック１ｂに替えて入力クロック１ａを出力する。したがって、予備の発振子を発振させる回路を追加する必要がなくなる上に、従来のような頻繁なクロック切り替えの発生を回避して、後段の回路の動作を不安定にすることもなくなる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
ＰＬＬ回路と、
上記ＰＬＬ回路に入力される入力クロックと上記ＰＬＬ回路から出力されるＰＬＬクロックとが少なくとも入力され、上記入力クロックと上記ＰＬＬクロックを含む複数の信号の中から１つの信号を選択して出力するセレクタ回路と、
上記ＰＬＬ回路がアンロック状態であるか否かを検出して、上記アンロック状態であるか否かを表すアンロック信号を出力するロック検出回路と、
上記ロック検出回路から上記アンロック信号が入力され、このアンロック信号が上記アンロック状態を表している期間をカウントし、このカウントした値が所定値に達したか否かを表す検出信号を出力するカウンタ回路と、
上記カウンタ回路から上記検出信号が入力され、かつ、上記ロック検出回路から上記アンロック信号が入力され、上記検出信号の値と上記アンロック信号の値とに基いて、上記セレクタ回路を制御するためのセレクト信号を上記セレクタ回路に出力するセレクタ制御回路とを備え、
上記セレクタ回路は、上記セレクタ制御回路からのセレクト信号によって制御され、上記ＰＬＬ回路がアンロック状態にある期間が所定値を越えた場合には、上記ＰＬＬクロックに替えて上記入力クロックを出力することを特徴とするクロック発生回路。
【請求項２】
請求項１に記載のクロック発生回路において、
上記セレクタ回路は、上記入力クロックと上記ＰＬＬクロックの他に、固定された論理値が入力されると共に、上記ＰＬＬクロックを選択して出力する期間と上記入力クロックを選択して出力する期間との間の期間に、上記固定された論理値を選択して出力することを特徴とするクロック発生回路。
【請求項３】
請求項１に記載のクロック発生回路において、
上記カウンタ回路に入力される動作クロックを、上記ＰＬＬ回路に入力される入力クロックとしたことを特徴とするクロック発生回路。
【請求項４】
請求項１に記載のクロック発生回路において、
上記セレクタ制御回路は、上記検出信号と上記アンロック信号とに基いて、ステート信号を出力するステートマシンを有し、このステート信号に基いて、上記セレクト信号を生成することを特徴とするクロック発生回路。
【請求項５】
請求項４に記載のクロック発生回路において、
上記ステートマシンに入力される動作クロックを上記ＰＬＬ回路に入力される入力クロックとしたことを特徴とするクロック発生回路。
【請求項６】
請求項１に記載のクロック発生回路と、論理回路とを備え、
上記クロック発生回路が出力する出力クロックを上記論理回路に入力する動作クロックとしたことを特徴とする集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、ＰＬＬ（フェーズ・ロックド・ループ，ｐｈａｓｅ  ｌｏｃｋｅｄ  ｌｏｏｐ）回路を有するクロック発生回路に関し、例えば、集積回路の論理回路に動作クロックを供給するクロック発生回路に関する。
【０００２】
【従来の技術】
ＰＬＬ回路が、ロック外れの状態にある場合における後段の回路の誤動作防止の従来技術としては、ＰＬＬ回路のアンロック信号を計数してそのアンロック信号がアクティブである期間はＰＬＬ回路から出力されるＰＬＬクロックを後段回路へ供給するのを停止するというものがある（例えば、特許文献１参照）。
【０００３】
しかし、この従来技術を用いた場合には、ＰＬＬ回路がアンロックの状態にある期間は、後段へのクロック供給が断たれて後段の回路が全くの停止状態になるという欠点があった。
【０００４】
この欠点を解決するために、ＰＬＬ回路がロック外れの状態にある期間においては、予備の発振子からのクロックに切替えるという従来技術がある（例えば、特許文献２参照）。この従来技術では、ＰＬＬ回路のアンロック信号がアクティブの期間においては予備の発振子からのクロックを選択し、アンロック信号がノンアクティブの期間はＰＬＬクロックを後段に供給するクロックとして選択している。この後者の従来技術によれば、ＰＬＬ回路がアンロックの期間においても予備の発振子からのクロックが後段に供給されるので、後段の回路が全く停止したままになるという上記前者の従来技術の欠点が改善されるが、予備の発振子が必要になりコストの増加を招くという欠点があった。
【０００５】
また、上記後者の従来技術では、ＰＬＬ回路のアンロック信号そのもので、クロックを切替えているので、アンロック信号がノンアクティブからアクティブに変化すると同時にセレクタ回路でクロックの切換えが行われる。このために、軽度の外乱等によりＰＬＬ回路において短期間のロック外れの状態とロック状態への復帰が繰り返し発生するといった場合には頻繁にクロック切換えが発生することになる。
【０００６】
【特許文献１】
特開平２−１０４０２２号公報（第１図）
【特許文献２】
特開平４−１４８４０３号公報（第１図）
【０００７】
【発明が解決しようとする課題】
上述のように、上記前者の従来技術では、ＰＬＬ回路を含むクロック発生回路においてＰＬＬ回路のロックが外れた場合には後段へのクロックの供給が停止する欠点が有り、また、後者の従来技術では、このクロックの供給停止を回避するために予備の発振子を発振させる回路を追加する必要が生じるという欠点があった。
【０００８】
そこで、この発明の目的は、予備の発振子を発振させる回路を追加することなく、クロック出力の長期間の停止を回避できると共に、ＰＬＬ回路の短期間のロック外れが発生しても、後段の回路の正常な動作を図れるクロック発生回路を提供することにある。
【０００９】
【課題を解決するための手段】
上記目的を達成するため、この発明のクロック発生回路は、ＰＬＬ回路と、
上記ＰＬＬ回路に入力される入力クロックと上記ＰＬＬ回路から出力されるＰＬＬクロックとが少なくとも入力され、上記入力クロックと上記ＰＬＬクロックを含む複数の信号の中から１つの信号を選択して出力するセレクタ回路と、
上記ＰＬＬ回路がアンロック状態であるか否かを検出して、上記アンロック状態であるか否かを表すアンロック信号を出力するロック検出回路と、
上記ロック検出回路から上記アンロック信号が入力され、このアンロック信号が上記アンロック状態を表している期間をカウントし、このカウントした値が所定値に達したか否かを表す検出信号を出力するカウンタ回路と、
上記カウンタ回路から上記検出信号が入力され、かつ、上記ロック検出回路から上記アンロック信号が入力され、上記検出信号の値と上記アンロック信号の値とに基いて、上記セレクタ回路を制御するためのセレクト信号を上記セレクタ回路に出力するセレクタ制御回路とを備え、
上記セレクタ回路は、上記セレクタ制御回路からのセレクト信号によって制御され、上記ＰＬＬ回路がアンロック状態にある期間が所定値を越えた場合には、上記ＰＬＬクロックに替えて上記入力クロックを出力することを特徴としている。
【００１０】
この発明のクロック発生回路では、上記セレクタ回路は、上記セレクタ制御回路からのセレクト信号によって制御され、上記ＰＬＬ回路がアンロック状態にある期間が所定値を越えた場合には、上記ＰＬＬクロックに替えて上記入力クロックを出力する。
【００１１】
したがって、この発明によれば、上記ＰＬＬ回路がアンロック状態にある期間が所定値を越えた場合に、ＰＬＬクロックに替えて、従来のような予備の発振子ではなく、ＰＬＬ回路への入力クロックを出力するから、予備の発振子を発振させる回路を追加する必要がなくなる。また、ＰＬＬ回路がアンロックの状態にある期間が所定値を越えない場合には、ＰＬＬクロックから入力クロックへの切り替えは行なわれないから、従来のような頻繁なクロック切り替えの発生を回避して、後段の回路の動作を不安定にすることもなくなる。
【００１２】
したがって、この発明によれば、予備の発振子を発振させる回路を追加することなく、所定期間を越えたクロック出力の停止を回避できると共に、ＰＬＬ回路のロック外れが発生しても、後段の回路を正常に動作させることができる。
【００１３】
また、一実施形態のクロック発生回路では、上記セレクタ回路は、上記入力クロックと上記ＰＬＬクロックの他に、固定された論理値が入力されると共に、上記ＰＬＬクロックを選択して出力する期間と上記入力クロックを選択して出力する期間との間の期間に、上記固定された論理値を選択して出力する。
【００１４】
この実施形態のクロック発生回路では、上記ＰＬＬクロックを選択して出力する期間と上記入力クロックを選択して出力する期間との間の期間に、上記固定された論理値を選択して出力する。したがって、この実施形態によれば、ＰＬＬ回路がアンロック状態に陥ったときの非常処理として、後段の回路に固定された論理値を出力することができ、後段の回路が誤動作するリスクを無くせる。
【００１５】
また、一実施形態のクロック発生回路は、上記カウンタ回路に入力される動作クロックを、上記ＰＬＬ回路に入力される入力クロックとした。
【００１６】
この実施形態のクロック発生回路では、上記カウンタ回路に入力される動作クロックを、上記ＰＬＬ回路に入力される入力クロックとしたので、カウンタ回路専用の動作クロックが不要となり、回路が簡潔になる。
【００１７】
また、一実施形態のクロック発生回路では、上記セレクタ制御回路は、上記検出信号と上記アンロック信号とに基いて、ステート信号を出力するステートマシンを有し、このステート信号に基いて、上記セレクト信号を生成する。
【００１８】
この実施形態のクロック発生回路では、セレクタ制御回路は、上記ステートマシンが出力するステート信号により、セレクタ回路を制御するセレクト信号を容易に生成できる。
【００１９】
また、一実施形態のクロック発生回路は、上記ステートマシンに入力される動作クロックを上記ＰＬＬ回路に入力される入力クロックとした。
【００２０】
この実施形態のクロック発生回路では、上記ステートマシンに入力される動作クロックを上記ＰＬＬ回路に入力される入力クロックとしたので、ステートマシン専用の動作クロックが不要となり、回路が簡潔になる。
【００２１】
また、一実施形態の集積回路は、上記クロック発生回路と、論理回路とを備え、上記クロック発生回路が出力する出力クロックを上記論理回路に入力する動作クロックとする。
【００２２】
この実施形態の集積回路では、出力クロックを論理回路に安定供給でき、論理回路の誤動作を抑えて安定動作を可能にする集積回路を実現できる。
【００２３】
【発明の実施の形態】
以下、この発明を図示の実施の形態に基いて詳細に説明する。
【００２４】
図１は、この発明のクロック発生回路の実施形態を示すブロック図であり、図２は、この実施形態の動作を説明するタイミングチャートである。
【００２５】
図１に示すように、この実施形態のクロック発生回路１０は、ＰＬＬ回路１１、ロック検出回路１２、カウンタ回路１３、セレクタ制御回路１４、セレクタ回路１５を備え、さらに、入力クロック１ａが入力される入力端子１０Ａとセレクタ回路１５が出力する出力クロック１ｇを出力する出力端子１０Ｇを有する。このクロック発生回路１０の出力端子１０Ｇは、論理回路１６のクロック入力端子１６Ａに接続されている。
【００２６】
このクロック発生回路１０の入力端子１０Ａには、入力クロック１ａが入力され、上記ＰＬＬ回路１１のクロック入力１１Ａに入力クロック１ａが入力される。このＰＬＬ回路１１は、入力クロック１ａの周波数を逓倍した高速なクロックをＰＬＬクロック１ｂとして逓倍クロック出力１１Ｂからセレクタ回路１５の入力１およびロック検出回路１２の比較信号入力１２Ｂに出力する。
【００２７】
上記ロック検出回路１２は、基準信号入力１２Ａに入力された入力クロック１ａの位相と比較信号入力１２Ｂに入力されたＰＬＬクロック１ｂの位相とを比較して、ＰＬＬ回路１１がアンロック状態にあるかロック状態にあるかを判定し、その判定結果を示すアンロック信号１ｃをアンロック出力１２Ｃから出力する。このアンロック信号１ｃは、ＰＬＬ回路１１がアンロック状態であり、ロックが外れている場合にはアクティブとなる。ここでは、このアンロック信号１ｃはハイアクティブの信号としたので、アクティブな場合には論理値１をとる。
【００２８】
上記ロック検出回路１２が出力したアンロック信号１ｃは、カウンタ回路１３のイネーブル入力１３Ａとセレクタ制御回路１４の条件入力１に入力される。
【００２９】
カウンタ回路１３では、アンロック信号１ｃが上記アンロック状態を表しているアクティブである期間をカウントして、ＰＬＬ回路１１がアンロック状態（ロック外れの状態）にある期間をカウントする。
【００３０】
この実施形態では、上記カウンタ回路１３を８ビットのダウンカウンタで構成した。このカウンタ回路１３では、初期値はＦであり、カウント値１ｈが値０を取ると、検出信号としてのアンダーフロー信号１ｄをアクティブとする（図２の符号２１０を参照）。なお、このカウンタ回路１３の初期値およびカウンタのビット数はシステムにより適宜調節すればよい。
【００３１】
この実施形態では、アンダーフロー信号１ｄをハイアクティブの信号としたので、アクティブであれば論理値１をとり、ノンアクティブのときには論理値０をとる。また、カウンタ回路１３のイネーブル入力１３Ａにはアンロック信号１ｃが入力されており、このアンロック信号１ｃがアクティブである期間にはクロック入力１３Ｂに接続された入力クロック１ａによりカウント動作が実行され、アンロック信号１ｃがノンアクティブになるとカウント値１ｈが初期値Ｆに戻される（図２の符号２２０参照）。
【００３２】
また、上記セレクタ回路１５は、セレクト入力１５Ｅに入力されるセレクト信号１ｆの値に基き、図６に示す真理値表に従って、入力１に入力されたＰＬＬクロック１ｂ、入力２に入力された入力クロック１ａ、入力３に入力された論理値である固定値‘０’のいずれか１つを出力１５Ｄに対して択一的に導出する。
【００３３】
このセレクタ回路１５のセレクト入力１５Ｅには、セレクタ制御回路１４のセレクト出力１４Ｂが接続され、セレクト出力１４Ｂからセレクト信号１ｆが入力される。このセレクタ回路１５では、後述するように、入力１と入力２との間の切り替え、つまり、周期の異なるＰＬＬクロック１ｂと入力クロック１ａを切替える際に、一旦、入力３（固定値０）を経由することで、後段の論理回路が誤動作することを防ぐようにしている。
【００３４】
クロック発生回路１０において、セレクタ回路１５が、仮に、出力１５Ｄへの接続を入力１から入力２に直接切替えた場合、図４（ａ）に示すように、ＰＬＬクロック１ｂ（入力１）と入力クロック１ａ（入力２）との位相がずれていると、出力１５Ｄに出力クロック１ｇとして非常に短いパルスが出力されて後段の論理回路１６が誤動作することがある。
【００３５】
これに対し、この実施形態では、セレクタ回路１５において入力３を設けて入力１と入力２の切換え時に入力３を経由させることにより、図４（ｂ）に示すように、ＰＬＬクロック出力期間と入力クロック出力期間との間に固定値０の出力期間を介在させ、図４（ａ）のような非常に短いパルスの発生を防ぐことができ、上述のような誤動作を防ぐようにしている。もっとも、入力１へのＰＬＬクロック１ｂと入力２への入力クロック１ａの位相が充分に一致しており、直接的に入力１と入力２を切り替えても誤動作が発生しない場合には、入力３を経由する切り替えは不要になる。
【００３６】
次に、セレクタ制御回路１４を説明する。このセレクタ制御回路１４は、セレクタ回路１５を制御するセレクト信号１ｆを出力するものであり、ステートマシン１４１と組合せ回路１４２から構成される。また、セレクタ制御回路１４は条件入力１と条件入力２を有し、条件入力１にはロック検出回路１２からのアンロック信号１ｃが入力され、条件入力２にはカウンタ回路１３からのアンダーフロー信号１ｄが入力される。また、セレクタ制御回路１４のクロック入力１４Ａには、入力クロック１ａが入力される。そして、ステートマシン１４１には、条件入力１からアンロック信号１ｃが入力され、条件入力２からアンダーフロー信号１ｄが入力され、クロック入力１４Ａから入力クロック１ａが入力される。また、上記組合わせ回路１４２には、条件入力１からアンロック信号１ｃが入力され、ステートマシン１４１からステート信号としてのステートマシン出力１ｅが入力される。
【００３７】
図３に、上記ステートマシン１４１の状態遷移図を示し、図５に、組合せ回路１４２の真理値表を示す。
【００３８】
図３に示すように、アンロック信号１ｃがノンアクティブ‘０’であり、ＰＬＬ回路１１が安定に動作しているロック状態の期間においては、ステートマシン１４１はステート０にある。したがって、ステートマシン出力１ｅの値は、“００”である。したがって、図５に示す真理値表から、組合わせ回路１４２がセレクト出力１４Ｂに出力するセレクト信号１ｆの値も、“００”である。これにより、セレクタ回路１５は、図６に示す真理値表にしたがって、入力１を選択し、出力１５ＤにＰＬＬクロック１ｂを出力する。これが、図２のタイミングチャートにおける時刻Ａよりも以前の状態に相当する。
【００３９】
次に、図２に示す時刻Ａで、アンロック信号１ｃがノンアクティブからアクティブに変化したとすると、直ちに組合せ回路１４２によりセレクト信号１ｆの値が“０１”に変化する。これにより、セレクタ回路１５は、入力３を選択し、出力１５Ｄから出力する出力クロック１ｇは固定値‘０’となるので、後段の論理回路１６へのクロック供給が停止されることとなる。これが、図２に符号２０２と符号２０３で示す矢印の状態に相当する。
【００４０】
ステートマシン１４１は同期式であり、クロック入力１４Ａから動作クロックとして入力クロック１ａが入力されているので、時刻Ａで、アンロック信号１ｃがノンアクティブからアクティブに変化したときに、ステートは０に留まっている。しかし、次の入力クロック１ａの立上がり（時刻Ｂ）で、ステートマシン１４１はステート１に移行する。このステート１では、図２の矢印２０１で示すように、ステートマシン１４１の出力１ｅの値は“０１”となるが、図５の真理値表に示すように、セレクト信号１ｆの値は“０１”であり、時刻Ａの状態から変化していない。
【００４１】
図２の時刻Ｂの入力クロック１ａの立ち上がりでは、ステートマシン１４１がステート１に移行すると同時に、矢印２００で示すように、カウンタ回路１３が動作を開始する。そして、カウンタ回路１３のカウント値が０までデクリメントされた図２の時刻Ｃにおいて、アンロック信号１ｃがアクティブなので、矢印２１０で示すように、アンダーフロー信号１ｄがアクティブになる。
【００４２】
そして、図２の時刻Ｃにおいて、アンロック信号１ｃがアクティブなので、ステートマシン１４１は、次の入力クロック１ａの立ち上り（つまり、時刻Ｄ）でステート２に移行し、矢印２１１で示すように、ステートマシン出力１ｅの値は“１１”となる。また、矢印２１２で示すように、セレクト信号１ｆの値も“１１”となる。これにより、セレクタ回路１５は、択一的に入力２を選択し、出力１５Ｄから出力クロック１ｇとして入力クロック１ａを出力する（図２の矢印２１３参照）。
【００４３】
このように、この実施形態では、ＰＬＬ回路１１のロック外れ（アンロック）の状態が所定の期間（カウンタ回路１３のカウント値が初期値Ｆから０までデクリメントされるまでの期間）を超えて長期間に渡る場合もしくはロック状態に復帰できない場合にのみ、クロック発生回路１０の出力クロック１ｇをＰＬＬクロック１ｂから、入力３の論理値‘０’を経由して、入力クロック１ａに切替える動作をする。
【００４４】
したがって、この実施形態では、例えば、ＰＬＬ回路１１のアンロック状態（ロック外れ）が突発的な所定の期間以下の短期間だけ発生して復帰する場合には、セレクタ回路１５は、出力１５Ｄの出力を固定値０から、ＰＬＬクロック１ｂに戻し、入力クロック１ａに切り替えない。
【００４５】
図２に示すように、この実施形態では、時刻Ａで中断していたＰＬＬクロック１ｂからなる出力クロック１ｇの供給が、時刻Ｄにおいて、入力クロック１ａからなる出力クロック１ｇとして供給が開始され、後段の論理回路１６が動作を再開する。この入力クロック１ａは、ＰＬＬクロック１ｂに比較すれば周波数が低い。したがって、入力クロック１ａが入力されている論理回路１６の動作速度は、ＰＬＬクロック１ｂが入力されている場合に比べて遅いが、誤動作のリスクはない。このように、ＰＬＬ回路１１がロック外れ状態に陥った際の適切な非常処理を実行できるのは大きなメリットである。
【００４６】
次に、図２の時刻Ｅにおいて、ＰＬＬ回路１１が、再び、ロック状態となり、アンロック信号１ｃがノンアクティブとなった場合には、次の入力クロック１ａの立ち上り（時刻Ｆ）で、ステートマシン１４１がステート３に移行し、矢印２２２で示すように、セレクト信号１ｆの値は“１０”となる。これにより、セレクタ回路１５は、入力３を択一的に選択して、出力１５Ｄから固定値０を出力する（図２の矢印２２３参照）。
【００４７】
更に、図２の時刻Ｇにおいて、次の入力クロック１ａの立ち上りにて、ステートマシン１４１は無条件でステート０に移行し、矢印２３０で示すように、セレクト信号１ｆの値は“００”となり、セレクタ回路１５は入力１を択一的に選択する。これにより、セレクタ回路１５が出力１５Ｄから出力する出力クロック１ｇは、再びＰＬＬクロック１ｂとなる（図２の矢印２３１参照）。
【００４８】
このように、この実施形態では、ＰＬＬ回路１１がアンロック状態（ロック外れ）を脱してロック状態に移行し、出力クロック１ｇが入力クロック１ａからＰＬＬクロック１ｂに復帰する際に、入力クロック１ａの１周期分（図２の時刻Ｆから時刻Ｇまでの期間）だけ、出力クロック１ｇが停止される。このように、出力クロック１ｇが入力クロック１ａからＰＬＬクロック１ｂに復帰する際に、出力クロック１ｇが停止される期間を設けることで、例えば、ＰＬＬクロック１ｂに比べて非常に短いパルスが発生するようなことがなく、後段の論理回路１６の誤動作を防止して、論理回路１６の安定な動作を保証できる。
【００４９】
以上のように、この実施形態のクロック発生回路１０によれば、ＰＬＬ回路１１にてロックが外れたアンロック状態に陥っても、所定のクロック停止期間を経由して、出力クロック１ｇから論理回路１６に入力クロック１ａが供給されるので、後段の論理回路１６が停止したままになることはない。
【００５０】
尚、上記実施形態では、カウンタ回路１３をダウンカウンタで構成して検出信号としてアンダーフロー信号を出力したが、カウンタ回路をアップカウンタで構成して、アップカウンタのカウント値が所定値までインクリメントしたときに、アンロック信号１ｃがアクティブであれば、検出信号としてのオーバーフロー信号をアクティブにするようにしてもよい。
【００５１】
【発明の効果】
以上より明らかなように、この発明のクロック発生回路によれば、ＰＬＬ回路がアンロック状態にある期間が所定値を越えた場合に、ＰＬＬクロックに替えて、従来のような予備の発振子ではなく、ＰＬＬ回路への入力クロックを出力するから、予備の発振子を発振させる回路を追加する必要がなくなる。また、ＰＬＬ回路がアンロックの状態にある期間が所定値を越えない場合には、ＰＬＬクロックから入力クロックへの切り替えは行なわれないから、従来のような頻繁なクロック切り替えの発生を回避して、後段の回路の動作を不安定にすることもなくなる。
【００５２】
したがって、この発明によれば、予備の発振子を発振させる回路を追加することなく、所定期間を越えたクロック出力の停止を回避できると共に、ＰＬＬ回路のロック外れが発生しても、所定期間内の短期間にロック状態へと復帰する場合にはクロックの切換えを行わないから、後段の回路を正常に動作させることができる。
【図面の簡単な説明】
【図１】この発明のクロック発生回路の実施形態の構成を示すブロック図である。
【図２】上記実施形態のクロック発生回路の動作を説明するためのタイミングチャートである。
【図３】上記実施形態のセレクタ制御回路の動作を説明するための状態遷移図である。
【図４】図４（ａ）は図１のクロック発生回路１０において、セレクタ回路１５に入力３を設けない場合には、出力クロック１ｇに非常に短いパルスが発生することを示すタイミングチャートであり、図４（ｂ）は図１のクロック発生回路１０において、セレクタ回路１５に入力３を設けた場合には、出力クロック１ｇに非常に短いパルスが発生しないことを示すタイミングチャートである。
【図５】図１のセレクタ制御回路１４の動作を説明するための真理値表である。
【図６】図１のセレクタ回路１５の動作を説明するための真理値表である。
【符号の説明】
１０  クロック発生回路
１１  ＰＬＬ回路
１２  ロック検出回路
１３  カウンタ回路
１４  セレクタ制御回路
１４１  ステートマシン
１４２  組合せ回路
１５  セレクタ回路
１６  論理回路
１ａ  入力クロック
１ｂ  ＰＬＬクロック
１ｃ  アンロック信号
１ｄ  アンダーフロー信号
１ｅ  ステートマシン出力
１ｆ  セレクト信号
１ｇ  出力クロック
１ｈ  １３カウンタ回路のカウント値
Ａ  アンロック信号１ｃが‘０’から‘１’に変化した時刻
Ｂ  カウンタ回路１３がダウンカウント動作を開始した時刻
Ｃ  アンダーフロー信号１ｄが‘０’から‘１’に変化した時刻
Ｄ  セレクト回路１５の出力が入力クロック１ａに切替えられた時刻
Ｅ  アンロック信号１ｃが‘１’から‘０’に変化した時刻
Ｆ  セレクト回路１５の出力が入力３＝‘０’に切替えられた時刻
Ｇ  セレクト回路１５の出力が入力１＝ＰＬＬクロック１ｂに切替えられた時刻
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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