(57)【要約】【課題】  ホール測定法やCV測定法を用いてキャリア密度を求める方法とは異なり、正確、且つ簡便にデバイスのドーパント活性化率を求める新たな方法を提供する。そして、本発明は求められた活性化率を基に、適切なしきい値電圧制御、つまりドーズ量の制御を行ったデバイスの製造方法を提供する。【解決手段】  本発明者は、デバイスのしきい値電圧とフラットバンド電圧から半導体膜の活性化されたドーパント密度（第１のドーパント密度）を求め、SIMS分析から求めた添加されたドーパント密度（第２のドーパント密度）との比からドーパント活性化率を求める方法を導きだした。本発明により、デバイスのチャネル形成領域や不純物領域のドーパント活性化率を簡便に求めることができる。【選択図】  図１
2004186677.tif 000002
【特許請求の範囲】
【請求項１】
半導体素子を評価する方法において、
前記半導体素子のゲート電圧に対するドレイン電流特性を測定し、前記ゲート電圧に対するドレイン電流特性からしきい値電圧及びフラットバンド電圧を求めるステップと、
前記しきい値電圧及び前記フラットバンド電圧から活性化されたドーパント密度を求めるステップと、
前記半導体素子の注入されたドーパント密度を求めるステップと、を有することを特徴とする半導体素子の評価方法。
【請求項２】
半導体素子を評価する方法において、
前記半導体素子のゲート電圧に対するドレイン電流特性を測定し、前記ゲート電圧に対するドレイン電流特性からしきい値電圧及びフラットバンド電圧を求めるステップと、
前記しきい値電圧及び前記フラットバンド電圧から活性化されたドーパント密度を求めるステップと、
前記半導体素子の注入されたドーパント密度を求めるステップと、
前記活性化されたドーパント密度と前記注入されたドーパント密度とからドーパント活性化率を求めるステップと、を有することを特徴とする半導体素子の評価方法。
【請求項３】
請求項１又は２において、二次イオン質量分析法分析により前記半導体素子の注入されたドーパント密度を求めることを特徴とする半導体素子の評価方法。
【請求項４】
請求項１乃至３のいずれか一において、前記半導体素子のチャネル形成領域における前記活性化されたドーパント密度及び前記注入されたドーパント密度を求めることを特徴とする半導体素子の評価方法。
【請求項５】
請求項１乃至３のいずれか一において、前記半導体素子の不純物領域における前記活性化されたドーパント密度及び前記注入されたドーパント密度を求めることを特徴とする半導体素子の評価方法。
【請求項６】
デバイスを構成する半導体素子のゲート電圧に対するドレイン電流特性を測定する手段と、
前記ゲート電圧に対するドレイン電流特性から活性化されたドーパント密度を算出する手段を有するコンピュータと、
前記半導体素子における注入されたドーパント密度を測定する手段と、
を有するデバイスの設計管理システムであって、
前記コンピュータは、前記活性化されたドーパント密度及び前記注入されたドーパント密度からドーパント活性化率を算出し、前記ドーパント活性化率からドーズ量を決定する機能を有することを特徴とするデバイスの設計管理システム。
【請求項７】
デバイスを構成する半導体素子のゲート電圧に対するドレイン電流特性を測定し、しきい値電圧とフラットバンド電圧を求める手段と、
前記しきい値電圧及びフラットバンド電圧と、ドーパント活性化率とから活性化されたドーパント密度を算出する手段を有するコンピュータと、
を有するデバイスの設計管理システムであって、
前記コンピュータは、前記ドーパント活性化率及び前記活性化されたドーパント密度からドーズ量を決定する機能を有することを特徴とするデバイスの設計管理システム。
【請求項８】
デバイスを構成する半導体素子における注入されたドーパント密度を測定する手段と、
前記注入されたドーパント密度と、ドーパント活性化率からしきい値電圧及びフラットバンド電圧を算出する手段を有するコンピュータと、
を有するデバイスの設計管理システムであって、
前記コンピュータは、前記ドーパント活性化率と、しきい値電圧及びフラットバンド電圧とからドーズ量を決定する機能を有することを特徴とするデバイスの設計管理システム。
【請求項９】
絶縁表面上に半導体膜を形成し、
前記半導体膜を結晶化し、
前記結晶化された半導体膜にドーパントを注入し、
前記ドーパントが注入された半導体膜を活性化する半導体素子の作製方法において、
前記半導体膜のチャネル形成領域のドーパント活性化率を求め、前記活性化率に基づいて決定されたドーズ量のドーパントを注入することを特徴とする半導体素子の作製方法。
【請求項１０】
絶縁表面上に半導体膜を形成し、
前記半導体膜を結晶化し、
前記結晶化された半導体膜にドーパントを注入してソース領域及びドレイン領域を形成し、
前記ドーパントが注入された半導体膜を活性化する半導体素子の作製方法において、
前記ソース領域又は前記ドレイン領域のドーパント活性化率を求め、前記活性化率に基づいて決定されたドーズ量のドーパントを注入することを特徴とする半導体素子の作製方法。
【請求項１１】
半導体素子へのドーズ量制御するコンピュータを、
前記半導体素子のしきい値電圧及びフラットバンド電圧からドーパント活性化率を算出させる演算手段、
前記演算手段から得られるドーパント活性化率に基づいて所定のドーズ量を設定する設定手段、として機能させるためのドーズ量制御プログラム。
【請求項１２】
半導体素子へのドーズ量制御するコンピュータを、
前記半導体素子のしきい値電圧及びフラットバンド電圧からドーパント活性化率を算出させる演算手段、
作製条件の異なる複数の半導体素子において、前記演算手段により求められたドーパント活性化率を記録する記憶手段、
前記記憶手段から、所定の半導体素子のドーパント活性化率を選択する判断手段、
前記判断手段により選択されたドーパント活性化率に基づいてドーズ量を設定する設定手段、として機能させるためのドーズ量制御プログラム。
【請求項１３】
請求項１１又は１２において、前記演算手段は
Vth-Vfb=(e・ni/Cox)(Nd/ni)・[(4ε0・εSi・kT)/(e2・(Nd/ni)・ni)・ln(Nd/ni)] 1/2+(2kT/e)・ln(Nd/ni) 
（但し、Vth：しきい値電圧、Vfb：フラットバンド電圧、e：電子の電荷、ni：真性キャリア密度、Cox：半導体素子の絶縁膜容量、Nd：活性化されたドーパント密度、ε0：真空の誘電率、εSi：半導体の比誘電率、k ：ボルツマン定数、Ｔ：絶対温度である）から活性化されたドーパント密度を求め、前記活性化されたドーパント密度と注入されたドーパント密度とからドーパント活性化率を求める機能を有することを特徴とするドーズ量制御プログラム。
【請求項１４】
請求項１１又は１２において、前記演算手段は
Vth-Vfb=(e・(Nd/ni)・ni・tSi)/Cox+(2kT/e) ・ln(Nd/ni)
（但し、Vth：しきい値電圧、Vfb：フラットバンド電圧、e：電子の電荷、ni：真性キャリア密度、tSi：活性層の厚さ、Cox：半導体素子の絶縁膜容量、Nd：活性化されたドーパント密度、k ：ボルツマン定数、Ｔ：絶対温度である）から活性化されたドーパント密度を求め、前記活性化されたドーパント密度と注入されたドーパント密度とからドーパント活性化率を求める機能を有することを特徴とするドーズ量制御プログラム。
【請求項１５】
半導体素子へのドーズ量制御するコンピュータを、
前記半導体素子のしきい値電圧及びフラットバンド電圧からドーパント活性化率を算出させる演算手段、
前記演算手段から得られるドーパント活性化率に基づいて所定のドーズ量を設定する設定手段、
前記設定手段により設定されたドーズ量を出力する手段、として機能させるためのドーズ量制御プログラムを記録したコンピュータ読み取り可能な記録媒体。
【請求項１６】
半導体素子へのドーズ量制御するコンピュータを、
前記半導体素子のしきい値電圧及びフラットバンド電圧からドーパント活性化率を算出させる演算手段、
作製条件の異なる複数の半導体素子において、前記演算手段により求められたドーパント活性化率を記録する記憶手段、
前記記憶手段から、所定の半導体素子のドーパント活性化率を選択する判断手段、
前記判断手段により選択されたドーパント活性化率に基づいてドーズ量を設定する設定手段、として機能させるためのドーズ量制御プログラムを記録したコンピュータ読み取り可能な記録媒体。
【請求項１７】
請求項１５又は１６において、前記演算手段は
Vth-Vfb=(e・ni/Cox)(Nd/ni)・[(4ε0・εSi・kT)/(e2・(Nd/ni)・ni)・ln(Nd/ni)] 1/2+(2kT/e)・ln(Nd/ni) 
（但し、Vth：しきい値電圧、Vfb：フラットバンド電圧、e：電子の電荷、ni：真性キャリア密度、Cox：半導体素子の絶縁膜容量、Nd：活性化されたドーパント密度、ε0：真空の誘電率、εSi：半導体の比誘電率、k ：ボルツマン定数、Ｔ：絶対温度である）から活性化されたドーパント密度を求め、前記活性化されたドーパント密度と注入されたドーパント密度とからドーパント活性化率を求める機能を有することを特徴とするドーズ量制御プログラムを記録したコンピュータ読み取り可能な記録媒体。
【請求項１８】
請求項１５又は１６において、前記演算手段は
Vth-Vfb=(e・(Nd/ni)・ni・tSi)/Cox+(2kT/e) ・ln(Nd/ni)
（但し、Vth：しきい値電圧、Vfb：フラットバンド電圧、e：電子の電荷、ni：真性キャリア密度、tSi：活性層の厚さ、Cox：半導体素子の絶縁膜容量、Nd：活性化されたドーパント密度、k ：ボルツマン定数、Ｔ：絶対温度である）から活性化されたドーパント密度を求め、前記活性化されたドーパント密度と注入されたドーパント密度とからドーパント活性化率を求める機能を有することを特徴とするドーズ量制御プログラムを記録したコンピュータ読み取り可能な記録媒体。
【請求項１９】
半導体素子へのドーズ量を制御する装置であって、
前記半導体素子のしきい値電圧及びフラットバンド電圧、又はドーパント密度を入力する手段と、
前記しきい値電圧及び前記フラットバンド電圧からドーパント活性化率を算出させる演算手段と、
前記演算手段から得られるドーパント活性化率に基づいて所定のドーズ量を設定する設定手段と、
前記設定手段により設定されたドーズ量を出力する手段と、を有するドーズ量制御装置。
【請求項２０】
半導体素子へのドーズ量を制御する装置であって、
前記半導体素子の作製条件又は当該半導体素子を備えるデバイスの設計条件を入力する手段と、
測定する半導体素子のしきい値電圧及びフラットバンド電圧からドーパント活性化率を算出させる演算手段、
作製条件の異なる複数の半導体素子において、前記演算手段により求められたドーパント活性化率を記録する記憶手段と、
前記記憶手段から、所定の半導体素子のドーパント活性化率を選択する判断手段と、
前記判断手段により選択されたドーパント活性化率に基づいてドーズ量を設定する設定手段と、
前記設定手段により決定されたドーズ量を出力する手段と、を有するドーズ量制御装置。
【請求項２１】
請求項１９又は２０において、前記演算手段は
Vth-Vfb=(e・ni/Cox)(Nd/ni)・[(4ε0・εSi・kT)/(e2・(Nd/ni)・ni)・ln(Nd/ni)] 1/2+(2kT/e)・ln(Nd/ni) 
（但し、Vth：しきい値電圧、Vfb：フラットバンド電圧、e：電子の電荷、ni：真性キャリア密度、Cox：半導体素子の絶縁膜容量、Nd：活性化されたドーパント密度、ε0：真空の誘電率、εSi：半導体の比誘電率、k ：ボルツマン定数、Ｔ：絶対温度である）から活性化されたドーパント密度を求め、前記活性化されたドーパント密度と注入されたドーパント密度とからドーパント活性化率を求める機能を有することを特徴とするドーズ量制御装置。
【請求項２２】
請求項１９又は２０において、前記演算手段は
Vth-Vfb=(e・(Nd/ni)・ni・tSi)/Cox+(2kT/e) ・ln(Nd/ni)
（但し、Vth：しきい値電圧、Vfb：フラットバンド電圧、e：電子の電荷、ni：真性キャリア密度、tSi：活性層の厚さ、Cox：半導体素子の絶縁膜容量、Nd：活性化されたドーパント密度、k ：ボルツマン定数、Ｔ：絶対温度である）から活性化されたドーパント密度を求め、前記活性化されたドーパント密度と注入されたドーパント密度とからドーパント活性化率を求める機能を有することを特徴とするドーズ量制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子を有するデバイスに関する。詳しくは、半導体膜中のドーパントの密度や活性化率の評価方法に関し、これらを踏まえた半導体デバイスの設計管理システム（生産管理システム）を提供する。更に本発明は、コンピュータにドーパントの活性化率を求めさせ、ドーズ量を制御させるプログラムを提供する。
【背景技術】
【０００２】
電界効果型トランジスタ（以下、FETと表記する）、FETの一例である薄膜トランジスタ（以下、TFTと表記する）、その他の半導体素子において、しきい値電圧は動作点を決定する重要なパラメータである。このしきい値電圧は、注入されたドーパント（不純物）の活性化率（以下、ドーパント活性化率と表記する）やキャリアの濃度分布（以下、キャリア密度と表記する）に起因して決定される。
【０００３】
すなわち、半導体素子が所定の特性を得るためには、ドーパント活性化率やキャリア密度を制御することが必要となる。なおドーパント活性化率とは、半導体膜に注入されたドーパントの量と、実際に活性化されたドーパントの量との比で表される。またキャリア密度とは、実際にチャネル領域を流れるキャリアの量であり、印加電圧の有無によっても変化する。特に、ドーパント活性化率が１００％のとき、ドーパントの密度と、キャリア密度とは等しくなる。
【０００４】
従来、キャリア密度は、ホール測定法、CV測定法（容量測定法）、又はSIMS分析を用いて求めていた。
【０００５】
上記キャリア密度の測定方法であるSIMS分析を利用した例として、導電型不純物が導入された半導体膜の表面に、該表面に帯電が起こるような条件で一次イオンを照射し、表面から放出される特定のエネルギーを有する二次イオンの強度を一次イオンの照射時間の経過に従って順次測定して、二次イオンの強度に相当するキャリアの濃度と一次イオンの照射時間に対応する半導体膜のエッチング量とにより、半導体膜中の深さ方向のキャリア濃度分布を取得する方法があった（特許文献１参照）。
【０００６】
【特許文献１】特開平７−６６２５８
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかし上記のホール測定法では、TFTやSOIといった膜厚の薄い試料の測定は難しかった。これは膜厚が小さくなると膜の抵抗が上昇し、ホール電流が小さくなり、キャリア密度を求めることは非常に困難となるためである。また特にガラス基板上に形成された半導体素子の場合、基板を接地とする必要のあるCV測定法は使用できなかった。
【０００８】
更に、ホール測定法やCV測定法には、デバイスとは異なったある特定の測定用TEGを用意する必要があり、TEGのキャリア密度を測定していた。そして、TEGは実際のデバイスプロセスの熱履歴とは異なった条件で作製されるため、デバイス内のキャリア密度やドーパント活性化率とは異なってしまう可能性があった。
【０００９】
また実際のデバイスにおいて、キャリアに寄与するドーパント密度、つまり、活性化されたドーパント密度は、半導体膜が非晶質や多結晶のとき、膜中の欠陥密度が大きいため、半導体膜の状態によって大きく異なってしまった。
【００１０】
一方、欠陥密度の少ない単結晶ウェハでさえ、求められたキャリア密度が実際のデバイスの値と同じであるとは限らなかった。これは、ホール測定法、CV測定法、又はSIMS分析によってTEGのドーパントの活性化率が求められたとしても、デバイスが完成するまでの段階で幾つかの熱工程を経るため、デバイスの半導体膜中のドーパント活性化率とずれる可能性が高いためである。
【００１１】
またホール測定法やCV測定法を用いて精度良くキャリア密度を求めるためには、できるだけ大きな容量(CV測定の場合)やホール電流(ホール測定の場合)を測定する必要がある。そのため、ホール測定やＣＶ測定用のＴＥＧはデバイスから比べるとかなり大きなものになってしまった。その結果、得られるキャリア密度は広範囲な領域における平均値となり、微少領域のデバイスの値を評価することができなかった。
【００１２】
そこで本発明は、正確、且つ簡便にデバイスのドーパント活性化率を求める新たな方法を提供する。そして、本発明は求められた活性化率を基に、適切なしきい値電圧制御、つまりドーズ量の制御を行ったデバイスの製造方法を提供する。
【００１３】
また本発明は、ドーピング装置のドーピング量を適切な値とし、効率よく所望の特性を有するデバイスを設計する設計管理システム（生産管理システム）を提供する。
【００１４】
更に本発明は、実施者の経験に頼らず、短時間で、一定結果となるドーズ量を得ることができるプログラムを提供する。
【００１５】
なおデバイスとは、FETを代表とする半導体素子が複数集まり、ある機能を有するもの（シフトレジスタや駆動用トランジスタ等）を指す。そして複数のデバイスが集まり、液晶表示装置、EL表示装置、その他の表示装置を構成する。
【課題を解決するための手段】
【００１６】
以上の課題を鑑み本発明者は、デバイスのしきい値電圧とフラットバンド電圧から半導体膜の活性化されたドーパント密度（第１のドーパント密度）を求め、SIMS分析法（２次イオン質量分析法、Secondary Ion Mass Spectrometry）から求めた注入されたドーパント密度（第２のドーパント密度）との比からドーパント活性化率を求める方法を導きだした。
【００１７】
なおSIMS分析でなくとも、注入されたドーパント密度を求められる物理的分析手法や化学分析法を用いてもよい。例えばドーパントが注入された膜を剥がし、溶媒に溶かし、質量比により注入されたドーパント密度を求めることができる。
【００１８】
具体的に本発明は、デバイスのVg-Id（ゲート電圧に対するドレイン電流）曲線からしきい値電圧とフラットバンド電圧とを求める。そして、本発明の理論式を使って、活性化されたドーパント密度を変数とし、Vg-Id曲線から求めたしきい値電圧とフラットバンド電圧との差が所定の値と一致するようにドーパント密度を求める。これが活性化されたドーパント密度である。次いで、活性化されたドーパント密度を、SIMS分析から求める注入されたドーパント密度で割ることによりドーパント活性化率を求めることを特徴とする。
【００１９】
フラットバンド電圧とは、デバイスのVg-Id特性においてバンドがフラットになるときのゲート電圧で定義される。フラットバンド電圧からゲート電圧を正又は負に大きくしていくとバンドが反転に近づき電流が流れ出す。従って、フラットバンド電圧はVg-Id曲線のオフ電流とオン電流との変極点とみなすことができる。
【００２０】
なお、本発明により求められるドーパント活性化率は半導体膜、すなわち、チャネル領域だけでなく、ソース領域、ドレイン領域、又はLDD領域など（合わせて不純物領域と表記する）において求めることができる。例えば、ＬＤＤ領域のドーパント活性化率は以下のようにして求めることができる。
【００２１】
まず、半導体膜にＬＤＤ領域と同等のドーパントの注入を行う。例えば、絶縁膜を半導体膜上に成膜した後に、ドーパントの注入を行い、その後、半導体膜上の絶縁膜をエッチング除去し、半導体膜を所望の大きさの素子となるようにパターニングし、ゲート絶縁膜とゲート電極を半導体膜上に形成し半導体素子を作製すればよい。
【００２２】
そして、作製された半導体素子のVg-Id曲線からしきい値電圧とフラットバンド電圧を求め、ＬＤＤ領域の活性化されたドーパント密度を求めることができる。更に、SIMS分析データと併せればソース領域又はドレイン領域におけるドーパントの活性化率を求めることができる。
【００２３】
また本発明の理論式から得られたドーパント活性化率等をデータベース化してもよい。そして、デバイスを構成する半導体素子のチャネル領域や、不純物領域のしきい値電圧及びフラットバンド電圧と比較することにより、注入されたドーパント密度の情報を得ることができる。また逆に、注入されたドーパント密度とドーパント活性化率により、しきい値電圧及びフラットバンド電圧を見積もることもできる。このようにデータベース化することにより、複数のサンプルから所定のドーズ量を設定していた従来の方法と比べ、ドーズ量を素早く設定することが可能となる。
【００２４】
このような本発明の評価方法により、デバイスのチャネル領域や不純物領域のドーパント活性化率を簡便に求めることができる。すなわち本発明により、測定用TEGでなく、デバイスの半導体素子を測定することが可能となる。またデバイスにおいて、数μｍオーダーの領域のドーパント活性化率を求めることができるため微少領域のデバイスの値や、その値のバラツキも調べることが可能となる。そして本発明の測定方法は、膜厚の小さいデバイスにおいても評価することが可能となる。
【００２５】
そして更に本発明は、求めたドーパント活性化率を基にして、適切なドーピング量（ドーズ量、注入量）を決定するデバイスの設計管理システムを行うことができる。例えば、最もドーパント活性化率が高くなるドーパント密度が得られ、このときのドーズ量をドーピング装置へフィードバックすることができる。更には、ドーピング装置の修理や立ち上げ時にも、ドーパント活性化率を利用し、ドーズ量の微調整を行うともできる。
【００２６】
なお評価する目的に応じて、ドーパント活性化率や活性化されたドーパント密度を利用すればよい。例えば、半導体膜の結晶化状態を評価する場合ドーパント活性化率を利用し、ドーズ量を求める場合は活性化されたドーパント密度から求めればよい。但し、単にドーズ量を設定するのみでは活性化の温度や時間を考慮していないことが考えられるため、効率よくドーピング（不純物注入）を行うためには、ドーパント活性化率を使用する方が好ましい。
【００２７】
そして適切なドーズ量に制御して形成された本発明のデバイスは、従来のドーピング装置で作製したデバイスと比べ、高い電気特性を有することができる。特に本発明のデバイス設計管理システムにより、しきい値電圧のバラツキが低減されたデバイスを提供することができる。すなわち本発明により、量産効率よく製品を製造することが可能となる。
【００２８】
また更に、同一基板内の半導体素子間でのしきい値電圧のバラツキを低減することもできる。これは活性化率が低い場合、半導体素子が受けるしきい値電圧のバラツキの要因（加熱工程等）の影響を受けやすいが、本発明を用いドーパント活性化率をある程度高く制御することにより、しきい値電圧のバラツキの要因の影響を低減することができるためである。
【００２９】
また、本発明の方法は、システム又はプログラムとして把握することも可能である。そして、プログラムはハードディスク、ＣＤ−ＲＯＭ、光記録装置又は磁気記憶装置等のコンピュータ読み取り可能な記録媒体に記録できる。
【００３０】
なお、半導体素子とは、TFTやFETを代表とする電界効果型トランジスタや、バイポーラトランジスタ等の接合型トランジスタが含まれる。但し接合型トランジスタの場合、測定用の電界効果型トランジスタが必要となる。
【００３１】
以上のように本発明は、半導体素子の電気特性の安定性、及び信頼性の向上を得る正確且つ簡便な評価方法を提供することができる。そして、本発明のデバイスを備えた信頼性の高い液晶表示装置、EL表示装置、その他の表示装置を提供することができる。
【発明の効果】
【００３２】
本発明による新たな半導体素子の評価方法により、簡便にデバイスのドーパント活性化率を求めることができる。そして、得られたドーパント活性化率から、適切なしきい値電圧制御、つまりドーズ量の制御を行ったデバイスの作製方法を提供することができる。
【００３３】
また本発明により、ドーピング装置のドーズ量を適切な値とすることができるため、効率よく所望の特性を有するデバイスを提供することができる。更に本発明は、該デバイスの設計管理システムを提供することができる。
【００３４】
更に本発明は、実施者の経験に頼らず、一定結果を短時間でドーズ量を得ることができるプログラム又はコンピュータ読み取り可能媒体を提供することができる。
【発明を実施するための最良の形態】
【００３５】
（実施の形態１）
本実施の形態では、本発明の理論式について、まず活性層の膜厚が比較的大きい場合に成り立つ部分空乏型FETを例にして説明する。ただし部分空乏とは、強反転状態においても活性層が部分的にしか空乏化しない状態をいう。
【００３６】
FETのしきい値電圧、フラットバンド電圧をそれぞれVth、Vfbとおく。また、FETの絶縁膜容量をCox、空乏層に蓄えられる電荷をQとおく。更に表面ポテンシャルをVsとおく。このとき次式がなりたつ。
【００３７】
Vg-Vfb=Q/Cox+ Vs              (1)
【００３８】
ここで、VgはFETのゲート電極に印加する電圧を表す。この式からVg=Vthのとき次式が成り立つ。
【００３９】
Vth=Vfb+Q/Cox+ Vs              (2)
【００４０】
Q=e・Nd・Wmax                  (3)
【００４１】
Vs =(e・Nd・Wmax2)/(2ε0・εSi)=2Vf         (4)
【００４２】
ただし、Ndは活性化されたドーパント密度を表し、eは電子の電荷を表す。また、Wmax は空乏層幅を表す。また、ポテンシャルVfは絶縁膜界面から離れたバルク領域におけるフェルミレベルEfと真性フェルミレベルEiとの差で与えられ、(5)式のように表される。
【００４３】
Vf=(Ef−Ei)/e                (5)
【００４４】
更にniを真性キャリア密度とおけば次式が成り立つ。
【００４５】
Nd=ni・exp((Ef-Ei)/kT)          (6)
【００４６】
(4)、(5)、(6)式より次式が導かれる。
【００４７】
Vs =(2kT/e)・ln(Nd/ni)=(e・Nd・Wmax2)/(2ε0・εSi)           (7)
【００４８】
ただし、ε0とεSiはそれぞれ真空の誘電率と半導体の比誘電率を表す。(7)式からWmaxは次式のようになる。
【００４９】
Wmax=[(4ε0・εSi・kT)/(e2・Nd)・ln(Nd/ni)]1/2          (8)
【００５０】
よって(2)、(3)、(7)、(8)式より次式が得られる。
【００５１】
Vth-Vfb=(e・Nd/Cox)・[(4ε0・εSi・kT)/(e2・Nd)・ln(Nd/ni)]1/2+(2kT/e)・ln(Nd/ni)          (9)
【００５２】
(9)式からわかるように、VthとVfbが与えられれば活性化されたドーパント密度Ndを求めることができる。ただし、(9)式は解析的には解けないので数値計算により解かなければならない。また、Ndとniは指数で表される大きな値であるため、数値計算の際は次式のように変形すると変数の次数が下がり計算が容易になる。
【００５３】
Vth-Vfb=(e・ni/Cox)(Nd/ni)・[(4ε0・εSi・kT)/(e2・(Nd/ni)・ni)・ln(Nd/ni)]1/2+(2kT/e)・ln(Nd/ni)     (10)
【００５４】
実際の計算では、Nd/niを変数として(10)式の左辺と右辺が等しくなるようにNd/niを決める。
【００５５】
次に活性層の膜厚が小さい場合に成り立つ完全空乏型FETにおける本発明の理論式について説明する。完全空乏型では反転状態での空乏層の幅は活性層の厚さに等しい。そこで活性層の厚さをtSiとおくと完全空乏型FETの場合には次式が成り立つ。
Vth-Vfb=(e・Nd・tSi)/Cox+2Vf=(e・(Nd/ni)・ni・tSi)/Cox+(2kT/e) ・ln(Nd/ni)                    (11)
【００５６】
以上、活性層の膜厚に応じて計算式を変える必要がある。なお、部分空乏型か完全空乏型かの判断は次式を用いておおよその判断をすることができ、tSi > [(4ε0・εSi・Vf)/(e・Nd)]1/2が成り立てば部分空乏型、tSi < [(4ε0・εSi・Vf)/(e・Nd)]1/2が成り立てば完全空乏型と考えることができる。
【００５７】
このように半導体素子のしきい値電圧とフラットバンド電圧との差から活性化されたドーパント密度（Nd）を求めることができ、そして注入されたドーパント密度（Nc）とからドーパント活性化率を求めることができる。なお実際の半導体素子について活性化されたドーパント密度を得るには、上記式において補正項を考慮する場合もある。
【００５８】
また、計算に必要なしきい値電圧VthはFETのVg-Id曲線から求めることができる。グラデュアルチャネル近似から飽和領域でのドレイン電流は次式で与えられる。
【００５９】
Id=(W/２L)・Cox・uFE・(Vg-Vth)2          (12)
【００６０】
また、WとLはそれぞれチャネル領域の幅と長さを表す。そしてCoxとuFEは絶縁膜容量と電界効果移動度を表す。(12)式からわかるように、(12)式の両辺に平方をとればIdの平方とVgは線形な関係にある。そしてこの線形な直線とx軸との交点がしきい値電圧Vthを与える。
【００６１】
上記の式と、デバイスの電気特性（Vg-Id曲線）から求まるしきい値電圧（Vth）及びフラットバンド電圧（Vfb）より、活性化されたドーパント密度（Nd）が決定される。そしてSIMS分析から求まる注入されたドーパント密度Ncとによりドーパント活性化率（Nd/Nc）を簡便に求めることができる。
【００６２】
また本発明より求められたドーパント活性化率やその加熱条件、ドーピング条件をデータベース化しておき、しきい値電圧及びフラットバンド電圧が得られた測定試料に対して、注入されたドーパント密度（Nc）を求めることもできる。
【００６３】
また更に、注入されたドーパント密度（Nc）が得られた測定試料に対して、測定した試料を基に作製されるFETのしきい値電圧及びフラットバンド電圧を求めることもできる。但し、各測定試料において加熱条件やドーピング条件が同一であることが必要である。
【００６４】
なお、本実施の形態では一例としてFETを用いて説明したが、本発明の理論式が成立するデバイスであればよく、例えばTFTであってもよい。
【００６５】
（実施の形態２）
本実施の形態では、実施の形態１のように求められたドーパント活性化率を、デバイスを作製する工程にフィードバックする設計管理システムについて、図１を用いて説明する。
【００６６】
図１（Ａ）、（Ｂ）はそれぞれ、設計管理システムの構成図、設計管理システムのフローチャートを示す。
【００６７】
まず、デバイスとなる半導体素子を作製し、該デバイスを測定試料１０１とし、Vg-Id特性測定器１０２及びSIMS分析装置１０３により測定を行う。そして、Vg-Id特性より求められたしきい値電圧（Vth）及びフラットバンド電圧（Vfb）とを、コンピュータ１０５へ入力し、本発明の理論式に基づいて活性化されたドーパント密度（Nd）を算出させる。そして更に、SIMS分析から求められた注入されたドーパント密度（Nc）と、理論式から求められた活性化されたドーパント密度（Nd）とにより、コンピュータにドーパント活性化率を算出させる。
【００６８】
次いで、求められたドーパント活性化率に基づいて、しきい値電圧を考慮した最適なドーズ量（例えば、最も活性化率の高いドーズ量）を決定し、そのドーズ量となるようドーピング装置１０６を制御する。すなわち、ドーパント活性化率をフィードバックし、ドーピング装置のドーズ量を設定する。
【００６９】
更に、コンピュータ１０５とドーピング装置１０６との間にデバイスシミュレーターを設けてもよい。デバイスシミュレーターは、回路に必要とされるデバイスサイズを計算するため、チャネル領域、ソース領域又はドレイン領域の活性化されたドーパント密度（Nd）を入力する必要がある。そして活性化されたドーパント密度（Nd）は、しきい値電圧とフラットバンド電圧から求めることができる。また、デバイスの信頼性の向上に必要なLDD部のドーパント密度をデバイスシミュレーターで計算し、所望の値になるようなドーズ量をデータベース用のパソコンから検索し、そして得られたドーズ量をドーピング装置へ送れば信頼性の高いデバイスを効率良く作製することが可能となる。
【００７０】
また本実施の形態の設計管理システムは、チャネル領域及び不純物領域のいずれのドーパント活性化率を用いても実施することができる。
【００７１】
このように、ドーパント活性化率からドーズ量を決定することにより、最適なしきい値電圧に制御されたデバイスを効率よく作製することができる。
【００７２】
（実施の形態３）
本実施の形態では、実施の形態２とは異なり、ドーパント活性化率をデータベース化して蓄積している場合の設計管理システムについて、図２を用いて説明する。
【００７３】
図２（Ａ）は、設計管理システムの構成図を示し、図２（Ｂ）は設計管理システムのフローチャートを示す。また本実施の形態は、測定試料に対して、Vg-Id特性測定を行ったか、SIMS分析を行ったかにより、二つの経路（i）、（ii）に分けられる。
【００７４】
最初に経路（i）について説明する。まず、半導体素子を有する測定試料Ａ２０１に対して、Vg-Id特性測定器２０２を用いて測定を行う。そしてコンピュータ２０５に、得られたしきい値電圧及びフラットバンド電圧とから、活性化されたドーパント密度（Nd）を算出させる。そして、蓄積されているドーパント活性化率と、活性化されたドーパント密度（Nd）をコンピュータ２０５に比較させる。その結果、測定試料Ａ２０１の注入されたドーパント密度（Nc）が求められる。
【００７５】
そして、得られる注入されたドーパント密度（Nc）及びそのときのドーパント活性化率に基づき、ドーピング装置のドーズ量を制御する。すなわち、注入されたドーパント密度（Nc）をフィードバックし、ドーピング装置のドーズ量を設定する。
【００７６】
また経路（ii）は、半導体素子を有する測定試料Ｂ２１１に対して、SIMS分析装置２０３を使用して測定を行う場合である。SIMS分析により得られる注入されたドーパント密度（Nc）と、蓄積されているドーパント活性化率とをコンピュータ２０５に比較させる。その結果、測定試料Ｂ２１１の活性化されたドーパント密度（Nd）、しきい値電圧又はフラットバンド電圧が求められる。
【００７７】
そして、得られる活性化されたドーパント密度（Nd）及びそのときのドーパント活性化率に基づき、ドーピング装置のドーズ量を制御する。すなわち、しきい値電圧及びフラットバンド電圧をフィードバックし、ドーピング装置のドーズ量を設定する。
【００７８】
なお、実施の形態１と同様にコンピュータ２０５とドーピング装置２０６との間にデバイスシミュレーターを設けてもよい。
【００７９】
以上のように、複数の半導体素子における、しきい値電圧、フラットバンド電圧、それぞれのドーパント密度（Nd、Nc）及びドーパント活性化率をデータベース化することができる。その結果、半導体素子に対してVg-Id特性測定及びSIMS分析のいずれかを行えば、最適なドーズ量を決定することが可能となる。
【００８０】
（実施の形態４）
本実施の形態では、ドーズ量を制御するためのコンピュータシステムに関して、図３を用いて説明する。
【００８１】
なお、コンピュータは、パーソナルコンピュータ、ワークステーション、メインフレームコンピュータ等各種のコンピュータが含まれる。そしてコンピュータは中央演算処理装置（ＣＰＵ）、主記憶装置（メインメモリ：ＲＡＭ）、コプロセッサ、画像アクセラレータ、キャッシュメモリ、入出力制御装置（Ｉ／Ｏ）等、一般的なコンピュータに備えられるハードウェア手段を備えている。また、ハードディスク装置等の外部記憶装置、インターネット等の通信手段を備えることができる。
【００８２】
図３は、コンピュータシステムの構成図を示し、端末３０１と、ドーピング装置３０２と、コンピュータ３１１と、測定手段３２１とを有している。
【００８３】
端末３０１は、半導体素子の作製条件やデバイスの設計条件等を入力する手段を有している。なお端末３０１は、携帯情報端末（ＰＤＡ）や、コンピュータ等を利用すればよい。そして、端末３０１とドーピング装置３０２は、デバイスを作製する場所（例えばクリーンルーム）に設けられている。
【００８４】
コンピュータ３１１は、測定手段３２１から入力されるしきい値電圧（Vth）、フラットバンド電圧（Vfb）及び注入されたドーパント密度（Nc）とからドーズ量を算出する手段（演算手段３１２）と、演算手段から得られるドーズ量をドーピング装置に設定する手段（設定手段３１５）と、を有している。なおコンピュータ３１１は、ドーズ量を印刷や表示により出力することもできる出力手段を有している。
【００８５】
またコンピュータ３１１は、演算手段３１２から得られた各しきい値電圧（Vth）、フラットバンド電圧（Vfb）、注入されたドーパント密度（Nc）、半導体素子の作製条件、デバイスの設計条件等を記録する記憶手段３１３を有していてもよい。
【００８６】
更にコンピュータ３１１は、半導体素子の作製条件やデバイスの設計条件等に基づき、記憶手段３１３から適切なドーズ量を選択する判断手段３１４を有していてもよい。更に好ましくは、記憶手段３１３に各ドーピング装置の固有条件を記録しておき、判断手段３１４により最良なドーズ量を選択させるとよい。
【００８７】
そしてコンピュータ３１１は、デバイスを作製する場所に設けても、別の場所に設けてもよい。別の場所に設けるときは、端末３０１での各条件を、ネットワークを介して判断手段３１４へ入力すればよい。
【００８８】
測定手段３２１は、デバイスの電気特性であるVg-Id特性を測定し、しきい値電圧（Vth）と、フラットバンド電圧（Vfb）とを求める。また、デバイスの注入されたドーパント密度（Nc）を求めるため、SIMS分析測定を行う。そして、測定手段３２１は、デバイスを作製する場所に設けても、別の場所に設けてもよい。別の場所に設けるときは、測定手段での各結果を、ネットワークを介して演算手段３１２へ入力すればよい。また測定手段３２１と、コンピュータ３１１とを同一の場所に設けてもよい。
【００８９】
次に、図３（Ｂ）を用いてシステムの二つの経路について説明する。演算手段３１２から設定手段３１５、そしてドーピング装置へ情報が流れる経路（ｉ）と、記憶手段３１３から判断手段３１４により選択された情報がドーピング装置へ流れる経路（ｉｉ）とがある。
【００９０】
経路（ｉ）は、演算手段３１２に入力されるデバイスのしきい値電圧（Vth）と、フラットバンド電圧（Vfb）により活性化されたドーパント密度（Nd）を求める。そして、入力される注入されたドーパント密度（Nc）により、ドーパント活性化率を算出させる。そして更に、ドーパント活性化率からドーズ量を算出させる。次いで、設定手段３１５によりドーズ量を設定させ、該ドーズ量をドーピング装置へ出力する。
【００９１】
経路（ｉｉ）は、記憶手段３１３に記録されているデータベースから、判断手段３１４により半導体素子の作製条件やデバイスの設計条件に適するドーパント活性化率が選択され、注入されたドーパント密度（Nc）が決定される。
【００９２】
更に、各ドーピング装置により所定のドーパント密度を得るためのドーズ量が異なってくることがある。その場合、記憶手段３１３に記録させておいた各ドーピング装置の固有条件を参照し、所定のドーパント密度を得るための最適なドーズ量を決定し、ドーピング装置へ出力する。
【００９３】
次に、ドーズ量制御プログラムのルーチンフローの一例として、図３（Ｂ）の（ｉｉ）で説明した経路を、図１２を用いて説明する。
【００９４】
まず、測定する半導体素子の電気特性から得られたVth、Vfbを入力し、本発明の理論式から活性化されたドーパント密度（Nd）を計算させる。また、デバイスの設計条件（形成する箇所や半導体素子の構成等）や半導体素子の作製条件（半導体膜の活性化条件等）を入力する。そして、デバイスの設計条件に最適なドーパント活性化率を、活性化されたドーパント密度（Nd）と半導体素子の作製条件を考慮して算出（演算）させる。このとき、データベースに保存されているデバイスの設計条件、半導体素子の作製条件、及びドーパント活性化率の条件とを参照し、最適なドーパント活性化率を判断させる。
【００９５】
次いで、ドーパント活性化率に基づいて、注入されたドーパント密度（Nc）を算出させる。なおドーピング装置は、一定のドーズ量を注入することができる安定性は必要であるが、各ドーピング装置における所定のドーズ量が注入できる条件をデータベース化しておいてもよい。つまり、各ドーピング装置の条件が記録されたデータベースを参照し、所定のドーパント密度を得るためのドーズ量を判断させる。
【００９６】
そして得られたドーズ量の結果を表示させる。その後、ドーズ量をドーピング装置へ出力したり、印刷したりして出力すればよい。そして更に、得られたドーズ量等のデータを保存させ、データベースに記録させる。
【００９７】
以上のようなドーズ量を制御するためのコンピュータシステムにより、効率よくドーズ量の決定を行うことができる。更に、実施者の経験に頼らず、一定結果を短時間でドーズ量を得ることができる。
【実施例】
【００９８】
（実施例１）
本実施例では、デバイスのチャネル領域におけるドーパント活性化率を求めた結果を説明する。なお、ドーパントはボロン（Ｂ）を使用した。
【００９９】
まず、測定試料の断面（Ａ）及びSIMS分析用試料の断面（Ｂ）について、図４を用いて説明する。
【０１００】
図４（ｉ）に示すように、絶縁基板４００上に半導体膜４０１を形成する。そして、半導体膜をレーザ結晶化、熱結晶化又は結晶化を助長する金属元素を用いた結晶化法を用いて結晶化させる。なお、本実施例では加熱により半導体膜を結晶化した。
【０１０１】
そして図４(ii)に示すように、結晶化された半導体膜４０１にボロンを注入する。この時、ドーズ量を６条件とし、表１に示すように測定試料１〜６を形成した。
【０１０２】
【表１】
2004186677.tif 000003
【０１０３】
またSIMS試料では、半導体膜の結晶化後、パターニングせずに１×１０13/cm2、３０kV、５Wの条件でボロンを注入した。これでSIMS試料は完成する。
【０１０４】
次に図４（iii）に示すように、測定試料のみ半導体膜を所望の形状にパターニングし、L/W=8/8μｍとした。そして、測定試料及びSIMS試料の半導体膜を覆ってゲート絶縁膜４０２を形成した。
【０１０５】
その後図４（iv）に示すように、第１の導電膜４０３と第２の導電膜４０４とが積層したゲート電極を形成した。そして、ゲート電極をマスクとしてリン（Ｐ）を注入し、ソース及びドレイン領域４０５、第１の低濃度不純物領域４０６、ゲート電極と重なる第２の低濃度不純物領域４０７、を形成し、ｎチャネル型TFTを完成させた。
【０１０６】
なお、デバイスの各試料１〜６、とSIMS試料とは、同一基板に形成しても、別基板に形成してもよい。なお、別基板にSIMS試料を形成する場合は、Siウェハを用いてもよい。そしてドーピング装置が安定しているならば、予めSIMS試料用の基板を作製し、SIMS分析を行えばよい。すなわち、基板毎又はロット毎に注入条件(GI膜厚、注入エネルギーなど)を変えるのでなければ、基板毎又はロット毎にSIMS分析を行う必要はない。
【０１０７】
そして、測定試料１〜６のVg-Id特性測定を行った。結果を図９に示す。図９より測定試料１〜６のしきい値電圧Vth（Ｖ）と、フラットバンド電圧を求めた。その結果を表２に示す。
【０１０８】
【表２】
2004186677.tif 000004
【０１０９】
そして得られた結果から、図５にボロンドーズ量と、しきい値電圧との関係を示す。図５より、ボロンドーズ量が増すにつれ、しきい値電圧が上昇することがわかる。但し図５は、ボロンドーズ量としきい値電圧との関係であり、活性化したボロンとしきい値電圧との関係を表してはいない。
【０１１０】
次に、SIMS試料におけるボロンの深さ分布に対するSIMS分析結果を、図６に示す。本実施例ではSIMS試料に、測定試料とは別基板であるSiウェハ上に絶縁膜１μｍを形成したものを使用した。SIMS試料の半導体膜（Si膜を用いる）の膜厚は５０ｎｍなので、ボロン密度は約４×１０18/cm3と見積もることができる。また、ドーズ量とSIMSから得られるボロン濃度は線形に比例すると仮定することができ、１×１０13/cm2以外のドーズ量は、図６の結果から単純に見積もることができる。例えば５．０×１０13/cm2注入した際の半導体膜に存在するボロン濃度は、(５．０×１０13/１．０×１０13)×４×１０18/cm3と計算される。
【０１１１】
また表３には、Vg-Id曲線から求めたしきい値電圧とフラットバンド電圧を理論式へ代入して求めた活性化されたドーパント密度（Nd）と、SIMS分析から得られた注入されたドーパント密度（Nc）と、ドーパント活性化率（Nd/Nc）との結果を示す。
【０１１２】
【表３】
2004186677.tif 000005
【０１１３】
表３から、ドーズ量と、活性化されたドーパント密度（Nd）との関係を、図７に示す。図７からわかるように、ドーズ量と活性化されたドーパント密度との関係は直線（線形）にならない。これは、ドーパントの活性化率がドーズ量によって変わることを示している。
【０１１４】
また図８には、ドーズ量と、ドーパント活性化率との関係を示す。図８からドーズ量と活性化率とは直線的（線形的）にならないことがわかる。そして、ドーズ量を増やすと活性化率が低下する領域が見られる。
【０１１５】
これは、一般に、膜中の欠陥密度が多い程、活性化率は低くなるため、ある領域ではドーズ量に対する欠陥密度の発生の割合が高くなり、活性化率は低下すると考えられる。そして更にドーズ量を増やせば欠陥密度の発生よりも、注入されるドーパントの密度が高いために活性化率が向上すると考えられる。
【０１１６】
このように、ドーパント活性化率から半導体膜中の欠陥密度との相対比較をも求めることができる。
【０１１７】
以上のように、ドーズ量とドーパント活性化率とには特定の関係がないため、ドーズ量又はプロセスの変更毎にドーパント活性化率を求め、しきい値電圧の制御を行うことが必要となる。また、上記実施の形態で説明したようにドーパント活性化率からしきい値電圧やフラットバンド電圧、SIMS分析から得られる不純物注入量を求めることも可能である。
【０１１８】
なお、本発明は全ての構造のFET、例えばSingle drain構造、一部の不純物領域がゲート電極と重なっているGold構造、低濃度不純物領域を有するLDD構造、一つの半導体膜に二つのゲート電極設けられたDual Gate構造、一つの半導体膜に二つ以上のゲート電極が設けられたMulti Gate構造、半導体膜を介して上下にゲート電極が設けられたDouble Gate構造のFETに適用することができる。
【０１１９】
ゲート絶縁膜としては、熱酸化膜、TEOS膜、SiON膜、窒化膜などの単層膜およびそれらの組み合わせによる多層膜を使うことができる。ゲート電極としてはPoly-Siのほかタングステン、アルミニウム、チタン、タンタル等の単層膜およびそれらの組み合わせによる多層膜を使うことができる。
【０１２０】
半導体膜を形成する基板としては半導体ウェハ、ガラス又は石英を使用することができる。また半導体膜は単結晶、多結晶およびアモルファスのいずれでも適用することができる。また、半導体膜の材料としてはSi, Geなどの単体のほかGaAs, InP, SiC, ZnSe, GaNなどのような化合物半導体でも適用することができる。更にSiGe, AlxGaAs1-xのような混晶半導体でも適用することができる。
【０１２１】
更に全てのn型、p型のドナー(Phosphorus, Arsenide, Sb)又はアクセプター(Boron, Sn, Alなど)として働くドーパントに関して適用できる。実施例ではNチャネル型のTFTを用いてp型のドーパントであるボロンの活性化率を求めたが、Pチャネル型のFETを用いればn型のドーパントの活性化率を求めることができる。例えば活性層にドナーとして働くn型のドーパントを注入しP型FETのVg-Id曲線からしきい値電圧とフラットバンド電圧を求めれば同様にn型ドーパントの活性化率を求めることができる。
【０１２２】
（実施例２）
本実施例では、測定試料１及び５に対して、しきい値電圧（Vth）、フラットバンド電圧（Vfb）及び本発明の理論式から求められる活性化されたドーパント密度（Nd）の面内分布を測定した結果を示す。
【０１２３】
なお面内分布とは、同一基板内におけるしきい値電圧（Vth）、フラットバンド電圧（Vfb）及び活性化されたドーパント密度（Nd）のバラツキを測定したものである。そしてまず、同一基板上に形成される測定試料に（１、１）、（１、２）・・・と番号を付す。そして各番号の測定試料のバラツキを求める。
【０１２４】
図１０に測定試料１、図１１に測定試料５の結果を示す。なおＸ軸、Ｙ軸は測定試料に付された番号（（０、０）〜（９、９））であり、測定試料は１０×１０個設けられている。
【０１２５】
このように、本発明は従来の方法と異なり、基板内の微少領域のデバイスの値、更にその値のバラツキまでを評価することができる。
【図面の簡単な説明】
【０１２６】
【図１】本発明の設計管理システムの一例を示す図。
【図２】本発明の設計管理システムの一例を示す図。
【図３】本発明のコンピュータシステムの一例を示す図。
【図４】本発明の測定試料を示す図。
【図５】本発明の実験結果を示す図。
【図６】本発明の実験結果を示す図。
【図７】本発明の実験結果を示す図。
【図８】本発明の実験結果を示す図。
【図９】本発明の実験結果を示す図。
【図１０】本発明の実験結果を示す図。
【図１１】本発明の実験結果を示す図。
【図１２】本発明のソフトウェアルーチンのフロー図。
【図１】
2004186677.tif 000006
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１２】
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【図１０】
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【図１１】
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