(57)【要約】【課題】デジタル回路において電源ノイズを低減する。【解決手段】クロック生成回路１００は周期Ｔの基準クロックを入力とし、それぞれ基準クロックの整数倍の位相差をもつ複数の部分クロック１１〜１ｎを出力する。クロック制御回路１０６は部分クロック１１〜１ｎの周期および位相差を制御する。回路ブロック１０３１〜１０３ｎは、基準クロックの整数倍の位相差をもった部分クロックによって動作することによりピーク電流が低減され、電源ノイズを低減する。【選択図】　図１
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【特許請求の範囲】
【請求項１】
周期Ｔの基準クロックを入力とし、時間ｎＴ（ｎは整数）の位相差をもつ複数のクロックを生成するクロック生成手段と、前記複数のクロックの周期および位相差を制御するクロック制御手段を備えることを特徴とする半導体集積回路。
【請求項２】
周期Ｔの基準クロックを入力とし、時間ｎＴ（ｎは整数）の位相差をもつ複数のクロックを生成するクロック生成手段と、前記複数のクロックの周期および位相差を制御するクロック制御手段と、各回路ブロックの消費電流を推定し前記クロック制御手段に出力する回路ブロック状態監視手段を備えることを特徴とする半導体集積回路。
【請求項３】
請求項１または請求項２記載のクロック生成手段が、前記基準クロック周期でカウントするカウンタ手段と、前記カウンタ手段の出力から位相、周期の異なる前記複数のクロックを生成する部分クロック生成手段を備えることを特徴とする半導体集積回路。
【請求項４】
請求項３記載の部分クロック生成手段が、前記クロック制御手段からの複数の制御信号から生成される複数の数値と、前記カウンタ出力とを比較する複数の一致検出手段と、前記複数の一致検出手段のすべての論理和を生成する論理和生成手段と、前記論理和生成手段の出力を入力とし前記基準クロックのタイミングでラッチするラッチ手段を備えることを特徴とする半導体集積回路。
【請求項５】
請求項３記載の部分クロック生成手段が、前記カウンタ出力をアドレス入力とする波形情報を格納したメモリ手段を備えることを特徴とする半導体集積回路。
【請求項６】
請求項２記載の半導体集積回路において、各回路ブロックは回路動作情報生成手段を備え、前記回路ブロック状態監視手段が、前記回路動作情報生成手段から出力される前記各回路ブロックからの消費電流推定情報を入力とし、各回路ブロックの消費電流を推定する複数の部分ブロック状態監視手段を備えることを特徴とする半導体集積回路。
【請求項７】
請求項６記載の半導体集積回路において、前記回路動作情報生成手段は前記各回路ブロックの任意のノードの信号が変化したことを示すトグル信号を出力し、前記部分ブロック状態監視手段は、前記消費電流推定情報として前記トグル信号を入力とし、平均値を求める平均化手段を備えることを特徴とする半導体集積回路。
【請求項８】
請求項６記載の半導体集積回路において、前記回路動作情報生成手段は前記各回路ブロックの電流を測定し出力する電流測定手段を備え、前記部分ブロック状態監視手段は、前記消費電流推定情報として前記電流測定手段の出力を入力とし、平均値を求める平均化手段を備えることを特徴とする半導体集積回路。
【請求項９】
請求項６記載の半導体集積回路において、前記回路動作情報生成手段は各回路ブロックの任意の場所の温度を測定し出力する温度測定手段を備え、前記部分ブロック状態監視手段は、前記消費電流推定情報として温度測定手段の出力を入力とし、平均値を求める平均化手段を備えることを特徴とする半導体集積回路。
【請求項１０】
請求項２記載の前記クロック制御手段が推定した消費電流の大きい回路ブロック間のクロック位相差を大きくすることを特徴とする半導体集積回路。
【請求項１１】
請求項１記載の半導体集積回路において、外部から制御信号を入力し直接周期、位相差を設定可能とすることを特徴とする半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、クロックの生成を効果的に制御する半導体集積回路に関するものである。
【０００２】
【従来の技術】半導体集積回路において、一般的にはクロックに同期して複数の回路ブロックが動作する。そのため、クロックの変化点でピーク電流が発生し電源にノイズが発生する原因となっている。この電源ノイズは半導体集積回路の搭載される機器の設計において大きな問題となっている。
【０００３】
図６にピーク電流の対策を行っていない半導体集積回路のタイミングチャートを示す。図６において、クロック６１〜６ｎは同位相であり、クロックの変化点においてピーク電流が発生し、電源にノイズが発生してしまう。そこでクロックの変化点におけるピーク電流低減方法として、クロックの位相が異なるようにそれぞれのクロックの位相をずらすという方法が従来から行われている（例えば、特許文献１参照。）。
【０００４】
図４に従来のピーク電流低減回路による電源ノイズ対策を行った回路構成を示す。従来はクロックをディレイゲート４０１で遅延させ、クロック４１〜４ｎを生成する構成であった。図５に従来のクロック生成におけるタイミングチャートを示す。図５に示すように、クロック４１〜４ｎはディレイゲート４０１で設定された遅延に従ってクロックの位相がずれ、ピーク電流が低減される。
【０００５】
【特許文献１】
特開２００２−１５８２８６号公報（第３−６頁、第５図）
【０００６】
【発明が解決しようとする課題】
しかしながら、上記従来の方法では、ディレイゲートによってクロックの位相をずらすため、プロセスばらつきによって遅延もばらつくという課題があった。また、クロック周波数が高い場合、微調整が困難という課題があった。
【０００７】
本発明は上記課題に鑑みて成されたもので、簡単かつ容易にクロックの位相をずらすことが可能な半導体集積回路を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記目的を達成するため、具体的に請求項１の発明が講じた解決手段は、周期Ｔの基準クロックを入力とし、時間ｎＴ（ｎは整数）の位相差をもつ複数のクロックを生成するクロック生成手段と、前記複数のクロックの周期および位相差を制御するクロック制御手段を備えることを特徴とする。
【０００９】
また、上記目的を達成するため、具体的に請求項２の発明が講じた解決手段は、周期Ｔの基準クロックを入力とし、時間ｎＴ（ｎは整数）の位相差をもつ複数のクロックを生成するクロック生成手段と、前記複数のクロックの周期および位相差を制御するクロック制御手段と、各回路ブロックの消費電流を推定し前記クロック制御手段に出力する回路ブロック状態監視手段を備えることを特徴とする。
【００１０】
また、上記目的を達成するため、具体的に請求項３の発明が講じた解決手段は、請求項１または請求項２記載のクロック生成手段が、前記基準クロック周期でカウントするカウンタ手段と、前記カウンタ手段の出力から位相、周期の異なる前記複数のクロックを生成する部分クロック生成手段を備えることを特徴とする。
【００１１】
また、上記目的を達成するため、具体的に請求項４の発明が講じた解決手段は、請求項３記載の部分クロック生成手段が、前記クロック制御手段からの複数の制御信号から生成される複数の数値と、前記カウンタ出力とを比較する複数の一致検出手段と、前記複数の一致検出手段のすべての論理和を生成する論理和生成手段と、前記論理和生成手段の出力を入力とし前記基準クロックのタイミングでラッチするラッチ手段を備えることを特徴とする。
【００１２】
また、上記目的を達成するため、具体的に請求項５の発明が講じた解決手段は、請求項３記載の部分クロック生成手段が、前記カウンタ出力をアドレス入力とする波形情報を格納したメモリ手段を備えることを特徴とする。
【００１３】
また、上記目的を達成するため、具体的に請求項６の発明が講じた解決手段は、各回路ブロックは回路動作情報生成手段を備え、請求項２記載の回路ブロック状態監視手段が、各回路ブロックからの消費電流推定情報を入力とし、各回路ブロックの消費電流を推定する複数の部分ブロック状態監視手段を備えることを特徴とする。
【００１４】
また、上記目的を達成するため、具体的に請求項７の発明が講じた解決手段は、回路動作情報生成手段は各回路ブロックの任意のノードの信号が変化したことを示すトグル信号を出力し、請求項６記載の部分ブロック状態監視手段は、トグル信号を入力とし、平均値を求める平均化手段を備えることを特徴とする。
【００１５】
また、上記目的を達成するため、具体的に請求項８の発明が講じた解決手段は、前記回路動作情報生成手段は前記各回路ブロックの電流を測定し出力する電流測定手段を備え、請求項６記載の部分ブロック状態監視手段は、電流測定手段の出力を入力とし、平均値を求める平均化手段を備えることを特徴とする。
【００１６】
また、上記目的を達成するため、具体的に請求項９の発明が講じた解決手段は、回路動作情報生成手段は各回路ブロックの任意の場所の温度を測定し出力する温度測定手段を備え、請求項６記載の部分ブロック状態監視手段は、温度測定手段の出力を入力とし、平均値を求める平均化手段を備えることを特徴とする。
【００１７】
また、上記目的を達成するため、具体的に請求項１０の発明が講じた解決手段は、請求項２記載の前記クロック制御手段が推定した消費電流の大きい回路ブロック間のクロック位相差を大きくすることを特徴とする。
【００１８】
また、上記目的を達成するため、具体的に請求項１１の発明が講じた解決手段は、外部から制御信号を入力し直接周期、位相差を設定可能とすることを特徴とする。
【００１９】
【発明の実施の形態】
以下、本発明の実施の形態について図面に基づいて詳細に説明する。
【００２０】
図１は本発明の実施形態における半導体集積回路の構成を示す。図１において、半導体集積回路１００は基準クロックを入力としておのおの基準クロックの整数倍の位相差を持つ複数の部分クロック１１〜１ｎを出力する。半導体集積回路１００は、基準クロックでカウントするカウンタ１０１、カウンタ１０１から出力されるカウント値とクロック制御回路１０６から出力されるクロック制御信号より部分クロック１１〜１ｎを生成する部分クロック生成回路１０２１〜１０２ｎを備える。回路ブロック１０３１〜１０３ｎは部分クロック１１〜１ｎで動作し互いに信号の入出力を行う回路ブロック群であり、各回路ブロック群からの回路動作情報より回路ブロック状態監視回路１０４は複数の回路ブロック状態監視信号を出力する。回路ブロック状態監視回路１０４は、回路ブロック１０３１〜１０３ｎが備える回路動作情報生成回路１０７１〜１０７ｎから出力される部分回路動作情報より回路ブロック状態監視信号を生成する部分ブロック状態監視回路１０５１〜１０５ｎを備え、クロック制御回路１０６は部分ブロック状態監視回路１０５１〜１０５ｎから出力される回路ブロック状態監視信号より部分クロック１１〜１ｎの位相、周期を制御するクロック制御信号を生成する。
【００２１】
以上のように構成された半導体集積回路について図２のタイミングチャート及び図３を用いて詳細な動作を説明する。図２（ａ）においてカウンタ１０１を動作させる周期Ｔの基準クロック、（ｂ）においてカウンタ１０１の出力、（ｃ）において論理和回路３０３の出力、（ｄ）、（ｆ）、（ｇ）において部分クロック生成回路１０２１〜１０２ｎにより生成された部分クロックを示し、（ｉ）において動作電流を示している。また、図３は部分クロック生成回路１０２１の構成例を示しており、図３において一致回路３０１ａ〜３０１ｄはカウンタ１０１の出力とクロック制御回路１０６の出力であるクロック制御信号によりレジスタ３０２ａ〜３０２ｄに設定される数値ａ〜ｄとの一致を検出し、論理和回路３０３は一致回路３０１ａ〜３０１ｄの出力の論理和を行い、ラッチ回路３０４は論理和回路３０３の出力を基準クロックでラッチして部分クロックを出力する。カウンタ１０１の出力と数値ａ〜ｄとにより一致回路３０１ａ〜３０１ｂでは一致検出を行い、論理和回路３０３ではそれぞれの一致検出結果の論理和を行う。図２に示した部分クロック１１の場合、数値カウント値が０〜３の間が論理値１、４〜７の間が論理値０となるようにクロック制御信号によって数値ａ〜ｄを０，１，２，３とすることで制御され、図２（ｄ）に示すような部分クロックを生成する。なお、０，１，２，３がすべてレジスタ３０２ａ〜３０２ｄのいずれかに設定されていればよく、どのレジスタに設定されるかは問わない。部分クロック生成回路１０２２〜１０２ｎについても図３と同様の構成をとることにより、部分クロック１２〜１ｎについてもカウント値とクロック制御信号によって制御され、図２（ｅ）、（ｇ）で示した論理和が生成され、（ｆ）、（ｈ）のような部分クロックを生成する。
この結果、各部分クロックの立ち上がりが重なることないため、（ｉ）で示されたようなピーク電流が低減された動作電流が得られる。
【００２２】
この構成により、周期Ｔの位相差を持った任意の周期のクロックを生成することが可能になる。ここで各部分クロックの立ち上がりエッジをずらすことによりピーク電流、ひいては電源ノイズを低減することが可能である。また、各回路ブロックにより、クロックに必要な周期が制限される場合は、対応するクロックの周期を固定するようにレジスタの数値を設定すればよい。
【００２３】
また、回路ブロック状態監視回路１０４は、各ブロックの消費電流の大きさを推定し、クロック制御回路１０６に出力する。消費電流の推定には各回路ブロックの任意のノードにおける信号が変化したことを示すトグル情報を用いることが可能である。トグル情報出力は、各ノードの信号がトグルする毎に論理値１の信号が出力される容易な回路で出力可能である。部分ブロック状態監視回路１０５１〜１０５ｎは各回路ブロック１０３１〜１０３ｎ毎の消費電流を推定する回路である。消費電流の推定には先程のトグル情報信号の平均値から求める。クロック制御回路１０６においては、回路ブロック状態監視回路１０４の出力を元にクロック制御信号を出力する。この際、消費電流の大きいブロックに供給するクロック間の位相差を大きくするように制御することにより、よりピーク電流の削減が可能となる。
【００２４】
なお、本実施の形態では、数値をクロック制御信号よって制御する構成で説明したが、あらかじめ消費電流の分布がわかるような場合においてはクロック制御信号として出力される数値を固定値とした場合でも、同様の効果を得ることが可能であり、回路規模の削減も可能となる。
【００２５】
また、本実施の形態では、回路ブロック状態監視回路とクロック制御回路によりクロック制御信号を制御したが、半導体集積回路の外部より直接クロック制御信号を制御しても良い。この場合、回路規模の削減と、より柔軟な制御が可能となる。
【００２６】
また、本実施の形態では、消費電流の推定にトグル情報を用いたが、任意のノードにおける信号の立ち上がりあるいは立下りのみの情報を用いても良い。
【００２７】
また、消費電流の推定として各回路ブロックへ供給する電流を測定する電流測定手段の出力を用いても良い。この場合より正確な推定が可能となる。
【００２８】
更に、消費電流の推定として、各回路ブロックの任意の場所の温度測定結果から推定しても良い。
【００２９】
更に、部分クロック生成回路においては、カウンタ１０１の出力をアドレス入力とし波形情報を格納したメモリで構成しても良い。
【００３０】
更に、部分クロック生成回路で生成する部分クロックは、ゲーティッドクロックとなるようにクロック制御信号を制御しても良い。この場合、平均電流の低減も可能となる。
【００３１】
更に、クロック位相制御信号を回路ブロック状態監視回路とクロック制御回路の構成で生成したが、回路ブロック１０３１〜１０３ｎの内部で生成しても良い。この場合より詳細なクロック位相制御が可能となる。
【００３２】
【発明の効果】
以上のように本発明は、基準クロックの周期Ｔでロジカルに位相、周期の異なるクロックの生成が可能となり、クロックの位相調整を簡単かつ容易に行うことが可能となる。また、クロックの位相をずらすことによりピーク電流が低減され電源ノイズの低減が可能となる。
【図面の簡単な説明】
【図１】本発明の実施の形態における半導体集積回路を示す構成図
【図２】本発明の実施の形態における半導体集積回路のタイミングチャート
【図３】本発明の実施の形態における部分クロック生成回路を示す構成図
【図４】従来の半導体集積回路を示す構成図
【図５】従来のピーク電流を低減した場合半導体集積回路のタイミングチャート
【図６】従来のピーク電流を低減しない場合の半導体集積回路のタイミングチャート
【符号の説明】
１００　クロック生成回路
１０１　カウンタ
１０２１〜１０２ｎ　部分クロック生成回路
１０３１〜１０３ｎ　回路ブロック
１０４　回路ブロック状態監視回路
１０５１〜１０５ｎ　部分ブロック状態監視回路
１０６　クロック制御回路
１０７１〜１０７ｎ　回路動作情報生成回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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