(57)【要約】【課題】光エンコーダによる位置検出信号のノイズを低減する。【解決手段】光エンコーダ用の集積回路は、受光素子の検出信号から位置検出信号を生成する信号処理部と、少なくとも信号処理部と受光素子との間に形成され電源電位にプルアップされる帯状の電源電位層３２ａと、電源電位層３２ａより上方に形成される導体層であって各々が異なる層に形成される複数の導体層３６，３８と、を備え、電源電位層３２ａの上を交差して受光素子と信号処理部とを電気的に接続するための接続ライン３４が、電源電位層３２ａの直上領域５４では、複数の導体層３６，３８のうち最も下の層３６以外の導体層３８によって形成される。電源電位層３２ａと接続ライン３４とを遠ざけることで、位置検出信号に電源ノイズが混入するのが抑制される。【選択図】        図２
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【特許請求の範囲】
【請求項１】
受光素子の検出信号から位置検出信号を生成する信号処理部と、
少なくとも前記信号処理部と受光素子との間に形成され電源電位にプルアップされる帯状の電源電位層と、
前記電源電位層より上方に形成される導体層であって各々が異なる層に形成される複数の導体層と、を備え、
前記電源電位層上を交差して受光素子と前記信号処理部とを電気的に接続するための接続ラインが、該電源電位層の直上領域では、前記複数の導体層のうち最も下の層以外の導体層によって形成されることを特徴とする光エンコーダ用集積回路。
【請求項２】
前記接続ラインと交差する領域における前記電源電位層の幅は、それ以外の領域の幅より狭いことを特徴とする請求項１に記載の光エンコーダ用集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、受光素子の検出信号から位置検出信号を生成する信号処理部を有する光エンコーダ用集積回路に関し、特に、信号処理部にその側方から光が侵入するのを抑制するために電源電位にプルアップされた電源電位層を備える集積回路に関する。
【０００２】
【従来の技術】
この種の光エンコーダおよびその信号処理用の集積回路は、例えばプリンタヘッドの位置検出手段として利用される。ここで、これらの構成および動作の一例について、図面を参照して概説する。
【０００３】
図５は、光エンコーダ用集積回路１０を含むプリンタヘッドの位置検出機構１２の概略構成を示す図である。この図５に示すように、位置検出機構１２は、光源１４、スケーラ１６、受光素子アレイ１８および信号処理回路２０を含む。プリンタヘッド（図示せず）の移動に伴って矢印の方向に移動自在なベルト状のスケーラ１６には、例えば長手方向に沿って透光部（スリット）２２と遮光部２４とが等間隔で交互に設けられている。そして、光源１４、スケーラ１６および受光素子アレイ１８は、光源１４からの光が透光部２２を通過して受光素子アレイ１８に届き、かつ遮光部２４によっては遮られる位置関係に配置される。なお、図５に示すように、受光素子アレイ１８および信号処理回路２０は、集積回路１０として統合されている。
【０００４】
図６は、受光素子アレイ１８および信号処理回路２０の概略構成を示す平面図（上面図）、また図７は、図６の受光素子アレイ１８の検出信号に基づいて位置検出信号を生成する信号処理回路２０の概略構成図である。さて、図６の例では、受光素子アレイ１８は、複数のグループ（図６では２つのグループのみ示す）に属する受光素子（例えば光ダイオード）２６ａ，２６ｂからなり、それらが（図６では第一のグループに属する受光素子２６ａと第二のグループに属する受光素子２６ｂとが）交互に一列に配列されてなる。なお、この列はスケーラ１６の移動方向に沿っている。そして図７に示すように、受光素子２６ａ，２６ｂは各グループ毎にアンプ２８ａ，２８ｂで増幅され、各アンプ２８ａ，２８ｂの出力がコンパレータ３０で比較される。このコンパレータ３０の比較結果としての出力信号に基づいて、位置検出信号が生成される。
【０００５】
図８の（ａ）は、上記位置検出機構１２によって生成された位置検出信号（すなわち信号処理回路２０の出力）の一例をスケーラ１６の構成に対応付けて示す説明図である。この図８に示すように、位置検出信号の一つは、例えば、透過部を光が透過する位置では高レベル（Ｈ）となり、また遮光部によって光が遮断される位置では低レベル（Ｌ）となる。そして、このような位置検出信号のパルス数あるいは位相から、プリンタヘッドの原点からの移動位置や移動速度を取得することができる。
【０００６】
【発明が解決しようとする課題】
さて、上記位置検出機構１２による位置検出信号には、例えば図８の（ｂ）に示すようなリンギングノイズが混入してしまう場合があった。そして発明者の研究により、そのノイズの一因が、受光素子アレイ１８と信号処理回路２０とを電気的に接続する領域から混入する電源ノイズであることが判明した。以下、これについて図面を参照して説明する。
【０００７】
図６に示すように、信号処理回路２０の周囲には、その側方から内部への光の侵入を抑制するための電源電位層３２が設けられている。この電源電位層３２は、基板上に形成された帯状の層（例えばエピタキシャル成長により形成した導体に近い性質を有する層）であり、文字通り電源電位にプルアップ（電源電位が印加）されている。なお、信号処理回路２０の上面全体は、その上方から内部への光の侵入を抑制するために遮光メタル層で覆われている。
【０００８】
図９は、図６の信号処理回路２０の受光素子アレイ１８側の境界領域Ｌを拡大して示した平面図である。また図１０は、図９のＡ−Ａ断面図である。これらの図から明らかなように、この領域Ｌでは、各受光素子２６ａ，２６ｂと信号処理回路２０内部とを電気的に接続する接続ライン３４が、多層構造によって構築されている。すなわち、接続ライン３４は、各受光素子２６ａ，２６ｂに接続される第一の導体層３６と、これら第一の導体層３６を受光素子２６ａ，２６ｂのグループ毎に接続するための第二の導体層３８と、これら二つの導体層３６，３８を接続するスルーホール４０と、を含んでいる。このように、第一の導体層３６および第二の導体層３８を異層として形成し、立体的にレイアウトすることで、接続ライン３４をグループ毎に隔離している。そして、この領域では、これら第一の導体層３６および第二の導体層３８は、いずれも電源電位層３２上に形成されている。なお、これら各層は絶縁層によって適宜隔離されているが、図９ではわかりやすくするために絶縁層を省略している。
【０００９】
そして図１０に示すように、基板４２上には、下から（基板４２側から）電源電位層３２、絶縁層（例えばＳｉＯ２）４４、第一の導体層３６、絶縁層（例えばＳｉＯ２）４６、第二の導体層３８、絶縁層（例えばＳｉＯ２）４８、遮光メタル層５０、絶縁層（例えばＳｉＯ２）５２が、公知の製造プロセスによって積層されている。そして、発明者は、この構成において、第一の導体層３６と電源電位層３２とが絶縁層４４のみを挟んで比較的近い距離に存在する点が、ノイズ混入の一要因であることに気がついた。すなわち、かかる構成において、電源ノイズが電源電位層３２から第一の導体層３６に伝搬し、受光素子２６ａ，２６ｂからの検出信号に重畳するのである。さらに、信号処理回路２０内部のアンプ２８ａ，２８ｂは高ゲインのアンプであるため、ここで混入した微少なノイズは大きく増幅されてしまう。
【００１０】
【課題を解決するための手段】
本発明にかかる光エンコーダ用集積回路は、受光素子の検出信号から位置検出信号を生成する信号処理部と、少なくとも上記信号処理部と受光素子との間に形成され電源電位にプルアップされる帯状の電源電位層と、上記電源電位層より上方に形成される導体層であって各々が異なる層に形成される複数の導体層と、を備え、上記電源電位層上を交差して受光素子と上記信号処理部とを電気的に接続するための接続ラインが、該電源電位層の直上領域では、上記複数の導体層のうち最も下の層以外の導体層によって形成される。
【００１１】
また、上記光エンコーダ用集積回路では、上記接続ラインと交差する領域における上記電源電位層の幅は、それ以外の領域の幅より狭いのが好適である。
【００１２】
【発明の実施の形態】
実施の形態１．  図１は、本発明の実施の形態１にかかる光エンコーダ用集積回路に含まれる信号処理回路の受光素子アレイ１８側の境界領域（すなわち図６の領域Ｌに相当する部分）を拡大して示した要部平面図、また図２は、図１のＢ−Ｂ断面図である。なお、本実施形態にかかる光エンコーダ用集積回路は、上記領域Ｌ以外の部分では、上述したものと同様に構成することができる。したがって以下の説明においては、それら同様の構成要素については同じ符号を付し、それらについての重複する説明は省略する。
【００１３】
本実施形態にかかる第一の導体層３６および第二の導体層３８の接続形態自体は図９および図１０に示したものと同様であるが、この領域の電源電位層３２ａの幅Ｗｄ１を他の部分の幅Ｗｄ０より細くし、第一の導体層３６が電源電位層３２ａ上にオーバーラップするのを回避している点が異なる。すなわち、本実施形態では、電源電位層３２ａの直上領域５４（図２）には、複数の導体層のうち最も下の層（本実施形態では第一の導体層３６）を配置せず、この直上領域５４で電源電位層３２ａを交差する接続ライン３４としては、最も下の層以外の層（本実施形態では第二の導体層３８）を用いている。このように、本実施形態では、電源電位層３２ａと接続ライン３４とをできるだけ遠ざけることにより、これらの間の浮遊容量を小さくし、電源電位層３２ａからこの浮遊容量を介して接続ライン３４にノイズが混入するのを抑制しているのである。
【００１４】
そして本実施形態では、電源電位層３２ａの幅Ｗｄ１を、接続ライン３４が交差する領域において、その他の部分（すなわち交差しない領域）の幅Ｗｄ０より細くしている。これにより、電源電位層３２ａと接続ライン３４（この場合には第二の導体層３８）とのオーバーラップ領域を狭くして浮遊容量をさらに小さくし、電源電位層３２ａから接続ライン３４へのノイズの混入の更なる抑制を図っている。
【００１５】
実施の形態２．  図３は、本発明の実施の形態１にかかる光エンコーダ用集積回路に含まれる信号処理回路の受光素子アレイ１８側の境界領域（すなわち図６の領域Ｌに相当する部分）を拡大して示した要部平面図、また図４は、図３のＣ−Ｃ断面図である。なお、本実施形態にかかる光エンコーダ用集積回路も、上記領域Ｌ以外の部分では、上記実施の形態１と同様に構成することができる。したがって以下の説明においては、それら同様の構成要素については同じ符号を付し、それらについての重複する説明は省略する。
【００１６】
図３に示すように、第一の導体層３６および第二の導体層３８の接続自体は図１，２に示したものと同じであるが、これらの接続構成を受光素子アレイ１８側にスライドした位置に設けた点が異なるところである。そして、本実施形態でも、電源電位層３２ｂの直上領域５６には、複数の導体層のうち最も下の層（本実施形態では第一の導体層３６）を配置せず、この直上領域５６で電源電位層３２ｂを交差する接続ライン３４としては、最も下の層以外の層（本実施形態では第二の導体層３８）を用いている。このように、本実施形態でも、電源電位層３２ｂと接続ライン３４とをできるだけ遠ざけることにより、これらの間の浮遊容量を小さくし、電源電位層３２ｂからこの浮遊容量を介して接続ライン３４にノイズが混入するのを抑制しているのである。
【００１７】
さらに本実施形態では、電源電位層３２ｂを、接続ライン３４と交差する部分のみで切り欠き、その部分の電源電位層３２ｂの幅Ｗｄ２をその他の部分（すなわち交差しない領域）の幅Ｗｄ０より細くしている。これにより、電源電位層３２ｂと接続ライン３４（この場合には第二の導体層３８）とのオーバーラップ領域を狭くして浮遊容量をより小さくし、電源電位層３２ａから接続ライン３４へのノイズの混入の更なる抑制を図っている。
【００１８】
以上、本発明の好適な実施形態について説明したが、本発明は上記実施形態に限定されるものではない。例えば、上記実施形態では、いずれも、接続ラインとして用いられる導体層が二つである場合について示したが、これに限定されるものではなく、その導体層が三つ以上である場合にも同様の手法を適用することができる。また、接続ラインの数や導体層同士の接続構成によらず、少なくとも電源電位層より上方の層として複数の導体層が形成され電源電位層を交差する接続ラインとしてその導体層のうち少なくとも一つを用いるタイプの集積回路であれば、本発明にかかる構成を採用することができる。
【００１９】
【発明の効果】
本発明によれば、受光素子とその信号処理部とを接続する接続ラインが電源電位層を交差する部分において、電源電位層と接続ラインとの間の浮遊容量をより小さくすることができるので、電源電位層から接続ラインに電源ノイズが混入するのを抑制することができる。これにより、光エンコーダの位置検出精度の向上あるいは信号処理部や受光素子の信頼性の向上を図ることができる。
【図面の簡単な説明】
【図１】本発明の一実施形態にかかる光エンコーダ用集積回路に含まれる信号処理回路の受光素子アレイ側の境界領域を拡大して示した平面図である。
【図２】図１のＢ−Ｂ断面図である。
【図３】本発明の別の実施形態にかかる光エンコーダ用集積回路に含まれる信号処理回路の受光素子アレイ側の境界領域を拡大して示した平面図である。
【図４】図３のＣ−Ｃ断面図である。
【図５】光エンコーダ用集積回路を含むプリンタヘッドの位置検出機構の概略構成を示す図である。
【図６】光エンコーダ用集積回路の受光素子アレイおよび信号処理回路の概略構成を示す平面図である。
【図７】図６の受光素子アレイの検出信号に基づいて位置検出信号を生成する信号処理回路の概略構成図である。
【図８】図５の位置検出機構による位置検出信号（すなわち信号処理回路の出力）の一例をスケーラの構成に対応付けて示す説明図である。
【図９】図６の信号処理回路の受光素子アレイ側の境界領域を拡大して示した平面図である。
【図１０】図９のＡ−Ａ断面図である。
【符号の説明】
１０  （光エンコーダ用）集積回路、１２  位置検出機構、１４  光源、１６スケーラ、１８  受光素子アレイ、２０  信号処理回路、２２  透光部、２４遮光部、２６ａ，２６ｂ  受光素子、２８ａ，２８ｂ  アンプ、３０  コンパレータ、３２，３２ａ，３２ｂ  電源電位層、３４  接続ライン、３６  第一の導体層、３８  第二の導体層、４０  スルーホール、４２  基板、４４，４６，４８，５２  絶縁層、５０  遮光メタル層、５４，５６  直上領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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