(57)【要約】【課題】　大きい負荷容量の信号線を介してデジタル信号を高速伝送する。【解決手段】　各々準備期間及び伝送期間を表すＨ及びＬレベルを繰り返すクロック信号に同期して信号伝送をする。送信回路１００は、送信キャパシタ１０１と、準備期間毎に入力デジタル信号に応じた電圧を送信キャパシタに設定する入力スイッチ１０２と、伝送期間毎に送信キャパシタの電圧に応じた微小な電圧変化を信号線３０に生じさせる送信スイッチ１０３とを有する。受信回路２００は、ＣＭＯＳ構成のインバータ３０５と、該インバータの入力端と出力端との間に介挿された受信キャパシタ２０１と、準備期間毎に信号線の電圧を所定の電圧に設定するようにインバータの入力端と出力端とを短絡させるイコライズスイッチ２０４と、各伝送期間ではインバータの出力端の電圧を論理増幅して出力デジタル信号を供給し、かつ各準備期間では出力を保持するラッチ３１０とを有する。【選択図】　図１
2004007797.tif 000002
【特許請求の範囲】
【請求項１】
　準備期間を表す第１の論理レベルと、伝送期間を表す第２の論理レベルとを繰り返し呈するクロック信号に同期して、デジタル信号を第１の回路ブロックから第２の回路ブロックへ信号線を介して伝送するための信号伝送回路であって、
　前記第１の回路ブロックは、
　送信キャパシタと、
　準備期間毎に与えられた入力デジタル信号の論理レベルに応じた電圧を前記送信キャパシタに設定するための入力スイッチと、
　伝送期間毎に直前の準備期間のうちに設定された前記送信キャパシタの電圧に応じた微小な電圧変化を前記信号線に生じさせるための送信スイッチとを有する送信回路を備え、
　前記第２の回路ブロックは、
　前記信号線に接続されたインバータと、
　前記準備期間に前記信号線の電圧を所定の電圧に設定するように前記インバータの入力端と出力端とを短絡させるためのイコライズスイッチとを有する受信回路を備えたことを特徴とする信号伝送回路。
【請求項２】
　請求項１記載の信号伝送回路において、
　前記受信回路は、前記インバータの出力端に接続され、かつ伝送期間毎に前記インバータの出力端の電圧を論理増幅して得た出力デジタル信号を供給するためのラッチを更に有することを特徴とする信号伝送回路。
【請求項３】
　準備期間を表す第１の論理レベルと、伝送期間を表す第２の論理レベルとを繰り返し呈するクロック信号に同期して、デジタル信号を第１の回路ブロックから第２の回路ブロックへ信号線を介して伝送するための信号伝送回路であって、
　前記第１の回路ブロックは、
　送信キャパシタと、
　準備期間毎に与えられた入力デジタル信号の論理レベルに応じた電圧を前記送信キャパシタに設定するための入力スイッチと、
　伝送期間毎に直前の準備期間のうちに設定された前記送信キャパシタの電圧に応じた微小な電圧変化を前記信号線に生じさせるための送信スイッチとを有する送信回路を備え、
　前記第２の回路ブロックは、
　前記信号線に接続されたインバータと、
　前記インバータの入力端と出力端との間に介挿された受信キャパシタと、
　準備期間毎に前記受信キャパシタの電圧を所定の電圧に設定するように前記インバータの入力端と出力端とを短絡させるためのイコライズスイッチと、
　伝送期間毎に前記インバータの出力端の電圧を論理増幅して得た出力デジタル信号を供給するためのラッチとを有する受信回路を備えたことを特徴とする信号伝送回路。
【請求項４】
　準備期間を表す第１の論理レベルと、伝送期間を表す第２の論理レベルとを繰り返し呈するクロック信号に同期して、デジタル信号を第１の回路ブロックから第２の回路ブロックへ信号線を介して伝送するための信号伝送回路であって、
　前記第１の回路ブロックは、
　送信キャパシタと、
　準備期間毎に与えられた入力デジタル信号の論理レベルに応じた電圧を前記送信キャパシタに設定するための入力スイッチと、
　伝送期間毎に直前の準備期間のうちに設定された前記送信キャパシタの電圧に応じた微小な電圧変化を前記信号線に生じさせるための送信スイッチとを有する送信回路を備え、
　前記第２の回路ブロックは、
　前記信号線に接続されたインバータと、
　前記インバータの入力端と出力端との間に介挿された受信キャパシタと、
　準備期間毎に前記信号線の電圧を所定の電圧に設定するように前記インバータの入力端と出力端とを短絡させるためのイコライズスイッチと、
　準備期間毎に直前の伝送期間に得られた出力デジタル信号を保持するためのラッチとを有する受信回路を備えたことを特徴とする信号伝送回路。
【請求項５】
　準備期間を表す第１の論理レベルと、伝送期間を表す第２の論理レベルとを繰り返し呈するクロック信号に同期して、デジタル信号を第１の回路ブロックから第２の回路ブロックへ信号線を介して伝送するための信号伝送回路であって、
　前記第１の回路ブロックは、
　送信キャパシタと、
　準備期間毎に与えられた入力デジタル信号の論理レベルに応じた電圧を前記送信キャパシタに設定するための入力スイッチと、
　伝送期間毎に直前の準備期間のうちに設定された前記送信キャパシタの電圧に応じた微小な電圧変化を前記信号線に生じさせるための送信スイッチとを有する送信回路を備え、
　前記第２の回路ブロックは、
　前記信号線に接続されたインバータと、
　前記インバータの入力端と出力端との間に介挿された受信キャパシタと、
　準備期間毎に前記信号線の電圧を所定の電圧に設定するように前記インバータの入力端と出力端とを短絡させるためのイコライズスイッチと、
　各伝送期間では前記インバータの出力端の電圧を論理増幅して得た出力デジタル信号を供給し、かつ各準備期間では直前の伝送期間に得られた前記出力デジタル信号を保持するためのラッチとを有する受信回路を備えたことを特徴とする信号伝送回路。
【請求項６】
　準備期間を表す第１の論理レベルと、伝送期間を表す第２の論理レベルとを繰り返し呈するクロック信号に同期して、デジタル信号を第１の回路ブロックから第２の回路ブロックへ信号線を介して伝送するための信号伝送回路であって、
　前記第１の回路ブロックは、
　送信キャパシタと、
　準備期間毎に与えられた入力デジタル信号の論理レベルに応じた電圧を前記送信キャパシタに設定するように、各準備期間では前記入力デジタル信号を前記送信キャパシタへ供給する導通状態となり、かつ各伝送期間では非導通状態となるように構成された入力スイッチと、
　伝送期間毎に直前の準備期間のうちに設定された前記送信キャパシタの電圧に応じた微小な電圧変化を前記信号線に生じさせるように、各伝送期間では前記送信キャパシタを前記信号線に接続する導通状態となり、かつ各準備期間では非導通状態となるように構成された送信スイッチとを有する送信回路を備え、
　前記第２の回路ブロックは、
　前記信号線に接続されたインバータと、
　前記インバータの入力端と出力端との間に介挿された受信キャパシタと、
　準備期間毎に前記信号線並びに前記インバータの入力端及び出力端の各々の電圧を所定のイコライズ電圧に設定するように、各準備期間では前記インバータの入力端と出力端とを短絡させる導通状態となり、かつ各伝送期間では前記信号線の微小な電圧変化を増幅する前記インバータの動作を許容して前記受信キャパシタを充放電させる非導通状態となるように構成されたイコライズスイッチと、
　各伝送期間では前記インバータの出力端の電圧を論理増幅して得た出力デジタル信号を供給し、かつ各準備期間では直前の伝送期間に得られた前記出力デジタル信号を保持するためのラッチとを有する受信回路を備えたことを特徴とする信号伝送回路。
【請求項７】
　請求項６記載の信号伝送回路において、
　前記準備期間毎に前記イコライズ電圧の設定が完了した後は前記インバータを電源線から切り離すためのカットオフスイッチを更に備えたことを特徴とする信号伝送回路。
【請求項８】
　請求項６記載の信号伝送回路において、
　前記伝送期間毎に前記インバータの出力端の電圧が確定した後は前記インバータを電源線から切り離すためのカットオフスイッチを更に備えたことを特徴とする信号伝送回路。
【請求項９】
　準備期間を表す第１の論理レベルと、伝送期間を表す第２の論理レベルとを繰り返し呈するクロック信号に同期して、第１の回路ブロック群のうちのいずれかから共通の信号線を介して第２の回路ブロックへデジタル信号を伝送するための信号伝送回路であって、
　前記第１の回路ブロック群の各々は、
　送信キャパシタと、
　準備期間毎に与えられた入力デジタル信号の論理レベルに応じた電圧を前記送信キャパシタに設定するように、各準備期間では前記入力デジタル信号を前記送信キャパシタへ供給する導通状態となり、かつ各伝送期間では非導通状態となるように構成された入力スイッチと、
　伝送期間毎に直前の準備期間のうちに設定された前記送信キャパシタの電圧に応じた微小な電圧変化を前記信号線に生じさせるように、各伝送期間では前記送信キャパシタを前記信号線に接続する導通状態となり、かつ各準備期間では非導通状態となるように構成された送信スイッチと、
　対応する選択信号が活性化された場合には前記入力スイッチ及び前記送信スイッチの各々の状態を前記クロック信号に応答して変化させ、かつ前記選択信号が非活性化された場合には前記入力スイッチ及び前記送信スイッチの各々の状態を固定するための論理回路とを有する送信回路を備え、
　前記第２の回路ブロックは、
　前記信号線に接続されたインバータと、
　前記インバータの入力端と出力端との間に介挿された受信キャパシタと、
　準備期間毎に前記信号線並びに前記インバータの入力端及び出力端の各々の電圧を所定のイコライズ電圧に設定するように、各準備期間では前記インバータの入力端と出力端とを短絡させる導通状態となり、かつ各伝送期間では前記信号線の微小な電圧変化を増幅する前記インバータの動作を許容して前記受信キャパシタを充放電させる非導通状態となるように構成されたイコライズスイッチと、
　各伝送期間では前記インバータの出力端の電圧を論理増幅して得た出力デジタル信号を供給し、かつ各準備期間では直前の伝送期間に得られた前記出力デジタル信号を保持するためのラッチとを有する受信回路を備えたことを特徴とする信号伝送回路。
【請求項１０】
　準備期間を表す第１の論理レベルと、伝送期間を表す第２の論理レベルとを繰り返し呈するクロック信号に同期して、第１の回路ブロックから共通の信号線を介して第２の回路ブロック群のうちのいずれかへデジタル信号を伝送するための信号伝送回路であって、
　前記第１の回路ブロックは、
　送信キャパシタと、
　準備期間毎に与えられた入力デジタル信号の論理レベルに応じた電圧を前記送信キャパシタに設定するように、各準備期間では前記入力デジタル信号を前記送信キャパシタへ供給する導通状態となり、かつ各伝送期間では非導通状態となるように構成された入力スイッチと、
　伝送期間毎に直前の準備期間のうちに設定された前記送信キャパシタの電圧に応じた微小な電圧変化を前記信号線に生じさせるように、各伝送期間では前記送信キャパシタを前記信号線に接続する導通状態となり、かつ各準備期間では非導通状態となるように構成された送信スイッチとを有する送信回路を備え、
　前記第２の回路ブロック群の各々は、
　前記信号線に接続されたインバータと、
　前記インバータの入力端と出力端との間に介挿された受信キャパシタと、
　準備期間毎に前記信号線並びに前記インバータの入力端及び出力端の各々の電圧を所定のイコライズ電圧に設定するように、各準備期間では前記インバータの入力端と出力端とを短絡させる導通状態となり、かつ各伝送期間では前記信号線の微小な電圧変化を増幅する前記インバータの動作を許容して前記受信キャパシタを充放電させる非導通状態となるように構成されたイコライズスイッチと、
　各伝送期間では前記インバータの出力端の電圧を論理増幅して得た出力デジタル信号を供給し、かつ各準備期間では直前の伝送期間に得られた前記出力デジタル信号を保持するためのラッチと、
　対応する選択信号が活性化された場合には前記イコライズスイッチの状態を前記クロック信号に応答して変化させ、かつ前記選択信号が非活性化された場合には前記イコライズスイッチを非導通状態に固定するための論理回路とを有する受信回路を備えたことを特徴とする信号伝送回路。
【請求項１１】
　準備期間を表す第１の論理レベルと、伝送期間を表す第２の論理レベルとを繰り返し呈するクロック信号に同期して、第１の回路ブロック群から共通の信号線を介して第２の回路ブロックへ、前記第１の回路ブロック群の各々に与えられたデジタル信号に基づく論理演算結果を伝送するための信号伝送回路であって、
　前記第１の回路ブロック群の各々は、
　送信キャパシタと、
　準備期間毎に所定の論理電圧を前記送信キャパシタに設定するように、各準備期間では前記論理電圧を前記送信キャパシタへ供給する導通状態となり、かつ各伝送期間では非導通状態となるように構成された入力スイッチと、
　伝送期間毎に直前の準備期間のうちに設定された前記送信キャパシタの電圧に応じた微小な電圧変化を前記信号線に生じさせるように、各伝送期間では前記送信キャパシタを前記信号線に接続する導通状態となり、かつ各準備期間では非導通状態となるように構成された送信スイッチと、
　対応する入力デジタル信号が活性化された場合には前記入力スイッチ及び前記送信スイッチの各々の状態を前記クロック信号に応答して変化させ、かつ前記入力デジタル信号が非活性化された場合には前記入力スイッチ及び前記送信スイッチの各々の状態を固定するための論理回路とを有する送信回路を備え、
　前記第２の回路ブロックは、
　前記信号線に接続されたインバータと、
　前記インバータの入力端と出力端との間に介挿された受信キャパシタと、
　準備期間毎に前記信号線並びに前記インバータの入力端及び出力端の各々の電圧を所定のイコライズ電圧に設定するように、各準備期間では前記インバータの入力端と出力端とを短絡させる導通状態となり、かつ各伝送期間では前記信号線の微小な電圧変化を増幅する前記インバータの動作を許容して前記受信キャパシタを充放電させる非導通状態となるように構成されたイコライズスイッチと、
　各伝送期間では前記論理演算結果を表す出力デジタル信号が得られるように前記イコライズ電圧とは異なる論理しきい値電圧で論理判定を行って前記インバータの出力端の電圧を増幅し、かつ各準備期間では直前の伝送期間に得られた前記出力デジタル信号を保持するためのラッチとを有する受信回路を備えたことを特徴とする信号伝送回路。
【請求項１２】
　デジタル信号を信号線から受信する受信回路であって、
　前記信号線の微小な電圧変化を増幅するためのインバータと、
　前記インバータの入力端と出力端との間に介挿された受信キャパシタと、
　前記インバータの入力端と出力端との間に介挿されたイコライズスイッチと、
　前記インバータの出力端の電圧から前記信号線の正の微小な電圧変化を検出したときに第１の検出信号を供給するための第１のレベル回路と、
　前記インバータの出力端の電圧から前記信号線の負の微小な電圧変化を検出したときに第２の検出信号を供給するための第２のレベル回路と、
　前記入力デジタル信号の論理レベルに応じた論理レベルを有する出力デジタル信号を供給するように、前記第１及び第２の検出信号に応じてセット及びリセットされるラッチと、
　前記第１の検出信号又は前記第２の検出信号が供給された後に一定の期間だけ前記信号線並びに前記インバータの入力端及び出力端の各々の電圧を所定のイコライズ電圧に設定するように前記イコライズスイッチを導通状態にさせ、その他の期間では前記信号線の微小な電圧変化を増幅する前記インバータの動作を許容して前記受信キャパシタを充放電させるように前記イコライズスイッチを非導通状態にさせるためのイコライズ制御回路とを備えたことを特徴とする受信回路。
【発明の詳細な説明】
【技術分野】
【０００１】
　本発明は、デジタル回路の設計技術に関し、特に信号伝送の高速化技術及び回路の低消費電力化技術に関するものである。
【背景技術】
【０００２】
　マルチメディア時代にあって、据え置き型の機器ではより高速動作性能が、携帯型の機器ではより低消費電力化が求められている。それに伴い半導体集積回路の高速化、低消費電力化に対する要求はますます大きくなっている。一方、半導体プロセスの微細化及び配線の多層化に伴い、配線の寄生素子が設計に与える影響は非常に大きくなってきている。例えば、メタル配線の薄膜化に伴う配線抵抗値及び配線インダクタンス値の増大や、配線ピッチの縮小に伴う配線容量値の増大により、半導体集積回路の高速化、低消費電力化が阻害される状況が発生している。
【０００３】
　デジタル信号の伝送のための信号伝送回路が知られている（特許文献１参照）。これは、大きい負荷容量を有する信号線の高速駆動を実現するために、信号線の電圧を論理高電圧（Ｖdd）と論理低電圧（Ｖss）との中間電圧に設定したうえで、当該信号線をインバータで論理高電圧又は論理低電圧に駆動するものである。
【特許文献１】特開平２−２８５７１１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
　上記従来の信号伝送回路では、信号線の電圧振幅（Ｖss＝０とすると電圧振幅はＶdd／２である。）が大きいので、当該信号線の中間電圧への設定に要する時間が長くなり、かつ消費電力が大きくなる。
【０００５】
　本発明の目的は、大きい負荷容量を有する信号線を介してデジタル信号を伝送するための信号伝送回路において、高速伝送及び低消費電力を実現することにある。
【課題を解決するための手段】
【０００６】
　上記目的を達成するために、本発明に係る信号伝送回路は、同期型又は非同期型の信号伝送回路において、送信キャパシタと受信キャパシタとの間の効率的な電荷の授受を実現することにより、信号線の電圧振幅を低減することとしたものである。
【０００７】
　具体的に説明すると、本発明に係る信号伝送回路は、準備期間を表す第１の論理レベルと、伝送期間を表す第２の論理レベルとを繰り返し呈するクロック信号に同期して、デジタル信号を第１の回路ブロックから第２の回路ブロックへ信号線を介して伝送するための同期型信号伝送回路である。しかも、第１の回路ブロックは、送信キャパシタと、準備期間毎に与えられた入力デジタル信号の論理レベルに応じた電圧を前記送信キャパシタに設定するための入力スイッチと、伝送期間毎に直前の準備期間のうちに設定された前記送信キャパシタの電圧に応じた微小な電圧変化を前記信号線に生じさせるための送信スイッチとを有する送信回路を備える。また、第２の回路ブロックは、前記信号線に接続されたインバータと、該インバータの入力端と出力端との間に介挿された受信キャパシタと、準備期間毎に前記信号線の電圧を所定の電圧に設定するように前記インバータの入力端と出力端とを短絡させるためのイコライズスイッチを有する受信回路を備えたものである。
【０００８】
　また、本発明に係る受信回路は、第１の回路ブロックから第２の回路ブロックへ信号線を介してデジタル信号を伝送するための非同期型信号伝送回路に用いられる受信回路である。具体的に説明すると、本発明に係る受信回路は、デジタル信号を信号線から受信する受信回路であって、前記信号線の微小な電圧変化を増幅するためのインバータと、前記インバータの入力端と出力端との間に介挿された受信キャパシタと、前記インバータの入力端と出力端との間に介挿されたイコライズスイッチと、前記インバータの出力端の電圧から前記信号線の正の微小な電圧変化を検出したときに第１の検出信号を供給するための第１のレベル回路と、前記インバータの出力端の電圧から前記信号線の負の微小な電圧変化を検出したときに第２の検出信号を供給するための第２のレベル回路と、前記入力デジタル信号の論理レベルに応じた論理レベルを有する出力デジタル信号を供給するように、前記第１及び第２の検出信号に応じてセット及びリセットされるラッチと、前記第１の検出信号又は前記第２の検出信号が供給された後に一定の期間だけ前記信号線並びに前記インバータの入力端及び出力端の各々の電圧を所定のイコライズ電圧に設定するように前記イコライズスイッチを導通状態にさせ、その他の期間では前記信号線の微小な電圧変化を増幅する前記インバータの動作を許容して前記受信キャパシタを充放電させるように前記イコライズスイッチを非導通状態にさせるためのイコライズ制御回路とを備えものである。
【発明の効果】
【０００９】
　本発明によれば、送信キャパシタと受信キャパシタとの間の効率的な電荷の授受を実現することにより信号線の電圧振幅を低減したので、大きい負荷容量を有する信号線を介してデジタル信号を伝送するための信号伝送回路において高速伝送及び低消費電力を実現することができる。
【発明を実施するための最良の形態】
【００１０】
　以下、図面を参照しながら、本発明の実施形態について説明する。
【００１１】
　図１は、本発明に係る同期型信号伝送回路の構成例を示している。図１の信号伝送回路は、クロック（ＣＬＫ）信号に同期して、第１の回路ブロックＢＫ１から第２の回路ブロックＢＫ２へ信号線３０を介してデジタル信号を伝送するための回路である。両回路ブロックＢＫ１，ＢＫ２は、同一の半導体集積回路の中にあってもよいし、各々異なる半導体集積回路の中にあってもよい。信号線３０は、配線抵抗Ｒと配線容量Ｃとの組み合わせに係る等価回路で図示されている。なお、以下の説明では、ＣＬＫ信号の論理高レベル（Ｈレベル）及び論理低レベル（Ｌレベル）がそれぞれ準備期間及び伝送期間を表すものとする。ここに、準備期間は信号伝送の準備のための期間を、伝送期間は信号伝送の実行のための期間をそれぞれ意味する。
【００１２】
　第１の回路ブロックＢＫ１は、送信すべきデジタル信号を当該回路ブロックＢＫ１の内部から受け取るための入力端子ＴＩＮと、信号線３０に接続された出力端子ＴＯＵＴとを有する送信回路１００を備えている。この送信回路１００は、送信キャパシタ１０１と、入力スイッチ１０２と、送信スイッチ１０３と、インバータ１０４とで構成されている。入力スイッチ１０２は、各準備期間（ＣＬＫ＝Ｈの期間）では入力デジタル信号を送信キャパシタ１０１へ供給する導通状態となり、かつ各伝送期間（ＣＬＫ＝Ｌの期間）では非導通状態となるように構成されている。つまり、準備期間毎に、与えられた入力デジタル信号の論理レベルに応じた電圧が送信キャパシタ１０１に設定される。送信スイッチ１０３は、各伝送期間（ＣＬＫ＝Ｌの期間）では送信キャパシタ１０１を信号線３０に接続する導通状態となり、かつ各準備期間（ＣＬＫ＝Ｈの期間）では非導通状態となるように構成されている。つまり、伝送期間毎に、直前の準備期間のうちに設定された送信キャパシタ１０１の電圧に応じた微小な電圧変化が信号線３０に生じるようになっている。
【００１３】
　第２の回路ブロックＢＫ２は、信号線３０に接続された入力端子ＲＩＮと、受信したデジタル信号を当該回路ブロックＢＫ２の内部へ供給するための出力端子ＲＯＵＴとを有する受信回路２００を備えている。この受信回路２００は、ＣＭＯＳ構成のインバータ３０５を有する増幅回路３００と、ラッチ３１０とで構成されている。２０１は受信キャパシタ、２０４はイコライズスイッチである。インバータ３０５は、Ｖdd電源線とＶss電源線との間に介挿されたＰチャネルＭＯＳトランジスタ２０２及びＮチャネルＭＯＳトランジスタ２０３で構成され、入力端が信号線３０に接続されている。受信キャパシタ２０１及びイコライズスイッチ２０４は、それぞれインバータ３０５の入力端と出力端との間に介挿されている。イコライズスイッチ２０４は、各準備期間（ＣＬＫ＝Ｈの期間）ではインバータ３０５の入力端と出力端とを短絡させる導通状態となり、かつ各伝送期間（ＣＬＫ＝Ｌの期間）では信号線３０の微小な電圧変化を増幅するインバータ３０５の動作を許容して受信キャパシタ２０１を充放電させる非導通状態となるように構成されている。準備期間毎にイコライズスイッチ２０４が導通することにより、信号線３０並びにインバータ３０５の入力端及び出力端の各々の電圧は、準備期間毎に所定のイコライズ電圧Ｖeqに設定される。ここに、Ｖeqはインバータ３０５の入出力特性に応じて決まる電圧である。ラッチ３１０は、各伝送期間（ＣＬＫ＝Ｌの期間）ではインバータ３０５の出力端の電圧を論理増幅して得た出力デジタル信号を供給し、かつ各準備期間（ＣＬＫ＝Ｈの期間）では直前の伝送期間に得られた出力デジタル信号を保持するように、例えば、２個のスイッチ２０５，２０８と、３個のインバータ２０６，２０７，２０９とで構成される。なお、受信キャパシタ２０１は、ＣＭＯＳインバータ３０５を構成する両トランジスタ２０２，２０３の各々のゲート・ドレイン間の寄生容量によって実現してもよい。
【００１４】
　図１の信号伝送回路によれば、準備期間毎に、受信回路２００の中のイコライズスイッチ２０４のはたらきにより、信号線３０の電圧がイコライズ電圧Ｖeqに設定される。しかも、ある準備期間について考えると、この期間に送信回路１００に与えられた入力デジタル信号の論理レベルに応じた量の電荷が送信キャパシタ１０１に蓄積される。次の伝送期間における信号線３０の電圧は、直前の準備期間のうちに送信キャパシタ１０１に蓄積された電荷の量に応じて、イコライズ電圧Ｖeqから＋ΔＶ又は−ΔＶだけ微小に変化する。ここに、ΔＶは上記従来例の信号線電圧振幅（Ｖdd／２）より小さい電圧振幅である。つまり、図１の構成によれば、入力デジタル信号が信号線３０上の小振幅信号に変換されるので、高速伝送及び低消費電力を実現することができる。
【００１５】
　ここで、インバータ３０５の電圧利得をＧ（＝−５〜−１０００）とすると、入力端子ＲＩＮから見た受信回路２００の入力容量値は、受信キャパシタ２０１の実際の容量値の（１−Ｇ）倍になるので、送信キャパシタ１０１の容量値よりも、また配線容量Ｃの合計値よりもかなり大きくすることができる。したがって、伝送期間毎に送信キャパシタ１０１から信号線３０へ供給された電荷のほとんど全てが受信キャパシタ２０１へ移動する。
【００１６】
　送信キャパシタ１０１の容量値は、小さい値に設定される。伝送期間における送信回路１００の充放電の時定数は、送信キャパシタ１０１の容量値と、送信スイッチ１０３のオン抵抗値との積により決まるから、非常に小さい。したがって、送信キャパシタ１０１から受信キャパシタ２０１へ電荷が急速に移動する。しかも、送信信号のエネルギーが小さいので、信号線３０にインダクタンス成分が含まれている場合でも、信号の反射を起こすことがほとんどない。加えて、送信キャパシタ１０１の容量値が小さいので、電源インダクタンスや配線インダクタンスの影響を受けにくいという効果もある。
【００１７】
　なお、図１の送信回路１００及び受信回路２００は、１個のマスタスレーブ型フリップフロップを構成するものとみなすことができる。つまり、長配線（信号線３０）をマスタラッチ（送信回路１００）とスレーブラッチ（受信回路２００）との間に配置することによって、該長配線をインバータで駆動する場合に比べて消費電力を削減できる。信号線３０に複数の受信回路２００を接続することも可能である。
【００１８】
　図２は、図１中の受信回路２００の変形例を示している。図２の受信回路２００ａは、準備期間（ＣＬＫ＝Ｈの期間）毎にＣＭＯＳインバータ３０５によるイコライズ電圧Ｖeqの設定が完了した後に当該ＣＭＯＳインバータ３０５をＶss電源線から切り離すためのカットオフスイッチ２１０を備えている。図２中のインバータ２１１は、ＣＬＫ信号を遅延させるための遅延回路を構成している。
【００１９】
　各準備期間においてイコライズスイッチ２０４が導通状態になると、ＣＭＯＳインバータ３０５の入力端と出力端とが短絡される結果、当該入力端及び出力端の電圧が所定のイコライズ電圧Ｖeq（Ｖss＝０とすると、例えばＶeq＝Ｖdd／２である。）に設定される。この状態では、ＣＭＯＳインバータ３０５を構成するＰチャネルＭＯＳトランジスタ２０２及びＮチャネルＭＯＳトランジスタ２０３がともにターンオンしているので、Ｖdd電源線からＣＭＯＳインバータ３０５を通してＶss電源線へ貫通電流が流れる。この貫通電流は、イコライズ電圧Ｖeqの設定完了後は不要である。したがって、ＣＬＫ信号の立ち上がり遷移の時刻から一定の時間が経過した後に、カットオフスイッチ２１０がＣＭＯＳインバータ３０５の貫通電流を遮断する。これにより、受信回路２００ａの消費電力が低減される。
【００２０】
　図３は、図１中の受信回路２００の他の変形例を示している。図３の受信回路２００ｂは、準備期間（ＣＬＫ＝Ｈの期間）毎にＣＭＯＳインバータ３０５によるイコライズ電圧Ｖeqの設定が完了した後に当該ＣＭＯＳインバータ３０５をＶss電源線から切り離すための第１のカットオフスイッチ２１２と、伝送期間（ＣＬＫ＝Ｌの期間）毎にＣＭＯＳインバータ３０５の出力端の電圧が確定した後に当該ＣＭＯＳインバータ３０５をＶss電源線から切り離すための第２のカットオフスイッチ２１３とを備えている。これら第１及び第２のカットオフスイッチ２１２，２１３を制御するための信号は、３個のインバータ２１４，２１５，２１８と、１個のＮＯＲゲート２１６と、１個のＮＡＮＤゲート２１７とにより、ＣＬＫ信号から生成される。
【００２１】
　第１のカットオフスイッチ２１２は、各準備期間において、図２中のカットオフスイッチ２１０と同様に、ＣＬＫ信号の立ち上がり遷移の時刻から一定の時間が経過した後にＣＭＯＳインバータ３０５の貫通電流を遮断する。
【００２２】
　図３によれば、各伝送期間においてイコライズスイッチ２０４が非導通状態になると、ＣＭＯＳインバータ３０５は入力端子ＲＩＮの微小な電圧変化を増幅する。この場合の入力端子ＲＩＮの電圧はＶeq＋ΔＶ又はＶeq−ΔＶであって、ΔＶは微小な電圧振幅である。この状態でも、ＣＭＯＳインバータ３０５を構成するＰチャネルＭＯＳトランジスタ２０２及びＮチャネルＭＯＳトランジスタ２０３がともにターンオンしているので、Ｖdd電源線からＣＭＯＳインバータ３０５を通してＶss電源線へ貫通電流が流れる。この貫通電流は、当該ＣＭＯＳインバータ３０５の出力端の電圧が確定した後は不要である。したがって、ＣＬＫ信号の立ち下がり遷移の時刻から一定の時間が経過した後に、第２のカットオフスイッチ２１３がＣＭＯＳインバータ３０５の貫通電流を遮断する。これにより、受信回路２００ｂの消費電力が更に低減される。しかも、各伝送期間においてＶdd電源線及びＶss電源線から混入するノイズに対する耐性が向上する。
【００２３】
　図４は、本発明に係る同期型信号伝送回路の他の構成例を示している。図４の信号伝送回路は、クロック（ＣＬＫ）信号に同期して、第１の回路ブロック群ＢＫ１１，ＢＫ１２，ＢＫ１３のうちのいずれかから共通の信号線３０を介して第２の回路ブロック群ＢＫ２１，ＢＫ２２，ＢＫ２３のうちのいずれかへデジタル信号を伝送するための信号伝送回路である。ＢＫ１１，ＢＫ１２，ＢＫ１３は同一構成の送信回路１００ａを、ＢＫ２１，ＢＫ２２，ＢＫ２３は同一構成の受信回路２００ｃをそれぞれ備えている。ＢＫ１１，ＢＫ１２，ＢＫ１３の送信回路１００ａの各々は、入力デジタル信号ＴＤ１１，ＴＤ１２，ＴＤ１３を受け取るための入力端子ＴＩＮと、選択信号ＴＳ１，ＴＳ２，ＴＳ３を受け取るための選択端子ＴＳＥＬと、信号線３０に接続された出力端子ＴＯＵＴとを有する。ＢＫ２１，ＢＫ２２，ＢＫ２３の受信回路２００ｃの各々は、信号線３０に接続された入力端子ＲＩＮと、選択信号ＲＳ１，ＲＳ２，ＲＳ３を受け取るための選択端子ＲＳＥＬと、出力デジタル信号ＲＤ２１，ＲＤ２２，ＲＤ２３を供給するための出力端子ＲＯＵＴとを有する。なお、全ての送信回路１００ａ及び全ての受信回路２００ｃに、共通のＣＬＫ信号が分配される。
【００２４】
　図５は、図４中の送信回路１００ａの内部構成を示している。図５の送信回路１００ａは、選択端子ＴＳＥＬに与えられた選択信号が活性化された場合（例えば、ＴＳ１＝Ｈの場合）には入力スイッチ１０２及び送信スイッチ１０３の各々の状態をＣＬＫ信号に応答して変化させ、かつ同選択信号が非活性化された場合（例えば、ＴＳ１＝Ｌの場合）には入力スイッチ１０２及び送信スイッチ１０３の各々の状態を固定するための論理回路１０５を有する点で、図１中の送信回路１００と異なる。図５中の１０６は、論理回路１０５を構成するＮＡＮＤゲートの出力を反転するためのインバータである。図示の例では、非選択の場合に、入力スイッチ１０２が非導通状態に、出力スイッチ１０３が導通状態にそれぞれ固定される。ただし、非選択の場合に、入力スイッチ１０２を導通状態に、出力スイッチ１０３を非導通状態にそれぞれ固定することとしてもよい。
【００２５】
　図６は、図４中の受信回路２００ｃの内部構成を示している。図６の受信回路２００ｃは、選択端子ＲＳＥＬに与えられた選択信号が活性化された場合（例えば、ＲＳ１＝Ｈの場合）にはイコライズスイッチ２０４の状態をＣＬＫ信号に応答して変化させ、かつ同選択信号が非活性化された場合（例えば、ＲＳ１＝Ｌの場合）にはイコライズスイッチ２０４を非導通状態に固定するための論理回路２１９を有する点で、図１中の受信回路２００と異なる。図６中の２２０は、論理回路２１９を構成するＮＡＮＤゲートの出力を反転するためのインバータである。図示の例では、非選択の場合に、イコライズスイッチ２０４が非導通状態に固定されるとともに、ラッチ３１０の２個のスイッチ２０５，２０８がそれぞれ導通状態及び非導通状態に固定される。
【００２６】
　図４〜図６の信号伝送回路によれば、送信側の回路ブロックと受信側の回路ブロックとを任意に指定できる。例えば、ＢＫ１１からＢＫ２３へデジタル信号を伝送する場合には、ＴＳ１＝ＲＳ３＝ＨかつＴＳ２＝ＴＳ３＝ＲＳ１＝ＲＳ２＝Ｌの設定がなされる。このとき、ＢＫ１１の送信回路１００ａとＢＫ２３の受信回路２００ｃとの間で、図１の場合と同様の小振幅信号伝送が達成される。この際、信号線３０の電圧は、いずれの回路ブロック間の信号伝送でもＶeqからＶeq＋ΔＶ又はＶeq−ΔＶへと微小に変化する。
【００２７】
　図７は、本発明に係る同期型信号伝送回路の更に他の構成例を示している。図７の信号伝送回路は、クロック（ＣＬＫ）信号に同期して、第１の回路ブロック群ＢＫ３１，ＢＫ３２，ＢＫ３３から共通の信号線３０を介して第２の回路ブロックＢＫ４１へ、第１の回路ブロック群ＢＫ３１，ＢＫ３２，ＢＫ３３の各々に与えられたデジタル信号ＴＤ３１，ＴＤ３２，ＴＤ３３に基づく論理演算結果を伝送するための信号伝送回路である。ＢＫ３１，ＢＫ３２，ＢＫ３３は図５の送信回路１００ａを、ＢＫ４１は図１中の受信回路２００をそれぞれ備えている。ただし、ＢＫ３１，ＢＫ３２，ＢＫ３３の送信回路１００ａの各々は、対応するデジタル信号ＴＤ３１，ＴＤ３２，ＴＤ３３を選択端子ＴＳＥＬに受け取り、かつ入力端子ＴＩＮがＶdd電源線に接続されるように構成されている。ＲＤ４１は、論理演算結果を表す出力デジタル信号である。
【００２８】
　図７の構成によれば、各送信回路１００ａ中の論理回路１０５（図５参照）は、選択端子ＴＳＥＬに与えられた入力デジタル信号が活性化された場合（例えばＴＤ３１＝Ｈの場合）には入力スイッチ１０２及び送信スイッチ１０３の各々の状態をＣＬＫ信号に応答して変化させ、かつ同デジタル信号が非活性化された場合（例えばＴＤ３１＝Ｌの場合）には入力スイッチ１０２及び送信スイッチ１０３の各々の状態を固定する。一方、各送信回路１００ａの入力端子ＴＩＮの電圧は、常に論理高電圧（Ｖdd）に固定されている。したがって、ＴＤ３１，ＴＤ３２，ＴＤ３３のうちの１つが活性化された場合には信号線３０の電圧がＶeqからＶeq＋ΔＶへと変化し、２つが活性化された場合には同電圧がＶeqからＶeq＋２ΔＶへと変化し、３つが活性化された場合には同電圧がＶeqからＶeq＋３ΔＶへと変化する。信号線３０のこれらの電圧変化は、図７中の受信回路２００におけるＣＭＯＳインバータ３０５（図１参照）の出力端において、ＶeqからＶeq−ＧΔＶへの変化、ＶeqからＶeq−２ＧΔＶへの変化、ＶeqからＶeq−３ＧΔＶへの変化となってそれぞれ現れる。したがって、ラッチ３１０の中のインバータ２０６（図１参照）の論理しきい値電圧をＶthとするとき、Ｖeq＜Ｖth＜Ｖeq−ＧΔＶならば出力デジタル信号ＲＤ４１が３入力デジタル信号ＴＤ３１，ＴＤ３２，ＴＤ３３の論理和演算の結果を、Ｖeq−ＧΔＶ＜Ｖth＜Ｖeq−２ＧΔＶならば出力デジタル信号ＲＤ４１が３入力デジタル信号ＴＤ３１，ＴＤ３２，ＴＤ３３の多数決論理演算の結果を、Ｖeq−２ＧΔＶ＜Ｖth＜Ｖeq−３ＧΔＶならば出力デジタル信号ＲＤ４１が３入力デジタル信号ＴＤ３１，ＴＤ３２，ＴＤ３３の論理積演算の結果をそれぞれ表すこととなる。なお、各送信回路１００ａの入力端子ＴＩＮの電圧を論理低電圧（Ｖss）に固定し、かつ受信回路２００中のインバータ２０６の論理しきい値電圧をＶeqより高く設定してもよい。
【００２９】
　図８は、本発明に係る非同期型信号伝送回路の構成例を示している。図８の信号伝送回路は、第１の回路ブロックＢＫ５０から共通の信号線３０を介して第２の回路ブロック群ＢＫ６１，ＢＫ６２，ＢＫ６３の各々へデジタル信号（ここではクロック信号ＣＬＫ）を伝送・分配するための信号伝送回路である。これらの回路ブロックＢＫ５０，ＢＫ６１，ＢＫ６２，ＢＫ６３は、同一の半導体集積回路の中にあってもよいし、各々異なる半導体集積回路の中にあってもよい。
【００３０】
　第１の回路ブロックＢＫ５０は、送信すべきクロック信号を当該回路ブロックＢＫ５０の内部から受け取るための入力端子ＴＩＮと、信号線３０に接続された出力端子ＴＯＵＴとを有する送信回路５００を備えている。第２の回路ブロック群ＢＫ６１，ＢＫ６２，ＢＫ６３の各々は、信号線３０に接続された入力端子ＲＩＮと、受信したクロック信号を各回路ブロックの内部へ供給するための出力端子ＲＯＵＴと、リセット（ＲＳＴ）信号を受け取るための他の入力端子とを有する受信回路６００を備えている。なお、各受信回路６００のＣＯＵＴ端子については後述する。
【００３１】
　図９は、図８中の送信回路５００の内部構成を示している。図９の送信回路５００は、遷移検出回路５１０と、第１の送信キャパシタ５２１と、プリチャージスイッチ５２２と、第１の送信スイッチ５２３と、第２の送信キャパシタ５３１と、プリディスチャージスイッチ５３２と、第２の送信スイッチ５３３と、２個のインバータ５２４，５３４とで構成されている。
【００３２】
　遷移検出回路５１０は、入力端子ＴＩＮから与えられた入力クロック（ＣＬＫ）信号の論理レベルの遷移を逐次検出するための回路であって、出力端子ＴＯＵＴへ論理高レベルの出力をすべき高レベル期間（ＣＬＫ＝Ｈの期間）と、出力端子ＴＯＵＴへ論理低レベルの出力をすべき低レベル期間（ＣＬＫ＝Ｌの期間）とを検知するように、インバータ５１１と、ＮＡＮＤゲート５１２と、ＮＯＲゲート５１３とで構成されている。ＮＡＮＤゲート５１２の出力は、ＣＬＫ信号の立ち上がり遷移の時刻からインバータ５１１の遅延時間だけ、すなわち各高レベル期間の開始時刻から一定の期間だけ、論理低レベルになる。ＮＯＲゲート５１３の出力は、ＣＬＫ信号の立ち下がり遷移の時刻からインバータ５１１の遅延時間だけ、すなわち各低レベル期間の開始時刻から一定の期間だけ、論理高レベルになる。
【００３３】
　第１の送信キャパシタ５２１と、プリチャージスイッチ５２２と、第１の送信スイッチ５２３と、インバータ５２４とは、高レベル出力回路５２０を構成している。プリチャージスイッチ５２２は、各低レベル期間（ＣＬＫ＝Ｌの期間）ではＶdd電源線の論理高電圧を第１の送信キャパシタ５２１へ供給する導通状態となり、かつ各高レベル期間（ＣＬＫ＝Ｈの期間）では非導通状態となるように構成されている。つまり、低レベル期間毎に、所定の論理高電圧が第１の送信キャパシタ５２１に設定される。第１の送信スイッチ５２３は、各高レベル期間（ＣＬＫ＝Ｈの期間）の開始時刻から一定の期間だけ第１の送信キャパシタ５２１を出力端子ＴＯＵＴに接続する導通状態となるように構成されている。つまり、高レベル期間毎に、直前の低レベル期間のうちに設定された第１の送信キャパシタ５２１の電圧に応じた正の微小な電圧変化が信号線３０に生じるようになっている。
【００３４】
　第２の送信キャパシタ５３１と、プリディスチャージスイッチ５３２と、第２の送信スイッチ５３３と、インバータ５３４とは、低レベル出力回路５３０を構成している。プリディスチャージスイッチ５３２は、各高レベル期間（ＣＬＫ＝Ｈの期間）ではＶss電源線の論理低電圧を第２の送信キャパシタ５３１へ供給する導通状態となり、かつ各低レベル期間（ＣＬＫ＝Ｌの期間）では非導通状態となるように構成されている。つまり、高レベル期間毎に、所定の論理低電圧が第２の送信キャパシタ５３１に設定される。第２の送信スイッチ５３３は、各低レベル期間（ＣＬＫ＝Ｌの期間）の開始時刻から一定の期間だけ第２の送信キャパシタ５３１を出力端子ＴＯＵＴに接続する導通状態となるように構成されている。つまり、低レベル期間毎に、直前の高レベル期間のうちに設定された第２の送信キャパシタ５３１の電圧に応じた負の微小な電圧変化が信号線３０に生じるようになっている。
【００３５】
　図１０は、図８中の受信回路６００の内部構成を示している。図１０の受信回路６００は、増幅回路６１０と、第１のレベル回路６２０と、第２のレベル回路６３０と、イコライズ制御回路６４０と、ラッチ６５０とで構成されている。
【００３６】
　増幅回路６１０は、受信キャパシタ６１１と、ＰチャネルＭＯＳトランジスタ６１２と、ＮチャネルＭＯＳトランジスタ６１３と、イコライズスイッチ６１４と、インバータ６１５とで構成されている。ＰチャネルＭＯＳトランジスタ６１２及びＮチャネルＭＯＳトランジスタ６１３は、Ｖdd電源線とＶss電源線との間に介挿されて、入力端子ＲＩＮの電圧変化、すなわち信号線３０の微小な電圧変化を増幅するためのＣＭＯＳインバータ６１６を構成している。受信キャパシタ６１１及びイコライズスイッチ６１４は、それぞれＣＭＯＳインバータ６１６の入力端と出力端との間に介挿されている。イコライズスイッチ６１４が導通状態になると、信号線３０並びにＣＭＯＳインバータ６１６の入力端及び出力端の各々の電圧が所定のイコライズ電圧Ｖeqに設定される。ここに、ＶeqはＣＭＯＳインバータ６１６の入出力特性に応じて決まる電圧である。イコライズスイッチ６１４の非導通状態では、信号線３０の微小な電圧変化を増幅するＣＭＯＳインバータ６１６の動作が許容されて、受信キャパシタ６１１が充放電されるようになっている。
【００３７】
　第１のレベル回路６２０は、信号線３０の正の微小な電圧変化を検出したときに第１の検出信号（正論理）Ｐを供給するための回路であって、Ｖdd電源線とＶss電源線との間に介挿されたＰチャネルＭＯＳトランジスタ６２１及びＮチャネルＭＯＳトランジスタ６２２で構成されている。これらのトランジスタ６２１，６２２で構成されたインバータは、上記イコライズ電圧Ｖeqより低い論理しきい値電圧Ｖthlを有し、ＣＭＯＳインバータ６１６の出力端の負の電圧変化を検出することにより、信号線３０の正の微小な電圧変化を検出するようになっている。
【００３８】
　第２のレベル回路６３０は、信号線３０の負の微小な電圧変化を検出したときに第２の検出信号（負論理）Ｑを供給するための回路であって、Ｖdd電源線とＶss電源線との間に介挿されたＰチャネルＭＯＳトランジスタ６３１及びＮチャネルＭＯＳトランジスタ６３２で構成されている。これらのトランジスタ６３１，６３２で構成されたインバータは、上記イコライズ電圧Ｖeqより高い論理しきい値電圧Ｖthhを有し、ＣＭＯＳインバータ６１６の出力端の正の電圧変化を検出することにより、信号線３０の負の微小な電圧変化を検出するようになっている。
【００３９】
　これら第１及び第２のレベル回路６２０，６３０は、ＣＭＯＳインバータ６１６の構成を基にして、ＰチャネルＭＯＳトランジスタ６１２及びＮチャネルＭＯＳトランジスタ６１３のゲート幅などを変更し、電流利得係数を変更するなどすれば、構成可能である。
【００４０】
　ラッチ６５０は、前記入力クロック（ＣＬＫ）信号に対応する出力クロック信号を出力端子ＲＯＵＴへ供給するように第１及び第２の検出信号（Ｐ信号及びＱ信号）に応じてセット及びリセットされる、いわゆるＲＳラッチであって、２個のＮＡＮＤゲート６５１，６５２と、インバータ６５３とで構成されている。図示の例では、Ｐ信号の立ち上がり遷移に応答して出力ＲＯＵＴがセットされ、かつＱ信号の立ち下がり遷移に応答して出力ＲＯＵＴがリセットされるようになっている。なお、端子ＣＯＵＴには、Ｐ信号がそのまま出力される。
【００４１】
　イコライズ制御回路６４０は、論理高レベルのＲＳＴ信号が入力されている間はイコライズスイッチ６１４を強制的に導通状態にさせ、またＰ信号（正論理）又はＱ信号（負論理）が供給された後に一定の期間だけイコライズスイッチ６１４を導通状態にさせ、その他の期間ではイコライズスイッチ６１４を非導通状態にさせるための回路であって、３個のインバータ６４１，６４３，６４６と、３個のＮＯＲゲート６４２，６４４，６４５とで構成されている。また、このイコライズ制御回路６４０は、論理高レベルのＲＳＴ信号が入力された際に出力ＲＯＵＴをリセットするための制御回路でもある。なお、インバータ６４３は、ＮＯＲゲート６４２の出力を遅延させるための遅延回路を構成している。
【００４２】
　図８〜図１０の信号伝送回路では、初期動作時に論理高レベルのＲＳＴ信号が各受信回路６００に入力される。これに応答して、受信回路６００の各々でイコライズスイッチ６１４が導通状態にさせられる。この結果、ＣＭＯＳインバータ６１６の入力端と出力端とが短絡され、信号線３０並びにＣＭＯＳインバータ６１６の入力端及び出力端の各々の電圧が所定のイコライズ電圧Ｖeqに設定される。この電圧Ｖeq（＞Ｖthl）は第１のレベル回路６２０では論理高レベル入力とみなされるので、Ｐ信号は論理低レベルになる。一方、同電圧Ｖeq（＜Ｖthh）は第２のレベル回路６３０では論理低レベル入力とみなされるので、Ｑ信号は論理高レベルになる。また、ラッチ６５０の出力電圧、すなわち出力端子ＲＯＵＴの電圧が論理低レベルに初期化される。続いて、ＲＳＴ信号が論理低レベルに下げられた後、クロック信号の伝送が開始する。この時点では、イコライズスイッチ６１４が非導通状態にあり、かつラッチ６５０が論理低レベル出力を保持している。
【００４３】
　まず、送信回路５００の入力クロック信号が論理低レベルから論理高レベルへ遷移した場合の各部の動作を説明する。入力クロック信号が立ち上がり遷移をすると、一定の期間だけ、遷移検出回路５１０の中のＮＡＮＤゲート５１２の出力が論理低レベルになり、第１の送信スイッチ５２３が導通状態となる。したがって、この時点までにプリチャージされた第１の送信キャパシタ５２１の電圧に応じた正の微小な電圧変化が、信号線３０に生じる。つまり、信号線３０の電圧がＶeqからＶeq＋ΔＶに変化する。ここに、ΔＶは上記従来例の信号線電圧振幅（Ｖdd／２）より小さい電圧振幅である。ＣＭＯＳインバータ６１６は、信号線３０の正の微小な電圧変化を利得Ｇ（＝−５〜−１０００）で増幅する。つまり、ＣＭＯＳインバータ６１６の出力端の電圧がＶeqからＶeq−ＧΔＶへ向かって変化する。ここで、第１の送信キャパシタ５２１から信号線３０へ供給された電荷のほとんど全てが、受信キャパシタ６１１へ急速に移動する。第１のレベル回路６２０は、ＣＭＯＳインバータ６１６の出力端の負の電圧変化を検出して、Ｐ信号を論理高レベルに変化させる。第２のレベル回路６３０は、論理高レベルのＱ信号を保持する。したがって、ラッチ６５０は、出力端子ＲＯＵＴを論理高レベルに変化させる。つまり、入力クロック信号の立ち上がり遷移に応答して、出力クロック信号の立ち上がり遷移が生じる。一方、イコライズ制御回路６４０は、入力クロック信号の立ち下がり遷移に備えて、イコライズスイッチ６１４を一定期間だけ導通させる。その結果、信号線３０及び受信回路６００が初期状態に戻る。ただし、ラッチ６５０は論理高レベル出力を保持している。一方、送信回路５００では、プリディスチャージスイッチ５３２が第２の送信キャパシタ５３１にＶss電源線の電圧を設定する。
【００４４】
　次に、送信回路５００の入力クロック信号が論理高レベルから論理低レベルへ遷移した場合の各部の動作を説明する。入力クロック信号が立ち下がり遷移をすると、一定の期間だけ、遷移検出回路５１０の中のＮＯＲゲート５１３の出力が論理高レベルになり、第２の送信スイッチ５３３が導通状態となる。したがって、この時点までにプリディスチャージされた第２の送信キャパシタ５３１の電圧に応じた負の微小な電圧変化が、信号線３０に生じる。つまり、信号線３０の電圧がＶeqからＶeq−ΔＶに変化する。ＣＭＯＳインバータ６１６は、信号線３０の負の微小な電圧変化を利得Ｇで増幅する。つまり、ＣＭＯＳインバータ６１６の出力端の電圧がＶeqからＶeq＋ＧΔＶへ向かって急速に変化する。第２のレベル回路６３０は、ＣＭＯＳインバータ６１６の出力端の正の電圧変化を検出して、Ｑ信号を論理低レベルに変化させる。第１のレベル回路６２０は、論理低レベルのＰ信号を保持する。したがって、ラッチ６５０は、出力端子ＲＯＵＴを論理低レベルに変化させる。つまり、入力クロック信号の立ち下がり遷移に応答して、出力クロック信号の立ち下がり遷移が生じる。一方、イコライズ制御回路６４０は、入力クロック信号の立ち上がり遷移に備えて、イコライズスイッチ６１４を一定期間だけ導通させる。その結果、信号線３０及び受信回路６００が初期状態に戻る。ラッチ６５０は論理低レベル出力を保持している。一方、送信回路５００では、プリチャージスイッチ５２２が第１の送信キャパシタ５２１にＶdd電源線の電圧を設定する。以下、同様の動作の繰り返しにより信号伝送が達成される。
【００４５】
　以上のとおり、図８〜図１０の信号伝送回路によれば、入力クロック信号が信号線３０上の小振幅信号に変換されるので、図１の場合と同様の高速伝送、低消費電力等の効果が得られる。回路ブロックＢＫ６１，ＢＫ６２，ＢＫ６３のうちのいずれかを起点として、更に他の回路ブロックへ同様の方法でクロック信号を分配することも可能である。ただし、電源ノイズ及びクロストークの影響を緩和するため、上記非同期型の送信回路５００及び受信回路６００は、各回路ブロックの周縁近傍に設けるのがよい。なお、クロック信号以外のデジタル信号の伝送に図８〜図１０の非同期型構成を用いることもできる。
【００４６】
　図１１は、本発明に係る非同期型信号伝送回路の他の構成例を示している。図１１の信号伝送回路は、第１の回路ブロックＢＫ７０から共通の信号線３０を介して第２の回路ブロック群ＢＫ８１，ＢＫ８２，ＢＫ８３の各々へクロック（ＣＬＫ）信号を伝送・分配するための信号伝送回路である。ＢＫ７０は図１中の送信回路１００を、ＢＫ８１，ＢＫ８２，ＢＫ８３は図１０の受信回路６００をそれぞれ備えている。ただし、ＢＫ７０における送信回路１００の入力端子ＴＩＮはＶdd電源線に接続されている。また、ＢＫ８１，ＢＫ８２，ＢＫ８３の各々の出力クロック信号はＣＯＵＴ端子から得られるようになっている。
【００４７】
　図１１の信号伝送回路では、初期動作時に論理高レベルのＲＳＴ信号が各受信回路６００に入力される。これに応答して、受信回路６００の各々でイコライズスイッチ６１４が導通状態にさせられる。この結果、ＣＭＯＳインバータ６１６の入力端と出力端とが短絡され、信号線３０並びにＣＭＯＳインバータ６１６の入力端及び出力端の各々の電圧が所定のイコライズ電圧Ｖeqに設定される。この電圧Ｖeq（＞Ｖthl）は第１のレベル回路６２０では論理高レベル入力とみなされるので、Ｐ信号すなわちＣＯＵＴ端子の出力電圧は論理低レベルになる。続いて、ＲＳＴ信号が論理低レベルに下げられた後、クロック信号の伝送が開始する。この時点では、イコライズスイッチ６１４が非導通状態にあり、かつＣＯＵＴ端子が論理低レベル出力を保持している。
【００４８】
　一方、送信回路１００の入力端子ＴＩＮの電圧は、常に論理高電圧（Ｖdd）に固定されている。したがって、各伝送期間（ＣＬＫ＝Ｌの期間）では、信号線３０の電圧がＶeqからＶeq＋ΔＶへと変化する。ここに、ΔＶは上記従来例の信号線電圧振幅（Ｖdd／２）より小さい電圧振幅である。信号線３０のこの電圧変化は、図１１中の各受信回路６００におけるＣＭＯＳインバータ６１６（図１０参照）の出力端において、ＶeqからＶeq−ＧΔＶへの変化となって現れる。したがって、第１のレベル回路６２０は、ＣＭＯＳインバータ６１６の出力端の負の電圧変化を検出して、Ｐ信号を論理高レベルに変化させる。つまり、入力クロック信号の立ち下がり遷移に応答して、ＣＯＵＴ端子の出力クロック信号の立ち上がり遷移が生じる。一方、イコライズ制御回路６４０は、入力クロック信号の次の立ち下がり遷移に備えて、イコライズスイッチ６１４を一定期間だけ導通させる。その結果、信号線３０及び受信回路６００が初期状態に戻る。したがって、ＣＯＵＴ端子の出力クロック信号の立ち下がり遷移が得られる。
【００４９】
　以上のとおり、図１１の信号伝送回路によっても、入力クロック信号が信号線３０上の小振幅信号に変換されるので、図１の場合と同様の高速伝送、低消費電力等の効果が得られる。なお、送信回路１００の入力端子ＴＩＮの電圧を論理低電圧（Ｖss）に固定し、かつ各受信回路６００中の第２のレベル回路６３０のＱ信号又はその反転信号をＣＯＵＴ端子から出力するようにしてもよい。
【産業上の利用可能性】
【００５０】
　以上説明してきたとおり、本発明に係る信号伝送回路は、信号伝送の高速化及び低消費電力化に有用である。
【図面の簡単な説明】
【００５１】
【図１】本発明に係る同期型信号伝送回路の構成例を示す回路図である。
【図２】図１中の受信回路の変形例を示す回路図である。
【図３】図１中の受信回路の他の変形例を示す回路図である。
【図４】本発明に係る同期型信号伝送回路の他の構成例を示すブロック図である。
【図５】図４中の送信回路の内部構成を示す回路図である。
【図６】図４中の受信回路の内部構成を示す回路図である。
【図７】本発明に係る同期型信号伝送回路の更に他の構成例を示すブロック図である。
【図８】本発明に係る非同期型信号伝送回路の構成例を示すブロック図である。
【図９】図８中の送信回路の内部構成を示す回路図である。
【図１０】図８中の受信回路の内部構成を示す回路図である。
【図１１】本発明に係る非同期型信号伝送回路の他の構成例を示すブロック図である。
【符号の説明】
【００５２】
３０　信号線
１００，１００ａ　送信回路
１０１　送信キャパシタ
１０２　入力スイッチ
１０３　送信スイッチ
１０５　論理回路
２００，２００ａ，２００ｂ，２００ｃ　受信回路
２０１　受信キャパシタ
２０４　イコライズスイッチ
２１０，２１２，２１３　カットオフスイッチ
２１９　論理回路
３００　増幅回路
３０５　ＣＭＯＳインバータ
３１０　ラッチ
５００　送信回路
５１０　遷移検出回路
５２０　高レベル出力回路
５２１　第１の送信キャパシタ
５２２　プリチャージスイッチ
５２３　第１の送信スイッチ
５３０　低レベル出力回路
５３１　第２の送信キャパシタ
５３２　プリディスチャージスイッチ
５３３　第２の送信スイッチ
６００　受信回路
６１０　増幅回路
６１１　受信キャパシタ
６１４　イコライズスイッチ
６１６　ＣＭＯＳインバータ
６２０　第１のレベル回路
６３０　第２のレベル回路
６４０　イコライズ制御回路
６５０　ラッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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