(57)【要約】  【課題】  ゲート活性化、ライン抵抗、Ｓ／Ｄエクステンション抵抗を改善させたＦＥＴデバイスを提供することである。  【解決手段】  半導体トランジスタデバイスを製造する方法は、以下のステップを具備する。半導体基板を設ける。この半導体基板はゲート誘電体層を上に有し、ゲート誘電体層の上に下部ゲート電極構造が形成され、下部ゲート電極構造は低いゲート上面を有する。下部ゲート電極構造の上部を露出したまま残すようにゲート誘電体層上に平坦化層を形成する。下部ゲート電極構造の上に上部ゲート構造を形成してＴ型ゲート電極を形成する。上部ゲート構造の下面およびゲート電極の垂直側壁は露出している。平坦化層を除去する。短チャネル効果から保護された基板内にソース／ドレインエクステンションを形成する。上部ゲートの露出した下面およびＴ型ゲート電極の露出した垂直側壁に隣接して側壁スペーサを形成する。基板内にソース／ドレイン領域を形成する。Ｔ型ゲート電極の上部およびソース／ドレイン領域の上にシリサイド層を形成する。【選択図】  図２６
2004214627.tif 000002
【特許請求の範囲】
【請求項１】
半導体トランジスタデバイスを形成する方法であって、
半導体基板を設けるステップであって、前記半導体基板はゲート誘電体層を上に有し、前記ゲート誘電体層の上に下部ゲート電極構造が形成され、前記下部ゲート電極構造は低いゲート上面を有するステップと、
前記下部ゲート電極構造の上部を露出したまま残すように前記ゲート誘電体層上に平坦化層を形成するステップと、
前記下部ゲート電極構造の上に上部ゲート構造を形成してＴ型ゲート電極を形成し、上部ゲート構造の下面および前記ゲート電極の垂直側壁を露出させる、ステップと、
前記平坦化層を除去するステップと、
短チャネル効果から保護された前記基板内にソース／ドレインエクステンションを形成するステップと、
前記上部ゲートの前記露出した下面および前記Ｔ型ゲート電極の前記露出した垂直側壁に隣接して側壁スペーサを形成するステップと、
前記基板内にソース／ドレイン領域を形成するステップと、
前記Ｔ型ゲート電極の上部および前記ソース／ドレイン領域の上にシリサイド層を形成するステップと、
を具備することを特徴とする、方法。
【請求項２】
前記上部ゲートを形成する前に、前記下部ゲート構造をくぼませて、前記平坦化層内でくぼんだ下部ゲートを形成するステップと、
前記平坦化層をエッチングして、前記下部ゲート電極構造の幅よりも広い幅を有する広いリセスを規定するステップと、
次いで、前記くぼんだ下部ゲート上の前記広いリセス内に前記上部ゲートを形成し、これによって前記下部ゲート電極構造および前記上部ゲート構造が前記Ｔ型ゲート電極を形成するステップと、
を含むことを特徴とする、請求項１の方法。
【請求項３】
前記上部ゲートの前記露出した下面および前記Ｔ型ゲート電極の前記垂直側壁に窒化ケイ素の前記側壁スペーサを形成するステップを含むことを特徴とする、請求項２の方法。
【請求項４】
ドーパントイオンの垂直角度イオンインプラントおよびドーパントイオンの傾斜角度イオンインプラントを組み合わせることによってＮＦＥＴエクステンションを形成するステップと、
ドーパントイオンの垂直角度イオンインプラントによってＰＦＥＴエクステンションを形成するステップと、
を含むことを特徴とする、請求項１の方法。
【請求項５】
ヒ素イオンの垂直角度イオンインプラントおよびヒ素イオンの傾斜角度イオンインプラントを組み合わせることによってＮＦＥＴエクステンションを形成するステップと、
ホウ素イオンの垂直角度イオンインプラントのみによってＰＦＥＴエクステンションを形成するステップと、
を含むことを特徴とする、請求項１の方法。
【請求項６】
前記上部ゲートの前記露出した下面および前記Ｔ型ゲート電極の前記垂直側壁に窒化ケイ素の前記側壁スペーサを形成するステップと、
ドーパントイオンの垂直角度イオンインプラントおよびドーパントイオンの傾斜角度イオンインプラントを組み合わせることによってＮＦＥＴエクステンションを形成するステップと、
ドーパントイオンの垂直角度イオンインプラントによってＰＦＥＴエクステンションを形成するステップと、
を含むことを特徴とする、請求項２の方法。
【請求項７】
前記上部ゲートの前記露出した下面および前記Ｔ型ゲート電極の前記垂直側壁に窒化ケイ素の前記側壁スペーサを形成するステップと、
前記上部ゲートの前記露出した下面および前記Ｔ型ゲート電極の前記垂直側壁に窒化ケイ素の前記側壁スペーサを形成するステップと、
ドーパントイオンの垂直角度イオンインプラントおよびドーパントイオンの傾斜角度イオンインプラントを組み合わせることによってＮＦＥＴエクステンションを形成するステップと、
ドーパントイオンの垂直角度イオンインプラントによってＰＦＥＴエクステンションを形成するステップと、
を含むことを特徴とする、請求項２の方法。
【請求項８】
前記上部ゲートを形成する前に、前記下部ゲート構造をくぼませて、前記平坦化層内でくぼんだ下部ゲートを形成するステップと、
次いで、前記くぼみ内の前記下部ゲートの表面上で前記上部ゲートを成長させ、前記平坦化層の上に前記上部ゲートを成長させ、これによって前記下部ゲート電極構造および前記上部ゲート構造が前記Ｔ型ゲート電極を形成するステップと、
を含むことを特徴とする、請求項１の方法。
【請求項９】
前記上部ゲートの前記露出した下面および前記Ｔ型ゲート電極の前記垂直側壁に窒化ケイ素の前記側壁スペーサを形成するステップを含むことを特徴とする、請求項８の方法。
【請求項１０】
ドーパントイオンの垂直角度イオンインプラントおよびドーパントイオンの傾斜角度イオンインプラントを組み合わせることによってＮＦＥＴエクステンションを形成するステップと、
ドーパントイオンの垂直角度イオンインプラントによってＰＦＥＴエクステンションを形成するステップと、
を含むことを特徴とする、請求項８の方法。
【請求項１１】
ヒ素イオンの垂直角度イオンインプラントおよびヒ素イオンの傾斜角度イオンインプラントを組み合わせることによってＮＦＥＴエクステンションを形成するステップと、
ホウ素イオンの垂直角度イオンインプラントによってＰＦＥＴエクステンションを形成するステップと、
を含むことを特徴とする、請求項８の方法。
【請求項１２】
前記上部ゲートの前記露出した下面および前記Ｔ型ゲート電極の前記垂直側壁に窒化ケイ素の前記側壁スペーサを形成するステップと、
ドーパントイオンの垂直角度イオンインプラントおよびドーパントイオンの傾斜角度イオンインプラントを組み合わせることによってＮＦＥＴエクステンションを形成するステップと、
ドーパントイオンの垂直角度イオンインプラントによってＰＦＥＴエクステンションを形成するステップと、
を含むことを特徴とする、請求項８の方法。
【請求項１３】
前記上部ゲートの前記露出した下面および前記Ｔ型ゲート電極の前記垂直側壁に窒化ケイ素の前記側壁スペーサを形成するステップと、
前記上部ゲートの前記露出した下面および前記Ｔ型ゲート電極の前記垂直側壁に窒化ケイ素の前記側壁スペーサを形成するステップと、
ドーパントイオンの垂直角度イオンインプラントおよびドーパントイオンの傾斜角度イオンインプラントを組み合わせることによってＮＦＥＴエクステンションを形成するステップと、
ドーパントイオンの垂直角度イオンインプラントによってＰＦＥＴエクステンションを形成するステップと、
を含むことを特徴とする、請求項８の方法。
【請求項１４】
前記上部ゲートを形成する前に、前記下部ゲート上部のレベルよりも下に前記平坦化層を部分的にくぼませるステップと、
次いで、前記下部ゲート上部の露出表面上に前記上部ゲートを選択的に成長させて、前記Ｔ型ゲート電極を形成するステップと、
を含むことを特徴とする、請求項１の方法。
【請求項１５】
前記上部ゲートの前記露出した下面および前記Ｔ型ゲート電極の前記垂直側壁に窒化ケイ素の前記側壁スペーサを形成するステップを含むことを特徴とする、請求項１４の方法。
【請求項１６】
ドーパントイオンの垂直角度イオンインプラントおよびドーパントイオンの傾斜角度イオンインプラントを組み合わせることによってＮＦＥＴエクステンションを形成するステップと、
ドーパントイオンの垂直角度イオンインプラントによってＰＦＥＴエクステンションを形成するステップと、
を含むことを特徴とする、請求項１４の方法。
【請求項１７】
ヒ素イオンの垂直角度イオンインプラントおよびヒ素イオンの傾斜角度イオンインプラントを組み合わせることによってＮＦＥＴエクステンションを形成するステップと、
ホウ素イオンの垂直角度イオンインプラントのみによってＰＦＥＴエクステンションを形成するステップと、
を含むことを特徴とする、請求項１４の方法。
【請求項１８】
ヒ素イオンの垂直角度イオンインプラントおよびヒ素イオンの傾斜角度イオンインプラントを組み合わせることによってＮＦＥＴエクステンションを形成するステップと、
ホウ素イオンの垂直角度イオンインプラントのみによってＰＦＥＴエクステンションを形成するステップと、
を含むことを特徴とする、請求項１４の方法。
【請求項１９】
前記上部ゲートの前記露出した下面および前記Ｔ型ゲート電極の前記垂直側壁に窒化ケイ素の前記側壁スペーサを形成するステップと、
ドーパントイオンの垂直角度イオンインプラントおよびドーパントイオンの傾斜角度イオンインプラントを組み合わせることによってＮＦＥＴエクステンションを形成するステップと、
ドーパントイオンの垂直角度イオンインプラントによってＰＦＥＴエクステンションを形成するステップと、
を含むことを特徴とする、請求項１４の方法。
【請求項２０】
前記上部ゲートの前記露出した下面および前記Ｔ型ゲート電極の前記垂直側壁に窒化ケイ素の前記側壁スペーサを形成するステップと、
前記上部ゲートの前記露出した下面および前記Ｔ型ゲート電極の前記垂直側壁に窒化ケイ素の前記側壁スペーサを形成するステップと、
ドーパントイオンの垂直角度イオンインプラントおよびドーパントイオンの傾斜角度イオンインプラントを組み合わせることによってＮＦＥＴエクステンションを形成するステップと、
ドーパントイオンの垂直角度イオンインプラントによってＰＦＥＴエクステンションを形成するステップと、
を含むことを特徴とする、請求項１４の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ｔ型ゲート電極を有する電界効果トランジスタに関する。
【背景技術】
【０００２】
ＦＥＴデバイスの寸法がますます小さくなっていることにより、Ｔ型ゲート電極が採用されるようになった。最新のＭＯＳトランジスタを製造する際には、ゲート酸化膜および基板の上にゲートスタック物質を堆積させる。リソグラフィおよびエッチングプロセスを用いて、ポリシリコンゲート構造を規定する。次に、ゲート構造およびシリコン基板を熱によって酸化させる。この後、ソース／ドレインエクステンションをインプラントする。時として、スペーサを用いてこのインプラントを行って、ゲートとインプラントされる接合との間に特定の距離を生成する。場合によっては、ＮＦＥＴデバイスのためのＳ／Ｄエクステンションは、スペーサを用いずにインプラントを行い、ＰＦＥＴ  Ｓ／Ｄエクステンションは、スペーサが存在する状態でインプラントを行う。Ｓ／Ｄエクステンションをインプラントした後に、通常、もっと厚いスペーサを形成する。次いで、この厚いスペーサが存在する状態で、深部Ｓ／Ｄインプラントを実行する。高温アニールを行って接合部を活性化し、この後、ゲート電極の上面にＳ／Ｄおよびシリサイドを形成する。
【０００３】
高性能ＣＭＯＳのための世代的な改良を得るには、トランジスタライン幅（Ｌ  ｐｏｌｙ）を狭くし、ゲート酸化膜厚を薄くし、更に、Ｓ／Ｄエクステンション抵抗を小さくする。Ｌ  ｐｏｌｙが小さくなると、ソースとドレインとの間の距離が小さくなる。この結果、ＣＭＯＳ回路のスイッチング速度が速くなる。しかしながら、Ｌ  ｐｏｌｙが小さくなると、シリサイド化のために利用可能な全面積が小さくなる。これは、Ｌ  ｐｏｌｙが小さくなると、ライン抵抗が大きくなることを意味する。ライン抵抗が増大すると、デバイス性能が劣化することになる。
【０００４】
ＭＯＳデバイスの駆動電流は、ゲート酸化膜厚に反比例する。ゲート酸化膜が薄くなると、駆動電流が大きくなる。これに伴う１つの問題は、ゲート酸化膜が薄くなると、ポリシリコン空乏効果が顕著になることである。ポリシリコン空乏は、ゲート酸化膜を実際上増大させるものである。
【０００５】
この問題を最小限に抑える１つの方法は、ゲートの事前ドーピングを用いることである。この技法では、ゲートのパターニングの前に、ブランケットポリシリコン−Ｓｉをインプラントする。事前ドーピング法に伴う問題は、エッチングおよびゲートプロファイルの制御が難しいことである。
【０００６】
Ｓ／Ｄエクステンション抵抗は、もう１つの重要な性能ファクタである。Ｓ／Ｄエクステンション抵抗を小さくすることによって、駆動電流を増大させることができる。Ｓ／Ｄエクステンション用量を大きくすると、抵抗が小さくなるが、接合深さが大きくなるという望ましくない副作用がある。この問題を克服する１つの方法は、最初にスペーサが存在しない状態でエクステンションをインプラントし、次いで薄いスペーサを形成し、第２のインプラントを行うことである。あるいは、ノッチのあるゲートを用いて、２つ以上の角度でインプラントを行うことによって、この作業を実行することも可能である。第１の方法の欠点は、プロセスの複雑さが増すことであり、第２の方法の欠点は、ノッチのあるゲートは通常ライン幅の制御性が低いことである。
【０００７】
「Method for FabricatingSelf-Aligned Field-Effect Transistor Having T-Shaped Gate Electrode,Sub-MicronGate Length and Variable Drain to Gate Spacing」と題するＬａｋｈａｎｉ等の米国特許第４，６７９，３１１号は、ＧａＡｓ、ＩｎＰ、ＧａＡｌＡｓ等の物質から成る化合物半導体基板上に形成されたデュアルゲートＭＥＳＦＥＴ（金属半導体電界効果トランジスタ）に関する。Ｌａｋｈａｎｉ等は、様々な金属の積層を用いて多層金属スタックを形成することによって、「Ｔ」構造を生成する方法を教示している。続いて、積層の下部を選択的にエッチングして、積層の上部に対してアンダーカットを形成し、「Ｔ型」構造を生成する。金属積層の好適な物質は、Ａｌ、Ｔｉ、およびＰｔであり、選択的エッチングは、ＮａＯＨを成分として用いて行う。一実施例では、ソースおよびドレイン電極は、傾斜角度堆積技法によって形成する。
【０００８】
「Method for Forming a T-gate for Better Salicidation」と題するＳｕｂｒａｈｍａｎｙａｍ等の米国特許第６，２８４，６１３号は、ダマシン技法を追加のリソグラフィマスクステップと共に用いることによって「Ｔ」ゲート構造を形成する複雑な方法について記載している。この方法は、ゲート活性化の改善について考慮していない。
【０００９】
「MOSTransistor with Low-k Spacer to Suppress Capacitive Coupling Between Gate andSource/Drain Extensions」と題するＡｎ等の米国特許第６，１０７，６６７号は、シリコン基板上の厚いフィールド酸化膜層に空隙を形成することを含む、ＭＯＳＦＥＴを生成する方法について記載している。次いで、空隙の側壁に隣接して側壁スペーサを形成し、空隙の底部でゲート酸化膜層の露出部分を除去する。次いで、空隙の基部に高ｋ絶縁体を形成し、空隙の残りにゲート電極の第１の部分を充填して、ゲート電極と基板との間に高ｋゲート絶縁物を挿入するようにする。次に、スペーサおよび先に形成したゲート酸化膜層のエクステンションをはがして、初期ゲート電極の側壁を露出させる。初期ゲート電極の側壁およびここで露出した空隙の壁に、保護層を形成する。次いで、空隙内に残っているスペースに、保護層内で低ｋゲートスペーサを充填する。次いで、初期ゲートおよびゲートスペーサ上に、導電キャップを形成する（Ｔ型ゲートを完成させる）。導電キャップは、ＭＯＳＦＥＴのソースおよびドレインエクステンションの真上に延出する。まとめると、Ａｎの特許は、置換ゲート技法を用いることによって、低ｋ誘電率スペーサを製造する方法を教示する。低ｋスペーサはくぼんでおり、「Ｔ」型ゲートは堆積およびエッチバック手順によって形成する。この発明は、ゲート活性化、エクステンション抵抗、およびゲートシリサイド化からのソースドレインシリサイド化の分離を同時に改良する方法は教示していない。
【００１０】
「Method of FormingT-Shaped Gate」と題するＷｕの米国特許第６，２３９，００７号は、Ｔ型ゲートを形成する方法について記述している。この方法では、順次、初期ゲート構造上に第１のコンフォーマル絶縁層を形成し、次いで、その上に第２のコンフォーマル絶縁層を形成し、第１のコンフォーマル層の方が所与のエッチング液について高エッチングレートを有する。所与のエッチング液を用いたエッチングにより、第２の絶縁層の平坦化を行って第１の絶縁層の一部を露出させて、初期ゲート構造の上部を露出させるのに十分な程度に第１の絶縁層を除去する。次いで、露出したゲート構造上に導電層を形成し平坦化して、ゲート構造上の導電層の部分のみが残るようにする。ゲート構造上の導電層をエッチングマスクとして用いて絶縁層を除去し、初期ゲート構造の横にスペーサを残す。シリサイドプロセスを実行して、導電層上および半導体基板上にシリサイド層を形成するが、ソース領域もドレイン領域も示されない。Ｗｕは、パターニングされたゲートスタックの上にコンフォーマルな膜を堆積することによって「Ｔ」ゲート構造を形成する方法を教示している。被覆されたゲートの上に誘電物質を堆積して平坦化する。コンフォーマル膜を除去し、導電物質を堆積して平坦化し、「Ｔ」構造を形成する。この発明は、我々の発明が教示するような、ゲート活性化、エクステンション抵抗、およびゲートシリサイド化からのソースドレインシリサイド化の分離を同時に改良する方法は教示していない。
【００１１】
「Way to Fabricate theSelf-Aligned T-Shape Gate to Reduce Gate Resistivity」と題するＰａｎ等の米国特許第６，１５９，７８１号は、半導体電界効果トランジスタの製造方法について記述している。この方法では、ゲートは、短いゲート長だけ半導体基板と接触する短い脚部を有し、結果としてキャパシタンスが低く、更に、低ゲート抵抗のためにコンタクト部分には大量の金属が含まれる。Ｔ−ゲートソースオンドレインコンタクト領域上にサリサイドを形成し、結果として、大きな低抵抗コンタクト領域が形成される。半導体基板内にトレンチ絶縁領域を形成する。デバイス上にブランケット誘電層を堆積し、次いで、誘電層内で第１のトレンチをエッチングして、トレンチ底部と基板との間に誘電体の堆積深さを残す。これは、Ｔ−ゲートの脚部の高さに等しい。第１のトレンチの壁の近くに側壁スペーサを形成する。第１のトレンチの底部を通して、基板の表面まで、第２のトレンチをエッチングする。第１のトレンチ内の中央にある第２のトレンチは、Ｔ−ゲートの脚部の幅に等しく形成される。側壁スペーサを除去し、誘電層によって形成された構造上に導電層を形成し、第１のトレンチおよび第２のトレンチの双方を充填する。次いで、ＣＭＰによって、誘電層の上部のレベルまで導電層を平坦化する。次いで、周囲のトレンチ絶縁領域の上部のレベルまで誘電層をエッチングする。このエッチングは、第１のトレンチの左壁の左側および第１のトレンチの右壁の右側に沿って、更に第１のトレンチの左および右壁の下方向エクステンションを、エッチングプロセスを下方向に拡張する際に沿う線として用いて行う。基板内および周囲のトレンチ絶縁領域の内側またはＴ−ゲート側に、ソースおよびドレイン領域を形成する。ソースおよびドレインのＴ−ゲート側に、大きな角度で低濃度ドープ堆積を形成する。Ｔ−ゲート構造の上部およびソース／ドレイン領域の上部全体に、サリサイドを形成する。まとめると、Ｐａｎ等の特許は、誘電物質内にトレンチをパターニングおよびエッチングし、次いで側壁スペーサを作成し、これを用いて誘電体内に更に小さいトレンチをエッチングすることで、「Ｔ」ゲート構造を形成する方法を教示している。この発明の方法は、我々のものとは大きく異なり、更に、この発明は、我々の発明が教示するような、ゲート活性化、エクステンション抵抗、およびゲートシリサイド化からのソースドレインシリサイド化の分離を同時に改良する方法は教示していない。
【００１２】
「Method ofManufacturing a Semiconductor Device」と題するＣｈｏの米国特許第５，５５９，０４９号は、半導体の形成について記述している。Ｔ型の形態でゲート電極を形成し、Ｔ型ゲートの両側下部のアンダーカット部に、Ｔ型ゲート電極と容量的に結合する補助ゲートを形成する。補助ゲートの下のシリコン基板内に低濃度ドープ領域を形成するが、この際、ドープした酸化膜を利用し、低濃度ドープ領域に接続した高濃度ドープ領域を形成する。短いチャネル長を設ける。補助ゲートは、低濃度ドープのエクステンションに対して電気的に浮動して、エクステンション抵抗を小さくする。「Ｔ」型を生成するには、多層ゲート物質を用い、上層に対して下層を選択的にエッチングする。Ｃｈｏの構造および方法は、自己整合方法を利用して「Ｔ」ゲート構造を形成する本発明とは極めて異なるものである。Ｃｈｏは、ソースドレインおよびゲート注入ステップを分離することによるゲート活性化の改良、傾斜角度および垂直入射エクステンションインプラントによるエクステンション抵抗の低減、ゲートシリサイド化ステップからのソースドレインシリサイド化の分離を同時に改良するための方法を教示していない。
【００１３】
「Damascene T-Gate Usinga Relacs Flow」と題するＬｙｏｎｓ等の米国特許第６，２７０，９２９号は、Ｔゲート構造の製造方法について記載する。シリコン層がゲート酸化膜層によって覆われ、その上にポリシリコン層が絶縁層によって覆われているという構造が設けられる。絶縁層の上にフォトレジスト層を形成し、絶縁層の上面から第１の深さに、部分的に絶縁層内まで開口を延出させる。フォトレジスト層を膨張させて、フォトレジスト層の開口の大きさを小さくする。次いで、開口を、絶縁層内で第１の深さから第２の深さまで延出させる。開口は、第１の深さから第２の深さまでよりも、絶縁層の上面から第１の深さまでの方が幅が広い。次いで、開口に導電物質を充填して、Ｔゲート構造を形成する。Ｌｙｏｎｓ等は、レジストリフロー技法を用いて「Ｔ」構造を生成する。まず、レジストパターンを用いて誘電物質内にトレンチをエッチングする。次に、レジストを膨張させて、レジストパターンが最初のパターンに比べて狭くなるようにする。次いで、もっと小さい寸法の第２のトレンチを誘電体内にエッチングする。次いで、この構造を充填して、「Ｔ」を形成する。Ｌｙｏｎｓ等の方法は、本発明とは極めて異なる。それは、Ｌｙｏｎｓ等の方法が、我々の発明が行うような、ソース／ドレインおよびゲート注入ステップの分離によるゲート活性化の改善、傾斜角度および垂直入射エクステンションインプラントによるエクステンション抵抗の低減、ゲートシリサイド化ステップからのソースドレインシリサイド化の分離を同時に改良する方法を教示しないからである。Ｌｙｏｎｓ等の特許には、エクステンションまたはソースまたはドレイン領域をどのように形成するかについての記述は含まれていない。
【００１４】
「Method of FabricatingT-Shaped Recessed Polysilicon Gate Transistors」と題するＬｉ等の米国特許第６，３０９，９３３号は、半導体トランジスタデバイスの製造方法について記載している。上部シリコン層の上にパッド層を形成し、上部シリコン層内にウェルをインプラントする。パッド誘電層の上に下部ＳｉＮ層を堆積してパターニングし、下部ゲート領域を規定する。下部ゲート領域内のパッド誘電層および上部シリコン層をエッチングして下部ゲートトレンチを形成する。トレンチ内に犠牲ライナ酸化膜層を形成し、その後、閾値インプラントを行い、その後、ライナ酸化膜層を介して上部シリコン層内にパンチスルーインプラントを行う。下部ゲートトレンチ内に下部ゲート部を形成する。下部ＳｉＮ層上に上部酸化膜層を形成する。上部酸化膜層上に上部ＳｉＮ層を形成する。上部ＳｉＮ層をエッチングして、下部ゲートトレンチの所定の幅よりも大きな所定の幅を有する上部ゲートトレンチを規定する。上部ゲートトレンチ内に上部ゲート部を形成し、下部および上部ゲート部がＴ型ゲートを形成する。エッチングされた上部ＳｉＮ、上部酸化膜、および下部ＳｉＮ層を除去して、パッド誘電層上に延出するＴ型ゲートを露出させる。露出したＴ型ゲート上に最上酸化膜層を形成する。傾斜角度イオン注入によって、ゲートに隣接してＬＤＤ領域を形成する。下部ポリシリコンゲート部の露出した垂直側壁に隣接して、ＳｉＮ側壁スペーサを形成する。Ｓ／Ｄイオン注入を行って、基板の表面よりも８００から１０００オングストロームだけ下にＳ／Ｄ領域を形成する。Ｔ型ゲートおよびソース／ドレイン領域の上に、シリサイド領域を形成する。
【００１５】
「Low Resistance Self AlignedExtended Gate Structure Utilizing a T or Y Shaped Gate Structure for HighPerformance Deep Submicron FET」と題するＣｈｉｕの米国特許第６，３２６，２９０号は、低抵抗自己整合サリサイドＴ型ＦＥＴゲート構造の形成について記載している。基板のアクティブ領域上に形成したゲート酸化膜層を第１のポリゲート電極層によって被覆する。これらの層をパターニングしてゲート電極スタックを形成し、その後、Ｓ／Ｄ低濃度ドープエクステンションをインプラントする。酸化膜側壁スペーサを形成し、深部領域ドーパントをインプラントしてＳ／Ｄ領域を形成する。次いで、デバイスの上にコンフォーマル被覆酸化膜の極めて厚い層を形成して、ゲート電極スタックおよびアクティブデバイス表面を覆い、スタック上のレベルまで平坦化して、選択的なエッチングを行い、第１のポリゲート電極の上部を露出させる。第１のポリ電極を選択的にエッチングして、被覆酸化膜層内でくぼませる。次いで、被覆酸化膜の等方性エッチングにより、第１のポリ電極の上部の周囲にへこみを開口する。アクティブデバイス領域上に第２のポリ層を堆積し平坦化して、第２のポリを、第１のポリ電極の上部のへこみ内および酸化膜被覆層内にのみ残し、ゲート電極のＴ型上部を形成する。続けて、選択的ドライエッチングを行い、被覆酸化膜層を除去するが、アクティブデバイス表面と第２のポリＴ型上部との間の第１のポリ電極の垂直側部に酸化膜側壁スペーサが残って、これによりゲートスペーサ酸化膜分離を形成する。次いで、第２のポリＴ型素子およびデバイスアクティブ領域の上面上にサリサイドを形成する。
【特許文献１】米国特許第４，６７９，３１１号
【特許文献２】米国特許第６，２８４，６１３号
【特許文献３】米国特許第６，１０７，６６７号
【特許文献４】米国特許第６，２３９，００７号
【特許文献５】米国特許第６，１５９，７８１号
【特許文献６】米国特許第５，５５９，０４９号
【特許文献７】米国特許第６，２７０，９２９号
【特許文献８】米国特許第６，３０９，９３３号
【特許文献９】米国特許第６，３２６，２９０号
【発明の開示】
【発明が解決しようとする課題】
【００１６】
本発明の目的は、ゲート活性化、ライン抵抗、およびＳ／Ｄエクステンション抵抗を改善させたＦＥＴデバイスを提供する方法を提供することである。
【００１７】
本発明の別の目的は、ソースドレインイオン注入からゲートを分離し、これによって、短チャネル挙動が劣化しない、高度に活性化されたゲートを達成する方法を提供することである。ゲート活性化の改善は、このデバイスの極めて魅力的な特徴である。なぜなら、ポリシリコンの空乏は、先進の高性能ＣＭＯＳの大きな関心事であるからである。
【００１８】
本発明の更に別の目的は、最小ポリシリコンライン幅もＡＣＬＶ（Across Chip Linwidth Variation）も犠牲にすることなくライン抵抗を向上させる方法を提供することである。
【課題を解決するための手段】
【００１９】
本発明によれば、以下のステップを具備する半導体トランジスタデバイスを製造する方法が提供される。半導体基板を設ける。この半導体基板はゲート誘電体層を上に有し、ゲート誘電体層の上に下部ゲート電極構造が形成され、下部ゲート電極構造は低いゲート上面を有する。下部ゲート電極構造の上部を露出したまま残すようにゲート誘電体層上に平坦化層を形成する。下部ゲート電極構造の上に上部ゲート構造を形成してＴ型ゲート電極を形成する。上部ゲート構造の下面およびゲート電極の垂直側壁は露出している。任意選択肢として、ゲート電極の露出部分上にシリサイドを形成する。平坦化層を除去する。基板内にソース／ドレインエクステンションを形成する。上部ゲートの露出した下面およびＴ型ゲート電極の露出した垂直側壁に隣接して側壁スペーサを形成する。基板内にソース／ドレイン領域を形成する。ソース／ドレイン領域の上にシリサイド層を形成する。
【００２０】
本発明の方法によれば、自己整合拡大技法によって「Ｔ」構造を形成し、広い面積をシリサイド形成に用いることことができる。現在のデータにより、幅が６０ｎｍ以下のライン上にＣｏＳｉ2を形成することは難しいことが示されている。このため、上部を増大させる特徴は、高性能論理回路アプリケーションにとって重要である。
【００２１】
本発明によれば、Ｔ構造を利用して、追加のリソグラフィステップを行うことなく多数回の傾斜角度イオンインプラントを実行することで、ソース／ドレインエクステンション特性を改善する。これによって、ＮＦＥＴエクステンションは、傾斜角度および垂直入射イオンインプラントを施されて、エクステンション抵抗が小さくなる。また、この方法は、ＰＦＥＴを垂直入射でインプラントするので、「Ｔ」構造がイオンインプラントを遮断し、インプラントされるＰＦＥＴエクステンションのためのオフセットを生成する。この場合の利点は、ＰＦＥＴスペーサが不要であることである。特に、ＰＦＥＴスペーサが不要であるという事実は、ヒ素（Ａｓ）用量の損失に関連した問題を克服する。なぜなら、ＰＦＥＴスペーサ処理によって、ＮＦＥＴエクステンションにとって重大な用量損失が生じることがわかっているからである。
【００２２】
更に、本発明によれば、ソースドレインに対してゲート電極上にシリサイドを独立して形成する自己整合方法が提供される。これは、このシリコンＳＯＩアプリケーションにとって極めて望ましい特徴である。なぜなら、これによって、ゲート上にいっそう厚いシリサイドを形成し、ソースドレイン領域上にいっそう薄いシリサイドを形成することができるからである。これは重要である。なぜなら、ソースドレインＳｉが完全にシリサイド化されると、デバイスの外部抵抗が大きくなり、一方でゲート抵抗は小さくなり、シリサイド厚の増大によって全体的にシリサイドの歩留まりが改善するからである。
【００２３】
好ましくは、上部ゲートを形成する前に、下部ゲート構造をくぼませて、平坦化層内でくぼんだ下部ゲートを形成し、平坦化層をエッチングして、下部ゲート電極構造の幅よりも広い幅を有する広いリセスを規定し、次いで、くぼんだ下部ゲート上の広いリセス内に上部ゲートを形成し、これによって下部ゲート電極構造および上部ゲート構造がＴ型ゲート電極を形成する。
【００２４】
あるいは、上部ゲートを形成する前に、下部ゲート上部のレベルよりも下に平坦化層を部分的にくぼませ、次いで、下部ゲート上部の露出表面上に上部ゲートを選択的に成長させて、Ｔ型ゲート電極を形成することが好ましい。
【００２５】
別の代替案は、上部ゲートを形成する前に、下部ゲート構造をくぼませて、平坦化層内でくぼんだ下部ゲートを形成し、次いで、くぼみ内の下部ゲートの表面上で上部ゲートを成長させ、平坦化層の上に上部ゲートを成長させ、これによって下部ゲート電極構造および上部ゲート構造がＴ型ゲート電極を形成する。
【００２６】
別の代替案は、ゲートスタックの露出部分上でシリサイド化を行うことである。
【００２７】
好ましくは、上部ゲートの露出した下面およびＴ型ゲート電極の垂直側壁に窒化ケイ素の側壁スペーサを形成し、ヒ素イオンの垂直角度イオンインプラントおよびヒ素イオンの傾斜角イオンインプラントを組み合わせることによってＮＦＥＴエクステンションを形成し、ホウ素イオンの垂直角度イオンインプラントのみによってＰＦＥＴエクステンションを形成する。
【００２８】
更に、好ましくは、上部ゲートの露出した下面およびＴ型ゲート電極の垂直側壁に窒化ケイ素の側壁スペーサを形成し、ドーパントイオンの垂直角度イオンインプラントおよびドーパントイオンの傾斜角イオンインプラントを組み合わせることによってＮＦＥＴエクステンションを形成し、ドーパントイオンの垂直角度イオンインプラントのみによってＰＦＥＴエクステンションを形成する。
【発明を実施するための最良の形態】
【００２９】
本発明の前述およびその他の態様および利点を、添付図面を参照して以下で説明および記載する。
【実施例１】
【００３０】
図１から１３は、図１４および１５に示すプロセスフローによってデバイスを形成するため、本発明による第１のシーケンスのプロセスステップによって製造されるデバイスを示す。
【００３１】
ゲート誘電体および初期ゲート層の堆積ならびにゲートスタックのパターニング
図１は、製造の開始時におけるデバイス１０を示す。本発明のこの実施例のプロセスを、ステップ１００で開始してステップ１０１に続く図１４および１５に示す。デバイス１０は、シリコン含有ウエハ１２上に形成する。ウエハ１２は、バルクウエハまたは絶縁体上シリコン（ＳＯＩ）ウエハとすることができる。あるいは、ウエハ１２は、シリコン−ゲルマニウム（ＳｉＧｅ）層から成るものとすることができ、または、純粋なシリコン（Ｓｉ）もしくは他のいずれかの半導体物質から成るものとすることができる。
【００３２】
図１４のステップ１０１において、ウエハ１２内に分離領域（図示せず）を形成する。適切な分離領域は、浅いトレンチ分離（ＳＴＩ）領域、ＬＯＣＯＳ（ＦＯＸ）分離領域、または、当業者にはよく理解されるように、いずれかの分離方式を変形したものとすることができる。
【００３３】
その後、図１４のステップ１０２において、ゲート誘電体の事前洗浄を行って、ゲート誘電体層ＧＤを堆積するため、ウエハ１２の表面を準備する。
【００３４】
図１４のステップ１０３において、ウエハ１２の新たに洗浄した表面上に、図１に示すゲート誘電体層ＧＤを形成する。ゲート誘電体ＧＤは、純粋な二酸化ケイ素（ＳｉＯ2）、窒化ＳｉＯ2、および／または、ＳｉＯ2および窒化ＳｉＯ2のいずれかの組み合わせ、または別の高誘電率層（高Ｋ層）等のゲート酸化膜から成るものとすることができる。
【００３５】
次に、Ｔ型ゲート電極の下部にパターニングされることになる物質を堆積しパターニングして、図１に示す初期ゲートＧを形成する。初期ゲートＧは、後にパターニングされてＴ型ゲートの下部となる。初期ゲートＧは、ポリシリコン、アモルファスシリコン（ａ−Ｓｉ）、または適切な金属等の物質から成るものとすることができる。好適な実施例では、ゲート物質はポリシリコンであり、初期ゲートＧを、従来のリソグラフィおよびエッチング法を用いてパターニングして、図１に示す初期ゲートを生成する。あるいは、初期ゲートＧは、周知のダマシン法または側壁画像伝達技法によってパターニングすることも可能である。
【００３６】
熱安定平坦化膜の適用
次に、図１４のステップ１０４において、図２に示すように、図１のデバイス１０は、熱安定平坦化膜ＰＦを初期ゲートＧの上面まで、ウエハ１２上のゲート誘電体ＧＤ上に適用された状態となる。平坦化膜ＰＦは、化学機械研磨（ＣＭＰ）技法によって、初期ゲートＧの上部が露出するまで平坦化されている。この時点で、ゲートＧの上部は平坦化膜ＰＦと同一平面である。平坦化膜ＰＦは、自己平坦化とすることができる。例えば、膜ＰＦは、ＨＤＰ（高密度プラズマ）プロセスの使用またはスピンオングラスの適用によって形成することができる。あるいは、平坦化膜ＰＦは、化学機械研磨（ＣＭＰ）によって平坦化することができる。
【００３７】
一実施例では、熱安定平坦化膜ＰＦはＳｉＯ2であり、高密度プラズマ（ＨＤＰ）、化学気相成長法（ＣＶＤ）、高速熱化学気相成長法（ＲＴＣＶＤ）、またはプラズマエンハンス化学気相成長法（ＰＥＣＶＤ）を含む多種多様な技法によって堆積することができる。
【００３８】
平坦化膜に選択的にリセスを形成したポリシリコンゲートスタック
次に、図１４のステップ１０５において、図３に示すように、図１のデバイス１０は、熱安定平坦化膜ＰＦと同一平面であった初期ゲートＧが上面をエッチングされて、初期ゲートＧが低くなり、平坦化膜ＰＦの表面よりも下で、リセスＲの底部にリセス下部ゲートＬＧが形成された状態となる。リセスＲは、平坦化膜ＰＦのエッチングレートよりも著しく速いエッチングレートで初期ゲートＧの物質をエッチングすることができるいずれかのエッチング法を用いて形成することができる。この目的のためには、従来の臭化水素（ＨＢｒ）タイプのドライポリシリコンゲートスタックエッチ等のエッチング液が十分である。加えて、ウエットエッチを用いて、平坦膜に対して選択的に初期ゲートＧをくぼませることも可能である。例えば、適切な比の硝酸対フッ化水素酸（ＨＮＯ3：ＨＦ）エッチング液は、ＳｉＯ2をエッチングするよりも速くポリシリコンをエッチングすることが知られている。水酸化カリウム（ＫＯＨ）は、制御された方法でＳｉＯ2よりも早くポリシリコンをエッチングすることができる別の溶液である。
【００３９】
イオン注入または他のドーパント技法によるゲートドーピング
次に、図１４のステップ１０７において、図４に示すように、プロセスのこの時点で、リセスＲの底部のＮＦＥＴおよびＰＦＥＴ下部ゲートＬＧの上面を介して、これにゲート電極インプラントを行う。この時点でゲートインプラントを実行可能であることは有利である。なぜなら、下部ゲートＬＧの高さが低いことは、下部ゲートＬＧの下に埋設されたゲート誘電体ＧＤに極めて近い深さで、これに損傷を与えることなく、低エネルギのインプラントを用いて高用量のドーパントを下部ゲートＬＧ内に入れることが可能であることを意味するからである。プロセスのこの時点でゲートインプラントを行うことの別の利点は、後に形成されるソース／ドレイン領域から独立した下部ゲートＬＧのインプラントが可能なことである。従来のプロセスステップのシーケンスでは、ＮＦＥＴのインプラントの間はＰＦＥＴをフォトレジストによって遮断する。その後、ＰＦＥＴゲートのインプラントの間はＮＦＥＴを遮断することができる。
【００４０】
リセス下部ゲート上の平坦化膜の上部の拡大
次に、図１４のステップ１０８において、図５に示すように、ウエットまたはドライエッチング法によって、平坦化膜ＰＦのリセスＲを広げて、リセス下部ゲートＬＧを中心として平坦化膜ＰＦの上部に広いリセスＷＲを形成する。これは、例えばドープされたポリシリコン等の下部ゲートＬＧの物質に選択的である等方性ドライエッチプロセスを用いて行う。例えば、ポリシリコンゲートに選択的な、ＳｉＯ2から成る平坦化膜をエッチングすることができるドライエッチ成分は、三フッ化メチル（ＣＨＦ3）および四フッ化炭素（ＣＦ4）の組み合わせである。あるいは、希フッ化水素酸（ＨＧ）溶液を用いて、ＳｉＯ2層から形成される平坦化膜ＰＦを拡大して、広いリセスＷＲを形成することも可能である。
【００４１】
ポリシリコン堆積
次に、図１４のステップ１０９において、ポリシリコン、アモルファスシリコン（ａ−Ｓｉ）、または金属から成る上部ゲート層を堆積し、広いリセスＷＲをいっぱいに充填し、平坦化膜ＰＦの上面を被覆する。
【００４２】
ポリシリコンエッチバックまたはＣＭＰ
次に、図１５のステップ１１２において、図６に示すように、従来のＣＭＰ技法を用いて、上部ゲートＵＧを形成するために用いる層をエッチバック（平坦化）する。これを図６に概略的に示す。
【００４３】
プロセスのこの時点で、所望の場合は、ゲートを独立してシリサイド化するための任意選択のステップを実行することも可能である。
【００４４】
ウエットまたはドライエッチング技法によるゲートスタックに選択的な平坦化膜の除去
図１５のステップ１１３において、図７に示すように、ＳｉＯ2の平坦化膜ＰＦをエッチングすることができるが上部ゲートＵＧおよび下部ゲートＬＧのゲート物質はエッチングしないＣＨＦ3およびＣＦ4のようなドライエッチ成分を用いて、平坦化膜ＰＦを除去する。あるいは、希フッ化水素酸（ＨＦ）成分によってＳｉＯ2の平坦化膜ＰＦを除去することも可能である。
【００４５】
ＮＦＥＴのための垂直および傾斜Ｓ／Ｄエクステンションインプラント、ＮＦＥＴエクステンションのための垂直および傾斜イオンインプラント、およびＰＦＥＴエクステンションのための垂直入射イオンインプラント
次に、図１５のステップ１１４において、図８に示すように、従来のＣＭＯＳプロセスフローで、フォトレジストを用いてデバイス１０のＰＦＥＴ領域を遮断し、図８に示すような垂直入射角度でヒ素イオンによってＮＦＥＴエクステンションのインプラントを行う。これに加えて、ヒ素イオンのＮＦＥＴエクステンションのインプラントをある角度で行って、エクステンション抵抗を小さくする。
【００４６】
また、傾斜角度でハローインプラントも行うことができる。
【００４７】
次に、標準的なフォトレジストストリッピング技法を用いて、ＮＦＥＴエクステンションインプラントプロセスのためのフォトレジストを除去する。
【００４８】
ＰＦＥＴのためのＳ／Ｄエクステンションインプラント
次に、図１５のステップ１１５において、図９に示すように、フォトレジストを用いてＮＦＥＴを遮断し、図９に示すような垂直入射角度でホウ素イオンによってＰＦＥＴエクステンションのインプラントを実行可能とする。
【００４９】
スペーサ堆積およびエッチ
次に、図１５のステップ１１６において、図１０に示すように、ＣＶＤ、ＲＴＣＶＤ、またはＰＥＣＶＤを含むがこれらには限定されない様々な技法のうちいずれか１つによって、コンフォーマルブランケットスペーサ物質ＳＰを堆積する。スペーサ物質ＳＰは、ＳｉＯ2、ＳｉＮ、またはＳｉＯＮから成る群から選択された物質から成るものとすることができる。
【００５０】
好適な実施例では、最初に、スペーサ物質ＳＰの下に、上部ゲートＵＧおよび下部ゲートＬＧの外部ならびにゲート誘電体ＧＤの表面上に示すＳｉＯ2ライナ層ＬＬを堆積する。ＳｉＯ2のライナ層ＬＬの目的は、スペーサのＳｉＮのエッチストップとして作用することである。ライナ層を用いる場合、スペーサ物質ＳＰは、ＣＶＤによって堆積されるＳｉＮから成る。膜堆積技法は、膜がコンフォーマルとなるようなものである。
【００５１】
あるいは、ＳｉＯ2の堆積の前に、またはＳｉＯ2の堆積の代わりに、従来のゲート再酸化を行って、ライナ層ＬＬを形成することができる。
【００５２】
スペーサエッチ
次に、図１５のステップ１１７において、図１１に示すように、露出した水平面からスペーサ物質をエッチングにより除去することができるが垂直面上に存在するスペーサ物質は残しておく標準的なスペーサエッチ成分を用いて、スペーサ層ＳＰをエッチングし、これによって、上部ゲートＵＧおよび下部ゲートＬＧによって形成されるＴ型ゲート構造に隣接して、側壁スペーサＳＰ’を形成する。
【００５３】
ＮＦＥＴおよびＰＦＥＴのためのソースドレイン（Ｓ／Ｄ）インプラント
次に、図１５のステップ１１８において、図１２に示すように、側壁スペーサＳＰ’を用いて、深部ソース／ドレイン（Ｓ／Ｄ）注入のための領域を規定する。これは、当業者には良く理解されよう。
【００５４】
急速アニール実行
図１２によって示され、図１５のステップ１１８によって示されるソース／ドレインインプラントの後、急速熱アニールを行って、ソース／ドレイン（Ｓ／Ｄ）ドーパントにおいて駆動する。これは、当業者には良く理解されよう。
【００５５】
シリサイド形成
次に、図１５のステップ１１９において、図１３に示されるように、標準的な事前洗浄を行う。事前洗浄プロセスは、フッ化水素酸（ＨＦ）の水溶液等のエッチング液を用いたウエットエッチであり、Ｔ型ゲート構造ＵＨ／ＬＧを除いて、露出したライナ層ＬＬおよびその下のゲート誘電体ＧＤを除去する。
【００５６】
次いで、シリサイド化プロセスにおいてコンタクトを形成する。コバルトシリサイド（ＣｏＳｉ2）、ニッケルシリサイド（ＮｉＳｉ）から選択されたシリサイド、または他のいずれかのシリサイドプロセスを用いて、図１３に示すような低抵抗コンタクトを生成する。
【実施例２】
【００５７】
図１６から２９は、図２８および２９に示すプロセスフローによってデバイスを形成するため、本発明による第２のシーケンスのプロセスステップによって製造されるデバイスを示す。
【００５８】
このプロセスは、実施例１の変形であるが、図１６から１９に示す第１の４つのステップは、上述のおよび図２８のプロセスステップ１０１、１０２、１０３、１０４、１０５、１０６、および１０７に示すように、図１から４のプロセスステップと同一である。しかしながら、図１５のステップ１０８および１０９およびステップ１１２は、実施例２から省略しており、この代わりにステップ２０８を実行する。
【００５９】
選択的堆積による上部ゲートの成長
図２０および図２８のステップ２０８を参照すると、ステップ１０７の後に、リセスＲの下部ゲートＬＧの上面上にシリコンまたはタングステンの膜を選択的に成長させ、平坦化膜ＰＦの上面上にも成長させることによって、リセスＲに上部ゲートＵＧ’を形成する。
【００６０】
ステップ２０８で採用した成長プロセスは、シリコンまたはタングステンの選択的成長である。シリコンの場合、シリコン源としてＨＣｌを用いて、シランまたはジクロロシランを用いてＣＶＤプロセスを行う。これは、事前洗浄したＳｉ表面上にＳｉを選択的に成長させることで達成可能である。これは、約９００℃の高温で、ＬＰＣＶＤリアクタにおいて、ジクロロシラン（ＳｉＣｌ2／Ｈ2）または他のクロロシランガスおよびＨＣｌガスを用いて実行することができる。
【００６１】
ステップ２０８のシリコン層は、急速熱化学気相成長法（ＲＴＣＶＤ）によって堆積することができる。また、選択的なシリコン層を堆積するために、他の化学気相成長技法も有用である。選択的なシリコンを成長させるために、四塩化ケイ素（ＳｉＣｌ4）、ジクロロシラン（ＳｉＨ2Ｃｌ2）、トリクロロシラン（ＳｉＨＣｌ3）、およびシラン（ＳｉＨ4）等、様々なシリコン源または前駆物質が有用である。水素（Ｈ2）は希釈液として作用する。塩化水素（ＨＣｌ）ガスを用いて、成長の選択性を高める。
【００６２】
ステップ２０８においてタングステンを用いる場合、六フッ化タングステンからタングステンの化学気相成長プロセスを用いることができる。タングステンの選択的被覆を形成するためには、ＣＶＤ技法が好適である。タングステンのＣＶＤにおいて、六フッ化タングステン（ＷＦ6）ソースガスからタングステンの還元を誘発する。ステップ２０８における選択的なＷの堆積は、約４００℃の温度におけるシランのＣＶＤおよびＷＦ6の水素還元によって可能となる。
【００６３】
図２８および２９における残りのプロセスステップ１１３、１１４、１１５、１１６、および１１７は、ステップ１１７と１１８との間に急速アニールを実行することを除いて、実施例１におけるものと同様である。図２４から２６に、スペーサＳＰ’等の幾何学的形状の変形を示す。
【００６４】
急速アニール実行
図２６に示し、図２９のステップ１１８に示すソース／ドレインインプラントの後、急速熱アニールを実行してドーパントを活性化する。
【００６５】
次いで、プロセスは、図１３のステップ１１８および図２９における事前洗浄およびシリサイド層ＳＬの形成に戻る（図１５におけるステップ１１８と同様）。
【実施例３】
【００６６】
図３０から４１は、図４２および４３に示すプロセスフローによってデバイスを形成するため、本発明による第３のシーケンスのプロセスステップによって製造されるデバイスを示す。
【００６７】
このプロセスは、実施例１の変形であるが、図３０から３３に示す第１の４つのステップは、上述のおよび図２８に示したプロセスステップ１０１、１０２、１０３、１０４に示すように、図１から４のプロセスステップと同一である。しかしながら、図１４のステップ１０８および１０５および１０６、１０８および１０９ならびにステップ１１２は、実施例３から省略しており、この代わりにステップ３０１および３０２を実行する。
【００６８】
平坦化膜のリセス形成
図４２のステップ１０４の後、平坦化膜ＰＦに部分的にリセスを形成し、図３３に示すように、下部ゲートＬＧ’の側壁の上部を露出させる。平坦化膜ＰＦにリセスを形成するために用いるプロセスは、フッ化水素酸またはＣＨ3およびＣＦ4を用いる。
【００６９】
下部ゲート上の上部ゲート成長
ステップ３０１の後、ステップ３０２を実行する。これは、図３４に示すように、下部ゲートＬＧ’の露出した上面および上部側壁の上に選択的にＳｉまたはＷから成る上部ゲートＵＧ’を成長させることを伴う。ステップ３０２において用いる成長プロセスは、本発明の実施例２において上述したステップ２０８と同じである。
【００７０】
次いで、図３５から４１に示すように、このシーケンスにおいてステップ１１３から１１９を実行し、これによって、本発明の実施例３を完成させて、デバイス１０の形成を完了する。
【００７１】
この発明の１つの目的は、ゲート活性化特性を改善したＭＯＳトランジスタを提供することである。この発明の別の目的は、ライン抵抗を低減したＭＯＳトランジスタを提供することである。この発明の更に別の目的は、ソース／ドレインエクステンション特性を改善したＭＯＳトランジスタを提供することである。
【００７２】
この新しいデバイスによって、ゲートインプラントからＳ／Ｄインプラントを分離しつつ、ゲートを薄くすることによって、ゲート活性化の改善を図る。ゲートを薄くすることによって、より低いエネルギのゲートインプラントを使用可能である。より低いエネルギのインプラントは、エネルギの広がりを抑え、これによって、ゲート空乏が生じるゲート底部の近くに高用量のインプラントを行うことができる。この発明のプロセスによって生成されるデバイスは、シリサイド化のための面積が大きく、これによってライン抵抗が低減する。新しいデバイスのため、多数回の傾斜角度インプラントを可能とすることによって、Ｓ／Ｄエクステンション抵抗を改善する。
【００７３】
Ｔを形成した後にインプラントを形成することには利点があり、これは本発明の中心的なものである。
【００７４】
ＮＦＥＴに対して傾斜角／垂直角入射のインプラントを行うことによって、直列抵抗が改善し、エクステンションが低抵抗になり、短チャネル効果が劣化しない。標準的なプロセスは、傾斜角度インプラントのみを用いる。この場合、最大投与量は、短チャネル効果の制御によって制限される。ゲートの両側のドーパントがあまりに近すぎると、デバイスは無効となる。このため、Ｔの下のインプラントに低用量インプラントを用いる場合、傾斜角度で行い、Ｔをオフセットスペーサとして作用させて垂直入射で高用量を用いてインプラントを行うと、良好な短チャネル効果制御で低抵抗エクステンションが達成される。１つの追加の利点は、ＮＦＥＴが二重のエクステンションインプラントを有し、その一方はオフセットを用いて行い、他方は傾斜角度で行い、Ｔオフセットはリソグラフィステップのみを用いない。ＰＦＥＴでは、ＰＦＥＴエクステンションのために用いるホウ素の拡散率が高いため、エクステンションインプラントのためにオフセットスペーサを必要とする。この二重傾斜角／垂直角ＮＦＥＴインプラント手順は、標準的なプロセスフローを改善する。なぜなら、１つのマスクステップを用いて、良好な短チャネル効果制御で低抵抗ＮＦＥＴエクステンションが達成されるからである。
【００７５】
短チャネル効果に伴う問題の解決
この発明によって解決される問題は、低抵抗エクステンションの形成および、良好な短チャネル効果制御を維持することである。
【００７６】
低抵抗の接合は高用量インプラントによって達成可能であるが、高用量インプラントは短チャネル効果を劣化させる恐れがある。
【００７７】
Ｓｉにインプラントされる用量が多くなると、所与の熱サイクルにおいていっそうの拡散が生じる。従って、所与のイオンインプラントエネルギおよびアニールでは、インプラントの用量を多くすると必ず拡散が顕著になる。しかしながら、拡散の増大は、短チャネル効果の劣化を引き起こす。
【００７８】
イオンインプラントの用量が過剰であるかエネルギが高すぎると、または熱サイクリングにおける温度が高すぎると、ドーパントはゲートの下のチャネル領域内へと拡散しすぎてチャネル領域が短くなる。最終的には、ゲートの両側の拡散がつながる恐れがあり、デバイスがオフできない。これは、短チャネル制御が不良であるいっそう悪い状況であろう。
【００７９】
良好な短チャネル効果制御を維持しながら低抵抗エクステンションを形成することの問題は、インプラントオフセットとして作用するＴの上部を用いることによって克服することができる。Ｔの上部が広くなると、インプラントはゲートの縁からいっそう遠くにずれる。このように、高用量のインプラントを垂直入射で行って、エクステンションの低抵抗部分を形成することができる。
【００８０】
しかしながら、ドーパントが拡散すると、濃度（原子／ｃｍ3）が低くなり、拡散領域の端部の抵抗はいっそう高くなり得る。
【００８１】
このため、垂直入射インプラントよりも著しく低い予量で傾斜角度注入を実行し、高用量垂直入射インプラントのみを用いた場合に濃度が低くなってしまう領域内に注入を行う。
【００８２】
Ｔを用いて高用量インプラントをずらすことと、傾斜角度インプラントをＴの下部に対して行うことを組み合わせて用いて、低抵抗かつ良好な短チャネル効果制御のエクステンションを生成することができる。
【００８３】
この発明は、上述の特定の実施例（複数の実施例）において説明したが、当業者は、添付の特許請求の範囲の精神および範囲内の変形によって本発明を実施可能であること、すなわち、本発明の精神および範囲から逸脱することなく、形態および詳細において変更を行うことができることを認めよう。従って、かかる全ての変更は本発明の範囲内であり、本発明は、特許請求の範囲の主題を包含する。
【００８４】
まとめとして、本発明の構成に関して以下の事項を開示する。
【００８５】
（１）半導体トランジスタデバイスを形成する方法であって、
半導体基板を設けるステップであって、前記半導体基板はゲート誘電体層を上に有し、前記ゲート誘電体層の上に下部ゲート電極構造が形成され、前記下部ゲート電極構造は低いゲート上面を有するステップと、
前記下部ゲート電極構造の上部を露出したまま残すように前記ゲート誘電体層上に平坦化層を形成するステップと、
前記下部ゲート電極構造の上に上部ゲート構造を形成してＴ型ゲート電極を形成し、上部ゲート構造の下面および前記ゲート電極の垂直側壁を露出させる、ステップと、
前記平坦化層を除去するステップと、
短チャネル効果から保護された前記基板内にソース／ドレインエクステンションを形成するステップと、
前記上部ゲートの前記露出した下面および前記Ｔ型ゲート電極の前記露出した垂直側壁に隣接して側壁スペーサを形成するステップと、
前記基板内にソース／ドレイン領域を形成するステップと、
前記Ｔ型ゲート電極の上部および前記ソース／ドレイン領域の上にシリサイド層を形成するステップと、
を具備することを特徴とする、方法。
（２）前記上部ゲートを形成する前に、前記下部ゲート構造をくぼませて、前記平坦化層内でくぼんだ下部ゲートを形成するステップと、
前記平坦化層をエッチングして、前記下部ゲート電極構造の幅よりも広い幅を有する広いリセスを規定するステップと、
次いで、前記くぼんだ下部ゲート上の前記広いリセス内に前記上部ゲートを形成し、これによって前記下部ゲート電極構造および前記上部ゲート構造が前記Ｔ型ゲート電極を形成するステップと、
を含むことを特徴とする、（１）の方法。
（３）前記上部ゲートの前記露出した下面および前記Ｔ型ゲート電極の前記垂直側壁に窒化ケイ素の前記側壁スペーサを形成するステップを含むことを特徴とする、（２）の方法。
（４）ドーパントイオンの垂直角度イオンインプラントおよびドーパントイオンの傾斜角度イオンインプラントを組み合わせることによってＮＦＥＴエクステンションを形成するステップと、
ドーパントイオンの垂直角度イオンインプラントによってＰＦＥＴエクステンションを形成するステップと、
を含むことを特徴とする、（１）の方法。
（５）ヒ素イオンの垂直角度イオンインプラントおよびヒ素イオンの傾斜角度イオンインプラントを組み合わせることによってＮＦＥＴエクステンションを形成するステップと、
ホウ素イオンの垂直角度イオンインプラントのみによってＰＦＥＴエクステンションを形成するステップと、
を含むことを特徴とする、（１）の方法。
（６）前記上部ゲートの前記露出した下面および前記Ｔ型ゲート電極の前記垂直側壁に窒化ケイ素の前記側壁スペーサを形成するステップと、
ドーパントイオンの垂直角度イオンインプラントおよびドーパントイオンの傾斜角度イオンインプラントを組み合わせることによってＮＦＥＴエクステンションを形成するステップと、
ドーパントイオンの垂直角度イオンインプラントによってＰＦＥＴエクステンションを形成するステップと、
を含むことを特徴とする、（２）の方法。
（７）前記上部ゲートの前記露出した下面および前記Ｔ型ゲート電極の前記垂直側壁に窒化ケイ素の前記側壁スペーサを形成するステップと、
前記上部ゲートの前記露出した下面および前記Ｔ型ゲート電極の前記垂直側壁に窒化ケイ素の前記側壁スペーサを形成するステップと、
ドーパントイオンの垂直角度イオンインプラントおよびドーパントイオンの傾斜角度イオンインプラントを組み合わせることによってＮＦＥＴエクステンションを形成するステップと、
ドーパントイオンの垂直角度イオンインプラントによってＰＦＥＴエクステンションを形成するステップと、
を含むことを特徴とする、（２）の方法。
（８）前記上部ゲートを形成する前に、前記下部ゲート構造をくぼませて、前記平坦化層内でくぼんだ下部ゲートを形成するステップと、
次いで、前記くぼみ内の前記下部ゲートの表面上で前記上部ゲートを成長させ、前記平坦化層の上に前記上部ゲートを成長させ、これによって前記下部ゲート電極構造および前記上部ゲート構造が前記Ｔ型ゲート電極を形成するステップと、
を含むことを特徴とする、（１）の方法。
（９）前記上部ゲートの前記露出した下面および前記Ｔ型ゲート電極の前記垂直側壁に窒化ケイ素の前記側壁スペーサを形成するステップを含むことを特徴とする、（８）の方法。
（１０）ドーパントイオンの垂直角度イオンインプラントおよびドーパントイオンの傾斜角度イオンインプラントを組み合わせることによってＮＦＥＴエクステンションを形成するステップと、
ドーパントイオンの垂直角度イオンインプラントによってＰＦＥＴエクステンションを形成するステップと、
を含むことを特徴とする、（８）の方法。
（１１）ヒ素イオンの垂直角度イオンインプラントおよびヒ素イオンの傾斜角度イオンインプラントを組み合わせることによってＮＦＥＴエクステンションを形成するステップと、
ホウ素イオンの垂直角度イオンインプラントによってＰＦＥＴエクステンションを形成するステップと、
を含むことを特徴とする、（８）の方法。
（１２）前記上部ゲートの前記露出した下面および前記Ｔ型ゲート電極の前記垂直側壁に窒化ケイ素の前記側壁スペーサを形成するステップと、
ドーパントイオンの垂直角度イオンインプラントおよびドーパントイオンの傾斜角度イオンインプラントを組み合わせることによってＮＦＥＴエクステンションを形成するステップと、
ドーパントイオンの垂直角度イオンインプラントによってＰＦＥＴエクステンションを形成するステップと、
を含むことを特徴とする、（８）の方法。
（１３）前記上部ゲートの前記露出した下面および前記Ｔ型ゲート電極の前記垂直側壁に窒化ケイ素の前記側壁スペーサを形成するステップと、
前記上部ゲートの前記露出した下面および前記Ｔ型ゲート電極の前記垂直側壁に窒化ケイ素の前記側壁スペーサを形成するステップと、
ドーパントイオンの垂直角度イオンインプラントおよびドーパントイオンの傾斜角度イオンインプラントを組み合わせることによってＮＦＥＴエクステンションを形成するステップと、
ドーパントイオンの垂直角度イオンインプラントによってＰＦＥＴエクステンションを形成するステップと、
を含むことを特徴とする、（８）の方法。
（１４）前記上部ゲートを形成する前に、前記下部ゲート上部のレベルよりも下に前記平坦化層を部分的にくぼませるステップと、
次いで、前記下部ゲート上部の露出表面上に前記上部ゲートを選択的に成長させて、前記Ｔ型ゲート電極を形成するステップと、
を含むことを特徴とする、（１）の方法。
（１５）前記上部ゲートの前記露出した下面および前記Ｔ型ゲート電極の前記垂直側壁に窒化ケイ素の前記側壁スペーサを形成するステップを含むことを特徴とする、（１４）の方法。
（１６）ドーパントイオンの垂直角度イオンインプラントおよびドーパントイオンの傾斜角度イオンインプラントを組み合わせることによってＮＦＥＴエクステンションを形成するステップと、
ドーパントイオンの垂直角度イオンインプラントによってＰＦＥＴエクステンションを形成するステップと、
を含むことを特徴とする、（１４）の方法。
（１７）ヒ素イオンの垂直角度イオンインプラントおよびヒ素イオンの傾斜角度イオンインプラントを組み合わせることによってＮＦＥＴエクステンションを形成するステップと、
ホウ素イオンの垂直角度イオンインプラントのみによってＰＦＥＴエクステンションを形成するステップと、
を含むことを特徴とする、（１４）の方法。
（１８）ヒ素イオンの垂直角度イオンインプラントおよびヒ素イオンの傾斜角度イオンインプラントを組み合わせることによってＮＦＥＴエクステンションを形成するステップと、
ホウ素イオンの垂直角度イオンインプラントのみによってＰＦＥＴエクステンションを形成するステップと、
を含むことを特徴とする、（１４）の方法。
（１９）前記上部ゲートの前記露出した下面および前記Ｔ型ゲート電極の前記垂直側壁に窒化ケイ素の前記側壁スペーサを形成するステップと、
ドーパントイオンの垂直角度イオンインプラントおよびドーパントイオンの傾斜角度イオンインプラントを組み合わせることによってＮＦＥＴエクステンションを形成するステップと、
ドーパントイオンの垂直角度イオンインプラントによってＰＦＥＴエクステンションを形成するステップと、
を含むことを特徴とする、（１４）の方法。
（２０）前記上部ゲートの前記露出した下面および前記Ｔ型ゲート電極の前記垂直側壁に窒化ケイ素の前記側壁スペーサを形成するステップと、
前記上部ゲートの前記露出した下面および前記Ｔ型ゲート電極の前記垂直側壁に窒化ケイ素の前記側壁スペーサを形成するステップと、
ドーパントイオンの垂直角度イオンインプラントおよびドーパントイオンの傾斜角度イオンインプラントを組み合わせることによってＮＦＥＴエクステンションを形成するステップと、
ドーパントイオンの垂直角度イオンインプラントによってＰＦＥＴエクステンションを形成するステップと、
を含むことを特徴とする、（１４）の方法。
【図面の簡単な説明】
【００８６】
【図１】図１４および１５に示すプロセスフローによってデバイスを形成するため、本発明による第１のシーケンスのプロセスステップによって製造されるデバイスを示す。
【図２】図１４および１５に示すプロセスフローによってデバイスを形成するため、本発明による第１のシーケンスのプロセスステップによって製造されるデバイスを示す。
【図３】図１４および１５に示すプロセスフローによってデバイスを形成するため、本発明による第１のシーケンスのプロセスステップによって製造されるデバイスを示す。
【図４】図１４および１５に示すプロセスフローによってデバイスを形成するため、本発明による第１のシーケンスのプロセスステップによって製造されるデバイスを示す。
【図５】図１４および１５に示すプロセスフローによってデバイスを形成するため、本発明による第１のシーケンスのプロセスステップによって製造されるデバイスを示す。
【図６】図１４および１５に示すプロセスフローによってデバイスを形成するため、本発明による第１のシーケンスのプロセスステップによって製造されるデバイスを示す。
【図７】図１４および１５に示すプロセスフローによってデバイスを形成するため、本発明による第１のシーケンスのプロセスステップによって製造されるデバイスを示す。
【図８】図１４および１５に示すプロセスフローによってデバイスを形成するため、本発明による第１のシーケンスのプロセスステップによって製造されるデバイスを示す。
【図９】図１４および１５に示すプロセスフローによってデバイスを形成するため、本発明による第１のシーケンスのプロセスステップによって製造されるデバイスを示す。
【図１０】図１４および１５に示すプロセスフローによってデバイスを形成するため、本発明による第１のシーケンスのプロセスステップによって製造されるデバイスを示す。
【図１１】図１４および１５に示すプロセスフローによってデバイスを形成するため、本発明による第１のシーケンスのプロセスステップによって製造されるデバイスを示す。
【図１２】図１４および１５に示すプロセスフローによってデバイスを形成するため、本発明による第１のシーケンスのプロセスステップによって製造されるデバイスを示す。
【図１３】図１４および１５に示すプロセスフローによってデバイスを形成するため、本発明による第１のシーケンスのプロセスステップによって製造されるデバイスを示す。
【図１４】本発明による第１のシーケンスのプロセスステップのプロセスフローを示す。
【図１５】本発明による第１のシーケンスのプロセスステップのプロセスフローを示す。
【図１６】図２８および２９に示すプロセスフローによってデバイスを形成するため、本発明による第２のシーケンスのプロセスステップによって製造されるデバイスを示す。
【図１７】図２８および２９に示すプロセスフローによってデバイスを形成するため、本発明による第２のシーケンスのプロセスステップによって製造されるデバイスを示す。
【図１８】図２８および２９に示すプロセスフローによってデバイスを形成するため、本発明による第２のシーケンスのプロセスステップによって製造されるデバイスを示す。
【図１９】図２８および２９に示すプロセスフローによってデバイスを形成するため、本発明による第２のシーケンスのプロセスステップによって製造されるデバイスを示す。
【図２０】図２８および２９に示すプロセスフローによってデバイスを形成するため、本発明による第２のシーケンスのプロセスステップによって製造されるデバイスを示す。
【図２１】図２８および２９に示すプロセスフローによってデバイスを形成するため、本発明による第２のシーケンスのプロセスステップによって製造されるデバイスを示す。
【図２２】図２８および２９に示すプロセスフローによってデバイスを形成するため、本発明による第２のシーケンスのプロセスステップによって製造されるデバイスを示す。
【図２３】図２８および２９に示すプロセスフローによってデバイスを形成するため、本発明による第２のシーケンスのプロセスステップによって製造されるデバイスを示す。
【図２４】図２８および２９に示すプロセスフローによってデバイスを形成するため、本発明による第２のシーケンスのプロセスステップによって製造されるデバイスを示す。
【図２５】図２８および２９に示すプロセスフローによってデバイスを形成するため、本発明による第２のシーケンスのプロセスステップによって製造されるデバイスを示す。
【図２６】図２８および２９に示すプロセスフローによってデバイスを形成するため、本発明による第２のシーケンスのプロセスステップによって製造されるデバイスを示す。
【図２７】図２８および２９に示すプロセスフローによってデバイスを形成するため、本発明による第２のシーケンスのプロセスステップによって製造されるデバイスを示す。
【図２８】本発明による第２のシーケンスのプロセスステップのプロセスフローを示す。
【図２９】本発明による第２のシーケンスのプロセスステップのプロセスフローを示す。
【図３０】図４２および４３に示すプロセスフローによってデバイスを形成するため、本発明による第３のシーケンスのプロセスステップによって製造されるデバイスを示す。
【図３１】図４２および４３に示すプロセスフローによってデバイスを形成するため、本発明による第３のシーケンスのプロセスステップによって製造されるデバイスを示す。
【図３２】図４２および４３に示すプロセスフローによってデバイスを形成するため、本発明による第３のシーケンスのプロセスステップによって製造されるデバイスを示す。
【図３３】図４２および４３に示すプロセスフローによってデバイスを形成するため、本発明による第３のシーケンスのプロセスステップによって製造されるデバイスを示す。
【図３４】図４２および４３に示すプロセスフローによってデバイスを形成するため、本発明による第３のシーケンスのプロセスステップによって製造されるデバイスを示す。
【図３５】図４２および４３に示すプロセスフローによってデバイスを形成するため、本発明による第３のシーケンスのプロセスステップによって製造されるデバイスを示す。
【図３６】図４２および４３に示すプロセスフローによってデバイスを形成するため、本発明による第３のシーケンスのプロセスステップによって製造されるデバイスを示す。
【図３７】図４２および４３に示すプロセスフローによってデバイスを形成するため、本発明による第３のシーケンスのプロセスステップによって製造されるデバイスを示す。
【図３８】図４２および４３に示すプロセスフローによってデバイスを形成するため、本発明による第３のシーケンスのプロセスステップによって製造されるデバイスを示す。
【図３９】図４２および４３に示すプロセスフローによってデバイスを形成するため、本発明による第３のシーケンスのプロセスステップによって製造されるデバイスを示す。
【図４０】図４２および４３に示すプロセスフローによってデバイスを形成するため、本発明による第３のシーケンスのプロセスステップによって製造されるデバイスを示す。
【図４１】図４２および４３に示すプロセスフローによってデバイスを形成するため、本発明による第３のシーケンスのプロセスステップによって製造されるデバイスを示す。
【図４２】本発明による第３のシーケンスのプロセスステップのプロセスフローを示す。
【図４３】本発明による第３のシーケンスのプロセスステップのプロセスフローを示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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