(57)【要約】【課題】内部電位の安定化を図りながら、ダイサイズの縮小を図り得る半導体装置を提供する。【解決手段】第一の電源Ｖｉ１と中間ノードＮとの間に接続された第一の安定化容量Ｃ１，Ｃ２と、第二の電源Ｖｉ２と中間ノードＮとの間に接続された第二の安定化容量Ｃ３，Ｃ４と、中間ノードＮに接続される電位補償回路とを備え、第一及び第二の安定化容量Ｃ１〜Ｃ４の少なくともいずれかには、試験トランジスタＴ１〜Ｔ４とヒューズＦ１〜Ｆ４を第一の電源Ｖｉ１あるいは第二の電源Ｖｉ２との間で直列に接続する。電位補償回路から高抵抗Ｒ１を介して中間ノードＮに基準電位Ｖｒｅｆ１を供給し、試験トランジスタＴ１〜Ｔ４を試験回路でオン・オフ動作させることにより、リーク電流の検出を行う。【選択図】        図２
2004241430.tif 000002
【特許請求の範囲】
【請求項１】
第一の電源と中間ノードとの間に接続された第一の安定化容量と、
第二の電源と中間ノードとの間に接続された第二の安定化容量と、
前記中間ノードに接続される電位補償回路と
を備えた半導体装置であって、
前記第一及び第二の安定化容量の少なくともいずれかには、試験トランジスタとヒューズを前記第一の電源あるいは第二の電源との間で直列に接続することと、
前記電位補償回路から高抵抗を介して前記中間ノードに基準電位を供給することと、
前記試験トランジスタをオン・オフ動作させる試験回路と
を備えたことを特徴とする半導体装置。
【請求項２】
少なくとも１つの前記第一の安定化容量と、少なくとも１つの前記第二の安定化容量とで安定化グループを構成し、前記試験回路は、前記安定化グループ内の試験トランジスタを順次オン・オフ動作させることを特徴とする請求項１記載の半導体装置。
【請求項３】
複数の前記安定化グループで安定化ブロックを構成し、前記試験回路は、各安定化ブロック内の試験トランジスタを順次オン・オフ動作させることを特徴とする請求項２記載の半導体装置。
【請求項４】
前記第一及び第二の電源に対する多数の負荷回路に隣接して、前記安定化グループをそれぞれ配設したことを特徴とする請求項２又は３記載の半導体装置。
【請求項５】
前記第一及び第二の電源に対する負荷回路の周囲に、該第一及び第二の電源の電源配線を配設し、前記安定化ブロックを前記電源配線に対し分散して配設したことを特徴とする請求項２又は３記載の半導体装置。
【請求項６】
前記安定化ブロックには、該安定化ブロックを選択する試験トランジスタと、該安定化ブロック内の安定化グループを選択する試験トランジスタとを設け、前記試験回路は、前記安定化ブロックを選択する信号と、前記安定化グループを選択する信号とを並行して出力することを特徴とする請求項３又は５記載の半導体装置。
【請求項７】
前記第一の安定化容量と第二の安定化容量とに、前記試験トランジスタ及びヒューズをそれぞれ備えたことを特徴とする請求項１乃至６のいずれかに記載の半導体装置。
【請求項８】
前記第二の安定化容量にのみ、前記試験トランジスタ及びヒューズを備えたことを特徴とする請求項１乃至６のいずれかに記載の半導体装置。
【請求項９】
前記第一の安定化容量にはヒューズを備え、前記第二の安定化容量に前記試験トランジスタ及びヒューズを備えたことを特徴とする請求項１乃至６のいずれかに記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体装置の内部電位を安定化させる安定化回路に関するものである。
【０００２】
半導体装置は外部から供給される外部電源に基づいて、種々の電圧の内部電源あるいは内部回路で使用される種々の電圧の基準電位が生成される。近年、半導体装置の大規模化等により、内部回路で消費される電流のピーク値が増大する傾向にあり、このようなピーク電流による内部電源あるいは基準電位の変動を抑制するために、電圧安定化回路が設けられている。そして、内部電源あるいは基準電位を安定化させながら、ダイサイズの増大を防止することが必要となっている。
【０００３】
【従来の技術】
半導体装置の内部電源電圧あるいは種々の基準電位を安定化させる安定化回路の一例を図１６に示す。この安定化回路は、複数の電源配線あるいは複数の信号配線である配線Ｌ１，Ｌ２間に複数の容量Ｃ１〜Ｃ４が接続される。また、各配線Ｌ１，Ｌ２間に論理回路群１が接続される。
【０００４】
このような構成では、容量Ｃ１〜Ｃ４の作用により、論理回路群１の動作に基づく各配線Ｌ１，Ｌ２の電圧変動が抑制される。
このような安定化回路では、図１７に示すように、例えば容量Ｃ４に欠陥が生じると、配線Ｌ１，Ｌ２間にリーク電流Ｉ１が発生する。このようなリーク電流Ｉ１は、半導体装置の消費電流を増大させるとともに、配線Ｌ１，Ｌ２の電圧変動を抑制する効果を低減させるため、この半導体装置が不良品となる。
【０００５】
そこで、図１８に示すように、配線Ｌ１，Ｌ２間で複数の容量Ｃ１〜Ｃ８をそれぞれ直列に接続し、各中間ノードＮを接続する構成とした安定化回路が提案されている。このような構成では、例えば容量Ｃ４に欠陥が発生しても、各容量が直列に接続されているため、リーク電流の発生が阻止される。
【０００６】
しかし、図１９に示すように、例えば容量Ｃ４，Ｃ７に欠陥が発生すると、配線Ｌ１，Ｌ２間にリーク電流Ｉ２が発生するため、この半導体装置が不良品となる。
【０００７】
特許文献１には、図１８及び図１９に示す中間ノードＮにバイアス回路を接続し、容量に欠陥が発生した場合にも、中間ノードＮを配線Ｌ１，Ｌ２間での適正な中間電位に維持する構成が開示されている。
【０００８】
この構成では、図１８に示すように、容量Ｃ４に欠陥が発生した場合に、その欠陥を無効化するように動作する。また、中間ノードＮと配線Ｌ２間の各容量Ｃ５〜Ｃ８に配線Ｌ１，Ｌ２間の過大な電位差が印加されることを防止して、容量Ｃ５〜Ｃ８での新たな欠陥の発生を防止することが可能となる。
【０００９】
特許文献２には、安定化回路を構成する各容量にそれぞれヒューズを直列に接続し、動作試験により容量の不良が検出された場合には、当該容量に対応するヒューズを切断して、当該容量を安定化回路から除外する構成が開示されている。
【００１０】
【特許文献１】
特開２０００−３５３３８６
【特許文献２】
特開平７−１６１７１８
【００１１】
【発明が解決しようとする課題】
特許文献１に開示された安定化回路では、次に示すような問題点がある。
（１）欠陥が発生した容量に流れるリーク電流は、バイアス回路で吸収され、あるいはバイアス回路から供給される。従って、欠陥が発生した容量の数が増大すると、バイアス回路の消費電流が増大するため、低消費電流が要求される半導体装置では、不良品となる。
（２）図１８に示すような安定化回路は、論理回路群１を構成する各論理回路毎に設けられる。そして、このような多数の安定化回路にそれぞれバイアス回路を配設することが望ましい。バイアス回路は、数十ｎＡの待機電流を消費するが、このようなバイアス回路を各論理回路に対しそれぞれ配設すると、例えば１００個のバイアス回路を設けた場合、数μＡの待機電流を消費することになる。従って、低消費電流が要求される半導体装置では、消費電流の仕様を満足させることが困難となる。
（３）各安定化回路に対し、それぞれバイアス回路を配設すると、バイアス回路の回路面積が増大して、ダイサイズの増加を招く。
（４）配線Ｌ１，Ｌ２の電源変動を抑制するには、各安定化回路を構成する容量の数を増大させることが望ましい。しかし、各安定化回路で欠陥となる容量の数も増大する可能性があり、バイアス回路の電流供給能力を十分に確保する必要がある。すると、バイアス回路の待機電流の増大により、消費電流が増大するという問題点がある。
【００１２】
一方、特許文献２に開示された安定化回路では、動作試験を行うために、各容量に対しそれぞれパッドを必要とするため、ダイサイズを増大させるという問題点がある。
【００１３】
この発明の目的は、内部電位の安定化を図りながら、ダイサイズの縮小を図り得る半導体装置を提供することにある。
【００１４】
【課題を解決するための手段】
第一の電源と中間ノードとの間に接続された第一の安定化容量と、第二の電源と中間ノードとの間に接続された第二の安定化容量と、前記中間ノードに接続される電位補償回路とを備え、前記第一及び第二の安定化容量の少なくともいずれかには、試験トランジスタとヒューズを前記第一の電源あるいは第二の電源との間で直列に接続する。前記電位補償回路から高抵抗を介して前記中間ノードに基準電位を供給し、前記試験トランジスタを試験回路でオン・オフ動作させることにより、リーク電流の検出を行う。
【００１５】
【発明の実施の形態】
（第一の実施の形態）
図１は、半導体装置に搭載される内部電位安定化装置の概要を示す。内部電源生成回路１１は、高電位側の外部電源Ｖ１を所定電圧の内部電源Ｖｉに降圧し、その内部電源Ｖｉが例えば負荷回路としてのメモリセルアレイと安定化回路を備えた内部回路１２に供給される。
【００１６】
基準電位生成回路（電位補償回路）１３は、前記外部電源Ｖ１と、低電位側の外部電源Ｖ２とに基づいて、種々の基準電位Ｖｒｅｆを生成し、その基準電位Ｖｒｅｆが内部回路１２に供給される。
【００１７】
試験回路１４は、内部回路１２に搭載される安定化回路の動作試験を行うために、あらかじめこの半導体装置に搭載されたものであり、外部から供給されるテストモード信号ＴＭと、外部から入力されるコード信号ＣＯＤＥとに基づいて、テスト信号Ａ，Ｂを生成し、内部回路１２に出力する。
【００１８】
前記内部回路１２に搭載される安定化回路の具体的構成を図２に示す。安定化回路には、前記内部電源生成回路１１から供給される高電位側の内部電源Ｖｉ１と、低電位側の内部電源Ｖｉ２とが供給され、その内部電源Ｖｉ１，Ｖｉ２の電圧変動を抑制するように動作する。
【００１９】
また、安定化回路は複数の安定化グループＧ１〜Ｇｎで構成され、各安定化グループＧ１〜Ｇｎがメモリセルアレイ内において分散して配置される。
各安定化グループＧ１〜Ｇｎは、中間ノードＮに４個の容量Ｃ１〜Ｃ４の一方の端子が接続され、容量Ｃ１，Ｃ２の他方の端子は、ヒューズＦ１，Ｆ２及びＮチャネルＭＯＳトランジスタで構成される試験トランジスタＴ１，Ｔ２を介してそれぞれ内部電源Ｖｉ１に接続される。
【００２０】
また、容量Ｃ３，Ｃ４の他方の端子は、ヒューズＦ３，Ｆ４及びＮチャネルＭＯＳトランジスタで構成される試験トランジスタＴ３，Ｔ４を介して内部電源Ｖｉ２に接続される。
【００２１】
従って、中間ノードＮに接続される容量Ｃ１〜Ｃ４と内部電源Ｖｉ１，Ｖｉ２との間には、ヒューズＦ１〜Ｆ４及び試験トランジスタＴ１〜Ｔ４がそれぞれ直列に接続される。
【００２２】
前記中間ノードＮには、高抵抗Ｒ１を介して前記基準電位生成回路１３から基準電位Ｖｒｅｆ１が供給される。
前記各安定化グループＧ１〜Ｇｎの試験トランジスタＴ１，Ｔ２には、前記試験回路１４からテスト信号Ａ１〜Ａｎが入力され、試験トランジスタＴ３，Ｔ４には、テスト信号Ｂ１〜Ｂｎが入力される。
【００２３】
このような安定化回路では、動作試験時において、各安定化グループＧ１〜Ｇｎの試験トランジスタＴ１〜Ｔ４のゲートに、前記試験回路１４からテスト信号を入力することにより、各容量Ｃ１〜Ｃ４のリーク試験が可能となる。
【００２４】
例えば安定化グループＧ１の試験トランジスタＴ１をオンさせた状態で、試験トランジスタＴ３，Ｔ４を順次オンさせる。次いで、試験トランジスタＴ２をオンさせた状態で、試験トランジスタＴ３，Ｔ４を順次オンさせる。
【００２５】
このとき、内部電源Ｖｉ１，Ｖｉ２との間にリーク電流が流れると、そのリーク電流を試験装置で検出することにより、リーク電流が流れる経路が検出可能となる。
【００２６】
すなわち、例えば試験トランジスタＴ１，Ｔ４をオンさせたとき、内部電源Ｖｉ１，Ｖｉ２との間にリーク電流Ｉ３が流れると、容量Ｃ１，Ｃ４に欠陥が発生していて、リーク電流が生じていることが検出される。
【００２７】
前記基準電位生成回路１３の具体的構成を図３に示す。前記外部電源Ｖ１，Ｖ２間に高抵抗Ｒ２，Ｒ３が直列に接続され、その抵抗Ｒ２，Ｒ３の抵抗分割により前記基準電位Ｖｒｅｆ１が生成されて、前記各安定化グループＧ１〜Ｇｎに供給される。
【００２８】
また、前記外部電源Ｖ１，Ｖ２間に高抵抗Ｒ４，Ｒ５が直列に接続され、その抵抗Ｒ４，Ｒ５の抵抗分割により基準電位Ｖｒｅｆ２が生成されて、前記内部電源生成回路１１に供給される。また、基準電位生成回路１３では、同様な構成により多数の基準電位が生成される。
【００２９】
前記内部電源生成回路１１の具体的構成を図４に示す。図４は、外部電源Ｖ１に基づいて前記内部電源Ｖｉ１を生成する回路の一例を示す。
前記基準電位Ｖｒｅｆ２はＮチャネルＭＯＳトランジスタＴ５のゲートに入力され、同トランジスタＴ５のドレインには、外部電源Ｖ１が供給され、ソースは内部電源Ｖｉ１の電源配線に接続される。
【００３０】
前記トランジスタＴ５のゲートは、ＮチャネルＭＯＳトランジスタＴ６を介して前記外部電源Ｖ２に接続される。外部電源Ｖ２は、例えばグランドＧＮＤ電位である。
【００３１】
オペアンプ１５ａには、基準電位Ｖｒｅｆ３と内部電源Ｖｉ１が入力され、そのオペアンプ１５ａの出力信号は、ＰチャネルＭＯＳトランジスタＴ７のゲートに入力される。
【００３２】
前記トランジスタＴ７のソースには外部電源Ｖ１が供給され、ドレインは内部電源Ｖｉ１の電源配線に接続される。前記トランジスタＴ７のゲートは、ＮチャネルＭＯＳトランジスタＴ８を介して外部電源Ｖ２に接続される。
【００３３】
前記オペアンプ１５ａは、内部電源Ｖｉ１の電圧が上昇すると、その出力電圧が上昇し、内部電源Ｖｉ１の電圧が低下すると、その出力電圧も低下する。
前記オペアンプ１５ａには、テストモード信号ＴＭがインバータ回路１５ｂを介して活性化信号として入力される。オペアンプ１５ａは、安定化回路の動作試験時に、テストモード信号ＴＭがＨレベルとなったとき、すなわち活性化信号がＬレベルとなったとき、不活性状態となってその動作を停止する。
【００３４】
このように構成された内部電源生成回路１１は、動作試験時以外では、テストモード信号ＴＭがＬレベルとなって、トランジスタＴ６，Ｔ８はオフされる。そして、基準電位Ｖｒｅｆ２に基づいてトランジスタＴ５がオンされ、内部電源Ｖｉ１は基準電位Ｖｒｅｆ２よりトランジスタＴ５のしきい値分低い定電圧となる。
【００３５】
また、内部電源Ｖｉ１の電源配線に接続される負荷回路により、内部電源Ｖｉ１の電圧が低下すると、オペアンプ１５ａの出力電圧が低下して、トランジスタＴ７のドレイン電流が増大する。また、内部電源Ｖｉ１の電圧が上昇すると、オペアンプ１５ａの出力電圧が上昇して、トランジスタＴ７のドレイン電流が減少する。このような動作により、内部電源Ｖｉ１が定電圧に維持される。
【００３６】
動作試験時には、テストモード信号ＴＭがＨレベルとなり、オペアンプ１５ａが不活性化されるとともに、トランジスタＴ６，Ｔ８がオンされる。すると、トランジスタＴ５がオフされ、トランジスタＴ７のゲート電位が外部電源Ｖ２レベルとなって、トランジスタＴ７がオンされる。この結果、内部電源Ｖｉ１は外部電源Ｖ１レベルまで引き上げられる。
【００３７】
このような動作により、動作試験時には外部電源Ｖ１が安定化回路に供給され、その外部電源Ｖ１に基づいて動作試験が行われる。この動作試験により、内部電源Ｖｉ１，Ｖｉ２間でリーク電流を発生させる容量が検出される。
【００３８】
そして、その動作試験後に、リーク電流を発生させる容量に対応するヒューズを切断することにより、内部電源Ｖｉ１，Ｖｉ２間でのリーク電流の発生が防止される。
【００３９】
上記のように構成された内部電源安定化装置では、次に示す作用効果を得ることができる。
（１）各安定化グループＧ１〜Ｇｎにおいて、内部電源Ｖｉ１，Ｖｉ２間でリーク電流を発生させる容量を検出することができる。そして、当該容量に対応するヒューズを切断することにより、内部電源Ｖｉ１，Ｖｉ２間でのリーク電流の発生を防止することができる。
（２）各安定化グループＧ１〜Ｇｎにおいて、容量Ｃ１，Ｃ２あるいは容量Ｃ３，Ｃ４のいずれかにのみ欠陥が発生している場合には、内部電源Ｖｉ１，Ｖｉ２間でのリーク電流は発生しないので、欠陥容量を検出することはできない。しかし、基準電位生成回路１３から供給される基準電位Ｖｒｅｆ１により、中間ノードＮの電位を安定化させることができる。
（３）基準電位Ｖｒｅｆ１は、高抵抗Ｒ１を介して各安定化グループＧ１〜Ｇｎの中間ノードＮに供給される。従って、基準電位生成回路１３から各安定化グループＧ１〜Ｇｎに流れる電流、あるいは各安定化グループＧ１〜Ｇｎから基準電位生成回路１３に流れる電流を極小とすることができる。
（４）基準電位生成回路１３と各安定化グループＧ１〜Ｇｎとの間で流れる電流を極小とすることができるので、基準電位生成回路１３の電流供給能力を小さくすることができる。従って、基準電位生成回路１３の回路面積を縮小して、ダイサイズの縮小を図ることができる。
（５）基準電位生成回路１３と各安定化グループＧ１〜Ｇｎとの間で流れる電流を極小とすることができるので、多数の安定化グループに対し共通の基準電位生成回路１３から基準電位Ｖｒｅｆ１を供給することができる。従って、基準電位生成回路１３の回路数を削減して、ダイサイズの縮小を図ることができる。
（６）基準電位生成回路１３は、他の内部回路に基準電位Ｖｒｅｆ１を供給する回路と共用することができる。従って、基準電位生成回路１３の回路数を削減して、ダイサイズの縮小を図ることができる。
【００４０】
なお、上記安定化回路では、例えば容量Ｃ１，Ｃ２が内部電源Ｖｉ１，Ｖｉ２の間で中間ノードＮを介して直列に接続される。この結果、各容量Ｃ１，Ｃ２には内部電源Ｖｉ１，Ｖｉ２の電位差の１／２の電位差が印加されることになる。すなわち、各容量Ｃ１，Ｃ２を低耐圧化できるので、内部電源Ｖｉ１，Ｖｉ２の電位差が大きい場合にも、安定化回路を容易に形成することが可能となる。
【００４１】
そして、ＤＲＡＭのメモリセルに使用されるような単位面積あたりの容量値の大きい材質で各容量を構成することにより、大容量のデカップリングよう利用を提供することが可能となる。
【００４２】
また、内部電源Ｖｉ１，Ｖｉ２と中間ノードＮとの間での容量Ｃ１〜Ｃ４とヒューズＦ１〜Ｆ４の接続順序は、いずれを内部電源Ｖｉ１，Ｖｉ２側としてもよい。
（第二の実施の形態）
図５は、前記第一の実施の形態の安定化回路を構成する安定化グループＧ１〜Ｇｎの変形例を示すものである。この安定化グループＧ１は、内部電源Ｖｉ１と中間ノードＮとの間に１つの容量Ｃ５のみを接続したものであり、その他の構成は前記第一の実施の形態と同様である。
【００４３】
このような構成では、安定化回路の動作試験時に、試験トランジスタＴ３，Ｔ４を交互にオンさせることにより、内部電源Ｖｉ１，Ｖｉ２間でのリーク電流を検出することができる。
【００４４】
そして、リーク電流が検出されたとき、当該容量に対応するヒューズを切断することにより、リーク電流を遮断することができる。
このような構成により、前記第一の実施の形態と同様な作用効果を得ることができる。
（第三の実施の形態）
図６は、前記第一の実施の形態の安定化回路を構成する安定化グループＧ１〜Ｇｎの変形例を示すものである。この安定化グループＧ１は、前記第二の実施の形態の安定化グループＧ１の容量Ｃ５と内部電源Ｖｉ１との間にヒューズＦ５を接続する構成としたものであり、その他の構成は前記第二の実施の形態と同様である。
【００４５】
このような構成では、安定化回路の動作試験時に、試験トランジスタＴ３，Ｔ４を交互にオンさせることにより、内部電源Ｖｉ１，Ｖｉ２間でのリーク電流を検出することができる。
【００４６】
そして、リーク電流が検出されたとき、当該容量に対応するヒューズを切断することにより、リーク電流を遮断することができる。
このような構成により、前記第一の実施の形態と同様な作用効果を得ることができる。
（第四の実施の形態）
図７〜図１０は、第四の実施の形態を示す。この実施の形態は、安定化回路を多数の安定化ブロックで構成し、各安定化ブロックを多数の安定化グループで構成し、それらの動作試験を行うための試験回路１４の構成及びその動作を示すものである。
【００４７】
図７に示すように安定化ブロックＢ１〜Ｂｎは、それぞれ多数の安定化グループＧ１〜Ｇｎで構成される。各安定化グループＧ１〜Ｇｎは、中間ノードＮに接続される容量Ｃ６，Ｃ７と、容量Ｃ６と内部電源Ｖｉ１との間に接続されるヒューズＦ６と、容量Ｃ７に直列に接続されるヒューズＦ７及びグループ選択用の試験トランジスタＴ５とから構成される。中間ノードＮには前記実施の形態と同様に、高抵抗を介して基準電位が供給される。
【００４８】
安定化ブロックＢ１〜Ｂｎでは、各安定化グループＧ１〜Ｇｎの試験トランジスタＴ５のソースがブロック選択用の試験トランジスタＴ６を介して内部電源Ｖｉ２に接続される。
【００４９】
各安定化ブロックＢ１〜Ｂｎの試験トランジスタＴ５には、テスト信号Ａ１〜Ａｎが入力される。また、各安定化ブロックＢ１〜Ｂｎの試験トランジスタＴ６には、テスト信号Ｂ１〜Ｂｎが入力される。
【００５０】
前記テスト信号Ａ１〜Ａｎ，Ｂ１〜Ｂｎは、前記試験回路１４で生成される。前記安定化ブロックＢ１〜Ｂｎを４個とし、各安定化ブロックＢ１〜Ｂｎがそれぞれ４個の安定化グループで構成される場合のテスト信号生成回路を図８及び図９に示す。
【００５１】
前記試験回路１４には４ビットのコード信号ＣＯＤＥ０〜ＣＯＤＥ３が入力される。図１０に示すように、コード信号ＣＯＤＥ０は、一定のパルス幅でＨレベルとＬレベルとを繰り返すクロック信号であり、コード信号ＣＯＤＥ１はコード信号ＣＯＤＥ０を２分周した信号である。
【００５２】
また、コード信号ＣＯＤＥ２はコード信号ＣＯＤＥ１を２分周した信号であり、コード信号ＣＯＤＥ３はコード信号ＣＯＤＥ２を２分周した信号である。
図８は、前記テスト信号Ａ１〜Ａ４を生成する回路を示す。同図において、コード信号ＣＯＤＥ０バー，ＣＯＤＥ１バーは、コード信号ＣＯＤＥ０，ＣＯＤＥ１の反転信号であり、試験回路１４内で生成される。
【００５３】
そして、ＮＡＮＤ回路１６ａ〜１６ｄには、テストモード信号ＴＭと、コード信号ＣＯＤＥ０，ＣＯＤＥ１，ＣＯＤＥ０バー，ＣＯＤＥ１バーの組み合わせがそれぞれ入力され、各ＮＡＮＤ回路１６ａ〜１６ｄの出力信号がインバータ回路１７ａ〜１７ｄを介してテスト信号Ａ１〜Ａ４として出力される。
【００５４】
従って、図１０に示すように、動作試験時にテストモード信号ＴＭがＨレベルとなった状態では、テスト信号Ａ１〜Ａ４は等しいパルス幅で順次Ｈレベルとなる。
図９は、前記テスト信号Ｂ１〜Ｂ４を生成する回路を示す。同図において、コード信号ＣＯＤＥ２バー，ＣＯＤＥ３バーは、コード信号ＣＯＤＥ２，ＣＯＤＥ３の反転信号であり、試験回路１４内で生成される。
【００５５】
そして、ＮＡＮＤ回路１６ｅ〜１６ｈには、テストモード信号ＴＭと、コード信号ＣＯＤＥ２，ＣＯＤＥ３，ＣＯＤＥ２バー，ＣＯＤＥ３バーの組み合わせがそれぞれ入力され、各ＮＡＮＤ回路１６ｅ〜１６ｈの出力信号がインバータ回路１７ｅ〜１７ｈを介してテスト信号Ｂ１〜Ｂ４として出力される。
【００５６】
従って、図１０に示すように、動作試験時にテストモード信号ＴＭがＨレベルとなった状態では、テスト信号Ｂ１〜Ｂ４はテスト信号Ａ１〜Ａ４が順次Ｈレベルとなる動作が一巡する毎に順次Ｈレベルとなる。
【００５７】
上記のようなテスト信号Ａ１〜Ａ４，Ｂ１〜Ｂ４により、まず安定化ブロックＢ１において、試験トランジスタＴ６がオンされ、この状態で試験トランジスタＴ５が順次オンされる。この結果、安定化ブロックＢ１の各安定化グループの容量Ｃ７にリーク電流が発生するか否かが検出される。
【００５８】
次いで、安定化ブロックＢ２において、試験トランジスタＴ６がオンされ、この状態で試験トランジスタＴ５が順次オンされる。この結果、安定化ブロックＢ２の各安定化グループの容量Ｃ７にリーク電流が発生するか否かが検出される。
【００５９】
そして、このような動作が各安定化ブロックにおいて順次行われ、その後リーク電流が発生した容量に対応するヒューズが切断される。
上記のように構成された内部電位安定化装置では、その安定化回路において、前記実施の形態と同様な作用効果を得ることができるとともに、以下に示す作用効果を得ることができる。
（１）各安定化ブロックＢ１〜Ｂｎ毎に、各安定化グループＧ１〜Ｇｎの動作試験を試験回路１４により順次行うことができるので、試験時間を短縮することができる。
（第五の実施の形態）
図１１〜図１３は、第五の実施の形態を示す。この実施の形態は、多数の安定化ブロック及び安定化グループを構成する安定化回路に対し順次動作試験を行うための試験回路１４の構成及びその動作を示すものである。
【００６０】
図１１に示すように、すべての安定化ブロックを構成する多数の安定化グループＧ１〜Ｇｎは、中間ノードＮに接続される容量Ｃ６，Ｃ７と、容量Ｃ６と内部電源Ｖｉ１との間に接続されるヒューズＦ６と、容量Ｃ７に直列に接続されるヒューズＦ７及びグループ選択用の試験トランジスタＴ５とから構成される。中間ノードＮには前記実施の形態と同様に、高抵抗を介して基準電位が供給される。前記試験トランジスタＴ５のソースは、内部電源Ｖｉ２に接続される。
【００６１】
各試験トランジスタＴ５には、テスト信号Ａ１〜Ａｎが入力される。前記テスト信号Ａ１〜Ａｎは、前記試験回路１４で生成される。前記安定化グループＧ１〜Ｇｎが１６個で構成される場合のテスト信号生成回路を図１２に示す。
【００６２】
コード信号ＣＯＤＥ０〜ＣＯＤＥ３，ＣＯＤＥ０バー〜ＣＯＤＥ３バーは、第四の実施の形態と同様な信号である。
１６個のＮＡＮＤ回路１８には、テストモード信号ＴＭと、コード信号ＣＯＤＥ０〜ＣＯＤＥ３，ＣＯＤＥ０バー〜ＣＯＤＥ３バーの組み合わせがそれぞれ入力され、各ＮＡＮＤ回路１８の出力信号がそれぞれインバータ回路１９を介してテスト信号Ａ１〜Ａ１６として出力される。
【００６３】
従って、図１３に示すように、動作試験時にテストモード信号ＴＭがＨレベルとなった状態では、テスト信号Ａ１〜Ａ１６は等しいパルス幅で順次Ｈレベルとなる。
上記のようなテスト信号Ａ１〜Ａ１６により、試験トランジスタＴ５が順次オンされる。この結果、各安定化グループの容量Ｃ７にリーク電流が発生するか否かが順次検出される。次いで、リーク電流が発生した容量に対応するヒューズが切断される。
【００６４】
上記のように構成された内部電位安定化装置では、その安定化回路において、前記実施の形態と同様な作用効果を得ることができるとともに、以下に示す作用効果を得ることができる。
（１）多数の安定化ブロックを構成する多数の安定化グループＧ１〜Ｇｎの動作試験を試験回路１４により順次行うことができるので、試験時間を短縮することができる。
（第六の実施の形態）
図１４は、第六の実施の形態を示す。この実施の形態は、半導体装置上における多数の安定化グループのレイアウトを示すものである。
【００６５】
メモリセルアレイ２０に隣接して、論理回路２１ａ〜２１ｄが配設され、各論理回路２１ａ〜２１ｄは内部電源Ｖｉ１，Ｖｉ２に基づいて動作する。内部電源Ｖｉ１は高電位側の外部電源Ｖ１に基づいて内部電源生成回路１１で生成され、内部電源Ｖｉ２はこの実施の形態では低電位側の外部電源Ｖ２である。
【００６６】
前記各論理回路２１ａ〜２１ｄに隣接して、安定化グループＧ１〜Ｇ４がそれぞれ配設される。この安定化グループＧ１〜Ｇ４は、内部電源Ｖｉ１，Ｖｉ２間に配設されて、内部電源Ｖｉ１，Ｖｉ２を安定化させるように動作する。
【００６７】
また、内部電源生成回路１１及び試験回路１４に隣接して、安定化グループＧ５，Ｇ６が配設され、同様に内部電源Ｖｉ１，Ｖｉ２を安定化させるように動作する。前記試験回路１４は、各安定化グループＧ１〜Ｇ６にテスト信号をそれぞれ出力する。
【００６８】
このような構成により、内部電源Ｖｉ１，Ｖｉ２に対する負荷回路となる各論理回路２１ａ〜２１ｄに隣接して安定化グループＧ１〜Ｇ４が配設されるので、内部電源Ｖｉ１，Ｖｉ２を効果的に安定化させることができる。
（第七の実施の形態）
図１５は、第七の実施の形態を示す。この実施の形態は、メモリセルアレイ２０の周囲に内部電源Ｖｉ１，Ｖｉ２が配線されるとき、その内部電源Ｖｉ１，Ｖｉ２間に安定化ブロックＢ１〜Ｂ４を配設したものである。
【００６９】
このような構成により、内部電源Ｖｉ１，Ｖｉ２の配線に対し、安定化ブロックＢ１〜Ｂ４をほぼ均等に配設することができるので、内部電源Ｖｉ１，Ｖｉ２を効果的に安定化させることができる。
【００７０】
前記各実施の形態において、内部電源Ｖｉ１，Ｖｉ２と基準電位Ｖｒｅｆ及びその基準電位Ｖｒｅｆの生成方法は、次に示す種類が考えられる。
（１）内部電源Ｖｉ１が、メモリの周辺回路に供給される２．５Ｖで、内部電源Ｖｉ２が外部から供給される電源Ｖｓｓ（グランドＧＮＤ）である場合、基準電位Ｖｒｅｆは１．２５Ｖとする。この基準電位Ｖｒｅｆは、内部電源生成回路で生成されるＶｐｐ（２Ｖ）を分圧して生成する。
（２）内部電源Ｖｉ１が、メモリセルアレイに供給される２．０Ｖで、内部電源Ｖｉ２が外部から供給される電源Ｖｓｓ（グランドＧＮＤ）である場合、基準電位Ｖｒｅｆは１．０Ｖとする。この基準電位Ｖｒｅｆは、基準電位生成回路で生成されるビット線プリチャージ電位あるいはセルプレート電位を使用する。
（３）内部電源Ｖｉ１が、内部電源Ｖｐｐ（４．０Ｖ）で、内部電源Ｖｉ２が外部から供給される電源Ｖｓｓ（グランドＧＮＤ）である場合、基準電位Ｖｒｅｆは２．０Ｖとする。この基準電位Ｖｒｅｆは、メモリセルアレイに供給される２．０Ｖの内部電源を使用する。
（４）内部電源Ｖｉ１が、２．０Ｖの基準電圧Ｖｒで、内部電源Ｖｉ２が外部から供給される電源Ｖｓｓ（グランドＧＮＤ）である場合、基準電位Ｖｒｅｆは１．０Ｖとする。この基準電位Ｖｒｅｆは、メモリセルアレイに供給される２．０Ｖの内部電源を分圧して生成する。
（５）内部電源Ｖｉ１が、１．０Ｖの基準電圧Ｖｒで、内部電源Ｖｉ２が外部から供給される電源Ｖｓｓ（グランドＧＮＤ）である場合、基準電位Ｖｒｅｆは０．５Ｖとする。この基準電位Ｖｒｅｆは、基準電位生成回路で生成する。
【００７１】
上記のような、内部電源Ｖｉ１，Ｖｉ２と基準電位Ｖｒｅｆ及びその基準電位Ｖｒｅｆの生成方法により、専用の内部電源生成回路あるいは基準電位生成回路を設けることなく各基準電位Ｖｒｅｆを供給することができる。従って、専用の内部電源生成回路あるいは基準電位生成回路による新たな消費電流の増大を抑制することができるとともに、ダイサイズの増大を抑制することができる。
【００７２】
上記実施の形態は、次に示すように変更することもできる。
・各安定化グループは、１つのヒューズを介して内部電源Ｖｉ１，Ｖｉ２に接続する構成としてもよい。このような構成により、リーク電流が発生した安定化グループに対するヒューズ切断に要する時間を短縮することができる。
【００７３】
【発明の効果】
以上詳述したように、この発明は内部電位の安定化を図りながら、ダイサイズの縮小を図り得る半導体装置を提供することができる。
【図面の簡単な説明】
【図１】内部電位安定化装置を示すブロック図である。
【図２】第一の実施の形態を示す回路図である。
【図３】基準電位生成回路を示す回路図である。
【図４】内部電源生成回路を示す回路図である。
【図５】第二の実施の形態を示す回路図である。
【図６】第三の実施の形態を示す回路図である。
【図７】第四の実施の形態を示す回路図である。
【図８】試験回路を示す回路図である。
【図９】試験回路を示す回路図である。
【図１０】試験回路の動作を示すタイミング波形図である。
【図１１】第五の実施の形態を示す回路図である。
【図１２】試験回路を示す回路図である。
【図１３】試験回路の動作を示すタイミング波形図である。
【図１４】第六の実施の形態を示すレイアウト図である。
【図１５】第七の実施の形態を示すレイアウト図である。
【図１６】従来例を示す回路図である。
【図１７】従来例を示す回路図である。
【図１８】従来例を示す回路図である。
【図１９】従来例を示す回路図である。
【符号の説明】
１３          電位補償回路（基準電位生成回路）
１４          試験回路
Ｖｉ１          第一の電源（内部電源）
Ｖｉ２          第二の電源（内部電源）
Ｃ１，Ｃ２        第一の安定化容量
Ｃ３，Ｃ４        第二の安定化容量
Ｎ            中間ノード
Ｔ１〜Ｔ４      試験トランジスタ
Ｒ１          高抵抗
Ｖｒｅｆ１        基準電位
Ｆ１〜Ｆ４      ヒューズ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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