(57)【要約】【課題】本発明は、データ管理テーブル上にある複数の数値から最大値を探索すること、新たに数値を登録すること、並びにある数値を取り外すことを短い処理時間で実行できるデータ管理装置を提供する。【解決手段】本発明のデータ管理装置は、外部からのデータを一旦格納しブロック分割する入力データレジスタ１と、登録指示、取外し指示、最大値の探索指示の際に各ブロックに制御信を与える制御部２と、外部からの制御信号（登録指示、取外し指示、最大値の探索指示）を一旦蓄積する制御レジスタ３と、登録されている数値を記憶するデータ管理メモリ４−１〜４−３と、制御部３の制御の基に演算動作するデータ演算部５と、制御レジスタ３の指示信号に基づいて動作するセレクタ６−１〜６−２と、演算結果を外部に出力する出力データレジスタ７とを有するものである。【選択図】図２
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【特許請求の範囲】
【請求項１】
数値を２進表示するビット群に分割し、前記分割されたビット群が表す数値と対応させた桁位置にその数値が存在することを表示するデータを作成し、該データを階層的に管理するテーブルを構成し、該テーブルに基づきデータを管理することを特徴とするデータ管理方法。
【請求項２】
最大値の探索指示により、階層的に管理するテーブルから分割されたビット群を読み出し、数値が存在することを示す表示から最上位のビット位置を求め、それを数値に置き換えることにより最大値を探索することを特徴とする請求項１記載のデータ管理方法。
【請求項３】
新たな数値を階層的に管理するテーブルに登録する指示により、該数値を２進表示するビット群を分割し、分割されたビット群が表す数値に対応する桁位置にその数値が存在することを表示するデータを作成し、前記数値をアドレス信号としてデータを階層的に管理するテーブルに入力して、該数値に対応するデータを読み出し、先に作成したデータと該読み出しデータとの間で論理和演算を行い、その結果を前記テーブルに書込みすることにより新たな数値を登録することを特徴とする請求項１記載のデータ管理方法。
【請求項４】
階層的に管理するテーブルに登録された数値を取り外す指示により、該数値を２進表示するビット群を分割し、分割されたビット群が表す数値に対応する桁位置にその数値が存在することを表示するデータを作成し、そのデータのビット反転したデータを作成し、前記数値をアドレス信号としてデータを階層的に管理するテーブルに入力して、該数値に対応するデータを読み出し、先に作成したデータと該読み出しデータとの間で論理積演算を行い、その結果を前記テーブルに書込むことにより前記指定した数値を取り外すことを特徴とする請求項１記載のデータ管理方法。
【請求項５】
数値を２進表示するビット群を分割する入力データレジスタ部と、
分割されたビット群が表す数値に対応する桁位置にその数値が存在することを表示するデータを作成するデコーダ部と、
データのビット反転を行うビット操作部と、
データの論理積演算、論理和演算ならびに数値が存在することを示すデータから最上位のビット位置を求め、それを数値に置き換える演算機能を有するデータ演算部と、
データを階層的に管理するテーブルと、
を有することを特徴とするデータ管理装置。
【発明の詳細な説明】
【発明の属する技術分野】
本発明は、データ管理方法及びデータ管理装置に関し、詳しくは、ある範囲内の数値データを管理テーブルに登録する際に、登録された数値の最大値をもとめたり、新たな数値を登録したり、逆にすでに管理テーブル内に存在する数値を取り外すことに関して短い処理時間で実行できるデータ管理方法及びデータ管理装置に関するものである。
【従来の技術】
図１５を参照して従来におけるデータの処理実行管理システムの一例を説明する。
図１５は、複数の処理要素が存在し、システム全体の資源を各処理要素に有効に配分するために構成されたものである。処理実行の順序を決定するために、管理テーブル５０を有し、その管理テーブル５０上に登録されている処理要素を実行管理する。管理テーブル５０は、数値の最大値と最小値の範囲で構成されたテーブルであり、各行は数値に対応する。それに接続される処理要素は、最大値〜最小値範囲内の任意の数値を有しており、数値が高い要素ほど処理が優先される。処理要素をこの管理テーブル５０に新規に接続する場合は、処理要素が持つ数値に対応する管理テーブル５０の行に接続する（図１５中、要素ｎ）。
次に、処理を実行する処理要素を決定する場合、処理要素が持つ数値が最大のものを選択する（図１５中、要素ｍ）。当該選択を行い、ある処理が行われた後、該処理要素は取り外される（図１５中、要素ｍの取り外し）。また、ある処理要素について処理が終了すると、処理要素の持つ数値が変更され、それに一致する管理テーブル５０の行に再接続する（図１５中、要素ａ）。
このような処理要素の実行を管理する場合、最大の数値を持つ処理要素を探索するには、管理テーブル５０を最初から探索しながら、管理テーブル５０に管理されている数値の存在の有無、数値が存在した場合、その実行までに得られている仮の最大値とその数値を比較して、該数値が仮の最大値よりも大きい場合は入れ替え、そうでない場合は次の探索に移行するといった煩雑な処理を繰り返しながら実行する手法が従来とられていた。
しかし、この方法では、最悪の場合、管理テーブル５０の最初から最後まで探索することが必要になり、管理テーブル５０が大きくなればなるほど、その処理に多大の時間を必要としていた。また、動的に処理要素の位置が変化したり、最大の数値を連続的に探索したりすることも考慮すると、最大値の探索動作も含めて管理テーブル５０の管理（処理要素の登録、取外し等）を単純、且つ、高速に実行できる方法が必要であった。
【発明が解決しようとする課題】
本発明は、上記従来の事情に鑑み開発されたものであり、データ管理テーブル上にある複数の数値から最大値を探索したり、新たに数値を登録したり、データ管理テーブル上に存在するある数値を取り外したりという種々の処理を、短い処理時間で実現できるデータ管理方法及びデータ管理装置を提供することを目的とするものである。
【課題を解決するための手段】
請求項１記載の発明のデータ管理方法は、数値を２進表示するビット群に分割し、前記分割されたビット群が表す数値と対応させた桁位置にその数値が存在することを表示するデータを作成し、該データを階層的に管理するテーブルを構成し、該テーブルに基づきデータを管理することを特徴とするものである。
請求項２記載の発明のデータ管理方法は、請求項１記載のデータ管理方法において、最大値の探索指示により、階層的に管理するテーブルから分割されたビット群を読み出し、数値が存在することを示す表示から最上位のビット位置を求め、それを数値に置き換えることにより最大値を探索することを特徴とするものである。
請求項３記載の発明のデータ管理方法は、請求項１記載のデータ管理方法において、新たな数値を階層的に管理するテーブルに登録する指示により、該数値を２進表示するビット群を分割し、分割されたビット群が表す数値に対応する桁位置にその数値が存在することを表示するデータを作成し、前記数値をアドレス信号としてデータを階層的に管理するテーブルに入力して、該数値に対応するデータを読み出し、先に作成したデータと該読み出しデータとの間で論理和演算を行い、その結果を前記テーブルに書込みすることにより新たな数値を登録することを特徴とするものである。
請求項４記載の発明のデータ管理方法は、階層的に管理するテーブルに登録された数値を取り外す指示により、該数値を２進表示するビット群を分割し、分割されたビット群が表す数値に対応する桁位置にその数値が存在することを表示するデータを作成し、そのデータのビット反転したデータを作成し、前記数値をアドレス信号としてデータを階層的に管理するテーブルに入力して、該数値に対応するデータを読み出し、先に作成したデータと該読み出しデータとの間で論理積演算を行い、その結果を前記テーブルに書込むことにより前記指定した数値を取り外すことを特徴とするものである。
請求項５記載の発明のデータ管理装置は、数値を２進表示するビット群を分割する入力データレジスタ部と、分割されたビット群が表す数値に対応する桁位置にその数値が存在することを表示するデータを作成するデコーダ部と、データのビット反転を行うビット操作部と、データの論理積演算、論理和演算ならびに数値が存在することを示すデータから最上位のビット位置を求め、それを数値に置き換える演算機能を有するデータ演算部と、データを階層的に管理するテーブルとを有することを特徴とするものである。
請求項１乃至４記載の発明によれば、データ管理テーブルにある数値のうち最大値の探索、新たな数値の登録、取外しの各処理を短い処理時間で実行できるデータ管理方法を実現でき、請求項５記載の発明によれば、当該データ管理方法を実現するデータ管理装置を実現できる。
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を説明する。
最初に、図１を参照して本発明における階層化データの管理方法の基本的な概念を説明する。簡単にするため、対象数値の範囲は、０〜５１１（２進表現で９ビット）とする。今、数値が１０進表現で“４９１”とすると、この数値を３ビット毎にブロック化し、それぞれを８進表示で表現する。８進表示に前記数値を変換すると、“７５３”になる。次に、３ビット毎に区切った各ブロックに分け、それぞれを数値と桁を一致させるようにデータ変換する。
例えば、最上位のブロックに着目すると、数値が“７“なので、７桁目に”１“が立ち、残りの桁は”０“で表現されるようになる。
このように階層化し、且つ、展開すると、０〜５１１（１０進）のすべての数値は、３階層化された各ブロックで桁の組み合わせで一義的に表現することができる。
このようにすると、新規にある数値における位置に要素を登録する場合、該当桁の部分に”１”を追加し、取り外す場合は、該当桁にある“１”を“０”に変換し、また最大値を探索する場合は、桁位置の最大部分の組み合わせを３段階で行えば良いことになる。言い換えれば、本発明の要点は、数値を階層的なアドレスに割り付けることによって、数値の登録／取外し／最大値の探索等の処理を簡易化することである。
次に、本実施の形態のデータ管理装置の構成ならびに動作の詳細については以下に説明する。
図１に示す基本概念を前提にした本実施の形態の構成例を図２に示す。
図２に示すデータ管理装置において、入力データレジスタ１は、数値の登録の際に使用される外部からのデータを一旦格納するレジスタであって、例えば、上記述べた条件に従うと、その幅は９ビットで、３ビット毎にブロック分割し（以下の説明では、左側が最上位ビットとし、右側から０、１、２、・・・７桁として数えられるとする）、入力データレジスタ１は、その三つのブロックからなるデータを制御部２に通知するとともに、後述する登録動作、取外し動作のときに使用するため、セレクタ６−１並びにセレクタ６−１、６−２に上位ブロック並びに中位ブロックのデータを伝達する。
制御部２は入力データレジスタ１からの三つブロックのデータの受信並びに変換を行い、各ブロックのデータをそれぞれデータ演算部５−１〜５−３に伝達する。
また、制御部２は、外部からの制御信号（登録指示、取外し指示、最大値の探索指示）が制御レジスタ３を通じて通知されると、その制御信号に応じた処理を実行するため、データ演算部５−１〜５−３からのステータス信号の受信とデータ管理メモリ４（図中における４−１〜４−３）に対する制御信号の送出制御を行う。
上記制御レジスタ３は、外部からの制御信号（登録指示、取外し指示、最大値の探索指示）を一旦蓄積するレジスタであって、蓄積された各指示信号は、制御部２、データ演算部５−１〜５−３並びにセレクタ６−１〜６−２に通知される。
前記データ管理メモリ４−１〜４−３は、それぞれブロック毎に対応して存在し、登録されている数値を記憶するメモリであって、データの記憶は図１で説明した方法で行われる。
データ演算部５は、制御部２から転送されるブロック化されたデータ並びにデータ管理メモリ４−１〜４−３から入力されるデータについて入力データレジスタ１に指示された演算を行い、その演算結果をデータ管理メモリ４−１〜４−３並びに出力データレジスタ７に転送する。セレクタ６−１〜６−２は、制御レジスタ３の指示信号に基づいて入力データレジスタ１から転送されるブロック化されたデータ或いはデータ演算部５−１〜５−２の演算結果いずれかを選択するセレクタである。
出力データレジスタ７は、データ演算部５−１〜５−３からの演算結果を外部に出力するためのレジスタである。
次に、図２で示した構成のうち、主要となる構成部分の詳細を以下に説明する。
図３は、前記制御部２の内部構成を詳細に示すブロック図である。なお、外部とインタフェースを有する信号線は、図２で示した信号線に一致させて記述している（以下の図においても同様である）。
前記制御部２の命令デコーダ部２−１は、制御レジスタ３からの制御信号を受信し、その信号から動作内容を解釈し、それに応じた制御信号を作成する。書込み信号生成及びステータス表示部２−２は、データ管理メモリ４−１〜４−３へ書込む際の制御信号を命令デコーダ部２−１から通知された制御信号並びにデータ演算部５−１〜５−３からのステータス信号に基づいて作成する。
図４は、命令デコーダ部２−１からの制御信号と、データ演算部５−１〜５−３のステータス信号を入力条件としたときの書込み信号生成及びステータス表示部２−２の出力条件を詳細に示した説明図である。
図４において、「登録指示」時は、データ演算部５−１〜５−３からのステータス信号は、動作が正常であればＡｌｌ“０”になることはありえず、データ管理メモリ４−１〜４−３へ「ライト指示」の制御信号が送出される。万一、データ演算部５−１〜５−３のステータス信号のいずれかが、Ａｌｌ“０”であれば、前記「ライト指示」の制御信号は生成されず、外部へイリーガルな動作を示すステータス信号が送られる。
「最大値の探索指示」時は、前記データ管理メモリ４−１〜４−３へのライト動作が発生しないため、いずれの場合も「ライト指示」の制御信号は生成されない。但し、データ演算部５−１〜５−３のステータス信号のいずれかがＡｌｌ“０”である場合は、異常な動作条件として認識できるので、外部へイリーガルな動作を示すステータス信号が送られる。
また、データ演算部５−１〜５−３からのステータス信号がすべて”Ａｌｌ“０”の場合、探索すべき数値が存在しないことを外部にステータス信号として表示する。
「取外し指示」時は、最下位ブロック（データ管理メモリ４−３）に対するライト指示は必ず発生するが、取外し対象が中位ブロック（データ管理メモリ４−２）並びに最上位ブロック（データ管理メモリ４−１）に及ぶときがあり、このときは、データ管理メモリ４−２並びに／又はデータ管理メモリ４−１への制御信号を、図４のように変化させる必要がある。
例えば、データ演算部５−１〜５−３からのステータス信号がそれぞれＡｌｌ“０”、Ｎｏｔ　Ａｌｌ“０”、Ａｌｌ“０”のケースでは、最下位ブロックのワードに存在する「数値」は存在しないことを意味しているので、関連する中位ブロックの該当ビット位置に０をライトして取り外すことは可能である。
しかし、中位ブロック（データ演算部５−２）のステータス信号がＮｏｔ　Ａｌｌ“０”なので、最上位ブロックの該ビットに関係する数値は存在するはずであり、データ管理メモリ４−１は更新してはいけないことを意味している。この結果、データ管理メモリ４−１〜４−３の制御信号は、それぞれ不動作、ライト指示、ライト指示になる。
デコーダ部２−３〜２−５は、すべて同一の構成、機能を有しており、３ビット表現の数値を入力とし、桁位置で表現するデータ（３ビット表現の数値に対応する桁のみを１とし、残りの桁は０とする）を出力する。
ビット操作部２−６〜２−７は、前記デコーダ部２−３〜２−５と同じく、すべて同一の構成、機能を有しており、命令デコーダ部２−１の指示で、デコーダ部２−３〜２−５からの出力データを透過（変化なし）或いは反転（０を１に変換、１を０に変換）して、データ演算部５−１〜５−３に出力する。
次に、データ管理メモリ４−１〜４−３について説明する。
図５にデータ管理メモリ４−１、４−２、４−３の構成例を示す。
前記データ管理メモリ４−１は、１ワード×８ビットから構成され、１ワード構成なのでアドレス信号はなく、データ入力、データ出力並びに制御信号をインタフェースとして有する。
データ管理メモリ４−１の書込み時には、データ入力並びに制御信号（書込みタイミング）が有効となる。
データ管理メモリ４−２は、８ワード×８ビットから構成され、データ入出力並びに制御信号（書込みタイミング）は前記データ管理メモリ４−１と同一である。異なる部分は、８ワードを識別するために、３ビットからなるアドレス信号を一意のアドレスに変換するアドレスデコーダを有していることである。
データ管理メモリ４−３は、６４ワード×８ビットから構成され、データ管理メモリ４−２と同様にデータ入出力並びに制御信号（書込みタイミング）はデータ管理メモリ４−１と同一である。前記二つのデータ管理メモリ４−１、４−２と異なる点は、ワード数に対応する６ビットのアドレスデコーダ４−３ａが付加されることである。
次に、データ演算部５−１〜５−３について説明する。
図６にデータ演算部５−１〜５−３の構成を示し、図７にデータ演算部５−１〜５−３の制御信号の指示内容に応じた動作内容を示す。
データ演算部５−１〜５−３は、構成、機能とも全く同一である。データ入力（Ｄ１並びにＤ２）に対して、制御信号で指示された動作が実行され、演算結果とともにステ―タス信号が出力される。
データ演算部５−１〜５−３は、図７に示すように、「登録指示」、「取り外し指示」並びに「最大値の探索指示」の指示信号に応じて、それぞれ「論理和」、「論理積」、「最上位ビット位置を数値で表す」の三つ演算機能を有する。また、ステータス信号は、演算結果についての検査結果としてＡｌｌ“０”並びにＮｏｔ　Ａｌｌ“０”がある。
なお、演算機能として３種類を定義しているが、前二者は通常のプロセッサ等で一般的な機能であり、三番目の機能は一般的ではない。その場合、高速、且つ、簡単に実現する例として、図１０に示すような構成によって実現できる。図１０は、対象データをアドレス信号として扱い、それに対応するワード位置に”１”が出現する最上位の桁位置の数値を、予め蓄積することで実現する例である。
次に、セレクタ６−１並びに６−２について説明する。
図８にセレクタ６−１並びに６−２の構成例を示し、図９にセレクタ６−１並びに６−２における制御信号の指示内容に応じた動作内容を示す。
セレクタ６−１並びに６−２は、構成、機能とも全く同一である。セレクタ６−１並びに６−２は、制御信号に応じて、データ入力（Ｄ１並びにＤ２）から１つを選択して、出力する機能を有している。
以上が、本実施の形態の構成の説明であり、以下に上記構成に基づく動作を説明する。
まず、登録動作について説明する。
図１１は数値“６３２”（８進表示）を登録する例について動作の流れを示している。条件として、すでに登録されている数値“６３４”、“５ＸＹ”（Ｘ、Ｙは０〜７のうち任意の数値を表す）、“６４Ｚ”（８進表示。Ｚは０〜７のうち任意の数値を表す）が存在すると仮定する。数値“６３２”が入力データレジスタ１に入力されると同時に、制御レジスタ３には「登録指示」が入力されるとする。最上位ブロックの数値“６”は、制御部２内デコーダ部２−３で展開され、“０１００００００”というビット列になる。ビット操作部２−６は、「登録指示」が通知されているので、“０１００００００”を何も変換せずにデータ演算部５−１に転送する。同様に、ビット操作部２−７、２−８は中位ブロックの数値データ“３”、最下位ブロックの数値データ“２”を、それぞれ　“００００１０００”、“０００００１００”に変換してデータ演算部５−２並びに５−３へ転送する。
また、入力データレジスタ１の最上位ブロック並びに中位ブロックの数値データ（“６”並びに“３”）は、それぞれセレクタ６−１並びに６−２に転送される。セレクタ６−１並びに６−２は、制御信号として「登録指示」が通知されているので、セレクタ６−１並びに６−２は入力データレジスタ１からのデータを選択する。
したがって、データ管理メモリ４−２にはアドレス信号として最上位ブロックのデータが、データ管理メモリ４−３には最上位ブロック並びに中位ブロックのデータが入力される。これらのデータがデータ管理メモリ４−１〜４−３のアドレス信号となり、データ管理メモリ４−１〜４−３からそのアドレス信号に基づいたデータ、すなわち“０１１０００００”、“０００１１０００”、並びに“０００１００００”が読み出される。
データ演算部５−１〜５−３は、それぞれデータ管理メモリ４−１〜４−３からのデータと前記ビット操作部２−６〜２−８からのデータを入力として「論理和」演算を実行する。この結果、データ演算部５−１〜５−３から出力としてそれぞれ“０１１０００００”、“０００１１０００”、並びに“０００１０１００”が、ステータス信号としてそれぞれについて、すべてＮｏｔ　Ａｌｌ“０”が出力される。これらのデータ並びにステータス信号はそれぞれデータ管理メモリ４−１〜４−３並びに制御部２に転送される。
制御部２は、既述した図４で示した条件から、データ管理メモリ４−１〜４−３へ制御信号として「ライト指示」を送出し、データ管理メモリ４−１〜４−３の更新を行うとともに、外部に対して登録動作が正常に完了したことを表示する。
次に、最大値の探索動作について説明する。
図１２は最大値の探索実行する際の動作の流れを示している。今、最大値として”６３２”（８進表示）、その他”６１Ｘ”（８進表示。Ｘは０〜７のうち任意の数値を表す）、”４ＹＺ”（８進表示。Ｙ、Ｚは０〜７のうち任意の数値を表す）の数値がデータ管理メモリ４−１〜４−３に登録されており、制御レジスタ３には「最大値の探索指示」が入力されているとする。データ管理メモリ４−１からデータ（“０１０１００００”）がデータ演算部５−１に入力される。データ演算部５−１には制御レジスタ３から「最大値の探索指示」が通知されているので、データ演算部５−１は「最上位ビット位置を数値で出力する」演算を行う。
この結果（“６”）は、セレクタ６−１並びに出力データレジスタ７に入力される。セレクタ６−１の制御信号は「最大値の探索指示」が通知されているので、セレクタ６−１はデータ演算部５−１の結果（“６”）をデータ管理メモリ４−２のアドレス信号として入力する。データ管理メモリ４−２では、そのアドレス信号に対応するデータ（”００００１０１０”）を読み出し、データ演算部５−２に入力する。
前記データ演算部５−２は、データ演算部５−１と同様に制御レジスタ３から「最大値の探索指示」を通知されているので、前記と同様の演算を行い、その結果（“３”）をセレクタ６−２並びに出力データレジスタ７に入力する。
セレクタ６−２の制御信号は、前記と同様に「最大値の探索指示」が通知されているので、セレクタ６−２は、データ演算部５−２の結果（“３”）をデータ管理メモリ４−２のアドレス信号の下位３ビットとして入力する。アドレス信号上位３ビットについてはセレクタ６−１からのデータが使用される。データ管理メモリ４−３ではそのアドレス信号に対応するデータ（”０００００１００”）を読み出し、データ演算部５−３に入力する。
前記データ演算部５−３は、データ演算部５−１並びに５−２と同様に制御レジスタから「最大値の探索指示」を通知されているので、前記と同様の演算を行い、その結果（“２”）を出力データレジスタ７に入力する。この結果、出力データレジスタ７の最上位、中位、最下位ブロックにはそれぞれ“６”、“３”、“２”が入力され、最大値の探索動作終了時、“６３２”（８進表示）がデータ出力として外部へ返されることになる。この場合、制御部２はデータ演算部５−１〜５−３から　Ｎｏｔ　Ａｌｌ“０”のステータス信号を受信し、このステータス信号に基づき最大値の探索が正常に行われたことを外部に表示する。
最後に、取外し動作について説明する。
図１３、図１４は、数値“６３２”（８進表示）を取り外す例について動作の流れを示している。別途、登録されている数値“６４Ｘ”（８進表示。Ｘは０〜７のうち任意の数値を表す）が存在すると仮定する。実行にあたって、入力データレジスタ１に数値“６３２”を、制御レジスタ３に「取外し指示」を入力する。
最上位ブロックの数値“６”は、前記制御部２内デコーダ部２−３で展開され、“０１００００００”というビット列になる。ビット操作部２−６は、「取外し指示」が通知されているので、“０１００００００”のビット反転データ“１０１１１１１１”を作成してデータ演算部５−１に転送する。同様に、中位ブロックの数値データ“３”、最下位ブロックの数値データ“２”はビット操作部２−７、２−８を通じて、それぞれデータ演算部５−２並びに５−３へ“１１１１０１１１”、“１１１１１０１１”として転送される。
また、前記入力データレジスタ１の最上位ブロック並びに中位ブロックの数値（“６”並びに“３”）は、それぞれセレクタ６−１並びに６−２に転送される。セレクタ６−１並びに６−２は、制御信号として「取外し指示」が通知されているので、セレクタ６−１並びに６−２は入力データレジスタ１からのデータを選択する。
したがって、データ管理メモリ４−２にはアドレス信号として最上位ブロックのデータが入力され、データ管理メモリ４−３には最上位ブロック並びに中位ブロックのデータが入力される。これらのデータがデータ管理メモリのアドレス信号となり、データ管理メモリ４−１〜４−３からそのアドレス信号に基づいたデータ、すなわち０１００００００”、“０００１１０００”、並びに“０００００１００”が読み出される。
データ演算部５−１〜５−３は、それぞれデータ管理メモリ４−１〜４−３からの前記データと制御部２内のビット操作部２−６〜２−８からのデータを入力として「論理積」演算を実行する。この結果、データ演算部５−１〜５−３からデータ出力としてそれぞれ“００００００００”、“０００１００００”、並びに“００００００００”が、同データ演算部からステータス信号としてそれぞれ、Ａｌｌ“０”、Ｎｏｔ　Ａｌｌ“０”並びにＡｌｌ“０”が得られる。これらのデータ並びにステータス信号は、それぞれデータ管理メモリ４−１〜４−３並びに制御部２に転送される。
制御部２は、前記図４で示した条件から、データ管理メモリ４−２並びに４−３へ制御信号として「ライト指示」を送出し、データ管理メモリ４−２並びに４−３の更新を行い（データ管理メモリ４−１は更新しない）、最終的に、操作対象となったデータ管理メモリ４−１〜４−３のデータは、“０１００００００”、“０００１００００”、並びに“００００００００”となっている。
したがって、数値“６３２”はデータ管理メモリ４上の登録から取り外されるが、取外し対象ではない数値“６４Ｘ”はそのまま存在することになる（最下位ブロックの数値“Ｘ”に相当するデータ管理メモリ４上のデータは操作されていないため、変化しない）。
また、制御部２は、外部に対して正常に取外し動作が完了したことを表示する。なお、存在しない数値に対して、「取外し指示」動作を実行した場合、上述した動作が行われるが、”存在しない数値に存在しない設定を行う”ことになるので、他の登録数値へ何ら影響を与えず、正常に動作が完了する。
上述した実施の形態から推察できるように、本発明はデータ管理テーブルにおける最大値の探索のみではなく、最小値の探索、数値の使用／未使用の探索等についても同様な方法で実現可能である。また、上述した実施の形態では、簡略化のため、数値データを３ビット毎に区切って説明したが、一般的にＮビット（Ｎ＞１）とできることはいうまでもない。
本発明のデータ管理方法は、主としてハードウエアを用いた装置により、又は主としてソフトウエアによる処理により各々実現できる。
また、本発明は、コンピュータ処理に関連する技術分野、通信技術分野等幅広い分野に適用することが可能である。
【発明の効果】
本発明によれば、データ管理テーブルにある数値のうち、最大値の探索、新たな数値の登録、取外しの各処理を短い処理時間で実行できるデータ管理方法及びこのデータ管理方法を実現するデータ管理装置を提供できる。
【図面の簡単な説明】
【図１】本発明の基本概念を示す説明図である。
【図２】本発明の実施の形態のデータ管理装置を示すブロック図である。
【図３】本実施の形態の制御部の内部構成を示すブロック図である。
【図４】本実施の形態の命令デコーダ部からの制御信号と、データ演算部のステータス信号を入力条件としたときの書込み信号生成及びステータス表示部の出力条件を詳細に示した説明図である。
【図５】本実施の形態のデータ管理メモリの構成例を示す図である。
【図６】本実施の形態におけるデータ演算部の構成を示す説明図である。
【図７】本実施の形態におけるデータ演算部の制御信号の指示内容に応じた動作内容を示す説明図である。
【図８】本実施の形態におけるセレクタの構成を示す説明図である。
【図９】本実施の形態におけるセレクタの制御信号の指示内容に応じた動作内容を示す説明図である。
【図１０】本実施の形態における対象データをアドレス信号として扱い、それに対応するワード位置に”１”が出現する最上位の桁位置の数値を予め蓄積する例を示す説明図である。
【図１１】本実施の形態における数値を登録する例を示す説明図である。
【図１２】図１２は最大値の探索実行する際の動作の流れを示す説明図である。
【図１３】本実施の形態の取り外し動作の流れを示す説明図である。
【図１４】本実施の形態の図１３と関連する取り外し動作の流れを示す説明図である。
【図１５】従来例における処理実行システム例の説明図である。
【符号の説明】
１　　　入力データレジスタ
２　　　制御部
２−１　命令デコーダ部
２−２　書込み信号生成及びステータス表示部
２−３　デコーダ（最上位ブロック）
２−４　デコーダ（中位ブロック）
２−５　デコーダ（最下位ブロック）
２−６　ビット操作部（最上位ブロック）
２−７　ビット操作部（中位ブロック）
２−８　ビット操作部（最下位ブロック）
３　　　制御レジスタ
４ー１　データ管理メモリ（最上位ブロック）
４−２　データ管理メモリ（中位ブロック）
４−３　データ管理メモリ（最下位ブロック）
５−１　データ演算部（最上位ブロック）
５−２　データ演算部（中位ブロック）
５−３　データ演算部（最下位ブロック）
６−１　セレクタ（中位ブロック）
６−２　セレクタ（最下位ブロック）
７　　　出力データレジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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