(57)【要約】【課題】リファレンスセルの劣化問題を解決するために、効率よくリファレンスセルの状態を補正し、ディスターブ等によるリファレンスセルの劣化を防止し、リファレンスセルの値を高精度に保つ半導体記憶装置を提供する。【解決手段】１セル内にＮ値データを記憶且つ書き換え可能な複数のメモリセル１と、メモリセル１に記憶されたデータ値の読み出し時に用いるリファレンス値を記憶したリファレンスセル２と、リファレンスセル２の読み出し回数をカウントするカウンタ回路３と、カウントされた前記読み出し回数が規定値に達したときに、リファレンスセルに記憶したリファレンス値が予め設定された範囲にあるか否かの確認をする確認手段４と、確認手段４によりリファレンス値が範囲外にあると確認された場合に、そのリファレンス値を範囲内に収まるようにマスターリファレンスセル６に基づいて補正する補正手段５と、を備えて構成する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
１セル内にＮ値データ（Ｎは２以上の自然数）を記憶且つ書き換え可能な複数のメモリセルと、
前記メモリセルに記憶されたデータ値の読み出し時に用いるリファレンス値を記憶したリファレンスセルと、
前記リファレンスセルの読み出し回数をカウントするカウンタ回路と、
前記カウンタ回路でカウントされた前記読み出し回数が規定値に達したときに、前記リファレンスセルに記憶した前記リファレンス値が予め設定された範囲にあるか否かの確認をする確認手段と、
を備えたことを特徴とする半導体記憶装置。
【請求項２】
前記カウンタ回路は、前記メモリセルの読み出し動作、書き込み動作、消去動作の少なくとも一つの動作における前記リファレンスセルの読み出し回数をカウントすることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
１セル内にＮ値データ（Ｎは２以上の自然数）を記憶且つ書き換え可能な複数のメモリセルと、
前記メモリセルに記憶されたデータ値の読み出し時に用いるリファレンス値を記憶したリファレンスセルと、
タイミング発生回路と、
前記タイミング発生回路が出力する同期信号に同期して、前記リファレンスセルに記憶した前記リファレンス値が予め設定された範囲にあるか否かの確認をする確認手段と、
を備えたことを特徴とする半導体記憶装置。
【請求項４】
前記確認手段が、前記リファレンス値が前記範囲外にあると確認した場合に、そのリファレンス値を前記範囲内に収まるように補正する補正手段を備えていることを特徴とする請求項１〜３の何れか１項に記載の半導体記憶装置。
【請求項５】
前記補正手段は、前記リファレンスセルとは別のマスターリファレンスセルに固定されたマスターリファレンス値を用いて、前記リファレンス値を補正することを特徴とする請求項４に記載の半導体記憶装置。
【請求項６】
前記マスターリファレンスセルが固定抵抗を用いて構成されていることを特徴とする請求項５に記載の半導体記憶装置。
【請求項７】
前記メモリセルと前記リファレンスセルは、電気的ストレスにより電気抵抗が変化し前記電気的ストレス解除後も変化した電気抵抗が保持される不揮発性抵抗変化素子と選択トランジスタとで構成されていることを特徴とする請求項１〜６の何れか１項に記載の半導体記憶装置。
【請求項８】
前記不揮発性抵抗変化素子は、電極間にマンガンを含有するペロブスカイト構造の酸化物が形成されていることを特徴とする請求項７に記載の半導体記憶装置。
【請求項９】
１セル内にＮ値データ（Ｎは２以上の自然数）を記憶且つ書き換え可能な複数のメモリセルに記憶されたデータ値の読み出し時に用いるリファレンス値を記憶したリファレンスセルの補正方法であって、
前記リファレンスセルの読み出し回数をカウントし、
カウントされた前記読み出し回数が規定値に達したときに、前記リファレンスセルに記憶した前記リファレンス値が予め設定された範囲にあるか否かの確認を行い、
前記リファレンス値が前記範囲外にあると確認した場合に、そのリファレンス値を前記範囲内に収まるように補正することを特徴とするリファレンスセルの補正方法。
【請求項１０】
１セル内にＮ値データ（Ｎは２以上の自然数）を記憶且つ書き換え可能な複数のメモリセルに記憶されたデータ値の読み出し時に用いるリファレンス値を記憶したリファレンスセルの補正方法であって、
タイミング発生回路が出力する同期信号に同期して、前記リファレンスセルに記憶した前記リファレンス値が予め設定された範囲にあるか否かの確認を行い、前記リファレンス値が前記範囲外にあると確認した場合に、そのリファレンス値を前記範囲内に収まるように補正することを特徴とするリファレンスセルの補正方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置及びリファレンスセルの補正方法に関する。
【０００２】
【従来技術】
従来の半導体記憶装置としてフラッシュメモリを例に説明する。フラッシュメモリはフローティングゲートに電荷を注入することにより閾値が変化する。この電荷量を制御することにより、閾値を複数の状態にコントロールし、多値記憶を実現している。例えば閾値を２つの状態（１ビット）に制御可能なフラッシュメモリに記憶させる場合には、１６ビットのデータを１６個のフラッシュセルで記憶させるが、４つの状態（２ビット）に制御可能なフラッシュメモリの場合は、１６ビットのデータを８個のフラッシュセルで記憶が可能となる。ここで、例えば４つの状態のうち、どの状態にあるかチェックするためには、基準となる閾値を有するフラッシュメモリと比較することにより判別可能である。
【０００３】
しかしながら、基準となる閾値を有するフラッシュメモリ、つまりリファレンスセルは繰り返しアクセスされる。例えば、図２に示すように、リファレンスセルは、全フラッシュセルに対して共通に使用されることがあり、リファレンスセルへのアクセス回数は、あるメモリセルへのアクセスよりも大幅に多い。また、プログラム（書き込み）時に、規定の閾値になっているか確認するためのプログラム用リファレンスセルや、リード（読み出し）時に各記憶状態に対応する閾値を判別するためのリードリファレンスセルは、テスト時に一旦、閾値を設定すると、その後に変更することは困難であった。よって、繰り返し使用することにより、リファレンスセルの閾値が低下するなどして、場合によっては正常なリードやプログラムが出来ないという問題が生じる。さらに、多値メモリセルでは、ある状態の閾値分布範囲が狭いことから、リファレンスセルの劣化はより大きな問題となっていた。
【０００４】
この問題を解決するために米国特許５，１７２，３３８号では、フラッシュメモリの各セクタ内にリファレンスセルを有し、フラッシュセルをブロック消去する時に、同時にリファレンスセルを消去し、独立して存在するマスターリファレンスセルを用いてブロック内リファレンスセルを再プログラムする方法が提案されている。
【０００５】
【特許文献１】
米国特許第５，１７２，３３８号明細書
【０００６】
【発明が解決しようとする課題】
マルチレベル化が進むにつれ、各記憶状態に対応する抵抗値の範囲が狭くなっている。そのため、プログラム用リファレンスセルやリード用リファレンスセルの精度が要求されるが、読み出し動作（リード）・書き込み動作（プログラム）・消去動作（イレース）を繰り返し行うことにより、リファレンスセルの劣化が問題となってくる。上述したようにブロック消去する時にリファレンスセルを同時に消去し、マスターリファレンスセルを用いて再プログラムする構成を採用すると、フラッシュメモリのようにブロック消去を行うメモリの場合には有効となるが、１ビット単位で消去するメモリにおいては、１ビット消去毎にリファレンスセルを補正することが必要になり効率が悪いという問題がある。
【０００７】
本発明は、読み出し動作・書き込み動作・消去動作を繰り返し行なうことによるリファレンスセルの劣化問題を解決するために、効率よくリファレンスセルの状態を確認し、またその補正を行ない、ディスターブ等によるリファレンスセルの劣化を防止し、リファレンスセルの値を高精度に保つことを目的とする。
【０００８】
【課題を解決するための手段】
この目的を達成するため、本発明による半導体記憶装置の第一の特徴構成は、１セル内にＮ値データ（Ｎは２以上の自然数）を記憶且つ書き換え可能な複数のメモリセルと、前記メモリセルに記憶されたデータ値の読み出し時に用いるリファレンス値を記憶したリファレンスセルと、前記リファレンスセルの読み出し回数をカウントするカウンタ回路と、前記カウンタ回路でカウントされた前記読み出し回数が規定値に達したときに、前記リファレンスセルに記憶した前記リファレンス値が予め設定された範囲にあるか否かの確認をする確認手段と、を備えた点にある。
【０００９】
つまり、一般に任意のメモリセルに対する読み出し動作、書き込み動作、消去動作といったアクセスの度に、書き込みが正常に完了したか、消去が正常に完了したかなどの確認処理が行なわれるが、その際に必ずリファレンスセルの読み出し動作が実行される。従って、カウンタ回路によりリファレンスの読み出し回数をカウントし、読み出し回数がリファレンス値の変動許容範囲からの逸脱前と想定される規定値に達したときに、確認手段によりリファレンスセルに記憶した前記リファレンス値が予め設定された範囲にあるか否かを確認すれば、毎回の確認をしなくともその間のリファレンス値の精度は保障されるのである。尚、以下本明細書では、上述したメモリセルに対する読み出し動作、書き込み動作、消去動作といったアクセスの度に、書き込みが正常に完了したか、消去が正常に完了したかなどをリファレンスセルと対比して判断する確認処理や、リファレンスセルに記憶した前記リファレンス値が予め設定された範囲にあるか否かを判断する確認処理をベリファイとも表現する。
【００１０】
上述の構成において、前記カウンタ回路は、前記メモリセルの読み出し動作、書き込み動作、消去動作の少なくとも一つの動作における前記リファレンスセルの読み出し回数をカウントすることでより効率よく確認でき、例えば閾値変動の起因となるリファレンスセルにかかるストレスが、メモリセルに対する読み出し動作、書き込み動作、消去動作のいずれかで異なるような場合には、その最大ストレスがかかる動作における読み出し回数をカウントすることがより効率的な確認作業ができる点で好ましい。
【００１１】
本発明による半導体記憶装置の第二の特徴構成は、１セル内にＮ値データ（Ｎは２以上の自然数）を記憶且つ書き換え可能な複数のメモリセルと、前記メモリセルに記憶されたデータ値の読み出し時に用いるリファレンス値を記憶したリファレンスセルと、タイミング発生回路と、前記タイミング発生回路が出力する同期信号に同期して、前記リファレンスセルに記憶した前記リファレンス値が予め設定された範囲にあるか否かの確認をする確認手段とを備えた点にある。
【００１２】
つまり、リファレンスセルの劣化による誤動作の発生は、初期状態から所定レベルのストレスの蓄積時間との相関関係があると想定され、そのような誤動作発生前の所定タイミングでリファレンス値を確認することにより、毎回の確認をしなくともその間のリファレンス値の精度は保障されるのである。
【００１３】
上述の構成に加えて、前記確認手段により前記リファレンス値が前記範囲外にあると確認されたときに、補正手段がそのリファレンス値を前記範囲内に収まるように補正するよう構成すれば、常に安定動作が保障されるのである。
【００１４】
ここで、前記リファレンス値の補正を、前記リファレンスセルとは別のマスターリファレンスセルに固定されたマスターリファレンス値を用いて行なえば、確実にリファレンスセルを補正できる。つまり、マスターリファレンスは、アクセス頻度が極めて少なく従って劣化が殆んど生じないことによる。ここに、前記マスターリファレンスセルが電気的ストレスによる劣化の生じない固定抵抗を用いて構成されることが好ましい。
【００１５】
前記メモリセルと前記リファレンスセルは、電気的ストレスにより電気抵抗が変化し前記電気的ストレス解除後も変化した電気抵抗が保持される不揮発性抵抗変化素子と選択トランジスタとで構成されているのが好ましく、前記不揮発性抵抗変化素子は、電極間にマンガンを含有するペロブスカイト構造の酸化物が形成されていることが好ましい。
【００１６】
本発明によるリファレンスセルの補正方法の第一の特徴構成は、１セル内にＮ値データ（Ｎは２以上の自然数）を記憶且つ書き換え可能な複数のメモリセルに記憶されたデータ値の読み出し時に用いるリファレンス値を記憶したリファレンスセルの補正方法であって、前記リファレンスセルの読み出し回数をカウントし、カウントされた前記読み出し回数が規定値に達したときに、前記リファレンスセルに記憶した前記リファレンス値が予め設定された範囲にあるか否かの確認を行い、  前記リファレンス値が前記範囲外にあると確認した場合に、そのリファレンス値を前記範囲内に収まるように補正する点にある。
【００１７】
本発明によるリファレンスセルの補正方法の第二の特徴構成は、１セル内にＮ値データ（Ｎは２以上の自然数）を記憶且つ書き換え可能な複数のメモリセルに記憶されたデータ値の読み出し時に用いるリファレンス値を記憶したリファレンスセルの補正方法であって、タイミング発生回路が出力する同期信号に同期して、前記リファレンスセルに記憶した前記リファレンス値が予め設定された範囲にあるか否かの確認を行い、前記リファレンス値が前記範囲外にあると確認した場合に、そのリファレンス値を前記範囲内に収まるように補正する点にある。
【００１８】
【発明の実施の形態】
以下図面に基づいて本発明による半導体記憶装置及びリファレンスセルの補正方法を説明する。
【００１９】
図１に示すように、半導体記憶装置は、チップ内を複数のセクタに分割して各セクタＳ１〜Ｓｊ内に、１セル内にＮ値データ（Ｎは２以上の自然数）を記憶且つ書き換え可能な複数のメモリセル１と、前記メモリセル１に対する読み出し・書き込み・消去の各動作を実行するメモリアクセス回路７と、前記メモリセル１に記憶されたデータ値の読み出し時に用いるリファレンス値を記憶したリファレンスセル２と、前記リファレンスセル２の読み出し回数をカウントするカウンタ回路３と、前記カウンタ回路３でカウントされた前記読み出し回数が規定値に達したときに、前記リファレンスセルに記憶した前記リファレンス値が予め設定された範囲にあるか否かの確認をする確認手段４と、前記確認手段４により前記リファレンス値が前記範囲外にあると確認された場合に、そのリファレンス値を前記範囲内に収まるようにマスターリファレンスセル６に基づいて補正する補正手段５を備えて構成してある。
【００２０】
前記メモリセル１、リファレンスセル２、及び、マスターリファレンスセル６は、電圧印加などによる電気的ストレスにより電気抵抗が変化し前記電気的ストレス解除後も変化した電気抵抗が保持される不揮発性抵抗変化素子（Ｎｏｖｅｌｒｅｓｉｓｔａｎｃｅ  ｃｏｎｔｒｏｌ  ｎｏｎｖｏｌａｔｉｌｅ  ＲＡＭ  以下、「ＲＲＡＭ素子」と記す。）と選択トランジスタとで構成される。ＲＲＡＭ素子は、電気的ストレスの印加により電気抵抗が変化し、電気的ストレス解除後も、変化した電気抵抗が保持されることにより、その抵抗変化でデータの記憶が可能な不揮発性の記憶素子で、例えば、Ｐｒ（１−ｘ）ＣａｘＭｎＯ３、Ｌａ（１−ｘ）ＣａｘＭｎＯ３、または、Ｌａ（１−ｘ―ｙ）ＣａｘＰｂｙＭｎＯ３（但し、ｘ＜１、ｙ＜１、ｘ＋ｙ＜１）で表される何れかの物質、例えば、Ｐｒ０．７Ｃａ０．３ＭｎＯ３、Ｌａ０．６５Ｃａ０．３５ＭｎＯ３、Ｌａ０．６５Ｃａ０．１７５Ｐｂ０．１７５ＭｎＯ３等のマンガン酸化膜をＭＯＣＶＤ法、スピンコーティング法、レーザアブレーション、スパッタリング法等で成膜して作成される。
【００２１】
以下、本明細書では、ＲＲＡＭ素子の「抵抗値を上げる」ときを「書き込む」と表現し、「抵抗値を下げる」ときを「消去する」と表現し、通常、書き込みを行なうときは選択トランジスタをオンにしてビット線に３Ｖ、ソース線に０Ｖの電圧を印加し、逆に消去するときは選択トランジスタをオンにしてビット線に０Ｖ、ソース線に３Ｖを印加し、読み出しを行なうときは選択トランジスタをオンにしてビット線に１．５Ｖ、ソース線に０Ｖを印加する。尚、それぞれの電圧値は、電圧発生回路により切り替え供給されるように構成され、その値は、上述の値に限定されるものではなく、不揮発性抵抗変化素子の個別の特性に合わせて適宜設定すればよく、本実施形態に限定されるものではない。
【００２２】
各セクタ内のリファレンスセル２は、前記アクセス回路７によるメモリセル１の読み出し動作や、書き込み・消去の各動作に伴う確認動作に伴って発生するリファレンスセル２へのアクセス回数を記憶するカウンタ回路３からの信号により、そのデータが確認される。前記確認手段４は、前記カウンタ回路３によりカウントされたリファレンスセルへのアクセス回数が規定回数に到達した旨の信号を受信した後に、リファレンスセルの状態が所定の分布範囲に納まっているか否かをチェックする。
【００２３】
前記補正手段５は、前記確認手段４による確認処理の結果、リファレンスセル２の状態が所定の分布範囲外のとき、マスターリファレンスセル６を用いて、リファレンスセル２が所定の分布範囲に収まるように補正する。この補正は、セクタ内のリファレンスセル２を消去して再書き込みを行なう場合と、再書き込みのみを行なう場合とがある。ここでは前記メモリセル１への書き込み、消去、読み出しの全ての動作において前記リファレンスセル２をアクセスする回数をカウントするが、メモリセル１への書き込みの後に正しく書き込まれたか否かを確認するための前記リファレンスセル２へのアクセスのみカウントする場合、消去の後に正しく消去されたか否かを確認するための前記リファレンスセル２へのアクセスのみカウントする場合、読み出しのみカウントする場合、もしくは、これらを組み合わせたものでカウントする場合を選択可能であり、例えばＲＲＡＭ素子の抵抗値変動の起因となるリファレンスセルにかかるストレスが、メモリセルに対する読み出し動作、書き込み動作、消去動作のいずれかで異なるような場合には、その最大ストレスがかかる動作における読み出し回数をカウントすることでより効率的な確認作業ができる。
【００２４】
前記マスターリファレンスセル６は、消去されたセクタリファレンスセルの抵抗値を再設定するためにのみ用いる。セクタリファレンスセル２はセクタ内のメモリセル１にアクセスされた時に同時にアクセスされるが、マスタリファレンスセル６はセクタリファレンスセル２が消去され再プログラムされる時にのみアクセスされる。
【００２５】
次に、図３に基づいて、前記リファレンスセル２の抵抗値を設定する方法を説明する。本実施形態では、１つのメモリセルで４つの状態を記憶可能なＲＲＡＭ素子に用いるリファレンスセル２について例を挙げる。図中のＡ，Ｂ，Ｃ，Ｄはメモリセル１に記憶される４つの状態を表している。この４つの状態を判別するためにはその境界を識別するためリファレンスセルが３つ必要となる。３つの抵抗値のうち、第１のセクタリファレンスセル抵抗Ｒｒｅｆ１を
【００２６】
【数１】Ｒ１＜Ｒｒｅｆ１＜Ｒ１´
【００２７】
に設定し、同様に第２、第３のセクタリファレンスセル抵抗をそれぞれＲｒｅｆ２  、Ｒｒｅｆ３としてそれぞれ
【００２８】
【数２】Ｒ２＜Ｒｒｅｆ２＜Ｒ２´
【００２９】
【数３】Ｒ３＜Ｒｒｅｆ３＜Ｒ３´
【００３０】
に設定する。尚、（Ｒ１´−Ｒ１）の値が小さいほどより多くの抵抗状態を形成できることから多値化にとって都合がよい。
【００３１】
次に、図４に示す回路に基づいてこれらの設定方法を詳述する。Ｐ型ＭＯＳＦＥＴであるＰ１とＰ２のソースはそれぞれ電源電圧に、ゲートはそれぞれ共通に接続され、Ｐ１のゲートとドレインはノードＳ１を介して接続され、カレントミラーをなしている。また、Ｐ１、Ｐ２のドレインには、Ｎ型ＭＯＳＦＥＴであるＮ１とＮ２のドレインにそれぞれ接続されている。Ｎ１のゲートはカウンタ回路３の出力と接続されており、カウンタ回路３は読み出し、書き込みベリファイ、消去ベリファイを伝える信号（Ｓｒｅａｄ）が入力されている。またカウンタ回路３の出力がノードＳ２を介してＮ２のゲートに接続されている。また、Ｎ１のソースには、各マスタリファレンスセルの選択スイッチであるＮ型ＭＯＳＦＥＴで構成されるＮ３〜Ｎ８のドレインがそれぞれ接続されている。Ｎ３〜Ｎ８の各ソースにはマスタリファレンスセル６であるＲＲＡＭ素子の一端が接続されており、他端はグランドレベルにするためのスイッチであるＮ型ＭＯＳＦＥＴでなるＮ１２のドレインに接続され、Ｎ１２のソースはグランドレベルに接続されている。一方、Ｎ２のソースは、ノードＳｐを介して各セクタリファレンスセル２の選択スイッチであるＮ型ＭＯＳＦＥＴであるＮ９〜Ｎ１１のドレインと、高電圧・グランドレベルを切り替え出力する電圧発生回路８の出力に接続されている。またＮ９〜Ｎ１１の各ソースには、セクタリファレンスセル２であるＲＲＡＭ素子の一端が接続されており、他端はグランドレベル及び高電圧を切り替え出力可能な電圧発生回路９の出力と接続されている。
【００３２】
次に上述の回路の動作を図５に基づいて説明する。ステップ１では前記カウンタ回路３からの確認要求信号がノードＳ２に出力されるか否かの判断が行なわれ、確認要求信号がない場合はセクタリファレンスセル２の補正は行なわず終了し、確認要求信号がある場合はステップ２に移行してセクタリファレンスセル２に書き込まれたデータを読み出し、ステップ３でセクタリファレンスセル２の状態が期待している分布範囲の上限以上か否かの判断が行なわれる。
【００３３】
上限以上である場合には、ステップ４でセクタリファレンスセルを消去し（図３のＡの状態）、ステップ６でセクタリファレンスセル２の状態が期待している分布範囲内になるまで書き込み動作を行ない、セクタリファレンスセル２のデータを補正する。上限以上でない場合には、ステップ５でセクタリファレンスセル２の状態が期待している分布範囲の下限以下か否かの判断が行なわれ、下限以下である場合、ステップ６でセクタリファレンスセル２の状態が期待している分布範囲内になるまで書込みを行ない、セクタリファレンスセルのデータを補正し、下限以下でない場合、セクタリファレンスセルの補正を行なわない。
【００３４】
詳述すると、セクタリファレンスセル２の抵抗値をＲ１＜Ｒｒｅｆ１＜  Ｒ１´に設定する場合について説明する。カウンタ回路３からの確認要求信号があるか否かの判断が行なわれ、確認要求信号があった場合、Ｎ型ＭＯＳＦＥＴであるＮ１，Ｎ２，Ｎ３，Ｎ９，Ｎ１２，Ｎ１３をオンにし、セクタリファレンスセルＲｒｅｆ１を読み出し、抵抗Ｒ１´を有するマスタリファレンスセルとセクタリファレンスセルＲｒｅｆ１  を比較する。即ち、前記カレントミラー回路とその周辺回路とで確認手段４が構成される。判定信号によりＲ１´＜  Ｒｒｅｆ１と判定された場合はＲｒｅｆ１を消去（図３のＡの状態）する。具体的には、Ｎ型ＭＯＳＦＥＴであるＮ２をオフ状態に、Ｎ９、Ｎ１３をオン状態にした後、Ｓｐノードをグランドレベルに維持し、電圧発生回路９から高電圧を出力し、Ｒｅｒｆ１に電圧を印加することにより消去する。
【００３５】
Ｒ１´＞Ｒｒｅｆ１の場合には、Ｎ型ＭＯＳＦＥＴ  であるＮ１，Ｎ２，Ｎ４，Ｎ９，Ｎ１２，Ｎ１３をオンにして、抵抗Ｒ１を有するマスタリファレンスセルとセクタリファレンスセルＲｒｅｆ１を比較する。判定信号によりＲ１＞Ｒｒｅｆ１と判定された場合には書き込みを行ない抵抗値を上げる。具体的には、Ｎ２をオフ、Ｎ９、Ｎ１３をオン状態にして、電圧発生回路８は高電圧出力、電圧発生回路９はグランドレベルにすることによりＲＲＡＭ素子に電圧を印加して書き込む。
【００３６】
この書き込みとベリファイの一連の動作をＲ１＜  Ｒｒｅｆ１＜Ｒ１´になるまで繰り返し行う。即ち、前記カレントミラー回路と電圧発生回路８，９とその周辺回路とで補正手段５が構成される。同様に、セクタリファレンスセルの抵抗値をＲ２＜Ｒｒｅｆ２＜Ｒ２´に設定するためにＮ１，Ｎ２，Ｎ５，Ｎ６，Ｎ１０，Ｎ１２，Ｎ１３を制御することにより実現することが可能となる。
【００３７】
ここまで、カウンタ回路３を採用することにより、定期的にセクタリファレンスセルの状態を確認して補正することを述べてきたが、以下に別実施の形態を図６に基づいて説明する。ここで、図４との違いは、カウンタ回路３の代わりにタイミング発生回路３´を採用したことである。カウンタ回路３は、メモリセルに対する書き込みベリファイ、消去ベリファイ、読み出しをカウントすることにより定期的にセクタリファレンスセル２を消去・書き込みしたが、アクセス回数によらず、時間的に消去・書き込みを行う機能を備えたものがこの実施形態となる。例えば、１時間毎に、セクタリファレンスセルを消去・再プログラムしてリフレッシュすることによりセクタリファレンスセルの精度を保持することが可能となる。さらには、カウンタ回路３とタイミング発生回路３´との双方を採用して、何れか早期に確認要求信号が出力されたときに確認処理、補正処理を行なうように構成することも可能である。
【００３８】
上述したメモリセル１に対するデータの読み出し動作について説明すると、図７に示すように、アクセス回路７により選択された任意のメモリセルに対して電圧発生回路１０の出力を高インピーダンス状態に設定するとともに電圧発生回路１１をグランドレベルに設定する一方、選択されたリファレンスセルに対して電圧発生回路８を高インピーダンス状態に設定するとともに電圧発生回路９をグランドレベルに設定し、カレントミラー回路に流れる電流を比較することによりメモリセルのデータが読み出される。
【００３９】
上述したように、マスタリファレンス６とセクタリファレンス２との抵抗値比較、及びメモリセル１とセクタリファレンス２との抵抗値比較を、カレントミラー回路による電流検出で構成することもできるが、差動増幅回路を用いた電圧検出で構成することも可能である。図８は、後者の一例で独立したコンパレータＳＡで構成したものであるが、メモリセル１の読み出しやプログラムベリファイ時に用いるセンスアンプと共用することも可能である。この場合、図９に示すように、例えば、選択メモリセルの読み出しやプログラムベリファイ時には、スイッチｓｗ１がオン、スイッチｓｗ２がオフとなり選択メモリセルとセクタリファレンスセルがセンスアンプに接続され、データが出力される。一方、セクタリファレンスセルを再プログラムするときには、スイッチｓｗ１がオフ、スイッチｓｗ２がオンとなりセクタリファレンスセルとマスターリファレンスセルがセンスアンプに接続され、セクタリファレンスセルが規定の抵抗値になるまで繰り返しプログラムされる構成が可能となる。
【００４０】
上述の実施形態では、確認手段によりリファレンス値が前記範囲外にあると確認された場合に、そのリファレンス値を範囲内に収まるように補正する補正手段を備えたものを説明したが、試験的にストレスの程度を計測する用途や、リファレンスセルに異常が確認された時点で寿命が尽きたとの製品仕様を有する半導体記憶装置などにおいては確認手段を備えてその結果を把握できればよく、補正手段は必ずしも必要ではない。
【００４１】
上述の実施形態ではメモリセル、リファレンスセル、マスターリファレンスセルにＲＲＡＭ素子を用いた例を説明したが、マスターリファレンスセルとしてはＲＲＡＭ素子の代わりに固定抵抗を採用することによりマスターリファレンスセルの精度を良好に確保することが可能となる。
【００４２】
上述の実施形態では、書き込み状態検知手段として、電圧検知型の差動増幅回路を用いて構成したものを説明したが、書き込み状態検知手段としてはこれに限定するものではなく、検知対象に応じて適宜構成することが可能である。例えば、電流検知型の差動増幅回路を用いて抵抗値を間接的に検知することも可能である。
【００４３】
上述の実施形態ではメモリセル、リファレンスセル、マスターリファレンスセルにＲＲＡＭ素子を用いた例を説明したが、ＲＲＡＭ素子の代わりに磁化の方向により抵抗値が変わるＭＲＡＭや熱による結晶状態の変化により抵抗値が変わるＯＵＭなどを用いることも可能である。
【００４４】
【発明の効果】
以上説明したように、本発明によれば、読み出し動作・書き込み動作・消去動作を繰り返し行なうことによりリファレンスセルの劣化が生じても、効率よくリファレンスセルの状態を確認し、またその補正を行ない、ディスターブ等によるリファレンスセルの劣化を防止し、リファレンスセルの値を高精度に保つことが可能となる。
【図面の簡単な説明】
【図１】本発明による半導体記憶装置の一実施の形態を示す回路ブロック構成図
【図２】従来のフラッシュメモリの回路ブロック構成図
【図３】メモリセルの抵抗分布説明図
【図４】要部の回路図
【図５】フローチャート
【図６】別実施形態を示す要部の回路図
【図７】要部の回路図
【図８】要部の回路ブロック構成図
【図９】要部の回路ブロック構成図
【符号の説明】
１：        メモリセル
２：        リファレンスセル
３：        カウンタ回路
４：        確認手段
５：        補正手段
６：        マスターリファレンスセル
【図１】
2004185745.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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