(57)【要約】【課題】  クラックや研磨痕の原因となるバックグラインド処理を行なわずして、チップを飛躍的に薄くすることができ、より低いコストでなおかつより高いスループットでチップを作製することができ、チップの厚さのバラツキが抑えることができる、パッケージとその作製方法の提供を課題とする。【解決手段】  本発明では、支持体として機能する基板上に成膜した膜厚５００ｎｍ以下の薄膜の半導体膜を、連続発振のレーザ光で結晶化し、その結晶化された半導体膜を用いて、トータルの膜厚５μｍ、より望ましくは２μm以下の薄膜の半導体素子を有するチップを形成する。そして最終的に基板を剥離した状態で、該チップをインターポーザにマウントする。【選択図】  図１
2004214635.tif 000002
【特許請求の範囲】
【請求項１】
第１の基板の表側に金属膜と、金属酸化膜と、絶縁膜と、半導体膜とを順に積層するように形成し、
前記半導体膜に対する吸収係数が１×１０4ｃｍ-1以上の波長を有するパルス発振された第１のレーザ光と、連続発振された第２のレーザ光とを、互いの照射領域が重なるように前記半導体膜に照射することで、前記半導体膜を結晶化し、
前記結晶化された半導体膜を用いて半導体素子を形成し、
前記半導体素子を間に挟んで前記第１の基板と向かい合うように、第１の接着剤を用いて第２の基板を貼り合わせ、
加熱処理を施すことで前記金属酸化膜を結晶化し、
前記金属酸化膜を前記金属膜側と前記絶縁膜側とに分離させることで、前記第１の基板及び前記第３の基板を取り除き、
前記金属酸化膜の一部が付着した前記絶縁膜に第３の接着剤を用いてインターポーザを貼り合わせ、
前記第１の接着剤を除去することで前記第２の基板を取り除き、
前記インターポーザと前記半導体素子とを電気的に接続することを特徴とする半導体装置の作製方法。
【請求項２】
第１の基板の表側に金属膜と、金属酸化膜と、絶縁膜と、半導体膜とを順に積層するように形成し、
前記半導体膜に対する吸収係数が１×１０4ｃｍ-1以上の波長を有するパルス発振された第１のレーザ光と、連続発振された第２のレーザ光とを、互いの照射領域が重なるように前記半導体膜に照射することで、前記半導体膜を結晶化し、
前記結晶化された半導体膜を用いて半導体素子を形成し、
前記半導体素子を間に挟んで前記第１の基板と向かい合うように、第１の接着剤を用いて第２の基板を貼り合わせ、
加熱処理を施すことで前記金属酸化膜を結晶化し、
前記金属酸化膜を前記金属膜側と前記絶縁膜側とに分離させることで、前記第１の基板及び前記第３の基板を取り除き、
前記金属酸化膜の一部が付着した前記絶縁膜に第３の接着剤を用いてインターポーザを貼り合わせることで、前記インターポーザと前記半導体素子とを電気的に接続し、
前記第１の接着剤を除去することで前記第２の基板を取り除くことを特徴とする半導体装置の作製方法。
【請求項３】
第１の基板の表側に金属膜と、金属酸化膜と、絶縁膜と、半導体膜とを順に積層するように形成し、
前記半導体膜に対する吸収係数が１×１０4ｃｍ-1以上の波長を有するパルス発振された第１のレーザ光と、連続発振された第２のレーザ光とを、互いの照射領域が重なるように前記半導体膜に照射することで、前記半導体膜を結晶化し、
前記結晶化された半導体膜を用いて半導体素子を形成し、
前記半導体素子を間に挟んで前記第１の基板と向かい合うように、第１の接着剤を用いて第２の基板を貼り合わせ、
加熱処理を施すことで前記金属酸化膜を結晶化し、
前記金属酸化膜を前記金属膜側と前記絶縁膜側とに分離させることで、前記第１の基板及び前記第３の基板を取り除き、
前記絶縁膜に部分的に付着した前記金属酸化膜を除去し、
前記絶縁膜に第３の接着剤を用いてインターポーザを貼り合わせ、
前記第１の接着剤を除去することで前記第２の基板を取り除き、
前記インターポーザと前記半導体素子とを電気的に接続することを特徴とする半導体装置の作製方法。
【請求項４】
第１の基板の表側に金属膜と、金属酸化膜と、絶縁膜と、半導体膜とを順に積層するように形成し、
前記半導体膜に対する吸収係数が１×１０4ｃｍ-1以上の波長を有するパルス発振された第１のレーザ光と、連続発振された第２のレーザ光とを、互いの照射領域が重なるように前記半導体膜に照射することで、前記半導体膜を結晶化し、
前記結晶化された半導体膜を用いて半導体素子を形成し、
前記半導体素子を間に挟んで前記第１の基板と向かい合うように、第１の接着剤を用いて第２の基板を貼り合わせ、
前記第１の基板の裏側に第２の接着剤を用いて第３の基板を貼り合わせ、
加熱処理を施すことで前記金属酸化膜を結晶化し、
前記金属酸化膜を前記金属膜側と前記絶縁膜側とに分離させることで、前記第１の基板及び前記第３の基板を取り除き、
前記金属酸化膜の一部が付着した前記絶縁膜に第３の接着剤を用いてインターポーザを貼り合わせ、
前記第１の接着剤を除去することで前記第２の基板を取り除き、
前記インターポーザと前記半導体素子とを電気的に接続することを特徴とする半導体装置の作製方法。
【請求項５】
第１の基板の表側に金属膜と、金属酸化膜と、絶縁膜と、半導体膜とを順に積層するように形成し、
前記半導体膜に対する吸収係数が１×１０4ｃｍ-1以上の波長を有するパルス発振された第１のレーザ光と、連続発振された第２のレーザ光とを、互いの照射領域が重なるように前記半導体膜に照射することで、前記半導体膜を結晶化し、
前記結晶化された半導体膜を用いた半導体素子と、前記半導体素子に電気的に接続されたパッドとを形成し、
前記半導体素子及び前記パッドを間に挟んで前記第１の基板と向かい合うように、第１の接着剤を用いて第２の基板を貼り合わせ、
前記第１の基板の裏側に第２の接着剤を用いて第３の基板を貼り合わせ、
加熱処理を施すことで前記金属酸化膜を結晶化し、
前記金属酸化膜を前記金属膜側と前記絶縁膜側とに分離させることで、前記第１の基板及び前記第３の基板を取り除き、
前記金属酸化膜の一部が付着した前記絶縁膜に第３の接着剤を用いてインターポーザを貼り合わせ、
前記第１の接着剤を除去することで前記第２の基板を取り除き、
前記インターポーザと前記パッドとを電気的に接続することを特徴とする半導体装置の作製方法であって、
【請求項６】
第１の基板の表側に金属膜と、金属酸化膜と、絶縁膜と、半導体膜とを順に積層するように形成し、
前記半導体膜に対する吸収係数が１×１０4ｃｍ-1以上の波長を有するパルス発振された第１のレーザ光と、連続発振された第２のレーザ光とを、互いの照射領域が重なるように前記半導体膜に照射することで、前記半導体膜を結晶化し、
前記結晶化された半導体膜を用いて複数の半導体素子を形成し、
前記複数の半導体素子を間に挟んで前記第１の基板と向かい合うように、第１の接着剤を用いて第２の基板を貼り合わせ、
加熱処理を施すことで前記金属酸化膜を結晶化し、
前記金属酸化膜を前記金属膜側と前記絶縁膜側とに分離させることで、前記第１の基板及び前記第３の基板を取り除き、
ダイシングにより前記第２の基板の少なくとも一部を分割することで、前記複数の半導体素子のうち少なくとも一つの半導体素子を切り離し、
前記分割された第２の基板の一部において、前記金属酸化膜の一部が付着した前記絶縁膜に第３の接着剤を用いてインターポーザを貼り合わせ、
前記第１の接着剤を除去することで前記分割された第２の基板の一部を取り除くことを特徴とする半導体装置の作製方法。
【請求項７】
第１の基板の表側に金属膜と、金属酸化膜と、絶縁膜と、半導体膜とを順に積層するように形成し、
前記半導体膜に対する吸収係数が１×１０4ｃｍ-1以上の波長を有するパルス発振された第１のレーザ光と、連続発振された第２のレーザ光とを、互いの照射領域が重なるように前記半導体膜に照射することで、前記半導体膜を結晶化し、
前記結晶化された半導体膜を用いて複数の半導体素子を形成し、
前記複数の半導体素子を間に挟んで前記第１の基板と向かい合うように、第１の接着剤を用いて第２の基板を貼り合わせ、
加熱処理を施すことで前記金属酸化膜を結晶化し、
前記金属酸化膜を前記金属膜側と前記絶縁膜側とに分離させることで、前記第１の基板及び前記第３の基板を取り除き、
前記金属酸化膜の一部が付着した前記絶縁膜に第３の接着剤を用いてインターポーザを貼り合わせ、
ダイシングにより前記第２の基板及び前記インターポーザの少なくとも一部を分割することで、前記複数の半導体素子のうち少なくとも一つの半導体素子を切り離し、
前記第１の接着剤を除去することで前記分割された第２の基板の一部を取り除くことを特徴とする半導体装置の作製方法。
【請求項８】
第１の基板の表側に金属膜と、金属酸化膜と、絶縁膜と、半導体膜とを順に積層するように形成し、
前記半導体膜に対する吸収係数が１×１０4ｃｍ-1以上の波長を有するパルス発振された第１のレーザ光と、連続発振された第２のレーザ光とを、互いの照射領域が重なるように前記半導体膜に照射することで、前記半導体膜を結晶化し、
前記結晶化された半導体膜を用いて複数の半導体素子を形成し、
前記複数の半導体素子を間に挟んで前記第１の基板と向かい合うように、第１の接着剤を用いて第２の基板を貼り合わせ、
加熱処理を施すことで前記金属酸化膜を結晶化し、
前記金属酸化膜を前記金属膜側と前記絶縁膜側とに分離させることで、前記第１の基板及び前記第３の基板を取り除き、
前記金属酸化膜の一部が付着した前記絶縁膜に第３の接着剤を用いてインターポーザを貼り合わせ、
前記第１の接着剤を除去することで前記第２の基板を取り除き、
ダイシングにより前記インターポーザの少なくとも一部を分割することで、前記複数の半導体素子のうち少なくとも一つの半導体素子を切り離すことを特徴とする半導体装置の作製方法。
【請求項９】
第１の基板の表側に金属膜と、金属酸化膜と、絶縁膜と、半導体膜とを順に積層するように形成し、
前記半導体膜に対する吸収係数が１×１０4ｃｍ-1以上の波長を有するパルス発振された第１のレーザ光と、連続発振された第２のレーザ光とを、互いの照射領域が重なるように前記半導体膜に照射することで、前記半導体膜を結晶化し、
前記結晶化された半導体膜を用いて半導体素子を形成し、
前記半導体素子を間に挟んで前記第１の基板と向かい合うように、第１の接着剤を用いて第２の基板を貼り合わせ、
前記金属酸化膜を前記金属膜側と前記絶縁膜側とに分離させることで、前記第１の基板及び前記第３の基板を取り除き、
前記金属酸化膜の一部が付着した前記絶縁膜に第３の接着剤を用いてインターポーザを貼り合わせ、
前記第１の接着剤を除去することで前記第２の基板を取り除き、
前記インターポーザと前記半導体素子とを電気的に接続する半導体装置の作製方法であって、
前記半導体素子を形成する際に、加熱処理を施すことで前記金属酸化膜を結晶化することを特徴とする半導体装置の作製方法。
【請求項１０】
請求項１乃至請求項９のいずれか１項において、
前記金属酸化膜は、前記金属膜の表面を酸化することで形成されていることを特徴とする半導体装置の作製方法。
【請求項１１】
請求項１乃至請求項１０のいずれか１項において、
前記第１のレーザ光は第２高調波を有することを特徴とする半導体装        置の作製方法。
【請求項１２】
請求項１乃至請求項１１のいずれか１項において、
前記第２のレーザ光は基本波を有することを特徴とする半導体装置の作製方法。
【請求項１３】
請求項１乃至請求項１２のいずれか１項において、
前記結晶化において、前記半導体膜に対して前記第１のレーザ光の照射領域及び前記第２のレーザ光の照射領域を相対的に移動させており、前記半導体素子は、前記移動の向きに対して垂直の方向における前記第２のレーザ光の照射領域の幅に収まる領域に形成されていることを特徴とする半導体装置の作製方法。
【請求項１４】
請求項１３において、前記移動の向きに対して垂直の方向における前記第２のレーザ光の照射領域の幅を１０ｍｍ以上５０ｍｍ以下とすることを特徴とする半導体装置の作製方法。
【請求項１５】
請求項１乃至請求項１４のいずれか１項において、前記作製方法を用いて作製された事を特徴とする半導体装置。
【請求項１６】
請求項１５において、前記半導体装置を用いることを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路（ＩＣ）が形成されたチップがマウントされたＣＳＰ（Chip Size Package）やＭＣＰ（Multi Chip Package）等の半導体装置（パッケージ）及びその作製方法に関し、さらには該パッケージが実装された電子機器に関する。
【背景技術】
【０００２】
携帯電話や電子手帳などに代表される携帯用電子機器には、メールの送受信、音声認識、小型カメラによる映像の取り込みなど様々な機能が要求されている一方、小型化、軽量化に対するユーザーニーズも依然強い。そのため、回路規模やメモリ容量のより大きいチップを、携帯用電子機器の限られた容積の中により多く搭載する必要性に迫られている。
【０００３】
そこで、ＩＣが作りこまれたチップをプリント配線基板に実装する技術として、パッケージの一種であるＣＳＰ（Chip Size Package）が注目されている。ＣＳＰはベアチップと同程度の小型化、軽量化を図ることができる。その上ベアチップと異なり、パッケージングメーカーから供給されたチップを電子機器メーカー側で実装する際に、クリーンルームや特殊なボンダ等の設備・技術を必要とせず、標準化に適している。またＣＳＰは、チップを外部環境から守る保護機能、プリント配線基板のフットプリントを標準化することができる汎用化機能、サブミクロンスケールのチップの配線をプリント配線基板と同程度のミリメートルスケールまで拡大することができるスケール変換機能等の、ベアチップにはないパッケージの有利な機能をも併せ持っており、電子機器メーカーにとって、小型化、軽量化を実現するための不可欠な要素技術となっている。
【０００４】
そしてＣＳＰの更なる小型化、軽量化を実現するために、ＣＳＰにマウントされているチップの薄型化が課題として認識されている。例えば下記非特許文献１には、チップの厚さ５０μm以下が現時点で目標値であることが記載されている。
【０００５】
【非特許文献１】SEMICON Japan 2002, Dec. 5, 2002, 主催  SEMIジャパン、Technical programs for the semiconductor equipment and materials industries, 薄型チップ（ダイ）実装の現状  〜５０μm以下への展望,富士通（株）早坂昇  「標準化事例と今後標準化するべき事項」ｐ１〜ｐ８
【発明の開示】
【発明が解決しようとする課題】
【０００６】
一般的に、ＣＳＰに代表されるパッケージにマウントされているチップの一連の作製工程には、後にチップとなる半導体素子が形成されたシリコンウェハの裏面に、バックグラインドと呼ばれる研磨処理を施す工程が設けられている。この研磨処理により、チップが薄型化され、パッケージを小型化、軽量化させることができる。
【０００７】
しかしこのバックグラインド処理は、シリコンウェハの裏面に数十ｎｍ程度の深さの研磨痕を残すため、チップの機械的強度を低下させる一因となっている。時には研磨痕に加えて亀裂（クラック）が形成される場合もある。クラックは、その深さが数μｍ、時には２０μmにも及ぶことがある。この研磨痕やクラックは、共に後の工程におけるチップ破損の原因となっており、チップの薄膜化が進むにつれてこの問題は深刻になりつつある。
【０００８】
この問題に対処すべく、バックグラインド処理を行なった後に、ストレスリリーフと呼ばれる工程を追加する場合がある。ストレスリリーフとはシリコンウェハの裏面を平坦化する処理であり、具体的にはプラズマエッチング、ウェットエッチング、ドライポリッシング等が行なわれる。しかし上記ストレスリリーフは、数十ｎｍ程度の深さの研磨痕を消すのには有効であるが、数μｍ〜２０μmにも及ぶクラックに対する効果は今一つであり、また該クラックが消滅するほどストレスリリーフを行なうと処理時間が長くなり、チップの作製工程におけるスループットが低くなって好ましくない。
【０００９】
また裏面にバックグラインド処理を施す際に、シリコンウェハの素子が形成されている表面にテープや基板を貼り付けて、素子を保護する必要がある。そのためバックグラインド処理におけるシリコンウェハの厚さの制御は、実際にはシリコンウェハと、保護のために貼り付けられたテープや基板とを合わせたトータルの厚さで制御されることになる。よって、保護用のテープや基板に撓みがあったり、その厚さが均一でなかったりすると、研磨後のシリコンウェハの厚さに数μｍ〜数十μｍ程度のむらが生じる。シリコンウェハの厚さは作製されるチップの特性に影響を与えるため、厚さにむらが生じると、チップの特性がばらつくという問題が出てくる。
【００１０】
さらに、シリコンウェハはガラス基板などに比べて単価が高く、また市場に比較的多く流通しているシリコンウェハのサイズはせいぜい直径１２インチ程度である。１２インチよりも大きいサイズのシリコンウェハも市場に出回ってはいるが、サイズが大きくなるほど単位面積あたりの価格はさらに上昇するため、安価なチップを提供するのに適していない。しかし１つのシリコンウェハから作製されるチップの数には限りがあるので、直径１２インチ程度のシリコンウェハではスループットを高めるのが難しく、大量生産に向いていない。
【００１１】
本発明は上述した問題に鑑み、（イ）クラックや研磨痕の原因となるバックグラインド処理を行なわずして、チップを飛躍的に薄くすることができ、（ロ）より低いコストでなおかつより高いスループットでチップを作製することができ、（ハ）チップの厚さのバラツキが抑えることができる、パッケージとその作製方法の提供を課題とする。また該パッケージが実装された電子機器の提供を課題とする。
【課題を解決するための手段】
【００１２】
本発明では、支持体として機能する基板上に成膜した膜厚５００ｎｍ以下の薄膜の半導体膜を、連続発振のレーザ光で結晶化し、その結晶化された半導体膜を用いて、トータルの膜厚５μｍ、より望ましくは２μm以下の薄膜の半導体素子を有するチップを形成する。そして最終的に基板を剥離した状態で、該チップをインターポーザにマウントする。
【００１３】
具体的には、第１の基板上に金属膜を成膜し、該金属の表面を酸化することで数ｎｍの薄い金属酸化膜を成膜する。次に該金属酸化膜上に絶縁膜、半導体膜を順に積層するように成膜する。そして半導体膜を連続発振のレーザ光で結晶化し、その結晶化された半導体膜を用いて半導体素子を作製する。次に半導体素子を形成したら、該素子を覆うように第２の基板を貼り合わせ、半導体素子が第１の基板と第２の基板の間に挟まった状態にする。
【００１４】
そして第１の基板の半導体素子が形成されている側とは反対の側に、第１の基板の剛性を補強するために第３の基板を貼り合わせる。第２の基板よりも第１の基板の剛性が高いほうが、第１の基板を引き剥がす際に、半導体素子に損傷が与えられにくくスムーズに剥がすことができる。ただし第３の基板は、後に第１の基板を半導体素子から引き剥がす際に、第１の基板の剛性が十分であれば、必ずしも貼り合わせる必要はない。
【００１５】
次に、加熱処理等を施すことで金属酸化膜を結晶化し、脆性を高め、基板を半導体素子から剥離しやすくする。そして第１の基板を第３の基板と共に、半導体素子から引き剥がす。なお、金属酸化膜を結晶化するための加熱処理は、第３の基板を貼り合わせる前であってもよいし、第２の基板を貼り合わせる前であってもよい。或いは、半導体素子を形成する工程において行なわれる加熱処理が、この金属酸化膜の結晶化の工程を兼ねていても良い。
【００１６】
この引き剥がしによって、金属膜と金属酸化膜の間で分離する部分と、絶縁膜と金属酸化膜の間で分離する部分と、金属酸化膜自体が双方に分離する部分とが生じる。いずれにしろ、半導体素子は第２の基板側に貼り付くように、第１の基板から引き剥がされる。
【００１７】
そして第１の基板を剥離した後、半導体素子をインターポーザにマウントし、第２の基板を剥離する。なお、第２の基板は必ずしも剥離する必要はなく、例えばチップの厚さよりも機械的強度に重点を置くのならば、第２の基板をチップに貼り付けたまま完成としても良い。
【００１８】
またインターポーザとチップとの電気的な接続（ボンディング）は、フリップチップ法を用いても、またワイヤボンディング法を用いても良い。フリップチップ法を用いる場合、ボンディングはインターポーザへのマウントと同時に行なわれる。ワイヤボンディング法を用いる場合、ボンディングの工程は、チップをマウントし、第２の基板を剥離した後に行なう。
【００１９】
なお１つの基板上に複数のチップを形成する場合、途中でダイシングを行ない、チップ同士を互いに切り離すようにする。ダイシングを施す工程は、半導体素子を形成した後のいずれかの工程間に挿入して行なう。望ましくは、（イ）第１の基板を剥離した後マウントする前、（ロ）マウントした後第２の基板を剥離する前、（ハ）第２の基板を剥離した後のいずれかのタイミングで行なうのが良い。
【００２０】
また本発明は、同一のインターポーザ上に複数のチップをマウントしてＭＣＰを形成しても良い。この場合も、チップ間の電気的なワイヤボンディング法を用いても良いし、フリップチップ法を用いても良い。
【００２１】
またインターポーザは、プリント配線基板との電気的接続をリードフレームで行なうタイプであっても良いし、バンプを用いて行なうタイプであっても良いし、その他公知の形態を有していても良い。
【００２２】
さらに本発明では、２つのレーザ光を用い、該２つのレーザ光を一方向に走査することによって結晶化された領域内に、１つのチップを形成する。２つのレーザ光をそれぞれ第１のレーザ光、第２のレーザ光とする。具体的に第１のレーザ光は、可視光線と同程度かそれより短い波長（７８０ｎｍ以下程度）を有する。
【００２３】
パルス発振のレーザ光のみを用いて結晶化された半導体膜は、複数の結晶粒が集合して形成されており、その結晶粒の位置と大きさはランダムなものである。結晶粒内と比較して、結晶粒の界面（結晶粒界）は非晶質構造や結晶欠陥などに起因する再結合中心や捕獲中心が無数に存在している。この捕獲中心にキャリアがトラップされると、結晶粒界のポテンシャルが上昇し、キャリアに対して障壁となるため、キャリアの電流輸送特性が低下するという問題がある。一方、連続発振のレーザ光の場合、レーザ光の照射領域（ビームスポット）を一方向に走査させながら半導体膜に照射することで、走査方向に向かって結晶を連続的に成長させ、該走査方向に沿って長く延びた単結晶からなる結晶粒の集まりを形成することができる。しかし連続発振のレーザ光は、パルス発振のレーザに比べて単位時間あたりのレーザ光の出力エネルギーが低く、ビームスポットの面積を広げてスループットを高めることが難しい。さらに、半導体装置に通常用いられる数十〜数百ｎｍ厚の珪素膜をＹＡＧレーザやＹＶＯ4レーザで結晶化させる場合、基本波よりも波長が短い第２高調波の方が吸収係数は高く、効率良く結晶化を行なうことができる。ところが、高調波に変換する非線形光学素子のレーザ光に対する耐性が著しく低いため、例えば連続発振のＹＡＧレーザは、基本波を１０ｋＷ出力できるのに対し、第２高調波の出力エネルギーは１０Ｗ程度しか得られない。例えばＮｄ：ＹＡＧレーザの場合、基本波（波長：１０６４ｎｍ）から第２高調波（波長：５３２ｎｍ）への変換効率は５０％前後である。そのため、半導体膜の結晶化に必要なエネルギー密度を得るためにはビームスポットの面積を１０-3ｍｍ2程度と小さくしなければならず、スループットの面でパルス発振の場合と比べ劣っている。
【００２４】
本発明では、高調波のパルス発振の第１のレーザ光により溶融した領域に、連続発振の第２のレーザ光を照射する。よって、第１のレーザ光によって半導体膜を溶融することで、第２のレーザ光の半導体膜への吸収係数が飛躍的に高まり、第２のレーザ光が半導体膜に吸収されやすくなる。図８（Ａ）に、レーザ光の波長（ｎｍ）に対する、非晶質珪素膜（アモルファスシリコン）の吸収係数（ｃｍ-1）の値を示す。また図８（Ｂ）に、レーザ光の波長（ｎｍ）に対する、多結晶珪素膜（アモルファスシリコン）の吸収係数（ｃｍ-1）の値を示す。なお、測定は分光エリプソメーターで得られる消衰係数から求めた。図８（Ａ）、図８（Ｂ）から、吸収係数が１×１０4ｃｍ-1以上であれば、第１のレーザ光により半導体膜を十分溶融させることができると考えられる。この数値範囲の吸収係数を得るためには、非晶質珪素膜の場合、第１のレーザ光の波長を７８０ｎｍ以下とするのが望ましいと考えられる。なお、第１のレーザ光の波長と吸収係数の関係は、半導体膜の材料および結晶性等などによって異なる。よって第１のレーザ光の波長はこれに限定されず、吸収係数が１×１０4ｃｍ-1以上となるように適宜第１のレーザ光の波長を設定すれば良い。そして、第１のレーザ光により溶融した部分が、連続発振である第２のレーザ光の照射により溶融状態が維持されたまま半導体膜中で移動するので、走査方向に向かって連続的に成長した結晶粒の集まりを形成することができる。
【００２５】
溶融状態の維持できる時間はパルス発振のレーザと連続発振のレーザの出力のバランスにより決まる。溶融状態の維持できる時間内で、次のパルス発振のレーザが半導体膜に照射されれば、前記溶融状態は保持されたまま半導体膜のアニールを続けることができる。極端な場合、一旦パルスレーザで半導体膜を溶融させれば、その後は、基本波の照射のみで、溶融状態が維持できる条件もあり得る。この場合、パルスレーザは１ショットのみ照射し、その後は連続発振のレーザで溶融状態を維持させればよい。
【００２６】
なお高次の高調波ほどエネルギーが低くなるため、第１のレーザ光は、その基本波の波長が１μｍ程度である場合、第２高調波が最も望ましい。しかし本発明はこれに限定されず、第１のレーザ光は可視光線以下の波長を有していれば良い。また第２のレーザ光は、第１のレーザ光に対するエネルギーの補助という目的からして、半導体膜への吸収係数よりも出力される出力されるパワーが重要視される。よって、第２のレーザ光は基本波を用いるのが最も望ましい。しかし本発明はこれに限定されず、第２のレーザ光は基本波であっても高調波であってもよい。
【００２７】
第２のレーザ光に基本波を用いる場合、波長を変換する必要がないので、非線形光学素子の劣化を考慮してエネルギーを抑えなくともよい。例えば第２のレーザ光は、連続発振の可視光線以下のレーザと比較して出力が１００倍以上（例えば出力１０００W以上）の出力とすることも可能である。よって非線形光学素子のメンテナンスの煩雑さをなくし、半導体膜に吸収されるレーザ光のトータルのエネルギーを高めることができ、より大粒径の結晶を得ることができる。
【００２８】
またパルス発振は連続発振に比べて、発振されるレーザ光の、単位時間あたりのエネルギーが高い。また高調波と基本波では、高調波の方がエネルギーは低く、基本波の方がエネルギーは高い。本発明では、高調波または可視光線以下の波長を有するレーザ光はパルス発振とし、基本波のレーザ光は連続発振とすることで、高調波と基本波を共に連続発振とする構成や、高調波を連続発振とし基本波をパルス発振とする構成に比べて、高調波のビームスポットと基本波のビームスポットが互いに重なり合う領域の広さを確保することができるので、チップの作製における設計上の制約を飛躍的に抑えることができる。
【００２９】
なお第１のレーザ光は、パルス発振のArレーザ、Krレーザ、エキシマレーザ、ＣＯ2レーザ、YAGレーザ、Y2O3レーザ、YVO4レーザ、YLFレーザ、YAlO3レーザ、ガラスレーザ、ルビーレーザ、アレキサンドライドレーザ、Ti：サファイヤレーザ、銅蒸気レーザまたは金蒸気レーザを用いることで得られる。
【００３０】
また第２のレーザ光は、連続発振のArレーザ、Krレーザ、ＣＯ2レーザ、YAGレーザ、Y2O3レーザ、YVO4レーザ、YLFレーザ、YAlO3レーザ、アレキサンドライドレーザ、Ti：サファイヤレーザまたはヘリウムカドミウムレーザを用いることで得られる。
【００３１】
例えば、連続発振のＹＡＧレーザとパルス発振のエキシマレーザを例に挙げて、２つのレーザによって形成される２つのビームスポットの重なりについて説明する。
【００３２】
図３（Ａ）に、基本波を有する連続発振のＹＡＧレーザのビームスポット１０と、第２高調波を有する連続発振のＹＡＧレーザのビームスポット１１を重ねている様子を示す。基本波のＹＡＧレーザは１０ｋＷ程度の出力エネルギーを得ることができ、また、第２高調波のＹＡＧレーザは、１０Ｗ程度の出力エネルギーを得ることができる。
【００３３】
そして、レーザ光のエネルギーが１００％半導体膜に吸収されるものと仮定すると、各レーザ光のエネルギー密度を０．０１〜１００ＭＷ／ｃｍ2とすることで、半導体膜の結晶性の向上を図ることができる。よってここでは、エネルギー密度を１ＭＷ／ｃｍ2とする。
【００３４】
そして基本波を有する連続発振のＹＡＧレーザのビームスポット１０の形状を矩形と仮定し、その短軸方向の長さをＬX1、長軸方向の長さをＬY1とすると、上記エネルギー密度を満たすためには、ＬX1は２０μm〜１００μmとし、例えばＬX1＝２０μmの場合だとＬY1＝５０ｍｍ程度、ＬX1＝３０μmの場合だとＬY1＝３０ｍｍ程度、ＬX1＝１００μmの場合だとＬY1＝１０ｍｍ程度、とするのが適当である。つまりこの場合、ＬY1は１０ｍｍ以上５０ｍｍ以下がより良い結晶性を得るのに適当な値である。
【００３５】
また高調波を有する連続発振のＹＡＧレーザのビームスポット１１の形状を矩形と仮定し、その短軸方向の長さをＬX2、長軸方向の長さをＬY2とすると、上記エネルギー密度を満たすためには、ＬX2は２０μm〜１００μmとし、例えばＬX2＝１０μmの場合だとＬY2＝１００μｍ程度とするのが適当である。
【００３６】
基本波を有する連続発振のＹＡＧレーザのビームスポット１０と、第２高調波を有する連続発振のＹＡＧレーザのビームスポット１１とが重なる領域の面積は、ビームスポット１１が完全にビームスポット１０に重なっていると仮定すると、ビームスポット１１の面積に相当する。
【００３７】
次に、図３（Ｂ）に、基本波を有する連続発振のＹＡＧレーザのビームスポット１０と、パルス発振のエキシマレーザのビームスポット１２を重ねている様子を示す。パルス発振のエキシマレーザは、１パルスあたり１Ｊ程度の出力エネルギーを得ることができる。また、パルス幅を３０ｎｓ程度とすると、単位時間あたりの出力は３０ＭＷとなる。よって、パルス発振のエキシマレーザのビームスポット１２の形状を矩形と仮定し、その短軸方向の長さをＬX3、長軸方向の長さをＬY3とすると、上記エネルギー密度を満たすためには、ＬX3は２０μm〜５００μmとし、例えばＬX3＝４００μmの場合だとＬY3＝３００ｍｍ程度とするのが適当である。
【００３８】
基本波を有する連続発振のＹＡＧレーザのビームスポット１０と、パルス発振のエキシマレーザのビームスポット１２とが重なる領域の面積は、ビームスポット１０が完全にビームスポット１２に重なっていると仮定すると、ビームスポット１０の面積に相当する。
【００３９】
よって、図３（Ａ）のように第１のレーザ光と第２のレーザ光を共に連続発振とするよりも、本発明のように第１のレーザ光を連続発振、第２のレーザ光をパルス発振としたほうが、２つのレーザ光の重なる領域を大幅に広げることが可能であり、チップ作製における設計上の制約を飛躍的に抑え、スループットをより高めることができる。
【００４０】
なおレーザ光は２つに限定されず、２つ以上であれば良い。高調波を有する第１のレーザ光を複数用いたり、第２のレーザ光を複数用いたりしても良い。
【００４１】
なおビームスポットを線状とすることで、走査方向に結晶化された結晶粒が集まっている領域の、前記ビームスポットの長軸方向における幅を、できるだけ広くとることができる。つまり、長軸の両端に形成される結晶性の劣った領域の、全ビームスポットに占める面積の割合を低減させることができると言える。しかし本発明においてビームスポットの形状は線状に限定されず、矩形状や面状であっても被照射体に対して十分なアニールを行なえるのであれば問題はない。
【００４２】
またビームスポットを一方向に長い楕円状または矩形状に加工し、該ビームスポットの短軸方向に走査させて半導体膜を結晶化させるとスループットを高めることができる。加工後のレーザビームの形状が楕円状になるのは、元のレーザ光の形状が円形もしくはそれに近い形状であるからである。レーザ光の元の形状が長方形状であれば、それをシリンドリカルレンズなどで１方向に拡大することでさらに長軸がさらに長くなるように加工してから用いても良い。また複数のレーザビームをそれぞれ一方向に長い楕円状または矩形状に加工し、それらをつなげて一方向にさらに長いビームを作って、スループットをより高めるようにしても良い。
【００４３】
なお、ここでいう「線状」は、厳密な意味で「線」を意味しているのではなく、アスペクト比の大きい長方形（もしくは長楕円形）を意味する。例えば、アスペクト比が２以上（好ましくは１０〜１００００）のものを線状と呼ぶが、線状が矩形状に含まれることに変わりはない。
【００４４】
図１（Ａ）に、第１及び第２のレーザ光で半導体膜を結晶化している様子を示す。１０１は第１の基板であり、第１の基板１０１上に半導体膜１０２が成膜されている。１０３は第１のレーザ光によって半導体膜１０２上に形成されるビームスポット（第１のビームスポット）、１０４は第２のレーザ光によって半導体膜１０２上に形成されるビームスポット（第２のビームスポット）に相当する。
【００４５】
破線の矢印はビームスポット１０３、１０４の、半導体膜１０２に対する相対的な移動方向を示している。ビームスポット１０３、１０４は、半導体膜１０２上において一方向に走査した後、該走査方向に対して垂直の方向にスライドする。そして次に、該一方向とは逆の一方向に向かって、再び半導体膜１０２上において走査する。このような走査を順に繰り返すことで、半導体膜１０２全面にビームスポット１０３、１０４を照射することができる。なお、ビームスポット１０３、１０４をスライドさせる距離は、ビームスポット１０３の走査方向に対して垂直の方向における幅と、ほぼ同じ程度とするのが望ましい。
【００４６】
また１０５〜１０７は、後にチップとして用いる領域に相当し、各領域１０５〜１０７はそれぞれ、第１及び第２のビームスポット１０３、１０４を一方向に走査することによって結晶化された領域内に収まるように、言い換えると、チップが第２のビームスポット１０４の長軸の両端に形成される結晶性の劣った領域（エッジ）を横切ることがないようにレイアウトされている。このようにレイアウトすることで、少なくとも結晶粒界のほとんど存在しない半導体膜を、チップ内の半導体素子に用いることができる。
【００４７】
図１（Ｂ）に、各領域１０５〜１０７にそれぞれ形成されたチップ１０５ａ〜１０７ａを、インターポーザ１０８にマウントすることで形成されるパッケージの斜視図を示す。インターポーザ１０８へのマウントは、チップ１０５ａとチップ１０６ａのように積層するように行っても良いし、チップ１０７ａのように単層でマウントするようにしても良い。またインターポーザ１０８に備えられている端子は、ソルダーボールが設けられたボールグリッドアレイ型であっても、端子が周辺に配置されているリードフレーム型であっても、その他公知の形態を有するタイプであっても良い。
【００４８】
そして本発明では、レーザ光で半導体膜を結晶化させることにより、ガラス基板に与えられる熱的ダメージ抑えつつ結晶化を行なうことができるので、安価なガラス基板上に多結晶半導体膜を用いてチップを形成することができる。
【００４９】
そして本発明は、シリコンウェハに比べて安価で大型のガラス基板を用いることができるので、より低いコストで、なおかつ高いスループットでチップを大量生産することができ、チップ一枚当たりの生産コストを飛躍的に抑えることができる。また、基板を繰り返し使用することも可能なので、チップ１枚あたりにかかるコストを削減することができる。
【００５０】
また、トータルの膜厚を５μｍ、より望ましくは２μm以下となるようにチップを形成することが可能であり、クラックや研磨痕の原因となるバックグラインド処理を行なわずして、チップを飛躍的に薄くすることができる。そしてチップの厚さのバラツキも、チップを構成する各膜の成膜時におけるばらつきに依存することになるので、大きくても数百ｎｍ程度であり、バックグラインド処理による数〜数十μｍのばらつきと比べて飛躍的に小さく抑えることができる。
【００５１】
そして本発明のパッケージを電子機器に用いることで、回路規模やメモリ容量のより大きいチップを、電子機器の限られた容積の中により多く搭載することができ、電子機器の多機能を実現しつつ、小型化、軽量化させることもできる。特に携帯用電子機器の場合、その小型化、軽量化が重要視されているため、本発明のパッケージを用いることは有効である。
【００５２】
本発明のパッケージは、液晶表示装置、有機発光素子に代表される発光素子を各画素に備えた発光装置、ＤＭＤ（Digital Micromirror Device）、ＰＤＰ（Plasma Display Panel）、ＦＥＤ（Field Emission Display）等の表示装置の駆動を制御する各種回路に用いることができる。例えば、アクティブマトリクス型の液晶表示装置、発光装置の場合、各画素を選択する走査線駆動回路、選択された画素にビデオ信号を供給するタイミングを制御する信号線駆動回路、走査線駆動回路及び信号線駆動回路に供給する信号を生成するコントローラ等を、本発明のパッケージで形成することができる。また表示装置の駆動を制御する回路のみならず、マイクロプロセッサ（MPU）、メモリ、電源回路、またその他のデジタル回路やアナログ回路に本発明を適用させることが可能である。また、ＴＦＴに代表される半導体素子の特性が飛躍的に向上した暁には、一般的に高周波回路と呼ばれている各種回路を、本発明のパッケージで実現させることが可能となる。
【００５３】
また本発明の電子機器は、上記表示装置のみならず、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、パーソナルコンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはＤＶＤ（Digital Versatile Disc）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）までその範囲に含む。特に本発明は、ノート型パーソナルコンピュータ、携帯型ビデオカメラ、携帯型デジタルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）に代表される携帯用電子機器に用いる場合に有効である。
【００５４】
また本発明のパッケージは、ＣＳＰ、ＭＣＰのみならず、ＤＩＰ（Dual In-line Package）、ＱＦＰ（Quad Flat Package）、ＳＯＰ（Small Outline Package）などのあらゆる公知の形態のパッケージに適用することが可能である。
【発明の効果】
【００５５】
そして本発明は、シリコンウェハに比べて安価で大型のガラス基板を用いることができるので、より低いコストで、なおかつ高いスループットでチップを大量生産することができ、チップ一枚当たりの生産コストを飛躍的に抑えることができる。また、基板を繰り返し使用することも可能なので、チップ１枚あたりにかかるコストを削減することができる。
【００５６】
また、トータルの膜厚を５μｍ、より望ましくは２μm以下となるようにチップを形成することが可能であり、クラックや研磨痕の原因となるバックグラインド処理を行なわずして、チップを飛躍的に薄くすることができる。そしてチップの厚さのバラツキも、チップを構成する各膜の成膜時におけるばらつきに依存することになるので、大きくても数百ｎｍ程度であり、バックグラインド処理による数〜数十μｍのばらつきと比べて飛躍的に小さく抑えることができる。
【００５７】
そして本発明のパッケージを電子機器に用いることで、回路規模やメモリ容量のより大きいチップを、電子機器の限られた容積の中により多く搭載することができ、電子機器の多機能を実現しつつ、小型化、軽量化させることもできる。特に携帯用電子機器の場合、その小型化、軽量化が重要視されているため、本発明のパッケージを用いることは有効である。
【００５８】
また本発明では、半導体膜に吸収されやすい可視光線以下の波長を有する、パルス発振の第１のレーザ光を照射することで半導体膜を溶融し、基本波の吸収係数を高める。第１のレーザ光をパルス発振とすることで、連続発振のときよりもビームスポットの面積を飛躍的に広く取ることができる。そしてその溶融した状態で基本波を有する第２のレーザ光を照射することで、基本波の吸収係数が高められた半導体膜に第２のレーザ光が効率良く吸収される。よって、ビームスポットの長軸を長く取ることができるため、レーザ結晶化のスループットを高めることができ、またチップのデザインルールの緩和に有効である。
【００５９】
また第２のレーザ光を基本波とすることで、高調波への変換に用いる非線形光学素子の耐性を考慮する必要はなく、第２のレーザ光として、非常に大出力のレーザ、例えば高調波の１００倍以上のエネルギーのものを用いることができる。そして、非線形光学素子の変質によるメンテナンスの煩雑さがなくなる。特に、メンテフリーの状態を長く保てるという固体レーザの利点を、生かすことができる。
【発明を実施するための最良の形態】
【００６０】
（実施の形態１）
本実の形態では、第１及び第２のレーザ光により結晶化された薄膜の半導体膜で、パッケージを形成する方法について説明する。なお本実施の形態では半導体素子として２つのＴＦＴを例に挙げて示すが、本発明においてチップに含まれる半導体素子はこれに限定されずあらゆる回路素子が含まれる。例えば、ＴＦＴの他に、記憶素子、ダイオード、光電変換素子、抵抗素子、コイル、容量素子、インダクタなどが代表的に挙げられる。
【００６１】
まず図５（Ａ）に示すように、スパッタ法を用いて第１の基板５００上に金属膜５０１を成膜する。ここでは金属膜５０１にタングステンを用い、膜厚を１０ｎｍ〜２００ｎｍ、好ましくは５０ｎｍ〜７５ｎｍとする。なお本実施の形態では第１の基板５００上に直接金属膜５０１を成膜するが、例えば酸化珪素、窒化珪素、窒化酸化珪素等の絶縁膜で第１の基板５００を覆ってから、金属膜５０１を成膜するようにしても良い。
【００６２】
そして金属膜５０１の成膜後、大気に曝すことなく酸化物膜５０２を積層するように成膜する。ここでは酸化物膜５０２として酸化珪素膜を膜厚１５０ｎｍ〜３００ｎｍとなるように成膜する。なお、スパッタ法を用いる場合、第１の基板５００の端面にも成膜が施される。そのため、後の工程における剥離の際に、酸化物膜５０２が第１の基板５００側に残ってしまうのを防ぐために、端面に成膜された金属膜５０１と酸化物膜５０２とをＯ2アッシングなどで選択的に除去することが好ましい。
【００６３】
また酸化物膜５０２の成膜の際に、スパッタの前段階としてターゲットと基板との間をシャッターで遮断してプラズマを発生させる、プレスパッタを行なう。プレスパッタはＡｒを１０ｓｃｃｍ、Ｏ2をそれぞれ３０ｓｃｃｍの流量とし、第１の基板５００の温度を２７０℃、成膜パワーを３ｋＷの平行状態に保って行なう。プレスパッタにより、金属膜５０１と酸化物膜５０２の間に極薄い数ｎｍ（ここでは３ｎｍ）程度の金属酸化膜５０３が形成される。金属酸化膜５０３は、金属膜５０１の表面が酸化することで形成される。よって本実施の形態では、金属酸化膜５０３は酸化タングステンで形成される。
【００６４】
なお本実施の形態では、プレスパッタにより金属酸化膜５０３を形成しているが、本発明はこれに限定されない。例えば酸素、または酸素にＡｒ等の不活性ガスを添加し、プラズマにより意図的に金属膜５０１の表面を酸化し、金属酸化膜５０３を形成するようにしても良い。
【００６５】
次に酸化物膜５０２を成膜した後、ＰＣＶＤ法を用いて下地膜５０４を成膜する。ここでは下地膜５０４として、酸化窒化珪素膜を膜厚１００ｎｍ程度となるように成膜する。そして下地膜５０４を成膜した後、大気に曝さずに半導体膜５０５を形成する。半導体膜５０５の膜厚は２５〜１００ｎｍ（好ましくは３０〜６０ｎｍ）とする。なお半導体膜５０５は、非晶質半導体であっても良いし、多結晶半導体であっても良い。また半導体は珪素だけではなくシリコンゲルマニウムも用いることができる。シリコンゲルマニウムを用いる場合、ゲルマニウムの濃度は０．０１〜４．５atomic％程度であることが好ましい。
【００６６】
次に図５（Ｂ）に示すように、半導体膜５０５に第１及び第２のレーザ光を照射し、結晶化を行なう。
【００６７】
本実施の形態では第１のレーザ光として、エネルギー６Ｗ、１パルスのエネルギー６ｍＪ／ｐ、ＴＥＭ00の発振モード、第２高調波（５２７ｎｍ）、発振周波数１ｋＨｚ、パルス幅６０ｎｓのＹＬＦレーザを用いる。なお、第１のレーザ光を光学系により加工することで半導体膜５０５の表面に形成される第１のビームスポットは、短軸２００μm、長軸３ｍｍの矩形状とし、エネルギー密度を１０００ｍJ／ｃｍ2とする。
【００６８】
また本実施の形態では、第２のレーザ光としてエネルギー２ｋＷ、基本波（１．０６４μm）のＹＡＧレーザを用いる。なお、第２のレーザ光を光学系により加工することで半導体膜５０５の表面に形成される第２のビームスポットは、短軸１００μm、長軸３ｍｍの矩形状とし、エネルギー密度を０．７ＭＷ／ｃｍ2とする。
【００６９】
そして、半導体膜５０５の表面において、第１のビームスポットと第２のビームスポットを重ね合わせるように照射し、上記２つのビームを図５（Ｂ）に示した白抜きの矢印の方向に向かって走査する。第１のレーザ光により溶融することで、基本波の吸収係数が高められ、第２のレーザ光のエネルギーが半導体膜に吸収されやすくなる。そして連続発振である第２のレーザ光の照射により溶融した領域が半導体膜中で移動するので、走査方向に向かって連続的に成長した結晶粒が形成される。該走査方向に沿って長く延びた単結晶の粒を形成することで、少なくともＴＦＴのチャネル方向には結晶粒界のほとんど存在しない半導体膜の形成が可能となる。
【００７０】
なお、希ガスや窒素などの不活性ガス雰囲気中でレーザ光を照射するようにしても良い。これにより、レーザ光照射による半導体表面の荒れを抑えることができ、界面準位密度のばらつきによって生じる閾値のばらつきを抑えることができる。
【００７１】
レーザ光のビームスポットは、エネルギー密度の均一な領域の全体に占める割合を高めるために、線状、矩形状または短軸に対する長軸の長さの比が５より大きい楕円形状を有しているのが望ましい。
【００７２】
上述した半導体膜５０５へのレーザ光の照射により、結晶性がより高められた半導体膜５０６が形成される。次に、図５（Ｃ）に示すように半導体膜５０６をパターニングし、島状の半導体膜５０７、５０８が形成され、該島状の半導体膜５０７、５０８を用いてＴＦＴに代表される各種の半導体素子が形成される。なお本実施の形態では、下地膜５０４と島状の半導体膜５０７、５０８とが接しているが、半導体素子によっては、下地膜５０４と島状の半導体膜５０７、５０８との間に、電極や絶縁膜等が形成されていても良い。例えば半導体素子の１つであるボトムゲート型のＴＦＴの場合、下地膜５０４と島状の半導体膜５０７、５０８との間に、ゲート電極とゲート絶縁膜が形成される。
【００７３】
本実施の形態では、島状の半導体膜５０７、５０８を用いてトップゲート型のＴＦＴ５０９、５１０を形成する（図５（Ｄ））。具体的には、島状の半導体膜５０７、５０８を覆うようにゲート絶縁膜５１１を成膜する。そして、ゲート絶縁膜５１１上に導電膜を成膜し、パターニングすることで、ゲート電極５１２、５１３を形成する。そして、ゲート電極５１２、５１３や、あるいはレジストを成膜しパターニングしたものをマスクとして用い、島状の半導体膜５０７、５０８にｎ型を付与する不純物を添加し、ソース領域、ドレイン領域、さらにはＬＤＤ領域等を形成する。なおここではＴＦＴ５０９、５１０をｎ型とするが、ｐ型のＴＦＴの場合は、ｐ型の導電性を付与する不純物を添加する。
【００７４】
上記一連の工程によってＴＦＴ５０９、５１０を形成することができる。なおＴＦＴの作製方法は、島状の半導体膜を形成した後に続く、上述した工程に限定されない。本発明の特徴の一つであるレーザ結晶化を用いることで、素子間の移動度、閾値及びオン電流のばらつきを抑えることができる。
【００７５】
次にＴＦＴ５０９、５１０を覆って第１の層間絶縁膜５１４を成膜する。そして、ゲート絶縁膜５１１及び第１の層間絶縁膜５１４にコンタクトホールを形成した後、コンタクトホールを介してＴＦＴ５０９、５１０と接続する配線５１５〜５１８を、第１の層間絶縁膜５１４に接するように形成する。そして配線５１５〜５１８を覆うように、第１の層間絶縁膜５１４上に第２の層間絶縁膜５１９を成膜する。
【００７６】
そして第２の層間絶縁膜５１９にコンタクトホールを形成し、該コンタクトホールを介して配線５１８と接続するパッド５２０が、第２の層間絶縁膜５１９上に形成される。なお本実施の形態では、パッド５２０が配線５１８を介してＴＦＴ５１０と電気的に接続されているが、半導体素子とパッド５２０との電気的な接続の形態は、これに限定されない。
【００７７】
次に、第２の層間絶縁膜５１９及びパッド５２０上に保護層５２１を形成する。保護層５２１は、後に第２の基板を貼り合わせたり剥離したりする際に、第２の層間絶縁膜５１９及びパッド５２０の表面を保護することができ、なおかつ第２の基板の剥離後に除去することが可能な材料を用いる。例えば、水またはアルコール類に可溶なエポキシ系、アクリレート系、シリコーン系の樹脂を全面に塗布し、焼成することで保護層５２１を形成することができる。
【００７８】
本実施の形態ではスピンコートで水溶性樹脂（東亜合成製：ＶＬ−ＷＳＨＬ１０）を膜厚３０μｍとなるように塗布し、仮硬化させるために２分間の露光を行ったあと、ＵＶ光を裏面から２．５分、表面から１０分、合計１２．５分の露光を行って本硬化させて、保護層５２１を形成する（図５（Ｅ））。
【００７９】
なお、複数の有機樹脂を積層する場合、有機樹脂同士では使用している溶媒によって塗布または焼成時に一部溶解したり、密着性が高くなりすぎたりする恐れがある。従って、第２の層間絶縁膜５１９と保護層５２１を共に同じ溶媒に可溶な有機樹脂を用いる場合、後の工程において保護層５２１の除去がスムーズに行なわれるように、第２の層間絶縁膜５１９を覆うように、なおかつ第２の層間絶縁膜５１９とパッド５２０との間に挟まれるように、無機絶縁膜（ＳｉＮX膜、ＳｉＮXＯY膜、ＡｌＮX膜、またはＡｌＮXＯY膜）を形成しておくことが好ましい。
【００８０】
次に、後の剥離を行ない易くするために、金属酸化膜５０３を結晶化させる。結晶化により、金属酸化膜５０３が粒界において割れやすくなり、脆性を高めることができる。本実施の形態では、４２０℃〜５５０℃、０．５〜５時間程度加熱処理を行ない、結晶化を行なった。
【００８１】
次に、金属酸化膜５０３と酸化物膜５０２の間の密着性、または金属酸化膜５０３と金属膜５０１の間の密着性を部分的に低下させ、剥離開始のきっかけとなる部分を形成する処理を行なう。具体的には、剥離しようとする領域の周縁に沿って金属酸化膜５０３にレーザ光を部分的に照射したり、或いは、剥離しようとする領域の周縁に沿って外部から局所的に圧力を加えて金属酸化膜５０３の層内または界面近傍の一部に損傷を与えたりする。本実施の形態では、ダイヤモンドペンなどの硬い針を金属酸化膜５０３の端部近傍に垂直に押しつけ、そのまま荷重をかけた状態で金属酸化膜５０３に沿って動かす。好ましくは、スクライバー装置を用い、押し込み量を０．１ｍｍ〜２ｍｍとし、圧力をかけて動かせばよい。このように、剥離を行なう前に、剥離が開始されるきっかけとなるような、密着性の低下した部分を形成することで、後の剥離工程における不良を低減させることができ、歩留まり向上につながる。
【００８２】
次いで、両面テープ５２２を用い、保護層５２１に第２の基板５２３を貼り付け、さらに両面テープ５２４を用い、第１の基板５００に第３の基板５２５を貼り付ける（図６（Ａ））。なお両面テープではなく接着剤を用いてもよい。例えば紫外線によって剥離する接着剤を用いることで、第２の基板剥離の際に半導体素子にかかる負担を軽減させることができる。第３の基板５２５は、後の剥離工程で第１の基板５００が破損することを防ぐ。第２の基板５２３および第３の基板５２５としては、第１の基板５００よりも剛性の高い基板、例えば石英基板、半導体基板を用いることが好ましい。
【００８３】
次いで、金属膜５０１と酸化物膜５０２とを物理的に引き剥がす。引き剥がしは、先の工程において、金属酸化膜５０３の金属膜５０１または酸化物膜５０２に対する密着性が部分的に低下した領域から開始する。
【００８４】
引き剥がしによって、金属膜５０１と金属酸化膜５０３の間で分離する部分と、酸化物膜５０２と金属酸化膜５０３の間で分離する部分と、金属酸化膜５０３自体が双方に分離する部分とが生じる。そして第２の基板５２３側に半導体素子（ここではＴＦＴ５０９、５１０）が、第３の基板５２５側に第１の基板５００及び金属膜５０１が、それぞれ貼り付いたまま分離する。引き剥がしは比較的小さな力（例えば、人間の手、ノズルから吹付けられるガスの風圧、超音波等）で行なうことができる。剥離後の状態を図６（Ｂ）に示す。
【００８５】
次に、接着剤５２６でインターポーザ５２７と、部分的に金属酸化膜５０３が付着している酸化物層５０２とを接着する（図６（Ｃ））。このとき、両面テープ５２２による第２の基板５２３と保護層５２１との間の密着力よりも、接着剤５２６による酸化物層５０２とインターポーザ５２７との間の密着力の方が高くなるように、接着剤５２６の材料を選択することが重要である。
【００８６】
なお、金属酸化膜５０３が酸化物膜５０２の表面に残存していると、インターポーザ５２７との密着性が悪くなる場合があるので、完全にエッチング等で除去してからインターポーザに接着させるようにし、密着性を高めるようにしても良い。
【００８７】
インターポーザ５２７として、セラミックス基板、ガラスエポキシ基板、ポリイミド基板等の公知の材料を用いることができる。なおチップにおいて発生した熱を拡散させるために、２〜３０Ｗ／ｍＫ程度の高い熱伝導率を有するのが望ましい。
【００８８】
インターポーザ５２７上には、パッケージ用の端子５３０が設けられており、端子５３０はインターポーザ５２７に設けられたソルダーボール５３１と電気的に接続されている。ソルダーボール５３１はインターポーザ５２７の端子５３０が設けられている面とは反対の面に設けられている。ここではソルダーボール５３１を１つだけ示しているが、実際には１つのインターポーザ５２７に複数設けられている。各ボール間のピッチは、一般的には０．８ｍｍ、０．６５ｍｍ、０．５ｍｍまたは０．４ｍｍで標準化されている。しかし本発明は、これらのピッチに限定されない。また各ボールのサイズは、一般的にピッチの６０％程度で標準化されている。しかし本発明は、これらのサイズに限定されない。
【００８９】
なお、端子５３０は、例えば銅にはんだ、金またはスズがメッキすることで形成されている。なお本実施の形態ではソルダーボールが設けられたボールグリッドアレイ型のインターポーザを用いているが、本発明はこれに限定されない。端子が周辺に配置されているリードフレーム型のインターポーザであっても良い。
【００９０】
接着剤５２６としては、反応硬化型接着剤、熱硬化型接着剤、紫外線硬化型接着剤等の光硬化型接着剤、嫌気型接着剤などの各種硬化型接着剤が挙げられる。さらに好ましくは、銀、ニッケル、アルミニウム、窒化アルミニウムからなる粉末、またはフィラーを含ませて接着剤５２６も高い熱伝導性を備えていることが好ましい。
【００９１】
次に図７（Ａ）に示すように、保護層５２１から両面テープ５２２と第２の基板５２３を順に、または同時に剥がす。
【００９２】
そして図７（Ｂ）に示すように保護層５２１を除去する。ここでは保護層５２１に水溶性の樹脂が使われているので、水に溶かして除去する。保護層５２１が残留していると不良の原因となる場合は、除去後の表面に洗浄処理やＯ2プラズマ処理を施し、残留している保護層５２１の一部を除去することが好ましい。
【００９３】
次に、ワイヤボンディング法を用いて、パッド５２０と端子５３０をワイヤ５３２で接続し、気密封止方式または樹脂封止方式等で封止することで、パッケージが完成する。気密封止方式を用いる場合、一般的にはセラミック、金属またはガラス等のケースを用いて封止する。また樹脂封止方式を用いる場合、具体的にはモールド樹脂等が用いられる。なお必ずしもチップを封止する必要はないが、パッケージの機械的強度を高めたり、チップにおいて発生した熱を放熱したり、隣接する回路からの電磁ノイズを遮ったりすることができる。
【００９４】
なお本実施の形態では、金属膜５０１としてタングステンを用いているが、本発明において金属膜はこの材料に限定されない。その表面に金属酸化膜５０３が形成され、該金属酸化膜５０３を結晶化することで基板を引き剥がすことができるような金属を含む材料であれば良い。例えば、Ｗ、ＴｉＮ、ＷＮ、Ｍｏ等を用いることができる。またこれらの合金を金属膜として用いる場合、その組成比によって結晶化の際の加熱処理の最適な温度が異なる。よって組成比を調整することで、半導体素子の作製工程にとって妨げとならない温度で加熱処理を行なうことができ、半導体素子のプロセスの選択肢が制限されにくい。
【００９５】
なお本実施の形態では、１つのパッケージに１つのチップが搭載されたＣＳＰの場合を例に挙げて説明したが、本発明はこれに限定されない。複数のチップが並列にまたは積層して搭載されたＭＣＰであっても良い。
【００９６】
また第１のレーザ光と第２のレーザ光は、本実施の形態で示した照射条件に限定されない。
【００９７】
例えば第１のレーザ光として、エネルギー４Ｗ、１パルスのエネルギー２ｍＪ／ｐ、ＴＥＭ00の発振モード、第２高調波（５３２ｎｍ）、発振周波数１ｋＨｚ、パルス幅３０ｎｓのＹＡＧレーザを用いることもできる。また例えば、第１のレーザ光として、エネルギー５Ｗ、１パルスのエネルギー０．２５ｍＪ／ｐ、ＴＥＭ00の発振モード、第３高調波（３５５ｎｍ）、発振周波数２０ｋＨｚ、パルス幅３０ｎｓのＹＶＯ4レーザを用いることもできる。また例えば、第１のレーザ光として、エネルギー３．５Ｗ、１パルスのエネルギー０．２３３ｍＪ／ｐ、ＴＥＭ00の発振モード、第４高調波（２６６ｎｍ）、発振周波数１５ｋＨｚ、パルス幅３０ｎｓのＹＶＯ4レーザを用いることもできる。
【００９８】
そして、第２のレーザ光として、例えばエネルギー５００Ｗ、基本波（１．０６４μm）のNd:YAGレーザを用いることができる。また例えば第２のレーザ光として、エネルギー２０００Ｗ、基本波（１．０６４μm）のNd:YAGレーザを用いることができる。
【００９９】
なお、走査方向に対して垂直な方向におけるビームスポットの幅を、チップを形成するのに十分な程度確保することができるのならば、第１のレーザ光は連続発振であっても良い。第１のレーザ光がパルス発振ではなく連続発振である場合、各チップを、第１のレーザ光のビームスポットの走査方向に対して垂直な方向における幅に収まる領域に形成する。そして、走査方向に対して垂直な方向におけるビームスポットの幅を、チップを形成するのに十分な程度確保するために、複数の第１のレーザ光によって得られる複数のビームスポットを互いに重ねて、１つのビームスポットとして用いても良い。
【０１００】
また、レーザ光による結晶化の前に、触媒元素を用いた結晶化工程を設けても良い。触媒元素としては、ニッケル（Ｎｉ）を用いているが、その以外にも、ゲルマニウム（Ｇｅ）、鉄（Ｆｅ）、パラジウム（Ｐｄ）、スズ（Ｓｎ）、鉛（Ｐｂ）、コバルト（Ｃｏ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）といった元素を用いることができる。触媒元素を用いた結晶化工程の後に、レーザ光による結晶化工程を行なうと、触媒元素による結晶化の際に形成された結晶が、基板により近い側においてレーザ光の照射により溶融されずに残存し、該結晶を結晶核として結晶化が進む。よってレーザ光の照射による結晶化は基板側から半導体膜の表面に向かって均一に進みやすく、レーザ光による結晶化工程のみの場合に比べて、より半導体膜の結晶性を高めることができ、レーザ光による結晶化後の半導体膜表面の荒れが抑えられる。よって後に形成される半導体素子、代表的にはＴＦＴの特性のばらつきがより抑えられ、オフ電流を抑えることができる。
【０１０１】
なお、触媒元素を添加してから加熱処理を行なって結晶化を促進してから、レーザ光の照射により結晶性をより高めていても良いし、加熱処理の工程を省略しても良い。具体的には、触媒元素を添加してから加熱処理の代わりにレーザ光の照射を照射し、結晶性を高めるようにしても良い。
【０１０２】
なお本発明においてチップの厚さには、半導体素子自体の厚さのみならず、金属酸化膜と半導体素子との間に設けた絶縁膜の厚さと、半導体素子を形成した後に覆う層間絶縁膜の厚さと、パッドの厚さとを含め、バンプは含めない。
（実施の形態２）
図４を用いて、本発明のパッケージの作製において用いるレーザ照射装置の構成について説明する。
【０１０３】
２０１はパルス発振のレーザ発振器であり、本実施の形態では、６ＷのNd:YLFレーザを用いる。レーザ発振器２０１は、ＴＥＭ00の発振モードで、非線形光学素子により第２高調波に変換されている。特に第２高調波に限定する必要はないがエネルギー効率の点で、第２高調波の方が、さらに高次の高調波と比較して優れている。周波数は１ｋＨｚ、パルス幅は６０ｎｓ程度である。本実施の形態では、出力が６Ｗ程度の固体レーザを使用するが、出力が３００Ｗに達するような大型レーザ、例えばXeClエキシマレーザなどを用いてもよい。
【０１０４】
非線形光学素子には、非線形光学定数の比較的大きいＫＴＰ（ＫＴｉＯＰＯ4）、ＢＢＯ（β−ＢａＢ2Ｏ4）、ＬＢＯ（ＬｉＢ3Ｏ5）、ＣＬＢＯ（ＣｓＬｉＢ6Ｏ10）、ＧｄＹＣＯＢ（ＹＣａ4Ｏ（ＢＯ3）3）、ＫＤＰ（ＫＤ2ＰＯ4）、ＫＢ５、ＬｉＮｂＯ3、Ｂａ2ＮａＮｂ5Ｏ15等の結晶が用いられており、特にＬＢＯやＢＢＯ、ＫＤＰ、ＫＴＰ、ＫＢ５、ＣＬＢＯ等を用いることで基本波から高調波への変換効率を高めることができる。
【０１０５】
レーザ光は通常水平方向に射出されることから、レーザ発振器２０１から発振された第１のレーザ光は、反射ミラー２０２にて、鉛直方向からの角度（入射角）がθ１となる方向に、その進行方向が変換される。本実施の形態では、θ１＝２１°とする。進行方向が変換された第１のレーザ光は、レンズ２０３によりそのビームスポットの形状が加工され、被処理物２０４に照射される。図４では、反射ミラー２０２とレンズ２０３とが第１のレーザ光のビームスポットの形状及び位置を制御する光学系に相当する。
【０１０６】
図４では、レンズ２０３として平凹シリンドリカルレンズ２０３ａと、平凸シリンドリカルレンズ２０３ｂを用いている。平凹シリンドリカルレンズ２０３ａは、曲率半径１０ｍｍ、厚さ２ｍｍであり、第１のレーザ光の進行方向を光軸としたときに、被処理物２０４の表面から光軸に沿って２９ｍｍの位置に配置されている。そして平凹シリンドリカルレンズ２０３ａの母線と被処理物２０４に入射する第１のレーザ光の入射面とを垂直とする。
【０１０７】
平凸シリンドリカルレンズ２０３ｂは、曲率半径１５ｍｍ、厚さ２ｍｍであり、被処理物２０４の表面から光軸に沿って２４ｍｍの位置に配置されている。そして平凸シリンドリカルレンズ２０３ｂの母線は、被処理物２０４に入射する第１のレーザ光の入射面と平行とする。
【０１０８】
これにより、被処理物２０４において３ｍｍ×０.２ｍｍのサイズの第１のビームスポット２０６が形成される。
【０１０９】
また２１０は、連続発振のレーザ発振器であり、本実施の形態では２ｋＷ、基本波のNd:YAGレーザを用いる。レーザ発振器２１０から発振された第２のレーザ光は、φ３００μｍの光ファイバー２１１により伝送される。光ファイバー２１１は、鉛直方向に対する射出口の向きが角度θ２となるように配置されている。本実施の形態ではθ２＝４５°とする。また光ファイバー２１１の射出口は、レーザ発振器２１０から射出する第２のレーザ光の光軸に沿って被処理物２０４から１０５ｍｍの位置に配置されており、該光軸は入射面に含まれるようにする。
【０１１０】
光ファイバー２１１から出射した第２のレーザ光は、レンズ２１２によりそのビームスポットの形状が加工され、被処理物２０４に照射される。図４では、光ファイバー２１１とレンズ２１２とが第２のレーザ光のビームスポットの形状及び位置を制御する光学系に相当する。図４では、レンズ２１３として平凸シリンドリカルレンズ２１２ａと、平凸シリンドリカルレンズ２１２ｂを用いている。
【０１１１】
平凸シリンドリカルレンズ２１２ａは、曲率半径１５ｍｍ、厚さ４ｍｍであり、被処理物２０４の表面から第２のレーザ光の光軸に沿って８５ｍｍの位置に配置されている。平凸シリンドリカルレンズ２１２ａの母線の方向は入射面と垂直とする。平凸シリンドリカルレンズ２１２ｂは、曲率半径１０ｍｍ、厚さ２ｍｍであり、被処理物２０４の表面から第２のレーザ光の光軸に沿って２５ｍｍの位置に配置されている。
【０１１２】
これにより、被処理物２０４において、３ｍｍ×０.１ｍｍのサイズの第２のビームスポット２０５が形成される。
【０１１３】
本実施の形態では、被処理物２０４として半導体膜が成膜された基板を、水平面と平行になるように設置する。半導体膜は例えば、ガラス基板の表面に成膜する。半導体膜が成膜された基板は、厚さ０.７ｍｍのガラス基板であり、レーザ照射の際に基板が落ちないように、吸着ステージ２０７に固定されている。吸着ステージ２０７は、Ｘ軸用の一軸ロボット２０８とＹ軸用の一軸ロボット２０９により、被処理物２０４に平行な面内においてＸＹ方向に移動が可能である。
【０１１４】
なお、レーザ光に対して透光性を持つ基板上に成膜された半導体膜をアニールする場合、均一なレーザ光の照射を実現するためには、照射面に垂直な平面であって、かつビームの形状を長方形と見立てたときの短辺を含む面または長辺を含む面のいずれか一方を入射面と定義すると、前記レーザ光の入射角φは、入射面に含まれる前記短辺または前記長辺の長さがＷ、前記照射面に設置され、かつ、前記レーザ光に対して透光性を有する基板の厚さがｄであるとき、φ≧arctan（W/2d）を満たすのが望ましい。複数のレーザ光を使用する場合、この議論は個々のレーザ光について成り立つ必要がある。なお、レーザ光の軌跡が、前記入射面上にないときは、該軌跡を該入射面に射影したものの入射角度をφとする。この入射角度φでレーザ光が入射されれば、基板の表面での反射光と、前記基板の裏面からの反射光とが干渉せず、一様なレーザ光の照射を行なうことができる。以上の議論は、基板の屈折率を１として考えた。実際は、基板の屈折率が１．５前後のものが多く、この数値を考慮に入れると上記議論で算出した角度よりも大きな計算値が得られる。しかしながら、ビームスポットのエネルギーはビームスポットの端に近づくに従い減衰があるため、この部分での干渉の影響は少なく、上記の算出値で十分に干渉減衰の効果が得られる。この議論は、第１のレーザ光に対しても、第２のレーザ光に対しても成り立ち両方とも上記不等式を満たしているほうが好ましいが、エキシマレーザのように極端にコヒーレント長の短いレーザに関しては、上記不等式を満たさなくても問題はない。上記のφに対する不等式は、基板がレーザ光に対して透光性を有する場合にのみ適用される。
【０１１５】
一般に、ガラス基板は波長が１μｍ程度の基本波や緑色の第２高調波に対して透光性を有する。本レンズが不等式を満たすためには、平凸シリンドリカルレンズ２０３ｂと平凸シリンドリカルレンズ２１２ｂの位置を入射面と垂直な方向にずらしてビームスポットの短軸を含む被処理物２０４の表面に垂直な面内において入射角度φ１、φ２を持たせ、不等式を満たすようにすればよい。この場合、第１のビームスポット２０６においては、φ１＝１０°、第２のビームスポット２０５においてはφ２＝５°程度の傾きがあれば、干渉は起こらない。
【０１１６】
なお第１のレーザ光と第２のレーザ光は、安定形共振器から得られるＴＥＭ00モード（シングルモード）であることが望ましい。ＴＥＭ00モードの場合、レーザ光はガウス形の強度分布を持ち、集光性に優れているため、ビームスポットの加工が容易となる。
【０１１７】
そして、Ｙ軸ロボット２０９を用いて第２のビームスポット２０５の短軸方向に、被処理物２０４（半導体膜が成膜された基板）を走査する。このとき各レーザ発振器２０１、２０２の出力は仕様値とする。この被処理物２０４の走査により、第１のビームスポット２０６及び第２のビームスポット２０５が、被処理物２０４の表面に対して相対的に走査されることになる。
【０１１８】
第１のビームスポット２０６が当たっている領域において半導体膜が溶融することで、連続発振の第２のレーザ光の半導体膜への吸収係数が飛躍的に高まる。よって、走査方向に延びた、第２のビームスポット２０５の長軸に相当する幅１〜２ｍｍの領域に、該走査方向に結晶成長した単結晶の結晶粒が敷き詰められた状態で形成される。
【０１１９】
なお半導体膜のうち、第１ビームスポット２０６及び第２のビームスポット２０５が重なって照射される領域は、第２高調波の第１のレーザ光によって吸収係数が高められた状態が、基本波である第１のレーザ光によって維持されていることになる。よって、たとえ第２高調波の第１のレーザ光の照射が途絶えたとしても、その後基本波である第１のレーザ光によって、半導体膜が溶融して吸収係数が高められた状態が維持される。したがって、第２高調波の第１のレーザ光の照射が途絶えた後も、その溶融して吸収係数が高められた領域を、走査によりある程度一方向に移動させることができ、これにより走査方向に向かって成長した結晶粒が形成されることとなる。そして、吸収係数が高められた領域を、走査の過程において連続して維持しつづけるために、第２高調波の第１のレーザ光を再び照射し、エネルギーを補充するのが望ましい。
【０１２０】
なお第１のビームスポット２０６及び第２のビームスポット２０５の走査速度は、数ｃｍ/ｓ〜数百ｃｍ/ｓ程度が適当であり、ここでは５０ｃｍ/ｓとする。
【０１２１】
第２のレーザ光が照射され、走査方向に成長した結晶粒が形成されている領域は、結晶性に非常に優れている。そのため、該領域をＴＦＴのチャネル形成領域に用いることで、極めて高い電気移動度や、オン電流を期待できる。しかし半導体膜のうち、そのような高い結晶性が必要とされない部分が存在する場合、該部分にはレーザ光を照射しないようにしても良い。もしくは、走査の速度を増加させるなど、高い結晶性が得られないような条件でレーザ光の照射を行なうようにしても良い。例えば、２ｍ/ｓ程度の速度で走査させると、a-Si膜を結晶化させることができるが、上述したような走査方向に連続して結晶化されているような領域は形成されにくい。そして、走査速度を部分的に高めることで、スループットを更に高めることができる。
【０１２２】
なお本発明のレーザ照射装置における、光学系は、本実施の形態で示した構成に限定されない。
【０１２３】
（実施の形態３）
第１の基板上に複数のチップを同時に作製する場合、パッケージとして完成する前に、途中でダイシングを行ない、チップどうしを切り離す必要がある。本実施の形態では、ダイシングのタイミングについて説明する。
【０１２４】
図８は、パッケージの作製工程の、フローチャートの一例に相当する。なお、ワイヤボンディング法とフリップチップ法とでは、集積回路への電気的接続を行なう端子として機能する、パッドの位置が異なる。ここでは、素子を形成した後にパッドを形成する場合のフローチャートの流れを実線の矢印で、素子を形成する前にパッドを形成する場合のフローチャートの流れを破線の矢印で示す。
【０１２５】
素子を形成した後に、パッドを形成する場合について説明する。まず、第１の基板上に金属膜を形成し、次に該金属膜の表面を酸化することで金属酸化膜を形成する。そして金属酸化膜上に絶縁膜を成膜した後、素子（半導体素子）を形成する工程に入る。本発明では素子を形成する工程において、半導体膜のレーザ結晶化が行なわれる。レーザ結晶化の詳しい説明については、既に述べたのでここでは省略する。素子が形成され、集積回路が完成したあと、パッドを形成する。その後、素子とパッドを覆うように保護層を形成し、第２の基板を保護層側に、第３の基板を第１の基板側に貼り合わせる。そして、第１及び第３の基板を素子から引き剥がすように剥離する。次に、第２の基板に貼りついている素子をインターポーザにマウントし、第２の基板及び保護層を取り除いた後ボンディングし、封止してパッケージとして完成する。
【０１２６】
この場合、パッドは素子を間に挟んでインターポーザの反対側にあるので、インターポーザとチップとの間のボンディングは、ワイヤボンディング法を用いることができる。ワイヤボンディング法を用いる場合、ボンディングの工程は、チップをマウントし、第２の基板を取り除いた後に行なう。そしてこの場合、ダイシングするタイミングは、図９（Ａ）に示すように、第１及び第３の基板を剥離した後マウントする前に行なうのが良い。
【０１２７】
素子を形成する前に、パッドを形成する場合について説明する。まず、第１の基板上に金属膜を形成し、次に該金属膜の表面を酸化することで金属酸化膜を形成する。そして金属酸化膜上に絶縁膜を成膜した後、パッドを形成し、それから素子（半導体素子）を形成する工程に入る。素子とパッドの間にもう一層絶縁膜を設けておいて、コンタクトホールを形成して素子とパッドを電気的に接続しても良いし、同一の絶縁膜上に両方共形成し、コンタクトホールを介さずに電気的に接続しても良い。素子が形成され、集積回路が完成した後、素子を覆うように保護層を形成し、第２の基板を保護層側に、第３の基板を第１の基板側に貼り合わせる。そして、第１及び第３の基板を素子から引き剥がすように剥離する。なお、パッドは素子とインターポーザ間に来ることになるので、インターポーザとチップとの間のボンディングは、フリップチップ法を用いることができる。よって、絶縁膜を部分的にエッチングしてパッドを露出させた後、パッド上にバンプを形成する。このエッチングの際に用いる、位置合わせのためのマーカーは、素子を形成する際に半導体膜を用いて形成しておくと良い。次に、第２の基板に貼りついている素子をインターポーザにマウントし、バンプでボンディングした後、第２の基板及び保護層を取り除いた後、封止してパッケージとして完成する。
【０１２８】
この場合、ダイシングするタイミングは、図９（Ａ）に示すように、第１及び第３の基板を剥離した後、マウントする前に行なうのが良い。なお図９（Ａ）の場合ダイシングは、バンプを形成する前でも、形成した後でもどちらでも良い。また図９（Ｂ）に示すように、マウントした後第２の基板を剥離する前に行なっても良いし、図９（Ｃ）に示すように、第２の基板を剥離した後に行なっても良い。
【０１２９】
なお、上述した説明は、１つのインターポーザにチップを１つだけマウントすることを前提にしているが、本発明はこれに限定されない。同一の第１の基板上に形成されたチップ同士を積層する場合、図９（Ａ）に示すようにマウントする前にダイシングを行なうのが良い。そして、各チップは、順に下段のチップから第２の基板が剥離されてから、マウントされる。
【０１３０】
また異なる第１の基板上に別個に形成されたチップを互いに積層する場合、インターポーザに最初にマウントするチップのダイシングは、図９（Ａ）に示すタイミングに限定されず、図９（Ｂ）や図９（Ｃ）に示すタイミングでも行なうことができる。ただしこの場合も、各チップは、順に下段のチップから第２の基板が剥離されてから、マウントされる。
【０１３１】
なお、パッドを形成する工程と、半導体素子を形成する工程とは必ずしも互いに明確に分けることはできない。例えば半導体素子としてトップゲート型のＴＦＴを用い、パッドを該ＴＦＴのゲート電極と同じ工程で作製する場合、パッドを作製する工程は半導体素子を作製する工程に含まれてしまう。この場合は、チップがインターポーザにマウントされる際に、パッド（或いはバンプ）がインターポーザ側に向かって露出するのか、インターポーザとは反対の側に向かって露出するのかで判断する。すなわち前者の場合、素子を形成する前にパッドを形成する場合と同じタイミングでダイシングできる。また後者の場合、素子を形成した後にパッドを形成する場合と同じタイミングでダイシングできる。
【０１３２】
（実施の形態４）
本実施の形態では、インターポーザとチップとの電気的な接続の仕方について説明する。
【０１３３】
図１０（Ａ）に、ワイヤボンディング法でチップがインターポーザに接続されている、パッケージの断面構造を表す斜視図を示す。３０１はインターポーザ、３０２はチップ、３０３はモールド樹脂層に相当する。チップ３０２はインターポーザ３０１上に、マウント用の接着剤３０４によりマウントされている。
【０１３４】
また図１０（Ａ）に示すインターポーザ３０１は、ソルダーボール３０５が設けられたボールグリッドアレイ型である。ソルダーボール３０５は、インターポーザ３０１のチップ３０２がマウントされている側とは反対の側に設けられている。そしてインターポーザ３０１に設けられた配線３０６は、インターポーザ３０５に設けられたコンタクトホールを介して、ソルダーボール３０５と電気的に接続している。
【０１３５】
なお本実施の形態では、チップ３０２とソルダーボール３０５との電気的な接続をするための配線３０６を、インターポーザ３０５のチップがマウントされている面上に設けているが、本発明で用いるインターポーザはこれに限定されない。例えば、インターポーザの内部において配線が多層化されて設けられていても良い。
【０１３６】
そして、図１０（Ａ）では、チップ３０２と配線３０６とが、ワイヤ３０７によって電気的に接続されている。図１０（Ｂ）に、図１０（Ａ）に示したパッケージの断面図を示す。チップ３０２には半導体素子３０９が設けられており、またチップ３０２のインターポーザ３０１が設けられている側とは反対側に、パッド３０８が設けられている。パッド３０８は該半導体素子３０９と電気的に接続されている。そしてパッド３０８は、インターポーザ３０１に設けられた配線３０６と、ワイヤ３０７によって接続されている。
【０１３７】
３１０はプリント配線基板の一部に相当し、３１１はプリント配線基板３１０に設けられた配線または電極に相当する。配線３０６はソルダーボール３０５を介して、プリント配線基板３１０に設けられた配線または電極３１１に接続される。なおソルダーボール３０５と、配線または電極３１１との接続は、熱圧着や、超音波による振動を加えた熱圧着等様々な方法を用いることができる。なお、アンダーフィルが圧着後のソルダーボール間の隙間を埋めるようにし、接続部分の機械的強度や、パッケージで発生した熱の拡散などの効率を高めるようにしても良い。アンダーフィルは必ずしも用いる必要はないが、インターポーザとチップの熱膨張係数のミスマッチから生ずる応力により、接続不良が起こるのを防ぐことができる。超音波を加えて圧着する場合、単に熱圧着する場合に比べて接続不良を抑えることができる。特に、接続するバンプが３００程度よりも多い場合に有効である。
【０１３８】
次に図１０（Ｃ）に、フリップチップ法を用いてチップがインターポーザに接続されている、パッケージの断面図を示す。図１０（Ｃ）に示すパッケージは、チップ３２２にソルダーボール３２７が設けられている。ソルダーボール３２７は、チップ３２２のインターポーザ３２１側に設けられており、同じくチップ３２２に設けられたパッド３２８に接続されている。そしてチップ３２２に設けられている半導体素子３２９が、パッド３２８とが接続されている。パッド３２８は、半導体素子３２９としてＴＦＴを用いる場合、該ＴＦＴのゲート電極と同じの導電膜から形成されていても良い。
【０１３９】
ソルダーボール３２７は、インターポーザ３２１に設けられた配線３２６と接続されている。そして図１０（Ｃ）では、ソルダーボール３２７間の隙間を埋めるように、アンダーフィル３２４が設けられている。またインターポーザ３２１のソルダーボール３２５は、インターポーザ３２１のチップ３２２がマウントされている側とは反対の側に設けられている。そしてインターポーザ３２１に設けられた配線３２６は、インターポーザ３２５に設けられたコンタクトホールを介して、ソルダーボール３２５と電気的に接続している。
【０１４０】
フリップチップ法の場合、接続するべきパッドの数が増加しても、ワイヤボンディング法に比べて、比較的パッド間のピッチを広く確保することができるので、端子数の多いチップの接続に向いている。
【０１４１】
次に図１０（Ｄ）に、フリップチップ法を用いてチップが積層されている、パッケージの断面図を示す。図１０（Ｄ）に示すパッケージは、インターポーザ３３３上に２つのチップ３３０、３３１が積層されている。そしてインターポーザ３３３に設けられた配線３３５と、チップ３３０との電気的な接続は、ソルダーボール３３４を用いて行なわれている。また、チップ３３０とチップ３３１との電気的な接続は、ソルダーボール３３２を用いて行なわれている。
【０１４２】
なお図１０（Ａ）〜図１０（Ｄ）において示したパッケージは、ボールグリッドアレイ型のインターポーザを用いているが、本発明はこれに限定されない。端子が周辺に配置されているリードフレーム型であっても良い。図１１に、リードフレーム型のインターポーザを用いたパッケージの断面構造を表す斜視図を示す。
【０１４３】
図１１に示すパッケージは、チップ３５１がワイヤボンディング法により、インターポーザ３５０上の端子３５２と接続されている。端子３５２は、インターポーザ３５０のチップ３５１がマウントされている面上に配置されている。そしてチップ３５１はモールド樹脂３５３によって封止されていても良いが、各端子３５２の一部が露出した状態で封止されるようにする。
【０１４４】
次に、図１２（Ａ）に、積層されたチップをワイヤボンディング法により接続した、パッケージの断面図を示す。図１２（Ａ）では、インターポーザ３６２上に２つのチップ３６０、３６１が積層されている。そしてチップ３６０は、インターポーザ３６２に設けられた配線３６３とワイヤ３６４によって電気的に接続されている。また、チップ３６１は、インターポーザ３６２に設けられた配線３６３とワイヤ３６５によって電気的に接続されている。
【０１４５】
なお図１２（Ａ）では、チップ３６０とチップ３６１がそれぞれインターポーザ３６２に設けられた配線とワイヤを介して接続されているが、チップ同士をワイヤで接続するようにしても良い。
【０１４６】
次に図１２（Ｂ）に、パッケージどうしを積層する例を示す。図１２（Ｂ）では、チップがマウントされたパッケージ３７０、３７１どうしを、ソルダーボール３７２を用いて電気的に接続し、なおかつ積層している。
【０１４７】
チップどうしを積層して１つのインターポーザにマウントする場合と、パッケージどうしを積層して用いる場合とを比較すると、前者の場合は後者の場合に比べて、パッケージ全体の大きさを抑えることができるというメリットを有している。一方後者の場合は、前者とは異なり、パッケージごとに電気的な検査を行ない、良品だけを選別してから積層することができるので、歩留りを高めることができるというメリットを有している。
【０１４８】
なお本発明のパッケージは、ワイヤボンディング法とフリップチップ法を組み合わせてチップをボンディングしていても良い。また、チップを積層するのではなく、積層したチップや単層のチップをインターポーザ上に並列に並べるようにボンディングしても良い。
【０１４９】
（実施の形態５）
本実施の形態では、具体的なチップの積層方法の一例を示す。まず実施の形態１に示した作製方法に従って、図７（Ｂ）のように１層目のチップをマウントした状態まで作製する。
【０１５０】
一方、２層目のチップを、同じく実施の形態１に示した作製方法に従って、図５（Ｄ）に示す状態まで作製する。そして、次に図１３（Ａ）に示すように、パッド６２０上にバンプ６２１を作製する。本実施の形態では、熱圧着のみならず超音波振動を加えて、チップどうしを接続する例を挙げて説明するので、バンプ６２１は単なる球状ではなく、突起がついたものを用いる。
【０１５１】
次に図１３（Ｂ）に示すように、１層目のチップのパッド６２２を覆うようにアンダーフィル６２３を塗布し、そして図１３（Ａ）に示した２層目のチップを、そのバンプ６２１が１層目のチップのパッド６２２と向かい合うようにして、圧着する。このとき、本実施の形態では、２層目のチップ側に超音波による振動を与えながら、バンプ６２１とパッド６２２を圧着させる。バンプ６２１の突起は、アンダーフィル６２３を押し分けるようにパッド６２２の到達し、そこで押しつぶされ、パッド６２２に圧着される。
【０１５２】
そしてアンダーフィルを硬化させる処理、具体的には加熱、紫外線照射等を行ない、チップ同士の密着性を高める。次に、実施の形態１に示したように、金属酸化膜６２４を結晶化させる。結晶化により、金属酸化膜６２４が粒界において割れやすくなり、脆性を高めることができる。本実施の形態では、４２０℃〜５５０℃、０．５〜５時間程度加熱処理を行ない、結晶化を行なった。
【０１５３】
次に図１４（Ａ）に示すように、両面テープ６２５を用い、第１の基板６２６に第３の基板６２７を貼り付ける。そして、図１４（Ｂ）に示すように、第１の基板６２６を２層目のチップ６２８から、金属酸化膜６２４の部分を境に引き剥がす。
【０１５４】
上記構成によって、１層目のチップ６２９と２層目のチップ６２８とを電気的に接続するように積層することができる。
【実施例】
【０１５５】
本発明の電子機器の１つである携帯電話を例に挙げ、パッケージが実際に電子機器に実装されている様子を図１５（Ａ）に示す。
【０１５６】
図１５（Ａ）に示す携帯電話のモジュールは、プリント配線基板８１２に、コントローラ８０１、ＣＰＵ８０２、メモリ８１１、電源回路８０３、音声処理回路８２９及び送受信回路８０４や、その他、抵抗、バッファ、容量素子等の素子が実装されている。また、パネル８００がＦＰＣ８０８によってプリント配線基板８１２に実装されている。パネル８００には、発光素子が各画素に設けられた画素部８０５と、前記画素部８０５が有する画素を選択する走査線駆動回路８０６と、選択された画素にビデオ信号を供給する信号線駆動回路８０７とが設けられている。
【０１５７】
プリント配線基板８１２への電源電圧及びキーボードなどから入力された各種信号は、複数の入力端子が配置されたプリント配線基板用のインターフェース（I/F）部８０９を介して供給される。また、アンテナとの間の信号の送受信を行なうためのアンテナ用ポート８１０が、プリント配線基板８１２に設けられている。
【０１５８】
なお、本実施例ではパネル８００にプリント配線基板８１２がＦＰＣを用いて実装されているが、必ずしもこの構成に限定されない。ＣＯＧ(Chip on Glass)方式を用い、コントローラ８０１、音声処理回路８２９、メモリ８１１、ＣＰＵ８０２または電源回路８０３をパネル８００に直接実装させるようにしても良い。
【０１５９】
また、プリント配線基板８１２において、引きまわしの配線間に形成される容量や配線自体が有する抵抗等によって、電源電圧や信号にノイズがのったり、信号の立ち上がりが鈍ったりすることがある。そこで、プリント配線基板８１２に容量素子、バッファ等の各種素子を設けることで、電源電圧や信号にノイズがのったり、信号の立ち上がりが鈍ったりするのを防ぐことができる。
【０１６０】
図１５（Ｂ）に、図１５（Ａ）に示したモジュールのブロック図を示す。
【０１６１】
本実施例では、メモリ８１１としてＶＲＡＭ８３２、ＤＲＡＭ８２５、フラッシュメモリ８２６などが含まれている。ＶＲＡＭ８３２にはパネルに表示する画像のデータが、ＤＲＡＭ８２５には画像データまたは音声データが、フラッシュメモリには各種プログラムが記憶されている。
【０１６２】
電源回路８０３では、パネル８００、コントローラ８０１、ＣＰＵ８０２、音声処理回路８２９、メモリ８１１、送受信回路８０４が備えられている。またパネルの仕様によっては、電源回路８０３に電流源が備えられている場合もある。
【０１６３】
ＣＰＵ８０２は、制御信号生成回路８２０、デコーダ８２１、レジスタ８２２、演算回路８２３、ＲＡＭ８２４、ＣＰＵ用のインターフェース８３５などを有している。インターフェース８３５を介してＣＰＵ８０２に入力された各種信号は、一旦レジスタ８２２に保持された後、演算回路８２３、デコーダ８２１などに入力される。演算回路８２３では、入力された信号に基づき演算を行ない、各種命令を送る場所を指定する。一方デコーダ８２１に入力された信号はデコードされ、制御信号生成回路８２０に入力される。制御信号生成回路８２０は入力された信号に基づき、各種命令を含む信号を生成し、演算回路８２３において指定された場所、具体的にはメモリ８１１、送受信回路８０４、音声処理回路８２９、コントローラ８０１などに送る。
【０１６４】
メモリ８１１、送受信回路８０４、音声処理回路８２９、コントローラ８０１は、それぞれ受けた命令に従って動作する。以下その動作について簡単に説明する。
【０１６５】
キーボード８３１から入力された信号は、インターフェース８０９を介してプリント配線基板８１２に実装されたＣＰＵ８０２に送られる。制御信号生成回路８２０は、キーボード８３１から送られてきた信号に従い、ＶＲＡＭ８３２に格納してある画像データを所定のフォーマットに変換し、コントローラ８０１に送付する。
【０１６６】
コントローラ８０１は、パネルの仕様に合わせてＣＰＵ８０２から送られてきた画像データを含む信号にデータ処理を施し、パネル８００に供給する。またコントローラ８０１は、電源電圧８０３から入力された電源電圧やＣＰＵから入力された各種信号をもとに、Ｈｓｙｎｃ信号、Ｖｓｙｎｃ信号、クロック信号ＣＬＫ、交流電圧（AC Cont）を生成し、パネル８００に供給する。
【０１６７】
送受信回路８０４では、アンテナ８３３において電波として送受信される信号が処理されており、具体的にはアイソレータ、バンドパスフィルタ、VCO（Voltage Controlled Oscillator）、LPF（Low Pass Filter）、カプラ、バランなどの高周波回路を含んでいる。送受信回路８０４において送受信される信号のうち音声情報を含む信号が、ＣＰＵ８０２からの命令に従って、音声処理回路８２９に送られる。
【０１６８】
ＣＰＵ８０２の命令に従って送られてきた音声情報を含む信号は、音声処理回路８２９において音声信号に復調され、スピーカー８２８に送られる。またマイク８２７から送られてきた音声信号は、音声処理回路８２９において変調され、ＣＰＵ８０２からの命令に従って、送受信回路８０４に送られる。
【０１６９】
コントローラ８０１、ＣＰＵ８０２、電源回路８０３、音声処理回路８２９、メモリ８１１を、本発明のパッケージとして実装することができる。本発明は、アイソレータ、バンドパスフィルタ、VCO（Voltage Controlled Oscillator）、LPF（Low Pass Filter）、カプラ、バランなどの高周波回路以外であれば、どのような回路にも応用することができる。
【図面の簡単な説明】
【０１７０】
【図１】本発明において、半導体膜の結晶化におけるビームスポットの走査経路を示す図と、チップがマウントされたパッケージの斜視図。
【図２】レーザ光の波長と吸収係数の関係を示す図。
【図３】ビームスポットの大小関係を示す図。
【図４】結晶化において用いるレーザ照射装置の構造を示す図。
【図５】パッケージの作製方法を示す図。
【図６】パッケージの作製方法を示す図。
【図７】パッケージの作製方法を示す図。
【図８】パッケージの作製工程のフローチャート。
【図９】パッケージの作製工程におけるダイシングのタイミングを示す図。
【図１０】パッケージの断面構造を示す斜視図と、断面図。
【図１１】パッケージの断面構造を示す斜視図。
【図１２】パッケージの断面構造を示す断面図。
【図１３】積層型のパッケージの作製方法を示す図。
【図１４】積層型のパッケージの作製方法を示す図。
【図１５】本発明の電子機器の一つである携帯電話のモジュールの上面図とブロック図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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