(57)【要約】【課題】高周波数まで高精度にヘッドオープン異常を検出し、大量データを高速に書込む磁気ディスクメモリ装置と書き込み方法を提供する。【解決手段】書き込みデータに従ってライトヘッドの両端の第１と第２端子に向けて電圧を供給する第１又は第２トランジスタをオン状態とし、第１と第２端子に向けて電流を形成する第３又は第４トランジスタをオン状態としてライトヘッドに対して双方向の書き込み電流を流す書き込み動作を行い、かかる書き込み動作以外において、上記第１〜第４トランジスタのそれぞれが所定の電流を流し、かつ磁気ディスクの記録面への実質的な書き込みが行われない微小電流が上記ライトヘッドに流れるような制御電圧を上記第１〜第４トランジスタのベースに供給し、上記第１と第２端子間電圧を検出してライト系回路の異常判定出力を得る。異常検出出力があったときに上記書き込み動作を制限して書き込みベリファイを省略する。【選択図】      図１
2004241043.tif 000002
【特許請求の範囲】
【請求項１】
ライトヘッドの一端が接続された第１端子に向けた電圧を供給する第１トランジスタと、
ライトヘッドの他端が接続された第２端子に向けた電圧を形成する第２トランジスタと、
上記第１端子に向けた電流を形成する第３トランジスタと、
上記第２端子に向けた電流を形成する第４トランジスタと、
書き込みデータに従って上記第１又は第２トランジスタのいずれか一方をオン状態とし、上記第３と第４トランジスタのいずれか一方をオン状態として上記ライトヘッドに対して双方向の書き込み電流を流すようにする書き込み動作を行う書き込み制御回路と、
上記第１端子と第２端子の電圧を検出する異常検出回路とを備え、
上記書き込み動作以外の所定の動作期間において、上記第１と第２及び第３と第４トランジスタのそれぞれが所定の電流を流し、かつ、磁気ディスクの記録面への実質的な書き込みが行われない微小電流が上記ライトヘッドに流れるような制御電圧を上記第１ないし第４トランジスタのベースに供給し、上記異常検出回路によりライト系回路の異常判定出力を得ることを特徴とする磁気ディスクメモリ装置。
【請求項２】
請求項１において、
上記異常検出回路は、上記第２端子に対する第１端子の差電圧を検出し、レベルシフトして基準電位と比較する第１回路と、上記第１端子に対する第２端子の差電圧を検出し、レベルシフトして上記基準電圧と比較する第２回路と、上記第１回路と第２回路の論理和出力を取り出す回路を含むものであることを特徴とする磁気ディスクメモリ装置。
【請求項３】
請求項１において、
上記第１ないし第４トランジスタに流れる総合の電流は、書き込み動作のときに流れる電流に対して、上記所定の動作期間のときに流れる電流が小さくなるように切り換えられるものであることを特徴とする磁気ディスクメモリ装置。
【請求項４】
請求項３において、
上記ライトヘッドは、インダクティブヘッドにより構成され、読み出し用にＭＲヘッドが用いられるものであることを特徴とする磁気ディスクメモリ装置。
【請求項５】
書き込みデータに従ってライトヘッドの両端が接続される第１と第２端子に向けた電圧を形成する第１又は第２トランジスタのいずれか一方をオン状態とし、上記第１と第２端子に向けた電流を形成する第３又は第４トランジスタのいずれか一方をオン状態として上記ライトヘッドに対して双方向の書き込み電流を流して書き込み動作を行い、
上記書き込み動作以外の所定の動作期間において、上記第１と第２及び第３と第４トランジスタのそれぞれに所定の電流を流し、かつ、磁気ディスクの記録面への実質的な書き込みが行われない微小電流を上記ライトヘッドに流すようにし、上記第１端子と第２端子の異常電圧を検出し、かかる異常検出出力により上記書き込み動作を制限することを特徴とする磁気ディスクメモリ装置の書き込み方法。
【請求項６】
請求項５において、
上記書き込み動作は、上記書き込みデータの書き込み確認のための読み出し動作を行わないことを特徴とする磁気ディスクメモリ装置の書き込み方法。
【請求項７】
請求項６において、
上記所定の期間は、書き込み動作のためのヘッド位置情報の読み出し期間を含むことを特徴とする磁気ディスクメモリ装置の書き込み方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、磁気ディスクメモリ装置と書き込み方法に関し、例えば読み出しヘッドとしてＭＲ（磁気抵抗効果素子）ヘッドを使用し、書き込みヘッドとしてインダクティブヘッドを使用した複合ヘッドを備えた磁気ディスクメモリ装置におけるライト系回路の異常検出を行うものに利用して有効な技術に関するものである。
【０００２】
【従来の技術】
書き込みデータの周波数が低いときには、データ切り換え直後にヘッド端子にはフライバック電圧が発生し、その後に書き込み電流とインダクティブヘッドの抵抗成分による直流電圧が発生するので、かかる直流電圧を利用してヘッド端子のオープン異常を検出することができる。しかしながら、図１９に示すようにフライバック電圧発生期間に次の入力データが変化するような高周波数になると、上記インダクティブヘッドの抵抗成分に発生する直流電圧を利用することができなくなる。そこで、図１８に示すように出力をオープンにしたダミー回路１２を設け、図１９のようにライトドライバ１１との出力波形とをコンパレータ２１と２２からなる比較回路で比較し、差電圧をフィルタ２３で平滑して電圧比較回路１４により基準電圧Ｖｒｅｆと比較してヘッドオープン異常を検出するようにした技術が、特開平１１−０２５４３４号公報により提案されている。
【０００３】
【特許文献１】
特開平１１−０２５４３４号公報
【０００４】
【発明が解決しようとする課題】
しかしながら、上記特許文献１の技術においては、ライトドライバ１１とダミー回路１２を構成する回路の素子特性のバツラキの影響を受ける。また、これに加えて、ダミー回路１２は、出力端子には何も接続されないのに対して、ライトドライバ１１は、ヘッドオープン不良が発生しても出力端子からインダクティブヘッドのオープン箇所に至るまので間に配線や一部のインダクタンス成分が負荷として残ってしまう。このため、同じオープン状態であるにもかかわらずに、上記ダミー回路１２とは回路条件が異なり、ライトドライバ１１の出力波形とダミー回路１２の出力波形の差電圧が様々となってしまう。したがって、上記ダミー回路１２を用いた回路では、正常動作時とオープン時との識別を困難にする。特に、動作周波数が高くなるに従い上記インダクティブヘッドのオープン箇所に至るまので間の配線や一部のインダクタンス成分の影響を大きく受けるために差電圧の識別が難しくなる。
【０００５】
さらには、書き込み動作中に正常／異常の検出を行うものであるために、既に入力された書き込みデータによる書き込み動作を無効として、上記書き込みデータを保持した上で改めて当該書き込みデータを代替ヘッド等に切り換えて書き込みを行うようにする必要があるので動作速度が遅くなり、書き込みデータを常に記憶しておく必要があるなど使い勝手が悪い。
【０００６】
本発明の目的は、高周波数まで高い精度で安定的にヘッド端子のオープン異常を検出することができる磁気ディスクメモリ装置を提供することにある。この発明の他の目的は、大量のデータを高速に書き込むことができる磁気ディスクメモリ装置の書き込み方法を提供することにある。本発明の前記ならびにそのほかの目的と特徴は、本明細書の記述および添付図面からあきらかになるであろう。
【０００７】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば下記のとおりである。書き込み制御回路により書き込みデータに従って、ライトヘッドの両端に接続された第１と第２端子に向けて電圧を供給する第１又は第２トランジスタのいずれか一方をオン状態とし、上記第１と第２端子に向けて電流を形成する第３又は第４トランジスタのいずれか一方をオン状態として上記ライトヘッドに対して双方向の書き込み電流を流すという書き込み動作を行い、かかる書き込み動作以外の所定の動作期間において、上記第１と第２及び第３と第４トランジスタのそれぞれが所定の電流を流し、かつ、磁気ディスクの記録面への実質的な書き込みが行われない微小電流が上記ライトヘッドに流れるような制御電圧を上記第１ないし第４トランジスタのベースに供給し、異常検出回路により上記第１と第２端子間電圧を検出してライト系回路の異常判定出力を得る。
【０００８】
本願において開示される発明のうち、他の代表的なものの概要を簡単に説明すれば下記のとおりである。書き込みデータに従ってライトヘッドの両端が接続された第１と第２端子に向けて電圧を供給する第１又は第２トランジスタのいずれか一方をオン状態とし、上記第１と第２端子に向けた電流を形成する第３又は第４トランジスタのいずれか一方をオン状態として上記ライトヘッドに対して双方向の書き込み電流を流すという書き込み動作を行い、上記書き込み動作以外の所定の動作期間において、上記第１と第２及び第３と第４トランジスタのそれぞれに所定の電流を流し、かつ、磁気ディスクの記録面への実質的な書き込みが行われない微小電流を上記ライトヘッドに流すようにし、上記第１端子と第２端子間の異常電圧を検出し、かかる異常検出出力により上記書き込み動作を制限する。
【０００９】
【発明の実施の形態】
図１には、この発明に係る磁気ディスクメモリ装置に設けられる書き込み回路の一実施例の回路図が示されている。正の電源電圧ＶＣＣ（例えば＋５Ｖ）側に設けられた電流源Ｉ０の電流は、ＰＮＰ型の差動トランジスタＱ１，Ｑ２のエミッタに供給される。これらの差動トランジスタＱ１とＱ２のベースには、制御信号ＣＹ’とＣＸ’がそれぞれに供給される。
【００１０】
上記差動トランジスタＱ１のコレクタには、ダイオード接続のＮＰＮ型のトランジスタＱ３が接続される。このトランジスタＱ３には、電流ミラー形態にＮＰＮ型のトランジスタＱ４が接続される。上記トランジスタＱ３のエミッタと負電圧ＶＥＥとの間には、エミッタ抵抗Ｒ３が設けられる。上記差動トランジスタＱ２のコレクタには、ダイオード接続のＮＰＮ型のトランジスタＱ５が接続される。このトランジスタＱ５には、電流ミラー形態にＮＰＮ型のトランジスタＱ６が接続される。上記トランジスタＱ５のエミッタと負の電源電圧ＶＥＥ（例えば−５Ｖ）との間には、エミッタ抵抗Ｒ５が設けられる。そして、上記トランジスタＱ４とＱ６のエミッタは、共通接続されて上記エミッタ抵抗Ｒ３に対応したエミッタ抵抗Ｒ４が設けられる。
【００１１】
上記トランジスタＱ４のコレクタは、第１端子ＩＮＤＸに接続され、上記トランジスタＱ６のコレクタは、第２端子ＩＮＤＹに接続される。これらの第１端子ＩＮＤＸと第２端子ＩＮＤＹとの間には、ヘッド（インダクティブヘッド）が接続される。上記第１端子ＩＮＤＸと上記電源電圧ＶＣＣとの間には、ＮＰＮ型のトランジスタＱ７と抵抗Ｒ１が直列に接続される。上記第２端子ＩＮＤＹと上記電源電圧ＶＣＣとの間には、ＮＰＮ型のトランジスタＱ８と抵抗Ｒ２が直列に接続される。
【００１２】
上記トランジスタＱ７のベースには、ＰチャネルＭＯＳＦＥＴＭ１を介して動作電圧ＶＲ１が与えられ、ＮチャネルＭＯＳＦＥＴＭ２によりベースとエミッタとが短絡させられる。上記ＭＯＳＦＥＴＭ１とＭ２のゲートには、制御信号ＣＸが供給される。上記トランジスタＱ８のベースには、ＰチャネルＭＯＳＦＥＴＭ３を介して動作電圧ＶＲ２が与えられ、ＮチャネルＭＯＳＦＥＴＭ４によりベースとエミッタとが短絡させられる。上記ＭＯＳＦＥＴＭ３とＭ４のゲートには、制御信号ＣＸが供給される。
【００１３】
図２には、ヘッドオープンを含むライト系回路の異常検出回路の一実施例のブロック図が示されている。アンプＡ１の正相入力（＋）と逆相入力（−）には、第１端子ＩＮＤＸと接地電位ＧＮＤの電圧が供給される。このアンプＡ１の出力信号は、レベルシフト回路ＬＳ１によりレベルシフトされてコンパレータＣＰ１の正相入力（＋）に供給される。このコンパレータＣＰ１の逆相入力（−）には、リファレンス電圧が供給される。
【００１４】
アンプＡ２の逆相入力（−）と正相入力（＋）には、上記アンプＡ１とはとは違って第二端子ＩＮＤＹと接地電位ＧＮＤの電圧が供給される。このアンプＡ２の出力信号は、レベルシフト回路ＬＳ２によりレベルシフトされてコンパレータＣＰ２の正相入力（＋）に供給される。このコンパレータＣＰ２の逆相入力（−）には、リファレンス電圧が供給される。上記リファレンス電圧は、特に制限されないが、リードライトＩＣ及びインダクティブヘッドが非故障状態ならばＩＮＤＸ及びＩＮＤＹはＧＮＤ付近の電位を持ち、上記第１端子ＩＮＤＸと接地電位ＧＮＤ及び第２端子ＩＮＤＹと接地電位ＧＮＤの電位が等しいときのアンプＡ１，Ａ２の出力電圧に対応したものとされる。
【００１５】
上記２つのコンパレータＣＰ１とＣＰ２の出力信号は、オアゲート回路Ｇ１を通してラッチ回路ＦＦに保持される。このラッチ回路ＦＦの出力信号は、信号ＲＷＭにより制御されるゲート回路Ｇ２を通して異常検出信号ＦＡＩＬとして出力される。
【００１６】
図３には、図１の書き込み回路の動作を説明するための波形図が示されている。ライトモードのときには、相補（差動）のライトデータに対応して制御信号ＣＸ，ＣＸ’及びＣＹ，ＣＹ’が回路の接地電位ＧＮＤと電源電圧ＶＣＣの間でフル振幅するように変化する。例えば、制御信号ＣＸ，ＣＸ’がハイレベル（ＶＣＣ）で、制御信号ＣＹ，ＣＹ’がロウレベル（ＧＮＤ）のときには、上記制御信号ＣＹ’のロウレベルに対応してＰＮＰ差動トランジスタＱ１がオン状態になり、制御信号ＣＸ’のハイレベルに対応してＰＮＰ差動トランジスタＱ２がオフ状態になる。これにより、電流源Ｉ０で形成された電流は、上記トランジスタＱ１側に流れる。
【００１７】
上記制御信号ＣＹのロウレベルに対応してＰチャネルＭＯＳＦＥＴＭ３がオン状態に、ＮチャネルＭＯＳＦＥＴＱ４がオフ状態になる。上記制御信号ＣＸのハイレベルに対応してＰチャネルＭＯＳＦＥＴＭ１がオフ状態となり、ＮチャネルＭＯＳＦＥＴＭ２がオン状態になる。上記ＭＯＳＦＥＴＭ２のオン状態により、トランジスタＱ７は、ベースとエミッタとが短絡されてオフ状態となる。したがって、トランジスタＱ１に流れる電流源Ｉ０の電流は、電流ミラー形態のトランジスタＱ３とＱ４により、そのミラー比（例えば１：１０）に対応して１０倍に拡大された吸い込み電流を形成する。
【００１８】
このとき、トランジスタＱ７がオフ状態であるから、上記トランジスタＱ４で形成された吸い込み電流は、書き込み電流Ｉｗとして端子ＩＮＤＸを介してヘッドに流れるようにされる。トランジスタＱ６はオフ状態で電流が流れないから、上記ヘッドに流れる電流は、オン状態にされているトランジスタＱ８から供給されることとなる。つまり、トランジスタＱ８は、上記ヘッド電流Ｉｗを供給するとともに上記端子ＩＮＤＹの電位をほぼ０Ｖのグランドレベル（ＧＮＤ）にクランプする。このため、ＶＲ２（＝ＶＲ１）＝Ｉｗ×Ｒ２＋Ｖｂｅようにされる。ここで、Ｉｗ＝Ｉ０×１０であり、ＶｂｅトランジスタＱ８（Ｑ７）のベース，エミッタ間電圧である。これにより、グランドレベルにされた磁気記録面とヘッドとの僅かな隙間での放電現象の発生を防止する。
【００１９】
ライトデータが変化して制御信号ＣＸ，ＣＸ’がロウレベル（ＧＮＤ）で、制御信号ＣＹ，ＣＹ’がハイレベル（ＶＣＣ）に変化すると、上記制御信号ＣＸ’のロウレベルに対応してＰＮＰ差動トランジスタＱ２がオン状態になり、制御信号ＣＹ’のハイレベルに対応してＰＮＰ差動トランジスタＱ１がオフ状態になる。また、上記制御信号ＣＸのロウレベルに対応してＰチャネルＭＯＳＦＥＴＭ１がオン状態に、ＮチャネルＭＯＳＦＥＴＱ２がオフ状態になりトランジスタＱ７をオン状態にする。上記制御信号ＣＹのハイレベルに対応してＰチャネルＭＯＳＦＥＴＭ３がオフ状態となり、ＮチャネルＭＯＳＦＥＴＭ４がオン状態になりトランジスタＱ８をオフ状態とする。これにより、ヘッドには前記とは逆方向に書き込み電流Ｉｗ（−１０×Ｉ０）が流れる。
【００２０】
リードモードでは、書き込み回路に対して異常検出動作が指示される。一般的には、上記制御信号ＣＸ’とＣＹ’を共にハイレベルにして、トランジスタＱ１とＱ２を共にオフ状態にし、ライトヘッドには電流が流れないようにする。つまり、リードモードにおいて書き込み回路は非動作状態に置かれるのが普通である。しかしながら、この実施例では、書き込み回路には、異常検出機能を持たせるために、例えば制御信号ＣＸ’は、接地電位（ＧＮＤ）に対して僅かに低い負の電圧とされ、制御信号ＣＹ’は、接地電位（ＧＮＤ）に対して僅かに高い正の電圧とされる。また、制御信号ＣＸとＣＹは共にロウレベルにする。そして、電圧ＶＲ１とＶＲ２は、後述するような所定電圧に設定される。
【００２１】
上記のような制御信号ＣＸ’とＣＹ’の電圧差に対応して差動トランジスタＱ１とＱ２には、上記電流源Ｉ０の電流を分配するように流す。例えば、図１に示されているように、トランジスタＱ４に流れる電流をＩ１とするなら、トランジスタＱ６に流れる電流を２倍のＩ１（２×Ｉ１）のようにする。これにより、ヘッドにはその差分の電流Ｉ１が端子ＩＮＤＸからＩＮＤＹに向けて流れるようにされる。
【００２２】
上記のようなトランジスタＱ４とＱ６及びヘッドに流れる電流に対応して、トランジスタＱ７からは２倍のＩ１（２×Ｉ１）の電流が供給され、トランジスタＱ８からは電流Ｉ１が流れるようにされて、上記ヘッドを含むブリッジ回路に流れる各電流がバランスされる。このとき、重要なことは、上記電流Ｉ１がヘッドに流れても磁気ディスクの記録面には磁気的な変化を生じさせないことである。このため、上記電流Ｉ１は微小な電流に設定される。図１の回路では、電流源Ｉ０の電流を１０倍した電流を３等分して電流Ｉ１を形成するようにしているが、上記書き込み電流Ｉｗの１／３もの電流をヘッドに流すと、記録データを失わせる虞れがあるなら、後述するように上記電流Ｉ０の電流値そのものがリードモードでは小さくなるように切り換えられる。つまり、上記電流Ｉ１を上記記録面への書き込みが行われないような電流値として考えると、電流源Ｉ０の電流Ｉ０’は、３×０．１×Ｉ１のように設定される。
【００２３】
同図のように電圧ＶＲ１＝２×Ｉ１×Ｒ１＋Ｖｂｅとされ、電圧ＶＲ２＝１×Ｉ１×Ｒ２＋Ｖｂｅとされる。書き込み回路が正常でヘッドも正常ならば、端子ＩＮＤＸとＩＮＤＹの電位は、ほぼ同じグランド電圧（ＧＮＤ）となる。この端子ＩＮＤＸとＩＮＤＹの電圧をアンプＡ１とＡ２により増幅し、それをレベルシフトした電圧は上記リファレンス電圧より低くなり、図２のコンパレータＣＰ１とＣＰ２において、それぞれの出力は共にロウレベルとなり、異常検出信号ＦＡＩＬはロウレベルとなって正常状態であることを出力する。
【００２４】
図４には、図１の書き込み回路のヘッドオープン異常状態の一例の回路図が示されている。同図のように端子ＩＮＤＸとヘッドとの間が断線した場合（ヘッドが途中断線した場合、あるいは端子ＩＮＤＹとヘッドとの間が断線した場合も同様）には、かかる電流経路に電流が流れなくなる。したがって、図６の動作電圧図に示すように、リードモード（ヘッド異常）時には、トランジスタＱ４とＱ６によりアンバランスにされた電流Ｉ１と２×Ｉ１は、それぞれに対応したトランジスタＱ７とＱ８からの電流供給を受けて流れるものとなる。このため、正常時に比べてトランジスタＱ７に流れる電流が減少し、抵抗Ｒ１での電圧降下が小さくなる分だけ端子ＩＮＤＸの電位が上記正常時に比べて上昇する。また、正常時に比べてトランジスタＱ８に流れる電流が増加し、抵抗Ｒ２での電圧降下が大きくなる分だけ端子ＩＮＤＹの電位が正常時に比べて低下する。
【００２５】
図５に示すように、異常検出回路では上記端子ＩＮＤＸの電位の上昇が上記レベルシフト回路ＬＳ１のレベルシフト量を超えたことをコンパレータＣＰ１で検出してハイレベルの異常検出信号を形成し、上記端子ＩＮＤＹの電位の低下が上記レベルシフト回路ＬＳ１のレベルシフト量を超えたことをコンパレータＣＰ２で検出してハイレベルの異常検出信号を形成する。つまり、ヘッド故障（オープン）時には、このときはコンパレータＣＰ１，ＣＰ２の両方が故障を検出するものとなる。
【００２６】
図７には、図１の書き込み回路の素子異常状態の一例の回路図が示されている。同図のようにトランジスタＱ７が破壊したとき、かかるトランジスタＱ７に流れる電流が０になる。したがって、図９の動作電圧図に示すように、リードモード（素子異常）時には、トランジスタＱ４とＱ６によりアンバランスにされた電流Ｉ１と２×Ｉ１は、トランジスタＱ８からの電流供給を受けて流れるものとなる。このため、正常時に比べてヘッドに流れる電流が逆向きとなり、トランジスタＱ８に流れる電流がトランジスタＱ４に流れる分だけ増加して、抵抗Ｒ２での電圧降下を大きくするので端子ＩＮＤＹの電位が正常時に比べて低下する。この端子ＩＮＤＹの電位に従って低抵抗値のヘッドを介して端子ＩＮＤＸの電位も低下する。
【００２７】
図８に示すように、異常検出回路では上記端子ＩＮＤＹの電位の低下が上記レベルシフト回路ＬＳ１のレベルシフト量を超えたことをコンパレータＣＰ２で検出してハイレベルの異常検出信号を形成し、上記端子ＩＮＤＹの電位の低下が上記レベルシフト回路ＬＳ１のレベルシフト量を超えたことをコンパレータＣＰ２で検出してハイレベルの異常検出信号を形成する。つまり、トランジスタＱ７が破壊されたような回路素子異常の時には、このときはコンパレータＣＰ２が故障を検出するものとなる。図示しないが、トランジスタＱ８が破壊して電流が流れなくなると、トランジスタＱ７に流れる電流が増加して、端子ＩＮＤＸの電位を正常時に比べて低下させる。この電位低下により、低抵抗値のヘッドを介して端子ＩＮＤＹの電位も低下するので、上記同様に異常検出がコンパレータＣＰ２により行われる。
【００２８】
図示しないが、トランジスタＱ１、Ｑ３及びＱ４のいずれかが破壊されると、トランジスタＱ４に流れる電流が０となる。このため、トランジスタＱ７に流れる電流がヘッド断線時の同様にＩ１のように減少し、前記説明たようにコンパレータＣＰ１により異常検出を行うことができる。また、トランジスタＱ２、Ｑ５及びＱ６のいずれかが破壊されると、トランジスタＱ６に流れる電流が０となる。このため、トランジスタＱ７に流れる電流がヘッド断線時の同様にＩ１よりも更に小さくなり、前記説明たようにコンパレータＣＰ１により異常検出を行うことができる。
【００２９】
同様にトランジスタＱ３，Ｑ５のエミッタ抵抗Ｒ３，Ｒ５が断線した場合や、及び共通エミッタ抵抗Ｒ４が断線したとき、あるいは電流源Ｉ０を構成するトランジスタが破壊されとき等のように上記書き込み回路の各トランジスタに正常に電流が流れなくなった場合の素子異常を検出することができる。このように、回路の素子のいずれかが故障した場合には、端子ＩＮＤＸ，ＩＮＤＹ端子の電圧がＧＮＤレベルより変動する為、これをコンパレータＣＰ１，ＣＰ２どちらかもしくは両方で検出することができる。
【００３０】
図１０には、図１の電流源Ｉ０の一実施例の構成図が示されている。回路構成は、同図（Ａ）のように、基準電流源で形成された基準電流Ｉｒｅｆがダイオード接続のＰチャネルＭＯＳＦＥＴＭ５に流れるようにされる。このＭＯＳＦＥＴＭ５と電流ミラー形態にされたＰチャネルＭＯＳＦＥＴＭ６が設けられる。このＭＯＳＦＥＴＭ６は、上記ＭＯＳＦＥＴＭ５と同じ素子サイズ（チャネル幅）にされて上記基準電流Ｉｒｅｆを流すようにされる。
【００３１】
ＰチャネルＭＯＳＦＥＴＭ７は、ＮチャネルＭＯＳＦＥＴＭ９を介してＰチャネルＭＯＳＦＥＴＭ５と電流ミラー形態にされる。このＭＯＳＦＥＴＭ７のサイズは、９倍のサイズ（チャネル幅）とされて、９倍の基準電流Ｉｒｅｆが流れるようにされる。上記ＭＯＳＦＥＴＭ６とＭ７のドレインが共通接続されて出力電流Ｉ０を形成する。上記ＭＯＳＦＥＴＭ７のゲートとソース間には、ＰチャネルＭＯＳＦＥＴＭ８がスイッチとして設けられる。上記ＭＯＳＦＥＴＭ８とＭ９のゲートには制御信号ＭＯＤＥが供給される。
【００３２】
同図（Ｂ）のように、リードモードでは制御信号ＭＯＤＥがロウレベルにされる。これにより、ＮチャネルＭＯＳＦＥＴＭ９がオフ状態に、ＰチャネルＭＯＳＦＥＴＭ８がオン状態にされる。したがって、ＭＯＳＦＥＴＭ７のゲートは、上記ＭＯＳＦＥＴＭ５と切断され、ＭＯＳＦＥＴＭ８のオン状態によりオフ状態にされる。したがって、電流源Ｉ０の電流は、上記基準電流Ｉｒｅｆとされる。これが、前記図３、図６、図９等の電流Ｉ０’とされる。
【００３３】
ライトモードでは制御信号ＭＯＤＥがハイレベルにされる。これにより、ＮチャネルＭＯＳＦＥＴＭ９がオン状態に、ＰチャネルＭＯＳＦＥＴＭ８がオフ状態にされる。したがって、ＭＯＳＦＥＴＭ７は、上記ＭＯＳＦＥＴＭ５と電流ミラー形態にされてドレインから９倍の基準電流Ｉｒｅｆを流すようにする。したがって、電流源Ｉ０の電流は、上記ＭＯＳＦＥＴＭ６からの基準電流Ｉｒｅｆと上記ＭＯＳＦＥＴＭ７からの９倍の基準電流Ｉｒｅｆを加えた１０倍の基準電流Ｉｒｅｆ（１０＊Ｉｒｅｆ）とされる。この電流Ｉ０が上記書き込み回路で１０倍にされてヘッドに流れる前記図３のライト電流Ｉｗとされる。
【００３４】
図１１には、前記図２のアンプ、レベルシフト回路及びコンパレータの一実施例の具体的回路図が示されている。アンプは、差動トランジスタＱ１０とＱ１１のベースは、正相端子Ｐ（＋）と逆相端子Ｍ（−）とされる。上記トランジスタＱ１０とＱ１１のコレクタには、負荷抵抗ＲＬ１とＲＬ２が設けられる。上記トランジスタＱ１０とＱ１１のエミッタは、エミッタ抵抗を介して動作電流を形成する電流源Ｉａｍｐが設けられる。上記トランジスタＱ１１のコレクタから増幅出力信号が形成される。
【００３５】
レベルシフト回路は、上記トランジスタＱ１１のコレクタ出力電圧をベースに受けるトランジスタＱ１２と、エミッタに設けられた電流源からなるエミッタフォロワ回路から構成され、上記トランジスタＱ１２のベース，エミッタ間電圧を利用してレベルシフト動作を行う。
【００３６】
リファレンス電圧源は、抵抗ＲＬ３と電流源Ｉａｍｐ／２により構成される。上記抵抗ＲＬ３＝ＲＬ１＝ＲＬ２にされ、上記アンプでの両入力電圧が等しいときの出力電圧に対応したリファレンス電圧を発生させる。
【００３７】
コンパレータは、差動トランジスタＱ１３、Ｑ１４により上記レベルシフト回路の出力電圧と上記リファレンス電圧を比較する。上記差動トランジスタＱ１３とＱ１４のエミッタには電流源が設けられる。上記差動トランジスタＱ１３のコレクタ電流は、ＰチャネルＭＯＳＦＥＴＭ１０とＭ１１により構成された電流ミラー回路及びＮチャネルＭＯＳＦＥＴＭ１４とＭ１５からなる電流ミラー回路に供給される。上記差動トランジスタＱ１４のコレクタ電流は、ＰチャネルＭＯＳＦＥＴＭ１２とＭ１３により構成された電流ミラー回路に供給される。上記電流ミラー回路の出力ＭＯＳＦＥＴＭ１５とＭ１３のコレクタを接続して、上記差動トランジスタＱ１３とＱ１４の差電流を出力端子ＯＵＴから出力させる。
【００３８】
正常時はＩＮＤＸとＩＮＤＹ端子は、前記のようにＧＮＤレベルに設定されているので、その出力電圧はリファレンス電圧とほぼ同じとなり、レベルシフト回路によりＶｂｅだけ低い電圧がコンパレータに伝えられる。したがって、前記のように正常時には、コンパレータＣＰ１とＣＰ２の出力信号はロウレベルになるものである。
【００３９】
図１２には、この発明に係る磁気ディスクメモリ装置の一実施例の全体ブロック図が示されている。この実施例の磁気ディスクメモリ装置は、磁気記録面を持つ複数のディスクへの記録を行う書込インダクティブヘッド、再生を行う読出ＭＲヘッドとの間でリード／ライト信号を授受するリード／ライトＩＣ及びリード／ライトＩＣとの間での信号の授受を行う信号処理ＬＳＩ及びＨＤＤ（ハード・ディスク・ドライブ）コントローラから構成される。なお、同図においては、上記磁気記録面を持つ複数のディスクを回転駆動する駆動装置（サーボ／スピンドル  モータコントローラ；Ｓｅｒｖｏ／Ｓｐｉｎｄｌｅ  Ｍｏｔｏｒ  Ｃｏｎｔｒｏｌｌｅｒ）は省略されている。
【００４０】
上記リード／ライトＩＣは、上記複数のディスクへの記録を行う書込インダクティブヘッドに対応して設けられる書き込み回路ＴＦＨと、再生を行う読出ＭＲヘッドに対応して設けられる読み出し回路ＭＲＡＭＰを複数個（１０個又は４個）を搭載している。チップコントローラＣＣＯＮＴは、バイアス電流の生成、選択信号、サーボ回路及びヘッド選択等の前記素子及びヘッド異常動作を検出するためのバイアス設定等を含む各種制御動作を行う。温度モニタ回路ＴＭＯＮは、チップの温度異常を検出する。
【００４１】
バイアス回路ＢＡＳは、チップコントロール回路ＣＣＯＮＴからの指示に従ってＭＲヘッドに与えられるバイアス及び異常検出回路ＤＥＴに対してバイアス電圧を供給する。温度検知回路ＴＡは、特に制限されないが、ＭＲヘッドが記録面と接触した際の高温度を検出し、読み出し回路ＭＲＡＭＰの出力に現れる上記温度上昇分の影響を除くように動作する。上記読み出し回路ＭＲＡＭＰの一対の出力信号は、特に制限されないが、ＤＣ出力オフセットをカットするよう比較的大きな容量値を持つキャパシタ（ＨＰＦ）を介してＡＧＣ（自動利得制御）のアンプＡＭＰで増幅される。このＡＧＣアンプの出力信号ＲＤＰ，ＲＤＮは、信号処理ＬＳＩにおいて、波形整形回路により波形整形され、パルス化回路によりパルス信号としてＨＤＤコントローラ等の上位回路に読み出しデータとして伝えられる。
【００４２】
ヘッドドライバＨＤＶは、チップコントロール回路ＣＣＯＮＴからの指示によりライトモードのときには信号処理ＬＳＩから供給されたライトデータＷＤＰとＷＤＮに対応して前記図３のライトモードに示したような制御信号ＣＸ，ＣＸ’及びＣＹ，ＣＹ’を形成する。そして、リードモードのときには、図３のリートモードに示したような制御信号ＣＸ，ＣＸ’及びＣＹ，ＣＹ’を形成する。また、チップコントロール回路ＣＣＯＮＴからの指示により電圧ＶＲ１とＶＲ２が前記説明したような電圧に切り換えら、電流源Ｉ０の電流値も電流Ｉ０’のように小さくされる。上記リードモードにおいては、上記異常検出回路ＤＥＴにより前記のようなヘッド断線、回路の素子破壊等を検出する。この異常検出信号は、チップコントローラＣＣＯＮＴに伝えられて、信号線ＳＤＡＴＡを通してＨＤＤコントローラに読み出される。
【００４３】
この実施例の磁気ディスクメモリ装置において、前記のようなヘッド異常検出回路により、ライトヘッドの両端オープン及びリード／ライトＩＣの書き込み系回路の素子破壊等の異常を常時監視することができ、異常が検出された場合はＨＤＤコントローラからの命令で、代替ヘッドに切り換えてデータ書き込みの行うようにすることにより、読み出しによる書き込み確認（ベリファイ）が不要となり、大量のデータを高い信頼性のもとで記録面に短時間で記録することができる。
【００４４】
図１３は、上記リード／ライトＩＣに設けられる異常検出回路の一実施例のブロック図が示されている。この実施例では、異常の内容をレジスタに格納しておくものである。リード／ライトＩＣは上記ヘッドの断線や回路素子の破壊等の異常検出の他にさまざまな異常検出回路を持っており、それぞれがレジスタに格納されている。ＨＤＤコントローラ等の装置側がどの異常かを知る為に本回路のレジスタ内容を読み取る。つまり、信号ＳＥＮによりスキャン動作としてシリアルクロックＳＣＬＫを供給することにより、パラレル−シリアル変換回路から上記レジスタに格納された複数の異常検出信号がシリルアデータＳＤＡＴＡとして読み出される。
【００４５】
図１４には、正常時のフォルト信号発生タイミングチャート図が示されている。信号ＲＷＮがハイレベルのときはリードモードとされ、書き込み回路の書き込み電流Ｉｗが前記のように記録面への記憶データを破壊させない微小電流にされて異常検出動作状態にされる。異常が検出されないときには信号ＦＡＩＬがロウレベルになっている。
【００４６】
図１５には、異常時のフォルト信号発生タイミングチャート図が示されている。信号ＲＷＮがハイレベルのときはリードモードとされ、書き込み回路の書き込み電流Ｉｗが前記のように記録面への記憶データを破壊させない微小電流にされて異常検出動作状態にされる。異常が検出されたときには信号ＦＡＩＬがハイレベルになっている。上記のようにリード中に異常を検出すると、信号ＲＷＮのロウレベルによりライトモード時なると、ＦＬＴ信号をアクティブとし、コントローラヘ異常を報告する。つまり、フォルトコードが前記レジスタに記録されて、ＨＤＤコントローラからの指示によりその内容が読み出される。
【００４７】
図１６には、この発明が適用されるハードディスク装置の一実施例の要部概略構造図が示されている。前記リード／ライト（Ｒ／Ｗ）  ＩＣは、サスペンションアームの根元に取り付けられる。このサスペンションアームの先端には上記ＭＲヘッドと磁気ヘッドからなる複合ヘッド（ＭＲ／Ｉｎｄｕｃｔｉｖｅ  ｈｅａｄ）が取り付けられている。
【００４８】
複数のディスク円板（ｍａｇｎｅｔｉｃ  ｍｅｄｉａ）  に対応して上記複数のアーム及びサスペンションアームが重ね合わせた状態で連結されており、上記Ｒ／Ｗ  ＩＣは、複数からなるアームで形作られる側面を利用して実装される。このような上記Ｒ／Ｗ  ＩＣの実装形態を採用することにより、ヘッドとの間での信号伝達経路でのロスを最小にして、高感度で広帯域のリード動作及びハードディスク装置の小型化を実現することができるものとなる。
【００４９】
上記記憶媒体としての複数のディスク円板（ｍａｇｎｅｔｉｃ  ｍｅｄｉａ）は、その中心部がモータにより回転させられる共通の回転軸に取り付けられ、かかる回転軸に接地電位が与えられることにより、上記複数のディスク円板の記憶面の電位が接地電位にされる。上記複数のディスク円板はシャフトによって一定の間隔をもって同心状に連結される。互いに向き合う２つのディスク面に１つのアームが伸びて、サスペンションアームによって分岐して上記両面に上記複合ヘッドがそれぞれ接触するように実装される。ヘッドは、ディスク円板が停止状態ではディスク面に接触しているが、ディスクが高速回転状態ではそれによって発生する空気流よって微小な間隙をもって浮上している。リード／ライト動作は上記ヘッドがディスク面を浮上した状態で行われる。この微小な間隙での放電現象の発生を防止するためにヘッドの直流電位はほぼ回路の接地電位にされている。
【００５０】
図１７には、この発明に係る磁気ディスクメモリ装置に設けられる書き込み回路の他の一実施例の回路図が示されている。この実施例の書き込み回路は、いわゆるＨドライバ型ライト回路であり、ＮＰＮ型の差動トランジスタＱ４、Ｑ６のエミッタに流れるようにされる。このトランジスタＱ４とＱ６のコレクタは、端子ＩＮＤＸ，ＩＮＤＹに接続される。
【００５１】
上記トランジスタＱ４のベースが共通にされたトランジスタＱ３’のコレクタ電流は、抵抗Ｒ３に流れるようにされる。この抵抗Ｒ３の他端には正の電源電圧ＶＣＣ（例えば＋５Ｖ）が供給される。上記トランジスタＱ３’のコレクタ出力電圧は、ＮＰＮ型のトランジスタＱ７のベースに供給され、かかるトランジスタＱ７のエミッタ出力が抵抗Ｒ１を通して上記端子ＩＮＤＸに供給される。
【００５２】
上記トランジスタＱ６のベースが共通にされたトランジスタＱ５’のコレクタ電流は、抵抗Ｒ４に流れるようにされる。この抵抗Ｒ４の他端には正の電源電圧ＶＣＣ（例えば＋５Ｖ）が供給される。上記トランジスタＱ５’のコレクタ出力電圧は、ＮＰＮ型のトランジスタＱ８のベースに供給され、かかるトランジスタＱ８のエミッタ出力が抵抗Ｒ２を通して上記端子ＩＮＤＹに供給される。
【００５３】
上記差動トランジスタＱ４とＱ６の共通化されたエミッタと負の電源電圧ＶＥＥ（例えば−５Ｖ）との間には、電流源有３＊Ｉ１が設けられ、上記トランジスタＱ３’とＱ５’は、エミッタが共通化されて差動形態とされ、上記負の電源電圧ＶＥＥとの間に電流源が設けられる。上記差動トランジスタＱ３’とＱ４及びＱ５’とＱ６のベースには、制御信号ＣＸとＣＹがそれぞれに供給される。
【００５４】
ライトモードにおいて、ライトデータにより制御信号ＣＸがハイレベルで、ＣＹがロウレベルのときには、電流源３＊Ｉ１の電流がトランジスタＱ４に流れて、それを書き込み電流Ｉｗとしてヘッドに流すようにする。このとき、トランジスタＱ５’はオフ状態となり、トランジスタＱ８と抵抗Ｒ２を介して上記トランジスタＱ４に流れる書き込み電流Ｉｗが供給される。この電流Ｉｗと抵抗Ｒ２の電圧降下分とトランジスタＱ８のベース，エミッタ間電圧Ｖｂｅが正の電源電圧ＶＣＣに対応した約５Ｖとなるようにされ、上記端子ＩＮＤＹの電位を０Ｖに設定する。
【００５５】
ライトデータが変化して制御信号ＣＸがロウレベルで、ＣＹがハイレベルになると、電流源３＊Ｉ１の電流がトランジスタＱ６に流れて、それを書き込み電流Ｉｗとしてヘッドに流すようにする。このとき、トランジスタＱ３’はオフ状態となり、トランジスタＱ７と抵抗Ｒ１を介して上記トランジスタＱ６に流れる書き込み電流Ｉｗが供給される。この電流Ｉｗと抵抗Ｒ１の電圧降下分とトランジスタＱ７のベース，エミッタ間電圧Ｖｂｅが正の電源電圧ＶＣＣに対応した約５Ｖとなるようにされ、上記端子ＩＮＤＸの電位を０Ｖに設定する。
【００５６】
この実施例において、リード時においてはＩ１の大きさをライト時の１／１０の大きさにし、制御信号ＣＸとＣＹに微小な電位差を持たせて電源源３＊Ｉ１の電流が例えば１：２のように分配して流れるように設定される。これにより、トランジスタＱ４には電流Ｉ１が流れ、トランジスタＱ６には２倍の電流Ｉ１（２＊Ｉ１）が流れるようにされる。また、トランジスタＱ７から２＊Ｉ１の電流を流し、トランジスタＱ８から電流Ｉ１を流すようにしてヘッドには上記電流Ｉ１を流すようにする。このようなバイアス条件とすることにより、前記第２図に示したような異常検出回路を用いることにより、前記図１の実施例と同様にリードモードにおいて書き込み回路のヘッド断線及び素子破壊等の異常状態を検出することができる。
【００５７】
図１及び図１７の実施例では、電流源が２個所異常となった場合、特に、トランジスタＱ７とＱ６（Ｑ８とＱ４）が同時に異常となった場合にも、抵抗Ｒ１もしくはＲ２の両端子電圧を異常検出回路へ入力することにより検出可能となる。たすきの電流比は任意に設定可能である。比が高いほど検出感度が向上する。本検出はリードモード以外にＩＣのスタンバイ状態で行ってもよい。
【００５８】
インダクティブヘッドに流す微小電流の方向は、時々変えることも可能である。これにより、ヘッド、リード／ライトＩＣへの負荷を均等に出来る。これを実現する手段としては、通常、Ｒ／Ｗ  ＩＣはリードとライト動作を交互に繰り返すが、この切り替えのたびに、微小電流の方向を変える。つまり、たすきの向きを逆にすることで容易に可能である。
【００５９】
図１において微小電流Ｉ１を、トランジスタＱ１＝Ｑ４，Ｑ２＝Ｑ６とすれば、いずれかの電流源としてのトランジスタの故障、または、トランジスタＱ１とＱ６が同時に故障、又はトランジスタＱ２，Ｑ４が同時に故障した場合も検出可能である。上記を実施例と組み合わせることにより（リードごとに切り替える）、あらゆる故障を検出可能である。
【００６０】
この実施例のリード／ライトＩＣは、リードモードの時あるいはスタンバイ状態でインダクティブヘッドの断線及びそれに書き込み電流を流す回路素子の破壊等の異常を検出することができる。このことは、実際に磁気記録面に書き込みデータを書き込む前に書き込み不能を検出することができることを意味する。したがって、この実施例のリード／ライトＩＣを用いた書き込み方法では、書き込み確認のための読み出しを省略することができる。つまり、特定のセクタに対してデータを書き込むときには、そのセクタの先頭にはトラックアドレス、セクタアドレス等やクロックの同期化のための情報が記録されており、かかる記録部に対して読み出しが行われる。この読み出し期間を利用して上記インダクティブヘッドの断線及びそれに書き込み電流を流す回路素子の破壊等の異常を検出することができる。
【００６１】
したがって、実際にディスク記録面へのデータの書き込みの直前においても上記上記インダクティブヘッドの断線及びそれに書き込み電流を流す回路素子の破壊等の異常が無いことの確認を行うことができる。このような回路機能を利用することにより、この発明に係る書き込み回路を用いた場合の書き込み方法においては、実際にデータの書き込みが行われたか否かの確認のための読み出し（書き込みベリファイ）動作を省略することができる。これにより、１トラックの全セクタに対して連続して書き込みを行う場合でも、各セクタ毎に先頭部の上記記録部の読み出しを利用して、上記回路が正常に動作することを確認しているので、逐一セクタ毎に書き込みベリファイが不要となり、高速に大量のデータの記録が可能となる。このことは、複数のトラックに跨がってデータを連続して書き込む場合も同様である。
【００６２】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、上記書き込み回路に対して前記のような電流を流すようにするための具体的回路構成は、種々の実施形態を採ることができる。この発明は、磁気ディススクメモリ装置に広く利用できる。
【００６３】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、書き込み制御回路により書き込みデータに従って、ライトヘッドの両端に接続された第１と第２端子に向けて電圧を供給する第１又は第２トランジスタのいずれか一方をオン状態とし、上記第１と第２端子に向けて電流を形成する第３又は第４トランジスタのいずれか一方をオン状態として上記ライトヘッドに対して双方向の書き込み電流を流すという書き込み動作を行い、かかる書き込み動作以外の所定の動作期間において、上記第１と第２及び第３と第４トランジスタのそれぞれが所定の電流を流し、かつ、磁気ディスクの記録面への実質的な書き込みが行われない微小電流が上記ライトヘッドに流れるような制御電圧を上記第１ないし第４トランジスタのベースに供給し、異常検出回路により上記第１と第２端子間電圧を検出してライト系回路の異常判定出力を得ることにより、高周波数まで高い精度で安定的にヘッド端子のオープン異常を検出することができる。
【００６４】
書き込みデータに従ってライトヘッドの両端が接続された第１と第２端子に向けて電圧を供給する第１又は第２トランジスタのいずれか一方をオン状態とし、上記第１と第２端子に向けた電流を形成する第３又は第４トランジスタのいずれか一方をオン状態として上記ライトヘッドに対して双方向の書き込み電流を流すという書き込み動作を行い、上記書き込み動作以外の所定の動作期間において、上記第１と第２及び第３と第４トランジスタのそれぞれに所定の電流を流し、かつ、磁気ディスクの記録面への実質的な書き込みが行われない微小電流を上記ライトヘッドに流すようにし、上記第１端子と第２端子の端子間の異常電圧を検出し、かかる異常検出出力があったときに上記書き込み動作を制限して書き込みベリファイを省略することにより、大量のデータを高速に書き込むことができる。
【図面の簡単な説明】
【図１】この発明に係る磁気ディスクメモリ装置に設けられる書き込み回路の一実施例を示す回路図である。
【図２】この発明に係るヘッドオープンを含むライト系回路の異常検出回路の一実施例を示すブロック図である。
【図３】図１の書き込み回路の動作を説明するための波形図である。
【図４】図１の書き込み回路のヘッドオープン異常状態の一例を示す回路図である。
【図５】図４に対応した異常検出回路の動作説明図である。
【図６】図４に対応した書き込み回路の動作を説明するための動作電圧図である。
【図７】図１の書き込み回路の素子異常状態の一例を示す回路図である。
【図８】図７に対応した異常検出回路の動作説明図である。
【図９】図７に対応した書き込み回路の動作を説明するための動作電圧図である。
【図１０】図１の電流源Ｉ０の一実施例を示す構成図である。
【図１１】図２のアンプ、レベルシフト回路及びコンパレータの一実施例を示す具体的回路図である。
【図１２】この発明に係る磁気ディスクメモリ装置の一実施例を示す全体ブロック図である。
【図１３】図１３のリード／ライトＩＣに設けられる異常検出回路の一実施例を示すブロック図である。
【図１４】この発明に係る異常検出回路の正常時のフォルト信号発生タイミングチャート図である。
【図１５】この発明に係る異常時のフォルト信号発生タイミングチャート図である。
【図１６】この発明が適用されるハードディスク装置の一実施例を示す要部概略構造図である。
【図１７】この発明に係る磁気ディスクメモリ装置に設けられる書き込み回路の他の一実施例を示す回路図である。
【図１８】従来技術の一例を示すブロック図である。
【図１９】従来技術の動作の一例を説明するための波形図である。
【符号の説明】
Ｑ１〜Ｑ１４…トランジスタ、Ｍ１〜Ｍ１５…ＭＯＳＦＥＴ、Ｒ１〜Ｒ５，ＲＬ１〜ＲＬ３…抵抗、Ａ１，Ａ２…アンプ、ＬＳ１，ＬＳ２…レベルシフト回路、ＣＰ１，ＣＰ２…コンパレータ、Ｇ１〜Ｇ３…ゲート回路、ＦＦ…ラッチ回路、ＥＸ…排他的論理和回路、
ＨＤＶ…ヘッドドライバ、ＴＦＨ…書き込み回路、ＭＲＡＭＰ…読み出し回路、ＭＵＸ…マルチプレクサ、ＤＥＴ…異常検出回路、ＢＡＳ…バイアス回路、ＣＣＯＮＴ…チップコントロール回路、ＨＰＦ…ハイパスフィルタ、ＡＭＰ…アンプ、ＴＡ…温度検知回路、ＴＭＯＮ…温度モニタ、
１１…ライトドライバ、１２…ダミー回路、２１，２２…コンパレータ、２３…フィルタ、１４…電圧比較回路。
【図１】
2004241043.tif 000003
【図２】
2004241043.tif 000004
【図３】
2004241043.tif 000005
【図４】
2004241043.tif 000006
【図５】
2004241043.tif 000007
【図６】
2004241043.tif 000008
【図７】
2004241043.tif 000009
【図８】
2004241043.tif 000010
【図９】
2004241043.tif 000011
【図１０】
2004241043.tif 000012
【図１１】
2004241043.tif 000013
【図１２】
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【図１３】
2004241043.tif 000015
【図１４】
2004241043.tif 000016
【図１５】
2004241043.tif 000017
【図１６】
2004241043.tif 000018
【図１７】
2004241043.tif 000019
【図１８】
2004241043.tif 000020
【図１９】
2004241043.tif 000021