(57)【要約】【課題】本発明は従来の電流のアナログ拡散スペクトル変調を使用することによる欠点を除去し、三角形波形を容易に得ることができ、電圧制御が可能なＰＬＬ回路を提供することを目的とする。【解決手段】本発明のＰＬＬ回路１００は信号発生装置１１０とこの信号発生装置１１０に結合された拡散スペクトル変調装置１１２とを備えており、拡散スペクトル変調装置１１２は入力として制御電圧を受取ってその制御電圧に応答して信号発生装置１１０に拡散スペクトル制御電圧を供給する。１実施形態では、拡散スペクトル変調装置は少なくとも１つのセレクタを備え、このセレクタは拡散モードに対応する複数の電圧レベルおよび拡散スペクトル変調装置に対する拡散のパーセンテージを選択する。【選択図】　　図１
2004007642.tif 000002
【特許請求の範囲】
【請求項１】
信号発生装置と、
この信号発生装置に結合された拡散スペクトル変調装置とを具備し、前記拡散スペクトル変調装置は入力として制御電圧を受取ってその制御電圧に応答して前記信号発生装置に拡散スペクトル制御電圧を供給する位相ロックループ回路。
【請求項２】
前記拡散スペクトル変調装置は少なくとも１つのセレクタを具備し、前記少なくとも１つのセレクタは拡散モードに対応する複数の電圧レベルおよび前記拡散スペクトル変調装置に対する拡散のパーセンテージを選択するように構成されている請求項１記載の位相ロックループ回路。
【請求項３】
前記少なくとも１つのセレクタは、前記拡散スペクトル変調装置に対する高い電圧、低い電圧、および基準電圧を選択するように構成されている請求項２記載の位相ロックループ回路。
【請求項４】
前記少なくとも１つのセレクタは、ユーザモードにおける拡散スペクトル変調装置に対して高い電圧、低い電圧、および基準電圧を選択するように構成されている請求項３項記載の位相ロックループ回路。
【請求項５】
前記拡散スペクトル変調装置は、前記少なくとも１つのセレクタに結合された電圧分割器を備え、前記少なくとも１つのセレクタは複数のマルチプレクサを備え、前記電圧分割器は直列に結合された複数の抵抗器を備え、電圧分割器からの第１の複数のノードは前記複数のマルチプレクサの第１のマルチプレクサに結合され、電圧分割器からの第２の複数のノードは前記複数のマルチプレクサの第２のマルチプレクサに結合され、電圧分割器からの第３の複数のノードは前記複数のマルチプレクサの第３のマルチプレクサに結合されており、さらに、前記第１、第２および第３のマルチプレクサはそれぞれ高い電圧、低い電圧、および基準電圧を出力するように構成されている請求項３項記載の位相ロックループ回路。
【請求項６】
前記拡散スペクトル変調装置は、
電圧分割器に結合されたバッファと、
前記複数のマルチプレクサに結合された波形発生装置と、
前記複数のマルチプレクサおよびバッファに結合された電圧加算器と、
電圧加算器および波形発生装置に結合された電圧減算器とを備えている請求項５記載の位相ロックループ回路。
【請求項７】
前記波形発生装置は、
波形発生装置の出力ノードにおける電圧を高い電圧と比較する第１の比較装置と、
出力ノードにおける電圧を低い電圧と比較する第２の比較装置と、
前記第１および第２の比較装置に結合されているフリップフロップと、
前記フリップフロップの第１の出力ノードに結合された第１のスイッチと、
前記フリップフロップの第２の出力ノードに結合された第２のスイッチと、
第１のスイッチに結合されて出力ノードにおける電流を増加させるための第１の電流源と、
第２のスイッチに結合されて出力ノードからの電流をシンクするための第２の電流源とを具備している請求項６記載の位相ロックループ回路。
【請求項８】
前記波形発生装置は、異なった拡散レートを与えるようにプログラムされている請求項７記載の位相ロックループ回路。
【請求項９】
前記電圧加算器は演算増幅器を備え、前記電圧加算器は正の入力ノードにおいて基準電圧およびバッファの出力を受取り、基準電圧とバッファの出力との合計である電圧加算器出力を生成する請求項７記載の位相ロックループ回路。
【請求項１０】
前記電圧減算器は演算増幅器を備え、電圧減算器は前記電圧加算器の出力から波形発生装置の出力ノードにおける電圧を減算する請求項９項記載の位相ロックループ回路。
【請求項１１】
さらに、検出器と、
この検出器および拡散スペクトル変調装置に結合されたチャージポンプフィルタと、
チャージポンプフィルタおよび拡散スペクトル変調装置に結合されたループフィルタと、
信号発生装置と検出器の第１の入力ノードとに結合された第１の分割器と、
検出器の第２の入力ノードに結合された第２の分割器と、
信号発生装置に結合された第３の分割器とを具備し、
第１の分割器は信号発生装置から信号発生装置出力信号を受取り、検出器の第１の入力ノードに第１の入力信号を供給し、
第２の分割器は基準クロック信号を受取り、検出器の第２の入力ノードに第２の入力信号を供給し、
第３の分割器は信号発生装置から信号発生装置出力信号を受取り、検出器の第１の入力ノードに第１の入力信号を供給し、基準クロック信号を受取り、出力クロック信号を出力させるように構成されている請求項１記載の位相ロックループ回路。
【請求項１２】
前記拡散スペクトル変調装置は波形発生装置を備えている請求項１記載の位相ロックループ回路。
【請求項１３】
前記波形発生装置は、
波形発生装置の出力ノードにおける電圧を高い電圧と比較する第１の比較装置と、
出力ノードにおける電圧を低い電圧と比較する第２の比較装置と、
前記第１および第２の比較装置に結合されているフリップフロップと、
このフリップフロップの第１の出力ノードに結合された第１のスイッチと、
フリップフロップの第２の出力ノードに結合された第２のスイッチと、
第１のスイッチに結合されて出力ノードにおける電流を増加させるための第１の電流源と、
第２のスイッチに結合されて出力ノードからの電流をシンクするための第２の電流源とを具備している請求項１２記載の位相ロックループ回路。
【請求項１４】
拡散スペクトル変調装置はさらに、
波形発生装置に結合された電圧減算器と、
電圧減算器に結合された電圧加算器とを具備している請求項１２項記載の位相ロックループ回路。
【請求項１５】
プログラム可能な論理装置と請求項１記載の位相ロックループ回路とを具備しているデジタルシステム。
【請求項１６】
請求項１記載の位相ロックループ回路を具備しているプログラム可能な論理装置。
【請求項１７】
拡散スペクトル変調装置を具備している位相ロックループ回路において、
拡散スペクトル変調装置は電圧分割器とこの電圧分割器に結合されているセレクタとを備え、セレクタは拡散レートに対応する複数の電圧および拡散スペクトル変調装置に対する拡散のパーセンテージを選択するように構成されている位相ロックループ回路。
【請求項１８】
セレクタは複数のマルチプレクサを備え、複数のマルチプレクサの第１のマルチプレクサは高い電圧を選択し、複数のマルチプレクサの第２のマルチプレクサは低い電圧を選択し、複数のマルチプレクサの第３のマルチプレクサは基準電圧を選択するように構成されている請求項１７項記載の位相ロックループ回路。
【請求項１９】
前記電圧分割器は直列に結合された複数の抵抗器を備えている請求項１８項記載の位相ロックループ回路。
【請求項２０】
前記拡散スペクトル変調装置はさらに、
電圧分割器に結合されたバッファと、
セレクタに結合され、入力として高い電圧および低い電圧を受取り、出力ノードにおいて波形発生装置出力を生成する波形発生装置と、
バッファおよびセレクタに結合された電圧加算器と、
波形発生装置に結合された電圧減算器とを具備し、
前記電圧加算器はセレクタから基準電圧を受取り、バッファから制御電圧のバッファされたバージョンを受取り、基準電圧と制御電圧のバッファされたバージョンとの合計である電圧加算器出力電圧を出力するように構成され、
前記電圧減算器は波形発生装置出力および電圧加算器出力を受取り、電圧加算器出力から波形発生装置出力を減算して出力として拡散スペクトル制御電圧を生成するように構成されはている請求項１９記載の位相ロックループ回路。
【請求項２１】
前記波形発生装置は、
波形発生装置の出力電圧を高い電圧と比較する第１の比較装置と、
波形発生装置の出力電圧を低い電圧と比較する第２の比較装置と、
前記第１および第２の比較装置に結合されているフリップフロップと、
このフリップフロップの第１の出力ノードに結合された第１のスイッチと、
前記フリップフロップの第２の出力ノードに結合された第２のスイッチとを具備し、
第１のスイッチは波形発生装置の出力ノードにおける電流を増加させるために第１の電流源に結合され、
第２のスイッチは波形発生装置の出力ノードからの電流をシンクするために第２の電流源に結合されている請求項２０記載の位相ロックループ回路。
【請求項２２】
前記電圧加算器は演算増幅器を備え、前記電圧加算器は非反転入力端子において基準電圧およびバッファの出力を受取り、
さらに、前記電圧減算器は演算増幅器を備え、電圧減算器は反転入力端子において波形発生装置の出力を受取り、非反転入力端子において電圧加算器出力を受取るように構成されている請求項２１記載の位相ロックループ回路。
【請求項２３】
さらに、検出器と、
この検出器と拡散スペクトル変調装置とに結合されたチャージポンプフィルタと、
チャージポンプと拡散スペクトル変調装置とに結合されたループフィルタと、
信号発生装置と検出器の第１の入力ノードとに結合された第１の分割器と、
検出器の第２の入力ノードに結合された第２の分割器と、
信号発生装置に結合された第３の分割器とを具備し、
第１の分割器は信号発生装置から信号発生装置出力信号を受取り、検出器の第１の入力ノードに第１の入力信号を供給し、
第２の分割器は基準クロック信号を受取り、検出器の第２の入力ノードに第２の入力信号を供給し、
第３の分割器は信号発生装置から信号発生装置出力信号を受取り、出力クロック信号を出力するように構成されている請求項２０記載の位相ロックループ回路方法。
【請求項２４】
プログラム可能な論理装置と請求項２０記載の位相ロックループ回路とを具備しているデジタルシステム方法。
【請求項２５】
請求項２０記載の位相ロックループ回路を具備しているプログラム可能な論理装置方法。
【請求項２６】
アナログ電圧で制御された拡散スペクトル変調装置を使用して制御電圧を拡散して拡散スペクトル制御電圧を出力し、
この拡散スペクトル制御電圧に応答して出力クロック電圧を生成する出力クロック信号の生成方法。
【請求項２７】
制御電圧を分割して複数の電圧レベルを生成し、
その複数の電圧レベルから高い電圧、低い電圧および基準電圧を選択し、
高い電圧および低い電圧に応答して電圧波形を生成し、
前記基準電圧を制御電圧のバッファされたバージョンと加算して合計電圧を生成し、
この合計電圧から電圧波形を減算して拡散スペクトル制御電圧を生成する請求項２６項記載の方法。
【請求項２８】
フィードバッククロック信号を基準クロック信号と比較して制御電圧を生成する請求項２７項記載の方法。
【請求項２９】
高い電圧および低い電圧に応答して電圧波形を生成し、
基準電圧を制御電圧と加算することによって合計電圧を生成し、
この合計電圧から電圧波形を減算することによって拡散スペクトル制御電圧を生成する請求項２６記載の方法。
【請求項３０】
制御電圧を拡散させる手段と、
出力クロック信号を発生させる手段とを具備し、
前記拡散させる手段は、アナログ電圧で制御された拡散スペクトル変調装置を使用して拡散スペクトル制御電圧を出力し、
前記出力クロック信号を発生させる手段は、拡散スペクトル制御電圧に応答して出力クロック信号を出力するように構成されている位相ロックループ。
【請求項３１】
前記拡散させる手段は、
制御電圧を分割して複数の電圧レベルを生成する手段と、
この制御電圧を分割する手段に結合されて前記複数の電圧レベル中から高い電圧、低い電圧および基準電圧を選択する選択手段と、
選択手段に結合されて高い電圧および低い電圧に応答して電圧波形を生成する電圧波形生成手段と、
選択手段に結合されて基準電圧を制御電圧のバッファされたバージョンと加算して合計電圧を生成する加算手段と、
前記加算手段および電圧波形生成手段に結合されて前記合計電圧から電圧波形を減算して拡散スペクトル制御電圧を生成する減算手段とを具備している請求項３０記載の位相ロックループ。
【請求項３２】
さらに、電圧波形生成手段および拡散手段に結合されてフィードバッククロック信号を基準クロック信号と比較して制御電圧を生成する比較手段を備えている請求項３１記載の位相ロックループ。
【請求項３３】
高い電圧および低い電圧に応答して電圧波形を生成する電圧波形生成手段と、
基準電圧を制御電圧と加算して合計電圧を生成する加算手段と、
前記加算手段および電圧波形生成手段に結合されて前記合計電圧から電圧波形を減算して拡散スペクトル制御電圧を生成する減算手段とを具備している請求項３０記載の位相ロックループ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は電子回路、特に電子回路で使用される位相ロックループおよび遅延ロックループ回路に関する。
【０００２】
【発明の参考とする文献】
本出願は２００１年５月６日出願の米国特許出願第６０／２８９，２６８号明細書（発明の名称“Ｐｒｏｇｒａｍｍａｂｌｅ　Ｌｏｏｐ　Ｂａｎｄｗｉｄｔｈ　Ｉｎ　Ｐｈａｓｅ　Ｌｏｃｋｅｄ　Ｌｏｏｐ　（ＰＬＬ）　Ｃｉｒｃｕｉｔ”）および米国特許第０６／２８９，２４５号明細書（発明の名称“Ｐｈａｓｅ　Ｌｏｃｋｅｄ　Ｌｏｏｐ　（ＰＬＬ）　Ａｎｄ　Ｄｅｌａｙ　Ｌｏｃｋ　Ｌｏｏｐ　（ＤＬＬ）　Ｃｏｕｎｔｅｒ　Ａｎｄ　Ｄｅｌａｙ　Ｅｌｅｍｅｎｔ　Ｐｒｏｇｒａｍｍｉｎｇ　Ｉｎ　Ｕｓｅｒ　Ｍｏｄｅ”）の利点を請求している。
【０００３】
本出願は（１）２０００年５月３日出願のＧｒｅｇｏｒｙ　Ｗ．　ＳｔａｒｒとＷａｎｌｉ　Ｃｈａｎｇの米国特許出願第１０／１３８，５９５号明細書（発明の名称“Ｐｒｏｇｒａｍｍａｂｌｅ　Ｌｏｏｐ　Ｂａｎｄｗｉｄｔｈ　Ｉｎ　Ｐｈａｓｅ　Ｌｏｃｋｅｄ　Ｌｏｏｐ　（ＰＬＬ）　Ｃｉｒｃｕｉｔ”）と、（２）２００２年５月３日出願のＧｒｅｇｏｒｙ　Ｗ．　ＳｔａｒｒとＹｅｎ−Ｈｓｉａｎｇ　ＣｈａｎｇとＥｄｗａｒｄ　Ｐ．　Ａｕｎｇの米国特許出願第１０／１３８，６００号明細書（発明の名称“Ｐｈａｓｅ　Ｌｏｃｋｅｄ　Ｌｏｏｐ　（ＰＬＬ）　Ａｎｄ　Ｄｅｌａｙ　Ｌｏｃｋ　Ｌｏｏｐ　（ＤＬＬ）　Ｃｏｕｎｔｅｒ　Ａｎｄ　Ｄｅｌａｙ　Ｅｌｅｍｅｎｔ　Ｐｒｏｇｒａｍｍｉｎｇ　Ｉｎ　Ｕｓｅｒ　Ｍｏｄｅ”）および、（３）２００２年５月３日出願のＷａｎｌｉ　ＣｈａｎｇとＧｒｅｇｏｒｙ　Ｗ．　Ｓｔａｒｒの米国特許出願第１０／１３８，６８５号明細書（発明の名称“Ｐｒｏｇｒａｍｍａｂｌｅ　Ｃｕｒｒｅｎｔ　Ｒｅｆｅｒｅｎｃｅ　Ｃｉｒｃｕｉｔ”）と同時に出願されたものであり、これらの出願はここで参考文献とされている。
【０００４】
【従来の技術】
消費者および市販の電子装置はＦＣＣ電磁放射標準方式を満たさなければならない。ＰＬＬ回路も他の電子回路のように、ＦＣＣ標準方式を満たさなければならない電磁放射を発生する。幾つかの既存のシステムでは、これは高価で重い遮蔽体を付加することにより実現される。他の既存のシステムでは、クロック信号がほぼ中心周波数を中心として制御される方法により変調される周波数を有するデジタル拡散スペクトル技術を実行することにより実現されている。前述したように、遮蔽技術は高価で物理的に重い。他方で、デジタル拡散スペクトル技術は、１組の予め定められた値にカウンタ（分割器）を設定し、第２の組の予め定められた値にカウンタ設定を変更して、予め定められた周波数変調を実現することを含んでいるので、頑強である。
【０００５】
【発明が解決しようとする課題】
別の既存のシステムは電流のアナログ拡散スペクトル変調を使用する。電流変調を使用することには多くの欠点がある。その１つは、電流変調で三角形波形を生成することが困難であることである。第２に、電流変調の出力が電圧制御発振器を制御するのに最も所望のパラメータではない電流であることである。
【０００６】
本発明は既存の電流基準回路のこのおよびその他の欠点を解決する。
【０００７】
【課題を解決するための手段】
本発明は位相ロックループ中で制御電圧を変調するアナログ方法を使用する。本発明のアナログ方法の１つの特徴は、既存のデジタル方法とは異なって、特別な予め定められた値にカウンタをリセットすることに頼らずにさらに制御された変調を行うことである。したがって、アナログ方法は変調からカウンタを切り離しし、さらにフレキシブルな変調方式を与える。本発明の拡散スペクトル変調装置の１つの特徴は拡散モード（即ち拡散のタイプ）と拡散スペクトル変調装置により行われた拡散のパーセンテージを容易に変更することを可能にする。本発明の拡散スペクトル変調装置の別の特徴は、高周波数スプールを減少するために含まれることのできる付加的な濾波を行うことである。別の特徴では、本発明の拡散スペクトル変調装置はプロセス、供給電圧および、温度とは無関係に拡散スペクトル変調を行うことができる。
【０００８】
本発明はＰＬＬ回路を含んでいる。１実施形態では、本発明のＰＬＬ回路は、信号発生装置と、この信号発生装置に結合された拡散スペクトル変調装置とを含んでおり、拡散スペクトル変調装置は入力として制御電圧を受取ってその制御電圧に応答して信号発生装置に拡散スペクトル制御電圧を提供する。１実施形態では、拡散スペクトル変調装置は少なくとも１つのセレクタを含み、この少なくとも１つのセレクタは拡散モードに対応する複数の電圧レベルおよび拡散スペクトル変調装置に対する拡散のパーセンテージを選択する。
【０００９】
１実施形態では、位相ロックループ回路は拡散スペクトル変調装置を含んでおり、ここで拡散スペクトル変調装置は電圧分割器と、その電圧分割器に結合されたセレクタを含んでおり、セレクタは拡散レートに対応する複数の電圧および拡散スペクトル変調装置に対する拡散のパーセンテージを選択する。１実施形態では、セレクタは複数のマルチプレクサを含んでおり、複数のマルチプレクサの第１のマルチプレクサは高い電圧を選択し、複数のマルチプレクサの第２のマルチプレクサは低い電圧を選択し、複数のマルチプレクサの第３のマルチプレクサは基準電圧を選択する。
【００１０】
【発明の実施の形態】
本発明を図面を参照して、以下さらに詳細に説明する。
本発明はアナログ拡散スペクトル変調装置を有するＰＬＬ回路を含んでいる。以下の説明は当業者が本発明を行い使用することを可能にするために与えられ、特定の応用およびその要求の文脈で与えられている。示されている実施形態に対する種々の変形は当業者に容易に明白であり、ここで規定されている一般原理は本発明の技術的範囲を逸脱せずに他の実施形態および応用に適用されてもよい。したがって本発明は、示されている実施形態に限定されることを意図せず、ここで説明する原理および特徴と一貫した最も広い範囲に従う。
【００１１】
本発明はＰＬＬ回路を参照して主に説明され請求される。しかしながら、ＰＬＬおよび遅延ロックループ（ＤＬＬ）回路はここでは交換可能に使用されることに注意すべきである。それ故、説明または特許請求の範囲におけるここでのＰＬＬ回路の参照はＰＬＬ回路に限定されず、ＤＬＬ回路も同様に含んでいる。
【００１２】
図１は本発明のＰＬＬ回路１００の１実施形態のブロック図である。図１では、ＰＬＬ回路１００は位相周波数検出器（ＰＦＤ）１０５と、プログラム可能な電流基準回路を有するチャージポンプ（ＣＰ）１１０と、アナログ拡散スペクトル変調装置１１２と、選択可能な帯域幅を有するループフィルタ１１５と、電圧制御発振器（ＶＣＯ）１２０と、カウンタＮ　１２５と、カウンタＭ　１３０と、カウンタＯ　１３５とを含んでいる。
【００１３】
図１では、シフトレジスタ１２７、１３２、１５２、１３７も示されており、１実施形態ではＤタイプのフリップフロップを含んでいる。シフトレジスタ１２７、１３２、１３７はカウンタＮ　１２５、カウンタＭ　１３０、カウンタＯ　１３５にそれぞれ結合されている。１実施形態では、シフトレジスタ１５２はＣＰ１１０、ループフィルタ１１５、拡散スペクトル変調装置１１２に結合されている。１実施形態では、シフトレジスタ１５２はＣＰ１１０の対応するホールドレジスタ、ループフィルタ１１５、拡散スペクトル変調装置１１２に結合されている。
【００１４】
選択可能な帯域幅を有するループフィルタ１１５はここではプログラム可能な帯域幅を有するループフィルタ（またはプログラム可能な帯域幅のループフィルタ）または可変の帯域幅を有するループフィルタ（または可変帯域幅のループフィルタ）と呼ばれる。プログラム可能な帯域幅を有するループフィルタ１１５はＰＬＬ回路の開ループ帯域幅の実効的なシフトを可能にする。１実施形態では、ループフィルタ１１５の帯域幅はシフトレジスタ１５２を使用してユーザモードでプログラム可能である。本出願と同時出願でここで参考文献とされているＧｒｅｇｏｒｙ　Ｗ．ＳｔａｒｒとＷａｎｌｉ　Ｃｈａｎｇの米国特許出願第１０／１３８，５９５号明細書（発明の名称“Ｐｒｏｇｒａｍｍａｂｌｅ　Ｌｏｏｐ　Ｂａｎｄｗｉｄｔｈ　Ｉｎ　Ｐｈａｓｅ　Ｌｏｃｋｅｄ　Ｌｏｏｐ　（ＰＬＬ）　Ｃｉｒｃｕｉｔ”）はプログラム可能な帯域幅を有するこのようなループフィルタを記載している。
【００１５】
カウンタＮ、Ｍ、Ｏはまた分割器Ｎ、Ｍ、Ｏとも呼ばれる。各分割器Ｎ、Ｍ、Ｏの出力はそれぞれＮ、Ｍ、Ｏにより分割されたそれぞれの入力に等しい。１実施形態では、各Ｎ、Ｍ、Ｏは整数である。別の実施形態では、各Ｎ、Ｍ、Ｏは整数ではない。１実施形態では、各Ｎ、Ｍ、Ｏは１に等しい。別の実施形態ではＰＬＬは１以上の分割器Ｎ、Ｍ、Ｏをもたない。１実施形態では各カウンタＮ、Ｍ、Ｏとそれらの関連する遅延はユーザモードでプログラムされてもよく、即ちそれらのカウントと遅延設定はユーザモードでプログラムされてもよい。本出願と同時出願でここで参考文献とされているＧｒｅｇｏｒｙ　Ｗ．　ＳｔａｒｒとＹｅｎ−Ｈｓｉａｎｇ　ＣｈａｎｇとＥｄｗａｒｄ　Ｐ．　Ａｕｎｇの米国特許出願第１０／１３８，６００号明細書（発明の名称“Ｐｈａｓｅ　Ｌｏｃｋｅｄ　Ｌｏｏｐ　（ＰＬＬ）　Ａｎｄ　Ｄｅｌａｙ　Ｌｏｃｋ　Ｌｏｏｐ　（ＤＬＬ）　Ｃｏｕｎｔｅｒ　Ａｎｄ　Ｄｅｌａｙ　Ｅｌｅｍｅｎｔ　Ｐｒｏｇｒａｍｍｉｎｇ　Ｉｎ　Ｕｓｅｒ　Ｍｏｄｅ”）はこのようなカウンタを記載している。
【００１６】
１実施形態では、プログラム可能な電流基準回路を有するＣＰ１１０はシフトレジスタ１５２を使用してユーザモードでプログラム可能である。プログラム可能な電流基準回路を有するＣＰ１１０は本出願と同時出願でここで参考文献とされているＷａｎｌｉ　ＣｈａｎｇとＧｒｅｇｏｒｙ　Ｗ．　Ｓｔａｒｒの米国特許出願第１０／１３８，６８５号明細書（発明の名称“Ｐｒｏｇｒａｍｍａｂｌｅ　Ｃｕｒｒｅｎｔ　Ｒｅｆｅｒｅｎｃｅ　Ｃｉｒｃｕｉｔ”）でさらに詳細に説明されている。別の実施形態では、プログラム可能な電流基準回路をもたないが通常の電流基準回路を有するＣＰが本発明のＰＬＬ回路１００で使用されてもよい。
【００１７】
ＰＦＤ１０５はフィードバッククロック信号を、基準クロック信号の分割されたバージョン、即ち基準クロック回路が分割器Ｎ　１２５を通過した後と比較する。ＰＦＤ１０５により比較される２つの信号間の差に応じて（即ちＶＣＯ１２０が高いまたは低い周波数で動作する必要があるか否かに基づいて）アップまたはダウン信号がチャージポンプ１１０に与えられる。それに応答して、チャージポンプ１１０はループフィルタ１１５に与えられる電流を増加するか、ループフィルタ１１５の電流を減少させる。結果として、高いまたは低い制御電圧（ＶＣＴＲＬ）が拡散スペクトル変調装置１１２に与えられる。拡散スペクトル変調装置１１２は制御電圧ＳＳ（ＶＣＴＲＬ＿ＳＳ）、拡散スペクトル制御電圧を生成するために制御電圧を拡散スペクトル変調する。ＶＣＯ１２０は信号（例えば波形）を発生し、その周波数は制御電圧（厳密には制御電圧ＳＳ）に基づいている。
【００１８】
図２は本発明のアナログ拡散スペクトル変調装置１１２の回路図である。アナログ拡散スペクトル変調装置１１２はバッファ２１０、電圧レベルセレクタ２２０、波形発生装置２４０、電圧加算器２６０、電圧減算器２７０を具備している。バッファ２１０は電圧レベルセレクタ２２０と電圧加算器２６０に結合されている。電圧レベルセレクタ２２０はその後波形発生装置２４０と電圧加算器２６０に結合されている。波形発生装置２４０と電圧加算器２６０は両者とも電圧減算器２７０に結合されている。
【００１９】
バッファ２１０は増幅器２１１を具備し、これは１実施形態では、利得が１の演算増幅器である。バッファ２１０は制御電圧の過剰な負荷を防止することを目的とする（しかしながら、１実施形態ではバッファ２１０はアナログ拡散スペクトル変調装置１１２から除外されることに注意する）。増幅器２１１のマイナス（または反転）入力端子は増幅器２１１の出力端子に結合されている。制御電圧は増幅器２１１のプラス（または非反転）入力端子への入力である。増幅器２１１の出力はＶＡ　である。増幅器２１１が利得１を有する１実施形態では、ＶＡ　は単にＶＣＴＲＬのバッファされたバージョンである。したがって以下はＶＡ　とＶＣＴＲＬ間の関係を保持する。　　ＶＡ　＝ＶＣＴＲＬ　　（式１）
電圧レベルセレクタ２２０は電圧分割器２２１とマルチプレクサ２２２、２２３、２２４を具備している。電圧分割器２２１は１連の直列抵抗、厳密には抵抗２３０、２３２、２３４、２３６、２３８を有する抵抗ネットワークを具備している。ノード２３１は抵抗２３０と２３２の間にある。ノード２３３は抵抗２３２と２３４との間にある。ノード２３５は抵抗２３４と２３６との間にある。ノード２３７は抵抗２３６と２３８との間にある。電圧分割器２２１は電圧ＶＡ　を分割する。したがって、ノード２３１、２３３、２３５、２３７の電圧は漸進的に低くなる。さらにノード２３１、２３３、２３５、２３７の各電圧はＶＡ　よりも低い。
【００２０】
ノード２３１、２３３、２３５の電圧はマルチプレクサ２２２への入力として使用される。ノード２３３、２３５、２３７の電圧はマルチプレクサ２２３への入力として使用される。ノード２３１、２３３、２３５、２３７の電圧はマルチプレクサ２２４への入力として使用される。各マルチプレクサ２２２、２２３、２２４は出力としてその入力の１つを選択する。その選択はマルチプレクサ２２２、２２３、２２４へ与えられる選択（ＳＥＬ）信号に応答して行われる。１実施形態では、選択はシフトレジスタ１５２を使用してユーザモードで行われてもよい。マルチプレクサ２２２、２２３、２２４の出力はＶＨ　、ＶＬ　、ＶＲＥＦ　である。以下はＶＨ　、ＶＬ　、ＶＲＥＦ　をＶＣＴＲＬと関連する式である。
ＶＨ　＝ＡＶＣＴＲＬ　　（式２）
ＶＬ　＝ＢＶＣＴＲＬ　　（式３）
ＶＲＥＦ　＝ＣＶＣＴＲＬ　　（式４）
ここでＡは１よりも小さく、ＢはＡよりも小さく１よりも小さく、Ｃは１よりも小さい。
【００２１】
Ａ、Ｂ、Ｃの値はそれぞれ抵抗２３０、２３２、２３４、２３６、２３８の抵抗に依存している。さらに、それらの値は出力されるように選択されるマルチプレクサ２２２、２２３、２２４への入力信号に依存している。電圧ＶＨ　、ＶＬ　、ＶＲＥＦ　は拡散モードと変調範囲（即ち拡散のパーセンテージ）を決定する。したがって、電圧分割器２２１はマルチプレクサ２２２、２２３、２２４およびＳＥＬ信号と組合わせて、拡散モード、変調範囲（即ち拡散のパーセンテージ）、および基準電圧を設定する。ＳＥＬ信号の変化は電圧ＶＨ　、ＶＬ　、ＶＲＥＦ　と、拡散モードおよび拡散のパーセンテージの変更を可能にすることに注意する。１実施形態では、ＳＥＬ信号は所望の拡散モードおよび拡散のパーセンテージを実現するためにユーザにより選択される。１実施形態では、この選択はシフトレジスタ１５２を使用してユーザモードで行われてもよい。
【００２２】
図２で示されている実施形態では、電圧分割器２２１には５個の抵抗が存在している。別の実施形態では異なる数のレジスタが電圧分割器２２１中に存在してもよい。例えば電圧分割器２２１に５個よりも多数の抵抗が存在してもよい。電圧分割器２２１中にさらに多くの抵抗が存在することはマルチプレクサ２２２、２２３、２２４が選択する多数の電圧レベルを提供する。これは電圧ＶＨ　、ＶＬ　、ＶＲＥＦ　と、拡散モードおよび拡散のパーセンテージの選択で多数の選択肢を与えるので、アナログ拡散スペクトル変調装置１１２の構成（またはプログラミング）にさらに大きなフレキシブル性を与える。
【００２３】
波形発生装置２４０は入力として電圧ＶＨ　、ＶＬ　を受信し、出力としてノード２４１において電圧波形ＶＴＲＩ　（これは１実施形態では三角形の電圧波形である）を提供する。波形発生装置２４０は比較装置２４２、２４３と、セットリセットフリップフロップ２４４と、スイッチ２４５、２４６と、電流源２４７、２４８と、キャパシタＣＬＯＡＤ２４９とを具備している。
【００２４】
比較装置２４２は（比較装置２４２の反転入力端子で受信された）ＶＨ　を（比較装置２４２の非反転入力端子で受信された）ＶＴＲＩ　と比較し、出力をセットリセットフリップフロップ２４４のリセット（Ｒ）入力端子へ与える。したがって、比較装置２４２はＶＴＲＩ　がＶＨ　よりも大きいときセットリセットフリップフロップ２４４のリセット入力端子に高い出力を提供する。同様に、比較装置２４２はＶＴＲＩ　がＶＨ　以下であるときセットリセットフリップフロップ２４４のリセット入力端子に低い出力を提供する。
【００２５】
比較装置２４３は（比較装置２４３の非反転入力端子で受信された）ＶＬ　を（比較装置２４３の反転入力端子で受信された）ＶＴＲＩ　と比較し、出力をセットリセットフリップフロップ２４４のセット（Ｓ）入力端子へ与える。したがって、比較装置２４３はＶＬ　がＶＴＲＩ　よりも大きいときセットリセットフリップフロップ２４４のセット入力端子に高い出力を供給する。同様に、比較装置２４３はＶＴＲＩ　がＶＬ　以上のときセットリセットフリップフロップ２４４のセット入力端子に低い出力を提供する。
【００２６】
前述の式２および３では、ＶＨ　、ＶＬ　、ＢがＡよりも小さいと規定している。それ故、ＶＨ　はＶＬ　よりも大きい。結果として、任意の所定の時間では、ＶＴＲＩ　はＶＨ　よりも大きくなく、ＶＬ　よりも小さい。代わりに、ＶＴＲＩ　は通常、ＶＨ　とＶＬ　の間である。換言すると、ＶＨ　以下であり、ＶＬ　以上である。したがって、ほとんどの時間、両比較装置２４２と２４３の出力は低い。この状態下で、セットリセットフリップフロップの出力は変更されない。このように、スイッチ２４５と２４６の一方が閉じられ、他方が開かれ、電流はノード２４１から与えられるか、シンク（流出）される。
【００２７】
ノード２４１からの電流の供給または電流のシンクはキャパシタＣＬＯＡＤ２４９から電流を供給（またはチャージ）するか電流をシンクする（またはチャージ）ことを含んでいることに注意する。したがって、ノード２４１からの電流の供給または電流のシンクはここではキャパシタＣＬＯＡＤ２４９からの電流の供給（またはチャージ）または電流のシンク（またはチャージ）と交換可能に使用される。
【００２８】
電流がノード２４１へ供給されるならば、ＶＴＲＩ　は増加される。ＶＴＲＩ　がＶＨ　よりも大きいとき、比較装置２４２はセットリセットフリップフロップ２４４のリセット入力端子で高い出力を与える。さらに、ＶＴＲＩ　がＶＨ　よりも大きいとき、ＶＬ　よりも大きく、それ故セットリセットフリップフロップ２４４のセット入力端子への比較装置２４３の出力は低い。したがって、ＶＴＲＩ　がＶＨ　よりも大きいとき、端子Ｑは低く（または０に）リセットされる。結果としてスイッチ２４５は開かれ、スイッチ２４６は閉じられる。したがってノード２４１からの電流はスイッチ２４６と電流源２４８によりドレインされる。ノード２４１からのドレイン電流はＶＴＲＩ　を減少させる。ＶＴＲＩ　はそれがＶＬ　よりも小さくなるまで減少される。
【００２９】
ＶＴＲＩ　がＶＬ　よりも小さいとき、比較装置２４３はセットリセットフリップフロップ２４４のセット入力端子で高い出力を与える。さらに、ＶＴＲＩ　がＶＬ　よりも小さいとき、ＶＨ　よりも小さく、それ故セットリセットフリップフロップ２４４のリセット入力端子への比較装置２４２の出力は低い。したがって、ＶＴＲＩ　がＶＬ　よりも小さいとき、Ｑは高く（または１に）セットされる。結果として、スイッチ２４５は閉じられスイッチ２４６は開かれる。したがって電流はスイッチ２４５により電流源２４７からノード２４１へ与えられる。ノード２４１への電流の供給はＶＴＲＩ　を増加させる。ＶＴＲＩ　はそれがＶＨ　よりも大きくなるまで増加される。
【００３０】
図２で示されている実施形態では、セットリセットフリップフロップ２４４は比較装置２４２と２４３の出力に基づいてスイッチ２４５と２４６の状態を決定するために使用される。別の実施形態では、セットリセットフリップフロップ２４４の代わりに幾つかの他のレジスタがセットリセットフリップフロップ２４４の機能を行うために使用されてもよい。例えば、別の実施形態では、Ｄタイプのフリップフロップがセットリセットフリップフロップ２４４の代わりに使用されてもよい。
【００３１】
１実施形態では、ＶＨ　は三角形の電圧波形の高い（または最高の）電圧（即ちＶＴＲＩ　　ｍａｘ　）であり、ＶＬ　は三角形の電圧波形の低い（または最低の）電圧（即ちＶＴＲＩ　　ｍｉｎ　）であり、ＶＲＥＦ　は三角形の電圧波形の基準またはベース電圧である。換言すると、以下はＶＨ　、ＶＬ　、ＶＴＲＩ　　ｍａｘ　、ＶＴＲＩ　　ｍｉｎ　間に存在する関係である。
ＶＴＲＩ　　ｍａｘ　＝ＶＨ　＝ＡＶＣＴＲＬ　　（式５）
ＶＴＲＩ　　ｍｉｎ　＝ＶＬ　＝ＢＶＣＴＲＬ　　（式６）
短い期間の時間ではＶＴＲＩ　　ｍａｘ　、ＶＴＲＩ　　ｍｉｎ　はそれぞれＶＨ　より上、ＶＬ　より下であることに注意する。前述したように、ＶＴＲＩ　がＶＨ　よりも大きいとき、Ｑは低く（または０に）リセットされる。結果として、スイッチ２４５が開かれ、スイッチ２４６は閉じられる。したがってノード２４１からの電流はスイッチ２４６と電流源２４８によりドレインされる。ノード２４１からドレインされる電流はＶＴＲＩ　を減少する。ＶＴＲＩ　はそれがＶＬ　よりも小さくなるまで減少される。同様に、前述したように、ＶＴＲＩ　がＶＬ　よりも小さいとき、Ｑは高く（または１に）セットされる。結果としてスイッチ２４５が閉じられ、スイッチ２４６は開かれている。したがって電流はスイッチ２４５により電流源２４７からノード２４１へ供給される。ノード２４１への電流の供給はＶＴＲＩ　を増加させる。ＶＴＲＩ　はそれがＶＨ　よりも大きくなるまで増加される。
【００３２】
１実施形態では、電流源２４７、２４８は異なる電流レベルを与えるためにプログラム可能である。１実施形態では、このプログラム能力はプログラム可能な電流基準回路と、電流源２４７、２４８との組合わせを使用して実現される。１実施形態では、電流源２４７、２４８はシフトレジスタ１５２を使用してユーザモードでプログラム可能である。前述したように、プログラム可能な電流基準回路はＷａｎｌｉ　ＣｈａｎｇとＧｒｅｇｏｒｙ　Ｗ．　Ｓｔａｒｒの米国特許出願第１０／１３８，６８５号明細書（発明の名称“Ｐｒｏｇｒａｍｍａｂｌｅ　Ｃｕｒｒｅｎｔ　Ｒｅｆｅｒｅｎｃｅ　Ｃｉｒｃｕｉｔ”）にさらに詳細に記載されており、この明細書は本出願と同時出願され、ここで参考文献とされている。
【００３３】
同様に、１実施形態では、キャパシタＣＬＯＡＤ２４９はプログラム可能である。１実施形態では、キャパシタはシフトレジスタ１５２を使用してユーザモードでプログラム可能である。プログラム可能なキャパシタはＧｒｅｇｏｒｙ　Ｗ．　ＳｔａｒｒとＷａｎｌｉ　Ｃｈａｎｇの米国特許出願第１０／１３８，５９５号明細書（発明の名称“Ｐｒｏｇｒａｍｍａｂｌｅ　Ｌｏｏｐ　Ｂａｎｄｗｉｄｔｈ　Ｉｎ　Ｐｈａｓｅ　Ｌｏｃｋｅｄ　Ｌｏｏｐ　（ＰＬＬ）　Ｃｉｒｃｕｉｔ”）に記載されており、この明細書は本出願と同時出願され、ここで参考文献とされている。
【００３４】
電流源２４７、２４８によりそれぞれ提供されシンクされる電流と、キャパシタＣＬＯＡＤ２４９のキャパシタンスはＶＴＲＩ　がＶＨ　まで増加されるかＶＬ　まで減少される速度を決定する。ＶＴＲＩ　がＶＨ　まで増加されるかＶＬ　まで減少される速度はＶＴＲＩ　の拡散レート（即ち２つの連続的なＶＴＲＩ　　ｍａｘ　またはＶＴＲＩ　　ｍｉｎ　との間の距離）を決定する。
【００３５】
電圧加算器２６０（または加算増幅器２６０）は（１実施形態では演算増幅器である）増幅器２６１および抵抗２６２、２６３、２６４、２６５を具備している。抵抗２６４は出力ノード２６６と、増幅器２６１の反転入力端子に結合されている。抵抗２６５は増幅器２６１の非反転入力端子と接地との間に結合されている。両抵抗２６２、２６３は増幅器２６１の非反転入力端子に結合されている。抵抗２６２はＶＲＥＦ　を出力するマルチプレクサ２２４の出力に結合されている。１実施形態では、マルチプレクサ２２４の出力と抵抗２６２との間に図２で示されているバッファ２２５等のバッファが存在する。バッファ２２５はマルチプレクサ２２４の負荷を阻止することを目的とする。同様に抵抗２６３はＶＡ　を出力する増幅器２１１の出力に結合されている。ＶＡ　とＶＲＥＦ　の両電圧がそれぞれ抵抗２６３、２６２を経て増幅器２６１の非反転入力端子に与えられるとき、増幅器２６１はＶＡ　とＶＲＥＦ　とを結合する。増幅器２６１の出力電圧ＶＢ　はＶＡ　とＶＲＥＦ　との和である。１実施形態では、抵抗２６２、２６３、２６４、２６５の抵抗はＶＢ　と、ＶＡ　とＶＲＥＦ　との和の間に利得１の係数が存在するように選択される。１実施形態では、抵抗２６２の抵抗は抵抗２６３の抵抗に等しい。同様に、抵抗２６４の抵抗は抵抗２６５の抵抗に等しい。別の実施形態では、幾つかの他の関係がこれらの抵抗間に存在してもよいことに注意すべきである。前述の式１と４を使用して、以下の式がＶＢ　に対して得られる。
ＶＢ　＝ＶＡ　＋ＶＲＥＦ　＝ＶＣＴＲＬ＋ＣＶＣＴＲＬ＝ＶＣＴＲＬ（１＋Ｃ）　　（式７）
電圧減算器２７０（または差増幅器２７０）は（１実施形態では演算増幅器である）増幅器２７１と抵抗２７２、２７３、２７４、２７５を具備している。抵抗２７４は出力ノード２７６と、増幅器２７１の反転入力端子とに結合されている。抵抗２７５は増幅器２７１の非反転入力端子と接地点との間に結合されている。抵抗２７２は（電圧ＶＴＲＩ　を与える）ノード２４１と、増幅器２７１の反転入力端子とに結合されている。抵抗２７３は（電圧ＶＢ　を与える）増幅器２６１の出力ノード２６６と増幅器２７１の非反転入力端子に結合されている。電圧ＶＢ　とＶＴＲＩ　がぞれぞれ抵抗２７３と２７２を経てそれぞれ増幅器２７１の非反転および反転入力端子に与えられるとき、増幅器２７１はＶＢ　からＶＴＲＩ　を減算する。増幅器２７１の出力電圧ＶＣＴＲＬ　ＳＳはＶＢ　とＶＴＲＩ　の差である。１実施形態では、抵抗２７２、２７３、２７４、２７５の抵抗はＶＣＴＲＬ　ＳＳと、ＶＢ　とＶＴＲＩ　の差との間に利得１の係数が存在するように選択される。１実施形態では、抵抗２７３の抵抗は抵抗２７２の抵抗に等しい。同様に、抵抗２７５の抵抗は抵抗２７４の抵抗に等しい。さらに、抵抗２７２の抵抗は抵抗２７４の抵抗に等しい。別の実施形態では、幾つかの他の関係がこれらの抵抗間に存在してもよいことに注意すべきである。前述の式７を使用して、以下の式がＶＣＴＲＬ　ＳＳに対して得られる。
ＶＣＴＲＬ　ＳＳ＝ＶＢ　−ＶＴＲＩ　＝ＶＣＴＲＬ（１＋Ｃ）−ＶＴＲＩ　　（式８）
前述したように、１実施形態では、抵抗２７２、２７３、２７４、２７５の抵抗はＶＢ　と、ＶＡ　とＶＲＥＦ　の和との間に利得１の係数が存在するように選択される。同様に、１実施形態では、抵抗２７２、２７３、２７４、２７５の抵抗はＶＣＴＲＬ　ＳＳと、ＶＢ　とＶＴＲＩ　の差との間に利得１の係数が存在するように選択される。別の実施形態では、他の抵抗値が所望の１ではない利得係数を与えるように選択されてもよい。
【００３６】
１実施形態では、１以上の抵抗２３０、２３２、２３４、２３６、２３８、２６２、２６３、２６４、２６５、２７２、２７３、２７４、２７５はプログラム可能である。１実施形態では、これらの抵抗はシフトレジスタ１５２を使用してユーザモードでプログラム可能である。プログラム可能な抵抗はＧｒｅｇｏｒｙ　Ｗ．　ＳｔａｒｒとＷａｎｌｉ　Ｃｈａｎｇの米国特許出願第１０／１３８，５９５号明細書（発明の名称“Ｐｒｏｇｒａｍｍａｂｌｅ　Ｌｏｏｐ　Ｂａｎｄｗｉｄｔｈ　Ｉｎ　Ｐｈａｓｅ　Ｌｏｃｋｅｄ　Ｌｏｏｐ　（ＰＬＬ）　Ｃｉｒｃｕｉｔ”）に記載されており、この明細書は本出願と同時出願され、ここで参考文献とされている。これらの抵抗のプログラム能力は電圧セレクタ２２０のＳＥＬ信号を変更せずに、ＶＨ　、ＶＬ　、ＶＲＥＦ　の異なる電圧レベルを選択することを可能にする。拡散モードおよび拡散のパーセンテージの選択におけるより大きなフレキシブル性も可能にする。さらに、電圧加算器２６０と電圧減算器２７０の利得係数の選択においてより大きなフレキシブル性を可能にする。
【００３７】
１実施形態では、フィルタはＶＣＴＲＬの高周波数スプールを減少するためＶＣＴＲＬからＶＣＴＲＬ　ＳＳまでの電圧路中に付加されてもよい。このようなフィルタは例えば電圧加算器２６０および／または電圧減算器２７０を変更することにより加算されてもよい。例えば図２で示されているキャパシタ２６７等のキャパシタを電圧加算器２６０に付加すると、電圧加算器２６０はローパスフィルタとして動作する。同様に、図２で示されているキャパシタ２７７、２７８等のキャパシタを電圧減算器２７０に付加すると、電圧減算器２７０はローパスフィルタとして動作する。
【００３８】
式５、６、８を使用して、次式はＶＣＴＲＬの最大値（ＶＣＴＲＬ　ＳＳ　ｍａｘ　）とＶＣＴＲＬの最小値（ＶＣＴＲＬ　ＳＳ　ｍｉｎ　）に対して得られる。
【００３９】
2004007642.tif 000003
拡散スペクトル変調装置１１２は拡散モードの変更を可能にする。３つの典型的な拡散モード、即ち下方拡散、中央拡散、上方拡散が存在する。これらの３つのモードの例が以下の表１に要約されている。
表１．種々の拡散モードの例
拡散モード　　非拡散周波数　　％拡散　　最大周波数　　最小周波数
下方拡散　　　　１００ＭＨｚ　　　　０．５％　　１００ＭＨｚ　　　９９．５ＭＨｚ
中央拡散　　　　１００ＭＨｚ　　　　０．５％　１００．２５ＭＨｚ　　９９．７５ＭＨｚ
上方拡散　　　　１００ＭＨｚ　　　　０．５％　　１００．５ＭＨｚ　　　１００ＭＨｚ
表１では、各拡散モードは１００ＭＨｚの非拡散周波数と０．５％の拡散レートを有する。下方拡散の場合では、最大および最小周波数はそれぞれ１００ＭＨｚと９９．５ＭＨｚである。中央拡散の場合、最大および最小周波数はそれぞれ１００．２５ＭＨｚと９９．７５ＭＨｚである。上方変換の場合、最大および最小周波数はそれぞれ１００．５ＭＨｚと１００ＭＨｚである。
【００４０】
図３は図２で示されている幾つかの電圧の計算された電圧対時間のグラフである。図３のグラフはＶＢ　、ＶＡ　、ＶＣＴＲＬ　ＳＳ、ＶＨ　、ＶＴＲＩ　、ＶＬ　を表す波形３０５、３１０、３１５、３２０、３２５、３３０を含んでいる。図３では水平軸は時間を表している。時間単位と時間スケールの数は三角形の波形の拡散レート、即ち、三角形の波形の２つの連続的なピーク（最高値）が発生する間の距離または時間に基づいている。
【００４１】
本発明のＰＬＬ回路は多数のシステムで使用されることができる。例えば、ＰＬＬ回路はデジタルシステムで使用されてもよい。特に、ＰＬＬ回路はここで使用されるように複雑なＰＬＤ（ＣＰＬＤ）と呼ばれるプログラム可能な論理装置（ＰＬＤ）を具備するデジタルシステムで使用されてもよい。さらに、ＰＬＬ回路はＰＬＤで使用されてもよい。１実施形態では、ＰＬＬ回路はＰＬＤと同一のダイ／チップ上にある。ここで使用されるように、デジタルシステムは純粋なデジタルシステムに限定されることを意図しておらず、デジタルとアナログの両者のサブシステムを含んだハイブリッドシステムを含んでいる。したがって、本発明はここで説明したＰＬＬ回路を含むデジタルシステムを含んでいる。
【００４２】
本発明を特に図示の実施形態に関して特別に説明したが、種々の変更、変形、適合が本発明の説明に基づいて行われ、本発明の技術的範囲であることを意図することが認識されよう。本発明を最も実際的で好ましい実施形態と現在考えられている実施形態に関連して説明したが、本発明は説明した実施形態に限定されるものではなく、特許請求の範囲内に含まれる種々の変形と均等な装置をカバーすることが意図されていることが理解されるであろう。
【図面の簡単な説明】
【図１】本発明のＰＬＬ回路の１実施形態のブロック図。
【図２】本発明のアナログ拡散スペクトル変調装置の回路図。
【図３】図２で示されている幾つかの電圧の計算された電圧対時間のグラフ。
【図１】
2004007642.tif 000004
【図２】
2004007642.tif 000005
【図３】
2004007642.tif 000006