(57)【要約】【課題】バックゲート効果を抑制できる出力部の構造を有する電荷転送素子に関する。【解決手段】チャネル領域１２、チャネル領域１２に連続として配置された第１の素子領域１８と、第１の素子領域１８にソース領域及びドレイン領域が形成されたリセットトランジスタＴｒと、第２の素子領域５２と、第２の素子領域５２にソース領域Ｓｄ１及びドレイン領域Ｄｄ１が形成されると共に、ゲート電極がリセットトランジスタのソース領域と接続される第１のトランジスタＴｄ１とを備える固体撮像素子において、第１のトランジスタＴｄ１のソース領域Ｓｄ１とドレイン領域Ｄｄ１との間において、第２の素子領域５２の表面領域の実効的な不純物濃度が、第２の素子領域５２における半導体基板と第２の素子領域５２との境界領域の実効的な不純物濃度よりも低くすることによって上記課題を解決できる。【選択図】        図１
2004241638.tif 000002
【特許請求の範囲】
【請求項１】
一導電型の半導体基板の一主面に配置される逆導電型の半導体領域と、
前記半導体領域に一方向に延在して配置される一導電型のチャネル領域と、
前記半導体基板上に前記チャネル領域と交差して配置される複数の転送電極と、
前記半導体領域内で前記チャネル領域に連続して配置される容量と、
前記半導体領域内にソース及びドレインが配置され、ゲートが前記容量に接続される出力トランジスタと、を備え、
前記出力トランジスタが配置される前記半導体領域は、前記半導体基板の深さ方向の濃度プロファイルが前記半導体領域の中間位置で極大値を迎えることを特徴とする電荷転送素子。
【請求項２】
請求項１に記載の電荷転送素子において、
前記出力トランジスタが配置される前記半導体領域は、前記半導体基板の深さ方向に沿って、中間領域よりも表面領域で不純物濃度が低いことを特徴とする電荷転送素子。
【請求項３】
請求項１又は２に記載の電荷転送素子において、
前記出力トランジスタに直列接続される負荷トランジスタをさらに備え、
前記負荷トランジスタは、前記出力トランジスタが配置される前記半導体領域内に配置されることを特徴とする電荷転送素子。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電荷転送素子に関し、詳しくは、出力感度を向上させるための出力部構造に関する。
【０００２】
【従来の技術】
図７に、フレーム転送方式のＣＣＤ固体撮像素子の構成図を示す。フレーム転送方式のＣＣＤ固体撮像素子は、撮像部１０ｉ、蓄積部１０ｓ、水平転送部１０ｈ及び出力部１０ｄを含んでなる。撮像部ｉで生成された情報電荷は、ＣＣＤシフトレジスタである電荷転送素子によって蓄積部１０ｓに転送される。情報電荷は蓄積部１０ｓに保持されると共に、１行ずつ水平転送部１０ｈへ転送され、さらに、１画素ずつ水平転送部１０ｈから出力部１０ｄへ転送される。出力部１０ｄは１画素毎の情報電荷量を電圧値に変換し、その電圧値の変化がＣＣＤ出力とされる。
【０００３】
水平転送部１０ｈのチャネル領域の出力側には、情報電荷を一時的に蓄積するための容量を有するフローティングディフュージョン（容量）領域が設けられ、その容量に蓄積された電荷によって発生する電位の変動を出力信号として取り出す。出力信号の電位は、蓄積された情報電荷をフローティングディフュージョン領域の容量値で割った値となる。このフローティングディフュージョン領域の容量値を小さくすることによって固体撮像素子の出力感度を向上することができる。
【０００４】
図８は、出力部１０ｄの等価回路図である。また、図９は、水平転送部１０ｈ、出力部１０ｄの構造を示す平面図である。
【０００５】
出力部１０ｄは、図８に示すように、３つの出力トランジスタＴｄ１，Ｔｄ２，Ｔｄ３及び３つの負荷トランジスタＴａ１，Ｔａ２，Ｔａ３から基本的に構成される。出力トランジスタＴｄ１と負荷トランジスタＴａ１とは直列接続されて１段目のソースフォロワ回路を構成する。同様に、出力トランジスタＴｄ２と負荷トランジスタＴａ２及び出力トランジスタＴｄ３と負荷トランジスタＴａ３とが各々直列接続されて２段目及び３段目のソースフォロワ回路を構成する。
【０００６】
１段目のソースフォロワ回路における出力トランジスタＴｄ１のゲートは、フローティングディフュージョン領域ＦＤに接続される。１〜３段目のソースフォロワ回路は直列接続され、３段目のソースフォロワ回路における出力トランジスタＴｄ３のソースの電位が固体撮像素子の出力信号ＶＯＵＴとして取り出される。
【０００７】
水平転送部１０ｈのチャネル領域１２は、Ｎ型半導体基板にＰ型の不純物を拡散して半導体基板の一主面にに配置されたＰウェル１３内に形成される。ここで、Ｐウェル１３には、接地電位ＶＧＮＤが印加され、Ｎ型半導体基板には、５〜１０Ｖ程度の電位が印加される。
【０００８】
チャネル領域１２上のリセットトランジスタＴｒが形成される素子領域１８はチャネル領域１２に連続して形成される。リセットトランジスタＴｒのドレイン及びソースとなる領域にはＮ型の不純物が拡散され、それぞれがフローティングディフュージョン領域ＦＤ及びリセットドレイン領域ＲＤとなる。
【０００９】
チャネル領域１２上には、絶縁膜を挟んで複数の転送電極１４ａ，１４ｂが互いに平行に配列される。さらに、出力制御電極１６が転送電極１４ａ，１４ｂと平行に配置される。転送電極１４ａ，１４ｂには、転送クロックφＨが印加され、チャネル領域１２に沿って情報電荷が出力制御電極１６に向かって転送される。出力制御電極１６には、一定の出力制御電圧ＶＯＧが印加され、出力制御電極１６の下に形成されるチャネルを通じて情報電荷がフローティングディフュージョン領域ＦＤに出力される。
【００１０】
素子領域１８には、フローティングディフュージョン領域ＦＤ及びリセットドレイン領域ＲＤに跨るように絶縁膜を介してリセット電極２０が配置されてリセットトランジスタＴｒが形成される。また、フローティングディフュージョン領域ＦＤにはソース配線２２が接続され、リセットドレイン領域ＲＤにはドレイン配線２４が接続される。
【００１１】
出力制御電圧ＶＯＧによってフローティングディフュージョン領域ＦＤに出力された情報電荷は、フローティングディフュージョン領域ＦＤに蓄積されて電圧値に変換される。フローティングディフュージョン領域ＦＤの電圧値はソース配線２２によって取り出される。
【００１２】
また、ドレイン配線２４にドレイン電圧ＶＲＤを印加しておき、リセット電極２０にリセットクロックφＲを印加することによってリセットトランジスタＴｒをオンにし、フローティングディフュージョン領域ＦＤに蓄積された情報電荷を、リセットドレイン領域ＲＤを介して、ドレイン配線２４に排出することができる。
【００１３】
半導体基板上には１段目のソースフォロワ回路が形成される素子領域２６が素子領域１８から所定の距離をおいて設けられる。さらに、２段目のソースフォロワ回路が形成される素子領域２８及び３段目のソースフォロワ回路が形成される素子領域３０が他の素子領域と互いに所定の距離をおいて設けられる。
【００１４】
素子領域２６，２８，３０は、Ｎ型半導体基板の一主面にＰ型の不純物を拡散させたＰウェルで形成される。素子領域２６にはＮ型の不純物が拡散されて、出力トランジスタＴｄ１のドレイン領域Ｄｄ１とソース領域Ｓｄ１及び負荷トランジスタＴａ１のドレイン領域Ｄａ１とソース領域Ｓａ１とが形成される。同様に、素子領域２８，３０にもＮ型の不純物が拡散されて、ドレイン領域Ｄｄ２，Ｄａ２，Ｄｄ３，Ｄａ３及びソース領域Ｓｄ２，Ｓａ２，Ｓｄ３，Ｓａ３が形成される。
【００１５】
ソース配線２２は素子領域２６に向かって延伸され、絶縁膜を介してドレイン領域Ｄｄ１とソース領域Ｓｄ１とを跨ぐように配置される。これが、出力トランジスタＴｄ１のゲート電極となる。出力トランジスタＴｄ１のソース領域Ｓｄ１と負荷トランジスタＴａ１のドレイン領域Ｄａ１とはソース配線３２によって接続される。さらに、ソース配線３２は素子領域２８に向かって延伸され、絶縁膜を介してドレイン領域Ｄｄ２とソース領域Ｓｄ２とを跨ぐように配置される。これが、出力トランジスタＴｄ２のゲート電極となる。同様に、出力トランジスタＴｄ２のソース配線３４も配置され、ソース領域Ｓｄ２、ドレイン領域Ｄａ２及び出力トランジスタＴｄ３のゲート電極が接続される。ソース領域Ｓｄ３とドレイン領域Ｄａ３とはソース配線３６によって接続され、そのソース配線３６は固体撮像素子の出力信号ＶＯＵＴが取り出し配線となる。
【００１６】
負荷トランジスタＴａ１，Ｔａ２，Ｔａ３のドレイン領域Ｄａ１，Ｄａ２，Ｄａ３とソース領域Ｓａ１，Ｓａ２，Ｓａ３には絶縁膜を介してゲート電極３８が配置され、共通のゲート電位ＶＧＧが印加される。また、ドレイン領域Ｄｄ１，Ｄｄ２，Ｄｄ３はドレイン配線４０によって接続されて共通の電源電位ＶＤＤが印加され、ソース領域Ｓａ１，Ｓａ２，Ｓａ３は接地配線４２によって接続されて接地電位ＶＧＮＤに維持される。
【００１７】
【特許文献１】
特開２０００−９１５５７号公報
【００１８】
【発明が解決しようとする課題】
上記のような水平転送部１０ｈ、出力部１０ｄのような電荷転送素子の構成において、１段目の出力トランジスタＴｄ１における素子領域２６のＰウェルを接地電位ＶＧＮＤに固定すると、ソース配線３２の電位ＶＢＳの変動に伴って、数式（１）で表されるように、出力トランジスタＴｄ１の閾値電圧Ｖｔｈが変動するバックゲート効果が生ずる。このバックゲート効果は、出力トランジスタＴｄ１の利得の変動を引き起こす。その結果、例えば、固体撮像素子の出力が不安定となる問題が生ずる。
【００１９】
【数１】
2004241638.tif 000003
一方、バックゲート効果を抑制するために、出力トランジスタＴｄ１の素子領域２６のＰウェルとソース領域Ｓｄ１とを接続して同電位に固定する方法が考えられる。しかしながら、この方法では、Ｐウェル１３と素子領域２６のＰウェルとの間に電位差が生じて両領域間が短絡し易くなる。従って、両領域間の距離を短絡が生じない程度まで十分に広げなくてはならず、結果として固体撮像素子のサイズを大きくしてしまう問題がある。
【００２０】
また、短絡を防止するために両領域間の距離を大きくすると、フローティングディフュージョン領域ＦＤと出力トランジスタＴｄ１のゲートとを繋ぐソース配線２２が長くなり配線容量が増大する。その結果、ソース配線２２の配線容量とフローティングディフュージョン領域ＦＤの容量とが足し合わされ、同じ情報電荷を蓄積した場合における電位の変化が小さくなる。その結果、例えば、出力部１０ｄの利得が低下したり、固体撮像素子の動作速度が低下したりする問題を生ずる。
【００２１】
本発明は、上記従来技術の問題を鑑み、少なくとも上記課題の１つを解決すべく、出力部の構造を改良した電荷転送素子を提供することを目的とする。
【００２２】
【課題を解決するための手段】
上記課題を解決できる本発明は、一導電型の半導体基板の一主面に配置される逆導電型の半導体領域と、前記半導体領域に一方向に延在して配置される一導電型のチャネル領域と、前記半導体基板上に前記チャネル領域と交差して配置される複数の転送電極と、前記半導体領域内で前記チャネル領域に連続して配置される容量と、前記半導体領域内にソース及びドレインが配置され、ゲートが前記容量に接続される出力トランジスタと、を備え、前記出力トランジスタが配置される前記半導体領域は、前記半導体基板の深さ方向の濃度プロファイルが前記半導体領域の中間位置で極大値を迎えることを特徴とする。
【００２３】
このとき、前記出力トランジスタが配置される前記半導体領域は、前記半導体基板の深さ方向に沿って、中間領域よりも表面領域で不純物濃度が低いことが好適である。
【００２４】
さらに、前記出力トランジスタに直列接続される負荷トランジスタを備え、前記負荷トランジスタは、前記出力トランジスタが配置される前記半導体領域内に配置されることも好適である。
【００２５】
【発明の実施の形態】
本発明の実施の形態における電荷転送素子は固体撮像素子に含まれる。以下に、図を参照して詳細に説明する。
【００２６】
＜固体撮像素子の構成＞
本発明の実施の形態における固体撮像素子は、図７に示した、フレーム転送方式のＣＣＤ固体撮像素子と同様の構成を備える。
【００２７】
図２に、本実施の形態の固体撮像素子における出力部１０ｄの等価回路を示す。出力部１０ｄは、従来技術と同様に、３つの出力トランジスタＴｄ１，Ｔｄ２，Ｔｄ３及び３つの負荷トランジスタＴａ１，Ｔａ２，Ｔａ３から基本的に構成される３段に直列接続されたソースフォロワ回路を含んでなる。
【００２８】
図１は、出力部１０ｄの構造を示す平面図である。水平転送部１０ｈのチャネル領域１２は、Ｎ型半導体基板の一主面にＰ型の不純物を拡散したＰウェル５０内に形成される。Ｐウェル５０は、撮像部１０ｉ、蓄積部１０ｓが形成されるＰウェルと連続して形成されており、接地電位ＶＧＮＤが印加されている。本実施の形態では、Ｐウェル５０が出力トランジスタＴｄ１の素子領域５２にまで延伸されて形成される。
【００２９】
水平転送部１０ｈと連続して形成される素子領域５４にはＮ型の不純物が拡散され、それぞれがリセットトランジスタＴｒのフローティングディフュージョン領域ＦＤ及びリセットドレイン領域ＲＤとなる。
【００３０】
チャネル領域１２上には、絶縁膜を挟んで転送電極１４ａ，１４ｂ及び出力制御電極１６が互いに平行に配置される。また、リセットトランジスタＴｒのリセット電極２０が絶縁膜を介してフローティングディフュージョン領域ＦＤ及びリセットドレイン領域ＲＤとに跨って配置される。さらに、フローティングディフュージョン領域ＦＤにはソース配線２２が接続され、リセットドレイン領域ＲＤにはドレイン配線２４が接続される。
【００３１】
Ｐウェル５０と連続する素子領域５２には、さらにＮ型の不純物が拡散されて、出力トランジスタＴｄ１のドレイン領域Ｄｄ１及びソース領域Ｓｄ１が形成される。さらに、ドレイン領域Ｄｄ１とソース領域Ｓｄ１との間のＰウェルの表面近傍にＮ型の不純物を低濃度で注入したチャネルドープ領域５６が形成される。
【００３２】
リセットトランジスタＴｒのソース配線２２は素子領域５２に向かって延伸され、ドレイン領域Ｄｄ１とソース領域Ｓｄ１とを跨ぐように絶縁膜を介して配置されて出力トランジスタＴｄ１のゲート電極となる。
【００３３】
半導体基板上には、さらに、１段目の負荷トランジスタＴａ１が形成される素子領域５８、２段目のソースフォロワ回路が形成される素子領域６０及び３段目のソースフォロワ回路が形成される素子領域６２が他の素子領域と互いに所定の距離をおいて設けられる。素子領域５８，６１，６３は、Ｎ型半導体基板の一主面にＰ型の不純物を拡散させたＰウェルで形成され、各Ｐウェルに対して接地電位ＶＧＮＤが印加される。素子領域５８，６１，６３にはＮ型の不純物が拡散されて、負荷トランジスタＴａ１、Ｔａ２，Ｔａ３を構成するドレイン領域Ｄａ２，Ｄａ３及びソース領域Ｓａ１，Ｓａ２，Ｓａ３が形成される。素子領域６０，６２は、素子領域６１，６３に隣接して配置され、所定の箇所にＰ型及びＮ型の不純物が注入されて、出力トランジスタＴｄ２，Ｔｄ３を構成するＰウェル、ドレイン領域Ｄｄ２，Ｄｄ３及びソース領域Ｓｄ２，Ｓｄ３が形成される。この素子領域６０，６２は、Ｐウェル内にＰ＋領域が形成され、このＰ＋領域とソース領域とが接続されてＰウェルの電位がソース電位に固定される。
【００３４】
出力トランジスタＴｄ１，Ｔｄ２，Ｔｄ３及び負荷トランジスタＴａ１，Ｔａ２，Ｔａ３とを接続する各配線は従来と同様に配置される。すなわち、出力トランジスタＴｄ１のソース領域Ｓｄ１と負荷トランジスタＴａ１のドレイン領域Ｄａ１とはソース配線３２によって接続され、さらに、ソース配線３２は素子領域２８に向かって延伸されてドレイン領域Ｄｄ２とソース領域Ｓｄ２とを跨ぐように絶縁膜を介して配置される。同様に、ソース配線３４がソース領域Ｓｄ２及びドレイン領域Ｄａ２を接続し、出力トランジスタＴｄ３のゲート電極を兼ねる。ソース領域Ｓｄ３とドレイン領域Ｄａ３とはソース配線３６によって接続され、そのソース配線３６は固体撮像素子の出力信号ＶＯＵＴの取り出し配線となる。また、負荷トランジスタＴａ１，Ｔａ２，Ｔａ３には絶縁膜を介してゲート電極３８が配置される。また、ドレイン領域Ｄｄ１，Ｄｄ２，Ｄｄ３はドレイン配線４０、ソース領域Ｓａ１，Ｓａ２，Ｓａ３は接地配線４２によって接続される。
【００３５】
図３に、本実施の形態の固体撮像素子における出力トランジスタＴｄ１のＸ−Ｘ間を切断した横断面構造を示す。また、図４に、図３のＹ−Ｙ深さ方向の実効的な不純物濃度プロファイルを示す。
【００３６】
出力トランジスタＴｄ１が形成される素子領域５２は、水平転送部１０ｈのチャネル領域１２と共通のＰウェル５０から構成され、そのＰウェル５０にはＮ型の不純物が高濃度で添加されてドレイン領域Ｄｄ１及びソース領域Ｓｄ１が形成される。そのドレイン領域Ｄｄ１とソース領域Ｓｄ１との間の表面近傍にはＮ型の不純物が注入されることによってカウンタードーピングされ、出力トランジスタＴｄ１のゲート領域にチャネルドープ領域５６が形成される。これにより、出力トランジスタＴｄ１が配置されるＰウェル５０は、図４に示すように、基板深さ方向に沿って、中間領域ｂよりも表面領域ａで不純物濃度が低く設定され、この結果、基板深さ方向の不純物プロファイルは、Ｐウェル５０中の中間位置ｂで極大値を迎える。
【００３７】
なお、出力部１０ｄの構造は、図５の平面図に示すように、チャネル領域１２のＰウェル５０を負荷トランジスタＴａ１，Ｔａ２，Ｔａ３のＰウェルと共通化する構造としても良い。
【００３８】
＜固体撮像素子の製造方法＞
図６は、本実施の形態の固体撮像素子における出力部１０ｄの形成するプロセスフロー図である。以下、図６を参照して固体撮像素子の出力部１０ｄの製造方法について説明する。
【００３９】
Ｎ型の半導体基板７０に酸化膜７２を成膜し、所定のマスクパターンを用いてＰウェル５０が形成される領域に開口部を設ける（図６（ａ））。この酸化膜７２が次のイオン注入工程のマスクとして利用される。また、酸化膜７２は最終的に素子を分離するフィールド酸化膜となる。
【００４０】
酸化膜７２をマスクとして、ボロン（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）又はインジウム（Ｉｎ）等のＰ型の不純物をイオン注入して拡散させることによって半導体基板７０にＰウェル５０を形成する（図６（ｂ））。例えば、Ｐ型の不純物を数１００ｋｅＶのエネルギーにおいて１０１２〜１０１３／ｃｍ２の面密度で注入する。
【００４１】
次に、酸化膜７２の開口部に新たな酸化膜７４を成膜し、所定のマスクパターンを用いて出力トランジスタＴｄ１のドレイン領域Ｄｄ１及びソース領域Ｓｄ１となる領域に開口部を設ける（図６（ｃ））。この酸化膜７４は、次のイオン注入工程においてマスクとして用いられる。
【００４２】
酸化膜７４をマスクとして、リン（Ｐ）、砒素（Ａｓ）又はアンチモン（Ｓｂ）等のＮ型の不純物をイオン注入して拡散させることによってＰウェル５０にドレイン領域Ｄｄ１及びソース領域Ｓｄ１を形成する（図６（ｄ））。例えば、Ｎ型の不純物を数１０ｋｅＶ程度のエネルギーにおいて１０１５〜１０１６／ｃｍ２の面密度で注入する。
【００４３】
上記の図６（ａ）〜（ｄ）の工程は、リセットトランジスタＴｒが形成される素子領域５４や他のトランジスタが形成される素子領域５８，６０，６２に対しても同時に行うことができる。これによって、素子領域５８，６０，６２のＰウェル並びにフローティングディフュージョン領域ＦＤ、リセットドレイン領域ＲＤ、ドレイン領域Ｄａ１，Ｄｄ２，Ｄａ２，Ｄｄ３，Ｄａ３及びソース領域Ｓａ１，Ｓｄ２，Ｓａ２，Ｓｄ３，Ｓａ３を形成することができる。
【００４４】
次に、酸化膜７４を取り除き、新たに酸化膜７６を成膜し、所定のマスクパターンを用いて出力トランジスタＴｄ１のゲート領域７８（ドレイン領域Ｄｄ１及びソース領域Ｓｄ１の間）となる領域に開口部を設ける（図６（ｅ））。開口部はリセットトランジスタＴｒや他の出力トランジスタ及び負荷トランジスタ等のゲート領域には設けない。この酸化膜７６は、次のイオン注入工程においてマスクとして用いられる。
【００４５】
酸化膜７６をマスクとして、Ｐウェル５０の表面領域にリン（Ｐ）、砒素（Ａｓ）又はアンチモン（Ｓｂ）等のＮ型の不純物をイオン注入して拡散させることによってチャネルドープ領域５６を形成する（図６（ｆ））。例えば、Ｎ型の不純物を数１０ｋｅＶ程度のエネルギーにおいて１０１２〜１０１３／ｃｍ２の面密度で注入する。
【００４６】
次に、出力トランジスタＴｄ１以外のトランジスタにおけるゲート領域の酸化膜７６にも開口部を設け、各ゲート領域にゲート酸化膜８０を成膜する。さらに、所定のマスクパターンを用いてポリシリコン層や金属膜を成膜して各配線を行う（図６（ｇ））。
【００４７】
以上のように、本実施の形態の固体撮像素子における出力部１０ｄを形成することができる。ただし、これに限られるものではなく、他の既存の半導体製造方法を用いても良い。また、本実施の形態においては、固体撮像素子の出力部１０ｄに限定して説明を行ったが、上記の工程の一部を固体撮像素子の他の領域の製造工程と共通化しても良いことはいうまでもない。
【００４８】
以上説明したように、本実施の形態の固体撮像素子では、Ｐウェル５０の表面領域の実効的なＰ型の不純物濃度を低下させることによって、チャネル領域１２及び素子領域５２を含むＰウェル５０を接地電位ＶＧＮＤに固定した場合にも、出力トランジスタＴｄ１のバックゲート効果を抑制することができる。すなわち、数式（１）に示したように、出力トランジスタＴｄ１の閾値電圧Ｖｔｈは出力トランジスタＴｄ１のゲート領域におけるＰウェル５０の表面領域の実効的なＰ型の不純物濃度Ｎａの平方根とソース配線３２の電位ＶＢＳの平方根に比例するため、実効的な不純物濃度Ｎａを低下させることによって電位ＶＢＳの変化に伴う閾値電圧Ｖｔｈの変動を抑えることができる。
【００４９】
従って、出力トランジスタＴｄ１の素子領域５２のＰウェルとソース領域Ｓｄ１とを接続して同電位に固定することなく、バックゲート効果を抑制することができる。
【００５０】
さらに、Ｐウェル５０と素子領域５２との短絡が生じ難くなるため、Ｐウェル５０と素子領域５２との距離を短くすることができる。それに伴って、ソース配線２２も短くなり、配線容量を低く抑えることができる。
【００５１】
これらの作用によって、例えば、出力部１０ｄの利得を高く保つと共に、固体撮像素子のサイズを小さくすることができる。
【００５２】
【発明の効果】
本発明によれば、電荷転送素子の出力部におけるトランジスタのバックゲート効果を抑制することができる。その結果、固体撮像素子のサイズの大型化を伴うことなく、出力部の電圧増幅利得を高くできる。
【図面の簡単な説明】
【図１】本発明の実施の形態における固体撮像素子の出力部の等価回路図である。
【図２】本発明の実施の形態における固体撮像素子の出力部の平面構造図である。
【図３】本発明の実施の形態における固体撮像素子の出力部の横断面図である。
【図４】本発明の実施の形態における固体撮像素子の出力トランジスタの実効的な不純物濃度の分布を示す図である。
【図５】本発明の実施の形態における固体撮像素子の出力部の変形例を示す横断面図である。
【図６】本発明の実施の形態における固体撮像素子の製造工程のプロセスフロー図である。
【図７】固体撮像素子の構成の概略を示すブロック図である。
【図８】従来の固体撮像素子の出力部の等価回路図である。
【図９】従来の固体撮像素子の出力部の平面構造図である。
【符号の説明】
１０ｄ  出力部、１０ｉ  撮像部、１０ｈ  水平転送部、１０ｓ  蓄積部、１２  チャネル領域、１３，５０  Ｐウェル、１４ａ，１４ｂ  転送電極、１６  出力制御電極、１８，２６，２８，３０  素子領域、２０  リセット電極、２２，３２，３４，３６  ソース配線、２４  ドレイン配線、３８  ゲート電極、４０  ドレイン配線、４２  接地配線、５２，５４，５８，６１，６２，６３，６４，６６  素子領域、５６  チャネルドープ領域、７０  半導体基板、７２，７４，７６  酸化膜、７８  ゲート領域、８０  ゲート酸化膜、Ｄｄ１，Ｄａ１，Ｄｄ２，Ｄａ２，Ｄｄ３，Ｄａ３  ドレイン領域、Ｓｄ１，Ｓａ１，Ｓｄ２，Ｓａ２，Ｓｄ３，Ｓａ３  ソース領域、ＦＤ  フローティングディフュージョン領域、ＲＤ  リセットドレイン領域、Ｔａ１，Ｔａ２，Ｔａ３  負荷トランジスタ、Ｔｄ１，Ｔｄ２，Ｔｄ３  出力トランジスタ、Ｔｒ  リセットトランジスタ。
【図１】
2004241638.tif 000004
【図２】
2004241638.tif 000005
【図３】
2004241638.tif 000006
【図４】
2004241638.tif 000007
【図５】
2004241638.tif 000008
【図６】
2004241638.tif 000009
【図７】
2004241638.tif 000010
【図８】
2004241638.tif 000011
【図９】
2004241638.tif 000012