(57)【要約】【課題】チップ面積を抑えたまま、ＥＳＤ耐性が高められた半導体回路を提供する。【解決手段】信号線１３とグラウンドＧＮＤ１，ＧＮＤ２との間に、信号線１３側をカソード、グラウンドＧＮＤ１，ＧＮＤ２側をアノードとする向きにダイオード接続されたＮＭＯＳトランジスタ１４，１５を備えるとともに、電源ＶＤＤ１，ＶＤＤ２の双方と信号線１３との間に、電源ＶＤＤ１，ＶＤＤ２側をカソード、信号線１３側をアノードとする向きにダイオード接続されたＰＭＯＳトランジスタ１６，１７を備えた。【選択図】        図１
2004186623.tif 000002
【特許請求の範囲】
【請求項１】
外部電源に接続される電源配線が相互に分離された第１および第２の電源系と、
前記第１の電源系から電力の供給を受けて動作する第１の回路と、
前記第２の電源系から電力の供給を受けて動作する第２の回路と、
前記第１の回路と前記第２の回路との間をつなぐ信号線と、
前記信号線と前記第１および第２の電源系のうちの少なくとも一方のグラウンドとの間に、該信号線側をカソード、該グラウンド側をアノードとする向きに接続されたダイオードとを備えたことを特徴とする半導体回路。
【請求項２】
外部電源に接続される電源配線が相互に分離された第１および第２の電源系と、
前記第１の電源系から電力の供給を受けて動作する第１の回路と、
前記第２の電源系から電力の供給を受けて動作する第２の回路と、
前記第１の回路と前記第２の回路との間をつなぐ信号線と、
前記第１および第２の電源系のうちの少なくとも一方の電源と前記信号線との間に、該電源側をカソード、該信号線側をアノードとする向きに接続されたダイオードとを備えたことを特徴とする半導体回路。
【請求項３】
前記ダイオードは、ダイオード接続されたＭＯＳトランジスタで構成されたものであることを特徴とする請求項１又は２記載の半導体回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、外部電源に接続される電源配線が相互に分離された電源系を有する半導体回路に関する。
【０００２】
【従来の技術】
従来より、Ａ／ＤコンバータやＤ／Ａコンバータに代表されるように、同一チップ上にデジタル回路とアナログ回路との双方が組み込まれている半導体回路では、デジタル回路から発生するノイズがアナログ回路に及ぼす影響を避ける等の理由により、それぞれの回路で別々の電源配線やグラウンド配線を備えるということが行なわれている。
【０００３】
図２は、従来の、デジタル回路とアナログ回路との双方が組み込まれている半導体回路のそれぞれの回路の境界部分を示す図である。
【０００４】
図２に示す半導体回路１００には、デジタル回路１１０およびアナログ回路１２０が備えられている。
【０００５】
デジタル回路１１０には、デジタル電源系である電源ＶＤＤ１とグラウンドＧＮＤ１との間に、直列に接続されたＰＭＯＳトランジスタ１１１およびＮＭＯＳトランジスタ１１２が備えられている。ＰＭＯＳトランジスタ１１１のゲートとＮＭＯＳトランジスタ１１２のゲートは共通接続されるとともに、これらＰＭＯＳトランジスタ１１１のドレインとＮＭＯＳトランジスタ１１２のドレインは互いに接続されている。電源ＶＤＤ１，グラウンドＧＮＤ１は、半導体回路１００の、デジタル電源系の電源端子，グラウンド端子（図示せず）に接続されている。
【０００６】
一方、アナログ回路１２０には、アナログ電源系である電源ＶＤＤ２とグラウンドＧＮＤ２との間に、直列に接続されたＰＭＯＳトランジスタ１２１およびＮＭＯＳトランジスタ１２２が備えられている。ＰＭＯＳトランジスタ１２１のゲートとＮＭＯＳトランジスタ１２２のゲートは共通接続されるとともに、これらＰＭＯＳトランジスタ１２１のドレインとＮＭＯＳトランジスタ１２２のドレインは互いに接続されている。電源ＶＤＤ２，グラウンドＧＮＤ２は、半導体回路１００の、アナログ電源系の電源端子，グラウンド端子（図示せず）に接続されている。
【０００７】
また、デジタル回路１１０とアナログ回路１２０との間は、信号線１３０で接続されている。
【０００８】
このように構成された半導体回路１００では、出荷検査の一環として、人体や物体からの静電放電（ＥＳＤ：Ｅｌｅｃｔｒｏ  Ｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ）を模擬したＥＳＤ試験が行なわれる。このＥＳＤ試験では、例えばデジタル電源系の電源ＶＤＤ１を基準（グラウンド）にして、アナログ電源系のグラウンドＧＮＤ２に所定の大きさの正パルスが印加される。ここで、デジタル電源系とアナログ電源系との間における経路はなく、従って上記正パルスが印加されると、ＮＭＯＳトランジスタ１２２のゲート・ソース間の電圧が上昇してＮＭＯＳトランジスタ１２２が劣化したり破壊したりするという現象が発生する。そこで、静電気放電から素子を保護するＥＳＤ保護回路が組み込まれた半導体回路が提案されている。
【０００９】
図３は、半導体回路に組み込まれた、ＥＳＤ保護回路としてのトランジェントクランプ回路を示す図である。
【００１０】
図３に示すトランジェントクランプ回路２００には、アナログ電源系である電源ＶＤＤ２とデジタル電源系であるグラウンドＧＮＤ１との間に、直列に接続されたコンデンサ素子２０１および抵抗素子２０２が備えられている。また、このトランジェントクランプ回路２００には、デジタル電源系である電源ＶＤＤ１とアナログ電源系であるグラウンドＧＮＤ２との間に、比較的サイズの大きいＮＭＯＳトランジスタ２０３が備えられている。さらに、このトランジェントクランプ回路２００には、アナログ電源系である電源ＶＤＤ２とデジタル電源系であるグラウンドＧＮＤ１との間に、やはり比較的サイズの大きいＮＭＯＳトランジスタ２０４が備えられている。
【００１１】
また、コンデンサ素子２０１と抵抗素子２０２との接続点にはインバータ２０５の入力側が接続され、そのインバータ２０５の出力側はインバータ２０６の入力側に接続されている。さらに、インバータ２０６の出力側は，ＮＭＯＳトランジスタ２０３，２０４双方のゲートに接続されている。
【００１２】
このように構成されたトランジェントクランプ回路２００では、ＥＳＤ試験等が行なわれない通常の動作状態においては、インバータ２０５の入力側は抵抗素子２０２を介してグラウンドＧＮＤ１に接地された‘Ｌ’レベルの状態にある。従って、そのインバータ２０５から‘Ｈ’レベルが出力されており、この‘Ｈ’レベルがインバータ２０６で反転されてＮＭＯＳトランジスタ２０３，２０４双方のゲートには‘Ｌ’レベルが印加されている。従って、ＮＭＯＳトランジスタ２０３，２０４はオフ状態にある。
【００１３】
ここで、例えば、ＧＮＤ１を基準（グラウンド）にして、ＶＤＤ２に所定の大きさの正パルスが印加される。すると、電源ＶＤＤ２からコンデンサ素子２０１を介してインバータ２０５の入力側が‘Ｌ’レベルから‘Ｈ’レベルに変化する。このため、インバータ２０５の出力側は‘Ｈ’レベルから‘Ｌ’レベルに変化し、この‘Ｌ’レベルがインバータ２０６で反転されてＮＭＯＳトランジスタ２０４のゲートに‘Ｈ’レベルが印加される。従って、ＮＭＯＳトランジスタ２０４はオン状態になる。このようにして、アナログ電源系からデジタル電源系への経路が形成されて、例えば前述した図２に示す信号線１３０のノードＡにおける電位の上昇が抑えられて、静電気放電による素子の劣化や破壊が防止される。
【００１４】
また、上記コンデンサ素子２０１および抵抗素子２０２に代わるトランジスタ（抵抗素子）およびコンデンサ素子を備えたトランジェントクランプ回路も提案されている（例えば、非特許文献１参照）。
【００１５】
【非特許文献１】
ＢＡＳＩＣ  ＥＳＤ  ＡＮＤ  Ｉ／Ｏ  ＤＥＳＩＧＮ、ＳＡＮＪＡＹＤＡＢＲＡＬ  ＴＩＭＯＴＨＹ  ＭＡＬＯＮＥＹ  Ｉｎｔｅｌ  Ｃｏｒｐｏｒａｔｉｏｎ  Ｓａｎｔａ  Ｃｌａｒａ，Ｃａｌｉｆｏｒｎｉａ  ２．７．  ＶＣＣ−ＴＯ  ＶＳＳ  ＣＯＲＥ  ＣＬＡＭＰＳ  ２．７．１．  ＭＯＳ  Ｂａｓｅｄ  Ｆｉｇｕｒｅ２−４０）
【００１６】
【発明が解決しようとする課題】
しかし、前述した図３に示すトランジェントクランプ回路２００を構成するＮＭＯＳトランジスタ２０３，２０４のサイズや、上記非特許文献における、ＮＭＯＳトランジスタ２０３，２０４と同等な役割を担うトランジスタのサイズは大きく、従って半導体回路のチップ面積が増大するという問題がある。
【００１７】
本発明は、上記事情に鑑み、チップ面積を抑えたまま、ＥＳＤ耐性が高められた半導体回路を提供することを目的とする。
【００１８】
【課題を解決するための手段】
上記目的を達成する本発明の半導体回路のうちの第１の半導体回路は、
外部電源に接続される電源配線が相互に分離された第１および第２の電源系と、
上記第１の電源系から電力の供給を受けて動作する第１の回路と、
上記第２の電源系から電力の供給を受けて動作する第２の回路と、
上記第１の回路と前記第２の回路との間をつなぐ信号線と、
上記信号線と上記第１および第２の電源系のうちの少なくとも一方のグラウンドとの間に、その信号線側をカソード、そのグラウンド側をアノードとする向きに接続されたダイオードとを備えたことを特徴とする。
【００１９】
本発明の第１の半導体回路は、第１の電源系から電力の供給を受けて動作する第１の回路と第２の電源系から電力の供給を受けて動作する第２の回路との間をつなぐ信号線側をカソード、グラウンド側をアノードとする向きに接続されたダイオードを備えたものであるため、例えばＥＳＤ試験において、その信号線の、静電気放電による負の方向への電位の上昇が上記ダイオードで抑えられる。従って、半導体回路のＥＳＤ耐性が高められる。また、このダイオードのサイズは、従来のトランジェントクランプ回路におけるトランジスタのサイズと比較し、小さなサイズで済む。従って、チップ面積が小さくて済む。
【００２０】
また、上記目的を達成する本発明の半導体回路のうちの第２の半導体回路は、外部電源に接続される電源配線が相互に分離された第１および第２の電源系と、
上記第１の電源系から電力の供給を受けて動作する第１の回路と、
上記第２の電源系から電力の供給を受けて動作する第２の回路と、
上記第１の回路と上記第２の回路との間をつなぐ信号線と、
上記第１および第２の電源系のうちの少なくとも一方の電源と上記信号線との間に、その電源側をカソード、その信号線側をアノードとする向きに接続されたダイオードとを備えたことを特徴とする。
【００２１】
本発明の第２の半導体回路は、第１および第２の電源系のうちの少なくとも一方の電源と上記信号線との間に、その電源側をカソード、その信号線側をアノードとする向きに接続されたダイオードを備えたものであるため、例えばＥＳＤ試験において、その信号線の、静電気放電による正の方向への電位の上昇が上記ダイオードで抑えられる。従って、半導体回路のＥＳＤ耐性が高められる。また、このダイオードのサイズは、従来のトランジェントクランプ回路におけるトランジスタのサイズと比較し、小さなサイズで済む。従って、チップ面積が小さくて済む。
【００２２】
ここで、上記本発明の第１の半導体回路又は上記本発明の第２の半導体回路における上記ダイオードは、ダイオード接続されたＭＯＳトランジスタで構成されたものであることが好ましい。
【００２３】
このようにすると、ダイオードを簡単に形成することができる。
【００２４】
ここで、外部電源に接続される電源配線が相互に分離された第１及び第２の電源系とは，第１の電源系を形成する電源配線とグラウンド配線、第２の電源系を形成する電源配線とグラウンド配線の各々が配線として相互に分離されていることを意味し、電気的に絶縁されていることまでは意味しない。
【００２５】
例えば、第１の電源系から電力の供給を受けて動作する第１の回路と第２の電源系から電力の供給を受けて動作する第２の回路とが同一チップ上にＣＭＯＳ回路として形成される場合、トランジスタが形成される基板の導電型およびウエルの導電型の選択により、第１の電源系の電源配線と第２の電源系の電源配線、または第１の電源系のグラウンド配線と第２の電源系のグラウンド配線は、第１および第２の回路が形成されるチップ上の領域内の複数の場所において、基板と接続される。これはトランジスタの基板バイアスを与えるためである。この場合、例えば第１の電源系の電源配線と第２の電源系の電源配線とは基板を通じて電気的に繋がっていることになるが、基板の電気抵抗は配線抵抗に比べて桁違いに大きいため、相互の回路に及ぼす影響は無視できることとなる。
【００２６】
【発明の実施の形態】
以下、本発明の実施形態について説明する。
【００２７】
図１は、本発明の第１，第２の半導体回路の双方が適用された一実施形態を示す図である。
【００２８】
図１に示す半導体回路１０は、デジタル回路１１（本発明にいう第１の回路の一例に相当）およびアナログ回路１２（本発明にいう第２の回路の一例に相当）が備えられている。
【００２９】
デジタル回路１１には、デジタル電源系（本発明にいう第１の電源系の一例に相当）である電源ＶＤＤ１とグラウンドＧＮＤ１との間に、直列に接続されたＰＭＯＳトランジスタ１１＿１およびＮＭＯＳトランジスタ１１＿２が備えられている。ＰＭＯＳトランジスタ１１＿１のゲートとＮＭＯＳトランジスタ１１＿２のゲートは共通接続されるとともに、これらＰＭＯＳトランジスタ１１＿１のドレインとＮＭＯＳトランジスタ１１＿２のドレインは互いに接続されている。電源ＶＤＤ１，グラウンドＧＮＤ１は、半導体回路１０の、デジタル電源系の電源端子，グラウンド端子（図示せず）に接続されている。
【００３０】
一方、アナログ回路１２には、アナログ電源系（本発明にいう第２の電源系の一例に相当）である電源ＶＤＤ２とグラウンドＧＮＤ２との間に、直列に接続されたＰＭＯＳトランジスタ１２＿１およびＮＭＯＳトランジスタ１２＿２が備えられている。ＰＭＯＳトランジスタ１２＿１のゲートとＮＭＯＳトランジスタ１２＿２のゲートは共通接続されるとともに、これらＰＭＯＳトランジスタ１２＿１のドレインとＮＭＯＳトランジスタ１２＿２のドレインは互いに接続されている。電源ＶＤＤ２，グラウンドＧＮＤ２は、半導体回路１０の、アナログ電源系の電源端子，グラウンド端子（図示せず）に接続されている。
【００３１】
また、半導体回路１０には、デジタル回路１１とアナログ回路１２との間をつなぐ信号線１３が備えられている。
【００３２】
さらに、半導体回路１０には、信号線１３とグラウンドＧＮＤ１との間に、ドレインが信号線１３に接続されるとともに、ゲートおよびソースがグラウンドＧＮＤ１に接続されたＮＭＯＳトランジスタ１４が備えられている。即ち、信号線１３とグラウンドＧＮＤ１との間に、その信号線１３側をカソード、そのグラウンドＧＮＤ１側をアノードとする向きに、寄生ＰＮ接合ダイオード１４ａとダイオード接続されたＮＭＯＳトランジスタ１４が備えられている。これら両方のダイオードが、本発明の第１の半導体回路にいうダイオードの一例に相当する。寄生ＰＮ接合ダイオード１４ａはＮＭＯＳトランジスタ１４をダイオード接続することにより自動的に形成される。
【００３３】
また、半導体回路１０には、信号線１３とグラウンドＧＮＤ２との間に、ドレインが信号線１３に接続されるとともに、ゲートおよびソースがグラウンドＧＮＤ２に接続されたＮＭＯＳトランジスタ１５も備えられている。即ち、信号線１３とグラウンドＧＮＤ２との間に、その信号線１３側をカソード、そのグラウンドＧＮＤ２側をアノードとする向きに、寄生ＰＮ接合ダイオード１５ａとダイオード接続されたＮＭＯＳトランジスタ１５も備えられている。これら両方のダイオードが、本発明の第１の半導体回路にいうダイオードの他の一例に相当する。
【００３４】
さらに、半導体回路１０には、電源ＶＤＤ１と信号線１３との間に、ソースおよびゲートが電源ＶＤＤ１に接続されるとともに、ドレインが信号線１３に接続されたＰＭＯＳトランジスタ１６が備えられている。即ち、電源ＶＤＤ１と信号線１３との間に、その電源ＶＤＤ１をカソード、その信号線１３側をアノードとする向きに、寄生ＰＮ接合ダイオード１６ａとダイオード接続されたＰＭＯＳトランジスタ１６が備えられている。これら両方のダイオードが、本発明の第２の半導体回路にいうダイオードの一例に相当する。
【００３５】
また、半導体回路１０には、電源ＶＤＤ２と信号線１３との間に、ソースおよびゲートが電源ＶＤＤ２に接続されるとともに、ドレインが信号線１３に接続されたＰＭＯＳトランジスタ１７が備えられている。即ち、電源ＶＤＤ２と信号線１３との間に、その電源ＶＤＤ２をカソード、その信号線１３側をアノードとする向きに、寄生ＰＮ接合ダイオード１７ａとダイオード接続されたＰＭＯＳトランジスタ１７も備えられている。これら両方のダイオードが、本発明の第２の半導体回路にいうダイオードの他の一例に相当する。
【００３６】
このように構成された半導体回路１０では、通常の動作状態においては、ＮＭＯＳトランジスタ１４，１５のゲートは、それぞれ、グラウンドＧＮＤ１，ＧＮＤ２に接続されているため、それらＮＭＯＳトランジスタ１４，１５はオフ状態にある。また、ＰＭＯＳトランジスタ１６，１７のゲートは、それぞれ、電源ＶＤＤ１，ＶＤＤ２に接続されているため、それらＰＭＯＳトランジスタ１６，１７もオフ状態にある。
【００３７】
ここで、ＥＳＤ試験において電源ＶＤＤ１を基準にしてグラウンドＧＮＤ２に正のパルスが印加される。すると、ＧＮＤ２→ＮＭＯＳトランジスタ１５（ダイオードとして機能）および寄生ＰＮ接合ダイオード１５ａ→信号線１３→ＰＭＯＳトランジスタ１６（ダイオードとして機能）および寄生ＰＮ接合ダイオード１６ａ→ＶＤＤ１の経路でパルスによる電荷が放出されて信号線１３のノードＡにおける電位の上昇が抑えられる。グラウンドＧＮＤ２を基準にして電源ＶＤＤ１に負のパルスが印加された場合も同様の経路で電荷が放出されてノードＡの電位の降下が抑えられる。またＶＤＤ２を基準としてＧＮＤ１に正のパルスを印加した場合、あるいはＧＮＤ１を基準としてＶＤＤ２に負のパルスを印加した場合は、ＧＮＤ１→ＮＭＯＳトランジスタ１４（ダイオードとして機能）および寄生ＰＮ接合ダイオード１４ａ→信号線１３→ＰＭＯＳトランジスタ１７（ダイオードとして機能）および寄生ＰＮ接合ダイオード１７ａ→ＶＤＤ２の経路でパルスによる電荷が放出されて信号線１３のノードＡにおける電位の上昇または降下が抑えられる。よって静電気放電によるＮＭＯＳトランジスタ１１＿２、１２＿２およびＰＭＯＳトランジスタ１１＿１、１２＿１の劣化や破壊が防止される。
【００３８】
このように本実施形態の半導体回路１０では、デジタル回路１１とアナログ回路１２との間をつなぐ信号線１３のノードＡにおける、静電気放電による正の方向への電位の上昇がＰＭＯＳトランジスタ１６，１７および寄生ＰＮ接合ダイオード１６ａ，１７ａで抑えられるとともに、そのノードＡにおける、静電気放電による負の方向への電位の上昇がＮＭＯＳトランジスタ１４，１５および寄生ＰＮ接合ダイオード１４ａ，１５ａで抑えられる。従って、半導体回路１０のＥＳＤ耐性が高められる。また、これらＮＭＯＳトランジスタ１４，１５およびＰＭＯＳトランジスタ１６，１７のサイズは、従来のトランジェントクランプ回路におけるトランジスタのサイズと比較し、小さなサイズで済む。従って、チップ面積が小さくて済む。また、所望の素子の近傍に簡単に配置することができる。
【００３９】
尚、本実施形態では、信号線１３とグラウンドＧＮＤ１，ＧＮＤ２との間に、信号線１３側をカソード、グラウンドＧＮＤ１，ＧＮＤ２側をアノードとする向きにダイオード接続されたＮＭＯＳトランジスタ１４，１５を備えるとともに、電源ＶＤＤ１，ＶＤＤ２の双方と信号線１３との間に、電源ＶＤＤ１，ＶＤＤ２側をカソード、信号線１３側をアノードとする向きにダイオード接続されたＰＭＯＳトランジスタ１６，１７を備えた例で説明したが、本発明の第１の半導体回路は、信号線と第１および第２の電源系のうちの少なくとも一方のグラウンドとの間に、信号線側をカソード、グラウンド側をアノードとする向きに接続されたダイオードを備えたものであればよく、本発明の第２の半導体回路は、第１および第２の電源系のうちの少なくとも一方の電源と信号線との間に、その電源側をカソード、その信号線側をアノードとする向きに接続されたダイオードを備えたものであればよい。
【００４０】
また本実施形態ではＭＯＳトランジスタをダイオード接続することによりＭＯＳダイオードと同時に寄生ＰＮ接合ダイオードが形成できているため、電流経路が二重に形成されているという利点があるがＰＮ接合ダイオードのみで本発明のダイオードを形成してよいことは言うまでもない。
【００４１】
【発明の効果】
以上説明したように、本発明によれば、チップ面積を抑えたままＥＳＤ耐性が高められた半導体回路を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１，第２の半導体回路の双方が適用された一実施形態を示す図である。
【図２】従来の、デジタル回路とアナログ回路との双方が組み込まれている半導体回路のそれぞれの回路の境界部分を示す図である。
【図３】半導体回路に組み込まれた、従来のＥＳＤ保護回路としてのトランジェントクランプ回路を示す図である。
【符号の説明】
１０  半導体回路
１１  デジタル回路
１１＿１，１２＿１，１６，１７  ＰＭＯＳトランジスタ
１１＿２，１２＿２，１４，１５  ＮＭＯＳトランジスタ
１２  アナログ回路
１３  信号線
１４ａ，１５ａ，１６ａ，１７ａ  寄生ＰＮ接合ダイオード
【図１】
2004186623.tif 000003
【図２】
2004186623.tif 000004
【図３】
2004186623.tif 000005