(57)【要約】【課題】信号間のスキューを排除することができる表示パネル駆動装置等を提供する。【解決手段】駆動パルス生成制御データおよびクロックをパラレル／シリアル変換するパラレル／シリアル変換器７３，１１３と、パラレル／シリアル変換器７３，１１３により変換された信号を差動シリアル伝送方式に従った信号に変換して伝送ラインＬ１，Ｌ２を介して転送する送信部７４，１１４と、伝送ラインＬ１，Ｌ２を介して転送された駆動パルス生成制御データおよびクロックを受信する受信部８１，１２１と、受信部８１，１２１により受信された駆動パルス生成制御データおよびクロックをシリアル／パラレル変換するシリアル／パラレル変換器８３と、を備える。駆動制御部２２、アドレスドライバ部１８、サステインドライバ１９，２１、スキャンドライバ２０等はシリアル／パラレル変換器８３により変換されたパルス生成制御データおよびクロックに基づいて、駆動パルスを発生させる。【選択図】　　　図１
2004029384.tif 000002
【特許請求の範囲】
【請求項１】
駆動パルス生成制御データおよびクロックをパラレル／シリアル変換するパラレル／シリアル変換器と、
前記パラレル／シリアル変換器により変換された信号を差動シリアル伝送方式に従った信号に変換して伝送ラインを介して転送する送信部と、
前記伝送ラインを介して転送された前記駆動パルス生成制御データおよび前記クロックを受信する受信部と、
前記受信部により受信された前記駆動パルス生成制御データおよび前記クロックをシリアル／パラレル変換するシリアル／パラレル変換器と、
前記シリアル／パラレル変換器により変換された前記パルス生成制御データおよび前記クロックに基づいて、表示パネルを駆動する駆動パルスを生成する駆動パルス出力部と、
を備えたことを特徴とする表示パネル駆動装置。
【請求項２】
表示パネルの表示を制御する表示制御部と、前記表示制御部からの信号に基づいて前記表示パネルを駆動する駆動部と、前記表示制御部および前記駆動部の間でデータ転送するデータ転送手段と、を備えた表示パネル駆動装置において、
前記データ転送手段は、
前記表示制御部内に、駆動パルス生成制御データおよびクロックをパラレル／シリアル変換するパラレル／シリアル変換器と、
前記パラレル／シリアル変換器によりシリアル変換された信号を、差動シリアル伝送方式に従った信号に変換して前記駆動部に向けて伝送ラインを介して転送する送信部と、を備えるとともに、
前記駆動部内に、前記伝送ラインを介して転送された前記駆動パルス生成制御データおよび前記クロックを受信する受信部と、
前記受信部により受信された前記駆動パルス生成制御データおよび前記クロックをシリアル／パラレル変換するシリアル／パラレル変換器と、を備えることを特徴とする表示パネル駆動装置。
【請求項３】
表示パネルの表示を制御する表示制御装置において、
請求項２に記載の表示パネル駆動装置の前記表示制御部を備えることを特徴とする表示制御装置。
【請求項４】
表示パネルを駆動する駆動装置において、
請求項２に記載の表示パネル駆動装置の前記駆動部を備えることを特徴とする駆動装置。
【請求項５】
アドレスデータを記憶する記憶部、前記記憶部に記憶されたアドレスデータを読み出す読出部、およびシフトクロックを発生するシフトクロック発生部を具備する表示制御部と、
前記シフトクロックに従って前記アドレスデータを順次蓄積するシフトレジスタ、前記シフトレジスタに蓄積された前記アドレスデータをラッチするラッチ回路、および前記ラッチ回路から出力された前記アドレスデータに基づいて表示パネルを駆動する駆動回路を具備する駆動部と、
前記表示制御部および前記駆動部の間でデータ転送するデータ転送手段と、
を備える表示パネル駆動装置において、
前記データ転送手段は、
前記表示制御部内に、前記アドレスデータおよび前記シフトクロックをパラレル／シリアル変換するパラレル／シリアル変換器と、
前記パラレル／シリアル変換器によりシリアル変換された信号を差動シリアル伝送方式に従った信号に変換して前記駆動部に向けて伝送ラインを介して転送する送信部と、
を備えるとともに、
前記駆動部内に、前記伝送ラインを介して転送された前記アドレスデータおよび前記シフトクロックを受信する受信部と、前記受信部により受信された前記アドレスデータおよび前記シフトクロックをシリアル／パラレル変換するシリアル／パラレル変換部と、
を備えることを特徴とする表示パネル駆動装置。
【請求項６】
表示パネルの表示を制御する表示制御装置において、
請求項５に記載の表示パネル駆動装置の前記表示制御部を備えることを特徴とする表示制御装置。
【請求項７】
表示パネルを駆動する駆動装置において、
請求項５に記載の表示パネル駆動装置の前記駆動部を備えることを特徴とする駆動装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、プラズマディスプレイパネルなどのマトリクス方式の表示パネルを駆動する表示パネル駆動装置等に関する。
【０００２】
【従来の技術】
特開平１１−９５７１３号公報には、表示装置内においてデジタルデータである画像データ等をライン上で伝送する表示パネル駆動装置が記載されている。ここでは、このデジタル信号をＬＶＤＳ（Ｌｏｗ　Ｖｏｌｔａｇｅ　Ｄｉｆｆｅｒｅｎｔｉａｌ　Ｓｉｇｎａｌｉｎｇ）で伝送する方式（差動シリアル伝送方式）が用いられている。ＬＶＤＳによる伝送方式は、２本の信号線を対称的に逆相で駆動し、２本の信号線の信号の差を伝送する方式であるため、外部から混入するノイズが打ち消しあって信号に影響を与えにくい等の特長がある。
【０００３】
【発明が解決しようとする課題】
しかし、特開平１１−９５７１３号公報に記載された装置では、画像データや同期信号等の制御信号のみをＬＶＤＳ方式で転送しており、受信側で使用するクロック信号等は別の伝送路を介して転送している。しかし、このような構成を採用する場合には、受信側において受信される画像データ等とクロック信号との間でスキュー（タイミングずれ）が発生するおそれがある。スキューを解消するために、例えば、クロック信号の経路に遅延回路などを設けてタイミングを調整することが考えられるが、この場合にはタイミングの調整作業が煩雑となる。
【０００４】
本発明は、信号間のスキューを排除することができる表示パネル駆動装置等を提供することを目的とする。
【０００５】
【課題を解決するための手段】
請求項１に記載の表示パネル駆動装置は、駆動パルス生成制御データおよびクロックをパラレル／シリアル変換するパラレル／シリアル変換器（７３，１１３）と、パラレル／シリアル変換器（７３，１１３）により変換された信号を差動シリアル伝送方式に従った信号に変換して伝送ライン（Ｌ１，Ｌ２）を介して転送する送信部（７４，１１４）と、伝送ライン（Ｌ１，Ｌ２）を介して転送された駆動パルス生成制御データおよびクロックを受信する受信部（８１，１２１）と、受信部（８１，１２１）により受信された駆動パルス生成制御データおよびクロックをシリアル／パラレル変換するシリアル／パラレル変換器（８３）と、シリアル／パラレル変換器（８３）により変換されたパルス生成制御データおよびクロックに基づいて、表示パネル（３０）を駆動する駆動パルスを生成する駆動パルス出力部（１８，１９，２０，２１，２２等）と、を備えたことを特徴とする。
【０００６】
この表示パネル駆動装置によれば、駆動パルス生成制御データおよびクロックをパラレル／シリアル変換して転送するので、駆動パルス生成制御データおよびクロックの間でスキューが発生しない。
【０００７】
請求項２に記載の表示パネル駆動装置は、表示パネル（３０）の表示を制御する表示制御部（１００Ａ）と、表示制御部（１００Ａ）からの信号に基づいて表示パネル（３０）を駆動する駆動部（１００Ｂ）と、表示制御部（１００Ａ）および駆動部（１００Ｂ）の間でデータ転送するデータ転送手段と、を備えた表示パネル駆動装置において、データ転送手段は、表示制御部（１００Ａ）内に、駆動パルス生成制御データおよびクロックをパラレル／シリアル変換するパラレル／シリアル変換器（７３，１１３）と、パラレル／シリアル変換器（７３，１１３）によりシリアル変換された信号を、差動シリアル伝送方式に従った信号に変換して駆動部（１００Ｂ）に向けて伝送ライン（Ｌ１，Ｌ２）を介して転送する送信部（７４，１１４）と、を備えるとともに、駆動部（１００Ｂ）内に、伝送ライン（Ｌ１，Ｌ２）を介して転送された駆動パルス生成制御データおよびクロックを受信する受信部（８１，１２１）と、受信部（８１，１２１）により受信された駆動パルス生成制御データおよびクロックをシリアル／パラレル変換するシリアル／パラレル変換器（８３，１２３）と、を備えることを特徴とする。
【０００８】
この表示パネル駆動装置によれば、駆動パルス生成制御データおよびクロックをパラレル／シリアル変換して転送するので、駆動パルス生成制御データおよびクロックの間でスキューが発生しない。
【０００９】
請求項５に記載の表示パネル駆動装置は、アドレスデータを記憶する記憶部（１）、記憶部（１）に記憶されたアドレスデータを読み出す読出部（３）、およびシフトクロックを発生するシフトクロック発生部（５）を具備する表示制御部（１００Ａ）と、シフトクロックに従ってアドレスデータを順次蓄積するシフトレジスタ（１５）、シフトレジスタ（１５）に蓄積されたアドレスデータをラッチするラッチ回路（１６）、およびラッチ回路（１６）から出力されたアドレスデータに基づいて表示パネルを駆動する駆動回路（１７）を具備する駆動部（１００Ｂ）と、表示制御部（１００Ａ）および駆動部（１００Ｂ）の間でデータ転送するデータ転送手段と、を備える表示パネル駆動装置において、データ転送手段は、表示制御部（１００Ａ）内に、アドレスデータおよびシフトクロックをパラレル／シリアル変換するパラレル／シリアル変換器（７３）と、パラレル／シリアル変換器（７３）によりシリアル変換された信号を差動シリアル伝送方式に従った信号に変換して駆動部（１００Ｂ）に向けて伝送ライン（Ｌ１）を介して転送する送信部（７４）と、を備えるとともに、駆動部（１００Ｂ）内に、伝送ライン（Ｌ１）を介して転送されたアドレスデータおよびシフトクロックを受信する受信部（８１）と、受信部（８１）により受信されたアドレスデータおよびシフトクロックをシリアル／パラレル変換するシリアル／パラレル変換部（８３）と、を備えることを特徴とする。
【００１０】
この表示パネル駆動装置によれば、アドレスデータおよびシフトクロックをパラレル／シリアル変換して転送するので、アドレスデータおよびシフトクロックの間でスキューが発生しない。したがって、シフトレジスタへのアドレスデータの蓄積、蓄積されたアドレスデータのラッチにタイミングのずれがなく、誤動作を生じるおそれがない。
【００１１】
なお、本発明の理解を容易にするために添付図面の参照符号を括弧書きにて付記するが、それにより本発明が図示の形態に限定されるものではない。
【００１２】
【発明の実施の形態】
以下、図１〜図９を参照して、本発明による表示パネル駆動装置の一実施形態について説明する。図１は本実施形態の表示パネル駆動装置を示すブロック図である。
【００１３】
図１に示すように、本実施形態の表示パネル駆動装置１００は、表示制御部１００Ａと、駆動部１００Ｂと、を伝送ラインＬ１およびＬ２により互いに接続して構成される。
【００１４】
図１に示すように、表示制御部１００Ａは、アドレスデータを逐次記憶するフレームメモリ１と、フレームメモリ１にアドレスデータを書き込むための書込制御部２と、フレームメモリ１からアドレスデータを読み出すための読出制御部３と、装置各部を制御する制御部５と、制御部５から出力されるクロックおよび読出制御部３から出力される信号ＨＡの論理積をとるアンド回路６と、フレームメモリ１から読み出されたアドレスデータ等の多ビットのパラレルデータをシリアル差動信号に変換するシリアライザ７と、制御部５から出力された制御データ等の多ビットのパラレルデータをシリアル差動信号に変換するシリアライザ１１と、を備える。
【００１５】
駆動部１００Ｂは、シリアライザ７から伝送ラインＬ１を介して転送されたシリアル差動信号を多ビットのパラレルデータに変換するデシリアライザ８と、シリアライザ１１から伝送ラインＬ２を介して転送されたシリアル差動信号を多ビットのパラレルデータに変換するデシリアライザ１２と、１ライン分のアドレスデータを記憶するシフトレジスタ１５、シフトレジスタ１５に１ライン分のアドレスデータが蓄積された時点で、１ライン分のアドレスデータをラッチするラッチ回路１６、および１ライン分のアドレスデータに応じて１ライン分のデータパルスを発生させ、このデータパルスをプラズマディスプレイパネル３０の列電極Ｚ１〜Ｚｍに同時に印加するアドレスドライバ１７を具備するアドレスドライバ部１８と、Ｙサステインパルスをプラズマディスプレイパネル３０のサステイン電極Ｙ１〜Ｙｎに同時に印加するサステインドライバ１９と、スキャンパルスをサステイン電極Ｙ１〜Ｙｎに順次印加するスキャンドライバ２０と、Ｘサステインパルスをプラズマディスプレイパネル３０のサステイン電極Ｘ１〜Ｘｎに同時に印加するサステインドライバ２１と、リセットパルスを発生するリセットパルス発生回路２０Ａ，２１Ａ、サステインドライバ１９、スキャンドライバ２０およびサステインドライバ２１等を制御する駆動制御部２２と、を備える。
【００１６】
図１に示すように、シリアライザ７は、制御部５からのクロックを受けて送信クロックを生成するＰＬＬ部７１と、フレームメモリ１から読み出されたアドレスデータ、アンド回路６から出力されたシフトクロック、および制御部５から出力されたパルス生成用制御データを制御部５からのクロックに基づいてそれぞれラッチする入力ラッチ部７２と、入力ラッチ部７２によりラッチされたパラレルデータをＰＬＬ部７１からの、制御部５から入力されたクロックのｎ倍の周波数のクロックに基づいてシリアル化するパラレル／シリアル変換部７３と、パラレル／シリアル変換部７３から出力されたシリアルデータをツイストケーブル等からなる伝送ラインＬ１を介して差動シリアル送信する送信出力部７４と、を備える。
【００１７】
デシリアライザ８は、伝送ラインＬ１を介して転送された差動シリアル信号を受信する受信部８１と、伝送ラインＬ１を介して転送された転送クロックを受けてクロックを生成するＰＬＬ部８２と、受信部８１から出力されるシリアル信号をＰＬＬ部８２からの、転送クロックのｎ倍の周波数のクロックに基づいてパラレルデータ化するシリアル／パラレル変換部８３と、シリアル／パラレル変換部８３から出力されたパラレルデータをＰＬＬ部８２からのクロックでラッチする出力ラッチ部８４と、を備える。なお、上記転送クロックおよび出力ラッチ部８４に与えられるクロックは、ＰＬＬ部７１に入力されるクロックと同一周波数である。
【００１８】
このように、本実施形態の表示パネル駆動装置１００では、アドレスデータおよびシフトクロックの両者をシリアライザ７により一連のシリアルデータに変換し、両者を一括して転送している。このため、アドレスデータとシフトクロックとの間でスキュー（タイミングのずれ）が発生するおそれがない。後述するように、シフトクロックは受信側（駆動部１００Ｂ側）のアドレスドライバ部１８においてアドレスデータをラッチするタイミングクロック等として使用されるが、アドレスデータとシフトクロックの間でスキューを発生しないため、誤動作を発生させるおそれがない。また、スキューを打ち消すための遅延回路等、タイミング合わせのための手段を必要としない。
【００１９】
図１に示すように、シリアライザ１１は、制御部５からのクロックを受けて送信クロックを生成するＰＬＬ部１１１と、制御部５から出力されたスキャンドライバ用制御データ、サステインドライバ用制御データ、その他のパルス生成用制御データ、およびクロックを、それぞれ制御部５から出力されたクロックに基づいてラッチする入力ラッチ部１１２と、入力ラッチ部１１２によりラッチされたパラレルデータを、制御部５から入力されたクロックのｎ倍の周波数のクロックに基づいてシリアル化するパラレル／シリアル変換部１１３と、パラレル／シリアル変換部１１３から出力されたシリアルデータをツイストケーブル等からなる伝送ラインＬ２を介して差動シリアル送信する送信出力部１１４と、を備える。
【００２０】
デシリアライザ１２は、伝送ラインＬ２を介して転送された差動シリアル信号を受信する受信部１２１と、伝送ラインＬ２を介して転送された転送クロックを受けてクロックを生成するＰＬＬ部１２２と、受信部１２１から出力されるシリアル信号をＰＬＬ部１２２からの、転送クロックのｎ倍の周波数のクロックに基づいてパラレルデータ化するシリアル／パラレル変換部１２３と、シリアル／パラレル変換部１２３から出力されたパラレルデータをＰＬＬ部１２２からのクロックでラッチする出力ラッチ部１２４と、を備える。なお、上記転送クロックおよび出力ラッチ部１２４に与えられるクロックは、ＰＬＬ部１１１に入力されるクロックと同一周波数である。
【００２１】
図１に示すように、駆動制御部２２には、デシリアライザ１２から出力されたクロックが与えられ、駆動制御部２２はこのクロックに基づいて駆動パルスの発生タイミングを制御する。
【００２２】
このように、本実施形態の表示パネル駆動装置１００では、スキャンドライバ用制御データ、サステインドライバ用制御データおよびその他のパルス生成用制御データ等の制御データと、クロックとをシリアライザ１１により一連のシリアルデータに変換して転送し、両者を一括して転送している。このため、これらの制御データとクロックとの間でスキュー（タイミングのずれ）が発生するおそれがない。後述するように、転送されたクロックは、受信側（駆動部１００Ｂ側）の駆動制御部２２において上記制御データに基づき駆動パルスを発生する際のタイミングクロックとして使用される。しかし、本実施形態では、これらの制御データおよびクロックの間でスキューを発生しないため、誤動作を発生させるおそれがない。また、スキューを打ち消すための遅延回路等、タイミング合わせのための手段を必要としない。
【００２３】
次に、パネル駆動装置１００の動作について説明する。
【００２４】
プラズマディスプレイパネル３０を駆動する期間としての１フィールドは、複数のサブフィールドＳＦ１〜ＳＦＮにより構成される。図２に示すように、各サブフィールドには、点灯させるセルを選択するアドレス期間と、そのアドレス期間において選択されたセルを所定時間点灯させ続けるサステイン期間とが設けられている。また、最初のサブフィールドであるＳＦ１の先頭部分には、前のフィールドでの点灯状態をリセットするためのリセット期間がさらに設けられている。このリセット期間では、すべてのセルを点灯セル（壁電荷が形成されているセル）に、または消灯セル（壁電荷が形成されていないセル）にリセットする。前者の場合には、所定のセルを消灯セルに切換え、後者の場合には、後続のアドレス期間において所定のセルを点灯セルに切換える。サステイン期間はサブフィールドＳＦ１〜ＳＦＮの順に段階的に長くされており、点灯させ続けるサブフィールドの個数を変化させることにより、所定の階調表示が可能とされている。
【００２５】
図３に示す各サブフィールドのアドレス期間では、１ラインごとにアドレス走査が行われる。すなわち、第１のラインを構成する行電極Ｙ１に走査パルスが印加されると同時に、列電極Ｚ１〜Ｚｍに第１のラインのセルに対応するアドレスデータに応じたデータパルスＤＰ１が印加され、次に第２のラインを構成する行電極Ｙ２に走査パルスが印加されると同時に、列電極Ｚ１〜Ｚｍに第２のセルに対応するアドレスデータに応じたデータパルスＤＰ２が印加される。第３のライン以下についても同様に走査パルスおよびデータパルスが同時に印加される。最後に、第ｎのラインを構成する行電極Ｙｎに走査パルスが印加されると同時に、列電極Ｚ１〜Ｚｍに第ｎのラインのセルに対応するアドレスデータに応じたデータパルスＤＰｎが印加される。上記のようにアドレス期間では、所定のセルを点灯セルから消灯セルに、または消灯セルから点灯セルに切換える。
【００２６】
このようにしてアドレス走査が終了すると、サブフィールドにおけるすべてのセルが、それぞれ点灯セルあるいは消灯セルのいずれかに設定されており、次のサステイン期間においてサステインパルスが印加されるごとに点灯セルのみ発光を繰り返す。図３に示すように、サステイン期間では行電極Ｘ１〜Ｘｎおよび行電極Ｙ１〜Ｙｎに対し、ＸサステインパルスおよびＹサステインパルスが、それぞれ所定のタイミングで繰り返し印加される。そして、最後のサブフィールドＳＦＮには、全セルを消灯セルに設定する消去期間が設けられている。
【００２７】
次に、プラズマディスプレイパネル３０の駆動に用いられる各種制御データおよびクロックの信号処理について説明する。
【００２８】
図１に示すように、フレームメモリ１から読み出されたアドレスデータ、アンド回路６から出力されたシフトクロック、および制御部５から出力されたパルス生成用制御データは、制御部５からのクロックに基づいてパラレル／シリアル変換部７３によりシリアル変換され、送信出力部７４により差動シリアル伝送方式（ＬＶＤＳ伝送方式）に従った信号に変換される。このようにして得られた差動シリアル信号（ＬＶＤＳ信号）が、伝送ラインＬ１を介して高速ＬＶＤＳデータ転送される。ここで、アドレスデータはＲ、Ｇ、Ｂの各セルに対するサブフィールドごとのビットデータ（シリアルデータ）であり、Ｒ、Ｇ、Ｂのそれぞれのシリアルデータがシフトクロックおよびパルス生成用制御データとともにシリアライザ７にパラレルに入力される。これらのパラレルデータが、シリアライザ７においてシリアル変換される。
【００２９】
伝送ラインＬ１を介して転送されたシリアル信号は、デシリアライザ８においてパラレル変換され、元のパラレル信号が復元される。
【００３０】
図４はアドレスデータの書込みとラッチイネーブルのタイミングを示す図である。デシリアライザ８から出力されたアドレスデータは１ライン分づつ順次シフトレジスタ１５に書き込まれる。図４に示すように、１ライン分の最後のデータ（データｚ）を書き込むためのシフトクロックの立ち上がりと同時に、ラッチ回路１６に入力されるラッチイネーブルが立ち上がるため、１ライン分のデータ（例えば、データａ〜データｚ）がラッチされてアドレスドライバ１７に同時に入力される。これにより、上記のように、アドレス期間において行電極Ｙ１〜Ｙｎに順次走査パルスが印加されると同時に、列電極Ｚ１〜Ｚｍに所定のアドレスデータに応じたデータパルスＤＰ１〜ＤＰｎが印加される。このラッチイネーブルはシフトクロックに基づいてラッチイネーブル生成部１６Ａにおいて生成される。
【００３１】
ところで、本実施形態では、フレームメモリ１からアドレスデータを読み出している間のみ読出制御部３から信号ＨＡを出力するようにしている。図１に示すように、この信号ＨＡおよび制御部５から出力されるクロックをアンド回路６に入力することによって、信号ＨＡが出力されている（「Ｈ」となっている）期間のみクロックを通過させ、シフトクロックとして出力している。すなわち、フレームメモリ１からアドレスデータが読み出されていない期間には、シフトクロックの供給を停止するようにしている。このため、図４に示すように、アドレスデータが読み出されていない期間はシフトクロックが供給されないので、この間、シフトレジスタ１５のデータが更新されず、シフトレジスタ１５では正規のラッチイネーブルの信号が立ち上がったときの記憶状態が維持される。このため、図４に示すように、ノイズがラッチイネーブルに重畳された場合でも、ノイズによりラッチされるデータが正規のアドレスデータと同一となる。したがって、ノイズによって誤ったタイミングでアドレスデータがラッチされたとしてもプラズマディスプレイ３０には正常なアドレスデータに従ったデータパルスが印加されることとなる。
【００３２】
デシリアライザ８から出力されたパルス生成用制御データは、アドレスドライバ１７に向けて駆動パルスを出力するアドレス共振電源回路１７Ａ（図１）に設けられたスイッチのオン／オフを制御するためのデータである。アドレス共振電源回路１７Ａの具体例については後述する。
【００３３】
一方、図１に示すように、制御部５から出力されたスキャンドライバ用制御データ、サステインドライバ用制御データ、その他のパルス生成用制御データ、およびクロックは、制御部５からのクロックに基づいてパラレル／シリアル変換部１１３によりシリアル変換され、送信出力部１１４により差動シリアル伝送方式（ＬＶＤＳ伝送方式）に従った信号に変換される。このようにして得られた差動シリアル信号（ＬＶＤＳ信号）が、伝送ラインＬ２を介して高速ＬＶＤＳデータ転送される。ここで、スキャンドライバ用制御データ、サステインドライバ用制御データ、その他のパルス生成用制御データ、およびクロックはシリアライザ１１にパラレルに入力され、これらのパラレルデータが、シリアライザ１１においてシリアル変換される。
【００３４】
伝送ラインＬ２を介して転送されたシリアル信号は、デシリアライザ１２においてパラレル変換され、元のパラレル信号が復元される。
【００３５】
デシリアライザ１２から出力されたスキャンドライバ用制御データ、サステインドライバ用制御データ、その他のパルス生成用制御データは、それぞれ駆動制御部２２に入力される。駆動制御部２２では、スキャンドライバ用制御データに基づいてスキャンドライバ２０に設けられたスイッチング素子をオン／オフする信号を、サステインドライバ用制御データに基づいてサステインドライバ１９，２１に設けられたスイッチング素子をオン／オフする信号を、その他のパルス生成用制御データに基づいてリセットパルス、消去パルス等を発生させるためのスイッチング素子をオン／オフする信号を、それぞれ生成する。
【００３６】
上記のように、駆動制御部２２には、デシリアライザ１２から出力されたパラレル信号に含まれるクロックが与えられ、駆動制御部２２はこのクロックに基づいて動作タイミングを制御する。
【００３７】
次に、図５および図６を参照して、アドレス共振電源回路１７Ａおよびアドレスドライバ１７の具体例について説明する。
【００３８】
図５に示すアドレス共振電源回路１７Ａは、所定の振幅を有する共振パルス電源電位を発生して図１に示す電源ラインＺに出力する。アドレス共振電源回路１７ＡにおけるコンデンサＣ１Ｐは、その一端がプラズマディスプレイ３０の接地電位Ｖｓに接地されている。スイッチング素子Ｓ１Ｐがオン状態の場合には、上記コンデンサＣ１Ｐの他端に生じた電位をコイルＬ１ＰおよびダイオードＤ１Ｐを介して電源ラインＺに印加する。スイッチング素子Ｓ２Ｐがオン状態の場合には電源ラインＺの電位をコイルＬ２ＰおよびダイオードＤ２Ｐを介してコンデンサＣ１Ｐの他端に印加する。この際、コンデンサＣ１Ｐは電源ラインＺ上の電位によって充電される。スイッチング素子Ｓ３Ｐがオン状態の場合には、直流電源Ｂ１Ｐによる電源電位Ｖａを電源ラインＺ上に印加する。なお、この直流電源Ｂ１Ｐの負側端子は、プラズマディスプレイパネル３０の接地電位Ｖｓに接地されている。
【００３９】
図５に示すように、アドレスドライバ１７には、デシリアライザ８から出力された１行分（ｍ個）の画素データビットＤＢ１〜ＤＢｍの各々に応じて、それぞれ独立してオン／オフ制御されるスイッチング素子ＳＷＺ１〜ＳＷＺｍおよびＳＳＷＺ１ｏ〜ＳＷＺｍｏが設けられている。スイッチング素子ＳＷＺ１〜ＳＷＺｍの各々は、それぞれに供給された画素データピットＤＢが論理レベル“１”である場合に限りオン状態となって、電源ラインＺ上に印加されている共振パルス電源電位をプラズマディスプレイパネル３０の列電極Ｚ１〜Ｚｍに印加する。一方、スイッチング素子ＳＷＺ１ｏ〜ＳＷＺｍｏ各々は、それぞれ画素データビットＤＢが論理レベル“０”である場合に限りオン状態となって、列電極上の電位を接地電位Ｖｓに接地する。
【００４０】
以下に、図６を参照してアドレス共振電源回路１７Ａおよびアドレスドライバ１７のアドレス期間における動作について説明する。
【００４１】
図５に示すように、アドレス共振電源回路１７Ａには、制御部５から出力され転送されてきたパルス生成用制御データが入力される。このパルス生成用制御データは、スイッチング素子ＳＷ１Ｐ〜ＳＷ３Ｐをオン／オフするためのデータである。図６に示すように、パルス生成用制御データに従ってスイッチング素子ＳＷ１Ｐ、ＳＷ３Ｐ、ＳＷ２Ｐが順に繰り返しオンするように各スイッチング素子が反転を繰り返す。このような動作により、電源ラインＺ上の電位が周期的に上昇する。この周期的な電位の上昇区間はスキャンドライバ２０による走査タイミングに一致している。
【００４２】
このとき、電源ラインＺ上の電位が上昇しているタイミングにあわせて、アドレスドライバ１７のスイッチング素子ＳＷＺ１〜ＳＷＺｍおよびＳＷＺ１ｏ〜ＳＷＺｍｏには、所定の列電極Ｚ１〜Ｚｍに対応した画素データビットＤＢが入力される。図６では、第ｉ列における第１行〜第７行に対応した画素データビットＤＢのビット系列が、
［１、０、１、０、１、０、１］
の場合を示している。この画素データビットＤＢは、ラッチ回路１６によりラッチされたアドレスデータに他ならない。アドレス期間では、以上のような動作を各列について順次実行することにより、各列ごとにセルを点灯セル／消灯セルに設定することができる。
【００４３】
次に、図７および図８を参照して、サステインドライバ１９，２１およびスキャンドライバ２０等の具体例について説明する。
【００４４】
サステインドライバ２１は、直流の電圧ＶＳを発生する直流電源Ｂ１、スイッチング素子Ｓ１〜Ｓ４、コイルＬ１およびＬ２、ダイオードＤ１およびＤ２、コンデンサＣ１から構成される。スイッチング素子Ｓ１がオン状態の場合には、コンデンサＣ１の一端上の電位を、コイルＬ１およびダイオードＤ１を介して行電極Ｘｉに印加する。スイッチング素子Ｓ２がオン状態の場合には、行電極Ｘｉ上の電位を、コイルＬ２およびダイオードＤ２を介してコンデンサＣ１の一端に印加する。スイッチング素子Ｓ３がオン状態の場合には、直流電源Ｂ１が生成する電圧ＶＳを行電極Ｘｉに印加する。スイッチング素子Ｓ４がオン状態の場合には、行電極Ｘｉを接地する。
サステインドライバ２１のスイッチング素子Ｓ１〜Ｓ４は、制御部５から出力され転送されてきたサステインドライバ用制御データに基づいてオン／オフが制御される。
【００４５】
リセットパルス発生回路２１Ａは、直流の電圧ＶＲｘを発生する直流電源Ｂ２、スイッチング素子Ｓ７、抵抗Ｒ１から構成される。直流電源Ｂ２の正側端子は接地されており、その負側端子はスイッチング素子Ｓ７に接続されている。スイッチング素子Ｓ７がオン状態の場合、直流電源Ｂ２の負側端子電圧である電圧−ＶＲを、抵抗Ｒ１を介して行電極Ｘｉに印加する。
リセットパルス発生回路２１Ａのスイッチング素子Ｓ７は、制御部５から出力され転送されてきたその他のパルス生成用制御データに基づいてオン／オフが制御される。
【００４６】
サステインドライバ１９は、直流の電圧ＶＳを発生する直流電源Ｂ３、スイッチング素子Ｓ１１〜Ｓ１４、コイルＬ３およびＬ４、ダイオードＤ３およびＤ４、コンデンサＣ２から構成される。スイッチング素子Ｓ１１がオン状態の場合、コンデンサＣ２の一端上の電位を、コイルＬ３およびダイオードＤ３を介してライン３１上に印加する。スイッチング押しＳ１２がオン状態の場合、ライン３１上の電位を、コイルＬ４およびダイオードＤ４を介してコンデンサＣ２の一端に印加する。スイッチング素子Ｓ１３がオン状態の場合、直流電源Ｂ３が発生した電圧ＶＳをライン３１に印加する。スイッチング素子Ｓ１４がオン状態の場合、ライン３１を接地する。
【００４７】
サステインドライバ１９のスイッチング素子Ｓ１１〜Ｓ１４は、制御部５から出力され転送されてきたサステインドライバ用制御データに基づいてオン／オフが制御される。
【００４８】
次に、リセットパルス発生回路２０Ａは、直流の電圧ＶＲｙ（但し、｜ＶＲｙ｜＜｜ＶＲｘ｜）を発生する直流電源Ｂ４、スイッチング素子Ｓ１５、Ｓ１６、抵抗Ｒ２から構成される。直流電源Ｂ４の正側端子は接地されており、その負側端子はスイッチング素子Ｓ１６に接続されている。スイッチング素子Ｓ１６がオン状態の場合、直流電源Ｂ４の正側端子電圧である電圧ＶＲｙを抵抗Ｒ２を介してライン３２上に印加する。スイッチング素子Ｓ１５がオン状態の場合には、ライン３１とライン３２とを接続する。
【００４９】
リセットパルス発生回路２０Ａのスイッチング素子Ｓ１５、Ｓ１６は、制御部５から出力され転送されてきたその他のパルス生成用制御データに基づいてオン／オフが制御される。
【００５０】
スキャンドライバ２０は、行電極Ｙ１〜Ｙｎごとに設けられており、それぞれ直流の電圧Ｖｈを発生する直流電源Ｂ５、スイッチング素子Ｓ２１、Ｓ２２、ダイオードＤ５およびＤ６から構成される。スイッチング素子Ｓ２１がオン状態の場合、直流電源Ｂ５の正側端子と、行電極Ｙと、ダイオードＤ６のカソード端とを共に接続する。スイッチング素子Ｓ２２がオン状態のとき、直流電源Ｂ５の負側端子と、行電極Ｙと、ダイオードＤ５のアノード端とを共に接続する。
【００５１】
スキャンドライバ２０のスイッチング素子Ｓ２１、Ｓ２２は、制御部５から出力され転送されてきたスキャンパルス用制御データに基づいてオン／オフが制御される。
【００５２】
図８はアドレスドライバ１７、サステインドライバ１９および２１、スキャンドライバ２０、リセットパルス発生回路２０Ａおよび２１Ａの各々から、プラズマディスプレイパネル３０のアドレス電極Ｚ１〜Ｚｍ、行電極Ｘ１〜ＸｎおよびＹ１〜Ｙｎに印加される各種駆動パルスの印加タイミングの一例を示す図である。
【００５３】
図８に示すように、リセット期間Ｒｃではリセットパルス発生回路２１Ａおよび２０Ａが行電極Ｘ１〜ＸｎおよびＹ１〜Ｙｎの各々に対してリセットパルスＲＰＸ１およびＲＰＹ１を同時に印加する。これにより、すべてのセルにおいて行電極間で放電が生じて、各セルには一様の壁電荷が形成される。これによりすべてのセルが点灯セルに初期化される。
【００５４】
アドレス期間Ｗｃでは、アドレスドライバ１７が、各行ごとの画素データパルス群を順次列電極Ｚ１〜Ｚｍに印加していく。この画素データパルス群は上記画素データビットＤＢのビット系列に対応している。このとき、スキャンドライバ２０は、画素データパルス群の印加と同一タイミングで走査パルスＳＰを発生し、走査パルスＳＰを行電極Ｙ１〜Ｙｎへと順次印加していく。このとき、セルでは一方の行電極に走査パルスＳＰが印加され、且つアドレス電極に高電圧の画素データパルスが印加された場合にのみ行電極とアドレス電極との間で放電（選択消去放電）が生じ、そのセルに残存していた壁電荷が消去され、そのセルは消灯セルに移行する。その他のセルについては壁電荷が残留し、それらのセルは点灯セルのまま維持される。このようにして、アドレス期間Ｗｃでは、すべてのセルをアドレスデータに従って点灯セルおよび消灯セルに設定する。
【００５５】
次に、サステイン期間Ｉｃでは、サステインドライバ２１および１９は、行電極Ｘ１〜ＸｎおよびＹ１〜Ｙｎに対して交互に、パルス振幅ＶｓのサステインパルスＩＰＸおよびＩＰＹを印加する。このとき、アドレス期間において壁電荷が残留している点灯セルのみが繰り返して発光する。
【００５６】
また、１フィールド内の最後のサブフィールド（図８では、サブフィールドＳＦ１４）には消去期間Ｅが設けられ、ここではアドレスドライバ１７は消去パルスＡＰを発生して、これを列電極Ｚ１〜Ｚｍに印加する。一方、スキャンドライバ２０は消去パルスＡＰと同時に消去パルスＥＰを発生してこれを行電極Ｙ１〜Ｙｎ各々に印加する。これら消去パルスＡＰおよびＥＰの同時印加により、すべてのセルで消去放電が発生し、壁電荷が消滅する。
【００５７】
図９はこのような選択消去アドレス法を採用した場合に、アドレスドライバ１７、サステインドライバ１９および２１、スキャンドライバ２０、リセットパルス発生回路２０Ａおよび２１Ａからプラズマディスプレイパネル３０に印加する駆動パルスの印加タイミングおよび各スイッチ素子の切り替えタイミングを示す図である。
【００５８】
図９についての詳細説明は省略するが、このように、アドレスドライバ１７、サステインドライバ１９および２１、スキャンドライバ２０、リセットパルス発生回路２０Ａおよび２１Ａに設けられた多数のスイッチング素子を制御することにより、所望の駆動パルスをプラズマディスプレイパネル３０の各電極に印加することができる。
【００５９】
以上説明したように、本実施形態の形態の表示パネル駆動装置１００では、制御部５から出力されたクロックを用いて生成したシフトクロックを用いて、アドレスデータをシフトレジスタ１５に蓄積するとともに、シフトレジスタ１５に蓄積されたアドレスデータをラッチしている。しかし、表示パネル駆動装置１００では、アドレスデータおよびシフトクロックの両者をシリアライザ７により一連のシリアルデータに変換して転送しており、いわばシフトクロックもアドレスデータと同時にデータ化したうえで両者を一括して転送している。このため、アドレスデータとシフトクロックとの間でスキューが発生するおそれがなく、遅延回路等のタイミング合わせのための手段を必要としない。
【００６０】
また、スキャンドライバ用制御データ、サステインドライバ用制御データおよびその他のパルス生成用制御データ等の制御データと、クロックとをシリアライザ１１により一連のシリアルデータに変換して転送している。このため、これらの制御データとクロックとの間でスキューが発生するおそれがない。したがって、スキューを打ち消すための遅延回路等、タイミング合わせのための手段を必要としない。
【００６１】
なお、本実施形態では、ＬＶＤＳを用いた差動シリアル伝送方式を採用しているため、ノイズの影響を受けにくく、外部に対するノイズの輻射が減少する等の利点がある。
【００６２】
上記実施形態におけるアドレスデータ、パルス生成用制御データ、スキャンドライバ用制御データ、サステインドライバ用制御データ、その他のパルス生成用制御データは、それぞれ、各請求項に記載された「駆動パルス生成制御データ」に対応する。なお、駆動パルス生成制御データは、上記実施形態で示されたデータに限定されない。
【００６３】
上記実施形態では、表示パネルとしてプラズマディスプレイパネルを例示しているが、本発明は表示パネルとして液晶表示パネル、ＥＬ表示パネル等の各種パネルに対し適用できる。
【図面の簡単な説明】
【図１】本実施形態の表示パネル駆動装置を示すブロック図。
【図２】１フィールドの構成を示す図。
【図３】１サブフィールド内の駆動パルスを示す図。
【図４】ラッチイネーブルによりラッチされるアドレスデータを示す図。
【図５】アドレス共振電源回路およびアドレスドライバの構成を示す図。
【図６】アドレス共振電源回路およびアドレスドライバのアドレス期間における動作を示す図。
【図７】サステインドライバおよびスキャンドライバ等の構成を示す図。
【図８】アドレス電極および行電極に印加される各種駆動パルスの印加タイミングの一例を示す図。
【図９】選択消去アドレス法を採用した場合における駆動パルスの印加タイミングおよび各スイッチ素子の切り替えタイミングを示す図。
【符号の説明】
１　　　フレームメモリ（記憶部）
３　　　読出制御部（読出部）
５　　　制御部（シフトクロック発生部）
１５　　シフトレジスタ
１６　　ラッチ回路
１７　　アドレスドライバ（駆動回路）
１８　　アドレスドライバ部（駆動パルス出力部）
１９，２１　サステインドライバ（駆動パルス出力部）
２０　　スキャンドライバ（駆動パルス出力部）
２０Ａ，２１Ａ　リセットパルス発生回路（駆動パルス出力部）
２２　　駆動制御部（駆動パルス出力部）
３０　　プラズマディスプレイパネル（表示パネル）
７３，１１３　パラレル／シリアル変換器
７４，１１４　送信出力部（送信部）
８１，１２１　受信部
８３　　シリアル／パラレル変換器
１００Ａ　表示制御部
１００Ｂ　駆動部
Ｌ１，Ｌ２　伝送ライン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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