(57)【要約】【課題】　密に配列することが要請される光電変換部のブロックに対しても、各ブロック毎に独立の駆動、制御を行なえることを課題とする。【解決手段】　複数の光電変換画素と、複数の光電変換画素からの信号の読み出しを制御する駆動制御回路と、複数の光電変換画素からの信号の読み出しを制御する制御条件を記憶したメモリとを具備し、駆動制御回路をメモリに記憶されている制御条件によって制御する。また、複数の光電変換画素を複数のブロックに分割し、メモリの制御条件はブロック単位で独立に決めておく。【選択図】　　　　図１
2004007789.tif 000002
【特許請求の範囲】
【請求項１】
複数の光電変換画素と、前記複数の光電変換画素からの信号の読み出しを制御する制御条件を記憶したメモリとを、有することを特徴とする固体撮像装置。
【請求項２】
複数の光電変換画素と、前記複数の光電変換画素からの信号の読み出しを制御する駆動制御回路と、前記複数の光電変換画素からの信号の読み出しを制御する制御条件を記憶したメモリとを有し、前記駆動制御回路は、前記メモリに記憶されている制御条件によって制御されることを特徴とする固体撮像装置。
【請求項３】
前記複数の光電変換画素は、複数のブロックに分割され、前記メモリは、前記制御条件をブロック単位で独立に決められていることを特徴とする請求項１又は請求項２に記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
　本発明は、各々独立に駆動でき、出力条件が決められる光電変換ブロックを複数配置してなる固体撮像装置に関するものである。
【背景技術】
【０００２】
　一般に、固体撮像装置は光電変換方式として、ＣＣＤタイプとＭＯＳタイプ、バイポーラタイプ等で読み出される種々の方式があり、ビデオカメラ等には画質に優れるというＣＣＤタイプがよく用いられている。一方、後２者であっても、近年ノイズ耐性が向上し、低消費電力化が図られ、周辺回路を含めたワンチップ化が可能で、小型化できるというメリットによって、注目されている。
【０００３】
　また、近年光電変換素子をブロック化して、駆動、出力条件を独立に決められる光電変換ブロックを形成する例が提案されている。この光電変換ブロックを複数配置してなる固体撮像装置における、１つの光電変換ブロック例を図３に示して説明する。同図は１次元イメージセンサであり、１は光電変換画素であり、バイポーラトランジスタ２とそのベースリセット用ＭＯＳトランジスタ３とで構成され、特にバイポーラトランジスタ２のベース領域に構成される不図示のＰＮ接合部に光を照射して、光発生電荷の蓄積によって生じるベース電位上昇分となる信号電圧を、バイポーラトランジスタ２のエミッタから出力する。この画素１は、図３に示すように、１ラインに亘って複数個が配置されている。
【０００４】
　また、５０は画素１のベースリセット用電圧供給源、４はバイポーラトランジスタ２のエミッタに接続された画素出力線、５は画素出力線４のリセット用ＭＯＳトランジスタ、６はそのベースが出力線４に接続するバイポーラトランジスタであり、そのエミッタは各列におけるバイポーラトンンジスタ６のエミッタと共通の接続線７につながっている。バイポーラトランジスタ６は光電変換出力の最大出力検知をする役目をしており、接続線７には、画素アレイの最大出力に相当する電圧が出てくる。
【０００５】
　また、８は画素の出力電圧を蓄積する蓄積容量、９は画素出力線４と容量８とを接続、切り離しをするスイッチ用ＭＯＳトランジスタ、１０は容量８を選択するＭＯＳトランジスタスイッチ、１１はＭＯＳトランジスタスイッチ１０のゲートに制御信号を出力してスイッチ１０を順次選択するシフトレジスタ、１２は選択された容量８から読み出された光電荷を読み出す出力線、１３は出力線１２が入力されるアンプ、１４はアンプ１３の出力端子、１５は出力線７の出力値の大小を判断する比較器、１６はこの光電変換ブロックを駆動、制御する制御回路であり、１７はシフトレジスタ１１を駆動する、例えばクロック信号と反転クロック信号、スタート信号用の駆動線、１８，１９，２０はそれぞれＭＯＳトランジスタ３，５，９のゲート駆動パルスを印加するための駆動線、２１は比較器１５の比較電位を供給する配線、２２は比較器１５の出力をラッチするラッチ回路、２３はアンプ１３のゲインを制御するための制御線である。
【０００６】
　図３に示す例においては、画素１、容量８、及びラッチ回路２２を一斉にリセットした後、駆動線２０はハイレベルのままスイッチ９を導通としておく。画素１に信号電荷が蓄積されるにつれ画素出力線４、及び容量８の電位も上昇するが、これらの画素出力の最大値に相当する出力が、配線２１で決められる比較電位を越えると比較器１５の出力が反転し、ラッチ回路２２が切り替わることにより、配線２０がＬｏｗとなり、スイッチ９がオフとなる。したがって、蓄積容量８にはその時点までに画素に蓄積された信号が保持されることになる。また、アンプ１３のゲインを決める制御電圧を供給する制御線２３は、配線２１の設定電位や、ラッチが切り替わるまでの時間で決められる。
【０００７】
　図３のような光電変換ブロックを複数持つ固体撮像装置においては、各ブロックにおける光強度が著しく異なる場合でも、各ブロックの画素信号の蓄積時間も異なり、同レベルの出力値を得ることができる。また図３においてはバイポーラ型の画素を例としたが、一般にどのような光電変換画素であってもよく、また画素出力のモニターも最大値検出に限らず、最小値検出あるいは、最大値と最小値の差分検出などであってもよい。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
　しかしながら、上記従来例のような光電変換ブロックが少数で、各ブロックを離れた位置において形成するような場合は問題がないが、光電変換ブロックの数が多くなり、各ブロックの光電変換部を密に配置するという要請が出てくる場合には、駆動制御回路１６とシフトレジスタ１１を配置するスペースが割り当てられなくなるという問題があった。
【０００９】
　本発明は、光電変換ブロックが多数かつ密に配置される場合であっても、それらを独立に駆動、制御する手段を提供することを目的とする。
【課題を解決するための手段】
【００１０】
　本発明は、上記目的を達成するため、複数の光電変換画素と、前記複数の光電変換画素からの信号の読み出しを制御する制御条件を記憶したメモリとを、有することを特徴とする。
【００１１】
　また、本発明は、複数の光電変換画素と、前記複数の光電変換画素からの信号の読み出しを制御する駆動制御回路と、前記複数の光電変換画素からの信号の読み出しを制御する制御条件を記憶したメモリとを有し、前記駆動制御回路は、前記メモリに記憶されている制御条件によって制御されることを特徴とする。
【発明の効果】
【００１２】
　本発明によれば、密に配列することが要請される光電変換部のブロックに対しても、各ブロック毎に独立の駆動、制御を行なうことが可能となる。
【００１３】
　また、光電変換ブロックの数が多くなり、各ブロックの光電変換部を密に配置するという必要があっても、駆動制御回路とシフトレジスタを配置するスペースが割り当てられなくなるということも問題とならず、大多数の光電変換ブロックにも容易に対応することができる。
【発明を実施するための最良の形態】
【００１４】
　（第１の実施形態）
　本発明の第１の実施形態について、図１を参照しつつ詳細に説明する。同図において、１は光電変換画素であり、図３と同様にリセットＭＯＳトランジスタと光電変換素子のＰＮ接合部をベースに有するバイポーラトランジスタとから構成され、一般に読み出し動作において、信号は非破壊で読み出されるものとする。また、２４は光電変換部ブロックを示し、ここでは２４−１，２４−２，２４−３，２４−４と４つのブロックが形成されていることを示す。２５は光電変換画素の駆動線、２６は各光電変換画素に対応するアナログメモリセルであり、この図ではメモリとしての容量８と、スイッチ５１とで構成され、スイッチ５１のゲートをオン／オフして、メモリの書き込み、読み出しを行なう駆動線２７により駆動される。
【００１５】
　また、２８はデコーダであり、アドレス線３２によって駆動するブロックが選ばれる。また、２９はデコーダ２８−１の出力により駆動線２５を選択するバッファ、３０はデコーダ２８−２の出力を受けてアナログメモリの駆動線２７を選択するバッファ、３１は各ブロックの制御条件を書き込んでおくデジタルメモリであり、デコーダ２８−３の出力によりアクセスされる。３３は光電変換画素ブロックを駆動するための、駆動制御回路１６から出力される配線、また、３４はアナログメモリブロック用の駆動制御回路１６から出力する駆動線、３５はデジタルメモリ３１に情報を書き込むための配線、３６はデジタルメモリ３１の情報を読み出すための配線である。なお、図３と共通の符号番号について重複する説明を省略する。
【００１６】
　次に、本実施形態の動作について説明する。本実施形態においては、最初、画素１を含む光電変換部及び、容量８を含むアナログメモリ部、デコーダ２８−３を含むデジタルメモリ部をすべてリセットしてから駆動が開始される。光電変換部のリセットは駆動線２５の電位を負としてリセットＭＯＳトランジスタ３を活性化した後、駆動線２５の電位を正としてトランジスタ１を活性化すると同時に、ＭＯＳトランジスタ５をオンする。この時、ベース電流が流れてトランジスタ１のベースがリセットされ、その後駆動線２５をＧＮＤに戻すことで、トランジスタ１は逆バイアスとなる。また、アナログメモリ部のリセットはスイッチ５１及びスイッチ９をオンして、ＭＯＳトランジスタ５を通じて接地電位に落とされる。デジタルメモリ部のリセットは、全アドレスに”１”又は”０”を書き込んでリセットする。
【００１７】
　つぎに、駆動制御回路１６より出力するアドレス線を切り替えていき光電変換部ブロック２４−１，２４−２，２４−３，２４−４の順に繰り返し読み出しを行なっていくが、各ブロックの選択時に、デジタルメモリ３１の情報もアクセスする。
【００１８】
　ある時間経過して、例えばブロック２４−２の出力がコンパレータ１５を反転させた時、即ち、ブロック２４−２の画素内の光電変換電荷のいずれかが配線２１からのしきい値よりも大きくなったとき、アナログメモリのブロック２４−２に対応するブロックに書き込みを行なうためのパルスを配線３４に印加する。同時にデジタルメモリ３１のブロック２４−２に対応するアドレス番地に、信号転送がなされたこと、その時の信号蓄積時間、最終的にアナログメモリから出力を行なう時のアンプゲイン等の情報を書き込む。一巡して再びブロック２４−２の駆動を行なう時、コンパレータ１５が反転しても、デジタルメモリ３１からアクセスしたブロック２４−２に対応するアドレス番地の情報に従って、駆動制御回路１６はアナログメモリへの書き込みパルスは出さず、デジタルメモリ３１への再書き込みも行なわない。このため、アナログメモリ、デジタルメモリ３１には、光電変換ブロックのモニター出力が最初に所定レベルに達した時の情報が保持される。
【００１９】
　最終的に光電変換部の駆動が終わると、スイッチ９がオフし、シフトレジスタ１１の走査に従って、アナログメモリからの出力を読み出すが、アナログメモリのブロックを指定する時に、そのブロックに相当するデジタルメモリ３１の情報もアクセスして、それに指定されたアンプゲインを指定して、出力線１２からアンプ１３を介して出力信号１４から読み出しを行なう。
【００２０】
　以上説明したように、光電変換部及びアナログメモリの各ブロック毎の制御情報を入出力できるデジタルメモリ３１を設けることによって、密に配列された複数の光電変換ブロック２４−１，−２，−３，−４を、共通の駆動回路、共通のモニター回路、共通のシフトレジスタ、共通の出力アンプを使って独立に駆動、制御ができるようになった。
【００２１】
　（第２の実施形態）
　図２は本発明第２の実施形態を示す図であり、同図において、光電変換画素アレイの中で、第１行目と第３行目は、それぞれ２つの光電変換ブロックに分かれており、すなわち、２４−１−１と２４−１−２及び２４−３−１と２４−３−２にわかれているようなブロック配置をなす場合を示す。
【００２２】
　図２において、４０は検知回路６と出力線７とを接続するスイッチ用ＭＯＳトランジスタであり、そのオン／オフは駆動制御回路１６からの出力線４１によってなされる。アナログメモリ部も光電変換部のブロック配置に相当するように、第１行と第３行目は２本の駆動線４２，４３が出る。光電変換部は駆動線２５は第１行目と第３行目、第２行目等と同等に配置され、デコーダ２８−１からバッファ２９を介して画素１を駆動する。一方、蓄積容量８を有するアナログメモリ部は上述のように行分割の光電変換ブロックに応じて駆動線４２，４３に分けて、デコーダ２８−２からバッファ３０を介して蓄積容量を制御できる構成になっている。
【００２３】
　また、デジタルメモリ部３７はアドレス線３２により選択された行が、１つのブロックであるか、２つのブロックからなるかを示すＲＯＭ（リードオンリーメモリ、読出し専用記憶装置）である。ＲＯＭ３７の出力３８は選択された行が１ブロックの時はＬｏｗ、２ブロックの時はＨｉｇｈとなるように決められる。従って、駆動制御回路１６がアドレス線３２を指示した場合には、そのアドレスが行のブロックが分割されているのかどうかを出力３８のフィードバックから容易に知ることができる。
【００２４】
　また、出力３８がＨｉｇｈの時は、その選択された行に属する２つのブロックの選択がアドレス線３９によって決められる。また出力３８がＬｏｗの時は、制御線４１は２本同時にオンし、出力３８がＨｉｇｈの時は、２つのブロックを別々に選択するため、制御線４１の２本の制御線は交互にオンのパルスを出力する。よって、駆動制御回路１６は容易に検知回路６からの光電電荷の最大値を行の２ブロック毎に検出することができ、出力線７にその検出レベルを出力してコンパレータ１５でしきい値と比較して、光電電荷を正確にデジタルメモリ３１に格納することができるとともに、アナログメモリ部から出力線１２に読み出して、アンプ１３を介して、画像信号を出力することができる。
【００２５】
　またアドレス線３９は、アナログメモリ用バッファ３０にも入力し、１つの行に対し、２つのブロックがある時には、そのブロックを別々に制御できるようにしている。
【００２６】
　図２において、図１と共通の符号番号をつけたものは共通の機能を有し、重複する説明を省くが、このように、１つの行に複数のブロックを有するような配置においても、デジタルメモリ３１に、その行毎のブロック配列パターンを区別させるＲＯＭを付加することにより、複数の光電変換ブロックに対し、共通の検知、駆動、回路を使って各ブロック独立の駆動、制御を行なうことを可能にできる。
【図面の簡単な説明】
【００２７】
【図１】本発明による第１の実施形態を説明する回路図である。
【図２】本発明による第２の実施形態を説明する回路図である。
【図３】従来例の光電変換装置を説明する回路図である。
【符号の説明】
【００２８】
　　　　１　光電変換画素
　　　　２　バイポーラトランジスタ
　　　　３　ＭＯＳトランジスタ
　　　　４　出力線
　　　　５　リセットＭＯＳトランジスタ
　　　　６　出力モニター素子
　　　　７　出力線
　　　　８　蓄積容量
　　　　９　ＭＯＳトランジスタ
　　　　１０　ＭＯＳトランジスタ
　　　　１１　シフトレジスタ
　　　　１２　出力線
　　　　１３　アンプ
　　　　１４　出力端子
　　　　１５　比較器（コンパレータ）
　　　　１６　駆動回路
　　　　１７，１８，１９，２０　駆動配線
　　　　２１　基準電位
　　　　２２　ラッチ回路
　　　　２３　ゲイン制御線
　　　　２４　光電変換ブロック
　　　　２５　行選択線（駆動線）
　　　　２６　アナログメモリ画素
　　　　２７　行選択線
　　　　２８　デコーダ
　　　　２９，３０　バッファ回路
　　　　３１　デジタルメモリ
　　　　３２　アドレス線
　　　　３３，３４　駆動線
　　　　３５　書き込み線
　　　　３６　読出し線
　　　　３７　ＲＯＭ
　　　　３８　メモリ出力線
　　　　３９　アドレス線
　　　　４０　スイッチＭＯＳトランジスタ
　　　　４１　制御線
　　　　４２，４３　駆動線
【図１】
2004007789.tif 000003
【図２】
2004007789.tif 000004
【図３】
2004007789.tif 000005