(57)【要約】　　　（修正有）【課題】データリード動作時における誤りを防ぐ事の出来る半導体メモリー装置、及び、そのような半導体メモリー装置のプリチャージ方法を提供する。【解決手段】本発明の半導体メモリー装置は、複数個のメモリーセルアレイブロックと、複数個のデータ入出力ラインペアと、第一動作時に複数個のビットラインペアを第１プリチャージ電圧にプリチャージする第１プリチャージ回路と、第１動作時に複数個のデータ入出力ラインペアを第１プリチャージ電圧にプリチャージする第２プリチャージ回路と、第１動作時にディセーブルになり、第２動作時に複数個のデータ入出力ラインペアを第２プリチャージ電圧にプリチャージする第３プリチャージ回路を複数個のメモリーセルアレイブロックの各々について備えるプリチャージ回路と、第１動作時に第１プリチャージ電圧のレベルが所定レベル以上であれば第１プリチャージ電圧のレベルを下げる電荷放電回路で構成されている。【選択図】　図３
2004005962.tif 000002
【特許請求の範囲】
【請求項１】
複数個のビットラインペアと複数個のワードラインの間に連結された複数個のメモリーセルをそれぞれ備えた複数個のメモリーセルアレイブロックと、
前記複数個のビットラインペアと連結されデータを伝送する複数個のデータ入出力ラインペアと、
第１動作時に前記複数個のビットラインペアを第１プリチャージ電圧にプリチャージする第１プリチャージ回路と、
前記第１動作時に前記複数個のデータ入出力ラインペアを前記第１プリチャージ電圧にプリチャージする第２プリチャージ回路と、
前記第１動作時にディセーブルされ、第２動作時に前記複数個のデータ入出力ラインペアを第２プリチャージ電圧にプリチャージする第３プリチャージ回路を前記複数個のメモリーセルアレイブロックの各々について備えるプリチャージ手段と、
前記第１動作時に前記第１プリチャージ電圧のレベルが所定レベル以上である場合に前記第１プリチャージ電圧のレベルを下げる電荷放電手段とを備えることを特徴とする半導体メモリー装置。
【請求項２】
請求項１において、前記第１プリチャージ電圧は、
前記第２プリチャージ電圧の約１／２の電圧であることを特徴とする半導体メモリー装置。
【請求項３】
請求項１において、前記第１動作は、
プリチャージ動作であることを特徴とする半導体メモリー装置。
【請求項４】
請求項３において、前記電荷放電手段は、
前記第１プリチャージ電圧と接地電圧との間に連結され、前記プリチャージ動作時に所定時間オンになる第１トランジスターを備えることを特徴とする半導体メモリー装置。
【請求項５】
請求項４において、前記電荷放電手段は、
前記第１プリチャージ電圧と接地電圧との間に直列連結されたダイオード構成の少なくとも一つ以上の第２トランジスターを更に備えることを特徴とする半導体メモリー装置。
【請求項６】
請求項１において、前記第１動作は、
正常モード動作であることを特徴とする半導体メモリー装置。
【請求項７】
請求項６において、前記電荷放電手段は、
前記第１プリチャージ電圧と接地電圧との間に連結され、前記正常モード動作時にイネーブルされる第１トランジスターを備えることを特徴とする半導体メモリー装置。
【請求項８】
請求項７において、前記電荷放電手段は、
前記第１トランジスターと接地電圧との間に直列連結されたダイオード構成の少なくとも一つ以上の第２トランジスターを更に備えることを特徴とする半導体メモリー装置。
【請求項９】
請求項１において、前記第１動作は、
正常モード動作時のプリチャージ動作であることを特徴とする半導体メモリー装置。
【請求項１０】
請求項９において、前記電荷放電手段は、
前記第１プリチャージ電圧に連結され、前記正常動作時にイネーブルされる第１トランジスターと、
前記第１トランジスターと接地電圧との間に直列連結され、前記プリチャージ動作時に所定時間オンになる第２トランジスターとを備えることを特徴とする半導体メモリー装置。
【請求項１１】
請求項１０において、前記電荷放電手段は、
前記第２トランジスターと接地電圧の間に直列連結されたダイオード構成の少なくとも一つ以上の第３トランジスターを更に備えることを特徴とする半導体メモリー装置。
【請求項１２】
複数個のビットラインペアと複数個のワードラインの間に連結された複数個のメモリーセルをそれぞれ備えた複数個のメモリーセルアレイブロックと、
前記複数個のメモリーセルアレイブロックの各々の前記複数個のビットラインペアと連結されてデータを伝送する、前記複数個のメモリーセルアレイブロックの各々の複数個のデータ入出力ラインペアとを備えた半導体メモリー装置のプリチャージ方法において、
第１動作時に前記複数個のメモリーセルアレイブロックの中の選択されたメモリーセルアレイブロックの複数個のデータ入出力ラインペアを第１プリチャージ電圧にプリチャージする段階と、
第２動作時に前記複数個のメモリーセルアレイブロックの各々の前記複数個のビットラインペア及び複数個のデータ入出力ラインペアを第２プリチャージ電圧レベルにプリチャージし、前記プリチャージ電圧レベルが所定レベル以上に高くなった場合に前記第１プリチャージ電圧レベルを低くする段階とを備えることを特徴とする半導体メモリー装置のプリチャージ方法。
【請求項１３】
請求項１２において、前記第２プリチャージ電圧は、
前記第１プリチャージ電圧の約１／２の電圧であることを特徴とする半導体メモリー装置のプリチャージ方法。
【請求項１４】
請求項１２において、前記第２動作は、
プリチャージ動作であることを特徴とする半導体メモリー装置のプリチャージ方法。
【請求項１５】
請求項１２において、前記第２動作は、
正常モード動作であることを特徴とする半導体メモリー装置のプリチャージ方法。
【請求項１６】
請求項１２において、前記第２動作は、
正常モード動作時のプリチャージ動作であることを特徴とする半導体メモリー装置のプリチャージ方法。
【発明の詳細な説明】
【０００１】
【発明に属する技術分野】
本発明は、半導体メモリー装置に係り、特にデータリード動作時に誤りを防ぐ事のできる半導体メモリー装置及びこの装置のプリチャージ方法に関するものである。
【０００２】
【従来の技術】
一般的に、従来の半導体メモリー装置は、プリチャージ動作時にビットラインペア（ビットライン対）を１／２電源電圧レベルにプリチャージするための第１プリチャージ回路と、データ入出力ラインペア（データ入出力ライン対）を１／２電源電圧レベルにプリチャージする第２プリチャージ回路を備え、アクティブ及びリード動作時に選択されたメモリーセルアレイブロックのデータ入出力ラインペアを電源電圧レベルにする第３プリチャージ回路を備えて構成されている。
【０００３】
従来の半導体メモリー装置は、リード動作時に選択されたメモリーセルアレイブロックのデータ入出力ラインペアを第３プリチャージ回路によって電源電圧レベルにプリチャージし、その後、プリチャージ動作時に選択されたメモリーセルアレイブロックのデータ入出力ラインペアの電源電圧レベルを第２プリチャージ回路によって１／２電源電圧レベルにプリチャージする。
【０００４】
ところが、半導体メモリー装置の高集積化及び低電力消耗化により動作電圧がますます低下している。これにより、装置内部に集積化されるトランジスターの電流駆動能力が落ちて、リード動作後のプリチャージ動作時において、第２プリチャージ回路が選択されたメモリーセルアレイブロックのデータ入出力ラインペアを電源電圧レベルから１／２電源電圧レベルにさせる時に安定的な１／２電源電圧レベルを作ることができない。すなわち、リード動作後のプリチャージ動作時に第２プリチャージ回路を通じて１／２電源電圧発生回路でデータ入出力ラインペアの電荷を充分に放電しなければならないが、１／２電源電圧発生回路の駆動能力が落ちって充分に電荷を放電できず１／２電源電圧レベルが高くなるという問題点がある。
【０００５】
結果的に、第１プリチャージ回路及び第２プリチャージ回路に供給される１／２電源電圧レベルが高くなり、すなわち、プリチャージレベルが高くなり、データリード動作時に誤りが発生するという問題点がある。
【０００６】
【発明が解決しようとする課題】
本発明の目的は、データリード動作時における誤りを防ぐ事のできる半導体メモリー装置を提供する事にある。
【０００７】
本発明の他の目的は、前述した目的を達成するための半導体メモリー装置のプリチャージ方法を提供することである。
【０００８】
前述した目的を達成するための本発明の半導体メモリー装置は、複数個のビットラインペアと複数個のワードラインの間に連結された複数個のメモリーセルをそれぞれ備えた複数個のメモリーセルアレイブロックと、前記複数個のビットラインペアと連結されデータを転送する複数個のデータ入出力ラインペアと、第１動作時に前記複数個のビットラインペアを第１プリチャージ電圧にプリチャージする第１プリチャージ回路と、前記第１動作時に前記複数個のデータ入出力ラインペアを前記第１プリチャージ電圧にプリチャージする第２プリチャージ回路と、前記第１動作時にディセーブルされて第２動作時に前記複数個のデータ入出力ラインペアを第２プリチャージ電圧にプリチャージする第３プリチャージ回路を上記複数個のメモリーセルアレイブロックの各々について備えるプリチャージ手段と、前記第一動作時に前記第１プリチャージ電圧のレベルが所定レベル以上である場合に前記第１プリチャージ電圧のレベルを下げる電荷放電手段とを備える事を特徴とする。
【０００９】
前記他の目的を達成させるための本発明の半導体メモリー装置のプリチャージ方法は、複数個のビットラインペアと複数個のワードラインの間に連結された複数個のメモリーセルをそれぞれ備えた複数個のメモリーセルアレイブロック、及び上記複数個のメモリーセルアレイブロックの各々の上記複数個のビットラインペアと連結されてデータを転送する前記複数個のメモリーセルアレイブロックの各々の複数個のデータ入出力ラインペアを備えた半導体メモリー装置のプリチャージ方法に関する。このプリチャージ方法は、第１動作時に前記複数個のメモリーセルアレイブロックの中で選択されたメモリーセルアレイブロックの複数個のデータ入出力ラインペアを第１プリチャージ電圧にプリチャージする段階、及び、第２動作時に前記複数個のメモリーセルアレイブロックの各々の複数個のビットラインペア及び複数個のデータ入出力ラインペアを第２プリチャージ電圧レベルにプリチャージし、そのプリチャージ電圧レベルが所定レベル以上に高くなると上記第１プリチャージ電圧レベルを下げる段階を備える事を特徴とする。
【００１０】
【発明の実施の形態】
以下、本発明の望ましい実施形態の半導体メモリー装置及びこの装置のプリチャージ方法を説明する前に、従来の半導体メモリー装置を説明する。
【００１１】
図１は、従来の半導体メモリー装置の構成を概略的に示した図である。この半導体メモリー装置は、複数個のメモリーセルアレイブロック１０−１〜１０−ｋ、ローデコーダー１２、コラムデコーダー１４、データ入出力マルチプレクサ１６−１１〜１６−ｋｋ、データ入出力センス増幅器１８−１１〜１８−ｋｋ、電源電圧ＩＶＣ発生回路２０、プリチャージ電圧ＶＢＬ発生回路２２、メモリーセルアレイブロック１０−１〜１０−ｋの各々の左側のアレイビットラインペア（ＡＢＬ１，ＡＢＬ１Ｂ），（ＡＢＬ２，ＡＢＬ２Ｂ）、…に連結されたビットラインプリチャージ回路ＢＬＰＲＥ１、メモリーセルアレイブロック１０−１〜１０−ｋの各々の右側のアレイビットラインペア（ＡＢＬ１，ＡＢＬ１Ｂ），（ＡＢＬ２，ＡＢＬ２Ｂ）、…に連結されたビットラインプリチャージ回路ＢＬＰＲＥ２、メモリーセルアレイブロック１０−１〜１０−ｋの各々のセンスビットラインペア（ＳＢＬ１，ＳＢＬ１Ｂ），（ＳＢＬ２，ＳＢＬ２Ｂ）、…に連結されたビットラインセンス増幅器ＢＬＳＡ、２４とデータ入出力ゲートＤＩＯＧ、メモリーセルアレイブロック１０−１〜１０−ｋの各々の左側のアレイビットラインペア（ＡＢＬ１，ＡＢＬ１Ｂ），（ＡＢＬ２，ＡＢＬ２Ｂ）、…各々とセンスビットラインペア（ＳＢＬ１，ＳＢＬ１Ｂ），（ＳＢＬ２，ＳＢＬ２Ｂ）、…の間に連結されたビットラインアイソレーションゲートＩＳＯＧ１、メモリーセルアレイブロック１０−１〜１０−ｋの各々の右側のアレイビットラインペア（ＡＢＬ１，ＡＢＬ１Ｂ），（ＡＢＬ２，ＡＢＬ２Ｂ）、…とセンスビットラインペア（ＳＢＬ１，ＳＢＬ１Ｂ），（ＳＢＬ２，ＳＢＬ２Ｂ）、…の間に連結されたビットラインアイソレーションゲートＩＳＯＧ２、及びデータ入出力ラインペア（ＩＯ１１，ＩＯ１１Ｂ）〜（ＩＯｋｋ，ＩＯｋｋＢ）に連結されたプリチャージ回路ＩＶＣＰＲＥ１１〜ＩＶＣＰＲＥｋｋ、プリチャージ回路ＶＢＬＰＲＥ１１〜ＶＢＬＰＲＥｋｋ、データ入出力マルチプレクサＩＯＭＵＸ、１６−１１〜１６−ｋｋ、及びデータ入出力センス増幅器ＩＯＳＡ、１８−１１〜１８−ｋｋで構成されている。
【００１２】
図１において、データ入出力ラインペア（ＩＯ１１，ＩＯ１１Ｂ）〜（ＩＯｋｋ，ＩＯｋｋＢ）は、隣接するメモリーセルアレイブロックに共有される信号ラインペアである。データ入出力ラインペア（ＩＯ１１，ＩＯ１１Ｂ）〜（ＩＯｋｋ，ＩＯｋｋＢ）に連結される回路、または隣接するメモリーセルアレイブロックで共有される回路である。そして、センスビットラインペア（ＳＢＬ１，ＳＢＬ１Ｂ），（ＳＢＬ２，ＳＢＬ２Ｂ）、…に連結される回路、または隣接するメモリーセルアレイブロックで共有される回路である。
【００１３】
図１において、データ入出力ゲートＤＩＯＧの各々はＮＭＯＳトランジスターＮ１，Ｎ２で構成され、ビットラインアイソレーションゲートＩＳＯＧ１，ＩＳＯＧ２の各々はＮＭＯＳトランジスターＮ３，Ｎ４で構成され、ビットラインプリチャージ回路ＢＬＰＲＥ１，ＢＬＰＲＥ２の各々はＮＭＯＳトランジスターＮ５，Ｎ６，Ｎ７で構成され、プリチャージ回路ＩＶＣＰＲＥ１１〜ＩＶＣＰＲＥｋｋの各々はＮＭＯＳトランジスターＮ８，Ｎ９，Ｎ１０で構成され、プリチャージ回路ＶＢＬＰＲＥ１１〜ＶＢＬＰＲＥｋｋの各々はＮＭＯＳトランジスターＮ１１，Ｎ１２，Ｎ１３で構成されている。
【００１４】
図１に示された各ブロックの機能を説明する。
【００１５】
ローデコーダー１２は、ローアドレスＲＡをデコーディングしてワードライン選択信号ＷＬ１〜ＷＬｍを発生する。コラムデコーダー１４は、コラムアドレスＣＡをデコーディングしてコラム選択信号ＣＳＬ１〜ＣＳＬｎを発生する。データ入出力ゲートＤＩＯＧの各々は、コラム選択信号ＣＳＬ１〜ＣＳＬｎ各々に応答してオンされ、センスビットラインペア（ＳＢＬ１，ＳＢＬ１Ｂ），（ＳＢＬ２，ＳＢＬ２Ｂ）、…とデータ入出力ラインペア（ＩＯ１１，ＩＯ１１Ｂ）〜（ＩＯｋｋ，ＩＯｋｋＢ）の間にデータを伝送する。ビットラインセンス増幅器２４は、センスビットラインペア（ＳＢＬ１，ＳＢＬ１Ｂ），（ＳＢＬ２，ＳＢＬ２Ｂ）、…の電圧差を増幅する。ビットラインアイソレーションゲートＩＳＯＧ１，ＩＳＯＧ２の各々は、プリチャージ動作時には、電源電圧レベルのビットラインアイソレーション制御信号ＩＳＯ１，ＩＳＯ２、…に応答してオンされ、アクティブ動作時には、高電圧レベルのビットラインアイソレーション制御信号ＩＳＯ１，ＩＳＯ２、…に応答して完全にオンとなる。
【００１６】
プリチャージ回路ＢＬＰＲＥ１，ＢＬＰＲＥ２の各々は、プリチャージ制御信号ＰＲＥ１，ＰＲＥ２、…に応答してアレイビットラインペア（ＡＢＬ１，ＡＢＬ１Ｂ），（ＡＢＬ２，ＡＢＬ２Ｂ）、…とセンスビットラインペア（ＳＢＬ１，ＳＢＬ１Ｂ），（ＳＢＬ２，ＳＢＬ２Ｂ）、…を電圧ＶＢＬレベルにプリチャージする。電圧ＶＢＬのレベルはＩＶＣ／２レベルである。プリチャージ制御信号ＰＲＥ１，ＰＲＥ２、…各々は、メモリーセルアレイブロック１０−１〜１０−ｋの各々を選択するためのブロック選択信号に応答して“ハイ”レベルに遷移する。プリチャージ回路ＩＶＣＰＲＥ１１〜ＩＶＣＰＲＥｋｋの各々は、プリチャージ制御信号Ａ１１〜Ａｋｋに応答してデータ入出力ラインペア（ＩＯ１１，ＩＯ１１Ｂ）〜（ＩＯｋｋ，ＩＯｋｋＢ）を電源電圧ＩＶＣレベルにする。プリチャージ回路ＶＢＬＰＲＥ１１〜ＶＢＬＰＲＥｋｋの各々は、プリチャージ制御信号Ｂ１１〜Ｂｋｋに応答してデータ入出力ラインペア（ＩＯ１１，ＩＯ１１Ｂ）〜（ＩＯｋｋ，ＩＯｋｋＢ）を電圧ＶＢＬレベルにプリチャージする。
【００１７】
データ入出力マルチプレクサ１６−１１〜１６−ｋｋの各々は、ライト時にブロック選択信号に応答してデータ入出力センス増幅器１８−１１〜１８−ｋｋから出力される信号をデータ入出力ラインペア（ＩＯ１１，ＩＯ１１Ｂ）〜（ＩＯｋｋ，ＩＯｋｋＢ）に伝送し、リード時にブロック選択信号に応答してデータ入出力ラインペア（ＩＯ１１，ＩＯ１１Ｂ）〜（ＩＯｋｋ，ＩＯｋｋＢ）の信号をデータ入出力センス増幅器１８−１１〜１８−ｋｋに伝送する。データ入出力センス増幅器１８−１１〜１８−ｋｋの各々は、データ入出力マルチプレクサ１６−１１〜１６−ｋｋから出力される信号の電流差を増幅して出力する。
【００１８】
図１に示した従来の半導体メモリー装置のデータリード動作をメモリーセルアレイブロック５０−１が選択される場合を例として説明する。
【００１９】
アレイビットラインペア（ＡＢＬ１，ＡＢＬ１Ｂ），（ＡＢＬ２，ＡＢＬ２Ｂ）、…とセンスビットラインペア（ＳＢＬ１，ＳＢＬ１Ｂ），（ＳＢＬ２，ＳＢＬ２Ｂ）、…がプリチャージされた状態で、アクティブ命令とともにローアドレスＲＡ及びブロックアドレス（図には示してない）が入力されると、ローデコーダー１２はローアドレスＲＡをデコーディングしてメモリーセルアレイブロック１０−１のワードラインを選択するためワードライン選択信号ＷＬ１を発生する。この時、ブロックアドレスに応答してメモリーセルアレイブロック１０−１を選択するためのブロック選択信号が発生すると、ビットラインプリチャージ制御信号ＰＲＥ１が“ロー”レベルに遷移し、ブロック選択信号に応答してビットラインアイソレーション制御信号ＩＳＯ１が高電圧レベルに遷移する。そうなれば、プリチャージ回路ＢＬＰＲＥ１，ＢＬＰＲＥ２がオフされ、ビットラインアイソレーションゲートＩＳＯＧ１，ＩＳＯＧ２が完全にオンされ、アレイビットラインペア（ＡＢＬ１，ＡＢＬ１Ｂ），（ＡＢＬ２，ＡＢＬ２Ｂ）とワードライン選択信号ＷＬ１に応答してオンされるメモリーセルの間で電荷共有動作が起こる。これに従い、センスビットラインペア（ＳＢＬ１，ＳＢＬ１Ｂ），（ＳＢＬ２，ＳＢＬ２Ｂ）の間に所定電圧差が発生することになり、この際、ビットラインセンス増幅器ＢＬＳＡが動作してセンスビットラインペア（ＳＢＬ１，ＳＢＬ１Ｂ），（ＳＢＬ２，ＳＢＬ２Ｂ）の電圧を増幅する。また、この時、制御信号Ａ１１，Ａ１２が“ハイ”レベルに遷移し、制御信号Ｂ１１，Ｂ１２が“ロー”レベルに遷移する。そして、データ入出力マルチプレクサ１６−１１、１６−１２がオンとなる。従って、データ入出力ラインペア（ＩＯ１１，ＩＯ１１Ｂ）、（ＩＯ１２，ＩＯ１２Ｂ）は電源電圧ＩＶＣレベルに遷移することになる。
【００２０】
リード命令とともにコラムアドレスが入力されると、コラムデコーダー１４はコラムアドレスＣＡをデコーディングしてコラム選択信号ＣＳＬ１を発生させる。データ入出力ゲートＤＩＯＧは、コラム選択信号ＣＳＬ１に応答してオンされ、センスビットラインペア（ＳＢＬ１，ＳＢＬ１Ｂ），（ＳＢＬ２，ＳＢＬ２Ｂ）の増幅された信号をデータ入出力ラインペア（ＩＯ１１，ＩＯ１１Ｂ）、（ＩＯ１２，ＩＯ１２Ｂ）に伝送する。データ入出力ラインペア（ＩＯ１１，ＩＯ１１Ｂ）、（ＩＯ１２，ＩＯ１２Ｂ）に伝送されたデータは、データ入出力マルチプレクサ１６−１１、１６−１２を通じて出力される。データ入出力センス増幅器１８−１１、１８−１２は、データ入出力マルチプレクサ１６−１１、１６−１２から出力される信号の電流差を増幅して出力する。すなわち、データ入出力ラインペア（ＩＯ１１，ＩＯ１１Ｂ）、（ＩＯ１２，ＩＯ１２Ｂ）が電源電圧ＩＶＣレベルにプリチャージされた状態で、データ入出力ゲート（ＩＯ１１，ＩＯ１１Ｂ）、（ＩＯ１２，ＩＯ１２Ｂ）がオンになると、“ハイ”レベルのセンスビットライン（または、反転センスビットライン）に連結されたデータ入出力ライン（または、反転データ入出力ライン）は電源電圧ＩＶＣレベルを維持し、“ロー”レベルの反転センスビットライン（または、センスビットライン）に連結された反転データ入出力ライン（または、データ入出力ライン）の電圧レベルは低くなる。従って、センスビットライン（または、反転センスビットライン）とデータ入出力ライン（または、反転データ入出力ライン）の間には電流が流れず、反転センスビットライン（または、センスビットライン）と反転データ入出力ライン（または、データ入出力ライン）の間には電流が流れるようになる。この際、データ入出力センス増幅器１８−１１、１８−１２がデータ入出力ラインペア（ＩＯ１１，ＩＯ１１Ｂ）、（ＩＯ１２，ＩＯ１２Ｂ）の電流差を増幅して出力される。
【００２１】
リード命令が実行された後にプリチャージ命令が入力されると、プリチャージ制御信号ＰＲＥ１と制御信号Ｂ１１，Ｂ１２が“ハイ”レベルに遷移し、制御信号Ａ１１，Ａ１２が“ロー”レベルに遷移する。従って、アレイビットラインペア（ＡＢＬ１，ＡＢＬ１Ｂ），（ＡＢＬ２，ＡＢＬ２Ｂ）とセンスビットラインペア（ＳＢＬ１，ＳＢＬ１Ｂ），（ＳＢＬ２，ＳＢＬ２Ｂ）が電圧ＶＢＬ１レベルにプリチャージされ、データ入出力ラインペア（ＩＯ１１，ＩＯ１１Ｂ）、（ＩＯ１２，ＩＯ１２Ｂ）が電源電圧ＩＶＣレベルから電圧ＶＢＬレベルにプリチャージされる。したがって、データ入出力ラインペア（ＩＯ１１，ＩＯ１１Ｂ）、（ＩＯ１２，ＩＯ１２Ｂ）各々の電荷がプリチャージ回路ＩＶＣＰＲＥ１１、ＩＶＣＰＲＥ１２を構成するＮＭＯＳトランジスターＮ１２，Ｎ１３を通じて電圧ＶＢＬ発生ラインに流入する。この時、電圧ＶＢＬ発生回路の駆動能力が小さくデータ入出力ラインペア（ＩＯ１１，ＩＯ１１Ｂ）、（ＩＯ１２，ＩＯ１２Ｂ）の電荷を完全に放電することが出来ないので、電圧ＶＢＬ発生ラインの電圧レベルが高くなる。
【００２２】
結果的に、プリチャージ動作時にメモリーセルアレイブロック１０−１〜１０−ｋのアレイビットラインペア（ＡＢＬ１，ＡＢＬ１Ｂ），（ＡＢＬ２，ＡＢＬ２Ｂ）、…とセンスビットラインペア（ＳＢＬ１，ＳＢＬ１Ｂ），（ＳＢＬ２，ＳＢＬ２Ｂ）、…、及びデータ入出力ラインペア（ＩＯ１１，ＩＯ１１Ｂ）〜（ＩＯｋｋ，ＩＯｋｋＢ）のプリチャージレベルが高くなる。
【００２３】
これは、選択されたメモリーセルとアレイビットラインペアの間に電荷共有動作実行時にビットラインと反転ビットラインの間に電圧差が減少されてビットラインセンス増幅器がビットラインペアの信号を正確に増幅することが出来ないと言う問題点を有する。
【００２４】
図２は、図１に示した電圧ＶＢＬ発生回路の一例の回路図であり、この電圧ＶＢＬ発生回路は、ＰＭＯＳトランジスターＰ１，Ｐ２，Ｐ３、及びＮＭＯＳトランジスターＮ１４，Ｎ１５，Ｎ１６で構成されている。図２に示した回路の動作を説明する。
【００２５】
ノードＡの電圧がＩＶＣ／２であれば、ノードＣの電圧は、ＩＶＣ／２＋ＶＴＮとなり、ノードＤの電圧はＩＶＣ／２−ＶＴＰとなる。ここで、ＶＴＮはＮＭＯＳトランジスターＮ１４のしきい値（ｔｈｒｅｓｈｏｌｄ）電圧であり、ＶＴＰはＰＭＯＳトランジスターＰ２のしきい値電圧である。従って、ＮＭＯＳトランジスターＮ１４とＰＭＯＳトランジスターＰ２は、完全にオンとなる直前の状態であり、安定されたＩＶＣ／２を電圧ＶＢＬとして発生する。
【００２６】
この状態で、出力電圧ＶＢＬのレベルが低くなると、ＰＭＯＳトランジスターＰ１の抵抗値が小さくなり、ＮＭＯＳトランジスターＮ１５の抵抗値が大きくなり、ノードＡの電圧が高くなる。そうなると、ノードＣ及びノードＤの電圧が高くなり、ＮＭＯＳトランジスターＮ１６がオンとなり、ＰＭＯＳトランジスターＰ３がオフとなりノードＢの電圧が高くなる。
【００２７】
逆に出力電圧ＶＯＵＴが高くなると、ＮＭＯＳトランジスターＮ１５の抵抗値が小さくなり、ＰＭＯＳトランジスターＰ１の抵抗値が大きくなりノードＡの電圧が低くなる。そうなると、ノードＣ及びノードＤの電圧が低くなり、ＰＭＯＳトランジスターＰ３がオンとなり、ＮＭＯＳトランジスターＮ１６がオフとなって、ノードＢの電圧が低くなる。
【００２８】
このような方法で電圧ＶＢＬ発生回路２２は、安定した電圧ＶＢＬレベルを維持する。
【００２９】
図２に示された電圧ＶＢＬ発生回路は、電圧ＶＢＬの変動量が大きい場合にトランジスターの駆動能力が大きくなる。
【００３０】
従って、リード動作からプリチャージ動作への移行時に選択されたメモリーセルアレイブロックのデータ入出力ラインペアから電圧ＶＢＬ発生ラインに流入する電荷を円滑に放電するために単純にトランジスターの大きさを大きくする事だけでは、電圧ＶＢＬ発生ラインの電圧を下げることはできない。
【００３１】
すなわち、従来の半導体メモリー装置の問題点を解決するために電圧ＶＢＬ発生回路を構成するトランジスターの大きさを大きくする事は、電圧ＶＢＬ発生ラインの電圧を下げることに寄与せず、逆に電流消耗を増加させ、集積化においてレイアウトの面積を増加させると言う問題点を抱える。
【００３２】
図３は、本発明の望ましい実施形態の半導体メモリー装置の構成を概略的に示した図であり、この半導体メモリー装置は、図１に示した半導体メモリー装置の電圧ＶＢＬ発生ラインと接地電圧との間に所定個数の電荷放電回路３０−１〜３０−ｌ（エル）を加えて構成されている。本発明の望ましい実施の形態における半導体メモリー装置の他の部分の構成は、図１に示す半導体メモリー装置の構成と同様である。
【００３３】
本発明の望ましい実施形態では、プリチャージ動作時にプリチャージ制御信号ＰＲＥに応答して電荷放電回路３０−１〜３０−ｌ（エル）が電圧ＶＢＬ発生ラインの電荷を放電する。従って、プリチャージ動作時に電圧ＶＢＬ発生ラインの電圧が高くなることを防ぐことができる。
【００３４】
すなわち、本発明の望ましい実施形態の半導体メモリー装置は、リード動作からプリチャージ動作への移行時に選択されたメモリーセルアレイブロックの該当データ入出力ラインペアから流入する電荷が電圧ＶＢＬ発生ラインの電圧を高くすることを防ぐために、電圧ＶＢＬ発生ラインに電荷放電回路３０−１〜３０−ｌ（エル）を連結してプリチャージ動作時に電圧ＶＢＬ発生ラインの電荷を放電するように構成したものである。
【００３５】
図４〜図９は、それぞれ図３に示した電荷放電回路の具体的な構成例を示す回路図である。
【００３６】
図４に示した第１構成例としての電荷放電回路は、電圧ＶＢＬ発生ラインと接地電圧との間に直列連結されたＮＭＯＳトランジスターＮ１７，Ｎ１８で構成されている。
【００３７】
この構成例では、プリチャージ動作時に、プリチャージ制御信号ＰＲＥに応答してＮＭＯＳトランジスターＮ１７がオンとなり、電圧ＶＢＬ発生ラインの電圧がＮＭＯＳトランジスターＮ１８のしきい値電圧より高い場合に電圧ＶＢＬ発生ラインの電荷がＮＭＯＳトランジスターＮ１７，Ｎ１８を通じて放電される。ここで、プリチャージ制御信号ＰＲＥは、所定時間の間にオンになるパルス信号である。
【００３８】
図５に示した第２構成例としての電荷放電回路は、電圧ＶＢＬ発生ラインと接地電圧との間に直列連結されたＮＭＯＳトランジスターＮ１９で構成されている。
【００３９】
この構成例では、プリチャージ動作時に、プリチャージ制御信号ＰＲＥに応答してＮＭＯＳトランジスターＮ１９がオンになると、所定時間の間に電圧ＶＢＬ発生ラインの電荷がＮＭＯＳトランジスターＮ１９を通じて放電される。
【００４０】
図６に示した第３構成例としての電荷放電回路は、電圧ＶＢＬ発生ラインと接地電圧の間に直列連結されたＮＭＯＳトランジスターＮ２０、Ｎ２１で構成されている。
【００４１】
この構成例では、イネーブル信号ＥＮに応答してＮＭＯＳトランジスターＮ２０がオンになり電荷放電回路がイネーブルされ、プリチャージ制御信号ＰＲＥに応答してＮＭＯＳトランジスターＮ２１がオンとなり、所定時間の間に電圧ＶＢＬ発生ラインの電荷がＮＭＯＳトランジスターＮ２０、Ｎ２１を通じて放電される。
【００４２】
正常モードでは、“ハイ”レベルのイネーブル信号ＥＮを入力して電荷放電回路の動作をイネーブルし、テストモードでは、“ロー”レベルのイネーブル信号ＥＮを入力して電荷放電回路の動作をディセーブルする。
【００４３】
すなわち、必要な動作モード時においてのみ電荷放電回路が動作するよう制御することが可能である。
【００４４】
図７に示した第４構成例としての電荷放電回路は、電圧ＶＢＬ発生ラインと接地電圧との間に直列連結されたＮＭＯＳトランジスターＮ２２、Ｎ２３、Ｎ２４で構成されている。
【００４５】
この構成例では、イネーブル信号ＥＮに応答してＮＭＯＳトランジスターＮ２２がオンになり電荷放電回路の動作がイネーブルされ、プリチャージ制御信号ＰＲＥに応答してＮＭＯＳトランジスターＮ２３がオンとなる。この状態において、電圧ＶＢＬ発生ラインの電圧がＮＭＯＳトランジスターＮ２４の入り口電圧より大きい場合に、電圧ＶＢＬ発生ラインの電荷がＮＭＯＳトランジスターＮ２２、Ｎ２３、Ｎ２４を通じて放電される。
【００４６】
図８に示した第５構成例としての電荷放電回路は、電圧ＶＢＬ発生ラインと接地電圧との間に直列連結されたＮＭＯＳトランジスターＮ２５、Ｎ２６で構成されている。　この構成例では、イネーブル信号ＥＮに応答してＮＭＯＳトランジスターＮ２５がオンになる。この状態において、電圧ＶＢＬ発生ラインの電圧がＮＭＯＳトランジスターＮ２６のしきい値電圧より大きい場合に、電圧ＶＢＬ発生ラインの電荷がＮＭＯＳトランジスターＮ２５、Ｎ２６を通じて放電される。
【００４７】
図９に示した第６構成例としての電荷放電回路は、電圧ＶＢＬ発生ラインと接地電圧との間に直列連結されたＮＭＯＳトランジスターＮ２７、Ｎ２８、Ｎ２９で構成されている。　この構成例では、イネーブル信号ＥＮに応答してＮＭＯＳトランジスターＮ２７がオンになる。この状態において、電圧ＶＢＬ発生ラインの電圧がＮＭＯＳトランジスターＮ２８、Ｎ２９のしきい値電圧を加えた電圧より大きい場合に、電圧ＶＢＬ発生ラインの電荷がＮＭＯＳトランジスターＮ２７、Ｎ２８、Ｎ２９を通じて放電される。
【００４８】
すなわち、図４、図５に示した電荷放電回路は、正常モード及びテストモード動作において、プリチャージ動作の実行時に動作する。一方、図６，図７に示した電荷放電回路は、正常モードまたはテストモードにおいて、プリチャージ動作の実行時にのみ動作する。そして、図８，図９に示した電荷放電回路は、正常モード及びテストモードの中の一つのモードのみにおいて動作する。
【００４９】
上記の幾つかの電荷放電回路の構成例において、電圧ＶＢＬ発生ラインと接地電圧との間に連結されたダイオード構成のトランジスターの個数を調節することにより、電圧ＶＢＬ発生ラインの電圧が所望の電圧レベル以下に落ちたときに電荷放電動作が停止されるように構成することができる。
【００５０】
従って、本発明の半導体メモリー装置は、特定モードまたは特定動作が実行される場合において、電圧ＶＢＬ発生ラインの電圧が高くなったときに電荷放電回路によって電荷を放電することにより、電圧ＶＢＬ発生ラインの電圧が高くなることを防ぐことができる。
【００５１】
以上の通り、本発明をその望ましい実施形態或いは構成例を参照して説明したが、該当技術分野の熟練された当業者は、特許請求の範囲に記載された本発明の思想及び範囲から逸脱しない範囲内で本発明を多様に修正及び変更させることができることを理解することができる。
【００５２】
【発明の効果】
本発明の半導体メモリー装置及びこの装置のプリチャージ方法によれば、例えば、プリチャージ動作時にプリチャージ電圧のレベルが高くなることを防ぐことによりデータリードエラーを防ぐ事が出来る。
【図面の簡単な説明】
【図１】従来の半導体メモリー装置の構成を概略的に示した図である。
【図２】図１で示した電圧ＶＢＬ発生回路の一例の回路図である。
【図３】本発明の望ましい実施形態の半導体メモリー装置の構成を概略的に示した図である。
【図４】図３で示した電荷放電回路の第１構成例を示す回路図である。
【図５】図３で示した電荷放電回路の第２構成例を示す回路図である。
【図６】図３で示した電荷放電回路の第３構成例を示す回路図である。
【図７】図３で示した電荷放電回路の第４構成例を示す回路図である。
【図８】図３で示した電荷放電回路の第５構成例を示す回路図である。
【図９】図３で示した電荷放電回路の第６構成例を示す回路図である。
【図１】
2004005962.tif 000003
【図２】
2004005962.tif 000004
【図３】
2004005962.tif 000005
【図４】
2004005962.tif 000006
【図５】
2004005962.tif 000007
【図６】
2004005962.tif 000008
【図７】
2004005962.tif 000009
【図８】
2004005962.tif 000010
【図９】
2004005962.tif 000011