(57)【要約】【課題】ＦＥＴのゲート酸化膜に加わる電気的ストレスを緩和することができる半導体集積回路を提供する。【解決手段】デコード信号Ｘの振幅をレベルシフトし、Ｈワード線信号ＨＲＸを出力するレベルシフタ１２ａと、デコード信号バーＸをゲートに入力するとともに信号ＨＲＸをソースに入力するｐチャネルＦＥＴ２１を有する出力部１３を備えた構成とする。レベルシフタ１２ａは、信号バーＸが電圧ＶＳのとき、電圧ＶＰの信号ＨＲＸを出力する一方、電圧ＶＤのとき、電圧ＶＳの信号ＨＲＸを出力する。これにより、信号バーＸに応じてＦＥＴ２１のスイッチングを行うことができる。そして、信号バーＸに応じてＦＥＴ２１をスイッチングすることによって、オン状態のＦＥＴ２１のゲート酸化膜に加わる電圧を（ＶＰ−ＶＳ）にすることができ、電気的ストレスを緩和することができる。【選択図】　図１
2004046947.tif 000002
【特許請求の範囲】
【請求項１】
第１および第２の電圧レベルを持つ第１の信号を、第３および第４の電圧レベルのいずれか一方として、前記第１および第２の電圧レベルのいずれか高い方よりも高い電圧レベルを持つとともに、他方として、前記第１および第２の電圧レベルのいずれか低い方よりも低い電圧レベルを持つ第２の信号に変換する半導体集積回路であって、
前記第１の信号に応じて電圧レベルが切り替わる第３の信号を生成する電圧供給部と、
ゲートに前記第１の信号が与えられるとともにソースに前記第３の信号が与えられ、これら第１および第３の信号に応じて、オン状態とオフ状態とが切り替わるＦＥＴを有し、このＦＥＴの動作状態に応じて前記第２の信号の電圧レベルを切り替えて出力する出力部とを備え、
前記電圧供給部は、
前記第３の信号を、前記第１の信号が前記第１の電圧レベルのとき、前記第３の電圧レベルに設定する一方、前記第２の電圧レベルのとき、前記ＦＥＴをオフ状態にするような第５の電圧レベルに設定するものであり、
前記ＦＥＴは、
前記第１の信号が前記第１の電圧レベルかつ前記第３の信号が前記第３の電圧レベルのとき、オン状態になる一方、前記第１の信号が前記第２の電圧レベルかつ前記第３の信号が前記第５の電圧レベルのとき、オフ状態になるものであり、
前記出力部は、
前記ＦＥＴのドレイン側から、前記第２の信号として、前記ＦＥＴがオン状態のとき、前記電圧供給部によって前記ＦＥＴのソースに与えられた前記第３の電圧レベルの電圧を出力する一方、オフ状態のとき、前記ＦＥＴのドレインに与えられた前記第４の電圧レベルの電圧を出力するものである
ことを特徴とする半導体集積回路。
【請求項２】
請求項１記載の半導体集積回路において、
前記第５の電圧レベルは、前記第１の電圧レベルに等しいものであり、
前記第３の信号は、前記第１および第３の電圧レベルを持つ信号である
ことを特徴とする半導体集積回路。
【請求項３】
請求項２記載の半導体集積回路において、
前記電圧供給部は、前記第１の信号の電圧レベルに応じて、前記第３の信号の電圧レベルを決定するレベルシフタを有する
ことを特徴とする半導体集積回路。
【請求項４】
請求項２記載の半導体集積回路において、
前記電圧供給部は、前記第１の信号の電圧レベルに応じて、前記第３の信号の電圧レベルを決定する差動増幅器を有する
ことを特徴とする半導体集積回路。
【請求項５】
請求項２記載の半導体集積回路において、
前記電圧供給部は、
ゲートに前記第１および第３の電圧レベルを持つ第４の信号が与えられるとともにソースに前記第３の電圧レベルの電圧が与えられ、前記第４の信号が前記第１の電圧レベルのとき、オン状態になる一方、前記第４の信号が前記第３の電圧レベルのとき、オフ状態になる第１のＦＥＴと、
前記第１のＦＥＴとは異なるチャネル型をし、前記第１のＦＥＴと互いのドレインを通じて直列に接続され、ゲートに前記第１の信号が与えられるとともに、ソースに前記第１の電圧レベルの電圧が与えられ、前記第１の信号が前記第１の電圧レベルのとき、オフ状態になる一方、前記第１の信号が前記第２の電圧レベルのとき、オン状態になる第２のＦＥＴとを有し、
前記第３の信号として、前記第１および第２のＦＥＴの接続点から、前記第１のＦＥＴがオン状態かつ前記第２のＦＥＴがオフ状態のとき、前記第１のＦＥＴのソースに与えられている前記第３の電圧レベルの電圧を出力する一方、前記第１のＦＥＴがオフ状態かつ前記第２のＦＥＴがオン状態のとき、前記第２のＦＥＴのソースに与えられている前記第１の電圧レベルの電圧を出力する
ことを特徴とする半導体集積回路。
【請求項６】
第１の電圧レベルおよびこれよりも高い第２の電圧レベルを持つ第１の信号を、前記第２の電圧レベルよりも高い第３の電圧レベルおよび前記第１の電圧レベルよりも低い第４の電圧レベルを持つ第２の信号に変換する半導体集積回路であって、
第３の信号として、前記第１の信号が前記第１の電圧レベルのとき、前記第３の電圧レベルの電圧を出力する一方、前記第１の信号が前記第２の電圧レベルのとき、前記第１の電圧レベルの電圧を出力する第１の電圧供給部と、
第４の信号として、前記第１の信号が前記第１の電圧レベルのとき、前記第２の電圧レベルの電圧を出力する一方、前記第１の信号が前記第２の電圧レベルのとき、前記第４の電圧レベルの電圧を出力する第２の電圧供給部と、
互いのドレインを通じて直列に接続されたｐチャネルＦＥＴおよびｎチャネルＦＥＴを有する出力部とを備え、
前記ｐチャネルＦＥＴは、ゲートに前記第１の信号が与えられるとともにソースに前記第３の信号が与えられ、前記第１の信号が前記第１の電圧レベルかつ前記第３の信号が前記第３の電圧レベルのとき、オン状態になる一方、前記第１の信号が前記第２の電圧レベルかつ前記第３の信号が前記第１の電圧レベルのとき、オフ状態になるものであり、
前記ｎチャネルＦＥＴは、ゲートに前記第１の信号が与えられるとともにソースに前記第４の信号が与えられ、前記第１の信号が前記第１の電圧レベルかつ前記第４の信号が前記第２の電圧レベルのとき、オフ状態になる一方、前記第１の信号が前記第２の電圧レベルかつ前記第４の信号が前記第４の電圧レベルのとき、オン状態になるものであり、
前記出力部は、前記第２の信号として、前記ｐおよびｎチャネルＦＥＴの接続点から、前記ｐチャネルＦＥＴがオン状態かつ前記ｎチャンネルＦＥＴがオフ状態のとき、前記第１の電圧供給部によって前記ｐチャネルＦＥＴのソースに与えられた前記第３の電圧レベルの電圧を出力する一方、前記ｐチャネルＦＥＴがオフ状態かつ前記ｎチャネルＦＥＴがオン状態のとき、前記第２の電圧供給部によって前記ｎチャネルＦＥＴのソースに与えられた前記第４の電圧レベルの電圧を出力するものである
ことを特徴とする半導体集積回路。
【請求項７】
請求項１または６記載の半導体集積回路において、
前記第１の信号は、ロウデコーダによってデコードされた複数のデコード信号のうちのいずれか１つであり、
前記第２の信号は、ワード線信号であり、
前記出力部は、前記いずれか１つのデコード信号を入力とし、前記ワード線信号を出力とするワードドライバである
ことを特徴とする半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路に関するものであり、特に、ＤＲＡＭや強誘電体メモリなどにおけるワードドライバに好適な回路の技術に属する。
【０００２】
【従来の技術】
図７は、従来のＤＲＡＭにおけるワードドライバ部分の回路図である。ロウデコーダ１１は、ｎビット幅のロウアドレス信号ＲＡＳをデコードし、電源電圧ＶＤおよび接地電圧ＶＳの電圧レベルを持つ２ｎ個のデコード信号を出力する。同図に示した信号Ｘは、ロウデコーダ１１から出力されたデコード信号うちの１つである。レベルシフタ１２は、デコード信号Ｘの振幅を増大し、信号Ｚとして出力する。具体的には、レベルシフタ１２は、信号Ｘが電圧ＶＤのとき、電源電圧ＶＤよりも高いＨワード線電圧ＶＰの信号Ｚを出力する一方、信号Ｘが電圧ＶＳのとき、接地電圧ＶＳよりも低いＬワード線電圧ＶＢの信号Ｚを出力する。
【０００３】
ワードドライバ１３は、信号Ｚに応じて、ワード線信号ＷＬＳを出力する。ワードドライバ１３におけるｐチャネルＦＥＴ２１のソースにはＨワード線電圧ＶＰが与えられ、ｎチャネルＦＥＴ２２のソースにはＬワード線電圧ＶＢが与えられている。これらＦＥＴ２１，２２は、ゲートに与えられる信号Ｚに応じて、相補的に動作する。具体的には、信号Ｚが電圧ＶＢのとき、ＦＥＴ２１がオン状態（ソース・ドレイン間を閉じる状態）、ＦＥＴ２２がオフ状態（ソース・ドレイン間を開く状態）になり、信号ＷＬＳとして、ＦＥＴ２１のソースに与えられている電圧ＶＰが出力される。一方、信号Ｚが電圧ＶＰのとき、ＦＥＴ２１がオフ状態、ＦＥＴ２２がオン状態になり、信号ＷＬＳとして、ＦＥＴ２２のソースに与えられている電圧ＶＰが出力される。
【０００４】
【発明が解決しようとする課題】
図７に示したワードドライバ回路において、ＦＥＴ２１，２２の動作状態を制御する信号Ｚは、Ｈワード線電圧ＶＰおよびＬワード線電圧ＶＢの電圧のいずれかの電圧レベルとなる。このため、オン状態のＦＥＴ２１またはＦＥＴ２２のゲート酸化膜には、電気的ストレスとして、電圧ＶＰと電圧ＶＢとの電圧差が加わっている。通常、Ｈワード線電圧ＶＰは、電源電圧ＶＤよりも遥かに高く、チップ内で最も高い電圧である。また、Ｌワード線電圧ＶＢは、接地電圧ＶＳよりも遥かに低く、チップ内で最も低い電圧である。したがって、ゲート酸化膜に加わる電気的ストレスは極めて大きなものである。
【０００５】
ゲート酸化膜に加わる電圧がＦＥＴ２１，２２の耐圧を超えてしまうと、ゲート酸化膜が破壊され、ワードドライバ１３からワード線信号ＷＬＳの出力ができなくなる。また、ゲート酸化膜に加わる電圧がＦＥＴ２１，２２の耐圧を超えない場合であっても、ワード線信号ＷＬＳを出力するたびに、ゲート酸化膜には電気的ストレスが蓄積されていく。このため、ワード線信号ＷＬＳの出力回数を制限しなければならない。
【０００６】
上記問題に鑑み、本発明は、ＦＥＴのゲート酸化膜に加わる電気的ストレスが緩和されるような半導体集積回路を提供することを課題とする。
【０００７】
【課題を解決するための手段】
上記課題を解決するために、請求項１の発明が講じた手段は、第１および第２の電圧レベルを持つ第１の信号を、第３および第４の電圧レベルのいずれか一方として、前記第１および第２の電圧レベルのいずれか高い方よりも高い電圧レベルを持つとともに、他方として、前記第１および第２の電圧レベルのいずれか低い方よりも低い電圧レベルを持つ第２の信号に変換する半導体集積回路であって、前記第１の信号に応じて電圧レベルが切り替わる第３の信号を生成する電圧供給部と、ゲートに前記第１の信号が与えられるとともにソースに前記第３の信号が与えられ、これら第１および第３の信号に応じてオン状態とオフ状態とが切り替わるＦＥＴを有し、このＦＥＴの動作状態に応じて前記第２の信号の電圧レベルを切り替えて出力する出力部とを備えたものとする。そして、前記電圧供給部は、前記第３の信号を、前記第１の信号が前記第１の電圧レベルのとき、前記第３の電圧レベルに設定する一方、前記第２の電圧レベルのとき、前記ＦＥＴをオフ状態にするような第５の電圧レベルに設定するものとする。また、前記ＦＥＴは、前記第１の信号が前記第１の電圧レベルかつ前記第３の信号が前記第３の電圧レベルのとき、オン状態になる一方、前記第１の信号が前記第２の電圧レベルかつ前記第３の信号が前記第５の電圧レベルのとき、オフ状態になるものとする。そして、前記出力部は、前記ＦＥＴのドレイン側から、前記第２の信号として、前記ＦＥＴがオン状態のとき、前記電圧供給部によって前記ＦＥＴのソースに与えられた前記第３の電圧レベルの電圧を出力する一方、オフ状態のとき、前記ＦＥＴのドレインに与えられた前記第４の電圧レベルの電圧を出力するものとする。
【０００８】
請求項１の発明によると、ＦＥＴのソースに与えられる電圧である第３の信号は、電圧供給部によって、第１の信号に応じて、第３または第５の電圧レベルに切り替えられる。これにより、第１および第２の電圧レベルを持つ第１の信号に応じて、ＦＥＴの動作状態（オン状態およびオフ状態）を切り替えることが可能になる。ここで、オン状態とは、ＦＥＴのチャネルが形成され、ソース・ドレイン間が閉じる状態のことをいい、オフ状態とは、ＦＥＴのチャネルがピンチオフされ、ソース・ドレイン間が開く状態のことをいう。そして、第１の信号に応じてＦＥＴの動作状態を切り替えることにより、オン状態のＦＥＴのゲート酸化膜に加わる電圧を、第３の電圧レベルと第１の電圧レベルとの電圧差にすることができる。すなわち、請求項１の発明によると、出力部におけるＦＥＴのゲート酸化膜に加わる電気的ストレスを緩和することができる。
【０００９】
そして、好ましくは、請求項２の発明のように、前記第５の電圧レベルは、前記第１の電圧レベルに等しいものとし、前記第３の信号は、前記第１および第３の電圧レベルを持つ信号とする。
【００１０】
また、請求項３の発明のように、請求項２の電圧供給部は、前記第１の信号の電圧レベルに応じて前記第３の信号の電圧レベルを決定するレベルシフタを有することが好ましい。
【００１１】
また、請求項４の発明のように、請求項２の電圧供給部は、前記第１の信号の電圧レベルに応じて前記第３の信号の電圧レベルを決定する差動増幅器を有することが好ましい。
【００１２】
また、好ましくは、請求項５の発明のように、請求項２の電圧供給部は、ゲートに前記第１および第３の電圧レベルを持つ第４の信号が与えられるとともにソースに前記第３の電圧レベルの電圧が与えられ、前記第４の信号が前記第１の電圧レベルのとき、オン状態になる一方、前記第４の信号が前記第３の電圧レベルのとき、オフ状態になる第１のＦＥＴと、前記第１のＦＥＴとは異なるチャネル型をし、前記第１のＦＥＴと互いのドレインを通じて直列に接続され、ゲートに前記第１の信号が与えられるとともに、ソースに前記第１の電圧レベルの電圧が与えられ、前記第１の信号が前記第１の電圧レベルのとき、オフ状態になる一方、前記第１の信号が前記第２の電圧レベルのとき、オン状態になる第２のＦＥＴとを有し、前記第３の信号として、前記第１および第２のＦＥＴの接続点から、前記第１のＦＥＴがオン状態かつ前記第２のＦＥＴがオフ状態のとき、前記第１のＦＥＴのソースに与えられている前記第３の電圧レベルの電圧を出力する一方、前記第１のＦＥＴがオフ状態かつ前記第２のＦＥＴがオン状態のとき、前記第２のＦＥＴのソースに与えられている前記第１の電圧レベルの電圧を出力するものとする。
【００１３】
一方、請求項６の発明が講じた手段は、第１の電圧レベルおよびこれよりも高い第２の電圧レベルを持つ第１の信号を、前記第２の電圧レベルよりも高い第３の電圧レベルおよび前記第１の電圧レベルよりも低い第４の電圧レベルを持つ第２の信号に変換する半導体集積回路であって、第３の信号として、前記第１の信号が前記第１の電圧レベルのとき、前記第３の電圧レベルの電圧を出力する一方、前記第１の信号が前記第２の電圧レベルのとき、前記第１の電圧レベルの電圧を出力する第１の電圧供給部と、第４の信号として、前記第１の信号が前記第１の電圧レベルのとき、前記第２の電圧レベルの電圧を出力する一方、前記第１の信号が前記第２の電圧レベルのとき、前記第４の電圧レベルの電圧を出力する第２の電圧供給部と、互いのドレインを通じて直列に接続されたｐチャネルＦＥＴおよびｎチャネルＦＥＴを有する出力部とを備えたものとする。そして、前記ｐチャネルＦＥＴは、ゲートに前記第１の信号が与えられるとともにソースに前記第３の信号が与えられ、前記第１の信号が前記第１の電圧レベルかつ前記第３の信号が前記第３の電圧レベルのとき、オン状態になる一方、前記第１の信号が前記第２の電圧レベルかつ前記第３の信号が前記第１の電圧レベルのとき、オフ状態になるものとする。また、前記ｎチャネルＦＥＴは、ゲートに前記第１の信号が与えられるとともにソースに前記第４の信号が与えられ、前記第１の信号が前記第１の電圧レベルかつ前記第４の信号が前記第２の電圧レベルのとき、オフ状態になる一方、前記第１の信号が前記第２の電圧レベルかつ前記第４の信号が前記第４の電圧レベルのとき、オン状態になるものとする。そして、前記出力部は、前記第２の信号として、前記ｐおよびｎチャネルＦＥＴの接続点から、前記ｐチャネルＦＥＴがオン状態かつ前記ｎチャンネルＦＥＴがオフ状態のとき、前記第１の電圧供給部によって前記ｐチャネルＦＥＴのソースに与えられた前記第３の電圧レベルの電圧を出力する一方、前記ｐチャネルＦＥＴがオフ状態かつ前記ｎチャネルＦＥＴがオン状態のとき、前記第２の電圧供給部によって前記ｎチャネルＦＥＴのソースに与えられた前記第４の電圧レベルの電圧を出力するものとする。
【００１４】
請求項６の発明によると、ｐチャネルＦＥＴのソースに与えられる電圧である第３の信号は、第１の電圧供給部によって、第１の信号に応じて、第１または第３の電圧レベルに切り替えられる。これにより、第１および第２の電圧レベルを持つ第１の信号に応じて、ｐチャネルＦＥＴの動作状態（オン状態およびオフ状態）を切り替えることが可能になる。そして、第１の信号に応じてｐチャネルＦＥＴの動作状態を切り替えることにより、オン状態のｐチャネルＦＥＴのゲート酸化膜に加わる電圧を、第３の電圧レベルと第１の電圧レベルとの電圧差にすることができる。一方、ｎチャネルＦＥＴのソースに与えられる電圧である第４の信号は、第２の電圧供給部によって、第１の信号に応じて、第２または第４の電圧レベルに切り替えられる。これにより、第１および第２の電圧レベルを持つ第１の信号に応じて、ｎチャネルＦＥＴの動作状態（オン状態およびオフ状態）を切り替えることが可能になる。そして、第１の信号に応じてｎチャネルＦＥＴの動作状態を切り替えることにより、オン状態のｎチャネルＦＥＴのゲート酸化膜に加わる電圧を、第２の電圧レベルと第４の電圧レベルとの電圧差にすることができる。すなわち、請求項６の発明によると、出力部におけるｐチャネルＦＥＴおよびｎチャネルＦＥＴについて、ゲート酸化膜に加わる電気的ストレスを緩和することができる。
【００１５】
そして、請求項７の発明では、請求項１または６の半導体集積回路において、前記第１の信号は、ロウデコーダによってデコードされた複数のデコード信号のうちのいずれか１つであり、前記第２の信号は、ワード線信号であり、前記出力部は、前記いずれか１つのデコード信号を入力とし、前記ワード線信号を出力とするワードドライバであることを特徴とする。
【００１６】
請求項７の発明によると、半導体集積回路として、たとえば、ロウデコーダによってデコードされたデコード信号を入力とし、ワード線信号を出力とするようなワードドライバを備えたＤＲＡＭや強誘電体メモリなどにおいて、ワードドライバにおけるＦＥＴのゲート酸化膜に加わる電気的ストレスを緩和することができる。
【００１７】
【発明の実施の形態】
以下、本発明の実施の形態として、ＤＲＡＭや強誘電体メモリなどにおけるワードドライバ回路への適用例について、図面を参照しながら説明する。
【００１８】
（第１の実施形態）
図１は、本発明の第１の実施形態であるワードドライバ回路の回路図である。本実施形態のワードドライバ回路は、ロウデコーダ１１と、本発明の第１の電圧供給部に相当するレベルシフタ１２ａと、本発明の第２の電圧供給部に相当するレベルシフタ１２ｂと、ワードドライバ１３とを備えている。
【００１９】
ロウデコーダ１１は、ｎビット幅のロウアドレス信号ＲＡＳをデコードし、本発明の第１の電圧レベルに相当する接地電圧ＶＳおよび本発明の第２の電圧レベルに相当する電源電圧ＶＤを持つ２ｎ個のデコード信号を出力する。図１に示した信号Ｘは、この２ｎ個のデコード信号のうちの１つである。
【００２０】
ワードドライバ１３は、ｐチャネルＦＥＴ２１およびｎチャネルＦＥＴ２２からなるＣＭＯＳ構造をしている。本発明の第１の信号に相当するデコード信号バーＸを入力とし、この信号バーＸに応じて、ｐチャネルＦＥＴ２１およびｎチャネルＦＥＴ２２のオン状態（ソース・ドレイン間が閉じた状態）とオフ状態（ソース・ドレイン間が開いた状態）とを切り替え、本発明の第２の信号に相当するワード線信号ＷＬＳを出力する。なお、デコード信号バーＸは、インバータ１４によって、デコード信号Ｘが反転されたものである。ｐチャネルＦＥＴ２１は、ゲートにデコード信号バーＸが与えられるとともに、ソースにＨワード線信号ＨＲＸが与えられる。一方、ｎチャネルＦＥＴ２２は、ゲートにデコード信号バーＸが与えられるとともに、ソースにＬワード線信号ＬＲＸが与えられる。そして、ｐチャネルＦＥＴ２１とｎチャネルＦＥＴ２２とは、互いにドレインを通じて直列に接続されている。ワードドライバ１３は、これらｐチャネルＦＥＴ２１およびｎチャネルＦＥＴ２２の接続点から、ワード線信号ＷＬＳを出力する。
【００２１】
レベルシフタ１２ａは、デコード信号Ｘを入力とし、この信号Ｘをレベルシフトして、本発明の第３の電圧レベルに相当するＨワード線電圧ＶＰおよび接地電圧ＶＳを持つＨワード線信号ＨＲＸを出力する。Ｈワード線信号ＨＲＸは本発明の第３の信号に相当するものであり、デコード信号Ｘが電圧ＶＳのとき、電圧ＶＳになる一方、信号Ｘが電圧ＶＤのとき、Ｈワード線電圧ＶＰになる。別の見方をすると、レベルシフタ１２ａは、デコード信号バーＸの電圧レベルに応じて、Ｈワード線信号ＨＲＸの電圧レベルを決定していることになる。
【００２２】
レベルシフタ１２ｂは、デコード信号Ｘを入力とし、この信号Ｘをレベルシフトして、本発明の第４の電圧レベルに相当するＬワード線電圧ＶＢおよび電源電圧ＶＤを持つＬワード線信号ＬＲＸを出力する。Ｌワード線信号ＬＲＸは本発明の第４の信号に相当するものであり、デコード信号Ｘが電圧ＶＳのとき、Ｌワード線電圧ＶＢになる一方、信号Ｘが電圧ＶＤのとき、電圧ＶＤになる。別の見方をすると、レベルシフタ１２ｂは、デコード信号バーＸの電圧レベルに応じて、Ｌワード線信号ＬＲＸの電圧レベルを決定していることになる。
【００２３】
以下、上記のとおりに構成されたワードドライバ回路の動作について、詳細に説明する。
【００２４】
デコード信号Ｘが電圧ＶＤのとき、デコード信号バーＸは電圧ＶＳ、Ｈワード線信号ＨＲＸは電圧ＶＰ、Ｌワード線信号ＬＲＸは電圧ＶＤになる。このとき、ｐチャネルＦＥＴ２１のゲート電圧は電圧ＶＳであり、ソース電圧は電圧ＶＰである。これにより、ｐチャネルＦＥＴ２１のチャネルが形成され、ＦＥＴ２１はオン状態になる。一方、ｎチャネルＦＥＴ２２のゲート電圧は電圧ＶＳであり、ソース電圧は電圧ＶＤである。これにより、ｎチャネルＦＥＴ２２のチャネルはピンチオフされ、ＦＥＴ２２はオフ状態になる。ＦＥＴ２１がオン状態、ＦＥＴ２２がオフ状態になることによって、ＦＥＴ２１，２２の接続点から、このときのＨワード線信号ＨＲＸの電圧ＶＰが、ワード線信号ＷＬＳとして出力される。
【００２５】
電圧ＶＰのワード線信号ＷＬＳが出力されているとき、オン状態のｐチャネルＦＥＴ２１のゲート酸化膜には、電圧ＶＰと電圧ＶＳとの電圧差が、電気的ストレスとして加わっている。これは、図７に示したワードドライバ回路における電気的ストレス（電圧ＶＰと電圧ＶＢとの電圧差）と比べて、大幅に緩和されている。
【００２６】
一方、デコード信号Ｘが電圧ＶＳのとき、デコード信号バーＸは電圧ＶＤ、Ｈワード線信号ＨＲＸは電圧ＶＳ、Ｌワード線信号ＬＲＸは電圧ＶＢになる。このとき、ｐチャネルＦＥＴ２１のゲート電圧は電圧ＶＤであり、ソース電圧は電圧ＶＳであり。これにより、ｐチャネルＦＥＴ２１のチャネルはピンチオフされ、ＦＥＴ２１はオフ状態になる。一方、ｎチャネルＦＥＴ２２のゲート電圧は電圧ＶＤであり、ソース電圧は電圧ＶＢである。これにより、ｎチャネルＦＥＴ２２のチャネルが形成され、ＦＥＴ２２はオン状態になる。ＦＥＴ２１がオフ状態、ＦＥＴ２２がオン状態になることによって、ＦＥＴ２１，２２の接続点から、このときのＬワード線信号ＬＲＸの電圧ＶＢが、ワード線信号ＷＬＳとして出力される。
【００２７】
電圧ＶＢのワード線信号ＷＬＳが出力されているとき、オン状態のｎチャネルＦＥＴ２２のゲート酸化膜には、電圧ＶＤと電圧ＶＢとの電圧差が、電気的ストレスとして加わっている。これは、図７に示したワードドライバ回路における電気的ストレス（電圧ＶＰと電圧ＶＢとの電圧差）と比べて、大幅に緩和されている。
【００２８】
以上、本実施形態によると、電源電圧ＶＤおよび接地電圧ＶＳを持つデコード信号バーＸに応じて、Ｈワード線信号ＨＲＸおよびＬワード線信号ＬＲＸの電圧レベルが切り替えられる。これにより、信号バーＸに応じて、ワードドライバ１３におけるｐチャネルＦＥＴ２１およびｎチャネルＦＥＴ２２の動作状態を切り替えることができる。そして、デコード信号バーＸに応じてｐチャネルＦＥＴ２１およびｎチャネルＦＥＴ２２の動作状態を切り替えることによって、オン状態のｐチャネルＦＥＴ２１およびｎチャネルＦＥＴ２２について、ゲート酸化膜に加わる電気的ストレスを緩和することができる。
【００２９】
なお、デコード信号バーＸが電圧ＶＤのときのＨワード線信号ＨＲＸの電圧レベル（本発明の第５の電圧レベルに相当）は、ｐチャネルＦＥＴ２１のゲートに印加されている電圧ＶＤに対して、チャネルがピンチオフするような条件、つまりＦＥＴ２１がオフ状態になるような電圧レベルであればよく、必ずしも電圧ＶＤである必要はない。デコード信号バーＸが電圧ＶＳのときのＬワード線ＬＲＸの電圧レベルについても同様である。
【００３０】
また、ワードドライバ１３は、必ずしもＣＭＯＳ構造をしている必要はなく、ｐチャネルＦＥＴ２１およびｎチャネルＦＥＴ２２のいずれか１つによって構成されていてもよい。この場合、レベルシフタは１つでよい。たとえば、図１において、ワードドライバ１３におけるｐチャネルＦＥＴ２１に代えて、抵抗素子を備えたとする。このとき、この抵抗素子には、常時、Ｈワード線電圧ＶＰ（この場合、本発明の第４の電圧レベルに相当する。）を与えておけばよく、レベルシフタ１２ａは省略可能である。そして、デコード信号バーＸが電源電圧ＶＤ（この場合、本発明の第１の電圧レベルに相当する。）のとき、レベルシフタ１２ｂから、Ｌワード線電圧ＶＢ（この場合、本発明の第３の電圧レベルに相当する。）のＬワード線信号ＬＲＸ（この場合、本発明の第３の信号に相当する。）が出力され、ｎチャネルＦＥＴ２２はオン状態になる。これにより、ワード線信号ＷＬＳは、ｎチャネルＦＥＴ２２のソースに与えられている電圧ＶＢになる。一方、デコード信号バーＸが接地電圧ＶＳ（この場合、本発明の第２の電圧レベルに相当する。）のとき、レベルシフタ１２ｂから、電圧ＶＤのＬワード線信号ＬＲＸが出力され、ｎチャネルＦＥＴ２２はオフ状態になる。これにより、ワード線信号ＷＬＳは、抵抗素子に与えられている電圧ＶＰになる。
【００３１】
（第２の実施形態）
図２は、本発明の第２の実施形態であるワードドライバ回路の回路図である。本実施形態のワードドライバ回路は、第１の実施形態のワードドライバ回路におけるレベルシフタ１２ａ，１２ｂに代えて、差動増幅器１５ａ，１５ｂを備えたものである。なお、同図において、図１に示した構成要素と同一のものには同じ符号を付し、説明を省略する。
【００３２】
差動増幅器１５ａは、デコード信号バーＸを入力とし、Ｈワード線電圧ＶＰおよび接地電圧ＶＳを持つＨワード線信号ＨＲＸを出力する。なお、差動増幅器１５ａが入力とするデコード信号バーＸは、インバータ１６ａによって、デコード信号Ｘが反転されたものである。Ｈワード線信号ＨＲＸは、デコード信号バーＸが電圧ＶＳのとき、Ｈワード線電圧ＶＰになる一方、信号バーＸが電圧ＶＤのとき、電圧ＶＳになる。
【００３３】
差動増幅器１５ｂは、デコード信号バーＸを入力とし、Ｌワード線電圧ＶＢおよび電源電圧ＶＤを持つＬワード線信号ＬＲＸを出力する。なお、差動増幅器１５ｂが入力とするデコード信号バーＸは、インバータ１６ｂによって、デコード信号Ｘが反転されたものである。Ｌワード線信号ＬＲＸは、デコード信号バーＸが電圧ＶＳのとき、電圧ＶＤになる一方、信号バーＸが電圧ＶＤのとき、Ｌワード線電圧ＶＢになる。
【００３４】
本実施形態のワードドライバ回路の動作は、第１の実施形態で説明したとおりであるので、ここでは説明を省略する。
【００３５】
以上、本実施形態によると、ｐチャネルＦＥＴ２１およびｎチャネルＦＥＴ２２のそれぞれのソース電圧を与える第１および第２の電圧供給部を、差動増幅器１５ａ，１５ｂによって構成することによって、第１の実施形態よりも回路の動作速度を速め、また、電圧特性を向上させることができる。
【００３６】
なお、インバータ１６ａ，１６ｂを省略し、インバータ１４が出力するデコード信号バーＸを、差動増幅器１５ａ，１５ｂに入力するようにしてもよい。また、インバータ１４，１６ａ，１６ｂをすべて省略することも可能である。この場合、ワードドライバ１３から出力されるワード線信号ＷＬＳの電圧レベルは反転されたものになる。
【００３７】
（第３の実施形態）
図３は、本発明の第３の実施形態であるワードドライバ回路の回路図である。本実施形態のワードドライバ回路は、ロウデコーダ１１Ａと、レベルシフタ１２ｂと、ワードドライバ１３と、インバータ１６ｂと、電圧供給部１７ａとを備えている。なお、同図において、図１および図２に示した構成要素と同一のものには同じ符号を付し、説明を省略する。
【００３８】
ロウデコーダ１１Ａは、ｎビット幅のロウアドレス信号ＲＡＳをデコードし、本発明の第１の電圧レベルに相当する接地電圧ＶＳ、および第３の電圧レベルに相当するＨワード線電圧ＶＰを持つ２ｎ個のデコード信号を出力する。図３に示した信号Ｙは、この２ｎ個のデコード信号のうちの１つであり、本発明の第４の信号に相当する。
【００３９】
インバータ１６ｂは、デコード信号Ｙの反転信号として、本発明の第２の電圧レベルに相当する電源電圧ＶＤ、および電圧ＶＳを持つデコード信号Ｘを出力する。また、レベルシフタ１２ｂは、デコード信号Ｘを入力とし、この信号Ｘをレベルシフトして、本発明の第１の信号に相当するデコード信号バーＸを出力する。これにより、デコード信号Ｙが電圧ＶＰのとき、デコード信号バーＸは電圧ＶＤになる一方、信号Ｙが電圧ＶＳのとき、信号バーＸは電圧ＶＳになる。
【００４０】
電圧供給部１７ａは、互いのドレインを通じて接続されたｐチャネルＦＥＴ２３ａおよびｎチャネルＦＥＴ２４ａからなるＣＭＯＳ構造をしている。ｐチャネルＦＥＴ２３ａは、本発明の第１のＦＥＴに相当し、ゲートにデコード信号Ｙが与えられるとともに、ソースにＨワード線電圧ＶＰが与えられる。そして、デコード信号Ｙが電圧ＶＳのとき、オン状態になる一方、信号Ｙが電圧ＶＰのとき、オフ状態になる。一方、ｎチャネルＦＥＴ２４ａは、本発明の第２のＦＥＴに相当し、ゲートにデコード信号バーＸが与えられるとともに、ソースに接地電圧ＶＳが与えられる。そして、デコード信号バーＸが電圧ＶＳのとき、オフ状態になる一方、信号バーＸが電圧ＶＤのとき、オン状態になる。そして、ｐチャネルＦＥＴ２３ａおよびｎチャネルＦＥＴ２４ａの動作状態が相補的に切り替わることによって、電圧供給部１７ａは、これらＦＥＴ２３ａ，２４ａの接続点から、本発明の第３の信号に相当するＨワード線信号ＨＲＸを出力する。
【００４１】
以下、上記のとおりに構成されたワードドライバ回路の動作について、詳細に説明する。
【００４２】
デコード信号Ｙが電圧ＶＰのとき、ｐチャネルＦＥＴ２３ａはオフ状態になるとともに、このときのデコード信号バーＸは電圧ＶＤであるから、ｎチャネルＦＥＴ２４ａはオン状態になる。これにより、電圧供給部１７ａから、ｎチャネルＦＥＴ２４ａのソースに与えられた電圧ＶＳのＨワード線信号ＨＲＸが出力される。また、このとき、レベルシフタ１２ｂからは、本発明の第４の電圧レベルに相当するＬワード線電圧ＶＢのＬワード線信号ＬＲＸが出力される。これにより、ワードドライバ１３におけるｐチャネルＦＥＴ２１はオフ状態になるとともに、ｎチャネルＦＥＴ２２はオン状態になり、本発明の第２の信号に相当するワード線信号ＷＬＳとして、ＦＥＴ２２のソースに与えられている電圧ＶＢが出力される。
【００４３】
電圧ＶＢのワード線信号ＷＬＳが出力されているとき、オン状態のｎチャネルＦＥＴ２２のゲート酸化膜には、電圧ＶＤと電圧ＶＢとの電圧差が、電気的ストレスとして加わっている。これは、図７に示したワードドライバ回路における電気的ストレス（電圧ＶＰと電圧ＶＢとの電圧差）と比べて、大幅に緩和されている。
【００４４】
一方、デコード信号Ｙが電圧ＶＳのとき、ｐチャネルＦＥＴ２３ａはオン状態になるとともに、このときのデコード信号バーＸは電圧ＶＳであるから、ｎチャネルＦＥＴ２４ａはオフ状態になる。これにより、電圧供給部１７ａから、ｐチャネルＦＥＴ２３ａのソースに与えられた電圧ＶＰのＨワード線信号ＨＲＸが出力される。また、このとき、レベルシフタ１２ｂからは、電圧ＶＤのＬワード線信号ＬＲＸが出力される。これにより、ワードドライバ１３におけるｐチャネルＦＥＴ２１はオン状態になるとともに、ｎチャネルＦＥＴ２２はオフ状態になり、ワード線信号ＷＬＳとして、ＦＥＴ２１のソースに与えられている電圧ＶＰが出力される。
【００４５】
電圧ＶＰのワード線信号ＷＬＳが出力されているとき、オン状態のｐチャネルＦＥＴ２１のゲート酸化膜には、電圧ＶＰと電圧ＶＳとの電圧差が、電気的ストレスとして加わっている。これは、図７に示したワードドライバ回路における電気的ストレス（電圧ＶＰと電圧ＶＢとの電圧差）と比べて、大幅に緩和されている。
【００４６】
以上、本実施形態によると、Ｈワード線電圧ＶＰおよび接地電圧ＶＳを持つデコード信号Ｙ、ならびに電源電圧ＶＤおよび接地電圧ＶＳを持つデコード信号バーＸに応じて、Ｈワード線信号ＨＲＸの電圧レベルが切り替えられるとともに、デコード信号バーＸに応じて、Ｌワード線信号ＬＲＸの電圧レベルが切り替えられる。これにより、デコード信号バーＸに応じて、ワードドライバ１３におけるｐチャネルＦＥＴ２１およびｎチャネルＦＥＴ２２の動作状態を切り替えることができる。そして、デコード信号バーＸに応じてｐチャネルＦＥＴ２１およびｎチャネルＦＥＴ２２の動作状態を切り替えることによって、オン状態のｐチャネルＦＥＴ２１およびｎチャネルＦＥＴ２２について、ゲート酸化膜に加わる電気的ストレスを緩和することができる。さらに、Ｈワード線信号ＨＲＸを生成する電圧供給部１７ａをＣＭＯＳによって構成することによって、ワードドライバ１３にＨワード線電圧ＶＰを印加する際の回路の動作速度を向上することができる。
【００４７】
（第４の実施形態）
図４は、本発明の第４の実施形態であるワードドライバ回路の回路図である。本実施形態のワードドライバ回路は、第３の実施形態のワードドライバ回路におけるレベルシフタ１２ｂに代えて、第２の実施形態のワードドライバ回路における差動増幅器１５ｂを備えたものである。なお、同図において、図３に示した構成要素と同一のものには同じ符号を付し、説明を省略する。
【００４８】
本実施形態によると、ｎチャネルＦＥＴ２２のソース電圧を与える電圧供給部を、差動増幅器１５ｂによって構成することによって、第３の実施形態よりも回路の動作速度を速め、また、電圧特性を向上させることができる。
【００４９】
（第５の実施形態）
図５は、本発明の第５の実施形態であるワードドライバ回路の回路図である。本実施形態のワードドライバ回路は、ロウデコーダ１１Ｂと、レベルシフタ１２ａと、ワードドライバ１３と、インバータ１６ａと、電圧供給部１７ｂとを備えている。なお、同図において、図１および図２に示した構成要素と同一のものには同じ符号を付し、説明を省略する。
【００５０】
ロウデコーダ１１Ｂは、ｎビット幅のロウアドレス信号ＲＡＳをデコードし、本発明の第１の電圧レベルに相当する電源電圧ＶＤ、および第３の電圧レベルに相当するＬワード線電圧ＶＢを持つ２ｎ個のデコード信号を出力する。図３に示した信号Ｙは、この２ｎ個のデコード信号のうちの１つであり、本発明の第４の信号に相当する。
【００５１】
インバータ１６ａは、デコード信号Ｙの反転信号として、電圧ＶＤ、および本発明の第２の電圧レベルに相当する接地電圧ＶＳを持つデコード信号Ｘを出力する。また、レベルシフタ１２ａは、デコード信号Ｘを入力とし、この信号Ｘをレベルシフトして、本発明の第１の信号に相当するデコード信号バーＸを出力する。これにより、デコード信号Ｙが電圧ＶＢのとき、デコード信号バーＸは電圧ＶＳになる一方、信号Ｙが電圧ＶＤのとき、信号バーＸは電圧ＶＤになる。
【００５２】
電圧供給部１７ｂは、互いのドレインを通じて接続されたｐチャネルＦＥＴ２３ｂおよびｎチャネルＦＥＴ２４ｂからなるＣＭＯＳ構造をしている。ｎチャネルＦＥＴ２４ｂは、本発明の第１のＦＥＴに相当し、ゲートにデコード信号Ｙが与えられるとともに、ソースにＬワード線電圧ＶＢが与えられる。そして、デコード信号Ｙが電圧ＶＤのとき、オン状態になる一方、信号Ｙが電圧ＶＢのとき、オフ状態になる。一方、ｐチャネルＦＥＴ２３ｂは、本発明の第２のＦＥＴに相当し、ゲートにデコード信号バーＸが与えられるとともに、ソースに電源電圧ＶＤが与えられる。そして、デコード信号バーＸが電圧ＶＤのとき、オフ状態になる一方、信号バーＸが電圧ＶＳのとき、オン状態になる。そして、ｐチャネルＦＥＴ２３ｂおよびｎチャネルＦＥＴ２４ｂが相補的に動作状態を切り替えることによって、電圧供給部１７ｂは、これらＦＥＴ２３ｂ，２４ｂの接続点から、本発明の第３の信号に相当するＬワード線信号ＬＲＸを出力する。
【００５３】
以下、上記のとおりに構成されたワードドライバ回路の動作について、詳細に説明する。
【００５４】
デコード信号Ｙが電圧ＶＢのとき、ｎチャネルＦＥＴ２４ｂはオフ状態になるとともに、このときのデコード信号バーＸは電圧ＶＳであるから、ｐチャネルＦＥＴ２３ｂはオン状態になる。これにより、電圧供給部１７ｂから、ｐチャネルＦＥＴ２３ｂのソースに与えられた電圧ＶＤのＬワード線信号ＬＲＸが出力される。また、このとき、レベルシフタ１２ａからは、本発明の第４の電圧レベルに相当するＨワード線電圧ＶＰのＨワード線信号ＨＲＸが出力される。これにより、ワードドライバ１３におけるｐチャネルＦＥＴ２１はオン状態になるとともに、ｎチャネルＦＥＴ２２はオフ状態になり、本発明の第２の信号に相当するワード線信号ＷＬＳとして、ＦＥＴ２１のソースに与えられている電圧ＶＰが出力される。
【００５５】
電圧ＶＰのワード線信号ＷＬＳが出力されているとき、オン状態のｐチャネルＦＥＴ２１のゲート酸化膜には、電圧ＶＰと電圧ＶＳとの電圧差が、電気的ストレスとして加わっている。これは、図７に示したワードドライバ回路における電気的ストレス（電圧ＶＰと電圧ＶＢとの電圧差）と比べて、大幅に緩和されている。
【００５６】
一方、デコード信号Ｙが電圧ＶＤのとき、ｎチャネルＦＥＴ２４ｂはオン状態になるとともに、このときのデコード信号バーＸは電圧ＶＤであるから、ｐチャネルＦＥＴ２３ｂはオフ状態になる。これにより、電圧供給部１７ｂから、ｎチャネルＦＥＴ２４ｂのソースに与えられた電圧ＶＢのＬワード線信号ＬＲＸが出力される。また、このとき、レベルシフタ１２ａからは、電圧ＶＳのＨワード線信号ＨＲＸが出力される。これにより、ワードドライバ１３におけるｐチャネルＦＥＴ２１はオフ状態になるとともに、ｎチャネルＦＥＴ２２はオン状態になり、ワード線信号ＷＬＳとして、ＦＥＴ２２のソースに与えられている電圧ＶＢが出力される。
【００５７】
電圧ＶＢのワード線信号ＷＬＳが出力されているとき、オン状態のｎチャネルＦＥＴ２２のゲート酸化膜には、電圧ＶＤと電圧ＶＢとの電圧差が、電気的ストレスとして加わっている。これは、図７に示したワードドライバ回路における電気的ストレス（電圧ＶＰと電圧ＶＢとの電圧差）と比べて、大幅に緩和されている。
【００５８】
以上、本実施形態によると、Ｌワード線電圧ＶＢおよび電源電圧ＶＤを持つデコード信号Ｙ、ならびに電源電圧ＶＤおよび接地電圧ＶＳを持つデコード信号バーＸに応じて、Ｌワード線信号ＬＲＸの電圧レベルが切り替えられるとともに、デコード信号バーＸに応じて、Ｈワード線信号ＨＲＸの電圧レベルが切り替えられる。これにより、デコード信号バーＸによって、ワードドライバ１３におけるｐチャネルＦＥＴ２１およびｎチャネルＦＥＴ２２の動作状態を切り替えることができる。そして、デコード信号バーＸに応じてｐチャネルＦＥＴ２１およびｎチャネルＦＥＴ２２の動作状態を切り替えることによって、オン状態のｐチャネルＦＥＴ２１およびｎチャネルＦＥＴ２２について、ゲート酸化膜に加わる電気的ストレスを緩和することができる。さらに、Ｌワード線信号ＬＲＸを生成する電圧供給部１７ｂをＣＭＯＳによって構成することによって、ワードドライバ１３にＬワード線電圧ＶＢを印加する際の回路の動作速度を向上することができる。
【００５９】
（第６の実施形態）
図６は、本発明の第６の実施形態であるワードドライバ回路の回路図である。本実施形態のワードドライバ回路は、第５の実施形態のワードドライバ回路におけるレベルシフタ１２ａに代えて、第２の実施形態のワードドライバ回路における差動増幅器１５ａを備えたものである。なお、同図において、図５に示した構成要素と同一のものには同じ符号を付し、説明を省略する。
【００６０】
本実施形態によると、ｐチャネルＦＥＴ２１のソース電圧を与える電圧供給部を、差動増幅器１５ａによって構成することによって、第５の実施形態よりも回路の動作速度を速め、また、電圧特性を向上させることができる。
【００６１】
以上、本発明の実施形態としてワードドライバ回路への適用例について説明したが、本発明はこれに限定されるものではない。本発明は、デコード信号Ｘのように微小な振幅の信号に対して、ワード線信号ＷＬＳのような大きな振幅の信号を必要とする半導体集積回路に適用可能である。
【００６２】
【発明の効果】
以上、本発明によると、第１および第２の電圧レベルを持つ第１の信号を、第３および第４の電圧レベルのいずれか一方として、前記第１および第２の電圧レベルのいずれか高い方よりも高い電圧レベルを持つとともに、他方として、前記第１および第２の電圧レベルのいずれか低い方よりも低い電圧レベルを持つ第２の信号に変換する半導体集積回路において、第２の信号を出力するＦＥＴのゲート酸化膜に加わる電気的ストレスを緩和することができる。これにより、回路の耐圧特性を向上させることができる。また、ゲート酸化膜に加わる電気的ストレスが緩和されることによって、第２の信号を出力するＦＥＴとして、十分な耐圧特性を有する特別なものを用いる必要がなくなる。これにより、半導体集積回路のコストを削減することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態のワードドライバ回路の回路図である。
【図２】本発明の第２の実施形態のワードドライバ回路の回路図である。
【図３】本発明の第３の実施形態のワードドライバ回路の回路図である。
【図４】本発明の第４の実施形態のワードドライバ回路の回路図である。
【図５】本発明の第５の実施形態のワードドライバ回路の回路図である。
【図６】本発明の第６の実施形態のワードドライバ回路の回路図である。
【図７】従来のワードドライバ回路の回路図である。
【符号の説明】
１１，１１Ａ，１１Ｂ　ロウデコーダ
１２ａ　レベルシフタ（第１の電圧供給部）
１２ｂ　レベルシフタ（第２の電圧供給部）
１３　ワードドライバ（出力部）
１５ａ　差動増幅回路（第１の電圧供給部）
１５ｂ　差動増幅回路（第２の電圧供給部）
１７ａ　第１の電圧供給部
１７ｂ　第２の電圧供給部
２１　ｐチャネルＦＥＴ
２２　ｎチャネルＦＥＴ
２３ａ　ｐチャネルＦＥＴ（第１のＦＥＴ）
２４ａ　ｎチャネルＦＥＴ（第２のＦＥＴ）
２３ｂ　ｐチャネルＦＥＴ（第２のＦＥＴ）
２４ｂ　ｎチャネルＦＥＴ（第１のＦＥＴ）
バーＸ　デコード信号（第１の信号）
Ｙ　デコード信号（第４の信号）
ＷＬＳ　ワード線信号（第２の信号）
ＨＲＸ　Ｈワード線信号（第３の信号）
ＬＲＸ　Ｌワード線信号（第３の信号、第４の信号）
ＶＰ　Ｈワード線電圧（第３の電圧レベル、第４の電圧レベル）
ＶＤ　電源電圧（第２の電圧レベル、第１の電圧レベル）
ＶＳ　接地電圧（第１の電圧レベル、第２の電圧レベル）
ＶＢ　Ｌワード線電圧（第４の電圧レベル、第３の電圧レベル）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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