(57)【要約】【課題】ＭＩＭ（金属−絶縁膜-絶縁膜）構造のキャパシタを形成する場合、容量絶縁膜を構成している金属酸化膜の高い比誘電率を維持しながら、容量絶縁膜の絶縁破壊を防止する。【解決手段】開示される半導体装置は、キャパシタ２５の容量絶縁膜２１が、結晶質誘電体である酸化ジルコニウムと、非結晶酸化アルミニウムとからなり、かつ、ＡｌXＺｒ(1-X)ＯY（０．０５≦Ｘ≦０．３）の組成を有する非晶質膜のジルコニウムアルミネートによって形成されている。【選択図】      図３
2004214304.tif 000002
【特許請求の範囲】
【請求項１】
金属酸化膜から成る容量絶縁膜の両側にそれぞれ金属膜から成る上部電極及び下部電極が形成されて成るＭＩＭ構造のキャパシタを備える半導体装置であって、
前記容量絶縁膜は、結晶質誘電体に非晶質酸化アルミニウムが含有されて、
ＡｌXＭ(1-X)ＯY（但し、Ｍは結晶質誘電体を形成し得る金属、０．０５≦Ｘ≦０．３）の組成を有する非晶質膜であることを特徴とする半導体装置。
【請求項２】
前記容量絶縁膜は５〜２０ｎｍの膜厚を有することを特徴とする請求項１記載の半導体装置。
【請求項３】
前記結晶質誘電体を形成し得る金属は、ジルコニウム、ハフニウムあるいはランタノイド族元素から成ることを特徴とする請求項１又は２記載の半導体装置。
【請求項４】
前記上部電極及び前記下部電極は、窒化チタン、窒化タンタルあるいは窒化タングステンから成ることを特徴とする請求項１、２又は３記載の半導体装置。
【請求項５】
前記容量絶縁膜は、ＡＬＤ法あるいはＣＶＤ法により形成されたものであることを特徴とする請求項１乃至４のいずれか１に記載の半導体装置。
【請求項６】
金属酸化膜から成る容量絶縁膜の両側にそれぞれ金属膜から成る上部電極及び下部電極が形成されて成るＭＩＭ構造のキャパシタを備える半導体装置の製造方法であって、
半導体基板の所望の位置にスイッチング動作を行うメモリセル選択用トランジスタを形成するトランジスタ形成工程と、
前記メモリセル選択用トランジスタ上に層間絶縁膜を形成した後、該層間絶縁膜に前記メモリセル選択用トランジスタの一の動作領域を露出するようにコンタクトホールを形成し、該コンタクトホールを介して前記動作領域に接続するように容量コンタクトプラグを形成するプラグ形成工程と、
前記容量コンタクトプラグに接続するように前記キャパシタの一部を構成する金属膜から成る下部電極を形成する下部電極形成工程と、
前記下部電極が形成された前記半導体基板を、結晶質誘電体を形成し得る金属原子を含有する化合物、酸化剤及びアルミニウム原子を含有する化合物を含む雰囲気中に晒して、前記下部電極上に前記キャパシタの一部を構成するＡｌXＭ(1-X)ＯY（但し、Ｍは結晶質誘電体を形成し得る金属、０．０５≦Ｘ≦０．３）の組成を有する非晶質の容量絶縁膜を形成する容量絶縁膜形成工程と、
前記容量絶縁膜上に前記キャパシタの一部を構成する金属膜から成る上部電極を形成する上部電極形成工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項７】
前記下部電極形成工程において、前記層間絶縁膜上に他の層間絶縁膜を形成した後、該他の層間絶縁膜に前記容量コンタクトプラグを露出するように他のコンタクトホールを形成し、該他のコンタクトホールを介して前記容量コンタクトプラグに接続するように前記キャパシタの一部を構成する金属膜から成る下部電極を形成することを特徴とする請求項６記載の半導体装置の製造方法。
【請求項８】
前記容量絶縁膜の形成工程において、前記半導体基板を、前記結晶質誘電体を形成し得る金属原子を含有する化合物、前記酸化剤及び前記アルミニウム原子を含有する化合物がそれぞれ時間的に異なるタイミングで供給される雰囲気中に晒すことを特徴とする請求項６又は７記載の半導体装置の製造方法。
【請求項９】
前記結晶質誘電体を形成し得る金属原子を含有する化合物の供給期間及びこれに続く前記酸化剤の供給期間の組合せを単位サイクルとした場合、該単位サイクルを繰り返すことにより前記結晶質誘電体を所望の膜厚となるように形成することを特徴とする請求項８記載の半導体装置の製造方法。
【請求項１０】
前記単位サイクルを繰り返して前記結晶質誘電体を形成する場合、一単位サイクルにより形成する前記結晶質誘電体の膜厚を略４ｎｍ以下に制御することを特徴とする請求項９記載の半導体装置の製造方法。
【請求項１１】
前記アルミニウム原子を含有する化合物の供給期間及びこれに続く前記酸化剤の供給期間の組合せを単位サイクルとした場合、該単位サイクルを繰り返すことにより前記非晶質酸化アルミニウム膜を所望の膜厚となるように形成することを特徴とする請求項８記載の半導体装置の製造方法。
【請求項１２】
前記容量絶縁膜の形成工程において、前記半導体基板を、前記結晶質誘電体を形成し得る金属原子を含有する化合物、前記酸化剤及び前記アルミニウム原子を含有する化合物が時間的に同時に供給される雰囲気中に晒すことを特徴とする請求項６又は７記載の半導体装置の製造方法。
【請求項１３】
前記結晶質誘電体を形成し得る金属として、ジルコニウム、ハフニウムあるいはランタノイド族元素を用いることを特徴とする請求項６乃至１２のいずれか１に記載の半導体装置の製造方法。
【請求項１４】
前記上部電極及び前記下部電極として、窒化チタン、窒化タンタルあるいは窒化タングステンを用いることを特徴とする請求項６乃至１３のいずれか１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体装置及びその製造方法に係り、詳しくは、ＭＩＭ(Metal Insulator Metal)構造のキャパシタを備える半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
半導体装置の代表として知られているＬＳＩ（大規模集積回路）は、メモリデバイスとロジックデバイスとに大別されるが、最近の半導体製造技術の進歩につれて、特に前者における発展がめざましい。また、メモリデバイスは、ＤＲＡＭ(Dynamic Random Access Memory)と、ＳＲＡＭ（Static Random Access Memory）とに分類されるが、これらのメモリデバイスはほとんどが、集積度の点で優れているＭＯＳ(Metal Oxide Semiconductor)型トランジスタによって構成されている。また、特にＤＲＡＭはＳＲＡＭに比較して上述したような高集積化の利点をより大きく生かせるため、コストダウンが図れるので、情報機器等における各種の記憶装置に広く適用されている。さらに、最近では、上述のＤＲＡＭとロジックデバイスとを同一チップ内に一体に形成するようにした混載ＤＲＡＭが広く普及してきている。
【０００３】
ＤＲＡＭは、スイッチング動作を行うＭＯＳ型トランジスタから成るメモリセル選択用トランジスタと、このメモリセル選択用トランジスタに接続されたキャパシタとにより１つのメモリセルを構成して、キャパシタの電荷の有無により情報を記憶する。ここで、最近の情報化社会の発展に伴う記憶情報の増大につれて、半導体チップ上に形成されるキャパシタの占有面積は制約されてくるので、個々のメモリセルのキャパシタの容量を増加させる工夫が必要になる。もしキャパシタが情報を記憶するのに十分な容量を有していないと、外部からのノイズ信号等の影響でキャパシタの電荷が減少して誤動作し易くなるので、ソフトエラーで代表されるようなエラーが生じる。
【０００４】
従来から、ＤＲＡＭのキャパシタの容量絶縁膜としては、酸化シリコン（ＳｉＯ2）膜、窒化シリコン（ＳｉＮ）膜、あるいは両者を組み合わせた酸窒化シリコン（ＳｉＯＮ）膜等が広く用いられているが、さらに大きな容量を確保するために、最近では上述のような絶縁膜よりも高い比誘電率を有している金属酸化膜が用いられる傾向にある。また、容量絶縁膜と組み合わせてキャパシタを構成する下部電極（ストレージ電極）及び上部電極（プレート電極）としては、ＭＯＳ型トランジスタの製造上成膜が容易な多結晶シリコン膜が用いられている。しかしながら、多結晶シリコン膜は一般的な成膜方法であるＣＶＤ（Chemical VaporDeposition:化学気相成長）法による成膜時及びその後の膜中不純物の活性化熱処理時に、高温プロセスを必要とし、この高温プロセス時に、半導体基板内に既に形成されている前述したようなメモリセル選択用トランジスタあるいはロジックデバイス等を構成するＭＯＳ型トランジスタに熱的影響を与えて劣化させるおそれがある。したがって、上述の下部電極あるいは上部電極としてはＭＯＳ型トランジスタに熱的影響を与えない程度の比較的低い温度で成膜が可能な金属を用いるようにした、いわゆるＭＩＭ構造のキャパシタが採用されるようになってきている。
【０００５】
上述したようなキャパシタの容量絶縁膜として、非晶質酸化アルミニウム（Ａｌ2Ｏ3）膜を用いたキャパシタを備える半導体装置が開示されている（例えば、特許文献１参照。）。同半導体装置は、図１０に示すように、活性領域を有する半導体基板１００を覆う層間絶縁膜１５０に形成されたコンタクトホールを介して、活性領域に接続されるように形成された多結晶シリコン膜のような下部電極２００と、下部電極２００を覆う非晶質酸化アルミニウム膜から成る容量絶縁膜４００と、容量絶縁膜４００を覆う多結晶シリコン膜のような上部電極５００と、必要に応じて下部電極２００と容量絶縁膜４００との間に形成された窒化シリコン膜のような反応防止膜３００とによりキャパシタが構成されている。ここで、容量絶縁膜４００を構成する非晶質酸化アルミニウム膜は、例えばＡＬＤ（Atomic Layer Deposition：原子層成長）法により所望の膜厚に形成されている。上述したような構成のキャパシタを形成することにより、ＭＩＭ構造あるいはＭＩＳ(Metal Insulator Semiconductor)構造のようなキャパシタ構造を採用する困難性を解決できるとされている。
【０００６】
しかしながら、特許文献１に記載されている半導体装置のキャパシタは、容量絶縁膜を構成している非晶質酸化アルミニウム膜の比誘電率が略１０と低いので、十分な容量が得られない欠点がある。また、キャパシタは多結晶シリコン膜のような下部電極２００の形成後に８００〜９５０℃の高温による熱処理を行うので、前述したように、その高温プロセス時に、半導体基板１００内に既に形成されている活性領域に熱的影響を与えることになる。
【０００７】
また、前述したようなキャパシタの容量絶縁膜として、酸化ジルコニウム（ＺｒＯ2）膜、酸化ハフニウム（ＨｆＯ2）膜等の金属酸化膜を用いるようにしたＭＩＭ構造のキャパシタを備える半導体装置が開示されている（例えば、特許文献２参照。）。同半導体装置は、図１１に示すように、所定領域にＮ型拡散層１０２が形成されたＰ型シリコン基板１０１上の酸化シリコン膜から成る層間絶縁膜１０３の一部に開口されたコンタクトホールを介して、窒化チタン（ＴｉＮ）膜とタングステン膜とから成るプラグ１０４が形成され、プラグ１０４に接続されるように形成された二酸化ルテニウム（ＲｕＯ2）膜、窒化チタン膜、窒化タンタル（ＴａＮ）膜、窒化タングステン（ＷＮ）膜等から成る下部電極１０５と、アルミナ膜（酸化アルミニウム膜）から成る第１の誘電体膜（バリア絶縁層）１０６及び酸化ジルコニウム膜、酸化ハフニウム膜、五酸化タンタル（Ｔａ2Ｏ5）膜等の金属酸化膜から成る第２の誘電体膜（高比誘電率膜）１０７により構成された容量絶縁膜１０８と、タングステン、窒化チタン膜、窒化タンタル膜、窒化タングステン膜等から成る上部電極１０９とによりＭＩＭ構造のキャパシタが構成されている。第１の誘電体膜１０６を構成するアルミナ膜は、高品質のキャパシタを形成するために層間絶縁膜及び下部電極との密着性が高い材料として用いられている。ここで、容量絶縁膜１０８の第１の誘電体膜１０６を構成するアルミナ膜、及び第２の誘電体膜１０７を構成する酸化ジルコニウム膜、酸化ハフニウム膜、五酸化タンタル膜等の金属酸化膜は、例えばＡＬＤ法により所望の膜厚に形成されている。上述したような構成のキャパシタを形成することにより、リーク電流の動作温度依存性の小さな高品質の容量絶縁膜を形成できるとされている。
【０００８】
【特許文献１参照】
特開平１１−２３３７２６号公報（第４〜６頁、図１〜５）。
【特許文献２参照】
特開２００２−２２２９３４号公報（第４、５頁、図１）。
【０００９】
【発明が解決しようとする課題】
ところで、特許文献２記載の従来の半導体装置では、ＭＩＭ構造のキャパシタを形成する場合、容量絶縁膜を構成している高い比誘電率を有する金属酸化膜が結晶膜となっているので、結晶膜に存在する粒界が原因でキャパシタへの電圧印加時に、容量絶縁膜に絶縁破壊が生じ易くなるため信頼性が低下する、という問題がある。
例えば、特許文献２に記載されている酸化ジルコニウム膜を容量絶縁膜として用いる例で説明すると、図１１に示したように、プラグ１０４に接続されるように二酸化ルテニウム膜のような下部電極１０５を形成した後、アルミナ膜から成る第１の誘電体膜１０６の形成に続いて、ＡＬＤ法により酸化ジルコニウム膜を形成すると、この酸化ジルコニウム膜は成膜直後の状態（ａｓ  ｄｅｐｏｓｉｔｉｏｎ状態）で多結晶膜となっているので粒界が存在している。したがって、この後に酸化ジルコニウム膜から成る容量絶縁膜１０８上に上部電極１０９を形成することによりキャパシタを形成した後、半導体装置を動作させてキャパシタに電圧を印加すると、酸化ジルコニウム膜内に存在している粒界を通じて、下部電極１０５と上部電極１０９との間が貫通（導通）するようになるので、容量絶縁膜１０８の絶縁破壊が生じ易くなる。したがって、キャパシタが動作不良に至る可能性が高くなるので、結果的にＤＲＡＭである半導体装置の信頼性が低下することになる。
【００１０】
この発明は、上述の事情に鑑みてなされたもので、ＭＩＭ構造のキャパシタを形成する場合、容量絶縁膜を構成する金属酸化膜の高い比誘電率を維持しながら、容量絶縁膜の絶縁破壊を防止することができるようにした半導体装置及びその製造方法を提供することを目的としている。
【００１１】
【課題を解決するための手段】
上記課題を解決するために、請求項１記載の発明は、金属酸化膜から成る容量絶縁膜の両側にそれぞれ金属膜から成る上部電極及び下部電極が形成されて成るＭＩＭ構造のキャパシタを備える半導体装置に係り、上記容量絶縁膜は、結晶質誘電体に非晶質酸化アルミニウムが含有されて、ＡｌXＭ(1-X)ＯY（但し、Ｍは結晶質誘電体を形成し得る金属、０．０５≦Ｘ≦０．３）の組成を有する非晶質膜であることを特徴としている。
【００１２】
また、請求項２記載の発明は、請求項１記載の半導体装置に係り、上記容量絶縁膜は５〜２０ｎｍの膜厚を有することを特徴としている。
【００１３】
また、請求項３記載の発明は、請求項１又は２記載の半導体装置に係り、上記結晶質誘電体を形成し得る金属は、ジルコニウム、ハフニウムあるいはランタノイド族元素から成ることを特徴としている。
【００１４】
また、請求項４記載の発明は、請求項１、２又は３記載の半導体装置に係り、上記上部電極及び上記下部電極は、窒化チタン、窒化タンタルあるいは窒化タングステンから成ることを特徴としている。
【００１５】
また、請求項５記載の発明は、請求項１乃至４のいずれか１に記載の半導体装置に係り、上記容量絶縁膜は、ＡＬＤ法あるいはＣＶＤ法により形成されたものであることを特徴としている。
【００１６】
また、請求項６記載の発明は、金属酸化膜から成る容量絶縁膜の両側にそれぞれ金属膜から成る上部電極及び下部電極が形成されて成るＭＩＭ構造のキャパシタを備える半導体装置の製造方法に係り、半導体基板の所望の位置にスイッチング動作を行うメモリセル選択用トランジスタを形成するトランジスタ形成工程と、上記メモリセル選択用トランジスタ上に層間絶縁膜を形成した後、該層間絶縁膜に上記メモリセル選択用トランジスタの一の動作領域を露出するようにコンタクトホールを形成し、該コンタクトホールを介して上記一の動作領域に接続するように容量コンタクトプラグを形成するプラグ形成工程と、上記容量コンタクトプラグに接続するように上記キャパシタの一部を構成する金属膜から成る下部電極を形成する下部電極形成工程と、上記下部電極が形成された上記半導体基板を、結晶質誘電体を形成し得る金属原子を含有する化合物、酸化剤及びアルミニウム原子を含有する化合物を含む雰囲気中に晒して、上記下部電極上に上記キャパシタの一部を構成するＡｌXＭ(1-X)ＯY（但し、Ｍは結晶質誘電体を形成し得る金属、０．０５≦Ｘ≦０．３）の組成を有する非晶質の容量絶縁膜を形成する容量絶縁膜形成工程と、上記容量絶縁膜上に上記キャパシタの一部を構成する金属膜から成る上部電極を形成する上部電極形成工程とを含むことを特徴としている。
【００１７】
また、請求項７記載の発明は、請求項６記載の半導体装置の製造方法に係り、上記下部電極形成工程において、上記層間絶縁膜上に他の層間絶縁膜を形成した後、該他の層間絶縁膜に上記容量コンタクトプラグを露出するように他のコンタクトホールを形成し、該他のコンタクトホールを介して上記容量コンタクトプラグに接続するように上記キャパシタの一部を構成する金属膜から成る下部電極を形成することを特徴としている。
【００１８】
また、請求項８記載の発明は、請求項６又は７記載の半導体装置の製造方法に係り、上記容量絶縁膜の形成工程において、上記半導体基板を、上記結晶質誘電体を形成し得る金属原子を含有する化合物、上記酸化剤及び上記アルミニウム原子を含有する化合物がそれぞれ時間的に異なるタイミングで供給される雰囲気中に晒すことを特徴としている。
【００１９】
また、請求項９記載の発明は、請求項８記載の半導体装置の製造方法に係り、上記結晶質誘電体を形成し得る金属原子を含有する化合物の供給期間及びこれに続く上記酸化剤の供給期間の組合せを単位サイクルとした場合、該単位サイクルを繰り返すことにより上記結晶質誘電体を所望の膜厚となるように形成することを特徴としている。
【００２０】
また、請求項１０記載の発明は、請求項９記載の半導体装置の製造方法に係り、上記単位サイクルを繰り返して上記結晶質誘電体を形成する場合、一単位サイクルにより形成する上記結晶質誘電体の膜厚を略４ｎｍ以下に制御することを特徴としている。
【００２１】
また、請求項１１記載の発明は、請求項８記載の半導体装置の製造方法に係り、上記アルミニウム原子を含有する化合物の供給期間及びこれに続く上記酸化剤の供給期間の組合せを単位サイクルとした場合、該単位サイクルを繰り返すことにより上記非晶質酸化アルミニウム膜を所望の膜厚となるように形成することを特徴としている。
【００２２】
また、請求項１２記載の発明は、請求項６又は７記載の半導体装置の製造方法に係り、上記容量絶縁膜の形成工程において、上記半導体基板を、上記結晶質誘電体を形成し得る金属原子を含有する化合物、上記酸化剤及び上記アルミニウム原子を含有する化合物が時間的に同時に含まれる雰囲気中に晒すことを特徴としている。
【００２３】
また、請求項１３記載の発明は、請求項６乃至１２のいずれか１に記載の半導体装置の製造方法に係り、上記結晶質誘電体を形成し得る金属として、ジルコニウム、ハフニウムあるいはランタノイド族元素を用いることを特徴としている。
【００２４】
また、請求項１４記載の発明は、請求項６乃至１３のいずれか１に記載の半導体装置の製造方法に係り、上記上部電極及び上記下部電極として、窒化チタン、窒化タンタルあるいは窒化タングステンを用いることを特徴としている。
【００２５】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態について説明する。説明は実施例を用いて具体的に行う。
◇第１実施例
図１は、この発明の第１実施例である半導体装置の構成を示す断面図、図２は同半導体装置の主要部であるキャパシタの構成を拡大して示す断面図、図３は同半導体装置のキャパシタの容量絶縁膜の比誘電率及び結晶化温度の最適範囲を説明する図、図４〜図７は同半導体装置の製造方法を工程順に示す工程図、図８は同半導体装置の製造方法において容量絶縁膜を成膜させるための成膜工程を概略的に示す図、図９は同半導体装置の製造方法において容量絶縁膜を成膜させるための成膜シーケンスを示す図である。なお、この例では、半導体装置としてＤＲＡＭに例をあげて説明している。
この例の半導体装置１０は、図１に示すように、例えばＰ型シリコン基板１の所望の位置にメモリセル選択用トランジスタ８が形成されるとともに、メモリセル選択用トランジスタ８の一の動作領域であるＮ型領域６に接続されるようにキャパシタ２５が形成され、このキャパシタ２５は、例えば窒化チタン膜から成る下部電極２０と、結晶質誘電体である酸化ジルコニウム（ＺｒＯ2）に非晶質酸化アルミニウム（Ａｌ2Ｏ3）が含有されて、ＡｌXＺｒ(1-X)ＯY（但し、Ｘは組成比で、０．０５≦Ｘ≦０．３）の組成を有する非晶質膜のジルコニウムアルミネートから成る容量絶縁膜２１と、例えば窒化チタン膜から成る上部電極２２とから構成されている。上述したような組成の容量絶縁膜２１は、後述するようにＡＬＤ法あるいはＣＶＤ法により形成される。
【００２６】
基板１には、周知のＬＯＣＯＳ(Local Oxidation of Silicon)法あるいはＳＴＩ(Shallow Trench Isolation)法等により素子分離領域２が形成され、素子分離領域２により囲まれた活性領域の中央部には例えば酸化シリコン膜から成るゲート絶縁膜３及び多結晶シリコン膜から成るゲート電極４が形成されている。ゲート電極４は、ＤＲＡＭを構成するワード配線（図示せず）に接続される。ゲート電極４を利用した自己整合法により、活性領域には燐（Ｐ）あるいは砒素（Ａｓ）のようなＮ型不純物がイオン打ち込みされて、ソース領域及びドレイン領域となる一対のＮ型領域５、６が形成される。必要に応じて、一対のＮ型領域５、６は、周知のようなＬＤＤ（Lightly Doped Drainn）構造に形成され、また、ゲート電極４の側面にはサイドウォール絶縁膜が形成される。以上により、基板１の所望の位置には、ゲート電極４、一対のＮ型領域５、６を含むメモリセル選択用トランジスタ８が形成される。
【００２７】
メモリセル選択用トランジスタ８を含む基板１の全面に形成された例えば酸化シリコン膜から成る第１の層間絶縁膜７には、一対のＮ型領域５、６をそれぞれ露出するようにコンタクトホール９、１１が形成され、コンタクトホール９には一方のＮ型領域５と接続されるように例えばタングステンから成るビットコンタクトプラグ１２が形成されるとともに、コンタクトホール１１には他方のＮ型領域６と接続されるように例えばタングステンから成る容量コンタクトプラグ１３が形成され、さらに第１の層間絶縁膜７上にはビットコンタクトプラグ１２と接続されるように例えばタングステンから成るビット配線１４が形成される。
【００２８】
第１の層間絶縁膜７を含む基板１の全面に形成された例えば酸化シリコン膜から成る第２の層間絶縁膜１５には、容量コンタクトプラグ１３を露出するようにコンタクトホール１６が形成され、コンタクトホール１６には容量コンタクトプラグ１３と接続されるように例えばタングステンから成る第２の容量コンタクトプラグ１７が形成される。さらに、第２の層間絶縁膜１５を含む基板１の全面に形成された例えば酸化シリコン膜から成る第３の層間絶縁膜１８には、第２の容量コンタクトプラグ１７を露出するようにコンタクトホール１９が形成され、コンタクトホール１９には第２の容量コンタクトプラグ１７と接続されるキャパシタ２５が形成される。キャパシタ２５は、前述したように、窒化チタン膜から成る下部電極２０と、酸化ジルコニウムに非晶質酸化アルミニウムが含有されて、ＡｌXＺｒ(1-X)ＯY（０．０５≦Ｘ≦０．３）の組成を有する非晶質膜から成る容量絶縁膜２１と、窒化チタン膜から成る上部電極２２とから構成されて、下部電極２０が第２の容量コンタクトプラグ１７と接続されている。
【００２９】
キャパシタ２５を含む基板１の全面に形成された例えば酸化シリコン膜から成る第４の層間絶縁膜２３には、キャパシタ２５の上部電極２２を露出するようにコンタクトホール２４が形成され、コンタクトホール２４には上部電極２２と接続されるように例えばタングステンから成る外部配線２６が形成されて、周辺回路に接続されるようになっている。なお、図１ではコンタクトホール２４がコンタクトホール１９の真上に形成されているが、第３の層間絶縁膜１８上の平坦な上部電極２２上に形成することもできる。
【００３０】
キャパシタ２５は、図２に示すように、前述したようなＡｌXＺｒ(1-X)ＯY（０．０５≦Ｘ≦０．３）の組成を有し、膜厚が５〜１５ｎｍの非晶質膜のジルコニウムアルミネートから成る容量絶縁膜２１の両側に、それぞれ窒化チタン膜から成る膜厚が２０〜５０ｎｍの下部電極２０及び上部電極２２が形成されている。
【００３１】
ここで、キャパシタ２５の容量絶縁膜２１を構成している上述した組成の非晶質膜のジルコニウムアルミネートは、高い比誘電率を維持しながら、絶縁破壊を防止することができる絶縁膜材料として用いられている。また、非晶質膜のジルコニウムアルミネートはキャパシタ２５の形成以後の各種の熱処理工程においても、熱的影響を受けることなく容量絶縁膜２１として非晶質を維持することができる絶縁膜材料として用いられている。すなわち、キャパシタ２５の形成以後においても、半導体装置１０が完成されるまでに一般に４００〜５００℃に達する各種の熱処理が行われるが、キャパシタ２５の容量絶縁膜２１としてはこれらの熱処理を経ても、非晶質を維持して結晶化しないことが必須の条件となる。もし、そのような熱処理により容量絶縁膜２１が多結晶化した場合には、前述したように絶縁破壊が生じ易くなるので、半導体装置の信頼性が低下するようになる。
【００３２】
この発明の発明者は、実験の結果、結晶質誘電体である高い比誘電率（略３０）を有する酸化ジルコニウムに、非結晶酸化アルミニウムを含有させて、ＡｌXＺｒ(1-X)ＯYの組成を有する非晶質のジルコニウムアルミネートを形成してその組成比Ｘを変化させたとき、組成比Ｘを前述したような特定の範囲（０．０５≦Ｘ≦０．３）に選んだ場合に、ジルコニウムアルミネートが高い比誘電率を維持しつつ結晶化される結晶化温度も高く維持される、すなわち高い比誘電率を維持しながら、容量絶縁膜の絶縁破壊を防止することができることを発見した。以下、これについて説明する。
【００３３】
図３は、酸化ジルコニウム（ＺｒＯ2）に非晶質酸化アルミニウム（Ａｌ2Ｏ3）を含有させて、ジルコニウムとアルミニウムをＡｌ／Ｚｒ＝Ｘ／（１−Ｘ）の組成比で含有する酸化物、すなわち、ＡｌXＺｒ(1-X)ＯYの組成のジルコニウムアルミネートを形成したときの、ジルコニウムアルミネートの組成比Ｘ（横軸）と、ジルコニウムアルミネートの比誘電率ε（右側横軸）及び結晶化温度Ｔ（左側横軸）との関係を示している。なお、ここでは膜厚が略５０ｎｍのジルコニウムアルミネートを形成した場合に例をあげて説明している。
図３から明らかなように、比誘電率εは、組成比Ｘを１に選んだとき（すなわち、Ａｌ2Ｏ3のみとなる）の略１０から、組成比Ｘを０に選んだとき（すなわち、ＺｒＯ2のみとなる）の略３０の間で直線的に変化する。一方、結晶化温度Ｔは、組成比Ｘを１に選んだときの略８５０℃から、組成比Ｘを０に選んだときの略２５０℃の間で非直線的に変化する。したがって、結晶化温度Ｔが極端に低くなる範囲を除いて、組成比Ｘを（０．０５≦Ｘ≦０．３）の範囲に選ぶことにより、略２５以上の高い比誘電率εを維持しながら、略５００℃以上の高い結晶化温度Ｔを維持することができるジルコニウムアルミネートを形成することができる。すなわち、結晶質の酸化ジルコニウムに非晶質の酸化アルミニウムを上記特定の割合で含有させることで、酸化アルミニウムを多量に含有させた場合に比べて比誘電率εの低下を抑制して、かつ結晶化温度Ｔを大幅に上昇させることができる。それゆえ、ＡｌXＺｒ(1-X)ＯY（０．０５≦Ｘ≦０．３）の組成を有するジルコニウムアルミネートを容量絶縁膜２１として用いることにより、高い比誘電率を維持しながら、絶縁破壊を防止することができるようになる。
【００３４】
以上のように、この例の半導体装置１０によれば、キャパシタ２５の容量絶縁膜２１は、結晶質誘電体である酸化ジルコニウムに、非結晶酸化アルミニウムが含有されて、ＡｌXＺｒ(1-X)ＯY（０．０５≦Ｘ≦０．３）の組成を有するジルコニウムアルミネートにより構成されるので、２５〜２８の高い比誘電率εを維持しながら、５００〜８７０℃の高い結晶化温度Ｔを維持することができる。したがって、キャパシタ２５の形成以後の各種の熱処理工程においても、容量絶縁膜２１を非晶質に保つことができるので、高い比誘電率を維持しながら、絶縁破壊を防止することができるため、キャパシタの動作不良を回避でき、半導体装置の信頼性を向上させることができる。
【００３５】
次に、図４〜図７を参照して、同半導体装置の製造方法について工程順に説明する。
まず、図４（ａ）に示すように、例えばＰ型半導体基板１を用いて、周知のＬＯＣＯＳ法あるいはＳＴＩ法等により素子分離領域２を形成することにより、素子分離領域２により囲まれた活性領域の中央部に例えば酸化シリコン膜から成るゲート絶縁膜３及び多結晶シリコン膜から成るゲート電極４を形成する。
【００３６】
次に、図４（ｂ）に示すように、ゲート電極４を利用した自己整合法により、燐あるいは砒素のようなＮ型不純物を活性領域にイオン打ち込みして、ソース領域及びドレイン領域となる一対のＮ型領域５、６を形成する。
【００３７】
次に、図４（ｃ）に示すように、ＣＶＤ法により全面に例えば酸化シリコン膜から成る第１の層間絶縁膜７を形成することにより、ＮＭＯＳ型トランジスタから成るメモリセル選択用トランジスタ８を製造する。
【００３８】
次に、図５（ｄ）に示すように、リソグラフィ法により、第１の層間絶縁膜７にメモリセル選択用トランジスタ８の一対のＮ型領域５、６をそれぞれ露出するようにコンタクトホール９、１１を形成した後、ＣＶＤ法により一方のコンタクトホール９内に一方のＮ型領域５と接続されるように例えばタングステンから成るビットコンタクトプラグ１２を形成するとともに、他方のコンタクトホール１１内に他方のＮ型領域６と接続されるように例えばタングステンから成る容量コンタクトプラグ１３を埋め込むように形成する。次に、ＣＶＤ法により第１の層間絶縁膜７上にビットコンタクトプラグ１２と接続するように例えばタングステンから成るビット配線１４を形成する。
【００３９】
次に、図５（ｅ）に示すように、ＣＶＤ法により全面に例えば酸化シリコン膜から成る第２の層間絶縁膜１５を形成する。次に、図５（ｆ）に示すように、リソグラフィ法により、第２の層間絶縁膜１５に容量コンタクトプラグ１３を露出するようにコンタクトホール１６を形成した後、ＣＶＤ法によりコンタクトホール１６内に容量コンタクトプラグ１３と接続するように例えばタングステンから成る第２の容量コンタクトプラグ１７を形成する
【００４０】
次に、図６（ｇ）に示すように、ＣＶＤ法により全面に例えば酸化シリコン膜から成る第３の層間絶縁膜１８を形成する。次に、図６（ｈ）に示すように、リソグラフィ法により、第３の層間絶縁膜１８に第２の容量コンタクトプラグ１７を露出するコンタクトホール１９を形成する。
【００４１】
次に、ＣＶＤ法により、コンタクトホール１９を含む全面に例えば窒化チタン（ＴｉＮ）膜から成る下部電極膜を形成した後、図６（ｉ）に示すように、リソグラフィ法により不要な下部電極膜を除去し、コンタクトホール１９内に残した下部電極膜により下部電極２０を形成する。
【００４２】
次に、図７（ｊ）に示すように、ＡＬＤ法により、図９に示すような成膜シーケンスに基づいて、下部電極２０上に、ＡｌXＺｒ(1-X)ＯY（０．０５≦Ｘ≦０．３）の組成を有する非晶質膜のジルコニウムアルミネートから成る容量絶縁膜２１を形成する。以下、ＡＬＤ法による容量絶縁膜２１の形成方法を説明する。
【００４３】
予め、図８に示すように、アルミニウム源３１、ジルコニウム源３２、酸化剤源３３及びパージガス源３４を、反応炉３５にそれぞれを時間的に異なるタイミングで供給可能に接続した状態で、不活性雰囲気内に保たれた反応炉３５内に、下部電極２０を形成した直後の基板１を収容する。ここで、一例として、アルミニウム源３１としてはトリメチルアルミニウム（Trimethylaluminum：ＴＭＡ）を用い、ジルコニウム源３２としては四塩化ジルコニウム（ＺｒＣｌ4）を用い、酸化剤３３としてはオゾン（Ｏ3）を用い、パージガスとしては窒素（Ｎ2）を用いる例で説明する。
【００４４】
以下、図９に示すような成膜シーケンスに基いた成膜方法について説明する。基板１を２００〜４００℃（成膜温度）に加熱した状態で、時刻ｔ１〜ｔ２において、アルミニウム源３１からＴＭＡを反応炉３５内にパルス状に供給する。これにより、基板１上の下部電極２０の表面を含めた全面にＴＭＡが１層付着する。
【００４５】
次に、時刻ｔ３〜ｔ４において、パージガス源３４から窒素パージガスを反応炉３５内にパルス状に供給して、時刻ｔ１〜ｔ２の前工程で過剰で未反応のＴＭＡを反応炉３５の外部に排出する。次に、時刻ｔ５〜ｔ６において、酸化剤源３３からオゾンを反応炉３５内にパルス状に供給する。これにより、酸素がＴＭＡと反応して酸化アルミニウム層が１層（Mono-Layer）形成される。
【００４６】
次に、時刻ｔ７〜ｔ８において、パージガス源３４から窒素パージガスを反応炉３５内にパルス状に供給して、時刻ｔ５〜ｔ６の前工程で過剰で未反応のオゾンを反応炉３５の外部に排出する。以上の時刻ｔ１〜ｔ８にわたる一連の成膜工程により、酸化アルミニウム層の１層の成膜単位サイクルＣAlが終了する。
【００４７】
次に、時刻ｔ９〜ｔ１０において、ジルコニウム膜３２から四塩化ジルコニウムを反応炉３５内にパルス状に供給する。これにより、基板１上の酸化アルミニウム層の全面に四塩化ジルコニウムが１層付着する。
【００４８】
次に、時刻ｔ１１〜ｔ１２において、パージガス源３４から窒素パージガスを反応炉３５内にパルス状に供給して、時刻ｔ９〜ｔ１０の前工程で過剰で未反応の四塩化ジルコニウムを反応炉３５の外部に排出する。次に、時刻ｔ１３〜ｔ１４において、酸化剤源３３からオゾンを反応炉３５内にパルス状に供給する。これにより、酸素が四塩化ジルコニウムと反応して酸化ジルコニウム層が１層形成される。
【００４９】
次に、時刻ｔ１５〜ｔ１６において、パージガス源３４から窒素パージガスを反応炉３５内にパルス状に供給して、時刻ｔ１３〜ｔ１４の前工程で過剰で未反応のオゾンを反応炉３５の外部に排出する。以上の時刻ｔ９〜ｔ１６にわたる一連の成膜工程により、酸化ジルコニウム層の１層の成膜単位サイクルＣZrが終了する。
【００５０】
図９では、酸化アルミニウム層を１層、酸化ジルコニウム層を１層形成する場合を例示したが、所定の組成にするためには、（酸化アルミニウム層の１層の成膜単位サイクルＣAlを任意のｎ回）＋（酸化ジルコニウム層の１層の成膜単位サイクルＣZrを任意のｍ回）を１まとめとしたものを必要回数繰り返して、上述した組成を有する非晶質膜のジルコニウムアルミネートから成る容量絶縁膜２１を所定の膜厚に形成する。
なお、酸化ジルコニウムの形成にあたっては、一単位サイクルで略４ｎｍ以上の膜厚に形成すると、その膜質が結晶化されるようになるので、一単位サイクルによる成膜膜厚はその値を越えないように配慮することが必要である。このようなＡＬＤ法による容量絶縁膜２１の成膜方法によれば、成膜の途中において過剰で未反応の材料成分を排出することにより行われるので、高品質の容量絶縁膜を形成することができる。
【００５１】
次に、ＣＶＤ法により、全面に例えば窒化チタン膜から成る上部電極膜を形成した後、図７（ｋ）に示すように、リソグラフィ法により不要な上部電極膜を除去して、上部電極２２を形成する。以上により、下部電極２０、容量絶縁膜２１及び上部電極２２から成るキャパシタ２５を形成する。続いて、図１に示すように、ＣＶＤ法により全面に例えば酸化シリコン膜から成る第４層間絶縁膜２３を形成した後、リソグラフィ法により、第４層間絶縁膜２３にキャパシタ２５の上部電極２２を露出するコンタクトホール２４を形成し、このコンタクトホール２４から上部電極２２に接続するように例えばタングステンから成る外部配線２６を引き出すことにより、半導体装置１０を完成させる。
【００５２】
このように、この例の半導体装置によれば、キャパシタ２５の容量絶縁膜２１は、結晶質誘電体である酸化ジルコニウムに、非結晶酸化アルミニウムが含有されて、ＡｌXＺｒ(1-X)ＯY（０．０５≦Ｘ≦０．３）の組成を有する非晶質のジルコニウムアルミネートにより構成されるので、２５〜２８の高い比誘電率εを維持しながら、５００〜８７０℃の高い結晶化温度Ｔを維持することができる。また、この例の半導体装置の製造方法によれば、ＡｌXＺｒ(1-X)ＯY（０．０５≦Ｘ≦０．３）の組成を有するジルコニウムアルミネートから成る容量絶縁膜２１をＡＬＤ法により成膜するようにしたので、高品質の容量絶縁膜を形成することができる。
したがって、ＭＩＭ構造のキャパシタを形成する場合、容量絶縁膜を構成する金属酸化膜の高い比誘電率を維持しながら、容量絶縁膜の絶縁破壊を防止することができる。
【００５３】
◇第２実施例
この発明の第２実施例である半導体装置の製造方法の構成が、上述の第１実施例のそれと大きく異なるところは、結晶質誘電体を形成し得る金属としてジルコニウムに代えてハフニウム（Ｈｆ）を用いるようにした点である。
この例の半導体装置は、キャパシタの容量絶縁膜は、結晶質酸化ハフニウムに非晶質酸化アルミニウムが含有されて、ＡｌXＨｆ(1-X)ＯY（但し、０．０５≦Ｘ≦０．３）の組成を有する非晶質膜のハフニウムアルミネートにより構成されている。すなわち、この例の半導体装置のキャパシタは、第１実施例における非晶質ジルコニウムアルミネートに代えて非晶質ハフニウムアルミネートが用いられているが、ハフニウムアルミネートの組成比Ｘと、ハフニウムアルミネートの比誘電率ε及び結晶化温度Ｔとの関係は、酸化ハフニウムの誘電率（略２０）が酸化ジルコニウムと異なる点を除いて、第１実施例における図３に示した関係と略同様になる。
【００５４】
このように、この例の構成によっても、第１実施例において述べたのと略同様な効果を得ることができる。
【００５５】
◇第３実施例
この発明の第３実施例である半導体装置の製造方法の構成が、上述の第１実施例のそれと大きく異なるところは、結晶質誘電体を形成し得る金属としてジルコニウムに代えてランタノイド族元素を用いるようにした点である。
この例の半導体装置は、キャパシタの容量絶縁膜は、ランタノイド族元素により形成された非晶質誘電体に非晶質酸化アルミニウムが含有されて、ＡｌXＲｅ(1-X)ＯY（但し、Ｒｅはランタノイド族元素、０．０５≦Ｘ≦０．３）の組成を有する非晶質膜のランタノイドアルミネートにより構成されている。ここで、ランタノイド族元素は、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオデミウム（Ｐｒ）、ネオジム（Ｎｄ）、プロミセウム（Ｐｍ）、サマリウム（Ｓｍ）、ユーロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テリビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）により構成される。すなわち、この例の半導体装置のキャパシタは、第１実施例における非晶質ジルコニウムアルミネートに代えて非晶質ランタノイドアルミネートが用いられているが、このランタノイドアルミネートの組成比Ｘと、比誘電率ε及び結晶化温度Ｔとの関係は、酸化ランタノイドの比誘電率（２０〜３０）が酸化ジルコニウムと異なる点を除いて、第１実施例における図３に示した関係と略同様になる。
【００５６】
このように、この例の構成によっても、第１実施例において述べたのと略同様な効果を得ることができる。
【００５７】
以上、この発明の実施例を図面により詳述してきたが、具体的な構成はこの実施例に限られるものではなく、この発明の要旨を逸脱しない範囲の設計の変更等があってもこの発明に含まれる。例えば容量絶縁膜の成膜はＡＬＤ法を用いた例で説明したが、ＡＬＤ法に限らずＣＶＤ法により成膜することもできる。このＣＶＤ法により成膜する場合は、ＡＬＤ法とは異なって、結晶質誘電体を形成し得る金属原子を含有する化合物、酸化剤及びアルミニウム原子を含有する化合物の供給が時間的に同時に行われることになる。また、ジルコニウム源としては無機材料である四塩化ジルコニウムを用いる例で説明したが、これに限らずに、Ｚｒ（ＮＭｅ2）4、Ｚｒ（ＮＥｔ2）4、Ｚｒ（ＮＭｅＥｔ）4のような有機材料を用いることができる。また、金属膜から成る下部電極及び上部電極としては窒化チタン膜を用いる例で説明したが、これに限らずに窒化タンタル膜、窒化タングステン膜等の他の金属材料を用いることができる。また、酸化剤としてはオゾンを用いる例で説明したが、これに限らず酸素（Ｏ2）、水（Ｈ2Ｏ）等の他の材料を用いることができる。また、キャパシタがビット配線の上部位置に配線されたＣＯＢ（Capacitor Over Bitline）構造について示したが、ＣＵＢ(Capacitor Under Bitline)構造を有する半導体装置に対しても適用することができる。
【００５８】
また、ＤＲＡＭを構成するトランジスタのゲート絶縁膜としては窒化膜（Nitride Film）でも良く、あるいは酸化膜と窒化膜との２重膜構成でも良い。つまり、ＭＩＳ（Metal Insulator Semiconductor）型トランジスタである限り、ＭＯＳ型トランジスタに限らずに、ＭＮＳ(Metal Nitride Semiconductor)型トランジスタでも良く、あるいは、ＭＮＯＳ(Metal Nitride Oxide Semiconductor)型トランジスタでも良い。また、各半導体領域はＰ型とＮ型とを反転させるようにしても良い。また、層間絶縁膜は酸化シリコン膜に限らずに、窒化シリコン膜、ＢＳＧ(Bron-Silicate Glass)膜、ＰＳＧ（Phospho-Silicate Glass）膜、ＢＰＳＧ(Boron-Phospho-Silicate Glass)膜等の他の絶縁膜を用いることができる。
【００５９】
【発明の効果】
以上説明したように、この例の半導体装置によれば、キャパシタの容量絶縁膜は、結晶質誘電体に非結晶酸化アルミニウムが含有されて、ＡｌXＭ(1-X)ＯY（但し、Ｍは結晶質誘電体を形成し得る金属、０．０５≦Ｘ≦０．３）の組成を有する非晶質膜により構成されるので、高い比誘電率を維持しながら、高い結晶化温度を維持することができる。
また、この例の半導体装置の製造方法によれば、ＡｌXＭ(1-X)ＯY（０．０５≦Ｘ≦０．３）の組成を有する容量絶縁膜をＡＬＤ法により成膜するようにしたので、高品質の容量絶縁膜を形成することができる。
したがって、ＭＩＭ構造のキャパシタを形成する場合、容量絶縁膜を構成する金属酸化膜の高い比誘電率を維持しながら、容量絶縁膜の絶縁破壊を防止することができる。
【図面の簡単な説明】
【図１】この発明の第１実施例である半導体装置の構成を示す断面図である。
【図２】同半導体装置の主要部であるキャパシタの構成を拡大して示す断面図である。
【図３】同半導体装置のキャパシタの容量絶縁膜の比誘電率及び結晶化温度の最適範囲を説明する図である。
【図４】同半導体装置の製造方法を工程順に示す工程図である。
【図５】同半導体装置の製造方法を工程順に示す工程図である。
【図６】同半導体装置の製造方法を工程順に示す工程図である。
【図７】同半導体装置の製造方法を工程順に示す工程図である。
【図８】同半導体装置の製造方法において容量絶縁膜を成膜させるための成膜工程を概略的に示す図である。
【図９】同半導体装置の製造方法において容量絶縁膜の成膜方法の成膜シーケンスを示す図である。
【図１０】従来の半導体装置の構成を示す断面図である。
【図１１】従来の半導体装置の構成を示す断面図である。
【符号の説明】
１      Ｐ型半導体基板
２      素子分離領域
３      ゲート絶縁膜
４      ゲート電極
５、６      Ｎ型領域
７、１５、１８、２３      層間絶縁膜
８      メモリセル選択用トランジスタ
９、１１、１６、１９、２４      コンタクトホール
１０      半導体装置（ＤＲＡＭ）
１２      ビットコンタクトプラグ
１３、１７      容量コンタクトプラグ
１４      ビット配線
２０      下部電極
２１      容量絶縁膜
２２      上部電極
２５      キャパシタ
２６      外部配線
３１      アルミニウム源
３２      ジルコニウム源
３３      酸化剤源
３４      パージガス源
３５      反応炉
【図１】
2004214304.tif 000003
【図２】
2004214304.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2004214304.tif 000009
【図８】
2004214304.tif 000010
【図９】
2004214304.tif 000011
【図１０】
2004214304.tif 000012
【図１１】
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