(57)【要約】      （修正有）【課題】良好な電気的接続が確保できるコンタクトを含む半導体装置の製造方法を提供する。【解決手段】半導体装置の製造方法は、（ａ）半導体基板１０の上方に形成された導電層１２の上に、絶縁層１６を形成し、（ｂ）導電層１２の上に、絶縁層１６を貫通するコンタクトホールを形成し、（ｃ）コンタクトホール２６の側面および底面にバリア層１８を形成し、（ｄ）前記（ｃ）の後に、半導体基板１０がほぼ平坦である状態、あるいは半導体基板１０の表面が凸である状態で熱処理を行ない、（ｅ）コンタクトホール２６にバリア層１８を介してプラグ層を形成すること、を含む。【選択図】        図５
2004241694.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）半導体基板の上方に形成された導電層の上に、絶縁層を形成し、
（ｂ）前記導電層の上に、前記絶縁層を貫通するコンタクトホールを形成し、
（ｃ）前記コンタクトホールの側面および底面にバリア層を形成し、
（ｄ）前記（ｃ）の後に、前記半導体基板がほぼ平坦である状態、あるいは前記半導体基板の表面が凸である状態で熱処理を行ない、
（ｅ）前記コンタクトホールに前記バリア層を介してプラグ層を形成することにより、コンタクトを形成すること、を含む、半導体装置の製造方法。
【請求項２】
請求項１において、
前記（ｃ）において、前記バリア層をスパッタリングにて形成する、半導体装置の製造方法。
【請求項３】
請求項１または２において、
前記（ｅ）において、前記プラグ層をＣＶＤ法にて形成する、半導体装置の製造方法。
【請求項４】
請求項１ないし３のいずれかにおいて、
前記（ｄ）において、６００℃以下で前記熱処理を行なう、半導体装置の製造方法。
【請求項５】
請求項４において、
前記（ｄ）において、５００〜６００℃で前記熱処理を行なう、半導体装置の製造方法。
【請求項６】
（ａ）半導体基板の上方に形成された導電層の上に、絶縁層を形成し、
（ｂ）前記導電層の上に、前記絶縁層を貫通するコンタクトホールを形成し、
（ｃ）前記コンタクトホールの側面および底面にバリア層を形成し、
（ｄ）前記半導体基板がほぼ平坦である状態、あるいは前記半導体基板の表面が凸である状態で、前記コンタクトホールに前記バリア層を介してプラグ層を形成することにより、コンタクトを形成すること、を含む、半導体装置の製造方法。
【請求項７】
請求項６において、
前記（ｃ）において、前記バリア層をスパッタリングにて形成する、半導体装置の製造方法。
【請求項８】
請求項６または７において、
前記（ｄ）において、前記プラグ層をＣＶＤ法にて形成する、半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、コンタクトを含む半導体装置の製造方法に関する。
【０００２】
【背景技術】
近年、半導体装置の微細化および高集積化が進むにしたがい、半導体基板と配線との間や配線間等を電気的に接続するコンタクトおよびその周辺領域も微細化されつつある（例えば、特許文献１参照）。これに伴い、例えば、隣り合うコンタクト間の距離も短くなりつつある。この場合、隣り合うコンタクトを導通させないように、隣り合うコンタクト間の絶縁性を確保して、良好な電気的接続を得ることが一層重要となる。
【０００３】
【特許文献１】
特開平９−８１３６号公報
【０００４】
【発明が解決しようとする課題】
本発明の目的は、良好な電気的接続が確保できるコンタクトを含む半導体装置の製造方法を提供することにある。
【０００５】
【課題を解決するための手段】
本発明者は、コンタクトの形成について鋭意検討を重ねた結果、半導体基板に形成された絶縁層にコンタクトホールを形成した後、該コンタクトホールにバリア層を介してプラグ層を形成するまでの工程において、前記半導体基板の裏面が凸である状態を避けること、すなわち前記半導体基板がほぼ平坦である状態、あるいは前記半導体基板の表面が凸である状態に保つことで、前記絶縁層にクラックが生じるのを防止することができ、その結果、隣り合うコンタクトが導通するのを防ぐことができることを想到し、本発明を案出するに至った。
【０００６】
なお、本明細書において、半導体基板の表面とは、前記半導体基板において上方に前記コンタクトが設置される側の面をいい、半導体基板の裏面とは、前記半導体基板において前記表面と反対側の面をいう。
【０００７】
１．第１の半導体装置の製造方法
本発明の第１の半導体装置の製造方法は、
（ａ）半導体基板の上方に形成された導電層の上に、絶縁層を形成し、
（ｂ）前記導電層の上に、前記絶縁層を貫通するコンタクトホールを形成し、
（ｃ）前記コンタクトホールの側面および底面にバリア層を形成し、
（ｄ）前記（ｃ）の後に、前記半導体基板がほぼ平坦である状態、あるいは前記半導体基板の表面が凸である状態で熱処理を行ない、
（ｅ）前記コンタクトホールに前記バリア層を介してプラグ層を形成することにより、コンタクトを形成すること、を含む。
【０００８】
前記第１の半導体装置の製造方法によれば、前記（ｄ）において、前記（ｃ）の後に、前記半導体基板がほぼ平坦である状態、あるいは前記半導体基板の表面が凸である状態で熱処理を行なうことにより、前記絶縁層にクラックが発生するのを防止することができる。その結果、前記コンタクトの良好な電気的接続を得ることができる。仮に、前記（ｄ）における熱処理において、前記絶縁層にクラックが発生した場合、前記（ｅ）におけるプラグ層形成工程においてクラックに導電層が埋め込まれることによって、隣り合う前記コンタクト同士が電気的に接続されるという問題が発生することがある。これに対して、前記第１の半導体装置の製造方法によれば、前記（ｄ）における熱処理において、前記絶縁層にクラックが発生するのを防止し、隣り合う前記コンタクト同士が電気的に接続されるするのを防ぐことができるため、前記コンタクトの良好な電気的接続を得ることができる。
【０００９】
また、本発明の第１の半導体装置の製造方法は、さらに、以下の態様（１）−（３）をとることができる。
【００１０】
（１）前記（ｃ）において、前記バリア層をスパッタリングにて形成することができる。
【００１１】
（２）前記（ｅ）において、前記プラグ層をＣＶＤ法にて形成することができる。一般に、ＣＶＤ法を用いて前記導電層を形成する場合、前記導電層を微細な領域まで埋め込むことができる。このため、例えば、前記絶縁層にクラックが生じている場合、前記プラグ層を形成するための導電層が該クラックに容易に埋め込まれて、隣り合うコンタクトが導通するという問題が生じやすい。しかしながら、上記方法によれば、前記絶縁層にクラックが発生するのを効果的に防止することができるため、前記プラグ層をＣＶＤ法にて形成する場合であっても、良好な電気的接続を有するコンタクトを得ることができる。
【００１２】
（３）前記（ｄ）において、６００℃以下で前記熱処理を行なうことができる。これにより、前記熱処理において、前記半導体基板がほぼ平坦である状態、あるいは前記半導体基板の表面が凸である状態を確実に保持することができる。その結果、前記熱処理において、前記絶縁層にクラックが発生するのを確実に防止することができるため、前記コンタクトのより良好な電気的接続を得ることができる。
【００１３】
この場合、前記（ｄ）において、５００〜６００℃で前記熱処理を行なうことができる。これにより、前記熱処理において、前記半導体基板がほぼ平坦である状態、あるいは前記半導体基板の表面が凸である状態をより確実に保持することができる。その結果、前記熱処理において、前記絶縁層にクラックが発生するのをより確実に防止することができるため、前記コンタクトのさらに良好な電気的接続を得ることができる。
【００１４】
２．第２の半導体装置の製造方法
本発明の第２の半導体装置の製造方法は、
（ａ）半導体基板の上方に形成された導電層の上に、絶縁層を形成し、
（ｂ）前記導電層の上に、前記絶縁層を貫通するコンタクトホールを形成し、
（ｃ）前記コンタクトホールの側面および底面にバリア層を形成し、
（ｄ）前記半導体基板がほぼ平坦である状態、あるいは前記半導体基板の表面が凸である状態で、前記コンタクトホールに前記バリア層を介してプラグ層を形成することにより、コンタクトを形成すること、を含む。
【００１５】
前記第２の半導体装置の製造方法によれば、前記（ｄ）において、前記半導体基板がほぼ平坦である状態、あるいは前記半導体基板の表面が凸である状態となる条件で該熱処理を行なうことにより、前記絶縁層にクラックが発生するのを防止することができる。その結果、前記コンタクトの良好な電気的接続を得ることができる。例えば、前記（ｅ）におけるプラグ層形成工程において、前記絶縁層にクラックが発生した場合、該クラックに導電層が埋め込まれることによって、隣り合う前記コンタクト同士が電気的に接続されるという問題が発生することがある。これに対して、前記第２の半導体装置の製造方法によれば、前記絶縁層にクラックが発生するのを防止し、隣り合う前記コンタクト同士が電気的に接続されるのを防ぐことができるため、前記コンタクトの良好な電気的接続を得ることができる。
【００１６】
この場合、前記（ｃ）において、前記バリア層をスパッタリングにて形成することができる。
【００１７】
また、この場合、前記（ｄ）において、前記プラグ層をＣＶＤ法にて形成することができる。
【００１８】
【発明の実施の形態】
以下、本発明の実施の形態を以下の順序で説明する。
【００１９】
１．比較例：
１−１．比較例である半導体装置の製造方法：
１−２．比較例である半導体装置の製造方法によって作製された半導体装置の特徴：
２．本実施の形態に係る半導体装置の製造方法
３．変形例
１．比較例：
１−１．比較例である半導体装置の製造方法：
本実施の形態に係る半導体装置の製造方法を説明するために、まず、比較例としての半導体装置の製造方法について説明する。本比較例においては、半導体基板上に形成された絶縁層に形成されるコンタクトを例にとり説明する。
【００２０】
図１は、本比較例に係るコンタクトの形成工程を示すフローチャートである。また、図３〜図１０は、本比較例に係るコンタクトの形成工程を模式的に示す図である。
【００２１】
（１）まず、コンタクトを形成する前の工程として、半導体基板１０に導電層１２、ストッパ層１４および絶縁層１６が形成される（図３参照）。また、この半導体基板１０には、図示しないトランジスタが形成されている。例えば、シリコン基板からなる半導体基板１０に、必要に応じて、図示しない素子分離領域が形成され、前記トランジスタのソース／ドレイン層等の不純物層（図示せず）が形成されている。
【００２２】
具体的には、まず、半導体基板１０の上に導電層１２が形成される。次に、導電層１２の上にストッパ層１４が形成される。さらに、ストッパ層１４の上に絶縁層１６が形成される。
【００２３】
本実施の形態において、この導電層１２は金属シリサイド層からなり、コンタクト抵抗を低減するために形成される。導電層１２を構成する金属シリサイド層は、半導体基板１０上に金属層（図示せず）を形成した後熱処理を行なうことにより、自己整合的に形成できる。また、導電層１２に用いる金属シリサイド層としては、ＴｉＳｉ２，ＷＳｉ２，ＭｏＳｉ２，ＣｏＳｉ２，ＮｉＳｉ２等が例示できる。
【００２４】
ストッパ層１４は、エッチングによって絶縁層１６にコンタクトホール２６を形成する際のストッパとして機能する。このストッパ層１４の材質は特に限定されないが、例えば、絶縁層１６が酸化シリコンからなる場合、ストッパ層１４として窒化シリコンを用いることができる。
【００２５】
絶縁層１６は、例えば酸化シリコン、ＦＳＧ（フッ素ドープされた酸化シリコン；ｆｌｕｏｒｉｎｅ  ｄｏｐｅｄ  ｓｉｌｉｃｏｎ  ｏｘｉｄｅ）、またはこれらを積層したものから形成することができる。また、絶縁層１６の形成方法は特に限定されないが、例えば、オゾンＴＥＯＳ（ｔｅｔｒａ  ｅｔｈｙｌ  ｏｒｔｈｏｓｉｌｉｃａｔｅ）法、プラズマＴＥＯＳ法、ＨＤＰ（ｈｉｇｈ  ｄｅｎｓｉｔｙ  ｐｌａｓｍａ）法等を用いて形成することができる。
【００２６】
（２）次いで、絶縁層１６にコンタクトホール２６が形成される（図１のステップＳ１０）。図３および図４は、コンタクトホール２６（図４参照）の形成工程を模式的に示す断面図である。
【００２７】
まず、図３に示すように、絶縁層１６上にレジストＲ１が形成される。このレジストＲ１は、公知のフォトリソグラフィ技術を用いて形成される。また、このレジストＲ１は、コンタクトホール２６（図４参照）を形成する領域に開口部を有する。
【００２８】
次いで、このレジストＲ１をマスクとして絶縁層１６がエッチングされることにより、図４に示すように、コンタクトホール２６が形成される。この工程において、ストッパ層１４をストッパとして絶縁層１６がエッチングされる結果、コンタクトホール２６の底面において導電層１２が露出する。すなわち、コンタクトホール２６は導電層１２の上に形成される。
【００２９】
（３）次いで、少なくともコンタクトホール２６の底面および側面にバリア層１８が形成される（図１のステップＳ１１）。図５は、バリア層１８の形成工程を模式的に示す断面図である。
【００３０】
まず、図５に示すように、例えばスパッタリングにより、バリア層１８が形成される。バリア層１８の材質としては、高融点金属またはそれらの化合物を用いることができ、たとえば、チタン、タンタル、窒化チタン、窒化タンタルなどを挙げることができる。バリア層１８の膜厚としては、その機能を達成できる範囲にあればよい。
【００３１】
バリア層１８（図５参照）が形成された後の半導体基板１０全体を、図６に模式的に示す。図６に示すように、バリア層１８が形成された後は、半導体基板１０の表面１０Ｓ（図５参照）が凸となるような反りが生じている。
【００３２】
本実施の形態において、半導体基板１０の表面１０Ｓとは、コンタクト２０が設置される側の面（図９参照）をいい、言い換えれば、半導体基板１０の裏面１０Ｒ（例えば図５および図６参照）と反対側に位置する面をいう。このように、バリア層１８の形成後に、半導体基板１０の表面１０Ｓ（図５参照）が凸となるような反りが生じる原因としては、以下のことが考えられる。バリア層１８を構成する材質として前述した高融点金属またはこれらの化合物は、バリア層１８の成膜後大きな圧縮応力を有する。バリア層１８がこのような圧縮応力を有する場合、図６に示すように、半導体基板１０の表面１０Ｓ（図５参照）に凸の方向に力がはたらくため、半導体基板１０の表面１０Ｓ（図５参照）が凸となるような反りが生じると推測される。
【００３３】
（４）次いで、熱処理が行なわれる（図１のステップＳ１２）。図７は、熱処理工程を模式的に示す断面図である。
【００３４】
この熱処理は、コンタクトホール２６の底面において、導電層１２とバリア層１８との界面における原子の配列を調整して、コンタクト抵抗を安定化することを目的として行なわれる。熱処理は、通常７００〜７５０℃で行なわれる。
【００３５】
図７に示す熱処理が行なわれた後の半導体基板１０全体を、図８に模式的に示す。図８に示すように、熱処理が行なわれた後常温に戻した場合、半導体基板１０には、裏面１０Ｒが凸となるような反りが生じている。このように、熱処理が行なわれた後に、半導体基板１０の裏面１０Ｒが凸となるような反りが生じる原因としては、以下のことが考えられる。バリア層１８を構成する材質として前述した高融点金属またはこれらの化合物は、熱膨張係数が大きく、例えばシリコンからなる半導体基板１０よりも熱膨張係数より大きい。このため、高温で熱処理すると、その後半導体基板１０の温度が低下するに伴い、バリア層１８と半導体基板１０の熱膨張係数の違いに起因して、引張応力が生じる。本実施の形態においては、熱処理工程における温度が６００℃を超えると、熱処理工程以前では、半導体基板１０の表面１０Ｓに凸である状態から、熱処理工程を経ることによって、半導体基板１０に引張応力が生じる結果として、半導体基板１０の裏面１０Ｒに凸である方向に反りが生じる。
【００３６】
その結果、この熱処理工程を経ると、図７に示すように、絶縁層１６のうちコンタクトホール２６の周辺に位置する領域にクラック３０が発生する場合がある。クラック３０が発生する原因は、半導体基板１０の反りが、半導体基板１０の表面１０Ｓに凸である状態（図６参照）から、半導体基板１０の裏面１０Ｒに凸である状態（図８参照）へと大きく変化し、この変化によって半導体基板１０に加わる歪みの量が大きいためであると推測される。すなわち、熱処理工程以前では、半導体基板１０の表面１０Ｓに凸である状態から、熱処理工程を経ることによって半導体基板１０に引張応力が生じる結果として、半導体基板１０の裏面１０Ｒに凸である方向に半導体基板１０が反る。この場合、向きが逆の応力（半導体基板１０の表面１０Ｓに凸である方向の応力と、半導体基板１０の裏面１０Ｒに凸である方向の応力）が、製造工程内で前後して発生するので、歪みの量が大きい。このため、クラック３０が生じると推測される。
【００３７】
（５）次いで、プラグ層２２が形成される（図１のステップＳ１３）。図９は、プラグ層２２の形成工程を模式的に示す断面図である。図１０は、プラグ層２２の形成後におけるコンタクト１２０と、絶縁層１６に発生したクラック３０とを模式的に示す平面図である。
【００３８】
具体的には、コンタクトホール２６の内部に、導電層（図示せず）が埋め込まれる。その後、エッチングまたはＣＭＰ法、あるいはこれらを併用して、コンタクトホール２６内の前記導電層の表面が平坦化されることにより、プラグ層２２が形成される。プラグ層２２の材質としては、タングステン等が例示できる。以上の工程により、図７に示すように、コンタクト１２０が形成される。
【００３９】
プラグ層２２を形成するために形成される前記導電層は、例えばＣＶＤ法やスパッタリングにて形成できる。この導電層の埋め込み工程において、クラック３０にも前記導電層が埋め込まれることがある。特に、前記導電層をＣＶＤ法によって形成する場合、より容易にクラック３０に前記導電層が埋め込まれる。この場合において、図９および図１０に示すように、クラック３０が隣り合うコンタクト１２０にわたって形成されている場合、クラック３０に前記導電層が埋め込まれることによって、隣り合うコンタクト１２０が導通してしまい、良好な電気的接続が得られない場合がある。
【００４０】
以下に示す本実施の形態の半導体装置の製造方法では、上記の問題を解決するために、製造工程を工夫している。
【００４１】
２．本実施の形態に係る半導体装置の製造方法
本実施の形態に係る半導体装置の製造方法は、比較例に係る半導体装置の製造方法と同様に、図１のフローチャートにしたがって実施される。ただし、本実施の形態では、ステップＳ１２の熱処理工程の内容が変更されている。図１１，図１３および図１４は、本実施の形態の半導体装置の製造方法の各工程を模式的に示す断面図である。図１２は、図１１に示す熱処理が行なわれた後の半導体基板１０全体を模式的に示す図である。
【００４２】
本実施の形態では、熱処理工程（図１のステップＳ１２）において、図１２に示すように、半導体基板１０の表面１０Ｓ（図１１参照）が凸となるような反りが保たれた状態で熱処理を行なう。この結果、比較例（図７および図８参照）では、半導体基板１０の裏面１０Ｒが凸となるような反りが生じているのに対して、本実施の形態では、半導体基板１０に比較例とは逆の向きに反りが生じている。
【００４３】
半導体基板１０の表面１０Ｓ（図１１参照）に凸となるような反りを生じさせるためには、具体的には、６００℃以下の温度で熱処理を行なうことが望ましく、５００℃〜６００℃の温度で熱処理を行なうことがより望ましい。６００℃を超える温度で熱処理を行なうと、上述した比較例にて説明したように、半導体基板１０は裏面１０Ｒが凸となるような反りを生じ、絶縁層１６にクラック３０が発生することがある（図７参照）。その結果、その後のプラグ層２２の形成工程にて、隣り合うコンタクト１２０に連続するクラック３０に導電層が埋め込まれることによって、隣合うコンタクト１２０が導通することがある（図１０参照）。すなわち、半導体基板１０に裏面１０Ｒが凸となるような反りを生じさせないための一つの方法として、前記熱処理を６００℃以下で行なうことが挙げられる。
【００４４】
具体的には、図５および図６に示すように、バリア層を形成（図１のステップＳ１１）した後は、半導体基板１０の裏面１０Ｒが凸となるような反りが生じている。したがって、本実施の形態における熱処理工程（図１のステップＳ１２）後は、バリア層を形成した後における半導体基板１０の反りの向きと同じ向きに、半導体基板１０に反りが生じている。
【００４５】
図１５に、ステップＳ１２における熱処理の温度（℃）と不良率（％）との関係を示す。ここで、不良率とは、隣り合うコンタクト同士の導通による不良をいい、例えば、この導通によるメモリの動作不良をいう。具体的には、隣り合うコンタクト同士の導通状態に起因した、前記隣り合うコンタクトを含むＳＲＡＭ等のメモリの動作不良を測定することで、不良率を測定している。図１５に示すように、熱処理の温度が５００℃まで増加するにしたがって、不良率は緩やかに減少する。一方、熱処理の温度が６００℃を超えると、不良率が急激に増加する。
【００４６】
次いで、比較例に係るプラグ層形成工程（図１のステップＳ１３）と同様の方法にて、コンタクトホール２６にプラグ層９２が形成される。これにより、コンタクト２０を得ることができる（図１３参照）。
【００４７】
次いで、図１４に示すように、コンタクト２０の上には、必要に応じて配線層２４が形成される。これにより、半導体基板１０と配線層２４とがコンタクト２０を介して電気的に接続される。
【００４８】
本実施の形態によれば、半導体基板１０の表面１０Ｓが凸である状態に保ちながら熱処理を行なうことにより、絶縁層１６のうちコンタクトホール２６周辺に位置する領域に生じる歪みを小さくすることができる。これにより、クラック３０の発生を防止することができる。したがって、例えば、その後のプラグ層形成工程（図１のステップＳ１３）においてクラックに導電層が埋め込まれることによって、隣り合うコンタクト２０同士が電気的に接続されるという問題が発生するのを防止することができる。これにより、コンタクト２０の良好な電気的接続を得ることができる。
【００４９】
なお、本実施の形態では、半導体基板１０の表面１０Ｓが凸である状態に保ちながら熱処理を行なう場合について説明したが、あるいは、半導体基板１０をほぼ平坦な状態に保ちながら熱処理を行なう場合でも、同様の作用効果を奏することができる。
【００５０】
また、本実施の形態においては、前述した熱処理（図１のステップＳ１２）を６００℃以下で行なうことにより、半導体基板１０の裏面１０Ｒが凸となるような反りの発生を効果的に防止することができる。これにより、絶縁層１６にクラックが発生するのを確実に防止することができる。これにより、より良好な電気的接続を有するコンタクト２０を得ることができる。
【００５１】
また、本実施の形態によれば、プラグ層２２はＣＶＤ法にて形成される。一般に、ＣＶＤ法を用いて導電層を形成する場合、微細な領域まで導電層を埋め込むことができる。このため、絶縁層１６にクラックが生じている場合、プラグ層２２をＣＶＤ法にて形成することにより、プラグ層２２を形成するための導電層がクラックに容易に埋め込まれることによって、隣り合うコンタクトが導通するという問題が生じやすい。しかしながら、本実施の形態の半導体装置の製造方法を用いることによって、絶縁層１６にクラックが発生するのを効果的に防止し、隣り合うコンタクト同士が電気的に接続されるのを防ぐことができる。これにより、プラグ層９２をＣＶＤ法にて形成する場合であっても、良好な電気的接続を有するコンタクトを得ることができる。
【００５２】
なお、上述した本実施の形態に係る半導体装置の製造方法では、熱処理（図１のステップＳ１２）を行なった後にプラグ層を形成（図１のステップＳ１３）する例について示したが、プラグ層を形成した後に熱処理を行なうこともできる。
【００５３】
３．変形例
次に、本実施の形態に係る半導体装置の製造方法の一変形例について説明する。図２は、本変形例に係るコンタクトの形成工程を示すフローチャートである。
【００５４】
本変形例では、図２に示すように、熱処理工程（図１のステップＳ１２）を含まない点で、本実施の形態の半導体装置の製造方法と異なる。一方、上記の点以外については、本変形例に係る半導体装置の製造方法は、本実施の形態の半導体装置の製造方法と同様である。
【００５５】
本変形例では、熱処理工程を含まず、ステップＳ１１（図２参照）において、バリア層１８を形成した後に（図５および図６参照）、ステップＳ１３（図２参照）において、プラグ層２２が形成される（図１３参照）。
【００５６】
バリア層１８を形成した後、半導体基板１０には、表面１０Ｓ（図１１参照）が凸となるような反りが生じている。したがって、バリア層１８の形成後、半導体基板１０の表面１０Ｓが凸となるように半導体基板１０に反りが生じている状態で、プラグ層２２が形成される。したがって、前述した本実施の形態と同様に、絶縁層１６におけるクラックの発生を防止することができ、コンタクト２０の良好な電気的接続を得ることができる。
【００５７】
本発明は、上述した実施の形態に限定されるものではなく、種々の変形が可能である。例えば、本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法および結果が同一の構成、あるいは目的および結果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
【００５８】
例えば、半導体基板はシリコン基板に限らず半導体領域を含む基板であれば良く、例えば、ＧａＡｓ基板、ＳｉＧｅ基板、絶縁体上に薄膜のシリコン層を有するＳＯＩ基板などが挙げられる。
【００５９】
また、本実施の形態では、半導体基板１０の上に形成されるコンタクトを例にとり説明したが、あるいは、配線層間に形成される層間絶縁層に形成されたコンタクトの場合にも同様の作用効果を奏することができる。
【００６０】
【実験例】
以下、本発明の一実験例を示す。
【００６１】
本実験例では、半導体装置（コンタクトを含む）の各構成要素をそれぞれ、半導体基板をシリコン基板、導電層をチタンシリサイド（ＴｉＳｉ２）、ストッパ層を窒化シリコン、絶縁層を酸化シリコン、バリア層を窒化チタン、およびプラグ層をタングステンにて形成した。
【００６２】
まず、シリコン基板からなり、トランジスタが形成されている半導体基板の上に、チタンシリサイドからなる導電層を３５ｎｍ形成した。次に、前記導電層の上に、プラズマＣＶＤ法にてストッパ層を５０ｎｍ形成した。さらに、前記ストッパ層の上に、酸化シリコンからなる絶縁層を６５０ｎｍ形成した。この絶縁層は、オゾンＴＥＯＳによって形成されたオゾンＴＥＯＳ層と、プラズマＴＥＯＳ法にて形成されたプラズマＴＥＯＳ層との積層体からなる。具体的には、オゾンＴＥＯＳ層を１５０ｎｍ積層した後、プラズマＴＥＯＳ層を５００ｎｍ積層して、前記絶縁層を形成した。
【００６３】
次いで、公知のフォトリソグラフィ技術を用いて、前記絶縁層に直径２４０ｎｍでアスペクト比が２．９のコンタクトホールを形成した（図１のステップＳ１０）。次に、スパッタリングにより、窒化チタンからなるバリア層を６０ｎｍ積層した（図１のステップＳ１１）。
【００６４】
次いで、熱処理を行なった（図１のステップＳ１２）。具体的には、６００℃で３０分間ランプアニール処理を行なった。
【００６５】
続いて、ＣＶＤ法によってタングステンを前記バリア層の上に積層した後、ＣＭＰ法で平坦化することにより、コンタクトホールの内部にプラグ層を形成した（図１のステップＳ１３）。以上により、コンタクトを形成した。本実験例によって得られたコンタクトが形成された前記絶縁層にはクラックの発生は確認されず、不良率も２．５％と低かった。
【００６６】
本実験例中のいくつかの工程の後において、前記半導体基板の反りを測定した結果を図１６に示す。本実験例においては、薄膜ストレス検査装置を用いて、前記半導体基板に対してレーザ光を照射し、反応角度の違いから前記半導体基板の反りを検出した。
【００６７】
図１６において、Ａは前記ストッパ層を形成する工程後、Ｂは前記絶縁層のうちオゾンＴＥＯＳ層を形成する工程後、Ｃは前記絶縁層のうちプラズマＴＥＯＳ層を形成する工程後、Ｄはバリア層を形成する工程後、Ｅは熱処理工程後で、それぞれ測定された前記半導体基板の反りを示す。なお、図１６において、縦軸の値が負である場合、前記半導体基板の表面が凸である状態を示しており、縦軸の値「０」から離れるほど反りが大きいことを示す。なお、前記半導体基板の反りが大きいほど、半導体基板に付加される歪みが大きい。
【００６８】
図１６を参照すると、工程Ａ〜Ｅの後においては、いずれも前記半導体基板の表面が凸であった。このため、前記絶縁層にクラックが発生するのを防止することができ、良好な電気的接続を有するコンタクトを得ることができた。
【００６９】
また、本実験例および比較例Ａにおいて、バリア層形成工程（図１のステップＳ１１）の後と、熱処理工程（図１のステップＳ１２）の後とでの半導体基板の反りを図１７に模式的に示す。図１７において、本実験例（▲）は、バリア層形成（図１のステップＳ１１）後、熱処理（図１のステップＳ１１）を６００℃で３０分行なった場合を示し、比較例Ａ（△）は、熱処理（図１のステップＳ１２）を７２０℃で３０分行なった点以外は、本実験例と同様の方法にてコンタクトを形成した場合を示している。なお、図１７において、縦軸は半導体基板の反りの度合いを示し、「＋」は図１８（ａ）に示すように、半導体基板１０の表面が凸となるように反りが生じている場合を示し、「−」は図１８（ｂ）に示すように、半導体基板１０の裏面１０Ｒが凸となるように反りが生じている場合を示す。縦軸において、「＋」，「−」いずれについても、０から離れるにつれて反りの度合いが大きくなるものとする。
【００７０】
比較例Ａの製造方法により得られた半導体装置の不良率は、本実験例の製造方法により得られた半導体装置の不良率と比較して極めて大きかった。
【００７１】
本実験例および比較例Ａに係るコンタクトの製造工程において、バリア層は同じ方法にて形成されるため（図１のステップＳ１１）、図１７に示すように、バリア層の形成後において半導体基板の反りは等しい。これに対し、熱処理工程（図１のステップＳ１２）については、本実験例および比較例Ａにおいて、半導体基板１０の反りの向きが異なる。すなわち、比較例Ａでは、半導体基板の裏面が凸となるように反りが生じているのに対し、本実験例では、半導体基板の表面が凸となるように反りが生じている。このため、絶縁層のうちコンタクトの形成領域にクラックが発生するのを防止することができ、良好な電気的接続を得ることができた。
【図面の簡単な説明】
【図１】本実施の形態に係るコンタクトの形成工程を示すフローチャートである。
【図２】本実施の形態の一変形例に係るコンタクトの形成工程を示すフローチャートである。
【図３】コンタクトホールの形成工程を模式的に示す断面図である。
【図４】コンタクトホールの形成工程を模式的に示す断面図である。
【図５】バリア層の形成工程を模式的に示す断面図である。
【図６】図５に示す基板全体を模式的に示す図である。
【図７】比較例に係る熱処理工程を模式的に示す断面図である。
【図８】図７に示す基板全体を模式的に示す図である。
【図９】比較例に係るプラグ層の形成工程を模式的に示す断面図である。
【図１０】比較例のコンタクトの形成工程（図３〜図９）によって作製されたコンタクトの構造上の特徴を模式的に示す平面図である。
【図１１】本実施の形態に係る熱処理工程を模式的に示す断面図である。
【図１２】図１１に示す基板全体を模式的に示す図である。
【図１３】本実施の形態に係るプラグ層の形成工程を模式的に示す断面図である。
【図１４】本実施の形態に係るコンタクトの形成工程（図３〜図６および図１１〜図１３）によって作製されたコンタクトを模式的に示す断面図である。
【図１５】熱処理時の温度［℃］と不良率［％］との関係を示すグラフである。
【図１６】本発明の一実験例において、コンタクトの形成工程の各工程での半導体基板の反りを示すグラフである。
【図１７】本実験例および比較例Ａそれぞれにおいて、バリア層形成後ならびに熱処理後の半導体基板の反りを模式的に示すグラフである。
【図１８】図１８（ａ）は、図１７において、半導体基板の表面が凸である状態（＋）を模式的に示す図であり、図１８（ｂ）は、図１７において、半導体基板の裏面が凸である状態（−）を模式的に示す図である。
【符号の説明】
１０  半導体基板、  １０Ｓ  半導体基板の表面、  １０Ｒ  半導体基板の裏面、  １２  導電層、  １４  ストッパ層、  １６  絶縁層、  １８  バリア層２０  コンタクト、  ２２  プラグ層、  ２４  導電層、  ２６  コンタクトホール、  ３０  クラック、  Ｒ１  レジスト層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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