(57)【要約】【課題】スタック型強誘電体メモリセルのプラグの酸化を防止する。【解決手段】スタック型強誘電体メモリセル１００は、層間絶縁膜１２と、この層間絶縁膜１２の上面に形成された凸状部１０２と、層間絶縁膜１２及び凸状部１０２を貫通して設けられたプラグ１１４と、平坦な頂部１０４ａにおいてプラグ１１４と電気的に結合するキャップ部１０４、及び該キャップ部１０４の周縁に設けられたつば部１０６を有する下部電極１２０と、下部電極１２０上に設けられた強誘電体膜２２及び上部電極２４とを具える。【選択図】      図１
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【特許請求の範囲】
【請求項１】
層間絶縁膜と、該層間絶縁膜の上面に形成された凸状部と、
前記層間絶縁膜及び凸状部を貫通して設けられたプラグと、
平坦な頂部を有しかつ前記凸状部を覆っていて前記プラグとは前記頂部において電気的に結合するキャップ部、及び該キャップ部の周縁に設けられたつば部を有する下部電極と、
前記頂部の頂面上に設けられた強誘電体膜と、
該強誘電体膜上に設けられた上部電極と
を具えることを特徴とするスタック型強誘電体メモリセル。
【請求項２】
請求項１に記載のスタック型強誘電体メモリセルにおいて、
前記層間絶縁膜上には、前記下部電極の前記頂面を露出させて該下部電極を埋め込んで設けられた下部電極埋め込み層を具えること
を特徴とするスタック型強誘電体メモリセル。
【請求項３】
請求項１もしくは２に記載のスタック型強誘電体メモリセルにおいて、
前記層間絶縁膜と前記凸状部は、同一の材料で構成されていること
を特徴とするスタック型強誘電体メモリセル。
【請求項４】
請求項１もしくは２に記載のスタック型強誘電体メモリセルにおいて、
前記層間絶縁膜と前記凸状部は、互いに異なる材料で構成されていること
を特徴とするスタック型強誘電体メモリセル。
【請求項５】
（ａ）層間絶縁膜と、該層間絶縁膜の上面に形成された凸状部とを貫通したプラグを具える構造体を形成する工程と、
（ｂ）該構造体上に、平坦な頂部を有しかつ前記凸状部を覆って前記プラグとは該頂部において電気的に結合するキャップ部、及び該キャップ部の周縁に設けられたつば部を有する下部電極を形成する工程と、
（ｃ）前記下部電極の前記頂部の頂面上に強誘電体膜を形成する工程と、
（ｄ）該強誘電体膜上に上部電極を形成する工程と
を含むことを特徴とするスタック型強誘電体メモリセルの製造方法。
【請求項６】
請求項５に記載のスタック型強誘電体メモリセルの製造方法において、
前記（ｂ）工程と（ｃ）工程との間に、前記下部電極を含む前記構造体上に、前記下部電極の前記頂面を露出させる下部電極埋め込み層を形成する工程を含むこと
を特徴とするスタック型強誘電体メモリセルの製造方法。
【請求項７】
請求項５もしくは６に記載のスタック型強誘電体メモリセルの製造方法において、
前記（ａ）工程は、
予備層間絶縁膜の上面及び下面間を貫通し、上端面が平坦な前記上面内に露出しているプラグを有する当該予備層間絶縁膜を形成する工程と、
前記上面上に、前記上端面とその周辺面を覆うレジストパターンを形成する工程と、
前記レジストパターンをマスクとして用いて、前記予備層間絶縁膜に対し、前記上面側からエッチングして前記構造体を形成する工程と
を含むことを特徴とするスタック型強誘電体メモリセルの製造方法。
【請求項８】
請求項５もしくは６に記載のスタック型強誘電体メモリセルの製造方法において、
前記（ａ）工程は、
前記層間絶縁膜を貫通して上端部が上面から突出するプラグを有する当該層間絶縁膜を形成する工程と、
前記上端部を含む前記層間絶縁膜の上面上に、該層間絶縁膜と同一の材料の第１の絶縁膜を積層する工程と、
該第１の絶縁膜に対し、前記層間絶縁膜の上面を露出するまで、該第１の絶縁膜のエッチング残部が前記凸状部となるように、異方性エッチングを行って前記構造体を形成する工程と
を含むことを特徴とするスタック型強誘電体メモリセルの製造方法。
【請求項９】
請求項８に記載のスタック型強誘電体メモリセルの製造方法において、
前記第１の絶縁膜の代わりに、前記上端部を含む前記層間絶縁膜の上面上に、前記層間絶縁膜と異なる材料の第２の絶縁膜を積層する工程を含むこと
を特徴とするスタック型強誘電体メモリセルの製造方法。
【請求項１０】
請求項５もしくは６に記載のスタック型強誘電体メモリセルの製造方法において、
前記（ａ）工程は、
前記層間絶縁膜の上面に、該上面を露出する第１開口を有するポリシリコン膜を形成する工程と、
露出した前記上面上に、前記第１開口の側壁と接触させて、第２開口を有する前記凸状部を形成する工程と、
該凸状部と前記ポリシリコン膜とをマスクにして前記第２開口に露出した前記層間絶縁膜に対しエッチングを行って該層間絶縁膜を貫通する第３開口を形成する工程と、
前記第２及び第３開口を導電性材料で埋め込んで前記プラグを形成する工程と、
前記ポリシリコン膜を除去して前記構造体を得る工程と
を含むことを特徴とするスタック型強誘電体メモリセルの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、スタック型強誘電体メモリセルと該セルの製造方法に関する。
【０００２】
【従来の技術】
ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）は、強誘電体キャパシタに蓄えられる電荷を利用するメモリセルから構成される。このメモリセルの代表的な構成として、スタック型セルが知られている。スタック型セルは、特に、ＦｅＲＡＭの高集積化と、微細化を実現する構成として、注目されている。
【０００３】
下記の非特許文献１には、従来のスタック型強誘電体メモリセルの構成例が開示されている。従来のスタック型強誘電体メモリセルの構成例について、図７を参照して説明する。図７は、従来のスタック型強誘電体メモリセル１０の断面図である。図７中、一部の構成について断面を表すハッチングを省略して示してある。
【０００４】
このスタック型強誘電体メモリセル１０は、適当な下地（図示を省略）上にＳｉＯ２を用いて構成される層間絶縁膜１２と、この絶縁膜１２を貫通して設けられたプラグ１４とを有している。例えば、プラグ１４はタングステン（Ｗ）を用いて構成されている。また、例えばイリジウム（Ｉｒ）を用いて構成される下部電極２０は、層間絶縁膜１２上に設けられた密着層１８を介して、この密着層１８上にプラグ１４と電気的に接続されるように、設けられている。
【０００５】
ここで、密着層１８は、通常、ＳｉＯ２との密着性を有する窒化チタン（ＴｉＮ）上に、イリジウム（Ｉｒ）との密着性を有する二酸化イリジウム（ＩｒＯ２）を積層させた積層膜として形成されている。よって、密着層１８は、下部電極２０と層間絶縁膜１２との密着性に優れる。そして、密着層１８を、下部電極２０の下地膜とし、かつ層間絶縁膜１２上に形成した場合、下部電極２０の剥離を防止することができる。尚、図７中、密着層１８の詳細な構成、すなわちＩｒＯ２層及びＴｉＮ層の図示を省略してある。
【０００６】
さらに、下部電極２０上には、ＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）、ＰＺＴ（ＰｂＺｒ１−ｘＴｉｘＯ３）等の強誘電体膜によって構成される強誘電体膜２２、及び、例えばＰｔ（白金）を用いて構成される上部電極２４が順に積層されている。
【０００７】
次に、以上説明した構成を有する従来のスタック型強誘電体メモリセル１０の製造方法について、図８（Ａ）〜（Ｄ）と図９（Ａ）及び（Ｂ）を参照して、説明する。図８（Ａ）〜（Ｄ）と図９（Ａ）及び（Ｂ）は、従来のスタック型強誘電体メモリセル１０の製造方法に供する製造工程図である。いずれの図も、図７に対応する位置での断面図である。
【０００８】
層間絶縁膜１２に、この絶縁膜１２を貫通してプラグ１４が形成されている状態で、密着層１８及び下部電極２０を形成する（図８（Ａ））。具体的に、プラグ１４が形成された層間絶縁膜１２上に、チタン（Ｔｉ）を公知のスパッタ法により形成し、その後、公知のＲＴＮ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ｎｉｔｒｉｚａｔｉｏｎ）法によりチタン（Ｔｉ）を窒化させてＴｉＮ層を形成する。次に、ＴｉＮ層上に、ＩｒＯ２を公知のスパッタ法により堆積させる。その後、ＩｒＯ２層上に、公知のスパッタ法によりイリジウム（Ｉｒ）を堆積させて、イリジウム（Ｉｒ）層、ＩｒＯ２層及びＴｉＮ層を公知のホトリソグラフィ技術及び公知のエッチング技術により所望の大きさにパターニングする。その結果、層間絶縁膜１２上に、密着層１８及び下部電極２０が、順に積層され、プラグ１４上に配置されて形成される。
【０００９】
次に、層間絶縁膜１２上に、密着層１８及び下部電極２０を埋め込むように、ＳｉＯ２を公知のＣＶＤ（ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）法により堆積させる（図８（Ｂ））。その後、公知のＣＭＰ（ｃｈｅｍｉｃａｌ  ｍｅｃｈａｎｉｃａｌ  ｐｏｌｉｓｈｉｎｇ）法により、ＳｉＯ２を削り込み、下部電極２０の上部を露出させ、下部電極埋め込み層１６を形成する（図８（Ｃ））。この状態で、密着層１８及び下部電極２０は、下部電極２０の上部を除いて、下部電極埋め込み層１６中に埋め込まれた状態となる。
【００１０】
その後、ＳＢＴを用いて構成される強誘電体膜２２を、公知のスピン塗布法により、露出した下部電極２０の上部、及び下部電極埋め込み層１６上に形成する（図８（Ｄ））。そして、ＳＢＴを結晶化させるため、酸素雰囲気下で、かつ７００℃の温度下で、数時間の熱処理を行う。
【００１１】
その後、公知のスパッタ法により、強誘電体膜２２上にイリジウム（Ｉｒ）層２４を堆積する（図９（Ａ））。最後に、公知のホトリソグラフィ技術及び公知のエッチング技術により、強誘電体膜２２及びＩｒ層２４を所望の形状にパターニングし、上部電極２４を形成する（図９（Ｂ））。
【００１２】
以上説明したように、スタック型強誘電体メモリセル１０において、強誘電体膜２２を形成する際、この強誘電体膜２２の熱処理は、酸素雰囲気下、７００℃という高温で行われる。この熱処理の際、強誘電体膜２２から拡散した酸素によって、プラグ１４が酸化されるのを防ぐため、プラグ１４の上側にイリジウム（Ｉｒ）で構成された下部電極２０を配置する。
【００１３】
また、通常、強誘電体膜２２を形成する際、強誘電体膜２２の加工端は、プロセス損傷を受けやすい。そして、各セル毎に強誘電体膜２２を加工してＦｅＲＡＭ等の半導体メモリ装置を製造した場合、この装置を微細化及び高集積化する際には、半導体メモリ装置における、強誘電体膜２２のプロセス損傷の影響は無視できなくなる。
【００１４】
しかし、上述したスタック型強誘電体メモリセル１０では、密着層１８とともに加工した下部電極２０を島状に形成し、さらに強誘電体膜２２及び上部電極２４を各セルにまたがって配線状に形成することができる。よって、スタック型強誘電体メモリセル１０を含む半導体メモリ装置では、当該装置全体としてプロセス損傷の影響は小さくなる。すなわち、上述したスタック型強誘電体メモリセル１０の構成は、半導体メモリ装置の微細化及び高集積化に向いた構造ということができる。
【００１５】
【非特許文献１】
第１８回強誘電体応用会議講演予稿集（ｐｐ．２０５−２０６）
【００１６】
【発明が解決しようとする課題】
しかし、上述した図８（Ｄ）を参照して説明した工程の際、強誘電体膜２２の熱処理において、加工した下部電極２０の周辺から酸素が拡散しやすい。この際、酸素の拡散経路は、図７中、矢印Ｘで示すように、下部電極２０及び密着層１８と、これら下部電極２０及び密着層１８の周辺膜、すなわち下部電極２０及び密着層１８と接する下部電極埋め込み層１６及び層間絶縁膜１２との界面に形成される。
【００１７】
図７中、矢印Ｘで示した拡散経路を経て拡散した酸素は、密着層１８に達する。密着層１８を構成するＴｉＮ層では、矢印Ｘで示す酸素の拡散経路となる、ＴｉＮ層の表面から徐々に酸化される。そして、ＴｉＮ層の全てが酸化されると、上述した拡散経路を経て拡散した酸素は、プラグ１４に達する。この際、図７に示すように、プラグ１４において、下部電極１８との接触部分１４ａが、酸素により酸化されやすい場所となる。そして、接触部分１４ａが酸化されることにより、プラグ１４は、下部電極１８との導電性を失ってしまう。
【００１８】
この発明は、以上のような問題点に鑑み成されたものであり、従って、この発明の目的は、半導体メモリ装置の高集積化及び微細化に適した構成を有するスタック型強誘電体メモリセルであって、該セルの製造工程におけるプラグの酸化を防止する構成を有するスタック型強誘電体メモリセル、及び該セルの製造方法を提供することにある。
【００１９】
【課題を解決するための手段】
上述した目的を達成するため、この発明のスタック型強誘電体メモリセルは、層間絶縁膜と、この層間絶縁膜の上面に形成された凸状部と、層間絶縁膜及び凸状部を貫通して設けられたプラグとを有する。また、この発明のスタック型強誘電体メモリセルは、平坦な頂部を有し、かつ凸状部を覆っていてプラグとは頂部において電気的に結合するキャップ部、及びこのキャップ部の周縁に設けられたつば部を有する下部電極を具え、下部電極の頂部の頂面上に設けられた強誘電体膜と、この強誘電体膜上に設けられた上部電極とを具える。
【００２０】
この発明のスタック型強誘電体メモリセルの構成によれば、強誘電体膜から拡散する酸素の拡散経路は、下部電極の表面に形成される。前述した酸素の拡散経路には、下部電極の凸状部との接触界面も含まれる。
【００２１】
上述したこの発明における下部電極のキャップ部は、凸状部を覆うように、下部電極と接する凸状部の表面の形状に沿って設けられる。すなわち、この発明における下部電極は、前述した凸状部の表面の形状を有するキャップ部と、キャップ部の周縁に設けられたつば部を有している。従って、この発明によれば、従来のスタック型強誘電体メモリセルの構成と比較して、強誘電体膜からプラグに向かって拡散する酸素の拡散経路は長くなる。よって、この発明のスタック型強誘電体メモリセルにおいて、上述した拡散経路を拡散する酸素は、プラグに到達するのが困難となり、その結果、この発明によれば、プラグの下部電極との接触部分が酸化されるのを防止することができる。
【００２２】
次に、この発明のスタック型強誘電体メモリセルの製造方法によれば、第１発明のスタック型強誘電体メモリセルを製造するに当たり、（ａ）層間絶縁膜と、この層間絶縁膜の上面に形成された凸状部とを貫通したプラグを具える構造体を形成する工程と、（ｂ）構造体上に、平坦な頂部を有しかつ凸状部を覆ってプラグとは頂部において電気的に結合するキャップ部、及びキャップ部の周縁に設けられたつば部を有する下部電極を形成する工程と、（ｃ）下部電極の頂部の頂面上に強誘電体膜を形成する工程と、（ｄ）強誘電体膜上に上部電極を形成する工程とを含む。
【００２３】
上述したこの発明のスタック型強誘電体メモリセルの製造方法によれば、予め、上述した（ａ）の工程において、層間絶縁膜上に凸状部が形成された構造体を形成し、上述した（ｂ）の工程で下部電極を形成し、その後、上述した（ｃ）の工程で強誘電体膜を形成する。従って、この製造方法によれば、強誘電体膜を形成する前工程において、既に、強誘電体膜からプラグに向かって拡散する酸素の拡散経路が長く形成されているため、この強誘電体膜における熱処理において、酸素はプラグに到達するおそれが無く、その結果、プラグの下部電極との接触部分の酸化を防止することができる。
【００２４】
【発明の実施の形態】
以下、図を参照して、この出願に係わる発明による実施の形態について説明する。尚、以下の説明に用いる各図は、この発明を理解できる程度に概略的に示してあるに過ぎず、従って、この発明が図示例のみに限定されるものでないことは理解されたい。また、説明に用いる各図において、同様な構成成分については、同一の符号を付して示し、重複する説明を省略することもある。また、説明に用いる各図において、一部の構成要素について、断面を示すハッチングを省略することもある。
【００２５】
［第１の実施の形態］
この発明のスタック型強誘電体メモリセルの第１の実施の形態について説明する。図１は、この実施の形態のスタック型強誘電体メモリセル１００の構成を示す断面図である。
【００２６】
図１に示すスタック型強誘電体メモリセル１００の構成において、既に図７を参照して説明したスタック型強誘電体メモリセル１０と同様の構成要素については、図７と同一の符号を付して示し、重複する説明は記載を省略する。
【００２７】
この実施の形態によれば、スタック型強誘電体メモリセル１００は、層間絶縁膜１２の上面に形成された凸状部１０２を有する。図１に示すスタック型強誘電体メモリセル１００の構成では、層間絶縁膜１２は、図示されていない適当な下地上にＳｉＯ２を用いて構成されているのが望ましい。そして、この層間絶縁膜１２の上面に、好ましくは、層間絶縁膜１２と同一の材料を用いて構成される凸状部１０２が、層間絶縁膜１２と連続して設けられている。層間絶縁膜１２の上面１２ａに凸状部１０２を設けて、この上面１２ａと、凸状部１０２の上面１０２ａとの間の高低差、すなわち段差を設けたのは、上述した酸素の拡散経路をできるだけ長くするためである。
【００２８】
この凸状部１０２の断面の輪郭形状を、好ましくは、実質的に台形とするのが良いが、何ら、この形状に限定されるものではない。以下に説明するように、この凸状部１０２の内部をプラグ１１４が貫通しているが、以下の説明では、この凸状部１０２の全体的な概略構造を、上面と下面とが平行な四角面で、側面が下面から上面に向けて対称的に内傾し、及び上下面に平行な横断面が四角の角錐台とした例につき説明する。
【００２９】
また、タングステン（Ｗ）を用いて構成されるプラグ１１４は、層間絶縁膜１２及び凸状部１０２を貫通して設けられている。図１に示す構成によれば、プラグ１１４は、凸状部１０２のほぼ中央に配置され、この凸状部１０２の上面から、凸状部１０２及び層間絶縁膜１２を貫通して設けられるのが好適である。
【００３０】
そして、凸状部１０２上には、密着層１１８と、イリジウム（Ｉｒ）を用いて構成される下部電極１２０とが順に積層されている。この密着層１１８は、既に図７を参照して説明したように、下部電極１２０の剥離を防止するために設けられていて、その構成は、従来と同様に、窒化チタン（ＴｉＮ）と二酸化イリジウム（ＩｒＯ２）との積層膜としている。
【００３１】
ここで、下部電極１２０の形状について説明する。図１に示すように下部電極１２０は、キャップ部１０４と、このキャップ部１０４の周縁にこれと連続して一体的に形成されているつば部１０６とを有している。キャップ部１０４は、平坦な頂部１０４ａと、その周辺の側壁部１０４ｂとを有し、凸状部１０２の全体を上側からすっぽり覆っている。つば部１０６は、キャップ部１０４の側壁部１０４ｂの下端側の周縁に設けられている。そしてキャップ部１０４の頂部１０４ａにおいて、下部電極１２０とプラグ１１４は、電気的に接続されている。尚、密着層１１８は、凸状部１０２を含む層間絶縁膜１２の上面１２ａ、及び凸状部１０２の上面に露出しているプラグ１１４の頭面１１４ａと、下部電極１２０との間に設けられている。
【００３２】
さらに、この実施の形態によれば、層間絶縁膜１２上には、ＳｉＯ２を用いて構成される下部電極埋め込み層１６が形成されているのが好ましい。そして、下部電極埋め込み層１６中には、密着層１１８及び下部電極１２０が、下部電極１２０のキャップ部１０４の頂部１０４ａの頂面１０４ｃを除き埋め込まれている。このような構成によれば、スタック型強誘電体メモリセル１００において、図１の矢印Ｘ１で示すように、下部電極１２０及び密着層１１８の積層体と下部電極埋め込み層１６との界面、密着層１１８と層間絶縁膜１２との界面、及び密着層１１８と凸状部１０２との界面が、強誘電体膜２２から拡散する酸素の拡散経路となる。
【００３３】
さらに、下部電極１２０の頂部１０４ａの平坦な頂面１０４ｃと、この頂面１０４ｃの周囲の、下部電極埋め込み層１６の平坦な上面１６ａとの上側に、ＳＢＴを用いて構成される強誘電体膜２２と、イリジウム（Ｉｒ）を用いて構成される上部電極２４とが順に設けられている。この構成例では、つば付きキャップ構造の下部電極１２０と、ＳＢＴ膜２２と、上部電極２４とで強誘電体キャパシタを構成している。
【００３４】
尚、この実施の形態では、スタック型強誘電体メモリセル１００の各部構成要素を構成する材料は、上述した材料以外の任意好適な材料とすることもできる。例えば、下部電極１２０は、イリジウム（Ｉｒ）と白金（Ｐｔ）との積層膜（Ｐｔ／Ｉｒ）を用いて構成することもできる。また、上部電極２４は、白金（Ｐｔ）を用いて形成される場合もある。さらに、強誘電体膜２２は、ＰＺＴを用いて構成することもできる。
【００３５】
ここで、図１に示す構成を有するスタック型強誘電体メモリセル１００の各部構成要素の膜厚、及びプラグ１１４のサイズについて、具体的な一例を説明する。尚、スタック型強誘電体メモリセル１００の各部構成要素の膜厚、及びプラグ１１４のサイズは、以下に説明する例に限定されず、当業者が適宜決め得る設計事項である。
【００３６】
一例として、プラグ１１４の長さを層間絶縁膜１２の厚みとし、プラグ１１４の直径を３００ｎｍとし、密着層１１８の膜厚を５０ｎｍとし、及び下部電極１２０の膜厚を１５０ｎｍとするのが望ましい。ここで、密着層１１８を、既に説明したように、ＩｒＯ２とＴｉＮとの積層膜として構成する場合、ＩｒＯ２膜の膜厚を３０ｎｍ、及びＴｉＮ膜の膜厚を２０ｎｍとするのが好ましい。
【００３７】
尚、図７を参照して説明した下部電極２０の構成と同様、図１に示す下部電極１２０を、強誘電体膜２２形成の際、強誘電体膜２２から拡散する酸素の、プラグ１１４への到達を防ぐため、イリジウム（Ｉｒ）を用いて構成するのが好適である。このような下部電極１２０の作用を鑑みれば、下部電極１２０の膜厚は、強誘電体膜２２から拡散する酸素の進入を防ぐことができる程度の膜厚とするのが好ましい。
【００３８】
好ましくは、強誘電体膜２２の膜厚を１２０ｎｍとし、上部電極２４の膜厚を１００ｎｍとして構成するのが良い。ここで、強誘電体膜２２の膜厚は、スタック型強誘電体メモリセル１００を含む半導体メモリ装置の設計上の動作電圧によって、決定される。
【００３９】
また、図１に示す上部電極２４は、プレート線として使用することも可能である。従って、上部電極２４の膜厚を、上部電極２４を構成する材料の抵抗率と、上述したような半導体メモリ装置の設計上の動作速度によって、決定するのが望ましい。
【００４０】
次に、図２を参照して、凸状部１０２の形状について、好適例を説明する。図２は、図１に示すスタック型強誘電体メモリセル１００の有する、凸状部１０２の構成例を示す図である。尚、図２には、凸状部１０２の形状を詳細に説明するため、層間絶縁膜１２の凸状部１０２と、凸状部１０２上に積層された密着層１１８及び下部電極１２０と、凸状部１０２に形成されたプラグ１１４の一部を断面図で示してあり、その他の構成要素については図示を省略してある。また、図２には、凸状部１０２の断面を表すハッチングの図示を省略してある。そして、図２は、図１に対応する位置での断面図である。
【００４１】
この実施の形態によれば、凸状部１０２の形状は、既に説明したように横断面が四角の角錐台とするのが好ましい。すなわち、図２に示すように、凸状部１０２の形状は、好ましくは、プラグ１１４の中心軸（層間絶縁膜１２の上面１２ａに垂直な中心軸）に対し、左右対称の形状を有する。特に、好ましくは、この凸状部１０２を正四角錐台とするのが良い。またプラグ１１４は同一径の円錐体とするのが好ましい。そして、層間絶縁膜１２の上面１２ａを水平面とし、従って、水平面またはこれと平行な面内の距離を水平距離とする。また、水平面に直交する方向の距離を高さとする。
【００４２】
下部電極１２０のつば部１０６の外周端と、凸状部１０２の下端との間の水平距離ｄ１は１００ｎｍ程度であるのが好ましい。また、凸状部１０２の下端とプラグ１１４の側壁面までの水平距離ｄ２は、最小でも３００ｎｍ程度とするのが好適である。
【００４３】
さらに、上述した膜厚の条件下では、凸状部１０２の段差ｈは、２００ｎｍ程度とするのが最適である。凸状部１０２の段差ｈが２００ｎｍ程度より大きくなると拡散距離はかせげるが、密着層１１８及び下部電極１２０を形成する際、これら密着層１１８及び下部電極１２０が凸状部１０２の側面に堆積されにくくなり、その結果、凸状部１０２上に積層された密着層１１８及び下部電極１２０は、それぞれ均一な膜厚として構成するのが困難となる。一方、段差ｈが２００ｎｍ程度よりも小さくなると、堆積の問題は解消するが、拡散距離がかせげなくなる。従って、この段差ｈは、堆積の問題と拡散距離の長さを考慮した適切な高さとすればよい。
【００４４】
ところで、既に説明したような密着層１１８及び下部電極１２０のそれぞれの膜厚と、図２を参照して説明したような凸状部１０２の形状を鑑みれば、下部電極埋め込み層１６の膜厚は４００ｎｍ（密着層１１８及び下部電極１２０の膜厚と、凸状部１０２の段差ｈとの合計値）程度であるのが望ましい。
【００４５】
上述したこの実施の形態のメモリセルの構成によれば、密着層１１８及び下部電極１２０のキャップ部１０４は、凸状部１０２を覆うように、密着層１１８と接する凸状部１０２の表面の形状に沿って設けられる。すなわち、スタック型強誘電体メモリセル１００の下部電極１２０及び密着層１１８は、凸状部１０２の表面の形状を有するキャップ部１０４と、キャップ部１０４の周縁に設けられたつば部１０６を有している。よって、この実施の形態によれば、従来のスタック型強誘電体メモリセル１０の構成と比較して、強誘電体膜２２からプラグ１１４に向かって拡散する酸素の拡散経路は長くなる。従って、スタック型強誘電体メモリセル１００において、上述した拡散経路を拡散する酸素は、プラグ１１４に到達するのが困難となり、その結果、プラグ１１４が酸化されるのを防止することができる。
【００４６】
［第２の実施の形態］
この発明の第２の実施の形態について説明する。図３は、この実施の形態のスタック型強誘電体メモリセル２００の他の構成を示す断面図である。
【００４７】
図３に示すスタック型強誘電体メモリセル２００は、一部分の構成を除き、既に図１を参照して説明したスタック型強誘電体メモリセル１００と同様の構成を有する。従って、図３において、図１に示すスタック型強誘電体メモリセル１００と同様の構成である構成要素については、図１と同一の符号を付して示し、重複する説明は記載を省略する。また、図３中、図１と同様の構成を有する、層間絶縁膜１２、下部電極埋め込み層１６、プラグ１１４、下部電極１２０及び密着層１１８の各部構成について、符号の付与を省略するとともに、詳細な説明も省略する。
【００４８】
この実施の形態によれば、スタック型強誘電体メモリセル２００において、層間絶縁膜１２の上面に形成された凸状部２０２は、層間絶縁膜１２と異なる材料を用いて構成されている。凸状部２０２を構成する材料としては、好ましくは、絶縁体であって、層間絶縁膜１２もしくは密着層１１８との密着性に優れる材料を用いるのが好ましい。また、図３に示す凸状部２０２は、図１及び図２を参照して説明した第１の実施の形態の凸状部１０２と同様の構成を有するのが好ましい。
【００４９】
具体的に、凸状部２０２を構成する材料として、窒化シリコン（ＳｉＮ）を用いるのが好ましい。ＳｉＯ２の絶縁膜とイリジウム（Ｉｒ）単層との間に、ＳｉＮを用いて構成される膜を形成した積層膜に対して、テープピールテストを行って、このＳｉＮの密着性を評価した。テープピールテストでは、前述した積層膜に対しテープを貼り、はがすことにより生じる膜の剥離を調べ、前述した密着性の評価を行った。その結果、前述した積層膜において膜剥がれが認められず、従って、ＳｉＮ膜は、ＳｉＯ２の絶縁膜及びイリジウム（Ｉｒ）単層との密着性に優れることが確認できた。
【００５０】
すなわち、凸状部２０２を構成する材料として、窒化シリコン（ＳｉＮ）を用いる場合、層間絶縁膜１２と凸状部２０２との密着性を確保することができる。ここで、この実施の形態における凸状部２０２の密着性とは、凸状部２０２と、層間絶縁膜１２もしくは密着層１１８との界面の密度が高い状態を意味する。凸状部２０２と、層間絶縁膜１２もしくは密着層１１８との界面の密度が高い状態では、凸状部２０２、及び層間絶縁膜１２もしくは密着層１１８を構成するそれぞれの構成元素は、前述した界面において、化学的に結合（共有結合、イオン結合、金属結合などを含む）する。
【００５１】
以上説明したような、この実施の形態では、既に説明した第１の実施の形態と同様の作用及び効果が得られるほか、凸状部２０２を、層間絶縁膜１２と異なる材料を用いて構成することにより、凸状部２０２と、密着層１１８もしくは層間絶縁膜１２との密着性を確保することができる。その結果、強誘電体膜２２の形成の際、図１に矢印Ｘ１で示すような拡散経路を拡散していく酸素が、プラグ１１４に到達するおそれがなくなる。従って、この実施の形態によれば、強誘電体膜２２形成の際の、プラグ１１４の酸化をより効果的に防止することができる。
【００５２】
〔第３の実施の形態〕
次に、この発明の第３の実施の形態につき説明する。この実施の形態は、第１の実施の形態のスタック型強誘電体メモリセル１００の製造方法に関する。
【００５３】
図４（Ａ）及び（Ｂ）は、スタック型強誘電体メモリセル１００の製造方法に供する製造工程図である。いずれの図も、図１に対応する位置での断面図である。また、以下の説明において、特定の材料及び条件を用いることがあるが、これら材料及び条件は好適例の一つに過ぎず、従って、何らこれらに限定されない。
【００５４】
予め、適当な下地上に、ＳｉＯ２を用いて形成された予備層間絶縁膜４１２に、この予備層間絶縁膜４１２の上面４０４び下面４０６間を貫通してプラグ１１４を形成しておく。この際、プラグ１１４の頭面１１４ａすなわち上端面は、平坦な予備層間絶縁膜４１２の上面内に露出した状態にしておく。
【００５５】
続いて、公知のホトリソグラフィ技術により、予備層間絶縁膜４１２の上面４０４上に、プラグ１１４の上端面とその周辺面を覆うレジストパターン４０２を形成する（図４（Ａ））。ここで、プラグ１１４の上端面の周辺面は、図４（Ａ）に示す構成より明らかなように、プラグ１１４の上端面の周辺にある予備層間絶縁膜４１２の上面４０４である。また、レジストパターン４０２は、下部電極１２０の、強誘電体膜２２と接触する上面領域の平面的パターンと実質的に同一の平面的パターンとするのが好ましい。
【００５６】
続いて、公知のエッチング技術により、レジストパターン４０２をマスクとして用いて、予備層間絶縁膜４１２に対し、この絶縁膜４１２の上面側からエッチングして、所望の深さに予備層間絶縁膜４１２を削り込み、凸状部１０２を形成する（図４（Ｂ））。この際、エッチング時間を選定することにより、図２に示す段差ｈの凸状部１０２を形成することができる。尚、凸状部１０２を形成した後、レジストパターン４０２を除去する（図４（Ｂ））。その結果、層間絶縁膜１２は、その上面１２ａに、層間絶縁膜１２と同一の材料で構成される凸状部１０２を具えた構造として形成される。そのため、層間絶縁膜１２と凸状部１０２とを貫通したプラグ１１４を具える構造体４００が形成される。
【００５７】
その後、好ましくは、図８（Ａ）〜（Ｄ）及び図９（Ａ）及び（Ｂ）を参照して既に説明した工程と同様の手順によって、図１に示す構成を有するスタック型強誘電体メモリセル１００を形成する。よって、図８（Ａ）〜（Ｄ）及び図９（Ａ）及び（Ｂ）を参照して説明した工程と同様の手順については、各手順に供する製造工程図について、図４中、図示を省略するとともに、重複する記載は省略する。
【００５８】
ここで、図８（Ａ）を参照して説明した工程と同様の手順によって、下部電極１２０及び密着層１１８を形成する場合、下部電極１２０及び密着層１１８のキャップ部１０４は、平坦な頂部１０４ａを有しかつ凸状部１０２を覆うように形成され、さらに、このキャップ部１０４の周縁につば部１０６が形成される（図１参照）。
【００５９】
また、図８（Ｃ）を参照して説明した工程と同様の手順によって、図１に示す下部電極埋め込み層１６は、下部電極１２０及び密着層１１８が形成された構造体４００上に、下部電極１２０の頂部１０４ａの頂面１０４ｃを露出させるように形成される（図１参照）。
【００６０】
また、図８（Ｄ）と、図９（Ａ）及び（Ｂ）を参照して説明した工程と同様の手順によって、強誘電体膜２２及び上部電極２４が順に、露出した下部電極１２０の頂部１０４ａの頂面１０４ｃ上に積層されて、形成される。
【００６１】
以上説明したように、この実施の形態によれば、構造体４００を予め形成しておき、この構造体４００上に、密着層１１８及び下部電極１２０を形成した後、強誘電体膜２２を形成する。既に、第１の実施の形態で説明したように、スタック型強誘電体メモリセル１００の構成によれば、強誘電体膜２２形成の際、強誘電体膜２２の熱処理において拡散する酸素の拡散経路は、図７を参照して説明した従来のスタック型強誘電体メモリセル１０の構成と比較して、長くなる。よって、この実施の形態によれば、前述した強誘電体膜２２に対する熱処理の際、上述した拡散経路が長いため、酸素はプラグ１１４に達するおそれが無く、その結果、プラグ１１４の酸化を防止することができる。
【００６２】
〔第４の実施の形態〕
次に、この発明のほかの実施の形態について、第４の実施の形態につき説明する。この実施の形態は、第１及び第２の実施の形態のスタック型強誘電体メモリセル１００及び２００の製造方法に関する。
【００６３】
図５（Ａ）〜（Ｃ）は、スタック型強誘電体メモリセル１００及び２００の製造方法に供する製造工程図である。いずれの図も、図１及び図３に対応する位置での断面図である。また、以下の説明において、特定の材料及び条件を用いることがあるが、これら材料及び条件は好適例の一つに過ぎず、従って、何らこれらに限定されない。
【００６４】
まず、図４（Ａ）を参照して説明した予備層間絶縁膜４１２と同様の予備層間絶縁膜に、この予備層間絶縁膜を貫通してプラグ１１４が形成されている状態で、公知のドライエッチング法により、予備層間絶縁膜の上面をエッチバックして、プラグ１１４の上端部５０２を、層間絶縁膜１２の上面１２ａから突出させる（図５（Ａ））。この際、層間絶縁膜１２を、深さ方向に、図２に示す凸状部１０２の段差ｈだけ、エッチバックするのが好ましい。このエッチバックは、エッチング時間を選定することにより制御するのが好適である。このような手順で、層間絶縁膜１２のエッチバックを行った場合、層間絶縁膜１２の上面１２ａから突出するプラグ１１４の上端部５０２の長さは、図２に示す凸状部１０２の段差ｈと等しくなる。
【００６５】
次に、層間絶縁膜１２と同一の材料である、好ましくはＳｉＯ２を、公知のＣＶＤ法により、突出させたプラグ１１４の上端部５０２を含む層間絶縁膜１２の上面１２ａ上に堆積させ、ＳｉＯ２膜５０４を第１の絶縁膜として形成する（図５（Ｂ））。この際、ＳｉＯ２膜５０４を、層間絶縁膜１２の上面１２ａから突出したプラグ１１４の上端部５０２を埋め込むように、形成する。尚、図３に示すスタック型強誘電体メモリセル２００を形成する際は、前述した工程において、層間絶縁膜１２の上面１２ａ上に、層間絶縁膜１２とは異なる材料で、かつ第２の実施の形態で説明したような材料、好ましくはＳｉＮを、第２の絶縁膜として堆積させるのが好ましい。また、前述した工程において、図２に示す凸状部１０２の側壁の厚さｄ２と等しい膜厚となるように、層間絶縁膜１２の上面１２ａ上にＳｉＯ２膜５０４（スタック型強誘電体メモリセル２００を形成する際は、例えば、ＳｉＮ膜）を堆積させるのが好適である。このように層間絶縁膜１２の上面１２ａ上にＳｉＯ２膜５０４を堆積させた場合、プラグ１１４上に堆積されるＳｉＯ２膜５０４の膜厚は、図２に示す凸状部１０２の側壁の厚さｄ２と等しくなる。
【００６６】
続いて、公知の異方性ドライエッチング法により、この第１の絶縁膜であるＳｉＯ２膜５０４（スタック型強誘電体メモリセル２００を形成する際は、例えば、第２の絶縁膜であるＳｉＮ膜）を、図２に示す凸状部１０２の側壁の厚さｄ２だけ、層間絶縁膜１２の上面１２ａが露出するまで、エッチバックする（図５（Ｃ））。このエッチバック終了後、層間絶縁膜１２の上面１２ａ上に堆積されたＳｉＯ２膜５０４は除去され、かつエッチング残部１０２が、側壁の膜厚ｄ２である凸状部１０２となる（図５（Ｃ））。この際、プラグ１１４は凸状部１０２のほぼ中央に配置され、さらにプラグ１１４の頭面１１４ａすなわち上端面は凸状部１０２の上面に露出した状態となる（図５（Ｃ））。図５（Ｃ）を参照して説明した工程の終了後、構造体４００を得ることができる。
【００６７】
その後、好ましくは、第３の実施の形態と同様の手順、すなわち図８（Ａ）〜（Ｄ）及び図９（Ａ）及び（Ｂ）を参照して説明した工程と同様の手順によって、図１及び図３に示す構成を有するスタック型強誘電体メモリセル１００及び２００を形成する。よって、第３の実施の形態と同様の手順については、各手順に供する製造工程図について、図５中、図示を省略するとともに、重複する記載は省略する。
【００６８】
ここで、第３の実施の形態によれば、図４（Ａ）を参照して説明した工程では、好ましくは、予備層間絶縁膜４１２の凸状部１０２が形成される位置に、レジストパターン４０２が配置される。この際、前述した、凸状部１０２が形成される位置と、レジストパターン４０２との合わせズレが生じると、図１に矢印Ｘ１で示す酸素の拡散経路が変化し、その結果、第１及び第２の実施の形態で説明したような作用及び効果が得られなくなってしまう。
【００６９】
一方、この実施の形態では、図５（Ｃ）を参照して説明した手順において、公知の異方性ドライエッチング法により、セルフアライン的に凸状部１０２を形成するため、上述したような合わせズレの問題は生じない。従って、この実施の形態によれば、既に説明した第３の実施の形態と同様の作用及び効果が得られるほか、上述したようなレジストとの合わせズレを生じることなく、凸状部１０２を形成することができる。
【００７０】
また、上述したように、この実施の形態の製造方法により、第１の実施の形態のスタック型強誘電体メモリセル１００を形成した場合、図５（Ｃ）を参照して説明した工程において、ＳｉＯ２膜５０４は層間絶縁膜１２を構成する材料と同一の材料で構成されるため、層間絶縁膜１２までも削ってしまう事態（オーバーエッチングという）が生じる恐れがある。一方、この実施の形態の製造方法により、第２の実施の形態のスタック型強誘電体メモリセル２００を形成した場合、図５（Ｃ）を参照して説明した工程において、層間絶縁膜１２と異なる材料で構成されるＳｉＮ膜５０４に対してエッチバックを行うため、層間絶縁膜１２を削ることなく、図２に示す凸状部１０２と同様の構成を有する、図３に示す凸状部２０２を形成することができる。
【００７１】
従って、この実施の形態の製造方法では、第１の実施の形態のスタック型強誘電体メモリセル１００の構成と比較した場合、第２の実施の形態のスタック型強誘電体メモリセル２００のほうが、凸状部２０２を形成する際の加工を容易に行うことができる。すなわち、上述したこの実施の形態の製造方法によれば、スタック型強誘電体メモリセル２００の凸状部２０２を形成する際、図５（Ｃ）を参照して説明した工程のエッチング条件を自由に変化させることができる。その結果、この実施の形態によれば、凸状部２０２の側壁の厚みを、所望の厚みとして形成することができる。よって、この実施の形態の製造方法では、第１の実施の形態のスタック型強誘電体メモリセル１００を形成する場合より、第２の実施の形態のスタック型強誘電体メモリセル２００を形成する場合のほうがプロセスの自由度が大きくなるといえる。
【００７２】
〔第５の実施の形態〕
次に、この発明の第５の実施の形態につき説明する。この実施の形態は、第２の実施の形態のスタック型強誘電体メモリセル２００の製造方法に関する。
【００７３】
図６（Ａ）〜（Ｄ）は、スタック型強誘電体メモリセル２００の製造方法に供する製造工程図である。いずれの図も、図３に対応する位置での断面図である。また、以下の説明において、特定の材料及び条件を用いることがあるが、これら材料及び条件は好適例の一つに過ぎず、従って、何らこれらに限定されない。
【００７４】
まず、層間絶縁膜１２の上面１２ａ上に、公知のＣＶＤ法によりポリシリコンを堆積させて、ポリシリコン膜６０２を形成する。この際、ポリシリコン膜６０２は、層間絶縁膜１２の上面１２ａ上に、図２に示す凸状部１０２の段差ｈと等しい膜厚として形成されるのが好ましい。その後、公知のホトリソグラフィ技術及び公知のエッチング技術により、ポリシリコン膜６０２に、層間絶縁膜１２の上面１２ａを露出する第１開口６０４を形成する（図６（Ａ））。
【００７５】
次に、公知のＣＶＤ法により、第１開口６０４と、ポリシリコン膜６０２上にＳｉＮを堆積させる。その後、ポリシリコン膜６０２上に堆積されたＳｉＮを、公知のドライエッチング法によりエッチバックし、ポリシリコン膜６０２の表面を露出させる。続いて、この状態で、ＳｉＮが埋め込まれた第１開口６０４に対して、公知の異方性ドライエッチング法を行い、第１開口６０４の側壁と接触させて、第２開口６０６を有する凸状部２０２を形成する（図６（Ｂ））。この際、凸状部２０２の側壁の厚さが、図２に示す凸状部１０２の厚さｄ２と同一の厚さとして形成されるのが好ましい（図６（Ｂ））。そして、図６（Ｂ）に示すように、第２開口６０６は、凸状部２０２の中央に配置されるのが好ましい。
【００７６】
次に、凸状部２０２及びポリシリコン膜６０２をマスクに、公知のドライエッチング法により、第２開口６０６に露出した層間絶縁膜１２に対しエッチングを行って、層間絶縁膜１２を貫通する第３開口６０８を形成し、この第３開口６０８及び第２開口６０６に、公知のＣＶＤ法により導電性材料、例えばタングステン（Ｗ）を埋め込む。この際、タングステン（Ｗ）は、第２開口６０６及び第３開口６０８と、凸状部２０２及びポリシリコン膜６０２上とに形成される。よって、凸状部２０２及びポリシリコン膜６０２上に堆積されたタングステン（Ｗ）を、公知のドライエッチング法によりエッチバックして、凸状部２０２の上面２０２ａ及びポリシリコン膜６０２の上面を露出させる（図６（Ｃ））。
【００７７】
最後に、ポリシリコン膜６０２を、公知のドライエッチング法により、エッチバックして、除去する。この状態で、層間絶縁膜１２の上面１２ａに凸状部２０２が形成され、かつ凸状部２０２の上面２０２ａから、凸状部２０２及び層間絶縁膜１２を貫通して、プラグ１１４が形成された構造体４００が形成される（図６（Ｄ））。
【００７８】
その後、好ましくは、第３及び第４実施の形態と同様の手順、すなわち図８（Ａ）〜（Ｄ）及び図９（Ａ）及び（Ｂ）を参照して説明した工程と同様の手順によって、図３に示す構成を有するスタック型強誘電体メモリセル２００を形成する。よって、第３及び第４の実施の形態と同様の手順については、各手順に供する製造工程図について、図６中、図示を省略するとともに、重複する記載は省略する。
【００７９】
ここで、既に説明した第４の実施の形態によれば、図５（Ａ）を参照して説明した工程で、エッチング時間を選定することによって、エッチバックする深さを制御し、プラグ１１４の上端部５０２を層間絶縁膜１２の上面１２ａから突出させた後、凸状部２０２を形成させる。一方、この実施の形態によれば、図６（Ｄ）を参照して説明した工程で、ポリシリコン膜６０２の膜厚分だけ、エッチバックして凸状部２０２を形成する。従って、この実施の形態の製造方法によれば、第４の実施の形態における、上述した工程と比較して、凸状部２０２、及びこの凸状部２０２に形成されたプラグ１１４を突出させる工程における、エッチングの制御を容易に行うことができる。
【００８０】
【発明の効果】
この発明のスタック型強誘電体メモリセルの構成によれば、下部電極は、層間絶縁膜の上面に形成された凸状部の形状を有するキャップ部と、キャップ部の周縁に設けられたつば部を有している。従って、この発明のメモリセルによれば、従来のスタック型強誘電体メモリセルの構成と比較して、強誘電体膜からプラグに向かって拡散する酸素の拡散経路は長くなる。その結果、上述した拡散経路を拡散して進入してくる酸素は、プラグに到達するおそれがなく、よって、プラグの下部電極との接触部分が酸化されるのを防止することができる。
【００８１】
また、この発明のスタック型強誘電体メモリセルの製造方法によれば、予め、層間絶縁膜上に凸状部が形成された構造体を形成し、この構造体上に下部電極を形成しておき、その後、強誘電体膜を形成する。従って、強誘電体膜を形成する際、この強誘電体膜に対する熱処理において、上述した拡散経路が長いため、酸素がプラグに到達するおそれがなく、その結果、プラグの下部電極との接触部分が酸化されるのを防止することができる。
【図面の簡単な説明】
【図１】第１発明の第１の実施の形態のスタック型強誘電体メモリセルの構成例を説明するための図である。
【図２】第１発明の凸状部の構成例を説明するための図である。
【図３】第１発明の第２の実施の形態のスタック型強誘電体メモリセルの構成例を説明するための図である。
【図４】（Ａ）及び（Ｂ）は、第３の実施の形態による製造方法に供する製造工程図である。
【図５】（Ａ）〜（Ｃ）は、第４の実施の形態による製造方法に供する製造工程図である。
【図６】（Ａ）〜（Ｄ）は、第５の実施の形態による製造方法に供する製造工程図である。
【図７】従来のスタック型強誘電体メモリセルの構成例を説明するための図である。
【図８】（Ａ）〜（Ｄ）は、従来のスタック型強誘電体メモリセルの製造方法に供する製造工程図である。
【図９】（Ａ）及び（Ｂ）は、図８に続く、従来のスタック型強誘電体メモリセルの製造方法に供する製造工程図である。
【符号の説明】
１０、１００、２００：スタック型強誘電体メモリセル
１２：層間絶縁膜
１２ａ：層間絶縁膜の上面
１４、１１４：プラグ
１４ａ：接触部分
１６：下部電極埋め込み層
１６ａ：下部電極埋め込み層の上面
１８、１１８：密着層
２０、１２０：下部電極
２２：強誘電体膜
２４：上部電極
１０２、２０２：凸状部
１０２ａ、２０２ａ：凸状部の上面
１０４：キャップ部
１０４ａ：キャップ部の頂部
１０４ｂ：キャップ部の側壁部
１０４ｃ：キャップ部の頂部の頂面
１０６：つば部
１１４ａ：プラグの頭面
４００：構造体
４０２：レジストパターン
４０４：予備層間絶縁膜の上面
４０６：予備層間絶縁膜の下面
４１２：予備層間絶縁膜
５０２：上端部
５０４：絶縁膜
６０２：ポリシリコン膜
６０４：第１開口
６０６：第２開口
６０８：第３開口
【図１】
2004241691.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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