(57)【要約】【課題】位相の異なる２つのディジタル信号の中間を補間し、これら２つのディジタル信号の位相差を細分化してなるディジタル信号を生成する位相補間回路に関し、貫通電流が流れないようにし、消費電力の低減化を図る。【解決手段】位相補間回路３４の要素回路３５〜３７は、第１、第２の出力駆動回路を有する。第１の出力駆動回路は、入力端Ａ、Ｂと出力端Ｘとの間に接続され、入力端Ａ、ＢがＬレベルの時はプルアップ回路、入力端Ａ、ＢがＨレベルの時はプルダウン回路、入力端Ａ、Ｂのレベルが異なる時は非活性状態となる。第２の出力駆動回路は、入力端Ａと出力端Ｂとの間に接続され、第１の出力駆動回路よりも駆動力を小とし、入力端ＡがＬレベルの時はプルアップ回路、入力端ＡがＨレベルの時はプルダウン回路となる。【選択図】　　図１
2004129110.tif 000002
【特許請求の範囲】
【請求項１】
第１、第２の入力端と出力端との間に接続され、前記第１、第２の入力端がＬレベルの時はプルアップ回路、前記第１、第２の入力端がＨレベルの時はプルダウン回路、前記第１、第２の入力端のレベルが異なる時は非活性状態となる第１の出力駆動回路と、
前記第１の入力端と前記出力端との間に接続され、前記第１の出力駆動回路よりも駆動力を小とし、前記第１の入力端がＬレベルの時はプルアップ回路、前記第１の入力端がＨレベルの時はプルダウン回路となる第２の出力駆動回路を有することを特徴とする駆動回路。
【請求項２】
前記第１の出力駆動回路は、
ソースを第１の電源電圧を供給する第１の電源線に接続し、ゲートを前記第１の入力端に接続した第１のｐＭＯＳトランジスタと、
ソースを前記第１のｐＭＯＳトランジスタのドレインに接続し、ドレインを前記出力端に接続し、ゲートを前記第２の入力端に接続した第２のｐＭＯＳトランジスタと、
ソースを前記第１の電源電圧よりも低電圧の第２の電源電圧を供給する第２の電源線に接続し、ゲートを前記第１の入力端に接続した第１のｎＭＯＳトランジスタと、
ソースを前記第１のｎＭＯＳトランジスタのドレインに接続し、ドレインを前記出力端に接続し、ゲートを前記第２の入力端に接続した第２のｎＭＯＳトランジスタを有し、
前記第２の出力駆動回路は、
前記第１のｐＭＯＳトランジスタと、
ソースを前記第１のｐＭＯＳトランジスタのドレインに接続し、ドレインを前記出力端に接続し、ゲートを前記第１の入力端に接続した第３のｐＭＯＳトランジスタと、
前記第１のｎＭＯＳトランジスタと、
ソースを前記第１のｎＭＯＳトランジスタのドレインに接続し、ドレインを前記出力端に接続し、ゲートを前記第１の入力端に接続した第３のｎＭＯＳトランジスタを有することを特徴とする請求項１記載の駆動回路。
【請求項３】
前記第１の出力駆動回路は、
ソースを第１の電源電圧を供給する第１の電源線に接続し、ゲートを前記第１の入力端に接続した第１のｐＭＯＳトランジスタと、
ソースを前記第１のｐＭＯＳトランジスタのドレインに接続し、ドレインを前記出力端に接続し、ゲートを前記第２の入力端に接続した第２のｐＭＯＳトランジスタと、
ソースを前記第１の電源電圧よりも低電圧の第２の電源電圧を供給する第２の電源線に接続し、ゲートを前記第１の入力端に接続した第１のｎＭＯＳトランジスタと、
ソースを前記第１のｎＭＯＳトランジスタのドレインに接続し、ドレインを前記出力端に接続し、ゲートを前記第２の入力端に接続した第２のｎＭＯＳトランジスタを有し、
前記第２の出力駆動回路は、
ソースを前記第１の電源線に接続し、ドレインを前記出力端に接続し、ゲートを前記第１の入力端に接続した第３のｐＭＯＳトランジスタと、
ソースを前記第２の電源線に接続し、ドレインを前記出力端に接続し、ゲートを前記第１の入力端に接続した第３のｎＭＯＳトランジスタを有することを特徴とする請求項１記載の駆動回路。
【請求項４】
前記第１の出力駆動回路は、
ソースを第１の電源電圧を供給する第１の電源線に接続し、ゲートを前記第２の入力端に接続した第１のｐＭＯＳトランジスタと、
ソースを前記第１のｐＭＯＳトランジスタのドレインに接続し、ドレインを前記出力端に接続し、ゲートを前記第１の入力端に接続した第２のｐＭＯＳトランジスタと、
ソースを前記第１の電源電圧よりも低電圧の第２の電源電圧を供給する第２の電源線に接続し、ゲートを前記第２の入力端に接続した第１のｎＭＯＳトランジスタと、
ソースを前記第１のｎＭＯＳトランジスタのドレインに接続し、ドレインを前記出力端に接続し、ゲートを前記第１の入力端に接続した第２のｎＭＯＳトランジスタを有し、
前記第２の出力駆動回路は、
ソースを前記第１の電源線に接続し、ドレインを前記出力端に接続し、ゲートを前記第１の入力端に接続した第３のｐＭＯＳトランジスタと、
ソースを前記第２の電源線に接続し、ドレインを前記出力端に接続し、ゲートを前記第１の入力端に接続した第３のｎＭＯＳトランジスタを有することを特徴とする請求項１記載の駆動回路。
【請求項５】
第１のディジタル信号を前記第１、第２の入力端に与えられる請求項１記載の第１の駆動回路と、
前記第１のディジタル信号と位相を異にする第２のディジタル信号を前記第１、第２の入力端に与えられる請求項１記載の第２の駆動回路と、
前記第１のディジタル信号を前記第１の入力端に与えられ、前記第２のディジタル信号を前記第２の入力端に与えられる請求項１記載の第３の駆動回路を有することを特徴とする位相補間回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、位相の異なる２つのディジタル信号を入力して、これら２つのディジタル信号の中間を補間する位相補間回路に関する。
【０００２】
このような位相補間回路は、例えば、ＤＬＬ（ｄｅｌａｙ　ｌｏｃｋｅｄ　ｌｏｏｐ）回路内の遅延クロック信号生成回路として、あるいは、ＲＡＭ（ｒａｎｄｏｍ　ａｃｃｅｓｓ　ｍｅｍｏｒｙ）やＲＯＭ（ｒｅａｄ　ｏｎｌｙ　ｍｅｍｏｒｙ）内の内部クロック信号生成回路等として利用されている。
【０００３】
【従来の技術】
図９は従来の位相補間回路の一例とその周辺回路を示す回路図である（非特許文献１参照）。図９中、ＩＮ１は入力ディジタル信号、１０は入力端子、１１は入力ディジタル信号ＩＮ１を遅延する遅延回路であり、１２、１３はインバータである。１４は従来の位相補間回路の一例であり、１５〜２０はサイズを同一とし、閾値をＶＤＤ（電源電圧）／２とするＣＭＯＳ型のインバータである。
【０００４】
インバータ１５、１６は並列接続され、入力ディジタル信号ＩＮ１を入力信号としている。インバータ１７、１８は出力端同士を接続し、インバータ１７は入力ディジタル信号ＩＮ１を入力信号とし、インバータ１８は遅延回路１１の出力信号ＩＮ２を入力信号としている。インバータ１９、２０は並列接続され、遅延回路１１の出力信号ＩＮ２を入力信号としている。
【０００５】
また、２１はインバータ１５、１６からなる回路の出力信号Ｘ１を反転するインバータ、２２はインバータ１７、１８からなる回路の出力信号Ｘ２を反転するインバータ、２３はインバータ１９、２０からなる回路の出力信号Ｘ３を反転するインバータであり、これらインバータ２１、２２、２３は、閾値をＶＤＤ／２とするものである。
【０００６】
図１０はインバータ１７、１８の構成を示す回路図である。図１０中、２４は電源電圧ＶＤＤを供給するＶＤＤ電源線、２５は接地電圧ＶＳＳを供給するＶＳＳ電源線、２６、２７はｐＭＯＳトランジスタ、２８、２９はｎＭＯＳトランジスタである。
【０００７】
図１１は図９に示す回路の動作を示す波形図である。ここで、入力ディジタル信号ＩＮ１と遅延回路１１の出力信号ＩＮ２との位相差をφｐｄとすると、位相差φｐｄを生む遅延は、２個のインバータ１２、１３のみによるものであるから、この位相差φｐｄは、インバータ・チェインで作ることのできる位相差としては最小であり、インバータ・チェインでは、これ以上に位相差を細分化することはできない。そこで、この例では、位相差φｐｄの１／２の位相差φｐｄ／２を得るために、位相補間回路１４が用いられている。
【０００８】
本例では、インバータ１５、１６からなる回路とインバータ１９、２０からなる回路は、同一構成の同一駆動力のインバータとして機能し、インバータ１５、１６からなる回路は入力ディジタル信号ＩＮ１を反転し、インバータ１９、２０からなる回路は遅延回路１１の出力信号ＩＮ２を反転することになるので、前述のように入力ディジタル信号ＩＮ１と遅延回路１１の出力信号ＩＮ２との位相差をφｐｄとすると、位相補間回路１４の出力信号Ｘ１、Ｘ３間の位相差もφｐｄとなる。
【０００９】
即ち、入力ディジタル信号ＩＮ１がＬレベルからＨレベルに立ち上がる場合、入力ディジタル信号ＩＮ１の電圧値がＶＤＤ／２となる時刻ｔ０と位相補間回路１４の出力信号Ｘ１の電圧値がＶＤＤ／２となる時刻ｔ２との時間差ｔ２−ｔ０と、遅延回路１１の出力信号ＩＮ２の電圧値がＶＤＤ／２となる時刻ｔ１と位相補間回路１４の出力信号Ｘ３がＶＤＤ／２となる時刻ｔ４との時間差ｔ４−ｔ１は等しいので、時刻ｔ０、ｔ１間の時間差ｔｐｄと時刻ｔ２、ｔ４間の時間差ｔ４−ｔ２は等しく、ｔ４−ｔ２＝ｔｐｄとなる。
【００１０】
また、入力ディジタル信号ＩＮ１がＨレベルからＬレベルに立ち下がる場合、入力ディジタル信号ＩＮ１の電圧値がＶＤＤ／２となる時刻ｔ５と位相補間回路１４の出力信号Ｘ１の電圧値がＶＤＤ／２となる時刻ｔ７との時間差ｔ７−ｔ５は、遅延回路１１の出力信号ＩＮ２の電圧値がＶＤＤ／２となる時刻ｔ６と位相補間回路１４の出力信号Ｘ３がＶＤＤ／２となる時刻ｔ９との時間差ｔ９−ｔ６と等しいので、時刻ｔ５、ｔ６間の時間差ｔｐｄと時刻ｔ９、ｔ７間の時間差ｔ９−ｔ７は等しく、ｔ９−ｔ７＝ｔｐｄとなる。
【００１１】
他方、インバータ１７は、入力ディジタル信号ＩＮ１がＬレベルからＨレベルに立ち上がる場合、時刻ｔ０で、ｐＭＯＳトランジスタ２６＝ＯＦＦ、ｎＭＯＳトランジスタ２８＝ＯＮとなり、出力信号Ｘ２を引き下げようとする。これに対して、インバータ１８は、時刻ｔ０では、ｐＭＯＳトランジスタ２７＝ＯＮ、ｎＭＯＳトランジスタ２９＝ＯＦＦであり、出力信号Ｘ２をＨレベルに維持しようとする。この結果、インバータ１７、１８は拮抗し、出力信号Ｘ２は、出力信号Ｘ１、Ｘ３に比べて、約半分の傾きでＶＤＤ／２付近までゆっくりと引き下げられることになる。
【００１２】
その後、遅延回路１１の出力信号ＩＮ２が立ち上がりを開始し、時刻ｔ１となると、インバータ１８では、ｐＭＯＳトランジスタ２７＝ＯＦＦ、ｎＭＯＳトランジスタ２９＝ＯＮとなる。この結果、インバータ１８も出力信号Ｘ２を引き下げるようになり、出力信号Ｘ２は、出力信号Ｘ１、Ｘ３と同じ傾きで引き下げられる。この時、出力信号Ｘ２は、既にＶＤＤ／２付近にあるので、速やかに立ち下がることになる。
【００１３】
この場合、位相補間回路１４の出力信号Ｘ１がインバータ２１の閾値ＶＤＤ／２に達する時刻ｔ２と位相補間回路１４の出力信号Ｘ２がインバータ２２の閾値ＶＤＤ／２に達する時刻ｔ３との時間差ｔ３−ｔ２は、およそｔｐｄ／２となり、位相補間回路１４の出力信号Ｘ２がインバータ２２の閾値ＶＤＤ／２に達する時刻ｔ３と位相補間回路１４の出力信号Ｘ３がインバータ２３の閾値ＶＤＤ／２に達する時刻ｔ４との時間差ｔ４−ｔ３は、およそｔｐｄ／２となる。
【００１４】
また、インバータ１７は、入力ディジタル信号ＩＮ１がＨレベルからＬレベルに立ち下がる場合、時刻ｔ５で、ｐＭＯＳトランジスタ２６＝ＯＮ、ｎＭＯＳトランジスタ２８＝ＯＦＦとなり、出力信号Ｘ２を引き上げようとする。これに対して、インバータ１８は、時刻ｔ５では、ｐＭＯＳトランジスタ２７＝ＯＦＦ、ｎＭＯＳトランジスタ２９＝ＯＮであり、出力信号Ｘ２をＬレベルに維持しようとする。この結果、インバータ１７、１８は拮抗し、出力信号Ｘ２は、出力信号Ｘ１、Ｘ３に比べて、約半分の傾きでＶＤＤ／２付近までゆっくりと引き上げられることになる。
【００１５】
その後、遅延回路１１の出力信号ＩＮ２が立ち下がりを開始し、時刻ｔ６となると、インバータ１８では、ｐＭＯＳトランジスタ２７＝ＯＮ、ｎＭＯＳトランジスタ２９＝ＯＦＦとなる。この結果、インバータ１８も出力信号Ｘ２を引き上げるようになり、出力信号Ｘ２は、出力信号Ｘ１、Ｘ３と同じ傾きで引き上げられる。この時、出力信号Ｘ２は、既にＶＤＤ／２付近にあるので、速やかに立ち上がることになる。
【００１６】
この場合、位相補間回路１４の出力信号Ｘ１がインバータ２１の閾値ＶＤＤ／２に達する時刻ｔ７と位相補間回路１４の出力信号Ｘ２がインバータ２２の閾値ＶＤＤ／２に達する時刻ｔ８との時間差ｔ８−ｔ７は、およそｔｐｄ／２となり、位相補間回路１４の出力信号Ｘ２がインバータ２２の閾値ＶＤＤ／２に達する時刻ｔ８と位相補間回路１４の出力信号Ｘ３がインバータ２３の閾値ＶＤＤ／２に達する時刻ｔ９との時間差　ｔ９−ｔ８は、およそｔｐｄ／２となる。
【００１７】
図１２は図９に示す回路のシミュレーション結果を示す波形図である。本例では、略ｔｐｄの時間差（略φｐｄの位相差）を持つ入力信号ＩＮ１と遅延回路１１の出力信号ＩＮ２から、略ｔｐｄ／２の時間差（略φｐｄの位相差）を持つ位相補間回路１４の出力信号Ｘ１、Ｘ２、Ｘ３が生成され、これらが反転されて略ｔｐｄ／２の時間差（略φｐｄの位相差）を持つ出力信号ＯＵＴ１、ＯＵＴ２、ＯＵＴ３が出力されている。
【００１８】
このように、図９に示す回路では、入力ディジタル信号ＩＮ１を遅延回路１１で遅延して、入力ディジタル信号ＩＮ１に対して位相差ｔｐｄを持つディジタル信号ＩＮ２を生成し、これら２つのディジタル信号ＩＮ１、ＩＮ２を位相補間回路１４に入力して、位相補間回路１４で位相差をφｐｄ／２とする３つのディジタル信号Ｘ１、Ｘ２、Ｘ３を生成し、これら３つのディジタル信号Ｘ１、Ｘ２、Ｘ３をインバータ２１、２２、２３で反転して、位相差をφｐｄ／２とする３つのディジタル信号ＯＵＴ１、ＯＵＴ２、ＯＵＴ３を得るようにしている。
【００１９】
ここで、位相補間回路１４の出力信号Ｘ１、Ｘ３は、それぞれ、ディジタル信号ＩＮ１、ＩＮ２を反転したものであるから、位相補間回路１４の出力信号Ｘ２は、ディジタル信号ＩＮ１、ＩＮ２の中間を補間したディジタル信号を反転したものと見ることができる。
【００２０】
また、位相補間回路１４及びインバータ２１〜２３からなる回路を１個の位相補間回路として把握すると、インバータ２１、２３の出力ＯＵＴ１、ＯＵＴ３は、それぞれ、ディジタル信号ＩＮ１、ＩＮ２をバッファリングしたディジタル信号であり、インバータ２２の出力ＯＵＴ２は、ディジタル信号ＩＮ１、ＩＮ２の中間を補間したディジタル信号をバッファリングしたものと見ることができる。
【００２１】
【非特許文献１】
“Ａ　Ｐｏｒｔａｂｌｅ　Ｄｉｇｉｔａｌ　ＤＬＬ　ｆｏｒ　Ｈｉｇｈ−Ｓｐｅｅｄ　ＣＭＯＳ　Ｉｎｔｅｒｆａｃｅ　Ｃｉｒｃｕｉｔｓ”，ＩＥＥＥ　ＪＯＵＲＮＡＬ　ＯＦ　ＳＯＬＩＤ−ＳＴＡＴＥ　ＣＩＲＣＵＩＴＳ，　ＶＯＬ．３４，ＮＯ．５，ｐｐ６３２−６４４，ＭＡＹ　１９９９
【００２２】
【発明が解決しようとする課題】
位相補間回路１４においては、時刻ｔ０から時刻ｔ１の間、図１３Ａに示すように、インバータ１７は、ｐＭＯＳトランジスタ２６＝ＯＦＦ、ｎＭＯＳトランジスタ２８＝ＯＮで、出力信号Ｘ２を引き下げようとし、インバータ１８は、ｐＭＯＳトランジスタ２７＝ＯＮ、ｎＭＯＳトランジスタ２９＝ＯＦＦで、出力信号Ｘ２をＨレベルに維持しようとし、インバータ１７、１８が拮抗するため、ＶＤＤ電源線２４、ｐＭＯＳトランジスタ２７、ｎＭＯＳトランジスタ２８及びＶＳＳ電源線２５を経路として、大きな貫通電流ＩＡが流れ続け、無駄な電力を消費してしまうという問題点があった。
【００２３】
また、時刻ｔ５から時刻ｔ６の間、インバータ１７は、図１３Ｂに示すように、ｐＭＯＳトランジスタ２６＝ＯＮ、ｎＭＯＳトランジスタ２８＝ＯＦＦで、出力信号Ｘ２を引き上げようとし、インバータ１８は、ｐＭＯＳトランジスタ２７＝ＯＦＦ、ｎＭＯＳトランジスタ２９＝ＯＮで、出力信号Ｘ２をＬレベルに維持しようとし、インバータ１７、１８が拮抗するため、ＶＤＤ電源線２４、ｐＭＯＳトランジスタ２６、ｎＭＯＳトランジスタ２９及びＶＳＳ電源線２５を経路として、大きな貫通電流ＩＢが流れ続け、無駄な電力を消費してしまうという問題点があった。
【００２４】
本発明は、かかる点に鑑み、位相の異なる２つのディジタル信号を入力して、これら２つのディジタル信号の中間を補間し、これら２つのディジタル信号の位相差を細分化してなるディジタル信号を生成することができ、しかも、貫通電流が流れることがなく、消費電力の低減化を図ることができるようにした位相補間回路を提供することを目的とする。
【００２５】
【課題を解決するための手段】
本発明の位相補間回路は、第１のディジタル信号を第１、第２の入力端に与えられる第１の駆動回路と、第１のディジタル信号と位相を異にする第２のディジタル信号を第１、第２の入力端に与えられる第２の駆動回路と、第１のディジタル信号を第１の入力端に与えられ、第２のディジタル信号を第２の入力端に与えられる第３の駆動回路を有するというものである。
【００２６】
ここで、第１、第２、第３の駆動回路は、それぞれ、第１、第２の入力端と、出力端と、第１の出力駆動回路と、第１の出力駆動回路よりも駆動力を小とする第２の出力駆動回路を有しており、第１の出力駆動回路は、第１、第２の入力端と出力端との間に接続され、第１、第２の入力端がＬレベルの時はプルアップ回路、第１、第２の入力端がＨレベルの時はプルダウン回路、第１、第２の入力端のレベルが異なる時は非活性状態となり、第２の出力駆動回路は、第１の入力端と出力端との間に接続され、第１の入力端がＬレベルの時はプルアップ回路、第１の入力端がＨレベルの時はプルダウン回路となるというものである。
【００２７】
【発明の実施の形態】
図１は本発明の第１実施形態の位相補間回路とその周辺回路を示す回路図である。図１中、ＩＮ１は入力ディジタル信号、３０は入力端子、３１は入力ディジタル信号ＩＮ１を遅延する遅延回路であり、３２、３３はインバータである。
【００２８】
３４は本発明の第１実施形態の位相補間回路であり、３５、３６、３７は本発明の第１実施形態の位相補間回路３４の要素回路（駆動回路）である。要素回路３５、３６、３７は、同一回路構成とされており、Ａ、Ｂは入力端、Ｘは出力端である。
【００２９】
本実施形態では、要素回路３５は入力端Ａ、Ｂを入力端子３０に接続されている。要素回路３６は、入力端Ａを入力端子３０に接続され、入力端Ｂを遅延回路３１の出力端に接続されている。要素回路３７は入力端Ａ、Ｂを遅延回路３１の出力端に接続されている。
【００３０】
また、３８は要素回路３５の出力信号Ｘ１を反転するインバータ、３９は要素回路３６の出力信号Ｘ２を反転するインバータ、４０は要素回路３７の出力信号Ｘ３を反転するインバータであり、これらインバータ３８、３９、４０は、閾値をＶＤＤ／２とするものである。
【００３１】
図２は要素回路３５、３６、３７の第１構成例を示す回路図である。図２中、４１はＶＤＤ電源線、４２はＶＳＳ電源線、４３、４４は駆動力を同一とするｐＭＯＳトランジスタ、４５は駆動力をｐＭＯＳトランジスタ４３、４４よりも小とするｐＭＯＳトランジスタ、４６、４７は駆動力を同一とするｎＭＯＳトランジスタ、４８は駆動力をｎＭＯＳトランジスタ４６、４７よりも小とするｎＭＯＳトランジスタである。
【００３２】
本例では、ｐＭＯＳトランジスタ４３は、ソースをＶＤＤ電源線４１に接続され、ゲートを入力端Ａに接続されている。ｐＭＯＳトランジスタ４４は、ソースをｐＭＯＳトランジスタ４３のドレインに接続され、ドレインを出力端Ｘに接続され、ゲートを入力端Ｂに接続されている。ｐＭＯＳトランジスタ４５は、ソースをｐＭＯＳトランジスタ４３のドレインに接続され、ドレインを出力端Ｘに接続され、ゲートを入力端Ａに接続されている。
【００３３】
また、ｎＭＯＳトランジスタ４６は、ソースをＶＳＳ電源線４２に接続され、ゲートを入力端Ａに接続されている。ｎＭＯＳトランジスタ４７は、ソースをｎＭＯＳトランジスタ４６のドレインに接続され、ドレインを出力端Ｘに接続され、ゲートを入力端Ｂに接続されている。ｎＭＯＳトランジスタ４８は、ソースをｎＭＯＳトランジスタ４６のドレインに接続され、ドレインを出力端Ｘに接続され、ゲートを入力端Ａに接続されている。
【００３４】
なお、ｐＭＯＳトランジスタ４５及びｎＭＯＳトランジスタ４８の駆動力を小さくする方法は、ゲート幅を狭くする、ゲート長を長くする、ゲート酸化膜の膜厚を厚くする等の方法がある。
【００３５】
図２に示す要素回路３５、３６、３７の第１構成例では、ｐＭＯＳトランジスタ４３、４４及びｎＭＯＳトランジスタ４６、４７で第１の出力駆動回路が構成され、ｐＭＯＳトランジスタ４３、４５及びｎＭＯＳトランジスタ４６、４８で第２の出力駆動回路が構成されている。
【００３６】
第１の出力駆動回路は、入力端Ａ、ＢがＬレベルの時は、ｐＭＯＳトランジスタ４３、４４＝ＯＮ、ｎＭＯＳトランジスタ４６、４７＝ＯＦＦで、プルアップ回路となり、入力端Ａ、ＢがＨレベルの時は、ｐＭＯＳトランジスタ４３、４４＝ＯＦＦ、ｎＭＯＳトランジスタ４６、４７＝ＯＮで、プルダウン回路となり、入力端ＡがＬレベル、入力端ＢがＨレベルの時は、ｐＭＯＳトランジスタ４３＝ＯＮ、ｐＭＯＳトランジスタ４４＝ＯＦＦ、ｎＭＯＳトランジスタ４６＝ＯＦＦ、ｎＭＯＳトランジスタ４７＝ＯＮで、非活性状態となり、入力端ＡがＨレベル、入力端ＢがＬレベルの時は、ｐＭＯＳトランジスタ４３＝ＯＦＦ、ｐＭＯＳトランジスタ４４＝ＯＮ、ｎＭＯＳトランジスタ４６＝ＯＮ、ｎＭＯＳトランジスタ４７＝ＯＦＦで、非活性状態となる。
【００３７】
第２の出力駆動回路は、入力端ＡがＬレベルの時は、ｐＭＯＳトランジスタ４３、４５＝ＯＮ、ｎＭＯＳトランジスタ４６、４８＝ＯＦＦで、プルアップ回路となり、入力端ＡがＨレベルの時は、ｐＭＯＳトランジスタ４３、４５＝ＯＦＦ、ｎＭＯＳトランジスタ４６、４８＝ＯＮで、プルダウン回路となる。
【００３８】
図３は図１に示す回路の動作を示す波形図である。ここで、入力ディジタル信号ＩＮ１と遅延回路３１の出力信号ＩＮ２との位相差をφｐｄとすると、位相差φｐｄを生む遅延は、２個のインバータ３２、３３のみによるものであるから、この位相差φｐｄは、インバータ・チェインで作ることの出来る位相差としては最小であり、インバータ・チェインでは、これ以上に位相差を細分化することはできない。そこで、図１に示す回路では、位相差φｐｄの１／２の位相差φｐｄ／２を得るために、本発明の第１実施形態の位相補間回路３４を用いている。
【００３９】
ここで、要素回路３５、３７は駆動力を同一とされ、要素回路３５は入力ディジタル信号ＩＮ１に対してインバータとして機能するようにされ、要素回路３７は遅延回路３１の出力信号ＩＮ２に対してインバータとして機能するようにされているので、前述のように、入力ディジタル信号ＩＮ１と遅延回路３１の出力信号ＩＮ２との位相差をφｐｄとすると、要素回路３５の出力信号Ｘ１と要素回路３７の出力信号Ｘ３との位相差もφｐｄとなる。
【００４０】
即ち、入力ディジタル信号ＩＮ１がＬレベルからＨレベルに立ち上がる場合、入力ディジタル信号ＩＮ１の電圧値がＶＤＤ／２となる時刻ｔ０と位相補間回路３４の出力信号Ｘ１の電圧値がＶＤＤ／２となる時刻ｔ２との時間差ｔ２−ｔ０と、遅延回路３１の出力信号ＩＮ２の電圧値がＶＤＤ／２となる時刻ｔ１と位相補間回路３４の出力信号Ｘ３がＶＤＤ／２となる時刻ｔ４との時間差ｔ４−ｔ１は等しいので、時刻ｔ０、ｔ１間の時間差ｔｐｄと時刻ｔ２、ｔ４間の時間差ｔ４−ｔ２は等しく、ｔ４−ｔ２＝ｔｐｄとなる。
【００４１】
また、入力ディジタル信号ＩＮ１がＨレベルからＬレベルに立ち下がる場合、入力ディジタル信号ＩＮ１の電圧値がＶＤＤ／２となる時刻ｔ５と位相補間回路３４の出力信号Ｘ１の電圧値がＶＤＤ／２となる時刻ｔ７との時間差ｔ７−ｔ５と、遅延回路３１の出力信号ＩＮ２の電圧値がＶＤＤ／２となる時刻ｔ６と位相補間回路３４の出力信号Ｘ３がＶＤＤ／２となる時刻ｔ９との時間差ｔ９−ｔ６は等しいので、時刻ｔ５、ｔ６間の時間差ｔｐｄと時刻ｔ９、ｔ７間の時間差ｔ９−ｔ７は等しく、ｔ９−ｔ７＝ｔｐｄとなる。
【００４２】
他方、要素回路３６では、入力ディジタル信号ＩＮ１がＬレベルからＨレベルに向かって立ち上がりを開始し、時刻ｔ０になると、ｐＭＯＳトランジスタ４３、４５＝ＯＦＦ、ｎＭＯＳトランジスタ４６、４８＝ＯＮとなり、出力信号Ｘ２を引き下げようとする。これに対して、ｎＭＯＳトランジスタ４７は、時刻ｔ０では、ＯＦＦのままであり、出力信号Ｘ２を引き下げようとはしない。
【００４３】
ここで、ｎＭＯＳトランジスタ４８は駆動力が小であるため、要素回路３６の出力信号Ｘ２は、要素回路３５、３７の出力信号Ｘ１、Ｘ３よりも小さい傾きで立ち下がることになる。この時、ｐＭＯＳトランジスタ４３は、ＯＦＦであるから、貫通電流が流れることはない。なお、本実施形態では、ｎＭＯＳトランジスタ４８の駆動力は、時間ｔｐｄをかけて、要素回路３６の出力信号Ｘ２をＨレベルからＶＤＤ／２程度まで引き下げる大きさに設定する。
【００４４】
その後、遅延回路３１の出力信号ＩＮ２がＬレベルからＨレベルに向かって立ち上がりを開始し、時刻ｔ１となると、要素回路３６では、ｐＭＯＳトランジスタ４４＝ＯＦＦ、ｎＭＯＳトランジスタ４７＝ＯＮとなる。この結果、ｎＭＯＳトランジスタ４７も、要素回路３６の出力信号Ｘ２を引き下げるようになり、要素回路３６の出力信号Ｘ２は、要素回路３５、３７の出力信号Ｘ１、Ｘ３と同じ傾きで立ち下がることになる。この時、要素回路３６の出力信号Ｘ２は、既にＶＤＤ／２付近にあるので、速やかに立ち下がることになる。
【００４５】
この場合、位相補間回路３４の出力信号Ｘ１がインバータ３８の閾値ＶＤＤ／２に達する時刻ｔ２と位相補間回路３４の出力信号Ｘ２がインバータ３９の閾値ＶＤＤ／２に達する時刻ｔ３との時間差ｔ３−ｔ２は、およそｔｐｄ／２となり、位相補間回路３４の出力信号Ｘ２がインバータ３９の閾値ＶＤＤ／２に達する時刻ｔ３と位相補間回路３４の出力信号Ｘ３がインバータ４０の閾値ＶＤＤ／２に達する時刻ｔ４との時間差ｔ４−ｔ３は、およそｔｐｄ／２となる。
【００４６】
また、要素回路３６では、入力ディジタル信号ＩＮ１がＨレベルからＬレベルに向かって立ち下がりを開始し、時刻ｔ５になると、ｐＭＯＳトランジスタ４３、４５＝ＯＮ、ｎＭＯＳトランジスタ４６、４８＝ＯＦＦとなり、出力信号Ｘ２を引き上げようとする。これに対して、ｐＭＯＳトランジスタ４４は、ＯＦＦしたままであり、出力信号Ｘ２を引き上げようとはしない。
【００４７】
ここで、ｐＭＯＳトランジスタ４５は駆動力が小であるため、要素回路３６の出力信号Ｘ２は、要素回路３５、３７の出力信号Ｘ１、Ｘ３よりも小さい傾きで立ち上がることになる。この時、ｎＭＯＳトランジスタ４７は、ＯＦＦであるから、貫通電流が流れることはない。なお、本実施形態では、ｐＭＯＳトランジスタ４５の駆動力は、時間ｔｐｄをかけて、要素回路３６の出力信号Ｘ２をＬレベルからＶＤＤ／２程度まで引き上げる大きさに設定する。
【００４８】
その後、遅延回路３１の出力信号ＩＮ２がＨレベルからＬレベルに向かって立ち下がりを開始し、時刻ｔ６となると、要素回路３６では、ｐＭＯＳトランジスタ４４＝ＯＮ、ｎＭＯＳトランジスタ４７＝ＯＦＦとなる。この結果、ｐＭＯＳトランジスタ４４も、要素回路３６の出力信号Ｘ２を引き上げるようになり、要素回路３６の出力信号Ｘ２は、出力信号Ｘ１、Ｘ３と同じ傾きで立ち下がることになる。この時、出力信号Ｘ２は、既に、ＶＤＤ／２付近にあるので、速やかに立ち上がることになる。
【００４９】
この場合、位相補間回路３４の出力信号Ｘ１がインバータ３８の閾値ＶＤＤ／２に達する時刻ｔ７と位相補間回路３４の出力信号Ｘ２がインバータ３９の閾値ＶＤＤ／２に達する時刻ｔ８との時間差ｔ８−ｔ７は、およそｔｐｄ／２となり、位相補間回路３４の出力信号Ｘ２がインバータ３８の閾値ＶＤＤ／２に達する時刻ｔ８と位相補間回路３４の出力信号Ｘ３がインバータ４０の閾値ＶＤＤ／２に達する時刻ｔ９との時間差ｔ９−ｔ８は、およそｔｐｄ／２となる。
【００５０】
図４は図１に示す回路のシミュレーション結果を示す波形図である。本例では、略ｔｐｄの時間差（略φｐｄの位相差）を持つ入力信号ＩＮ１と遅延回路３１の出力信号ＩＮ２から、略ｔｐｄ／２の時間差（略φｐｄの位相差）を持つ位相補間回路３４の出力信号Ｘ１、Ｘ２、Ｘ３が生成され、これらが反転されて略ｔｐｄ／２の時間差（略φｐｄの位相差）を持つ出力信号ＯＵＴ１、ＯＵＴ２、ＯＵＴ３が出力されている。
【００５１】
このように、図１に示す回路では、入力ディジタル信号ＩＮ１を遅延回路３１で遅延して、入力ディジタル信号ＩＮ１に対して位相差φｐｄを持つディジタル信号ＩＮ２を生成し、これら２つのディジタル信号ＩＮ１、ＩＮ２を位相補間回路３４に入力し、位相補間回路３４で位相差をφｐｄ／２とする３つのディジタル信号Ｘ１、Ｘ２、Ｘ３を生成し、これら３つのディジタル信号Ｘ１、Ｘ２、Ｘ３をインバータ３８、３９、４０で反転して、位相差をφｐｄ／２とする３つのディジタル信号ＯＵＴ１、ＯＵＴ２、ＯＵＴ３を得るようにしている。
【００５２】
ここで、位相補間回路３４の出力信号Ｘ１、Ｘ３は、それぞれ、ディジタル信号ＩＮ１、ＩＮ２を反転したものであるから、位相補間回路３４の出力信号Ｘ２は、ディジタル信号ＩＮ１、ＩＮ２の中間を補間してなるディジタル信号を反転したものと見ることができる。
【００５３】
また、位相補間回路３４及びインバータ３８〜４０からなる回路を１個の位相補間回路として把握すると、インバータ３８、４０の出力ＯＵＴ１、ＯＵＴ３は、それぞれ、ディジタル信号ＩＮ１、ＩＮ２をバッファリングしたディジタル信号であり、インバータ３９の出力ＯＵＴ２は、ディジタル信号ＩＮ１、ＩＮ２の中間を補間してなるディジタル信号をバッファリングしたものと見ることができる。
【００５４】
図５は要素回路３５、３６、３７の第２構成例を示す回路図である。要素回路３５、３６、３７の第２構成例は、ｐＭＯＳトランジスタ４５のソースをＶＤＤ電源線４１に接続し、ｎＭＯＳトランジスタ４８のソースをＶＳＳ電源線４２に接続し、その他については、第１構成例と同様に構成したものである。
【００５５】
図５に示す要素回路３５、３６、３７の第２構成例では、ｐＭＯＳトランジスタ４３、４４及びｎＭＯＳトランジスタ４６、４７で第１の出力駆動回路が構成され、ｐＭＯＳトランジスタ４５及びｎＭＯＳトランジスタ４８で第２の出力駆動回路が構成されている。
【００５６】
第１の出力駆動回路は、入力端Ａ、ＢがＬレベルの時は、ｐＭＯＳトランジスタ４３、４４＝ＯＮ、ｎＭＯＳトランジスタ４６、４７＝ＯＦＦで、プルアップ回路となり、入力端Ａ、ＢがＨレベルの時は、ｐＭＯＳトランジスタ４３、４４＝ＯＦＦ、ｎＭＯＳトランジスタ４６、４７＝ＯＮで、プルダウン回路となり、入力端ＡがＬレベル、入力端ＢがＨレベルの時は、ｐＭＯＳトランジスタ４３＝ＯＮ、ｐＭＯＳトランジスタ４４＝ＯＦＦ、ｎＭＯＳトランジスタ４６＝ＯＦＦ、ｎＭＯＳトランジスタ４７＝ＯＮで、非活性状態となり、入力端ＡがＨレベル、入力端ＢがＬレベルの時は、ｐＭＯＳトランジスタ４３＝ＯＦＦ、ｐＭＯＳトランジスタ４４＝ＯＮ、ｎＭＯＳトランジスタ４６＝ＯＮ、ｎＭＯＳトランジスタ４７＝ＯＦＦで、非活性状態となる。
【００５７】
第２の出力駆動回路は、入力端ＡがＬレベルの時は、ｐＭＯＳトランジスタ４５＝ＯＮ、ｎＭＯＳトランジスタ４８＝ＯＦＦで、プルアップ回路となり、入力端ＡがＨレベルの時は、ｐＭＯＳトランジスタ４５＝ＯＦＦ、ｎＭＯＳトランジスタ４８＝ＯＮで、プルダウン回路となる。
【００５８】
このように、図５に示す回路は、図２に示す回路と同一機能を達成する。したがって、要素回路３５、３６、３７を図５に示す回路構成としても、図２に示す回路構成とした場合と同様の機能を得ることができる。
【００５９】
図６は要素回路３５、３６、３７の第３構成例を示す回路図である。要素回路３５、３６、３７の第３構成例は、ｐＭＯＳトランジスタ４３及びｎＭＯＳトランジスタ４６のゲートを入力端Ｂに接続し、ｐＭＯＳトランジスタ４４及びｎＭＯＳトランジスタ４７のゲートを入力端Ａに接続し、その他については、第２構成例と同様に構成したものである。
【００６０】
図６に示す要素回路では、ｐＭＯＳトランジスタ４３、４４及びｎＭＯＳトランジスタ４６、４７で第１の出力駆動回路が構成され、ｐＭＯＳトランジスタ４５及びｎＭＯＳトランジスタ４８で第２の出力駆動回路が構成されている。
【００６１】
第１の出力駆動回路は、入力端Ａ、ＢがＬレベルの時は、ｐＭＯＳトランジスタ４３、４４＝ＯＮ、ｎＭＯＳトランジスタ４６、４７＝ＯＦＦで、プルアップ回路となり、入力端Ａ、ＢがＨレベルの時は、ｐＭＯＳトランジスタ４３、４４＝ＯＦＦ、ｎＭＯＳトランジスタ４６、４７＝ＯＮで、プルダウン回路となり、入力端ＡがＬレベル、入力端ＢがＨレベルの時は、ｐＭＯＳトランジスタ４３＝ＯＦＦ、ｐＭＯＳトランジスタ４４＝ＯＮ、ｎＭＯＳトランジスタ４６＝ＯＮ、ｎＭＯＳトランジスタ４７＝ＯＦＦで、非活性状態となり、入力端ＡがＨレベル、入力端ＢがＬレベルの時は、ｐＭＯＳトランジスタ４３＝ＯＮ、ｐＭＯＳトランジスタ４４＝ＯＦＦ、ｎＭＯＳトランジスタ４６＝ＯＦＦ、ｎＭＯＳトランジスタ４７＝ＯＮで、非活性状態となる。
【００６２】
第２の出力駆動回路は、入力端ＡがＬレベルの時は、ｐＭＯＳトランジスタ４５＝ＯＮ、ｎＭＯＳトランジスタ４８＝ＯＦＦで、プルアップ回路となり、入力端ＡがＨレベルの時は、ｐＭＯＳトランジスタ４５＝ＯＦＦ、ｎＭＯＳトランジスタ４８＝ＯＮで、プルダウン回路となる。
【００６３】
このように、図６に示す回路は、図２に示す回路と同一機能を達成する。したがって、要素回路３５、３６、３７を図６に示す回路構成としても、図２に示す回路構成とした場合と同様の機能を得ることができる。
【００６４】
以上のように、本発明の第１実施形態の位相補間回路３４によれば、位相差をインバータ・チェインで得られる最小位相差よりも小さくする２つのディジタル信号ＩＮ１、ＩＮ２を入力し、これら２つのディジタル信号ＩＮ１、ＩＮ２の中間を補間し、これら２つのディジタル信号ＩＮ１、ＩＮ２の位相差φｐｄを１／２に細分化してなる３つのディジタル信号Ｘ１、Ｘ２、Ｘ３を生成することができ、しかも、貫通電流が流れることがなく、消費電力の低減化を図ることができる。
【００６５】
また、図１に示す回路によれば、入力ディジタル信号ＩＮ１を入力して、インバータ・チェインで得られる最小位相差φｐｄを作り、この位相差φｐｄを１／２に細分化してなる３つのディジタル信号ＯＵＴ１、ＯＵＴ２、ＯＵＴ３を生成することができ、しかも、貫通電流が流れることがなく、消費電力の低減化を図ることができる。
【００６６】
（第２実施形態・・図７、図８）
図７は本発明の第２実施形態の位相補間回路とその周辺回路を示す回路図である。図７中、ＩＮ１は入力ディジタル信号、４９は入力端子、５０は入力ディジタル信号ＩＮ１を遅延する遅延回路であり、５１、５２はインバータである。
【００６７】
５３は本発明の第２実施形態の位相補間回路であり、５４〜５８は本発明の第２実施形態の位相補間回路５３の要素回路（駆動回路）である。要素回路５４〜５８は、図２、図５又は図６に示すように構成される。
【００６８】
本実施形態では、要素回路５４は入力端Ａ、Ｂを入力端子４９に接続されている。要素回路５５、５６、５７は、入力端Ａを入力端子４９に接続され、入力端Ｂを遅延回路５０の出力端に接続されている。要素回路５８は入力端Ａ、Ｂを遅延回路５０の出力端に接続されている。
【００６９】
また、５９は要素回路５４の出力信号Ｘ１を反転するインバータ、６０は要素回路５５の出力信号Ｘ２を反転するインバータ、６１は要素回路５６の出力信号Ｘ３を反転するインバータ、６２は要素回路５７の出力信号Ｘ４を反転するインバータ、６３は要素回路５８の出力信号Ｘ５を反転するインバータであり、これらインバータ５９〜６３は、閾値をＶＤＤ／２とするものである。
【００７０】
図８は図７に示す回路の動作を示す波形図である。ここで、入力ディジタル信号ＩＮ１と遅延回路５０の出力信号ＩＮ２との位相差をφｐｄとすると、位相差φｐｄを生む遅延は、２個のインバータ５１、５２のみによるものであるから、この位相差φｐｄは、インバータ・チェインで作ることの出来る位相差としては最小であり、インバータ・チェインでは、これ以上に位相差を細分化することはできない。そこで、本例では、位相差φｐｄの１／４の位相差φｐｄ／４を得るために、本発明の第２実施形態の位相補間回路５３を用いている。
【００７１】
本発明の第２実施形態の位相補間回路５３では、ディジタル信号ＩＮ１、ＩＮ２を位相補間回路５３に入力し、位相差をφｐｄ／４とする５つのディジタル信号Ｘ１〜Ｘ５を生成することができるように、要素回路５４〜５８のｐＭＯＳトランジスタ４５及びｎＭＯＳトランジスタ４８の駆動力が設定される。
【００７２】
このように構成された図７に示す回路では、入力ディジタル信号ＩＮ１を遅延回路５０で遅延して、入力ディジタル信号ＩＮ１に対して位相差φｐｄを持つディジタル信号ＩＮ２を生成し、これら２つのディジタル信号ＩＮ１、ＩＮ２を位相補間回路５３に入力し、位相補間回路５３で位相差をφｐｄ／４とする５つのディジタル信号Ｘ１〜Ｘ５を生成し、これら５つのディジタル信号Ｘ１〜Ｘ５をインバータ５９〜６３で反転して、位相差をφｐｄ／４とする５つのディジタル信号ＯＵＴ１〜ＯＵＴ５を出力することになる。
【００７３】
ここで、位相補間回路５３の出力信号Ｘ１、Ｘ５は、それぞれ、ディジタル信号ＩＮ１、ＩＮ２を反転したものであるから、位相補間回路５３の出力信号Ｘ２、Ｘ３、Ｘ４は、ディジタル信号ＩＮ１、ＩＮ２の中間を補間してなるディジタル信号を反転したものと見ることができる。
【００７４】
また、位相補間回路５３及びインバータ５９〜６３からなる回路を１個の位相補間回路として把握すると、インバータ５９、６３の出力ＯＵＴ１、ＯＵＴ５は、それぞれ、ディジタル信号ＩＮ１、ＩＮ２をバッファリングしたディジタル信号であり、インバータ６０、６１、６２の出力ＯＵＴ２、ＯＵＴ３、ＯＵＴ４は、ディジタル信号ＩＮ１、ＩＮ２の中間を補間してなるディジタル信号をバッファリングしたものと見ることができる。
【００７５】
以上のように、本発明の第２実施形態の位相補間回路５３によれば、位相差をインバータ・チェインで得られる最小位相差よりも小さくする２つのディジタル信号ＩＮ１、ＩＮ２を入力し、これら２つのディジタル信号ＩＮ１、ＩＮ２の中間を補間し、これら２つのディジタル信号ＩＮ１、ＩＮ２の位相差φｐｄを１／４に細分化してなる５つのディジタル信号Ｘ１〜Ｘ５を生成することができ、しかも、貫通電流が流れることがなく、消費電力の低減化を図ることができる。
【００７６】
また、図７に示す回路によれば、入力ディジタル信号ＩＮ１を入力して、インバータ・チェインで得られる最小位相差φｐｄを作り、この位相差φｐｄを１／４に細分化してなる５つのディジタル信号ＯＵＴ１〜ＯＵＴ５を生成することができ、しかも、貫通電流が流れることがなく、消費電力の低減化を図ることができる。
【００７７】
【発明の効果】
以上のように、本発明によれば、位相の異なる２つのディジタル信号を入力し、これら２つのディジタル信号の中間を補間し、これら２つのディジタル信号の位相差を細分化してなるディジタル信号を生成することができ、しかも、貫通電流が流れることがなく、消費電力の低減化を図ることができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態の位相補間回路とその周辺回路を示す回路図である。
【図２】本発明の第１実施形態の位相補間回路を構成する要素回路（駆動回路）の第１構成例を示す回路図である。
【図３】図１に示す回路の動作を示す波形図である。
【図４】図１に示す回路のシミュレーション結果を示す図である。
【図５】本発明の第１実施形態の位相補間回路を構成する要素回路（駆動回路）の第２構成例を示す回路図である。
【図６】本発明の第１実施形態の位相補間回路を構成する要素回路（駆動回路）の第３構成例を示す回路図である。
【図７】本発明の第２実施形態の位相補間回路とその周辺回路を示す回路図である。
【図８】図７に示す回路の動作を示す波形図である。
【図９】従来の位相補間回路の一例とその周辺回路を示す回路図である。
【図１０】図９に示す従来の位相補間回路を構成するインバータのうち、補間信号を生成するインバータの構成を示す回路図である。
【図１１】図９に示す回路の動作を示す波形図である。
【図１２】図９に示す回路のシミュレーション結果を示す図である。
【図１３】図９に示す従来の位相補間回路が有する問題点を説明するための図である。
【符号の説明】
ＩＮ１…入力ディジタル信号
１０…入力端子
１１…遅延回路
１４…従来の位相補間回路の一例
３０…入力端子
３１…遅延回路
３４…本発明の第１実施形態の位相補間回路
３５〜３７…本発明の第１実施形態の位相補間回路の要素回路（駆動回路）
４９…入力端子
５０…遅延回路
５３…本発明の第２実施形態の位相補間回路
５４〜５８…本発明の第２実施形態の位相補間回路の要素回路（駆動回路）
【図１】
2004129110.tif 000003
【図２】
2004129110.tif 000004
【図３】
2004129110.tif 000005
【図４】
2004129110.tif 000006
【図５】
2004129110.tif 000007
【図６】
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【図７】
2004129110.tif 000009
【図８】
2004129110.tif 000010
【図９】
2004129110.tif 000011
【図１０】
2004129110.tif 000012
【図１１】
2004129110.tif 000013
【図１２】
2004129110.tif 000014
【図１３】
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