(57)【要約】【課題】クロック発生回路を備えた半導体装置であって、出力インピーダンス調整の前後において、常時外部クロック信号と高速に同期したデータ伝送が可能な半導体装置を提供する。【解決手段】インピーダンス調整回路３０は、外部からのインピーダンス制御信号ｅｘｔ．ＩＭＰに基づいて内部インピーダンス調整信号ＩＭＰ＿ＵＤおよびインピーダンス調整エントリ信号ＩＭＰ＿ＥＮＴを生成する。データ処理回路３２は、内部インピーダンス調整信号ＩＭＰ＿ＵＤを内部クロック信号ＣＬＫに同期してデコードし、５ビットからなる出力バッファ駆動信号ＢＵＦＯＮ＜４：０＞を生成する。出力バッファ駆動信号ＢＵＦＯＮ＜４：０＞は、後段の出力回路１０とともにＤＬＬ回路２０内部の出力レプリカ回路２１に入力されると、出力インピーダンスの調整に追随して出力レプリカ回路のインピーダンスを調整する。【選択図】　　　　図１
2004145709.tif 000002
【特許請求の範囲】
【請求項１】
外部クロック信号に同期して動作する半導体装置であって、
前記外部クロック信号に同期した内部クロック信号を生成するクロック発生回路と、
前記内部クロック信号に応答して前記半導体装置の外部にデータ信号を出力する出力回路と、
前記出力回路の出力インピーダンスを調整するためのインピーダンス調整信号を生成するインピーダンス調整回路とを備え、
前記クロック発生回路は、前記内部クロック信号を前記出力回路におけるデータ信号出力動作の所要時間に相当する所要時間遅延するための模擬遅延回路を含み、
前記インピーダンス調整回路は、前記インピーダンス調整信号を前記出力回路に入力するとともに、前記模擬遅延回路に入力する、半導体装置。
【請求項２】
前記インピーダンス調整回路は、前記半導体装置の外部から入力されるインピーダンス制御信号に基づいて前記インピーダンス調整信号を生成する、請求項１に記載の半導体装置。
【請求項３】
前記出力回路および前記模擬遅延回路の各々は、第１および第２のレベルを有する前記データ信号を出力ノードに出力するための出力バッファを備え、
前記出力バッファは、前記第１のレベルに対応する電圧と前記出力ノードとの間に並列接続され、制御ノードを有する複数の第１のトランジスタと、
前記第２のレベルに対応する電圧と前記出力ノードとの間に並列接続され、制御ノードを有する複数の第２のトランジスタとを含み、
各前記複数の第１のトランジスタの制御ノードに前記インピーダンス調整信号を受けると、前記インピーダンス調整信号の電圧に応じて、前記複数の第１のトランジスタから所定数のトランジスタが選択されて、前記第１のレベルに対応する電圧と前記出力ノードとの間に電流経路を形成して前記第１のレベルのデータ信号を出力し、
各前記複数の第２のトランジスタの制御ノードに前記インピーダンス調整信号を受けると、前記インピーダンス調整信号の電圧に応じて、前記複数の第２のトランジスタから所定数のトランジスタが選択されて、前記第２のレベルに対応する電圧と前記出力ノードとの間に電流経路を形成して前記第２のレベルのデータ信号を出力する、請求項２に記載の半導体装置。
【請求項４】
電源投入後の初期設定期間において、前記半導体装置がデータ伝送を行なうときの動作モードを設定する信号の入力手段をさらに備え、
前記インピーダンス調整回路は、前記動作モード設定信号に基づいて前記インピーダンス調整信号を生成し、前記出力回路に入力するとともに前記模擬遅延回路に入力する、請求項１に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、外部クロック信号に同期してデータの出力を行なう半導体装置に関し、より特定的には、外部クロック信号に同期した内部クロック信号を発生するクロック発生回路を備える半導体装置に関する。
【０００２】
【従来の技術】
半導体装置におけるデータ伝送は、半導体装置内部の出力回路が伝送線路を駆動してデータを受端に伝えることにより実行される。ここで、半導体装置に一端が開放端である伝送線路を接続してデータ伝送を行なう場合を例として、その過渡現象について簡単に説明する。
【０００３】
まず、出力回路に接続される伝送線路は、理想的に５０Ωの特性インピーダンスを有し、一端が出力回路に接続され、他の一端が開放端（インピーダンスが無限大に相当）である。出力回路からのデータ信号は、接続端において、出力回路の出力インピーダンスと伝送線路の特性インピーダンスとの抵抗分割の比率に応じた電圧の信号波となって伝送線路を進行する。続いて、伝送線路の受端では、開放端であることから、信号波は全反射され、２倍の電圧の信号波が観察される。さらに、反射された信号波は、再び接続端に戻り、抵抗分割された反射波が受端へと進行する。
【０００４】
以上のデータ伝送の流れにおいて、出力回路の出力インピーダンスと伝送線路の特性インピーダンスとが整合している場合、すなわち、出力インピーダンスが特性インピーダンスに等しい場合は、接続端での信号の反射がなくなり、伝送線路における信号波の減衰を起こすことがない。
【０００５】
一方、出力インピーダンスと特性インピーダンスとの整合がとれていない場合では、例えば、出力インピーダンスが特性インピーダンスよりも低いときには、受端では、伝送線路の駆動能力が過剰となって、オーバーシュート／アンダーシュートを引き起こすこととなる。一方、出力インピーダンスが特性インピーダンスよりも高いときには、駆動能力が不足し、受端の電圧レベルは段階的に安定点に近づくこととなる。
【０００６】
このようにデータ伝送は出力インピーダンスに大きく依存していることから、従来のＬＳＩ（Ｌａｒｇｅ　Ｓｃａｌｅ　Ｉｎｔｅｇｒａｔｅｄ　ｃｉｒｃｕｉｔ）においては、インピーダンス整合についてさまざまな工夫がなされており、最近では、製造プロセス、使用温度、電源電圧などの使用環境の変化によるインピーダンスの変動を考慮したインピーダンス整合が可能なＬＳＩ等が提案されている（例えば、特許文献１参照）。
【０００７】
さらに、上記のインピーダンス整合においては、出力回路のプルアップとプルダウンとの間でも出力インピーダンスの整合がとれていることが必要とされる。これは、出力回路のプルアップ側およびプルダウン側で個々にインピーダンスが整合に近い状態であっても、相互に整合がとれていなければ、信号の立上りと立下りとの遷移時間に差が生じることとなり、データのやり取りに悪影響を及ぼすこととなるからである。
【０００８】
また、ＬＳＩにおけるデータ伝送においては、上記のインピーダンス整合に加えて、高速なデータ送受信が求められている。その手段としては、外部クロック信号に同期した内部クロック信号をクロック発生回路によって発生し、この内部クロック信号を用いて制御するのが一般的である。
【０００９】
しかしながら、この外部クロック信号に同期したデータ伝送において、外部クロック信号を一端ＬＳＩ内部に受け、それからデータをＬＳＩ外部に出力していたのでは、データ出力は、外部クロック信号に対して、同期しているものの遷移にずれが発生することとなり、出力されたデータがどのクロックの遷移に同期しているのかが受信側で判別できなくなるという問題が生じている。
【００１０】
そのため、近年では、ＬＳＩ内部に外部クロック信号に同期した内部クロック信号を発生させるためのＤＬＬ（Ｄｅｌａｙ　Ｌｏｃｋｅｄ　Ｌｏｏｐ）回路を設け、遷移の時間的位置を正確に外部クロック信号に揃えることにより、完全に外部クロック信号に同期した内部クロック信号によってデータ送受信を行なう方法が一般化されつつある。このＤＬＬ回路は、外部クロック信号を、内部で固定遅延および可変遅延を用いて遅延し、外部クロック信号よりも位相の進んだデータ出力用の内部クロック信号を生成する。
【００１１】
ＤＬＬ回路は、データ出力用の内部クロック信号の位相を、外部クロック信号をバッファ処理するクロック入力バッファと上記の出力回路に相当するデータ出力バッファとにおける遅延を考慮して調整することによって、外部クロック信号の位相とデータ出力の位相とを一致させる。そのために、ＤＬＬ回路内部には、これらのクロック入力バッファとデータ出力バッファの遅延を補償するための模擬遅延回路として、入力レプリカ回路および出力レプリカ回路が設けられる。
【００１２】
【特許文献１】
特開２００１−２１７７０５号公報（第５−１１頁、第５，７，８，１１図）
【００１３】
【発明が解決しようとする課題】
ここで、ＤＬＬ回路を備えた半導体装置においては、上記のインピーダンス整合を出力回路についてのみ行ない、出力レプリカ回路のインピーダンスについては調整を行なわないことすると、出力レプリカ回路は正確に出力回路の遅延を補償できず、外部クロック信号の位相とデータ出力の位相とは、一致していた状態から外れてしまうという不具合が生じうる。これによって、半導体装置における正確に外部クロック信号に同期したデータ伝送が妨げられることとなる。
【００１４】
それゆえ、この発明の目的は、クロック発生回路を備えた半導体装置であって、出力インピーダンス調整の前後において、常時外部クロック信号と高速に同期したデータ伝送が可能な半導体装置を提供することにある。
【００１５】
【課題を解決するための手段】
この発明に係る半導体装置に従えば、外部クロック信号に同期して動作する半導体装置であって、外部クロック信号に同期した内部クロック信号を生成するクロック発生回路と、内部クロック信号に応答して半導体装置の外部にデータ信号を出力する出力回路と、出力回路の出力インピーダンスを調整するためのインピーダンス調整信号を生成するインピーダンス調整回路とを備える。クロック発生回路は、内部クロック信号を出力回路におけるデータ信号出力動作の所要時間に相当する所要時間遅延するための模擬遅延回路を含む。インピーダンス調整回路は、インピーダンス調整信号を出力回路に入力するとともに、模擬遅延回路に入力する。
【００１６】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、図中同一符号は同一または相当部分を示す。
【００１７】
［実施の形態１］
図１は、この発明の実施の形態１に従う半導体装置における出力インピーダンスの調整に関する部分を抽出して概略的に示す図である。
【００１８】
図１に示す半導体装置は、ＬＳＩ１００内部に、図示しない内部回路から転送されたデータをバッファ処理して外部出力端子（図示せず）より出力する出力回路１０と、外部クロック信号ｅｘｔ．ＣＬＫに同期した出力用内部クロック信号ＤＬＬＣＬＫを生成するＤＬＬ回路２０と、出力インピーダンスの調整を行なうインピーダンス調整回路３０とを含む。
【００１９】
出力回路１０は、後述するように、電源電圧と出力ノードとの間に並列接続された５つのＰチャネルＭＯＳトランジスタと、接地電圧と出力ノードとの間に並列接続された５つのＮチャネルＭＯＳトランジスタとからなる出力バッファを備える。図示しない内部回路から転送されたデータＯＨ＿Ｆ，ＯＬ＿Ｆが入力されると、出力バッファにおいてバッファ処理し、データ出力信号ｅｘｔ．ＤＱＳとして外部出力端子（図示せず）からこれらのデータを出力する。データＯＨ＿Ｆ，ＯＬ＿Ｆは、Ｈ（論理ハイ）およびＬ（論理ロー）の２つの電位レベルを有する信号であり、データＯＨ＿Ｆ＝Ｈのときには、Ｈレベルのデータ出力信号ｅｘｔ．ＤＱＳが出力され、データＯＬ＿Ｆ＝Ｈのときには、Ｌレベルのデータ出力信号ｅｘｔ．ＤＱＳが出力される。
【００２０】
図２は、図１の半導体装置に搭載されるＤＬＬ回路２０の一例を概略的に示す図である。
【００２１】
ＤＬＬ回路２０は、図２に示すように、入力ノードには、外部クロック信号ｅｘｔ．ＣＬＫをバッファ処理して内部クロック信号ＣＬＫを生成する入力バッファ１１が接続され、出力ノードには、出力回路１０の内部にあって、データＯＨ＿Ｆ，ＯＬ＿Ｆをバッファ処理し、出力用内部クロック信号ＤＬＬＣＬＫに従ってデータ出力信号ｅｘｔ．ＤＱＳとして出力する出力バッファ１２が接続される。
【００２２】
ＤＬＬ回路２０は、入力バッファ１１からの内部クロック信号ＣＬＫを遅延して出力用内部クロック信号ＤＬＬＣＬＫを生成する可変遅延回路２３と、可変遅延回路２３からの出力用内部クロック信号ＤＬＬＣＬＫを所定の時間遅延する模擬遅延回路としての出力レプリカ回路２１および入力レプリカ回路２２と、入力レプリカ回路２２からのクロック信号と入力バッファ１１からの内部クロック信号ＣＬＫとの位相を比較する位相比較器２４とを含む。
【００２３】
出力レプリカ回路２１は、出力バッファ１２の遅延時間（Ｄｏ）と同じ遅延時間（Ｄｒｏ）を、出力用内部クロック信号ＤＬＬＣＬＫに対して与える。入力レプリカ回路２２は、入力バッファ１１の遅延時間（Ｄｉ）と同じ遅延時間（Ｄｒｉ）を出力用内部クロック信号ＤＬＬＣＬＫに対して与える。
【００２４】
また、位相比較器２４は、入力レプリカ回路２２からの出力用内部クロック信号ＤＬＬＣＬＫと、入力バッファ１１からの内部クロック信号ＣＬＫとの位相を比較し、その位相差に応じた比較結果信号を出力する。
【００２５】
さらに、可変遅延回路２３において、この位相比較結果信号に応じて遅延量を調整することにより、外部クロック信号の位相とデータ出力の位相とを一致させることができる。
【００２６】
再び、図１を参照して、インピーダンス調整回路３０は、ＬＳＩ１００外部から入力されたインピーダンス制御信号ｅｘｔ．ＩＭＰに基づいて、内部インピーダンス調整信号ＩＭＰ＿ＵＤおよびインピーダンス調整エントリ信号ＩＭＰ＿ＥＮＴを生成する入力回路３１と、内部インピーダンス制御信号ＩＭＰ＿ＵＤを内部クロック信号ＣＬＫに同期してデコードし、５ビットからなる出力バッファを駆動する信号ＢＵＦＯＮ＜４：０＞を生成するデータ処理回路３２とを含む。
【００２７】
ここで、外部インピーダンス制御信号ｅｘｔ．ＩＭＰとは、ＬＳＩ１００の外部出力端子（図示せず）において出力インピーダンスをモニタしているユーザが入力する信号であり、出力インピーダンスの増減を制御する信号である。具体的には、出力インピーダンスが図示しない伝送線路の特性インピーダンスよりも低いときには、出力インピーダンスを増加させるべく高い電圧レベルを示し、出力インピーダンスが特性インピーダンスよりも高いときには、出力インピーダンスを低下させるべく低い電圧レベルを示す。
【００２８】
また、出力バッファ駆動信号ＢＵＦＯＮ＜４：０＞は、ＨレベルおよびＬレベルに相当する２つの電位状態を有する信号であり、出力バッファを構成する５つのトランジスタの対応するゲートにそれぞれ入力されると、その電位状態に応じてトランジスタの有効／無効を設定する。例えば、ｎビット目（ｎは０以上４以下の整数）の出力バッファ駆動信号ＢＵＦＯＮ＜ｎ＞がＨレベルに活性化されたときには、ｎ番目のトランジスタがオンされて、電流駆動状態に設定される。一方、出力バッファ制御信号ＢＵＦＯＮ＜ｎ＞がＬレベルに非活性化されたときは、ｎ番目のトランジスタはオフされて、電流を駆動しない。
【００２９】
なお、データ処理回路３２において、内部インピーダンス調整信号ＩＭＰ＿ＵＤを５ビットの出力バッファ駆動信号ＢＵＦＯＮ＜４：０＞にデコードするのは、出力回路１０を構成する電流駆動用のトランジスタの数（本実施の形態では５つ）に対応させたことによる。したがって、デコードするビット数は、出力回路１０を構成するトランジスタの数に設定すればよく、本実施の形態に限定されない。
【００３０】
以上の構成において、データ処理回路３２で生成された出力バッファ駆動信号ＢＵＦＯＮ＜４：０＞は、後段の出力回路１０とともにＤＬＬ回路２０内部の出力レプリカ回路２１に入力されると、出力インピーダンスの調整に追随して出力レプリカ回路２１のインピーダンスを調整する。以降に、このインピーダンス調整回路３０の具体的な構成および動作について詳細に説明する。
【００３１】
図３は、図１のインピーダンス調整回路３０における入力回路３１の一例を示す図である。
【００３２】
図３を参照して、入力回路３１は、外部電源ノードＶＣＣにソースが接続されたＰチャネルトランジスタ３３，３４を負荷として、ゲートに外部インピーダンス制御信号ｅｘｔ．ＩＭＰを受けるＮチャネルトランジスタ３６およびゲートに基準電圧ＶＲＥＦを受けるＮチャネルトランジスタ３５とからなるカレントミラー差動アンプである。
【００３３】
Ｐチャネルトランジスタ３３，３４は、Ｐチャネルトランジスタ３４のゲートがＰチャネルトランジスタ３３のゲートおよびドレインに接続されており、カレントミラー回路を構成する。
【００３４】
Ｎチャネルトランジスタ３５，３６のドレインはそれぞれＰチャネルトランジスタ３３，３４のドレインに接続され、ソースは接地レベルに接続される。
【００３５】
Ｎチャネルトランジスタ３５のドレインはＰチャネルトランジスタ３３のドレインおよびゲートとＰチャネルトランジスタ３４のゲートに接続され、ソースは接地電圧レベルに接続される。
【００３６】
差動アンプの出力ノードであるＮチャネルトランジスタ３６のドレインは、インバータ３７の入力ノードに接続される。インバータ３７の出力ノードは、図示しないが、図１のデータ処理回路３２の入力ノードに接続されており、差動アンプからの出力信号の論理レベルを反転した信号を内部インピーダンス調整信号ＩＭＰ＿ＵＤとしてデータ処理回路３２に出力する。
【００３７】
この構成において、外部インピーダンス制御信号ｅｘｔ．ＩＭＰの電圧が基準電圧ＶＲＥＦよりも高いときには、差動アンプの出力ノードの電圧は、論理レベルがＬレベルに相当する電圧となり、内部インピーダンス調整信号ＩＭＰ＿ＵＤの論理レベルはＨレベルとなる。
【００３８】
一方、外部インピーダンス制御信号ｅｘｔ．ＩＭＰの電圧が基準電圧ＶＲＥＦよりも低いときには、差動アンプの出力ノードの電圧は、論理レベルがＨレベルに相当する電圧となり、内部インピーダンス調整信号ＩＭＰ＿ＵＤの論理レベルはＬレベルとなる。
【００３９】
外部インピーダンス制御信号ｅｘｔ．ＩＭＰの電圧レベルは、出力インピーダンスの増減に対応していることから、結果として、出力インピーダンスを増加させたいときには、Ｈレベルの内部インピーダンス制御信号ＩＭＰ＿ＵＤが生成され、出力インピーダンスを減少させたいときには、Ｌレベルの内部インピーダンス制御信号ＩＭＰ＿ＵＤが生成されることとなる。
【００４０】
このとき入力回路３１では、同時に、外部インピーダンス制御信号ｅｘｔ．ＩＭＰが入力されたことに応じて活性化され（ＬからＨへ）、インピーダンス調整モードにエントリするためのインピーダンス調整エントリ信号ＩＭＰ＿ＥＮＴが生成され、同じくデータ処理回路３２に転送される。
【００４１】
図４は、図１のインピーダンス調整回路３０におけるデータ処理回路３２の一例を示す図である。
【００４２】
図４を参照して、データ処理回路３２は、内部インピーダンス調整信号ＩＭＰ＿ＵＤを内部クロック信号ＣＬＫに同期させるためのラッチ回路３８と、内部インピーダンス調整信号ＩＭＰ＿ＵＤから後段のシフトレジスタ４０のデコード動作を制御する信号ＳＲ＿ＩＮＣ，ＳＲ＿ＤＥＣの生成部３９と、シフトレジスタ制御信号ＳＲ＿ＩＮＣ，ＳＲ＿ＤＥＣに基づいて出力バッファ駆動信号ＢＵＦＯＮを生成するシフトレジスタ４０とを含む。
【００４３】
ここで、シフトレジスタ制御信号ＳＲ＿ＩＮＣ，ＳＲ＿ＤＥＣは、内部インピーダンス調整信号ＩＭＰ＿ＵＤとインピーダンス調整エントリ信号ＩＭＰ＿ＥＮＴとから生成される信号である。後に詳述するように、シフトレジスタ制御信号ＳＲ＿ＩＮＣは、シフトレジスタ４０においてデコードされて、出力バッファ駆動信号ＢＵＦＯＮ＜４：０＞の値をインクリメントする。一方、シフトレジスタ制御信号ＳＲ＿ＤＥＣは出力バッファ駆動信号ＢＵＦＯＮ＜４：０＞の値をデクリメントする。
【００４４】
図５は、図４のラッチ回路３８の一例を示す図である。
図５を参照して、ラッチ回路３８は、スリーステートバッファ４５と、インバータ４６，４７，４８，４９とを含む。
【００４５】
スリーステートバッファ４５は、制御入力端子に内部クロック信号ＣＬＫを受け、内部クロック信号ＣＬＫが能動状態のときには、バッファ動作を行ない、非能動状態のときには、出力はハイインピーダンス状態となって内部と切り離された状態となる。
【００４６】
したがって、スリーステートバッファ４５に入力された内部インピーダンス制御信号ＩＭＰ＿ＵＤは、内部クロック信号ＣＬＫの能動状態においてバッファ処理されると、続いて、後段のインバータ４７，４８にてラッチされて、最後段のインバータ４９の出力ノードから入力時の論理レベルと同じ論理レベルにて出力される。
【００４７】
すなわち、内部インピーダンス制御信号ＩＭＰ＿ＵＤは、図５のラッチ回路３８を経由することにより、内部クロック信号ＣＬＫに同期した信号となる。
【００４８】
再び、図４のデータ処理回路３２を参照して、ラッチ回路３８を経由して内部クロック信号ＣＬＫに同期した内部インピーダンス制御信号ＩＭＰ＿ＵＤは、シフトレジスタ制御信号生成部３９の２入力ＡＮＤ回路４２，４３のそれぞれの第１の入力ノードに入力される。このとき、２入力ＡＮＤ回路４２への入力については、インバータ４１を介することにより論理レベルが反転されて入力される。
【００４９】
また、インピーダンス調整エントリ信号ＩＭＰ＿ＥＮＴは、２入力ＡＮＤ回路４４の第１の入力ノードに入力される。２入力ＡＮＤ回路４４の第２の入力ノードには、内部クロック信号ＣＬＫが入力される。これにより、インピーダンス調整エントリ信号ＩＭＰ＿ＥＮＴは、内部クロック信号ＣＬＫに同期した信号となり、後段の２入力ＡＮＤ回路４２，４３の第２の入力ノードに入力される。
【００５０】
２入力ＡＮＤ回路４２，４３においては、第２の入力のノードにＨレベルのインピーダンス調整エントリ信号ＩＭＰ＿ＥＮＴが入力されたことを受けて、出力ノードには、第１の入力ノードに入力された内部インピーダンス制御信号ＩＭＰ＿ＵＤがそのまま論理レベルで出力される。このときの２入力ＡＮＤ回路４２の出力信号は、先に述べたシフトレジスタ制御信号ＳＲ＿ＩＮＣを形成し、２入力ＡＮＤ回路４３の出力信号は、シフトレジスタ制御信号ＳＲ＿ＤＥＣを形成する。すなわち、内部インピーダンス制御信号ＩＭＰ＿ＵＤがＨレベルのとき（＝出力インピーダンスを増加させたいとき）は、Ｈレベルのシフトレジスタ制御信号ＳＲ＿ＤＥＣが生成され、内部インピーダンス調整信号ＩＭＰ＿ＵＤがＬレベルのとき（＝出力インピーダンスを減少させたいとき）は、Ｈレベルのシフトレジスタ制御信号ＳＲ＿ＩＮＣが生成される。さらに、これらのシフトレジスタ制御信号は、後段のシフトレジスタ４０に入力される。
【００５１】
図６は、図４のシフトレジスタ４０の一例を示す図である。
図６を参照して、シフトレジスタ４０は、デコーダ（図６（ａ））、合成回路（図６（ｂ））およびＤフリップフロップ群（図６（ｃ））から構成される。
【００５２】
図６（ａ）を参照して、デコーダは、３入力ＡＮＤ回路５１〜５７と２入力ＡＮＤ回路５８とを含む。３入力ＡＮＤ回路５１〜５４の第１の入力ノードには、シフトレジスタ制御信号ＳＲ＿ＩＮＣが入力され、３入力ＡＮＤ回路５５〜５７および２入力ＡＮＤ回路５８の第１の入力ノードには、シフトレジスタ制御信号ＳＲ＿ＤＥＣが入力される。
【００５３】
３入力ＡＮＤ回路５１〜５４の第２の入力ノードには、出力バッファ駆動信号ＢＵＦＯＮ＜０＞〜ＢＵＦＯＮ＜３＞がそれぞれ入力され、第３の入力ノードには、出力バッファ駆動信号に相補の信号ＺＢＵＦＯＮ＜１＞〜ＺＢＵＦＯＮ＜４＞がそれぞれ入力される。例えば、３入力ＡＮＤ回路５１には、第２の入力ノードに０ビット目の出力バッファ駆動信号ＢＵＦＯＮ＜０＞が入力され、第３の入力ノードに１ビット目の出力バッファ駆動信号に相補の信号ＺＢＵＦＯＮ＜１＞が入力される。
【００５４】
３入力ＡＮＤ回路５５〜５７の第２の入力ノードには、出力バッファ駆動信号ＢＵＦＯＮ＜１＞〜ＢＵＦＯＮ＜３＞がそれぞれ入力され、第３の入力ノードには、出力バッファ駆動信号に相補の信号ＺＢＵＦＯＮ＜２＞〜ＺＢＵＦＯＮ＜４＞が入力される。例えば、３入力ＡＮＤ回路５５は、第２の入力ノードに１ビット目のＢＵＦＯＮ＜１＞が入力され、第３の入力ノードに２ビット目のＺＢＵＦＯＮ＜２＞が入力される。
【００５５】
２入力ＡＮＤ回路５８は、第２の入力ノードに４ビット目のＢＵＦＯＮ＜４＞が入力される。
【００５６】
したがって、３入力ＡＮＤ回路５１〜５７および２入力ＡＮＤ回路５８の各出力ノードには、これらの入力信号の論理積の演算結果が出力される。３入力ＡＮＤ回路５１〜５４は、インクリメント信号Ｉ＜４：１＞（＝Ｉ＜１＞〜Ｉ＜４＞）を出力し、３入力ＡＮＤ回路５５〜５７および２入力ＡＮＤ回路５８は、デクリメント信号Ｄ＜４：１＞（＝Ｄ＜１＞〜＜４＞）を出力する。
【００５７】
例えば、このインクリメント信号Ｉ＜４：１＞のうち、ｎビット目（ｎは１以上４以下の自然数）の信号Ｉ＜ｎ＞は、（ｎ−１）ビット目の出力バッファ駆動信号ＢＵＦＯＮ＜ｎ−１＞と、ｎビット目の出力バッファ駆動信号に相補の信号ＺＢＵＦＯＮ＜ｎ＞と、シフトレジスタ制御信号ＳＲ＿ＩＮＣとのいずれもがともにＨレベルであるときにＨレベルとなる。
【００５８】
ここで、上記の（ｎ−１）ビット目の出力バッファ駆動信号ＢＵＦＯＮ＜ｎ−１＞と、ｎビット目の出力バッファ駆動信号に相補の信号ＺＢＵＦＯＮ＜ｎ＞と、シフトレジスタ制御信号ＳＲ＿ＩＮＣとのいずれもがともにＨレベルであるときとは、出力バッファにおいて、（ｎ−１）番目のトランジスタがオンされ、かつｎ番目のトランジスタがオフされている状態にあって、出力インピーダンスを減少させたい場合に該当する。したがって、この場合は、後述するように、図６（ｃ）のＤフリップフロップにおいて、インクリメント信号Ｉ＜ｎ＞がＨレベルとなったことに応答して、ｎビット目の出力バッファ制御信号ＢＵＦＯＮ＜ｎ＞がＬレベルからＨレベルに遷移し、対応するｎ番目のトランジスタをオン状態に駆動する。これにより、出力バッファにおいて電流を駆動するトランジスタの総数が増加することから、出力インピーダンスは減少されることとなる。
【００５９】
同様にして、ｎビット目のデクリメント信号Ｄ＜ｎ＞は、ｎビット目の出力バッファ駆動信号ＢＵＦＯＮ＜ｎ＞と、（ｎ＋１）ビット目の出力バッファ駆動信号に相補の信号ＺＢＵＦＯＮ＜ｎ＋１＞と、シフトレジスタ制御信号ＳＲ＿ＤＥＣとのいずれもがＨレベルのときにＨレベルとなる。このことは、出力バッファのｎ番目のトランジスタがオンされ、かつ、（ｎ＋１）番目のトランジスタがオフされている状態にあって、出力インピーダンスを増加させたいときに該当する。したがって、この場合は、デクリメント信号Ｄ＜ｎ＞がＨレベルとなったことに応答して、ｎビット目の出力バッファ駆動信号ＢＵＦＯＮ＜ｎ＞がＨレベルからＬレベルに遷移し、対応するｎ番目のトランジスタをオフ状態に設定する。これにより、出力バッファにおいて電流を駆動するトランジスタの総数が減少することから、出力インピーダンスは増加されることとなる。
【００６０】
続いて、デコードされたインクリメント信号Ｉ＜４：１＞およびデクリメント信号Ｄ＜４：０＞は、図６（ｂ）の合成回路に入力される。
【００６１】
図６（ｂ）を参照して、合成回路は、並列する４つの２入力ＯＲ回路６０〜６３を含み、第１および第２の入力ノードには、インクリメント信号Ｉ＜４：１＞およびデクリメント信号Ｄ＜４：１＞がそれぞれ入力される。２入力ＯＲ回路６０〜６３は、２信号の論理和を計算し、演算結果としてコントロール信号Ｃ＜４：１＞（＝Ｃ＜１＞〜Ｃ＜４＞）を出力する。
【００６２】
なお、０ビット目のコントロール信号Ｃ＜０＞は、接地電圧レベルに設定されるが、これは、Ｃ＜０＞が実質的にデコード動作に有効でないことを意味する。
【００６３】
同図において、コントロールＣ＜４：１＞は、それぞれインクリメント／デクリメント信号Ｕ＜４：１＞／Ｄ＜４：１＞のいずれかがＨレベルのときにＨレベルとなる信号である。さらに、コントロール信号Ｃ＜４：０＞は、後段の図６（ｃ）のＤフリップフロップ群に入力される。なお、Ｄフリップフロップ群では、Ｈレベルとなったコントロール信号Ｃ＜ｎ＞に応答して、対応する出力バッファ駆動信号ＢＵＦＯＮ＜ｎ＞の論理レベルが反転される。これにより、シフトレジスタ４０のＤフリップフロップ群から出力されるＢＵＦＯＮ＜４：０＞は、インクリメント／デクリメントされる。
【００６４】
図６（ｃ）を参照して、Ｄフリップフロップ群は、並列入出力構成のＤフリップフロップ７０〜７４を含む。
【００６５】
Ｄフリップフロップ７０〜７４の各々のデータ端子Ｄには、出力バッファ駆動信号に相補の信号ＺＢＵＦＯＮ＜４：０＞が入力され、各々のクロック端子Ｃには、図６（ｂ）の合成回路からのコントロール信号Ｃ＜４：０＞が入力される。
【００６６】
また、Ｄフリップフロップ７０〜７４には、シフトレジスタ４０を初期化するためのリセット信号ＺＲがそれぞれ入力される。リセット信号ＺＲは、電源投入時などの初期化が必要な場合にＬレベルとなって、シフトレジスタ４０の値を初期化する。
【００６７】
これらの入力に応答して、Ｄフリップフロップ７０〜７４の出力端子Ｏ，ＺＯからは、出力バッファ駆動信号ＢＵＦＯＮ＜４：０＞およびこれと相補の信号ＺＢＵＦＯＮ＜４：０＞が、コントロール信号Ｃ＜４：０＞の活性化のタイミングで出力する。
【００６８】
図７は、図６（ｃ）のＤフリップフロップ群を構成するＤフリップフロップ７０〜７４の具体的な構成例を示す図である。これらはすべて同一の構成であることから、Ｄフリップフロップ７０の構成を代表的に説明する。
【００６９】
図７を参照して、Ｄフリップフロップ７０は、図６（ｂ）の合成回路で生成されたコントロール信号Ｃ＜０＞をクロックとして、クロックの立下りのときに動作するネガティブエッジトリガ形のフリップフロップ７０ａと、クロックの立上りのときに動作するポジティブエッジトリガ形のフリップフロップ７０ｂとが直列接続された構成である。
【００７０】
前段のフリップフロップ７０ａは、出力バッファ駆動信号に相補の信号ＺＢＵＦＯＮ＜０＞が第１のデータ端子Ｄに入力されるとともに、インバータ７６を介して第２のデータ入力端子Ｄに入力される。また、クロック端子Ｃには、コントロール信号Ｃ＜０＞が、インバータ７５を介して入力される。
【００７１】
さらに、後段のフリップフロップ７０ｂは、データ入力端子に前段のフリップフロップ７０ａの出力信号を受けるとともに、クロック端子Ｃには、コントロール信号Ｃ＜０＞を受ける。また、フリップフロップ７０ｂには、リセット信号ＺＲが入力される。
【００７２】
以上の構成からなるＤフリップフロップ７０において、出力バッファ駆動信号に相補の信号ＺＢＵＦＯＮ＜０＞は、フリップフロップ７０ａにおいて、コントロール信号Ｃ＜０＞がＨレベルからＬレベルに立下るタイミングで取込まれて、後段のフリップフロップ７０ｂにシフトされる。さらに、フリップフロップ７０ｂにおいて、コントロール信号Ｃ＜０＞がＬからＨに立上るタイミングで取込まれて、出力端子Ｏから出力される。出力端子Ｏの出力信号は、新たに出力バッファ制御信号ＢＵＦＯＮ＜０＞を形成する。一方、出力端子ＺＯの出力信号は、新たに出力バッファ制御信号ＢＵＦＯＮ＜０＞に相補の信号ＺＢＵＦＯＮ＜０＞を形成する。
【００７３】
すなわち、インクリメント信号Ｉおよびデクリメント信号Ｄのいずれかが活性化されると、コントロール信号Ｃが活性化し、コントロール信号Ｃの活性化と同じタイミングで、Ｄフリップフロップの出力端子Ｏからは、出力バッファ駆動信号ＢＵＦＯＮが、論理レベルが反転されて出力されることとなる。これにより、シフトレジスタ４０の出力する出力バッファ駆動信号ＢＵＦＯＮ＜４：０＞の値は、シフトレジスタ制御信号ＳＲ＿ＩＮＣ，ＳＲ＿ＤＥＣの活性化のタイミングにおいて、それぞれインクリメント／デクリメントされ、後段の出力回路１０に転送される。
【００７４】
なお、出力バッファ駆動信号ＢＵＦＯＮ＜４：０＞とこれに相補の信号ＺＢＵＦＯＮ＜４：０＞とは、再び図６（ａ）のデコーダに入力され、次のシフトレジスタ制御信号の活性化のタイミングにおいて参照される。
【００７５】
図８は、図１の出力回路１０の一例を示す図である。
図８を参照して、出力回路１０は、電源電圧と出力ノードＯＵＴとの間に接続されるＰチャネルトランジスタＰ０〜Ｐ４と、出力ノードＯＵＴと接地電圧との間に接続されるＮチャネルトランジスタＮ０〜Ｎ４とを含む。
【００７６】
ＰチャネルトランジスタＰ０〜Ｐ４の制御ノードであるゲートには、対応するＰチャネルトランジスタを駆動する信号ＺＯＨ＜４：０＞（＝ＺＯＨ＜０＞〜ＺＯＨ＜４＞）が入力される。ＰチャネルトランジスタＰ０〜Ｐ４は、対応するトランジスタ駆動信号ＺＯＨ＜４：０＞の論理レベルがＬとなったことに応答してオンして、出力ノードと電源電圧との間に電流経路を形成し、データ出力信号ｅｘｔ．ＤＱＳを電源電圧レベルにプルアップする。
【００７７】
ＮチャネルトランジスタＮ０〜Ｎ４の制御ノードであるゲートには、対応するＮチャネルトランジスタを駆動する信号ＯＬ＜４：０＞（＝ＯＬ＜０＞〜ＯＬ＜４＞）が入力される。ＮチャネルトランジスタＮ０〜Ｎ４は、対応するトランジスタ駆動信号ＯＬ＜４：０＞の論理レベルがＨとなったことに応答してオンして、出力ノードと接地電圧との間に電流経路を形成し、データ出力信号ｅｘｔ．ＤＱＳを接地電圧レベルにプルダウンする。
【００７８】
ここで、トランジスタ駆動信号ＺＯＨ＜４：０＞は、図８に示す２入力ＮＡＮＤ回路１３において、データ信号ＯＨ＿Ｆと、出力バッファ駆動信号ＢＵＦＯＮ＜４：０＞との演算結果として出力される信号である。したがって、トランジスタ駆動信号ＺＯＨは、Ｈデータ出力時（データＯＨ＿Ｆ＝Ｈ）において、出力バッファ駆動信号ＢＵＦＯＮ＜４：０＞の論理レベルが反転された信号となる。
【００７９】
一方、トランジスタ駆動信号ＯＬ＜４：０＞は、２入力ＡＮＤ回路１４において、データ信号ＯＬ＿Ｆと、出力バッファ制御信号ＢＵＦＯＮ＜４：０＞との演算結果として出力される信号である。したがって、トランジスタ駆動信号ＯＬ＜４：０＞は、Ｌデータ出力時（データＯＬ＿Ｆ＝Ｈ）において、出力バッファ制御信号ＢＵＦＯＮ＜４：０＞の論理レベルに一致した信号となる。
【００８０】
図８の構成の出力回路１０において、出力インピーダンスは、これらのトランジスタ駆動信号ＺＯＨ，ＯＬによって以下のように調整される。
【００８１】
まず、Ｈレベルのデータ出力信号ｅｘｔ．ＤＱＳを出力するにあたっては、ＰチャネルトランジスタＰ０〜Ｐ４のゲートにはそれぞれトランジスタ駆動信号ＺＯＨ＜０＞〜ＺＯＨ＜４＞が入力される。
【００８２】
トランジスタ駆動信号ＺＯＨ＜ｎ＞は、出力バッファ駆動信号ＢＵＦＯＮ＜ｎ＞の論理レベルが反転された信号であることから、出力バッファ駆動信号ＢＵＦＯＮ＜ｎ＞がＨレベルのときには、ＺＯＨ＜ｎ＞はＬレベルとなり、対応するＰチャネルトランジスタＰｎは、オンされる。
【００８３】
一方、出力バッファ駆動信号ＢＵＦＯＮ＜ｎ＞がＬレベルのときには、ＺＯＨ＜ｎ＞はＨレベルとなり、ＰチャネルトランジスタＰｎはオフされる。
【００８４】
このように、ＰチャネルトランジスタＰ０〜Ｐ４のそれぞれは、対応する出力バッファ駆動信号ＢＵＦＯＮ＜４：０＞のＨ／Ｌの論理レベルに対応してオン／オフされることとなる。
【００８５】
同様に、Ｌレベルの外部データを出力するにあたっては、ＮチャネルトランジスタＮ０〜Ｎ４のゲートにはそれぞれトランジスタ駆動信号ＯＬ＜０＞〜ＯＬ＜４＞が入力される。
【００８６】
トランジスタ駆動信号ＯＬ＜ｎ＞は、出力バッファ駆動信号ＢＵＦＯＮ＜ｎ＞と同じ論理レベルの信号であることから、出力バッファ駆動信号ＢＵＦＯＮ＜ｎ＞がＨレベルのときには、ＯＬ＜ｎ＞はＨレベルとなり、対応するＮチャネルトランジスタＮｎは、オンされる。
【００８７】
一方、出力バッファ駆動信号ＢＵＦＯＮ＜ｎ＞がＬレベルのときには、ＯＬ＜ｎ＞はＬレベルとなり、ＮチャネルトランジスタＮｎはオフされる。
【００８８】
このように、ＮチャネルトランジスタＮ０〜Ｎ４のそれぞれは、対応する出力バッファ駆動信号ＢＵＦＯＮ＜４：０＞のＨ／Ｌの論理レベルに対応してオン／オフされることとなる。
【００８９】
ここで、出力バッファ駆動信号ＢＵＦＯＮ＜４：０＞は、先述した図１のデータ処理回路３２におけるシフトレジスタ４０の出力信号であり、シフトレジスタ制御信号ＳＲ＿ＩＮＣが活性化（Ｈレベル）されたことに応じてインクリメントされると、”０”であったｎビット目のＢＵＦＯＮ＜ｎ＞は”１”に遷移する。この”１”となったＢＵＦＯＮ＜ｎ＞によって対応するｎ番目のＰチャネルトランジスタＰｎまたはＮチャネルトランジスタＮｎがオンされると、結果として、出力回路１０において電流を駆動するトランジスタの数は増加することとなり、出力インピーダンスが低減される。
【００９０】
一方、シフトレジスタ制御信号ＳＲＤＥＣが活性化（Ｈレベル）されたことに応じて出力バッファ駆動信号ＢＵＦＯＮ＜４：０＞がデクリメントされると、”１”であったｎビット目のＢＵＦＯＮ＜ｎ＞は”０”に遷移する。この”０”となったＢＵＦＯＮ＜ｎ＞によって対応するｎ番目のＰチャネルトランジスタＰｎまたはＮチャネルトランジスタＮｎがオフされると、電流駆動トランジスタの数は減少することととなり、出力インピーダンスが増加される。
【００９１】
図９は、図１の出力レプリカ回路２１の一例を示す図である。
図９を参照して、出力レプリカ回路２１は、出力バッファの遅延を補償するという本来の目的から、その基本的な構成は図８の出力回路１０と同じである。
【００９２】
出力レプリカ回路２１は、電源電圧と出力ノードＯＵＴとの間に接続されるＰチャネルトランジスタＲＰ０〜ＲＰ４と、出力ノードＯＵＴと接地電圧との間に接続されるＮチャネルトランジスタＲＮ０〜ＲＮ４とを含む。ＰチャネルトランジスタＲＰ０〜ＲＰ４の各ゲートには、レプリカ駆動信号ＺＩＮＶ＜４：０＞が入力される。また、ＮチャネルトランジスタＲＮ０〜ＲＮ４の各ゲートには、レプリカ駆動信号ＩＮＶ＜４：０＞が入力される。
【００９３】
レプリカ駆動信号ＺＩＮＶ，ＩＮＶは、図９の上部に示す並列接続された２入力ＡＮＤ回路１５および２入力ＮＡＮＤ回路１６のそれぞれにおいて、出力バッファ駆動信号ＢＵＦＯＮ＜４：０＞と出力用内部クロック信号ＤＬＬＣＬＫとの演算結果として出力される信号である。したがって、レプリカ駆動信号ＩＮＶ＜４：０＞，ＺＩＮＶ＜４：０＞は、出力用内部クロック信号ＤＬＬＣＬＫに同期し、互いに相補の論理レベルを示す信号となる。
【００９４】
すなわち、レプリカ駆動信号ＺＩＮＶ＜４：０＞は、出力バッファ駆動信号ＢＵＦＯＮ＜４：０＞の論理レベルが反転された信号であることから、出力バッファ駆動信号ＢＵＦＯＮ＜ｎ＞が”１”のときに対応するＰチャネルトランジスタＰｎはオンされ、ＢＵＦＯＮ＜ｎ＞が”０”のときに対応するＰチャネルトランジスタＰｎはオフされる。
【００９５】
一方、レプリカ駆動信号ＩＮＶ＜４：０＞は、出力バッファ駆動信号ＢＵＦＯＮ＜４：０＞と同じ論理レベルの信号であることから、ＢＵＦＯＮ＜ｎ＞が”１”のときに対応するＮチャネルトランジスタＮｎがオンされ、ＢＵＦＯＮ＜ｎ＞が”０”のときに対応するＮチャネルトランジスタＮｎはオフされる。
【００９６】
以上の構成の出力レプリカ回路２１において、出力バッファ駆動信号ＢＵＦＯＮ＜４：０＞は、図８の出力回路１０に入力されるのに並行して入力されると、出力回路１０のインピーダンスの調整に追随して出力レプリカ回路２１のインピーダンスを調整する。
【００９７】
図１０は、この発明の実施の形態１に従う半導体装置における出力インピーダンスの調整を説明するためのタイミングチャートである。
【００９８】
図１０を参照して、半導体装置は、初期設定時おいて、リセット信号ＺＲがＬレベルに活性化されたことに応答してリセット動作が行なう。同図に示すように、初期設定時において出力バッファ駆動信号ＢＵＦＯＮ＜４：０＞は（１１１１１）に設定されていることから、図８の出力回路１０のＰチャネルトランジスタＰ０〜Ｐ４およびＮチャネルトランジスタＮ０〜Ｎ４はすべてオンされ、電流駆動が可能な状態にある。また、図９の出力レプリカ回路２１においても、出力バッファ駆動信号ＢＵＦＯＮ＜４：０＞を受けて、ＰチャネルトランジスタＲＰ０〜ＲＰ４およびＮチャネルトランジスタＲＮ０〜ＲＮ４は、すべてオンされている。
【００９９】
続いて、初期設定が完了すると（リセット信号ＺＲがＬからＨに遷移）、半導体装置のユーザは、図１のＬＳＩ１００の外部出力端子において出力インピーダンスをモニタし、インピーダンス調整回路３０に外部インピーダンス制御信号ｅｘｔ．ＩＭＰを入力する。入力された外部インピーダンス制御信号ｅｘｔ．ＩＭＰは、インピーダンス調整回路３０内部の入力回路３１において、内部インピーダンス調整信号ＩＭＰ＿ＵＤに変換されるとともに、インピーダンス調整モードエントリ信号ＩＭＰ＿ＥＮＴを活性化する。
【０１００】
ここで、図１０に示すように、出力回路１０のトランジスタがすべて駆動状態に設定されていることに対応して、モニタされる出力インピーダンスは特性インピーダンスよりも低いとする。この場合、インピーダンス調整回路３０では、高い電圧レベルの外部インピーダンス制御信号ｅｘｔ．ＩＭＰが入力されたことに応答して、内部インピーダンス調整信号ＩＭＰ＿ＵＤはＨレベルに活性化される。
【０１０１】
活性化されたインピーダンス調整エントリ信号ＩＭＰ＿ＥＮＴおよび内部インピーダンス調整信号ＩＭＰ＿ＵＤは、続いて、図４のデータ処理回路３２に入力されると、ラッチ回路３８およびシフトレジスタ制御信号生成部３９により、内部クロック信号ＣＬＫに同期して活性化するシフトレジスタ制御信号ＳＲ＿ＤＥＣに変換され、シフトレジスタ４０に入力される。
【０１０２】
シフトレジスタ４０に入力されたシフトレジスタ制御信号ＳＲ＿ＤＥＣは、最初にデコーダにおいてデコードされる。今、ＢＵＦＯＮ＜４：０＞のすべてが“１”であり、ＳＲ＿ＤＥＣがＨレベルであることから、デクリメント信号Ｄ＜４＞のみがＨとなる。これに応じて合成部では、コントロール信号Ｃ＜０＞〜Ｃ＜３＞がＬとなり、コントロール信号Ｃ＜４＞のみがＨとなる。
【０１０３】
続いて、このコントロール信号Ｃ＜４：０＞がＤフリップフロップ群に入力されると、ＨレベルのＣ＜４＞に応答して、Ｄフリップフロップ７４からは、論理レベルが“０”に反転された出力バッファ駆動信号ＢＵＦＯＮ＜４＞が出力される。出力バッファ駆動信号ＢＵＦＯＮ＜３：０＞については、論理レベルは反転せず、“１”に保持される。
【０１０４】
したがって、図１０に示すように、ＢＵＦＯＮ＜４：０＞は、（１１１１１）から（０１１１１）へと遷移する。これにより、出力回路１０の駆動するトランジスタの数は５つから４つに減少し、出力インピーダンスは増加する。
【０１０５】
同様にして、内部インピーダンス調整信号ＩＭＰ＿ＵＤがＨレベルである期間は、活性化されたシフトレジスタ制御信号ＳＲ＿ＤＥＣによって出力バッファ駆動信号ＢＵＦＯＮ＜４：０＞の値は段階的にデクリメントされ、出力インピーダンスが増加することとなる。さらに、内部インピーダンス制御信号ＩＭＰ＿ＵＤが、ＨレベルからＬレベルに遷移したことを受けると、今度はシフトレジスタ制御信号ＳＲ＿ＩＮＣが活性化され、これにより出力バッファ駆動信号ＢＵＦＯＮ＜４：０＞の値はインクリメントされ（（００００１）から（０００１１）へ）、出力回路１０のトランジスタの駆動数は１つから２つに増加し、出力インピーダンスは減少することとなる。
【０１０６】
以上のように、この発明の実施の形態１の半導体集積回路に従えば、インピーダンス調整信号によって出力回路のインピーダンスが調整されても、このインピーダンス調整信号によってＤＬＬ回路内部の出力レプリカ回路も追随してインピーダンスが調整されることから、ＤＬＬ回路は出力バッファの遅延量を常に補償することができ、ＬＳＩにおいて常時外部クロック信号に正確に同期したデータ伝送が可能となる。
【０１０７】
［変更例］
図１１は、この発明の実施の形態１の変更例に従う半導体装置の構成を概略的に示す図である。
【０１０８】
図１１を参照して、本実施の形態の半導体装置は、実施の形態１の半導体装置に対して、インピーダンス調整回路３０がデータ出力信号ｅｘｔ．ＤＱＳのプルアップおよびプルダウンにおいて、個別にインピーダンス調整を行なう仕様となっている点で異なる。したがって、図１１に示すように、外部インピーダンス制御信号は、プルアップに対応するｅｘｔ．ＩＭＰ＿ＰＵと、プルダウンに対応するｅｘｔ．ＩＭＰ＿ＰＤとからなる。また、インピーダンス調整回路３０は、外部制御信号ｅｘｔ．ＩＭＰ＿ＰＵ，ｅｘｔ．ＩＭＰ＿ＰＤのそれぞれに対して、入力回路３１ａ，３１ｂと、データ処理回路３２ａ，３２ｂとを含む。なお、入力回路３１ａ，３１ｂおよびデータ処理回路３２ａ，３２ｂのそれぞれの構成は、図３の入力回路３１および図４のデータ処理回路３２と同じであるため、詳細な説明は省略する。
【０１０９】
図１１の構成において、ＬＳＩ１００の外部出力端子（図示せず）にて出力インピーダンスをモニタしているユーザは、データ出力信号ｅｘｔ．ＤＱＳが電源電圧レベルにプルアップされるときには、外部インピーダンス制御信号ｅｘｔ．ＩＭＰ＿ＰＵをインピーダンス調整回路３０に入力し、データ出力信号ｅｘｔ．ＤＱＳが接地電圧レベルにプルダウンされるときには、外部インピーダンス制御信号ｅｘｔ．ＩＭＰ＿ＰＤを入力する。
【０１１０】
外部インピーダンス制御信号ｅｘｔ．ＩＭＰ＿ＰＵ，ｅｘｔ．ＩＭＰ＿ＰＤは、インピーダンス調整回路３０の対応する入力回路３１ａ，３１ｂおよびデータ処理回路３２ａ，３２ｂにおいて、それぞれデコードされ、出力バッファ制御信号ＢＵＦＯＮ＿ＰＵ＜４：０＞，ＢＵＦＯＮ＿ＰＤ＜４：０＞に変換され、出力回路１０に入力される。
【０１１１】
図１２は、図１１の出力回路１０の一例を示す図である。
図１２を参照して、基本的な構成は、図８の出力回路１０と同様であり、電流を駆動するためのＰチャネルトランジスタＰ０〜Ｐ４およびＮチャネルトランジスタＮ０〜Ｎ４を含む。
【０１１２】
各トランジスタに入力されるトランジスタ駆動信号ＺＯＨ，ＯＬは、実施の形態１と同様に、データＯＨ＿Ｆ，ＯＬ＿Ｆと出力バッファ駆動信号ＢＵＦＯＮ＿ＰＵ＜４：０＞，ＢＵＦＯＮ＿ＰＤ＜４：０＞とから生成される。ここで、本実施の形態では、出力信号のプルアップ／プルダウンで個々にインピーダンス調整を行なうことから、２入力ＮＡＮＤ回路１３には、データＯＨ＿Ｆとプルアップ時の出力バッファ制御信号ＢＵＦＯＮ＿ＰＵ＜４：０＞とが入力され、トランジスタ駆動信号ＺＯＨ＜４：０＞が出力される。
【０１１３】
一方、２入力ＡＮＤ回路１４には、出力データＯＬ＿Ｆとプルダウン時の出力バッファ制御信号ＢＵＦＯＮ＿ＰＤ＜４：０＞とが入力され、トランジスタ駆動信号ＯＬ＜４：０＞が生成される。
【０１１４】
なお、トランジスタ駆動信号ＺＯＨ＜４：０＞，ＯＬ＜４：０＞と出力インピーダンスとの相関については、実施の形態１で示したものと同様であるため、詳細な説明は省略する。
【０１１５】
図１２の出力回路１０において、データ出力信号ｅｘｔ．ＤＱＳのプルアップのときには、出力バッファ駆動信号ＢＵＦＯＮ＿ＰＵ＜４：０＞のインクリメント／デクリメントによって電源電圧から出力ノードに電流を駆動するＰチャネルトランジスタの数が制御されることにより、出力インピーダンスが調整される。一方、データ出力信号ｅｘｔ．ＤＱＳのプルダウンのときには、出力バッファ駆動信号ＢＵＦＯＮ＿ＰＤ＜４：０＞のインクリメント／デクリメントによって出力ノードから接地電圧に電流を駆動するＮチャネルトランジスタの数が制御されることにより、出力インピーダンスが調整される。
【０１１６】
ここで、図１１のＬＳＩ１００内部のＤＬＬ回路２０は、図２の位相比較器２４において、内部クロック信号ＣＬＫと入出力レプリカ回路２１，２２を介して遅延された出力用内部クロック信号ＤＬＬＣＬＫとの位相を比較することでデータ出力を正確に外部クロック信号に同期させることができるが、このとき位相の比較を行なうタイミングは、お互いのクロック信号の立上りあるいは立下りのいずれかとされるのが通常である。例えば、クロック信号の立上りにおいて位相の比較を行なうとすれば、ＤＬＬ回路２０は、データ出力信号のプルアップのみを参照していることになる。
【０１１７】
したがって、この場合、出力レプリカ回路２１は、プルアップにおける出力回路１０のインピーダンス調整に追随してインピーダンスを調整すれば、出力回路１０のプルアップにおける遅延量を補償することができ、正確に外部クロック信号に同期させることができる。
【０１１８】
よって、図１１に示すように、出力レプリカ回路２１には、出力バッファ駆動信号ＢＵＦＯＮ＿ＰＵのみを入力してインピーダンスを調整すれば、データ伝送が正確に外部クロック信号に同期して行なわれることが保証される。
【０１１９】
なお、ＤＬＬ回路２０がクロック信号の立下りにおいて位相を比較する場合は、出力レプリカ回路２１は、プルダウンにおける出力回路１０のインピーダンス調整に追随してインピーダンス調整を行なえばよく、出力バッファ駆動信号ＢＵＦＯＮ＿ＰＤが入力される。
【０１２０】
このことは、出力回路１０のインピーダンス調整をプルアップ／プルダウンで個別に行なう場合であっても、出力レプリカ回路２１は位相を参照するいずれか一方の出力インピーダンスの調整に追随してインピーダンス調整を行なえば外部クロック信号に正確に同期することができることから、実施の形態１に対して新たに出力レプリカ回路２１の回路規模の増大を伴なわずに、同様の効果を得ることができる。
【０１２１】
以上のように、この発明の実施の形態１の変更例の半導体集積回路に従えば、出力回路のインピーダンス調整を出力信号のプルアップ／プルダウンで個別に行なう場合であっても、出力レプリカ回路は、位相の比較対象となるいずれか一方のインピーダンス調整に追随してインピーダンスを調整するのみで正確に外部クロック信号に同期したデータ伝送ができる。また、本実施の形態のＤＬＬ回路は、実施の形態１のＤＬＬ回路に対して回路規模の増大を伴なわない。
【０１２２】
［実施の形態２］
図１３は、この発明の実施の形態２に従う半導体装置の構成を概略的に示す図である。
【０１２３】
図１３を参照して、実施の形態２の半導体装置は、実施の形態１の半導体装置に対して、インピーダンス調整回路３０の構成が異なり、ＬＳＩ１００外部からのデータ信号が入力される入力回路３１ｃと、データデコード回路３２ｃと、コマンド信号およびアドレス信号が入力される入力回路３１ｄと、動作モードデコード回路３２ｄとを含む。出力回路１０およびＤＬＬ回路２０の構成については、実施の形態１に示す構成と同じであるため、説明を省略する。
【０１２４】
図１３の構成からなるインピーダンス調整回路３０は、実施の形態１のインピーダンス調整回路に対して、出力回路１０の出力インピーダンスの調整にエントリするためのインピーダンス調整エントリ信号ＩＭＰ＿ＥＮＴを、外部からのコマンド信号およびアドレス信号を基に生成する手段を新たに備える。
【０１２５】
コマンド信号・アドレス信号は、ＬＳＩ同士でデータの送受信を行なう場合において、システム制御をつかさどる他方のＬＳＩから送られる制御信号であり、通常動作時においては、組み合わされることによって特定のアドレスを指定して動作を行なう際に用いられる。本実施の形態では、さらに、これらの信号は、該ＬＳＩ間でデータ通信の条件を設定する初期設定時において動作モードの設定に用いられる。この初期設定モードにおいて、インピーダンス調整回路３０は、コマンド・アドレス信号を受けてインピーダンス調整モードにエントリしてインピーダンスの調整を行なう。これにより、初期設定完了時において、出力回路１０のみならず出力レプリカ回路２１においても、インピーダンスの調整が完了していることから、初期設定完了直後から、正確に外部クロック信号に同期したデータ送信が保証される。
【０１２６】
図１４は、図１３の動作モードデコード回路３２ｄの一例を示す図である。
図１４を参照して、動作モードデコード回路３２ｄは、コマンド信号／ＣＯＭ＜２：０＞を受ける３入力ＯＲ回路８０と、アドレス信号ＡＤＤ＜２：０＞を受ける３入力ＮＡＮＤ回路８１と、これらの論理回路の出力信号を受けて、インピーダンス調整エントリ信号ＩＭＰ＿ＥＮＴを出力する２入力ＮＯＲ回路８２ｄとを含む。
【０１２７】
３入力ＯＲ回路８０は、コマンド信号／ＣＯＭ＜０＞，／ＣＯＭ＜１＞，／ＣＯＭ＜２＞が入力されると、これらの論理和の演算結果を出力する。したがって、出力信号は、コマンド信号／ＣＯＭ＜２：０＞のすべての論理レベルがＬであるときにのみ、Ｌレベルとなる。
【０１２８】
３入力ＮＡＮＤ回路８１は、アドレス信号ＡＤＤ＜０＞、ＡＤＤ＜１＞，ＡＤＤ＜２＞が入力されると、これらの論理積を反転した演算結果を出力する。したがって、出力信号は、アドレス信号ＡＤＤ＜２：０＞のすべての論理レベルがＨであるときにのみ、Ｌレベルとなる。
【０１２９】
後段の２入力ＮＯＲ回路８２の出力信号であるインピーダンス調整エントリ信号ＩＭＰ＿ＥＮＴは、上記の論理回路の出力信号の論理和が反転された論理レベルとなることから、コマンド信号／ＣＯＭ＜２：０＞のすべてがＬであり、かつアドレス信号ＡＤＤ＜２：０＞のすべてがＨであるときにのみ、論理レベルがＨとなって活性化され、インピーダンス調整モードにエントリすることとなる。
【０１３０】
図１５は、図１３のデータデコード回路３２ｃの一例を示す図である。
図１５を参照して、データデコード回路３２ｃは、ラッチ回路３８と、シフトレジスタ制御信号生成部３９と、シフトレジスタ４０ａ，４０ｂとを含む。
【０１３１】
ラッチ回路３８は、インピーダンス制御情報である外部データ信号ＤＡＴＡ＜１：０＞のそれぞれから、内部クロック信号ＣＬＫに同期した内部データ信号ＩＮＴ＿Ｄ＜１：０＞を生成する。
【０１３２】
外部データ信号ＤＡＴＡ＜１：０＞は、ＤＡＴＡ＜１＞に、出力回路１０のプルアップ側およびプルダウン側のいずれのインピーダンスの調整を行なうかを選択する情報が含まれる。ＤＡＴＡ＜１＞がＨのときにはプルダウン側が選択され、Ｌのときにはプルアップ側が選択される。
【０１３３】
一方、ＤＡＴＡ＜０＞には、インピーダンスの増加／減少の指示情報が含まれる。ＤＡＴＡ＜０＞は、実施の形態１における外部インピーダンス制御信号ｅｘｔ．ＩＭＰに相当し、出力インピーダンスを増加させたいときにはＨレベルとなり、減少させたいときにはＬレベルとなる。
【０１３４】
シフトレジスタ制御信号生成部３９は、２入力ＡＮＤ回路４２ａ，４２ｂ，４３ａ，４３ｂ，４４ａ，４４ｂと、インバータ４１ａ，４１ｂ，４１ｃとを含んでおり、上記の内部データ信号ＩＮＴ＿Ｄ＜１：０＞に基づいて、シフトレジスタ４０ａ，４０ｂの出力値をインクリメント／デクリメントさせる信号ＳＲ＿ＩＮＣ，ＳＲ＿ＤＥＣを生成する。シフトレジスタ制御信号生成部３９の基本的な構成は、実施の形態１にて示すものと同様であるが、プルアップ・プルダウンで個別にインピーダンスの調整を行なうべく、プルアップ・プルダウンのそれぞれについてシフトレジスタ制御信号ＳＲ＿ＩＮＣ，ＳＲ＿ＤＥＣを生成する構成となっている点で異なる。
【０１３５】
図１５の構成において、内部データ信号ＩＮＴ＿Ｄ＜０＞は、インバータ４１ａを介して２入力ＡＮＤ回路４２ａの第１の入力ノードに入力されるとともに、２入力ＡＮＤ回路４３ａの第１の入力ノードに入力される。同時に、インバータ４１ｂを介して２入力ＡＮＤ回路４２ｂの第１の入力ノードに入力されるとともに、２入力ＡＮＤ回路４３ｂの第１の入力ノードに入力される。
【０１３６】
一方、内部データ信号ＩＮＴ＿Ｄ＜１＞は、インバータ４１ｃを介して２入力ＡＮＤ回路４４ａの第１の入力ノードに入力されるとともに、２入力ＡＮＤ回路４４ｂの第１の入力ノードに入力される。
【０１３７】
これに並行して、動作モードデコード回路３２ｄからのインピーダンス調整エントリ信号ＩＮＰ＿ＥＮＴは、２入力ＡＮＤ回路４４ａ，４４ｂのそれぞれの第２の入力ノードに入力される。
【０１３８】
続いて、２入力ＡＮＤ回路４４ａ，４４ｂからは、内部データ信号ＩＮＴ＿Ｄ＜１＞とインピーダンス調整エントリ信号ＩＭＰ＿ＥＮＴとの論理和の演算結果が出力される。２入力ＡＮＤ回路４４ａの出力信号は、２入力ＡＮＤ回路４２ａ，４３ａの第２の入力ノードに入力され、２入力ＡＮＤ回路４４ｂの出力信号は、２入力ＡＮＤ回路４２ｂ，４３ｂの第２の入力ノードに入力される。
【０１３９】
したがって、インピーダンス調整モードにエントリ時において（インピーダンス調整エントリ信号ＩＭＰ＿ＥＮＴがＨレベル）、内部データ信号ＩＮＴ＿Ｄ＜１＞がＨのときは、２入力ＡＮＤ回路４４ｂの出力信号はＨとなって２入力ＡＮＤ回路４２ｂ，４３ｂに入力され、プルダウン側のシフトレジスタ制御信号ＳＲ＿ＩＮＣ，ＳＲ＿ＤＥＣを活性状態にする。これにより、出力回路１０のプルダウン側のインピーダンスが調整されることとなる。
【０１４０】
一方、内部データ信号ＩＮＴ＿Ｄ＜１＞がＬのときには、２入力ＡＮＤ回路４４ａの出力信号がＨとなって２入力ＡＮＤ回路４２ａ，４３ａに入力され、プルアップ側のシフトレジスタ制御信号ＳＲ＿ＩＮＣ，ＳＲ＿ＤＥＣを活性化させる。これにより、出力回路１０のプルアップ側のインピーダンスが調整されることとなる。
【０１４１】
なお、後段のシフトレジスタ４０ａ，４０ｂは、いずれも実施の形態１の構成と同じであり、シフトレジスタ制御信号ＳＲ＿ＩＮＣ，ＳＲ＿ＤＥＣに基づいて出力バッファ駆動信号ＢＵＦＯＮ＿ＰＵ＜４：０＞，ＢＵＦＯＮ＿ＰＤ＜４：０＞をそれぞれ生成する。その詳細な動作については、実施の形態１と共通することから、説明を省略する。
【０１４２】
再び、図１３を参照して、データデコード回路３２ｃで生成された出力バッファ駆動信号ＢＵＦＯＮ＿ＰＵ＜４：０＞，ＢＵＦＯＮ＿ＰＤ＜４：０＞は、出力回路１０に入力されると、それぞれの信号に応答して、トランジスタの駆動数を増減させて出力インピーダンスを調整する。なお、インピーダンス調整の具体的な動作については、実施の形態１で示した動作と同じであることから、説明を省略する。
【０１４３】
このとき、プルアップ側の出力バッファ駆動信号ＢＵＦＯＮ＿ＰＵ＜４：０＞は、出力回路１０への入力に並行して、ＤＬＬ回路２０内部の出力レプリカ回路２１に入力される。プルアップ側の出力バッファ駆動信号ＢＵＦＯＮ＿ＰＵ＜４：０＞のみが入力されているのは、実施の形態１の変更例で示したように、ＤＬＬ回路２０が外部クロック信号の立上りのタイミングで位相の調整を行なっていることによる。
【０１４４】
これにより、出力レプリカ回路２１は、出力回路１０のインピーダンス調整に追随してインピーダンスが調整されることから、出力回路１０の遅延量を正確に補償することができ、外部クロック信号に正確に同期したデータ転送が実現される。
【０１４５】
なお、出力レプリカ回路２１のインピーダンス調整は、ＬＳＩの初期設定モードにおいて、出力回路１０のインピーダンスの調整に追随して行なわれることから、初期の動作モード設定完了直後からデータ転送を正確に外部クロック信号に同期した状態で行なうことができる。
【０１４６】
ここで、仮に、動作モードを設定されてから後にＤＬＬ回路２０の出力レプリカ回路２１を出力回路１０のインピーダンス調整に併せて調整するようでは、システムを制御するＬＳＩの制御外で動作モード設定期間を持つこととなり、仮にシステム制御ＬＳＩからの動作モード設定期間直後からデータの送信命令が始まった場合には正確な同期がとれないままデータ送信が始まってしまう。したがって、本実施の形態の構成とすることにより、このような不具合を解消することができる。
【０１４７】
また、ＬＳＩ１００のユーザにとっても、動作モードの設定完了と同時に、正確に外部クロック信号に同期したデータ伝送が開始可能となることを明確に把握できる。
【０１４８】
以上のように、この発明の実施の形態２の半導体集積回路に従えば、ＬＳＩのデータ転送の動作モード設定時において、出力回路のインピーダンスの調整に追随して出力レプリカ回路のインピーダンスの調整を行なうことから、動作モード設定完了直後から正確に外部クロック信号に同期したデータ転送が可能となる。
【０１４９】
［変更例］
図１６は、この発明の実施の形態２の変更例に従う半導体装置の構成を概略的に示す図である。
【０１５０】
図１６を参照して、ＬＳＩ１００は、出力回路１０と、ＤＬＬ回路２０と、インピーダンス調整回路３０とを含む。
【０１５１】
インピーダンス調整回路３０は、図１３の実施の形態２におけるインピーダンス調整回路３０と同様の構成からなるが、図１３のデータデコード回路３２ｃがデータラッチ回路３２ｅに置き換えられた点で異なり、共通する部分については説明を省略する。
【０１５２】
図１６の構成のインピーダンス調整回路３０において、入力回路３１ｃ，３１ｄには、インピーダンス制御情報である外部データ信号ＤＡＴＡ＜４：０＞と動作モードを設定するためのコマンド信号ＣＯＭおよびアドレス信号ＡＤＤとがそれぞれ入力される。
【０１５３】
ここで、外部データＤＡＴＡ＜４：０＞は、実施の形態２の外部データ＜１：０＞とは異なり、出力回路１０のトランジスタの個々について駆動を制御する情報を含む。したがって、本実施の形態では、後述するように、外部データＤＡＴＡ＜４：０＞は、インピーダンス調整回路３０においてデコードされることなく、直接的に出力バッファ駆動信号ＢＵＦＯＮ＜４：０＞に変換され、インピーダンスを調整する。
【０１５４】
図１６に示すように、各入力回路３１ｃ，３１ｄは、図示しない内部の差動アンプにおいて基準電圧ＶＲＥＦを基に、Ｈ／Ｌの２値情報からなる内部データ信号ＩＮＴ＿Ｄ＜４：０＞と、コマンド信号／ＣＯＭ＜２：０＞と、アドレス信号ＡＤＤ＜３：０＞とを生成する。
【０１５５】
内部データ信号ＩＮＴ＿Ｄ＜４：０＞は、後段のデータラッチ回路３２ｅに入力される。また、コマンド信号／ＣＯＭ＜２：０＞およびアドレス信号ＡＤＤ＜３：０＞は、動作モードデコード回路３２ｆに入力される。
【０１５６】
図１７は、図１６の動作モードデコード回路３２ｆの一例を示す図である。
図１７を参照して、動作モードデコード回路３２ｆは、実施の形態２の動作モードデコード回路３２ｄと同様に、コマンド信号／ＣＯＭおよびアドレス信号ＡＤＤからインピーダンス調整エントリ信号ＩＭＰ＿ＥＮＴを生成する。これにより、動作モード設定時において、出力回路１０のインピーダンス調整が行なわれる。
【０１５７】
より詳細には、動作モードデコード回路３２ｆは、３入力ＯＲ回路８０と、３入力ＮＡＮＤ回路８１と、インバータ８３と、３入力ＮＯＲ回路８４，８５とを含む。
【０１５８】
３入力ＯＲ回路８０は、各入力ノードにコマンド信号／ＣＯＭ＜２：０＞を受けると、これらの論理和の演算結果を出力する。この出力信号は、後段の３入力ＮＯＲ回路８４，８５のそれぞれの第１の入力ノードに入力される。
【０１５９】
３入力ＮＡＮＤ回路８１は、各入力ノードにアドレス信号ＡＤＤ＜２：０＞を受けると、これらの論理積を反転した演算結果を出力する。この出力信号は、３入力ＮＯＲ回路８４，８５のそれぞれの第２の入力ノードに入力される。
【０１６０】
さらに、３入力ＮＯＲ回路８４の第３の入力ノードには、アドレス信号ＡＤＤ＜３＞がインバータ８３を介して入力される。３入力ＮＯＲ回路８４は、これらの入力信号の論理和を反転した演算結果を出力する。この出力信号は、出力回路１０のプルダウン側のインピーダンス調整エントリ信号ＩＭＰ＿ＥＮＴ＿ＰＤを形成する。
【０１６１】
一方、３入力ＮＯＲ回路８５の第３の入力ノードには、アドレス信号ＡＤＤ＜３＞が入力される。３入力ＮＯＲ回路８５がこれらの入力信号の演算結果として出力する信号は、出力回路１０のプルアップ側のインピーダンス調整エントリ信号ＩＭＰ＿ＥＮＴ＿ＰＵを形成する。
【０１６２】
以上に示したように、本実施の形態の動作モードデコード回路３２ｆは、実施の形態２の動作モードデコード回路３２ｄに対して、基本的な構成は同じであり、３入力ＯＲ回路８０からの出力信号は、コマンド信号／ＣＯＭ＜２：０＞のすべてがＬのときにのみＬレベルとなる一方で、３入力ＮＡＮＤ回路８１からの出力信号は、アドレス信号ＡＤＤ＜２：０＞のすべてがＨのときにＬレベルとなり、後段の３入力ＮＯＲ回路８４，８５に入力される。
【０１６３】
ところが、本実施の形態では、さらに、アドレス信号ＡＤＤ＜３＞がこの３入力ＮＯＲ回路８４，８５に入力される点で、実施の形態２の動作モードデコード回路３２ｄと異なる。したがって、３入力ＮＯＲ回路８４，８５の出力信号は、これら３つの入力信号がすべてＬのときにのみＨレベルとなることとなる。
【０１６４】
すなわち、アドレス信号ＡＤＤ＜３＞がＨレベルのときは、３入力ＮＯＲ回路８４の入力信号がすべてＬとなって、出力されるインピーダンス調整エントリ信号ＩＭＰ＿ＥＮＴ＿ＰＤがＨレベルに活性化される。これにより、出力回路１０のプルダウン側がインピーダンス調整モードにエントリすることとなる。
【０１６５】
一方、アドレス信号ＡＤＤ＜３＞がＬレベルのときには、３入力ＮＯＲ回路８５の入力信号がすべてＬとなって、出力されるインピーダンス調整エントリ信号ＩＭＰ＿ＥＮＴ＿ＰＵがＨレベルに活性化される。
【０１６６】
以上の動作をまとめると、アドレス信号ＡＤＤ＜３＞は出力回路１０のプルアップ側およびプルダウン側のいずれのインピーダンス調整を行なうかを選択する信号であり、この信号によって、出力回路１０は、プルアップ側およびプルダウン側で独立してインピーダンス調整モードにエントリすることとなる。
【０１６７】
図１８は、図１６のデータラッチ回路３２ｅの一例を示す図である。
図１８を参照して、データラッチ回路３２ｅは、２つのラッチ回路８６，８７を含む。
【０１６８】
ラッチ回路８６，８７には、それぞれ内部データ信号ＩＮＴ＿Ｄ＜４：０＞が入力されるとともに、ラッチのタイミングを制御する信号として、図１７の動作モードデコード回路３２ｆにおいて生成されたインピーダンス調整エントリ信号ＩＭＰ＿ＥＮＴ＿ＰＵ，ＩＭＰ＿ＥＮＴ＿ＰＤがそれぞれ入力される。
【０１６９】
ラッチ回路８６は、同図に示すように、内部データ信号ＩＮＴ＿Ｄ＜４：０＞を保持して、インピーダンス調整エントリ信号ＩＭＰ＿ＥＮＴ＿ＰＵの活性化に応答してプルアップ側の出力バッファ駆動信号ＢＵＦＯＮ＿ＰＵ＜４：０＞を出力する。
【０１７０】
ラッチ回路８７は、同様に、内部データ信号ＩＮＴ＿Ｄ＜４：０＞を保持して、インピーダンス調整エントリ信号ＩＭＰ＿ＥＮＴ＿ＰＤの活性化に応答してプルダウン側の出力バッファ駆動信号ＢＵＦＯＮ＿ＰＤ＜４：０＞を出力する。
【０１７１】
したがって、出力回路１０は、これらの出力バッファ駆動信号を受けて、プルアップ側およびプルダウン側で独立してインピーダンス調整が行なわれることとなる。
【０１７２】
さらに、出力バッファ駆動信号ＢＵＦＯＮ＿ＰＵ＜４：０＞は、並行して出力レプリカ回路２１に入力されると、出力回路１０のプルアップ側のインピーダンス調整に追随して、インピーダンスを調整する。
【０１７３】
本実施の形態は、実施の形態２の半導体装置において、インピーダンス制御信号が既にデコード済みで、直接に出力回路１０のインピーダンスの調整が可能な形態である場合に有効である。すなわち、デコード回路を省略できることから、実装面積を削減できる。
【０１７４】
なお、実施の形態２と同様に、出力レプリカ回路２１の調整もこのデコード済みの信号で行なうことが可能であるから、実装面積を削減しつつ実施の形態２の半導体装置と同様の効果を得ることができる。
【０１７５】
以上のように、この発明の実施の形態２の変更例に従えば、ＬＳＩのデータ伝送の動作モード設定時において、出力回路のインピーダンスの調整に追随して出力レプリカ回路のインピーダンスの調整を行なうことから、動作モード設定完了直後から正確に外部クロック信号に同期したデータ転送が可能となる。
【０１７６】
さらに、インピーダンスの調整は既に外部でデコード済みの制御信号に基づいて行なうことから、ＬＳＩ内部にデコード回路を持つことによる実装面積の増加を回避することができる。
【０１７７】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１７８】
【発明の効果】
以上のように、この発明に従えば、出力回路に入力されるインピーダンス調整信号をＤＬＬ回路内部に出力レプリカ回路にも同時に入力することにより、出力回路のインピーダンスの調整に追随して出力レプリカ回路もインピーダンスが調整されることから、ＤＬＬ回路は出力回路の遅延量を常に補償でき、ＬＳＩにおいて正確に外部クロック信号に同期したデータ伝送が常時可能となる。
【図面の簡単な説明】
【図１】この発明の実施の形態１に従う半導体装置における出力インピーダンスの調整に関する部分を抽出して概略的に示す図である。
【図２】図１の半導体装置に搭載されるＤＬＬ回路の一例を概略的に示す図である。
【図３】図１のインピーダンス調整回路における入力回路の一例を示す図である。
【図４】図１のインピーダンス調整回路におけるデータ処理回路の一例を示す図である。
【図５】図４のラッチ回路の一例を示す図である。
【図６】図４のシフトレジスタの一例を示す図である。
【図７】図６（ｃ）のＤフリップフロップ群を構成するＤフリップフロップの具体的な構成例を示す図である。
【図８】図１の出力回路の一例を示す図である。
【図９】図１の出力レプリカ回路の一例を示す図である。
【図１０】この発明の実施の形態１に従う半導体装置における出力インピーダンスの調整を説明するためのタイミングチャートである。
【図１１】この発明の実施の形態１の変更例に従う半導体装置の構成を概略的に示す図である。
【図１２】図１１の出力回路の一例を示す図である。
【図１３】この発明の実施の形態２に従う半導体装置の構成を概略的に示す図である。
【図１４】図１３の動作モードデコード回路の一例を示す図である。
【図１５】図１３のデータデコード回路の一例を示す図である。
【図１６】この発明の実施の形態２の変更例に従う半導体装置の構成を概略的に示す図である。
【図１７】図１６の動作モードデコード回路の一例を示す図である。
【図１８】図１６のデータラッチ回路の一例を示す図である。
【符号の説明】
１０　出力回路、１１　入力バッファ、１２　出力バッファ、１３，１６　２入力ＮＡＮＤ回路、１４，１５　２入力ＡＮＤ回路、２０　ＤＬＬ回路、２１　出力レプリカ回路、２２　入力レプリカ回路、２３　可変遅延回路、２４　位相比較器、３０　インピーダンス調整回路、３１，３１ａ，３１ｂ，３１ｃ，３１ｄ　入力回路、３２，３２ａ，３２ｂ　データ処理回路、３２ｃ　データデコード回路、３２ｄ　動作モードデコード回路、３２ｅ　データラッチ回路、３２ｆ動作モードデコード回路、３３，３４　Ｐチャネルトランジスタ、３５，３６Ｎチャネルトランジスタ、３７　インバータ、３８　ラッチ回路、３９　シフトレジスタ制御信号生成部、４０，４０ａ，４０ｂ　シフトレジスタ、４１，４１ａ，４１ｂ，４１ｃ　インバータ、４２，４２ａ，４２ｂ，４３，４３ａ，４３ｂ，４４ａ，４４ｂ　２入力ＡＮＤ回路、４５　スリーステートバッファ、４６〜４９　インバータ、５１〜５７　３入力ＡＮＤ回路、５８　２入力ＡＮＤ回路、６０〜６３　２入力ＯＲ回路、７０〜７４　Ｄフリップフロップ群、７０ａ，７０ｂ　フリップフロップ、７５，７６　インバータ、８０　３入力ＯＲ回路、８１　３入力ＮＡＮＤ回路、８２　２入力ＮＯＲ回路、８３　インバータ、８４，８５　３入力ＮＯＲ回路、８６，８７　ラッチ回路、ＶＣＣ　外部電源ノード、Ｐ０〜Ｐ４，ＲＰ０〜ＲＰ４　Ｐチャネルトランジスタ、Ｎ０〜Ｎ４，ＲＮ０〜ＲＮ４　Ｎチャネルトランジスタ、１００　ＬＳＩ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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