(57)【要約】【課題】シリコン多結晶膜の表面に残るウォータマークを防いで、ウォータマーク起因の製造歩留まりの低下を抑える。【解決手段】１０２０ｃｍ−３以上の相対的に高濃度の不純物が導入されたｄ−シリコン多結晶膜５ａの上層に２×１０２０ｃｍ−３以下の相対的に低濃度の不純物が導入されたｉ−シリコン多結晶膜５ｂを連続して成膜することにより、次工程のウェット洗浄処理において、不純物濃度が相対的に低いｉ−シリコン多結晶膜５ｂの表面がウェット洗浄されるので、ウォータマークの発生を抑えることができる。これにより、ｄ−およびｉ−シリコン多結晶膜５ａ，５ｂをエッチングした後のｄ−およびｉ−シリコン多結晶膜５ａ，５ｂの外観異常、エッチ残りなどの加工不良を防いで、製造歩留まりの低下を抑える。【選択図】      図１
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【特許請求の範囲】
【請求項１】
１０２０ｃｍ−３以上に不純物が導入された第１のシリコン多結晶膜および２×１０２０ｃｍ−３以下で前記第１のシリコン多結晶膜より低濃度の不純物が導入された第２のシリコン多結晶膜を基板上に下層から順に連続成膜した積層膜によって電界効果トランジスタのゲート電極を構成することを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、前記第２のシリコン多結晶膜の上層にさらにシリサイド層を配置することを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、前記第１のシリコン多結晶膜に導入された不純物の導電型と前記第２のシリコン多結晶膜に導入された不純物の導電型とが同じであることを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置において、前記第１のシリコン多結晶膜の厚さは相対的に厚く、前記第２のシリコン多結晶膜の厚さは相対的に薄いことを特徴とする半導体装置。
【請求項５】
請求項１記載の半導体装置において、前記第２のシリコン多結晶膜の厚さは１〜２０ｎｍ程度であることを特徴とする半導体装置。
【請求項６】
２×１０２０ｃｍ−３以下に不純物が導入された第３のシリコン多結晶膜、１０２０ｃｍ−３以上で前記第３のシリコン多結晶膜より高濃度の不純物が導入された第１のシリコン多結晶膜および２×１０２０ｃｍ−３以下で前記第１のシリコン多結晶膜より低濃度の不純物が導入された第２のシリコン多結晶膜を基板上に下層から順に連続成膜した積層膜によって電界効果トランジスタのゲート電極を構成することを特徴とする半導体装置。
【請求項７】
請求項６記載の半導体装置において、前記第２のシリコン多結晶膜の上層にさらにシリサイド層を配置することを特徴とする半導体装置。
【請求項８】
２×１０２０ｃｍ−３以下に不純物が導入された第３のシリコン多結晶膜および１０２０ｃｍ−３以上で前記第３のシリコン多結晶膜より高濃度の不純物が導入された第１のシリコン多結晶膜を基板上に下層から順に連続成膜した積層膜によって電界効果トランジスタのゲート電極を構成することを特徴とする半導体装置。
【請求項９】
半導体基板に行列状に配置された複数の不揮発性メモリセルを有し、各列において前記複数の不揮発性メモリセルのソース・ドレインが互いに並列接続され、ワード線が前記複数の不揮発性メモリセルのゲート長方向に延在してなるメモリアレイを有する半導体装置であって、
前記複数の不揮発性メモリセルの各々は、前記ソース・ドレインの間のチャネル領域上に絶縁膜を介して設けられた浮遊ゲート用の導体膜と、前記浮遊ゲート用の導体膜上に層間膜を介して設けられた制御ゲート用の導体膜とを有し、前記制御ゲート用の導体膜は、１０２０ｃｍ−３以上に不純物が導入された第１のシリコン多結晶膜および２×１０２０ｃｍ−３以下で前記第１のシリコン多結晶膜より低濃度の不純物が導入された第２のシリコン多結晶膜を下層から順に連続成膜した積層膜によって構成されることを特徴とする半導体装置。
【請求項１０】
請求項９記載の半導体装置において、前記第２のシリコン多結晶膜の上層にさらにシリサイド層を配置することを特徴とする半導体装置。
【請求項１１】
半導体基板に行列状に配置された複数の不揮発性メモリセルを有し、各列において前記複数の不揮発性メモリセルのソース・ドレインが互いに並列接続され、ワード線が前記複数の不揮発性メモリセルのゲート長方向に延在してなるメモリアレイを有する半導体装置であって、
前記複数の不揮発性メモリセルの各々は、前記ソース・ドレインの間のチャネル領域上に絶縁膜を介して設けられた浮遊ゲート用の導体膜と、前記浮遊ゲート用の導体膜上に層間膜を介して設けられた制御ゲート用の導体膜とを有し、前記浮遊ゲート用の導体膜は、１０２０ｃｍ−３以上に不純物が導入された第１のシリコン多結晶膜および２×１０２０ｃｍ−３以下で前記第１のシリコン多結晶膜より低濃度の不純物が導入された第２のシリコン多結晶膜を下層から順に連続成膜した積層膜によって構成されることを特徴とする半導体装置。
【請求項１２】
半導体基板に行列状に配置された複数の不揮発性メモリセルを有し、各列において前記複数の不揮発性メモリセルのソース・ドレインが互いに並列接続され、ワード線が前記複数の不揮発性メモリセルのゲート長方向に延在してなるメモリアレイを有する半導体装置であって、
前記複数の不揮発性メモリセルの各々は、前記ソース・ドレインの間のチャネル領域上に絶縁膜を介して設けられた浮遊ゲート用の導体膜と、前記浮遊ゲート用の導体膜上に層間膜を介して設けられた制御ゲート用の導体膜とを有し、前記制御ゲート用の導体膜は、２×１０２０ｃｍ−３以下に不純物が導入された第３のシリコン多結晶膜および１０２０ｃｍ−３以上で前記第３のシリコン多結晶膜より高濃度の不純物が導入された第１のシリコン多結晶膜を下層から順に連続成膜した積層膜によって構成されることを特徴とする半導体装置。
【請求項１３】
半導体基板に行列状に配置された複数の不揮発性メモリセルを有し、各列において前記複数の不揮発性メモリセルのソース・ドレインが互いに並列接続され、ワード線が前記複数の不揮発性メモリセルのゲート長方向に延在してなるメモリアレイを有する半導体装置であって、
前記複数の不揮発性メモリセルの各々は、前記ソース・ドレインの間のチャネル領域上に絶縁膜を介して設けられた浮遊ゲート用の導体膜と、前記浮遊ゲート用の導体膜上に層間膜を介して設けられた制御ゲート用の導体膜とを有し、前記浮遊ゲート用の導体膜は、２×１０２０ｃｍ−３以下に不純物が導入された第３のシリコン多結晶膜および１０２０ｃｍ−３以上で前記第３のシリコン多結晶膜より高濃度の不純物が導入された第１のシリコン多結晶膜を下層から順に連続成膜した積層膜によって構成されることを特徴とする半導体装置。
【請求項１４】
半導体基板に行列状に配置された複数の不揮発性メモリセルを有し、各列において前記複数の不揮発性メモリセルのソース・ドレインが互いに並列接続され、ワード線が前記複数の不揮発性メモリセルのゲート長方向に延在してなるメモリアレイを有する半導体装置であって、
前記複数の不揮発性メモリセルの各々は、前記ソース・ドレインの間のチャネル領域上に絶縁膜を介して設けられた浮遊ゲート用の導体膜と、前記浮遊ゲート用の導体膜上に層間膜を介して設けられた制御ゲート用の導体膜とを有し、前記制御ゲート用の導体膜は、２×１０２０ｃｍ−３以下に不純物が導入された第３のシリコン多結晶膜、１０２０ｃｍ−３以上で前記第３のシリコン多結晶膜より高濃度の不純物が導入された第１のシリコン多結晶膜および２×１０２０ｃｍ−３以下で前記第１のシリコン多結晶膜より低濃度の不純物が導入された第２のシリコン多結晶膜を下層から順に連続成膜した積層膜によって構成されることを特徴とする半導体装置。
【請求項１５】
請求項１４記載の半導体装置において、前記第２のシリコン多結晶膜の上層にさらにシリサイド層を配置することを特徴とする半導体装置。
【請求項１６】
半導体基板に行列状に配置された複数の不揮発性メモリセルを有し、各列において前記複数の不揮発性メモリセルのソース・ドレインが互いに並列接続され、ワード線が前記複数の不揮発性メモリセルのゲート長方向に延在してなるメモリアレイを有する半導体装置であって、
前記複数の不揮発性メモリセルの各々は、前記ソース・ドレインの間のチャネル領域上に絶縁膜を介して設けられた浮遊ゲート用の導体膜と、前記浮遊ゲート用の導体膜上に層間膜を介して設けられた制御ゲート用の導体膜とを有し、前記浮遊ゲート用の導体膜は、２×１０２０ｃｍ−３以下に不純物が導入された第３のシリコン多結晶膜、１０２０ｃｍ−３以上で前記第３のシリコン多結晶膜より高濃度の不純物が導入された第１のシリコン多結晶膜および２×１０２０ｃｍ−３以下で前記第１のシリコン多結晶膜より低濃度の不純物が導入された第２のシリコン多結晶膜を下層から順に連続成膜した積層膜によって構成されることを特徴とする半導体装置。
【請求項１７】
１０２０ｃｍ−３以上に不純物を導入した第１のシリコン多結晶膜および２×１０２０ｃｍ−３以下で前記第１のシリコン多結晶膜より低濃度の不純物を導入した第２のシリコン多結晶膜を半導体基板の主面のみに下層から順に連続して成膜することを特徴とする半導体装置の製造方法。
【請求項１８】
枚葉式ＣＶＤ装置を用いて、１０２０ｃｍ−３以上に不純物を導入した第１のシリコン多結晶膜および２×１０２０ｃｍ−３以下で前記第１のシリコン多結晶膜より低濃度の不純物を導入した第２のシリコン多結晶膜を半導体基板の主面のみに下層から順に連続して成膜することを特徴とする半導体装置の製造方法。
【請求項１９】
１０２０ｃｍ−３以上に不純物が導入された第１のシリコン多結晶膜および２×１０２０ｃｍ−３以下で前記第１のシリコン多結晶膜より低濃度の不純物が導入された第２のシリコン多結晶膜を半導体基板の主面のみに下層から順に連続して成膜した後、ウェット洗浄を行うことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造技術に関し、特に、不純物が導入されたシリコン多結晶を材料に用いた半導体素子を有する半導体装置に適用して有効な技術に関する。
【０００２】
【従来の技術】
シリコン多結晶膜は、１９６０年代後半に開発された電界効果トランジスタ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：以下、ＭＩＳＦＥＴと記す）のゲート電極として初めて利用され、それ以来、シリコン多結晶膜の用途は広がり、ＭＩＳＦＥＴのゲート電極のみならず拡散源、抵抗、配線材料等として多用されている。
【０００３】
不純物を添加したシリコン多結晶膜を材料としたＭＩＳＦＥＴのゲート電極については、様々な構造および形成方法が提案されている。例えば半導体基板の表面に形成した酸化膜上に薄いドープトポリシリコンを堆積した後、ノンドープポリシリコンを堆積し、２層構造のポリシリコンを、マスクを用いてドライエッチングによりエッチングする方法が開示されている（例えば、特許文献１参照。）。
【０００４】
また、浮遊ゲートがトンネル酸化膜に接するポリシリコン層とさらに上層のポリシリコン層とからなり、ソース・ドレイン領域の上に酸化膜が形成されるとともに、ポリシリコン層のソース・ドレイン領域側に厚い酸化膜が成長することによりゲート長を設定した不揮発性半導体メモリ装置が開示されている（例えば、特許文献２参照。）。
【０００５】
また、シリコン基板上に窒化シリコンゲート絶縁膜を介してドープシリコン多結晶とノンドープシリコン多結晶とを堆積し、パターニングした後、シリコン基板とドープシリコン多結晶とノンドープシリコン多結晶とを酸化して、下部に一対の側壁酸化膜を有するＴ型構造のゲート電極を形成する方法が提案されている（例えば、特許文献３参照。）。
【０００６】
また、ゲート絶縁膜の上に不純物を注入した第一のポリシリコン層を形成し、その上に不純物を注入していない第二のポリシリコン層を形成する。第一および第二のポリシリコン層およびゲート絶縁膜を選択的にエッチンングして、第二のポリシリコン層および露出した部分の半導体基板表面に選択的にシリサイドを形成し、その後、自己整合的にソースおよびドレインとして使用する拡散層を形成する方法が述べられている（例えば、特許文献４参照。）。
【０００７】
【特許文献１】
特開平７−１８３５０９号公報
【０００８】
【特許文献２】
特開平８−７８５４３号公報
【０００９】
【特許文献３】
特開平９−８２９５８号公報
【００１０】
【特許文献４】
特開平９−１９９７１７号公報
【００１１】
【発明が解決しようとする課題】
しかしながら、本発明者が検討したところ、半導体基板上に、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用いて堆積されたシリコン多結晶膜は、次工程の前処理として、例えばフッ酸系の水溶液を用いてウェット洗浄されるが、このウェット洗浄処理を施した後に、シリコン多結晶膜の表面に薄い酸化シリコンからなるウォータマーク（Ｗａｔｅｒ  Ｍａｒｋ）が残ることが明らかとなった。
【００１２】
このウォータマークは、シリコン多結晶膜をエッチング加工する際のストッパ膜として機能するため、シリコン多結晶膜をエッチング後に、ウォータマークを起因とするシリコン多結晶膜の外観異常、エッチ残りなどの加工不良が生ずる。また不揮発性半導体記憶装置の不揮発性メモリセル（以下、単にメモリセルと言う）の浮遊ゲートにシリコン多結晶膜を用いた場合は、浮遊ゲート上に層間膜を形成する前に行われるウェット洗浄処理によって浮遊ゲートの表面にウォータマークが残り、層間膜の厚さにばらつきが生じて所望するメモリセルの特性が得られないことがある。
【００１３】
これら加工不良またはメモリセルの特性不良は製造歩留まりの低下を引き起こすが、ウォータマークはシリコン多結晶膜に添加される不純物の濃度が、例えば２×１０２０ｃｍ−３以上の場合に残りやすいため、低抵抗化のために不純物を相対的に高濃度で添加したシリコン多結晶膜において、上記問題はより顕著となって現れる。
【００１４】
さらに、シリコン多結晶膜に添加された不純物は熱処理によって外部へ拡散しやすい。このため、ゲート電極をシリコン多結晶膜で構成したＭＩＳＦＥＴにおいては、シリコン多結晶膜から拡散した不純物によるゲート絶縁膜の耐圧特性の劣化、浮遊ゲートおよび制御ゲートをシリコン多結晶膜で構成した不揮発性半導体記憶装置のメモリセルにおいては、シリコン多結晶膜から拡散した不純物による層間膜のリテンション特性またはデトラップ特性の劣化、あるいは半導体基板と浮遊ゲートとの間に設けられた絶縁膜の耐圧特性の劣化などの問題も生ずる。
【００１５】
本発明の目的は、シリコン多結晶膜の表面に残るウォータマークを防いで、ウォータマーク起因の製造歩留まりの低下を抑えることのできる技術を提供することにある。
【００１６】
また、本発明の目的は、シリコン多結晶膜からの不純物の拡散を防いで、絶縁膜の特性劣化を抑えることのできる技術を提供することにある。
【００１７】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１８】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１９】
本発明は、半導体基板上に１０２０ｃｍ−３以上の相対的に高濃度の不純物が導入されたシリコン多結晶膜および２×１０２０ｃｍ−３以下の相対的に低濃度の不純物が導入されたシリコン多結晶膜を下層から順に連続して堆積した後、半導体基板にウェット洗浄を施すものである。
【００２０】
本発明は、半導体基板上に成膜された１０２０ｃｍ−３以上の相対的に高濃度の不純物が導入されたシリコン多結晶膜の上層、下層または上下層に２×１０２０ｃｍ−３以下の相対的に低濃度の不純物が導入されたシリコン多結晶膜を成膜し、１０２０ｃｍ−３以上の相対的に高濃度の不純物が導入されたシリコン多結晶膜に対して２×１０２０ｃｍ−３以下の相対的に低濃度の不純物が導入されたシリコン多結晶膜を介してゲート絶縁膜や層間膜が形成されるものである。
【００２１】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００２２】
（実施の形態１）
本実施の形態１であるＭＩＳＦＥＴを図１に示す半導体基板の要部断面図を用いて説明する。図１（ａ）はｎチャネルＭＩＳＦＥＴの第１の例、同図（ｂ）はｎチャネルＭＩＳＦＥＴの第２の例、同図（ｃ）はｎチャネルＭＩＳＦＥＴの第３の例、同図（ｄ）はｎチャネルＭＩＳＦＥＴの第４の例を示す。なお、以下の説明では、相対的に高濃度の不純物が導入されたシリコン多結晶膜をｄ−シリコン多結晶膜、相対的に低濃度の不純物が導入されたシリコン多結晶膜をｉ−シリコン多結晶膜と記す。
【００２３】
図１（ａ）に示すｎチャネルＭＩＳＦＥＴＱ１は、ｐ型のシリコン単結晶からなる半導体基板１に形成された素子分離部２に囲まれた活性領域に形成され、この半導体基板１の表面には、ｎ型の不純物が導入されてなる一対の半導体領域３が形成されている。図示はしないが、一対の半導体領域３の間の半導体基板１にはしきい値電圧制御層が形成されており、このしきい値電圧制御層の上には酸化シリコン膜からなるゲート絶縁膜４が構成されている。
【００２４】
さらに、その上には厚さ７０ｎｍ程度のｄ−シリコン多結晶膜５ａおよび厚さ１〜２０ｎｍ程度のｉ−シリコン多結晶膜５ｂが下層から順に連続して堆積された積層膜からなるゲート電極５が形成されている。ｄ−シリコン多結晶膜５ａにはゲート電極５の低抵抗化のために、１０２０ｃｍ−３以上の相対的に高濃度のｎ型不純物、例えばリンまたはヒ素が導入されており、ｉ−シリコン多結晶膜５ｂには２×１０２０ｃｍ−３以下の相対的に低濃度のｎ型不純物、例えばリンまたはヒ素が導入されている。
【００２５】
このように、ｄ−シリコン多結晶膜５ａの上層にｉ−シリコン多結晶膜５ｂを連続成膜することにより、次工程の前処理として半導体基板１に施されるウェット洗浄処理では、ｉ−シリコン多結晶膜５ｂの表面がウェット洗浄されるが、ｉ−シリコン多結晶膜５ｂに導入された不純物濃度が相対的に低いことから、ｉ−シリコン多結晶膜５ｂの表面におけるウォータマークの発生を抑えることができる。
【００２６】
ゲート電極５の側壁にはサイドウォールスペーサ６が形成され、さらにゲート電極５の上層には、例えばシリコン酸化膜からなる絶縁膜７が形成されている。この絶縁膜７には、一対の半導体領域３に達するコンタクトホール８が開孔しており、図示はしないが、ゲート電極５に達するコンタクトホールも同様に開孔している。コンタクトホール８の内部にはバリア膜、例えば窒化チタン膜および金属膜、例えばタングステン膜が埋め込まれてプラグ９が形成されており、このプラグ９を介して、配線１０が一対の半導体領域３に接続されている。
【００２７】
図１（ｂ）に示すＭＩＳＦＥＴＱ２は、前記ＭＩＳＦＥＴＱ１とほぼ同じ構造であるが、ゲート電極５が、厚さ１〜２０ｎｍ程度のｉ−シリコン多結晶膜５ｃおよび厚さ７０ｎｍ程度のｄ−シリコン多結晶膜５ａが下層から順に連続して堆積された積層膜によって構成されている。ｉ−シリコン多結晶膜５ｃには２×１０２０ｃｍ−３以下の相対的に低濃度のｎ型不純物、例えばリンまたはヒ素が導入されている。
【００２８】
このように、ゲート絶縁膜４とｄ−シリコン多結晶膜５ａとの間にｉ−シリコン多結晶膜５ｃを介在させることにより、熱処理工程におけるｄ−シリコン多結晶膜５ａからゲート絶縁膜４への不純物の拡散を防ぐことができる。
【００２９】
図１（ｃ）に示すＭＩＳＦＥＴＱ３では、ゲート電極５が、厚さ１〜２０ｎｍ程度のｉ−シリコン多結晶膜５ｃ、厚さ７０ｎｍ程度のｄ−シリコン多結晶膜５ａおよび厚さ１〜２０ｎｍ程度のｉ−シリコン多結晶膜５ｂが下層から順に連続して堆積された積層膜によって構成されている。
【００３０】
このように、ｄ−シリコン多結晶膜５ａの上下層にｉ−シリコン多結晶膜５ｂ，５ｃを成膜することにより、次工程の前処理として半導体基板１に施されるウェット洗浄ではｉ−シリコン多結晶膜５ｂの表面がウェット洗浄されて、ウォータマークの発生を抑えることができ、さらに熱処理工程ではｄ−シリコン多結晶膜５ａからゲート絶縁膜４への不純物の拡散を防ぐことができる。
【００３１】
図１（ｄ）に示すＭＩＳＦＥＴＱ４は、ポリサイド構造のゲート電極を有している。すなわち、下層から順に連続して堆積された厚さ７０ｎｍ程度のｄ−シリコン多結晶膜５ａおよび厚さ１〜２０ｎｍ程度のｉ−シリコン多結晶膜５ｂの上層に、さらに厚さ８０ｎｍ程度のシリサイド層、例えばタングステンシリサイド膜５ｄを堆積してなる積層膜によってゲート電極５が構成されている。なお、ｄ−シリコン多結晶膜５ａの下層に厚さ１〜２０ｎｍ程度のｉ−シリコン多結晶膜を形成してもよい。タングステンシリサイド膜５ｄを堆積する前処理としてウェット洗浄が行われるが、この際、ｉ−シリコン多結晶膜５ｂの表面がウェット洗浄されるので、ウォータマークの発生を抑えることができる。
【００３２】
なお、図１に示したＭＩＳＦＥＴはｎチャネル型としたが、ｐチャネルＭＩＳＦＥＴにも適用できることは言うまでもない。またｉ−シリコン多結晶膜５ｂ，５ｃに代えてアモルファスシリコン膜を用いることもできる。
【００３３】
次に、本実施の形態１であるｎチャネルＭＩＳＦＥＴ（前記図１に示した第１の例）の製造方法の一例を図２〜図６に示す半導体基板の要部断面図を用いて工程順に説明する。
【００３４】
まず、図２に示すように、例えばｐ型のシリコン単結晶からなる半導体基板（円形の薄い板状に加工した半導体ウエハ）１を用意する。次に、図示はしないが、半導体基板１を熱酸化してその表面に厚さ０．０１μｍ程度の薄い酸化シリコン膜を形成し、続いてその上層にＣＶＤ法で厚さ０．１μｍ程度の窒化シリコン膜を堆積する。この後、レジストパターンをマスクとして窒化シリコン膜、酸化シリコン膜および半導体基板１を順次エッチングすることにより、素子分離領域の半導体基板１に深さ０．３５μｍ程度の素子分離溝２ａを形成する。
【００３５】
次に、熱リン酸を用いたウェットエッチングで窒化シリコン膜を除去した後、半導体基板１上に酸化シリコン膜２ｂを堆積する。続いて酸化シリコン膜２ｂをエッチバックまたはＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法で研磨して、素子分離溝２ａの内部に酸化シリコン膜２ｂを残すことにより素子分離部２を形成する。その後、半導体基板１を約１０００℃でアニールすることにより、素子分離溝２ａに埋め込んだ酸化シリコン膜２ｂを焼き締める。
【００３６】
次に、レジストパターンをマスクとして半導体基板１に不純物をイオン注入し、ｐウェル１１を形成する。ｐウェル１１にはｐ型の導電型を示す不純物、例えばボロンをイオン注入する。この後、ｐウェル１１にＭＩＳＦＥＴのしきい値を制御するための不純物をイオン注入してもよい。次いで、例えば熱酸化法または熱ＣＶＤ法により、半導体基板１の表面にゲート絶縁膜となる酸化シリコン膜４ａを形成する。
【００３７】
次に、図３に示すように、酸化シリコン膜４ａの上層にゲート電極となるｄ−シリコン多結晶膜５ａおよびｉ−シリコン多結晶膜５ｂを、例えばＣＶＤ法で下層から順に連続して堆積する。ｄ−シリコン多結晶膜５ａは１０２０ｃｍ−３以上の相対的に高濃度のｎ型不純物が導入されており、その厚さは７０ｎｍ程度である。またｉ−シリコン多結晶膜５ｂは２×１０２０ｃｍ−３以下の相対的に低濃度のｎ型不純物が導入されており、その厚さは１０ｎｍ程度である。
【００３８】
ｄ−およびｉ−シリコン多結晶膜５ａ，５ｂは、例えば枚葉式ＣＶＤ装置において半導体基板１の主面に連続して成膜される。例えば、まずＳｉＨ４−ＰＨ３系のガスを用いて６７０℃程度の温度で所定の厚さ（例えば、７０ｎｍ程度）のｄ−シリコン多結晶膜５ａを形成した後、不純物ガスであるＰＨ３ガスを止めて、引き続きＳｉＨ４系のガスを用いて６７０℃程度の温度で所定の厚さ（例えば、１０ｎｍ程度）のｉ−シリコン多結晶膜５ｂを形成する。成膜時の圧力は、例えば２４０００Ｐａ、ＳｉＨ４流量は、例えば０．３ＳＬＭ、ＰＨ３の流量は、例えば０．１５ＳＬＭである。
【００３９】
次に、図４に示すように、例えばフッ酸系の水溶液を用いて、ｉ−シリコン多結晶膜５ｂの表面をウェット洗浄処理した後、フォトレジストパターンＲＰ０を形成する。上記ウェット洗浄処理では、ｉ−シリコン多結晶膜５ｂに導入された不純物の濃度が相対的に低いことから、ｉ−シリコン多結晶膜５ｂの表面におけるウォータマークの発生を抑えることができる。
【００４０】
続いて、フォトレジストパターンＲＰ０をマスクとしてｉ−シリコン多結晶膜５ｂおよびｄ−シリコン多結晶膜５ａを順次エッチングして、ゲート絶縁膜４上にｄ−およびｉ−シリコン多結晶膜５ａ，５ｂからなるゲート電極５を形成する。前述したように、シリコン多結晶膜の表面に発生するウォータマークは酸化シリコンからなり、シリコン多結晶膜のエッチングにおいてはストッパ膜として機能するが、本実施の形態１の場合、ｉ−シリコン多結晶膜５ｂの表面におけるウォータマークの発生が抑えられているので、ｄ−およびｉ−シリコン多結晶膜５ａ，５ｂの外観異常、エッチ残りなどの加工不良を防ぐことができる。
【００４１】
次に、図５に示すように、フォトレジストパターンＲＰ０を除去した後、半導体基板１上にＣＶＤ法で酸化シリコン膜を堆積し、続いてこの酸化シリコン膜を異方性エッチングすることにより、ゲート電極５の側壁にサイドウォールスペーサ６を形成する。
【００４２】
次に、ｐウェル１１にｎ型不純物、例えばヒ素をイオン注入して、ｐウェル１１のゲート電極５およびサイドウォールスペーサ６の両側に半導体領域３を形成する。半導体領域３は、ゲート電極５およびサイドウォールスペーサ６に対して自己整合的に形成され、ｎチャネルＭＩＳＦＥＴのソース・ドレインとして機能する。
【００４３】
その後、半導体基板１に８００℃以上の温度で熱処理を施す。半導体基板１の主面にはパターン密度が相対的に疎な状態でｄ−およびｉ−シリコン多結晶膜５ａ，５ｂからなるゲート電極５が配置されているが、ｄ−およびｉ−シリコン多結晶膜５ａ，５ｂは枚葉式ＣＶＤ装置で成膜されて、半導体基板１の裏面には堆積していないので、ｄ−およびｉ−シリコン多結晶膜５ａ，５ｂの応力に起因した半導体基板１の反りを抑えることができる。
【００４４】
次に、図６に示すように、半導体基板１上に、例えば酸化シリコン膜からなる絶縁膜７を形成した後、この絶縁膜７を、例えばＣＭＰ法で研磨することにより表面を平坦化する。続いてレジストパターンをマスクとしたエッチングによって絶縁膜７にコンタクトホール８を形成する。このコンタクトホール８は半導体領域３上などの必要部分に形成する。
【００４５】
さらにコンタクトホール８の内部を含む半導体基板１の全面に窒化チタン膜を、例えばＣＶＤ法で形成し、さらにコンタクトホール８を埋め込むタングステン膜を、例えばＣＶＤ法で形成する。その後、コンタクトホール８以外の領域の窒化チタン膜およびタングステン膜を、例えばＣＭＰ法により除去してコンタクトホール８の内部にプラグ９を形成する。
【００４６】
続いて、半導体基板１上に、例えばタングステン膜を形成した後、レジストパターンをマスクとしたエッチングによってタングステン膜を加工し、第１配線層の配線１０を形成する。タングステン膜は、例えばＣＶＤ法またはスパッタ法により形成できる。
【００４７】
その後、さらに上層の配線を形成した後、パッシベーション膜で半導体基板１の全面を覆うことにより、ｎチャネルＭＩＳＦＥＴが略完成する。
【００４８】
なお、ここで示したＭＩＳＦＥＴはｎチャネル型としたが、ｐチャネルＭＩＳＦＥＴにも適用でき、この際、ｄ−シリコン多結晶膜５ａは、例えばＳｉＨ４−Ｂ２Ｈ６系などのｐ型不純物を含むガスを用いて枚葉式ＣＶＤ装置で成膜される。
【００４９】
このように、本実施の形態１によれば、ｄ−シリコン多結晶膜５ａの上層にｉ−シリコン多結晶膜５ｂを成膜することにより、次工程の前処理として半導体基板１に施されるウェット洗浄処理ではｉ−シリコン多結晶膜５ｂの表面がウェット洗浄されて、ｄ−およびｉ−シリコン多結晶膜５ａ，５ｂをエッチングする際にストッパ膜として機能するウォータマークの発生を抑えることができる。これにより、エッチングした後のｄ−およびｉ−シリコン多結晶膜５ａ，５ｂの外観異常、エッチ残りなどの加工不良を防ぐことができる。またゲート絶縁膜４とｄ−シリコン多結晶膜５ａとの間にｉ−シリコン多結晶膜５ｃを介在させることにより、ｄ−シリコン多結晶膜５ａからゲート絶縁膜４への不純物の拡散を防いで、ゲート絶縁膜４の耐圧特性の劣化を抑えることができる。
【００５０】
（実施の形態２）
本発明の一実施の形態である不揮発性半導体メモリのメモリセルを図７および図８に示す半導体基板の要部断面図を用いて説明する。
【００５１】
ここでは、メモリアレイの一定の範囲（メモリアレイの全てのメモリセルまたは所定のメモリセル群）のデータを一括して電気的に消去する機能を持つ電気的一括消去型ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃ  Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ；以下、フラッシュメモリという）の１トランジスタ積層ゲート構造のメモリセルに、本発明を適用した実施の形態２について説明する。図７（ａ）はメモリセルの第１の例、同図（ｂ）はメモリセルの第２の例、同図（ｃ）はメモリセルの第３の例、同図（ｄ）はメモリセルの第４の例を示し、図８（ａ）はメモリセルの第５の例、同図（ｂ）はメモリセルの第６の例を示す。
【００５２】
図７（ａ）に示すメモリセルＭ１は、半導体基板２１の主面（活性領域）上に形成された絶縁膜２２と、その上に形成された浮遊ゲート用の導体膜２３と、その上に形成された層間膜２４と、その上に形成された制御ゲート用の導体膜２５とを有している。
【００５３】
メモリセルＭ１を構成する絶縁膜２２は、例えば厚さ９〜１０ｎｍ程度の酸化シリコン等からなり、情報の書き込みまたは消去に寄与する電子を半導体基板２１から浮遊ゲート用の導体膜２３に注入したり、その導体膜２３に保持された電子を半導体基板２１に放出させたりする際の電子の通過領域（トンネル絶縁膜）となっている。浮遊ゲート用の導体膜２３は、１０２０ｃｍ−３以上の相対的に高濃度の不純物、例えばリンまたはヒ素が導入された低抵抗のｄ−シリコン多結晶膜２３ａからなり、その厚さは８０ｎｍ程度である。
【００５４】
浮遊ゲート用の導体膜２３の表面は、上記層間膜２４によって覆われており、これにより、浮遊ゲート用の導体膜２３は、制御ゲート用の導体膜２５と絶縁されている。上記層間膜２４は、例えば酸化シリコン膜上に窒化シリコン膜を介して酸化シリコン膜を積み重ねてなり、その厚さは、例えば１５ｎｍ程度である。制御ゲート用の導体膜２５は、情報の読み出し、書き込みおよび消去を行うための電極である。この制御ゲート用の導体膜２５は、厚さ１００ｎｍ程度の低抵抗なｄ−シリコン多結晶膜２５ａと厚さ１〜２０ｎｍ程度のｉ−シリコン多結晶膜２５ｂとが下層から順に連続して堆積された積層膜からなる。ｄ−シリコン多結晶膜２５ａには１０２０ｃｍ−３以上の相対的に高濃度のｎ型不純物、例えばリンまたはヒ素が導入されており、ｉ−シリコン多結晶膜２５ｂには２×１０２０ｃｍ−３以下の相対的に低濃度のｎ型不純物、例えばリンまたはヒ素が導入されている。
【００５５】
このように、制御ゲート用の導体膜２５の上部にｉ−シリコン多結晶膜２５ｂを形成しているので、制御ゲート用の導体膜２５を成膜した後に、次工程の前洗浄として半導体基板２１に施されるウェット洗浄処理において、制御ゲート用の導体膜２５の表面でのウォータマークの発生を抑えることができる。
【００５６】
さらに、このような浮遊ゲート用の導体膜２３および制御ゲート用の導体膜２５の側面には、例えば酸化シリコンからなる絶縁膜２６ａが被覆されており、さらに絶縁膜２６ａ上および導体膜２５上には、例えば酸化シリコンからなる絶縁膜２６ｂが堆積されている。
【００５７】
この絶縁膜２６ｂ上には、例えばタングステン等からなる第１層配線Ｌ１が形成されている。所定の第１層配線Ｌ１は、図示はしないが、絶縁膜２６ｂに穿孔されたコンタクトホールを通じて、周辺回路領域の必要な箇所に接続されている。さらに第１層配線Ｌ１の上層には、図示はしないが、多層配線が形成されている。
【００５８】
図７（ｂ）に示すメモリセルＭ２は、前記メモリセルＭ１とほぼ同じ構造であるが、浮遊ゲート用の導体膜２３が、厚さ８０ｎｍ程度のｄ−シリコン多結晶膜２３ａおよび厚さ１〜２０ｎｍ程度のｉ−シリコン多結晶膜２３ｂを下層から順に連続して堆積された積層膜によって構成され、制御ゲート用の導体膜２５が、厚さ１００ｎｍ程度のｄ−シリコン多結晶膜２５ａによって構成されている。ｉ−シリコン多結晶膜２３ｂには２×１０２０ｃｍ−３以下の相対的に低濃度のｎ型不純物、例えばリンまたはヒ素が導入されている。
【００５９】
このように、ｄ−シリコン多結晶膜２３ａと層間膜２４との間にｉ−シリコン多結晶膜２３ｂを介在させることにより、浮遊ゲート用の導体膜２３の表面でのウォータマークの発生が抑えられ、またｄ−シリコン多結晶膜２３ａから層間膜２４への不純物の拡散を防ぐことができる。
【００６０】
図７（ｃ）に示すメモリセルＭ３は、厚さ８０ｎｍ程度のｄ−シリコン多結晶膜２３ａおよび厚さ１〜２０ｎｍ程度のｉ−シリコン多結晶膜２３ｂが下層から順に連続して堆積された積層膜によって構成された浮遊ゲート用の導体膜２３と、厚さ１００ｎｍ程度のｄ−シリコン多結晶膜２５ａおよび厚さ１〜２０ｎｍ程度のｉ−シリコン多結晶膜２５ｂが下層から順に連続して堆積された積層膜によって構成された制御ゲート用の導体膜２５とを有する。
【００６１】
このように、浮遊ゲート用の導体膜２３の上部にｉ−シリコン多結晶膜２３ｂを成膜することにより、浮遊ゲート用の導体膜２３の表面でのウォータマークの発生が抑えられ、またｄ−シリコン多結晶膜２３ａから層間膜２４への不純物の拡散を防ぐことができる。さらに制御ゲート用の導体膜２５の上部にｉ−シリコン多結晶膜２５ｂを成膜することにより、制御ゲート用の導体膜２５の表面でのウォータマークの発生を抑えることができる。
【００６２】
図７（ｄ）に示すメモリセルＭ４は、厚さ８０ｎｍ程度のｄ−シリコン多結晶膜２３ａおよび厚さ１〜２０ｎｍ程度のｉ−シリコン多結晶膜２３ｂが下層から順に連続して堆積された積層膜によって構成された浮遊ゲート用の導体膜２３と、厚さ１〜２０ｎｍ程度のｉ−シリコン多結晶膜２５ｃおよび厚さ１００ｎｍ程度のｄ−シリコン多結晶膜２５ａが下層から順に連続して堆積された積層膜によって構成された制御ゲート用の導体膜２５を有する。ｉ−シリコン多結晶膜２５ｃには２×１０２０ｃｍ−３以下の相対的に低濃度のｎ型不純物、例えばリンまたはヒ素が導入されている。
【００６３】
このように、浮遊ゲート用の導体膜２３の上部にｉ−シリコン多結晶膜２３ｂを成膜することにより、浮遊ゲート用の導体膜２３の表面でのウォータマークの発生を抑えることができる。さらに浮遊ゲート用の導体膜２３の上部にｉ−シリコン多結晶膜２３ｂを成膜し、制御ゲート用の導体膜２５の下部にｉ−シリコン多結晶膜２５ｃを成膜することにより、ｄ−シリコン多結晶膜２３ａ，２５ａから層間膜２４への不純物の拡散を防ぐことができる。
【００６４】
図８（ａ）に示すメモリセルＭ５は、厚さ８０ｎｍ程度のｄ−シリコン多結晶膜２３ａおよび厚さ１〜２０ｎｍ程度のｉ−シリコン多結晶膜２３ｂが下層から順に連続して堆積された積層膜によって構成された浮遊ゲート用の導体膜２３と、厚さ１〜２０ｎｍ程度のｉ−シリコン多結晶膜２５ｃ、厚さ１００ｎｍ程度のｄ−シリコン多結晶膜２５ａおよび厚さ１〜２０ｎｍ程度のｉ−シリコン多結晶膜２５ｂが下層から順に連続して堆積された積層膜によって構成された制御ゲート用の導体膜２５を有する。
【００６５】
このように、浮遊ゲート用の導体膜２３の上部にｉ−シリコン多結晶膜２３ｂを成膜し、制御ゲート用の導体膜２５の上部にｉ−シリコン多結晶膜２５ｂを成膜することにより、浮遊ゲート用および制御ゲート用の導体膜２３，２５の表面でのウォータマークの発生を抑えることができる。さらに浮遊ゲート用の導体膜２３の上部にｉ−シリコン多結晶膜２３ｂを成膜し、制御ゲート用の導体膜２５の下部にｉ−シリコン多結晶膜２５ｃを成膜することにより、ｄ−シリコン多結晶膜２３ａ，２５ａから層間膜２４への不純物の拡散を防ぐことができる。
【００６６】
図８（ｂ）に示すメモリセルＭ６は、ポリサイド構造の制御ゲート電極を有している。すなわち、制御ゲート電極の導体膜２５は、下層から順に連続して堆積された厚さ１〜２０ｎｍ程度のｉ−シリコン多結晶膜２５ｃ、厚さ５０ｎｍ程度のｄ−シリコン多結晶膜２５ａおよび厚さ１〜２０ｎｍ程度のｉ−シリコン多結晶膜２５ｂの上層に、さらに厚さ８０ｎｍ程度のシリサイド層、例えばタングステンシリサイド膜２５ｄを堆積してなる積層膜によって構成されている。さらに浮遊ゲート用の導体膜２３は、厚さ１〜２０ｎｍ程度のｉ−シリコン多結晶膜２３ｃ、厚さ８０ｎｍ程度のｄ−シリコン多結晶膜２３ａおよび厚さ１〜２０ｎｍ程度のｉ−シリコン多結晶膜２３ｂが下層から順に連続して堆積された積層膜によって構成されている。ｉ−シリコン多結晶膜２３ｃには２×１０２０ｃｍ−３以下の相対的に低濃度のｎ型不純物、例えばリンまたはヒ素が導入されている。
【００６７】
このように、ｄ−シリコン多結晶膜２３ａの上層にｉ−シリコン多結晶膜２３ｂを成膜し、ｄ−シリコン多結晶膜２５ａの上層にｉ−シリコン多結晶膜２５ｂを成膜することにより、それぞれ次工程の前処理で半導体基板２１に施されるウェット洗浄でのウォータマークの発生を抑えることができる。さらに浮遊ゲート用の導体膜２３の下部にｉ−シリコン多結晶膜２３ｃを成膜することにより、ｄ−シリコン多結晶膜２３ａから絶縁膜２２への不純物の拡散を抑えることができる。また浮遊ゲート用の導体膜２３の上部にｉ−シリコン多結晶膜２３ｂを成膜し、制御ゲート用の導体膜２５の下部にｉ−シリコン多結晶膜２５ｃを成膜することにより、ｄ―シリコン多結晶膜２３ａ，２５ａから層間膜２４への不純物の拡散を抑えることができる。
【００６８】
なお、ｉ−シリコン多結晶膜２３ｂ，２３ｃ，２５ｂ，２５ｃに代えてアモルファスシリコン膜を用いることもできる。また前記図７および図８（ａ）に示したメモリセルＭ１〜Ｍ５において、浮遊ゲート用の導体膜２３を構成するｄ−シリコン多結晶膜２３ａと絶縁膜２２との間に２×１０２０ｃｍ−３以下の相対的に低濃度のｎ型不純物を導入したｉ−シリコン多結晶膜を形成してもよい。これにより、ｄ−シリコン多結晶膜２３ａから絶縁膜２２への不純物の拡散を抑えることができる。
【００６９】
次に、本実施の形態２であるフラッシュメモリの製造方法（前記図８（ｂ）の第６の例）の一例を図９〜図１９に示す半導体基板の要部断面図を用いて工程順に説明する。なお、フラッシュメモリとして、半導体基板に行列状に配置された複数のメモリセルを有し、各列において上記複数のメモリセルのソース・ドレイン領域が互いに並列接続され、各行においてワード線が延在するメモリアレイ構成の並列型フラッシュメモリを例示する。またこれらの図における（ａ）は、ワード線上をその延在方向に沿って切断したメモリセルの半導体基板の要部断面図、（ｂ）は、メモリセルのチャネル部分をワード線に対して交差する方向に沿って切断したメモリセルおよび周辺回路に形成されるＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ＦＥＴ：以下ＭＯＳと記す）の半導体基板の要部断面図を示す。
【００７０】
まず、図９に示すように、半導体基板（この段階では半導体ウエハと称する平面略円形状の半導体の薄板）２１の主面に、例えば溝型の分離部ＳＧＩおよびこれに取り囲まれるように配置された活性領域等を形成する。すなわち、半導体基板２１の所定箇所に分離溝を形成した後、半導体基板２１の主面上に、例えば酸化シリコンからなる絶縁膜を堆積し、さらにその絶縁膜が分離溝内のみに残されるように絶縁膜をＣＭＰ法等によって研磨することで、分離部ＳＧＩを形成する。
【００７１】
続いて、半導体基板２１の所定部分に所定の不純物を所定のエネルギーで選択的にイオン注入法等によって導入することにより、埋め込みｎウェルＮＷｍ、ｐウェルＰＷｍを形成する。
【００７２】
次に、図１０に示すように、半導体基板２１の主面にメモリセルのトンネル絶縁膜およびＭＯＳのゲート絶縁膜を構成する、例えば厚さ１１ｎｍ程度の絶縁膜２２を熱酸化法等によって形成する。次いで枚葉式ＣＶＤ装置を用いて、半導体基板２１の主面上に厚さ１０ｎｍ程度のｉ−シリコン多結晶膜２３ｃおよび厚さ６０ｎｍ程度の低抵抗なｄ−シリコン多結晶膜２３ａ１を下層から順に連続成膜して下層導体膜２３Ａを形成し、続いて窒化シリコン等からなる絶縁膜２７を堆積する。絶縁膜２２に接してｉ−シリコン多結晶膜２３ｃが形成されていることから、ｄ−シリコン多結晶膜２３ａ１から絶縁膜２２への不純物の拡散を防ぐことができる。
【００７３】
その後、絶縁膜２７および下層導体膜２３Ａをフォトリソグラフィ技術およびドライエッチング技術によって加工することにより、メモリアレイに浮遊ゲートを形成する下層導体膜２３Ａをパターニングする。続いて半導体基板２１にメモリセルのソース・ドレイン用の不純物、例えばヒ素をイオン注入法等によって導入することにより、一対のｎ型半導体領域２８Ｓ、２８Ｄを形成する。
【００７４】
次に、図１１に示すように、半導体基板２１上に、例えば酸化シリコンからなる絶縁膜２９をＣＶＤ法等によって堆積した後、その絶縁膜２９が半導体基板２１上の窪み内に残されるように、絶縁膜２９をＣＭＰ法により研磨し、さらにドライエッチング法等によってエッチングする。これにより、半導体基板２１上を平坦にする。またこの上に堆積する後述の浮遊ゲート用の上層導体膜がメモリセルのソース・ドレイン用のｎ型半導体領域２８Ｓ，２８Ｄに接触しないようにする。この際、絶縁膜２７もエッチングされるが、下層を保護するように機能する。
【００７５】
次に、図１２に示すように、枚葉式ＣＶＤ装置を用いて、半導体基板２１の主面上に厚さ４０ｎｍ程度の低抵抗なｄ−シリコン多結晶膜２３ａ２および厚さ１０ｎｍ程度のｉ−シリコン多結晶膜２３ｂを下層から順に連続成膜して上層導体膜２３Ｂを形成した後、その上に、フォトリソグラフィ技術によってフォトレジストパターンＰＲ１を形成し、そのフォトレジストパターンＰＲ１をエッチングマスクとして、そこから露出する上層導体膜２３Ｂをドライエッチング法等によって除去することにより、下層導体膜２３Ａおよび上層導体膜２３Ｂからなる浮遊ゲートを形成する。
【００７６】
次に、図１３に示すように、例えばフッ素系の水溶液を用いて浮遊ゲートの上層導体膜２３Ｂの表面をウェット洗浄した後、半導体基板２１上に、例えば酸化シリコン膜、窒化シリコン膜および酸化シリコン膜を下層から順にＣＶＤ法等によって堆積することにより、例えば厚さが１５ｎｍ程度の層間膜２４を形成する。上層導体膜２３Ｂの上部に相対的に低濃度の不純物が導入されたｉ−シリコン多結晶膜２３ｂが成膜されていることから、上記ウェット洗浄処理における上層導体膜２３Ｂの表面でのウォータマークの発生を抑えることができ、さらにｄ−シリコン多結晶膜２３ａ２から層間膜２４への不純物の拡散を防ぐことができる。
【００７７】
続いて、その上に、コンタクトホールＳＣを形成するためのフォトレジストパターンＰＲ２をフォトリソグラフィ技術によって形成する。続いて、そのフォトレジストパターンＰＲ２をエッチングマスクとして、そこから露出する層間膜２４をドライエッチング法等によって除去することにより、層間膜２４にコンタクトホールＳＣを形成する。
【００７８】
次に、図１４に示すように、枚葉式ＣＶＤ装置を用いて、半導体基板２１の主面上に厚さ１０ｎｍ程度のｉ−シリコン多結晶膜２５ｃ、厚さ５０ｎｍ程度の低抵抗なｄ−シリコン多結晶膜２５ａおよび厚さ１５ｎｍ程度のｉ−シリコン多結晶膜２５ｂを下層から順に連続成膜して下層導体膜２５Ａを形成する。層間膜２４に接してｉ−シリコン多結晶膜２５ｃが形成されていることから、ｄ−シリコン多結晶膜２５ａから層間膜２４への不純物の拡散を防ぐことができる。
【００７９】
続いて、フッ酸系の水溶液を用いて下層導体膜２５Ａの表面をウェット洗浄処理した後、シリサイド層、例えばタングステンシリサイド膜からなる上層導体膜２５Ｂおよび酸化シリコン等からなるキャップ絶縁膜３０を下層から順にＣＶＤ法等によって堆積する。上記ウェット洗浄処理では、下層導体膜２５Ａの上部に相対的に低濃度の不純物が導入されたｉ−シリコン多結晶膜２５ｂが成膜されていることから、下層導体膜２５Ａの表面でのウォータマークの発生を抑えることができる。
【００８０】
さらに、キャップ絶縁膜３０の上に、フォトリソグラフィ技術によってフォトレジストパターンＰＲ３を形成し、そのフォトレジストパターンＰＲ３をエッチングマスクとして、そこから露出するキャップ絶縁膜３０、上層導体膜２５Ｂおよび下層導体膜２５Ａをドライエッチング法等によって除去することにより、メモリアレイにおいては制御ゲート（ワード線）を形成し、ＭＯＳにおいてはゲート電極の一部を形成する。このエッチング処理に際しては、下層導体膜２５Ａと上層導体膜２５Ｂとの間にウォータマークによる酸化シリコンが形成されないので、層間膜２４をエッチングストッパとして機能させて、エッチ残り等のない良好な加工形状が得られる。
【００８１】
次に、図１５に示すように、キャップ絶縁膜３０および導体膜２５をエッチングマスクとして、その下層の層間膜２４、上層導体膜２３Ｂおよび下層導体膜２３Ａをドライエッチング法等によって除去する。これにより、メモリアレイにおいては、メモリセルＭＣの制御ゲートおよび浮遊ゲートを完成させる。すなわち、浮遊ゲート用の導体膜２３上に層間膜２４を介して制御ゲート用の導体膜２５を積み重ねる２層ゲート電極構造を完成させる。メモリセルＭＣの浮遊ゲートと制御ゲートとは完全に絶縁されている。またＭＯＳにおいては、ＭＯＳのゲート３１を完成させる。ゲート３１においては、導体膜２３と導体膜２５とがコンタクトホールＳＣを通じて電気的に接続されている。
【００８２】
ところで、半導体基板２１の主面にはパターン密度が疎な状態で浮遊ゲート用の導体膜２３および制御ゲート用の導体膜２５からなるメモリセルＭＣのゲートとＭＯＳのゲート３１とが配置されているが、これらゲートを構成するｉ−シリコン多結晶膜２３ｂ，２３ｃ，２５ｂ，２５ｃおよびｄ−シリコン多結晶膜２３ａ，２５ａは枚葉式ＣＶＤ装置で成膜されて、半導体基板２１の裏面には堆積されないので、上記ｉ−シリコン多結晶膜２３ｂ，２３ｃ，２５ｂ，２５ｃおよびｄ−シリコン多結晶膜２３ａ，２５ａの応力に起因した半導体基板２１の反りを抑えることができる。
【００８３】
次に、図１６に示すように、ＭＯＳの相対的に不純物濃度の低い半導体領域３２ｎａを形成する。半導体領域３２ｎａには、例えばヒ素が導入されている。続いて、半導体基板２１上に、例えば酸化シリコンからなる絶縁膜をＣＶＤ法等によって堆積した後、これを異方性のドライエッチング法等によってエッチバックすることにより、ＭＯＳのゲート３１の側面に絶縁膜２６ａを形成する。なお、互いに隣接するワード線間は、この絶縁膜２６ａによって埋め込まれる。
【００８４】
次に、図１７に示すように、ＭＯＳの相対的に不純物濃度の高い半導体領域３２ｎｂを形成する。半導体領域３２ｎｂには、例えばヒ素が導入されている。これにより、ＭＯＳのソース・ドレイン用の一対のｎ型半導体領域３２を形成する。
【００８５】
次に、図１８に示すように、半導体基板２１上に、例えば酸化シリコンからなる絶縁膜２６ｂをＣＶＤ法等によって堆積した後、その絶縁膜２６ｂに、半導体基板２１の一部（ＭＯＳのソース・ドレイン）、ワード線の一部が露出するようなコンタクトホールＣＯＮ１をフォトリソグラフィ技術およびドライエッチング技術によって穿孔する。続いて、その半導体基板２１上に、例えばタングステン等のような金属膜をスパッタリング法等によって堆積した後、これをフォトリソグラフィ技術およびドライエッチング技術によってパターニングすることにより、第１層配線Ｌ１を形成する。第１層配線Ｌ１は、コンタクトホールＣＯＮ１を通じてＭＯＳのソース・ドレイン用の一対の半導体領域３２、ゲート３１およびワード線と適宜電気的に接続されている。
【００８６】
次に、図１９に示すように、半導体基板２１上に、例えば酸化シリコンからなる絶縁膜２６ｃをＣＶＤ法等によって堆積した後、その絶縁膜２６ｃに第１層配線Ｌ１の一部が露出するようなスルーホールＴＨ１をフォトリソグラフィ技術およびドライエッチング技術によって穿孔する。続いて、その半導体基板２１上に、例えばタングステン等のような金属膜をスパッタリング法やＣＶＤ法等によって堆積した後、これをスルーホールＴＨ１内のみに残るようにＣＭＰ法等によって研磨することにより、スルーホールＴＨ１内にプラグ３３を形成する。その後、半導体基板２１上に、例えば窒化チタン膜、アルミニウム膜および窒化チタン膜を下層から順にスパッタリング法等によって堆積した後、これをフォトリソグラフィ技術およびドライエッチング技術によってパターニングすることにより、第２層配線Ｌ２（主ビット線ＭＢＬを含む）を形成する。第２層配線Ｌ２はプラグ３３を通じて第１層配線Ｌ１と電気的に接続されている。
【００８７】
この後、さらに上層の配線を形成し、続いて最上層配線の表面を表面保護膜で覆った後、その一部に最上層配線の一部が露出するような開口部を形成してボンディングパッドを形成することにより、フラッシュメモリを製造する。
【００８８】
このように、本実施の形態２によれば、制御ゲート用の導体膜２５を構成するｄ−シリコン多結晶膜２５ａの上層にｉ−シリコン多結晶膜２５ｂを成膜することにより、次工程の前処理で半導体基板２１に施されるウェット洗浄における酸化シリコンからなるウォータマークの発生を抑えることができるので、導体膜２５をエッチングする際に、エッチ残り等のない良好な加工形状が得られて、ウォータマーク起因の製造歩留まりの低下を抑えることができる。また、ｉ−シリコン多結晶膜２５ｂの上層にタングステンシリサイド膜２５ｄを堆積した場合は、これら界面におけるウォータマークの発生が抑えられているので、ｄ−シリコン多結晶膜２５ａとタングステンシリサイド膜２５ｄとの界面での接触抵抗を低くすることができる。
【００８９】
さらに、浮遊ゲート用の導体膜２３を構成するｄ−シリコン多結晶膜２３ａと層間膜２４との間にｉ−シリコン多結晶膜２３ｂを介在させ、制御ゲート用の導体膜２５を構成するｄ−シリコン多結晶膜２５ａと層間膜２４との間にｉ−シリコン多結晶膜２５ｃを介在させることにより、上記ｄ−シリコン多結晶膜２３ａ，２５ａから層間膜２４への不純物の拡散を抑えて、層間膜２４の耐圧劣化を防ぐことができるので、リテンション特性およびデトラップ特性を改善することができる。また浮遊ゲート用の導体膜２３の表面におけるウォータマークの発生を抑えることができるので、層間膜２４の厚さのばらつきが抑えられて、所望するメモリ特性を得ることができる。
【００９０】
さらに、浮遊ゲート用の導体膜２３を構成するｄ−シリコン多結晶膜２３ａと絶縁膜２２との間にｉ−シリコン多結晶膜２３ｃが介在することから、ｄ−シリコン多結晶膜２３ａから絶縁膜２２への不純物の拡散を防いで、絶縁膜２２の耐圧の劣化を抑えることができる。その結果、絶縁膜２２の厚さをさらに薄くすることが可能となり、書き込み・消去特性を改善することができる。
【００９１】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００９２】
例えば、前記実施の形態では、ＭＩＳＦＥＴのゲート電極およびフラッシュメモリのメモリセルを構成するシリコン多結晶膜に適用した場合について説明したが、不純物が導入されたシリコン多結晶を材料に用いるいかなる半導体素子にも適用できる。
【００９３】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００９４】
相対的に高濃度の不純物が導入されたｄ−シリコン多結晶膜の上層に相対的に低濃度の不純物が導入されたｉ−シリコン多結晶膜を連続成膜し、洗浄工程においてウェット洗浄される面をｉ−シリコン多結晶膜とすることにより、ウォータマークを防ぐことができるので、ウォータマーク起因の製造歩留まり低下を抑えることができる。またｄ−シリコン多結晶膜を絶縁膜との間にｉ−シリコン多結晶膜を設けることにより、ｄ−シリコン多結晶膜から絶縁膜への不純物の拡散を防いで、絶縁膜の特性劣化を抑えることができる。
【図面の簡単な説明】
【図１】本実施の形態１であるＭＩＳＦＥＴを示す半導体基板の要部断面図である。
【図２】本実施の形態１であるＭＩＳＦＥＴの製造方法を示す半導体基板の要部断面図である。
【図３】本実施の形態１であるＭＩＳＦＥＴの製造方法を示す半導体基板の要部断面図である。
【図４】本実施の形態１であるＭＩＳＦＥＴの製造方法を示す半導体基板の要部断面図である。
【図５】本実施の形態１であるＭＩＳＦＥＴの製造方法を示す半導体基板の要部断面図である。
【図６】本実施の形態１であるＭＩＳＦＥＴの製造方法を示す半導体基板の要部断面図である。
【図７】本実施の形態２であるフラッシュメモリのメモリセルの第１の例〜第４の例を示す半導体基板の要部断面図である。
【図８】本実施の形態２であるフラッシュメモリのメモリセルの第５の例および第６の例を示す半導体基板の要部断面図である。
【図９】本実施の形態２であるフラッシュメモリの製造方法の一例を示す半導体基板の要部断面図である。
【図１０】本実施の形態２であるフラッシュメモリの製造方法の一例を示す半導体基板の要部断面図である。
【図１１】本実施の形態２であるフラッシュメモリの製造方法の一例を示す半導体基板の要部断面図である。
【図１２】本実施の形態２であるフラッシュメモリの製造方法の一例を示す半導体基板の要部断面図である。
【図１３】本実施の形態２であるフラッシュメモリの製造方法の一例を示す半導体基板の要部断面図である。
【図１４】本実施の形態２であるフラッシュメモリの製造方法の一例を示す半導体基板の要部断面図である。
【図１５】本実施の形態２であるフラッシュメモリの製造方法の一例を示す半導体基板の要部断面図である。
【図１６】本実施の形態２であるフラッシュメモリの製造方法の一例を示す半導体基板の要部断面図である。
【図１７】本実施の形態２であるフラッシュメモリの製造方法の一例を示す半導体基板の要部断面図である。
【図１８】本実施の形態２であるフラッシュメモリの製造方法の一例を示す半導体基板の要部断面図である。
【図１９】本実施の形態２であるフラッシュメモリの製造方法の一例を示す半導体基板の要部断面図である。
【符号の説明】
１  半導体基板
２  素子分離部
２ａ  素子分離溝
２ｂ  酸化シリコン膜
３  半導体領域
４  ゲート絶縁膜
４ａ  酸化シリコン膜
５  ゲート電極
５ａ  ｄ−シリコン多結晶膜
５ｂ  ｉ−シリコン多結晶膜
５ｃ  ｉ−シリコン多結晶膜
５ｄ  タングステンシリサイド膜
６  サイドウォールスペーサ
７  絶縁膜
８  コンタクトホール
９  プラグ
１０  配線
１１  ｐウェル
２１  半導体基板
２２  絶縁膜
２３  導体膜
２３Ａ  下層導体膜
２３Ｂ  上層導体膜
２３ａ  ｄ−シリコン多結晶膜
２３ａ１  ｄ−シリコン多結晶膜
２３ａ２  ｄ−シリコン多結晶膜
２３ｂ  ｉ−シリコン多結晶膜
２３ｃ  ｉ−シリコン多結晶膜
２４  層間膜
２５  導体膜
２５Ａ  下層導体膜
２５Ｂ  上層導体膜
２５ａ  ｄ−シリコン多結晶膜
２５ｂ  ｉ−シリコン多結晶膜
２５ｃ  ｉ−シリコン多結晶膜
２５ｄ  タングステンシリサイド膜
２６ａ  絶縁膜
２６ｂ  絶縁膜
２６ｃ  絶縁膜
２７  絶縁膜
２８Ｓ  ｎ型半導体領域
２８Ｄ  ｎ型半導体領域
２９  絶縁膜
３０  キャップ絶縁膜
３１  ゲート
３２  半導体領域
３２ｎａ  半導体領域
３２ｎｂ  半導体領域
３３  プラグ
Ｑ１  ＭＩＳＦＥＴ
Ｑ２  ＭＩＳＦＥＴ
Ｑ３  ＭＩＳＦＥＴ
Ｑ４  ＭＩＳＦＥＴ
Ｍ１  メモリセル
Ｍ２  メモリセル
Ｍ３  メモリセル
Ｍ４  メモリセル
Ｍ５  メモリセル
Ｍ６  メモリセル
ＭＣ  メモリセル
Ｌ１  配線
Ｌ２  配線
ＳＧＩ  分離部
ＮＷｍ  ｎウェル
ＰＷｍ  ｐウェル
ＲＰ０  フォトレジストパターン
ＰＲ１  フォトレジストパターン
ＰＲ２  フォトレジストパターン
ＰＲ３  フォトレジストパターン
ＳＣ  コンタクトホール
ＣＯＮ１  コンタクトホール
ＴＨ１  スルーホール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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