(57)【要約】【課題】メモリアレイ全体の面積増加を伴うことなくメモリセルの選択トランジスタのオン抵抗を下げることを可能とし、メモリセルの記憶データの読み出し動作の高速化及び安定動作を可能とする。【解決手段】電気抵抗の変化により情報を記憶可能な可変抵抗素子２を複数備え、各可変抵抗素子２の一端同士を接続し、複数の可変抵抗素子２を共通に選択するＭＯＳＦＥＴまたはダイオード素子で構成される選択素子３の一つの電極と各可変抵抗素子の前記一端とを接続して、メモリセルを構成する。【選択図】        図２
2004186553.tif 000002
【特許請求の範囲】
【請求項１】
電気抵抗の変化により情報を記憶可能な可変抵抗素子を複数備え、前記各可変抵抗素子の一端同士を接続し、前記複数の可変抵抗素子を共通に選択する選択素子の一つの電極と前記各可変抵抗素子の前記一端とを接続していることを特徴とする不揮発性メモリセル。
【請求項２】
前記可変抵抗素子が、電気的ストレスにより電気抵抗の変化するＲＲＡＭ素子、磁界により電気抵抗の変化するＭＲＡＭ素子、または、熱により電気抵抗の変化するＯＵＭ素子であることを特徴とする請求項１に記載の不揮発性メモリセル。
【請求項３】
前記選択素子がＭＯＳＦＥＴで構成され、前記各可変抵抗素子の前記一端と接続する前記電極が前記ＭＯＳＦＥＴのドレインまたはソースであることを特徴とする請求項１または２に記載の不揮発性メモリセル。
【請求項４】
前記選択素子がダイオード素子で構成され、前記各可変抵抗素子の前記一端と接続する前記電極が前記ダイオード素子のアノードまたはカソードであることを特徴とする請求項１または２に記載の不揮発性メモリセル。
【請求項５】
請求項１または２に記載の不揮発性メモリセルを行方向及び列方向にマトリクス状に配列し、前記メモリセルの各行に行方向に沿って延伸するワード線を備え、前記メモリセルの各列に列方向に沿って延伸する前記メモリセル内の前記可変抵抗素子と同数のビット線を備えてなるメモリセルアレイを有することを特徴とする不揮発性半導体記憶装置。
【請求項６】
前記メモリセルの夫々において、前記選択素子がＭＯＳＦＥＴで構成され、前記ＭＯＳＦＥＴのドレインが前記各可変抵抗素子の一端と接続し、前記複数の可変抵抗素子の前記ＭＯＳＦＥＴと接続しない側の一端を各別に前記ビット線に接続し、前記ＭＯＳＦＥＴのソースをソース線に接続し、前記ＭＯＳＦＥＴのゲートが前記ワード線に接続してなることを特徴とする請求項５に記載の不揮発性半導体記憶装置。
【請求項７】
前記メモリセルの夫々において、前記選択素子がダイオード素子で構成され、前記選択ダイオードのアノードまたはカソードが前記各可変抵抗素子の一端と接続し、前記複数の可変抵抗素子の前記ダイオード素子と接続しない側の一端を各別に前記ビット線に接続し、前記ダイオード素子の前記可変抵抗素子と接続しない側の電極を前記ワード線に接続してなることを特徴とする請求項５に記載の不揮発性半導体記憶装置。
【請求項８】
前記メモリセルアレイを１ブロックとして、少なくとも前記列方向に複数ブロックを配列し、前記各ブロックの前記ビット線をローカルビット線とし、そのローカルビット線を選択するローカルビット線選択トランジスタを設け、前記ローカルビット線が前記ローカルビット線選択トランジスタを介してグローバルビット線に接続される階層ビット線構造を有することを特徴とする請求項５〜７の何れか１項に記載の不揮発性半導体記憶装置。
【請求項９】
読み出し対象として選択される前記メモリセルに接続する前記各ビット線は、当該読み出し動作に先立って夫々所定電位に充電されることを特徴とする請求項５〜８の何れか１項に記載の不揮発性半導体記憶装置。
【請求項１０】
読み出し対象として選択される前記メモリセルに接続する前記各ビット線を当該読み出し動作に先立って所定電位に充電するために、当該ビット線間にイコライズ用のトランジスタを設けていることを特徴とする請求項５〜８の何れか１項に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置及びそれに用いるメモリセルに関し、より具体的には、メモリセルが電気抵抗の変化により情報を記憶可能な可変抵抗素子を備える不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
現在、電気抵抗の変化により情報を記憶可能な可変抵抗素子を記憶素子として利用した不揮発性メモリとして、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ  ＲＡＭ）や、ＯＵＭ（Ｏｖｏｎｉｃ  Ｕｎｉｆｉｅｄ  Ｍｅｍｏｒｙ）、ＲＲＡＭ（Ｒｅｓｉｓｔａｎｃｅ  ｃｏｎｔｒｏｌ  ｎｏｎｖｏｌａｔｉｌｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）等が存在し、提案されている。これらの素子は抵抗を変化させる事で情報を記憶し、その抵抗値の変化で情報を読み出すという形で不揮発性メモリを実現している。例えば、ＭＲＡＭは、ＭＴＪ（Ｍａｇｎｅｔｉｃ  Ｔｕｎｎｅｌ  Ｊｕｎｃｔｉｏｎ）素子を利用してメモリセルを構成しており、その内容は、例えば、特開２００２−１５１６６１号公報（特許文献１）に開示されている。図１６に、そのメモリセル構成の読み出しに関係する部分の構成を示す。また、ＲＲＡＭ素子を利用したメモリセル構成として、本願の出願人による特願２００２−１８５２３４号の明細書に記載されているものがある。図１７にそのメモリセル構成を示す。図１６と図１７に示すメモリセルは、夫々の可変抵抗素子が異なるが、何れも可変抵抗素子と選択素子である選択トランジスタが直列に接続されている点で共通している。メモリセルは、ワード線ＷＬに選択トランジスタ３のゲートが接続され、ビット線ＢＬに可変抵抗素子２の一端が接続され、ソース線ＳＬに選択トランジスタ３のソースが接続され、可変抵抗素子２の他端と選択トランジスタ３のドレインとが接続されている。
【０００３】
以下、ＲＲＡＭ素子を用いたメモリセルの場合につき説明する。図１８に、図１７のメモリセルを使用した場合のメモリセルアレイ構成を示す。メモリアレイ（メモリセルアレイと同義）は、複数のビット線ＢＬ、複数のワード線ＷＬ、及び、複数のソース線ＳＬを有し、ビット線ＢＬとワード線ＷＬとが交差する箇所にメモリセルを有し、メモリセルがマトリクス状に配列している。図１９に図１８に示すメモリセルの模式的な断面図を示す。
【０００４】
今、このメモリアレイの読み出し動作を説明する。ビット線ＢＬとワード線ＷＬにより読み出し対象のメモリセルが選択されるように、ビット線選択トランジスタ４、ワード線ドライバ６等を制御し、ソース線制御回路７が選択されたメモリセルに接続するソース線ＳＬを接地電位とする。この条件のもとで、読み出し回路５のビット線の充電回路から選択されたビット線に読み出し用のバイアス電圧を印加すると、選択ビット線から選択されたメモリセルのＲＲＡＭ素子２、選択トランジスタ３、ソース線ＳＬ、接地電位へと電流経路ができる。選択されたメモリセルのＲＲＡＭ素子２の抵抗値に依存して選択ビット線に流れる電流が変化する。このビット線を流れる電流を読み出し回路５で判別し、メモリセルに記憶されたデータを出力する。当該電流値を判別する読み出し回路の一例を、図２０に示す。図２０の読み出し回路によると、ビット線ＢＬにビット線選択トランジスタ４を介して負荷回路８が接続され、負荷回路８とビット線選択トランジスタ４の接続点Ｎでビット線電流を電圧に変換している。メモリセルの記憶データ値に対応する各電流値を判別するための基準電流を発生する電流源を準備し、その電流源から生成される電圧（以下これを基準電圧Ｖｒｅｆと称す）とビット線電流を変換した電圧をコンパレータ回路９で判別し、その判別結果を出力する（ＣＰＯＵＴ）。図２１に、負荷回路８として抵抗を利用した場合の負荷曲線（直線）Ａと２値データの夫々に対応するビット線電流の電流―電圧特性Ｂ、Ｃの一例を模式的に示す。
【０００５】
【特許文献１】
特開２００２−１５１６６１号公報
【０００６】
【発明が解決しようとする課題】
上記のような読み出し動作の場合、図２１のグラフから判るようにビット線電流差が大きい程、コンパレータ回路９に入力される電圧差が大きくなる。コンパレータ回路９に入力される電圧差が大きいと、コンパレータ回路９の動作自体も高速になる。従って、より高速にまたより安定にメモリセルの情報を読み出すためには、ビット線電流差を大きくすることが望ましい。ここで、ビット線電流は、ビット線電流の流れる各部の抵抗値、即ち、ＲＲＡＭ素子２自体の抵抗、選択トランジスタ３のオン抵抗、ビット線選択トランジスタ４のオン抵抗、ビット線ＢＬの配線抵抗（寄生抵抗）等の合計値で与えられる。従って、ＲＲＡＭ素子２自体の抵抗に対して、その他の抵抗値が大きいと、相対的に上記ビット線電流差が小さくなり、安定した読み出し動作や高速動作が困難になる。
【０００７】
図２２に、ビット線電流経路の簡単なモデル例を示す。図２２には、ＲＲＡＭ素子２自体に接続される選択トランジスタ３、複数のビット線ＢＬを選択するビット線選択トランジスタ４、及び、ビット線ＢＬから構成される。ビット選択トランジスタ４は元々複数のビット線ＢＬを選択するという目的から、ビット線と同数あればよく、メモリセルの選択トランジスタ３と比較するとその個数が少なく、オン抵抗を下げるためにトランジスタの駆動能力を上げること、つまりトランジスタのゲート幅を大きくしても、メモリアレイ全体に占める面積増大の影響は少ない。一方、ビット線自体の抵抗値を下げるためにはビット線の配線材料を低抵抗化するか、ビット線長を短くする等の方法がある。何れも従来からの不揮発性メモリに共通の課題である。一方、メモリセル内の選択トランジスタ３に関しては、状況が異なる。この選択トランジスタ３の駆動能力を上げるためには前述したトランジスタのゲート幅を大きくすることが効果的ではあるが、ＲＲＡＭ素子２の夫々にこのトランジスタが接続されている、その個数が多く、ゲート幅を大きくすることは一気にメモリアレイ全体の面積増加となり、製造コストに大きな影響を与えることになる。結論として、選択トランジスタ３のオン抵抗が上記ビット線電流差を大きくできない大きな要因となっている。
【０００８】
本発明は、上述の問題点に鑑みてなされたものであり、その目的は、上記問題点を解消し、メモリアレイ全体の面積増加を伴うことなくメモリセルの選択トランジスタのオン抵抗を下げることを可能とし、メモリセルの記憶データの読み出し動作の高速化及び安定動作を可能とする不揮発性メモリセル、及び、不揮発性半導体記憶装置を提供することにある。
【０００９】
【課題を解決するための手段】
この目的を達成するための本発明に係る不揮発性メモリセルは、電気抵抗の変化により情報を記憶可能な可変抵抗素子を複数備え、前記各可変抵抗素子の一端同士を接続し、前記複数の可変抵抗素子を共通に選択する選択素子の一つの電極と前記各可変抵抗素子の前記一端とを接続していることを特徴とする。
【００１０】
更に、本発明に係る不揮発性メモリセルは、前記可変抵抗素子が、電気的ストレスにより電気抵抗の変化するＲＲＡＭ素子、磁界により電気抵抗の変化するＭＲＡＭ素子、または、熱により電気抵抗の変化するＯＵＭ素子であることを特徴とする。
【００１１】
更に、本発明に係る不揮発性メモリセルは、前記選択素子がＭＯＳＦＥＴで構成され、前記各可変抵抗素子の前記一端と接続する前記電極が前記ＭＯＳＦＥＴのドレインまたはソースであること、或は、前記選択素子がダイオード素子で構成され、前記各可変抵抗素子の前記一端と接続する前記電極が前記ダイオード素子のアノードまたはカソードであることを特徴とする。
【００１２】
この目的を達成するための本発明に係る不揮発性半導体記憶装置は、本発明に係る不揮発性メモリセルを行方向及び列方向にマトリクス状に配列し、前記メモリセルの各行に行方向に沿って延伸するワード線を備え、前記メモリセルの各列に列方向に沿って延伸する前記メモリセル内の前記可変抵抗素子と同数のビット線を備えてなるメモリセルアレイを有することを特徴とする。
【００１３】
更に、本発明に係る不揮発性半導体記憶装置は、前記メモリセルの夫々において、前記選択素子がＭＯＳＦＥＴで構成され、前記ＭＯＳＦＥＴのドレインが前記各可変抵抗素子の一端と接続し、前記複数の可変抵抗素子の前記ＭＯＳＦＥＴと接続しない側の一端を各別に前記ビット線に接続し、前記ＭＯＳＦＥＴのソースをソース線に接続し、前記ＭＯＳＦＥＴのゲートが前記ワード線に接続してなることを特徴とする。
【００１４】
更に、本発明に係る不揮発性半導体記憶装置は、前記メモリセルの夫々において、前記選択素子がダイオード素子で構成され、前記選択ダイオードのアノードまたはカソードが前記各可変抵抗素子の一端と接続し、前記複数の可変抵抗素子の前記ダイオード素子と接続しない側の一端を各別に前記ビット線に接続し、前記ダイオード素子の前記可変抵抗素子と接続しない側の電極を前記ワード線に接続してなることを特徴とする。
【００１５】
上記特徴構成によれば、ＭＯＳＦＥＴやダイオード素子等で構成される選択素子を複数の可変抵抗素子で共用することにより、可変抵抗素子に各別に設ける場合の選択素子の配置領域を一つの選択素子の配置領域として利用できるため、メモリアレイ全体の面積増加を伴わずに選択素子の抵抗値を小さくでき、記憶データに対応して選択された可変抵抗素子を流れるビット線電流の電流差を大きくすることができる。この結果、メモリセルの記憶データの読み出し動作の高速化及び安定動作を可能とする不揮発性メモリセル、及び、不揮発性半導体記憶装置を提供することができる。
【００１６】
更に、本発明に係る不揮発性半導体記憶装置は、前記メモリセルアレイを１ブロックとして、少なくとも前記列方向に複数ブロックを配列し、前記各ブロックの前記ビット線をローカルビット線とし、そのローカルビット線を選択するローカルビット線選択トランジスタを設け、前記ローカルビット線が前記ローカルビット線選択トランジスタを介してグローバルビット線に接続される階層ビット線構造を有することを特徴とする。
【００１７】
選択素子を複数の可変抵抗素子で共用することにより、メモリセルの記憶データの読み出し動作の高速化及び安定動作を可能となる一面、複数の可変抵抗素子の夫々に接続するビット線間で、非選択のメモリセルの可変抵抗素子を経由するリーク電流経路が発生するため、同じビット線に接続できるメモリセルの個数に上限ができることになる。
【００１８】
しかしながら、階層ビット線構造を有する上記特徴構成によれば、ビット線方向へのメモリセルの増設が上記上限値を越えて可能となり、選択素子の低抵抗化を図りながら、大規模なメモリアレイ構成を構築することができる。
【００１９】
更に、本発明に係る不揮発性半導体記憶装置は、読み出し対象として選択される前記メモリセルに接続する前記各ビット線が、当該読み出し動作に先立って夫々所定電位に充電されること、或は、読み出し対象として選択される前記メモリセルに接続する前記各ビット線を当該読み出し動作に先立って所定電位に充電するために、当該ビット線間にイコライズ用のトランジスタを設けていることを特徴とする。
【００２０】
また、上記特徴構成によれば、各ビット線を読み出し動作に先立って所定電位に充電するため、複数の可変抵抗素子の夫々に接続するビット線間で、非選択のメモリセルの可変抵抗素子を経由するリーク電流経路が発生することに対し、そのリーク電流の影響を小さくして、選択したメモリセルの読み出し対象となる可変抵抗素子の抵抗変化を主として読み出すことにより、当該読み出し動作の高速化及び安定動作が可能となる。
【００２１】
【発明の実施の形態】
本発明に係る不揮発性メモリセル、及び、不揮発性半導体記憶装置（以下、適宜「本発明装置」という。）の実施の形態につき、図面に基づいて説明する。尚、従来技術の不揮発性メモリセル、及び、不揮発性半導体記憶装置と重複する部分については、図面上同じ符号を付して説明する。
【００２２】
〈第１実施形態〉
図１に本発明装置のメモリセル１の構成を示す。メモリセル１は、２つの可変抵抗素子２とその２つの可変抵抗素子を選択する選択素子としての１つのＮ型ＭＯＳＦＥＴで構成される選択トランジスタ３とを備え、各可変抵抗素子２の一端が夫々選択トランジスタ３のドレイン電極と接続されている。また、各可変抵抗素子２の他端が夫々異なったビット線ＢＬに接続され、選択トランジスタ３のゲートがワード線ＷＬに接続され、選択トランジスタ３のソースがソース線ＳＬに接続される。本実施の形態では、１つのメモリセル内に２つの可変抵抗素子２を備えていることから、図１７に示す従来のメモリセルと比較して２倍の記憶容量があることになるが、１つの可変抵抗素子２に１つのメモリセルを対応付けるとすれば、本実施の形態におけるメモリセル１は、２つのメモリセルが合体した形態と言える。
【００２３】
本実施の形態では、可変抵抗素子２としてＲＲＡＭ素子を用いる。ＲＲＡＭ素子は、電気的ストレスの印加により電気抵抗が変化し、電気的ストレス解除後も変化した電気抵抗が保持されることにより、その抵抗変化でデータの記憶が可能な不揮発性の記憶素子で、例えば、Ｐｒ（１−ｘ）ＣａｘＭｎＯ３、Ｌａ（１−ｘ）ＣａｘＭｎＯ３、または、Ｌａ（１−ｘ―ｙ）ＣａｘＰｂｙＭｎＯ３（但し、ｘ＜１、ｙ＜１、ｘ＋ｙ＜１）で表される何れかの物質、例えば、Ｐｒ０．７Ｃａ０．３ＭｎＯ３、Ｌａ０．６５Ｃａ０．３５ＭｎＯ３、Ｌａ０．６５Ｃａ０．１７５Ｐｂ０．１７５ＭｎＯ３等のマンガン酸化膜をＭＯＣＶＤ法、スピンコーティング法、レーザアブレーション、スパッタリング法等で成膜して作成される。また、電気的ストレスとしてＲＲＡＭ素子の電極間に電圧パルスを印加し、そのパルス幅、電圧振幅またはその両方を調整することによりＲＲＡＭ素子の抵抗変化量を制御する。
【００２４】
図２に本発明装置のメモリアレイの構成を示す。メモリアレイは、メモリセル１を行方向（ワード線方向）と行方向（ビット線方向）にマトリクス状に複数配列してなり、更に、複数のビット線ＢＬ、複数のワード線ＷＬ、及び、複数のソース線ＳＬを有する。１つのメモリセル１に対して、隣接する１対のビット線ＢＬと１本のワード線ＷＬとが交差する。各メモリセル１は、隣接する１対のビット線ＢＬに対して接続されている可変抵抗素子２が選択トランジスタ３を共用してソース線ＳＬに接続されている。ここで、隣接する１対のビット線ＢＬをＮ型ＭＯＳＦＥＴで構成されるビット線選択トランジスタ４の一方をオンさせて選択することで、選択されたビット線ＢＬに接続する可変抵抗素子２が選択される。
【００２５】
図３に、図２に示すメモリアレイ構成の要部断面図を模式的に示す。ここで、図３（Ｂ）と従来のメモリアレイ構成の図１９（Ｂ）を比較すると、選択トランジスタ３のゲート幅（Ｗ２＝２×Ｗ１＋ｄ）が従来の選択トランジスタ３のゲート幅（Ｗ１）の２倍以上になっていることが分かる。即ち、２個分のゲート幅（２×Ｗ１）＋素子分離領域１０の幅（ｄ）が本実施の形態における選択トランジスタ３のゲート幅（Ｗ２）となる。即ち、図１９の従来技術と比較して、選択トランジスタ３の駆動能力が、同じレイアウト面積で２倍以上に向上されることを示している。この結果、メモリアレイ全体の面積増加を伴わずに選択トランジスタ３の抵抗値を小さくでき、可変抵抗素子２を流れるビット線電流の記憶データ間の電流差（例えば、２値データの場合は、データ０を読み出す電流値とデータ１を読み出す電流値の差）を大きくすることができる。
【００２６】
〈第２実施形態〉
次に、図２に示すメモリアレイ構成をベースに階層ビット線構造を採用したメモリアレイ構成を図４に、また、当該階層ビット線構造における読み出し回路の一例を図５に夫々示す。メモリセル１から高速且つ安定して記憶データの読み出しを実現するために、図４のように階層ビット線構造のメモリアレイ構成とすることができる。
【００２７】
本実施の形態の階層ビット線構造では、メモリセル１に直接接続するビット線をローカルビット線ＬＢＬと称す。列方向に同じローカルビット線ＬＢＬに接続するメモリアレイを１ブロックとして、列方向に複数ブロックを配列し、各ブロックのローカルビット線ＬＢＬを選択するローカルビット線選択トランジスタ１１を設け、ローカルビット線ＬＢＬがローカルビット線選択トランジスタ１１を介してグローバルビット線ＧＢＬに接続される。また、グローバルビット線ＧＢＬはグローバルビット線選択トランジスタ１２を介して、読み出し回路５に接続される。ここで、ローカルビット線選択トランジスタ１１とグローバルビット線選択トランジスタ１２の各１つを選択的にオンにすることで、読み出し対象の可変抵抗素子２と読み出し回路５がローカルビット線ＬＢＬとグローバルビット線ＧＢＬを介して接続される。従って、ローカルビット線選択トランジスタ１１とグローバルビット線選択トランジスタ１２が、図２に示した実施形態のメモリアレイにおけるビット線選択トランジスタ４に相当する。
【００２８】
図４、図５、及び、図６に示す信号タイミング波形図を用いて、メモリセル１の読み出し動作につき説明する。ここで、図４において、読み出し対象のメモリセル１を１Ａ、その中の読み出し対象の可変抵抗素子２を２Ａ、読み出し対象でない可変抵抗素子２を２Ｂ、メモリセル１Ａの選択トランジスタ３を３Ａとする。可変抵抗素子２Ａに接続するローカルビット線ＬＢＬ１と可変抵抗素子２Ｂに接続されているローカルビット線ＬＢＬ２に接続するローカルビット線選択トランジスタ１１ａと１１ｂを夫々オン状態にするためにローカルビット線選択信号ＢＫ１とＢＫ２を高レベルにする。同時に、選択トランジスタ３Ａをオン状態にするため、ワード線ＷＬ２を高レベルにする。メモリセル１Ａに接続するソース線ＳＬを接地電位にし、ローカルビット線ＬＢＬ１、ＬＢＬ２にローカルビット線選択トランジスタ１１ａ、１１ｂを介して接続されるグローバルビット線ＧＢＬ１を選択すべく、グローバルビット線選択トランジスタ１２をオン状態にするためにグローバルビット線選択信号ＣＯＬ１を高レベルとする。この状態で、読み出し回路５内の負荷回路８から、選択されたグローバルビット線ＧＢＬ１とローカルビット線ＬＢＬ１、ＬＢＬ２の充電を行う。選択されたローカルビット線ＬＢＬ１に対する読み出し用の充電レベルは、例えば、１〜１．５Ｖである。ある充電レベルに達したところで、ローカルビット線選択信号ＢＫ２を低レベルにしてローカルビット線選択トランジスタ１１ｂをオフにし、ローカルビット線ＬＢＬ２に対する充電を停止する。上記の処理手順により、充電回路から、グローバルビット線ＧＢＬ１、ローカルビット線ＬＢＬ１、可変抵抗素子２Ａ、選択トランジスタ３Ａ、ソース線ＳＬと続く電流経路が形成される。ここで、負荷回路８の負荷特性と可変抵抗素子２Ａの抵抗値で決定されるビット線電流によりコンパレータ回路９の入力電圧が決定される。コンパレータ回路９の動作は、図２０に示す従来技術のものと同様である。
【００２９】
図５に示すように、読み出し対象でない側の可変抵抗素子２Ｂが選択トランジスタ３Ａのドレインに接続されているが、ローカルビット線選択信号ＢＫ２が低レベルでローカルビット線選択トランジスタ１１ｂがオフ状態なので、可変抵抗素子２Ａを通過する電流経路に影響しない。
【００３０】
尚、列方向に沿って共通のローカルビット線ＬＢＬに接続するメモリセル１の総数は回路動作上、上限値が存在し、その上限値は、可変抵抗素子２の記憶データに対応して決まる各抵抗値（２値データを記憶する場合であれば、データ０の抵抗値とデータ１の抵抗値）、及び、選択トランジスタ３のオン抵抗に基づいて決定される。これは、１対のローカルビット線ＬＢＬ１、ＬＢＬ２間に、非選択のメモリセル１の２つの可変抵抗素子２を介してリーク電流経路が形成されることに起因するものであるが、上記の如く、１対のローカルビット線ＬＢＬ１、ＬＢＬ２を充電することで、このリーク電流経路の影響を軽減することができる。
【００３１】
〈第３実施形態〉
図７に本発明装置の第３実施形態を示す。図４に示す第２実施形態と異なる点は、同じメモリセル１に接続する１対のローカルビット線ＬＢＬ１、ＬＢＬ２間に、上記充電期間中に当該１対のローカルビット線ＬＢＬ１、ＬＢＬ２を同電位にイコライズするためのトランジスタ１３が接続されている点である。図８の信号タイミング波形図に示すように、第２実施形態では、ローカルビット線選択信号ＢＫ２を充電期間中に一旦高レベルにしたが、本第３実施形態では、ローカルビット線選択信号ＢＫ２は低レベルを維持し、その代わりに、イコライズ信号ＥＱ１を充電期間中に高レベルにしてイコライズ用のトランジスタ１３をオンさせて、ローカルビット線ＬＢＬ２の充電を行う。１対のローカルビット線ＬＢＬ１、ＬＢＬ２の充電方法が異なるのみで、その他の動作は第２実施形態の場合と同じである。
【００３２】
〈第４実施形態〉
図９及び図１０に本発明装置の第４実施形態を示す。図９に示すメモリセル構成は、３つの可変抵抗素子２とその３つの可変抵抗素子２を選択する選択素子としての１つのＭＯＳＦＥＴで構成される選択トランジスタ３とを備え、各可変抵抗素子２の一端が夫々選択トランジスタ３のドレイン電極と接続されている。また、各可変抵抗素子２の他端が夫々異なったビット線ＢＬに接続され、選択トランジスタ３のゲートがワード線ＷＬに接続され、選択トランジスタ３のソースがソース線ＳＬに接続される。本実施の形態では、１つのメモリセル１４内に３つの可変抵抗素子２を備えていることから、図１７に示す従来のメモリセルと比較して３倍の記憶容量があることになるが、１つの可変抵抗素子２に１つのメモリセルを対応付けるとすれば、本実施の形態におけるメモリセル１４は、３つのメモリセルが合体した形態と言える。図１０に図９に示すメモリセル１４を用いた階層ビット線構造のメモリアレイ構成を示す。
【００３３】
図４に示す第２実施形態とは、上記の如く、１つの選択トランジスタ３を共用している可変抵抗素子２の個数が異なるのみで、ローカルビット線選択トランジスタ１１ａ、１１ｂ、１１ｃを制御することで、第２実施形態と同様に読み出しが可能となる。尚、読み出し回路５は図５に示す回路構成と同じである。
【００３４】
具体的には、図１０において、読み出し対象のメモリセル１４を１４Ａ、その中の読み出し対象の可変抵抗素子２を２Ａ、読み出し対象でない可変抵抗素子２を２Ｂと２Ｃ、メモリセル１４Ａの選択トランジスタ３を３Ａとすると、可変抵抗素子２Ａに接続するローカルビット線ＬＢＬ１と可変抵抗素子２Ｂに接続されているローカルビット線ＬＢＬ２と可変抵抗素子２Ｃに接続されているローカルビット線ＬＢＬ３に接続するローカルビット線選択トランジスタ１１ａ、１１ｂ、１１ｃを夫々オン状態にするためにローカルビット線選択信号ＢＫ１、ＢＫ２、ＢＫ３を高レベルにする。同時に、選択トランジスタ３Ａをオン状態にするため、ワード線ＷＬ２を高レベルにする。メモリセル１４Ａに接続するソース線ＳＬを接地電位にし、ローカルビット線ＬＢＬ１、ＬＢＬ２、ＬＢＬ３にローカルビット線選択トランジスタ１１ａ、１１ｂ、１１ｃを介して接続されるグローバルビット線ＧＢＬ１を選択すべく、グローバルビット線選択トランジスタ１２をオン状態にするためにグローバルビット線選択信号ＣＯＬ１を高レベルとする。この状態で、読み出し回路５内の負荷回路８から、選択されたグローバルビット線ＧＢＬ１とローカルビット線ＬＢＬ１、ＬＢＬ２、ＬＢＬ３の充電を行う。選択されたローカルビット線ＬＢＬ１に対する読み出し用の充電レベルは、例えば、１〜１．５Ｖである。ある充電レベルに達したところで、ローカルビット線選択信号ＢＫ２、ＢＫ３を低レベルにしてローカルビット線選択トランジスタ１１ｂ、１１ｃをオフにし、ローカルビット線ＬＢＬ２、ＬＢＬ３に対する充電を停止する。上記の処理手順により、第２実施形態と同様に、充電回路から、グローバルビット線ＧＢＬ１、ローカルビット線ＬＢＬ１、可変抵抗素子２Ａ、選択トランジスタ３Ａ、ソース線ＳＬと続く電流経路が形成され、負荷回路８の負荷特性と可変抵抗素子２Ａの抵抗値で決定されるビット線電流によりコンパレータ回路９の入力電圧が決定され、コンパレータ回路９によって読み出し動作が実行される。
【００３５】
図１１に、図１０に示すメモリアレイ構成の要部断面図を模式的に示す。図１１より、選択トランジスタ３のゲート幅（Ｗ３＝３×Ｗ１＋２×ｄ）を更に広げることが可能であることが分かる。
【００３６】
本第４実施形態では、１つの選択トランジスタ３が３つの可変抵抗素子２と接続する場合を説明したが、１つのメモリセル内において１つの選択トランジスタ３を共用する可変抵抗素子２が４以上であってもよく、その場合、選択トランジスタ３のゲート幅を更に広げることが可能となる。
【００３７】
〈第５実施形態〉
図１２に、本発明装置の第５実施形態を示す。第５実施形態では、図１に示すメモリセル１を用いて、１つのメモリセル１内の２つの可変抵抗素子２の抵抗値を、当該２つの可変抵抗素子２に接続する１対のビット線（ローカルとグローバル）を使用して読み出す回路構成となっている。例えば、１つのメモリセル内に１ビットデータ（２値データ）を記憶している場合、一方の可変抵抗素子２が高抵抗で、他方の可変抵抗素子２が低抵抗になっており、１対のビット線（ローカルとグローバル）の両方が充電され、何れの可変抵抗素子２が高抵抗（或は低抵抗）かで、夫々のビット線電流に正負何れかの極性で差が生じ、図１３に示す読み出し回路１５でデータを読み出す。読み出し回路１５の構成は、図５に示す第１乃至第４の実施形態の読み出し回路５とは異なり、コンパレータ回路９には、上記１対のビット線を流れるビット線電流で決まるノードＮ１、Ｎ２の電圧が入力され、参照用の基準電圧Ｖｒｅｆは使用されない。
【００３８】
このように、２本のビット線を使用するため、ローカルビット線ＬＢＬとグローバルビット線ＧＬＢの関係が、第２乃至第４の実施形態とは異なる。つまり、第１乃至第４の実施形態では、同じメモリセル１，１４に接続するローカルビット線が１つのグローバルビット線に接続するが、第５実施形態では、同じメモリセル１の１対のローカルビット線が各別に１対のグローバルビット線に接続され、１本のグローバルビット線は隣接するメモリセルのローカルビット線同士で共用するする形態となっている。
【００３９】
以下に、別の実施形態につき説明する。
〈１〉上記各実施形態では、メモリセル１、１４は、選択素子としてＭＯＳＦＥＴで構成される選択トランジスタ３を用いていたが、例えば、図１４に示すように、選択トランジスタ３に代えてダイオード素子１７を用いてメモリセル１６を構成しても構わない。具体的には、２つの可変抵抗素子２とその２つの可変抵抗素子を選択する選択素子としての１つのダイオード素子１７とを備え、各可変抵抗素子２の一端が夫々ダイオード素子１７のアノードと接続されている。また、各可変抵抗素子２の他端が夫々異なったビット線ＢＬに接続され、ダイオード素子１７のカソードがワード線ＷＬに接続される。メモリアレイ構成を図１５に示す。本別実施形態でも、選択トランジスタ３の場合と同様に、ダイオード素子１７の配置面積を大きくする事ができるため、選択トランジスタ３を用いる場合と同様の効果が期待できる。
【００４０】
〈２〉上記各実施形態では、可変抵抗素子２としてＲＲＡＭ素子を用いる場合を例として説明したが、ＲＲＡＭ素子に代えて、ＭＲＡＭ素子またはＯＵＭ素子を用いても構わない。ＭＲＡＭ素子やＯＵＭ素子は、磁界や熱により電気抵抗を変化させる点で、ＲＲＡＭ素子とは異なるが、電気抵抗の変化により情報を記憶可能な可変抵抗素子でる点においてＲＲＡＭ素子と同様であるため、記憶するデータに対応して取り得る抵抗値によっては、図２１に示したビット線電流の電流―電圧特性を示し、上記各実施形態と同様に読み出し動作の高速化や安定化という改善効果が期待される。
【００４１】
【発明の効果】
以上、本発明によれば、メモリアレイ全体の面積増加を伴うことなくメモリセルの選択素子（選択トランジスタやダイオード素子）のオン抵抗を下げることが可能となり、メモリセルの記憶データの読み出し動作の高速化及び安定動作を可能とする不揮発性メモリセル、及び、不揮発性半導体記憶装置を提供することできる。
【図面の簡単な説明】
【図１】本発明に係る不揮発性半導体記憶装置のメモリセル構成の一例を示す回路図
【図２】本発明に係る不揮発性半導体記憶装置のメモリアレイの構成例（第１実施形態）を示す回路ブロック図
【図３】（Ａ）図２に示すメモリアレイ構成のＡ−Ａ断面の要部断面を模式的に示す断面図と、
（Ｂ）図２に示すメモリアレイ構成のＢ−Ｂ断面の要部断面を模式的に示す断面図
【図４】本発明に係る不揮発性半導体記憶装置の階層ビット線構造を採用したメモリアレイの構成例（第２実施形態）を示す回路ブロック図
【図５】図４に示すメモリアレイ構成における読み出し回路の一例を示す回路ブロック図
【図６】図４に示すメモリアレイ構成における読み出し動作を説明する信号タイミング波形図
【図７】本発明に係る不揮発性半導体記憶装置の階層ビット線構造を採用したメモリアレイの他の構成例（第３実施形態）を示す回路ブロック図
【図８】図７に示すメモリアレイ構成における読み出し動作を説明する信号タイミング波形図
【図９】本発明に係る不揮発性半導体記憶装置のメモリセル構成の他の一例（第４実施形態）を示す回路図
【図１０】本発明に係る不揮発性半導体記憶装置の階層ビット線構造を採用したメモリアレイの他の構成例（第４実施形態）を示す回路ブロック図
【図１１】（Ａ）図１０に示すメモリアレイ構成のＡ−Ａ断面の要部断面を模式的に示す断面図と、
（Ｂ）図１０に示すメモリアレイ構成のＢ−Ｂ断面の要部断面を模式的に示す断面図
【図１２】本発明に係る不揮発性半導体記憶装置の階層ビット線構造を採用したメモリアレイの他の構成例（第５実施形態）を示す回路ブロック図
【図１３】図１２に示すメモリアレイ構成における読み出し回路の一例を示す回路ブロック図
【図１４】本発明に係る不揮発性半導体記憶装置のメモリセル構成の他の一例（別実施形態）を示す回路図
【図１５】本発明に係る不揮発性半導体記憶装置の階層ビット線構造を採用したメモリアレイの他の構成例（別実施形態）を示す回路ブロック図
【図１６】従来の不揮発性半導体記憶装置のＭＴＪ素子を利用したメモリセル構成を示す回路図
【図１７】従来の不揮発性半導体記憶装置のＲＲＡＭ素子を利用したメモリセル構成を示す回路図
【図１８】図１７に示すメモリセルを使用した場合のメモリセルアレイ構成を示す回路図
【図１９】（Ａ）図１８に示すメモリアレイ構成のＡ−Ａ断面の要部断面を模式的に示す断面図と、
（Ｂ）図１８に示すメモリアレイ構成のＢ−Ｂ断面の要部断面を模式的に示す断面図
【図２０】従来の不揮発性半導体記憶装置の読み出し回路の一例を示す回路ブロック図
【図２１】ビット線電流の電流―電圧特性と負荷特性を示すグラフ
【図２２】従来の不揮発性半導体記憶装置のビット線電流経路の簡単なモデル例を示す回路図
【符号の説明】
１、１４、１６：  メモリセル
２：  可変抵抗素子（ＲＲＡＭ素子）
３：  選択トランジスタ
４：  ビット線選択トランジスタ
５、１５、１９：  読み出し回路
６、１８：  ワード線ドライバ
７：  ソース線制御回路
８：  負荷回路
９：  コンパレータ回路
１０：  素子分離領域
１１：  ローカルビット線選択トランジスタ
１２：  グローバルビット線選択トランジスタ
１３：  イコライズ用のトランジスタ
１７：  ダイオード素子
ＷＬ（ＷＬ１〜ＷＬ３）：  ワード線
ＢＬ：  ビット線
ＬＢＬ（ＬＢＬ１、ＬＢＬ２）：  ローカルビット線
ＬＢＬＢ：  ローカルビット線（ＬＢＬと対）
ＧＢＬ（ＧＢＬ１、ＧＢＬ２）：  グローバルビット線
ＧＢＬＢ（ＧＢＬ１Ｂ）：  グローバルビット線（ＧＢＬと対）
ＳＬ：  ソース線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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