(57)【要約】【課題】同時スイッチング雑音を低減し、並列データのインターリービングを支援するデータ反転回路を有する集積回路装置を提供する。【解決手段】その内部にデータ反転回路によって以前に発生した出力データグループと並列に少なくとも第１及び第２入力データグループを計算するデータ反転回路を備える集積回路装置である。データ反転回路は第１入力データグループと出力データグループとの間のビット差数が第１入力データグループのサイズの半分（１／２）より大きい時、そして、第２入力データグループと第１入力データグループの反転バージョンとの間のビット差数が第２入力データグループのサイズの半分（１／２）より大きいときに第１及び第２入力データグループの反転バージョンを各々発生する。【選択図】図３
2004129258.tif 000002
【特許請求の範囲】
【請求項１】
　複数の入力で並列に受信される第１データグループと第２データグループとの対応するビット間でビット対ビットの比較を行うことによって前記第１データグループと第２データグループとの間のビット差を評価し、前記第１データグループと前記第２データグループとの間のビット差数が前記第２データグループ内のデータビット数の半分より大きい場合に、複数の出力で前記第２データグループの反転バージョンと並列に前記第１データグループのバージョンを発生させるデータ反転回路を備える集積回路装置。
【請求項２】
　前記データ反転回路は、
　前記データ反転回路の入力に並列に供給される前記第１データグループ及び前記第２データグループを受信する第１ＸＯＲ回路と、
　前記第１データグループの反転バージョン及び前記第２データグループを受信する第２ＸＯＲ回路と、
　を含むことを特徴とする請求項１に記載の集積回路装置。
【請求項３】
　前記集積回路装置は、
　前記第１ＸＯＲ回路が発生した信号に応答して非反転パリティ信号を発生させる第１比較器と、
　前記第２ＸＯＲ回路が発生した信号に応答して反転パリティ信号を発生させる第２比較器と、をさらに備えることを特徴とする請求項２に記載の集積回路装置。
【請求項４】
　前記集積回路装置は、
　第１パリティ信号、前記非反転パリティ信号及び前記反転パリティ信号に応答して第２パリティ信号を発生させる選択回路をさらに備えることを特徴とする請求項３に記載の集積回路装置。
【請求項５】
　前記選択回路は、
　前記第１パリティ信号が偽である時は前記非反転パリティ信号を前記第２パリティ信号として選択し、前記第１パリティ信号が真である時は前記反転パリティ信号を前記第２パリティ信号として選択することを特徴とする請求項４に記載の集積回路装置。
【請求項６】
　前記データ反転回路は、
　前記データ反転回路の出力で第１パリティ信号及び前記第１データグループのバージョンを発生させる第１タイミング経路を含むことを特徴とする請求項１に記載の集積回路装置。
【請求項７】
　前記データ反転回路は、
　前記データ反転回路の入力に並列に供給される前記第１データグループ及び前記第２データグループを受信する第１ＸＯＲ回路と、
　前記第１データグループの反転バージョン及び前記第２データグループを受信する第２ＸＯＲ回路と、をさらに含むことを特徴とする請求項６に記載の集積回路装置。
【請求項８】
　前記集積回路装置は、
　前記第１ＸＯＲ回路が発生した信号に応答して非反転パリティ信号を発生させる第１比較器と、
　前記第２ＸＯＲ回路が発生した信号に応答して反転パリティ信号を発生させる第２比較器と、をさらに備えることを特徴とする請求項７に記載の集積回路装置。
【請求項９】
　前記集積回路装置は、
　前記第１パリティ信号、前記非反転パリティ信号及び前記反転パリティ信号に応答して第２パリティ信号を発生させる選択回路をさらに備えることを特徴とする請求項８に記載の集積回路装置。
【請求項１０】
　前記選択回路は、
　前記第１パリティ信号が偽である時は前記非反転パリティ信号を前記第２パリティ信号として選択され、前記第１パリティ信号が真である時は前記反転パリティ信号を前記第２パリティ信号として選択することを特徴とする請求項９に記載の集積回路装置。
【請求項１１】
　前記選択回路は、
　前記第１パリティ信号がロジック”０”である時は前記非反転パリティ信号を前記第２パリティ信号として選択され、前記第１パリティ信号がロジック１である時は前記反転パリティ信号を前記第２パリティ信号として選択されることを特徴とする請求項１０に記載の集積回路装置。
【請求項１２】
　データ反転回路が以前に発生した最終出力データグループと並列に少なくとも第１データグループ及び第２入力データグループを評価し、
　前記第１入力データグループと前記最終出力データグループとの間のビット差数が前記第１入力データグループのサイズの半分より大きい場合、及び、前記第２入力データグループと前記第１入力データグループの反転バージョンとの間のビット差数が前記第２入力データグループのサイズの半分より大きい場合に、前記第１データグループの反転バージョン及び前記第２データグループの反転バージョンを各々出力する前記データ反転回路を備える集積回路装置。
【請求項１３】
　前記データ反転回路は、
　前記第１データグループ及び前記最終出力データグループを受信する第１ＸＯＲ回路と、
　前記第１ＸＯＲ回路によって発生する信号に応答して第１パリティ信号を発生させる第１比較器と、
　前記第１パリティ信号及び前記第１入力データグループを受信する第２ＸＯＲ回路と、
　を含むことを特徴とする請求項１２に記載の集積回路装置。
【請求項１４】
　前記データ反転回路は、
　前記第１及び第２入力データグループを受信する第３ＸＯＲ回路と、
　前記第１入力データグループの反転バージョン及び前記第２入力データグループを受信する第４ＸＯＲ回路と、
　をさらに含むことを特徴とする請求項１３に記載の集積回路装置。
【請求項１５】
　前記集積回路装置は、
　前記第３ＸＯＲ回路が発生する信号に応答して非反転パリティ信号を発生させる第２比較器と、
　前記第４ＸＯＲ回路が発生する信号に応答して反転パリティ信号を発生させる第３比較器と、
　をさらに備えることを特徴とする請求項１４に記載の集積回路装置。
【請求項１６】
　前記集積回路装置は、
　前記第１パリティ信号、前記非反転パリティ信号及び前記反転パリティ信号に応答して第２パリティ信号を発生させる選択回路をさらに備えることを特徴とする請求項１４に記載の集積回路装置。
【請求項１７】
　前記選択回路は、
　前記第１パリティ信号が偽である時は前記非反転パリティ信号を前記第２パリティ信号として選択し、前記第１パリティ信号が真である時は前記反転パリティ信号を前記第２パリティ信号として選択することを特徴とする請求項１６に記載の集積回路装置。
【請求項１８】
　読出し命令に応答して４ビットプレフェッチを支援するメモリセルアレイと、
　その入力で並列に受信される第１データグループと第２データグループとの対応するビット間でビット対ビットの比較を行うことによって前記第１データグループと第２データグループとの間のビット差を評価し、前記第１データグループと前記第２データグループとの間のビット差数が前記第２データグループ内のデータビット数の半分より大きい場合に、その出力で前記第２データグループの反転バージョンと並列に前記第１データグループのバージョンを発生させるデータ反転回路を備えるＤＤＲメモリ装置。
【請求項１９】
　前記データ反転回路は、
　前記データ反転回路が以前に発生した出力データグループと並列に前記第１データグループと第２データグループとの間のビット差を評価することを特徴とする請求項１８に記載のＤＤＲメモリ装置。
【請求項２０】
　前記ＤＤＲメモリ装置は、
　前記第２データグループの反転バージョン及び前記第１データグループのバージョンを並列から直列に変換し、クロック信号の第１エッジにおいて前記メモリ装置の複数の出力ピンを前記第１データグループのバージョンでドライブし、前記クロック信号の第２エッジにおいて前記複数の出力ピンを前記第２データグループの反転バージョンでドライブする第１出力データバッファをさらに備えることを特徴とする請求項１８に記載のＤＤＲメモリ装置。
【請求項２１】
　前記クロック信号の前記第１及び第２エッジは前記クロック信号の連続的なライジングエッジ及びフォーリングエッジであることを特徴とする請求項２０に記載のＤＤＲメモリ装置。
【請求項２２】
　以前出力データグループと並列に少なくとも第１及び第２現在入力データグループを評価するデータ反転回路を備え、
　前記データ反転回路は、
　前記以前出力データグループと第１現在出力データグループとの間のビット反転数が前記第１現在出力データグループのサイズの半分（１／２）以下となるように、そして、前記第１現在出力データグループ及び前記第２現在出力データグループ間のビット反転数が前記第２現在出力データグループのサイズの半分（１／２）以下となるように、前記第１及び第２現在入力データグループの反転または非反転バージョンを各々前記第１及び第２現在出力データグループとして出力するロジックを備えることを特徴とする集積回路装置。
【請求項２３】
　前記データ反転回路は、
　前記第１現在出力データグループが前記第１現在入力データの反転バージョンであるかまたは非反転バージョンであるかを示す少なくとも第１パリティ信号を発生させることを特徴とする請求項２２に記載の集積回路装置。
【請求項２４】
　前記データ反転回路は、前記第１現在入力データグループの反転バージョンを内部的に発生させ、
　前記ロジックは、前記第１現在入力データグループと前記第２現在入力データグループとの間でビット対ビットの比較を行う第１ＸＯＲ回路と、前記第１現在入力データグループの反転バージョンと前記第２現在入力データグループとの間でビット対ビットの比較を行う第２ＸＯＲ回路と、を含むことを特徴とする請求項２２に記載の集積回路装置。
【請求項２５】
　前記データ反転回路は、
　前記第１及び第２現在入力データグループを受信する第１ＸＯＲ回路と、
　前記第１現在入力データグループの反転バージョン及び前記第２現在入力データグループを受信する第２ＸＯＲ回路と、
　を含むことを特徴とする請求項２２に記載の集積回路装置。
【請求項２６】
　前記集積回路装置は、
　前記第１ＸＯＲ回路が発生した信号に応答して非反転パリティ信号を発生させる第１比較器と、
　前記第２ＸＯＲ回路が発生した信号に応答して反転パリティ信号を発生させる第２比較器と、をさらに備えることを特徴とする請求項２５に記載の集積回路装置。
【請求項２７】
　前記集積回路装置は、
　第１パリティ信号、前記非反転パリティ信号及び前記反転パリティ信号に応答して第２パリティ信号を発生させる選択回路をさらに備えることを特徴とする請求項６に記載の集積回路装置。
【請求項２８】
　前記選択回路は、
　前記第１パリティ信号が偽である時は前記非反転パリティ信号を前記第２パリティ信号として選択し、前記第１パリティ信号が真である時は前記反転パリティ信号を前記第２パリティ信号として選択することを特徴とする請求項２７に記載の集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
　本発明は集積回路装置に係り、特に、高いデータ帯域を有する集積回路装置に関する。
【背景技術】
【０００２】
　高いデータ帯域を支援する集積回路装置では、特に高周波数で複数の出力ピンをスイッチングしたり、並列信号ライン（例えば、バス）のグループを駆動したりする時に、同時スイッチング雑音（Ｓｉｍｕｌｔａｎｅｏｕｓ　Ｓｗｉｔｃｈｉｎｇ　Ｎｏｉｓｅ、以下ＳＳＮ）が発生する。
【０００３】
　ＳＳＮを減らすための通常の技術には、連続的なデータ出力サイクルの間で値が変わる並列データ信号の数を制限するデータ反転回路の使用が含まれる。
【０００４】
　図１は、通常のデータ反転回路１００の構成を示す図面である。通常のデータ反転回路１００は、入力ＸＯＲ回路１１０、データ比較器１３０及び出力ＸＯＲ回路１２０を含む。入力ＸＯＲ回路１１０は、複数の現在の入力信号ＦＤ０１〜ＦＤ０８及びデータ反転回路１００の並列出力ピンからフィードバックされる複数の以前の出力信号Ｄ０１〜Ｄ０８を受信する。入力ＸＯＲ回路１１０内のＸＯＲロジックゲートは、データ比較器１３０の入力に提供される複数の信号を発生する。データ比較器１３０は、データ対（（ＦＤ０１，Ｄ０１），（ＦＤ０２，Ｄ０２），（ＦＤ０３，Ｄ０３），（ＦＤ０４，Ｄ０４），（ＦＤ０５，Ｄ０５），（ＦＤ０６，Ｄ０６），（ＦＤ０７，Ｄ０７）及び（ＦＤ０８，Ｄ０８））間のビット差数（Δ）が４以上であると、１に相当するロジック値を有するシングルパリティ信号（Ｓ）を発生する。
【０００５】
　したがって、Ｄ０１〜Ｄ０８の以前の値が［００００００００］であり、ＦＤ０１〜ＦＤ０８の新しい値が［１１１１１１１０］であれば、Δ＝７であるのでパリティ信号（Ｓ）の値は１になる。この場合に、新しい出力信号Ｄ０１〜Ｄ０８は［００００００１］となる。これは出力ピンのうちただ一つのピンだけ以前の出力信号と新しい出力信号の間に値をスイッチングするということを意味する。パリティ信号（Ｓ）はまた、出力信号を受信する回路や装置がその値を適切に解釈できるようにデータ反転回路１００の出力として提供される。一方、Ｄ０１〜Ｄ０８の以前の値が［００００１１１１］であり、ＦＤ０１〜ＦＤ０８の新しい値が［０００００００１］であれば、Δ＝３であるのでパリティ信号（Ｓ）の値は０になる。この場合には、出力ＸＯＲ回路１２０はデータ反転動作を行わず、新しい出力信号Ｄ０１〜Ｄ０８は［００００００１］となる。
【０００６】
　データバスに並列信号を出力する集積回路においてＳＳＮを低減するための他の通常の技術が特許文献１に開示されている。特に、特許文献１の図３は、ｍビットデータ信号及びシングルビットパリティ信号をバスに発生させる入／出力装置を示している。信号値“１”の数が一つの出力サイクルの間に発生する信号値“０”の数とほとんど同じにするために、必要ならばｍビットデータ信号は反転されても良い。特に、特許文献１は、回路Ａ（左側）及び回路Ａ（右側）を示している。各回路はデータの１／２ｍビットを受信する。回路Ａ（左側）及び回路Ａ（右側）が全てロジック”１”の信号を受信すれば、二つの回路から出力されるパリティは“１”となる。これは、“０”より“１”の数が多いことを示す。この場合に、ＸＮＯＲゲートによって発生するデータ反転フラグはロジック１に設定される。データ反転フラグがロジック１に設定されれば、回路Ａ（右側）の出力はデータ反転回路によって反転される。したがって、出力バッファ（左側）は回路Ａ（左側）から全て“１”を受信し、出力バッファ（右側）はデータ反転回路から全て“０”を受信する。シングルビット出力バッファは、データがバスに伝えられる時、回路Ａ（右側）からのデータ反転が適切に解釈されるようにフラグ信号（Ｆ１）も発生する。
【０００７】
　したがって、特許文献１の図３において、第１サイクルの間に回路Ａ（左側）及び回路Ａ（右側）に提供されたｍビットデータ信号が［１１１１１０００］及び［０００００１１１］であり、第２サイクルの間に提供されたｍビットデータ信号が［０００００１１１］及び［１１１１１０００］であれば、データ反転フラグは設定されず、連続的なサイクルの間にバスに提供されるｍビットデータは、次のようになる。
【０００８】
　第１サイクル：１１１１１０００　　　０００００１１１
　　　　　　　　↓↓↓↓↓↓↓↓　　　↓↓↓↓↓↓↓↓
　第２サイクル：０００００１１１　　　１１１１１０００
　したがって、特許文献１の図３の回路を利用して、第１サイクルの間に発生した“１”及び“０”の数は同じであり（各々８）、第２サイクルの間に発生した“１”及び“０”の数も同じである（各々８）。しかし、第１サイクルから第２サイクルに移行する時のビット差数（Δ）の最大値１６（すなわち、Δ＝１６）となる。これは、第１サイクルから第２サイクルに移行する時、バスに連結された全ての出力ラインはＨＩＧＨ−ＴＯ−ＬＯＷまたはＬＯＷ−ＴＯ−ＨＩＧＨにスイッチングされるということを意味する。第１及び第２サイクルの間の“１”の総数及び“０”の総数はほとんど同じレベルに維持されるが、前記のような高いレベルのスイッチングは受け入れられない程度のＳＳＮを誘発しうる。
【０００９】
　したがって、ＳＳＮを低減するためのこのような通常の技術にもかかわらず、ＳＳＮに対して高い免疫性を有する高いデータ帯域をハンドルできるデータ反転回路の必要性が依然として存在する。
【特許文献１】米国特許５，８３１，９２７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
　本発明が解決しようとする技術的課題は、高いデータ帯域でスイッチング動作を行う際のＳＳＮを低減することができる集積回路装置を提供することである。
【課題を解決するための手段】
【００１１】
　本明細書によって、前記課題を達成するための集積回路装置が開示される。このような装置は、元の並列フォーマットで生成され処理されたデータから直列フォーマットでデータをインターリービングしてデータピンに出力する。並列フォーマットは、４ビットプレフェッチのＤＤＲメモリ装置のようなメモリ装置またはバスドライビング回路を含み、並列データストリームを有する複数の信号ラインをドライビングする他の装置内で生成されうる。
【００１２】
　本発明の幾つかの実施形態では、並列に新しいデータを処理し、以前に発生したデータに対してその新しいデータを評価するデータ反転回路が開示される。前記以前に発生したデータは、前記データ反転回路の入力としてフィードバックされる。特に、前記データ反転回路は、その入力で並列に受信される第１及び第２データグループにおける対応するビット間でビット対ビットの比較を行うことによって前記第１データグループと第２データグループとの間のビット差を評価し、前記第１データグループと前記第２データグループとの間のビット差数が前記第２データグループ内のデータビット数の半分より大きい場合に、その出力で前記第２データグループの反転バージョンと並列に前記第１データグループのバージョンを発生させる。前記第１データグループのバージョンはそのデータの非反転バージョン、または反転バージョンである場合もある。
【００１３】
　データ反転回路と関連するタイミングクリティカルパスの遅延を低減するために、実質的に並列の複数のタイミング経路が本発明の幾つかの実施形態として開示される。前記データ反転回路は、前記データ反転回路の入力で並列に受信される前記第１及び第２データグループを受信する第１ＸＯＲ回路と、前記第１データグループの反転バージョン及び前記第２データグループを受信する第２ＸＯＲ回路を含みうる。前記第１データグループの反転バージョンは反転回路によって発生されうる。
【００１４】
　前記データ反転回路は、更に、前記第１ＸＯＲ回路が発生した信号に応答して非反転パリティ信号ＮＰｉを発生させる第１比較器と、前記第２ＸＯＲ回路が発生した信号に応答して反転パリティ信号ＩＰｉを発生する第２比較器を備えうる。前記データ反転回路は、第１パリティ信号Ｓ１、前記非反転パリティ信号ＮＰｉ及び反転パリティ信号ＩＰｉに応答して第２パリティ信号Ｓ２を発生する選択回路をさらに含みうる。前記選択回路は、前記第１パリティ信号が偽（例えば、Ｓ１＝０）である時は前記非反転パリティ信号を前記第２パリティ信号として選択し、前記第１パリティ信号が真（例えば、Ｓ１＝１）である時は前記反転パリティ信号を前記第２パリティ信号として選択することが望ましい。
【００１５】
　本発明の他の実施形態による集積回路装置は、以前出力データグループと並列に少なくとも第１及び第２現在入力データグループを評価するデータ反転回路を備える。前記データ反転回路は、前記以前出力データグループと第１現在出力データグループとの間のビット反転数が前記第１現在出力データグループのサイズの半分（１／２）以下となるように、そして、前記以前第１現在出力データグループと前記第２現在出力データグループとの間のビット反転数が前記第２現在出力データグループのサイズの半分（１／２）以下となるように、前記第１及び第２現在入力データグループの反転または非反転バージョンを各々前記第１及び第２現在出力データグループとして出力する結合ロジックを備える。
【発明の効果】
【００１６】
　本発明によれば、一つのサイクルから他のサイクルへの移行の際にスイッチングされる信号ラインまたはピンの数が比較的少なく維持されうる。したがって、ＳＳＮを低減することができる。
【発明を実施するための最良の形態】
【００１７】
　以下、添付図面を参照して本発明の望ましい実施形態を説明することによって、本発明を詳細に説明する。各図面に提示された同じ参照符号は同じ構成要素を表す。信号は同期している場合がある。また、単純なブーリアンオペレーション（例えば、反転）がなされた信号は同一の信号として説明される場合がある。
【００１８】
　図２を参照すれば、本発明の一実施形態としての集積回路装置２００は、メモリセルアレイ２１０、データ反転回路３００、出力データバッファ２２０及びパリティビットバッファ２３０を備える。本実施形態の一側面によれば、集積回路装置２００はＤＤＲメモリ装置であり、メモリセルアレイ２１０は読出し命令に応答して４ビットプリフェッチを支援する。特に、メモリセルアレイ２１０は、３２ビットの並列データを発生する読出し動作を支援するために十分な容量及びバス幅を有しうる。このような３２ビットは、ＦＤ０ｉ＿１〜ＦＤ０ｉ＿４（ｉ＝１〜８）として示される。後述するテーブル１と同様に、このような３２ビットデータは、周期Ｔを有するクロック信号のリーディングエッジ（例えば、ライジングエッジ）に同期してメモリセルアレイ２１０から読出されうる。ここで、２Ｔは、メモリセルアレイ２１０から並列データを読出す連続的な動作の間の時間間隔を示す。
【００１９】
　データ反転回路３００は、データ出力信号Ｄ０ｉ＿１〜Ｄ０ｉ＿４（ｉ＝１〜８）及びパリティビット信号Ｓｊ（ｊ＝１〜４）を並列に発生する。図示されたように、データ出力信号Ｄ０ｉ＿４は、データ反転回路３００の入力にフィードバックされる。したがって、図示された実施形態では、データ反転回路３００は、３２個のデータ入力信号［ＦＤ０１＿１：ＦＤ０８＿１］、［ＦＤ０１＿２：Ｄ０８＿２］、［ＦＤ０１＿３：Ｄ０８＿３］及び［ＦＤ０１＿４：Ｄ０８＿４］とフィードバックされて提供される８個のデータ出力信号［Ｄ０１＿４：Ｄ０８＿４］に応答して３２個のデータ出力信号［Ｄ０１＿１：Ｄ０８＿１］、［Ｄ０１＿２：Ｄ０８＿２］、［Ｄ０１＿３：Ｄ０８＿３］及び［Ｄ０１＿４：Ｄ０８＿４］を発生する。データ出力バッファ２２０及びパリティビットバッファ２３０も提供される。データ出力バッファ２２０は、データ出力信号Ｄ０ｉ＿４〜Ｄ０ｉ＿４（ｉ＝１〜８）を並列に受信する。データ出力バッファ２２０は、４グループのデータ出力信号各々をインターリーブし、インターリーブされた信号を複数のデータ出力ピンＤＱ１〜ＤＱ８に提供する。これについては、テーブル２と関連して後で詳細に説明される。パリティビットバッファ２３０は、パリティビット信号Ｓｊ（ｊ＝１〜８）を並列に受信し、この信号を直列フォーマットで出力パリティ信号ライン（パリティビットに図示）にインターリーブする。“１”に相当するパリティビット信号は、出力ピンＤＱ１〜ＤＱ８上の対応するデータが反転されたことを意味する。“０”に当たるパリティビット信号は出力ピンＤＱ１−ＤＱ８上の対応するデータが反転されていないことを意味する。
【００２０】
　本発明の幾つかの実施形態におけるデータ反転回路の動作が、テーブル１を参照して説明される。特に、テーブル１は、０−、０＋、２Ｔ＋、４Ｔ＋及び６Ｔ＋として図示された５つの時点におけるデータ反転回路の動作を示す。ここで、Ｔはクロック信号（図示せず）の周期を、０−と０＋はクロック信号の初期リーディングエッジの直前及び直後の時点を表す。時点２Ｔ＋、４Ｔ＋及び６Ｔ＋はクロック信号の各リーディングエッジ直後の時点を表すが、その時点は二つのクロック周期に相当する時間間隔だけ離れている。イタリック体によってハイライトされたテーブル内のエントリはデータ反転されたデータストリングを示す。
【００２１】
　データ反転回路は、４つのデータグループ間のデータ比較動作を行う。そして、必要ならば、すなわち二つの連続的なデータグループ間のビット差数がグループ内のデータビット数の半分（１／２）より大きければ、データ反転動作を行う。このような動作はテーブル１のエントリを分析することによってさらに完全に理解されるであろう。
【００２２】
【表１】
2004129258.tif 000003
【００２３】
　第一例として、テーブル１は、０−時点でグループ４と関係した８ビットの出力データ（すなわち、Ｄ０１＿４〜Ｄ０８＿４）が［１０１１１１００］であり、０＋時点でグループ１と関係した８ビットの入力データ（すなわち、ＦＤ０１＿１〜ＦＤ０８＿１）が［１１１１０１００］であることを示している。この二つの８ビットストリング間のデータ比較動作は、“４より小さい”（すなわち、＜４）ビット差（Δ）を示している。
　Ｄ０１＿４〜Ｄ０８＿４　　　ＦＤ０１＿１〜ＦＤ０８＿１　　　Δ
　　　　　１　　　　　　　　　　　　　　１　　　　　　　　　　Ｎｏ
　　　　　０　　　　　　　　　　　　　　１　　　　　　　　　　Ｙｅｓ
　　　　　１　　　　　　　　　　　　　　１　　　　　　　　　　Ｎｏ
　　　　　１　　　　　　　　　　　　　　１　　　　　　　　　　Ｎｏ
　　　　　１　　　　　　　　　　　　　　０　　　　　　　　　　Ｙｅｓ
　　　　　１　　　　　　　　　　　　　　１　　　　　　　　　　Ｎｏ
　　　　　０　　　　　　　　　　　　　　０　　　　　　　　　　Ｎｏ
　　　　　０　　　　　　　　　　　　　　０　　　　　　　　　　Ｎｏ
　したがって、Δ＝２の第一例では、データ比較において２ビット差だけが検出される。これは、グループ１と関係した８ビットの出力データ（すなわち、Ｄ０１＿１〜Ｄ０８＿１）が反転されないこと（すなわち、０＋時点で、［ＦＤ０１＿１：ＦＤ０８＿１］は［Ｄ０１＿１：Ｄ０８＿１］と同じであり、第１パリティ信号Ｓ１＝０である）を意味する。
【００２４】
　第二例として、テーブル１は、０＋時点でグループ１と関係した８ビットの出力データ（すなわち、Ｄ０１＿１〜Ｄ０８＿１）が［１１１１０１００］であり、グループ２と関係した８ビットの入力データ（すなわち、ＦＤ０１＿２−ＦＤ０８＿２）が［１１０１１０１０］であることを示している。この二つの８ビットストリング間のデータ比較動作は、“４より小さくない”（すなわち、≧４）ビット差（Δ）を示している。
【００２５】
　Ｄ０１＿１〜Ｄ０８＿１　　　ＦＤ０１＿２〜ＦＤ０８＿２　　　　Δ
　　　　　　１　　　　　　　　　　　　　１　　　　　　　　　　　Ｎｏ
　　　　　　１　　　　　　　　　　　　　１　　　　　　　　　　　Ｎｏ
　　　　　　１　　　　　　　　　　　　　０　　　　　　　　　　　Ｙｅｓ
　　　　　　１　　　　　　　　　　　　　１　　　　　　　　　　　Ｎｏ
　　　　　　０　　　　　　　　　　　　　１　　　　　　　　　　　Ｙｅｓ
　　　　　　１　　　　　　　　　　　　　０　　　　　　　　　　　Ｙｅｓ
　　　　　　０　　　　　　　　　　　　　１　　　　　　　　　　　Ｙｅｓ
　　　　　　０　　　　　　　　　　　　　０　　　　　　　　　　　Ｎｏ
　したがって、Δ＝４の第二例では、データ比較において４ビット差が検出される。これは、グループ２と関係した８ビットの出力データ（すなわち、Ｄ０１＿２〜Ｄ０８＿２）が反転されること（すなわち、０＋時点で、［Ｄ０１＿２：Ｄ０８＿２］が［ＦＤ０１＿２：ＦＤ０８＿２］に対して反転され、第２パリティ信号Ｓ２＝１であること）を意味する。
【００２６】
　第三例として、テーブル１は、０＋時点でグループ２と関係した８ビットの出力データ（すなわち、Ｄ０１＿２〜Ｄ０８＿２）が［００１００１０１］であり、グループ３と関係した８ビットの入力データ（すなわち、ＦＤ０１＿３〜ＦＤ０８＿３）が［０００００１１０］であることを示している。この二つの８ビットストリング間のデータ比較動作は、“４より小さい”（すなわち、＜４）ビット差（Δ）を示している。
【００２７】
　Ｄ０１＿２〜Ｄ０８＿２　　　ＦＤ０１＿３〜ＦＤ０８＿３　　　Δ
　　　　　　０　　　　　　　　　　　　　　０　　　　　　　　　Ｎｏ
　　　　　　０　　　　　　　　　　　　　　０　　　　　　　　　Ｎｏ
　　　　　　１　　　　　　　　　　　　　　０　　　　　　　　　Ｙｅｓ
　　　　　　０　　　　　　　　　　　　　　０　　　　　　　　　Ｎｏ
　　　　　　０　　　　　　　　　　　　　　０　　　　　　　　　Ｎｏ
　　　　　　１　　　　　　　　　　　　　　１　　　　　　　　　Ｎｏ
　　　　　　０　　　　　　　　　　　　　　１　　　　　　　　　Ｙｅｓ
　　　　　　１　　　　　　　　　　　　　　０　　　　　　　　　Ｙｅｓ
　したがって、Δ＝３の第三例では、データ比較において３ビット差だけが検出される。これは、グループ３と関係した８ビットの出力データ（すなわち、Ｄ０１＿３〜Ｄ０８＿３）が反転されないこと（すなわち、０＋時点で、［ＦＤ０１＿３：ＦＤ０８＿３］が［Ｄ０１＿３：Ｄ０８＿３］と同じであり、第３パリティ信号Ｓ３＝０であること）を意味する。
【００２８】
　第四例として、テーブル１は、０＋時点でグループ３と関係した８ビットの出力データ（すなわち、Ｄ０１＿３〜Ｄ０８＿３）が［０００００１１０］であり、グループ４と関係した８ビットの入力データ（すなわち、ＦＤ０１＿４〜ＦＤ０８＿４）が［１１１０１１００］であることを示している。この二つの８ビットストリング間のデータ比較動作は、“４より小さくない”（すなわち、≧４）ビット差（Δ）を示している。
【００２９】
　Ｄ０１＿３〜Ｄ０８＿３　　　ＦＤ０１＿４〜ＦＤ０８＿４　　　Δ
　　　　　　０　　　　　　　　　　　　　　１　　　　　　　　　Ｙｅｓ
　　　　　　０　　　　　　　　　　　　　　１　　　　　　　　　Ｙｅｓ
　　　　　　０　　　　　　　　　　　　　　１　　　　　　　　　Ｙｅｓ
　　　　　　０　　　　　　　　　　　　　　０　　　　　　　　　Ｎｏ
　　　　　　０　　　　　　　　　　　　　　１　　　　　　　　　Ｙｅｓ
　　　　　　１　　　　　　　　　　　　　　１　　　　　　　　　Ｎｏ
　　　　　　１　　　　　　　　　　　　　　０　　　　　　　　　Ｙｅｓ
　　　　　　０　　　　　　　　　　　　　　０　　　　　　　　　Ｎｏ
　したがって、Δ＝５の第四例では、データ比較において５ビット差が検出される。これはグループ４と関係した８ビットの出力データ（すなわち、Ｄ０１＿４〜Ｄ０８＿４）が反転されること（すなわち、０＋時点で、［Ｄ０１＿４：Ｄ０８＿４］が［ＦＤ０１＿４：ＦＤ０８＿４］に対して反転され、第４パリティ信号Ｓ４＝１であること）を意味する。
【００３０】
　第五例として、テーブル１は、４Ｔ＋時点でグループ１と関係した８ビットの出力データ（すなわち、Ｄ０１＿１〜Ｄ０８＿１）が［００１１１１００］であり、０＋時点でグループ２と関係した８ビットの入力データ（すなわち、ＦＤ０１＿２〜ＦＤ０８＿２）が［１１０１０１０１］であることを示している。この二つの８ビットストリング間のデータ比較動作は、“４より小さくない”（すなわち、≧４）ビット差（Δ）を示している。
【００３１】
　Ｄ０１＿１〜Ｄ０８＿１　　　ＦＤ０１＿２〜ＦＤ０８＿２　　　Δ
　　　　　　０　　　　　　　　　　　　　　１　　　　　　　　　Ｙｅｓ
　　　　　　０　　　　　　　　　　　　　　１　　　　　　　　　Ｙｅｓ
　　　　　　１　　　　　　　　　　　　　　０　　　　　　　　　Ｙｅｓ
　　　　　　１　　　　　　　　　　　　　　１　　　　　　　　　Ｎｏ
　　　　　　１　　　　　　　　　　　　　　０　　　　　　　　　Ｙｅｓ
　　　　　　１　　　　　　　　　　　　　　１　　　　　　　　　Ｎｏ
　　　　　　０　　　　　　　　　　　　　　０　　　　　　　　　Ｎｏ
　　　　　　０　　　　　　　　　　　　　　１　　　　　　　　　Ｙｅｓ
　したがって、Δ＝５の第五例では、データ比較において５ビット差が検出される。これは、グループ２と関係した８ビットの出力データ（すなわち、Ｄ０１＿２〜Ｄ０８＿２）が反転されること（すなわち、４Ｔ＋時点で、［Ｄ０１＿２：Ｄ０８＿２］が［ＦＤ０１＿２：ＦＤ０８＿２］に対して反転され、第２パリティ信号Ｓ２＝１であること）を意味する。
【００３２】
　第六例として、テーブル１は、６Ｔ＋時点でグループ３と関係した８ビットの出力データ（すなわち、Ｄ０１＿３〜Ｄ０８＿３）が［１００１１００１］であり、グループ４と関係した８ビットの入力データ（すなわち、ＦＤ０１＿４〜ＦＤ０８＿４）が［１００１１００１］であることを示している。この二つの８ビットストリング間のデータ比較動作は、“４より小さい”（すなわち、＜４）ビット差（Δ）を示している。
【００３３】
　Ｄ０１＿３〜Ｄ０８＿３　　　ＦＤ０１＿４〜ＦＤ０８＿４　　　Δ
　　　　　　１　　　　　　　　　　　　　　１　　　　　　　　　Ｎｏ
　　　　　　０　　　　　　　　　　　　　　０　　　　　　　　　Ｎｏ
　　　　　　０　　　　　　　　　　　　　　０　　　　　　　　　Ｎｏ
　　　　　　１　　　　　　　　　　　　　　１　　　　　　　　　Ｎｏ
　　　　　　１　　　　　　　　　　　　　　１　　　　　　　　　Ｎｏ
　　　　　　０　　　　　　　　　　　　　　０　　　　　　　　　Ｎｏ
　　　　　　０　　　　　　　　　　　　　　０　　　　　　　　　Ｎｏ
　　　　　　１　　　　　　　　　　　　　　１　　　　　　　　　Ｎｏ
　したがって、Δ＝０の第六例では、データ比較において何らのビット差も検出されない。これは、グループ４と関係した８ビットの出力データ（すなわち、Ｄ０１＿４−Ｄ０８＿４）が反転されないこと（すなわち、６Ｔ＋時点で、［ＦＤ０１＿４：ＦＤ０８＿４］は［Ｄ０１＿４：Ｄ０８＿４］と同じであり、第４パリティ信号Ｓ４＝０であること）を意味する。
【００３４】
　０＋、２Ｔ＋時点でテーブル１に示された８つの反転及び非反転出力データグループは、クロック信号の連続的なライジング及びフォーリングエッジ（これは１／２Ｔの時間間隔を有する）で出力バッファ２２０から読出されうる。テーブル２は、並列出力データグループ（Ｄ０１＿１：Ｄ０８＿１），（Ｄ０１＿２：Ｄ０８＿２），（Ｄ０１＿３：Ｄ０８＿３）及び（Ｄ０１＿４：Ｄ０８＿４）がどのように複数の出力ピンＤＱ１〜ＤＱ８にインターリーブされるかを示している。したがって、ｔ＝０、０．５Ｔ、１Ｔ及び１．５Ｔ時点で、出力ピンの各々は４ビットの直列データを受信する。このデータは元来メモリセルアレイ２１０から並列に読出されたものである。例えば、第１出力ピンＤＱ１は、Ｄ０１＿１，Ｄ０１＿２，Ｄ０１＿３，Ｄ０１＿４，Ｄ０１＿１，．．．，Ｄ０１＿４，．．．のように反復するデータビットの直列シーケンスを発生する。テーブル１のように、イタリック体でハイライトされたテーブル２内のエントリは、集積回路装置２００でＳＳＮを低減するために反転されたデータを示している。したがって、テーブル２に示されたように、出力ピンに現れる８ビットデータのスイッチングが４ピン以上でＨＩＧＨ−ＴＯ−ＬＯＷまたはＬＯＷ−ＴＯ−ＨＩＧＨにスイッチングされる時点はない。
【００３５】
【表２】
2004129258.tif 000004
【００３６】
　また、図７を参照すれば、本発明の一実施形態としてのデータ反転回路３００’は、主に組み合わせロジックを含む。図示されたように、データ反転回路３００’は、複数のＸＯＲロジック回路７０１〜７０４、３２１〜３２４を含む。ＸＯＲロジック回路７０１は、図１のＸＯＲロジック回路１１０と類似である。
　ＸＯＲロジック回路７０１は、第１入力信号グループＦＤ０ｉ＿１（ｉ＝１〜８）及び第４出力信号グループＤ０ｉ＿４（ｉ＝１〜８）を受信する８つの２入力ＸＯＲロジックゲートを含む。８つのＸＯＲロジックゲートには、それぞれ、（Ｄ０１＿４，ＦＤ０１＿１），（Ｄ０２＿４，ＦＤ０２＿１），（Ｄ０３＿４，ＦＤ０３＿１），（Ｄ０４＿４，ＦＤ０４＿１），（Ｄ０５＿４，ＦＤ０５＿１），（Ｄ０６＿４、ＦＤ０６＿１），（Ｄ０７＿４，ＦＤ０７＿１）及び（Ｄ０８＿４、ＦＤ０８＿１）が入力される。ＸＯＲロジック回路７０１は、マルチビット（８ビット）出力を発生する。この出力は比較器７１１の入力に提供される。
【００３７】
　比較器７１１は、図１の比較器１３０と同様の構成を有する。すなわち、比較器７１１は、ＦＤ０ｉ＿１とＤ０ｉ＿４との間のビット差数（Δ）が４より大きいか同じである時（すなわち、４より小さくない時）にロジック”１”を有し、ビット差数が４より小さい時にロジック”０”を有するシングルビットパリティ信号（Ｓ１）を発生する。或いは、シングルビットパリティ信号（Ｓ１）がＦＤ０ｉ＿１とＤ０ｉ＿４との間のビット差数が４より大きい時（すなわち、＞４）にロジック”１”を有し、ビット差数が４より大きくない時（すなわち、≦４）にロジック”０”を有するように比較器７１１を設計することによっても、同じＳＳＮが得られる。
【００３８】
　ＸＯＲロジック回路３２１は、第１パリティ信号Ｓ１及び第１入力信号グループＦＤ０ｉ＿１を受信する。ＸＯＲロジック回路３２１は、図１のＸＯＲロジック回路１２０と同様の構成を有する。第１パリティ信号Ｓ１がロジック”１”に設定されれば、第１出力信号グループＤ０ｉ＿１は、／（ＦＤ０ｉ＿１）と同じになる。ここで、“／”はデータ反転演算を意味する。一方、第１パリティ信号Ｓ１がロジック”０”に設定されれば、Ｄ０ｉ＿１＝ＦＤ０ｉ＿１となる。このような動作は、またテーブル１及び前述した例によって説明されている。
【００３９】
　ＸＯＲロジック回路７０２は、第２入力信号グループＦＤ０ｉ＿２（ｉ＝１〜８）及び第１出力信号グループＤ０ｉ＿１（ｉ＝１〜８）を受信する８つの２入力ＸＯＲロジックゲートを含む。８つのＸＯＲロジックゲートには、それぞれ、（Ｄ０１＿１，ＦＤ０１＿２），（Ｄ０２＿１，ＦＤ０２＿２），（Ｄ０３＿１，ＦＤ０３＿２），（Ｄ０４＿１，ＦＤ０４＿２），（Ｄ０５＿１，ＦＤ０５＿２），（Ｄ０６＿１，ＦＤ０６＿２），（Ｄ０７＿１，ＦＤ０７＿１）及び（Ｄ０８＿１，ＦＤ０８＿２）が入力される。ＸＯＲロジック回路７０２は、マルチビット（８ビット）出力を発生する。この出力は、比較器７１２の入力に提供される。
【００４０】
　比較器７１２は、比較器７１１と同様の構成を有する。すなわち、比較器７１２は、ＦＤ０ｉ＿２とＤ０ｉ＿１との間のビット差数（Δ）が４より大きいか同じである時（すなわち、４より小さくない時）にロジック”１”を有し、ビット差数が４より小さい時にロジック”０”を有するシングルビットパリティ信号（Ｓ２）を発生する。
【００４１】
　ＸＯＲロジック回路３２２は、第２パリティ信号Ｓ２及び第２入力信号グループＦＤ０ｉ＿２を受信する。ＸＯＲロジック回路３２２は、ＸＯＲロジック回路３２１と同様の構成を有する。第２パリティ信号Ｓ２がロジック”１”に設定されれば、第２出力信号グループＤ０ｉ＿２は、／（ＦＤ０ｉ＿２）と同じになる。一方、第２パリティ信号Ｓ２がロジック”０”に設定されれば、Ｄ０ｉ＿２＝ＦＤ０ｉ＿２となり、反転は起こらない。
【００４２】
　図７のＸＯＲロジック回路７０３は、第３入力信号グループＦＤ０ｉ＿３（ｉ＝１〜８）及び第２出力信号グループＤ０ｉ＿２（ｉ＝１〜８）を受信する８つの２入力ＸＯＲロジックゲートを含む。８つのＸＯＲロジックゲートには、それぞれ、（Ｄ０１＿２，ＦＤ０１＿３），（Ｄ０２＿２，ＦＤ０２＿３），（Ｄ０３＿２，ＦＤ０３＿３），（Ｄ０４＿２，ＦＤ０４＿３），（Ｄ０５＿２，ＦＤ０５＿３），（Ｄ０６＿２，ＦＤ０６＿３），（Ｄ０７＿２，ＦＤ０７＿３）及び（Ｄ０８＿２，ＦＤ０８＿３）が入力される。ＸＯＲロジック回路７０３は、マルチビット（８ビット）出力を発生する。この出力は、比較器７１３の入力に提供される。
【００４３】
　比較器７１３は、比較器７１２と同様の構成を有する。すなわち、比較器７１３は、ＦＤ０ｉ＿３とＤ０ｉ＿２との間のビット差数（Δ）が４より大きいか同じである時（すなわち、４より小さくない時）にロジック”１”を有し、ビット差数が４より小さい時にロジック”０”を有するシングルビットパリティ信号（Ｓ３）を発生する。
【００４４】
　ＸＯＲロジック回路３２３は、第３パリティ信号Ｓ３及び第３入力信号グループＦＤ０ｉ＿３を受信する。ＸＯＲロジック回路３２３は、ＸＯＲロジック回路３２２と同様の構成を有する。第３パリティ信号Ｓ３がロジック”１”に設定されれば、第３出力信号グループＤ０ｉ＿３は、／（ＦＤ０ｉ＿３）と同じになる。一方、第３パリティ信号Ｓ３がロジック”０”に設定されれば、Ｄ０ｉ＿３＝ＦＤ０ｉ＿３となり、反転は起こらない。
【００４５】
　最後に、図７のＸＯＲロジック回路７０４は、第４入力信号グループＦＤ０ｉ＿４（ｉ＝１〜８）及び第３出力信号グループＤ０ｉ＿３（ｉ＝１〜８）を受信する８つの２入力ＸＯＲロジックゲートを含む。８つの各ＸＯＲロジックゲートには、それぞれ、（Ｄ０１＿３，ＦＤ０１＿４），（Ｄ０２＿３，ＦＤ０２＿４），（Ｄ０３＿３，ＦＤ０３＿４），（Ｄ０４＿３，ＦＤ０４＿４），（Ｄ０５＿３，ＦＤ０５＿４），（Ｄ０６＿３，ＦＤ０６＿４），（Ｄ０７＿３，ＦＤ０７＿４）及び（Ｄ０８＿３，ＦＤ０８＿４）が入力される。ＸＯＲロジック回路７０４は、マルチビット（８ビット）出力を発生する。この出力は、比較器７１４の入力に提供される。
【００４６】
　比較器７１４は、比較器７１３と同様の構成を有する。すなわち、比較器７１４は、ＦＤ０ｉ＿４とＤ０ｉ＿３との間のビット差数（Δ）が４より大きいか同じである時（すなわち、４より小さくない時）にロジック”１”を有し、ビット差数が４より小さい時にロジック”０”を有するシングルビットパリティ信号（Ｓ４）を発生する。
【００４７】
　ＸＯＲロジック回路３２４は、第４パリティ信号Ｓ４及び第４入力信号グループＦＤ０ｉ＿４を受信する。ＸＯＲロジック回路３２４は、ＸＯＲロジック回路３２３と同様の構成を有する。第４パリティ信号Ｓ４がロジック”１”に設定されれば、第４出力信号グループＤ０ｉ＿４は、／（ＦＤ０ｉ＿４）と同になる。一方、第４パリティ信号Ｓ４がロジック”０”に設定されれば、Ｄ０ｉ＿４＝ＦＤ０ｉ＿４となり、反転は起こらない。
【００４８】
　データ反転回路３００’のタイミング性能は、タイミングクリティカルパスが４つの全てのＸＯＲロジック回路７０１〜７０４を通過することによって制限されうる。すなわち、４つのロジック要素（７０１，７１１及び３２１），（７０２，７１２及び３２２），（７０３，７１３及び３２３）及び（７０４，７１４及び３２４）を直列に通過して出力信号Ｄ０ｉ＿４が有効になる。
【００４９】
　このようなタイミング性能の限界を克服することは高周波数装置の応用において重大である。これに関連して、図３のデータ反転回路３００がさらに望ましい実施形態として提供される。図３のデータ反転回路３００は、出力信号Ｄ０ｉ＿１〜Ｄ０ｉ＿４を発生する時、実質的に並列に動作する７つのタイミング経路を含む。
【００５０】
　第１タイミング経路は、ＸＯＲロジック回路３０１、比較器３１１及びＸＯＲロジック回路３２１の直列結合を含む。この三つの回路のより詳細な電気的な図面は、図４において、より完全に示されている。第２タイミング経路は、ＸＯＲロジック回路３０２、比較器３１２、選択回路３４１及びＸＯＲロジック回路３２２の結合を含む。第３タイミング経路は、反転回路３５１、ＸＯＲロジック回路３０３、比較器３１３、選択回路３４１及びＸＯＲロジック回路３２２の結合を含む。第２及び第３タイミング経路のより詳細な電気的な図面は、図５において、より完全に示されている。第４タイミング経路は、ＸＯＲロジック回路３０４、比較器３１４、選択回路３４２及びＸＯＲロジック回路３２３の結合を含む。第５タイミング経路は、反転回路３５２、ＸＯＲロジック回路３０５、比較器３１５、選択回路３４２及びＸＯＲロジック回路３２３の結合を含む。第６タイミング経路は、ＸＯＲロジック回路３０６、比較器３１６、選択回路３４３及びＸＯＲロジック回路３２４の結合を含む。第７タイミング経路は、反転回路３５３、ＸＯＲロジック回路３０７、比較器３１７、選択回路３４３及びＸＯＲロジック回路３２４の結合を含む。このようなタイミング経路の動作は、以下において、より詳細に説明される。
【００５１】
　図４に詳細に示されている第１タイミング経路は、図７のＸＯＲ回路７０１、比較器７１１及びＸＯＲ回路３２１によって示されるタイミング経路と似ている。特に、図３の第１タイミング経路は、ＸＯＲ回路３０１、比較器３１１及びＸＯＲ回路３２１を含む。図３の比較器３１１〜３１７及び図７の比較器７１１〜７１４は、図６において、より安全に示されている。図６の比較器は、比較回路６１０、参照回路６２０、差動増幅器６３０、及び、差動増幅器６３０によって発生した出力信号ＶＯＵＴに応答してパリティビット信号Ｓ１〜Ｓ４を発生するバッファ６４０を含む。
【００５２】
　参照回路６２０は、複数のノーマリーオンのＮＭＯＳプルダウントランジスタ６２１（ＷＮ’またはＷＮの幅を有する）を含み、比較回路６１０は、ＸＯＲ回路３０２，３０４または３０６によって発生したＸＯＲ信号Ｘ０１〜Ｘ０８またはＸＯＲ回路３０３，３０５または３０７によって発生した“反転”ＸＯＲ信号ＩＸ０１〜ＩＸ０８に応答する複数のＮＭＯＳプルダウントランジスタ（ＷＮの幅を有する）を含む。参照回路６２０は、参照電圧ＶＲＥＦを発生し、比較的弱いノーマリーオンのＰＭＯＳプルアップトランジスタ（ＷＰの幅を有する）を含む。比較回路６１０は、比較電圧ＶＣＯＭを発生し、比較的弱いノーマリーオンのＰＭＯＳプルアップトランジスタ（ＷＰの幅を有する）を含む。比較回路６１０は、二つの８ビット演算数（すなわち、ＦＤ０ｉ＿１及びＤ０ｉ＿４）間のビット差数が４より大きいか同じである場合（すなわち、ロジック”１”を有するＸＯＲ信号Ｘ０１〜Ｘ０８またはＩＸ０１〜ＩＸ０８の数が４より大きいか同じである場合）に比較電圧ＶＣＯＭが参照電圧ＶＲＥＦより下方に下がる（これにより、出力信号ＶＯＵＴがＬＯＷ−ＴＯ−ＨＩＧＨにスイッチする）。このような比較器の一例は、韓国出願第２００２−６７００２号に開示されている。前述した特許文献１にも比較器回路が開示されている（例えば、図６〜８を参照）。
【００５３】
　図４を参照すれば、第１タイミング経路は、ＸＯＲ回路３０１、比較器３１１（図６参照）及びＸＯＲ回路３２１を含んでいる。ＸＯＲ回路３０１は、第１入力信号グループＦＤ０ｉ＿１及び図３のデータ反転回路３００の出力からフィードバックされる第４出力信号グループＤ０ｉ＿４を受信する。ＸＯＲ回路３０１は、受信した入力及び出力信号ＦＤ０ｉ＿１及びＤ０ｉ＿４の各々の対間にビット差が存在すれば、ロジック”１”に設定されるＸＯＲ信号Ｘ０１〜Ｘ０８を発生する。図６と関連して前述したように、比較器３１１は、ＸＯＲ信号Ｘ０１〜Ｘ０８のうち四つ（またはその以上）がロジック”１”に設定された場合にはロジック”１”を出力し、ＸＯＲ信号の三つあるいはその以下がロジック”１”に設定された場合にはロジック”０”を有する第１パリティ信号Ｓ１を発生する。第１パリティ信号Ｓ１は、ＸＯＲ回路３２１の入力に提供される。Ｓ１＝０（すなわち、Ｓ１が偽）であれば、ＸＯＲ回路３２１の第１出力信号グループＤ０１＿１〜Ｄ０８＿１は、第１入力信号グループＦＤ０１＿１〜ＦＤ０８＿１の値と一致し、データ反転は起こらない。一方、Ｓ１＝１（すなわち、Ｓ１が真）であれば、ＸＯＲ回路３２１の第１出力信号グループＤ０１＿１〜Ｄ０８＿１は第１入力信号グループＦＤ０１＿１〜ＦＤ０８＿１に対して反転される。
【００５４】
　データ反転回路３００の出力として提供される第１パリティ信号Ｓ１は、更に、第２及び第３タイミング経路と関連する選択回路３４１の入力に提供される。第２及び第３タイミング経路の詳細な構成例を提供する図５に示されたように、選択回路３４１は、二つのＮＭＯＳパストランジスタＳＷ１及びＳＷ２並びにインバータＩ１を含む。第１パリティ信号Ｓ１がロジック”１”（すなわち、真）に設定されれば、第１ＮＭＯＳトランジスタＳＷ１は、比較器３１３の出力ＩＰ１（“反転パリティ”）を第２パリティ信号Ｓ２として選択する。一方、第１パリティ信号Ｓ１がロジック０（すなわち、偽）に設定されれば、第２ＮＭＯＳトランジスタＳＷ２は比較器３１２の出力ＮＰ１（“非反転パリティ”）を第２パリティ信号Ｓ２として選択する。
【００５５】
　図５において、比較器３１２の出力ＮＰ１は、第１及び第２入力信号グループＦＤ０ｉ＿１とＦＤ０ｉ＿２との間のビット差数が４より大きいか同じであれば、ロジック”１”となる。一方、比較器３１３の出力ＩＰ１は、第１入力信号グループの反転バージョン（すなわち、／ＦＤ０ｉ＿１）と第２入力信号グループＦＤ０ｉ＿２との間のビット差数が４より大きいか同じであれば、ロジック”１”となる。第１パリティ信号Ｓ１がロジック”１”に設定されれば、反転回路３５１が発生する第１入力信号グループの反転バージョン（すなわち、／ＦＤ０ｉ＿１）は、第１出力信号グループＤ０ｉ＿１と同じである。
【００５６】
　したがって、比較器３１２，３１３は、二つの信号ＮＰ１，ＩＰ１を並列に発生し、選択回路３４１は、第１パリティ信号Ｓ１が有効になると、すぐさま二つの信号からの選択を行う。ここで、Ｓ１＝１であればＳ２＝ＩＰ１であるが、Ｓ１＝０であればＳ２＝ＮＰ１である。したがって、選択回路３４１は、次の動作を行う。
【００５７】
　Ｓ１＝１であれば、Ｄ０ｉ＿１＝／ＦＤ０ｉ＿１とし、かつ、
　／ＦＤ０ｉ＿１とＦＤ０ｉ＿２の間のビット差数（Δ）が４以上である時にＳ２＝ＩＰ１＝１とし、
　または、
　Ｓ１＝０であれば、Ｄ０ｉ＿１＝ＦＤ０ｉ＿１とし、かつ、
　ＦＤ０ｉ＿１とＦＤ０ｉ＿２との間のビット差数（Δ）が４以上である時にＳ２＝ＮＰ１＝１とする。
【００５８】
　選択回路３４１は、第２パリティ信号Ｓ２を発生する。第２パリティ信号Ｓ２は、ＸＯＲ回路３２２の入力に提供される。したがって、Ｓ２＝１であればＤ０ｉ＿２＝／ＦＤ０ｉ＿２であるが、Ｓ２＝０であればＤ０ｉ＿２＝ＦＤ０ｉ＿２である（テーブル１参照）。
【００５９】
　第２パリティ信号Ｓ２は、データ反転回路３００の出力として提供され、また選択回路３４２の入力に提供される。第２パリティ信号Ｓ２がロジック”１”に設定されれば、選択回路３４２は比較器３１５の出力ＩＰ２（“反転パリティ”）を第３パリティ信号Ｓ３として選択する。一方、第２パリティ信号Ｓ２がロジック”０”に設定されれば、比較器３１４の出力ＮＰ２（“非反転パリティ”）を第３パリティ信号Ｓ３として選択する。比較器３１４の出力ＮＰ２は、第２及び第３入力信号グループＦＤ０ｉ＿２及びＦＤ０ｉ＿３間のビット差数が４より大きいか同じであればロジック”１”となる。一方、比較器３１５の出力ＩＰ２は、第２入力信号グループの反転バージョン（すなわち、／ＦＤ０ｉ＿２）及び第３入力信号グループＦＤ０ｉ＿３間のビット差数が４より大きいか同じであればロジック”１”となる。第２パリティ信号Ｓ２がロジック”１”に設定されれば、反転回路３５２によって発生する第２入力信号グループの反転バージョン（すなわち、／ＦＤ０ｉ＿２）は、第２出力信号グループＤ０ｉ＿２と同じである。
【００６０】
　したがって、比較器３１４，３１５は二つの信号ＮＰ２，ＩＰ２を並列に発生し、選択回路３４２は第２パリティ信号Ｓ２が有効になるやいなや二つの信号中で選択する。特に、Ｓ２＝１であれば第３パリティ信号Ｓ３＝ＩＰ２であるが、Ｓ２＝０であればＳ３＝ＮＰ２である。したがって、選択回路３４２は次の動作を行う。
【００６１】
　Ｓ２＝１であれば、Ｄ０ｉ＿２＝／ＦＤ０ｉ＿２とし、かつ、
　／ＦＤ０ｉ＿２とＦＤ０ｉ＿３との間のビット差数（Δ）が４以上である時にＳ３＝ＩＰ２＝１とし、
　または、
　Ｓ２＝０であれば、Ｄ０ｉ＿２＝ＦＤ０ｉ＿２とし、かつ、
　ＦＤ０ｉ＿２とＦＤ０ｉ＿３との間のビット差数（Δ）が４以上である時にＳ３＝ＮＰ２＝１とする。
【００６２】
　選択回路３４２は、第３パリティ信号Ｓ３を発生する。第３パリティ信号Ｓ３はＸＯＲ回路３２３の入力に提供される。したがって、Ｓ３＝１であればＤ０ｉ＿３＝／ＦＤ０ｉ＿３であるが、Ｓ３＝０であればＤ０ｉ＿３＝ＦＤ０ｉ＿３である（テーブル１参照）。
【００６３】
　第３パリティ信号Ｓ３は、データ反転回路３００の出力として提供され、また選択回路３４３の入力に提供される。第３パリティ信号Ｓ３がロジック”１”に設定されれば、選択回路３４３は比較器３１７の出力ＩＰ３（“反転パリティ”）を第４パリティ信号Ｓ４として選択する。一方、第３パリティ信号Ｓ３がロジック”０”に設定されれば、比較器３１６の出力ＮＰ３（“非反転パリティ”）を第４パリティ信号Ｓ４として選択する。比較器３１６の出力ＮＰ３は、第３及び第４入力信号グループＦＤ０ｉ＿３及びＦＤ０ｉ＿４間のビット差数が４より大きいか同じであればロジック”１”となる。一方、比較器３１７の出力ＩＰ３は第３入力信号グループの反転バージョン（すなわち、／ＦＤ０ｉ＿３）及び第４入力信号グループＦＤ０ｉ＿４間のビット差数が４より大きいか同じであればロジック”１”となる。第３パリティ信号Ｓ３がロジック”１”に設定されれば、反転回路３５３によって発生する第３入力信号グループの反転バージョン（すなわち、／ＦＤ０ｉ＿３）は、第３出力信号グループＤ０ｉ＿３と同じである。
【００６４】
　したがって、比較器３１６，３１７は二つの信号ＮＰ３，ＩＰ３を並列に発生し、選択回路３４３は第３パリティ信号Ｓ３が有効になると、すぐさま二つの信号中から選択を行う。ここで、Ｓ３＝１であれば第４パリティ信号Ｓ４＝ＩＰ４であるが、Ｓ３＝０であればＳ４＝ＮＰ３である。したがって、選択回路３４３は、次の動作を行う。
【００６５】
　Ｓ３＝１であれば、Ｄ０ｉ＿３＝／ＦＤ０ｉ＿３とし、かつ、
　／ＦＤ０ｉ＿３とＦＤ０ｉ＿４との間のビット差数（Δ）が４以上である時にＳ４＝ＩＰ３＝１とし、
　または
　Ｓ３＝０であれば、Ｄ０ｉ＿３＝ＦＤ０ｉ＿３とし、かつ、
　ＦＤ０ｉ＿３とＦＤ０ｉ＿４との間のビット差数（Δ）が４以上である時にＳ４＝ＮＰ３＝１とする。
【００６６】
　選択回路３４３は、第４パリティ信号Ｓ４を発生する。第４パリティ信号Ｓ４はＸＯＲ回路３２４の入力に提供される。したがって、Ｓ４＝１であればＤ０ｉ＿４＝／ＦＤ０ｉ＿４であるが、Ｓ４＝０であればＤ０ｉ＿４＝ＦＤ０ｉ＿４である（テーブル１参照）。
【００６７】
　図７の設計の代りに、図３の設計にしたがってデータ反転回路３００を設計することによって、タイミングクリティカルパスは短くなり、速度面で向上した性能が得られる。特に、図３のデータ反転回路３００は、第１タイミング経路ではＸＯＲ回路３０１，３２１及び比較器３１１だけ、第２〜第７タイミング経路では選択回路３４１から３４３及びＸＯＲ回路３２２〜３２４だけを通過するタイミングクリティカルパスを有する。したがって、信号（ＮＰ１，ＩＰ１），（ＮＰ２，ＩＰ２）及び（ＮＰ３，ＩＰ３）を並列に発生し、これらの信号から順にＳ１，Ｓ２，Ｓ３及びＳ４の値を選択する付加的回路によって、第１出力信号グループＤ０ｉ＿１及び第４出力信号グループＤ０ｉ＿４の発生間の遅延が低減されうる。
【００６８】
　本発明は、図面に示された幾つかの実施形態を参考として説明されたが、これは例示的なもの過ぎず、当業者であれば、これらから多様な変形及び均等な他の実施形態の採用が可能であることを理解できる。例えば、上記の実施形態は４ビットプリフェッチスキームに基づいて説明されたが、プリフェッチされるビット数は変更可能である。また、上記の実施形態ではデータの反転させるか否かを８ビット単位で決定されるが、これも変更可能である。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決まらなければならない。
【産業上の利用可能性】
【００６９】
　本発明によれば、ＳＳＮを低減しつつ高いデータ帯域をハンドルすることができる。したがって、高い動作周波数の下でもデータの信頼度を向上させることができる。
【図面の簡単な説明】
【００７０】
【図１】従来技術によるデータ反転回路を示す図面である。
【図２】本発明の一実施形態としての集積回路装置の電気的な概略図である。
【図３】図２の装置で使用されうるデータ反転回路のブロック図である。
【図４】図３のデータ反転回路で第１タイミング経路を構成する要素の電気的な概略図である。
【図５】図３のデータ反転回路で第２及び第３タイミング経路を構成する要素の電気的な概略図である。
【図６】図３のデータ反転回路で使用されうるデータ比較器の電気的な概略図である。
【図７】図２の装置で使用されうる他のデータ反転回路である。
【符号の説明】
【００７１】
　３００　　データ反転回路
　３０１−３０７，３２１−３２４　　ＸＯＲロジック回路
　３１１−３１７　　比較器
　３４１−３４３　　選択回路
　３５１−３５３　　反転回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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