(57)【要約】【課題】エミッタを形成するための開口部の寸法をできる限り狭くして、トランジスタの真性部を微細化することにより、動作の高速化を達成する。【解決手段】エミッタ用開口部を形成するに当たり、シリコン酸化膜からなる絶縁膜をリソグラフィーで開口するのに変えて、多結晶シリコン膜を形成した後リソグラフィーで多結晶シリコン膜を開口し、さらに残った多結晶シリコン膜を熱酸化させてシリコン酸化膜を形成し、この際シリコン酸化膜が開口の内側に成長することを利用してより狭いエミッタ用開口部を形成する。【選択図】          図８
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【特許請求の範囲】
【請求項１】
プレーナ型バイポーラトランジスタの製造方法であって、シリコン基板上に第１導電型のコレクタ層を形成し、前記コレクタ層の素子部以外の領域に酸化膜を形成する工程と、前記コレクタ層が形成された基板表面に第１の絶縁膜及び第２導電型の多結晶シリコン膜とを順次積層する工程と、該第２導電型の多結晶シリコン膜の上に第２の絶縁膜と酸化膜を形成可能な材料による酸化膜形成層を順次形成する工程と、該酸化膜形成層をリソグラフィーの最小寸法でエッチング除去して第１の開口部を形成する工程と、残った前記酸化膜形成層を熱酸化して酸化膜層を形成して、前記第１の開口部寸法よりも小さな寸法の第２の開口部を形成する工程と、該酸化膜層をマスクとしてエッチングにより前記第２の絶縁膜、前記第２導電型の多結晶シリコン膜、前記第１の絶縁膜を順次除去してエミッタ開口部を形成する工程と、その開口部内にベース及びエミッタを自己整合させて形成する工程を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記酸化膜層をマスクとしてエッチングにより前記第２の絶縁膜を除去した後、該マスクとした酸化膜層を除去し、さらに前記第２導電型の多結晶シリコン膜及び第１の絶縁膜とを順次除去することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記酸化膜を形成可能な材料が多結晶シリコンであり、前記酸化膜層がシリコン酸化膜層であることを特徴とする請求項１から請求項３のいずれか１項に記載の半導体装置の製造方法。
【請求項４】
前記酸化膜を形成可能な材料がアルミニウムであり、前記酸化膜層が酸化アルミニウム膜層であることを特徴とする請求項１から請求項３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記第１の絶縁膜がシリコン酸化膜であり、第２の絶縁膜がシリコン窒化膜であることを特徴とする請求項１から請求項３のいずれか１項に記載の半導体装置の製造方法。
【請求項６】
前記開口部内にベース及びエミッタを自己整合させて形成する工程が、請求項１に記載の方法によりエミッタ開口部を形成した後、半導体基板全面にエピタキシャルベース層を形成してレジスト膜を塗布し、該レジスト膜をエッチバックして前記エミッタ開口部にのみレジスト膜を残す工程と、該レジスト膜をマスクとして前記エピタキシャルベース層をエッチングした後、レジスト膜を除去する工程と、サイドウオール用のシリコン酸化膜と多結晶シリコンを形成する工程と、該多結晶シリコンをエッチバックしてサイドウオールを形成する工程と、このサイドウオールの多結晶シリコンをマスクとしてサイドウオール用のシリコン酸化膜をエッチングして二重のサイドウオールを形成する工程と、第１導電型の多結晶シリコン膜を成膜してエッチングによりパターニングしてエミッタ電極を形成する工程と、熱処理により前記エミッタ電極から前記エピタキシャルベース層に第１導電型の不純物を拡散させる工程とを含むことを特徴とする半導体装置の製造方法。
【請求項７】
コレクタ形成領域を設けたシリコン基板上に、エミッタとコレクタ及びベースとを有するバイポーラトランジスタであって、エミッタ領域の多結晶シリコン膜からなる外部ベースパターンと多結晶シリコンからなるエミッタ電極との間に、シリコン窒化膜及びシリコン酸化膜からなる２層の絶縁膜が形成されてなることを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、特にバイポーラトランジスタの製造方法と、それにより得られる半導体装置の構造に関するものである。
【０００２】
【従来の技術】
バイポーラトランジスタは、広い周波数応答及び低雑音という有利な特性を備えたものであることは良く知られている。
バイポーラトランジスタは、ベース層が薄いほど高速性の目安である遮断周波数ｆＴ  が高くなることが知られている。
バイポーラトランジスタの高周波特性を向上させるためには、ベース層の薄膜化が必要である。ベース層をイオン注入法で形成した場合、チャネリングの問題、低エネルギー化によるばらつきの問題、注入イオンによるダメージの問題などがあり、ベース層の薄膜化には限界がある。近年、従来のイオン注入法によるベース構造に代わるものとして、エピタキシャル法によるベース層を有するセルフアライメント型バイポーラトランジスタが発表されている。エピタキシャル法を用いた場合、厚さおよび不純物濃度を精度よくコントロールすることができるため極めて薄く最適な不純物濃度のベース層を形成することができるとされている。
【０００３】
また、トランジスタの寸法が小さいほど寄生容量や抵抗が小さくなって動作が速くなることが知られている。そこでトランジスタの真性部分を作製する際の開口を縮小し、高性能化をはかることが試みられている。
従来よりトランジスタの真性部分を形成する開口は、シリコン基板上に形成した絶縁膜に、リソグラフィーを使用して形成しているが、開口の大きさはリソグラフィーの露光機の性能により決まるところが大きい。
バイポーラトランジスタのエミッタサイズを例にとると、通常の方法で０．３〜０．５μｍ、セルフアライメントを用いて０．１〜０．３μｍ程度まで微細化が進んでいる。そのため、エミッタ上に形成されるコンタクトサイズも０．３〜０．５μｍ程度になり、露光機の波長によって決まる解像限界で使用されるに至っている。そのため、リソグラフィーで可能な開口の大きさより縮小された開口の作成は困難であった。
【０００４】
露光機の解像限界以下に微細化された開口を形成し、エミッタサイズをより小型化して高速動作が可能な半導体装置を得る試みとして、半導体装置の表面に形成された絶縁膜の所定の位置に開口を形成、結晶シリコンを前記開口内および前記絶縁膜上の基体全面に堆積する工程と、多堆積された該多結晶シリコンを酸化して酸化シリコン膜とする工程と、該酸化シリコン膜を前記開口の側壁部を残してエッチングする側壁を形成工程とを有し、得られた厚さの側壁を使用して開口の大きさを縮小する試みが提案されている（例えば、特許文献１参照。）。
【０００５】
【特許文献１】
特開平５−２９２４８号公報  （第１頁、要約）
【０００６】
この方法の概略工程を示せば以下の通りである。
シリコン基板の所望の場所にＮ型のエピタキシャル領域を形成する。続いて所望の場所のシリコンをエッチングし、選択的にこの部分のみを酸化することにより素子分離領域を形成する。この後、所望の場所にＰ型の不純物を導入しＰ型ベース領域を形成する。次に基板全面に絶縁膜を形成する。
続いてレジストパターニングを施し、平行平板型のエッチング装置を用い絶縁膜をエッチングして開口部を形成する。得られた絶縁膜開口部の断面は異方性エッチングのため垂直な形状となる。
【０００７】
続いてＬＰ−ＣＶＤ法によって、Ａｓ＋  ，Ｐ＋  などのＮ型不純物を含んだポリシリコン膜を絶縁膜および前述したエッチングによって開口して露出したベース領域上に堆積する。その後窒素雰囲気中で熱処理を行い、ついで酸化を行って前記ポリシリコンをすべて酸化して酸化膜にする。この時同時にポリシリコンから不純物が拡散し、Ｎ＋  エミッタ領域が形成される。堆積させるポリシリコン膜の厚さは０．５μｍ〜１．０μｍであり、これを酸化することによって１．１μｍ〜２．２μｍの酸化膜を得る。
【０００８】
続いて、再び酸化膜に異方性エッチングを施すことにより、サイドウォールを形成する。ＬＰ−ＣＶＤ法によって堆積したポリシリコン膜は段差の被覆性が良いため、これを酸化した酸化膜は金属電極引出し窓付近においてもほぼ均一な厚さとなる。このため、異方性エッチングした後のサイドウォールの厚さはエッチング前の酸化膜の膜厚に対して約０．９倍となる。よって０．５μｍのポリシリコンを堆積することによって、厚さ約１．０μｍのサイドウォールが形成できることになる。
【０００９】
この後、ベースおよびコレクタ電極引出し用のコンタクトホールを形成し、これらコンタクトホール内に金属電極を堆積する。金属電極の形成には、有機金属ＣＶＤ法によって、コンタクトホール内に金属電極を形成することが好ましい。さらにスパッタなどの非選択的堆積法によって基体全面にアルミニウム膜を形成する。この後金属配線をパターニングすることによりバイポーラトランジスタが作製できる。
この方法によれば、露光機の解像限界以下に微細化され、かつ信頼性の高い半導体装置が作製できるとされる。
【００１０】
【発明が解決しようとする課題】
上述したような従来方法によれば、ポリシリコン膜を酸化して酸化膜とし、この酸化膜を再度異方性エッチング、即ちドライエッチングを行うため、真性部にドライエチングによるダメージが入り易い。そのため高速なトランジスタ動作が可能な半導体装置を歩留りよく製造することは困難であった。
【００１１】
本発明の目的は、前述した技術課題を解決すべくなされたものであり、露光機の解像限界以下に微細化され、かつダメージが少なく信頼性の高い半導体装置が可能な製造方法を提供することである。
【００１２】
【課題を解決するための手段】
上述した目的を達成するために、本発明による半導体装置の製造方法は、シリコン基板上にコレクタ層を形成し、前記コレクタ層の素子部以外の領域に酸化膜を形成する工程と、前記コレクタ層が形成された基板表面に第１の絶縁膜及び第２導電型の多結晶シリコン膜とを順次積層する工程と、該第２導電型の多結晶シリコン膜の上に第２の絶縁膜と酸化膜を形成可能な材料による酸化膜形成層を順次形成する工程と、該酸化膜形成層をリソグラフィーの最小寸法でエッチング除去して第１の開口部を形成する工程と、残った前記酸化膜形成層を熱酸化して酸化膜層を形成して、前記第１の開口部寸法よりも小さな寸法の第２の開口部を形成する工程と、該酸化膜層をマスクとしてエッチングにより前記第２の絶縁膜、前記第２導電型の多結晶シリコン膜、前記第１の絶縁膜を順次除去してエミッタ開口部を形成する工程と、その開口部内にベース及びエミッタを自己整合させて形成する工程とを含む方法を採用した。
【００１３】
本発明の半導体装置の製造方法によれば、多結晶シリコン膜を酸化してできるシリコン酸化膜が開口部の内側に成長してくるため、リソグラフィーの最小寸法でエッチングした開口部の寸法よりもさらに小さな寸法の開口部とすることができる。したがって、この小さな開口部内にトランジスタの真性部分を形成すれば、寄生容量や抵抗が小さくなって動作の速い高性能な半導体装置を形成することが可能となる。
【００１４】
本発明の半導体装置の製造方法においては、前記酸化膜層をマスクとしてエッチングにより前記第２の絶縁膜を除去した後、該マスクとした酸化膜層を除去し、さらに前記第２導電型の多結晶シリコン膜及び第１の絶縁膜とを順次除去することができる。
【００１５】
この方法では、最上層の外側凸の側壁を有する酸化膜層が除去されるので、ほぼ垂直な側壁の開口となり、後の工程で開口内部に側壁を設ける場合に好ましい形状となる。
【００１６】
本発明の半導体装置の製造方法においては、前記酸化膜を形成可能な材料として多結晶シリコンを使用することができ、多結晶シリコンを酸化して生じたシリコン酸化膜層を使用するのが好ましい、
多結晶シリコンは成膜が容易で膜厚も正確に制御することが可能である。また酸化により生じるもシリコン酸化膜は絶縁膜として働き、生成にあたって体積が増すので開口部の寸法を小さくするのに好適である。さらに、正確にエッチングすることが可能なので半導体装置の製造用として最も好ましい材料だからである。
【００１７】
本発明の半導体装置の製造方法においては、前記酸化膜を形成可能な材料としてアルミニウムを使用し、酸化膜層として酸化アルミニウム層を使用することができる。
アルミニウムも成膜が容易で、酸化膜は絶縁膜として有用な材料だからである。
【００１８】
本発明の半導体装置の製造方法においては、前記第１の絶縁としてシリコン酸化膜を使用し、第２の絶縁膜としてシリコン窒化膜を使用するのが好ましい。
シリコン酸化膜で開口部の寸法を小さく、マスクとして好適なシリコン窒化膜を使用すれば、より微細なトランジスタ真性部を安定して得ることができるからである。
【００１９】
本発明の半導体装置の製造方法においては、前記開口部内にベース及びエミッタを自己整合させて形成する工程が、前述のようにして形成したエミッタ開口部を有する基版を使用し、基板全面にエピタキシャルベース層を形成してレジスト膜を塗布し、該レジスト膜をエッチバックして前記エミッタ開口部にのみレジスト膜を残す工程と、該レジスト膜をマスクとして前記エピタキシャルベース層をエッチングした後、レジスト膜を除去する工程と、サイドウオール用のシリコン酸化膜と多結晶シリコンを形成する工程と、該多結晶シリコンをエッチバックしてサイドウオールを形成する工程と、このサイドウオールの多結晶シリコンをマスクとしてサイドウオール用のシリコン酸化膜をエッチングして二重のサイドウオールを形成する工程と、第１導電型の多結晶シリコン膜を成膜してエッチングによりパターニングしてエミッタ電極を形成する工程と、熱処理により前記エミッタ電極から前記エピタキシャルベース層に第１導電型の不純物を拡散させる工程とを含む方法とすることができる。
寸法の小さなエミッタ開口部を形成した後は、上記方法に従ってトランジスタ真性部を形成すればよい。
【００２０】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。なお、以下に参照する各図においては各部の構成を明瞭にするため、各部位の縮尺は正確には描かれていない。
（第１の実施形態）
図１は、本発明の半導体装置の一例を示す断面図である。
本発明の半導体装置５０は、埋め込みサブコレク領域２を設けたｐ型シリコンからなるシリコン基板１上にエミッタ５１、コレクタ５２及びベース５３を備えている。
シリコン基板１の表面には、第１導電型シリコンからなるエピタキシャル成長膜が形成されている。該エピタキシャル成長膜は、素子分離のためのＬＯＣＯＳ（  Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ  ）酸化膜４によって二つの島状の領域、すなわちコレクタ形成領域３と、コレクタ電極引き出し部に分割されている。さらにコレクタ形成領域３の上には、真性ベース領域となる例えば第２導電型からなるシリコン−ゲルマニウム（ＳｉＧｅ）混晶のエピタキシャルベース層１０が形成されている。
【００２１】
図２は、図１に示す本発明の第１の実施形態に関わる半導体装置の、エミッタ５１の近傍を拡大して示す図である。
エピタキシャルベース層１０に隣接して、エミッタ用の開口を構成する第１の絶縁膜５となるシリコン酸化膜と、第２導電型の多結晶シリコン層６と、第２の絶縁膜７となるシリコン窒化膜及び多結晶シリコンの酸化によって生じたシリコン酸化膜９が形成されている。これらの各層の端面はシリコン基板１に対してほぼ垂直になっており、その内側にはサイドウォールが形成されている。
【００２２】
このサイドウォールはサイドウール用シリコン酸化膜１２とサイドウオール用シリコン膜１４から構成されており、エピタキシャルベース層を覆うようにして形成されている。トランジスタ真性部のうちサイドウォール間の直下に位置するエピタキシャルベース層１０の領域には、第１導電型のドーパントを熱拡散させたエミッタ層１６が形成されている。
【００２３】
図１及び図２に示す本発明の第１の実施形態に関わる半導体装置５０では、エミッタ用開口部の寸法が従来よりも小さくなっているので、このエミッタ用開口部内に形成されたエミッタも小型になっていて、高速で作動するトランジスタとなっている。
【００２４】
図３は、本発明の第２の実施形態に関わる半導体装置の、エミッタ５１の近傍を拡大して示す図である。
第２の実施形態に関わる半導体装置が先の第１の実施形態に関わる半導体装置と異なる点は、エピタキシャルベース層１０に隣接する第２導電型の多結晶シリコン層６の上にある絶縁膜層が、第２の絶縁膜７となるシリコン窒化膜のただ１層のみとなっている点である。エミッタ用開口部の寸法はやはり従来よりも小さくなっていて、このエミッタ用開口部内に形成されたサイドウオールやエミッタ層の構造は、第１の実施形態の場合と同様である。
このような構造とすれば、最上層の外側凸の側壁を有する酸化膜層が除去されるので、ほぼ垂直な側壁の開口となり、後の工程で開口内部に側壁を設ける場合に好ましい形状となる利点がある。
【００２５】
次に、本発明の半導体装置の製造方法について説明する。
図４から図１７は、本発明の第１の実施形態の半導体装置の製造方法を示す。
先ず、図４に示すようにｐ型シリコンからなるシリコン基板１に埋め込みサブコレクタ領域２及びコレクタ形成領域３を形成する。当該コレクタ形成領域３にはリン（Ｐ）がドープされている。
続いて図５に示すように、ＬＯＣＯＳ法により素子間分離用のＬＯＣＯＳ酸化膜４を形成してコレクタ形成領域３を分離する。
【００２６】
続いて、図６に示すように、例えば熱酸化法により第１の絶縁膜５となる厚さ１００〜２００ｎｍ程度のシリコン酸化膜を形成する。次いで厚さ２００ｎｍ程度のボロンをドープした第２導電型の多結晶シリコン層６を形成した後、これをパターニングして外部ベースパターンを形成する。さらに第２の絶縁膜７として、厚さ２００ｎｍ程度の例えばシリコン窒化物からなる絶縁膜を形成する。最後に厚さｔ（μｍ）のノン−ドープの多結晶シリコン層８を形成する。ノン−ドープの多結晶シリコン層８の厚さｔ（μｍ）は、エミッタ用開口部の寸法を決定するので、極めて重要である。エミッタ用開口部の寸法をなるべく小さくするため、好ましいノン−ドープの多結晶シリコン層８の厚さｔ（μｍ）は０．１〜１．０μｍ程度である。
【００２７】
次に、図７に示すように、リソグラフィーで使用可能な最小寸法（Ｌ）でノン−ドープの多結晶シリコン層８の所定の位置を選択的にエッチング除去する。これによりノン−ドープの多結晶シリコン層８の所定の位置に、エミッタ用の開口部２１が形成される。エミッタ用の開口部２１の寸法はＬ（μｍ）であり、リソグラフィーで利用できる最小の寸法となっている。
【００２８】
次に、図８に示すように、ノン−ドープの多結晶シリコン層８を、例えば１０００℃のＨ２Ｏ  雰囲気中で熱酸化し、シリコン酸化膜９を形成する。この時シリコン酸化膜９により形成されたエミッタ用開口部２２の寸法Ｍ（μｍ）は、最初のエミッタ用の開口部２１の寸法より小さくなる（Ｍ＜Ｌ）。例えば、ノン−ドープの多結晶シリコン層８の厚さを０．５〜１．０μｍとすれば、これを酸化することによって生成する酸化膜の厚さは１．１〜２．２μｍとなり、もとのノン−ドープの多結晶シリコン層８の厚さ約１．１倍の厚さが加算される。この加算される厚さとほぼ同じ厚さだけ、開口部の内側にもシリコン酸化膜が生成する。すなわち、開口部の片側の減少分Ａは、元のノン−ドープの多結晶シリコン層８の厚さ（ｔ）となる。
このようにして多結晶シリコン層の厚さ（ｔ）を調節することにより、エミッタ用開口部の寸法を狭めることが可能となる。
【００２９】
次に、図９に示すように、ノン−ドープの多結晶シリコン層８の酸化によって生成したシリコン酸化膜９をマスクとして使用し、ドライエッチングを利用して、シリコン窒化物からなる第２の絶縁膜７とボロンをドープした第２導電型の多結晶シリコン層６を順次エッチング除去する。
次に、図１０に示すように、シリコン酸化膜からなる第１の絶縁膜５をウエットエッチングにより除去して、コレクタ形成領域３を露出させる。この時シリコン酸化膜９の膜厚は、除去される第１の絶縁膜５の厚さと同じ（ｄ）分だけ減少する。
【００３０】
次に、図１１に示すように、例えばノン−ドープのＳｉＧｅ混晶、ボロン−ド−プのＳｉＧｅ混晶及びノン−ドープ又はボロン−ド−プのＳｉの３層からなるエピタキシャルベース層１０を順次形成した後、レジスト１１を塗布し、そのレジストをエッチバックしてして開口部のみにレジスト１１を残す。
次に、図１２に示すように、残ったレジスト１１をマスクとして使用し、エピタキシャルベース層１０をエッチングした後、レジスト１１を除去する。
【００３１】
次に、図１３に示すように、サイドウオール用のシリコン酸化膜１２及びサイドウオール用の多結晶シリコン１３を形成する。
その後、図１４に示すように、サイドウオール用の多結晶シリコン１３をエッチバックし、サイドウオール１４を形成する。次いでこのサイドウオール１４をマスクにしてサイドウオール用のシリコン酸化膜１２をエッチングすることにより、２層構造のサイドウオールが形成される。
【００３２】
次いで、図１５に示すように、リン−ドープの多結晶シリコンを成膜し、パターニングを行ってリン−ドープの多結晶シリコンをエッチングしてエミッタ電極１５を形成する。
次に、熱処理を行ってエミッタ電極１５からエピタキシャルベース層１０表面にリンを拡散させ、エミッタ層１６を形成する。
次に、リンドープの多結晶シリコンをマスクにしてシリコン酸化膜９及びシリコン窒化膜からなる第２の絶縁膜７をエッチングする。その後、露出したボロンをドープした第２導電型の多結晶シリコン６の表面をサリサイド化する。
【００３３】
最後に、図１６に示すように、基板全面に層間絶縁膜１７を形成し、エッチングしてエミッタ部、コレクタ部及びベース部に開口を形成する。
次いで、図１７に示すように、層間絶縁膜１７を介してエミッタ、コレクタ及びベース取り出し用の金属膜を形成し、パターニングを行ってメタル電極２３，３３，４３を形成して、図１に示すバイポーラトランジスタとしての半導体装置の構成が完了する。
【００３４】
次に、図１８から図２０は本発明の第２の実施形態に係わる半導体装置の製造方法を説明する工程断面図である。この製造方法は先に説明した第１の実施形態の製造方法のうち、図８及び図９の工程を一部変更したものである。
すなわち、図４から図７までのノン−ドープの多結晶シリコン層８にリソグラフィーを使用して、リソグラフィーで使用可能な最小寸法（Ｌ）のエミッタ用の開口部２１を形成するまでは、第１の実施形態と同一である。
【００３５】
第２の方法では、図１８に示すように、シリコン酸化膜９をマスクとしてシリコン窒化膜からなる第２の絶縁膜７をドライエッチングした後、シリコン酸化膜９を除去して、図１９に示すようなエミッタ用の開口部２１を形成する。
次いで、図２０に示すように、第２の絶縁膜７をマスクにしてボロンをドープした第２導電型の多結晶シリコン層６をドライエッチングして、第１の絶縁膜５を露出させる。  このあとの工程は第１の実施形態の製造方法における図１０から図１７の工程と同様にして、半導体装置を完成させる。
【００３６】
このような方法によってもエミッタ開口部の寸法はリソグラフィーで使用可能な最小寸法よりも小さくなっているので、より小型のトランジスタが形成でき、動作速度を高めることができる。
さらに、最上層の外側凸の側壁を有する酸化膜層が除去されるので、ほぼ垂直な側壁の開口となり、後の工程で開口内部に側壁を設ける場合に好ましい形状となる利点も有している。
【００３７】
以上の説明においては多結晶シリコンを酸化してシリコン酸化膜とする例を挙げて説明したが、アルミニウムを酸化して酸化アルミニウムを形成しても、同様の効果が得られる。
【００３８】
【発明の効果】
本発明の半導体装置の製造方法によれば、従来リソグラフィーで使用可能な最小寸法よりもさらに小さくな０．１μｍ以下の寸法のエミッタ用開口部を形成することができるので、より小型のトランジスタが形成でき、動作速度を高めるて高性能化を図ることができる。
【図面の簡単な説明】
【図１】本発明の半導体装置の断面構造の一例を示す図である。
【図２】本発明の半導体装置の第１の実施形態のエミッタ部分を拡大して拡大して示す図である。
【図３】本発明の半導体装置の第２の実施形態のエミッタ部分を拡大して拡大して示す図である。
【図４】本発明の半導体装置の製造方法の一例を示す工程断面図である。
【図５】図４に続く工程断面図である。
【図６】図５に続く工程断面図である。
【図７】図６に続く工程断面図である。
【図８】図７に続く工程断面図である。
【図９】図８に続く工程断面図である。
【図１０】図９に続く工程断面図である。
【図１１】図１０に続く工程断面図である。
【図１２】図１１に続く工程断面図である。
【図１３】図１２に続く工程断面図である。
【図１４】図１３に続く工程断面図である。
【図１５】図１４に続く工程断面図である。
【図１６】図１５に続く工程断面図である。
【図１７】図１６に続く工程断面図である。
【図１８】本発明の半導体装置の他の製造方法を示す工程断面図である。
【図１９】図１８に続く工程断面図である。
【図２０】図１９に続く工程断面図である。
【符号の説明】
１・・・・・シリコン基板、２・・・・・埋め込みサブコレクタ領域、３・・・・・・コレクタ形成領域、４・・・・・ＬＯＣＯＳ酸化膜、  ５・・・・・第１の絶縁膜、６・・・・・第２導電型の多結晶シリコン層、７・・・・・第２の絶縁膜、８・・・・・ノン−ドープの多結晶シリコン層、９・・・・・シリコン酸化膜、１０・・・・・エピタキシャルベース層、１４・・・・・サイドウオール、１５・・・・・エミッタ電極、１６・・・・・エミッタ層、２１，２２・・・・・エミッタ用開口部、２３，３３，４３・・・・・メタル電極、５０・・・・・半導体装置、５１・・・・・エミッタ、５２・・・・・コレクタ、５３・・・・・ベース、
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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