(57)【要約】【課題】  選択的なデータキャッシュ構造を有するデータプロセッシング装置及びこれを含むコンピュータシステムの性能を向上させる。【解決手段】  データプロセッシング装置は、マイクロプロセッサ、コプロセッサ、ＭＣＵデータキャッシュ、Ｘデータキャッシュ、及びＹデータキャッシュを含む。マイクロプロセッサは命令語をフェッチして実行し、コプロセッサはデジタル信号処理ＤＳＰ機能を実行する。ＭＣＵデータキャッシュは、マイクロプロセッサが処理するデータを貯蔵し、Ｘデータキャッシュは、コプロセッサが処理する第１群のデータを貯蔵し、Ｙデータキャッシュはコプロセッサが処理する第２群のデータを貯蔵する。【選択図】      図２
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【特許請求の範囲】
【請求項１】
命令語をフェッチして実行するマイクロプロセッサＭＣＵと、
デジタル信号処理ＤＳＰ機能を実行するコプロセッサと、
前記マイクロプロセッサが処理するデータを貯蔵するＭＣＵデータキャッシュと、
前記コプロセッサが処理する第１群のデータを貯蔵するＸデータキャッシュと、
前記コプロセッサが処理する第２群のデータを貯蔵するＹデータキャッシュと、を具備することを特徴とするデータプロセッシング装置。
【請求項２】
前記マイクロプロセッサは、
整数、浮動小数点、及びブーリアンの計算機能を実行することを特徴とする請求項１に記載のデータプロセッシング装置。
【請求項３】
前記コプロセッサは、
ビデオ、オーディオ、ビデオキャプチャとプレイバック、電話通信、音声認識と合成、または通信マルチメディア機能を含む前記ＤＳＰ機能を実行することを特徴とする請求項１に記載のデータプロセッシング装置。
【請求項４】
前記ＤＳＰ機能は、
ＦＩＲ及びＩＩＲフィルタ、ＦＦＴ、相関関数、マトリックスマルチプライ、またはテーラシリーズ関数にマイクロコード化されることを特徴とする請求項３に記載のデータプロセッシング装置。
【請求項５】
命令語をフェッチして実行するマイクロプロセッサＭＣＵと、
デジタル信号処理ＤＳＰ機能を実行するコプロセッサと、
前記コプロセッサが処理する第１群のデータを貯蔵するＸデータキャッシュと、
前記コプロセッサが処理する第２群のデータを貯蔵するＹデータキャッシュと、を具備し、
前記Ｘデータキャッシュ及びＹデータキャッシュを前記マイクロプロセッサが選択的にアクセスして前記マイクロプロセッサが処理するデータを貯蔵することを特徴とするデータプロセッシング装置。
【請求項６】
前記マイクロプロセッサは、
整数、浮動少数点及びブーリアンの計算機能を実行することを特徴する請求項５に記載のデータプロセッシング装置。
【請求項７】
前記コプロセッサは、
ビデオ、オーディオ、ビデオキャプチャとプライバック、電話通信、音声認識と合成、または通信マルチ機能を含む前記ＤＳＰ機能を実行することを特徴とする請求項５に記載のデータプロセッシング装置。
【請求項８】
前記ＤＳＰ機能は、
ＦＩＲ及びＩＩＲフィルタ、ＦＦＴ、相関関数、マトリックスマルチプライ、またはテーラシリーズ関数にマイクロコード化されることを特徴とする請求項７に記載のデータプロセッシング装置。
【請求項９】
システムバスと、
一連の命令を受信し、これをデコーディングして、その命令による動作を実行するホストプロセッサと、
前記システムバスの使用優先順位を仲裁するアービタと、
前記ホストプロセッサから指示されるデジタル信号処理を実行するデータプロセッシング装置と、
前記データプロセッシング装置により処理されるデータを貯蔵する外部メモリと、を具備し、
前記データプロセッシング装置のうちいずれか一つは、
命令語をフェッチして実行するマイクロプロセッサＭＣＵと、
デジタル信号処理ＤＳＰ機能を実行するコプロセッサと、
前記マイクロプロセッサが処理するデータを貯蔵するＭＣＵデータキャッシュと、
前記コプロセッサが処理する第１群のデータを貯蔵するＸデータキャッシュと、
前記コプロセッサが処理する第２群のデータを貯蔵するＹデータキャッシュと、を具備することを特徴とするコンピュータシステム。
【請求項１０】
前記コンピュータシステムは、
使用者の必要に応じて追加されるスレイブ装置をさらに具備することを特徴とする請求項９に記載のコンピュータシステム。
【請求項１１】
前記スレイブ装置は、
ストレージ拡張モジュール、ビデオコントロール拡張モジュール、マルチメディア拡張モジュール、または通信デバイス拡張モジュールであることを特徴とする請求項１０に記載のコンピュータシステム。
【請求項１２】
前記コンピュータシステムは、
前記データプロセッシング装置及びスレイブ装置をアドレッシングするデコーダをさらに具備することを特徴とする請求項１０に記載のコンピュータシステム。
【請求項１３】
前記外部メモリは、
前記ＭＣＵデータキャッシュからおよび／または前記ＭＣＵデータキャッシュにデータを貯蔵するＭＣＵデータ領域と、  
前記Ｘデータキャッシュからおよび／または前記Ｘデータキャッシュにデータを貯蔵するＸデータ領域と、
前記Ｙデータキャッシュからおよび／または前記Ｙデータキャッシュにデータを貯蔵するＹデータ領域と、を具備することを特徴とする請求項９に記載のコンピュータシステム。
【請求項１４】
前記マイクロプロセッサは、
整数、浮動少数点及びブーリアンの計算機能を実行することを特徴とする請求項９に記載のコンピュータシステム。
【請求項１５】
前記コプロセッサは、
ビデオ、オーディオ、ビデオキャプチャとプレイバック、電話通信、音声認識と合成、または通信マルチメディア機能を含む前記ＤＳＰ機能を実行することを特徴とする請求項９に記載のコンピュータシステム。
【請求項１６】
前記ＤＳＰ機能は、
ＦＩＲ及びＩＩＲフィルタ、ＦＦＴ、相関関数、マトリックスマルチプライ、またはテーラシリーズ関数にマイクロコード化されることを特徴とする請求項１５に記載のコンピュータシステム。
【請求項１７】
システムバスと、
一連の命令を受信し、これをデコーディングして、その命令による動作を実行するホストプロセッサと、
前記システムバスの使用優先順位を仲裁するアービタと、
前記ホストプロセッサから指示されるデジタル信号処理を実行するデータプロセッシング装置と、
前記データプロセッシング装置により処理されるデータを貯蔵する外部メモリと、を具備し、
前記データプロセッシング装置のうちいずれか一つは、
命令語をフェッチして実行するマイクロプロセッサＭＣＵと、
デジタル信号処理ＤＳＰ機能を実行するコプロセッサと、
前記マイクロプロセッサが処理するデータまたは前記コプロセッサが処理する第１群のデータを貯蔵するＸデータキャッシュと、
前記マイクロプロセッサが処理するデータまたは前記コプロセッサが処理する第２群のデータを貯蔵するＹデータキャッシュと、を具備することを特徴とするコンピュータシステム。
【請求項１８】
前記コンピュータシステムは、
使用者の必要に応じて追加されるスレイブ装置をさらに具備することを特徴とする請求項１７に記載のコンピュータシステム。
【請求項１９】
前記スレイブ装置は、
ストレージ拡張モジュール、ビデオコントロール拡張モジュール、マルチメディア拡張モジュール、または通信デバイス拡張モジュールであることを特徴とする請求項１８に記載のコンピュータシステム。
【請求項２０】
前記コンピュータシステムは、
前記データプロセッシング装置及びスレイブ装置をアドレッシングするデコーダをさらに具備することを特徴とする請求項１８に記載のコンピュータシステム。
【請求項２１】
前記外部メモリは、
前記Ｘデータキャッシュからおよび／または前記Ｘデータキャッシュに、またはＹデータキャッシュからおよび／または前記Ｙデータキャッシュにデータを貯蔵するＭＣＵデータ領域と、  
前記Ｘデータキャッシュからおよび／または前記Ｘデータキャッシュにデータを貯蔵するＸデータ領域と、
前記Ｙデータキャッシュからおよび／または前記Ｙデータキャッシュにデータを貯蔵するＹデータ領域と、を具備することを特徴とする請求項１７に記載のコンピュータシステム。
【請求項２２】
前記マイクロプロセッサは、
整数、浮動少数点及びブーリアンの計算機能を実行することを特徴とする請求項１７に記載のコンピュータシステム。
【請求項２３】
前記コプロセッサは、
複雑な数学的アルゴリズムを実行するハードウェア掛け算器に連結された数学演算部を具備することを特徴とする請求項１７に記載のコンピュータシステム。
【請求項２４】
前記ＤＳＰ機能は、
ＦＩＲ及びＩＩＲフィルタ、ＦＦＴ、相関関数、マトリックスマルチプライ、及びテーラシリーズ関数機能を含むことを特徴とする請求項１７に記載のコンピュータシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はコンピュータシステムに関するものであり、特に、選択的なデータキャッシュ構造を有するデータプロセッシング装置及びこれを含むコンピュータシステムに関するものである。
【背景技術】
【０００２】
多数個のプロセッサを含むコンピュータシステムは、高速に精巧な機能を実行する。このための重要な要素のうちの一つが、関係するメモリシステムの性能である。一般的に、メモリシステムは、プログラム要求情報をハンドリングすることを容易にするキャッシュメモリを含む。キャッシュメモリの容量が大きければ大きいほど、そして速度が速ければ速いほど、コンピュータシステムの全体性能が向上する。
【０００３】
キャッシュメモリの性能を向上させるための従来技術のうちには、多様な構造的な関係からなる多重キャッシュメモリの使用がある。例えば、命令とデータのための別個のキャッシュメモリ、メモリアクセス時間を向上させるための二つの並列キャッシュメモリ、及び階層的構造として、互いに異なるサイズを有するキャッシュメモリが存在する。このようなキャッシュメモリは一つ以上のプロセッシング部または実行部と共に使用されて、短時間に数個の別のキャッシュとの接近を始める。
【０００４】
一方、最近、プロセッサ、キャッシュメモリ、複数の周辺機器及び外部バスインタフェースが一つのチップに含まれて、集積化されたシステム−オン−チップ（Ｓｙｓｔｅｍ−Ｏｎ−Ｃｈｉｐ：以下、“ＳＯＣ”という）が発展している。ＳＯＣは一つの小さいコンピュータシステムに見なされる。ＳＯＣには一般的に二つ以上のプロセッサ（ｃｏ−ｐｒｏｃｅｓｓｏｒ）が内蔵され、制御を担当するマイクロプロセッサとデータ処理を担当するコプロセッサであるＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）がそれである。ＤＳＰは、典型的にはマルチプリケーション（ｍｕｌｔｉｐｌｉｃａｔｉｏｎ）及びアキュムレーション（ａｃｃｕｍｕｌａｔｉｏｎ）、一つ以上のメモリデータ読み出しまたは書き込み、及びアドレスポインタレジスタを増加させる動作を実行する。
【０００５】
ところで、ＳＯＣ内マイクロプロセッサとＤＳＰとは、外部メモリデータをアクセスしようとする場合に、各々がアクセスしようとする外部メモリのアドレス領域に従って、キャッシュメモリを別に使用する。これは、ＳＯＣ内のキャッシュメモリ容量を大きくし、これによって、ＳＯＣ内の占有面積を大きくする。
【０００６】
したがって、マイクロプロセッサとコプロセッサが内蔵されたコンピュータシステムでは、キャッシュメモリの容量を減らすことができる方策が必要である。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、マイクロコンピュータのキャッシュメモリ容量を増大させることができるデータプロセッシング装置を提供することにある。
【０００８】
本発明の他の目的は、チップ面積を減らすことができるデータプロセッシング装置を提供することにある。
【０００９】
本発明のまた他の目的は、前記データプロセッシング装置を含むコンピュータシステムを提供することにある。
【課題を解決するための手段】
【００１０】
上述の目的を達成するために、本発明の一実施の形態によるデータプロセッシング装置は、命令語をフェッチして実行するマイクロプロセッサＭＣＵと、デジタル信号処理ＤＳＰ機能を実行するコプロセッサと、マイクロプロセッサが処理するデータを貯蔵するＭＣＵデータキャッシュと、コプロセッサが処理する第１群のデータを貯蔵するＸデータキャッシュと、コプロセッサが処理する第２群のデータを貯蔵するＹデータキャッシュと、を含む。
【００１１】
上述の他の目的を達成するために、本発明の他の実施の形態によるデータプロセッシング装置は、命令語をフェッチして実行するマイクロプロセッサＭＣＵと、デジタル信号処理ＤＳＰ機能を実行するコプロセッサと、コプロセッサが処理する第１群のデータを貯蔵するＸデータキャッシュと、コプロセッサが処理する第２群のデータを貯蔵するＹデータキャッシュと、を具備し、Ｘデータキャッシュ及びＹデータキャッシュをマイクロプロセッサが選択的にアクセスしてマイクロプロセッサが処理するデータを貯蔵する。
【００１２】
前記また他の目的を達成するために、本発明の一実施の形態によるコンピュータシステムは、システムバスと、一連の命令を受信し、これをデコーディングして、その命令による動作を実行するホストプロセッサと、システムバスの使用優先順位を仲裁するアービタと、ホストプロセッサから指示されるデジタル信号処理を実行するデータプロセッシング装置と、データプロセッシング装置により処理されるデータを貯蔵する外部メモリと、を具備し、データプロセッシング装置のうちいずれか一つは命令語をフェッチして実行するマイクロプロセッサＭＣＵと、デジタル信号処理ＤＳＰ機能を実行するコプロセッサと、マイクロプロセッサが処理するデータを貯蔵するＭＣＵデータキャッシュと、コプロセッサが処理する第１群のデータを貯蔵するＸデータキャッシュと、コプロセッサが処理する第２群のデータを貯蔵するＹデータキャッシュと、を含む。
【００１３】
上述のまた他の目的を達成するために、本発明の他の実施の形態によるコンピュータシステムは、システムバスと、一連の命令を受信し、これをデコーディングして、その命令による動作を実行するホストプロセッサと、システムバスの使用優先順位を仲裁するアービタと、ホストプロセッサから指示されるデジタル信号処理を実行するデータプロセッシング装置と、データプロセッシング装置により処理されるデータを貯蔵する外部メモリと、を具備し、データプロセッシング装置のうちいずれか一つは命令語をフェッチして実行するマイクロプロセッサＭＣＵと、デジタル信号処理ＤＳＰ機能を実行するコプロセッサと、マイクロプロセッサが処理するデータまたはコプロセッサが処理する第１群のデータを貯蔵するＸデータキャッシュと、マイクロプロセッサが処理するデータまたはコプロセッサが処理する第２群のデータを貯蔵するＹデータキャッシュと、を含む。
【発明の効果】
【００１４】
本発明によると、ＭＣＵがアクセス可能なキャッシュメモリ容量を増大させることができ、ＭＣＵデータキャッシュを使用しないことによって、マスタ装置の面積を減らすことができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の望ましい実施の形態の詳細な説明が、添付の図面を参照して説明される。図面において、参照符号及び同一の構成要素に対しては、別の図面上に表示されても、可能な同一の参照番号及び符号で示していることは明白である。
【００１６】
図１は本発明の一実施の形態によるコンピュータシステムを示す図面である。これを参照すると、コンピュータシステムはＳＯＣ１００と外部メモリ１６０を含む。ＳＯＣ１００内には、ホストプロセッサ１１０、アービタ１１２、デコーダ１１４、マスタ装置１２０、１２２、１２４、バスブリッジ１２６、スレイブ装置１３０、１３２、１３４、及びバス１４０、１５０、を含む。ホストプロセッサ１１０は一種のＣＰＵとして、一連の命令を受信し、これをデコーディングして、その命令による動作を実行する。アービタ１１２は周辺装置のバスアクセス要求を監視し、各々のバスアクセス要求のうち一つの優先順位を決めて、バス１４０、１５０の使用優先順位を仲裁する。デコーダ１１４は、マスタ装置１２０、１２２、１２４とスレイブ装置１３０、１３２、１３４とを選択するために、これら装置のアドレスレジスタに貯蔵されたアドレスをマッピングさせる。
【００１７】
マスタ装置１２０、１２２、１２４は一種のデータプロセッシング装置として、各々マイクロプロセッサ（以下、“ＭＣＵ”という）、ＤＳＰのようなコプロセッサ、及びキャッシュメモリを内蔵する。マスタ装置１２０、１２２、１２４を具体的に説明する図面を、図２及び図３に示す。マスタ装置１２０、１２２、１２４に対する説明は、以後に記述される。
【００１８】
バスブリッジ１２６はメインバス１４０と拡張バス１５０を連結させる。拡張バス１５０は高速のバスとして、デージチェイン（ｄａｉｓｙ  ｃｈａｉｎ）方式でほとんど無限に拡張することができるバスである。ストレージ装置１３０、１３２、１３４は、使用者の必要に応じて追加される装置として、ストレジ拡張モジュール、ビデオコントロール拡張モジュール、マルチメディア拡張モジュール、及び通信デバイス拡張モージュルなどを意味する。ストレージ拡張モジュールはハードディスグ、ＤＶＤ、ＣＤなどを支援し、ビデオコントロール拡張モジュールは、ＬＣＤ、ＣＲＴモニタ、次の世代ディスプレー装置を支援し、マルチメディア拡張モジュールは、サウンドカード、テレビジョン受信装置、ＭＰＥＧ装置などを支援し、通信デバイス拡張モジュールは、ネットワーク、モデム、超高速通信網を支援する。
【００１９】
図２を参照すると、マスタ装置１２０、１２２、１２４は、ＭＣＵ２０２、ＤＳＰコプロセッサ２０４、ＭＣＵデータキャッシュ２１２、Ｘデータキャッシュ２１４、及びＹデータキャッシュ２１６を含む。ＭＣＵ２０２は典型的に計算機能（整数、浮動少数点、ブーリアン）形態のコンピュータ機能を実行し、アドレス変換機能を提供し、命令語フェッチユニット（Ｉｎｓｔｒｕｃｔｉｏｎ  Ｆｅｔｃｈ  Ｕｎｉｔ：ＩＦＵ）と命令語実行ユニット（Ｉｎｓｔｒｕｃｔｉｏｎ  Ｅｘｅｃｕｔｉｏｎ  Ｕｎｉｔ：ＩＥＵ）、及びキャッシュ制御ユニット（Ｃａｃｈｅ  Ｃｏｎｔｒｏｌ  Ｕｎｉｔ）などを含む。
【００２０】
命令語フェッチユニットは、一次的に命令をフェッチし、命令語実行ユニットにより実行が延期された命令語バッファリング、及び次の命令語のフェッチに使用される次の仮想アドレスの計算を実行する。命令語は、キャッシュ制御ユニット内に提供された命令語キャッシュから命令語フェッチユニットによりフェッチされる。フェッチされる命令語の仮想アドレスは、物理的アドレスへの翻訳を通じて命令語キャッシュに伝達される。
【００２１】
命令語実行ユニットは、キャッシュ制御ユニット内に提供されたデータキャッシュに関するデータを貯蔵及び検索する。命令語実行ユニットは、仮想データアドレスをキャッシュ制御ユニットに提供するのに適する物理的アドレスに変換させ、これはロード／ストア演算が適切なプログラムストリム順序に発生するように保障する。キャッシュ制御ユニットは、データに対する物理的アドレスに定義された要請が、命令語キャッシュまたはデータキャッシュから満足になるか否かを決める。図２の本実施の形態では、キャッシュデータユニット内データキャッシュ２１２を代表的に図示する。
【００２２】
ＤＳＰコプロセッサ２０４は、パイプライン方式の複雑な数学的アルゴリズムを実行するハードウェア掛け算器に連結された一つ以上の数学演算部ＡＬＵを有する実行部を含む。ＤＳＰコプロセッサ２０４は、ＭＣＵ２０２に比べてさらに数学的機能が強く、ビデオ、オーディオ、ビデオキャプチャとプレイバック、電話通信、音声認識と合成、通信などのマルチメディア機能を処理する。このようなＤＳＰ機能は、ホストプロセッサ（ＣＰＵ、１１０、図１）により、マイクロコード化されて呼び出される。マイクロコード化したカーネル（ｋｅｒｎｅｌ）では、ＦＩＲ（Ｆｉｎｉｔｅ  Ｉｍｐｕｌｓｅ  Ｒｅｓｐｏｎｓｅ）及びＩＩＲ（Ｉｎｆｉｎｉｔｅ  Ｉｍｐｕｌｓｅ  Ｒｅｓｐｏｎｓｅ）フィルタ、ＦＦＴ（Ｆｏｕｒｉｅｒ  Ｔｒａｎｓｆｏｒｍ）、相関関数（ｃｏｒｒｅｌａｔｉｏｎ  ｆｕｎｃｔｉｏｎ）、マトリックスマルチプライ（ｍａｔｒｉｘ  ｍｕｌｔｉｐｌｙ）、及びテーラシリーズ関数（ｔａｙｌｏｒ  ｓｅｒｉｅｓ  ｆｕｃｔｉｏｎ）を含む。これら以外に、多様なＤＳＰ機能が追加的にマイクロコード化されることができる。
【００２３】
上述のＤＳＰ機能のうち、例として、相関関数の場合には、ＸベクタとＹベクタとを含む。Ｘベクタは、Ｘデータキャッシュ２１４に貯蔵され、Ｙベクタは、Ｙデータキャッシュ２１６に貯蔵される。Ｘデータキャッシュ２１４とＹデータキャッシュ２１６に、ＸベクタとＹベクタが各々区分されて貯蔵されること以外に、所定の応用プログラムデータが区分なしに貯蔵されることができる。ＭＣＵ２０２は、ＭＣＵデータキャッシュ２１２の外にＸデータキャッシュ２１４とＹデータキャッシュ２１６をアクセスすることができる。これはＭＣＵ２０２の立場で、アクセス可能なキャッシュメモリ容量の増大することを意味する。
【００２４】
外部メモリ１６０は例示的に、ＭＣＵ領域２２２、Ｘデータ領域２２４、及びＹデータ領域２２６に区分される。ＭＣＵ領域２２２は、ＭＣＵデータキャッシュ２１２からおよび／またはＭＣＵデータキャッシュ２１２にデータ接近可能なメモリ領域であり、Ｘデータ領域２２４は、Ｘデータキャッシュ２１４からおよび／またはＸデータキャッシュ２１４にデータ接近可能な領域であり、Ｙデータ領域２２６は、Ｙデータキャッシュ２１６からおよび／またはＹデータキャッシュ２１６にデータ接近可能な領域である。
【００２５】
図３は、本発明の他の実施の形態によるマスタ装置１２０'、１２２'、１２４'を示す図面である。これを参照すると、マスタ装置１２０'、１２２'、１２４'は、ＭＣＵ３０２、ＤＳＰコプロセッサ３０４、Ｘデータキャッシュ３１２、及びＹデータキャッシュ３１４を含む。本実施の形態のマスタ装置１２０'、１２２'、１２４'は、図２のマスタ装置１２０、１２２、１２４と比較してＭＣＵデータキャッシュ（２１２、図２）を含まないことで差がある。
【００２６】
ＭＣＵ３０２は、Ｘデータキャッシュ３１２とＹデータキャッシュ３１４を通じて選択的に外部メモリ１６０からおよび／または外部メモリ１６０にデータ伝送を実行し、外部メモリ１６０のＸデータ領域３２２、ＭＣＵ領域３２３、及びＹデータ領域３２４が選択的に接近可能である。ＤＳＰコプロセッサ３０４も、Ｘデータキャッシュ３１２とＹデータキャッシュ３１４を選択的に通じて外部メモリ１６０からおよび／または外部メモリ１６０にデータ伝送を実行し、外部メモリ１６０のＸデータ領域３２２、ＭＣＵ領域３２３、及びＹデータ領域３２４が選択的に接近可能である。
【００２７】
本実施の形態では、ＭＣＵデータキャッシュを使用せず、Ｘデータキャッシュ３１２とＹデータキャッシュ３１４を、ＭＣＵ３０２がアクセス可能に設定する。この時に、ＭＣＵ３０２は、Ｘデータキャッシュ３１２またはＹデータキャッシュ３１４を選択的に一つだけアクセスすることができ、二つ全部をアクセスすることもできる。例えば、ＤＳＰコプロセッサ３０４が使用するＤＳＰ機能応用プログラムが外部メモリ１６０のＸデータ領域を多く使用していれば、ＭＣＵ３０２はＹデータキャッシュ３１４を選択して、外部メモリ１６０のＭＣＵデータ領域３２３とＹデータ領域３２４をアクセスする。
【００２８】
したがって、本実施の形態によると、ＭＣＵデータキャッシュを使用しないことによって、マスタ装置１２０'、１２２'、１２４'の面積を減らすことができる利点がある。
【００２９】
以上、本発明について実施の形態をあげて記述したが、これは例示的なことに過ぎず、本発明の技術的思想及び範囲を制限または限定することではない。例えば、マスタ装置に内臓されたキャッシュ、ＸデータキャッシュとＹデータキャッシュ、二種類に対して説明しているが、これと異なり、ＤＳＰ機能応用プログラムの特性に合わせて多様な種類のデータキャッシュを内蔵することができることはもちろんである。したがって、本発明の技術的思想及び範囲を逸脱しない限度内で多様な変化及び変更が可能であることはもちろんである。
【図面の簡単な説明】
【００３０】
【図１】本発明の一実施の形態によるコンピュータシステムを示す図面である。
【図２】図１のマスタ装置の一例を示す図である。
【図３】図１のマスタ装置の他の例を示す図である。
【図１】
2004246890.tif 000003
【図２】
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【図３】
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