(57)【要約】【課題】従来の半導体装置の製造方法では、成長させるエピタキシャル層４の厚みによっては、転写マーク２ａの位置ずれ誤差や、不明瞭なエッジの読取り誤差が大きく、第１半導体領域３に対する第２半導体領域５ａ，５ｂ，５ｃの相対位置精度は改善されなかった。【解決手段】本発明の半導体装置の製造方法は、半導体基板１表面に第１アライメントマーク２を形成する工程と、第１半導体領域３を形成する工程と、第２エピタキシャル層１０１ａを途中の厚さまで成長させる工程と、第２アライメントマーク１０２を形成する工程と、本来、成長させる予定の厚さまで、さらに第２エピタキシャル層１０１ｂを成長させる工程と、第３アライメントマーク１０３を形成する工程と、第２半導体領域５ａ，５ｂ，５ｃを形成する工程とを備える。【選択図】  図２
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【特許請求の範囲】
【請求項１】
半導体基板表面、ないしは、半導体基板上に成長させた第１エピタキシャル層表面に、第１半導体領域を選択的に形成し、その上に第２エピタキシャル層を成長させた後、前記第２エピタキシャル層表面に第２半導体領域を選択的に形成する半導体装置の製造方法において、
前記半導体基板表面、ないしは、前記半導体基板上に成長させた第１エピタキシャル層表面に、第１アライメントマークを形成する工程と、
前記第１アライメントマークをマスク目合せ用目印として、前記半導体基板表面、ないしは、前記半導体基板上に成長させた第１エピタキシャル層表面に第１半導体領域を選択的に形成する工程と、
前記半導体基板、ないしは、前記半導体基板上に成長させた第１エピタキシャル層上に、第２エピタキシャル層を本来、成長させる予定の厚さの途中の厚さまで成長させる工程と、
前記第２エピタキシャル層表面に現われる前記第１アライメントマークを反映した第１転写マークを基準にして、前記第２エピタキシャル層表面に第２アライメントマークを形成する工程と、
前記第２エピタキシャル層上に、本来、成長させる予定の厚さまで、さらに第２エピタキシャル層を成長させる工程と、
前記第２エピタキシャル層表面に現われる前記第２アライメントマークを反映した第２転写マークを基準にして、前記第２エピタキシャル層表面に第３アライメントマークを形成する工程と、
前記第３アライメントマークをマスク目合せ用目印として、前記第２エピタキシャル層表面に第２半導体領域を選択的に形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記第２エピタキシャル層を３回以上に分割成長させ、その都度、前記第２エピタキシャル層表面に、前記第２エピタキシャル層表面に現われる前記転写マークを基準にして、新たなアライメントマークを形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体基板表面、ないしは、半導体基板上に成長させたエピタキシャル層表面に半導体領域を選択的に形成し、その上に、別のエピタキシャル層を成長させた後、その表面に導電型やイオン注入濃度の異なる半導体領域を形成する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
例えば、固体撮像素子や受光素子などの半導体装置には、半導体基板表面、ないしは、半導体基板上に形成したエピタキシャル層表面に、導電型やイオン注入濃度の異なる半導体領域を選択的に形成し、その上に別のエピタキシャル層を形成した後、そのエピタキシャル層表面に各種の半導体領域を順次、選択的に形成したものがある。
【０００３】
一般に、このような半導体装置の製造方法は、先ず、半導体基板表面、ないしは、半導体基板上に形成したエピタキシャル層表面にアライメントマークを形成し、そのアライメントマークをマスク目合せ用目印として、第１半導体領域を選択的に成長させ、その上に、別のエピタキシャル層を成長させた後、その表面に現われたアライメントマークを反映した転写マークを、そのままマスク目合せ用目印（アライメントマーク）として利用して、エピタキシャル層表面に各種の半導体領域を形成していた。
【０００４】
従来の半導体装置の製造方法の一例を図３に示す。図３は、工程順を示す断面図である。
【０００５】
先ず、図３（ａ）に示すように、半導体基板１表面の所定位置に、フォトリソグラフィ技術を用いて、第１アライメントマーク２を形成する。
【０００６】
次に、図３（ｂ）に示すように、その第１アライメントマーク２をマスク目合せ用目印として、半導体基板１表面に、フォトリソグラフィ技術を用いて、第１半導体領域３を選択的に形成する。
【０００７】
次に、図３（ｃ）に示すように、半導体基板１上にエピタキシャル層４を、本来成長させる厚さまで１回で成長させる。ここで、エピタキシャル層４表面には、半導体基板１に形成した第１アライメントマーク２を反映した転写マーク２ａが現われる。
【０００８】
その後、図３（ｄ）に示すように、この転写マーク２ａをマスク目合せ用目印として、そのまま利用し、エピタキシャル層４表面に、フォトリソグラフィ技術を用いて、第１半導体領域３と所定の相対位置関係にある第２半導体領域５ａ，５ｂ，５ｃを、それぞれ選択的に形成する。尚、第２半導体領域５ａ，５ｂ，５ｃは、それぞれ導電型あるいはイオン注入濃度の異なる複数の半導体領域である。
【０００９】
しかしながら、転写マーク２ａのエッジは、成長させるエピタキシャル層４の厚みが厚いほど、加速度的にダレて不明瞭となり光学的視認性が悪くなった。また、第１アライメントマーク２と転写マーク２ａとの間の位置ずれ量も同様に、エピタキシャル層４の厚みが厚いほど大きくなった。このため、転写マーク２ａをそのまま、マスク目合せ用目印（アライメントマーク）として用いると、成長させるエピタキシャル層４の厚みによっては、第１の問題点として、不明瞭なエッジの読取り誤差のため、複数の第２半導体領域５ａ，５ｂ，５ｃを、転写マーク２ａをマスク目合せ用目印として形成する際に、第２半導体領域５ａ，５ｂ，５ｃ間の相対位置精度が低下するという問題があった。また、第２の問題点として、不明瞭なエッジの読取り誤差及び位置ずれ誤差のため、第１半導体領域３と第２半導体領域５ａ，５ｂ，５ｃとの相対位置精度が低下するという問題があった。
【００１０】
上記の第１の問題点に対する改善方法として、転写マーク２ａを基準として、エピタキシャル層４表面に新たなアライメントマークを形成し直す方法がある。以下、この方法を断面図として示す図４を用いて説明する。
【００１１】
先ず、図４（ａ）に示すように、半導体基板１表面の所定位置に、フォトリソグラフィ技術を用いて、第１アライメントマーク２を形成する。
【００１２】
次に、図４（ｂ）に示すように、その第１アライメントマーク２をマスク目合せ用目印として、半導体基板１表面に、フォトリソグラフィ技術を用いて、第１半導体領域３を選択的に形成する。
【００１３】
次に、図４（ｃ）に示すように、半導体基板１上にエピタキシャル層４を、本来成長させる厚さまで１回で成長させる。ここで、エピタキシャル層４表面には、半導体基板１に形成した第１アライメントマーク２を反映した転写マーク２ａが現われる。
【００１４】
次に、図４（ｄ）に示すように、エピタキシャル層４表面に、転写マーク２ａを基準にして、フォトリソグラフィ技術を用いて、第２アライメントマーク６を形成する。
【００１５】
その後、図４（ｅ）に示すように、この第２アライメントマーク６をマスク目合せ用目印として、エピタキシャル層４表面に、フォトリソグラフィ技術を用いて、第１半導体領域３と所定の相対位置関係にある第２半導体領域５ａ，５ｂ，５ｃを、それぞれ選択的に形成する。尚、第２半導体領域５ａ，５ｂ，５ｃは、導電型あるいはイオン濃度の異なる複数の半導体領域である。（例えば、特許文献１参照。）
【００１６】
【特許文献１】
特開平１１−３２９９２３号公報（第３頁、００１４〜００１９段落、図１）
【００１７】
このようにすると、新たに形成した第２アライメントマーク６のエッジは明瞭であるため、それをマスク目合せ用目印として、それぞれ選択的に形成する第２半導体領域５ａ，５ｂ，５ｃ間の相対位置精度は、エッジ不明瞭による読取り誤差が低減され第１の問題点は改善される。
【００１８】
しかしながら、依然として、第１アライメントマーク２に対する転写マーク２ａの位置ずれ誤差や、第２アライメントマーク６を形成する際の転写マーク２ａの不明瞭なエッジの読取り誤差は残るため、第２の問題点である第１半導体領域３に対する第２半導体領域５ａ，５ｂ，５ｃの相対位置精度は改善されなかった。この相対位置精度の改善は、第１半導体領域３と第２半導体領域５ａ，５ｂ，５ｃとの相対位置関係に設計的余裕がある場合は問題ないが、チップの小型化や多数の半導体領域の高集積化を進める上で必須なものであった。
【００１９】
【発明が解決しようとする課題】
従来の半導体装置の製造方法では、エピタキシャル４を１回で成長させるため、その厚みによっては、エピタキシャル４表面に現われる転写マーク２ａのエッジが、かなり不明瞭になったり、第１アライメントマーク２との無視できない位置ずれが生じた。そこで、これに対して、転写マーク２ａを基準にして、エピタキシャル４表面に新たな第２アライメントマーク６を形成して、エッジ不明瞭による読取り誤差を低減することで、エピタキシャル４表面に形成する第２半導体領域５ａ，５ｂ，５ｃ間の相対位置精度を改善した。しかし、依然として、第１アライメントマーク２に対する転写マーク２ａの位置ずれ誤差や、第２アライメントマーク６を形成する際の転写マーク２ａの不明瞭なエッジの読取り誤差があるため、第１半導体領域３に対する第２半導体領域５ａ，５ｂ，５ｃの相対位置精度は改善されなかった。
【００２０】
本発明の目的は、成長させたエピタキシャル層表面に現われるアライメントマークの転写マークを基準にして、エピタキシャル表面に新たなアライメントマークを形成し直す際に、転写マークの位置ずれ誤差や不明瞭なエッジの読取り誤差を極力、低減できる半導体装置の製造方法を提供することである。
【００２１】
【課題を解決するための手段】
本発明の半導体装置の製造方法は、
半導体基板表面、ないしは、半導体基板上に成長させた第１エピタキシャル層表面に、第１半導体領域を選択的に形成し、その上に第２エピタキシャル層を成長させた後、第２エピタキシャル層表面に第２半導体領域を選択的に形成する半導体装置の製造方法において、
半導体基板表面、ないしは、半導体基板上に成長させた第１エピタキシャル層表面に、第１アライメントマークを形成する工程と、
第１アライメントマークをマスク目合せ用目印として、半導体基板表面、ないしは、半導体基板上に成長させた第１エピタキシャル層表面に第１半導体領域を選択的に形成する工程と、
半導体基板、ないしは、半導体基板上に成長させた第１エピタキシャル層上に、第２エピタキシャル層を本来、成長させる予定の厚さの途中の厚さまで成長させる工程と、
第２エピタキシャル層表面に現われる第１アライメントマークを反映した第１転写マークを基準にして、第２エピタキシャル層表面に第２アライメントマークを形成する工程と、
第２エピタキシャル層上に、本来、成長させる予定の厚さまで、さらに第２エピタキシャル層を成長させる工程と、
第２エピタキシャル層表面に現われる第２アライメントマークを反映した第２転写マークを基準にして、第２エピタキシャル層表面に第３アライメントマークを形成する工程と、
第３アライメントマークをマスク目合せ用目印として、第２エピタキシャル層表面に第２半導体領域を選択的に形成する工程とを備えることを特徴とする半導体装置の製造方法である。
【００２２】
【発明の実施の形態】
本発明の半導体装置の製造方法の一例を図１，図２に示す。図１，図２は工程順を示す断面図である。
【００２３】
先ず、図１（ａ）に示すように、半導体基板１の所定位置に、フォトリソグラフィ技術を用いて、第１アライメントマーク２を形成する。
【００２４】
次に、図１（ｂ）に示すように、第１アライメントマーク２をマスク目合せ用目印として、半導体基板１表面に、フォトリソグラフィ技術を用いて、第１半導体領域３を選択的に形成する。
【００２５】
次に、図１（ｃ）に示すように、半導体基板１上にエピタキシャル層１０１ａを本来、成長させる厚さの途中の厚さまで成長させる。（例えば、本来、厚さ１０μｍを成長させる予定の場合、半分の５μｍまで成長させる。）このとき、エピタキシャル層１０１ａ表面には、半導体基板１に形成した第１アライメントマーク２を反映した第１転写マーク２ｂが現われる。尚、前述したように、成長させるエピタキシャル層の厚さが厚いほど、加速度的に、転写マークのエッジの不明瞭さや、アライメントマークに対する位置ずれ量が増大するが、第１転写マーク２ｂは、成長させたエピタキシャル層１０１ａが比較的薄いために、エッジの不明瞭さや、第１アライメントマーク２に対する位置ずれ量は、非常に僅かであり無視できるレベルである。
【００２６】
次に、図１（ｄ）に示すように、第１転写マーク２ｂを基準にして、フォトリソグラフィ技術を用いて、エピタキシャル層１０１ａ表面に、第２アライメントマーク１０２を形成する。この第２アライメントマーク１０２は、第１アライメントマーク２に対して、無視できるレベルの不明瞭さや位置ずれ量の第１転写マーク２ｂを基準にして形成するため、第１アライメントマーク２に対する位置ずれ量は、非常に僅かであり無視できるレベルである。また、第２アライメントマーク１０２のエッジは明瞭である。
【００２７】
次に、図２（ｅ）に示すように、エピタキシャル層１０１ａ上に、さらに、エピタキシャル層１０１ｂを本来、成長させる厚さまで成長させる。（残り半分の５μｍを成長させる）。ここで、エピタキシャル層１０１ｂ表面には、第２アライメントマーク１０２を反映した第２転写マーク１０２ａと、第１転写マーク２ｂを反映した第３転写マーク２ｃとが現われる。第３転写マーク２ｃは、そのエッジが、かなり不明瞭であり、第１アライメントマーク２に対する位置ずれ量も大きくなるが、第２転写マーク１０２ａは、成長させたエピタキシャル層１０１ｂが比較的薄いために、エッジの不明瞭さや、第２アライメントマーク１０２に対する位置ずれ量は、非常に僅かであり無視できるレベルである。
【００２８】
次に、図２（ｆ）に示すように、第２転写マーク１０２ａを基準にして、フォトリソグラフィ技術を用いて、エピタキシャル層１０１ｂ表面に、第３アライメントマーク１０３を形成する。この第３アライメントマーク１０３は、第２アライメントマーク１０２に対して、無視できるレベルの不明瞭さや位置ずれ量の第２転写マーク１０２ａを基準にして形成するため、第２アライメントマーク１０２に対する位置ずれ量は、非常に僅かであり無視できるレベルである。また、第３アライメントマーク１０３のエッジは明瞭である。
【００２９】
その後、図２（ｇ）に示すように、この第３アライメントマーク１０３をマスク目合せ用目印として、エピタキシャル層１０１ｂ表面に、フォトリソグラフィ技術を用いて、第１半導体領域３と所定の相対位置関係にある第２半導体領域５ａ，５ｂ，５ｃをそれぞれ選択的に形成する。尚、第２半導体領域５ａ，５ｂ，５ｃは、導電型あるいはイオン濃度の異なる複数の半導体領域である。
【００３０】
このように、成長させるエピタキシャル層１０１ａ，１０１ｂの厚さが、あまり厚くならないように、２回に分割して成長させることで、第１アライメントマーク２に対する転写マーク２ｂ，１０２ａの不明瞭さや位置ずれ量が加速度的に悪くなることを防止し、それらのエピタキシャル層１０１ａ，１０１ｂ表面に現われる転写マーク２ｂ，１０２ａを用いて、エッジが明瞭な新たなアライメントマーク１０２，１０３を形成することで、第２半導体領域５ａ，５ｂ，５ｃ間の相対位置精度を向上させるとともに、第１半導体領域３に対する第２半導体領域５ａ，５ｂ，５ｃの相対位置精度も向上させることができる。
【００３１】
尚、ここでは、エピタキシャル層を２回に分割して成長させ、そのエピタキシャル層表面に現われた転写マークを用いて、新たなアライメントマークを２回形成する方法で説明したが、エピタキシャル層の分割成長回数は、２回に限るものではなく、小刻みに分割成長させ、その都度、新たなアライメントマークを形成すると、半導体領域間の相対位置精度をさらに向上させることができる。
【００３２】
【発明の効果】
本発明の半導体装置の製造方法によると、成長させるエピタキシャル層１０１ａ，１０１ｂの厚さが、あまり厚くならないように、２回に分割して成長させることで、第１アライメントマーク２に対する転写マーク２ｂ，１０２ａの不明瞭さや位置ずれ量が加速度的に悪くなることを防止し、それらのエピタキシャル層１０１ａ，１０１ｂ表面に現われる転写マーク２ｂ，１０２ａを用いて、エッジが明瞭な新たなアライメントマーク１０２，１０３を形成することで、第２半導体領域５ａ，５ｂ，５ｃ間の相対位置精度を向上させるとともに、第１半導体領域３に対する第２半導体領域５ａ，５ｂ，５ｃの相対位置精度も向上させることができる。また、エピタキシャル層の分割成長回数を、３回以上とし小刻みに分割成長させ、その都度、新たなアライメントマークを形成すると、半導体領域間の相対位置精度をさらに向上させることができる。
【図面の簡単な説明】
【図１】本発明の半導体装置の製造方法の一例の断面図
【図２】本発明の半導体装置の製造方法の一例の断面図
【図３】従来の半導体装置の製造方法の一例の断面図
【図４】従来の半導体装置の製造方法の他の例の断面図
【符号の説明】
１  半導体基板
２  第１アライメントマーク
２ａ  転写マーク
２ｂ  第１転写マーク
２ｃ  第３転写マーク
３  第１半導体領域
４  エピタキシャル層
５ａ，５ｂ，５ｃ  第２半導体領域
６  従来の第２アライメントマーク
１０１ａ，１０１ｂ  エピタキシャル層
１０２  本発明の第２アライメントマーク
１０２ａ  第２転写マーク
１０３  第３アライメントマーク
【図１】
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【図２】
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【図３】
2004214299.tif 000005
【図４】
2004214299.tif 000006