(57)【要約】【課題】構造を簡単化でき、且つ信頼性を向上できる半導体装置を提供する。【解決手段】半導体基板の主表面に凸形状の半導体層ＦＩＮを形成し、この半導体層にチャネル領域、ソース領域及びドレイン領域を形成する。上記半導体層の対向する側壁におけるチャネル領域の表面に１対の第１の絶縁膜Ｇｏｘ＜１２＞を形成するとともに、１対のゲート電極Ｇ＜１２＞を形成する。上記半導体層におけるソース領域の近傍にトレンチキャパシタＴＣ＜０３＞，ＴＣ＜２３＞を設け、一方の電極をソース領域に電気的に接続する。そして、上記１対のゲート電極における上記第１の絶縁膜が形成された面の反対側の面と上記トレンチキャパシタに隣接して配置されたトレンチキャパシタとの間に、第１の絶縁膜より膜厚が厚い第２の絶縁膜４７を設けたことを特徴とする。ゲート電極がゲート絶縁膜ＧＯＸと膜厚の厚いカラー絶縁膜４７に挟まれた構造であるため、信頼性を向上できる。【選択図】    図２
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【特許請求の範囲】
【請求項１】
半導体基板の主表面に形成された凸形状の半導体層と、
前記半導体層の一部に形成された第１導電型のチャネル領域と、
前記チャネル領域の両側を挟むように、前記半導体層中に形成された第２導電型のソース領域及びドレイン領域と、
前記半導体層の対向する側壁における前記チャネル領域の表面に形成された１対の第１の絶縁膜と、
前記半導体層の対向する側壁における前記１対の第１の絶縁膜の表面に形成された１対のゲート電極と、
前記半導体層における前記ソース領域の近傍に設けられ、一方の電極が前記ソース領域に電気的に接続されたトレンチキャパシタと、
前記１対のゲート電極における前記第１の絶縁膜が形成された面の反対側の面と前記トレンチキャパシタに隣接して配置されたトレンチキャパシタとの間に形成され、前記第１の絶縁膜より膜厚が厚い第２の絶縁膜と
を具備するメモリセルを備えることを特徴とする半導体装置。
【請求項２】
前記半導体層の上面及び側壁の少なくとも一方に設けられ、前記ソース領域と前記トレンチキャパシタの一方の電極とを電気的に接続するストラップ電極と、前記ソース領域と前記ストラップ電極との間の一部に介在される第３の絶縁膜とを更に具備することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記トレンチキャパシタの上部に形成される第４の絶縁膜と、前記半導体層上に形成され、前記１対のゲート電極に挟まれた第５の絶縁膜と、前記第４の絶縁膜上に形成され前記１対のゲート電極に電気的に接続される第１のワード線と、前記第５の絶縁膜上に形成され前記１対のゲート電極に電気的に接続される第２のワード線とを更に具備することを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
前記第４の絶縁膜の膜厚は、前記第１の絶縁膜の膜厚よりも厚いことを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記ドレイン領域に接続部を介して電気的に接続されるビット線と、隣接するトレンチキャパシタ間に設けられ、前記接続部と実質的に同一構成の分離部とを更に具備することを特徴とする請求項１乃至請求項４のいずれか１項に記載の半導体装置。
【請求項６】
前記１対のゲート電極は、ポリシリコン層とシリサイド層との積層構造であることを特徴とする請求項１乃至請求項５のいずれか１項に記載の半導体装置。
【請求項７】
前記半導体層の上部に設けられ、前記１対のゲート電極の材料に対してエッチング選択比が大きい材料からなる第６の絶縁膜とを更に具備すること特徴とする請求項１乃至請求項６のいずれか１項に記載の半導体装置。
【請求項８】
フィンゲート型のダブルゲートトランジスタと、このダブルゲートトランジスタに一方の電極が電気的に接続されたトレンチキャパシタとを有する複数のメモリセルを備え、各メモリセル中のダブルゲートトランジスタとトレンチキャパシタがそれぞれ１対ずつ隣接して配置され、これら一対のダブルゲートトランジスタと１対のトレンチキャパシタが交互に千鳥状に配置されたメモリセルアレイを備えたダイナミック型の半導体記憶装置であって、
前記ダブルゲートトランジスタは、
半導体基板の主表面に形成されたピラーと、
前記ピラーの一部に形成された第１導電型のチャネル領域と、
前記チャネル領域の両側を挟むように、前記ピラー中に形成された第２導電型のソース領域及びドレイン領域と、
前記ピラーの対向する側壁における前記チャネル領域の表面に形成された１対の第１の絶縁膜と、
前記ピラーの対向する側壁における前記１対の第１の絶縁膜の表面に形成された１対のゲート電極とを備え、
前記トレンチキャパシタは、
前記ピラーにおける前記ソース領域の近傍に設けられ、前記ソース領域に電気的に接続された第１の電極と、
前記第１の電極との間にキャパシタ絶縁膜を介在して対向配置された第２の電極と、
前記１対のゲート電極における前記第１の絶縁膜が形成された面の反対側の面と前記トレンチキャパシタに隣接して配置された１対のトレンチキャパシタとの間にそれぞれ形成され、前記第１の絶縁膜より膜厚が厚い１対の第２の絶縁膜とを備える
ことを特徴とするダイナミック型半導体記憶装置。
【請求項９】
前記ピラーの上面及び側壁の少なくとも一方に設けられ、前記ソース領域と前記トレンチキャパシタの第１の電極とを電気的に接続するストラップ電極と、前記ソース領域と前記ストラップ電極との間の一部に介在される第３の絶縁膜とを更に具備することを特徴とする請求項８に記載のダイナミック型半導体記憶装置。
【請求項１０】
前記トレンチキャパシタの上部に形成される第４の絶縁膜と、前記ピラー上に形成され、前記１対のゲート電極に挟まれた第５の絶縁膜と、前記第４の絶縁膜上に形成され、第１の方向に沿って配置され、各メモリセル中の前記１対のゲート電極にそれぞれ電気的に接続される第１のワード線と、前記第５の絶縁膜上に形成され、第１の方向に沿って配置され、各メモリセル中の前記１対のゲート電極にそれぞれ電気的に接続される第２のワード線とを更に具備することを特徴とする請求項８または請求項９に記載のダイナミック型半導体記憶装置。
【請求項１１】
前記第５の絶縁膜の膜厚は、前記第１の絶縁膜の膜厚よりも厚いことを特徴とする請求項１０に記載のダイナミック型半導体記憶装置。
【請求項１２】
前記第１の方向と直交する第２の方向に沿って配置され、各メモリセル中の前記ドレイン領域にそれぞれ接続部を介して電気的に接続されるビット線と、隣接するトレンチキャパシタ間に設けられ、前記接続部と実質的に同一構成の分離部とを更に具備することを特徴とする請求項８乃至請求項１１のいずれか１項に記載のダイナミック型半導体記憶装置。
【請求項１３】
前記１対のゲート電極は、ポリシリコン層とシリサイド層との積層構造であることを特徴とする請求項８乃至請求項１２のいずれか１項に記載のダイナミック型半導体記憶装置。
【請求項１４】
前記ピラーの上部に設けられ、前記１対のゲート電極の材料に対してエッチング選択比が大きい材料からなる第６の絶縁膜とを更に具備すること特徴とする請求項８乃至請求項１３のいずれか１項に記載のダイナミック型半導体記憶装置。
【請求項１５】
半導体基板の主表面をリセスエッチングし、凸形状の複数の半導体層を形成する工程と、
前記リセス領域に第１の絶縁膜を埋め込む工程と、
前記絶縁層の上部をエッチングして除去し、前記リセス領域の下部に前記第１の絶縁膜を残存させる工程と、
前記リセス領域の前記第１の絶縁膜上に第１のゲート電極材料を埋め込む工程と、
前記リセス領域における一部から、前記半導体層の一部及びこの半導体層を挟んで隣接するリセス領域に亙ってエッチングを行い、ディープトレンチを形成する工程と、
前記ディープトレンチの側壁にカラー絶縁膜を形成する工程と、
前記ディープトレンチ内にトレンチキャパシタを形成する工程と、
前記トレンチキャパシタの上部に第２の絶縁膜を埋め込む工程と、
前記第２のゲート電極材料を堆積する工程と、
前記第１のゲート電極材料と前記第２の電極材料とを同時にパターニングしてゲート電極を形成する工程と
を具備することを特徴とする半導体装置の製造方法。
【請求項１６】
前記ゲート電極を形成する工程の後に、前記ゲート電極をマスクにして前記半導体基板の主表面領域中に不純物を導入し、ソース領域及びドレイン領域を形成する工程を更に具備することを特徴とする請求項１５に記載の半導体装置の製造方法。
【請求項１７】
ソース領域及びドレイン領域を形成する工程の後に、前記ソース領域の一部の前記半導体基板、及び前記ディープトレンチの上部をエッチングして除去する工程を更に具備することを特徴とする請求項１６に記載の半導体装置の製造方法。
【請求項１８】
前記エッチングして除去した領域の側壁に第３の絶縁膜を形成する工程を更に具備することを特徴とする請求項１７に記載の半導体装置の製造方法。
【請求項１９】
前記除去した前記ソース領域及び前記ディープトレンチの上部、隣接するディープトレンチ間の領域、及び前記ドレイン領域上にそれぞれポリシリコン層を形成する工程を更に具備することを特徴とする請求項１８に記載の半導体装置の製造方法。
【請求項２０】
サリサイドプロセスにより、前記ポリシリコン層の表面にシリサイド層を形成し、前記除去した前記ソース領域及び前記ディープトレンチの上部にストラップ電極、隣接するディープトレンチ間の領域に分離層、及び前記ドレイン領域上に接続部を同時に形成する工程を更に具備することを特徴とする請求項１９に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は半導体装置、ダイナミック型半導体記憶装置及び半導体装置の製造方法に関し、例えば高速書き込みが可能な汎用ＤＲＡＭや混載ＤＲＡＭに適用され、特に加工寸法が０．１μｍ以下の微細なＤＲＡＭに好適なものである。
【０００２】
【従来の技術】
近年、加速するＤＲＡＭの高集積・高密度化のトレンドに従い、セルサイズはますます縮小し、それに伴い、セルトランジスタのゲート長の縮小も加速している。ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）セルでは、キャパシタに蓄積した電荷の保持特性（リテンション特性）を維持するために、セルトランジスタのサブスレッショルド電流、ジャンクションリーク電流、及びＧＩＤＬ（Ｇａｔｅ  Ｉｎｄｕｃｅｄ  Ｄｒａｉｎ  Ｌｅａｋａｇｅ）電流の制御が必須である。特に、サブスレショルド電流を抑制するためには、セルトランジスタの閾値電圧を高く設定する必要がある。
【０００３】
一方、ゲート長の縮小に伴うショート・チャネル効果に起因する閾値電圧の低下をチャネルドーズ量の増大により補正する必要があり、この結果、ジャンクションリーク電流の増大や電子のチャネル移動度の低下を助長している。前者は、ＤＲＡＭとしてのリテンション特性の劣化を引き起こし、後者は、高速動作のＤＲＡＭを形成する際、セルトランジスタの駆動力の改善を阻止する。特に、セルサイズの縮小に伴い、セルトランジスタの駆動力を決定する重要なパラメータであるチャネル幅Ｗが縮小され、駆動力の低下はますます顕著となっている。
【０００４】
前記のような問題を解決するための有効な手段の１つとして、フィンゲート型のダブルゲートトランジスタが提案されている（例えば、特許文献１参照）。また、近年の学会等でもダブルゲートトランジスタが発表されている（例えば、非特許文献１参照）。
【０００５】
フィンゲート型のダブルゲートトランジスタは完全空乏層型であることから、閾値電圧はチャネルドーズ量では一意に決められず、２つの対向するゲート電極間のチャネル幅などに強く依存する。そのため、閾値電圧を決めるチャネルドーズ量の低減が可能であり、上記の問題を解決する可能性を持っている。
【０００６】
しかし、上記従来技術には以下のような問題点がある。
【０００７】
特許文献１では、近年の集積化されたＤＲＡＭのように複雑な立体構造をもつセル構造へ、ダブルゲートトランジスタを適用する方法が提案されている。しかし、構造そのものが複雑であり、簡単かつ容易に製造可能な構造でない。
【０００８】
また、非特許文献１では、主にＡＳＩＣ、ＳＲＡＭなどに適用されるロジック回路向けのトランジスタに関する報告が主である。従って、ＤＲＡＭ固有の構造、トランジスタの必要な特性などについては述べられていない。しかし、単純かつ容易な構造を有するフィンゲート型のダブルゲートを有するトランジスタをＤＲＡＭに適用するには、セルキャパシタとセルトランジスタとの絶縁性の問題が重要である。即ち、アクティブワードライン下の絶縁性及びパッシングワードライン下の絶縁性が十分でないと、メモリセルへの誤書き込みや誤読み出しにより信頼性が低下し、製造歩留まりの低下等が発生する。
【０００９】
【特許文献１】
特願２００１−２２４７４０号公報（第１−２頁、第１図）
【００１０】
【非特許文献１】
久本大他  ＩＥＥＥ  Ｔｒａｎｓ．  Ｏｎ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ  Ｖｏ１４７  Ｎｏ１２Ｐ．２３２０
【００１１】
【発明が解決しようとする課題】
上述したように従来の半導体装置は、構造が複雑であり、信頼性も低い、という問題があった。
【００１２】
また、従来のダイナミック型半導体記憶装置は、絶縁性の不足によりメモリセルへの誤書き込みや誤読み出しが発生し、信頼性が低下する、という問題があった。
【００１３】
さらに、従来の半導体装置の製造方法は、製造工程が複雑であり、歩留まりが低い、という問題があった。
【００１４】
この発明は、上記事情に鑑みてなされたものであり、構造を簡単化できるとともに、信頼性を向上できる半導体装置を提供することを目的とする。
【００１５】
また、メモリセルへの誤書き込みや誤読み出しを抑制し、信頼性を向上できるダイナミック型半導体記憶装置を提供することを目的とする。
【００１６】
さらに、製造工程の簡単化と歩留まりの向上が図れる半導体装置の製造方法を提供することを目的とする。
【００１７】
【課題を解決するための手段】
この発明の一態様に係る半導体装置は、半導体基板の主表面に形成された凸形状の半導体層と、前記半導体層の一部に形成された第１導電型のチャネル領域と、前記チャネル領域の両側を挟むように、前記半導体層中に形成された第２導電型のソース領域及びドレイン領域と、前記半導体層の対向する側壁における前記チャネル領域の表面に形成された１対の第１の絶縁膜と、前記半導体層の対向する側壁における前記１対の第１の絶縁膜の表面に形成された１対のゲート電極と、前記半導体層における前記ソース領域の近傍に設けられ、一方の電極が前記ソース領域に電気的に接続されたトレンチキャパシタと、前記１対のゲート電極における前記第１の絶縁膜が形成された面の反対側の面と前記トレンチキャパシタに隣接して配置されたトレンチキャパシタとの間に形成され、前記第１の絶縁膜より膜厚が厚い第２の絶縁膜とを具備するメモリセルを備えることを特徴としている。
【００１８】
また、この発明の一態様に係るダイナミック型半導体記憶装置は、フィンゲート型のダブルゲートトランジスタと、このダブルゲートトランジスタに一方の電極が電気的に接続されたトレンチキャパシタとを有する複数のメモリセルを備え、各メモリセル中のダブルゲートトランジスタとトレンチキャパシタがそれぞれ１対ずつ隣接して配置され、これら一対のダブルゲートトランジスタと１対のトレンチキャパシタが交互に千鳥状に配置されたメモリセルアレイを備えたダイナミック型の半導体記憶装置であって、前記ダブルゲートトランジスタは、半導体基板の主表面に形成されたピラーと、前記ピラーの一部に形成された第１導電型のチャネル領域と、前記チャネル領域の両側を挟むように、前記ピラー中に形成された第２導電型のソース領域及びドレイン領域と、前記ピラーの対向する側壁における前記チャネル領域の表面に形成された１対の第１の絶縁膜と、前記ピラーの対向する側壁における前記１対の第１の絶縁膜の表面に形成された１対のゲート電極とを備え、前記トレンチキャパシタは、前記ピラーにおける前記ソース領域の近傍に設けられ、前記ソース領域に電気的に接続された第１の電極と、前記第１の電極との間にキャパシタ絶縁膜を介在して対向配置された第２の電極と、前記１対のゲート電極における前記第１の絶縁膜が形成された面の反対側の面と前記トレンチキャパシタに隣接して配置された１対のトレンチキャパシタとの間にそれぞれ形成され、前記第１の絶縁膜より膜厚が厚い１対の第２の絶縁膜とを備えることを特徴としている。
【００１９】
さらに、この発明の一態様に係る半導体装置の製造方法は、半導体基板の主表面をリセスエッチングし、凸形状の複数の半導体層を形成する工程と、前記リセス領域に第１の絶縁膜を埋め込む工程と、前記絶縁層の上部をエッチングして除去し、前記リセス領域の下部に前記第１の絶縁膜を残存させる工程と、前記リセス領域の前記第１の絶縁膜上に第１のゲート電極材料を埋め込む工程と、前記リセス領域における一部から、前記半導体層の一部及びこの半導体層を挟んで隣接するリセス領域に亙ってエッチングを行い、ディープトレンチを形成する工程と、前記ディープトレンチの側壁にカラー絶縁膜を形成する工程と、前記ディープトレンチ内にトレンチキャパシタを形成する工程と、前記トレンチキャパシタの上部に第２の絶縁膜を埋め込む工程と、前記第２のゲート電極材料を堆積する工程と、前記第１のゲート電極材料と前記第２の電極材料とを同時にパターニングしてゲート電極を形成する工程とを具備することを特徴としている。
【００２０】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して説明する。なおこの説明においては、全図にわたり共通の部分には共通の参照符号を付す。
【００２１】
図１乃至図４はそれぞれ、この発明の一実施形態に係る半導体装置及びダイナミック型半導体記憶装置について説明するためのもので、ＤＲＡＭを例にとって示している。図３はフィンゲート型のダブルゲートトランジスタとトレンチキャパシタを用いたＤＲＡＭセルのメモリセルアレイを模式的に示す平面図である。図１は図３におけるＡ−Ａ´線に沿った断面構造図、図２は図３におけるＢ−Ｂ´線に沿った断面構造図である。図４は図３に示したメモリセルアレイの要部を模式的に示す斜視図である。
【００２２】
なお、図中＜ｍｎ＞（ｍ，ｎはそれぞれ正の整数）はそれぞれ各メモリセルにおける＜ロウ（ｒｏｗ）  カラム（ｃｏｌｕｍｎ）＞に対応している。
【００２３】
まず、メモリセルアレイのパターン構成例について図３の平面図を用いて説明する。破線で囲んで示すＭＣ＜００＞〜ＭＣ＜３６＞はそれぞれ、１ビットのメモリセルである。これらのメモリセルＭＣ（ＭＣ＜００＞〜ＭＣ＜３６＞）は、ビット線ＢＬ（ＢＬ＜０＞〜ＢＬ＜３＞）とワード線ＷＬ（ＷＬ＜０＞〜ＷＬ＜７＞）との交点にそれぞれ対応して設けられている。
【００２４】
上記各メモリセルＭＣはフィンゲート型のダブルゲートトランジスタＴＲ（ＴＲ＜００＞〜ＴＲ＜３６＞）とトレンチキャパシタＴＣ（ＴＣ＜００＞〜ＴＣ＜３６＞）とで形成される。また、各トランジスタＴＲのソース領域はトレンチキャパシタＴＣの一方の電極に接続され、ドレイン領域は隣接するメモリセルＭＣ中のトランジスタＴＲのドレイン領域に共通接続され、１対のメモリセルＭＣを形成する。夫々のトランジスタＴＲのドレイン領域は、ビット線コンタクト（接続部）ＢＣを介してビット線ＢＬに接続される。これら一対のメモリセルＭＣは、各ワード線ＷＬに沿ってトランジスタＴＲとトレンチキャパシタＴＣとが１対ずつ交互に繰り返されるように配置されている。例えばワード線ＷＬ＜１＞に着目すると、メモリセルＭＣ＜００＞のトランジスタＴＲ＜００＞、メモリセル＜０１＞のトレンチキャパシタＴＣ＜０１＞、メモリセルＭＣ＜０２＞のトランジスタＴＲ＜０２＞、及びメモリセルＭＣ＜０３＞のトレンチキャパシタＴＣ＜０３＞の順で形成されている。このように、一対のダブルゲートトランジスタと１対のトレンチキャパシタを交互に千鳥状に配置することによりパターン占有面積を低減することが出来る。
【００２５】
次に、上記図３におけるメモリセルＭＣ＜０３＞とメモリセルＭＣ＜０４＞を抽出し、図１及び図２を用いてその断面構造、並びに図４の模式図を用いて立体的な構造を詳しく説明する。
【００２６】
Ｐ型シリコン基板１１には、このシリコン基板１１の表面が突起状に加工された凸形状の半導体領域（ピラーとも呼ばれ、以降の説明ではピラーと称する）ＦＩＮが形成されている。このピラーＦＩＮの高さは、例えば０．３〜１．０μｍであるが、０．３μｍ以下でも良い。上記ピラーＦＩＮの両側壁には、チャネル領域ＣＨ＜０３＞が形成される。このチャネル領域ＣＨ＜０３＞には、閾値電圧の調整のために、例えばボロン（Ｂ）がイオン注入により導入されている。
【００２７】
また、図２に示す如く、チャネル領域ＣＨ＜０３＞（図示せず）の表面上には、ゲート絶縁膜ＧＯＸ＜１２＞が形成され、その膜厚は例えば５ｎｍである。また、図１に示すが如く、各ソース領域Ｓは、ストラップ電極ＳＴを介して、トレンチキャパシタＴＣの一方の電極５０（ストレージ電極５０）に接続される。上記各ストラップ電極ＳＴはポリシリコン層６３と高融点金属のシリサイド層６３Ｓとの積層構造である。例えば、メモリセルＭＣ＜０３＞のストラップ電極ＳＴ＜０３＞は、ピラーＦＩＮの側面に形成されたソース領域Ｓ＜０３＞の上面の一部及び側壁の一部と接しており、ソース領域Ｓ＜０３＞とトレンチキャパシタＴＣ＜０３＞のストレージ電極５０とが電気的に接続されている。このソース領域Ｓ＜０３＞とストラップ電極ＳＴ＜０３＞の接続は、ソース領域Ｓ＜０３＞の上面のみ若しくは側壁のみがストラップ電極ＳＴ＜０３＞と接するような接続も可能である。何故なら、ソース領域Ｓとストラップ電極ＳＴとが電気的に十分導通していればよいからである。このようにストラップ電極ＳＴを介してソース領域ＳとトレンチキャパシタＴＣのストレージ電極５０を接続することにより、ソース領域ＳとトレンチキャパシタＴＣ間の抵抗値を下げることが出来る。
【００２８】
また、トレンチキャパシタＴＣは、キャパシタ絶縁膜（図示せず）を介してストレージ電極５０とプレート電極４９から形成される。ここで、ストレージ電極５０は例えばトレンチ中に埋め込まれたポリシリコンから形成され、プレート電極４９は例えば基板１１中にＡｓが拡散されたＮ＋型領域から形成される。
【００２９】
さらに、ピラーＦＩＮの上面には、例えば０．１μｍ程度以下の絶縁膜１０を介在してワード線ＷＬが形成される。例えば、メモリセルＭＣ＜０３＞のチャネル領域に形成された絶縁膜１０を介して、ワード線（アクティブワード線）ＷＬ＜３＞が形成される。ここで、アクティブワード線ＷＬとは、直下のトランジスタをスイッチング動作させるワード線である。上記アクティブワード線ＷＬは、ポリシリコン層５２と高融点金属のシリサイド層５２Ｓとから構成される。また、上記絶縁膜１０は、例えば膜厚が０．００２μｍのシリコン酸化膜１２及び膜厚が０．０７μｍのシリコンナイトライド膜３０から形成される。
【００３０】
上記トレンチキャパシタＴＣの上面には埋め込み絶縁膜５１が形成され、トレンチキャパシタＴＣの上部には、内壁に沿ってカラー絶縁膜４７が形成される。上記埋め込み絶縁膜５１の膜厚は０．０３μｍ以上であり、ゲート絶縁膜ＧＯＸの膜厚よりも厚く形成される。各埋め込み絶縁膜５１上には、隣接するメモリセルのワード線（パッシングワード線）ＷＬが形成される。例えば、トレンチキャパシタＴＣ＜０３＞の上面に形成された埋め込み絶縁膜５１の上には、パッシングワード線ＷＬ＜２＞が形成される。このパッシングワード線ＷＬは、トレンチキャパシタＴＣ＜０３＞上を単に通過するに過ぎず、メモリセルＭＣ＜０３＞に対しては何らスイッチング動作に作用しない。このようにワード線ＷＬは、アクティブワード線とパッシングワード線が交互に配置されている。
【００３１】
そして、ビット線ＢＬに沿って形成されるメモリセルＭＣのトレンチキャパシタＴＣの間の素子分離領域５の上部に分離部６が形成されている。
【００３２】
図２に示すように、ピラーＦＩＮの両側壁には、上記ゲート絶縁膜ＧＯＸを介してピラーＦＩＮを挟むようにポリシリコン層からなるゲート電極Ｇが形成される。さらに上記ゲート電極Ｇの上面に接して、ポリシリコン層５２とシリサイド化したポリシリコン層５２Ｓとからなるワード線ＷＬが形成される。また、上記ゲート電極Ｇに隣接して、上記ワード線ＷＬに沿ってトレンチキャパシタＴＣが形成される。例えば、ゲート電極Ｇ＜１２＞に隣接し、ワード線ＷＬ＜２＞に沿ってトレンチキャパシタＴＣ＜０３＞とトレンチキャパシタＴＣ＜２３＞が形成される。そのトレンチキャパシタＴＣの上部の内壁にはカラー絶縁膜４７が形成され、このトレンチキャパシタＴＣの上面には埋め込み絶縁膜５１が形成される。さらにカラー絶縁膜４７及び埋め込み絶縁膜５１の上面に接して、ワード線ＷＬが形成される。従って、ゲート電極Ｇはゲート絶縁膜ＧＯＸとカラー絶縁膜４７に挟まれる構造を有する。ここでカラー絶縁膜４７の膜厚は、ゲート絶縁膜ＧＯＸの膜厚よりも厚くなるように形成される。
【００３３】
次に、メモリセルＭＣ＜０３＞を例に挙げて、各メモリセルＭＣの基本的な動作の一例を説明する。以下において基本的な動作の一例の説明は、読み出し／書き込み動作時におけるビット線ＢＬ＜０＞の電圧の変化に着目して行う。
【００３４】
まず、データの読み出し動作について説明する。ビット線ＢＬ＜０＞を選択し、プリチャージを行ってビット線ＢＬ＜０＞を活性化する。このビット線ＢＬ＜０＞のプリチャージレベルは、例えばビット線ＢＬ＜０＞からの信号をセンスするセンスアンプを駆動する電源電圧ＶＤＤの１／２（ＶＤＤ／２）である。
【００３５】
次に、データの読み出しを行うワード線ＷＬを選択する。選択されたワード線ＷＬには、図示しないロウデコーダ中のワード線ドライバから正の電位が印加される。例えば、ワード線ＷＬ＜３＞が選択されると、ワード線ＷＬ＜３＞に接続されたゲート電極を有するトランジスタがそれぞれ“オン”する。図３の場合では、ワード線ＷＬ＜３＞に接続されたゲート電極Ｇ＜０３＞が選択され、トランジスタＴＲ＜０３＞が“オン”状態となる。
【００３６】
これにより、プリチャージレベルのビット線ＢＬ＜０＞と、メモリセルＭＣ＜０３＞のトレンチキャパシタＴＣ＜０３＞の一方の電極であるストレージ電極とが電気的に接続される。
【００３７】
このとき、メモリセルＭＣ＜０３＞のトレンチキャパシタＴＣ＜０３＞に電荷が蓄積されていると、メモリセルＭＣ＜０３＞のトレンチキャパシタＴＣ＜０３＞からビット線ＢＬ＜０＞に電荷が放電される。この結果、ビット線ＢＬ＜０＞の電位はプリチャージレベル（ＶＤＤ／２）の他のビット線に比べて電位が高くなる。これに対し、トレンチキャパシタＴＣ＜０３＞に電荷が蓄積されていないと、ビット線ＢＬ＜０＞からトレンチキャパシタＴＣ＜０３＞に電荷が供給されて放電される。これによって、ビット線ＢＬ＜０＞の電位はプリチャージレベル（ＶＤＤ／２）の他のビット線に比べて電位が低くなる。そして、この先に接続されたセンスアンプによって上記電位差が検知・増幅されることによって、“１”または“０”の読み出し動作がなされる。この際、読み出した“１”または“０”のデータに応じて、メモリセルＭＣ＜０３＞中のトレンチキャパシタＴＣ＜０３＞に“１”または“０”のデータが再書き込みされる（データリフレッシュ）。
【００３８】
次に、データの書き込み動作について説明する。まず、センスアンプからビット線ＢＬ＜０＞に書き込みデータの“１”または“０”に応じてＶＤＤレベルまたは０Ｖが印加される。ここで、ワード線ＷＬ＜３＞が選択されると、トランジスタＴＲ＜０３＞が“オン”状態となり、ビット線ＢＬ＜０＞とトレンチキャパシタＴＣ＜０３＞のストレージ電極が電気的に接続される。
【００３９】
そして、ビット線ＢＬ＜０３＞からトランジスタＴＲ＜０３＞を介してトレンチキャパシタＴＣ＜０３＞に電荷が充電、またはトレンチキャパシタＴＣ＜０３＞から電荷が放電され、書き込み動作がなされる。
【００４０】
他のメモリセルＭＣの動作についても同様である。
【００４１】
上記のような構成によれば、以下のような効果が得られる。
【００４２】
まず、埋め込み絶縁膜５１の膜厚が、ゲート絶縁膜ＧＯＸの膜厚より厚いので、誤動作を抑制し、信頼性を高めることができる。
【００４３】
即ち、前述のように、読み出し／書き込み動作を行う場合には、ビット線ＢＬ及びワード線ＷＬに電流を流し、ビット線ＢＬの電位の変化を検出する。このビット線ＢＬの電位は、電荷がトレンチキャパシタＴＣに流入するか放出されるか否かによって変化する。
【００４４】
しかし、上述したように、本実施形態では、埋め込み絶縁膜５１は、トレンチキャパシタＴＣの上面を完全に覆って、電気的絶縁を達成するに十分な膜厚になっている。例えば、図２においてワード線ＷＬ＜２＞とトレンチキャパシタＴＣ＜０３＞，ＴＣ＜２３＞の電気的な絶縁性を十分に保持することが出来る。
【００４５】
さらに、ゲート電極Ｇがゲート絶縁膜ＧＯＸと膜厚の厚いカラー絶縁膜４７に挟まれた構造を有しているため、例えば図２のように隣接するトレンチキャパシタＴＣ＜０３＞及びＴＣ＜２３＞に誤動作が発生するのを防止できる。つまり、ピラーＦＩＮの両側壁に形成されたゲート電極によりスイッチング動作をする場合に、隣接するトレンチキャパシタとの電気的絶縁性が十分でないと上記と同様の作用によって誤動作の原因となる。しかし、膜厚の厚いカラー絶縁膜４７によって十分な絶縁性を確保できるからである。
【００４６】
さらに、ストラップ電極ＳＴを介して、ソース領域とトレンチキャパシタＴＣを接続するため、ソース領域Ｓとトレンチキャパシタ間ＴＣの抵抗値を低減できる。
【００４７】
さらに、ワード線ＷＬ、ストラップ電極ＳＴ、及びビット線コンタクトＢＣが、ポリシリコン層と高融点金属のシリサイド層の二層構造により形成されているので、シリサイド層によって抵抗値を低減することが出来る。
【００４８】
次に、この発明の一実施形態に係る半導体装置の製造方法について、図１乃至図４に示したフィンゲート型のダブルゲートトランジスタとトレンチキャパシタを有するメモリセルの製造方法を例にとって説明する。この例では、上記メモリセルアレイとその周辺回路、あるいはメモリとは別の論理回路や演算回路等とを一連の工程で形成している。
【００４９】
図５（ａ）〜図２７（ａ）はそれぞれ、図３におけるＡ−Ａ´線に沿った断面の製造工程を順次示す図である。図５（ｂ）〜図２７（ｂ）はそれぞれ、図３におけるＢ−Ｂ´線に沿った断面の製造工程を順次示す図である。図５（ｃ）〜図２７（ｃ）はそれぞれ、メモリセルアレイの周辺に設けられるアドレスバッファ、デコーダ、センスアンプあるいは入出力バッファ等の周辺回路（メモリとは別の論理回路や演算回路等でも良い）の製造工程を順次示す図である。
【００５０】
まず、Ｐ型シリコン基板１１の主表面上に、例えば熱酸化によってシリコン酸化膜１２を２ｎｍ程度の厚さに形成する。また、このシリコン酸化膜１２は化学処理により形成した薄膜の組成のずれた酸化膜でもよい。さらに、このシリコン酸化膜１２上に、シリコンナイトライド膜３０を例えば７０ｎｍ堆積形成する。上記シリコンナイトライド膜３０の上に、反応ガスにＴＥＯＳを用いたＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法によってＴＥＯＳ−ＳｉＯ２膜３１を例えば５５０ｎｍ程度の厚さに堆積形成する。さらに、上記ＴＥＯＳ−ＳｉＯ２膜３１上に、絶縁膜系のハードマスク膜３２を例えば３００ｎｍ、ＳＯＧ膜３３を例えば１０ｎｍの厚さに堆積形成する。これらハードマスク膜３２及びＳＯＧ膜３３は、ＴＥＯＳ−ＳｉＯ２膜３１に後述するトレンチを正確に形成するためのものである。次に、上記ＳＯＧ膜３３上にフォトレジスト３４を塗布し、露光及び現像を行ってこのフォトレジスト３４に素子分離領域（ＳＴＩ：Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）領域を形成するためのパターンを形成する。上記素子分離領域の幅は、例えば９０ｎｍ〜１１０ｎｍ程度であり、９０ｎｍ〜１１０ｎｍの間隔で配置される（図５（ａ）、図５（ｂ））。
【００５１】
周辺回路もメモリセルアレイと同じ工程により、シリコン基板１１上に、シリコンナイトライド膜３０、ＴＥＯＳ−ＳｉＯ２膜３１、及びＳＯＧ膜３３を順次堆積形成する。さらに、上記ＳＯＧ膜３３上にフォトレジスト３４を塗布し、このフォトレジスト３４をパターニングする（図５（ｃ））。
【００５２】
次に、上記フォトレジスト３４をマスクにして、ＳＯＧ膜３３、ハードマスク膜３２及びＴＥＯＳ−ＳｉＯ２膜３１を、例えばＲＩＥ法によってエッチングする。その後、上記ＳＯＧ膜３３及びフォトレジスト３４を除去する（図６（ａ）、図６（ｂ）、図６（ｃ））。
【００５３】
次に、残存されているハードマスク膜３２とＴＥＯＳ−ＳｉＯ２膜３１をマスクにして、シリコンナイトライド膜３０、シリコン酸化膜１２及びシリコン基板１１に、例えばＲＩＥ法によって幅３０ｎｍ〜１３０ｎｍ、深さ２５０ｎｍ程度のトレンチ３５を形成する。このトレンチ３５により、シリコン基板１１の主表面に形成された凸形状の半導体領域（幅２０ｎｍ〜１１０ｎｍ）がメモリセルＭＣ＜１２＞におけるピラーＦＩＮ＜１２＞となる（図７（ａ）、図７（ｂ））。
【００５４】
周辺回路も同一工程で同時に、例えばＲＩＥ法によって、シリコンナイトライド膜３０及びシリコン基板１１のＳＴＩ領域の形成予定領域にトレンチを形成する（図７（ｃ））。
【００５５】
次に、上記トレンチの内壁に例えば熱酸化によって酸化膜を形成する（図示せず）。さらに、例えばＣＶＤ法によりＳｉＯ２を埋め込んだ後、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法によって平坦化する。以上の工程によってトレンチ３５内にＳＴＩ領域３６を形成する（図８（ａ）、図８（ｂ））。
【００５６】
周辺回路も同じ工程によって、トレンチ内にＳＴＩ領域３６を形成する（図８（ｃ））。
【００５７】
尚、以上までのメモリセルアレイと周辺回路のＳＴＩ領域３６を形成する工程においては、マスクを共有することが出来る。そのためメモリセルアレイ及び周辺回路についてＳＴＩ領域３６を単独で製作する場合よりも、工程を簡略化し製造コストを低減することが出来る。
【００５８】
次に、周辺回路上をマスクし、メモリセルアレイのＳＴＩ領域３６を例えばウェットエッチング法によって１５０ｎｍ程度エッチバックする。この時、トレンチの底部に残存されるＳＴＩ領域３６の膜厚は３０ｎｍ程度である（図９（ａ）、図９（ｂ）、図９（ｃ））。
【００５９】
次に、例えばイオン打ち込み法によって、メモリセルアレイにおけるＳＴＩ領域３６の上部のシリコン基板１１の側壁に、リン（Ｐ）を斜め方向に方向を変えて２回打ち込む。尚、この工程はＳＴＩ領域３６をリセスする前においても可能である。その場合には、イオンを垂直方向に打ち込み、その後、例えば熱酸化によってゲート絶縁膜ＧＯＸを５ｎｍ程度形成する（図示せず）。さらに、窒素雰囲気中又はプラズマ雰囲気中でチッ化し、アニ−リングする。その後、ゲート電極となるポリシリコン層３８を堆積する（図１０（ａ）、図１０（ｂ）、図１０（ｃ））。
【００６０】
次に、上記基板１１の全面に、例えばＯ２とＨ２を燃焼した低圧力の雰囲気中若しくはオゾンを含む雰囲気中において酸化膜を堆積形成する（図示せず）。さらに、シリコンナイトライド膜４０を１００ｎｍ程度、マスク材となるＢＳＧ膜４１を１６００ｎｍ程度、ハードマスク膜４２を７００ｎｍ程度、及びＳＯＧ膜４３を１０ｎｍ程度、順次堆積形成する。さらに、上記ＳＯＧ膜４３上にフォトレジスト４４を塗布し、このフォトレジスト４４の露光及び現像を行ってディープトレンチを形成するためのマスクパターニングを形成する。尚、上記ハードマスク膜４２及びＳＯＧ膜４３は、ＢＳＧ膜４１を正確にエッチングするために堆積形成されている（図１１（ａ）、図１１（ｂ）、図１１（ｃ））。
【００６１】
次に、上記フォトレジスト４４をマスクとして、例えばＲＩＥ法によりＳＯＧ膜４３、ハードマスク膜４２、ＢＳＧ膜４１、シリコンナイトライド膜４０、シリコンナイトライド膜３０、及びシリコン酸化膜１２を順次エッチングして、ディープトレンチを形成するためのマスクとなるトレンチ４５を形成する。そして、フォトレジスト４４及びＳＯＧ膜４３を除去する。この工程において、シリコンナイトライド３０とシリコンナイトライド膜の間に形成された図示しない酸化膜があるために、シリコンナイトライド膜４０のみを選択的に除去することが出来る。（図１２（ａ）、図１２（ｂ）、図１２（ｃ））。
【００６２】
その後、例えば低選択比エッチング法によって、メモリセルアレイのポリシリコン層３８及びＳＴＩ領域３６をエッチングする（図１３（ａ）、図１３（ｂ）、図１３（ｃ））。
【００６３】
次に、シリコン基板１１を例えばＲＩＥ法によってエッチングし、ディープトレンチ４６を例えば６μｍ程度の深さに形成する。さらにその後、ポストクリーニングする（図１４（ａ）、図１４（ｂ）、図１４（ｃ））。
【００６４】
引き続き、ハードマスク膜４２及びＢＳＧ膜４１を除去する。さらにポリシリコン層３８を全て酸化する（図示せず）。その後、シリコン基板１１を例えば１１００℃程度熱酸化することによって、トレンチ４６内部に酸化膜（図示せず）を形成する。さらに、トレンチ４６内部にシリコンナイトライド膜（図示せず）を形成し、トレンチ４６の上部のシリコンナイトライド膜を除去する。その後、再び例えば熱酸化によりシリコンナイトライド膜が除去された部分のみ選択的にカラー絶縁膜４７を形成する。このカラー絶縁膜４７の最終的な膜厚は例えば２５ｎｍ〜３０ｎｍ程度である。このような工程により、所望のカラー絶縁膜４７の膜厚を制御することが出来る。（図１５（ａ）、図１５（ｂ）、図１５（ｃ））。
【００６５】
次に、ディープトレンチ４６の底部４８を例えばケミカルドライエッチング法により３０ｎｍ程度エッチングして底部を広くする。さらに、気相反応によりディープトレンチ４６内部にＡｓもしくはＰを吸着及び拡散させ、シリコン基板１１内にＮ＋型拡散領域４９（プレート電極）を形成する。引き続き、ディープトレンチ４６の底部４８の内壁に沿ってキャパシタ絶縁膜（図示せず）を形成し、このディープトレンチ４６内にポリシリコン層５０（ストレージ電極）を埋め込み形成する。その後、上面を例えばＣＭＰ法によって平坦化する（図１６（ａ）、図１６（ｂ）、図１６（ｃ））。
【００６６】
次に、上記ポリシリコン層５０を、例えばウェットエッチング法で５０ｎｍ程度エッチバックする。さらにエッチバックによって形成された窪みに、例えば反応ガスにＴＥＯＳを用いたＣＶＤ法によってＴＥＯＳ−ＳｉＯ２からなる埋め込み絶縁膜５１を２００ｎｍ堆積形成する。その後、例えばＣＭＰ法によって、埋め込み絶縁膜５１の一部及びシリコンナイトライド膜４０を除去し、ポリシリコン層３８の上面が現れるまで平坦化する。（図１７（ａ）、図１７（ｂ）、図１７（ｃ））。
【００６７】
次に、全面に不純物がドープされていないポリシリコン層５２を７０ｎｍ程度の厚さに堆積形成する。さらに、このポリシリコン層５２に、イオン打ち込み法により、例えばボロン（Ｂ）を５ｋｅＶで２×１０１５／ｃｍ３の条件でドープする。さらに、上記ポリシリコン層５２上に、キャップ材となるＢＳＧ膜５３を１５０ｎｍ程度の厚さに堆積形成する。その後、メモリセルアレイの領域のみマスクする（図１８（ａ）、図１８（ｂ））。
【００６８】
周辺回路領域のポリシリコン層５２とＢＳＧ膜５３をエッチングにより除去する。さらに、チャネルイオン注入を行ってチャネル領域を形成する（図示せず）。この際、アニ−ルにより注入した不純物を熱拡散させる（図１８（ｃ））。
【００６９】
次に、基板１１の表面を熱酸化してゲート絶縁膜５４を形成する。そして、このゲート絶縁膜５４上に、周辺回路のゲート電極となるポリシリコン層５５を２００ｎｍ程度、キャップ材となるＢＳＧ膜５６を１００ｎｍ程度の厚さに順次堆積形成する（図１９（ａ）、図１９（ｂ）、図１９（ｃ））。
【００７０】
次に、メモリセルアレイのポリシリコン層５５及びＢＳＧ膜５６を除去した後、メモリセル中のトランジスタのゲート電極の上部及びワード線ＷＬを形成する。この際、まず、上記ＢＳＧ膜５６上にフォトレジストを塗布し、このフォトレジストに露光及び現像などの処理を行って所望のパターンを形成した後、上記フォトレジストをマスクとして例えばＲＩＥ法によりポリシリコン層５２、ＢＳＧ膜５３、及びポリシリコン層３８をエッチングする。ここで、ポリシリコン層３８が除去された素子分離領域５は、ビット線ＢＬに沿って隣接するトレンチキャパシタＴＣを分離するために働く。即ち、図２０（ｂ）に示す如く、形成されるべきビット線ＢＬ＜０＞に沿って隣接するトレンチキャパシタＴＣ＜００＞とトレンチキャパシタＴＣ＜０３＞との間の素子分離領域である。このとき本実施形態の製造工程においては、ゲート電極、ビット線コンタクトＢＣ、及び素子分離領域５となる領域をこのように一度に形成する。即ち、ラインアンドスペースのフォトレジストパターンを用いることが出来るため、製造コストを低減し、かつ微細化することが出来る。
【００７１】
その後、上記シリコン基板１１の導電型と逆導電型の不純物イオン、例えばリン（Ｐ）あるいはヒ素（Ａｓ）をイオン打ち込み法により導入し、アニールして拡散させることによってトランジスタＴＲのソース領域Ｓ及びドレイン領域Ｄを形成する（図２０（ａ）、図２０（ｂ）、図２０（ｃ））。
【００７２】
次に、全面にスペーサとなるシリコンナイトライド膜５９を堆積形成し、例えばＲＩＥ法によってエッチングする。この結果、トランジスタＴＲのゲート電極となるべきポリシリコン層５５、ＢＳＧ膜５６の側壁にあるスペーサシリコンナイトライド膜５９、及び下面にあるシリコンナイトライド膜３０のみが残存される。さらに、全面にバリアシリコンナイトライド膜６０を堆積形成する。その後、ビット線ＢＬに沿って隣接するトレンチキャパシタＴＣの素子分離領域５に、ＢＰＳＧ膜６１を堆積形成する（図２１（ａ）、図２１（ｂ））。
【００７３】
周辺回路においても同様の工程を行う。これによって、ＢＳＧ膜５６上にバリアシリコンナイトライド膜６０のみが残存される（図２１（ｃ））。
【００７４】
次に、バリアシリコンナイトライド膜６０、ＢＰＳＧ膜６１、及び埋め込み絶縁膜５１の夫々の一部を例えばＲＩＥ法によって除去する。このように埋め込み絶縁各５１の一部を除去したことによって、トレンチキャパシタＴＣのノード電極と後に形成されるべきストラップ電極との導通経路が形成される（図２２（ａ）、図２２（ｂ））。
【００７５】
周辺回路においても同様の工程を行うことにより、上記ＲＩＥ工程によってバリアシリコンナイトライド膜６０が除去される（図２２（ｃ））。
【００７６】
次に、不純物がドープされたポリシリコン層６３が、例えばＬＰＣＶＤ法によって全面に堆積形成される。この工程により、メモリセルＭＣのソース領域とトレンチキャパシタＴＣの一方の電極とを電気的に接続するストラップ電極ＳＴ、及びビット線コンタクトＢＣが形成される。また、ビット線ＢＬに沿って隣接するトレンチキャパシタＴＣを分離する素子分離領域５の上部にもポリシリコン層６３が堆積形成される（図２３（ａ）、図２３（ｂ）、図２３（ｃ））。
【００７７】
次に、周辺回路のゲート構造を形成する。まず、ＢＳＧ膜５６とポリシリコン層５５を、例えばＲＩＥ法によりパターニングしてゲート電極構造を形成する。このゲート電極構造をマスクにして、基板１１中に不純物を導入し、低濃度の不純物拡散領域５７を形成する。引き続き、例えばシリコン酸化膜を堆積形成した後、例えばＲＩＥ法によってエッチバックし、ゲート電極構造の側壁に残存させることによりスペーサ６４を形成する（図２４（ｃ））。この工程においては、メモリセルアレイ側はマスクして行われる（図２４（ａ）、図２４（ｂ））。
【００７８】
次に、トランジスタＴＲのゲート電極となるポリシリコン層５２の上に形成されたＢＳＧ膜５３と周辺回路のトランジスタのゲート電極５５上に形成されたＢＳＧ膜５６を除去する（図２５（ａ）、図２５（ｂ））。
【００７９】
その後、上記スペーサ６４を形成したゲート電極をマスクとするイオン打ち込みによって、高濃度の不純物領域５８を形成し、周辺回路のトランジスタのソース、ドレイン領域が完成する（図２５（ｃ））。
【００８０】
次に、サリサイドプロセスにより、ワード線ＷＬとなるポリシリコン層５２と高融点金属層とを反応させることによりシリサイド層５２Ｓ、及びポリシリコン層６３と高融点金属層とを反応させることによりシリサイド層６３Ｓを形成する。ゲート電極５５と高融点金属層とを反応させることによりシリサイド層５５Ｓが形成する。同様にソース、ドレイン領域上の基板１１と高融点金属層とを反応させることによりシリサイド層６４を形成する。このように、各ポリシリコン層の表面をシリサイド化することにより配線抵抗の低抵抗化を図ることが出来る（図２６（ａ）、図２６（ｂ）、図２６（ｃ））。
【００８１】
次に、全面にシリコンナイトライド膜６５を堆積形成する。その後、例えばＲＩＥ法により上記シリコンナイトライド膜６５を貫通するスルーホールを形成し、これらのスルーホール内に埋め込みプラグを形成することにより、ビット線コンタクトＢＣ＜１１＞を形成するとともに、周辺回路のトランジスタ用のソースコンタクト、ドレインコンタクト等を形成する。そして、上記シリコンナイトライド膜６５にビット線ＢＬ＜１＞を形成する（図２７（ａ）、図２７（ｂ）、図２７（ｃ））。
【００８２】
以上の工程により、図１乃至図４に示したようなＤＲＡＭを形成できる。
【００８３】
本実施形態に係る製造方法は、下記のような効果を有する。
【００８４】
まずフィンゲート型のダブルゲートトランジスタを形成するためのピラーＦＩＮを先に形成し、その後トレンチキャパシタＴＣを形成する。そのため図１７に示したように、ポリシリコン層５０をエッチングする深さを時間や温度等を制御することによって、十分深く形成することが出来る。このエッチングの深さは、その後形成される埋め込み絶縁膜５１の膜厚となる。この埋め込み絶縁膜５１の膜厚が、ワード線ＷＬとの電気的絶縁するに重要であるのは上記の通りである。従って、本製造法によれば、所望の埋め込み絶縁膜５１の膜厚を自由に設定することが出来る。
【００８５】
さらに、図２０に示したように、ゲート電極、ビット線コンタクトＢＣ、及び素子分離領域５となる領域を一度に形成することができる。即ちラインアンドスペースのフォトレジストパターンを用いることが出来るため、製造コストを低減しつつ微細化することが出来る。
【００８６】
さらに、図２５に示すように、ワード線ＷＬ、ストラップ電極ＳＴ、ビット線コンタクトＢＣ、及び周辺回路を同時にシリサイド化することが出来る。そのため製造工程を簡略化し、製造コストを低減することが出来る。
【００８７】
さらに、シリコンナイトライド膜３０はゲート電極３８よりエッチングレートが十分遅いので、エッチングの際にゲート電極３８を保護することが出来る。
【００８８】
さらに、埋め込み絶縁膜５１は上記に示したように容易に製作することが出来る。そのため、その製作のために製造コストが増大することはない。
【００８９】
さらにストラップ電極ＳＴを有していため、ピラーＦＩＮにより深くイオンを打ち込む工程となり、ピラーＦＩＮが損傷することはない。ストラップ電極ＳＴを介しないで接続しようとすると、ソース領域とトレンチキャパシタＴＣとを直接接続する必要がある。この場合、ソース領域となる拡散領域をピラーＦＩＮにより深く打ち込まなくてはならず、イオンを打ち込む工程に際してピラーＦＩＮが損傷する恐れがあった。
【００９０】
以上、上記の実施の形態を用いて本発明の説明を行ったが、この発明は上記実施の形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記実施の形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば実施の形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【００９１】
【発明の効果】
以上詳述したようにこの発明によれば、構造を簡単化できるとともに、信頼性を向上できる半導体装置を提供できる。
【００９２】
また、メモリセルへの誤書き込みや誤読み出しを抑制し、信頼性を向上できるダイナミック型半導体記憶装置を提供できる。
【００９３】
さらに、製造工程の簡単化と歩留まりの向上が図れる半導体装置の製造方法を提供できる。
【図面の簡単な説明】
【図１】この発明の一実施形態に係る半導体装置について説明するためのもので、ＤＲＡＭセルを示しており、図３のＡ−Ａ´線に沿った断面構造図。
【図２】この発明の一実施形態に係る半導体装置について説明するためのもので、ＤＲＡＭセルを示しており、図３のＢ−Ｂ´線に沿った断面構造図。
【図３】この発明の一実施形態に係る半導体装置について説明するためのもので、フィンゲート型のダブルゲートトランジスタを適用したＤＲＡＭセルのメモリセルアレイを模式的に示す平面図。
【図４】この発明の一実施形態に係る半導体装置について説明するためのもので、メモリセルアレイの要部を模式的に示す斜視図。
【図５】この発明の一実施形態に係る半導体装置の製造方法について説明するためのもので、メモリセル及び周辺回路の第１の製造工程を示す断面構造図。
【図６】この発明の一実施形態に係る半導体装置の製造方法について説明するためのもので、メモリセル及び周辺回路の第２の製造工程を示す断面構造図。
【図７】この発明の一実施形態に係る半導体装置の製造方法について説明するためのもので、メモリセル及び周辺回路の第３の製造工程を示す断面構造図。
【図８】この発明の一実施形態に係る半導体装置の製造方法について説明するためのもので、メモリセル及び周辺回路の第４の製造工程を示す断面構造図。
【図９】この発明の一実施形態に係る半導体装置の製造方法について説明するためのもので、メモリセル及び周辺回路の第５の製造工程を示す断面構造図。
【図１０】この発明の一実施形態に係る半導体装置の製造方法について説明するためのもので、メモリセル及び周辺回路の第６の製造工程を示す断面構造図。
【図１１】この発明の一実施形態に係る半導体装置の製造方法について説明するためのもので、メモリセル及び周辺回路の第７の製造工程を示す断面構造図。
【図１２】この発明の一実施形態に係る半導体装置の製造方法について説明するためのもので、メモリセル及び周辺回路の第８の製造工程を示す断面構造図。
【図１３】この発明の一実施形態に係る半導体装置の製造方法について説明するためのもので、メモリセル及び周辺回路の第９の製造工程を示す断面構造図。
【図１４】この発明の一実施形態に係る半導体装置の製造方法について説明するためのもので、メモリセル及び周辺回路の第１０の製造工程を示す断面構造図。
【図１５】この発明の一実施形態に係る半導体装置の製造方法について説明するためのもので、メモリセル及び周辺回路の第１１の製造工程を示す断面構造図。
【図１６】この発明の一実施形態に係る半導体装置の製造方法について説明するためのもので、メモリセル及び周辺回路の第１２の製造工程を示す断面構造図。
【図１７】この発明の一実施形態に係る半導体装置の製造方法について説明するためのもので、メモリセル及び周辺回路の第１３の製造工程を示す断面構造図。
【図１８】この発明の一実施形態に係る半導体装置の製造方法について説明するためのもので、メモリセル及び周辺回路の第１４の製造工程を示す断面構造図。
【図１９】この発明の一実施形態に係る半導体装置の製造方法について説明するためのもので、メモリセル及び周辺回路の第１５の製造工程を示す断面構造図。
【図２０】この発明の一実施形態に係る半導体装置の製造方法について説明するためのもので、メモリセル及び周辺回路の第１６の製造工程を示す断面構造図。
【図２１】この発明の一実施形態に係る半導体装置の製造方法について説明するためのもので、メモリセル及び周辺回路の第１７の製造工程を示す断面構造図。
【図２２】この発明の一実施形態に係る半導体装置の製造方法について説明するためのもので、メモリセル及び周辺回路の第１８の製造工程を示す断面構造図。
【図２３】この発明の一実施形態に係る半導体装置の製造方法について説明するためのもので、メモリセル及び周辺回路の第１９の製造工程を示す断面構造図。
【図２４】この発明の一実施形態に係る半導体装置の製造方法について説明するためのもので、メモリセル及び周辺回路の第２０の製造工程を示す断面構造図。
【図２５】この発明の一実施形態に係る半導体装置の製造方法について説明するためのもので、メモリセル及び周辺回路の第２１の製造工程を示す断面構造図。
【図２６】この発明の一実施形態に係る半導体装置の製造方法について説明するためのもので、メモリセル及び周辺回路の第２２の製造工程を示す断面構造図。
【図２７】この発明の一実施形態に係る半導体装置の製造方法について説明するためのもので、メモリセル及び周辺回路の第２３の製造工程を示す断面構造図。
【符号の説明】
１１…Ｐ型シリコン基板、ＦＩＮ…ピラー（凸形状の半導体領域）、１０…絶縁膜、１２…シリコン酸化膜、３０…シリコンナイトライド膜、ＧＯＸ…ゲート絶縁膜、３８…ゲート電極、４７…カラー絶縁膜、４９…プレート電極、５０…ストレージ電極、５１…埋め込み絶縁膜、５２…ポリシリコン層、５２Ｓ…シリサイド化したポリシリコン層、ＷＬ…ワード線、ＴＣ…トレンチキャパシタ、ＳＴ…ストラップ電極。
【図１】
2004214379.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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