(57)【要約】【課題】  未プログラムのセル及び過プログラムのセルなしに均一のしきい値電圧分布を有するフラッシュメモリ装置及びそのプログラム検証方法を提供する。【解決手段】  複数個のフラッシュメモリセルが配列されるメモリセルアレイブロックと、プログラム検証電圧を可変的に発生させるプログラム検証電圧発生部と、プログラム検証電圧を伝達するワードラインレベル選択部と、フラッシュメモリセルのデータを貯蔵するラッチを含んでプログラム検証電圧が低くなるごとにラッチをリセットさせるページバッファとを具備し、所定のプログラムサイクル回数の間、プログラム検証電圧を同一にしてプログラミング検証を実行し、その後、プログラム検証電圧を低くし、プログラム検証電圧が低くなるプログラム単位ループでページバッファの第１ラッチをリセットさせる。【選択図】    図４
2004185803.tif 000002
【特許請求の範囲】
【請求項１】
複数個のフラッシュメモリセルが配列されるメモリセルアレイブロックと、
前記フラッシュメモリセルのプログラム可否を確認するためのプログラム検証電圧を可変的に発生させるプログラム検証電圧発生部と、
前記フラッシュメモリセルの制御ゲートと連結されるワードラインに前記プログラム検証電圧を伝達するワードラインレベル選択部と、
前記フラッシュメモリセルのデータを貯蔵するラッチを含んで前記プログラム検証電圧が低くなるごとに前記ラッチをリセットさせるページバッファとを具備することを特徴とするフラッシュメモリ装置。
【請求項２】
前記プログラム検証電圧発生部は
電源電圧と接地電圧との間に直列連結されるＰＭＯＳトランジスタと第１乃至第３抵抗と、
前記第１抵抗の両端に連結され、第１プログラム検証制御信号に応答して前記第１抵抗を短絡させ、前記ＰＭＯＳトランジスタのドレインと前記第１抵抗の連結点にプログラム検証電圧を発生する第１ＮＭＯＳトランジスタと、
前記第２抵抗の両端に連結され、第２プログラム検証制御信号に応答して前記第２抵抗を短絡させる第２ＮＭＯＳトランジスタと、
前記第１抵抗と前記第２抵抗との間のノード電圧と基準電圧とを比較し、その出力が前記ＰＭＯＳトランジスタのゲートに連結される比較器とを具備することを特徴とする請求項１に記載のフラッシュメモリ装置。
【請求項３】
前記第１及び第２プログラム検証制御信号は、
前記プログラム検証電圧レベルを変化させるために選択的に活性化されることを特徴とする請求項２に記載のフラッシュメモリ装置。
【請求項４】
前記ワードラインレベル選択部は、
動作モードに従って前記フラッシュメモリセルのワードラインにプログラミング電圧、読み出し電圧、導通電圧または消去電圧を印加することを特徴とする請求項１に記載のフラッシュメモリ装置。
【請求項５】
前記ページバッファは、
前記フラッシュメモリセルのビットラインとセンシングノードとの間に連結され、第１ビットライン選択信号でゲーティングされる第１ＮＭＯＳトランジスタと、
前記第１ＮＭＯＳトランジスタと連結され、プリチャージ信号に応答してセンシングノードを所定の電圧レベルにプリチャージさせる第１ＰＭＯＳトランジスタと、
前記センシングノードと連結され、第２ビットライン選択信号でゲーティングされる第２ＮＭＯＳトランジスタと、
前記第２ＮＭＯＳトランジスタと連結され、前記センシングノードの電圧レベルをラッチする第１ラッチと、
前記第１ラッチと連結され、前記センシングノードの電圧レベルでゲーティングされる第３ＮＭＯＳトランジスタと、
前記第３ＮＭＯＳトランジスタと接地電圧との間に連結され、第１ラッチ制御信号に応答して前記フラッシュメモリセルデータを前記第１ラッチに貯蔵させる第４ＮＭＯＳトランジスタと、
前記センシングノードと接地電圧との間に連結され、ビットラインリセット信号に応答して前記センシングノードをリセットさせる第５ＮＭＯＳトランジスタとを具備することを特徴とする請求項１に記載のフラッシュメモリ装置。
【請求項６】
前記ページバッファは、
データローディングイネーブル信号に応答して前記フラッシュメモリ装置のプログラミング動作時に入力されるデータを伝達する第６ＮＭＯＳトランジスタと、
前記入力データを貯蔵する第２ラッチと、
前記第２ラッチと連結され、前記センシングノードの電圧レベルでゲーティングされる第７ＮＭＯＳトランジスタと、
前記第７ＮＭＯＳトランジスタと接地電圧との間に連結され、第２ラッチ制御信号に応答して前記第２ラッチに前記入力データをラッチさせる第８ＮＭＯＳトランジスタと、
前記第１ラッチと前記第４ＮＭＯＳトランジスタとの間に連結され、前記入力データでゲーティングされる第１０ＮＭＯＳトランジスタとを具備することを特徴とする請求項５に記載のフラッシュメモリ装置。
【請求項７】
少なくとも一つ以上のフラッシュメモリセルを含み、前記フラッシュメモリセルのプログラム可否を検証する方法において、
所定のプログラミング電圧を前記フラッシュメモリセルに印加する第１段階と、
プログラム検証制御信号に選択的に応答してプログラム検証電圧を発生する第２段階と、
前記プログラム検証電圧に応答して前記フラッシュメモリセルのプログラム可否を確認する第３段階とを具備し、
前記第１乃至第３段階で構成されるプログラム単位ループサイクルを前記フラッシュメモリセルがプログラム完了するまで繰り返して実行し、所定の回数の前記プログラム単位ループサイクルの間、前記プログラム検証電圧を同一にし、その後、前記プログラム検証電圧を低くし、前記プログラム検証電圧レベルが低くなる前記プログラム単位ループサイクルごとに、前記フラッシュメモリセルデータを貯蔵するページバッファ内のラッチをリセットさせることを特徴とするフラッシュメモリ装置のプログラム検証方法。
【請求項８】
前記フラッシュメモリ装置の検証方法は、
初期に、前記プログラム検証電圧として前記フラッシュメモリセルのしきい値電圧より高い電圧を印加することを特徴とする請求項７に記載のフラッシュメモリ装置のプログラム検証方法。
【請求項９】
前記フラッシュメモリ装置の検証方法は、
前記プログラム単位ループごとに前記プログラミング電圧を増加させることを特徴とする請求項７に記載のフラッシュメモリ装置のプログラム検証方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体メモリ装置に関するものであり、特に、未プログラムのセル及び過プログラムのセルなしに均一のしきい値電圧分布を有するフラッシュメモリ装置及びそのプログラム検証方法に関するものである。
【背景技術】
【０００２】
不揮発性メモリ装置のうちフラッシュメモリ装置は、オンボード(ｏｎ  ｂｏａｒｄ)上で書き込みと消去動作が可能な高密度の情報貯蔵装置である。フラッシュメモリセルは選択ゲート、フローティングゲート、ソース及びドレインを含む一つのＦＥＴ(Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ)で構成される。情報はフラッシュメモリセルのしきい値電圧(ｔｈｒｅｓｈｏｌｄ  ｖｏｌｔａｇｅ)Ｖｔの変化により発生するフローティングゲート上のチャージ量の変動によりフラッシュメモリセルに貯蔵される。フラッシュメモリセルデータは選択ゲートと連結されるワードラインに選択電圧を印加することによって読み出される。選択電圧が印加されてフラッシュメモリセルが導通されることによって流れる電流量は、フラッシュメモリセルのしきい値電圧Ｖｔにより決められる。
【０００３】
フラッシュメモリセルは一般的に二つの状態、すなわち“プログラムされた”と“消去された”状態を有する。フラッシュメモリセルがプログラムされれば、余剰電子がフローティングゲート上にトラップされ、しきい値電圧Ｖｔが上がって、選択されたフラッシュメモリセルは少ないドレイン−ソース電流が流れる。フラッシュメモリセルがプログラムされた状態をロジック“０”という。フラッシュメモリセルが消去されれば、フローティングゲート上に余剰電子が少ないとか無くて、フラッシュメモリセルは多くのソース−ドレイン電流が流れる。フラッシュメモリセルが消去された状態をロジック“１”という。
【０００４】
図１は一般的なフラッシュメモリ装置の一部分を示す図である。これを参照すると、フラッシュメモリ装置１００は、メモリセルアレイブロック１１０、ロウデコーダ１２０、ワードラインレベル選択部１３０、ドライバ部１４０、及びページバッファ１５０を含む。メモリセルアレイブロック１１０は、フラッシュメモリセルが直列連結されたｉ個のストリング２００、２０２、２０４、２０６を含む。第１ストリング２００は、第１乃至第１６ワードラインＷＬｊ、ｊ＝０、１、．．．、１５に各ゲートが連結された直列連結のフラッシュメモリセル１１２、１１３、１１４を有する。第１ワードラインＷＬ０にゲートが連結されたフラッシュメモリセル１１２のドレインは、ストリング選択ラインＳＳＬにゲートが連結される第１選択トランジスタ１１１のソースと連結され、第１６ワードラインＷＬ１５にゲートが連結されたフラッシュメモリセル１１４のソースは、接地選択ラインＧＳＬにゲートが連結される第２選択トランジスタ１１５のドレインと連結される。第１選択トランジスタ１１２のドレインは第１ビットラインＢＬ０と連結され、第２選択トランジスタ１１５のソースは共通ソースラインＣＳＬに連結される。
【０００５】
ｉ個のストリング２００、２０２、２０４、２０６はストリング選択ラインＳＳＬ、第１乃至第１６ワードラインＷＬｊ、ｊ＝０、１、．．．、１５、及び接地選択ラインＧＳＬと連結され、各々のストリング２００、２０２、２０４、２０６はビットラインＢＬ０、ＢＬ１、．．．、ＢＬｉ−１、ＢＬｉを通じてページバッファ１５０と連結され、一つのページ単位を構成する。図１は説明の便宜のために、メモリセルアレイブロック１１０内の一つのページを示しているが、実際的には、メモリセルアレイブロック１１０は複数個のページ単位を含む。ページ単位はロウデコーダ１２０によりアドレッシングされ、ロウデコーダ１２０のアドレッシング信号に応答してドライバ部１４０内のトランジスタがターンオンされて一つのページ単位が選択される。
【０００６】
ワードラインレベル選択部１３０はプログラミング電圧ＶＰＧＭ、読み出し電圧ＶＲＥＡＤ、プログラム検証電圧ＶＲＤＶ、導通電圧ＶＰＡＳＳのうち該当モードに従って一つの電圧を選択してドライバ部１４０に伝達する。プログラミング電圧ＶＰＧＭは選択されたフラッシュメモリセルのプログラミング動作時に、読み出し電圧ＶＲＥＡＤは読み出し動作時に、そしてプログラム検証電圧ＶＲＤＶはプログラム可否を検証する時に、各々印加され、導通電圧ＶＰＡＳＳは非選択のフラッシュメモリセルを導通させてセル電流が流れるようにするために印加される。ドライバ部１４０はロウデコーダ１２０のアドレッシング信号に応答して選択された一つのページ単位内のワードラインＷＬｊ、ｊ＝０、１、．．．、１５に該当モード電圧を印加する。ページバッファ１５０はビットラインＢＬ０、ＢＬ１、．．．、ＢＬｉ−１、ＢＬｉを通じて流れるセル電流を感知して選択されたフラッシュメモリセルのデータを判定する。
【０００７】
このようなフラッシュメモリ装置１００は、フラッシュメモリセルへのプログラミング動作を実行した後に、プログラム可否を確認するプログラム検証動作を実行する一つのサイクル(“プログラム単位ループ”ともいう)を繰り返して実行する。プログラム検証読み出し動作を実行してフラッシュメモリセルがプログラムされたことが判明されれば、プログラミング動作を終了し、そうでなければ、再びプログラミング動作を実行してプログラム検証読み出し動作を実行する動作を繰り返す。例えば、一つのワードラインＷＬに連結されるフラッシュメモリセルが４Ｋ個程度であると仮定すれば、これらをプログラミングし、プログラム検証に所定のサイクルが必要である。何度かのサイクルを繰り返して一つのワードラインＷＬに連結されたフラッシュメモリセルがプログラム完了したと判明されれば、他のワードラインＷＬをプログラミングし、プログラム検証動作を繰り返して実行する。
【０００８】
ところで、選択された一つのワードラインＷＬに対してプログラミング動作とプログラム検証動作を繰り返すと、まだプログラミングされないフラッシュメモリセルがプログラムされたと判定されて、プログラミング動作を終了する問題点が発生する。なぜなら、図２に示すように、一つのプログラム単位ループを繰り返して実行する間、プログラミング電圧ＶＰＧＭは増加し、プログラム検証読み出し電圧ＶＲＤＶは一定に印加され、初めの何度かのプログラム単位ループの間、プログラムされないフラッシュメモリセルによりセル電流が大きくなって、共通ソースラインＣＳＬレベルが上がるようになる。ここで、以後に実行されるプログラム単位ループの間、一定のプログラム検証電圧ＶＲＤＶが印加されれば、共通ソースラインＣＳＬのレベル上昇によりセル電流が減少する。これによって、実際的にプログラムされていないフラッシュメモリセルがプログラムされたと誤判定するようになる。
【０００９】
図３は図２のプログラム検証方法によるフラッシュメモリセルのしきい値電圧Ｖｔ分布を示す図である。これを参照すると、すべてのフラッシュメモリセルへの消去動作が実行された初期状態時、フラッシュメモリセルのしきい値電圧Ｖｔはマイナス電圧レベルを有する。以後、順次にプログラム単位ループを実行して、最後のループで高いプログラミング電圧ＶＰＧＭによりフラッシュメモリセルがプログラムされることによって、しきい値電圧Ｖｔが高く、そして不均一に分布する。高いしきい値電圧Ｖｔを有するフラッシュメモリセルの不均一の分布は、消去動作時にページ単位のフラッシュメモリセルが完全に消去されない(ｏｖｅｒ  ｐｒｏｇｒａｍ)問題点を発生させる。一方、プログラム検証電圧ＶＲＤＶ近くの低いしきい値電圧Ｖｔを有するフラッシュメモリセルは、プログラム可否が確実でなくて、プログラムされない(ｕｎｄｅｒ  ｐｒｏｇｒａｍ)状態に残る問題点を発生させる。
【００１０】
したがって、未プログラムのセル及び過プログラムのセルなしに、均一のしきい値電圧分布を有するフラッシュメモリ装置及びプログラム検証方法が求められる。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明の目的は、未プログラムのセル及び過プログラムのセルなしに均一のしきい値電圧分布を有するフラッシュメモリ装置を提供することにある。
【００１２】
本発明の他の目的は、前記フラッシュメモリ装置のプログラム検証方法を提供することにある。
【課題を解決するための手段】
【００１３】
上述の目的を達成するために、本発明のフラッシュメモリ装置は、複数個のフラッシュメモリセルが配列されるメモリセルアレイブロックと、フラッシュメモリセルのプログラム可否を確認するためのプログラム検証電圧を可変的に発生させるプログラム検証電圧発生部と、フラッシュメモリセルの制御ゲートと連結されるワードラインにプログラム検証電圧を伝達するワードラインレベル選択部と、フラッシュメモリセルのデータを貯蔵するラッチを含んでプログラム検証電圧が低くなるごとにラッチをリセットさせるページバッファとを具備する。
【００１４】
プログラム検証電圧発生部は、望ましくは、電源電圧と接地電圧との間に直列連結されるＰＭＯＳトランジスタと第１乃至第３抵抗と、第１抵抗の両端に連結され、第１プログラム検証制御信号に応答して第１抵抗を短絡させ、ＰＭＯＳトランジスタのドレインと第１抵抗の連結点にプログラム検証電圧を発生する第１ＮＭＯＳトランジスタと、第２抵抗の両端に連結され、第２プログラム検証制御信号に応答して第２抵抗を短絡させる第２ＮＭＯＳトランジスタと、第１抵抗と第２抵抗との間のノード電圧と基準電圧とを比較し、その出力がＰＭＯＳトランジスタのゲートに連結される比較器とを含む。第１及び第２プログラム検証制御信号は、プログラム検証電圧レベルを変化させるために選択的に活性化される。ワードラインレベル選択部は、動作モードに従ってフラッシュメモリセルのワードラインにプログラミング電圧、読み出し電圧、導通電圧または消去電圧を印加する。
【００１５】
また、ページバッファは、フラッシュメモリセルのビットラインとセンシングノードとの間に連結され、第１ビットライン選択信号でゲーティングされる第１ＮＭＯＳトランジスタと、第１ＮＭＯＳトランジスタと連結され、プリチャージ信号に応答してセンシングノードを所定の電圧レベルにプリチャージさせる第１ＰＭＯＳトランジスタと、センシングノードと連結され、第２ビットライン選択信号でゲーティングされる第２ＮＭＯＳトランジスタと、第２ＮＭＯＳトランジスタと連結され、センシングノードの電圧レベルをラッチする第１ラッチと、第１ラッチと連結され、センシングノードの電圧レベルでゲーティングされる第３ＮＭＯＳトランジスタと、第３ＮＭＯＳトランジスタと接地電圧との間に連結され、第１ラッチ制御信号に応答してフラッシュメモリセルデータを第１ラッチに貯蔵させる第４ＮＭＯＳトランジスタと、センシングノードと接地電圧との間に連結され、ビットラインリセット信号に応答してセンシングノードをリセットさせる第５ＮＭＯＳトランジスタと、データローディングイネーブル信号に応答してフラッシュメモリ装置のプログラミング動作時に入力されるデータを伝達する第６ＮＭＯＳトランジスタと、入力データを貯蔵する第２ラッチと、第２ラッチと連結され、センシングノードの電圧レベルでゲーティングされる第７ＮＭＯＳトランジスタと、第７ＮＭＯＳトランジスタと接地電圧との間に連結され、第２ラッチ制御信号に応答して第２ラッチに入力データをラッチさせる第８ＮＭＯＳトランジスタと、第１ラッチと第４ＮＭＯＳトランジスタとの間に連結され、入力データでゲーティングされる第１０ＮＭＯＳトランジスタとを含む。
【００１６】
上述の他の目的を達成するために、本発明は、少なくとも一つ以上のフラッシュメモリセルを含み、フラッシュメモリセルのプログラム可否を検証する方法において、所定のプログラミング電圧を前記フラッシュメモリセルに印加する第１段階と、プログラム検証制御信号に選択的に応答してプログラム検証電圧を発生する第２段階と、プログラム検証電圧に応答してフラッシュメモリセルのプログラム可否を確認する第３段階とを含み、第１乃至第３段階で構成されるプログラム単位ループサイクルをフラッシュメモリセルがプログラム完了するまで繰り返して実行し、所定の回数のプログラム単位ループサイクルの間、プログラム検証電圧を同一にし、その後、プログラム検証電圧を低くし、プログラム検証電圧レベルが低くなるプログラム単位ループサイクルごとに、フラッシュメモリセルデータを貯蔵するページバッファ内のラッチをリセットさせる。フラッシュメモリ装置の検証方法は、初期にプログラム検証電圧としてフラッシュメモリセルのしきい値電圧より高い電圧を印加し、プログラム単位ループごとにプログラミング電圧を増加させる。
【発明の効果】
【００１７】
したがって、本発明によると、所定のプログラムサイクル回数の間、プログラム検証電圧を同一にしてプログラミング検証を実行し、その後、プログラム検証電圧を低くし、プログラム検証電圧が低くなるプログラム単位ループでページバッファの第１ラッチをリセットさせるので、未プログラムのセル及び過プログラムのセルなしにフラッシュメモリセルのしきい値電圧分布が均一になる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施の形態を図４乃至図７を参照して具体的に説明する。
【００１９】
図４は本発明の一実施の形態によるフラッシュメモリ装置を示す図である。これを参照すると、フラッシュメモリ装置４００はメモリセルアレイブロック１１０、ロウデコーダ１２０、ワードラインレベル選択部１３０、ドライバ部１４０、プログラム検証電圧発生部４１０、及びページバッファ４２０を具備する。メモリセルアレイブロック１１０、ロウデコーダ１２０、ワードラインレベル選択部１３０及びドライバ部１４０は図１のフラッシュメモリ装置の構成要素と同一である。そこで、同一部分は同一符号を付して説明を省略する。
【００２０】
プログラム検証電圧発生部４１０は電源電圧ＶＣＣと接地電圧ＶＳＳとの間に直列連結されたＰＭＯＳトランジスタ４１３と第１乃至第３抵抗４１４、４１５、４１６を含み、第１抵抗４１４の両端に連結された第１ＮＭＯＳトランジスタ４１７と、第２抵抗４１５の 両端に連結された第２ＮＭＯＳトランジスタ４１８を含む。ＰＭＯＳトランジスタ４１３は基準電圧ＶＲＥＦと第１、第２抵抗４１４，４１５間のＮＡノード電圧とを比較する比較器４１２の出力でゲーティングされる。第１ＮＭＯＳトランジスタ４１７は第１プログラム検証制御信号ＰＧＭ＿ＶＦＥＮ１でゲーティングされて第１抵抗４１４を短絡させ、第２ＮＭＯＳトランジスタ４１８は第２プログラム検証制御信号ＰＧＭ＿ＶＦＥＮ２でゲーティングされて第２抵抗４１５を短絡させる。
【００２１】
プログラム検証電圧発生部４１０は第１プログラム検証制御信号ＰＧＭ＿ＶＦＥＮ１または第２プログラム検証制御信号ＰＧＭ＿ＶＦＥＮ２の活性化の有無に従って第１抵抗４１４または第２抵抗４１５が選択的に短絡されて、プログラム検証電圧ＶＲＤＶレベルが高く、または低く発生される。第１及び第２プログラム検証制御信号ＰＧＭ＿ＶＦＥＮ１、ＰＧＭ＿ＶＦＥＮ２が非活性化されれば、プログラム検証電圧ＶＲＤＶ（ＰＭＯＳトランジスタ４１３のドレインと第１抵抗４１４の連結点から取出される）は高く発生され、第１及び第２プログラム検証制御信号ＰＧＭ＿ＶＦＥＮ１、ＰＧＭ＿ＶＦＥＮ２が活性化されれば、プログラム検証電圧ＶＲＤＶは低く発生される。また、プログラム検証電圧ＶＲＤＶは、第１プログラム検証制御信号ＰＧＭ＿ＶＦＥＮ１と第２プログラム検証制御信号ＰＧＭ＿ＶＦＥＮ２が選択的に活性化されれば、多様な電圧レベルに発生される。
【００２２】
図５は図４のプログラム検証電圧発生部４１０により発生されたプログラム検証電圧ＶＲＤＶを適用する第１例のプログラム検証方法を示す図である。一番目のプログラム単位ループで第１プログラミング電圧ＶＰＧＭ１でプログラミング動作の後に、第１プログラム検証電圧ＶＲＤＶ１によるプログラム検証動作を実行する。第１プログラム検証電圧ＶＲＤＶ１はフラッシュメモリセルのしきい値電圧以上の電圧レベルを有する。二番目のプログラム単位ループで第２プログラミング電圧ＶＰＧＭ２でプログラミング動作の後に、以前の第１プログラム検証電圧ＶＲＤＶ１と同一の電圧レベルでプログラム検証動作を実行する。三番目のプログラム単位ループで第３プログラミング電圧ＶＰＧＭ３でプログラミング動作の後に、以前の第１プログラム検証電圧ＶＲＤＶ１と同一の電圧レベルでプログラム検証動作を実行する。四番目のプログラム単位ループでは、第４プログラミング電圧ＶＰＧＭ４でプログラミング動作の後に、以前の第１プログラム検証電圧ＶＲＤＶ１より低い第２プログラム検証電圧ＶＲＤＶ２でプログラム検証動作を実行する。五番目のプログラム単位ループと六番目のプログラム単位ループの各々では、第５プログラミング電圧ＶＰＧＭ５と第６プログラミング電圧ＶＰＧＭ６でプログラミング動作の後に、第２プログラム検証電圧ＶＲＤＶ２レベルでプログラム検証動作を実行する。このように、プログラム単位ループサイクルごとにプログラミング電圧を増加させながらプログラミング動作を実行し、プログラム検証電圧は３回のプログラム単位ループサイクルごとに低めながらプログラム検証動作を実行する。この時、プログラム検証電圧が低められる三番目と七番目のプログラム単位ループサイクルごとにページバッファの第１ラッチをリセットさせる。
【００２３】
図６は図４のページバッファ４２０を具体的に示す図である。これを参照すると、ページバッファ４２０は、簡略に、図４の第１ワードラインＷＬ０と第１及び第２ビットラインＢＬ０、ＢＬ１に各々連結されるフラッシュメモリセル１１２、２１２と連結される。説明の便宜上、第１フラッシュメモリセル１１２と連結される第１ページバッファ６１０に対して以下記述する。第１ページバッファ６１０は、ビットラインＢＬ０とセンシングノードＮＳとの間に連結され、第１ビットライン選択信号ＢＳＬでゲーティングされる第１ＮＭＯＳトランジスタＭ１、プリチャージ信号ＰＲＥでゲーティングされ、センシングノードＮＳを電源電圧ＶＤＤレベルにプリチャージさせる第１ＰＭＯＳトランジスタＭ２、センシングノードＮＳに連結され、第２ビットライン選択信号ＳＢＬでゲーティングされる第２ＮＭＯＳトランジスタＭ３、第１ラッチＬＡＴＣＨ１、第２ラッチＬＡＴＣＨ２、第１ラッチＬＡＴＣＨ１と連結され、第３ＮＭＯＳトランジスタと第１０ＮＭＯＳトランジスタの並列接続でなり、センシングノードＮＳの電圧と入力データＤＡＴＡｊでゲーティングされる伝達ゲートＴ３、この伝達ゲートＴ３と接地電圧ＧＮＤとの間に連結され、第１ラッチ制御信号ＬＣＨ１でゲーティングされる第４ＮＭＯＳトランジスタＭ４、センシングノードＮＳと接地電圧ＧＮＤとの間に連結され、ビットラインリセット信号ＳＯＧでゲーティングされる第５ＮＭＯＳトランジスタＭ５、第２ラッチＬＡＴＣＨ２と連結され、データローディングイネーブル信号ＤＩＮでゲーティングされる第６ＮＭＯＳトランジスタＭ６、第２ラッチＬＡＴＣＨ２と連結され、センシングノードＮＳの電圧レベルでゲーティングされる第７ＮＭＯＳトランジスタＭ７、この第７ＮＭＯＳトランジスタＭ７と接地電圧ＧＮＤとの間に連結され、第２ラッチ制御信号ＬＣＨ２でゲーティングされる第８ＮＭＯＳトランジスタＭ８、そして第２ラッチＬＡＴＣＨ２と接地電圧ＧＮＤとの間に連結され、リセット信号ＲＳＴでゲーティングされる第９ＮＭＯＳトランジスタＭ９を含む。
【００２４】
第１ページバッファ６１０は次のように動作される。第１ラッチＬＡＴＣＨ１は第１フラッシュメモリセル１１２へのプログラミング動作とプログラム検証動作を実行する。第１フラッシュメモリセル１１２へのプログラミング動作のために、プリチャージ信号ＰＲＥはロジックハイレベルに印加されて、第１ＰＭＯＳトランジスタＭ２はターンオフされ、ノードＱｊは０Ｖが印加され、第１及び第２ビットライン選択信号ＢＳＬ、ＳＢＬはロジックハイレベルになって第１及び第２ＮＭＯＳトランジスタＭ１、Ｍ３がターンオンされて、ノードＱｊの電圧レベルがビットラインＢＬ０に伝達される。第２ラッチＬＡＴＣＨ２はデータローディングイネーブル信号ＤＩＮに応答して入力データＤＡＴＡｊをラッチして、第１フラッシュメモリセル１１２にプログラムが完了するまで入力データＤＡＴＡｊを維持する。この時、第２フラッシュメモリセル２１２のプログラム禁止のために、ノードＱｋへは電源電圧ＶＤＤレベルが印加される。
【００２５】
プログラム検証動作を実行する場合に、第２ビットライン選択信号ＳＢＬがハイレベルである時に、ビットラインリセット信号ＳＯＧのハイレベルに応答してノードＱｊ及びノードＱｋを０Ｖにリセットさせる。以後、プリチャージ信号ＰＲＥのローレベルに応答してビットラインＢＬ０、ＢＬ１を電源電圧ＶＤＤレベルにプリチャージさせる。第１ラッチ制御信号ＬＣＨ１がハイレベルになれば、第１フラッシュメモリセル１１２のデータがノードＱｊに貯蔵される。第１フラッシュメモリセル１１２がプログラム完了したと判断されれば、ノードＱｊの電圧レベルは電源電圧レベルに維持されて、以後のプログラミングサイクルでプログラミング動作が禁止される。第１フラッシュメモリセル１１２がプログラムされなかったと判断されれば、ノードＱｊの電圧レベルは接地電圧レベルになって、以後のプログラミングサイクルでプログラミング動作が実行される。一方、第２フラッシュメモリセル２１２のプログラム禁止のためにノードＱｋに印加された電源電圧ＶＤＤが第２ラッチＬＡＴＣＨ２に貯蔵されていて、第１ラッチ制御信号ＬＣＨ１がハイレベルになってもノードＱｋが電源電圧ＶＤＤレベルを維持するので、次のプログラミングサイクルでプログラミング動作が禁止される。
【００２６】
このようなプログラミング動作とプログラミング検証動作を繰り返して第１ラッチＬＡＴＣＨ１のノードＱｊ及びノードＱｋの電圧レベルが電源電圧ＶＤＤレベルになれば、プログラミング動作を完了する。
【００２７】
ここで、図５のプログラミング単位ループごとに、プログラミング電圧とプログラミング検証電圧を図６のページバッファ４２０の動作と結合して説明すると、プログラム検証電圧が低くなるプログラミング単位ループごとに、ページバッファ４２０内のビットラインリセット信号ＳＯＧがハイレベルに活性化される。これは、フラッシュメモリセルのしきい値電圧分布に示す過プログラム(ｏｖｅｒ−ｐｒｏｇｒａｍｅｄ)のセルを除去するためである。そして、プログラム検証電圧をフラッシュメモリセルのしきい値電圧以上に印加してプログラム検証動作を実行するので、未プログラム(ｕｎｄｅｒ−ｐｒｏｇｒａｍｅｄ)のセルを除去することができる。
【００２８】
図７は本発明のプログラム検証方法によるフラッシュメモリセルの分布を示す図である。これを参照すると、初期状態である時、フラッシュメモリセルのしきい値電圧Ｖｔはマイナス電圧レベルを有する。この後、プログラム検証電圧ＶＲＤＶを変化させながらプログラム単位ループを繰り返して (ｎ−１)番目のプログラム単位ループで、第２プログラム検証電圧ＶＲＤＶ２の近くにしきい値電圧Ｖｔを有するフラッシュメモリセルはプログラム可否が不確実である。ｎ番目のプログラム単位ループで、第１プログラム検証電圧ＶＲＤＶ１より低いしきい値電圧Ｖｔを有するすなわち、以前の(ｎ−１)番目のプログラム単位ループでプログラム可否が不確実であったフラッシュメモリセルがプログラムされなかったと判明されて、再びプログラミング動作を実行する。これによって、最後のプログラム単位ループでフラッシュメモリセルのしきい値電圧Ｖｔは均一に分布されて、未プログラム (ｕｎｄｅｒ  ｐｒｏｇｒａｍ)のフラッシュメモリセルと過プログラム (ｏｖｅｒ  ｐｒｏｇｒａｍ)のフラッシュメモリセルが除去される。
【００２９】
したがって、本発明のプログラム検証方法によると、未プログラムのセルと過プログラムのセルを防止することができる。
【００３０】
以上、本発明の実施の形態を記述したが、これは例示的なものに過ぎず、本発明の技術的思想及び範囲を制限または限定するものではない。上記のプログラム検証方法では、３回ずつ同一の電圧レベルでプログラム検証動作を実行した後に、プログラム検証電圧レベルを低めてプログラム検証動作を実行する例を記述したが、これとは異なり、２、４、５回ずつ同一のプログラム検証電圧でプログラム検証動作を実行することができることは勿論である。そして、プログラム検証電圧レベルが低くなるプログラム単位ループごとにページバッファ内の第１ラッチをリセットさせる。したがって、本発明の技術的思想及び範囲を逸脱しない限度内で多様な変化及び変更が可能であることは勿論である。
【図面の簡単な説明】
【００３１】
【図１】一般的なフラッシュメモリ装置の一部分を示す図である。
【図２】図１のフラッシュメモリ装置のプログラム検証タイミングダイアグラムを示す図である。
【図３】図２のプログラム検証方法によるフラッシュメモリセルのしきい値電圧Ｖｔ分布を示す図である。
【図４】本発明の一実施の形態によるフラッシュメモリ装置を示す図である。
【図５】本発明のプログラム検証電圧を適用する一例のプログラム検証タイミングダイアグラムを示す図である。
【図６】本発明の一実施の形態による図４のページバッファを具体的に示す図である。
【図７】図５のプログラム検証方法によるフラッシュメモリセルのしきい値電圧Ｖｔ分布を示す図である。
【符号の説明】
【００３２】
４００    フラッシュメモリ装置
１１０    メモリセルアレイブロック
１３０    ワードラインレベル選択部
４１０    プログラム検証電圧発生部
４２０    ページバッファ
【図１】
2004185803.tif 000003
【図２】
2004185803.tif 000004
【図３】
2004185803.tif 000005
【図４】
2004185803.tif 000006
【図５】
2004185803.tif 000007
【図６】
2004185803.tif 000008
【図７】
2004185803.tif 000009