(57)【要約】【課題】  露光光の波長とパターン幅とが同等になり、露光光の反射及び干渉が生じる。このためパターンの仕上り値が設計値と異なって生じる回路定数の設計値と仕上り値との差の補正を目的として、回路パラメータを抽出し補正する。【解決手段】  回路パラメータ抽出装置であって、抽出されたゲート電極配線間距離の設計値ＤD3が規定値ｈより大きいか否かを判定するための手段であるステップ１１２Ｂと、ＤD3≦ｈであれば露光光の反射及び干渉の影響ありと判断し、予め定めた係数δ3 （０＜δ3 ＜１）によりゲート電極配線幅の設計値ＬD3（＝ｇ）に対する仕上り値ＬP3を、ＬP3＝ｇ−δ3 ｇと計算するための手段であるステップ１１４Ｂと、ＤD3≦ｈであればゲート電極配線１の幅、すなわち回路パラメータであるゲート長の仕上り値Ｌ3 をＬ3 ＝ＬP3と決定し、ＤD3＞ｈであればＬ3 ＝ＬD3と決定するための手段であるステップ１１３Ｂとを備える。【選択図】      図４
2004046880.tif 000002
【特許請求の範囲】
【請求項１】
集積回路におけるパターン位置、パターン幅及びパターン間距離を表わす回路パラメータよりなるレイアウトデータから、メタル配線パラメータを抽出して補正するための抽出手段を備えた回路パラメータ抽出装置であって、
前記抽出手段は、メタル配線幅及びメタル配線間距離の設計値を抽出するための手段と、前記メタル配線間距離の設計値が予め定めた規格を満たすか否かを判定するための判定手段と、前記規格を満たさない設計値に対応するメタル配線幅又はメタル配線間距離を補正した値を前記メタル配線パラメータとして決定するための決定手段とを有し、
決定されたメタル配線パラメータを用いて、前記集積回路を構成する素子及び配線の接続情報である回路接続情報を作成して出力するための手段を更に備えたことを特徴とする回路パラメータ抽出装置。
【請求項２】
　請求項１に記載の回路パラメータ抽出装置において、
　前記決定手段より決定された補正後の前記メタル配線パラメータは、設計値に応じて算出される予測仕上り値であることを特徴とする回路パラメータ抽出装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、微細パターンにより形成された集積回路における信号の遅延を高精度に計算することを目的とした、回路パラメータ抽出装置に関するものである。
【背景技術】
【０００２】
近年、集積回路に対する高集積化の要求が高まるにつれてパターンは一層微細化している。パターンが微細化すると、集積回路内のゲート幅、ゲート間距離、メタル配線幅、メタル配線間距離等のパターン寸法とフォトリソグラフィ工程における露光光の波長とが同等の長さになる。このため露光光の反射、干渉等の影響を受けて、パターンの加工精度は、パターン寸法、パターン形状等よりなる、集積回路のレイアウトデータを表わす回路パラメータに大きく依存する。パターンを形成する各々のフォトリソグラフィ工程において、レジストの残存領域は、例えばフィールド酸化膜の開口部を決定する。該開口部が拡散層の有効パターンになる。あるいは、レジストの残存領域は、ゲート電極配線及びメタル配線の有効パターンになる。極めて接近したパターンを周辺に持つレジストパターンの場合には、露光光の反射及び干渉の影響を受けて該レジストパターンが細くなる近接効果によって、拡散層においては拡散層サイズが小さくなり、ゲート電極配線及びメタル配線においては配線幅が小さくなる。一方、他のパターンを周辺に持たない孤立パターンの場合には、エッチング工程においてオーバーエッチングによりレジストが除去されすぎるため、パターンの寸法や形状が出にくくなる。
【０００３】
図９〜図１１は、ゲート電極配線１、メタル配線２及び拡散層３を持つＭＯＳＦＥＴにおける、周辺パターン及びパターン寸法による影響を示す。図９（ａ），（ｂ）は直列ＭＯＳＦＥＴの、図１０（ａ），（ｂ）は孤立ＭＯＳＦＥＴの、それぞれゲート電極配線幅の設計値と仕上り値との差を示す。図１１（ａ），（ｂ）は、チャネル幅が小さな狭チャネルＭＯＳＦＥＴにおける、拡散層領域の変形（丸まり）、及び設計寸法と仕上り寸法との差を示す。
【０００４】
図９（ａ），（ｂ）に示す、多入力ＮＡＮＤゲートのｎＭＯＳＦＥＴ、多入力ＮＯＲゲートのｐＭＯＳＦＥＴ等の直列ＭＯＳＦＥＴにおいては、ゲート電極配線１の配線間距離が小さいため、近接効果により設計値ＬD1の配線幅は両側で各々ΔＬ1 だけ小さくなって仕上り値ＬP1になる。更に、近接効果の影響は配線間距離に依存するため、配線間距離が異なるとゲート電極配線幅がばらつく。また、図１０（ａ），（ｂ）に示すインバータ等の孤立ＭＯＳＦＥＴにおいては、ゲート電極配線１は孤立パターンであるため、オーバーエッチングにより設計値ＬD2の配線幅は両側で各々ΔＬ2 だけ小さくなって仕上り値ＬP2になる。近接効果とオーバーエッチングとは影響の程度が異なるから、近接するゲート電極配線パターンの有無によりゲート電極配線幅の仕上り値は異なる。すなわち、ゲート長であるゲート電極配線幅の仕上り値は、隣接ゲート電極配線との距離に依存してばらつき、近接するゲート電極配線の有無に依存して異なるため、回路定数に影響するゲート長の仕上り値にばらつき及び設計値との差が生じる。同様に、メタル配線においても、仕上り値にばらつき及び設計値との差が生じる。また、図１１（ａ），（ｂ）に示す狭チャネルＭＯＳＦＥＴにおいては、レジスト残存部である拡散層３のパターンの凹部にエッチングの不均一による変形（丸まり）が生じて、ゲート幅である拡散層幅の設計値ＷD1は仕上り値ＷP1に拡幅され、回路定数に影響するゲート幅が変動する。
【０００５】
ゲート長及びメタル配線幅のばらつき、ゲート幅の変動に起因して、設計したデバイスと仕上り後のデバイスとの間に電気的特性の違いが生じる。つまり、設計値に対する特性誤差や特性変動が発生する。特に、ゲート長が０．５μｍ以下のサブミクロンデバイスにおいては、ゲート長が短くなるに従ってしきい値電圧が減少してドレイン飽和電流が増加する短チャネル効果が顕著になるため、ゲート長のばらつきは遅延が変動する主要原因となる。実際の仕上り値を反映させずに回路定数を設定すると特性誤差が大きくなるため、仕上り値のばらつき及び変動を吸収するために、回路設計時に過剰な設計マージンを設定しなければならない。従来はこれを避けるため、レイアウトデータからフォトマスク製作用のマスクデータを作成する際に、パターン間の距離、及びパターン変形の回避を考慮してパターンの寸法及び形状を変更した上で、マスクデータを作成していた。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、パターンを変更してマスクデータを作成すること、すなわちフォトマスク作成時のデータ補正は、フルチップのデータを補正対象としていた。この場合には、大規模なレイアウトデータを読み込んでパターン配置を解析し、パターンの寸法や形状に補正を加えて大規模なマスクデータを生成するため、補正処理に長い時間を必要とした。例えば、１００万トランジスタ規模の集積回路におけるゲート電極の寸法補正には、数十時間程度の処理時間がかかる。更にパターン形状に対する回路定数の依存性を詳細に考慮する場合には、様々なパターン形状に対応して補正を行なわなければならないため、補正に要する時間がより長くなる。また、上記の理由により、フォトマスク、ひいては集積回路の開発・製造期間が長くなるため、現実には限られた特定のパターン形状についてのみ寸法補正を行なう。このため、特定のパターン形状以外のパターンについては、設計時の回路定数と仕上りの回路定数とが異なり、遅延等の特性変動を正確に計算できなかった。また、該遅延等による影響を回避するためには、結局は過剰な設計マージンが必要になった。
【０００７】
本発明の目的は、仕上り後のパターン寸法を反映した回路パラメータを抽出して遅延を計算できる、回路パラメータ抽出装置及び遅延計算方法を提供することにある。
【課題を解決するための手段】
【０００８】
上記の目的を達成するために、本発明は、回路パラメータ抽出装置及び遅延計算方法を、パターン寸法を表わすレイアウトデータから抽出した回路パラメータの設計値に基づいて、予測仕上り値を算出して新たな回路パラメータとし、該回路パラメータを用いて遅延値を計算する構成としたものである。
【０００９】
具体的に請求項１の発明が講じた解決手段は、集積回路におけるパターン位置、パターン幅及びパターン間距離を表わす回路パラメータよりなるレイアウトデータから、メタル配線パラメータを抽出して補正するための抽出手段を備えた回路パラメータ抽出装置であって、前記抽出手段は、メタル配線幅及びメタル配線間距離の設計値を抽出するための手段と、前記メタル配線間距離の設計値が予め定めた規格を満たすか否かを判定するための判定手段と、前記規格を満たさない設計値に対応するメタル配線幅又はメタル配線間距離を補正した値を前記メタル配線パラメータとして決定するための決定手段とを有し、決定されたメタル配線パラメータを用いて、前記集積回路を構成する素子及び配線の接続情報である回路接続情報を作成して出力するための手段を更に備えた構成とするものである。
【００１０】
請求項１の構成により、補正した回路パラメータを用いるため、仕上り後のパターン寸法を回路接続情報に正確に反映できる。
【発明の効果】
【００１１】
本発明に係る回路パラメータ抽出装置によれば、仕上がり後のパターン寸法を正確に反映した回路パラメータを用いて、回路接続情報及び標準セル接続情報を生成できる。したがって、設計時の回路特性と実測の回路特性との誤差が小さい回路接続情報及び標準セル接続情報を得られ、このことにより、設計値に対する仕上りの回路特性の変動の削減、及び設計マージンの縮小が可能になる。また、本発明に係る遅延計算方法によれば、仕上がり後のパターン寸法を正確に反映した回路パラメータを用いて遅延時間の精度の高い標準セルの遅延パラメータを得られるため、標準セル及び標準セルを用いた回路ブロックにおける信号の遅延を高精度に計算できる。
【発明を実施するための最良の形態】
【００１２】
（第１の実施形態）
以下、本発明の第１の実施形態について、図面を参照しながら説明する。第１の実施形態は、近接効果、孤立パターン及びエッチング不均一の影響を補正するための回路パラメータ抽出装置に関するものである。
【００１３】
図１は、回路パラメータ抽出装置の処理フローを示す。データ１０１は、回路接続情報の抽出対象となる回路のレイアウトデータである。処理フロー１０〜１２により、該レイアウトデータを表わす回路パラメータから、必要に応じて回路パラメータを抽出して補正する。
【００１４】
処理フロー１０は、狭チャネルＭＯＳＦＥＴのチャネル幅を補正するための手段である。ステップ１０２は、ＭＯＳＦＥＴを形成する拡散層の、他の拡散層領域との間の距離である拡散層間距離、及び拡散層幅よりなる拡散層パラメータを抽出するための抽出手段である。ステップ１０３Ａは、抽出した拡散層パラメータが規格を満たすか否かを判定するための判定手段であり、規格を満たせばステップ１０４Ａに進む。ステップ１０４Ａは、抽出値をそのまま拡散層パラメータに決定するための決定手段である。一方、規格を満たさなければステップ１０５Ａに進む。ステップ１０５Ａは、規格を満たさなかった拡散層間距離又は拡散層幅の抽出値に対応する仕上り値を計算して補正するための補正手段であり、補正してステップ１０４Ａに進む。決定手段であるステップ１０４Ａは、該仕上り値を新たな拡散層パラメータに決定する。
【００１５】
処理フロー１１は、隣接するゲート電極配線との間の距離であるゲート電極配線間距離、又はゲート電極配線幅を補正するための手段である。ステップ１１１は、ゲート電極配線幅及びゲート電極配線間距離よりなるゲート電極配線パラメータを抽出するための抽出手段である。ステップ１１２Ａは、抽出したゲート電極配線パラメータが規格を満たすか否かを判定するための判定手段であり、規格を満たせばステップ１１３Ａに進む。ステップ１１３Ａは、抽出値をそのままゲート電極配線パラメータに決定するための決定手段である。一方、規格を満たさなければステップ１１４Ａに進む。ステップ１１４Ａは、規格を満たさなかったゲート電極配線幅又はゲート電極配線間距離の抽出値に対応する仕上り値を計算して補正するための補正手段であり、補正してステップ１１３Ａに進む。決定手段であるステップ１１３Ａは、該仕上り値を新たなゲート電極配線パラメータに決定する。
【００１６】
処理フロー１２は、隣接するメタル配線との間の距離であるメタル配線間距離、又はメタル配線幅を補正するための手段である。ステップ１２１は、メタル配線幅及びメタル配線間距離よりなるメタル配線パラメータを抽出するための抽出手段である。ステップ１２２Ａは、抽出したメタル配線パラメータが規格を満たすか否かを判定するための判定手段であり、規格を満たせばステップ１２３Ａに進む。ステップ１２３Ａは、抽出値をそのままメタル配線パラメータに決定するための決定手段である。一方、規格を満たさなければステップ１２４Ａに進む。ステップ１２４Ａは、規格を満たさなかったメタル配線幅又はメタル配線間距離の抽出値に対応する仕上り値を計算して補正するための補正手段であり、補正してステップ１２３Ａに進む。決定手段であるステップ１２３Ａは、該仕上り値を新たなメタル配線パラメータに決定する。
【００１７】
ステップ１３１は回路接続情報を生成して出力するための生成手段であり、決定した拡散層パラメータ、ゲート電極配線パラメータ及びメタル配線パラメータを用いて、ＭＯＳＦＥＴのゲート長と、ゲート電極配線及びメタル配線の抵抗及び容量とを計算し、ＳＰＩＣＥネットリスト等の回路接続情報を生成して出力する。データ１３２は、生成された回路接続情報を格納し必要に応じて出力するライブラリである。
【００１８】
図２（ａ），（ｂ）は、拡散層幅に対する補正の具体例を示すパターン図及びフローチャート図の一部である。図２（ａ）において、レジストの残存部に対応する拡散層３の凹部においてエッチングの不均一によるパターンの変形（丸まり）が生じる結果、該拡散層３のパターン幅は設計値ＷD2（＝ｃ）に対して仕上り値ＷP2（＞ＷD2）となる。図２（ｂ）において、ステップ１０３Ｂは、設計値ＷD2（＝ｃ）が規定値ｄ（μｍ）より大きいか否かを判定するための判定手段であり、処理フローは、ＷD2＞ｄであればステップ１０４Ｂに進み、ＷD2≦ｄであればステップ１０５Ｂに進む。ステップ１０５Ｂは、エッチングの不均一の影響により仕上り値が大きくなると判断し、予め定めた係数δ1 （０＜δ1 ）を用いて仕上り値ＷP2＝ｃ＋δ1 ｃ（μｍ）を計算するための計算手段である。ステップ１０４Ｂは、ＷD2＞ｄであれば拡散層幅Ｗ＝ＷD2（＝ｃ）として設計値ＷD2を、ＷD2≦ｄであれば拡散層幅Ｗ＝ＷP2（＝ｃ＋δ1 ｃ）として仕上り値ＷP2を、実効的な拡散層パラメータに決定するための決定手段である。
【００１９】
図３（ａ），（ｂ）は、拡散層幅に対する補正の他の具体例を示すパターン図及びフローチャート図の一部である。図３（ａ）において、拡散層３の幅は設計値ＸD （＝ｅ）であり、隣接する拡散層との間の距離は設計値ＤD1である。設計値ＸD に対応する矩形の部分が、レジストの残存部になる。図３（ｂ）において、ステップ１０３Ｃは、設計値ＤD1が規定値ｆ（μｍ）より小さいか否かを判定するための判定手段であり、処理フローは、ＤD1＜ｆであればステップ１０４Ｃに進み、ＤD1≧ｆであればステップ１０５Ｃに進む。ステップ１０５Ｃは、孤立パターンの影響によりレジストの残存部が小さくなって拡散層パターンの仕上り値が小さくなると判断し、予め定めた係数δ2 （０＜δ2 ＜１）を用いて仕上り値ＸP ＝ｅ−δ2 ｅ（μｍ）を計算するための計算手段である。ステップ１０４Ｃは、ＤD1＜ｆであれば拡散層幅Ｘ＝ＸD （＝ｅ）として設計値ＸD を、ＤD1≧ｆであれば拡散層幅Ｘ＝ＸP （＝ｅ−δ2 ｅ）として仕上り値ＸP を、実効的な拡散層パラメータに決定するための決定手段である。上述の説明においては、図３（ａ），（ｂ）における水平方向について示したが、垂直方向の拡散層間距離を考慮して拡散層の垂直方向の幅を補正することも、もちろん可能である。また、ステップ１０３Ｃにおいて、拡散層間距離の別の規定値に対し設計値ＤD1が該規定値より小さければ近接効果の影響ありと判定するための判定手段と、ステップ１０５Ｃにおいて、拡散層幅に対する近接効果の影響を考慮して小さな拡散層幅の仕上り値を計算するための計算手段とを備える構成にすることもできる。この構成により、拡散層幅に対する近接効果の影響を補正できる。
【００２０】
図４（ａ），（ｂ）は、ゲート電極配線幅に対する補正の具体例を示すパターン図及びフローチャート図の一部である。図４（ａ）において、ＭＯＳＦＥＴのゲート電極配線１の幅は設計値ＬD3（＝ｇ）であり、隣接するゲート電極配線との間の距離は設計値ＤD3である。図４（ｂ）において、ステップ１１２Ｂは、設計値ＤD3が規定値ｈ（μｍ）より大きいか否かを判定するための判定手段であり、処理フローは、ＤD3＞ｈであればステップ１１３Ｂに進み、ＤD3≦ｈであればステップ１１４Ｂに進む。ステップ１１４Ｂは、近接効果の影響により仕上り値が小さくなると判断し、予め定めた係数δ3 （０＜δ3 ＜１）を用いて仕上り値ＬP3＝ｇ−δ3 ｇ（μｍ）を計算するための計算手段である。ステップ１１３Ｂは、ＤD3＞ｈであればゲート長Ｌ3 ＝ＬD3（＝ｇ）として設計値ＬD3を、ＤD3≦ｈであればゲート長Ｌ3 ＝ＬP3（＝ｇ−δ3 ｇ）として仕上り値ＬP3を、実効的なゲート電極配線パラメータに決定するための決定手段である。上述の説明においては、ゲート電極配線幅の設計値ＬD3を補正する場合を示したが、ゲート電極配線間距離の設計値ＤD3を補正してもよい。
【００２１】
図５（ａ），（ｂ）は、メタル配線幅に対する補正の具体例を示すパターン図及びフローチャート図の一部である。図５（ａ）において、ＭＯＳＦＥＴのメタル配線２の幅は設計値ＬD4（＝ｉ）であり、隣接するメタル配線との間の距離は設計値ＤD4である。図５（ｂ）において、ステップ１２２Ｂは、設計値ＤD4が規定値ｊ（μｍ）より大きいか否かを判定するための判定手段であり、処理フローは、ＤD4＞ｊであればステップ１２３Ｂに進み、ＤD4≦ｊであればステップ１２４Ｂに進む。ステップ１２４Ｂは、近接効果の影響により仕上り値が小さくなると判断し、予め定めた係数δ4 （０＜δ4 ＜１）を用いて仕上り値ＬP4＝ｉ−δ4 ｉ（μｍ）を計算するための計算手段である。ステップ１２３Ｂは、ＤD4＞ｊであればメタル配線幅Ｌ4 ＝ＬD4（＝ｉ）として設計値ＬD4を、ＤD4≦ｊであればメタル配線幅Ｌ4 ＝ＬP4（＝ｉ−δ4 ｉ）として仕上り値ＬP4を、実効的なメタル配線パラメータに決定するための決定手段である。上述の説明においては、メタル配線幅の設計値ＬD4を補正する場合を示したが、メタル配線間距離の設計値ＤD4を補正してもよい。
【００２２】
なお、上記説明した構成以外にも、例えば、図４（ｂ）又は図５（ｂ）におけるステップ１１２Ｂ又は１２２Ｂにおいて、配線間距離の別の規定値に対し設計値が該規定値以上であれば孤立パターンであると判定するための判定手段と、図４（ｂ）又は図５（ｂ）におけるステップ１１４Ｂ又は１２４Ｂにおいて、配線に対する孤立パターンの影響を考慮して小さな配線幅の仕上り値を計算するための計算手段とを備える構成にすることもできる。この構成により、配線幅に対する孤立パターンの影響を補正できる。
【００２３】
また、第１の実施形態においては、図１における、拡散層を補正する処理フロー１０、ゲート電極配線を補正する処理フロー１１、メタル配線を補正する処理フロー１２の順に処理を行なう構成になっている。この順序以外で処理する構成でもよく、また、補正すべき内容に応じていずれか１つ又は２つのフローを処理する構成でもよい。
【００２４】
第１の実施形態によれば、回路パラメータの抽出及び補正により、仕上がり後のパターン寸法を正確に反映した回路パラメータを用いて回路接続情報を生成できる。このため、設計した回路特性と仕上り後の回路特性との差を小さくできる回路接続情報を得られて、必要な設計マージンを小さくすることができる。
【００２５】
（第２の実施形態）
以下、本発明の第２の実施形態について、図面を参照しながら説明する。第２の実施形態は、ビルディングブロック方式の集積回路の設計に用いる標準セルにおいて、近接効果及び孤立パターンの影響をゲート電極配線幅に反映させて遅延パラメータを抽出するための装置と遅延計算方法とに関するものである。
【００２６】
図６（ａ），（ｂ）は、遅延パラメータを抽出する際に対象とする、セル配置のレイアウトデータの例をそれぞれ示す。図６（ａ）において、抽出対象となる第１の標準セル２０１のレイアウトデータは左隣り及び右隣りに、レイアウト設計時に想定した第２の標準セル２０２及び第３の標準セル２０３のレイアウトデータを持つ。各標準セルの上側の隅に位置するマーク“Ｆ”の向きは、セル配置の向きを示す配置情報である。第１の標準セル２０１において、ｐＭＯＳＦＥＴ２１１及びｎＭＯＳＦＥＴ２１２は左端に、ｐＭＯＳＦＥＴ２１３及びｎＭＯＳＦＥＴ２１４は右端にそれぞれ位置する。
【００２７】
第１の標準セル２０１において、ｐＭＯＳＦＥＴ２１１，２１３及びｎＭＯＳＦＥＴ２１２，２１４以外のＭＯＳＦＥＴのゲート電極配線の場合は、第１の標準セル２０１内部における配線幅及び配線間距離に基づいて、近接効果及び孤立パターンによる影響を考慮したゲート電極配線幅に補正することができる。一方、左端のＭＯＳＦＥＴ２１１，２１２及び右端のＭＯＳＦＥＴ２１３，２１４のゲート電極配線の場合は、それぞれ隣接する第２及び第３の標準セル２０２及び２０３の持つゲート電極配線の影響を受ける。隣接する標準セルには種々のセルが考えられるため、遅延パラメータの抽出対象である標準セル内の左端及び右端のＭＯＳＦＥＴのゲート電極配線と該標準セルの外周との間の距離を、標準セルの種類毎に算出して代表的な数種類の距離に分類しておく。図６（ａ）において、第１の外周を持つ第１の標準セル２０１に関して算出する距離は、
Ｄlp0 ：ｐＭＯＳＦＥＴ２１１のゲート電極配線と第１の外周との距離
Ｄln0 ：ｎＭＯＳＦＥＴ２１２のゲート電極配線と第１の外周との距離
Ｄrp0 ：ｐＭＯＳＦＥＴ２１３のゲート電極配線と第１の外周との距離
Ｄrn0 ：ｎＭＯＳＦＥＴ２１４のゲート電極配線と第１の外周との距離
の４つである。
【００２８】
また、左右に隣接する第２及び第３の標準セル２０２及び２０３が持つＭＯＳＦＥＴのゲート電極配線と、第１の外周との間の距離の代表値は、
Ｄlpi ：第３の標準セル２０３の左端ｐＭＯＳＦＥＴのゲート電極配線と第１          の外周との距離の代表値
Ｄlni ：第３の標準セル２０３の左端ｎＭＯＳＦＥＴのゲート電極配線と第１          の外周との距離の代表値
Ｄrpi ：第２の標準セル２０２の右端ｐＭＯＳＦＥＴのゲート電極配線と第１          の外周との距離の代表値
Ｄrni ：第２の標準セル２０２の右端ｎＭＯＳＦＥＴのゲート電極配線と第１          の外周との距離の代表値
で表わされる。なお、ｉは距離の代表値を分類するための符号である。
【００２９】
図６（ａ）に示す例においては、第１の標準セル２０１の両端の各ＭＯＳＦＥＴが持つゲート電極配線の補正のため、配線間距離の計算を行ない、
Ｄlp＝Ｄlp0 ＋Ｄrpi               （１）：ｐＭＯＳＦＥＴ２１１の補正
Ｄln＝Ｄln0 ＋Ｄrni               （２）：ｎＭＯＳＦＥＴ２１２の補正
Ｄrp＝Ｄrp0 ＋Ｄlpi               （３）：ｐＭＯＳＦＥＴ２１３の補正
Ｄrn＝Ｄrn0 ＋Ｄlni               （４）：ｎＭＯＳＦＥＴ２１４の補正
の結果を得る。第１の標準セル２０１の両端のゲート電極配線と、第２及び第３の標準セル２０２及び２０３内のゲート電極配線との間の距離である式（１）〜（４）の結果をもとに、第１の標準セル２０１の両端のゲート電極配線幅の補正を行なう。
【００３０】
また、標準セルは鏡対称に反転して配置することも可能である。例えば、図６（ｂ）は、図６（ａ）に示す第２及び第３の標準セル２０２及び２０３を鏡対称にそれぞれ反転して、第１の標準セル２０１の右隣り及び左隣りに第４の標準セル２０４及び第５の標準セル２０５として配置した場合の、ゲート電極配線のレイアウトデータを示す。この場合には、第１の標準セル２０１の両端の各ＭＯＳＦＥＴが持つゲート電極配線の補正のため、配線間距離の計算を行ない、
Ｄ´lp＝Ｄlp0 ＋Ｄlpi             （５）：ｐＭＯＳＦＥＴ２１１の補正
Ｄ´ln＝Ｄln0 ＋Ｄlni             （６）：ｎＭＯＳＦＥＴ２１２の補正
Ｄ´rp＝Ｄrp0 ＋Ｄrpi             （７）：ｐＭＯＳＦＥＴ２１３の補正
Ｄ´rn＝Ｄrn0 ＋Ｄrni             （８）：ｎＭＯＳＦＥＴ２１４の補正
の結果を得る。第１の標準セル２０１の両端のゲート電極配線と、第４及び第５の標準セル２０４及び２０５内のゲート電極配線との間の距離である式（５）〜（８）の結果をもとに、第１の標準セル２０１の両端のゲート電極配線幅の補正を行なう。
【００３１】
図７は、図６（ａ），（ｂ）に示した標準セルの配置に基づく、第１の標準セル２０１の回路接続情報の抽出フローを示す。図１と同一の処理ステップには同一の符号を付し、説明を省略する。データ３０１及び３０２は距離情報である。データ３０１は、回路情報の抽出対象となる第１の標準セル２０１内における、左端のＭＯＳＦＥＴ２１１，２１２、及び右端のＭＯＳＦＥＴ２１３，２１４のゲート電極配線と、第１の外周との間の距離Ｄlp0 ，Ｄln0 ，Ｄrp0 及びＤrn0 である。データ３０２は、第２の標準セル２０２が持つ右端のＭＯＳＦＥＴのゲート電極配線、及び第３の標準セル２０３が持つ左端のＭＯＳＦＥＴのゲート電極配線と、第１の外周との間の距離の代表値Ｄrpi ，Ｄrni ，Ｄlpi 及びＤlni である。ステップ３０３は、データ３０１と３０２とに基づいて、式（１）〜（４）に従って、第１の標準セル２０１の両端のゲート電極配線と、隣接する標準セル内のゲート電極配線との間のゲート電極配線間距離を計算するための計算手段である。ステップ３０４は、鏡対称に反転されたセルが左右に隣接して配置された場合において、データ３０１と３０２とに基づき式（５）〜（８）に従って、第１の標準セル２０１の両端のゲート電極配線と、鏡対称に反転させた隣接する標準セル内のゲート電極配線との間のゲート電極配線間距離を計算するための計算手段である。ステップ３０３と３０４との計算結果から、左右に隣接する標準セルのＭＯＳＦＥＴと第１の外周との距離の各々の代表値毎に、すなわち式（１）〜（８）においてｉで示す指標毎に、ステップ１１２Ａにおいてゲート電極配線間距離が規格を満たすか否かを判定する。判定に従って、必要があればステップ１１４ＡにおいてＭＯＳＦＥＴのゲート電極配線幅又はゲート電極配線間距離を実効的な値に補正して、ステップ１１３Ａにおいて回路パラメータであるゲート電極配線パラメータを決定する。データ３０５は、ステップ１３１で生成した回路接続情報を格納し必要に応じて出力するライブラリである。ステップ３０６は、データ３０５中の回路接続情報から、所望の信号の遅延を記述するための遅延パラメータを必要に応じて抽出するための抽出手段である。データ３０７は、隣接するセルに対応した複数の遅延パラメータセットとして、抽出した遅延パラメータを格納し必要に応じて出力するライブラリである。したがって、ステップ３０６及びデータ３０７よりなる処理フロー３０８は、回路接続情報から、隣接するセルに応じた複数の遅延パラメータセットを求めることができる。別のステップ（図示せず）において、該遅延パラメータセットを用いて標準セルにおける信号の遅延を計算する。
【００３２】
なお、第２の実施形態においては、図７におけるステップ１１２Ａにおいて、近接効果による影響及び孤立パターンによる影響のそれぞれに対応する適当な規格に基づいて判定するための判定手段を備えることにより、両方の影響を補正できる。
【００３３】
第２の実施形態によれば、標準セルの回路パラメータの抽出及び補正により、仕上がり後のパターン寸法を正確に反映した回路パラメータを用いて回路接続情報を生成できる。このため、設計した回路特性と仕上り後の回路特性との差を小さくできる回路接続情報から、標準セルにおける遅延を高精度に表わす遅延パラメータを得ることができ、該遅延パラメータを用いて標準セルにおける信号の遅延を高精度に計算できる。
【００３４】
（第３の実施形態）
以下、本発明の第３の実施形態について、図面を参照しながら説明する。第３の実施形態は、ビルディングブロック方式における標準セルを用いた回路ブロックにおいて、近接効果及び孤立パターンの影響を考慮した他の遅延計算方法に関するものである。
【００３５】
図８（ａ）は、遅延パラメータを抽出する際に対象とする、セル配置のレイアウトデータの他の例を示す。図８（ｂ）は、標準セルの配置情報に従って遅延パラメータを選択する、図７の処理フロー３０８に相当する遅延パラメータ選択フローを示す。図８において、図１、図６及び図７と同一内容の要素には同一の符号を付し、説明を省略する。
【００３６】
遅延計算対象の標準セル４０１は、左隣り及び右隣りに隣接する標準セル４０２及び４０３を持つ。レイアウトデータ１０１は、各標準セルの上側の隅に位置するマーク“Ｆ”の向きにより示す、各標準セルの配置情報を持つ。データ３０１は各標準セルの距離情報であり、各標準セルにおける両端のＭＯＳＦＥＴのゲート電極配線と該標準セルの外周との間の距離、Ｄlp0 ，Ｄln0 ，Ｄrp0 及びＤrn0 である。ステップ４１１は、レイアウトデータ１０１の持つ配置情報、及びデータ３０１の持つ遅延計算対象の標準セル４０１と隣接セル４０２及び４０３との距離情報から、標準セル４０１のゲート電極配線と、隣接セル４０２及び４０３のゲート電極配線との間の距離を計算する。ステップ４１２は、遅延パラメータライブラリであるデータ３０７から、ステップ４１１の計算結果であって回路パラメータであるゲート電極配線間距離に応じて、遅延パラメータを選択する。別のステップ（図示せず）において、選択された遅延パラメータであるデータ４１３を用いて回路ブロックにおける遅延を計算する。
【００３７】
第３の実施形態によれば、標準セルを用いた回路ブロックの遅延計算において、仕上り後のパターン寸法を正確に反映した回路パラメータを用いて生成した回路接続情報から、遅延パラメータを選択できる。このため、仕上り後の回路特性を考慮した遅延パラメータを用いて、回路ブロックにおける信号の遅延を高精度に計算できる。
【００３８】
なお、説明した各実施形態においてはＭＯＳＦＥＴの例を示したが、ＭＯＳＦＥＴに代えて、少なくともゲート電極を有する他の種類の素子、例えば接合型ＦＥＴ、ＧａＡｓ  ＦＥＴ、ＨＥＭＴ等に対しても本発明を適用できる。
【図面の簡単な説明】
【００３９】
【図１】本発明に係る回路パラメータ抽出装置の処理フローを示すフローチャート図である。
【図２】（ａ）は拡散層幅に対する補正の具体例を示すパターン図であり、（ｂ）は該補正のフローチャート図の一部である。
【図３】（ａ）は拡散層幅に対する補正の他の具体例を示すパターン図であり、（ｂ）は該補正のフローチャート図の一部である。
【図４】（ａ）はゲート電極配線幅に対する補正の具体例を示すパターン図であり、（ｂ）は該補正のフローチャート図の一部である。
【図５】（ａ）はメタル配線幅に対する補正の具体例を示すパターン図であり、（ｂ）は該補正のフローチャート図の一部である。
【図６】（ａ）及び（ｂ）は遅延パラメータを抽出する対象の標準セルを含むレイアウト配置図である。
【図７】本発明に係る他の回路パラメータ抽出装置の処理フローを示すフローチャート図である。
【図８】（ａ）は遅延パラメータを抽出する対象の標準セルを含む他のレイアウト配置図であり、（ｂ）は遅延パラメータを決定する処理フローを示すフローチャート図である。
【図９】（ａ）及び（ｂ）はゲート電極配線に対する近接効果による影響の説明図である。
【図１０】（ａ）及び（ｂ）はゲート電極配線に対する孤立パターンによる影響の説明図である。
【図１１】（ａ）及び（ｂ）は拡散層パターンに対するエッチング不均一による影響の説明図である。
【符号の説明】
【００４０】
１  ゲート電極配線
２  メタル配線
３  拡散層
ＤD1  拡散層間距離の設計値
ＤD3  ゲート電極配線間距離の設計値
ＤD4  メタル配線間距離の設計値
ＬD3  ゲート電極配線幅の設計値
ＬP3  ゲート電極配線幅の仕上り値
ＬD4  メタル配線幅の設計値
ＬP4  メタル配線幅の仕上り値
ＷD2  拡散層幅の設計値
ＷP2  拡散層幅の仕上り値
ＸD   拡散層幅の設計値
ＸP   拡散層幅の仕上り値
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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