(57)【要約】【課題】低速テスタを使用して高速な時間性能が試験できる半導体記憶装置を提供する。【解決手段】テストモード判定回路１２は、半導体記憶装置にテストモードを設定する。コマンドデコーダ２は、半導体記憶装置にテストモードが設定されると、外部クロック信号ＣＬＫに同期して、制御入力端子（／ＲＡＳ、／ＣＡＳ、／ＷＥ、及び、／ＣＳ）から入力される所定の外部制御信号（コマンド）に応答して、通常モード動作時に複数のコマンドが入力されたときと同様な内部制御信号を、所定のタイミングで順次に生成する。【選択図】　　図１
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【特許請求の範囲】
【請求項１】
外部クロック信号に同期して入力する外部制御信号をデコードするコマンドデコーダを備え、該コマンドデコーダが生成する内部制御信号に応答して作動する半導体記憶装置において、
テストモードを設定するテストモード判定回路を備え、
前記コマンドデコーダは、前記テストモードが設定されると、所定の外部制御信号に応答して、通常モード動作時に生成する複数の内部制御信号を所定のタイミングで順次に生成することを特徴とする半導体記憶装置。
【請求項２】
前記コマンドデコーダは、ビット線対に書き込みデータを入力するタイミングを定める内部ライト信号、ビット線対をプリチャージするタイミングを定める内部プリチャージ信号、及び、ワード線を選択するタイミングを定める内部アクティブ信号を順次に生成する、請求項１に記載の半導体記憶装置。
【請求項３】
前記コマンドデコーダは、前記内部アクティブ信号に後続して更に、ビット線対からデータを読み出す内部リード信号を生成する、請求項２に記載の半導体記憶装置。
【請求項４】
前記コマンドデコーダは、前記内部ライト信号に先立ってワード線を選択するタイミングを定める別の内部アクティブ信号を更に生成する、請求項３に記載の半導体記憶装置。
【請求項５】
前記所定のタイミングは、遅延回路によって設定される、請求項１〜４の何れかに記載の半導体記憶装置。
【請求項６】
前記所定の外部制御信号がライト信号である、請求項１〜５の何れかに記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に関し、更に詳しくは、外部クロック信号に基づいて動作する同期型の半導体記憶装置に関する。
【０００２】
【従来の技術】
ＳＤＲＡＭ（シンクロナスＤＲＡＭ）などの同期型の半導体記憶装置は、書き込みや読み出しの命令が、外部クロック信号に同期して与えられ、高速に動作する。図３は、従来の同期型の半導体記憶装置の構成を示している。半導体記憶装置は、内部クロック発生回路１、コマンドデコーダ２、内部アドレス発生回路３、メモリセルアレイ４、ロウ系制御回路５、ロウデコーダ６、カラムデコーダ７、センスアンプ回路８、データアンプ回路９、カラム系制御回路１０、及び、入出力回路１１を備える。
【０００３】
内部クロック発生回路１は、外部クロック信号ＣＬＫを入力し、外部クロック信号ＣＬＫに同期した内部クロック信号を生成する。コマンドデコーダ２は、制御入力端子／ＲＡＳ（Ｒｏｗ　Ａｄｄｒｅｓｓ　Ｓｔｒｏｂｅ）、／ＣＡＳ（Ｃｏｌｕｍｎ　Ａｄｄｒｅｓｓ　Ｓｔｒｏｂｅ）、／ＷＥ（Ｗｒｉｔｅ　Ｅｎａｂｌｅ）、及び、／ＣＳ（Ｃｈｉｐ　Ｓｅｌｅｃｔ）に入力する外部制御信号から、半導体記憶装置に与えられた命令（コマンド）を解読し、ロウ系制御回路５、及び、カラム系制御回路１０を制御する。
【０００４】
内部アドレス発生回路３は、アドレス端子ＡＤＤ（Ａｄｄｒｅｓｓ）に入力されたアドレスに基づいて、ロウアドレス（Ｘ）、及び、カラムアドレス（Ｙ）の内部アドレスを、ロウデコーダ６、及び、カラムデコーダ７に出力する。メモリセルアレイ４は、行列上に配設された複数のメモリセルを有し、互いに相補なデータを記憶するメモリセルに接続するビット線対を、センスアンプ回路８に入力する。
【０００５】
ロウ系制御回路５は、ロウデコーダ６を制御し、センスアンプ回路８の活性又は非活性を制御する。ロウデコーダ６は、ロウ系制御回路５からの制御信号、及び、ロウアドレスに基づいて、メモリセルアレイ４内のワード線を選択する。カラム系制御回路１０は、カラムデコーダ７を制御し、データアンプ９の活性又は非活性を制御する。カラムデコーダ７は、カラム系制御回路１０からの制御信号、及び、カラムアドレスに基づいて、データアンプ９に出力するセンスアンプ回路８内のセンスアンプを選択する。
【０００６】
センスアンプ回路８は、メモリセルアレイ４内のビット線対間に生じた小さな電位差を、所定レベルの電位差に増幅する。入出力回路１１は、バス配線ＲＷＢＵＳを介してデータアンプ回路９に接続し、データ端子ＤＱから、メモリセルアレイ４内のメモリセルに書き込むデータを入力する、又は、メモリセルから読み込んだデータを出力する。
【０００７】
図４は、図３の半導体記憶装置の通常動作時における動作例をタイミングチャートとして示している。外部クロック信号ＣＬＫのサイクルＣ１では、コマンドデコーダ２が、図１に示す制御入力端子／ＲＡＳ、／ＣＡＳ、／ＷＥ、及び、／ＣＳに入力された外部制御信号をデコードする。デコードの結果、半導体記憶装置に与えられた命令が、入力されたロウアドレスに対応するワード線を選択するアクティブコマンドであったとする。
【０００８】
半導体記憶装置にアクティブコマンドが入力されると、コマンドデコーダ２からロウ系制御回路５に出力される信号である信号ＩＲＡＳＢが、Ｌレベルに立ち下がる。信号ＩＲＡＳＢが立ち下がると、ロウ系制御回路５は、ロウデコーダ６を介して、内部アドレス発生回路３から出力されるロウアドレス（Ｘ）に対応する、メモリセルアレイ４内のワード線を選択する。ワード線が選択されると、そのワード線に接続されたメモリセルのデータがビット線対を介してセンスアンプ回路８に読み出され、センスアンプ回路８によってビット線対間の電圧差が増幅される。
【０００９】
サイクルＣ３で、半導体記憶装置にライトコマンドが入力されると、コマンドデコーダ２からカラム系制御回路１０に出力される信号である信号ＩＣＡＳＢがＬレベルに立ち下がる。信号ＩＣＡＳＢが立ち下がると、カラム系制御回路１０が活性化し、カラム系制御回路１０は、カラム系デコーダ７を介して、内部アドレス発生回路から出力されるカラムアドレス（Ｙ）に対応するメモリセルアレイ４内のカラム選択線を選択する。カラム選択線が選択されると、図１に示すデータ端子ＤＱから入力されたデータは、入出力回路１１、データアンプ回路９、及び、センスアンプ回路８を介して、選択されているメモリセルに書き込まれる。
【００１０】
サイクルＣ４で、半導体記憶装置にプリチャージコマンドが入力されると、信号ＩＲＡＳＢ、及び、信号ＩＣＡＳＢがＨレベルに立ち上がる。信号ＩＲＡＳＢがＨレベルに立ち上がると、選択されているメモリセルアレイ４内のワード線が非選択状態となって、ビット線対が同じ電位にイコライジングされる。サイクルＣ６で、再び、半導体記憶装置にアクティブコマンドが入力されると、サイクルＣ１のときと同様に、メモリセルのデータがビット線対間に出力され、ビット線対間の電位差が増幅される。
【００１１】
サイクルＣ８で、半導体記憶装置にリードコマンドが入力されると、信号ＩＣＡＳＢがＬレベルに立ち下がる。信号ＩＣＡＳＢが立ち下がると、メモリセルアレイ４内のカラム選択線が選択される。カラム線が選択されると、ビット線対間の電位差を増幅したセンスアンプ回路８から出力されるデータが、データアンプ回路９に読み込まれ、バス配線ＲＷＢＵＳ、及び、入出力回路１１を介して、データ端子ＤＱから出力される。
【００１２】
ここで、半導体記憶装置では、ライトコマンドを入力する時刻から、プリチャージコマンド入力を入力する時刻までの時間差は、ｔＤＰＬと呼ばれるスペックで規定されている。また、プリチャージコマンドを入力する時刻から、アクティブコマンドを入力する時刻までの時間差は、ｔＲＰと呼ばれるスペックで規定されており、アクティブコマンドを入力する時刻から、リードコマンドを入力する時刻までの時間差は、ｔＲＣＤと呼ばれるスペックで規定されている。これらｔＤＰＬ、ｔＲＰ、及び、ｔＲＣＤは、半導体記憶装置が高速に動作するほど、規定される時間が短く設定される。
【００１３】
半導体記憶装置は、製造誤差や、センスアンプ又はメモリセルの中の欠陥などのため、コマンドデコーダ２にライトコマンドやリードコマンド、プリチャージコマンドを入力してから、実際に、書き込みや読み出し、プリチャージ動作が完了するまでにかかる時間が、製品毎にばらつく。このため、半導体記憶装置は、所定の性能を有するか否かが、半導体試験装置によって試験される。
【００１４】
例えば、図２のサイクルＣ４でプリチャージコマンドを入力する場合、プリチャージ動作が、サイクルＣ４からアクティブコマンドが入力されるサイクルＣ６までの時間（ｔＲＰ）以内に動作を完了せず、ビット線対が同じ電位にプリチャージされてない場合には、メモリセルから正しいデータを読み出すことができない。半導体試験装置は、サイクルＣ４でプリチャージコマンドを入力し、サイクルＣ６でリードコマンドを入力したときに、読み出されたデータが既知の期待値と一致するか否かによって、試験対象の半導体記憶装置が良品であるか、不良品であるかを判別する。
【００１５】
【発明が解決しようとする課題】
ところで、同期型の半導体記憶装置では、リードやライトなどのコマンドが、外部クロック信号ＣＬＫに同期して与えられるため、高速な半導体記憶装置には、周期が短い外部クロック信号ＣＬＫを供給する半導体試験装置（以下、高速テスタと呼ぶ）を使用する必要がある。例えば、ｔＰＤＬなどの規格値に、１５ｎｓ程度の時間が要求される高速な半導体記憶装置では、外部クロック信号の周期が１５ｎｓ程度の半導体試験装置が必要となる。
【００１６】
しかし、半導体記憶装置の製造では、一部の工程において、比較的に周期が長い外部クロック信号ＣＬＫを供給する半導体試験装置（以下、低速テスタ）を用いて試験したいという要望がある。この場合、例えば外部クロック信号の周期が２０〜３０ｎｓ程度の低速テスタを用いた試験工程では、コマンドを与える間隔を外部クロック信号の周期よりも短く設定することができず、高速な半導体記憶装置に要求されるｔＤＰＬやｔＲＰ、ｔＲＣＤのスペックに沿った試験が行なえないという問題があった。
【００１７】
低速テスタを用いて高速な半導体記憶装置の試験を行う技術として、特開平１１−１４４４９７号公報には、試験時には、低速な外部クロックに同期して与えられるアクティブやプリチャージなどのコマンドを内部回路によって遅延し、後続して与えられるリードやライトなどのコマンドとの間隔を狭くする技術が記載されている。該公報に記載の技術では、先行するアクティブやプリチャージのコマンドの遅延量を制御することで、要求されるスペックに沿った試験が可能となる。しかし、外部から与えるアクティブやリードのコマンドは、低速なクロック信号のタイミングであり、試験では所定の回数だけコマンドを繰り返し与える必要があるため、全体の試験時間を短縮することができない。
【００１８】
低速テスタを使用して高速な半導体記憶装置を試験する別の技術として、特開平１１−３０６７９７号公報には、試験時には、外部クロック信号を２逓倍した内部クロック信号を使用し、リードやライトのコマンドが低速な外部クロック信号の立ち上がり時に同期して与えられると、外部クロック信号の立ち下がり時に、半導体記憶装置の内部で所定のコマンドが生成され、内部クロック信号に同期してコマンドが与えられる技術が記載されている。しかし、該公報に記載の技術では、コマンドを与えてから次のコマンドを生成するまでの時間を調整することができず、要求されるスペックに沿った試験を行なうことはできない。
【００１９】
本発明は、低速テスタを使用しながらも、高速な半導体記憶装置に要求されるスペックに沿った試験を、試験時間を増加させることなく行なうこともできる半導体記憶装置を提供することを目的とする。
【００２０】
【課題を解決するための手段】
上記目的を達成するために、本発明の半導体記憶装置は、外部クロック信号に同期して入力する外部制御信号をデコードするコマンドデコーダを備え、該コマンドデコーダが生成する内部制御信号に応答して作動する半導体記憶装置において、テストモードを設定するテストモード判定回路を備え、前記コマンドデコーダは、前記テストモードが設定されると、所定の外部制御信号に応答して、通常モード動作時に生成する複数の内部制御信号を所定のタイミングで順次に生成することを特徴とする。
【００２１】
本発明の半導体記憶装置では、テストモード判定回路が半導体記憶装置にテストモードを設定すると、コマンドデコーダは、所定の外部制御信号（コマンド）に応答して、通常動作時に複数のコマンドが連続して入力されたときと同じ内部制御信号を、所定のタイミングで生成する。ここで、テストモード時に入力する外部クロック信号の周期が、通常動作時と異なる周期であっても、所定のタイミングを、通常動作時における外部クロック信号の周期に基づいて設定すれば、半導体記憶装置をその通常動作時と同じタイミングで動作させることができる。このため、半導体試験装置が出力する外部クロック信号の周期が、通常動作時よりも長い場合についても、通常動作時に求められる高速な時間性能で、半導体記憶装置を試験することができる。
【００２２】
本発明の半導体記憶装置では、前記コマンドデコーダは、ビット線対に書き込みデータを入力するタイミングを定める内部ライト信号、ビット線対をプリチャージするタイミングを定める内部プリチャージ信号、及び、ワード線を選択するタイミングを定める内部アクティブ信号を順次に生成することが好ましい。この場合、コマンドデコーダは、所定のコマンドが入力されると、ライトコマンド、プリチャージコマンド、及び、アクティブコマンドがこの順で入力されたときと同様な内部制御信号を、所定のタイミングで出力する。各内部制御信号を出力するタイミングをそれぞれ適切に設定することで、高速な半導体記憶装置についても、低速テスタを使用して試験することができる。
【００２３】
本発明の半導体記憶装置では、前記コマンドデコーダは、前記内部アクティブ信号に後続して更に、ビット線対からデータを読み出す内部リード信号を生成することもできる。この場合、コマンドデコーダは、所定のコマンドが入力されると、ライトコマンド、プリチャージコマンド、アクティブコマンド、及び、リードコマンドがこの順で入力されたときと同様な内部制御信号を、所定のタイミングで出力する。
【００２４】
本発明の半導体記憶装置では、前記コマンドデコーダは、前記内部ライト信号に先立ってワード線を選択するタイミングを定める別の内部アクティブ信号を更に生成することもできる。この場合、コマンドデコーダは、所定のコマンドが入力されると、アクティブコマンド、ライトコマンド、プリチャージコマンド、アクティブコマンド、及び、リードコマンドがこの順で入力されたときと同様な内部制御信号を、所定のタイミングで出力する。
【００２５】
本発明の半導体記憶装置では、前記所定のタイミングは、遅延回路によって設定されることが好ましい。コマンドデコーダが各内部制御信号を出力するタイミングは、所定のコマンドが入力されたタイミングを基準として、種々の遅延時間を規定する遅延回路を用いて生成することができる。
【００２６】
本発明の半導体記憶装置では、前記所定の外部制御信号がライト信号であることが好ましい。この場合、半導体記憶装置にテストモードが設定されると、コマンドデコーダは、通常動作時とは異なり、ライトコマンドに応答して、通常動作時に複数のコマンドが連続して入力されたときと同じ内部制御信号を、所定のタイミングで生成する。
【００２７】
【発明の実施の形態】
以下、図面を参照し、本発明の実施形態例に基づいて、本発明を更に詳細に説明する。図１は、本発明の一実施形態例の半導体記憶装置の構成を示している。半導体記憶装置は、図３に示す半導体記憶装置が更にテストモード判定回路１２を備える点、及び、テストモード時に図４に示す通常動作時と異なる動作を行なう点で、従来の半導体記憶装置と相違する。
【００２８】
内部クロック発生回路１は、外部クロック信号ＣＬＫを入力し、外部クロック信号ＣＬＫに同期した内部クロックを生成する。コマンドデコーダ２は、制御入力端子／ＲＡＳ（Ｒｏｗ　Ａｄｄｒｅｓｓ　Ｓｔｒｏｂｅ）、／ＣＡＳ（Ｃｏｌｕｍｎ　Ａｄｄｒｅｓｓ　Ｓｔｒｏｂｅ）、／ＷＥ（Ｗｒｉｔｅ　Ｅｎａｂｌｅ）、及び、／ＣＳ（Ｃｈｉｐ　Ｓｅｌｅｃｔ）に入力された外部制御信号から、半導体記憶装置に与えられた命令（コマンド）を解読し、ロウ系制御回路５、及び、カラム系制御回路１０を制御する。
【００２９】
テストモード判定回路１２は、半導体記憶装置に入力された信号が、半導体記憶装置にテストモードを設定するためのテストモードエントリコマンドであるか否かを判定する。例えば、テストモードエントリコマンドは、制御入力端子（／ＲＡＳ、／ＣＡＳ、／ＷＥ、及び、／ＣＳ）から入力される所定の組み合わせの外部制御信号と、アドレス端子ＡＤＤ（Ａｄｄｒｅｓｓ）に入力される所定のアドレスを指定する信号とによって定義される。テストモードエントリコマンドは、半導体記憶装置の良品選別試験工程や評価の目的に使用され、通常動作時には入力されない。半導体記憶装置にテストモードエントリコマンドが入力されると、半導体記憶装置は、テストモードに設定される。
【００３０】
内部アドレス発生回路３は、アドレス端子ＡＤＤに入力されたデータに基づいて、ロウアドレス（Ｘ）、及び、カラムアドレス（Ｙ）を含む内部アドレスを、ロウデコーダ６、及び、カラムデコーダ７に出力する。メモリセルアレイ４は、行列上に配設されたメモリセルを有し、互いに相補なデータを記憶するメモリセルに接続するビット線対をセンスアンプ回路８に入力する。
【００３１】
ロウ系制御回路５は、ロウデコーダ６を制御し、センスアンプ回路８の活性又は非活性を制御する。ロウデコーダ６は、ロウ系制御回路５からの制御信号、及び、ロウアドレスに基づいて、メモリセルアレイ４内のワード線を選択する。カラム系制御回路１０は、カラムデコーダ７を制御し、データアンプ９の活性又は非活性を制御する。カラムデコーダ７は、カラム系制御回路１０からの制御信号、及び、カラムアドレスに基づいて、データアンプ９に出力するセンスアンプ回路８内のセンスアンプを選択する。
【００３２】
センスアンプ回路８は、メモリセルアレイ４内のビット線対間に生じた小さな電位差を、所定レベルの電位差に増幅する。入出力回路１１は、バス配線ＲＷＢＵＳを介してデータアンプ回路９に接続し、データ端子ＤＱを経由して、メモリセルアレイ４内のメモリセルに書き込むデータを入力する、又は、メモリセルから読み込んだデータを出力する。
【００３３】
図２は、図１の半導体記憶装置のテストモードにおける動作例をタイミングチャートとして示している。ここで、図２に示す試験時の外部クロック信号ＣＬＫは、図４に示す通常動作時における外部クロック信号ＣＬＫよりも周波数が低い、つまり、周期が長い。例えば、図２の例では、外部クロック信号ＣＬＫの周期は、図４の外部クロック信号ＣＬＫの周期の２倍の周期を持つ。
【００３４】
外部クロック信号ＣＬＫのサイクルＣ１では、コマンドデコーダ２は、制御入力端子（／ＲＡＳ、／ＣＡＳ、／ＷＥ、及び、／ＣＳ）に入力された外部制御信号を解読し、半導体記憶装置に入力されたコマンドがアクティブコマンドであると、ロウ系制御回路５に出力する信号ＩＲＡＳＢをＬレベルに立ち下げる。ロウ系制御回路５は、信号ＩＲＡＳＢがＬレベルになると、ロウデコーダ６、及び、センスアンプ回路８を活性化する。
【００３５】
ロウデコーダ６は、内部アドレス発生回路３から入力するロウアドレス（Ｘ）に対応する、メモリセルアレイ４内の１つのワード線を選択する。ワード線が選択されると、そのワード線に接続されたメモリセルのデータがビット線対に出力され、一方のビット線と、他方のビット線との間に小さな電位差が生じる。センスアンプ回路８は、ビット線対間に生じた小さな電位差を、所定レベルの電位差にまで増幅する。
【００３６】
サイクルＣ２で、半導体記憶装置にテストモードエントリコマンドが入力されると、テストモード判定回路１２は、半導体記憶装置にテストモードを設定する。サイクルＣ３で、テストモードに設定された半導体記憶装置にライトコマンドが入力されると、ライトコマンドを解読したコマンドデコーダ２は、以下に示すように、ライトコマンド、プリチャージコマンド、アクティブコマンド、及び、リードコマンドが、通常動作時の外部クロック信号ＣＬＫに同期して与えられたときと同様な動作を、ロウ系制御回路５、及び、カラム系制御回路１０に指示する。
【００３７】
ライトコマンドが入力された時刻をｔ０とすると、コマンドデコーダ２は、時刻ｔ０において通常動作時にライトコマンドが入力されたときと同様に、カラム系制御回路１０に出力する信号ＩＣＡＳＢをＬレベルに立ち下げる。信号ＩＣＡＳＢが立ち下がると、カラム系制御回路１０は、カラムデコーダ７を活性化する。カラムデコーダ７は、内部アドレス発生回路３が出力するカラムアドレス（Ｙ）に対応する、メモリセルアレイ４内のカラム選択線を選択する。カラム選択線が選択されると、図１に示すデータ端子ＤＱから入力されたデータは、入出力回路１１、データアンプ回路９、及び、センスアンプ回路８を介して、選択されているメモリセルに書き込まれる。
【００３８】
コマンドデコーダ２は、時刻ｔ１において、コマンドデコーダ２にプリチャージコマンドが入力されたときと同様なタイミングで、信号ＩＲＡＳＢ、及び、信号ＩＣＡＳＢをＨレベルに立ち上げる。このタイミングの生成には、信号を遅延する回路を使用することができる。ここで、時刻ｔ１は、ｔ０から、外部クロック信号ＣＬＫのサイクルＣ３の半周期が経過した時刻として設定される。信号ＩＲＡＳＢがＨレベルに立ち上がると、選択されているメモリセルアレイ４内のワード線が非選択状態となって、ビット線対が同じ電位にイコライジングされる。
【００３９】
コマンドデコーダ２は、時刻ｔ１で立ち上がった信号ＩＲＡＳＢを、所定期間だけＨレベルのまま維持し、時刻ｔ３でアクティブコマンドが入力されたのと同様なタイミングで、Ｌレベルに立ち下げる。信号ＩＲＡＳＢが立ち下がると、サイクルＣ１のときと同様に、メモリセルアレイ４内のワード線がＨレベルに立ち上がり、メモリセルのデータがビット線対間に出力される。センスアンプ回路８は、ビット線対間の生じた電位差を所定のレベルに増幅する。
【００４０】
コマンドデコーダ２は、時刻ｔ１で立ち上がった信号ＩＣＡＳＢを、所定期間だけＨレベルのまま維持し、時刻ｔ５でリードコマンドが入力されたのと同様なタイミングで、Ｌレベルに立ち下げる。信号ＩＣＡＳＢが立ち下がると、メモリセルアレイ４内のカラム選択線が選択される。カラム線が選択されると、ビット線対間の電位差を増幅したセンスアンプ回路８から出力されるデータが、データアンプ回路９に読み込まれ、バス配線ＲＷＢＵＳ、及び、入出力回路１１を介して、データ端子ＤＱから出力される。
【００４１】
本実施形態例では、テストモードエントリコマンドが入力され、テストモードに設定された半導体記憶装置に、外部クロックに同期してライトコマンドが入力されると、コマンドデコーダ２は、外部クロック信号に依存しないで、ライト、プリチャージ、アクティブ、及び、リードコマンドが、この順で順次に入力されたときと同様な信号をロウ系制御回路５、及び、カラム系制御回路１０に出力する。具体的には、ライトコマンドに対応して信号ＩＣＡＳＢをＬレベルに立ち下げ、所定時間の経過後（時刻ｔ１直後）に信号ＩＲＡＳＢ、及び、信号ＩＣＡＳＢをＨレベルに立ち上げ、信号ＩＲＡＳＢを所定時間が経過するまで（時刻ｔ３直後まで）Ｈレベルを維持した後に信号ＩＲＡＳＢをＬレベルに立ち下げ、信号ＩＣＡＳＢを所定時間が経過するまで（時刻ｔ５直後まで）Ｈレベル維持した後にＬレベルに立ち下げる。半導体試験装置は、ライトコマンドを出力した後は、半導体記憶装置にデータが書き込まれるタイミング、及び、半導体記憶装置からデータを読み出すタイミングに合わせてデータ読み書きを行う。
【００４２】
従来、高速な同期型の半導体記憶装置を試験する際には、要求されるｔＰＤＬやｔＲＰ、ｔＲＣＤのスペックと同等な周期の外部クロック信号ＣＬＫを出力する高速テスタが必要であったが、本実施形態例では、コマンドデコーダ２が、複数のコマンドが入力されたときと同等な信号を遅延回路等を用いて出力することで、低速テスタを使用して、高速な時間性能が要求される半導体記憶装置を試験することができる。半導体記憶装置をテストモードに設定した後に、ライトコマンドを入力してから、読み出し動作を完了するまでにかかる時間は、外部クロック信号の周期に関係なく、通常動作時と同じであるため、半導体記憶装置の試験にかかる時間の増加を抑えることができる。また、試験対象の半導体記憶装置に要求されるスペックに応じて、ｔＤＰＬや、ｔＲＰ、ｔＲＣＤを定める遅延時間をコマンドデコーダ２に設定することで、異なる時間性能が要求される半導体記憶装置を、同じ試験装置を用いて試験することができる。
【００４３】
なお、上記実施形態例では、テストモード時において、ライトコマンドが入力されるとライトコマンド、プリチャージコマンド、アクティブコマンド、及び、リードコマンドが、所定の時間間隔でこの順で与えられたのと同様な動作をする例を示したが、これに限定されず、１つのコマンドを外部クロック信号に同期して入力すると、複数のコマンドが所定時間間隔で順次に与えられたのと同様に動作する構成としてもよい。また、コマンドが与えられたのと同様な動作をする所定時間間隔は、通常動作時の外部クロック信号に同期した時間に限られず、任意の時間に設定することができる。半導体試験装置が出力する外部クロック信号は、半導体記憶装置の通常動作時の２倍の周期に限定されず、その他の周期の外部クロック信号を使用して試験を行なうこともできる。
【００４４】
以上、本発明をその好適な実施形態例に基づいて説明したが、本発明のハンド帯記憶装置は、上記実施形態例にのみ限定されるものでなく、上記実施形態例の構成から種々の修正及び変更を施した半導体記憶装置も、本発明の範囲に含まれる。
【００４５】
【発明の効果】
以上説明したように、本発明の半導体記憶装置は、試験時には、外部クロック信号に同期して一のコマンドが入力されると、コマンドデコーダが、入力されたコマンドに対応する制御信号を出力した後に、他のコマンドが入力されたときと同様な制御信号を出力する。コマンドデコーダが一のコマンドに対応する制御信号を出力してから、他のコマンドに対応する制御信号を出力するまでの時間間隔は、任意に調整可能であるため、外部信号に同期してコマンドを入力する同期型の半導体記憶装置において、コマンドを入力する時間間隔が短い高速な半導体記憶装置についても、その時間間隔よりも長い周期の外部クロック信号を出力する低速な半導体試験装置を用いて試験することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態例の半導体記憶装置の構成を示すブロック図。
【図２】図１の半導体記憶装置の動作を示すタイミングチャート。
【図３】従来の半導体記憶装置の構成を示すブロック図。
【図４】図３の半導体記憶装置の動作を示すタイミングチャート。
【符号の説明】
１：内部クロック発生回路
２：コマンドデコーダ
３：内部アドレス発生回路
４：メモリセルアレイ
５：ロウ系制御回路
６：ロウデコーダ
７：カラムデコーダ
８：センスアンプ回路
９：データアンプ回路
１０：カラム系制御回路
１１：入出力回路
１２：テストモード判定回路
【図１】
2004046927.tif 000003
【図２】
2004046927.tif 000004
【図３】
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【図４】
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