(57)【要約】【課題】同一基板上に、それぞれが異なる特性を有する、複数のＴＦＴを作り分けることが可能な、半導体装置の作製方法を提供することを課題とする。【解決手段】ゲートメタルを成膜し、要求される特性の異なるＴＦＴ毎に、前記ゲートメタルを部分的にエッチングし、ゲート電極を作製する。つまり、要求される特性の異なるＴＦＴ毎に、レジストを露光してレジストマスクを作製する。前記レジストマスクを用いて、要求される特性の異なるＴＦＴ毎に、ゲートメタルのエッチングを行う。この際、ゲート電極をパターニング中のＴＦＴ以外のＴＦＴの、半導体活性層を覆うゲートメタルは、レジストで覆ったままにする。各ＴＦＴのゲート電極作製工程は、要求される特性に合わせて最適化された条件で行えばよい。また、必要に応じて、ソース領域、ドレイン領域、Ｌｏｖ領域、Ｌｏｆｆ領域への、不純物元素のドーピングを行う。【選択図】  図１
2004186215.tif 000002
【特許請求の範囲】
【請求項１】
絶縁表面上に導電層を形成しパターニングして、配線を形成する半導体装置の作製方法において、
第１の露光手段によって第１のレジストマスクを形成し、
前記第１のレジストマスクを用いて、前記導電層の第１の領域をエッチングし第１の配線を形成し、
前記第１の露光手段より解像度の高い第２の露光手段によって第２のレジストマスクを形成し、
前記第２のレジストマスクを用いて、前記導電層の第２の領域及び前記第１の配線の一部をエッチングし、前記第１の配線と接続された第２の配線を形成することを特徴とする半導体装置の作製方法。
【請求項２】
絶縁表面上に導電層を形成しパターニングして、配線を形成する半導体装置の作製方法において、
等倍投影露光装置によって第１のレジストマスクを形成し、
前記第１のレジストマスクを用いて、前記導電層の第１の領域をエッチングし第１の配線を形成し、
縮小投影露光装置によって第２のレジストマスクを形成し、
前記第２のレジストマスクを用いて、前記導電層の第２の領域及び前記第１の配線の一部をエッチングし、前記第１の配線と接続された第２の配線を形成することを特徴とする半導体装置の作製方法。
【請求項３】
絶縁表面上に導電層を形成しパターニングして、配線を形成する半導体装置の作製方法において、
第１の露光手段によって第１のレジストマスクを形成し、
前記第１のレジストマスクを用いて、前記導電層の第１の領域をエッチングし第１の配線を形成し、
前記第１の露光手段より用いる光の波長が短い第２の露光手段によって第２のレジストマスクを形成し、
前記第２のレジストマスクを用いて、前記導電層の第２の領域及び前記第１の配線の一部をエッチングし、前記第１の配線と接続された第２の配線を形成することを特徴とする半導体装置の作製方法。
【請求項４】
絶縁表面上に導電層を形成し、パターニングして配線を形成する半導体装置の作製方法において、
第１の露光手段によって第１のレジストマスクを形成し、
前記第１のレジストマスクを用いて、前記導電層の第１の領域をエッチングし、端部がテーパー状となる第１の配線を形成し、
第２の露光手段によって第２のレジストマスクを形成し、
前記第２のレジストマスクを用いて、前記導電層の第２の領域及び前記第１の配線の一部をエッチングし、端部が垂直となる、前記第１の配線と接続された第２の配線を形成することを特徴とする半導体装置の作製方法。
【請求項５】
絶縁表面上に導電層を形成し、パターニングして配線を形成する半導体装置の作製方法において、
第１の露光手段によって第１のレジストマスクを形成し、
前記第１のレジストマスクを用いて、前記導電層の第１の領域をエッチングし、端部がテーパー状となる第１の配線を形成し、
前記第１の露光手段より解像度の高い第２の露光手段によって第２のレジストマスクを形成し、
前記第２のレジストマスクを用いて、前記導電層の第２の領域及び前記第１の配線の一部をエッチングし、端部が垂直となる、前記第１の配線と接続された第２の配線を形成することを特徴とする半導体装置の作製方法。
【請求項６】
請求項４または請求項５において、
前記第１の露光手段は等倍投影露光装置を用い、前記第２の露光手段は縮小投影露光装置を用いることを特徴とする半導体装置の作製方法。
【請求項７】
請求項４または請求項５において、
前記第２の露光手段に用いる光の波長は、前記第１の露光手段に用いる光の波長より短いことを特徴とする半導体装置の作製方法。
【請求項８】
請求項１乃至請求項７のいずれか一項に記載の前記半導体装置の作製方法を用いて作製される電子機器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、薄膜トランジスタにより構成される半導体装置の作製方法に関する。特に、異なる電源電圧によって駆動する、複数の回路を有する半導体装置の作製方法に関する。また、前記半導体装置を用いた電子機器に関する。
【従来の技術】
近年、絶縁表面を有する基板上に形成された半導体薄膜を用いて薄膜トランジスタ（以下、ＴＦＴと表記する）を構成し、ＴＦＴで形成した回路を有する半導体装置の開発が進んでいる。ＴＦＴで形成した回路を有する半導体装置の代表例として、アクティブマトリクス型の液晶表示装置や、アクティブマトリクス型のＯＬＥＤ（Ｏｒｇａｎｉｃ  Ｌｉｇｈｔ  Ｅｍｉｔｔｉｎｇ  Ｄｉｏｄｅ）表示装置等が知られている。
【０００２】
ここで、ＴＦＴの作製方法についての例を挙げる。説明には図９を用いる。
【０００３】
図９（Ａ）に示すように、絶縁表面を有する基板１１０１上に、非晶質（アモルファス）半導体膜を結晶化するなどの手法によって作製された多結晶半導体膜をパターニングし、半導体活性層１１０２ｃ及び１１０２ｄが形成される。半導体活性層１１０２ｃ及び１１０２ｄ上に、絶縁膜１１０３と、導電膜１１０４と、レジスト１１８６が形成される。導電膜１１０４によってＴＦＴのゲート電極が形成されるため、導電膜１１０４をゲートメタルとも呼ぶことにする。なお図９では、ゲートメタルが、導電膜１１０４の単層構造で形成される例を示す。
【０００４】
レジスト１１８６を形成したら、ゲートメタルをパターニングするための、レジストマスクを作製する。レジスト１１８６にパターンを露光し、レジスト１１８６を感光させる。その後、現像を行うことによって、図９（Ｂ）に示すような、レジストからなるマスク（レジストマスク）１１２３、１１２４が形成される。レジストマスク１１２３、１１２４を用いて、導電膜１１０４をエッチングする。こうして、ゲート電極１１２１と、ゲート電極１１２２とが作製される。その後、Ｎ型を付与する不純物元素をドーピングする（ドーピング１）。こうして、半導体活性層１１０２ｃ、１１０２ｄ内にＮ型の不純物領域１１２５ａ、１１２５ｂ、１１２６ａ、１１２６ｂが形成される。
【０００５】
次いで、図９（Ｃ）に示すように、レジストマスク１１２３、１１２４を除去し、新たにレジストマスク１１２８を形成する。その後、Ｐ型を付与する不純物元素をドーピングする（ドーピング２）。こうして、半導体活性層１１０２ｄ内に、不純物領域１１２９ａ、１１２９ｂが形成される。ここで、不純物領域１１２９ａ、１１２９ｂには、ドーピング１においてＮ型の不純物元素が添加されている。しかし、ドーピング２においてＰ型の不純物元素を高濃度で添加することによって、不純物領域１１２９ａ、１１２９ｂはＰチャネル型ＴＦＴのソース領域及びドレイン領域として問題なく機能する。
【０００６】
このようにして、Ｎチャネル型ＴＦＴと、Ｐチャネル型ＴＦＴを形成することができる。
【０００７】
【発明が解決しようとする課題】
近年、結晶質半導体膜（典型的には多結晶膜）を活性層にしたＴＦＴ（以下、多結晶ＴＦＴと記す）の電界効果移動度等の特性が向上している。そのため、当該ＴＦＴを用いていろいろな機能を備えた回路を形成することも可能となりつつある。そこで、従来は単結晶基板上に作製していた回路を、ガラス基板等の絶縁表面を有する基板上にＴＦＴを用いて形成することを期待され、試みがなされている。例えば、液晶表示装置等の表示装置の画素等が形成された基板と同一の基板上に、ＴＦＴを用いて演算処理回路や、記憶素子なども形成することが期待されている。
【０００８】
ここで、絶縁表面を有する同一の基板上に、ＴＦＴを用いて様々な回路を形成する場合では、それぞれの回路の機能に応じて該回路を構成するＴＦＴに要求される特性は異なる。そのため、特性の異なるＴＦＴを作り分ける必要がある。以下、回路の機能に応じて該回路を構成するＴＦＴに要求される特性の違いについて、具体例を挙げて説明する。
【０００９】
例えば、アクティブマトリクス型の液晶表示装置と演算処理回路とを、同一の基板上にＴＦＴを用いて形成しようとする場合を例に挙げる。アクティブマトリクス型の液晶表示装置は、マトリクス状に配置された複数の画素によって構成される画素部と、前記画素部に映像信号を入力する駆動回路部（以下、画素駆動回路部と表記する）を有する。
【００１０】
図１２に、アクティブマトリクス型の液晶表示装置の画素部の構成の一例を示す。画素部には、複数の信号線Ｓ１〜Ｓｘと、走査線Ｇ１〜Ｇｙが配置されている。信号線Ｓ１〜Ｓｘと走査線Ｇ１〜Ｇｙの交点毎に、画素が配置されている。各画素はスイッチング素子を有する。前記スイッチング素子は、走査線Ｇ１〜Ｇｙに入力される信号に応じて、信号線Ｓ１〜Ｓｘに入力された映像信号の各画素への入力を選択する。図１２において、前記スイッチング素子としてＴＦＴ（以下、画素ＴＦＴと表記する）３００２を示す。また、信号線Ｓ１〜Ｓｘより、画素に入力された信号を保持する保持容量３００１と、画素ＴＦＴ３００２を介して入力された映像信号に応じて透過率が変化する液晶素子３００３とを有する。
【００１１】
各画素において、画素ＴＦＴ３００２のゲート電極は走査線Ｇ１〜Ｇｙのうちの１本に接続される。画素ＴＦＴ３００２のソース領域またはドレイン領域の一方は、信号線Ｓ１〜Ｓｘのうちの１本に接続され、もう一方は保持容量３００１の一方の電極及び液晶素子３００３の一方の電極に接続される。
【００１２】
画素を構成する画素ＴＦＴ３００２は、オフ電流が少ないことが要求される。これは、漏れ電流によって、各画素に配置された液晶素子３００３の電極間に印加される電圧が変化し、透過率が変化して、画像が乱れるのを防ぐためである。また、画素ＴＦＴ３００２を介して画像を視認するタイプ（以下、透過型と表記する）の液晶表示装置では、開口率を上げるため、画素ＴＦＴ３００２を微細化することが要求される。さらに、液晶素子３００３の電極間には、通常、１６Ｖ程度の電圧が印加されている。そのため、画素ＴＦＴ３００２等は、１６Ｖ程度の耐圧性が要求される。よって、ゲート電極と重なる低濃度不純物領域（以下、Ｌｏｖ領域と表記する）や、ゲート電極と重ならない低濃度不純物領域（以下、Ｌｏｆｆ領域と表記する）を有する構造のＴＦＴとするのが望ましい。
【００１３】
一方、画素駆動回路部を構成するＴＦＴ（以下、画素駆動回路用ＴＦＴと表記する）は、画素ＴＦＴほどに、オフ電流の低減や、微細化が要求されない。ただし、１６Ｖ程度の電源電圧によって動作するため、耐圧性が要求される。
【００１４】
演算処理回路では、高い駆動周波数が要求される。そのため、演算回路を構成するＴＦＴには、キャリアの移動度の向上及び微細化が求められる。一方、微細化したＴＦＴによって作製した演算回路は、３〜５Ｖ程度の電源電圧で動作可能となり、ＴＦＴの耐圧性は、画素ＴＦＴや画素駆動回路用ＴＦＴほどには要求されない。
【００１５】
上述の要求される特性に応じて、ＴＦＴを作り分ける必要がある。
【００１６】
そこで本発明は、同一基板上に、それぞれが異なる特性を有する、または、デザインルールが異なる、複数のＴＦＴを作り分けることが可能な半導体装置の作製方法を提供することを課題とする。
【００１７】
【課題を解決するための手段】
上述した課題を解決するために、本発明においては以下の手段を講じる。
【００１８】
ゲートメタルを成膜し、要求される特性の異なるＴＦＴ毎に、前記ゲートメタルを部分的にエッチングし、ゲート電極を作製する作製方法とする。つまり、要求される特性の異なるＴＦＴ毎に、レジストを露光してレジストマスクを作製する。前記レジストマスクを用いて、要求される特性の異なるＴＦＴ毎に、ゲートメタルのエッチングを行う。ここで、ゲート電極をパターニング中のＴＦＴ以外のＴＦＴの半導体活性層を覆うゲートメタルは、レジストマスクで覆っておく。各ＴＦＴのゲート電極作製工程は、要求される特性に合わせて最適化された条件で行えばよい。
【００１９】
ここで、成膜されるゲートメタルは、単層構造であってもよいし、２層の積層構造としてもよいし、２層以上の多層構造としてもよい。
【００２０】
なお、ゲートメタル成膜までの工程は、同一基板上に形成されたＴＦＴに関して同一とすることができる。また、同一基板上に形成された全てのＴＦＴにおいて、ゲート電極を作製した後の工程を共通とすることが可能である。なお必ずしも、同一基板上に形成された全てのＴＦＴにおいて、ゲート電極形成以外の全ての工程を共通とする必要はない。該工程の一部を共通とすることができる。こうして、より少ないマスク枚数で、異なる特性を有する、複数のＴＦＴを作り分けることが可能である。
【００２１】
要求される特性の異なるＴＦＴ毎に、ゲートメタルのエッチングの手法を変え、作製されるゲート電極の形状を変えることができる。例えば、テーパー状の端部を有する形状のゲート電極を備えたＴＦＴと、ほぼ垂直な端部を有する形状のゲート電極を備えたＴＦＴとを作り分けることができる。テーパー状の端部を有する形状のゲート電極を備えたＴＦＴでは、テーパー部を介して、不純物元素をドーピングし、自己整合的に、低濃度不純物領域を形成することが可能である。よって、耐圧性に優れた構成のＴＦＴが得られる。ここで、端部がテーパー状のゲート電極を有するＴＦＴでは、ゲート長及びゲート幅を小さくすることが困難である。つまり微細化には適しない。一方、ほぼ垂直な端部を有する形状のゲート電極を備えたＴＦＴは、微細化に適した形状である。こうして、要求される特性に応じて、ＴＦＴのゲート電極の形状を変えることができる。
【００２２】
端部がテーパー状のゲート電極を形成するのと同時に、ゲートメタルをエッチングすることによって配線を形成することができる。この配線の形状は、テーパー状の端部を有する。テーパー状の端部を有する配線では、該配線の上部に形成する膜の段切れを防止し、不良を低減することができる。
【００２３】
ほぼ垂直な端部を有する形状のゲート電極を形成するのと同時に、ゲートメタルをエッチングすることによって配線を形成することができる。この配線の形状は、ほぼ垂直な端部を有する。ほぼ垂直な端部を有する配線は、同じ断面積のテーパー状の端部を有する配線と比較して、配線幅（Ｌ）と配線間隔（Ｓ）の比Ｌ／Ｓを小さくすることが可能である。よって、垂直な端部を有する配線は、集積化に適した形状である。こうして、半導体装置の部分に応じて、配線の形状を変えることができる。
【００２４】
また、要求される特性の異なるＴＦＴ毎に、ゲート電極をパターニングする際に用いるレジストの露光手段を変える。こうして、ゲート電極のパターニングの解像度を変えることができる。なお、露光手段とは、露光条件や露光装置を示すものとする。また、露光装置とは、レジストを露光する放射エネルギー源（光電源、電子線源、またはＸ線源）を有し、放射エネルギー源を用いて原画（レクチルまたはマスク）上のパターンをレジストに露光させる装置である。使用可能な露光装置としては、縮小投影露光装置（通称、ステッパ−）や、等倍投影露光装置であるミラープロジェクション方式の露光装置（以下、ＭＰＡと表記する）が挙げられるが、これに限定されない。公知の露光装置を自由に用いることができる。露光条件とは、露光に用いる放射エネルギー源の波長や、原画（レクチルまたはマスク）をレジストに露光する際の倍率、レジストの材料、露光時間等を含むものとする。
【００２５】
また、各ＴＦＴのソース領域、ドレイン領域、Ｌｏｖ領域、Ｌｏｆｆ領域等を形成するために、必要に応じて、不純物元素のドーピングを行う。
【００２６】
本発明の半導体装置の作製方法の例について、図１を用いて説明する。本発明の半導体装置の作製方法の典型的な例を、図１（Ａ）に示す。図１（Ａ）において、それぞれ要求される特性が異なる第１のＴＦＴと第２のＴＦＴとを同一基板上に作製する工程について説明する。
【００２７】
第１のＴＦＴ及び第２のＴＦＴの各半導体活性層上に、共通に、ゲート絶縁膜、ゲートメタル、レジストを順に成膜する（ゲートメタル及びレジスト成膜）。その後、第１の露光をおこなって、第１のＴＦＴのゲート電極を作製するためのレジストマスクを形成する。その後、当該レジストマスクを用いてゲートメタルをエッチングし、第１のＴＦＴのゲート電極を作製する（第１のＴＦＴのゲート電極作製）。この後、不純物元素のドーピングを行う。第１のＴＦＴに関して、第１の露光、ゲート電極の作製、ドーピング等の工程を行う間は、第２のＴＦＴに対応する半導体活性層上のゲートメタルは、エッチングされないようにレジストマスクによって覆われる。
【００２８】
次いで、前記レジストマスクを剥離した後、第１のＴＦＴと第２のＴＦＴを形成する領域を覆うように、新たにレジストを成膜する（レジスト成膜）。その後、第２の露光をおこなって、第２のＴＦＴのゲート電極を作製するためのレジストマスクを形成する。その後、当該レジストマスクを用いてゲートメタルをエッチングし、第２のＴＦＴのゲート電極を作製する（第２のＴＦＴのゲート電極作製）。この後、不純物元素のドーピングを行う。第２のＴＦＴに関して、第２の露光、ゲート電極の作製、ドーピング等の工程を行う間は、第１のＴＦＴに対応する半導体活性層上のゲートメタルは、エッチングされないようにレジストマスクによって覆われる。
【００２９】
こうして、第１のＴＦＴと、第２のＴＦＴを作り分ける。
【００３０】
なお、各ＴＦＴ（第１のＴＦＴ、第２のＴＦＴ）それぞれのゲート電極の作製工程において、ゲートメタルのエッチングを段階的に行い、その間に不純物元素のドーピング工程を行っても良い。
【００３１】
以下に、第１のＴＦＴや第２のＴＦＴのゲート電極を作製工程において、ゲートメタルのエッチングを段階的に行い、その間に不純物元素のドーピング工程を行う例を、図１（Ｄ）に示す。なお、図１（Ｄ）では、第１のＴＦＴまたは第２のＴＦＴのどちらか一方のゲート電極の作製工程にのみ注目し、説明する。
【００３２】
図１（Ｄ）に示すように、１回目のゲートメタルのエッチング（ゲートメタルエッチング１）を行った後、不純物元素のドーピングを行う。次いで、２回目のゲートメタルのエッチング（ゲートメタルエッチング２）を行った後、不純物元素のドーピングを行う。更に、３回目のゲートメタルのエッチング（ゲートメタルエッチング３）によって、ゲート電極を作製する。
【００３３】
ここで、上記２回のドーピングにおいて、不純物元素のドーピングにおけるマスクとなるゲートメタルの形状を変化させる。こうして半導体活性層中に、２回のドーピングの両方によって不純物元素が添加される領域と、ゲートメタルエッチング２を行った後のドーピングの工程のみによって不純物元素が添加される領域とを形成することができる。こうして半導体活性層中に、不純物元素が高濃度で添加された領域と、低濃度で添加された領域とを作製する。
【００３４】
図１（Ｄ）に示したような工程を、図１（Ａ）におけるゲート電極の作製工程（第１のＴＦＴのゲート電極作製工程や第２のＴＦＴのゲート電極作製工程）において行ってもよい。
【００３５】
図１（Ｄ）に示したようなゲートの作製工程を行うＴＦＴに関しては、その後の不純物元素のドーピングの工程は、必ずしも必要ではない。
【００３６】
図１（Ｂ）は、図１（Ａ）とは異なる本発明の半導体装置の作製方法の例である。図１（Ａ）に示した工程では、各ＴＦＴ（第１のＴＦＴ、第２のＴＦＴ）のゲート電極を作製した後、それぞれ不純物元素のドーピングを行う。しかし、図１（Ｂ）に示す作製方法では、第１のＴＦＴのゲート電極を作製した後、不純物元素のドーピングを行わず、第２のＴＦＴのゲート電極の作製を行う。そして最後に、不純物元素のドーピングの工程を第１のＴＦＴと第２のＴＦＴに対して共通に行うことによって、第１のＴＦＴと第２のＴＦＴを作製する。図１（Ｂ）に示した工程では、図１（Ａ）と比較してドーピングの回数が少なく、作製工程を削減することができる。
【００３７】
図１（Ｃ）は、図１（Ａ）や図１（Ｂ）と異なる本発明の半導体装置の作製方法の例である。図１（Ｃ）に示す作製方法は、図１（Ａ）に示す作製方法と図１（Ｂ）に示す作製方法の組み合わせである。つまり、第１のＴＦＴの作製におけるドーピング工程の一部と、第２のＴＦＴの作製におけるドーピング工程の一部とを同時に行う作製方法である。第１のＴＦＴの作製工程と第２のＴＦＴの作製工程のドーピング工程の一部を同時に行うので、図１（Ａ）の作製方法と比較して作製工程を簡略化することができる。一方、第１のＴＦＴの作製工程と第２のＴＦＴの作製工程それぞれにおいても、ドーピング工程を行うので、図１（Ｂ）の作製方法に対して、不純物元素のドーピングの際の条件を第１のＴＦＴと第２のＴＦＴとで変えることもできる。
【００３８】
なお、各ＴＦＴ（第１のＴＦＴ、第２のＴＦＴ）それぞれのゲート電極の作製工程において、ゲートメタルのエッチングを段階的に行い、その間に不純物元素のドーピング工程を行っても良い。例えば、図１（Ｄ）に示したような工程を、図１（Ｃ）におけるゲート電極の作製工程（第１のＴＦＴのゲート電極作製工程や第２のＴＦＴのゲート電極作製工程）において行ってもよい。図１（Ｄ）に示したようなゲートの作製工程を行うＴＦＴに関しては、その後の不純物元素のドーピングの工程は、必ずしも必要ではない。
【００３９】
なお、図１（Ａ）〜図１（Ｃ）に示した作製方法それぞれにおいて、第１の露光の工程において用いる露光手段と、第２の露光の工程において用いる露光手段とは、同じとすることもできるし、異ならせることも可能である。第１の露光の工程において用いる露光手段と、第２の露光の工程において用いる露光手段とを、異ならせる例を以下に挙げる。
【００４０】
例えば、第１のＴＦＴに対して、第２のＴＦＴの方が微細化を求められる場合、第１の露光の工程に用いる光の波長に対して、第２の露光の工程に用いる光の波長は、短いものにする。また例えば、第１のＴＦＴに対して、第２のＴＦＴの方が微細化を求められる場合、第１の露光の工程では、ＭＰＡを用いて露光を行い、第２の露光の工程では、ステッパーを用いて露光を行う。
【００４１】
第１のＴＦＴと第２のＴＦＴのゲート電極形成のためのレジストマスク作製において、露光手段を変える手法について図１１を用いて説明する。
【００４２】
図１１（Ａ）に示すように、基板上に、第１の露光の工程により得られたレジストマスクによりゲート電極がパターニングされるＴＦＴ（第１のＴＦＴ）を有する領域（第１の領域）と、第２の露光の工程により得られたレジストマスクによりゲート電極がパターニングされるＴＦＴ（第２のＴＦＴ）を有する領域（第２の領域）とを作り分けることができる。
【００４３】
ここで、第１のＴＦＴのゲート電極作製と第２のＴＦＴのゲート電極作製とにおいて、微細化が求められる方のＴＦＴのゲート電極作製を後に行うことが望ましい。こうして、第１のＴＦＴのゲート電極作製の工程において、ゲートメタルをエッチングすることによって形成される配線と、第２のＴＦＴのゲート電極作製の工程において、ゲートメタルをエッチングすることによって形成される配線とを、滑らかに接続することが可能である。
【００４４】
また、第１の露光工程、第２の露光工程それぞれを、複数の露光手段を用いて行っても良い。例えば、図１１（Ｂ）に示すように、第１の露光の工程により得られたレジストマスクによりゲート電極がパターニングされる領域（第１の領域）を、第１の露光手段及び第１の露光手段とは異なる第２の露光手段の両方を用いて形成したレジストマスクを用いてパターニングすることが可能である。つまり、第１の露光手段と第２の露光手段とに共通に用いることが可能なレジストを成膜した後、第１の領域において第１の露光手段で露光を行う。その後続けて第２の露光手段で露光を行う。最後に、現像を行ってレジストマスクを形成してもよい。
【００４５】
なお、図１における第１のＴＦＴの作製工程、第２のＴＦＴの作製工程それぞれにおいて、ゲートメタルのエッチングに必要なレジストマスク以外に新たにレジストマスクを形成し、特定の領域に選択的に不純物元素を添加しても良い。こうしてゲート電極によって自己整合的には形成されない不純物領域を形成することも可能である。
【００４６】
また、ゲート電極の側面に絶縁物によってサイドウォールを形成してもよい。さらに、該サイドウォールをマスクとして不純物元素を添加し、ＬＤＤ領域を形成してもよい。特に、微細化が要求されるＴＦＴにおいてＬＤＤ領域等を形成する場合は、レジストマスクを用いてＬＤＤ領域を形成するより、上述のサイドウォールを用いた手法の方がマスクを正確に位置合わせ可能なため好ましい。
【００４７】
なお、図１における第１のＴＦＴのゲート電極の作製工程において、極性の異なる２つのＴＦＴに対応するゲート電極を同時に作製してもよい。また、図１における第２のＴＦＴのゲート電極の作製工程において、極性の異なる２つのＴＦＴに対応するゲート電極を同時に作製してもよい。この際、第１のＴＦＴの作製工程や第２のＴＦＴの作製工程では、それぞれの極性のＴＦＴに応じて、不純物元素のドーピングの条件を変える必要が生じる。そのため、ゲートメタルのエッチングの際に必要なレジストマスク以外に新たにレジストマスクを形成し、特定の領域に選択的に不純物元素を添加してもよい。
【００４８】
また、第１のＴＦＴ及び第２のＴＦＴの半導体活性層を形成する半導体膜は、連続発振のレーザ光を用いたレーザアニ−ルによって結晶化されてもよい。
【００４９】
なお、図１では、２回の露光工程（第１の露光、第２の露光）によって、ＴＦＴのゲート電極を作り分ける工程について示したが、これに限定されない。本発明は、複数の露光工程を有し、それぞれの露光工程毎に、ＴＦＴのゲート電極を作り分ける工程に適用することが可能である。
【００５０】
こうして、同一基板上に、それぞれが異なる特性を有する、または、デザインルールが異なる、複数のＴＦＴを作り分けることが可能な、半導体装置の作製方法を提供することができる。
【００５１】
本発明によって、同一基板上に、様々な機能を有する回路を作製することが可能である。こうして、従来ＩＣチップ等で外付けされていたような回路も同一基板上に作製し、装置を小型・軽量化することができる。また、より少ないマスク枚数で、異なる特性を有する、複数のＴＦＴを作り分けることが可能であるため、工程数の増加を低減し、コストを低く抑えることができる。
【００５２】
【発明の実施の形態】
（実施の形態１）
本実施の形態では、本発明の半導体装置の作製方法の一例を、図２を用いて説明する。なお、本実施の形態１において示す作製工程例は、課題を解決するための手段において、図１（Ｃ）に示した例に相当する。特に、図１（Ｃ）における第１のＴＦＴのゲート電極作製において、図１（Ｄ）に示したパターンの工程を用い、且つ、第１のＴＦＴのゲート電極作製直後のドーピングを省略する例に相当する。
【００５３】
図２（Ａ）において、基板１０１は、石英基板、シリコン基板、金属基板又はステンレス基板の表面に絶縁膜を形成したものを用いる。また本作製工程の処理温度に耐えうる耐熱性を有するプラスチック基板を用いても良い。本実施の形態ではバリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス等のガラスからなる基板１０１を用いる。
【００５４】
次いで、基板１０１上に酸化珪素膜、窒化珪素膜又は酸化窒化珪素膜などの絶縁膜から成る下地膜（図示せず）を形成する。下地膜は、前記絶縁膜の単層構造でも前記絶縁膜を２層以上積層させた構造であっても良い。
【００５５】
本実施の形態では、下地膜の１層目として、プラズマＣＶＤ法を用いてＳｉＨ４、ＮＨ３、及びＮ２Ｏを反応ガスとして成膜される窒化酸化珪素膜を１０〜２００ｎｍ（好ましくは５０〜１００ｎｍ）の厚さに形成する。本実施の形態では、窒化酸化珪素膜を５０ｎｍの厚さに形成する。次いで下地膜の２層目として、プラズマＣＶＤ法を用いてＳｉＨ４及びＮ２Ｏを反応ガスとして成膜される酸化窒化珪素膜を５０〜２００ｎｍ（好ましくは１００〜１５０ｎｍ）の厚さに形成する。本実施の形態では、酸化窒化珪素膜を１００ｎｍの厚さに形成する。
【００５６】
続いて下地膜上に半導体膜を形成する。半導体膜は公知の手段（スパッタ法、ＬＰＣＶＤ法、プラズマＣＶＤ法等）により２５〜８０ｎｍ（好ましくは３０〜６０ｎｍ）の厚さで半導体膜を成膜する。次いで前記半導体膜を公知の結晶化法（レーザ結晶化法、ＲＴＡ又はファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法等）を用いて結晶化させる。なお、結晶化を助長する金属元素を用いる熱結晶化法とレーザ結晶化法とを組み合わせてもよい。例えば、結晶化を助長する金属元素を用いる熱結晶化法を行った後、レーザ結晶化法を行っても良い。
【００５７】
そして、得られた結晶質半導体膜を所望の形状にパターニングして半導体層（半導体活性層）１０２ａ〜１０２ｄを形成する。なお前記半導体層として、非晶質半導体膜、微結晶半導体膜、結晶質半導体膜、又は非晶質珪素ゲルマニウム膜などの非晶質構造を有する化合物半導体膜等を用いることができる。
【００５８】
本実施の形態では、プラズマＣＶＤ法を用いて、膜厚５５ｎｍの非晶質珪素膜を成膜する。そして、ニッケルを含む溶液を非晶質珪素膜上に保持させ、この非晶質珪素膜に脱水素化（５００℃、１時間）を行なった後、熱結晶化（５５０℃、４時間）を行なって結晶質珪素膜を形成する。その後、フォトリソグラフィ法を用いたパターニング処理によって島状の半導体層１０２ａ〜１０２ｄを形成する。
【００５９】
なおレーザ結晶化法で結晶質半導体膜を作製する場合のレーザは、連続発振またはパルス発振の気体レーザ又は固体レーザを用いれば良い。前者の気体レーザとしては、エキシマレーザ、ＹＡＧレーザ、ＹＶＯ４レーザ、ＹＬＦレーザ、ＹＡｌＯ３レーザ、ガラスレーザ、ルビーレーザ、Ｔｉ：サファイアレーザ等を用いることができる。また後者の固体レーザとしては、Ｃｒ、Ｎｄ、Ｅｒ、Ｈｏ、Ｃｅ、Ｃｏ、Ｔｉ又はＴｍがドーピングされたＹＡＧ、ＹＶＯ４、ＹＬＦ、ＹＡｌＯ３などの結晶を使ったレーザを用いることができる。当該レーザの基本波はドーピングする材料によって異なり、１μｍ前後の基本波を有するレーザ光が得られる。基本波に対する高調波は、非線形光学素子を用いることで得ることができる。なお非晶質半導体膜の結晶化に際し、大粒径に結晶を得るためには、連続発振が可能な固体レーザを用い、基本波の第２高調波〜第４高調波を適用するのが好ましい。代表的には、Ｎｄ：ＹＶＯ４レーザー（基本波１０６４ｎｍ）の第２高調波（５３２ｎｍ）や第３高調波（３５５ｎｍ）を適用する。
【００６０】
また出力１０Ｗの連続発振のＹＶＯ４レーザから射出されたレーザ光は、非線形光学素子により高調波に変換する。さらに、共振器の中にＹＶＯ４結晶と非線形光学素子を入れて、高調波を射出する方法もある。そして、好ましくは光学系により照射面にて矩形状または楕円形状のレーザ光に成形して、被処理体に照射する。このときのエネルギー密度は０．０１〜１００ＭＷ／ｃｍ２程度（好ましくは０．１〜１０ＭＷ／ｃｍ２）が必要である。そして、１０〜２０００ｃｍ／ｓ程度の速度でレーザ光に対して相対的に半導体膜を移動させて照射する。
【００６１】
また上記のレーザを用いる場合には、レーザ発振器から放射されたレーザビームを光学系で線状に集光して半導体膜に照射すると良い。結晶化の条件は適宜設定されるが、エキシマレーザを用いる場合はパルス発振周波数３００Ｈｚとし、レーザーエネルギー密度を１００〜７００ｍＪ／ｃｍ２（代表的には２００〜３００ｍＪ／ｃｍ２）とすると良い。またＹＡＧレーザを用いる場合には、その第２高調波を用いてパルス発振周波数１〜３００Ｈｚとし、レーザーエネルギー密度を３００〜１０００ｍＪ／ｃｍ２（代表的には３５０〜５００ｍＪ／ｃｍ２）とすると良い。そして幅１００〜１０００μｍ（好ましくは幅４００μｍ）で線状に集光したレーザ光を基板全面に渡って照射し、このときの線状ビームの重ね合わせ率（オーバーラップ率）を５０〜９８％としても良い。
【００６２】
しかしながら本実施の形態では、結晶化を助長する金属元素を用いて非晶質珪素膜の結晶化を行なったため、前記金属元素が結晶質珪素膜中に残留している。そのため、前記結晶質珪素膜上に５０〜１００ｎｍの非晶質珪素膜を形成し、加熱処理（ＲＴＡ法やファーネスアニール炉を用いた熱アニール等）を行なって、該非晶質珪素膜中に前記金属元素を拡散させ、前記非晶質珪素膜は加熱処理後にエッチングを行なって除去する。その結果、前記結晶質珪素膜中の金属元素の含有量を低減または除去することができる。
【００６３】
なお島状の半導体層１０２ａ〜１０２ｄを形成した後、微量な不純物元素（ボロンまたはリン）のドーピングを行なってもよい。こうして、チャネル領域となる領域にも微量な不純物元素を添加して、ＴＦＴのしきい値を制御することが可能である。
【００６４】
次いで、半導体層１０２ａ〜１０２ｄを覆うゲート絶縁膜１０３を形成する。ゲート絶縁膜１０３はプラズマＣＶＤ法やスパッタ法を用いて、膜厚を４０〜１５０ｎｍとして珪素を含む絶縁膜で形成する。本実施の形態では、ゲート絶縁膜１０３としてプラズマＣＶＤ法により酸化窒化珪素膜を１１５ｎｍの厚さに形成する。勿論、ゲート絶縁膜１０３は酸化窒化珪素膜に限定されるものでなく、他の珪素を含む絶縁膜を単層または積層構造として用いても良い。なおゲート絶縁膜１０３として酸化珪素膜を用いる場合には、プラズマＣＶＤ法でＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌ  Ｏｒｔｈｏｓｉｌｉｃａｔｅ）とＯ２とを混合し、反応圧力４０Ｐａ、基板温度３００〜４００℃とし、高周波（１３．５６ＭＨｚ）、電力密度０．５〜０．８Ｗ／ｃｍ２で放電させて形成しても良い。上記の工程により作製される酸化珪素膜は、その後４００〜５００℃の熱アニールによって、ゲート絶縁膜１０３として良好な特性を得ることができる。
【００６５】
ここで、ゲート電極を形成する前に半導体層１０２ａ〜１０２ｄの特定の領域に不純物元素をドーピングしておいても良い。この際形成された不純物領域と重ねてゲート電極を形成することによって、Ｌｏｖ領域等を形成することが可能である。なお、半導体層１０２ａ〜１０２ｄに不純物元素をドーピングする際は、ゲート絶縁膜１０３とは別の絶縁膜（ドープ用絶縁膜と表記）を形成しておいてもよい。この場合、上記ドーピング処理が終了した後、ドープ用絶縁膜は除去する。
【００６６】
次いで、第１の導電膜１０４ａをＴａＮで２０〜１００ｎｍの厚さに形成し、第２の導電膜１０４ｂをＷで１００〜４００ｎｍの厚さに形成する。こうして、２層の積層構造を有するゲートメタルを形成する。本実施の形態では、膜厚３０ｎｍのＴａＮ膜からなる第１の導電膜１０４ａと、膜厚３７０ｎｍのＷ膜からなる第２の導電膜１０４ｂを積層形成する。
【００６７】
本実施の形態では、第１の導電膜１０４ａであるＴａＮ膜は、Ｔａのターゲットを用いて、窒素を含む雰囲気内でスパッタ法で形成する。また第２の導電膜１０４ｂであるＷ膜は、Ｗのターゲットを用いたスパッタ法で形成する。その他に６フッ化タングステン（ＷＦ６）を用いる熱ＣＶＤ法で形成することもできる。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０μΩｃｍ以下にすることが望ましい。Ｗ膜は結晶粒を大きくすることで低抵抗率化を図ることができるが、Ｗ膜中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。従って、本実施の形態では、高純度のＷ（純度９９．９９９９％）のターゲットを用いたスパッタ法で、さらに成膜時に気相中からの不純物の混入がないように十分配慮してＷ膜を形成することにより、抵抗率９〜２０μΩｃｍを実現する。
【００６８】
なお本実施の形態では、第１の導電膜１０４ａをＴａＮ膜、第２の導電膜１０４ｂをＷ膜とするが、第１の導電膜１０４ａ及び第２の導電膜１０４ｂを構成する材料は特に限定されない。第１の導電膜１０４ａ及び第２の導電膜１０４ｂは、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕ、Ｃｒ、Ｎｄから選択された元素、または前記元素を主成分とする合金材料若しくは化合物材料で形成してもよい。また、リン等の不純物元素をドーピングした多結晶珪素膜に代表される半導体膜やＡｇＰｄＣｕ合金で形成してもよい。
【００６９】
次に、レジスト１０５を成膜する。レジスト１０５の成膜法としては、塗布法を用いることができる。なお、塗布法には、スピンコータやロールコータを用いればよい。レジスト１０５は、ポジ型、ネガ型の何れも使用可能であり、露光の際に用いる光源に応じて選択できる。
【００７０】
次いで図２（Ｂ）に示すように、レジスト１０５を露光（第１の露光）して、レジストマスク１０８、１０９及び１８５を形成し、ゲート電極を作製するための第１のエッチング処理（ゲートメタルエッチング１）を行う。本実施の形態では、第１のエッチング処理のエッチングの手法として、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用い、エッチング用ガスにＣＦ４とＣｌ２を混合し、１Ｐａの圧力でコイル型の電極に５００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入してプラズマを生成して行う。基板側（試料ステージ）にも１００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ４とＣｌ２を混合した場合にはＷ膜及びＴａ膜とも同程度にエッチングされる。
【００７１】
ただし、半導体層１０２ｃ、１０２ｄ上に形成された第１の導電膜１０４ａと第２の導電膜１０４ｂの部分は、レジストマスク１８５で覆われているため、エッチングされない。
【００７２】
上記エッチング条件では、レジストマスクの形状を適したものとすることにより、基板側に印加するバイアス電圧の効果によって第１の導電層１０６ａ、１０７ａ及び第２の導電層１０６ｂ、１０７ｂの端部がテーパー形状となる。ここで、テーパー形状を有する部分（テーパー部）の角度（テーパー角）とは、基板１０１表面（水平面）とテーパー部の傾斜部とのなす角度として定義する。エッチング条件を適宜選択することによって、第１の導電層及び第２の導電層のテーパー部の角度を１５〜４５°とすることができる。ゲート絶縁膜１０３上に残渣を残すことなくエッチングするためには、１０〜２０％程度の割合でエッチング時間を増加させると良い。Ｗ膜に対する酸化窒化シリコン膜の選択比は２〜４（代表的には３）であるので、オーバーエッチング処理により、酸化窒化珪素膜が露出した面は２０〜５０ｎｍ程度エッチングされることになる。こうして、第１のエッチング処理により第１の導電層と第２の導電層から成る第１の形状の導電層１０６、１０７（第１の導電層１０６ａ、１０７ａと第２の導電層１０６ｂ、１０７ｂ）を形成する。このとき、ゲート絶縁膜１０３においては、露出した領域が２０〜５０ｎｍ程度エッチングされ、薄くなった領域が形成される。
【００７３】
そして、第１のドーピング処理（ドーピング１）を行いＮ型を付与する不純物元素を添加する。ドーピングの方法はイオンドープ法もしくはイオン注入法で行えば良い。イオンドープ法の条件はドーズ量を１×１０１３〜５×１０１４ａｔｏｍｓ／ｃｍ２とし、加速電圧を６０〜１００ｋＶとして行う。Ｎ型を付与する不純物元素として１５族に属する元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いるが、ここではリン（Ｐ）を用いる。この場合、第１の形状の導電層１０６、１０７（第１の導電層１０６ａ、１０７ａと第２の導電層１０６ｂ、１０７ｂ）がＮ型を付与する不純物元素に対するマスクとして、自己整合的に第１の不純物領域１１０ａ、１１０ｂ、１１１ａ、１１１ｂが形成される。第１の不純物領域１１０ａ、１１０ｂ、１１１ａ、１１１ｂには１×１０２０〜１×１０２１ａｔｏｍｓ／ｃｍ３の濃度範囲でＮ型を付与する不純物元素を添加する。
【００７４】
次に、図２（Ｃ）に示すように、レジストマスクは除去しないまま、第２のエッチング処理（ゲートメタルエッチング２）を行う。エッチングガスにＣＦ４とＣｌ２とＯ２とを用い、Ｗ膜を選択的にエッチングする。こうして、第２のエッチング処理により第２の形状の導電層４１２、４１３（第１の導電層４１２ａ、４１３ａと第２の導電層４１２ｂ、４１３ｂ）を形成する。このとき、ゲート絶縁膜１０３においては、露出した領域はさらに２０〜５０ｎｍ程度エッチングされ薄くなる。
【００７５】
Ｗ膜やＴａ膜のＣＦ４とＣｌ２の混合ガスによるエッチング反応は、生成されるラジカルまたはイオン種と反応生成物の蒸気圧から推測することが出来る。ＷとＴａのフッ化物と塩化物の蒸気圧を比較すると、Ｗのフッ化物であるＷＦ６が極端に高く、その他のＷＣｌ５、ＴａＦ５、ＴａＣｌ５は同程度である。従って、ＣＦ４とＣｌ２の混合ガスではＷ膜及びＴａ膜共にエッチングされる。しかし、この混合ガスに適量のＯ２を添加するとＣＦ４とＯ２が反応してＣＯとＦになり、ＦラジカルまたはＦイオンが多量に発生する。その結果、フッ化物の蒸気圧が高いＷ膜のエッチング速度が増大する。一方、ＴａはＦが増大しても相対的にエッチング速度の増加は少ない。また、ＴａはＷに比較して酸化されやすいので、Ｏ２を添加することでＴａの表面が酸化される。Ｔａの酸化物はフッ素や塩素と反応しないためさらにＴａ膜のエッチング速度は低下する。従って、Ｗ膜とＴａ膜とのエッチング速度に差を作ることが可能となり、Ｗ膜のエッチング速度をＴａ膜よりも大きくすることが可能となる。
【００７６】
そして、第２のドーピング処理（ドーピング２）を行う。この場合、第１のドーピング処理よりもドーズ量を下げて、高い加速電圧の条件としてＮ型を付与する不純物元素をドーピングする。例えば、加速電圧を７０〜１２０ｋＶとし、１×１０１３ａｔｏｍｓ／ｃｍ２のドーズ量で行い、図２（Ｂ）で島状半導体層に形成された第１の不純物領域１１０ａ、１１０ｂ、１１１ａ、１１１ｂの内側に新たな不純物領域を形成する。ドーピングは、第２の導電層４１２ｂ、４１３ｂを不純物元素に対するマスクとして用い、第１の導電層４１２ａ、４１３ａの下側の領域の半導体層にも不純物元素が添加されるようにドーピングする。こうして、第２の不純物領域４１６ａ、４１６ｂ、４１８ａ、４１８ｂが形成される。この第２の不純物領域４１６ａ、４１６ｂ、４１８ａ、４１８ｂに添加されたリン（Ｐ）の濃度は、第１の導電層４１２ａ、４１３ａのテーパー部の膜厚に従って緩やかな濃度勾配を有している。なお、第１の導電層４１２ａ、４１３ａのテーパー部と重なる半導体層において、第１の導電層４１２ａ、４１３ａのテーパー部の端部から内側に向かって若干、不純物濃度が低くなっているものの、ほぼ同程度の濃度である。
【００７７】
続いて、図２（Ｄ）に示すように第３のエッチング処理（ゲートメタルエッチング３）を行う。エッチングガスにＣＨＦ６を用い、反応性イオンエッチング法（ＲＩＥ法）を用いて行う。第３のエッチング処理により、第１の導電層４１２ａ、４１３ａのテーパー部を部分的にエッチングして、第１の導電層と半導体層との重なる領域が縮小される。第３のエッチング処理によって、第３の形状の導電層１１２、１１３（第１の導電層１１２ａ、１１３ａと第２の導電層１１２ｂ、１１３ｂ）を形成する。このとき、ゲート絶縁膜１０３においては、露出した領域がさらに２０〜５０ｎｍ程度エッチングされ薄くなる。第３のエッチング処理によって、第２の不純物領域４１６ａ、４１６ｂ、４１８ａ、４１８ｂは、第１の導電層１１２ａ、１１３ａと重なる第２の不純物領域１１７ａ、１１７ｂ、１１９ａ、１１９ｂと、第１の不純物領域と第２の不純物領域との間の第３の不純物領域１１６ａ、１１６ｂ、１１８ａ、１１８ｂとが形成される。
【００７８】
次いで図２（Ｅ）に示すように、レジストマスク１０８、１０９、１８５を除去した後、新たにレジスト１８６を成膜する。レジスト１８６の成膜法としては、塗布法を用いることができる。なお、塗布法にはスピンコータやロールコータを用いればよい。レジスト１８６は、ポジ型、ネガ型の何れも使用可能であり、露光の際に用いる光源に応じて選択できる。なお、レジスト１８６は、第１の露光の際に用いたレジスト１０５と同じ材料であっても良いし、異なっていても良い。
【００７９】
次いで、レジスト１８６を露光（第２の露光）し、レジストマスク１２３、１２４、１８７を形成する（図２（Ｆ））。なお、第２の露光における露光手段は、第１の露光と同じであっても良いし、異なっていてもよい。次いで、第４のエッチング処理（ゲートメタルエッチング４）を行う。こうして、ほぼ垂直な端部を有する第４の形状の導電層１２１、１２２（第１の導電層１２１ａ、１２２ａ、第２の導電層１２１ｂ、１２２ｂ）が形成される。なお、半導体層１０２ａ、１０２ｂ上に形成された第３の形状の導電層１１２、１１３（第１の導電層１１２ａ、１１３ａ、第２の導電層１１２ｂ、１１３ｂ）の部分は、レジストマスク１８７で覆われているため、エッチングされない。
【００８０】
この後、第３のドーピング処理（ドーピング３）を行う。第３のドーピング処理では、Ｎ型を付与する不純物元素を添加する。ドーピングの方法はイオンドープ法もしくはイオン注入法で行えば良い。イオンドープ法の条件はドーズ量を１×１０１３〜５×１０１４ａｔｏｍｓ／ｃｍ２とし、加速電圧を６０〜１００ｋＶとして行う。Ｎ型を付与する不純物元素として１５族に属する元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いるが、ここではリン（Ｐ）を用いる。この場合、レジストマスク１２３、１２４及び１８７をＮ型を付与する不純物元素に対するマスクとして、第４の不純物領域１２５ａ、１２５ｂ、１２６ａ、１２６ｂが形成される。第４の不純物領域１２５ａ、１２５ｂ、１２６ａ、１２６ｂには１×１０２０〜１×１０２１ａｔｏｍｓ／ｃｍ３の濃度範囲でＮ型を付与する不純物元素が添加される。なお、半導体層１０２ａ、１０２ｂは、レジストマスク１８７で覆われているため、第３のドーピング処理において、不純物元素は添加されない。
【００８１】
なお、本実施の形態では、第４の不純物領域１２５ａ、１２５ｂ、１２６ａ、１２６ｂへの不純物元素のドーピング（第３のドーピング処理）の条件を、第１の不純物領域１１０ａ、１１０ｂ、１１１ａ、１１１ｂへの不純物元素のドーピング（第１のドーピング処理）の条件と同じにする。しかしこれに限定されない。第１のドーピング処理と、第３のドーピング処理とでは、条件が異なっていてもよい。
【００８２】
次いで、図２（Ｇ）に示すように、レジストマスク１８７、１２３、１２４を除去した後、新たにレジストマスク１２７及び１２８を形成し、第４のドーピング処理（ドーピング４）を行う。第４のドーピング処理では、Ｐ型を付与する不純物元素を添加する。ドーピングの方法はイオンドープ法もしくはイオン注入法で行えば良い。Ｐチャネル型ＴＦＴを形成する島状半導体層１０２ｂ及び１０２ｄに、Ｐ型の不純物元素が添加された第４の不純物領域１９０ａ、１９０ｂ、１９１ａ、１９１ｂ、１２９ａ、１２９ｂを形成する。この際、第３の形状の導電層１１３ｂ及び第４の形状の導電層１２２を不純物元素に対するマスクとして用い、自己整合的に不純物領域を形成する。なお、Ｎチャネル型ＴＦＴを形成する島状半導体層１０２ａ、１０２ｃはレジストマスク１２７及び１２８で全面を被覆しておく。
【００８３】
なお、第１のドーピング処理、第２のドーピング処理、第３のドーピング処理によって、第４の不純物領域１９０ａ、１９０ｂ、１９１ａ、１９１ｂ、１２９ａ、１２９ｂにはそれぞれ異なる濃度でリンが添加されている。しかし、ジボラン（Ｂ２Ｈ６）を用いたイオンドープ法により、そのいずれの領域においてもＰ型を付与する不純物元素を添加する。この際、第４の不純物領域１９０ａ、１９０ｂ、１９１ａ、１９１ｂのＰ型を付与する不純物元素の濃度が２×１０２０〜２×１０２１ａｔｏｍｓ／ｃｍ３となるようにする。こうして、第４の不純物領域１９０ａ、１９０ｂ、１９１ａ、１９１ｂは、Ｐチャネル型ＴＦＴのソース領域およびドレイン領域として問題なく機能する。また、第４の不純物領域１２９ａ、１２９ｂは、Ｐチャネル型ＴＦＴのＬｏｖ領域として問題なく機能する。
【００８４】
以上の工程により、それぞれの半導体層１０２ａ〜１０２ｄに不純物領域が形成される。島状半導体層と重なる第３の形状の導電層１１２、１１３及び、第４の形状の導電層１２１、１２２がゲート電極として機能する。
【００８５】
こうして図２（Ｈ）に示すように、Ｎチャネル型ＴＦＴ７１、Ｐチャネル型ＴＦＴ７２、Ｎチャネル型ＴＦＴ７３、Ｐチャネル型ＴＦＴ７４が形成される。
【００８６】
Ｎチャネル型ＴＦＴ７１は、チャネル領域１９２、ソース領域及びドレイン領域に相当する高濃度不純物領域１１０ａ、１１０ｂ、ゲート電極と重なる低濃度不純物領域（Ｌｏｖ領域）１１７ａ、１１７ｂ、ゲート電極と重ならない低濃度不純物領域（Ｌｏｆｆ領域）１１６ａ、１１６ｂを有する。一方、Ｐチャネル型ＴＦＴ７２は、チャネル領域１９３、ソース領域及びドレイン領域に相当する高濃度不純物領域１９０ａ、１９０ｂ、ゲート電極と重なる低濃度不純物領域（Ｌｏｖ領域）１２９ａ、１２９ｂを有する。なお、Ｌｏｆｆ領域は有さない構造である。Ｎチャネル型ＴＦＴ７１及びＰチャネル型ＴＦＴ７２のゲート電極は、テーパー形状の端部を有する。そのため、ゲート電極を小さくするには、不適当な形状のＴＦＴである。しかし、Ｌｏｖ領域や、Ｌｏｆｆ領域を、ゲート電極の作製工程において、自己整合的に作製することが可能であるため、ＴＦＴ作製における工程数を抑えることができる。こうして、工程数を低減して耐圧性の高いＴＦＴを形成することが可能である。
【００８７】
また、Ｎチャネル型ＴＦＴ７３は、チャネル領域１９４、ソース領域及びドレイン領域に相当する高濃度不純物領域１２５ａ、１２５ｂを有する。また、Ｐチャネル型ＴＦＴ７４は、チャネル領域１９５、ソース領域及びドレイン領域に相当する高濃度不純物領域１９１ａ、１９１ｂを有する。Ｎチャネル型ＴＦＴ７３及びＰチャネル型ＴＦＴ７４は、シングルドレイン構造である。Ｎチャネル型ＴＦＴ７３、Ｐチャネル型ＴＦＴ７４を、Ｌｏｖ領域やＬｏｆｆ領域を有するＴＦＴとする場合は、新たなマスクが必要となり、工程数が増えるといった問題がある。しかし、ゲート電極の端部を垂直にエッチングするため、微細化が可能である。
【００８８】
例えば、Ｎチャネル型ＴＦＴ７１、Ｐチャネル型ＴＦＴ７２によって、耐圧性が要求される回路を作製し、Ｎチャネル型ＴＦＴ７３、Ｐチャネル型ＴＦＴ７４によって、微細化が要求される回路を作製することができる。
【００８９】
なお、第１の露光の工程において用いる露光手段と、第２の露光の工程において用いる露光手段とは、同じとすることもできるし、異ならせることも可能である。ここで、一般に、露光に用いる放射エネルギー源の、波長が短いほど、露光の際の解像度は高くなる。そこで例えば、Ｎチャネル型ＴＦＴ７１、Ｐチャネル型ＴＦＴ７２に対して、Ｎチャネル型ＴＦＴ７３、Ｐチャネル型ＴＦＴ７４の方が微細化を求められる場合、第１の露光の工程に用いる光の波長に対して、第２の露光の工程に用いる光の波長は、短いものにする。
【００９０】
また、第１の露光の工程に用いる露光装置と、第２の露光の工程に用いる露光装置とは、同じにすることもできるし異ならせることも可能である。
【００９１】
例えば、Ｎチャネル型ＴＦＴ７１、Ｐチャネル型ＴＦＴ７２に対してＮチャネル型ＴＦＴ７３、Ｐチャネル型ＴＦＴ７４の方が微細化を求められる場合、第１の露光の工程では、ＭＰＡを用いて露光を行い、第２の露光の工程では、ステッパーを用いて露光を行う。ここで一般に、ＭＰＡでは、一度に大きな範囲を露光することが可能であるため、半導体装置の生産性において有利である。一方ステッパーでは、レクチル上のパターンを光学系で投影し、基板側ステージを動作及び停止（ステップ・アンド・リピート）することによって、レジストにパターンを露光する。ＭＰＡと比較して、一度に大きな範囲を露光することができないが、ライン・アンド・スペース（Ｌ＆Ｓ）の解像度（以下、解像度はＬ＆Ｓの解像度をいう）を高くすることが可能である。
【００９２】
また別の例としては、Ｎチャネル型ＴＦＴ７１、Ｐチャネル型ＴＦＴ７２に対してＮチャネル型ＴＦＴ７３、Ｐチャネル型ＴＦＴ７４の方が微細化を求められる場合、第１の露光の工程では、レクチル上のパターンを光学系でレジストに投影する際の縮小率の小さなステッパーを用い、第２の露光の工程では、レクチル上のパターンを光学系でレジストに投影する際の縮小率の大きなステッパーを用いて露光を行う。なお、ステッパーの縮小率とは、レクチル上のパターンを、１／Ｎ（Ｎは整数）倍してレジスト上に投影した際のＮを示すものとする。ここで一般に、レクチル上のパターンを光学系でレジストに投影する際の縮小率の大きなステッパーは、一度に露光可能な範囲は狭いが解像度が高い。一方、レクチル上のパターンを光学系でレジストに投影する際の縮小率の小さなステッパーは、一度に露光可能な範囲は広いが解像度が低い。
【００９３】
上記の様に、第１の露光の工程と第２の露光の工程において露光手段を変えることによって、高い生産性を有し、且つ、特性の良いＴＦＴを有する半導体装置を作製することが可能である。なお、第１の露光及び第２の露光工程において用いる露光手段（露光条件及び露光装置）は、上記に限定されない。公知の露光手段を自由に用いることが可能である。また、第１の露光工程、第２の露光工程それぞれは、複数の露光手段を用いて行っても良い。
【００９４】
なお、本実施の形態では、シングルゲート型のＴＦＴの作製工程を示したが、ダブルゲート構造や、それ以上のゲート数を有するマルチゲート構造でも構わない。
【００９５】
なお、本実施の形態では、トップゲート型のＴＦＴを示し、その作製工程を示した。しかし、本発明の半導体装置の作製方法は、デュアルゲート型のＴＦＴに対しても適用することが可能である。なお、デュアルゲート型のＴＦＴとは、チャネル領域の上に絶縁膜を介して重なるゲート電極と、当該チャネル領域の下に絶縁膜を介して重なるゲート電極とを有するＴＦＴである。
【００９６】
また、本発明の半導体装置の作製方法を用いれば、ゲートメタルを用いて形成される、ＴＦＴ以外の素子の電極や配線等の形状の自由度も増やすことが可能である。
【００９７】
（実施の形態２）
本実施の形態では、実施の形態１とは異なる本発明の半導体装置の作製方法の一例を、図３を用いて説明する。なお、本実施の形態２において示す作製工程例は、課題を解決するための手段において、図１（Ｃ）に示した例に相当する。
【００９８】
図３（Ａ）において、基板２０１は、石英基板、シリコン基板、金属基板又はステンレス基板の表面に絶縁膜を形成したものを用いる。また本作製工程の処理温度に耐えうる耐熱性を有するプラスチック基板を用いても良い。本実施の形態ではバリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス等のガラスからなる基板２０１を用いる。次いで、基板２０１上に酸化珪素膜、窒化珪素膜又は酸化窒化珪素膜などの絶縁膜から成る下地膜（図示せず）を形成する。下地膜は、前記絶縁膜の単層構造でも前記絶縁膜を２層以上積層させた構造であっても良い。本実施の形態では、下地膜の１層目として、プラズマＣＶＤ法を用いて、ＳｉＨ４、ＮＨ３、及びＮ２Ｏを反応ガスとして成膜される窒化酸化珪素膜を１０〜２００ｎｍ（好ましくは５０〜１００ｎｍ）の厚さに形成する。本実施の形態では、窒化酸化珪素膜を５０ｎｍの厚さに形成する。次いで下地膜の２層目として、プラズマＣＶＤ法を用いて、ＳｉＨ４及びＮ２Ｏを反応ガスとして成膜される酸化窒化珪素膜を５０〜２００ｎｍ（好ましくは１００〜１５０ｎｍ）の厚さに形成する。本実施の形態では、酸化窒化珪素膜を１００ｎｍの厚さに形成する。
【００９９】
続いて、下地膜上に半導体膜を形成する。半導体膜は公知の手段（スパッタ法、ＬＰＣＶＤ法、プラズマＣＶＤ法等）により２５〜８０ｎｍ（好ましくは３０〜６０ｎｍ）の厚さで半導体膜を成膜する。次いで前記半導体膜を公知の結晶化法（レーザ結晶化法、ＲＴＡ又はファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法等）を用いて結晶化させる。なお、結晶化を助長する金属元素を用いる熱結晶化法とレーザ結晶化法とを組み合わせてもよい。例えば、結晶化を助長する金属元素を用いる熱結晶化法を行った後、レーザ結晶化法を行っても良い。
【０１００】
そして、得られた結晶質半導体膜を所望の形状にパターニングして半導体層（半導体活性層）２０２ａ〜２０２ｅを形成する。なお前記半導体層として、非晶質半導体膜、微結晶半導体膜、結晶質半導体膜、又は非晶質珪素ゲルマニウム膜などの非晶質構造を有する化合物半導体膜等を用いることができる。本実施の形態では、プラズマＣＶＤ法を用いて、膜厚５５ｎｍの非晶質珪素膜を成膜する。そして、ニッケルを含む溶液を非晶質珪素膜上に保持させ、この非晶質珪素膜に脱水素化（５００℃、１時間）を行なった後、熱結晶化（５５０℃、４時間）を行なって結晶質珪素膜を形成する。その後、フォトリソグラフィ法を用いたパターニング処理によって島状の半導体層２０２ａ〜２０２ｅを形成する。
【０１０１】
なおレーザ結晶化法で結晶質半導体膜を作製する場合のレーザは、連続発振またはパルス発振の気体レーザ又は固体レーザを用いれば良い。前者の気体レーザとしては、エキシマレーザ、ＹＡＧレーザ、ＹＶＯ４レーザ、ＹＬＦレーザ、ＹＡｌＯ３レーザ、ガラスレーザ、ルビーレーザ、Ｔｉ：サファイアレーザ等を用いることができる。また後者の固体レーザとしては、Ｃｒ、Ｎｄ、Ｅｒ、Ｈｏ、Ｃｅ、Ｃｏ、Ｔｉ又はＴｍがドーピングされたＹＡＧ、ＹＶＯ４、ＹＬＦ、ＹＡｌＯ３などの結晶を使ったレーザを用いることができる。当該レーザの基本波はドーピングする材料によって異なり、１μｍ前後の基本波を有するレーザ光が得られる。基本波に対する高調波は、非線形光学素子を用いることで得ることができる。なお非晶質半導体膜の結晶化に際し、大粒径に結晶を得るためには、連続発振が可能な固体レーザを用い、基本波の第２高調波〜第４高調波を適用するのが好ましい。代表的には、Ｎｄ：ＹＶＯ４レーザー（基本波１０６４ｎｍ）の第２高調波（５３２ｎｍ）や第３高調波（３５５ｎｍ）を適用する。
【０１０２】
また出力１０Ｗの連続発振のＹＶＯ４レーザから射出されたレーザ光は、非線形光学素子により高調波に変換する。さらに、共振器の中にＹＶＯ４結晶と非線形光学素子を入れて、高調波を射出する方法もある。そして、好ましくは光学系により照射面にて矩形状または楕円形状のレーザ光に成形して、被処理体に照射する。このときのエネルギー密度は０．０１〜１００ＭＷ／ｃｍ２程度（好ましくは０．１〜１０ＭＷ／ｃｍ２）が必要である。そして、１０〜２０００ｃｍ／ｓ程度の速度でレーザ光に対して相対的に半導体膜を移動させて照射する。
【０１０３】
また上記のレーザを用いる場合には、レーザ発振器から放射されたレーザビームを光学系で線状に集光して、半導体膜に照射すると良い。結晶化の条件は適宜設定されるが、エキシマレーザを用いる場合はパルス発振周波数３００Ｈｚとし、レーザーエネルギー密度を１００〜７００ｍＪ／ｃｍ２（代表的には２００〜３００ｍＪ／ｃｍ２）とすると良い。またＹＡＧレーザを用いる場合には、その第２高調波を用いてパルス発振周波数１〜３００Ｈｚとし、レーザーエネルギー密度を３００〜１０００ｍＪ／ｃｍ２（代表的には３５０〜５００ｍＪ／ｃｍ２）とすると良い。そして幅１００〜１０００μｍ（好ましくは幅４００μｍ）で線状に集光したレーザ光を基板全面に渡って照射し、このときの線状ビームの重ね合わせ率（オーバーラップ率）を５０〜９８％としても良い。
【０１０４】
しかしながら本実施の形態では、結晶化を助長する金属元素を用いて非晶質珪素膜の結晶化を行なったため、前記金属元素が結晶質珪素膜中に残留している。そのため、前記結晶質珪素膜上に５０〜１００ｎｍの非晶質珪素膜を形成し、加熱処理（ＲＴＡ法やファーネスアニール炉を用いた熱アニール等）を行なって、該非晶質珪素膜中に前記金属元素を拡散させ、前記非晶質珪素膜は加熱処理後にエッチングを行なって除去する。その結果、前記結晶質珪素膜中の金属元素の含有量を低減または除去することができる。
【０１０５】
なお島状の半導体層２０２ａ〜２０２ｅを形成した後、微量な不純物元素（ボロンまたはリン）のドーピングを行なってもよい。こうして、チャネル領域となる領域にも微量な不純物元素を添加して、ＴＦＴのしきい値を制御することが可能である。
【０１０６】
次いで、半導体層２０２ａ〜２０２ｅを覆うゲート絶縁膜２０３を形成する。ゲート絶縁膜２０３はプラズマＣＶＤ法やスパッタ法を用いて、膜厚を４０〜１５０ｎｍとして珪素を含む絶縁膜で形成する。本実施の形態では、ゲート絶縁膜２０３としてプラズマＣＶＤ法により酸化窒化珪素膜を１１５ｎｍの厚さに形成する。勿論、ゲート絶縁膜２０３は酸化窒化珪素膜に限定されるものでなく、他の珪素を含む絶縁膜を単層または積層構造として用いても良い。なおゲート絶縁膜２０３として酸化珪素膜を用いる場合には、プラズマＣＶＤ法でＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌ  Ｏｒｔｈｏｓｉｌｉｃａｔｅ）とＯ２とを混合し、反応圧力４０Ｐａ、基板温度３００〜４００℃とし、高周波（１３．５６ＭＨｚ）電力密度０．５〜０．８Ｗ／ｃｍ２で放電させて形成しても良い。上記の工程により作製される酸化珪素膜は、その後４００〜５００℃の熱アニールによって、ゲート絶縁膜２０３として良好な特性を得ることができる。
【０１０７】
ここで、ゲート電極を作製する前に半導体層２０２ａ〜２０２ｅの特定の領域に不純物元素をドーピングしておいても良い。この際形成された不純物領域と重ねてゲート電極を作製することによって、Ｌｏｖ領域等を形成することが可能である。なお、半導体層２０２ａ〜２０２ｅに不純物元素をドーピングする際は、ゲート絶縁膜２０３とは別の絶縁膜（ドープ用絶縁膜と表記）を形成しておいてもよい。この場合、上記ドーピング処理が終了した後、ドープ用絶縁膜を除去する。
【０１０８】
次いで、第１の導電膜２０４ａをＴａＮで２０〜１００ｎｍの厚さに形成し、第２の導電膜２０４ｂをＷで１００〜４００ｎｍの厚さに形成する。本実施の形態では、膜厚３０ｎｍのＴａＮ膜からなる第１の導電膜２０４ａと、膜厚３７０ｎｍのＷ膜からなる第２の導電膜２０４ｂを積層形成する。本実施の形態では、第１の導電膜２０４ａであるＴａＮ膜は、Ｔａのターゲットを用いて窒素を含む雰囲気内でスパッタ法で形成する。また第２の導電膜２０４ｂであるＷ膜は、Ｗのターゲットを用いたスパッタ法で形成する。その他に６フッ化タングステン（ＷＦ６）を用いる熱ＣＶＤ法で形成することもできる。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０μΩｃｍ以下にすることが望ましい。Ｗ膜は結晶粒を大きくすることで低抵抗率化を図ることができるが、Ｗ膜中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。従って本実施の形態では、高純度のＷ（純度９９．９９９９％）のターゲットを用いたスパッタ法で、さらに成膜時に気相中からの不純物の混入がないように十分配慮してＷ膜を形成することにより、抵抗率９〜２０μΩｃｍを実現することができた。
【０１０９】
なお本実施の形態では、第１の導電膜２０４ａをＴａＮ膜、第２の導電膜２０４ｂをＷ膜としたが、第１の導電膜２０４ａ及び第２の導電膜２０４ｂを構成する材料は特に限定されない。第１の導電膜２０４ａ及び第２の導電膜２０４ｂは、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕ、Ｃｒ、Ｎｄから選択された元素、または前記元素を主成分とする合金材料若しくは化合物材料で形成してもよい。また、リン等の不純物元素をドーピングした多結晶珪素膜に代表される半導体膜やＡｇＰｄＣｕ合金で形成してもよい。
【０１１０】
次に、レジスト２０５を成膜する。レジスト２０５の成膜法としては、塗布法を用いることができる。なお、塗布法には、スピンコータやロールコータを用いればよい。レジスト２０５は、ポジ型、ネガ型の何れも使用可能であり、露光の際に用いる光源に応じて選択できる。
【０１１１】
次いで、レジスト２０５を露光（第１の露光）して、レジストマスク２０９、２１０、２１１及び２８５を形成し、ゲート電極を作製するための第１のエッチング処理（ゲートメタルエッチング１）を行う（図３（Ｂ））。第１のエッチング処理では、第１及び第２のエッチング条件で行なう。本実施の形態では第１のエッチング条件として、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用い、エッチング用ガスにＣＦ４とＣｌ２とＯ２とを用い、それぞれのガス流量比を２５：２５：１０（ｓｃｃｍ）とし、１．０Ｐａの圧力でコイル型の電極に５００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入してプラズマを生成してエッチングを行う。基板側（試料ステージ）にも１５０ＷのＲＦ（１３．５６ＭＨｚ）電力を投入し、実質的に負の自己バイアス電圧を印加する。そして第１のエッチング条件によりＷ膜をエッチングして第２の導電層２０４ｂの端部をテーパー形状とする。続いて、レジストマスク２０９、２１０、２１１を除去せずに第２のエッチング条件に変更し、エッチング用ガスにＣＦ４とＣｌ２とを用い、それぞれのガス流量比を３０：３０（ｓｃｃｍ）とし、１．０Ｐａの圧力でコイル型の電極に５００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入してプラズマを生成して１５秒程度のエッチングを行う。基板側（試料ステージ）にも２０ＷのＲＦ（１３．５６ＭＨｚ）電力を投入し、実質的に負の自己バイアス電圧を印加する。第２のエッチング条件では第１の導電層２０４ａ及び第２の導電層２０４ｂとも同程度にエッチングを行う。なお、ゲート絶縁膜２０３上に残渣を残すことなくエッチングするためには、１０〜２０％程度の割合でエッチング時間を増加させると良い。上記の第１のエッチング処理では、レジストマスクの形状を適したものとすることにより、基板側に印加するバイアス電圧の効果によって、第１の導電層２０４ａ及び第２の導電層２０４ｂの端部がテーパー形状となる。こうして、第１のエッチング処理により第１の形状の導電層２０６、２０７、２０８（第１の導電層２０６ａ、２０７ａ、２０８ａ、第２の導電層２０６ｂ、２０７ｂ、２０８ｂ）を形成する。ゲート絶縁膜２０３においては、露出した領域は２０〜５０ｎｍ程度エッチングされ薄くなる。
【０１１２】
次いで図３（Ｃ）に示すように、レジストマスク２０９、２１０、２１１、２８５を除去せずに第２のエッチング処理（ゲートメタルエッチング２）を行なう。第２のエッチング処理では、エッチングガスにＳＦ６とＣｌ２とＯ２を用い、それぞれのガス流量比を２４：１２：２４（ｓｃｃｍ）とし、１．３Ｐａの圧力でコイル側の電力に７００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入してプラズマを生成して２５秒程度のエッチングを行う。基板側（試料ステージ）にも１０ＷのＲＦ（１３．５６ＭＨｚ）電力を投入し、実質的に負の自己バイアス電圧を印加する。こうして、Ｗ膜を選択的にエッチングして、第２の形状の導電層２１２〜２１４（第１の導電層２１２ａ〜２１４ａ、第２の導電層２１２ｂ〜２１４ｂ）を形成する。このとき、第１の導電層２０６ａ〜２０８ａはほとんどエッチングされない。また、半導体層２０２ｄ、２０２ｅ上に形成された第１の導電膜２０４ａと第２の導電膜２０４ｂの部分は、レジストマスク２８５で覆われているため、第１のエッチング処理及び第２のエッチング処理を通して、エッチングされない。
【０１１３】
そして、レジストマスク２０９、２１０、２１１を除去せずに第１のドーピング処理（ドーピング１）を行い、半導体層２０２ａ〜２０２ｃにＮ型を付与する不純物元素を低濃度に添加する。第１のドーピング処理はイオンドープ法又はイオン注入法で行なえば良い。イオンドープ法の条件はドーズ量を１×１０１３〜５×１０１４ａｔｏｍｓ／ｃｍ２とし、加速電圧を４０〜８０ｋＶとして行なう。本実施の形態ではドーズ量を５．０×１０１３ａｔｏｍｓ／ｃｍ２とし、加速電圧を５０ｋＶとして行う。Ｎ型を付与する不純物元素としては、１５族に属する元素を用いれば良く、代表的にはリン（Ｐ）又は砒素（Ａｓ）を用いられるが、本実施の形態ではリン（Ｐ）を用いる。この場合、第２の形状の導電層２１２〜２１４をＮ型を付与する不純物元素に対するマスクとして、自己整合的に第１の不純物領域２１８ａ、２１８ｂ、２１９ａ、２１９ｂ、２２０ａ、２２０ｂを形成する。そして第１の不純物領域２１８ａ、２１８ｂ、２１９ａ、２１９ｂ、２２０ａ、２２０ｂには１×１０１８〜１×１０２０ａｔｏｍｓ／ｃｍ３の濃度範囲でＮ型を付与する不純物元素が添加される。
【０１１４】
続いて図３（Ｄ）に示すように、レジストマスク２０９、２１０、２１１、２８５を除去した後、新たにレジストマスク２２１、２３９、２４０を形成する。第１のドーピング処理よりも高い加速電圧で第２のドーピング処理（ドーピング２）を行なう。イオンドープ法の条件はドーズ量を１×１０１３〜３×１０１５ａｔｏｍｓ／ｃｍ２とし、加速電圧を６０〜１２０ｋＶとして行なう。本実施の形態では、ドーズ量を３．０×１０１５ａｔｏｍｓ／ｃｍ２とし、加速電圧を６５ｋＶとして行う。第２のドーピング処理は第２の導電層２１３ｂを不純物元素に対するマスクとして用い、第１の導電層２１３ａのテーパー部の下方の半導体層に不純物元素が添加されるようにドーピングを行う。ここで第２のドーピング処理の際は、Ｐチャネル型ＴＦＴとなる半導体層２０２ｃを覆うように、レジストマスク２３９は形成される。なお、レジストマスク２４０は、必ずしも必要ない。
【０１１５】
上記の第２のドーピング処理を行った結果、第１の導電層２１３ａと重なる第２の不純物領域（Ｌｏｖ領域）２２５ａ、２２５ｂには１×１０１８〜５×１０１９ａｔｏｍｓ／ｃｍ３の濃度範囲でＮ型を付与する不純物元素を添加される。また第３の不純物領域２２２ａ、２２２ｂ、２２４ａ、２２４ｂには１×１０１９〜５×１０２１ａｔｏｍｓ／ｃｍ３の濃度範囲でＮ型を付与する不純物元素を添加される。また前記第１のドーピング処理により形成された第１の不純物領域２１８ａ、２１８ｂのうち、第２のドーピング処理においてレジスト２２１で覆われていた領域２２３ａ、２２３ｂが存在するが、引き続き第１の不純物領域とよぶ。
【０１１６】
なお本実施の形態では、第２のドーピング処理のみにより、第２の不純物領域２２５ａ、２２５ｂ及び第３の不純物領域２２２ａ、２２２ｂ、２２４ａ、２２４ｂを形成するが、これに限定されない。ドーピング処理を行なう条件を適宜変えて、複数回のドーピング処理で形成しても良い。
【０１１７】
次いで図３（Ｅ）に示すように、レジストマスク２２１、２３９、２４０を除去した後、新たにレジスト２８６を成膜する。レジスト２８６の成膜法としては、塗布法を用いることができる。なお、塗布法には、スピンコータやロールコータを用いればよい。レジスト２８６は、ポジ型、ネガ型の何れも使用可能であり、露光の際に用いる光源に応じて選択できる。なお、レジスト２８６は、第１の露光の際に用いたレジスト２０５と同じ材料であっても良いし、異なっていても良い。
【０１１８】
次いで、レジスト２８６を露光（第２の露光）し、レジストマスク２３０、２３１、２８７を形成する（図３（Ｆ））。なお、第２の露光における露光手段は、第１の露光と同じであっても良いし、異なっていてもよい。こうして、第３のエッチング処理（ゲートメタルエッチング３）を行う。こうして、ほぼ垂直な端部を有する第３の形状の導電層２２８、２２９（第１の導電層２２８ａ、２２９ａ、第２の導電層２２８ｂ、２２９ｂ）が形成される。なお、半導体層２０２ａ、２０２ｂ、２０２ｃ上に形成された第２の形状の導電層２１２、２１３、２１４（第１の導電層２１２ａ、２１３ａ、２１４ａ、第２の導電層２１２ｂ、２１３ｂ、２１４ｂ）の部分は、レジストマスク２８７で覆われているためエッチングされない。
【０１１９】
この後、第３のドーピング処理（ドーピング３）を行う。第３のドーピング処理では、Ｎ型を付与する不純物元素を添加する。ドーピングの方法はイオンドープ法もしくはイオン注入法で行えば良い。イオンドープ法の条件はドーズ量を１×１０１３〜５×１０１４ａｔｏｍｓ／ｃｍ２とし、加速電圧を６０〜１００ｋＶとして行う。Ｎ型を付与する不純物元素として１５族に属する元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いるが、ここではリン（Ｐ）を用いる。この場合、レジストマスク２３０、２３１、２８７をＮ型を付与する不純物元素に対するマスクとして、第４の不純物領域２３２ａ、２３２ｂ、２３３ａ、２３３ｂが形成される。第４の不純物領域２３２ａ、２３２ｂ、２３３ａ、２３３ｂには１×１０２０〜１×１０２１ａｔｏｍｓ／ｃｍ３の濃度範囲でＮ型を付与する不純物元素を添加する。なお、半導体層２０２ａ〜２０２ｃは、レジストマスク２８７で覆われているため、第３のドーピング処理において、不純物元素は添加されない。
【０１２０】
次いで、図３（Ｇ）に示すように、第４のドーピング処理（ドーピング４）を行う。第４のドーピング処理では、Ｐ型を付与する不純物元素を添加する。ドーピングの方法はイオンドープ法もしくはイオン注入法で行えば良い。Ｐチャネル型ＴＦＴを形成する島状半導体層２０２ｃ及び２０２ｅに、Ｐ型の不純物元素が添加された第５の不純物領域２３５ａ、２３５ｂ、２３８ａ、２３８ｂ及び第６の不純物領域２３６ａ、２３６ｂを形成する。この際、第２の形状の導電層２１４ｂ及び第３の形状の導電層２２９を不純物元素に対するマスクとして用い、自己整合的に不純物領域を形成する。本実施の形態では、ジボラン（Ｂ２Ｈ６）によるイオンドープ法を用いる。イオンドープ法の条件としては、ドーズ量を１×１０１６ａｔｏｍｓ／ｃｍ２とし、加速電圧を８０ｋＶとする。こうして、第２の形状の導電層２１４ａに重なる半導体活性層の領域２３６ａ、２３６ｂにも、第２の形状の導電層２１４ａを介してＰ型の不純物元素を添加することができる。ここで、第６の不純物領域２３６ａ、２３６ｂに添加されるＰ型不純物元素の濃度は、第５の不純物領域２３５ａ、２３５ｂに添加されるＰ型不純物元素の濃度と比較して、小さくすることができる。なお第４のドーピング処理の際、Ｎチャネル型ＴＦＴを形成する島状半導体層２０２ａ、２０２ｂ、２０２ｄはレジストマスク２３４及び２３７で全面を被覆しておく。なお、第１のドーピング処理、第２のドーピング処理、第３のドーピング処理によって、第５の不純物領域２３５ａ、２３５ｂ、２３８ａ、２３８ｂにはそれぞれ異なる濃度でリンが添加されているが、Ｐ型を付与する元素を高濃度で付与することによって、第５の不純物領域２３５ａ、２３５ｂ、２３８ａ、２３８ｂは、Ｐチャネル型ＴＦＴのソース領域およびドレイン領域として問題なく機能する。
【０１２１】
以上の工程により、それぞれの半導体層２０２ａ〜２０２ｅに不純物領域が形成される。島状半導体層と重なる第２の形状の導電層２１２、２１３、２１４及び、第３の形状の導電層２２８、２２９がゲート電極として機能する。
【０１２２】
こうして図３（Ｈ）に示すように、Ｎチャネル型ＴＦＴ６１、Ｎチャネル型ＴＦＴ６２、Ｐチャネル型ＴＦＴ６３、Ｎチャネル型ＴＦＴ６４、Ｐチャネル型ＴＦＴ６５が形成される。
【０１２３】
Ｎチャネル型ＴＦＴ６１は、チャネル領域２９２、ソース領域及びドレイン領域に相当する高濃度不純物領域２２２ａ、２２２ｂ、ゲート電極と重ならない低濃度不純物領域（Ｌｏｆｆ領域）２２３ａ、２２３ｂを有する。Ｎチャネル型ＴＦＴ６２は、チャネル領域２９３、ソース領域及びドレイン領域に相当する高濃度不純物領域２２４ａ、２２４ｂ、ゲート電極と重なる低濃度不純物領域（Ｌｏｖ領域）２２５ａ、２２５ｂを有する。一方、Ｐチャネル型ＴＦＴ６３は、チャネル領域２９４、ソース領域及びドレイン領域に相当する高濃度不純物領域２３５ａ、２３５ｂ、ゲート電極と重なる低濃度不純物領域（Ｌｏｖ領域）２３６ａ、２３６ｂを有する。Ｎチャネル型ＴＦＴ６１、Ｎチャネル型ＴＦＴ６２及びＰチャネル型ＴＦＴ６３のゲート電極は、テーパー形状の端部を有する。そのため、ゲート電極を小さくするには不適当な形状のＴＦＴである。しかし、Ｌｏｖ領域や、Ｌｏｆｆ領域を、ゲート電極の作製工程において、自己整合的に作製することが可能であるため、ＴＦＴ作製における工程数を抑えることができる。こうして、工程数を低減して耐圧性の高いＴＦＴを形成することが可能である。
【０１２４】
また、Ｎチャネル型ＴＦＴ６４は、チャネル領域２９５、ソース領域及びドレイン領域に相当する高濃度不純物領域２３２ａ、２３２ｂを有する。また、Ｐチャネル型ＴＦＴ６５は、チャネル領域２９６、ソース領域及びドレイン領域に相当する高濃度不純物領域２３８ａ、２３８ｂを有する。Ｎチャネル型ＴＦＴ６４及びＰチャネル型ＴＦＴ６５は、シングルドレイン構造である。Ｎチャネル型ＴＦＴ６４、Ｐチャネル型ＴＦＴ６５は、Ｌｏｖ領域やＬｏｆｆ領域を有するＴＦＴとする場合は新たなマスクが必要となり、工程数が増えるといった問題がある。しかし、ゲート電極の端部を垂直にエッチングするため、微細化が可能である。
【０１２５】
なお、Ｎチャネル型ＴＦＴ６１、Ｎチャネル型ＴＦＴ６２、Ｐチャネル型ＴＦＴ６３、Ｎチャネル型ＴＦＴ６４、Ｐチャネル型ＴＦＴ６５それぞれのゲート電極の作製における露光手段については、実施の形態１と同様であるので、ここでは説明は省略する。
【０１２６】
例えば、Ｎチャネル型ＴＦＴ６１、Ｎチャネル型ＴＦＴ６２、Ｐチャネル型ＴＦＴ６３によって、耐圧性が要求される回路を作製し、Ｎチャネル型ＴＦＴ６４、Ｐチャネル型ＴＦＴ６５によって、微細化が要求される回路を作製することができる。このとき、それぞれのＴＦＴのゲート電極の作製における露光手段については、実施の形態１と同様とすることができる。
【０１２７】
なお、本実施の形態では、シングルゲート型のＴＦＴの作製工程を示したが、ダブルゲート構造や、それ以上のゲート数を有するマルチゲート構造でも構わない。また、本実施の形態では、トップゲート型のＴＦＴを示し、その作製工程を示した。しかし、本発明の半導体装置の作製方法は、デュアルゲート型のＴＦＴに対しても適用することが可能である。
【０１２８】
また、本発明の半導体装置の作製方法を用いれば、ゲートメタルを用いて形成される、ＴＦＴ以外の素子の電極や配線等の形状の自由度も増やすことが可能である。
（実施の形態３）
本実施の形態では、実施の形態１や実施の形態２とは異なる本発明の半導体装置の作製方法の一例を、図４を用いて説明する。なお、本実施の形態３において示す作製工程例は、課題を解決するための手段において図１（Ｂ）に示した例に相当する。なお、ゲートメタルエッチング２までの工程は、実施の形態２において図３を用いて説明した工程と同様であるので、同じ部分は同じ符号を用いて示し、説明は省略する。
【０１２９】
実施の形態２の工程に従い、図４（Ｃ）まで作製する。次いで図４（Ｄ）に示すように、レジストマスク２０９〜２１１、２８５を除去し、新たにレジストを成膜して露光（第２の露光）し、レジストマスク３３０、３３１、３８８を形成する。なお、第２の露光における露光手段は、第１の露光と同じであっても良いし異なっていてもよい。こうして、第３のエッチング処理（ゲートメタルエッチング３）を行う。こうして、ほぼ垂直な端部を有する第３の形状の導電層３２８、３２９（第１の導電層３２８ａ、３２９ａ、第２の導電層３２８ｂ、３２９ｂ）が形成される。なお、半導体層２０２ａ、２０２ｂ、２０２ｃ上に形成された第２の形状の導電層２１２、２１３、２１４（第１の導電層２１２ａ、２１３ａ、２１４ａ、第２の導電層２１２ｂ、２１３ｂ、２１４ｂ）の部分は、レジストマスク３８８で覆われているためエッチングされない。
【０１３０】
この後図４（Ｅ）に示すように、レジストマスク３３０、３３１、３８８を除去した後、第１のドーピング処理（ドーピング１）を行い、半導体層２０２ａ〜２０２ｅにＮ型を付与する不純物元素を低濃度に添加する。第１のドーピング処理はイオンドープ法又はイオン注入法で行なえば良い。イオンドープ法の条件はドーズ量を１×１０１３〜５×１０１４ａｔｏｍｓ／ｃｍ２とし、加速電圧を４０〜８０ｋＶとして行なう。本実施の形態ではドーズ量を５．０×１０１３ａｔｏｍｓ／ｃｍ２とし、加速電圧を５０ｋＶとして行う。Ｎ型を付与する不純物元素としては、１５族に属する元素を用いれば良く、代表的にはリン（Ｐ）又は砒素（Ａｓ）が用いられるが、本実施の形態ではリン（Ｐ）を用いる。この場合、第２の形状の導電層２１２〜２１４及び第３の形状の導電層３２８、３２９をＮ型を付与する不純物元素に対するマスクとして、自己整合的に第１の不純物領域３１８ａ、３１８ｂ、３１９ａ、３１９ｂ、３２０ａ、３２０ｂ、１２２０ａ、１２２０ｂ、１２２１ａ、１２２１ｂを形成する。そして第１の不純物領域３１８ａ、３１８ｂ、３１９ａ、３１９ｂ、３２０ａ、３２０ｂ、１２２０ａ、１２２０ｂ、１２２１ａ、１２２１ｂには１×１０１８〜１×１０２０ａｔｏｍｓ／ｃｍ３の濃度範囲でＮ型を付与する不純物元素が添加される。
【０１３１】
続いて図４（Ｆ）に示すように、新たにレジストマスク３２１、３２７、３３３を形成する。第１のドーピング処理よりも高い加速電圧で第２のドーピング処理（ドーピング２）を行なう。イオンドープ法の条件はドーズ量を１×１０１３〜３×１０１５ａｔｏｍｓ／ｃｍ２とし、加速電圧を６０〜１２０ｋＶとして行なう。本実施の形態では、ドーズ量を３．０×１０１５ａｔｏｍｓ／ｃｍ２とし加速電圧を６５ｋＶとして行う。第２のドーピング処理は第２の形状の導電層２１３ｂ及び第３の形状の導電層３２８を不純物元素に対するマスクとして用い、第１の導電層２１３ａのテーパー部の下方の半導体層に不純物元素が添加されるようにドーピングを行う。なお、第２のドーピング処理の際は、Ｐチャネル型ＴＦＴとなる半導体層２０２ｃ及び２０２ｅを覆うように、レジストマスク３２７、３３３が形成されている。
【０１３２】
上記の第２のドーピング処理を行った結果、第１の導電層２１３ａと重なる第２の不純物領域３２５ａ、３２５ｂには１×１０１８〜５×１０１９ａｔｏｍｓ／ｃｍ３の濃度範囲でＮ型を付与する不純物元素を添加される。また第３の不純物領域３２２ａ、３２２ｂ、３２４ａ、３２４ｂ、３３２ａ、３３２ｂには１×１０１９〜５×１０２１ａｔｏｍｓ／ｃｍ３の濃度範囲でＮ型を付与する不純物元素を添加される。また前記第１のドーピング処理により形成された第１の不純物領域３１８ａ、３１８ｂのうち、第２のドーピング処理においてレジスト３２１で覆われていた領域３２３ａ、３２３ｂが存在するが、引き続き第１の不純物領域とよぶ。
【０１３３】
なお本実施の形態では、第２のドーピング処理のみにより第２の不純物領域３２５ａ、３２５ｂ及び第３の不純物領域３２２ａ、３２２ｂ、３２４ａ、３２４ｂ、３３２ａ、３３２ｂを形成したが、これに限定されない。ドーピング処理を行なう条件を適宜変えて、複数回のドーピング処理で形成しても良い。
【０１３４】
次いで図４（Ｇ）に示すように、レジストマスク３２１、３２７、３３３を除去した後、新たにレジストマスク３３４及び３３７を成膜する。次いで、第３のドーピング処理（ドーピング３）を行う。第３のドーピング処理では、Ｐ型を付与する不純物元素を添加する。ドーピングの方法はイオンドープ法もしくはイオン注入法で行えば良い。Ｐチャネル型ＴＦＴを形成する島状半導体層２０２ｃ及び２０２ｅに、Ｐ型の不純物元素が添加された第４の不純物領域３３５ａ、３３５ｂ、３３８ａ、３３８ｂ及び第５の不純物領域３３６ａ、３３６ｂを形成する。この際、第２の形状の導電層２１４ｂ及び第３の形状の導電層３２９を不純物元素に対するマスクとして用い、自己整合的に不純物領域を形成する。本実施の形態では、ジボラン（Ｂ２Ｈ６）によるイオンドープ法を用いる。イオンドープ法の条件としては、ドーズ量を１×１０１６ａｔｏｍｓ／ｃｍ２とし、加速電圧を８０ｋＶとする。こうして、第２の形状の導電層２１４ａに重なる半導体活性層の領域３３６ａ、３３６ｂにも、第２の形状の導電層２１４ａを介してＰ型の不純物元素を添加することができる。ここで、第５の不純物領域３３６ａ、３３６ｂに添加されたＰ型不純物元素の濃度は、第４の不純物領域３３５ａ、３３５ｂに添加されたＰ型不純物元素の濃度と比較して、小さくすることができる。なお第３のドーピング処理の際、Ｎチャネル型ＴＦＴを形成する島状半導体層２０２ａ、２０２ｂ、２０２ｄはレジストマスク３３４及び３３７で全面を被覆しておく。なお、第１のドーピング処理、第２のドーピング処理、第３のドーピング処理によって、第４の不純物領域３３５ａ、３３５ｂ、３３８ａ、３３８ｂにはリンが添加されているが、Ｐ型を付与する元素を高濃度で付与することによって、第４の不純物領域３３５ａ、３３５ｂ、３３８ａ、３３８ｂは、Ｐチャネル型ＴＦＴのソース領域およびドレイン領域として問題なく機能する。
【０１３５】
以上の工程により、それぞれの半導体層２０２ａ〜２０２ｅに不純物領域が形成される。島状半導体層と重なる第２の形状の導電層２１２、２１３、２１４及び、第３の形状の導電層３２８、３２９がゲート電極として機能する。
【０１３６】
こうして図４（Ｈ）に示すように、Ｎチャネル型ＴＦＴ３６１、Ｎチャネル型ＴＦＴ３６２、Ｐチャネル型ＴＦＴ３６３、Ｎチャネル型ＴＦＴ３６４、Ｐチャネル型ＴＦＴ３６５が形成される。
【０１３７】
Ｎチャネル型ＴＦＴ３６１は、チャネル領域３９２、ソース領域及びドレイン領域に相当する高濃度不純物領域３２２ａ、３２２ｂ、ゲート電極と重ならない低濃度不純物領域（Ｌｏｆｆ領域）３２３ａ、３２３ｂを有する。Ｎチャネル型ＴＦＴ３６２は、チャネル領域３９３、ソース領域及びドレイン領域に相当する高濃度不純物領域３２４ａ、３２４ｂ、ゲート電極と重なる低濃度不純物領域（Ｌｏｖ領域）３２５ａ、３２５ｂを有する。一方、Ｐチャネル型ＴＦＴ３６３は、チャネル領域３９４、ソース領域及びドレイン領域に相当する高濃度不純物領域３３５ａ、３３５ｂ、ゲート電極と重なる低濃度不純物領域（Ｌｏｖ領域）３３６ａ、３３６ｂを有する。Ｎチャネル型ＴＦＴ３６１、Ｎチャネル型ＴＦＴ３６２及びＰチャネル型ＴＦＴ３６３のゲート電極は、テーパー形状の端部を有する。そのため、ゲート電極を小さくするには不適当な形状のＴＦＴである。しかし、Ｌｏｖ領域やＬｏｆｆ領域を、ゲート電極の作製工程において自己整合的に作製することが可能であるため、ＴＦＴ作製における工程数を抑えることができる。こうして、工程数を低減して耐圧性の高いＴＦＴを形成することが可能である。
【０１３８】
また、Ｎチャネル型ＴＦＴ３６４は、チャネル領域３９５、ソース領域及びドレイン領域に相当する高濃度不純物領域３３２ａ、３３２ｂを有する。Ｐチャネル型ＴＦＴ３６５は、チャネル領域３９６、ソース領域及びドレイン領域に相当する高濃度不純物領域３３８ａ、３３８ｂを有する。Ｎチャネル型ＴＦＴ３６４及びＰチャネル型ＴＦＴ３６５は、シングルドレイン構造である。Ｎチャネル型ＴＦＴ３６４、Ｐチャネル型ＴＦＴ３６５は、Ｌｏｖ領域やＬｏｆｆ領域を作製する場合は、新たなマスクが必要となり、工程数が増えるといった問題がある。しかし、ゲート電極の端部を垂直にエッチングしてもかまわない工程を用いて作製されるため、微細化が可能である。
【０１３９】
なお、本実施の形態３において、図４（Ｆ）に示した工程では、第３の形状の導電層３２８及び、第３の形状の導電層３２８周辺部分のみを覆うレジストマスクを、レジストマスク３２１、３２７、３３３と同時に形成することによって、工程数を増やさないでＮチャネル型ＴＦＴ３６４にＬｏｆｆ領域を形成することも可能である。
【０１４０】
なお、Ｎチャネル型ＴＦＴ３６１、Ｎチャネル型ＴＦＴ３６２、Ｐチャネル型ＴＦＴ３６３、Ｎチャネル型ＴＦＴ３６４、Ｐチャネル型ＴＦＴ３６５それぞれのゲート電極の作製における露光手段については、実施の形態１と同様であるので、ここでは説明は省略する。
【０１４１】
例えば、Ｎチャネル型ＴＦＴ３６１、Ｎチャネル型ＴＦＴ３６２、Ｐチャネル型ＴＦＴ３６３によって、耐圧性が要求される回路を作製し、Ｎチャネル型ＴＦＴ３６４、Ｐチャネル型ＴＦＴ３６５によって、微細化が要求される回路を作製することができる。このとき、それぞれのＴＦＴのゲート電極の作製における露光手段については、実施の形態１と同様とすることができる。
【０１４２】
なお、本実施の形態では、シングルゲート型のＴＦＴの作製工程を示したが、ダブルゲート構造や、それ以上のゲート数を有するマルチゲート構造でも構わない。また、本実施の形態では、トップゲート型のＴＦＴを示し、その作製工程を示した。しかし、本発明の半導体装置の作製方法は、デュアルゲート型のＴＦＴに対しても適用することが可能である。
【０１４３】
また、本発明の半導体装置の作製方法を用いれば、ゲートメタルを用いて形成される、ＴＦＴ以外の素子の電極や配線等の形状の自由度も増やすことが可能である。
【０１４４】
（実施の形態４）
本実施の形態では、実施の形態１乃至実施の形態３とは異なる本発明の半導体装置の作製方法の一例を、図２５を用いて説明する。なお、本実施の形態４において示す作製工程例は、課題を解決するための手段において図１（Ｂ）に示した例に相当する。なお、ゲートメタルエッチング３までの工程は、実施の形態３において図４を用いて説明した工程と同様であるので、説明は省略する。
【０１４５】
実施の形態３の工程に従い、図２５（Ｄ）まで作製する。次いで図２５（Ｅ）に示すように、レジストマスク３３０、３３１、３８８を除去し、新たなレジストマスク８０００を形成する。レジストマスク８０００によって、Ｐチャネル型ＴＦＴとなる半導体層２０２ｅが覆われている。第１のドーピング処理（ドーピング１）を行い、半導体層２０２ａ〜２０２ｄにＮ型を付与する不純物元素を低濃度に添加する。第１のドーピング処理はイオンドープ法又はイオン注入法で行なえば良い。Ｎ型を付与する不純物元素としては、１５族に属する元素を用いれば良く、代表的にはリン（Ｐ）又は砒素（Ａｓ）が用いられるが、本実施の形態ではリン（Ｐ）を用いる。この場合、第２の形状の導電層２１２〜２１４及び第３の形状の導電層３２８をＮ型を付与する不純物元素に対するマスクとして、第１の不純物領域８３１８ａ、８３１８ｂ、８３１９ａ、８３１９ｂ、８３２０ａ、８３２０ｂ、８２２０ａ、８２２０ｂを形成する。第１の不純物領域８３１８ａ、８３１８ｂ、８３１９ａ、８３１９ｂ、８３２０ａ、８３２０ｂ、８２２０ａ、８２２０ｂにはＮ型を付与する不純物元素が添加される。
【０１４６】
続いて図２５（Ｆ）に示すように、レジストマスク８０００を除去した後、新たにレジストマスク９１０１、９１０２を形成する。第２のドーピング処理（ドーピング２）を行い、半導体層２０２ｅにＰ型を付与する不純物元素を低濃度に添加する。第２のドーピング処理はイオンドープ法又はイオン注入法で行なえば良い。本実施の形態では、ジボラン（Ｂ２Ｈ６）によるイオンドープ法を用いる。こうして、第３の形状の導電層３２９がＰ型を付与するマスクとして、第２の不純物領域８２２１ａ、８２２１ｂを形成する。第２の不純物領域８２２１ａ、８２２１ｂにはＰ型の不純物元素が添加される。
【０１４７】
次いで図２５（Ｇ）に示すように、レジストマスク９１０１、９１０２を除去した後、レジストマスク９３２１、９３２７、９００３、９３３３を形成する。その後、Ｎ型を付与する不純物元素を添加する、第３のドーピング処理（ドーピング３）を行う。第３のドーピング処理（ドーピング３）では、第１のドーピング処理よりも高い加速電圧で行なう。第３のドーピング処理は第２の形状の導電層２１３ｂを不純物元素に対するマスクとして用い、第１の導電層２１３ａのテーパー部の下方の半導体層に不純物元素が添加されるようにドーピングを行う。なお、第３のドーピング処理の際は、Ｐチャネル型ＴＦＴとなる半導体層２０２ｃ及び２０２ｅを覆うように、レジストマスク９３２７、９３３３が形成されている。また、第１の不純物領域８３１８ａ、８３１８ｂの一部及び第２の形状の導電層２１２を覆うようにレジストマスク９３２１が形成されている。第１の不純物領域８２２０ａ、８２２０ｂの一部及び第３の形状の導電層３２８を覆うようにレジストマスク９００３が形成されている。レジストマスク９３２１に覆われない第１の不純物領域８３１８ａ、８３１８ｂ及び、レジストマスク９００３に覆われない第１の不純物領域８２２０ａ、８２２０ｂには、第３のドーピング工程によってＮ型の不純物元素が添加される。なお、第１の不純物領域８３１８ａ、８３１８ｂ、８２２０ａ、８２２０ｂのうち、第３のドーピング処理においてレジスト９３２１、９００３で覆われていた領域９３２３ａ、９３２３ｂ、９００４ａ、９００４ｂが存在するが、引き続き第１の不純物領域とよぶ。また、第２の形状の導電層２１３ｂと重ならない第２の形状の導電層２１３ａの下部にも、Ｎ型を付与する不純物元素が添加されるように、第３のドーピング処理における条件（加速電圧等）を設定する。第２の形状の導電層２１３ａを介して添加された不純物元素の濃度は、第２の形状の導電層２１３ａを介さず添加された不純物元素の濃度より低くすることが可能である。こうして、高濃度にＮ型を付与する不純物元素を添加された第３の不純物領域９３２２ａ、９３２２ｂ、９３２４ａ、９３２４ｂ、９３３２ａ、９３３２ｂと、低濃度でＮ型を付与する不純物元素が添加された９３２３ａ、９３２３ｂ、９３２５ａ、９３２５ｂ、９００４ａ、９００４ｂを形成する。
【０１４８】
次いで図２５（Ｈ）に示すように、レジストマスク９３２１、９３２７、９００３、９３３３を除去した後、レジストマスク９３３４、９３３７、９００５を形成する。その後、Ｐ型を付与する不純物元素を添加する、第４のドーピング処理（ドーピング４）を行う。第４のドーピング処理（ドーピング４）では、第２のドーピング処理よりも高い加速電圧で行なう。第４のドーピング処理は第２の形状の導電層２１４ｂを不純物元素に対するマスクとして用い、第１の導電層２１４ａのテーパー部の下方の半導体層に不純物元素が添加されるようにドーピングを行う。なお、第４のドーピング処理の際は、Ｎチャネル型ＴＦＴとなる半導体層２０２ａ、２０２ｂ及び２０２ｄを覆うように、レジストマスク９３３４、９３３７が形成されている。また、第２の不純物領域８２２１ａ、８２２１ｂの一部及び第３の形状の導電層３２９を覆うようにレジストマスク９００５が形成されている。レジストマスク９００５に覆われない第２の不純物領域８２２１ａ、８２２１ｂには、第４のドーピング工程によってＰ型の不純物元素が添加される。なお、第２の不純物領域８２２１ａ、８２２１ｂのうち、第４のドーピング処理においてレジスト９００５で覆われていた領域９００６ａ、９００６ｂが存在するが、引き続き第２の不純物領域とよぶ。また、第２の形状の導電層２１４ｂと重ならない第２の形状の導電層２１４ａの下部にも、Ｐ型を付与する不純物元素が添加されるように、第４のドーピング処理における条件（加速電圧等）を設定する。第２の形状の導電層２１４ａを介して添加される不純物元素の濃度は、第２の形状の導電層２１４ａを介さず添加される不純物元素の濃度より低くすることが可能である。こうして、高濃度にＰ型を付与する不純物元素を添加された第４の不純物領域９３３５ａ、９３３５ｂ、９３３８ａ、９３３８ｂと、低濃度でＰ型を付与する不純物元素が添加された９３３６ａ、９３３６ｂ、９００６ａ、９００６ｂを形成する。
【０１４９】
なお、第１のドーピング処理によって、第４の不純物領域９３３５ａ、９３３５ｂにはリンが添加されているが、Ｐ型を付与する元素を高濃度で付与することによって、第４の不純物領域９３３５ａ、９３３５ｂは、Ｐチャネル型ＴＦＴのソース領域およびドレイン領域として問題なく機能する。
【０１５０】
以上の工程により、それぞれの半導体層２０２ａ〜２０２ｅに不純物領域が形成される。島状半導体層と重なる第２の形状の導電層２１２、２１３、２１４及び、第３の形状の導電層３２８、３２９がゲート電極として機能する。
【０１５１】
こうして図２５（Ｉ）に示すように、Ｎチャネル型ＴＦＴ９３６１、Ｎチャネル型ＴＦＴ９３６２、Ｐチャネル型ＴＦＴ９３６３、Ｎチャネル型ＴＦＴ９３６４、Ｐチャネル型ＴＦＴ９３６５が形成される。
【０１５２】
Ｎチャネル型ＴＦＴ９３６１は、チャネル領域９３９２、ソース領域及びドレイン領域に相当する高濃度不純物領域９３２２ａ、９３２２ｂ、ゲート電極と重ならない低濃度不純物領域（Ｌｏｆｆ領域）９３２３ａ、９３２３ｂを有する。Ｎチャネル型ＴＦＴ９３６２は、チャネル領域９３９３、ソース領域及びドレイン領域に相当する高濃度不純物領域９３２４ａ、９３２４ｂ、ゲート電極と重なる低濃度不純物領域（Ｌｏｖ領域）９３２５ａ、９３２５ｂを有する。一方、Ｐチャネル型ＴＦＴ９３６３は、チャネル領域９３９４、ソース領域及びドレイン領域に相当する高濃度不純物領域９３３５ａ、９３３５ｂ、ゲート電極と重なる低濃度不純物領域（Ｌｏｖ領域）９３３６ａ、９３３６ｂを有する。Ｎチャネル型ＴＦＴ９３６１、Ｎチャネル型ＴＦＴ９３６２及びＰチャネル型ＴＦＴ９３６３のゲート電極は、テーパー形状の端部を有する。そのため、ゲート電極を小さくするには不適当な形状のＴＦＴである。
【０１５３】
また、Ｎチャネル型ＴＦＴ９３６４は、チャネル領域９３９５、ソース領域及びドレイン領域に相当する高濃度不純物領域９３３２ａ、９３３２ｂを有する。また、ゲート電極と重ならない低濃度不純物領域（Ｌｏｆｆ領域）９００４ａ、９００４ｂを有する。Ｐチャネル型ＴＦＴ９３６５は、チャネル領域９３９６、ソース領域及びドレイン領域に相当する高濃度不純物領域９３３８ａ、９３３８ｂを有する。また、ゲート電極と重ならない低濃度不純物領域（Ｌｏｆｆ領域）９００６ａ、９００６ｂを有する。本実施の形態では、Ｎチャネル型ＴＦＴ９３６４及びＰチャネル型ＴＦＴ９３６５にも、Ｌｏｆｆ領域を作製する工程を示した。
【０１５４】
Ｎチャネル型ＴＦＴ９３６１、Ｎチャネル型ＴＦＴ９３６２、Ｐチャネル型ＴＦＴ９３６３、Ｎチャネル型ＴＦＴ９３６４、Ｐチャネル型ＴＦＴ９３６５それぞれのゲート電極の作製における露光手段については、実施の形態１と同様であるので、ここでは説明は省略する。
【０１５５】
なお、本実施の形態では、シングルゲート型のＴＦＴの作製工程を示したが、ダブルゲート構造や、それ以上のゲート数を有するマルチゲート構造でも構わない。また、本実施の形態では、トップゲート型のＴＦＴを示し、その作製工程を示した。しかし、本発明の半導体装置の作製方法は、デュアルゲート型のＴＦＴに対しても適用することが可能である。
【０１５６】
また、本発明の半導体装置の作製方法を用いれば、ゲートメタルを用いて形成される、ＴＦＴ以外の素子の電極や配線等の形状の自由度も増やすことが可能である。
【０１５７】
（実施の形態５）
本実施の形態では、実施の形態１乃至実施の形態４とは異なる本発明の半導体装置の作製方法の一例を、図２６を用いて説明する。なお、本実施の形態５において示す作製工程例は、課題を解決するための手段において図１（Ｂ）に示した例に相当する。なお、ゲートメタルエッチング３までの工程は、実施の形態４において図２５を用いて説明した工程と同様であるので、説明は省略する。
【０１５８】
実施の形態４の工程に従い、図２６（Ｄ）まで作製する。次いで図２６（Ｅ）に示すように、レジストマスク３３０、３３１、３８８を除去し、新たなレジストマスク８０００を形成する。レジストマスク８０００によって、Ｐチャネル型ＴＦＴとなる半導体層２０２ｅが覆われている。第１のドーピング処理（ドーピング１）を行い、半導体層２０２ａ〜２０２ｄにＮ型を付与する不純物元素を低濃度に添加する。第１のドーピング処理はイオンドープ法又はイオン注入法で行なえば良い。Ｎ型を付与する不純物元素としては、１５族に属する元素を用いれば良く、代表的にはリン（Ｐ）又は砒素（Ａｓ）が用いられるが、本実施の形態ではリン（Ｐ）を用いる。この場合、第２の形状の導電層２１２〜２１４及び第３の形状の導電層３２８をＮ型を付与する不純物元素に対するマスクとして、第１の不純物領域８３１８ａ、８３１８ｂ、８３１９ａ、８３１９ｂ、８３２０ａ、８３２０ｂ、８２２０ａ、８２２０ｂを形成する。
【０１５９】
次いで図２６（Ｆ）に示すように、レジストマスク８０００を除去し、新たなレジストマスク８００１、８００２を形成する。レジストマスク８００２によって、Ｐチャネル型ＴＦＴとなる半導体層２０２ｃ、Ｎチャネル型ＴＦＴとなる半導体層２０２ｄ、Ｐチャネル型ＴＦＴとなる半導体層２０２ｅが覆われている。また、レジストマスク８００１によって、第１の不純物領域８３１８ａ、８３１８ｂの一部８３２３ａ、８３２３ｂが覆われている。第２のドーピング処理（ドーピング２）を行い、半導体層２０２ａ、２０２ｂにＮ型を付与する不純物元素を低濃度に添加する。第２のドーピング処理はイオンドープ法又はイオン注入法で行なえば良い。Ｎ型を付与する不純物元素としては、１５族に属する元素を用いれば良く、代表的にはリン（Ｐ）又は砒素（Ａｓ）が用いられるが、本実施の形態ではリン（Ｐ）を用いる。この場合、第２の形状の導電層２１３ｂをＮ型を付与する不純物元素に対するマスクとして、第２の不純物領域８３２２ａ、８３２２ｂ、８３２４ａ、８３２４ｂを形成する。なお、第２のドーピング処理においてレジストマスク８００１の覆われた領域８３２３ａ、８３２３ｂが存在するが、引き続き第１の不純物領域とよぶ。また、第２の形状の導電層２１３ｂと重ならない第２の形状の導電層２１３ａの下部にも、Ｎ型を付与する不純物元素が添加されるように、第２のドーピング処理における条件（加速電圧等）を設定する。なお、第２の形状の導電層２１３ａを介して添加される不純物元素の濃度は、第２の形状の導電層２１３ａを介さず添加される不純物元素の濃度より低くすることが可能である。こうして、高濃度にＮ型を付与する不純物元素が添加された第２の不純物領域８３２２ａ、８３２２ｂ、８３２４ａ、８３２４ｂと、低濃度にＮ型を付与する不純物元素が添加された第１の不純物領域８３２３ａ、８３２３ｂ、第３の不純物領域８３２５ａ、８３２５ｂが形成される。
【０１６０】
次いで図２６（Ｇ）に示すように、レジストマスク８００１、８００２を除去し、新たなレジストマスク８００３、８００４を形成する。レジストマスク８００３によって、Ｎチャネル型ＴＦＴとなる半導体層２０２ａ、Ｎチャネル型ＴＦＴとなる半導体層２０２ｂが覆われ、レジストマスク８００４によって、Ｎチャネル型ＴＦＴとなる半導体層２０２ｄが覆われている。第３のドーピング処理（ドーピング３）を行い、半導体層２０２ｃ、２０２ｅにＰ型を付与する不純物元素を添加する。第２のドーピング処理はイオンドープ法又はイオン注入法で行なえば良い。本実施の形態では、ジボラン（Ｂ２Ｈ６）によるイオンドープ法を用いる。こうして、Ｐ型を付与する不純物元素が添加された第４の不純物領域８３３５ａ、８３３５ｂ、８３３２ａ、８３３２ｂが形成される。なお、第４の不純物領域８３３５ａ、８３３５ｂには、第１のドーピング処理によって、Ｎ型を付与する不純物元素が添加されているが、第３のドーピング処理においてＰ型を付与する不純物元素の添加量を適当に定めることにより、Ｐ型の不純物領域として問題無く機能する。なお、第１のドーピング処理において半導体層２０２ｃを覆うようなレジストマスクを設け、第４の不純物領域８３３５ａ、８３３５ｂとなる領域にＮ型の不純物元素が添加されないようにしておくこともできる。
【０１６１】
次いで図２６（Ｈ）に示すように、レジストマスク８００３、８００４を除去し、絶縁膜８００５を形成する。絶縁膜８００５としては、被覆性の優れた膜を用いるのが望ましい。例えば、酸化珪素を用いることができる。
【０１６２】
次いで図２６（Ｉ）に示すように、絶縁膜８００３を異方性エッチングして、サイドウォール８００６ａ、８００６ｂ、８００７ａ、８００７ｂ、８００８ａ、８００８ｂ、８００９ａ、８００９ｂ、８０１０ａ、８０１０ｂを形成する。
【０１６３】
次いで図２６（Ｊ）に示すように、レジストマスク８０１１、８０１２を形成する。レジストマスク８０１１、８０１２によって半導体層２０２ａ〜２０２ｃ及び２０２ｅの全面が覆われている。その後、Ｎ型を付与する不純物元素を添加する、第４のドーピング処理を行う。第４のドーピング処理は第３の形状の導電層３２８及びサイドウォール８００９ａ、８００９ｂを不純物元素に対するマスクとして用い行う。レジストマスク８０１１、８０１２に覆われない第１の不純物領域８２２０ａ、８２２０ｂには、第４のドーピング工程によってＮ型の不純物元素が添加される。なお、第１の不純物領域８２２０ａ、８２２０ｂのうち、第４のドーピング処理においてサイドウォール８００９ａ、８００９ｂで覆われていた領域８０１４ａ、８０１４ｂが存在するが、引き続き第１の不純物領域とよぶ。こうして、高濃度にＮ型を付与する不純物元素を添加された第５の不純物領域８０１３ａ、８０１３ｂ、低濃度でＮ型を付与する不純物元素が添加された第１の不純物領域８０１４ａ、８０１４ｂを形成する。
【０１６４】
以上の工程により、それぞれの半導体層２０２ａ〜２０２ｅに不純物領域が形成される。島状半導体層と重なる第２の形状の導電層２１２、２１３、２１４及び、第３の形状の導電層３２８、３２９がゲート電極として機能する。
【０１６５】
こうして図２６（ｋ）に示すように、Ｎチャネル型ＴＦＴ８３６１、Ｎチャネル型ＴＦＴ８３６２、Ｐチャネル型ＴＦＴ８３６３、Ｎチャネル型ＴＦＴ８３６４、Ｐチャネル型ＴＦＴ８３６５が形成される。
【０１６６】
Ｎチャネル型ＴＦＴ８３６１は、チャネル領域８３９２、ソース領域及びドレイン領域に相当する高濃度不純物領域８３２２ａ、８３２２ｂ、ゲート電極と重ならない低濃度不純物領域（Ｌｏｆｆ領域）８３２３ａ、８３２３ｂを有する。Ｎチャネル型ＴＦＴ８３６２は、チャネル領域８３９３、ソース領域及びドレイン領域に相当する高濃度不純物領域８３２４ａ、８３２４ｂ、ゲート電極と重なる低濃度不純物領域（Ｌｏｖ領域）８３２５ａ、８３２５ｂを有する。一方、Ｐチャネル型ＴＦＴ８３６３は、チャネル領域８３９４、ソース領域及びドレイン領域に相当する高濃度不純物領域８３３５ａ、８３３５ｂを有する。Ｎチャネル型ＴＦＴ８３６１、Ｎチャネル型ＴＦＴ８３６２及びＰチャネル型ＴＦＴ８３６３のゲート電極は、テーパー形状の端部を有する。そのため、ゲート電極を小さくするには不適当な形状のＴＦＴである。
【０１６７】
また、Ｎチャネル型ＴＦＴ８３６４は、チャネル領域８３９５、ソース領域及びドレイン領域に相当する高濃度不純物領域８０１３ａ、８０１３ｂを有する。また、ゲート電極と重ならない低濃度不純物領域（Ｌｏｆｆ領域）８０１４ａ、８０１４ｂを有する。Ｐチャネル型ＴＦＴ８３６５は、チャネル領域８３９６、ソース領域及びドレイン領域に相当する高濃度不純物領域８０１０ａ、８０１０ｂを有する。本実施の形態では、Ｎチャネル型ＴＦＴ８３６４にも、Ｌｏｆｆ領域を作製する工程を示した。
【０１６８】
Ｎチャネル型ＴＦＴ８３６１、Ｎチャネル型ＴＦＴ８３６２、Ｐチャネル型ＴＦＴ８３６３、Ｎチャネル型ＴＦＴ８３６４、Ｐチャネル型ＴＦＴ８３６５それぞれのゲート電極の作製における露光手段については、実施の形態１と同様であるので、ここでは説明は省略する。
【０１６９】
なお、本実施の形態では、シングルゲート型のＴＦＴの作製工程を示したが、ダブルゲート構造や、それ以上のゲート数を有するマルチゲート構造でも構わない。また、本実施の形態では、トップゲート型のＴＦＴを示し、その作製工程を示した。しかし、本発明の半導体装置の作製方法は、デュアルゲート型のＴＦＴに対しても適用することが可能である。
【０１７０】
また、本発明の半導体装置の作製方法を用いれば、ゲートメタルを用いて形成される、ＴＦＴ以外の素子の電極や配線等の形状の自由度も増やすことが可能である。
【０１７１】
（実施の形態６）
本実施の形態では、実施の形態１〜実施の形態５において示した作製方法において、ゲートメタルによって形成される配線の例を示す。説明には、図１０及び図２４を用いる。
【０１７２】
実施の形態１〜実施の形態５の作製方法における、第１の露光によって形成されたレジストマスクを用いゲートメタルをエッチングする工程、及び、第２の露光によって形成されたレジストマスクを用いゲートメタルをエッチングする工程に注目し、それぞれの工程において形成される配線を滑らかに接続する手法を説明する。説明には、図１０を用いる。
【０１７３】
図１０（Ａ）は、ゲートメタル４００上に第１の露光によって形成されるレジストマスク４０１を示す上面図である。図１０（Ｂ）は、図１０（Ａ）のレジストマスク４０１を用いて、ゲートメタル４００をエッチングした状態を示す。なお、図１０（Ｂ）では、レジストマスク４０１の端部にそって垂直にゲートメタルがエッチングされる様子を示した。しかし、実施の形態１〜実施の形態５において示したような作製方法を用いる場合、配線の端部はテーパー状となっている。レジストマスク４０１を用いたエッチング処理によって、幅Ｌ１の配線４０２が形成される。
【０１７４】
次いで、レジストマスク４０１を除去し、第２の露光によってレジストマスク４０３を形成する。図１０（Ｃ）は、第２の露光によって形成されるレジストマスク４０３を示す上面図である。図１０（Ｄ）は、図１０（Ｃ）のレジストマスク４０３を用いて、ゲートメタル４００をエッチングした状態を示す。レジストマスク４０１を用いたエッチング処理によって、幅Ｌ２の配線４０４が形成される。
【０１７５】
ここで、第１の露光のパターニングの解像度より、第２の露光のパターニングの解像度を高くすることによって、図１０（Ｄ）に示すように、接続部４０５において配線４０２と配線４０４を滑らかに接続することができる。つまり、第１の露光によって形成されるレジストマスクを用いてゲート電極が作製されるＴＦＴに対して、第２の露光によって形成されるレジストマスクを用いてゲート電極が作製されるＴＦＴを、微細化が要求されるものとする。こうして、図１０（Ｄ）に示したように、配線４０２及び配線４０４を滑らかに接続することができる。
【０１７６】
次に、実施の形態１〜実施の形態５において示した作製方法において、ゲートメタルによって形成される配線の断面図を示す。
【０１７７】
実施の形態１〜実施の形態５の作製方法における、第１の露光によって形成されるレジストマスクを用いゲートメタルをエッチングすることによって作製される配線の断面図を、図２４（Ａ）に示す。また、実施の形態１〜実施の形態５の作製方法における、第２の露光によって形成されるレジストマスクを用いゲートメタルをエッチングすることによって作製される配線の断面図を、図２４（Ｂ）に示す。図２４（Ａ）において示した配線４４１ａ、４４１ｂはそれぞれ、配線幅Ｌ１のテーパー状の端部を有する形状である。配線４４１ａ、４４１ｂは、配線間隔Ｓ１で配置されている。また、図２４（Ｂ）において示した配線４４２ａ、４４２ｂはそれぞれ、配線幅Ｌ２のほぼ垂直な端部を有する形状である。配線間隔Ｓ１で配置されている。なおここでは比較のため、配線４４２ａ、４４２ｂそれぞれの断面積は、配線４４１ａ、４４１ｂそれぞれの断面積と等しいとする。
【０１７８】
配線４４２ａ、４４２ｂの配線幅Ｌ２と配線間隔Ｓ１の比Ｌ２／Ｓ１は、配線４４１ａ、４４１ｂの配線幅Ｌ１と配線間隔Ｓ１の比Ｌ１／Ｓ１より小さくすることができる。つまり、配線４４２ａ、４４２ｂは、集積化に適した形状である。
【０１７９】
こうして、半導体装置において、ゲートメタルによって形成される配線の形状を適宜選択することができる。本実施の形態は、実施の形態１〜実施の形態５と自由に組み合わせて実施することが可能である。
【０１８０】
【実施例】
（実施例１）
本実施例では、本発明の半導体装置の作製方法を用いて、表示装置と同一基板上に形成された、演算処理回路（ＣＰＵ）や記憶回路等を有する半導体装置を作製する例を示す。
【０１８１】
図５に、本発明の半導体装置の作製方法を用いて作製する半導体装置の上面図を示す。図５において半導体装置は、絶縁表面を有する基板５００上に形成されたＴＦＴを用いて構成される、表示装置５５１とＣＰＵ部５５２とを有する。表示装置５５１は、画素部５０１と、走査線駆動回路５０２、信号線駆動回路５０３を有する。また、ＣＰＵ部５５２は、ＣＰＵ５０７、ＳＲＡＭ（記憶回路）５０４を有する。表示装置５５１において、画素部５０１は画像の表示を行う。また、走査線駆動回路５０２及び信号線駆動回路５０３によって、画素部の各画素への映像信号の入力が制御される。ＳＲＡＭ（記憶回路）５０４は、複数のマトリクス状に配置された記憶セル（図示せず）によって構成される。各記憶セルは、ＣＰＵ５０７において入出力される信号を記憶する等の機能を有する。また、ＣＰＵ５０７は、走査線駆動回路５０２、信号線駆動回路５０３への制御信号を出力する等の機能を有する。
【０１８２】
なお、ＣＰＵ部５５２は、ＧＰＵ（映像信号処理回路）５５７を有していてもよい。この構成を図２７に示す。なお、図５と同じ部分は同じ符号を用いて示し説明は省略する。ＧＰＵ（映像信号処理回路）５５７によって、基板５００外部より入力された信号は表示装置５５１に入力するための信号に変換される。
【０１８３】
図５、図２７において、表示装置５５１として、液晶表示装置を用いる場合を例に示す。液状表示装置５５１の画素部５０１としては、発明が解決しようとする課題において、図１２で示した構成を用いることができる。
【０１８４】
図１２において画素を構成するＴＦＴ３００２は、オフ電流が少ないことが要求される。これは、漏れ電流によって、各画素に配置された液晶素子３００３の電極間に印加される電圧が変化し、透過率が変化して画像が乱れるのを防ぐためである。また、画素ＴＦＴ３００２を介して画像を視認するタイプ（透過型）の液晶表示装置では、開口率を上げるため、画素ＴＦＴ３００２を微細化することが要求される。さらに、液晶素子３００３の電極間には、通常１６Ｖ程度の電圧が印加されている。そのため、画素ＴＦＴ３００２等は、１６Ｖ程度の耐圧性が要求される。よって、Ｌｏｖ領域やＬｏｆｆ領域を有する構造のＴＦＴとする必要がある。
【０１８５】
一方、図５や図２７において画素駆動回路部（走査線駆動回路５０２及び信号線駆動回路５０３）を構成するＴＦＴ（画素駆動回路用ＴＦＴ）は、画素ＴＦＴほどに、オフ電流の低減や微細化が要求されない。ただし、１６Ｖ程度の電源電圧によって動作するため耐圧性が要求される。
【０１８６】
演算処理回路（ＣＰＵ部）５５２では、高い駆動周波数が要求される。そのため、ＣＰＵ部５５２を構成するＴＦＴ（以下、演算回路用ＴＦＴと表記する）には、キャリアの移動度の向上及び微細化が求められる。一方、微細化したＴＦＴによって作製した演算処理回路（ＣＰＵ部）５５２は、３〜５Ｖ程度の電源電圧で動作するため、ＴＦＴの耐圧性は、画素ＴＦＴや画素駆動回路用ＴＦＴほどには要求されない。
【０１８７】
そこで、図５や図２７に示した回路を構成するＴＦＴを作り分けるため、実施の形態３において、図４で示した作製方法を用いる。図４で示したＮチャネル型ＴＦＴ３６１を画素ＴＦＴとして用いる。Ｎチャネル型ＴＦＴ３６１は、オフ電流を抑制する効果が高い、Ｌｏｆｆ領域を有する構造である。また、図４で示したＮチャネル型ＴＦＴ３６２及びＰチャネル型ＴＦＴ３６３を、画素駆動回路用ＴＦＴとして用いる。Ｎチャネル型ＴＦＴ３６２及びＰチャネル型ＴＦＴ３６３はそれぞれ、ホットキャリアによる劣化の抑制効果の高いＬｏｖ領域を有する耐圧性の高い構造である。また、図４で示したＮチャネル型ＴＦＴ３６４及びＰチャネル型ＴＦＴ３６５を、演算回路用ＴＦＴとして用いる。Ｎチャネル型ＴＦＴ３６４及びＰチャネル型ＴＦＴ３６５はそれぞれ、微細化可能な形状である。つまり、図４における第１の露光後に続くゲート電極作製の工程によって、１６Ｖ程度の電源電圧で動作する液晶表示装置５５１の部分を作製し、図４における第２の露光後に続くゲート電極作製の工程によって、３〜５Ｖ程度の電源電圧で動作するＣＰＵ部５５２を作製する。
【０１８８】
こうして、各回路に適したＴＦＴを用いて、表示装置と同一基板上に形成された、演算処理回路（ＣＰＵ）や記憶回路等を有する、半導体装置を作製することができる。
【０１８９】
なお、本発明は、実施の形態１〜実施の形態６と自由に組み合わせて実施することが可能である。
【０１９０】
（実施例２）
本実施例では、本発明の半導体装置の作製方法を用いて、表示装置と同一基板上に形成された、ＣＰＵ部（演算処理回路（ＣＰＵ）や記憶回路等）を有する、半導体装置を作製する例を示す。なお、表示装置及びＣＰＵ部の構成、及び、それらの回路に用いるＴＦＴは、実施例１と同じとすることができる。
【０１９１】
図６に、本発明を用いて作製する半導体装置の断面図を示す。画素部を構成する画素ＴＦＴとして、Ｎチャネル型ＴＦＴ３６１を代表で示す。また、画素駆動回路部を構成する素子として、Ｎチャネル型ＴＦＴ３６２とＰチャネル型ＴＦＴ３６３を代表で示す。ＣＰＵ部を構成する素子として、Ｎチャネル型ＴＦＴ３６４とＰチャネル型ＴＦＴ３６５を代表で示す。Ｎチャネル型ＴＦＴ３６１、Ｎチャネル型ＴＦＴ３６２、Ｐチャネル型ＴＦＴ３６３、Ｎチャネル型ＴＦＴ３６４、Ｐチャネル型ＴＦＴ３６５の作製方法は、実施の形態３において、図４で示した作製方法と同様であるので、ここでは説明は省略する。なお、図４と同じ部分は、同じ符号を用いて説明する。
【０１９２】
図６（Ａ）に示すように、第１の層間絶縁膜６０３６を形成する。第１の層間絶縁膜６０３６としては、プラズマＣＶＤ法またはスパッタ法を用い厚さを１００〜２００ｎｍとして珪素を含む絶縁膜で形成する。本実施例では、プラズマＣＶＤ法により膜厚１００ｎｍの酸化窒化珪素膜を形成する。勿論、第１の層間絶縁膜６０３６は酸化窒化珪素膜に限定されるものでなく、他の珪素を含む絶縁膜を単層または積層構造として用いても良い。
【０１９３】
次いで、加熱処理（熱処理）を行なって、半導体層の結晶性の回復、半導体層に添加された不純物元素の活性化を行なう。この加熱処理はファーネスアニール炉を用いる熱アニール法で行なう。熱アニール法としては、酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の窒素雰囲気中で４００〜７００℃で行えばよく、本実施例では４１０℃、１時間の熱処理で活性化処理を行う。なお、熱アニール法の他に、レーザアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することができる。また、第１の層間絶縁膜６０３６を形成する前に加熱処理を行なっても良い。ただし、Ｎチャネル型ＴＦＴ３６１、Ｎチャネル型ＴＦＴ３６２、Ｐチャネル型ＴＦＴ３６３、Ｎチャネル型ＴＦＴ３６４及びＰチャネル型ＴＦＴ３６５のゲート電極が熱に弱い場合には、本実施例のように配線等を保護するため第１の層間絶縁膜６０３６（珪素を主成分とする絶縁膜、例えば窒化珪素膜）を形成した後で熱処理を行なうことが好ましい。
【０１９４】
上記の様に、第１の層間絶縁膜６０３６（珪素を主成分とする絶縁膜、例えば窒化珪素膜）を形成した後に熱処理することにより、活性化処理と同時に半導体層の水素化も行なうことができる。水素化の工程では、第１の層間絶縁膜６０３６に含まれる水素により半導体層のダングリングボンドが終端される。なお、活性化処理のための加熱処理とは別に、水素化のための加熱処理を行っても良い。ここで、第１の層間絶縁膜６０３６の存在に関係なく、半導体層を水素化することもできる。水素化の他の手段として、プラズマにより励起された水素を用いる手段（プラズマ水素化）や、３〜１００％の水素を含む雰囲気中において、３００〜４５０℃で１〜１２時間の加熱処理を行う手段でも良い。
【０１９５】
次いで図６（Ｂ）に示すように、第１の層間絶縁膜６０３６上に、第２の層間絶縁膜６０３７を形成する。第２の層間絶縁膜６０３７としては、無機絶縁膜を用いることができる。例えば、ＣＶＤ法によって形成された酸化珪素膜や、ＳＯＧ（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ）法によって塗布された酸化珪素膜等を用いることができる。また、第２の層間絶縁膜６０３７として、有機絶縁膜を用いることができる。例えば、ポリイミド、ポリアミド、ＢＣＢ（ベンゾシクロブテン）、アクリル等の膜を用いることができる。また、アクリル膜と酸化珪素膜の積層構造を用いても良い。また、アクリル膜と、スパッタ法で形成した窒化珪素膜または窒化酸化珪素膜との積層構造を用いても良い。本実施例では、膜厚１．６μｍのアクリル膜を形成する。第２の層間絶縁膜６０３７によって、ＴＦＴ（Ｎチャネル型ＴＦＴ３６１、Ｎチャネル型ＴＦＴ３６２、Ｐチャネル型ＴＦＴ３６３、Ｎチャネル型ＴＦＴ３６４及びＰチャネル型ＴＦＴ３６５）による凹凸を緩和し、平坦化することができる。特に、第２の層間絶縁膜６０３７は平坦化の意味合いが強いので、平坦性に優れた膜が好ましい。
【０１９６】
次いで、ドライエッチングまたはウエットエッチングを用い、第２の層間絶縁膜６０３７、第１の層間絶縁膜６０３６及びゲート絶縁膜２０３をエッチングし、Ｎチャネル型ＴＦＴ３６１、Ｎチャネル型ＴＦＴ３６２、Ｐチャネル型ＴＦＴ３６３、Ｎチャネル型ＴＦＴ３６４及びＰチャネル型ＴＦＴ３６５それぞれのソース領域及びドレイン領域に達するコンタクトホールを形成する。次いで、各ＴＦＴのソース領域及びドレイン領域とそれぞれ電気的に接続される配線６０４０〜６０４６及び画素電極６０３９を形成する。なお本実施例では、配線６０４０〜６０４６及び画素電極６０３９は、膜厚５０ｎｍのＴｉ膜と、膜厚５００ｎｍのＡｌとＴｉの合金膜との積層膜をスパッタ法で連続形成し、所望の形状にパターニングして形成する。もちろん、二層構造に限らず、単層構造でもよいし、三層以上の積層構造にしてもよい。また配線の材料としては、ＡｌとＴｉに限らず、他の導電膜を用いても良い。例えば、ＴａＮ膜上にＡｌ膜やＣｕ膜を形成し、さらにＴｉ膜を形成した積層膜をパターニングして配線を形成してもよい。ただし、反射性に優れた材料を用いることが好ましい。
【０１９７】
続いて図６（Ｃ）に示すように、画素電極６０３９を少なくとも含む部分上に配向膜６０４７を形成し、ラビング処理を行う。なお、本実施例では、配向膜６０４７を形成する前にアクリル樹脂膜等の有機樹脂膜をパターニングすることによって、基板間隔を保持するための柱状のスペーサ６０４８を所望の位置に形成する。また、柱状のスペーサに限らず、球状のスペーサを基板全面に散布してもよい。
【０１９８】
次いで、対向基板７０００を用意する。対向基板７０００上に着色層（カラーフィルタ）７００１〜７００３、平坦化膜７００４を形成する。このとき、第１の着色層７００１と第２の着色層７００２とを重ねて遮光部を形成し、第２の着色層７００２と第３の着色層７００３の一部を重ねて遮光部を形成する。また、第１の着色層７００１と第３の着色層７００３の一部を重ねて、遮光部を形成してもよい。このように、新たに遮光層を形成することなく、各画素間の隙間を着色層の積層からなる遮光部で遮光することによって、工程数の低減を可能とする。
【０１９９】
次いで、平坦化膜７００４上に、透明導電膜からなる対向電極７００５を少なくとも画素部に対応する部分に形成する。その後、対向基板７００５の全面に配向膜７００６を形成し、ラビング処理を施す。
【０２００】
そして、画素部と駆動回路部及びＣＰＵ部が形成された基板２０１と対向基板７０００とを、シール材７００７で張り合わせる。シール材７００７には、フィラー（図示せず）が混入されていて、フィラーと柱状スペーサ６０４８によって、基板２０１と対向基板７０００とは均一な間隔で張り合わされる。その後、両基板（２０１と７０００）間に液晶材料７００８を注入し、封止材（図示せず）によって完全に封止する。液晶材料７００８は、公知の材料を用いればよい。このようにして、液晶表示装置が完成する。
【０２０１】
そして、偏光板及びＦＰＣ（図示せず）を貼り付ける。ＦＰＣによって、基板２０１上に形成された素子又は回路から引き回された端子と外部信号端子とが接続される。こうして製品として完成する。
【０２０２】
なお、本実施例では、画素電極６０３９を反射性に優れた金属膜で形成し、対向電極７００５を透光性を有する材料で形成する、反射型の液晶表示装置を例に示したがこれに限定されない。例えば、画素電極６０３９を透光性を有する材料で形成し、対向電極７００５を反射性を有する材料で形成する、透過型の液晶表示装置にも、本発明を適用することができる。また、半透過型の液晶表示装置にも、本発明を適用することが可能である。
【０２０３】
本実施例は、実施の形態１〜実施の形態６及び実施例１と自由に組み合わせて実施することが可能である。
【０２０４】
（実施例３）
本実施例は、本発明の半導体装置の作製方法を用いて、表示装置と同一基板上に形成された、ＣＰＵ部（演算処理回路（ＣＰＵ）や記憶回路等）を有する半導体装置を作製する例を示す。なお、表示装置及びＣＰＵ部の構成、及び、それらの回路に用いるＴＦＴは、実施例１と同様とすることができる。
【０２０５】
ただし本実施例では、表示装置は、各画素にＯＬＥＤ素子を配置するＯＬＥＤ表示装置であるとする。ＯＬＥＤ素子は、陽極と、陰極と、陽極と陰極に間に挟まれた有機化合物層とを有する構成である。陽極と陰極間に電圧を印加することによって、ＯＬＥＤ素子は発光する。有機化合物層は、積層構造とすることができる。代表的には、コダック・イーストマン・カンパニーのＴａｎｇらが提案した「正孔輸送層／発光層／電子輸送層」という積層構造が挙げられる。また他にも、陽極上に正孔注入層／正孔輸送層／発光層／電子輸送層、または正孔注入層／正孔輸送層／発光層／電子輸送層／電子注入層の順に積層する構造でも良い。発光層に対して蛍光性色素等をドーピングしても良い。ＯＬＥＤ素子の陰極と陽極の間に設けられる全ての層を総称して有機化合物層と呼ぶ。よって上述した正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層等は、全て有機化合物層に含まれる。上記構造でなる有機化合物層に、一対の電極（陽極及び陰極）から所定の電圧をかけると、発光層においてキャリアの再結合が起こって発光する。なお、ＯＬＥＤ素子は、一重項励起子からの発光（蛍光）を利用するものでも、三重項励起子からの発光（燐光）を利用するものでも、どちらでも良い。ＯＬＥＤ表示装置は、応答性に優れ、低電圧で動作し、また視野角が広い等の利点を有するため、次世代のフラットパネルディスプレイとして注目されている。
【０２０６】
図７に、本発明を用いて作製する半導体装置の断面図を示す。画素部を構成するＴＦＴとして、ＯＬＥＤ素子と直列に接続されたＴＦＴをＮチャネル型ＴＦＴ３６１として、代表で示す。また、画素駆動回路部を構成する素子として、Ｎチャネル型ＴＦＴ３６２とＰチャネル型ＴＦＴ３６３を代表で示す。ＣＰＵ部を構成する素子として、Ｎチャネル型ＴＦＴ３６４とＰチャネル型ＴＦＴ３６５を代表で示す。Ｎチャネル型ＴＦＴ３６１、Ｎチャネル型ＴＦＴ３６２、Ｐチャネル型ＴＦＴ３６３、Ｎチャネル型ＴＦＴ３６４、Ｐチャネル型ＴＦＴ３６５の作製方法は、実施の形態３において図４で示した作製方法と同様であるので、ここでは説明は省略する。なお、図４と同じ部分は同じ符号を用いて説明する。
【０２０７】
実施の形態３に従って、図７（Ａ）の状態まで作製する。図７（Ｂ）において、第１の層間絶縁膜５０３６を形成する。この第１の層間絶縁膜５０３６としては、プラズマＣＶＤ法またはスパッタ法を用い、厚さを１００〜２００ｎｍとして珪素を含む絶縁膜で形成する。本実施例では、プラズマＣＶＤ法により膜厚１００ｎｍの酸化窒化珪素膜を形成する。勿論、第１の層間絶縁膜５０３６は酸化窒化珪素膜に限定されるものでなく、他の珪素を含む絶縁膜を単層または積層構造として用いても良い。次いで、加熱処理（熱処理）を行なって、半導体層の結晶性の回復、半導体層に添加された不純物元素の活性化を行なう。この加熱処理はファーネスアニール炉を用いる熱アニール法で行なう。熱アニール法としては、酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の窒素雰囲気中で４００〜７００℃で行えばよく、本実施例では４１０℃、１時間の熱処理で活性化処理を行う。なお、熱アニール法の他に、レーザアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することができる。また、第１の層間絶縁膜５０３６を形成する前に加熱処理を行なっても良い。ただし、Ｎチャネル型ＴＦＴ３６１、Ｎチャネル型ＴＦＴ３６２、Ｐチャネル型ＴＦＴ３６３、Ｎチャネル型ＴＦＴ３６４及びＰチャネル型ＴＦＴ３６５のゲート電極が熱に弱い場合には、本実施例のように配線等を保護するため第１の層間絶縁膜５０３６（珪素を主成分とする絶縁膜、例えば窒化珪素膜）を形成した後で熱処理を行なうことが好ましい。
【０２０８】
上記の様に、第１の層間絶縁膜５０３６（珪素を主成分とする絶縁膜、例えば窒化珪素膜）を形成した後に熱処理することにより、活性化処理と同時に、半導体層の水素化も行なうことができる。水素化の工程では、第１の層間絶縁膜５０３６に含まれる水素により半導体層のダングリングボンドが終端される。なお、活性化処理のための加熱処理とは別に、水素化のための加熱処理を行っても良い。ここで、第１の層間絶縁膜５０３６の存在に関係なく、半導体層を水素化することもできる。水素化の他の手段として、プラズマにより励起された水素を用いる手段（プラズマ水素化）や、３〜１００％の水素を含む雰囲気中において、３００〜４５０℃で１〜１２時間の加熱処理を行う手段でも良い。
【０２０９】
次いで、第１の層間絶縁膜５０３６上に、第２の層間絶縁膜５０３７を形成する。第２の層間絶縁膜５０３７としては、無機絶縁膜を用いることができる。例えば、ＣＶＤ法によって形成された酸化珪素膜や、ＳＯＧ（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ）法によって塗布された酸化珪素膜等を用いることができる。また、第２の層間絶縁膜５０３７として有機絶縁膜を用いることができる。例えば、ポリイミド、ポリアミド、ＢＣＢ（ベンゾシクロブテン）、アクリル等の膜を用いることができる。また、アクリル膜と酸化珪素膜の積層構造を用いても良い。また、アクリル膜とスパッタ法で形成した窒化珪素膜または窒化酸化珪素膜との積層構造を用いても良い。本実施例では、膜厚１．６μｍのアクリル膜を形成する。第２の層間絶縁膜５０３７によって、基板上２０１に形成されたＴＦＴによる凹凸を緩和し、平坦化することができる。特に、第２の層間絶縁膜５０３７は平坦化の意味合いが強いので、平坦性に優れた膜が好ましい。
【０２１０】
次いで、ドライエッチングまたはウエットエッチングを用い、第２の層間絶縁膜５０３７、第１の層間絶縁膜５０３６及びゲート絶縁膜２０３をエッチングし、Ｎチャネル型ＴＦＴ３６１、Ｎチャネル型ＴＦＴ３６２、Ｐチャネル型ＴＦＴ３６３、Ｎチャネル型ＴＦＴ３６４及びＰチャネル型ＴＦＴ３６５それぞれのソース領域及びドレイン領域に達するコンタクトホールを形成する。
【０２１１】
次いで、透明導電膜からなる画素電極５０３８を形成する。透明導電膜としては、酸化インジウムと酸化スズの化合物（ＩＴＯ）、酸化インジウムと酸化亜鉛の化合物、酸化亜鉛、酸化スズ、酸化インジウム等を用いることができる。また、前記透明導電膜にガリウムを添加したものを用いてもよい。画素電極５０３８がＯＬＥＤ素子の陽極に相当する。本実施例では、ＩＴＯを１１０ｎｍ厚さで成膜し、パターニングし、画素電極５０３８を形成する。
【０２１２】
次いで、各ＴＦＴ（Ｎチャネル型ＴＦＴ３６１、Ｎチャネル型ＴＦＴ３６２、Ｐチャネル型ＴＦＴ３６３、Ｎチャネル型ＴＦＴ３６４及びＰチャネル型ＴＦＴ３６５）それぞれのソース領域及びドレイン領域とそれぞれ電気的に接続される配線５０３９〜５０４６を形成する。なお本実施例では、配線５０３９〜５０４６は、膜厚１００ｎｍのＴｉ膜と、膜厚３５０ｎｍのＡｌ膜と、膜厚１００ｎｍのＴｉ膜との積層膜をスパッタ法で連続形成し、所望の形状にパターニングして形成する。もちろん、三層構造に限らず、単層構造でもよいし、二層構造でもよいし、四層以上の積層構造にしてもよい。また配線の材料としては、ＡｌとＴｉに限らず、他の導電膜を用いても良い。例えば、ＴａＮ膜上にＡｌやＣｕを形成し、さらにＴｉ膜を形成した積層膜をパターニングして配線を形成してもよい。こうして、画素部のＮチャネル型ＴＦＴ３６１のソース領域またはドレイン領域の一方は、配線５０３９によって画素電極５０３８と電気的に接続されている。ここで、画素電極５０３８上の一部と、配線５０３９の一部を重ねて形成することによって、配線５０３９と画素電極５０３８の電気的接続をとっている。
【０２１３】
次いで図７（Ｄ）に示すように、第３の層間絶縁膜５０４７を形成する。第３の層間絶縁膜５０４７としては、無機絶縁膜や有機絶縁膜を用いることができる。無機絶縁膜としては、ＣＶＤ法によって形成された酸化珪素膜や、ＳＯＧ（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ）法によって塗布された酸化珪素膜、スパッタ法によって形成された窒化珪素膜または窒化酸化珪素膜等を用いることができる。また、有機絶縁膜としては、アクリル樹脂膜等を用いることができる。
【０２１４】
第２の層間絶縁膜５０３７と第３の層間絶縁膜５０４７の組み合わせの例を以下に挙げる。第２の層間絶縁膜５０３７として、アクリルと、スパッタ法によって形成された窒化珪素膜または窒化酸化珪素膜の積層膜を用い、第３の層間絶縁膜５０４７として、スパッタ法によって形成された窒化珪素膜または窒化酸化珪素膜を用いる組み合わせがある。第２の層間絶縁膜５０３７として、プラズマＣＶＤ法によって形成した酸化珪素膜を用い、第３の層間絶縁膜５０４７としてもプラズマＣＶＤ法によって形成した酸化珪素膜を用いる組み合わせがある。また、第２の層間絶縁膜５０３７として、ＳＯＧ法によって形成した酸化珪素膜を用い、第３の層間絶縁膜５０４７としてもＳＯＧ法によって形成した酸化珪素膜を用いる組み合わせがある。また、第２の層間絶縁膜５０３７として、ＳＯＧ法によって形成した酸化珪素膜とプラズマＣＶＤ法によって形成した酸化珪素膜の積層膜を用い、第３の層間絶縁膜５０４７としてプラズマＣＶＤ法によって形成した酸化珪素膜を用いる組み合わせがある。また、第２の層間絶縁膜５０３７として、アクリルを用い、第３の層間絶縁膜５０４７としてもアクリルを用いる組み合わせがある。また、第２の層間絶縁膜５０３７として、アクリルとプラズマＣＶＤ法によって形成した酸化珪素膜の積層膜を用い、第３の層間絶縁膜５０４７としてプラズマＣＶＤ法によって形成した酸化珪素膜を用いる組み合わせがある。また、第２の層間絶縁膜５０３７として、プラズマＣＶＤ法によって形成した酸化珪素膜を用い、第３の層間絶縁膜５０４７としてアクリルを用いる組み合わせがある。
【０２１５】
第３の層間絶縁膜５０４７の画素電極５０３８に対応する位置に開口部を形成する。第３の層間絶縁膜５０４７はバンクとして機能する。開口部を形成する際、ウエットエッチング法を用いることで容易にテーパー形状の側壁とすることが出来る。開口部の側壁が十分になだらかでないと段差に起因する有機化合物層の劣化が顕著な問題となってしまうため、注意が必要である。第３の層間絶縁膜５０４７中に、カーボン粒子や金属粒子を添加し、抵抗率を下げ、静電気の発生を抑制してもよい。この際、抵抗率は、１×１０６〜１×１０１２Ωｍ（好ましくは、１×１０８〜１×１０１０Ωｍ）となるように、カーボン粒子や金属粒子の添加量を調節すればよい。
【０２１６】
次いで、第３の層間絶縁膜５０４７の開口部において露出している画素電極５０３８上に、有機化合物層５０４８を形成する。有機化合物層５０４８としては、公知の有機発光材料を用いることができる。なお、有機発光材料と無機発光材料の両方を用いてもよいし、有機発光材料の代わりに無機発光材料を用いてもよい。
【０２１７】
有機発光材料としては、低分子系有機発光材料、高分子系有機発光材料、中分子系有機材料を自由に用いることができる。なお、中分子系有機発光材料とは、昇華性を有さず、かつ、重合度が２０程度以下の有機発光材料を示すものとする。
【０２１８】
本実施例では蒸着法により低分子系有機発光材料を用いて有機化合物層５０４８を形成している。具体的には、正孔注入層として２０ｎｍ厚の銅フタロシアニン（ＣｕＰｃ）膜を設け、その上に発光層として７０ｎｍ厚のトリス−８−キノリノラトアルミニウム錯体（Ａｌｑ３）膜を設けた積層構造としている。Ａｌｑ３にキナクリドン、ペリレンもしくはＤＣＭ１といった蛍光色素を添加することで発光色を制御することができる。
【０２１９】
また、高分子系有機発光材料を用いる例として、正孔注入層として２０ｎｍのポリチオフェン（ＰＥＤＯＴ）膜をスピン塗布法により設け、その上に発光層として１００ｎｍ程度のパラフェニレンビニレン（ＰＰＶ）膜を設けた積層構造によって有機化合物層５０４８を構成しても良い。なお、ＰＰＶのπ共役系高分子を用いると、赤色から青色まで発光波長を選択できる。また、電子輸送層や電子注入層として炭化珪素等の無機材料を用いることも可能である。
【０２２０】
なお、有機化合物層５０４８は、正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層等が、明確に区別された積層構造を有するものに限定されない。つまり、有機化合物層５０４８は、正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層等を構成する材料が、混合した層を有する構造であってもよい。例えば、電子輸送層を構成する材料（以下、電子輸送材料と表記する）と、発光層を構成する材料（以下、発光材料と表記する）とによって構成される混合層を、電子輸送層と発光層との間に有する構造の有機化合物層５０４８であってもよい。
【０２２１】
次に、有機化合物層５０４８の上には導電膜からなる対向電極５０４９が設けられる。本実施例の場合、導電膜としてアルミニウムとリチウムとの合金膜を用いる。なお、ＭｇＡｇ膜（マグネシウムと銀との合金膜）を用いても良い。本実施例では、対向電極５０４９がＯＬＥＤ素子の陰極に相当する。陰極材料としては、周期表の１族もしくは２族に属する元素からなる導電膜もしくはそれらの元素を添加した導電膜を自由に用いることができる。
【０２２２】
対向電極５０４９まで形成された時点でＯＬＥＤ素子が完成する。なお、ＯＬＥＤ素子とは、画素電極（陽極）５０３８、有機化合物層５０４８及び対向電極（陰極）５０４９で形成されたダイオードを指す。
【０２２３】
ＯＬＥＤ素子を完全に覆うようにしてパッシベーション膜５０５０を設けることは有効である。パッシベーション膜５０５０としては、炭素膜、窒化珪素膜もしくは窒化酸化珪素膜を含む絶縁膜からなり、該絶縁膜を単層もしくは組み合わせた積層で用いることができる。カバレッジの良い膜をパッシベーション膜５０５０として用いることが好ましく、炭素膜、特にＤＬＣ（ダイヤモンドライクカーボン）膜を用いることは有効である。ＤＬＣ膜は室温から１００℃以下の温度範囲で成膜可能であるため、耐熱性の低い有機化合物層５０４８の上方にも容易に成膜することができる。また、ＤＬＣ膜は酸素に対するブロッキング効果が高く、有機化合物層５０４８の酸化を抑制することが可能である。
【０２２４】
なお、第３の層間絶縁膜５０４７を形成した後、パッシベーション膜５０５０を形成するまでの工程をマルチチャンバー方式（またはインライン方式）の成膜装置を用いて、大気解放せずに連続的に処理することは有効である。
【０２２５】
なお、実際には図７（Ｄ）の状態まで完成したら、さらに外気に曝されないように、気密性が高く、脱ガスの少ない保護フィルム（ラミネートフィルム、紫外線硬化樹脂フィルム等）や透光性のシーリング材でパッケージング（封入）することが好ましい。その際、シーリング材の内部を不活性雰囲気にしたり、内部に吸湿性材料（例えば酸化バリウム）を配置したりするとＯＬＥＤ素子の信頼性が向上する。
【０２２６】
また、パッケージング等の処理により気密性を高めたら、基板２０１上に形成された素子又は回路から引き回された端子と外部信号端子とを接続するためのコネクタ（フレキシブルプリントサーキット：ＦＰＣ）を取り付けて製品として完成する。
【０２２７】
本実施例は、実施の形態１〜実施の形態６及び、実施例１と自由に組み合わせて実施することが可能である。
【０２２８】
（実施例４）
本実施例は、本発明の半導体装置の作製方法を用いて、表示装置と同一基板上に形成された、ＣＰＵ部（演算処理回路（ＣＰＵ）や記憶回路等）を有する半導体装置を作製する例を示す。なお、表示装置及びＣＰＵ部の構成、及び、それらの回路に用いるＴＦＴは、実施例１と同様とすることができる。ただし本実施例では、表示装置は、各画素にＯＬＥＤ素子を配置したＯＬＥＤ表示装置であるとする。
【０２２９】
図８に、本発明を用いて作製する半導体装置の断面図を示す。画素部を構成するＴＦＴとして、ＯＬＥＤ素子と直列に接続されたＴＦＴをＮチャネル型ＴＦＴ３６１として、代表で示す。また、画素駆動回路部を構成する素子として、Ｎチャネル型ＴＦＴ３６２とＰチャネル型ＴＦＴ３６３を代表で示す。ＣＰＵ部を構成する素子として、Ｎチャネル型ＴＦＴ３６４とＰチャネル型ＴＦＴ３６５を代表で示す。
【０２３０】
Ｎチャネル型ＴＦＴ３６１、Ｎチャネル型ＴＦＴ３６２、Ｐチャネル型ＴＦＴ３６３、Ｎチャネル型ＴＦＴ３６４、Ｐチャネル型ＴＦＴ３６５の作製方法は、実施の形態３において図４で示した作製方法と同様であるので、ここでは説明は省略する。なお、図４と同じ部分は、同じ符号を用いて説明する。
【０２３１】
実施の形態３に従って、図８（Ａ）の状態まで作製する。図８（Ｂ）に示すように、第１の層間絶縁膜５１０１を形成する。この第１の層間絶縁膜５１０１としては、プラズマＣＶＤ法またはスパッタ法を用い、厚さを１００〜２００ｎｍとして珪素を含む絶縁膜で形成する。本実施例では、プラズマＣＶＤ法により膜厚１００ｎｍの酸化窒化珪素膜を形成した。勿論、第１の層間絶縁膜５１０１は酸化窒化珪素膜に限定されるものでなく、他の珪素を含む絶縁膜を単層または積層構造として用いても良い。
【０２３２】
次いで、加熱処理（熱処理）を行なって、半導体層の結晶性の回復、半導体層に添加された不純物元素の活性化を行なう。この加熱処理はファーネスアニール炉を用いる熱アニール法で行なう。熱アニール法としては、酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の窒素雰囲気中で４００〜７００℃で行えばよく、本実施例では４１０℃、１時間の熱処理で活性化処理を行う。なお、熱アニール法の他に、レーザアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することができる。また、第１の層間絶縁膜５１０１を形成する前に加熱処理を行なっても良い。ただし、Ｎチャネル型ＴＦＴ３６１、Ｎチャネル型ＴＦＴ３６２、Ｐチャネル型ＴＦＴ３６３、Ｎチャネル型ＴＦＴ３６４及びＰチャネル型ＴＦＴ３６５のゲート電極が熱に弱い場合には、本実施例のように配線等を保護するため第１の層間絶縁膜５１０１（珪素を主成分とする絶縁膜、例えば窒化珪素膜）を形成した後で熱処理を行なうことが好ましい。
【０２３３】
上記の様に、第１の層間絶縁膜５１０１（珪素を主成分とする絶縁膜、例えば窒化珪素膜）を形成した後に熱処理することにより、活性化処理と同時に、半導体層の水素化も行なうことができる。水素化の工程では、第１の層間絶縁膜５１０１に含まれる水素により半導体層のダングリングボンドが終端される。なお、活性化処理のための加熱処理とは別に、水素化のための加熱処理を行っても良い。ここで、第１の層間絶縁膜５１０１の存在に関係なく、半導体層を水素化することもできる。水素化の他の手段として、プラズマにより励起された水素を用いる手段（プラズマ水素化）や、３〜１００％の水素を含む雰囲気中において、３００〜４５０℃で１〜１２時間の加熱処理を行う手段でも良い。
【０２３４】
次いで、第１の層間絶縁膜５１０１上に、第２の層間絶縁膜５１０２を形成する。第２の層間絶縁膜５１０２としては、無機絶縁膜を用いることができる。例えば、ＣＶＤ法によって形成された酸化珪素膜や、ＳＯＧ（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ）法によって塗布された酸化珪素膜等を用いることができる。また、第２の層間絶縁膜５１０２として、有機絶縁膜を用いることができる。例えば、ポリイミド、ポリアミド、ＢＣＢ（ベンゾシクロブテン）、アクリル等の膜を用いることができる。また、アクリル膜と酸化珪素膜の積層構造を用いても良い。また、アクリル膜と、スパッタ法で形成した窒化珪素膜または窒化酸化珪素膜との積層構造を用いても良い。
【０２３５】
次いで、ドライエッチングまたはウエットエッチングを用い、第１の層間絶縁膜５１０１、第２の層間絶縁膜５１０２及びゲート絶縁膜２０３をエッチングし、各ＴＦＴ（Ｎチャネル型ＴＦＴ３６１、Ｎチャネル型ＴＦＴ３６２、Ｐチャネル型ＴＦＴ３６３、Ｎチャネル型ＴＦＴ３６４及びＰチャネル型ＴＦＴ３６５）のソース領域及びドレイン領域に達するコンタクトホールを形成する。
【０２３６】
次いで、各ＴＦＴ（Ｎチャネル型ＴＦＴ３６１、Ｎチャネル型ＴＦＴ３６２、Ｐチャネル型ＴＦＴ３６３、Ｎチャネル型ＴＦＴ３６４及びＰチャネル型ＴＦＴ３６５）のソース領域及びドレイン領域とそれぞれ電気的に接続される配線５１０３〜５１１０を形成する。なお本実施例では、配線５１０３〜５１１０は、膜厚１００ｎｍのＴｉ膜と、膜厚３５０ｎｍのＡｌ膜と、膜厚１００ｎｍのＴｉ膜との積層膜をスパッタ法で連続形成し、所望の形状にパターニングして形成する。もちろん、三層構造に限らず、単層構造でもよいし、二層構造でもよいし、四層以上の積層構造にしてもよい。また配線の材料としては、ＡｌとＴｉに限らず、他の導電膜を用いても良い。例えば、ＴａＮ膜上にＡｌやＣｕを形成し、さらにＴｉ膜を形成した積層膜をパターニングして配線を形成してもよい。
【０２３７】
次いで図８（Ｄ）に示すように、第３の層間絶縁膜５１１１を形成する。第３の層間絶縁膜５１１１としては、無機絶縁膜や有機絶縁膜を用いることができる。無機絶縁膜としては、ＣＶＤ法によって形成された酸化珪素膜や、ＳＯＧ（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ）法によって塗布された酸化珪素膜等を用いることができる。また、有機絶縁膜としては、アクリル樹脂膜等を用いることができる。また、アクリル膜と、スパッタ法で形成した窒化珪素膜または窒化酸化珪素膜との積層構造を用いても良い。第３の層間絶縁膜５１１１によって、ＴＦＴ（Ｎチャネル型ＴＦＴ３６１、Ｎチャネル型ＴＦＴ３６２、Ｐチャネル型ＴＦＴ３６３、Ｎチャネル型ＴＦＴ３６４及びＰチャネル型ＴＦＴ３６５）による凹凸を緩和し、平坦化することができる。特に、第３の層間絶縁膜５１１１は平坦化の意味合いが強いので、平坦性に優れた膜が好ましい。
【０２３８】
次いで、ドライエッチングまたはウエットエッチングを用い、第３の層間絶縁膜５１１１に、配線５１０３に達するコンタクトホールを形成する。
【０２３９】
次いで、導電膜をパターニングして画素電極５１１２を形成する。本実施例の場合、導電膜としてアルミニウムとリチウムとの合金膜を用いる。なお、ＭｇＡｇ膜（マグネシウムと銀との合金膜）を用いても良い。画素電極５１１２がＯＬＥＤ素子の陰極に相当する。陰極材料としては、周期表の１族もしくは２族に属する元素からなる導電膜もしくはそれらの元素を添加した導電膜を自由に用いることができる。
【０２４０】
画素電極５１１２は、第３の層間絶縁膜５１１１に形成されたコンタクトホールによって、配線５１０３と電気的な接続がとられる。こうして、画素電極５１１２は、Ｎチャネル型ＴＦＴ３６１のソース領域またはドレイン領域の一方と、電気的に接続される。
【０２４１】
次いで、各画素間の有機化合物層を塗り分けるために、土手５１１３を形成する。土手５１１３としては、無機絶縁膜や有機絶縁膜を用いて形成する。無機絶縁膜としては、スパッタ法によって形成された窒化珪素膜または窒化酸化珪素膜、ＣＶＤ法によって形成された酸化珪素膜や、ＳＯＧ法によって塗布された酸化珪素膜等を用いることができる。また、有機絶縁膜としては、アクリル樹脂膜等を用いることができる。ここで、土手５１１３を形成する際、ウエットエッチング法を用いることで容易にテーパー形状の側壁とすることが出来る。土手５１１３の側壁が十分になだらかでないと段差に起因する有機化合物層の劣化が顕著な問題となってしまうため、注意が必要である。なお、画素電極５１１２と配線５１０３を電気的に接続する際に、第３の層間絶縁膜５１１１に形成したコンタクトホールの部分にも、土手５１１３を形成する。こうして、コンタクトホール部分の凹凸による、画素電極の凹凸を土手５１１３によって埋めることにより、段差に起因する有機化合物層の劣化を防いでいる。
【０２４２】
第３の層間絶縁膜５１１１と土手５１１３の組み合わせの例を以下に挙げる。第３の層間絶縁膜５１１１として、アクリルと、スパッタ法によって形成された窒化珪素膜または窒化酸化珪素膜の積層膜を用い、土手５１１３として、スパッタ法によって形成された窒化珪素膜または窒化酸化珪素膜を用いる組み合わせがある。第３の層間絶縁膜５１１１として、プラズマＣＶＤ法によって形成した酸化珪素膜を用い、土手５１１３としてもプラズマＣＶＤ法によって形成した酸化珪素膜を用いる組み合わせがある。また、第３の層間絶縁膜５１１１として、ＳＯＧ法によって形成した酸化珪素膜を用い、土手５１１３としてもＳＯＧ法によって形成した酸化珪素膜を用いる組み合わせがある。また第３の層間絶縁膜５１１１として、ＳＯＧ法によって形成した酸化珪素膜とプラズマＣＶＤ法によって形成した酸化珪素膜の積層膜を用い、土手５１１３としてプラズマＣＶＤ法によって形成した酸化珪素膜を用いる組み合わせがある。また、第３の層間絶縁膜５１１１として、アクリルを用い、土手５１１３としてもアクリルを用いる組み合わせがある。また、第３の層間絶縁膜５１１１として、アクリルとプラズマＣＶＤ法によって形成した酸化珪素膜の積層膜を用い、土手５１１３としてプラズマＣＶＤ法によって形成した酸化珪素膜を用いる組み合わせがある。また、第３の層間絶縁膜５１１１として、プラズマＣＶＤ法によって形成した酸化珪素膜を用い、土手５１１３としてアクリルを用いる組み合わせがある。なお、土手５１１３中に、カーボン粒子や金属粒子を添加し、抵抗率を下げ、静電気の発生を抑制してもよい。この際、抵抗率は、１×１０６〜１×１０１２Ωｍ（好ましくは、１×１０８〜１×１０１０Ωｍ）となるように、カーボン粒子や金属粒子の添加量を調節すればよい。
【０２４３】
次いで、土手５１１３に囲まれた、露出している画素電極５１１２上に、有機化合物層５１１４を形成する。有機化合物層５１１４としては、公知の有機発光材料を用いることができる。なお、有機発光材料と無機発光材料の両方を用いてもよいし、有機発光材料の代わりに無機発光材料を用いてもよい。有機発光材料としては、低分子系有機発光材料、高分子系有機発光材料、中分子系有機材料を自由に用いることができる。なお、中分子系有機発光材料とは、昇華性を有さず、かつ、重合度が２０程度以下の有機発光材料を示すものとする。
【０２４４】
本実施例では蒸着法により低分子系有機発光材料を用いて有機化合物層５１１４を形成している。具体的には、発光層として７０ｎｍ厚のトリス−８−キノリノラトアルミニウム錯体（Ａｌｑ３）膜を設け、その上に、正孔注入層として２０ｎｍ厚の銅フタロシアニン（ＣｕＰｃ）膜を設けた積層構造としている。Ａｌｑ３にキナクリドン、ペリレンもしくはＤＣＭ１といった蛍光色素を添加することで発光色を制御することができる。
【０２４５】
また、高分子系有機発光材料を用いる例として、正孔注入層として２０ｎｍのポリチオフェン（ＰＥＤＯＴ）膜をスピン塗布法により設け、その上に、発光層として１００ｎｍ程度のパラフェニレンビニレン（ＰＰＶ）膜を設けた積層構造によって有機化合物層５１１４を構成しても良い。なお、ＰＰＶのπ共役系高分子を用いると、赤色から青色まで発光波長を選択できる。また、電子輸送層や電子注入層として炭化珪素等の無機材料を用いることも可能である。
【０２４６】
なお、有機化合物層５１１４は、正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層等が、明確に区別された積層構造を有するものに限定されない。つまり、有機化合物層５１１４は、正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層等を構成する材料が、混合した層を有する構造であってもよい。例えば、電子輸送層を構成する材料（以下、電子輸送材料と表記する）と、発光層を構成する材料（以下、発光材料と表記する）とによって構成される混合層を、電子輸送層と発光層との間に有する構造の有機化合物層５１１４であってもよい。
【０２４７】
次に、有機化合物層５１１４上には、透明導電膜からなる対向電極５１１５を形成する。透明導電膜としては、酸化インジウムと酸化スズの化合物（ＩＴＯ）、酸化インジウムと酸化亜鉛の化合物、酸化亜鉛、酸化スズ、酸化インジウム等を用いることができる。また、前記透明導電膜にガリウムを添加したものを用いてもよい。対向電極５１１５がＯＬＥＤ素子の陽極に相当する。
【０２４８】
対向電極５１１５まで形成された時点でＯＬＥＤ素子が完成する。なお、ＯＬＥＤ素子とは、画素電極（陰極）５１１２、有機化合物層５１１４及び対向電極（陽極）５１１５で形成されたダイオードを指す。
【０２４９】
本実施例では、対向電極５１１５が透明導電膜によって形成されているため、ＯＬＥＤ素子が発した光は、基板２０１とは逆側に向かって放射される。また、第３の層間絶縁膜５１１１によって、配線５１０３〜５１１０が形成された層とは別の層に、画素電極５１１２を形成している。そのため、実施例３に示した構成と比較して、開口率を上げることができる。
【０２５０】
ＯＬＥＤ素子を完全に覆うようにして保護膜（パッシベーション膜）５１１６を設けることは有効である。保護膜５１１６としては、炭素膜、窒化珪素膜もしくは窒化酸化珪素膜を含む絶縁膜からなり、該絶縁膜を単層もしくは組み合わせた積層で用いることができる。なお本実施例のように、ＯＬＥＤ素子が発した光が対向電極５１１５側から放射される場合、保護膜５１１６としては、光を透過する膜を用いる必要がある。
【０２５１】
なお、土手５１１３を形成した後、保護膜５１１６を形成するまでの工程をマルチチャンバー方式（またはインライン方式）の成膜装置を用いて、大気解放せずに連続的に処理することは有効である。
【０２５２】
なお、実際には図８（Ｄ）の状態まで完成したら、さらに外気に曝されないように、気密性が高く、脱ガスの少ない保護フィルム（ラミネートフィルム、紫外線硬化樹脂フィルム等）等のシーリング材でパッケージング（封入）することが好ましい。その際、シーリング材の内部を不活性雰囲気にしたり、内部に吸湿性材料（例えば酸化バリウム）を配置したりするとＯＬＥＤ素子の信頼性が向上する。
【０２５３】
また、パッケージング等の処理により気密性を高めたら、基板２０１上に形成された素子又は回路から引き回された端子と外部信号端子とを接続するためのコネクタ（フレキシブルプリントサーキット：ＦＰＣ）を取り付けて製品として完成する。
【０２５４】
本実施例は、実施の形態１〜実施の形態６及び、実施例１と自由に組み合わせて実施することが可能である。
【０２５５】
（実施例５）
本実施例では、本発明の半導体装置が有するＴＦＴの半導体活性層を作製する上で、半導体膜を結晶化する手法の例を示す。
【０２５６】
ガラス基板上に下地膜として、プラズマＣＶＤ法により酸化窒化珪素膜（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）４００ｎｍを形成した。続いて、前記下地膜上に半導体膜として、プラズマＣＶＤ法により非晶質珪素膜１５０ｎｍを形成する。そして、５００℃で３時間の熱処理を行って、半導体膜が含有する水素を放出させた後、レーザアニール法により半導体膜の結晶化を行う。
【０２５７】
レーザアニ−ル法に用いるレーザとしては、連続発振のＹＶＯ４レーザを用いる。レーザアニール法の条件は、レーザ光としてＹＶＯ４レーザの第２高調波（波長５３２ｎｍ）を用いた。レーザ光を光学系により所定の形状のビームとして、基板表面上に形成した半導体膜の照射した。
【０２５８】
なお、基板上に照射されるビームの形状は、レーザの種類や、光学系によって変化させることができる。こうして、基板上に照射されるビームのアスペクト比やエネルギー密度の分布を変えることができる。例えば、基板上に照射されるビームの形状は、線状、矩形状、楕円状など、様々な形状とすることができる。本実施例では、ＹＶＯ４レーザの第２高調波を、光学系によって２００μｍ×５０μｍの楕円状にし、半導体膜に照射する。
【０２５９】
ここで、レーザ光を基板表面上に形成した半導体膜に照射する際に用いる、光学系の模式図を図１４に示す。レーザ１１０１から射出されたレーザ光（ＹＶＯ４レーザの第２高調波）は、ミラー１１０２を経由して、凸レンズ１１０３に入射する。レーザ光は凸レンズ１１０３に対して斜めに入射させる。このようにすることで、非点収差などの収差により焦点位置がずれ、照射面またはその近傍において楕円状ビーム１１０６を形成することができる。そして、このようにして形成される楕円状ビーム１１０６を照射しながら、例えば１１０７で示す方向または１１０８で示す方向にガラス基板１１０５を移動させる。こうして、ガラス基板１１０５上に形成された半導体膜１１０４において、楕円状ビーム１１０６を相対的に移動させながら照射する。なお、楕円状ビーム１１０６の相対的な走査方向は、楕円状ビーム１１０６の長軸に垂直な方向とする。本実施例では、凸レンズ１１０３に対するレーザ光の入射角φを約２０°として２００μｍ×５０μｍの楕円状ビームを形成し、ガラス基板１１０５を５０ｃｍ／ｓの速度で移動させながら照射して、半導体膜の結晶化を行う。
【０２６０】
このようにして得られた結晶性半導体膜にセコエッチングを行って、ＳＥＭにより１万倍にて表面を観察した結果を図１５に示す。なお、セコエッチングにおけるセコ液はＨＦ：Ｈ２Ｏ＝２：１に添加剤としてＫ２Ｃｒ２Ｏ７を用いて作製されるものである。図１５は、図中の矢印で示す方向にレーザ光を相対的に走査させて得られたものである。レーザ光の走査方向に平行に大粒径の結晶粒が形成されている様子がわかる。つまり、レーザ光の走査方向に対して延在するように結晶成長がなされる。
【０２６１】
このように、本実施例の手法を用いて結晶化を行った半導体膜には大粒径の結晶粒が形成されている。そのため、前記半導体膜を半導体活性層として用いてＴＦＴを作製すると、前記ＴＦＴのチャネル形成領域に含まれる結晶粒界の本数を少なくすることができる。また、個々の結晶粒の内部は実質的に単結晶と見なせる結晶性を有することから、単結晶半導体を用いたトランジスタと同等の高いモビリティ（電界効果移動度）を得ることも可能である。
【０２６２】
さらに、ＴＦＴを、そのキャリアの移動方向が、形成された結晶粒の延在する方向と揃うように配置すれば、キャリアが結晶粒界を横切る回数を極端に減らすことができる。そのため、オン電流値（ＴＦＴがオン状態にある時に流れるドレイン電流値）、オフ電流値（ＴＦＴがオフ状態にある時に流れるドレイン電流値）、しきい値電圧、Ｓ値及び電界効果移動度のバラツキを低減することも可能となり、電気的特性は著しく向上する。
【０２６３】
なお、半導体膜の広い範囲に楕円状ビーム１１０６を照射するため、楕円状ビーム１１０６をその長軸に垂直な方向に走査して半導体膜に照射する動作（以下、スキャンと表記する）を、複数回行っている。ここで、１回のスキャン毎に、楕円状ビーム１１０６の位置は、その長軸に平行な方向にずらされる。また、連続するスキャン間では、その走査方向を逆にする。ここで、連続する２回のスキャンにおいて、一方を往路のスキャン、もう一方を復路のスキャンと呼ぶことにする。
【０２６４】
楕円状ビーム１１０６の位置を、１回のスキャン毎にその長軸に平行な方向にずらす大きさをピッチｄと表現する。また、往路のスキャンにおいて、図１５に示したような大粒径の結晶粒が形成された領域の、楕円状ビーム１１０６の走査方向に垂直な方向の長さを、Ｄ１と表記する。復路のスキャンにおいて、図１５に示したような大粒径の結晶粒が形成された領域の、楕円状ビーム１１０６の走査方向に垂直な方向の長さを、Ｄ２と表記する。また、Ｄ１とＤ２の平均値を、Ｄとする。このとき、オーバーラップ率ＲＯ．Ｌ［％］を式１で定義する。
【０２６５】
【式１】ＲＯ．Ｌ＝（１−ｄ／Ｄ）×１００
【０２６６】
本実施例では、オーバーラップ率ＲＯ．Ｌを０％とする。
【０２６７】
本実施例は、実施の形態１〜実施の形態６及び実施例１〜実施例４と自由に組み合わせて実施することが可能である。
【０２６８】
（実施例６）
本実施例では、本発明の半導体装置が有するＴＦＴの半導体活性層を作製する上で、半導体膜を結晶化する手法において、実施例５とは異なる例を示す。
【０２６９】
半導体膜として非晶質珪素膜を形成するまでの工程は、実施例５と同様である。その後、特開平７−１８３５４０号公報に記載された方法を利用し、前記半導体膜上にスピンコート法にて酢酸ニッケル水溶液（重量換算濃度５ｐｐｍ、体積１０ｍｌ）を塗布し、５００℃の窒素雰囲気で１時間、５５０℃の窒素雰囲気で１２時間の熱処理を行う。続いて、レーザアニール法により半導体膜の結晶性の向上を行う。
【０２７０】
レーザアニール法に用いるレーザとしては、連続発振のＹＶＯ４レーザを用いる。レーザアニール法の条件は、レーザ光としてＹＶＯ４レーザの第２高調波（波長５３２ｎｍ）を用い、図１４で示した光学系における凸レンズ１１０３に対するレーザ光の入射角φを約２０°として、２００μｍ×５０μｍの楕円状ビームを形成する。ガラス基板１１０５を５０ｃｍ／ｓの速度で移動させながら、前記楕円状ビームを照射して、半導体膜の結晶性の向上を行う。なお、楕円状ビーム１１０６の相対的な走査方向は、楕円状ビーム１１０６の長軸に垂直な方向とする。
【０２７１】
このようにして得られた結晶性半導体膜にセコエッチングを行って、ＳＥＭにより１万倍にて表面を観察した。その結果を図１６に示す。図１６は、図中の矢印で示す方向にレーザ光を相対的に走査させて得られたものであり、走査方向に対して延在して大粒径の結晶粒が形成されている様子がわかる。
【０２７２】
このように、本発明を用いて結晶化を行った半導体膜には大粒径の結晶粒が形成されているため、前記半導体膜を用いてＴＦＴを作製すると、そのチャネル形成領域に含まれる結晶粒界の本数を少なくすることができる。また、個々の結晶粒は実質的に単結晶と見なせる結晶性を有することから、単結晶半導体を用いたトランジスタと同等の高いモビリティ（電界効果移動度）を得ることも可能である。
【０２７３】
さらに、形成された結晶粒が一方向に揃っている。そのため、ＴＦＴを、そのキャリアの移動方向が、形成された結晶粒の延在する方向と揃うように配置すれば、キャリアが結晶粒界を横切る回数を極端に減らすことができる。そのため、オン電流値、オフ電流値、しきい値電圧、Ｓ値及び電界効果移動度のバラツキを低減することも可能となり、電気的特性は著しく向上する。
【０２７４】
なお、半導体膜の広い範囲に楕円状ビーム１１０６を照射するため、楕円状ビーム１１０６をその長軸に垂直な方向に走査して半導体膜に照射する動作（スキャン）を、複数回行っている。ここで、１回のスキャン毎に、楕円状ビーム１１０６の位置は、その長軸に平行な方向にずらされる。また、連続するスキャン間では、その走査方向を逆にする。ここで、連続する２回のスキャンにおいて、一方を往路のスキャン、もう一方を復路のスキャンと呼ぶことにする。
【０２７５】
楕円状ビーム１１０６の位置を、１回のスキャン毎にその長軸に平行な方向にずらす大きさを、ピッチｄと表現する。また、往路のスキャンにおいて、図１６に示したような大粒径の結晶粒が形成された領域の、楕円状ビーム１１０６の走査方向に垂直な方向の長さを、Ｄ１と表記する。復路のスキャンにおいて、図１６に示したような大粒径の結晶粒が形成された領域の、楕円状ビーム１１０６の走査方向に垂直な方向の長さを、Ｄ２と表記する。また、Ｄ１とＤ２の平均値を、Ｄとする。
【０２７６】
このとき、式１と同様に、オーバーラップ率ＲＯ．Ｌ［％］を定義する。本実施例では、オーバーラップ率ＲＯ．Ｌを０％とする。
【０２７７】
また、上記結晶化の手法によって得られた半導体膜（図中、Ｉｍｐｒｏｖｅｄ  ＣＧ−Ｓｉｌｉｃｏｎと表記）のラマン散乱分光の結果を図１７に太線で示す。ここで、比較のため、単結晶シリコン（図中、ｒｅｆ．（１００）Ｓｉ  Ｗａｆｅｒと表記）のラマン散乱分光の結果を細線で示した。また、非晶質珪素膜を形成後、熱処理を行って半導体膜が含有する水素を放出させた後、パルス発振のエキシマレーザを用い結晶化を行った半導体膜（図中、ｅｘｃｉｍｅｒ  ｌａｓｅｒ  ａｎｎｅａｌｉｎｇと表記）のラマン散乱分光の結果を図１７に点線で示した。本実施例の手法によって得られた半導体膜のラマンシフトは、５１７．３ｃｍ−１のピークを有する。また、半値幅は、４．９６ｃｍ−１である。一方、単結晶シリコンのラマンシフトは、５２０．７ｃｍ−１のピークを有する。また、半値幅は、４．４４ｃｍ−１である。パルス発振のエキシマレーザを用い結晶化を行った半導体膜のラマンシフトは、５１６．３ｃｍ−１である。また、半値幅は、６．１６ｃｍ−１である。図１７の結果により、本実施例に示した結晶化の手法によって得られた半導体膜の結晶性が、パルス発振のエキシマレーザを用い結晶化を行った半導体膜の結晶性と比べて、単結晶シリコンに近いことがわかる。
【０２７８】
本実施例は、実施の形態１〜実施の形態６及び実施例１〜実施例４と自由に組み合わせて実施することが可能である。
【０２７９】
（実施例７）
本実施例では、実施例５に示した手法によって結晶化した半導体膜を用いてＴＦＴを作製した例について、図１４、図１８および図１９を用いて説明する。
【０２８０】
なお本実施例では、同一のエッチング処理によって作製されるゲート電極を有するＴＦＴに注目し、その作製方法を説明する。この際実施の形態１〜実施の形態５に示したような、ＴＦＴに応じたゲート電極を作り分け及びドーピング処理についての記述は省略する。実際には、本実施例は、実施の形態１〜実施の形態５等に示した手法と、組み合わせて実施される。
【０２８１】
本実施例では基板２０として、ガラス基板を用い、ガラス基板上に下地膜２１として、プラズマＣＶＤ法により窒化酸化珪素膜（組成比Ｓｉ＝３２％、Ｏ＝２７％、Ｎ＝２４％、Ｈ＝１７％）５０ｎｍ、酸化窒化珪素膜（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）１００ｎｍを積層する。次いで、下地膜２１上に半導体膜２２として、プラズマＣＶＤ法により非晶質珪素膜１５０ｎｍを形成する。そして、５００℃で３時間の熱処理を行って、半導体膜が含有する水素を放出させる。（図１８（Ａ））
【０２８２】
その後、レーザ光として連続発振のＹＶＯ４レーザの第２高調波（波長５３２ｎｍ、５．５Ｗ）を用い、図１４で示した光学系における凸レンズ１１０３に対するレーザ光の入射角φを約２０°として２００μｍ×５０μｍの楕円状ビーム１１０６を形成する。前記楕円状ビーム１１０６を、５０ｃｍ／ｓの速度で相対的に走査して、半導体膜２２に照射する。こうして、半導体膜２３を形成する。（図１８（Ｂ））
【０２８３】
そして、第１のドーピング処理を行う。これはしきい値を制御するためのチャネルドープである。材料ガスとしてＢ２Ｈ６を用い、ガス流量３０ｓｃｃｍ、電流密度０．０５μＡ、加速電圧６０ｋＶ、ドーズ量１×１０１４ａｔｏｍｓ／ｃｍ２として行う。こうして、半導体膜２４を形成する。（図１８（Ｃ））
【０２８４】
続いて、パターニングを行って、半導体膜２４を所望の形状にエッチングする。その後、エッチングされた半導体膜２５、２６を覆うゲート絶縁膜２７としてプラズマＣＶＤ法により膜厚１１５ｎｍの酸化窒化珪素膜を形成する。次いで、ゲート絶縁膜２７上に導電膜として膜厚３０ｎｍのＴａＮ膜２８と、膜厚３７０ｎｍのＷ膜２９を積層形成する。（図１８（Ｄ））
【０２８５】
フォトリソグラフィ法を用いてレジストからなるマスク（図示せず）を形成して、Ｗ膜、ＴａＮ膜、ゲート絶縁膜をエッチングする。こうして、導電層３０（３０ａ、３０ｂ）、３１（３１ａ、３１ｂ）、ゲート絶縁膜３２（３２ａ、３２ｂ）を形成する。
【０２８６】
そして、レジストからなるマスクを除去し、新たにマスク３３を形成して第２のドーピング処理を行い、半導体膜にＮ型を付与する不純物元素を導入する。この場合、導電層３０ａ、３１ａがＮ型を付与する不純物元素に対するマスクとなり、自己整合的に不純物領域３４が形成される。本実施例では第２のド−ピング処理は、半導体膜の膜厚が１５０ｎｍと厚いため２条件に分けて行う。本実施例では、材料ガスとしてフォスフィン（ＰＨ３）を用い、ドーズ量を２×１０１３ａｔｏｍｓ／ｃｍ２とし、加速電圧を９０ｋＶとして行った後、ドーズ量を５×１０１４ａｔｏｍｓ／ｃｍ２とし、加速電圧を１０ｋＶとして行う。（図１８（Ｅ））
【０２８７】
次いで、レジストからなるマスク３３を除去した後、新たにレジストからなるマスク３５を形成して第３のドーピング処理を行う。第３のドーピング処理により、Ｐチャネル型ＴＦＴの活性層となる半導体膜にＰ型を付与する不純物元素が添加された不純物領域３６を形成する。導電層３０ｂ、３１ｂを不純物元素に対するマスクとして用い、Ｐ型を付与する不純物元素を添加して自己整合的に不純物領域３６を形成する。本実施例では第３のド−ピング処理においても、半導体膜の膜厚が１５０ｎｍと厚いため２条件に分けて行う。本実施例では、材料ガスとしてジボラン（Ｂ２Ｈ６）を用い、ドーズ量を２×１０１３ａｔｏｍｓ／ｃｍ２とし、加速電圧を９０ｋＶとして行った後、ドーズ量を１×１０１５ａｔｏｍｓ／ｃｍ２とし、加速電圧を１０ｋＶとして行う。（図１８（Ｆ））
【０２８８】
以上までの工程で、それぞれの半導体層に不純物領域３４、３６が形成される。
【０２８９】
次いで、レジストからなるマスク３５を除去して、プラズマＣＶＤ法により第１の層間絶縁膜３７として膜厚５０ｎｍの酸化窒化珪素膜（組成比Ｓｉ＝３２．８％、Ｏ＝６３．７％、Ｎ＝３．５％）を形成する。
【０２９０】
次いで、熱処理により、半導体層の結晶性の回復、それぞれの半導体層に添加された不純物元素の活性化を行う。本実施例ではファーネスアニール炉を用いた熱アニール法により、窒素雰囲気中にて５５０度、４時間の熱処理を行う。（図１８（Ｇ））
【０２９１】
次いで、第１の層間絶縁膜３７上に無機絶縁膜材料または有機絶縁物材料から成る第２の層間絶縁膜３８を形成する。本実施例では、ＣＶＤ法により膜厚５０ｎｍの窒化珪素膜を形成した後、膜厚４００ｎｍの酸化珪素膜を形成する。そして、熱処理を行うと水素化処理を行うことができる。本実施例では、ファーネスアニール炉を用い、４１０度で１時間、窒素雰囲気中にて熱処理を行う。
【０２９２】
続いて、各不純物領域とそれぞれ電気的に接続する配線３９を形成する。本実施例では、膜厚５０ｎｍのＴｉ膜と、膜厚５００ｎｍのＡｌ―Ｓｉ膜と、膜厚５０ｎｍのＴｉ膜との積層膜をパターニングして形成する。もちろん、二層構造に限らず、単層構造でもよいし、三層以上の積層構造にしてもよい。また、配線の材料としては、ＡｌとＴｉに限らない。例えば、ＴａＮ膜上にＡｌやＣｕを形成し、さらにＴｉ膜を形成した積層膜をパターニングして配線を形成してもよい。（図１８（Ｈ））
【０２９３】
以上の様にして、チャネル長６μｍ、チャネル幅４μｍのＮチャネル型ＴＦＴ５１とＰチャネル型ＴＦＴ５２が形成する。
【０２９４】
これらの電気的特性を測定した結果を図１９に示す。Ｎチャネル型ＴＦＴ５１の電気的特性を図１９（Ａ）に、Ｐチャネル型ＴＦＴ５２の電気的特性を図１９（Ｂ）に示す。電気的特性の測定条件は、測定点をそれぞれ２点とし、ゲート電圧Ｖｇ＝―１６〜１６Ｖの範囲で、ドレイン電圧Ｖｄ＝１Ｖ及び５Ｖとした。また、図１９において、ドレイン電流（ＩＤ）、ゲート電流（ＩＧ）は実線で、移動度（μＦＥ）は点線で示している。
【０２９５】
本発明を用いて結晶化を行った半導体膜には大粒径の結晶粒が形成されているため、前記半導体膜を用いてＴＦＴを作製すると、そのチャネル形成領域に含まれる結晶粒界の本数を少なくすることができる。さらに、形成された結晶粒は一方向に揃っているため、キャリアが結晶粒界を横切る回数を極端に減らすことができる。そのため、図１９に示したように電気的特性の良いＴＦＴが得られる。特に移動度が、Ｎチャネル型ＴＦＴにおいて５２４ｃｍ２／Ｖｓ、Ｐチャネル型ＴＦＴにおいて２０５ｃｍ２／Ｖｓとなることがわかる。このようなＴＦＴを用いて半導体装置を作製すれば、その動作特性および信頼性をも向上することが可能となる。
【０２９６】
本実施例は、実施の形態１〜実施の形態６及び実施例１〜実施例４と自由に組み合わせて実施することが可能である。
【０２９７】
（実施例８）
本実施例では、実施例６に示した手法によって結晶化した半導体膜を用いてＴＦＴを作製した例について、図１４、図２０〜図２３を用いて説明する。なお本実施例では、同一のエッチング処理によって作製されるゲート電極を有するＴＦＴに注目し、その作製方法を説明する。この際実施の形態１〜実施の形態５に示したような、ＴＦＴに応じたゲート電極を作り分け及びドーピング処理についての記述は省略する。実際には、本実施例は、実施の形態１〜実施の形態５等に示した手法と、組み合わせて実施される。
【０２９８】
半導体膜として非晶質珪素膜を形成するまでの工程は、実施例７と同様である。なお、非晶質珪素膜は、１５０ｎｍの厚さで形成した。（図２０（Ａ））
【０２９９】
その後、特開平７−１８３５４０号公報に記載された方法を利用し、前記半導体膜上にスピンコート法にて酢酸ニッケル水溶液（重量換算濃度５ｐｐｍ、体積１０ｍｌ）を塗布して金属含有層４１を形成する。そして、５００℃の窒素雰囲気で１時間、５５０℃の窒素雰囲気で１２時間の熱処理を行った。こうして半導体膜４２を得た。（図２０（Ｂ））
【０３００】
続いて、レーザアニール法により、半導体膜４２の結晶性の向上を行う。レーザアニール法の条件は、レーザ光として連続発振のＹＶＯ４レーザの第２高調波（波長５３２ｎｍ、５．５Ｗ）を用い、図１４で示した光学系における凸レンズ１１０３に対するレーザ光の入射角φを約２０°として２００μｍ×５０μｍの楕円状ビーム１１０６を形成する。前記楕円状ビーム１１０６を、基板を２０ｃｍ／ｓまたは５０ｃｍ／ｓの速度で移動させながら照射して、半導体膜４２の結晶性の向上を行う。こうして半導体膜４３を得る。（図２０（Ｃ））
【０３０１】
図２０（Ｃ）の半導体膜の結晶化の後の工程は、実施例７において示した図１８（Ｃ）〜図１８（Ｈ）の工程と同様である。こうして、チャネル長６μｍ、チャネル幅４μｍのＮチャネル型ＴＦＴ５１とＰチャネル型ＴＦＴ５２が形成される。これらの電気的特性を測定した。
【０３０２】
上記工程によって作製したＴＦＴの電気的特性を、図２１、図２２、図２３に示す。図２１（Ａ）及び図２１（Ｂ）に、図２０（Ｃ）のレーザアニール工程において、基板の速度を２０ｃｍ／ｓで移動させて作製したＴＦＴの電気的特性を示す。図２１（Ａ）に、Ｎチャネル型ＴＦＴ５１の電気的特性を示す。また図２１（Ｂ）に、Ｐチャネル型ＴＦＴ５２の電気的特性を示す。また、図２２（Ａ）及び図２２（Ｂ）に、図２０（Ｃ）のレーザアニール工程において、基板の速度を５０ｃｍ／ｓで移動させて作製したＴＦＴの電気的特性を示す。図２２（Ａ）に、Ｎチャネル型ＴＦＴ５１の電気的特性を示す。また図２２（Ｂ）に、Ｐチャネル型ＴＦＴ５２の電気的特性を示す。なお、電気的特性の測定条件は、ゲート電圧Ｖｇ＝―１６〜１６Ｖの範囲で、ドレイン電圧Ｖｄ＝１Ｖ及び５Ｖとした。また、図２１、図２２において、ドレイン電流（ＩＤ）、ゲート電流（ＩＧ）は実線で、移動度（μＦＥ）は点線で示している。
【０３０３】
本発明を用いて結晶化を行った半導体膜には大粒径の結晶粒が形成されているため、前記半導体膜を用いてＴＦＴを作製すると、そのチャネル形成領域に含まれる結晶粒界の本数を少なくすることができる。さらに、形成された結晶粒は一方向に揃っており、レーザ光の相対的な走査方向に対して交差する方向に形成される粒界が少ないため、キャリアが結晶粒界を横切る回数を極端に減らすことができる。
【０３０４】
そのため、図２１及び図２２に示したように電気的特性の良いＴＦＴが得られる。特に移動度が、図２１ではＮチャネル型ＴＦＴにおいて５１０ｃｍ２／Ｖｓ、Ｐチャネル型ＴＦＴにおいて２００ｃｍ２／Ｖｓ、また、図２２ではＮチャネル型ＴＦＴにおいて５９５ｃｍ２／Ｖｓ、Ｐチャネル型ＴＦＴにおいて１９９ｃｍ２／Ｖｓと非常に優れていることがわかる。そして、このようなＴＦＴを用いて半導体装置を作製すれば、その動作特性および信頼性をも向上することが可能となる。
【０３０５】
また、図２３に、図２２（Ｃ）のレーザアニール工程において、基板の速度を５０ｃｍ／ｓで移動させて作製したＴＦＴの電気的特性を示す。図２３（Ａ）に、Ｎチャネル型ＴＦＴ５１の電気的特性を示す。また図２３（Ｂ）に、Ｐチャネル型ＴＦＴ５２の電気的特性を示す。
【０３０６】
なお、電気的特性の測定条件は、ゲート電圧Ｖｇ＝―１６〜１６Ｖの範囲で、ドレイン電圧Ｖｄ＝０．１Ｖ及び５Ｖとした。
【０３０７】
図２３に示したように電気的特性の良いＴＦＴが得られる。特に移動度が、図２３（Ａ）に示したＮチャネル型ＴＦＴにおいて６５７ｃｍ２／Ｖｓ、図２３（Ｂ）に示したＰチャネル型ＴＦＴにおいて２１９ｃｍ２／Ｖｓと非常に優れていることがわかる。そして、このようなＴＦＴを用いて半導体装置を作製すれば、その動作特性および信頼性をも向上することが可能となる。
【０３０８】
本実施例は、実施の形態１〜実施の形態６及び実施例１〜実施例４と自由に組み合わせて実施することが可能である。
【０３０９】
（実施例９）
本実施例では、本発明を用いて作製される表示システムの例について図２８を用いて説明する。
【０３１０】
ここで、表示システムとは、表示装置やＣＰＵ部が形成された基板に、ＦＰＣ等によって外付けされる回路も含めたものとする。表示装置及びＣＰＵの作製方法は、実施の形態１〜実施の形態６、実施例１〜実施例８を用いる。表示システムの構成例を図２８に示す。
【０３１１】
基板５００上には、図５や図２７で示したような構成の回路が形成されている。ここでは、図２７に示した構成の回路を用いた例を示す。表示システム７００では、ＦＰＣ７１０によって基板５００と、電源回路７０１、クロック発振回路７０２、ＶＲＡＭ７０３、ＲＯＭ７０４、ＷＲＡＭ７０５とが電気的に接続されている。ここで電源回路７０１は、表示システム７００に入力される電源を、基板５００に形成された回路用の電源に変換する回路である。クロック発振回路７０２は、基板５００に形成された回路にクロック信号等の制御信号を入力する回路である。ＶＲＡＭ７０３は、ＧＰＵ５０７に入力される形式の映像信号を記憶するための回路である。ＲＯＭ７０４は、ＣＰＵ５０７を制御するための情報や表示システム７００に入力された映像信号が記憶された回路である。ＷＲＡＭ７０５は、ＣＰＵ５０７が処理を行うための作業領域である。
【０３１２】
なお、基板５００上に設けられたＳＲＡＭ５０４と、ＦＰＣ７１０によって接続されたＷＲＡＭ７０５とはどちらも、ＣＰＵ５０７の作業領域として機能するため、どちらか一方を省略することも可能である。例えば、ＣＰＵ５０７からのアクセスは多いが比較的少ない記憶容量でよい場合は、ＳＲＡＭ５０４を用いるのが好ましく、逆に、大きな記憶容量が求められるがＣＰＵ５０７からのアクセスは比較的少ない場合は、ＷＲＡＭ７０５を用いるのが好ましい。
【０３１３】
（実施例１０）
本実施例では、本発明を用いて作製される電子機器の例について図１３を用いて説明する。
【０３１４】
本発明を用いて作製した電子機器として、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはＤｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。それらの電子機器の具体例を図１３に示す。
【０３１５】
図１３（Ａ）は表示装置であり、筐体１４０１、支持台１４０２、表示部１４０３を含む。本発明は表示部１４０３を構成する表示装置に適用が可能である。本発明を用いることによって、表示装置の小型・軽量化を実現できる。
【０３１６】
図１３（Ｂ）はビデオカメラであり、本体１４１１、表示部１４１２、音声入力１４１３、操作スイッチ１４１４、バッテリー１４１５、受像部１４１６などによって構成されている。本発明は表示部１４１２を構成する表示装置に適用が可能である。本発明を用いることによって、ビデオカメラの小型・軽量化を実現できる。
【０３１７】
図１３（Ｃ）はノート型のパーソナルコンピュータであり、本体１４２１、筐体１４２２、表示部１４２３、キーボード１４２４などによって構成されている。本発明は表示部１４２３を構成する表示装置に適用が可能である。本発明を用いることによって、パーソナルコンピュータの小型・軽量化を実現できる。
【０３１８】
図１３（Ｄ）は携帯情報端末であり、本体１４３１、スタイラス１４３２、表示部１４３３、操作ボタン１４３４、外部インターフェイス１４３５などによって構成されている。本発明は表示部１４３３を構成する表示装置に適用が可能である。本発明を用いることによって、携帯情報端末の小型・軽量化を実現できる。
【０３１９】
図１３（Ｅ）は音響再生装置、具体的には車載用のオーディオ装置であり、本体１４４１、表示部１４４２、操作スイッチ１４４３、１４４４などによって構成されている。本発明は表示部１４４２を構成する表示装置に適用が可能である。また、今回は車載用オーディオ装置を例に上げたが、携帯型もしくは家庭用オーディオ装置に用いてもよい。本発明を用いることによって、音響再生装置の小型・軽量化を実現できる。
【０３２０】
図１３（Ｆ）はデジタルカメラであり、本体１４５１、表示部（Ａ）１４５２、接眼部１４５３、操作スイッチ１４５４、表示部（Ｂ）１４５５、バッテリー１４５６などによって構成されている。本発明は表示部（Ａ）１４５２および表示部（Ｂ）１４５５を構成する表示装置に適用が可能である。本発明を用いることによって、デジタルカメラの小型・軽量化を実現できる。
【０３２１】
図１３（Ｇ）は携帯電話であり、本体１４６１、音声出力部１４６２、音声入力部１４６３、表示部１４６４、操作スイッチ１４６５、アンテナ１４６６などによって構成されている。本発明は表示部１４６４を構成する表示装置に適用が可能である。本発明を用いることによって、携帯電話の小型・軽量化を実現できる。
【０３２２】
これらの電子機器に使われる表示装置はガラス基板だけでなく耐熱性のプラスチック基板を用いることもできる。それによってよりいっそうの軽量化を図ることができる。
【０３２３】
本発明は、上記電子機器に限定されず、実施の形態１〜実施の形態６及び実施例１〜実施例８で示した作製方法によって作製される半導体装置を用いた、様々な電子機器とすることができる。
【０３２４】
【発明の効果】
要求される特性の異なるＴＦＴ毎に、ゲートメタルを部分的にエッチングし、ゲート電極を作製する。つまり、要求される特性の異なるＴＦＴ毎に、レジストを露光してレジストマスクを作製し、ゲートメタルのエッチングを行う。この際、各ＴＦＴのゲート電極作製工程は、要求される特性に合わせて最適化された条件で行う。こうして、同一基板上に、それぞれが異なる特性を有する、または、デザインルールが異なる、複数のＴＦＴを作り分けることが可能な、半導体装置の作製方法を提供することができる。
【０３２５】
そのため、同一基板上に、様々な機能を有する回路を作製することが可能である。こうして、従来ＩＣチップ等で外付けされていたような回路も同一基板上に作製し、装置を小型・軽量化することができる。また、より少ないマスク枚数で、異なる特性を有する、複数のＴＦＴを作り分けることが可能であるため、工程数を増加を低減し、コストを低く抑えることができる。
【０３２６】
【図面の簡単な説明】
【図１】本発明の半導体装置の作製方法を示すブロック図。
【図２】本発明の半導体装置の作製方法を示す図。
【図３】本発明の半導体装置の作製方法を示す図。
【図４】本発明の半導体装置の作製方法を示す図。
【図５】本発明の半導体装置の上面図。
【図６】本発明の液晶表示装置等を有する半導体装置の作製方法を示す図。
【図７】本発明のＯＬＥＤ表示装置等を有する半導体装置の作製方法を示す図。
【図８】本発明のＯＬＥＤ表示装置等を有する半導体装置の作製方法を示す図。
【図９】従来の半導体装置の作製方法を示す図。
【図１０】本発明の半導体装置の作製方法を示す図。
【図１１】本発明の半導体装置の作製方法を示す図。
【図１２】液晶表示装置の画素部の構造を示す回路図。
【図１３】本発明の電子機器を示す図。
【図１４】レーザアニ−ルに用いる光学系の模式図。
【図１５】本発明の半導体装置の作製方法によって形成されたＴＦＴの半導体薄膜のＳＥＭ観察像。
【図１６】本発明の半導体装置の作製方法によって形成されたＴＦＴの半導体薄膜のＳＥＭ観察像。
【図１７】本発明の半導体装置の作製方法によって形成されたＴＦＴの半導体活性層の特性を示すグラフ。
【図１８】本発明の半導体装置の作製方法を示す図。
【図１９】本発明の半導体装置の作製方法によって形成されたＴＦＴの電気的特性を示す図。
【図２０】本発明の半導体装置の作製方法を示す図。
【図２１】本発明の半導体装置の作製方法によって形成されたＴＦＴの電気的特性を示す図。
【図２２】本発明の半導体装置の作製方法によって形成されたＴＦＴの電気的特性を示す図。
【図２３】本発明の半導体装置の作製方法によって形成されたＴＦＴの電気的特性を示す図。
【図２４】本発明の半導体装置の作製方法によって形成された配線の形状を示す図。
【図２５】図４（Ｃ）に続く本発明の半導体装置の作製方法を示す図。
【図２６】図４（Ｃ）に続く本発明の半導体装置の作製方法を示す図。
【図２７】本発明の半導体装置の上面図。
【図２８】本発明の半導体装置を用いた表示システムを示す図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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