(57)【要約】【課題】消費電力が低減された半導体記憶装置を提供する。【解決手段】シェアードセンスアンプ構成を有する半導体記憶装置において、ビット線分離信号ＢＬＩを出力するＢＬＩ制御回路２２を、トリガ信号ＲＸＴの変化に応じてブロック選択信号ＲＢＳをラッチするように構成する。これにより、同一ブロックが選択されている間は信号ＢＬＩの変化が生じないので、充放電電流を低減することができる。従来のように、リフレッシュカウンタの特定ビットを利用しないので、アレイ構成を変更する場合にも設計変更が少なくて済む。【選択図】　　　　図１
2004046936.tif 000002
【特許請求の範囲】
【請求項１】
各々が行列状に配置される複数のメモリセルを含む第１、第２のメモリブロックと、
第１、第２のメモリブロックに共有されるセンスアンプと、
データ授受の際に前記第１、第２のメモリブロックのいずれか一方を前記センスアンプと接続し、他方を前記センスアンプから分離する分離ゲート回路と、
アドレス信号をデコードして前記第１、第２のメモリブロックの選択を示す第１、第２の選択信号を出力し、かつ、コマンドに応じて前記第１、第２のメモリブロックのいずれかの行の活性化タイミングを示すトリガ信号を出力する制御回路と、
前記トリガ信号および前記第１、第２の選択信号に応じて、前記第１のメモリブロックを前記センスアンプ帯から分離するための第１の分離ゲート信号と前記第２のメモリブロックを前記センスアンプ帯から分離するための第２の分離ゲート信号とを前記分離ゲート回路に対して出力する分離制御部とを備え、
前記分離制御部は、
前記トリガ信号に応じて前記第１の選択信号を取込んで保持する第１の保持回路と、
前記トリガ信号に応じて前記第２の選択信号を取込んで保持する第２の保持回路とを含む、半導体記憶装置。
【請求項２】
前記第１のメモリブロックは、
メモリセルの列の１つに対応して設けられる第１のビット線を含み、
前記第２のメモリブロックは、
メモリセルの列の１つに対応して設けられる第２のビット線を含み、
前記分離ゲート回路は、
待機時に前記センスアンプと前記第１のビット線とを接続し、データ授受の際に前記第１の分離ゲート信号に応じて前記センスアンプと前記第１のビット線とを分離する第１のスイッチ回路と、
待機時に前記センスアンプと前記第２のビット線とを接続し、データ授受の際に前記第２の分離ゲート信号に応じて前記センスアンプと前記第２のビット線とを分離する第２のスイッチ回路とを含む、請求項１に記載の半導体記憶装置。
【請求項３】
前記分離制御部は、
前記第１の保持回路の出力と前記第１の選択信号とを受ける第１のＮＯＲ回路と、
前記第２の保持回路の出力と前記第２の選択信号とを受ける第２のＮＯＲ回路とをさらに含む、請求項１に記載の半導体記憶装置。
【請求項４】
前記制御回路は、前記コマンドに応じてアドレス信号を自己発生しメモリセルのリフレッシュ動作を行なうことを示すセルフリフレッシュ信号をさらに出力し、
前記第１、第２の保持回路は、前記セルフリフレッシュ信号の活性化時において前記第１、第２の選択信号の取込みが可能な状態となる、請求項１に記載の半導体記憶装置。
【請求項５】
前記制御回路は、
前記アドレス信号に応じて内部アドレス信号を出力し、前記コマンドに応じて前記トリガ信号を出力する中央制御回路と、
前記第１、第２のメモリブロックにそれぞれ対応して設けられる第１、第２のローカル制御回路とを含み、
前記第１、第２のローカル制御回路の各々は、
前記内部アドレス信号に応じて前記第１、第２の選択信号のうちの対応する選択信号を出力する選択信号出力部と、
前記トリガ信号に応じて前記トリガ信号よりも活性化タイミングが遅れた遅延トリガ信号を出力する遅延回路と、
前記遅延トリガ信号に応じて活性化し、前記内部アドレス信号をデコードして対応するメモリブロックの行の選択を行なうデコード回路とを含む、請求項１に記載の半導体記憶装置。
【請求項６】
前記第１、第２の保持回路の各々は、前記トリガ信号のレベルが活性化レベルであるときに、対応する選択信号を取込む、請求項１に記載の半導体記憶装置。
【請求項７】
前記第１、第２の保持回路の各々は、前記トリガ信号のレベルが活性化レベルと非活性化レベルとの間で遷移したときに、対応する選択信号を取込む、請求項１に記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置に関し、より特定的には、シェアードセンスアンプ構成を有するダイナミックランダムアクセスメモリ（ＤＲＡＭ）において、ビット線とセンスアンプを分離する制御に関する。
【０００２】
【従来の技術】
バッテリ駆動機器に搭載される場合などＤＲＡＭにおいて低消費電力化が求められている。シェアードセンスアンプ構成を有する場合は、ＤＲＡＭのセルフリフレッシュ時において同一のメモリブロックをリフレッシュしている間はビット線分離信号を固定し、共有されるセンスアンプをメモリブロックと分離するゲートの充放電電流を削減することができる。
【０００３】
たとえば、特開平９−１６１４７７号公報の図１４および図１５に、リフレッシュカウンタの特定の桁の出力Ｃ８を利用し、セルフリフレッシュ中は、Ｃ８が変化したときのみビット線分離信号ＢＬＩを変化させる構成が示されている。
【０００４】
【発明が解決しようとする課題】
しかしながら、ＤＲＡＭでは、メモリセルアレイの構成を変更する必要がある場合がしばしば生ずる。特に、ＤＲＡＭを一つのブロックとして内蔵するシステムＬＳＩ（混載ＤＲＡＭとも呼ばれる）では、搭載されるシステムに応じてメモリセルアレイの構成を変更しなければならない場合が多い。
【０００５】
従来のようにリフレッシュカウンタの特定の桁に応じてビット線分離信号ＢＬＩを制御する方式で充放電電流の低減を図るのでは、メモリセルアレイの構成を変更する場合に不都合が生ずる。
【０００６】
具体的には、メモリセルアレイの構成を変更するたびごとにアドレス信号の桁とメモリセルアレイの行および列の対応関係が変化する。このため、さまざまなアレイ構成を実現する際には、参照するセルフリフレッシュカウンタの桁が変わってしまうので、回路のレイアウトパターンを変更しなければならないという問題点があった。
【０００７】
また、従来の構成では、通常動作時には、連続して同一のメモリブロックのみにアクセスするような場合でも、毎サイクルビット線信号ＢＬＩを変化させていた。したがって、通常動作時においても不要な充放電電流が流れ、消費電流が大きいという問題点もあった。
【０００８】
この発明は、さまざまなメモリセルアレイの構成を実現する際に、セルフリフレッシュ回路の変更を不要とすることを目的とする。また、通常動作時であってもビット線分離信号が駆動する分離ゲートの寄生容量における充放電電流を削減することを目的とする。
【０００９】
【課題を解決するための手段】
請求項１に記載の半導体記憶装置は、各々が行列状に配置される複数のメモリセルを含む第１、第２のメモリブロックと、第１、第２のメモリブロックに共有されるセンスアンプと、データ授受の際に第１、第２のメモリブロックのいずれか一方をセンスアンプと接続し、他方をセンスアンプから分離する分離ゲート回路と、アドレス信号をデコードして第１、第２のメモリブロックの選択を示す第１、第２の選択信号を出力し、かつ、コマンドに応じて第１、第２のメモリブロックのいずれかの行の活性化タイミングを示すトリガ信号を出力する制御回路と、トリガ信号および第１、第２の選択信号に応じて、第１のメモリブロックをセンスアンプ帯から分離するための第１の分離ゲート信号と第２のメモリブロックをセンスアンプ帯から分離するための第２の分離ゲート信号とを分離ゲート回路に対して出力する分離制御部とを備え、分離制御部は、トリガ信号に応じて第１の選択信号を取込んで保持する第１の保持回路と、トリガ信号に応じて第２の選択信号を取込んで保持する第２の保持回路とを含む。
【００１０】
請求項２に記載の半導体記憶装置は、請求項１に記載の半導体記憶装置の構成に加えて、第１のメモリブロックは、メモリセルの列の１つに対応して設けられる第１のビット線を含み、第２のメモリブロックは、メモリセルの列の１つに対応して設けられる第２のビット線を含み、分離ゲート回路は、待機時にセンスアンプと第１のビット線とを接続し、データ授受の際に第１の分離ゲート信号に応じてセンスアンプと第１のビット線とを分離する第１のスイッチ回路と、待機時にセンスアンプと第２のビット線とを接続し、データ授受の際に第２の分離ゲート信号に応じてセンスアンプと第２のビット線とを分離する第２のスイッチ回路とを含む。
【００１１】
請求項３に記載の半導体記憶装置は、請求項１に記載の半導体記憶装置の構成に加えて、分離制御部は、第１の保持回路の出力と第１の選択信号とを受ける第１のＮＯＲ回路と、第２の保持回路の出力と第２の選択信号とを受ける第２のＮＯＲ回路とをさらに含む。
【００１２】
請求項４に記載の半導体記憶装置は、請求項１に記載の半導体記憶装置の構成において、制御回路は、コマンドに応じてアドレス信号を自己発生しメモリセルのリフレッシュ動作を行なうことを示すセルフリフレッシュ信号をさらに出力し、第１、第２の保持回路は、セルフリフレッシュ信号の活性化時において第１、第２の選択信号の取込みが可能な状態となる。
【００１３】
請求項５に記載の半導体記憶装置は、請求項１に記載の半導体記憶装置の構成に加えて、制御回路は、アドレス信号に応じて内部アドレス信号を出力し、コマンドに応じてトリガ信号を出力する中央制御回路と、第１、第２のメモリブロックにそれぞれ対応して設けられる第１、第２のローカル制御回路とを含み、第１、第２のローカル制御回路の各々は、内部アドレス信号に応じて第１、第２の選択信号のうちの対応する選択信号を出力する選択信号出力部と、トリガ信号に応じてトリガ信号よりも活性化タイミングが遅れた遅延トリガ信号を出力する遅延回路と、遅延トリガ信号に応じて活性化し、内部アドレス信号をデコードして対応するメモリブロックの行の選択を行なうデコード回路とを含む。
【００１４】
請求項６に記載の半導体記憶装置は、請求項１に記載の半導体記憶装置の構成において、第１、第２の保持回路の各々は、トリガ信号のレベルが活性化レベルであるときに、対応する選択信号を取込む。
【００１５】
請求項７に記載の半導体記憶装置は、請求項１に記載の半導体記憶装置の構成において、第１、第２の保持回路の各々は、トリガ信号のレベルが活性化レベルと非活性化レベルとの間で遷移したときに、対応する選択信号を取込む。
【００１６】
【発明の実施の形態】
以下において、本発明の実施の形態について図面を参照して詳しく説明する。なお図中同一符号は同一または相当部分を示す。
【００１７】
［全体の構成の説明］
図１は、本発明の実施の形態の半導体記憶装置１の全体の概略構成を示すブロック図である。
【００１８】
図１を参照して、半導体記憶装置１は、各々が行列状に配置される複数のメモリセルを含むメモリブロック２１．１，２１．２，２１．３，…と、隣接する２つのメモリブロックに共有される複数のセンスアンプ２０．０，２０．１，２０．２，２０．３，…と、データ授受の際に隣接する２つのメモリブロックのいずれか一方を対応するセンスアンプと接続し他方のメモリブロックを対応するセンスアンプから分離する分離ゲート回路２６．０，２６．１，２６．２，２６．３，…とを含む。
【００１９】
半導体記憶装置１は、さらに、アドレス信号ｅｘｔＲＡ＜１２：０＞をデコードしてメモリブロックの選択を示すブロック選択信号ＲＢＳ＜１＞，ＲＢＳ＜２＞，ＲＢＳ＜３＞，…を出力し、かつ、コマンドを示す制御信号ｅｘｔＡＣＴ，ｅｘｔＰＲＥ，ｅｘｔＳＲＥＦおよびクロック信号ＣＬＫに応じてメモリブロックのいずれかの行の活性化タイミングを示すトリガ信号ＲＸＴを出力する制御回路２と、トリガ信号ＲＸＴ，ブロック選択信号ＲＢＳ＜１＞〜ＲＢＳ＜３＞，信号ＳＥＬＦＲＥＦに応じて分離ゲート回路２６．０〜２６．３にビット線分離信号ＢＬＩ−Ｕ＜０＞〜ＢＬＩ−Ｕ＜３＞，ＢＬＩ−Ｄ＜１＞〜ＢＬＩ−Ｄ＜４＞を出力するビット線分離制御回路３．０，３．１，３．２，３．３，…とを含む。
【００２０】
制御回路２は、中央制御回路１７と、ローカル制御回路１８．１，１８．２，１８．３，…とを含む。
【００２１】
ビット線分離制御回路３．１は、信号ＲＸＴ，ＳＥＬＦＲＥＦに応じてブロック選択信号ＲＢＳ＜１＞を取込み保持し信号ＢＬＩ−Ｕ＜１＞を出力する保持回路２２Ｕと、信号ＲＸＴ，ＳＥＬＦＲＥＦに応じてブロック選択信号ＲＢＳ＜２＞を取込み保持し信号ＢＬＩ−Ｄ＜２＞を出力する保持回路２２Ｄとを含む。
【００２２】
ビット線分離制御回路３．２は、ビット線分離制御回路３．１と同様な構成を有する。ただし、保持回路２２Ｕは、信号ＲＸＴ，ＳＥＬＦＲＥＦに応じてブロック選択信号ＲＢＳ＜２＞を取込み保持し信号ＢＬＩ−Ｕ＜２＞を出力する。また、保持回路２２Ｄは、信号ＲＸＴ，ＳＥＬＦＲＥＦに応じてブロック選択信号ＲＢＳ＜３＞を取込み保持し信号ＢＬＩ−Ｄ＜３＞を出力する。
【００２３】
図２は、図１におけるメモリブロック２１．１と２１．２に共有されるセンスアンプの接続部の周辺をより詳細に説明するための回路図である。
【００２４】
図２を参照して、シェアードセンスアンプ型メモリセルアレイについて簡単に説明すると、メモリセルが２つのブロック２１．１、ブロック２１．２に分割配置され、ブロック２１．１、ブロック２１．２はセンスアンプ帯を共有する。ブロック２１．１とブロック２１．２の接続部には、センスアンプ帯が配置される。このように同時にアクセスされることがないアドレスをブロックに分割し、センスアンプを複数のブロックで共有する構成をシェアードセンスアンプ型メモリセルアレイと称する。
【００２５】
この接続部は、ビット線ＢＬ０とビット線／ＢＬ０との間の電位差を拡大して出力するセンスアンプ２０．１と、ビット線分離信号ＢＬＩ−Ｕに応じてビット線ＢＬ０，／ＢＬ０をそれぞれビット線ＢＬＵ，／ＢＬＵと接続し、ビット線分離信号ＢＬＩ−Ｄに応じてビット線ＢＬ０，／ＢＬ０をそれぞれビット線ＢＬＤ，／ＢＬＤと接続する分離ゲート回路２６．１と、イコライズ信号ＢＬＥＱＵに応じてビット線ＢＬＵの電位とビット線／ＢＬＵの電位とを等しい電位にするイコライズ回路５Ｕと、イコライズ信号ＢＬＥＱＤに応じてビット線ＢＬＤの電位とビット線／ＢＬＤの電位とを等しい電位にするイコライズ回路５Ｄとを含む。ビット線とワード線との交点にはメモリセルＭＣが設けられている。
【００２６】
分離ゲート回路２６．１は、ビット線ＢＬ０とビット線ＢＬＵとの間に接続されゲートにビット線分離信号ＢＬＩ−Ｕを受けるＮチャネルＭＯＳトランジスタＧ１と、ビット線／ＢＬ０とビット線／ＢＬＵとの間に接続されゲートにビット線分離信号ＢＬＩ−Ｕを受けるＮチャネルＭＯＳトランジスタＧ２と、ビット線ＢＬ０とビット線ＢＬＤとの間に接続されゲートにビット線分離信号ＢＬＩ−Ｄを受けるＮチャネルＭＯＳトランジスタＧ３と、ビット線／ＢＬ０とビット線／ＢＬＤとの間に接続されゲートにビット線分離信号ＢＬＩ−Ｄを受けるＮチャネルＭＯＳトランジスタＧ４とを含む。
【００２７】
実際には、ブロック２１．１、ブロック２１．２のそれぞれには複数のワード線が配置されているが、図２では、代表的に１本のワード線および１つのメモリセルを示している。メモリセルＭＣは、ワード線にゲートが接続されビット線ＢＬＵとストレージノードとの間に接続されるアクセストランジスタ６と、ストレージノードとセルプレートＣＰとの間に設けられるキャパシタ７とを含む。
【００２８】
なお、図示しないが、イコライズ回路５Ｕは、通常は、それぞれがイコライズ信号ＢＬＥＱＵに応じて導通し、ビット線ＢＬＵとビット線／ＢＬＵとを接続する第１のＮチャネルＭＯＳトランジスタと、ビット線ＢＬＵと通常はセルプレート電位と同電位であるビット線プリチャージ電位ＶＢＬとを結合する第２のＮチャネルＭＯＳトランジスタと、ビット線／ＢＬＵと通常はセルプレート電位と同電位であるビット線プリチャージ電位ＶＢＬと結合する第３のＮチャネルＭＯＳトランジスタとを含んでいる。イコライズ回路５Ｄもイコライズ回路５Ｕと同様な構成を有している。
【００２９】
図３は、図１における中央制御回路１７の構成を示した回路図である。
図３を参照して、中央制御回路１７は、制御信号ｅｘｔＡＣＴをクロック信号ＣＬＫの立上がりに応じて取込み信号ＡＣＴを出力するＤフリップフロップ回路５２と、制御信号ｅｘｔＰＲＥをクロック信号ＣＬＫの立上がりに応じて取込み信号ＰＲＥを出力するＤフリップフロップ回路５４と、信号ＡＣＴ，ＰＲＥを受けるラッチ回路５５と、ラッチ回路５５の出力を受けて反転し信号ｉｎｔＲＡＳを出力するインバータ６０とを含む。
【００３０】
ラッチ回路５５は、信号ＰＲＥを受けて反転するインバータ５６と、インバータ５６の出力を一方の入力に受けるＮＡＮＤ回路５７と、ＮＡＮＤ回路５７の出力を受けて反転するインバータ５８と、インバータ５８の出力と信号ＡＣＴとを受けるＯＲ回路５９とを含む。ＯＲ回路５９の出力はＮＡＮＤ回路５７の他方の入力に与えられる。ＮＡＮＤ回路５７の出力はインバータ６０の入力にも与えられる。
【００３１】
中央制御回路１７は、さらに、制御信号ｅｘｔＳＲＥＦをクロック信号ＣＬＫの立上がりに応じて取込み信号ＳＥＬＦＲＥＦを出力するＤフリップフロップ回路８２と、信号ＳＥＬＦＲＥＦの活性化に応じてセルフリフレッシュ時のロウアドレスストローブ信号である信号ＳＲＡＳを出力し、リフレッシュ時のアドレス信号ＱＡ＜１２：０＞を発生し、クロック信号ＰＨＹを出力するセルフリフレッシュ信号発生回路８４とを含む。
【００３２】
中央制御回路１７は、さらに、信号ｉｎｔＲＡＳと信号ＳＲＡＳとを受けるＮＯＲ回路６１と、ＮＯＲ回路６１の出力を受けて遅延させる遅延回路６２と、遅延回路６２の出力とＮＯＲ回路６１の出力とを受けるＮＡＮＤ回路６４と、ＮＡＮＤ回路６４の出力を遅延させる遅延回路６６と、遅延回路６６の出力とＮＡＮＤ回路６４の出力とを受けるＮＡＮＤ回路６８と、ＮＡＮＤ回路６８の出力を受けて反転し信号ＲＸＴを出力するインバータ７０とを含む。信号ＲＸＴはワード線の活性化タイミングを示すトリガ信号である。
【００３３】
中央制御回路１７は、さらに、ＮＡＮＤ回路６８の出力を受けて遅延させる遅延回路７２と、遅延回路７２の出力とＮＡＮＤ回路６８の出力とを受けるＮＡＮＤ回路７４と、ＮＡＮＤ回路７４の出力を受けて遅延させる遅延回路７６と、ＮＡＮＤ回路７４の出力と遅延回路７６の出力とを受けるＮＡＮＤ回路７８と、ＮＡＮＤ回路７８の出力を受けて反転し信号ＲＡＬを出力するインバータ８０とを含む。信号ＲＡＬは、ロウアドレスをラッチするタイミングを図１のローカル制御回路１８．１，１８．２，…に与える信号である。
【００３４】
中央制御回路１７は、さらに、外部から与えられるロウアドレス信号ｅｘｔＲＡ＜１２：８＞，ｅｘｔＲＡ＜１：０＞と、リフレッシュ時のアドレスＱＡ＜１２：０＞の対応するビットとを受けて信号ＳＥＬＦＲＥＦがＨレベルの場合にはリフレッシュアドレスを出力し信号ＳＥＬＦＲＥＦがＬレベルの場合には外部ロウアドレスを出力するセレクタ８６と、外部ロウアドレス信号ｅｘｔＲＡ＜７：２＞とリフレッシュ用のアドレスＱＡ＜１２：０＞の対応するビットとを受けて信号ＳＥＬＦＲＥＦがＨレベルの場合にはセルフリフレッシュ用のアドレスを出力し信号ＳＥＬＦＲＥＦがＬレベルの場合には外部から与えられるロウアドレス信号を出力するセレクタ９４とを含む。
【００３５】
中央制御回路１７は、さらに、セレクタ８６の出力をデコードするデコード回路８８と、クロック信号ＣＬＫ，ＰＨＹを受けるＯＲ回路９０と、ＯＲ回路９０の出力の立上がりに応じてデコード回路８８の出力を取込み、デコードされたアドレス信号ＸＯ＜１：０＞，ＸＮ＜３：０＞，ＸＭ＜３：０＞，ＸＳＤ＜３：０＞を出力するＤフリップフロップ回路９２と、クロック信号ＣＬＫ，ＰＨＹを受けるＯＲ回路９６と、ＯＲ回路９６の出力の立上がりに応じてセレクタ９４の出力を取込み信号ＲＡ＜７：２＞を出力するＤフリップフロップ回路９８を含む。
【００３６】
図４は、ローカル制御回路１８の回路図である。ローカル制御回路１８は、図１におけるローカル制御回路１８．１，１８．２，１８．３の構成を代表的に示したものである。
【００３７】
図４を参照して、ローカル制御回路１８は、信号ＡＣＴ，ＸＯ，ＸＮ，ＸＭおよびＲＡＬに応じてブロック選択信号ＲＢＳを出力するＲＢＳ出力回路１０４と、信号ＲＢＳとトリガ信号ＲＸＴとを受けて信号ＲＸＴ＿Ｄを出力するＡＮＤ回路１０６と、ＲＢＳ出力回路から出力される信号ＲＢＳＯ，ＲＡＬ＿Ｌおよび信号ＲＸＴ＿Ｄに応じてアドレス信号ＸＳＤ＜３：０＞，ＲＡ＜７：２＞をデコードするデコード回路１０２とを含む。
【００３８】
ＲＢＳ出力回路１０４は、信号ＡＣＴと信号ＸＯ，ＸＮ，ＸＭとを受けて信号ＲＢＳＯを出力するＡＮＤ回路１２６と、信号ＲＢＳＯを信号ＲＡＬに応じて取込み保持するラッチ回路１２８と、ラッチ回路１２８の出力するブロック選択信号ＲＢＳと信号ＲＡＬとを受けて信号ＲＡＬ＿Ｌを出力するＡＮＤ回路１３０とを含む。なお、信号ＸＯ，ＸＮ，ＸＭは、デコードされたアドレス信号のうちローカル制御回路１８が制御するブロックに対応する信号である。
【００３９】
ラッチ回路１２８は、ＡＮＤ回路１２６の出力とノードＮ１との間に接続されゲートに信号ＲＡＬを受けるＰチャネルＭＯＳトランジスタ１３２と、ノードＮ１に入力が接続されノードＮ２に出力が接続されるインバータ１３４と、ノードＮ２に入力が接続されノードＮ１に出力が接続されるインバータ１３６と、ノードＮ２に入力が接続されブロック選択信号ＲＢＳを出力するインバータ１３８とを含む。
【００４０】
デコード回路１０２は、信号ＲＢＳＯと信号ＸＳＤ＜３：０＞とを受けるＡＮＤ回路１０８と、ＡＮＤ回路１０８の出力を信号ＲＡＬ＿Ｌに応じてラッチするラッチ回路１１０と、ラッチ回路１１０の出力を受けて反転し信号ＺＳＤ＜３：０＞を出力するインバータ１１２と、インバータ１１２の出力を受けて反転し信号ＳＤ＜３：０＞を出力するインバータ１１４とを含む。インバータ１１４は昇圧された電源電位Ｖｐｐを動作電源電位として受けており、信号ＳＤ＜３：０＞のＨレベルは電源電位Ｖｐｐに昇圧される。
【００４１】
なお、ＡＮＤ回路１０８，ラッチ回路１１０，インバータ１１２，１１４は４ビットの信号を順次伝達するために４系列が並列に設けられている。ラッチ回路１１０の構成は、ラッチ回路１２８と同様であるので説明は繰返さない。
【００４２】
デコード回路１０２は、さらに、信号ＲＢＳＯと信号ＲＡ＜７：２＞を受けるＡＮＤ回路１１６と、ＡＮＤ回路１１６の出力を信号ＲＡＬ＿Ｌに応じてラッチするラッチ回路１１８と、ラッチ回路１１８の出力をプリデコードして信号ＸＬ＜１５：４＞を出力するプリデコーダ１２０と、信号ＸＬ＜１５：４＞を信号ＲＳＴ＿Ｄに応じてデコードしてメインワード線ＺＭＷＬ＜６３：０＞を選択するメインワード線デコーダ１２２と、メインワード線ＺＭＷＬ＜６３：０＞と信号ＳＤ＜３：０＞，ＺＳＤ＜３：０＞とに応じてワード線ＷＬ＜２５５：０＞の選択を行なうサブワード線デコーダ１２４とを含む。
【００４３】
ＡＮＤ回路１１６，ラッチ回路１１８は、信号ＲＡ＜７：２＞のビットに応じて６系列が並列に設けられている。ラッチ回路１１８の構成は、ラッチ回路１２８と同様であるので説明は繰返さない。
【００４４】
図５は、図４におけるメインワード線デコーダ１２２の構成を示した回路図である。
【００４５】
図５を参照して、メインワード線デコーダ１２２は、６４本のメインワード線をデコードにより選択するための６４系列の回路からなる。図５にはそのうちの１系列が示されている。
【００４６】
メインワード線デコーダ１２２は、信号ＲＳＴ＿Ｄと信号ＸＬ＜ｍ＞とを受けるＡＮＤ回路１４２と、信号ＸＬ＜ｎ＞と信号ＸＬ＜ｆ＞とを受けるＮＡＮＤ回路１４６と、ＮＡＮＤ回路１４６の出力とノードＮ３との間に接続されゲートにＡＮＤ回路１４２の出力を受けるＮチャネルＭＯＳトランジスタ１４８とを含む。
【００４７】
信号ＸＬ＜ｍ＞は、図４のプリデコーダ１２０が出力する信号のうちＸＬ＜４＞〜ＸＬ＜７＞のいずれかの信号である。信号ＸＬ＜ｎ＞は、ＸＬ＜８＞〜ＸＬ＜１１＞のいずれかの信号である。信号ＸＬ＜ｆ＞は、ＸＬ＜１２＞〜ＸＬ＜１５＞のいずれかの信号である。ＮＡＮＤ回路１４６，ＡＮＤ回路１４２およびＰチャネルＭＯＳトランジスタ１４８によって４×４×４の６４通りの組合せのうちの１つが選択される。
【００４８】
メインワード線デコーダ１２２は、さらに、信号ＲＸＴ＿Ｄを受けて反転するインバータ１５０と、インバータ１５０の出力を受けて反転するインバータ１５２と、ノードＮ３と電源電位Ｖｐｐが与えられるノードとの間に接続されインバータ１５２の出力をゲートに受けるＰチャネルＭＯＳトランジスタ１５４とを含む。信号ＲＸＴ＿Ｄに応じてトランジスタ１５４が導通してノードＮ３がプリチャージされる。
【００４９】
メインワード線デコーダ１２２は、さらに、ノードＮ３に入力が接続されるインバータ１５８と、電源電位Ｖｐｐが与えられるノードとノードＮ３との間に接続されインバータ１５８の出力をゲートに受けるＰチャネルＭＯＳトランジスタ１５６と、インバータ１５８の出力を受けて反転しメインワード線ＺＭＷＬ＜ｊ＞を駆動するインバータ１６０とを含む。なお、メインワード線ＺＭＷＬ＜ｊ＞は、図４におけるメインワード線ＺＭＷＬ＜６３：０＞のうちのいずれか１本である。
【００５０】
信号ＸＬ＜ｍ＞，ＸＬ＜ｎ＞，ＸＬ＜ｆ＞に応じて選択されたときＮＡＮＤ回路１４６からＬレベルがトランジスタ１４８を介して伝達される。選択されない場合はノードＮ３がプリチャージされた後にトランジスタ１５６によってノードＮ３のＨレベルは保持される。
【００５１】
なお、ワード線を最終的に高い電位に駆動するために、インバータ１５２，１５８および１６０の電源電位として昇圧された電源電位Ｖｐｐが与えられる。
【００５２】
図６は、図４におけるサブワード線デコーダ１２４の構成を示した回路図である。
【００５３】
図６を参照して、サブワード線デコーダ１２４は、２５６本のワード線を駆動するために２５６系列の回路からなっており、そのうちの１系列が代表として示される。サブワード線デコーダ１２４は、ノードＮ４と接地ノードとの間に接続されゲートに信号ＺＳＤ＜ｉ＞を受けるＮチャネルＭＯＳトランジスタ１６４と、ノードＮ４と接地ノードとの間に接続されゲートにメインワード線ＺＭＷＬ＜ｊ＞が接続されるＮチャネルＭＯＳトランジスタ１６６と、信号ＳＤ＜ｉ＞が与えられるノードとノードＮ４との間に接続されゲートにメインワード線ＺＭＷＬ＜ｊ＞が接続されるＰチャネルＭＯＳトランジスタ１６２とを含む。
【００５４】
ノードＮ４は、ワード線ＷＬ＜ｋ＞に接続される。信号ＳＤ＜ｉ＞は図４における信号ＳＤ＜３：０＞のいずれか１ビットであり、信号ＺＳＤ＜ｉ＞はその反転信号である。ワード線ＷＬ＜ｋ＞は、図４におけるワード線ＷＬ＜２５５：０＞のいずれか１本である。サブワード線デコーダにより６４×４の２５６通りの組合せのうちの１つの組合せが選択される。
【００５５】
図７は、半導体記憶装置１の全体動作の概略を説明するための動作波形図である。
【００５６】
図７を参照して、時刻ｔ１においてクロック信号ＣＬＫの立上がりエッジに応じてロウ活性化を指示するコマンドｅｘｔＡＣＴが取込まれ、信号ＡＣＴが活性化される。信号ＡＣＴの活性化に応じて図３のラッチ回路５５の保持値が変化し、これに応じて信号ｉｎｔＲＡＳがＨレベルに変化する。
【００５７】
また、ローカル制御回路１８のうちのロウアドレスＲＡ＜１２：８＞で選択された部分では、対応するブロック選択生成信号ＲＢＳＯおよびブロック選択信号ＲＢＳがＨレベルに活性化される。
【００５８】
一方、信号ｉｎｔＲＡＳがＨレベルに変化してから図３の遅延回路６６によって規定される期間ＴＢ後に、信号ＲＸＴがＬレベルからＨレベルに活性化される。信号ＲＸＴがＨレベルに活性化されることにより、期間ＴＥ後にワード線ＷＬがＨレベルに活性化される。
【００５９】
その後遅延回路７６によって規定される期間ＴＤ後にロウアドレスラッチ信号ＲＡＬがＨレベルに活性化され図４のラッチ回路１１０，１１８および１２８が入力されたデータを取込み保持する。その後信号ＲＢＳＯがＬレベルに非活性化されてもワード線ＷＬおよびブロック選択信号ＲＢＳはＨレベルに活性化された状態を保持する。
【００６０】
次に時刻ｔ２において、メモリセルの行のプリチャージを指示するコマンドｅｘｔＰＲＥがクロック信号の立上がりエッジで取込まれ信号ＰＲＥがＨレベルに活性化される。信号ＰＲＥの活性化に応じて図３のラッチ回路５５はリセットされ信号ｉｎｔＲＡＳはＬレベルに変化する。
【００６１】
図３の遅延回路６２によって規定される期間ＴＡ後に信号ＲＸＴもＨレベルからＬレベルに変化する。信号ＲＡ＜１２：８＞で選択されたローカル制御回路１８の内部では、信号ＲＸＴがＬレベルに変化したことに応じてメインワード線ＺＭＷＬ＜６３：０＞のうちの選択されたメインワード線がＬレベルからＨレベルにリセットされ、これに応じてワード線ＷＬはＬレベルに非活性化される。
【００６２】
その後図３の遅延回路７２によって規定される期間ＴＣ後に、ロウアドレスラッチ信号ＲＡＬがＬレベルに変化し、ブロック選択信号ＲＢＳもＬレベルに変化する。
【００６３】
［実施の形態１］
図８は、実施の形態１において用いられるＢＬＩ制御回路２２の構成を示した回路図である。ＢＬＩ制御回路２２は、図１における保持回路２２Ｕ，２２Ｄとして用いられる回路であり、２つのブロックのビット線と共有されるセンスアンプとの分離および接続を制御する回路である。
【００６４】
図８を参照して、ＢＬＩ制御回路２２は、信号ＳＥＬＦＲＥＦを受けて反転するインバータ１７２と、インバータ１７２の出力と信号ＲＸＴとを受けるＯＲ回路１７４と、ＯＲ回路１７４の出力に応じてブロック選択信号ＲＢＳを取込むラッチ回路１７６と、ラッチ回路１７６の出力を受けて反転しビット線分離信号ＢＬＩを出力するインバータ１７８とを含む。インバータ１７８は、昇圧された電源電位Ｖｐｐを動作電源電位として受ける。なお、インバータ１７２、ＯＲ回路１７４は、図１のローカル制御回路１８．１〜１８．３や中央制御回路１７に配置してもよい。この場合にはＯＲ回路１７４の出力信号をＢＬＩ制御回路２２が受けることになる。
【００６５】
ラッチ回路１７６は、ブロック選択信号ＲＢＳが与えられるノードとノードＮ５との間に接続されゲートにＯＲ回路１７４の出力を受けるＮチャネルＭＯＳトランジスタ１８０と、ノードＮ５に入力が接続されノードＮ６に出力が接続されるインバータ１８２と、インバータ１８２の出力を受けて反転しノードＮ５に帰還させるインバータ１８４と、ノードＮ６に入力が接続されるインバータ１８６とを含む。インバータ１８６の出力はインバータ１７８の入力に与えられる。
【００６６】
ラッチ回路１７６は、ＯＲ回路１７４の出力がＨレベルの場合にはブロック選択信号ＲＢＳを取込む。一方、ラッチ回路１７６は、ＯＲ回路１７４の出力がＬレベルの場合には、取込んだブロック選択信号の値を保持する。
【００６７】
図９は、実施の形態１の動作を説明するための動作波形図である。
図８、図９を参照して、ワード線ＷＬはある特定のブロックにおけるロウアドレスで選択されたワード線である。信号ＢＬＩ−Ｎは、通常時すなわち信号ＳＥＬＦＲＥＦがＬレベルのときのビット線分離信号である。信号ＢＬＩ−Ｓは、セルフリフレッシュ時すなわち信号ＳＥＬＦＲＥＦがＨレベルのときのビット線分離信号を示している。
【００６８】
また、ワード線ＷＬ２は、時刻ｔ１〜ｔ４において選択されているメモリブロックに隣接するメモリブロックのワード線である。この隣接するメモリブロックは、時刻ｔ５以降選択される。信号ＲＢＳ２は、隣接するメモリブロックを選択する選択信号である。
【００６９】
時刻ｔ１〜ｔ２においてブロック選択信号ＲＢＳがＨレベルに活性化され、第１のサイクルの動作が行なわれる。このとき、通常時においては、時刻ｔ１においてビット線分離信号ＢＬＩ−ＮがＨレベルからＬレベルに変化し、時刻ｔ２において再びＬレベルからＨレベルに変化する。この間にトリガ信号ＲＸＴに応じてワード線ＷＬの活性化および非活性化が行なわれる。そして、時刻ｔ２〜ｔ３の間は、ビット線分離信号ＢＬＩ−Ｎは初期状態のＨレベルに一旦戻される。
【００７０】
続く時刻ｔ３〜ｔ４における第２のサイクルにおいてブロック選択信号ＲＢＳがＨレベルに活性化されると、第１のサイクルと同様にビット線分離信号ＢＬＩ−Ｎが変化しワード線の活性化が行なわれる。
【００７１】
一方、セルフリフレッシュモードにおいては時刻ｔ１においてＲＢＳが活性化されてもビット線分離信号ＢＬＩ−Ｓは変化しない。そして時刻ｔ１から期間Ｔｆ後においてトリガ信号ＲＸＴが活性化されるとこれに応じて図８のラッチ回路１７６がブロック選択信号ＲＢＳを取込む。その結果ビット線分離信号ＢＬＩ−ＳがＨレベルからＬレベルに立下がる。
【００７２】
通常時と異なり、時刻ｔ２〜ｔ３の間はビット線分離信号ＢＬＩ−ＳはＬレベルの状態に保持される。そして時刻ｔ４までの間にリフレッシュのサイクルが終了してもすぐにはＨレベルには戻らない。
【００７３】
続いて隣接するブロックのブロック選択信号ＲＢＳ２が時刻ｔ５において活性化されトリガ信号ＲＸＴが活性化される。応じて、Ｌレベルになっているブロック選択信号ＲＢＳが取込まれビット線分離信号ＢＬＩ−ＳはＬレベルからＨレベルに変化する。
【００７４】
以上説明したようにセルフリフレッシュ時においては、同一ブロックをアクセスする間はビット線分離信号ＢＬＩ−Ｓが変化しない。したがって、ビット線分離信号ＢＬＩの充放電電流をセルフリフレッシュ時において削減することができる。
【００７５】
なお、セルフリフレッシュ時には、ビット線分離信号ＢＬＩ−Ｓの立下がりからワード線の立上がりまでのタイミングマージンＴｇが通常時のマージンよりも期間Ｔｆだけ小さくなっている。また、セルフリフレッシュ時のビット線分離信号ＢＬＩ−Ｓの立上がりから隣接メモリブロックのワード線ＷＬ２の立上がりまでのタイミングマージンＴｉも通常時のタイミングマージンよりも期間Ｔｈだけ小さくなってしまう。したがって、高速動作に対しては障害となる場合もある。しかし、セルフリフレッシュ時は、通常動作時よりも高速動作を要求されないため問題とならない場合が多い。
【００７６】
実施の形態１の半導体記憶装置によれば、ビット線分離信号を同一ブロックをアクセスする間はリフレッシュカウンタの出力を使用することなく充放電回数を減らすことができる。したがって、１つのメモリブロックを構成するワード線の数や、メモリブロックの数などのアレイ構成を変更してもリフレッシュ制御回路を変更する必要がない。
【００７７】
［実施の形態２］
図１０は、実施の形態２において用いられるＢＬＩ制御回路２２Ａの構成を示した回路図である。
【００７８】
図１０を参照して、ＢＬＩ制御回路２２Ａは、図８に示したＢＬＩ制御回路２２の構成において、インバータ１８６とインバータ１７８の間にＯＲ回路１９０をさらに備える。ＯＲ回路１９０は、インバータ１８６の出力とブロック選択信号ＲＢＳとを受ける。ＯＲ回路１９０の出力は、インバータ１７８に与えられる。
【００７９】
他の構成は、図８で説明したＢＬＩ制御回路２２と同様であるので説明は繰返さない。
【００８０】
ＯＲ回路１９０を追加したことにより、ブロック選択信号ＲＢＳがＨレベルのときには必ずビット線分離信号ＢＬＩがＬレベルになる。
【００８１】
図１１は、図１０に示したＢＬＩ制御回路２２Ａの動作を説明するための動作波形図である。
【００８２】
図１１を参照して、ビット線分離信号ＢＬＩ−Ｓが時刻ｔ２〜ｔ３の間で不要なスイングを生じないのは実施の形態１の場合と同様である。これによりビット線分離信号に起因する充放電電流を削減できる。
【００８３】
それに加えて、ＯＲ回路１９０を追加したことにより、信号ＢＬＩ−Ｓは時刻ｔ１において立下がるように立下がりのタイミングが変っている。この点が実施の形態１と異なる。
【００８４】
すなわち、ビット線分離信号の立下がりが、セルフリフレッシュ時においても通常動作時と同じタイミングとなる。その結果、セルフリフレッシュ時のタイミングマージンを実施の形態１よりもさらに改善できる。また、リフレッシュカウンタの出力を利用せずにビット線分離信号に起因する充放電電流を削減できることにより、メモリアレイの構成変更が容易である点は実施の形態１の場合と同じである。
【００８５】
［実施の形態３］
実施の形態３においては、図４で説明したローカル制御回路１８に代えてローカル制御回路１８Ｂが用いられる。
【００８６】
図１２は、ローカル制御回路１８Ｂの構成を示した回路図である。
図１２を参照して、ローカル制御回路１８Ｂは、図４に示したローカル制御回路１８の構成において、ＡＮＤ回路１０６を受けて遅延する遅延回路２００と、遅延回路２００の出力とＡＮＤ回路１０６の出力とを受けて信号ＲＸＴ＿Ｄを出力するＡＮＤ回路２０２とをさらに含む。他の部分の構成は、図４で説明したローカル制御回路１８と同様であるので説明は繰返さない。
【００８７】
図１３は、実施の形態３におけるローカル制御回路１８ＢとＢＬＩ制御回路２２との接続を説明するための回路図である。
【００８８】
実施の形態３においては、ＢＬＩ制御回路２２とローカル制御回路１８Ｂとが組合せて用いられる。ＢＬＩ制御回路２２の構成は、図８で説明しているので説明は繰返さない。また、図１３では、ローカル制御回路１８Ｂの内部のＲＢＳ出力回路１０４、デコード回路１０２は、内部の回路を示していないが、図１２においてこれらの内部の構成は示されており説明は繰り返さない。
【００８９】
図１４は、実施の形態３の半導体記憶装置の動作を説明するための動作波形図である。
【００９０】
図１４を参照して、時刻ｔ２〜ｔ３においてセルフリフレッシュ時に余分な充放電が生じないのは実施の形態１と同様である。加えて、ワード線を遅延回路２００を経由したタイミングで駆動するようにしている。これにより、信号ＢＬＩ−Ｓの立下がりエッジとワード線ＷＬの立上がりエッジとの間にマージンＴｊを確保することができる。したがって、セルフリフレッシュ時のタイミングマージンをより改善できる。
【００９１】
また、信号ＲＸＴの立上がりエッジをブロック選択信号ＲＢＳの立上がりに対して動かしたとしても、タイミングマージンＴｊを常に一定に保つことができる。ワード線ＷＬの立下がりエッジは、信号ＲＸＴの立下がりエッジに対して遅延しない回路構成なので、ワード線の立下がりと信号ＢＬＩ−Ｎの立上がりエッジのタイミングマージンＴｋが圧迫されることもない。
【００９２】
さらに、隣接するブロックのワード線ＷＬ２の立上がりに対する信号ＢＬＩ−Ｓの立上がりのタイミングマージンＴｍも、第１および第２の実施の形態でのタイミングマージンＴｉよりも大きくでき、かつ、タイミングマージンＴｊと等しくすることができる。リフレッシュカウンタ出力を使用しないことによる効果は実施の形態１と同様である。
【００９３】
［実施の形態４］
図１５は、実施の形態４の半導体記憶装置におけるローカル制御回路とＢＬＩ制御回路の説明をするための回路図である。
【００９４】
図１５を参照して、実施の形態４では、図１３においてＢＬＩ制御回路２２に代えてＢＬＩ制御回路２２Ａを用いる。ＢＬＩ制御回路２２Ａは、図１０でその構成を説明しているので、説明は繰返さない。
【００９５】
図１６は、実施の形態４の半導体記憶装置の動作を説明するための動作波形図である。
【００９６】
図１６を参照して、信号ＢＬＩ−Ｓがブロック選択信号ＲＢＳの立上がりに応じて時刻ｔ１においてＨレベルからＬレベルに変化する。他の部分については、図１４と同様であるので説明は繰返さない。
【００９７】
したがって、実施の形態４では、実施の形態３の効果に加えて、信号ＢＬＩ−Ｓの立下がりエッジとワード線の立上がりエッジとの間のタイミングマージンＴｆをより大きくすることができるという効果がある。
【００９８】
［実施の形態５］
図１７は、実施の形態５で用いられるＢＬＩ制御回路２２Ｃの構成を示した回路図である。
【００９９】
図１７を参照して、ＢＬＩ制御回路２２Ｃは、図８に示したＢＬＩ制御回路２２の構成において、ＮチャネルＭＯＳトランジスタ１８０のゲートに直接信号ＲＸＴが与えられる点がＢＬＩ制御回路２２と異なる。他の部分の構成はＢＬＩ制御回路２２と同様であるので説明は繰返さない。
【０１００】
ＢＬＩ制御回路２２Ｃでは、セルフリフレッシュ時と通常時との区別なくビット線分離信号ＢＬＩはブロック選択信号ＲＢＳとトリガ信号ＲＸＴのみによって制御される。このときの波形図は、図９の信号ＢＬＩ−Ｓを信号ＢＬＩと読み換え、信号ＢＬＩ−Ｎの波形を取除いたものと同じであるので波形については説明は繰返さない。
【０１０１】
図１７のように構成したことにより、同一のメモリブロックに連続してアクセスし続ける限り、セルフリフレッシュ時と通常時との区別なくビット線分離信号ＢＬＩの不要なスイングは発生しない。
【０１０２】
ここで、信号ＢＬＩの立下がりからワード線ＷＬの立上がりまでのタイミングマージンは、常に図９のタイミングマージンＴｇと同じとなる。このため、ビット線分離信号ＢＬＩとワード線ＷＬ，ＷＬ２の通常動作時におけるタイミングマージンが実施の形態１でのセルフリフレッシュ時のタイミングマージンＴｇ，Ｔｉと同様に小さくなってしまう。しかし、メモリデバイスの高速動作に対する要求がタイミングマージンＴｇ，Ｔｉで十分であるような場合は、問題にはならない。
【０１０３】
リフレッシュカウンタの出力を使用しないことによるアレイ構成の変更のしやすさについては実施の形態１と同様な効果がある。
【０１０４】
［実施の形態６］
図１８は、実施の形態６において用いられるＢＬＩ制御回路２２Ｄの構成を示した回路図である。
【０１０５】
図１８を参照して、ＢＬＩ制御回路２２Ｄは、図１０に示したＢＬＩ制御回路２２Ａの構成において、信号ＲＸＴが直接ＮチャネルＭＯＳトランジスタ１８０のゲートに与えられる点が、図１０で説明したＢＬＩ制御回路２２Ａの構成と異なる。他の部分についてはＢＬＩ制御回路２２Ａと同様であるので説明は繰返さない。
【０１０６】
したがって、セルフリフレッシュ時と通常時との区別なく、ビット線分離信号ＢＬＩはブロック選択信号ＲＢＳとトリガ信号ＲＸＴのみによって制御される。このときの波形図は、図１１の信号ＢＬＩ−Ｓを信号ＢＬＩと読み換え、信号ＢＬＩ−Ｎの波形を取除いたものと等しい。したがって、波形による説明は繰返さない。
【０１０７】
図１８のように構成したことにより、同一のメモリブロックに連続してアクセスし続ける限り、セルフリフレッシュ時と通常時との区別なく図４で説明した信号ＢＬＩ−Ｓと同様にビット線分離信号ＢＬＩの不要なスイングは発生しない。また、信号ＢＬＩの立下がりのタイミングは、図１１の信号ＢＬＩ−Ｓの立下がりのタイミングと同じであるので、ビット線分離信号ＢＬＩの立下がりからワード線ＷＬの立上がりまでのタイミングマージンは図１１のタイミングマージンＴｆ＋タイミングマージンＴｇと同じである。したがって、実施の形態５におけるタイミングマージンＴｇよりも改善される。
【０１０８】
ビット線分離信号ＢＬＩの立上がりからワード線ＷＬ２に立下がりまでのタイミングマージンは、実施の形態５でのタイミングマージンＴｉと同じである。しかしデバイスの高速動作に対する要求がタイミングマージンＴｉで十分である場合には問題とならない。またリフレッシュカウンタの出力を利用しないことによるアレイの構成の変更のしやすさについては実施の形態１と同様な効果がある。
【０１０９】
［実施の形態７］
図１９は、実施の形態７におけるローカル制御回路とＢＬＩ制御回路との接続を説明するための図である。
【０１１０】
図１９を参照して、実施の形態７では、図１３においてＢＬＩ制御回路２２に代えてＢＬＩ制御回路２２Ｃが用いられる。ローカル制御回路１８Ｂについては既に説明しているので説明は繰返さない。またＢＬＩ制御回路２２Ｃは図１７で説明しているので説明は繰返さない。
【０１１１】
以上のような構成により、セルフリフレッシュ時と通常時との区別なく、ビット線分離信号ＢＬＩはブロック選択信号ＲＢＳとトリガ信号ＲＸＴのみによって制御される。このときの波形図は、図１４の信号ＢＬＩ−Ｓを信号ＢＬＩと読み換え、信号ＢＬＩ−Ｎの波形を取除いたものと等しい。したがって波形による説明は繰返さない。
【０１１２】
図１９のように構成したことにより、図１４の信号ＢＬＩ−Ｓと同様な制御が行なわれる。つまり、セルフリフレッシュ時と通常時の区別なく、同一のメモリブロックに連続してアクセスし続ける限りビット線分離信号ＢＬＩのスイングは発生しない。
【０１１３】
また、ビット線分離信号の立上がりや立下がりのタイミングは、図１４における信号ＢＬＩ−Ｓの立上がり、立下がりのタイミングと同じである。したがって、実施の形態５と同様に、タイミングマージンＴｊ，Ｔｍが確保できる。またリフレッシュカウンタの出力を用いないので、メモリアレイ構成の変更の容易さについては実施の形態１と同様な効果がある。
【０１１４】
［実施の形態８］
図２０は、実施の形態８におけるローカル制御回路とＢＬＩ制御回路とを説明するための図である。
【０１１５】
図２０を参照して、実施の形態８においては、図１５のＢＬＩ制御回路２２ＡがＢＬＩ制御回路２２Ｄに置換えられている。ＢＬＩ制御回路２２Ｄの構成は、図１８で説明しているので説明は繰返さない。また、動作波形については、図１６の信号ＢＬＩ−Ｓを信号ＢＬＩと読み換え、信号ＢＬＩ−Ｎの波形を取除いたものと等しい。したがって波形による説明は繰返さない。
【０１１６】
図２０のように構成したことにより、図１６の信号ＢＬＩ−Ｓと同様な制御が行なわれる。つまり、セルフリフレッシュ時と通常時との区別なく、同一メモリブロックに連続してアクセスし続ける限りビット線分離信号ＢＬＩのスイングは発生しない。
【０１１７】
またビット線分離信号ＢＬＩの立上がり、立下がりのタイミングは、図１６における信号ＢＬＩ−Ｓの立上がり、立下がりタイミングと同じである。したがって実施の形態４と同様にタイミングマージンＴｆ，Ｔｍが確保できる。なおリフレッシュカウンタの出力を利用しないことによる効果は実施の形態１の場合と同様である。
【０１１８】
［実施の形態９］
図２１は、実施の形態９において用いられるＢＬＩ制御回路２２Ｅの構成を示した回路図である。
【０１１９】
図２１を参照して、ＢＬＩ制御回路２２Ｅは、図１７の構成においてラッチ回路１７６をＤフリップフロップ回路３０４に置換えこれに反転クロックを供給する３０２を加えたものである。
【０１２０】
インバータ３０２は、トリガ信号ＲＸＴを受けて反転する。Ｄフリップフロップ回路３０４は、ブロック選択信号ＲＢＳをトリガ信号ＲＸＴがＨレベルになったときに取込んで、トリガ信号ＲＸＴがＬレベルになったときはこれを保持するラッチ回路３０８と、インバータ３０２の出力がＨレベルになったときにラッチ回路３０８の出力を取込んでインバータ３０２の出力がＬレベルになったときはこれを保持する３１０とを含む。ラッチ回路３０８，３１０の各構成は、図８におけるラッチ回路１７６と同様であるので説明は繰り返さない。
【０１２１】
図２１のように構成したことにより、実施の形態５と同等の動作および効果が得られる。さらに、仮にトリガ信号ＲＸＴがＨレベルの期間中にブロック選択信号ＲＢＳにノイズが発生したとしても、このノイズが発生した時間がトリガ信号ＲＸＴの立上がり時間以外であればビット線分離信号ＢＬＩは影響を受けないという効果が得られる。
【０１２２】
［実施の形態１０］
図２２は、実施の形態１０におけるＢＬＩ制御回路２２Ｆの構成を示した回路図である。
【０１２３】
図２２を参照して、ＢＬＩ制御回路２２Ｆは、図１８に示したＢＬＩ制御回路２２Ｄのラッチ回路１７６をＤフリップフロップ回路３０４に置換えることによって得られる。Ｄフリップフロップ回路３０４の構成は図２１において説明したので説明は繰返さない。図２２のように構成したことにより、実施の形態６と同等の動作および効果が得られる。
【０１２４】
［実施の形態１１］
図２３は、実施の形態１１におけるローカル制御回路とＢＬＩ制御回路とを説明するための図である。
【０１２５】
図２３を参照して、実施の形態１１においては、図１９のＢＬＩ制御回路２２ＣをＢＬＩ制御回路２２Ｅに置換えて使用する。ＢＬＩ制御回路２２Ｅの構成については図２１で説明しているので説明は繰返さない。
【０１２６】
図２３のように構成したことにより、実施の形態７と同様の動作および効果が得られるとともに、仮にトリガ信号ＲＸＴがＨレベルの期間中にブロック選択信号ＲＢＳにノイズが発生したとしてもトリガ信号ＲＸＴの立上がり時以外であればビット線分離信号ＢＬＩは影響を受けないという効果が得られる。
【０１２７】
［実施の形態１２］
図２４は、実施の形態１２におけるローカル制御回路とＢＬＩ制御回路を説明するための図である。
【０１２８】
図２４を参照して、図２０のＢＬＩ制御回路２２ＤをＢＬＩ制御回路２２Ｆに置換えることでこの回路が得られる。図２４のように構成したことにより、実施の形態８と同等の動作および効果が得られる。
【０１２９】
なお、以上説明した実施の形態において、実施の形態１〜実施の形態４で用いるインバータ１７２およびＯＲ回路１７４は、ＢＬＩ制御回路に設けるのではなく、ローカル制御回路１８中に設けてもよいし、中央制御回路１７中に設けてもよい。この場合には、ＯＲ回路およびインバータが共有できる。制御信号を各ＢＬＩ制御回路に分配することにより、ＯＲ回路およびインバータの数を減らすことができる。
【０１３０】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１３１】
【発明の効果】
請求項１，２に記載の半導体記憶装置は、同一ブロックをアクセスする間はビット線分離信号を変化させないので、分離ゲートのゲート部の充放電回数が減り、消費電力を低減することができる。加えて、ビット線分離信号の制御にはリフレッシュカウンタの出力を使用しないため、１つのメモリブロックを構成するワード線の数や、メモリブロックの数などのアレイ構成を変更してもリフレッシュ制御回路を変更する必要がない。このため、メモリアレイ構成を仕様に合せて柔軟に変更することが容易となる。
【０１３２】
請求項３に記載の半導体記憶装置は、請求項１に記載の半導体記憶装置の奏する効果に加えて、セルフリフレッシュ時のタイミングマージンをさらに改善できる。
【０１３３】
請求項４に記載の半導体記憶装置は、セルフリフレッシュ時のみトリガ信号に応じて分離ゲート信号を制御する。したがって、請求項１に記載の半導体記憶装置の奏する効果に加えて、高速性が要求される通常動作時は高速性を優先しつつ、セルフリフレッシュ時には消費電力を低減することができる。
【０１３４】
請求項５に記載の半導体記憶装置は、請求項１に記載の半導体記憶装置の奏する効果に加えて、ビット線の分離からメモリセルの行の活性化までのタイミングマージンをさらに改善できる。
【０１３５】
請求項６に記載の半導体記憶装置は、請求項１に記載の半導体記憶装置の奏する効果に加えて、保持回路を具体的に実現することができる。
【０１３６】
請求項７に記載の半導体記憶装置は、請求項１に記載の半導体記憶装置の奏する効果に加えて、保持回路を具体的に実現することができ、選択信号にノイズが発生したとしてもトリガ信号の立上がり時以外であれば分離ゲート信号は影響を受けないという効果が得られる。
【図面の簡単な説明】
【図１】本発明の実施の形態の半導体記憶装置１の全体の概略構成を示すブロック図である。
【図２】図１におけるメモリブロック２１．１と２１．２に共有されるセンスアンプの接続部の周辺をより詳細に説明するための回路図である。
【図３】図１における中央制御回路１７の構成を示した回路図である。
【図４】ローカル制御回路１８の回路図である。
【図５】図４におけるメインワード線デコーダ１２２の構成を示した回路図である。
【図６】図４におけるサブワード線デコーダ１２４の構成を示した回路図である。
【図７】半導体記憶装置１の全体動作の概略を説明するための動作波形図である。
【図８】実施の形態１において用いられるＢＬＩ制御回路２２の構成を示した回路図である。
【図９】実施の形態１の動作を説明するための動作波形図である。
【図１０】実施の形態２において用いられるＢＬＩ制御回路２２Ａの構成を示した回路図である。
【図１１】図１０に示したＢＬＩ制御回路２２Ａの動作を説明するための動作波形図である。
【図１２】ローカル制御回路１８Ｂの構成を示した回路図である。
【図１３】実施の形態３におけるローカル制御回路１８ＢとＢＬＩ制御回路２２との接続を説明するための回路図である。
【図１４】実施の形態３の半導体記憶装置の動作を説明するための動作波形図である。
【図１５】実施の形態４の半導体記憶装置におけるローカル制御回路とＢＬＩ制御回路の説明をするための回路図である。
【図１６】実施の形態４の半導体記憶装置の動作を説明するための動作波形図である。
【図１７】実施の形態５で用いられるＢＬＩ制御回路２２Ｃの構成を示した回路図である。
【図１８】実施の形態６において用いられるＢＬＩ制御回路２２Ｄの構成を示した回路図である。
【図１９】実施の形態７におけるローカル制御回路とＢＬＩ制御回路との接続を説明するための図である。
【図２０】実施の形態８におけるローカル制御回路とＢＬＩ制御回路とを説明するための図である。
【図２１】実施の形態９において用いられるＢＬＩ制御回路２２Ｅの構成を示した回路図である。
【図２２】実施の形態１０におけるＢＬＩ制御回路２２Ｆの構成を示した回路図である。
【図２３】実施の形態１１におけるローカル制御回路とＢＬＩ制御回路とを説明するための図である。
【図２４】実施の形態１２におけるローカル制御回路とＢＬＩ制御回路を説明するための図である。
【符号の説明】
１　半導体記憶装置、２　制御回路、３　ビット線分離制御回路、５Ｕ，５Ｄイコライズ回路、６　アクセストランジスタ、７　キャパシタ、１７　中央制御回路、１８，１８Ｂ　ローカル制御回路、２０　センスアンプ、２１　メモリブロック、２２，２２Ａ，２２Ｃ，２２Ｄ，２２Ｅ，２２Ｆ　ＢＬＩ制御回路、２２Ｕ，２２Ｄ　保持回路、２６　分離ゲート回路、５２，５４，８２，９２，９８，３０４　Ｄフリップフロップ回路、５５，１１０，１１８，１２８，３０８，３１０，１７６　ラッチ回路、６２，６６，７２，７６，２００　遅延回路、８４　セルフリフレッシュ信号発生回路、８６，９４　セレクタ、８８，１０２　デコード回路、１０４　ＲＢＳ出力回路、１０６，１０８，１１６，１２６，１３０　ＡＮＤ回路、１２０　プリデコーダ、１２２　メインワード線デコーダ、１２４　サブワード線デコーダ、ＢＬ０，／ＢＬ０，ＢＬＤ，／ＢＬＤ，ＢＬＵ，／ＢＬＵ　ビット線、ＷＬ，ＷＬ２　ワード線、ＺＭＷＬ　メインワード線。
【図１】
2004046936.tif 000003
【図２】
2004046936.tif 000004
【図３】
2004046936.tif 000005
【図４】
2004046936.tif 000006
【図５】
2004046936.tif 000007
【図６】
2004046936.tif 000008
【図７】
2004046936.tif 000009
【図８】
2004046936.tif 000010
【図９】
2004046936.tif 000011
【図１０】
2004046936.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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