(57)【要約】【課題】コンタクトプラグを形成した後の層間絶縁膜表面を平坦化して、層間絶縁膜上にほぼ均一な高さの電極を形成して、電極の剥れやスクラッチを減少させる半導体素子の製造方法を提供する。【解決手段】基板１０１上に形成された層間絶縁膜１０６内に、コンタクトホール１０７を形成し、層間絶縁膜１０６上に、コンタクトホール１０７内にも充填されるように導電材料を堆積することで、コンタクトホール１０７内にコンタクトプラグ１０９と、層間絶縁膜１０６上に導電膜１０８を形成し、層間絶縁膜１０６が露出するまで導電膜１０８を研磨除去し、導電膜１０８を研磨除去した後に、さらに層間絶縁膜１０６表面を研磨して、層間絶縁膜１０６表面の段差を緩和し、コンタクトプラグ１０９が被覆されるように電極を形成する。【選択図】  図１
2004241508.tif 000002
【特許請求の範囲】
【請求項１】
基板上に層間絶縁膜を形成し、
前記層間絶縁膜内に、コンタクトホールを形成し、
前記層間絶縁膜上に、前記コンタクトホール内にも充填されるように導電材料を堆積することで、前記コンタクトホール内にコンタクトプラグを、前記層間絶縁膜上に導電膜を、それぞれ形成し、
前記層間絶縁膜が露出するまで前記導電膜を研磨除去し、
前記導電膜を研磨除去した後に、さらに前記層間絶縁膜表面を研磨して、前記層間絶縁膜表面の段差を緩和し、
前記層間絶縁膜および前記コンタクトプラグ上に、電極用導電膜を形成し、前記コンタクトプラグが被覆されるように前記電極用導電膜をパターニングして電極を形成する、半導体素子の製造方法。
【請求項２】
前記電極上に埋め込み絶縁膜を形成し、
前記電極表面が露出するように、前記埋め込み絶縁膜を研磨して平坦化する、請求項１に記載の半導体素子の製造方法。
【請求項３】
前記層間絶縁膜上に形成された導電膜は、Ｗである、請求項１に記載の半導体素子の製造方法。
【請求項４】
前記導電膜を研磨除去した後に、さらに前記層間絶縁膜表面を研磨する際には、絶縁膜用のスラリーを用いたＣＭＰ法を用いる、請求項１に記載の半導体素子の製造方法。
【請求項５】
前記電極用導電膜は、最上層が貴金属膜である多層もしくは貴金属膜単層からなる貴金属導電膜である、請求項１に記載の半導体素子の製造方法。
【請求項６】
前記貴金属は、Ｐｔである、請求項５に記載の半導体素子の製造方法。
【請求項７】
前記層間絶縁膜は、上層層間絶縁膜と下層層間絶縁膜の２層構造であり、
前記上層層間絶縁膜は、当該上層層間絶縁膜上に形成された前記導電膜との研磨選択比が１０以上の膜とし、前記導電膜を研磨除去する際にはＣＭＰ法を用いる、請求項１に記載の半導体素子の製造方法。
【請求項８】
前記上層層間絶縁膜がＳｉＮ膜である、請求項７に記載の半導体素子の製造方法。
【請求項９】
前記半導体素子とは、容量素子である、請求項１に記載の半導体素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体素子の製造方法に関するものである。
【０００２】
【従来の技術】
従来の、半導体素子の製造方法として、例えば、スタックドキャパシタ構造を有する容量素子の製造方法（例えば、特許文献１参照）について、図５および図６を用いて説明する。図５および図６は、従来の半導体素子の層断面図をその工程順に示しており、図６は、図５の続きの工程を示す層断面図である。
【０００３】
まず、図５（ａ）に示すように、トランジスタ３１３が形成された半導体基板３０１上に、層間絶縁膜３０６を形成する。トランジスタ３１３は、半導体基板３０１上にゲート絶縁膜３０４とゲート電極３０５が順次積層され、それらの両端における半導体基板３０１上には、トランジスタ３１３の電極となる高濃度不純物拡散層３０３が形成された構成である。各トランジスタ３１３間には、ＳＴＩ分離領域３０２が形成され、トランジスタ３１３どうしは絶縁されている。層間絶縁膜３０６は、これらを覆うように、半導体基板３０１上に平滑に形成されている。
【０００４】
次に、図５（ｂ）に示すように、コンタクトホール３０７を形成する。層間絶縁膜３０６上に、レジストパターンを形成し、レジストパターンをマスクとしてドライエッチングにより、高濃度不純物拡散層３０３の位置にコンタクトホール３０７を形成する。
【０００５】
次に、図５（ｃ）に示すように、ウェハ全面にＣＶＤ法またはメッキ法により導電材料を堆積することにより、層間絶縁膜３０６上に導電膜３０８を形成する。このとき、コンタクトホール３０７内にも導電材料が充填されるようにすることで、コンタクトホール３０７内に導電材料によりコンタクトプラグ３０９を形成する。
【０００６】
次に、図５（ｄ）に示すように、層間絶縁膜３０６上に形成されている導電膜３０８をＣＭＰ法により層間絶縁膜３０６が露出するまで除去する。つまり、コンタクトホール３０７内にのみ導電材料（コンタクトプラグ３０９）を残して、それ以外の導電材料は除去する。
【０００７】
次に、図５（ｅ）に示すように、ウェハ全面に、貴金属である導電膜３１０を形成する。つまり層間絶縁膜３０６上全面に、導電膜３１０を形成する。導電膜３１０は、Ｐｔ単層、または、少なくとも最上層にＰｔ膜が形成された積層膜であればよい。
【０００８】
次に、導電膜３１０上の所望の位置にレジストパターンを形成し、レジストパターンをマスクとして、ドライエッチングにより、図６（ａ）に示すように、コンタクトプラグ３０９と接続される電極３１１を形成する。
【０００９】
次に、図６（ｂ）に示すように、層間絶縁膜３０６および電極３１１上の全面に、埋め込み絶縁膜３１２を形成する。
【００１０】
その後、図６（ｃ）に示すように、埋め込み絶縁膜３１２をＣＭＰ法により平坦化し、電極３１１の表面が露出するまで研磨を行う。
【００１１】
以上のように、スタックドキャパシタの電極（下部電極）を形成している。
【００１２】
【特許文献１】
特開２０００−１３８３４９号公報
【００１３】
【発明が解決しようとする課題】
しかし、従来の半導体素子の製造方法には問題がある。以下、図７を用いて、従来の半導体素子の製造方法の問題について説明する。
【００１４】
図７は、図５（ｄ）以降の工程をコンタクトプラグの密度の大小に分けて示した図である。図の右側にコンタクトプラグ３０９の密度が小さいものを示し、図の左側にコンタクトプラグ３０９の密度が大きいものを示している。図７（ａ）は、図５（ｄ）の層間絶縁膜３０６の表面付近を示していて、層間絶縁膜３０６の表面に形成されていた導電膜３０８をＣＭＰ法により研磨除去した状態である。研磨された層間絶縁膜３０６表面には、エロージョン（ｅｒｏｓｉｏｎ）により凹凸が生じている。
【００１５】
また、コンタクトプラグ形成領域４０１においては、その端部は、中央部に比べて研磨量が多くなり、断面で見ると凸状の弓形状となる。ここで、層間絶縁膜３０６の表面の最も高い箇所と低い箇所との高低差をエロージョン量という。つまり、図７（ａ）に示しているように、コンタクトプラグ密度が大きいパターンのエロージョン量はｄ３であり、コンタクトプラグ密度が小さいパターンのエロージョン量はｄ４である。
【００１６】
エロージョン量は、コンタクトプラグ３０９の密度に応じて、ばらつきが生じる。コンタクトプラグ密度が大きいパターンほどエロージョン量ｄ３は大きくなり、コンタクトプラグ密度が小さいパターンほどエロージョン量ｄ４が小さくなる。なお、孤立コンタクトプラグ上ではエロージョン量はゼロに近い状態となる。
【００１７】
次に図７（ｂ）に示すように、コンタクトプラグ３０９上に貴金属膜で形成された電極３１１を形成する。ここで、エロージョン量はパターン密度に依存するため、異なるパターン密度を有する各領域間で、その表面の高さが均一にならない。さらに、同一のコンタクトプラグ形成領域４０１内においても、研磨された表面は、平面ではなく端部ほど低くなるため、同一のコンタクトプラグ形成領域４０１上に形成された各電極３１１の表面高さが均一にならずに、ばらつきを生じる。特に、コンタクトプラグ密度が大きい場合に、そのばらつきも大きい。
【００１８】
次に、図７（ｃ）に示すように、全面に埋め込み絶縁膜３１２を形成する。
【００１９】
次に、ＣＭＰ法により埋め込み絶縁膜３１２を除去・平坦化し、電極３１１の表面を露出させる。この際に、ウェハ全面において電極３１１表面を完全に露出させなければならない。上述したように、各電極３１１の表面が、均一の高さではないため、一番表面高さの低い電極３１１に合わせて、埋め込み絶縁膜３１２をオーバー研磨する必要がある。つまり、コンタクトプラグ密度の大きいコンタクトプラグ形成領域４０１の端部の電極３１１の表面が露出するまで研磨する。それにより、エロージョン量の小さかった、コンタクトプラグ密度が小さいコンタクトプラグ形成領域４０１の電極３１１周りの埋め込み絶縁膜３１２の落ち込み（リセス：ｒｅｃｅｓｓ）が大きくなる。そのため、それらの電極３１１は、埋め込み絶縁膜３１２から飛び出て、図７（ｄ）に示すように、凸部形状になる。凸部形状になると、そこに研磨による圧力が集中しやすく、スクラッチが発生しやすい。さらに、電極３１１の表面は貴金属であるため、他の膜との密着性が弱いことから、リセスが大きくなると剥れるという問題もある。また、貴金属は化学的に安定であるため、スラリーに含まれる薬剤による酸化反応で脆弱化せず、研磨砥石と研磨圧力による機械的な作用が強く働いて研磨されるため剥がれやすい。この剥れた貴金属がパーティクルとなり、新たなスクラッチの原因となる。
【００２０】
本発明は、上記問題点に鑑みてなされたものであり、コンタクトプラグを形成した後の層間絶縁膜表面を平坦化して、層間絶縁膜上にほぼ均一な高さの電極を形成して、電極の剥れやスクラッチを減少させる半導体素子の製造方法を提供することを目的とする。
【００２１】
【課題を解決するための手段】
前記目的を達成するために、本発明にかかる半導体素子の製造方法は、基板上に層間絶縁膜を形成し、前記層間絶縁膜内に、コンタクトホールを形成し、前記層間絶縁膜上に、前記コンタクトホール内にも充填されるように導電材料を堆積することで、前記コンタクトホール内にコンタクトプラグを、前記層間絶縁膜上に導電膜を、それぞれ形成し、前記層間絶縁膜が露出するまで前記導電膜を研磨除去し、前記導電膜を研磨除去した後に、さらに前記層間絶縁膜表面を研磨して、前記層間絶縁膜表面の段差を緩和し、前記層間絶縁膜および前記コンタクトプラグ上に、電極用導電膜を形成し、前記コンタクトプラグが被覆されるように前記電極用導電膜をパターニングして電極を形成する。
【００２２】
【発明の実施の形態】
本発明は、コンタクトプラグを形成した後の層間絶縁膜表面をより平坦化するため、層間絶縁膜上に、ほぼ均一な高さの電極を形成することができる。それにより、埋め込み絶縁膜に埋め込まれた電極を露出させるための、埋め込み絶縁膜の研磨をする場合に、生じるリセスが低減され、電極の剥れやスクラッチがなく、信頼性に優れた電極を形成することができる。
【００２３】
また、前記電極上に埋め込み絶縁膜を形成し、前記電極表面が露出するように、前記埋め込み絶縁膜を研磨して平坦化してもよい。
【００２４】
また、好ましくは、前記層間絶縁膜上に形成された導電膜はＷとする。それにより、コンタクトプラグのアスペクト比を高くすることができる。本発明によれば、Ｈ２Ｏ２やＫＮＯ３のような酸化剤を含む一般的なスラリーを用いたＣＭＰ法においても、エロージョン量が低減されるという効果を奏する。
【００２５】
また、好ましくは、前記導電膜を研磨除去した後に、さらに前記層間絶縁膜表面を研磨する際には、絶縁膜用のスラリーを用いたＣＭＰ法を用いる。それにより、エロージョン量をより低減することができる。
【００２６】
また、好ましくは、前記電極用導電膜は、最上層が貴金属膜である多層もしくは貴金属膜単層からなる貴金属導電膜である。それにより、化学的により安定な電極を形成することができる。本発明によれば、埋め込み絶縁膜の研磨時に生じるリセスを低減できるため、上記の貴金属導電膜のような他の膜との密着性が弱い貴金属で構成される電極であっても、剥れやスクラッチがなく、信頼性に優れた電極を形成することができる。
【００２７】
また、好ましくは、前記貴金属は、Ｐｔとする。それにより、化学的により安定な電極を形成することができる。
【００２８】
また、好ましくは、前記層間絶縁膜は、上層層間絶縁膜と下層層間絶縁膜の２層構造であり、前記上層層間絶縁膜は、当該上層層間絶縁膜上に形成された前記導電膜との研磨選択比が１０以上の膜とし、前記導電膜を研磨除去する際にはＣＭＰ法を用いる。それにより、層間絶縁膜を単一の材料で構成しないので、材料の選択性が高くなる。
【００２９】
また、好ましくは、前記上層層間絶縁膜がＳｉＮ膜である。それにより、ＣＭＰ法による研磨時のエロージョン量が低減される。
【００３０】
また、好ましくは、前記半導体素子とは、容量素子である。それにより、電極に貴金属を用いることが好ましい容量素子の作製においても、電極の剥れやスクラッチを減少させ、信頼性の高い電極を形成することができる。
【００３１】
以下、本発明の実施形態のさらに具体的な例について図を用いて説明する。
【００３２】
（実施の形態１）
本発明の実施の形態１に係る半導体素子の製造方法について、図１を用いて説明する。図１は、本発明の実施の形態１にかかる半導体素子の製造工程を示す層断面図である。
【００３３】
まず、図１（ａ）に示すように、トランジスタ１１３が形成された半導体基板１０１上に、例えばＢＰＳＧやＨＤＰ−ＮＳＧ等で構成される層間絶縁膜１０６を形成する。
【００３４】
トランジスタ１１３は、半導体基板１０１上にゲート絶縁膜１０４とゲート電極１０５が順次積層され、それらの両端における半導体基板１０１上には、トランジスタ１１３の電極となる高濃度不純物拡散層１０３が形成されて、構成されている。各トランジスタ１１３間には、ＳＴＩ分離領域１０２が形成され、トランジスタ１１３どうしは絶縁されている。層間絶縁膜１０６は、これらを覆うように、半導体基板１０１上に平滑に形成される。
【００３５】
次に、図１（ｂ）に示すように、コンタクトホール１０７を形成する。層間絶縁膜１０６上に、レジストパターンを形成し、レジストパターンをマスクとしてドライエッチングにより、高濃度不純物拡散層１０３の位置にコンタクトホール１０７を形成する。
【００３６】
次に、図１（ｃ）に示すように、ウェハ全面にＣＶＤ法またはメッキ法により、導電材料を堆積することにより、層間絶縁膜１０６上に導電膜１０８を形成する。このとき、コンタクトホール１０７内にも導電材料が充填されるようにすることで、コンタクトホール１０７内に導電材料によりコンタクトプラグ１０９を形成する。なお、導電材料は、例えばＷやポリシリコン等を用いればよい。導電材料にＷを用いることで、高アスペクト比のコンタクトプラグを形成することができる。
【００３７】
次に、図１（ｄ）に示すように、層間絶縁膜１０６上に形成されている導電膜１０８を、例えばＣＭＰ法により層間絶縁膜１０６が露出するまで除去し、コンタクトホール１０７内にのみ導電材料（コンタクトプラグ１０９）を残して、それ以外の導電材料は除去する。
【００３８】
図１（ｄ）以降の工程は、図２を用いて説明する。図２は、図１（ｄ）以降の工程をコンタクトプラグの密度の大小に分けて示した図である。図の右側にコンタクトプラグ１０９の設置密度が小さいものを示し、図の左側にコンタクトプラグ１０９の設置密度が大きいものを示している。図２（ａ）は、図１（ｄ）の層間絶縁膜１０６の表面付近を示していて、層間絶縁膜１０６の表面に形成されていた導電膜１０８をＣＭＰ法等で研磨除去した状態である。
【００３９】
このとき、図２（ａ）に示すように、研磨された層間絶縁膜１０６表面には、エロージョンにより凹凸が生じている。また、層間絶縁膜１０６表面の各コンタクトプラグ形成領域２０１の端部は、中央部に比べて低く、断面で見ると凸状の弓形状となる。ここで、層間絶縁膜１０６の表面の最も高い箇所と低い箇所との高低差をエロージョン量という。具体的には、図２（ａ）に示しているように、コンタクトプラグ密度が大きいパターンのエロージョン量はｄ１であり、コンタクトプラグ密度が小さいパターンのエロージョン量はｄ２である。
【００４０】
コンタクトプラグ１０９の密度に応じて、エロージョン量がばらつく。エロージョン量は、コンタクトプラグ密度が大きいパターンのコンタクトプラグ形成領域２０１ほど大きく、コンタクトプラグ密度が小さいパターンのコンタクトプラグ形成領域２０１ほど小さい（すなわち、ｄ１＞ｄ２）。なお、孤立コンタクトプラグ上ではエロージョン量はゼロに近い状態となる。
【００４１】
次に、層間絶縁膜１０６表面をさらに研磨して、エロージョン量を低減し、コンタクトプラグ密度の大小によるエロージョン量のばらつきも抑制する。例えば、絶縁膜用のスラリーを用いたＣＭＰ法をさらに用いて、前述した導電膜１０８を除去した後の、層間絶縁膜１０６表面を研磨する。なお、ここで用いる絶縁膜用のスラリーは、酸化剤のような積極的な化学反応を起こす薬剤を含まない。また、このときの層間絶縁膜１０６の研磨量は、例えば、前述の導電膜１０８の研磨によって生じた各コンタクトプラグ形成領域２０１における、それぞれのエロージョン量の平均値（例えば、（ｄ１＋ｄ２）／２）以上であって、各コンタクトプラグ形成領域２０１におけるエロージョン量のうちの最大値（例えば、ｄ１）以下とすればよい。
【００４２】
このようにしてエロージョン量を低減でき、かつエロージョン量のばらつきを抑制することができる理由を以下に説明する。一般的に、導電膜の研磨では、導電膜用スラリーに含まれる薬剤等の化学的な作用（例えば、Ｈ２Ｏ２、Ｆｅ（ＮＯ３）２、ＫＩＯ３等による酸化反応）により膜を脆弱化し、研磨圧力による機械的な作用と合わせて研磨を行なう。ここで、砥粒としてはアルミナ、シリカ等を用いる。例えば、このときの研磨圧は２〜３ｐｓｉ（１３．８×１０３〜２０．７×１０３Ｐａ）程度であり、砥粒はスラリー中に５〜１２ｗｔ％程度含まれている。
【００４３】
一方、絶縁膜の研磨では、前述のように絶縁膜用スラリー中には酸化剤のような積極的な化学反応を起こす薬剤は含んでおらず、化学的な作用よりもアルミナ、シリカあるいはセリア等の研磨砥粒と研磨圧力による機械的な作用が強く働いて、研磨が行われる。例えば、このときの研磨圧は３〜５．５ｐｓｉ（２０．７×１０３〜３７．９×１０３Ｐａ）程度であり、砥粒はスラリー中に１０〜１５ｗｔ％程度含まれている。エロージョンは主に化学反応を伴う研磨において起こる現象である。したがって、機械的な作用が強く働いて研磨が行なわれる絶縁膜用スラリーを用いた研磨を行なうことで、エロージョン量を低減でき、かつエロージョン量のばらつきを抑制することができる。
【００４４】
ＣＭＰ法による平坦化効果で、図２（ｂ）に示すように、層間絶縁膜１０６のエロージョン量が低減され、ばらつきも小さくなる。つまり、層間絶縁膜１０６は、より平坦化され、コンタクトプラグ密度が大きい方とコンタクトプラグが小さい方との各コンタクトプラグ形成領域２０１の高低差が小さく、かつ、コンタクトプラグ密度の大小に関わらず、コンタクトプラグ形成領域２０１がほぼ平坦となるように研磨する。
【００４５】
次に、図２（ｃ）に示すように、ウェハ全面つまり層間絶縁膜１０６およびコンタクトプラグ１０９上に導電膜１１０を形成する。導電膜１１０は、多層または単層である。多層であれば、少なくとも導電膜１１０の最上層は貴金属膜とすることが好ましく、単層であれば、導電膜１１０は貴金属膜とすることが好ましい。貴金属膜は、例えばＰｔ、Ｉｒ、Ｒｕ膜、あるいはそれらを含む合金膜であり、好ましくは２０〜１００ｎｍの膜厚で、スパッタまたはＣＶＤ法によりウェハ全面に形成されている。
【００４６】
例えば、導電膜１１０が、ＤＲＡＭやＦｅＲＡＭ等の半導体メモリ装置における強誘電体または高誘電体を含むスタックドキャパシタである容量素子における下部電極であった場合は、導電膜１１０の上に誘電体または高誘電体を形成して、焼結する必要がある。そのときには、導電膜１１０を多層として、貴金属膜の下層には、誘電体焼結時の熱履歴に対して、コンタクトプラグ１０９の酸化に対するバリアとなる導電性バリア膜を形成することが好ましい。なお、この導電性バリア膜は、例えばＴｉＡｌＮの膜、または少なくともＴｉ、Ａｌのどちらか一つを一部に含む膜、あるいは貴金属を少なくとも一部に含む膜とすればよい。また、導電性バリア膜は、例えばＴｉＡｌＮの膜、または少なくともＴｉ、Ａｌのどちらか一つを一部に含む膜、あるいは貴金属を少なくとも一部に含む膜の積層膜でもよい。また、導電性バリア膜は、Ｉｒ／ＩｒＯｘ／ＴｉＡｌＮ等としてもよい。なお、導電性バリア膜の膜厚は、１０〜２００ｎｍが好ましい。
【００４７】
上述したように、導電膜１１０の少なくとも最上層が貴金属膜であることが好ましい。貴金属膜は、化学的に極めて安定であるため、例えば、上述のように、導電膜１１０を容量素子の下部電極として用いる場合に、下部電極上に形成される高誘電体膜や強誘電体膜を結晶化させるための焼結時に、下部電極および誘電体膜の組成の変動を抑えることができる。また、導電膜１１０には、特にＰｔが好ましい。Ｐｔは、いかなる単体強酸にもアルカリにも侵されず、貴金属の中でも最も化学的に安定であるためである。
【００４８】
次に、導電膜１１０の所望の位置にレジストパターンを形成し、レジストパターンをマスクとして、ドライエッチングにより、図２（ｄ）に示すように電極１１１を形成する。このとき、コンタクトプラグ密度の大小にかかわらず、コンタクトプラグ形成領域２０１は平面に近いため、その上に形成された各電極１１１の表面高さは、それぞれほぼ均一である。
【００４９】
次に、図２（ｅ）に示すように、全面に埋め込み絶縁膜１１２を形成する。
【００５０】
次に、図２（ｆ）に示すように、埋め込み絶縁膜１１２をＣＭＰ法により平坦化し、電極１１１の表面が露出するまで研磨を行う。このときの研磨スラリーは、一般的な絶縁膜用のスラリーで、アルミナ、シリカ、セリア等の研磨粒子を含み、アルカリ性または中性のものとすればよいが、埋め込み絶縁膜１１２のレートが５０ｎｍ以上で研磨できるなら、金属膜用（導電膜用）のスラリーを用いても構わない。
【００５１】
図２（ｂ）で示したように、導電膜除去後に、層間絶縁膜１０６をＣＭＰ法により研磨することで、エロージョン量およびそのばらつきを低減しておいたため、コンタクトプラグ密度の大小に関わらず、各電極１１１の表面高さはほぼ均一である。そのため、電極１１１表面を露出させるＣＭＰ法による研磨時のリセス量を抑制することができる。それにより、その化学的安定性のために他の膜との密着性が弱く、剥れやすいという問題を有する貴金属膜からなる電極１１１であっても、剥れやスクラッチが生じなくなる。なお、ここでは、ＣＭＰ法で電極１１１表面を露出した場合について説明したが、エッチバック法等の他の平坦化手段を用いた場合においてもリセスが発生するため、同様の効果を得ることができる。
【００５２】
さらに、例えば、電極１１１が容量素子の下部電極であり、その上に誘電体膜を形成する場合であっても、電極１１１の表面高さがほぼ均一であるため、下地凹凸の小さい平坦な基板上に誘電体膜を形成することになる。そのため、膜質の良い誘電体膜が形成される。
【００５３】
また、図１（ｃ）に示している、コンタクトプラグ１０９および導電膜１０８を構成する導電材料は、Ｗとするのが好ましい。それにより、コンタクトプラグ１０９のアスペクト比を高くすることができる。一般的なスラリー（導電膜用スラリー）は、Ｗ膜のエッチング作用があるＨ２Ｏ２やＫＮＯ３のような酸化剤を含んでいる。そのため、従来は、導電膜１０８を除去する際のエロージョン量が大きくなった。しかし、実施の形態１によれば、導電膜１０８を除去した後に、層間絶縁膜１０６表面をさらに研磨することによって、エロージョン量およびそのばらつきを低減することができるため、導電材料にＷを用いても、エロージョン量およびそのばらつきが大きくなることはない。
【００５４】
（実施の形態２）
本発明の実施の形態２の半導体素子の製造方法について、図３を用いて説明する。図３は、本発明の実施の形態２にかかる半導体素子の製造工程を示す層断面図である。実施の形態２の半導体素子の製造方法は、層間絶縁膜が２層構造である点が異なり、それ以外は、実施の形態１の半導体素子の製造方法とほぼ同様である。
【００５５】
まず、図３（ａ）に示すように、トランジスタ１１３が形成された半導体基板１０１上に、下層層間絶縁膜１０６ｂと上層層間絶縁膜１０６ａが順次積層されている。上層層間絶縁膜１０６ａには例えばＢＰＳＧを用いる。また、上層層間絶縁膜１０６ａは、後述する導電膜１０８およびコンタクトプラグ１０９を構成する導電材料との研磨選択比が１０以上である。上層層間絶縁膜１０６ａとしては、例えばＢＰＳＧを用いればよく、他にも、酸化シリコン膜（ノンドープ、燐ドープ、ＴＥＯＳ等）、酸窒化シリコン膜、窒化シリコン膜、低誘電率膜等を、上層層間絶縁膜１０６ａに用いればよい。上層層間絶縁膜１０６ａにこのような材料を用いることで、上層層間絶縁膜１０６ａを研磨した際のエロージョン量を小さくすることができる。また、下層層間絶縁膜１０６ｂの材料は、例えば、半導体基板１０１と親和性の高い材料を選択すればよい。上層層間絶縁膜１０６ａと下層層間絶縁膜１０６ｂとの２層構造の層間絶縁膜を用いることにより、材料の選択性が高くなり、それぞれに適した材料を用いることができる。
その他の、部材および構成は、実施の形態１の図１（ａ）と同様なので説明を省略する。
【００５６】
次に、図３（ｂ）に示すように、上層層間絶縁膜１０６ａおよび下層層間絶縁膜１０６ｂを貫通するように、ドライエッチングにより、コンタクトホール１０７を形成する。
【００５７】
次に、図３（ｃ）に示すように、ウェハ全面にＣＶＤ法またはメッキ法により、導電材料を堆積することにより、上層層間絶縁膜１０６ａ上に導電膜１０８を形成する。このとき、コンタクトホール１０７内にも導電材料が充填されるようにすることで、コンタクトホール１０７内に導電材料によりコンタクトプラグ１０９を形成する。なお、導電材料は、例えばＷやポリシリコンやＣｕ等を用いればよい。
【００５８】
次に、図３（ｄ）に示すように、上層層間絶縁膜１０６ａ上に形成されている導電膜１０８を、ＣＭＰ法等により上層層間絶縁膜１０６ａが露出するまで除去し、コンタクトホール１０７内にのみ導電材料（コンタクトプラグ１０９）を残して、それ以外の導電材料は除去する。上層層間絶縁膜１０６ａは、導電膜１０８およびコンタクトプラグ１０９を構成する導電材料との研磨選択比が１０以上であるため、この研磨によるエロージョン量は小さい。
【００５９】
これ以降の工程は、実施の形態１で説明した図２の工程と同様であり、導電膜１０８を除去した後に、上層層間絶縁膜１０６ａ表面をさらに、例えば絶縁膜用のスラリーを用いて研磨し、エロージョン量を低下させる。その後、上層層間絶縁膜１０６ａ上に電極を形成し、埋め込み絶縁膜で電極を覆い、埋め込み絶縁膜を研磨して、電極を露出させることで電極を形成する。
【００６０】
上層層間絶縁膜１０６ａは、導電膜１０８およびコンタクトプラグ１０９を構成する導電材料との研磨選択比が１０以上であるため、導電膜１０８を除去した際のエロージョン量をより小さくすることができる。また、導電膜１０８を除去した後に、さらに上層層間絶縁膜１０６ａ表面を研磨することで、エロージョン量を一層低減することができる。それにより、電極の高さを略均一にすることができ、埋め込み絶縁膜に埋め込まれた電極を露出させるための、研磨時に生じるリセスを低減できる。そのため、電極の剥れやスクラッチがなく、信頼性に優れた電極を形成することができる。
【００６１】
ここで、実際に、導電膜１０８との選択比が１０程度であるＢＰＳＧを上層層間絶縁膜１０６ａとした実施の形態２の半導体素子のエロージョン量を計測した結果を示す。なお、このときのエロージョン量は、上層層間絶縁膜１０６ａの表面におけるもっとも高い箇所ともっとも低い箇所の高低差である。図４において、黒丸（●）で示したものが、上層層間絶縁膜１０６ａがＢＰＳＧの場合の計測結果である。なお、左に示しているのが、導電材料除去時の研磨後のエロージョン量であり、右に示しているのが導電材料除去時の研磨後さらに上層層間絶縁膜１０６ａ表面を研磨した後（図２（ｂ）の工程）のエロージョン量である。
【００６２】
図４からわかるように、導電材料除去時のエロージョン量は５０ｎｍ程度であった。エロージョン量がこの程度の値であれば、信頼性に優れた電極を形成することができる。また、導電膜１０８を除去後に、ＣＭＰ法を用いて上層層間絶縁膜１０６ａ表面をさらに研磨することにより、エロージョン量を５ｎｍ程度に抑えることができた。
【００６３】
また、上層層間絶縁膜１０６ａをＳｉＮとするとより好ましい。このとき、上層層間絶縁膜１０６ａは導電膜１０８との選択比は３０程度である。図４において、黒三角（▲）で示したものが、上層層間絶縁膜１０６ａがＳｉＮの場合の計測結果である。図４からわかるように、導電材料除去時のエロージョン量は２０ｎｍである。また、導電膜１０８を除去後に、ＣＭＰ法を用いて上層層間絶縁膜１０６ａ表面をさらに研磨することにより、エロージョン量をゼロに近い値にすることができた。
【００６４】
以上のように、エロージョン量を小さくすることができるため、リセスを低減し電極の剥れやスクラッチの発生を抑制できる。
【００６５】
なお、実施の形態１のように、単層の層間絶縁膜であっても、導電膜との研磨選択比が１０以上の層間絶縁膜を用いてもよく、実施の形態２と同様の効果を得ることができる。また、層間絶縁膜にＳｉＮを用いると、より好ましい。
【００６６】
なお、実施の形態１および実施の形態２で具体的に示した、材料、構造、および研磨砥粒や研磨圧力等の研磨条件等は、あくまでも一例であり、本発明はこれらの具体例のみに限定されるものではない。
【００６７】
【発明の効果】
本発明の半導体装置の製造方法によれば、コンタクトプラグを形成した後の層間絶縁膜表面をより平坦化するため、層間絶縁膜上に、ほぼ均一な高さの電極を形成することができる。それにより、埋め込み絶縁膜に埋め込まれた電極を露出させるための、埋め込み絶縁膜の研磨をする場合に、生じるリセスが低減され、電極の剥れやスクラッチがなく、信頼性に優れた電極を形成することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１にかかる半導体素子の製造工程を示す層断面図
【図２】図１（ｄ）以降の工程をコンタクトプラグの密度の大小に分けて、示した図
【図３】本発明の実施の形態２にかかる半導体素子の製造工程を示す層断面図
【図４】本発明の実施の形態２にかかる半導体素子の製造方法におけるエロージョン量を示す図
【図５】従来の半導体素子の製造工程を示す層断面図
【図６】図５の続きを示す半導体素子の製造工程を示す層断面図
【図７】図５（ｄ）以降の工程をコンタクトプラグの密度の大小に分けて、示した図
【符号の説明】
１０１、３０１    半導体基板
１０２、３０２    ＳＴＩ分離領域
１０３、３０３    不純物拡散層
１０４、３０４    ゲート酸化膜
１０５、３０５    ゲート電極
１０６、３０６    層間絶縁膜
１０７、３０７    コンタクトホール
１０８、３０８    導電膜
１０９、３０９    コンタクトプラグ
１１０、３１０    導電膜
１１１、３１１    電極
１１２、３１２    埋め込み絶縁膜
１１３、３１３    トランジスタ
２０１、４０１    コンタクトプラグ形成領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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