(57)【要約】【課題】半導体装置のエレクトロマイグレーションの評価を安定して行うこと。【解決手段】信号電荷を蓄積するキャパシタ膜４３と、キャパシタ膜４３に電界を印加する上部電極４２および下部電極４１とで構成されるキャパシタと、下部電極４１と電気的に接続される第一Ｗプラグ２３とキャパシタを制御するトランジスタのソースへ電気信号を送るビット線５２とで構成されるメモリセル部４０と、を備える半導体装置であって、エレクトロマイグレーションの評価用配線パターン７０を加熱するため、評価用配線パターン７０の直下でその近傍に配置されたヒータ６０ａと、ヒータ６０ａに電圧を取り込むための第二Ｗプラグ２６およびメタル配線５１、５３とで構成されるエレクトロマイグレーションの評価用ＴＥＧを備える。【選択図】      図６
2004214496.tif 000002
【特許請求の範囲】
【請求項１】
信号電荷を蓄積するキャパシタ膜と、前記キャパシタ膜に電界を印加する上部電極および下部電極とで構成されるキャパシタと、
前記下部電極と電気的に接続される第１のプラグと前記キャパシタを制御するトランジスタのソースへ電気信号を送るビット線とで構成されるメモリセル部と、
を備える半導体装置であって、
エレクトロマイグレーションの評価用配線パターンを加熱するため、該評価用配線パターンの直下でその近傍に配置されたヒータと、前記ヒータに電圧を取り込むための第２のプラグおよびメタル配線とで構成されるエレクトロマイグレーションの評価用ＴＥＧを備えることを特徴とする半導体装置。
【請求項２】
前記ヒータは、前記上部電極と同一の材料を用いて作成されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ヒータは、前記第１のプラグと同一の材料を用いて作成されることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記ヒータは、前記ビット線と同一の材料を用いて作成されることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記ヒータは、ドープトポリシリコンからなることを特徴とする請求項１または２に記載の半導体装置。
【請求項６】
前記ヒータは、ドープトアモルファスシリコンからなることを特徴とする請求項１または３に記載の半導体装置。
【請求項７】
前記ヒータは、タングステンからなることを特徴とする請求項１または４に記載の半導体装置。
【請求項８】
前記ヒータは、引き回し構造によるつづら折状のパターンを有し、ヒータの電極を配置する部分以外の最外周部分にダミーパターンを備えることを特徴とする請求項１〜７のいずれか１つに記載の半導体装置。
【請求項９】
前記第２のプラグに用いる径寸法またはその配置間隔は、前記第２のプラグと同一レイヤで形成される、前記第２のプラグ以外に用いる径寸法またはその配置間隔よりも大きいことを特徴とする請求項１〜８のいずれか１つに記載の半導体装置。
【請求項１０】
前記エレクトロマイグレーションの評価用ＴＥＧは製品ウエハのダイシングラインに配置されることを特徴とする請求項１〜９のいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、多層構造で形成される半導体装置の配線に対するエレクトロマイグレーションを評価するためのエレクトロマイグレーション評価デバイスの構造を有する半導体装置に関するものである。
【０００２】
【従来の技術】
半導体装置には様々な配線用の導電材料が使われている。例えばアルミニウム等の金属を主成分とする配線用の導電材料は、配線を流れる電子が高速、高密度で移動すると、アルミニウムの粒子界面に沿ってアルミニウム原子が移動する現象や原子配列に乱れを生ずる現象が生じる。この現象は経年劣化現象の一種であり、いわゆるエレクトロマイグレーションといわれる。一方、近年ＬＳＩ（大規模集積回路）等の半導体装置では微細化が進み、配線断面積が縮小される傾向にある。ＬＳＩでは微細な配線に大電流が長時間流れるので、上述したエレクトロマイグレーションによる配線の断線故障が生じ易くなっている。この断線故障は半導体の寿命を縮める原因の一つであり、ＬＳＩの信頼性を著しく低下させることとなる。そこで、ＬＳＩ製品の信頼性を保証するためには、配線のエレクトロマイグレーションの評価がますます重要となってくる。
【０００３】
従来、半導体装置における配線のエレクトロマイグレーションを評価するためには、エレクトロマイグレーションの評価用ＴＥＧ（Ｔｅｓｔ  ＥｌｅｍｅｎｔＧｒｏｕｐ）を用いている。この評価用ＴＥＧは、エレクトロマイグレーションを評価するための配線パターンと、その直下に層間膜を介して形成されている高抵抗のポリシリコンなどのパターン（ポリシリコンヒータ）により構成されている。前者のエレクトロマイグレーションを評価するための配線パターンは、実際に製品を作るときの配線工程と同一の条件で同時に作成される。後者のポリシリコンヒータは通常ゲート電極作成時のポリシリコンを用いて、ゲート電極と同時に作成される。そして、この高抵抗のポリシリコンヒータに電圧を加えることによって発生するジュール発熱により、評価用配線パターンの温度を上げ、高速でエレクトロマイグレーション評価をしている。
【０００４】
特許文献１では、評価用の配線パターンと高抵抗のポリシリコンヒータ部分が絶縁膜を介して交差するように配置させている。これにより、評価用の配線パターンと高抵抗のポリシリコンヒータの交差部分でエレクトロマイグレーションによる不良が引き起こされ、故障解析を容易にしている。
【０００５】
また、特許文献２では、発熱体を試験パターンの側方、上方および下方のうちのいずれか１個所または複数個所に配置している。これにより、試験パターンを均一に加熱し、十分な発熱量を確保している。
【０００６】
【特許文献１】
特開平７−２０１９４３号公報（第１頁）
【特許文献２】
特開平７−２０１９４４号公報（第１頁）
【０００７】
【発明が解決しようとする課題】
しかしながら、特許文献１の半導体装置は評価用の配線パターンと高抵抗のポリシリコンヒータ部分が絶縁膜を介して交差するように配置した構成としており、メモリ混載システムＬＳＩなど多層構造が必要となる半導体装置において、先述したゲート電極作成時に形成される下層部でのポリシリコンヒータの電極を取るためには、高アスペクト比の酸化膜（層間膜）をエッチングしてポリシリコンヒータ用のプラグを形成する必要がある。一般に、コンタクトのホール開口寸法が小さく、ホールの深さが深い高アスペクト比のコンタクトはエッチング速度が遅くなることが知られており、ＲＩＥ−Ｌａｇ（アスペクト比依存エッチング）と呼ばれている。このような高アスペクト比の酸化膜をエッチングする場合、プラグ（コンタクト）の形状はばらつきやすくなり、ポリシリコンヒータ用のプラグの抵抗値がばらつき、その結果ポリシリコンヒータ自体の抵抗値が安定しないという問題があった。
【０００８】
また、特許文献２の半導体装置は発熱体を試験パターンの側方、上方および下方のうちのいずれか１個所または複数個所に配置した構成としているので、ポリシリコンヒータを評価用の配線パターンの側部または上部で作成するための別個のレイヤを必要とし、製造に手間がかかるという問題があった。
【０００９】
この発明は上記に鑑みてなされたもので、メモリ混載システムＬＳＩ等の多層構造を有する半導体装置のエレクトロマイグレーションの評価を安定して行うため、レイヤ数を増加させずに抵抗値の安定したヒータを備える半導体装置を得ることを目的とする。
【００１０】
【課題を解決するための手段】
上述した課題を解決し、目的を達成するために、本発明にかかる半導体装置にあっては、信号電荷を蓄積するキャパシタ膜と、前記キャパシタ膜に電界を印加する上部電極および下部電極とで構成されるキャパシタと、前記下部電極と電気的に接続される第１のプラグと前記キャパシタを制御するトランジスタのソースへ電気信号を送るビット線とで構成されるメモリセル部と、を備える半導体装置であって、エレクトロマイグレーションの評価用配線パターンを加熱するため、該評価用配線パターンの直下でその近傍に配置されたヒータと、前記ヒータに電圧を取り込むための第２のプラグおよびメタル配線とで構成されるエレクトロマイグレーションの評価用ＴＥＧを備えることを特徴とする。
【００１１】
この発明によれば、エレクトロマイグレーションの評価用配線パターンを加熱するため、該評価用配線パターンの直下でその近傍にヒータを配置したので、レイヤ数を増加させずに抵抗値の安定したヒータを得ることができる。
【００１２】
【発明の実施の形態】
実施の形態１．
以下に図１〜図８を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。図１〜図６はこの発明の実施の形態１にかかる半導体装置の１つであるＤＲＡＭ混載システムＬＳＩの製造工程を示す断面図である。図１〜図６では図面の右側がＬＯＧＩＣ部１０２でエレクトロマイグレーションの評価用ＴＥＧが形成される部分を示し、図面の左側がＤＲＡＭ部１０１を示している。まず、図１〜図６に従ってこの発明の実施の形態１にかかるエレクトロマイグレーションの評価用配線パターン７０の形成プロセスについて説明する。
【００１３】
図１は後述するこの発明のエレクトロマイグレーションの評価用配線パターン７０の形成プロセスのうち、第一層間シリコン酸化膜３１の堆積が終了した状態を示している。ここまでの工程について説明すると、まず、ＤＲＡＭ部１０１およびＬＯＧＩＣ部１０２のそれぞれにおいて、シリコン基板１上に素子を電気的に分離するための素子分離絶縁膜４、素子形成をするためのウエル２、トランジスタのソース／ドレイン領域となる拡散層３および後述するメモリセル部４０等を制御するためのゲート電極５、オフセットゲート構造を自己整合で作るためのサイドウォール６等を形成し、最後に後述するポリパッド用の層間膜である第一層間シリコン酸化膜３１を堆積させる。
【００１４】
次に、図２で示されるように、ＤＲＡＭ部１０１において拡散層３とこれよりも上層のコンタクト等を電気的に接続するためのＢＳプラグ２０を形成する。この工程について説明すると、まず後述するＤＲＡＭ部１０１のメモリセル部４０をドライエッチングすることにより第一層間シリコン酸化膜３１のＢＳプラグ２０を形成する部分を選択的にホール開口する。この状態で、例えばドープトアモルファスシリコン（Ｄｏｐｅｄ  Ａｍｏｒｐｈｏｕｓ  Ｓｉｌｉｃｏｎ、以下Ｄ−αという）を堆積させる。そしてホール開口部の内部のみにＤ−αを残すため、Ｄ−αをエッチバックまたは化学機械研磨し、ホール開口部以外の余分なＤ−αを除去する。このようにして、ホール開口部にＤ−αが埋め込まれた状態となり、ＢＳプラグ２０が形成される。
【００１５】
続いて、トランジスタのソース／ドレインに信号を送るためのビットラインコンタクト２１のシリコン層間膜として、例えばリンやホウ素をドープしたＴＥＯＳ（Ｔｅｔｒａ  Ｅｔｈｙｌ  Ｏｒｔｈｏ  Ｓｉｌｉｃａｔｅ、以下ＢＰＴＥＯＳという）等を用いて第二層間シリコン酸化膜３２を堆積させる。第二層間シリコン酸化膜３２のメモリセル部４０のポリパッド上およびＬＯＧＩＣ部１０２のソース／ドレインの上部を、写真製版等によりパターニングされたレジストをマスクとしてドライエッチング処理を施して選択的にホール開口し、例えばバリヤメタルとしてＴｉ膜とＴｉＮ膜とをこの順に積層し、さらに積層膜として例えばＷ膜を堆積させる。このＴｉ／ＴｉＮ膜およびＷ膜に、写真製版等によりパターニングされたレジストをマスクとしてドライエッチング処理を施し、ＤＲＡＭ部１０１のビットライン配線（ＢＬ）５２およびＬＯＧＩＣ部１０２の第一Ｗプラグ２３を形成する。さらに、ビットライン配線５２の上に、例えばＢＰＴＥＯＳ等を用いて第三層間シリコン酸化膜３３を堆積させる。この第三層間シリコン酸化膜３３はキャパシタの下部電極であるストレージノード電極（ＳＮ）４１を接続するためのストレージノードコンタクト２２のシリコン層間膜として機能する。なお上記の第一Ｗプラグ２３は特許請求の範囲の第１のプラグに相当する。
【００１６】
次に、図３で示されるように、ＤＲＡＭ部１０１においてＢＳプラグ２０とストレージノード電極４１を電気的に接続するためのストレージノードコンタクト（ＳＣ）２２を形成する。この工程について説明すると、まず、ＤＲＡＭ部１０１のメモリセル部４０の第三層間シリコン酸化膜３３を、写真製版等によりパターニングされたレジストをマスクとしてドライエッチング処理を施して選択的にホール開口し、この状態で、例えばＤ−αを堆積させる。そしてホール開口部の内部のみにＤ−αを残すため、Ｄ−αをエッチバックまたは化学機械研磨し、ホール開口部以外の余分なＤ−αを除去する。このようにして、ホール開口部にＤ−αが埋め込まれた状態となり、ストレージノードコンタクト２２が形成される。さらに、ストレージノードの本体となる円筒部を形成するためのシリコン層間膜として、例えばＢＰＴＥＯＳ等を用いて第四層間シリコン酸化膜３４を堆積させる。
【００１７】
次に、図４で示されるように、ＤＲＡＭ部１０１においてＢＳプラグ２０およびストレージノードコンタクト２２を介して、拡散層３と後述するキャパシタ膜４３を接続させるための下部電極としてストレージノード電極４１を形成する。この工程について説明すると、ストレージノード電極４１を形成する部分に、写真製版等によりパターニングされたレジストをマスクとしてドライエッチング処理を施すことによって、第四層間シリコン酸化膜３４を選択的にホール開口し、この状態で、Ｄ−αを堆積させる。そして、ホール開口部のホール側壁近辺にのみにＤ−αを残すため、Ｄ−αをエッチバックし、ホール開口部のホール側壁近辺以外の余分なＤ−αを除去する。このようにして、ホール開口部のホール側壁およびホール底部はＤ−αによって被覆された状態になり、ストレージノード電極４１が形成される。その後、電極実効面積を増やすことにより、小さなスペースでメモリキャパシタの容量を増やし、メモリキャパシタの安定した記憶動作を確保するため、ストレージノード電極４１のＤ−αの粗面化処理等を行う。
【００１８】
この後、信号電荷を蓄積するキャパシタ膜４３用の絶縁膜として、例えば強誘電体膜を堆積させる。
【００１９】
さらに、キャパシタ膜４３とこの上層部に形成される配線とを接続させるための上部電極としてセルプレート（ＣＰ）電極４２を形成するため、例えばドープトポリシリコン（Ｄｏｐｅｄ  Ｐｏｌｙ  Ｓｉｌｉｃｏｎ、以下Ｄ−Ｐｏｌｙという）を堆積させる。この実施の形態１においては、このＤ−Ｐｏｌｙをエレクトロマイグレーションの評価用ＴＥＧを評価するときに使用するポリシリコンヒータ６０ａとして活用する。そこで、ＤＲＡＭ用のセルプレート電極４２のパターンとエレクトロマイグレーションの評価用ＴＥＧを形成するポリシリコンヒータ６０ａのパターンに、写真製版等によりパターニングされたレジストをマスクとしてドライエッチング処理を施すことによって、ＴＥＧ部１０３におけるポリシリコンヒータ６０ａとＤＲＡＭ部１０１におけるセルプレート電極４２とを同時に作成することができる。
【００２０】
図７はヒータ配線の形状を示した図である。図７（ａ）は一般的なポリシリコンヒータ配線の形状を示した図であり、図７（ｃ）は実施の形態１におけるポリシリコンヒータ６０ａの形状の一例を示した図である。図７（ａ）で示すように、ポリシリコンヒータ配線の長さをＬ０とし、幅をＷ０とすると、配線の抵抗値ＲはＲ＝ρ０×（Ｌ０／Ｗ０）で表される。ここで、ρ０は例えばゲート電極に使用するポリシリコンの抵抗率とする。実施の形態１においてはセルプレート電極４２に使用するＤ−Ｐｏｌｙをポリシリコンヒータ６０ａとしているため、その抵抗率ρ１はρ０と異なる値を示す。そこで、ゲート電極に使用するポリシリコンによって形成されたポリシリコンヒータの抵抗値Ｒと同じ値の抵抗値Ｒを得るため、図７（ｂ）に示すようにポリシリコンヒータ６０ａを引き回し構造とする。これによって、ポリシリコンヒータ６０ａの長さＬ１（ＡからＢまでの長さ）および幅Ｗ１の値を自由に設定可能となり、所望の抵抗値Ｒを得ることができる。
【００２１】
一般に、シリコン基板１上に形成される微細なパターンの形状は、マイクロローディング効果等により周囲のパターンの影響を受けやすいことが知られており、これは形成するパターンの周辺の疎密差が原因とされている。例えば図７（ｂ）において、ポリシリコンヒータ６０ａの内部に位置するパターン２８ｄの部分は、配線方向に直交する方向の両側において、同じ形状で同じ方向のパターン２８ｃおよびパターン２８ｅにより挟まれている。一方、ポリシリコンヒータ６０ａの電極部２７以外の最外周部分に位置するパターン２８ａの部分およびパターン２８ｂの部分は、配線方向に直交する方向の両側において、同じ形状で同じ方向のパターン２８ｃまたはパターン２８ｅが片方にのみ存在し、その反対側にはパターンが存在していない。このため、ポリシリコンヒータ６０ａの電極部２７以外の最外周部分に位置するパターン２８ａおよびパターン２８ｂの疎密が内側部分のパターン２８ｃ，パターン２８ｄおよびパターン２８ｅの疎密と異なり、この最外周部分のパターン２８ａおよびパターン２８ｂではパターン２８ｄ等と比べて安定した幅Ｗ１の値を得ることができない。そこで、図７（ｃ）に示すようにポリシリコンヒータ６０ａの電極部２７以外の最外周部分に位置するパターン２８ａおよびパターン２８ｂの外側に直線状のダミーパターン２９を設ける。これにより、パターン２８ａおよびパターン２８ｂの疎密が内側部分に位置するパターン２８ｄ等の疎密と同じになり、ポリシリコンヒータ６０ａの形状が最外周部分のパターン２８ａおよびパターン２８ｂでも安定することとなるため、全体として安定したＷ１の値を有するポリシリコンヒータ６０ａを得ることが可能となる。
【００２２】
ＴＥＧ部１０３のポリシリコンヒータ６０ａとＤＲＡＭ部１０１におけるセルプレート電極４２を作成後、さらに、後述する第二Ｗプラグ２４等のシリコン層間膜として、例えばＢＰＴＥＯＳ等を用いて第五層間シリコン酸化膜３５を堆積させる。
【００２３】
次に、図５で示されるように、ＬＯＧＩＣ部１０２の第一Ｗプラグ２３およびＴＥＧ部１０３のポリシリコンヒータ６０ａとこれよりも上層の配線層（後述する第一メタル配線５１）を電気的に接続するための第二Ｗプラグ２４，２６を形成する。この工程について説明すると、まず、ＴＥＧ部１０３のポリシリコンヒータ６０ａのうち電極として接続する部分および第一Ｗプラグ２３の直上に、写真製版等によりパターニングされたレジストをマスクとしてドライエッチング処理を施し、第五層間シリコン酸化膜３５をホール開口し、第二Ｗプラグ２４，２６を形成する。なお上記の第二Ｗプラグ２６が特許請求の範囲の第２のプラグに相当する。また、ここでは図示していないが、ＤＲＡＭ部１０１のセルプレート電極４２に対しても上記と同様に第二Ｗプラグが形成されている。
【００２４】
従来のポリシリコンヒータのコンタクトでは、このコンタクトと同時に形成される他のコンタクトと同一のホール径でコンタクトが形成されていたが、この実施の形態１では、図７（ｃ）に示すように、ポリシリコンヒータ６０ａのコンタクトの機能を果たす第二Ｗプラグ２６のホール径Ｈ１を第二Ｗプラグ２６と同じレイヤで形成される第二Ｗプラグ以外の第二Ｗプラグ２４等のホール径Ｈ０より大きいホール径で作成する。これにより、大きなホール径でエッチングされるポリシリコンヒータ６０ａの第二Ｗプラグ２６はＲＩＥ−Ｌａｇの影響を受けにくくなる。これによって、第二Ｗプラグ２６のホール開口エッチング速度の遅れを低減させることができるので、第二Ｗプラグ２６の抵抗値のばらつきを低減させることができる。さらに、製造工程で発生するホール径の寸法ばらつきにより、隣あった第二Ｗプラグ２６同士がぶつかることを防止するため、第二Ｗプラグ２６の配置間隔Ｓ１をデザインマニュアルで許容された最小の配置間隔Ｓ０より大きい配置間隔で作成する。
【００２５】
第一Ｗプラグと同様に例えばバリヤメタルとしてＴｉ膜とＴｉＮ膜とをこの順に積層し、さらに積層膜として例えばＷ膜を堆積させる。このＴｉ／ＴｉＮ膜およびＷ膜をエッチバックまたは化機械学研磨し、第二Ｗプラグ２４を形成する。さらに、第二Ｗプラグ２４とこれよりも上層の配線（後述する第一メタル配線）を接続するためのメタル薄膜を積層する。このメタル薄膜に、写真製版等によりパターニングされたレジストをマスクとしてドライエッチング処理を施し、所望の第一メタル配線５１を形成する。ここで、ＬＯＧＩＣ部１０２においては第一メタル配線５１と後述する第二メタル配線５３によってエレクトロマイグレーションの評価用配線パターン７０を形成する。さらに、後述する第一スルホール２５の層間膜として、第一スルホール層間膜３６を堆積させる。
【００２６】
次に、図６で示されるように、第一メタル配線５１とこれよりも上層の配線（後述する第二メタル配線５３）を電気的に接続するための第一スルホール２５を形成する。この工程について説明すると、まず、第一メタル配線５１と第二メタル配線５３を接続する部分をドライエッチングすることにより第一スルホール層間膜３６を選択的にホール開口し、第二Ｗプラグ２４，２６と同様に例えばバリヤメタルとしてＴｉ膜とＴｉＮ膜とをこの順に積層し、さらに積層膜として例えばＷ膜を堆積させる。このＴｉ／ＴｉＮ膜およびＷ膜に、写真製版等によりパターニングされたレジストをマスクとしてドライエッチング処理を施し、第一スルホール２５を形成する。さらに、メタル薄膜を積層し、このメタル薄膜に写真製版等によりパターニングされたレジストをマスクとしてドライエッチング処理を施し、所望の第二メタル配線５３を形成する。
【００２７】
図８はエレクトロマイグレーションの評価用配線パターン７０の一例として第一スルホール２５の評価用パターンを示した断面図である。ここではこのエレクトロマイグレーションの評価用配線パターン７０に電流を流すと、電流は第一メタル配線５１と第二メタル配線５３を、第一スルホール２５を介して交互に流れるような構造としている。
【００２８】
このように、トランジスタおよびトランジスタと電気的に接続されるＢＳプラグ２０およびビットラインコンタクト２１の上層部に、ＤＲＡＭ部１０１ではストレージノード電極４１、セルプレート電極４２、キャパシタ膜４３からなるキャパシタが形成され、ＴＥＧ部１０３ではポリシリコンヒータ６０ａが形成される。さらに上記キャパシタおよびポリシリコンヒータ６０ａの上層部には第１メタル配線５１、第２メタル配線５３およびエレクトロマイグレーションの評価用配線パターン７０が形成されてＤＲＡＭ混載システムＬＳＩが完成する。
【００２９】
つぎに、実施の形態１にかかるＤＲＡＭ混載システムＬＳＩの動作について説明する。まず、（図示しない）電源線から第一メタル配線５１、第１スルホール２５、第二メタル配線５３、第二Ｗプラグ２６を介してポリシリコンヒータ６０ａに電圧をかける。このポリシリコンヒータ６０ａに加えられた電圧によるジュール発熱により、ポリシリコンヒータ６０ａの温度が上昇する。これにより、第五層間シリコン酸化膜３５および第一スルホール層間膜３６等を介して、エレクトロマイグレーションの評価用配線パターン７０の温度も上昇することとなる。
【００３０】
ここで、エレクトロマイグレーションの評価用配線パターン７０に電圧を印加して、エレクトロマイグレーションが原因でおこる配線の断線不良などを評価する。
【００３１】
なお、上述した説明では、メタルの配線層が２層の場合を示したが、さらに配線層を必要とする時は、３層以上の配線層にしてもよい。この場合、エレクトロマイグレーションの評価用配線パターン７０もそれに応じて設計すればよい。
【００３２】
このように実施の形態１によれば、セルプレート電極４２に用いるＤ−Ｐｏｌｙをエレクトロマイグレーションの評価用ＴＥＧを評価するときに使用するポリシリコンヒータ６０ａとして活用するので、ポリシリコンヒータ６０ａを形成するために別個のレイヤを必要としない。また、ゲート電極作成時に形成されるポリシリコンヒータよりも上層部にポリシリコンヒータ６０ａを作成することができ、ポリシリコンヒータ６０ａ用の第二Ｗプラグ２６を形成するために、高アスペクト比の酸化膜（層間膜）をエッチングする必要がなくなる。このため、ポリシリコンヒータ６０ａ用の第二Ｗプラグ２６の形状を安定して形成することができ、第二Ｗプラグ２６の抵抗値のばらつきを低減することができるので、ポリシリコンヒータ６０ａの抵抗値が安定する。
【００３３】
また、ポリシリコンヒータ６０ａと接続する第二Ｗプラグ２６のホール径Ｈ１を第二Ｗプラグ２６と同じレイヤで形成される第二Ｗプラグ２６以外の第二Ｗプラグ２４等のホール径Ｈ０より大きいホール径で作成したので、第五層間シリコン酸化膜３５のエッチングで起きるＲＩＥ−Ｌａｇを低減することができ、第二Ｗプラグ２６の抵抗値のばらつきを低減することができる。
【００３４】
さらに、ポリシリコンヒータ６０ａの電極部２７以外の最外周部分に位置するパターン２８ａおよびパターン２８ｂの外側に直線状のダミーパターン２９を設けることにより、ポリシリコンヒータ６０ａの最外周部分のポリシリコンヒータ６０ａの形状が安定し、全体として安定したポリシリコンヒータ６０ａの幅Ｗ１を有するポリシリコンヒータ６０ａを得ることが可能となる。これらによって、ポリシリコンヒータ６０ａの抵抗値のばらつきを低減することができる。
【００３５】
したがって、多層構造を有するＤＲＡＭ混載システムＬＳＩのエレクトロマイグレーションの評価を安定して行うことができる。
【００３６】
なお、この実施の形態１では半導体装置の一例としてＤＲＡＭ混載システムＬＳＩの場合について説明したが、この実施の形態によりこの発明が限定されるものではない。
【００３７】
実施の形態２．
図７および図９〜図１２を用いてこの発明の実施の形態２について説明する。実施の形態２では、ストレージノードコンタクト２２に用いるＤ−αを用いて、エレクトロマイグレーションの評価用ＴＥＧに使用するポリシリコンヒータを形成する。
【００３８】
図９〜１２はこの発明の実施の形態２にかかるＤＲＡＭ混載システムＬＳＩの製造工程を示す断面図であり、図９〜１２の各構成要素のうち図１〜６に示す実施の形態１のＤＲＡＭ混載システムＬＳＩと同一機能を達する構成要素については同一番号を付しており重複する説明は省略する。
【００３９】
実施の形態２においては、実施の形態１で説明した図１および図２のように、ストレージノードコンタクト２２を形成するためのビットライン配線５２の上に、第三層間シリコン酸化膜３３を堆積させた後、ＤＲＡＭ部１０１のメモリセル部４０の第三層間シリコン酸化膜３３を、写真製版等によりパターニングされたレジストをマスクとしてドライエッチング処理を施して選択的にホール開口し、この状態で、例えばＤ−αを堆積させる。
【００４０】
この後、図９で示すように、ＴＥＧ部１０３ではエレクトロマイグレーションの評価用ＴＥＧに使用するドープトアモルファスシリコンヒータ６０ｂを形成するため、写真製版等によりドープトアモルファスシリコンヒータ６０ｂを形成する部分にのみ、レジストパターンを残しておく。この時、ＬＯＧＩＣ部１０２およびＤＲＡＭ部１０１ではホール開口部の内部のみにＤ−αを残すため、レジストパターンは残さない。
【００４１】
この状態でエッチングを行うと、先述のレジストパターンをマスクとして、図１０で示すように、ＴＥＧ部１０３ではドープトアモルファスシリコンヒータ６０ｂが形成され、ＬＯＧＩＣ部１０２およびＤＲＡＭ部１０１ではレジストパターンがないため、エッチバックと同様の作用により、ホール開口部以外の余分なＤ−αが除去され、ホール開口部にＤ−αが埋め込まれた状態となる。
【００４２】
実施の形態２においてはストレージノードコンタクト２２に使用するＤ−αをドープトアモルファスシリコンヒータ６０ｂとしているため、その抵抗率はゲート電極に使用するポリシリコンの抵抗率ρ０と異なる値ρ２を示す。図７（ｃ）に示すようにドープトアモルファスシリコンヒータ６０ｂの長さＬ２（ＡからＢまでの長さ）および幅Ｗ２の値を適当な値に設定すれば、ゲート電極に使用するポリシリコンによって形成されたポリシリコンヒータの抵抗値Ｒと同じ値の抵抗値Ｒを得ることができる。
【００４３】
この後、実施の形態１と同様にメモリセル部４０を形成する。また、実施の形態２ではセルプレート電極４２を形成するためにＤ−Ｐｏｌｙを堆積させた後、写真製版等によるパターニングをするのは、ＤＲＡＭ部１０１のキャパシタ膜４３の部分のみでよい。
【００４４】
次に、図１１で示されるように、ＬＯＧＩＣ部１０２の第一Ｗプラグ２３およびＴＥＧ部１０３のドープトアモルファスシリコンヒータ６０ｂとこれよりも上層の配線層（後述する第一メタル配線５１）を電気的に接続するための第二Ｗプラグ２４，２６を形成する。なお、ここでは図示していないが、ＤＲＡＭ部１０１のセルプレート電極４２に対しても上記と同様に第二Ｗプラグが形成されている。その後、第一メタル配線５１を形成し、第一スルホール層間膜３６を堆積させる。さらに、図１２で示されるように、第一スルホール２５と第二メタル配線５３を形成する。
【００４５】
このように、トランジスタおよびトランジスタと電気的に接続されるＢＳプラグ２０およびビットラインコンタクト２１の上層部に、ＤＲＡＭ部１０１ではストレージノード電極４１、セルプレート電極４２、キャパシタ膜４３からなるキャパシタが形成され、ＴＥＧ部１０３ではドープトアモルファスシリコンヒータ６０ｂが形成される。さらに上記キャパシタおよびドープトアモルファスシリコンヒータ６０ｂの上層部には第１メタル配線５１、第２メタル配線５３およびエレクトロマイグレーションの評価用配線パターン７０が形成されてＤＲＡＭ混載システムＬＳＩが完成する。
【００４６】
つぎに、実施の形態２にかかるＤＲＡＭ混載システムＬＳＩの動作について説明する。実施の形態１ではポリシリコンヒータ６０ａに電圧をかけるのに対し、実施の形態２ではドープトアモルファスシリコンヒータ６０ｂに電圧をかける。この電圧によるジュール発熱により、ドープトアモルファスシリコンヒータ６０ｂの温度上昇が上昇し、エレクトロマイグレーションの評価用配線パターン７０の温度も上昇する。
【００４７】
このように実施の形態２によれば、ストレージノードコンタクト２２に用いるＤ−αをエレクトロマイグレーションの評価用ＴＥＧを評価するときに使用するドープトアモルファスシリコンヒータ６０ｂとして活用するので、ゲート電極作成時に形成されるポリシリコンヒータよりも上層部にドープトアモルファスシリコンヒータ６０ｂを作成することができ、ドープトアモルファスシリコンヒータ６０ｂの電極を取るために、高アスペクト比の酸化膜（層間膜）をエッチングする必要がなくなる。したがって、第二Ｗプラグ２６の抵抗値のばらつきを低減することができ、多層構造を有するＤＲＡＭ混載システムＬＳＩのエレクトロマイグレーションの評価を安定して行うことができる。
【００４８】
実施の形態３．
図７および図１３〜図１５を用いてこの発明の実施の形態３について説明する。実施の形態３では、ビットライン配線５２に用いる導電性材料として、例えばＷ（タングステン）を用いて、エレクトロマイグレーションの評価用ＴＥＧに使用するヒータを形成する。
【００４９】
図１３〜１５はこの発明の実施の形態３にかかるＤＲＡＭ混載システムＬＳＩの製造工程を示す断面図であり、図１３〜１５の各構成要素のうち図１〜６に示す実施の形態１のＤＲＡＭ混載システムＬＳＩと同一機能を達する構成要素については同一番号を付しており重複する説明は省略する。
【００５０】
実施の形態３においては、実施の形態１で説明した、ビットライン配線５２および第一Ｗプラグ２３を形成するため、第二層間シリコン酸化膜３２を、写真製版等によりパターニングされたレジストをマスクとしてドライエッチング処理を施して選択的にホール開口し、例えばバリヤメタルとしてＴｉ膜とＴｉＮ膜とをこの順に積層し、さらに積層膜として例えばＷ膜を堆積させる。
【００５１】
この後、エレクトロマイグレーションの評価用ＴＥＧに使用するヒータを形成するため、ＤＲＡＭ部１０１のビットライン配線５２およびＬＯＧＩＣ部１０２の第一Ｗプラグ２３に加え、ＴＥＧ部１０３のヒータを形成する部分にも写真製版等によりレジストをパターニングしておき、このレジストをマスクとしてドライエッチング処理を施すと、図１３で示すように、ビットライン配線５２および第一Ｗプラグ２３と同時にタングステンヒータ６０ｃが形成される。
【００５２】
実施の形態３においてはビットライン配線５２に使用するＷ（タングステン）をタングステンヒータ６０ｃとしているため、その抵抗率はゲート電極に使用するポリシリコンの抵抗率ρ０と異なる値ρ３を示す。図７（ｃ）に示すようにタングステンヒータ６０ｃの長さＬ３（ＡからＢまでの長さ）および幅Ｗ３の値を適当な値に設定すれば、ゲート電極に使用するポリシリコンによって形成されたポリシリコンヒータの抵抗値Ｒと同じ値の抵抗値Ｒを得ることができる。
【００５３】
この後、実施の形態１と同様にメモリセル部４０を形成する。また、実施の形態３ではセルプレート電極４２を形成するためにＤ−Ｐｏｌｙを堆積させた後、写真製版等によるパターニングをするのは、ＤＲＡＭ部１０１のキャパシタ膜４３の部分のみでよい。
【００５４】
次に、図１４で示されるように、ＬＯＧＩＣ部１０２の第一Ｗプラグ２３およびＴＥＧ部１０３のタングステンヒータ６０ｃとこれよりも上層の配線層（後述する第一メタル配線５１）を電気的に接続するための第二Ｗプラグ２４，２６を形成する。なお、ここでは図示していないが、ＤＲＡＭ部１０１のセルプレート電極４２に対しても上記と同様に第二Ｗプラグが形成されている。その後、第一メタル配線５１を形成し、第一スルホール層間膜３６を堆積させる。さらに、図１５で示されるように、第一スルホール２５と第二メタル配線５３を形成する。
【００５５】
このように、トランジスタおよびトランジスタと電気的に接続されるＢＳプラグ２０およびビットラインコンタクト２１の上層部に、ＤＲＡＭ部１０１ではストレージノード電極４１、セルプレート電極４２、キャパシタ膜４３からなるキャパシタが形成され、ＴＥＧ部１０３ではタングステンヒータ６０ｃが形成される。さらに上記キャパシタおよびタングステンヒータ６０ｃの上層部には第１メタル配線５１、第２メタル配線５３およびエレクトロマイグレーションの評価用配線パターン７０が形成されてＤＲＡＭ混載システムＬＳＩが完成する。
【００５６】
つぎに、実施の形態３にかかるＤＲＡＭ混載システムＬＳＩの動作について説明する。実施の形態１ではポリシリコンヒータ６０ａに電圧をかけるのに対し、実施の形態３ではタングステンヒータ６０ｃに電圧をかける。この電圧によるジュール発熱により、タングステンヒータ６０ｃの温度が上昇し、エレクトロマイグレーションの評価用配線パターン７０の温度も上昇する。
【００５７】
このように実施の形態３によれば、ビットライン配線５２および第一Ｗプラグ２３に用いるＷをエレクトロマイグレーションの評価用ＴＥＧを評価するときに使用するタングステンヒータ６０ｃとして活用するので、ゲート電極作成時に形成されるポリシリコンヒータよりも上層部にタングステンヒータ６０ｃを作成することができ、タングステンヒータ６０ｃの電極を取るために、高アスペクト比の酸化膜（層間膜）をエッチングする必要がなくなる。したがって、第二Ｗプラグ２６の抵抗値のばらつきを低減することができ、多層構造を有するＤＲＡＭ混載システムＬＳＩのエレクトロマイグレーションの評価を安定して行うことができる。
【００５８】
また、この発明における上記実施の形態では、通常の製品とは別に専用のウエハを用意してエレクトロマイグレーションの評価用ＴＥＧを作成しても良いし、製品ウエハのダイシングライン上にエレクトロマイグレーションの評価用ＴＥＧを作成しても良い。後者の方法によると製品のサンプルモニタとしての機能を果たすことができるため、量産製品の特性値ばらつきを管理することができ、ウエハプロセスへの早いフィードバックを達成することができる。
【００５９】
さらに、この発明における上記実施の形態では、半導体装置の一例として、ＤＲＡＭ混載システムＬＳＩについて説明したが、ゲート電極材料以外にもポリシリコンやＷ等を用いる半導体装置であれば、ポリシリコンやＷ等をエレクトロマイグレーションの評価用配線パターンの温度を上げるためのヒータとして適用可能である。
【００６０】
上記実施の形態で説明したコンタクト、プラグ、スルホール、層間膜等のプロセスは一例であり、他のプロセスを使用することも可能である。また、メモリセルの構造も他の構造を有するメモリセルを使用することも可能である。
【００６１】
【発明の効果】
以上説明したように、この発明によれば、メモリ混載システムＬＳＩ等の多層構造を有する半導体装置のエレクトロマイグレーションの評価を安定して行うため、セルプレート電極（上部電極）に用いるＤ−Ｐｏｌｙをエレクトロマイグレーションの評価用ＴＥＧを評価するときに使用するポリシリコンヒータとして活用するので、レイヤ数を増加させずに抵抗値の安定したヒータを備える半導体装置を得ることができる。
【図面の簡単な説明】
【図１】この発明の実施の形態１にかかるＤＲＡＭ混載システムＬＳＩの製造工程を示す断面図である。
【図２】この発明の実施の形態１にかかるＤＲＡＭ混載システムＬＳＩの製造工程を示す断面図である。
【図３】この発明の実施の形態１にかかるＤＲＡＭ混載システムＬＳＩの製造工程を示す断面図である。
【図４】この発明の実施の形態１にかかるＤＲＡＭ混載システムＬＳＩの製造工程を示す断面図である。
【図５】この発明の実施の形態１にかかるＤＲＡＭ混載システムＬＳＩの製造工程を示す断面図である。
【図６】この発明の実施の形態１にかかるＤＲＡＭ混載システムＬＳＩの製造工程を示す断面図である。
【図７】この発明にかかるＤＲＡＭ混載システムＬＳＩのヒータ配線の形状を示した図である。
【図８】この発明にかかるＤＲＡＭ混載システムＬＳＩのスルホール用のエレクトロマイグレーションを評価するために用いる配線パターンを示した図である。
【図９】この発明の実施の形態２にかかるＤＲＡＭ混載システムＬＳＩの製造工程を示す断面図である。
【図１０】この発明の実施の形態２にかかるＤＲＡＭ混載システムＬＳＩの製造工程を示す断面図である。
【図１１】この発明の実施の形態２にかかるＤＲＡＭ混載システムＬＳＩの製造工程を示す断面図である。
【図１２】この発明の実施の形態２にかかるＤＲＡＭ混載システムＬＳＩの製造工程を示す断面図である。
【図１３】この発明の実施の形態３にかかるＤＲＡＭ混載システムＬＳＩの製造工程を示す断面図である。
【図１４】この発明の実施の形態３にかかるＤＲＡＭ混載システムＬＳＩの製造工程を示す断面図である。
【図１５】この発明の実施の形態３にかかるＤＲＡＭ混載システムＬＳＩの製造工程を示す断面図である。
【符号の説明】
１  シリコン基板、２  ウエル、３  拡散層、４  素子分離絶縁膜、５  ゲート電極、６  サイドウォール、２０  ＢＳプラグ、２１  ビットラインコンタクト、２２  ストレージノードコンタクト、２３  第一Ｗプラグ、２４，２６  第二Ｗプラグ、２５  第一スルホール、２７  ヒータの電極部、２８ａ〜２８ｅ  ヒータの部分パターン、２９  ダミーパターン、３１  第一層間シリコン酸化膜、３２  第二層間シリコン酸化膜、３３  第三層間シリコン酸化膜、３４  第四層間シリコン酸化膜、３５  第五層間シリコン酸化膜、３６  第一スルホール層間膜、４０  メモリセル部、４１  ストレージノード電極、４２  セルプレート電極、４３  キャパシタ膜、５１  第一メタル配線、５２  ビットライン配線、５３  第二メタル配線、６０ａ  ポリシリコンヒータ、６０ｂ  ドープトアモルファスシリコンヒータ、６０ｃ  タングステンヒータ、７０  エレクトロマイグレーションの評価用配線パターン、１０１  ＤＲＡＭ部、１０２  ＬＯＧＩＣ部、１０３  ＴＥＧ部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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