(57)【要約】【課題】必要な遅延ラインの数を減らすことのできるレジスタ制御ディレイロックループを提供する。【解決手段】この発明は、一つの遅延ラインのみでも決定された遅延時間を内部クロックに反映してＤＬＬクロックを生成する役割と、遅延時間をモニタリングできるようにする役割を行えるようにした。このため、この発明では、遅延ラインの出力を分周して遅延モデルに提供し得る構成部を追加した。したがって、この発明によると、ＤＬＬのレイアウト面積を大きく低減でき、電流消耗量も低減できる。【選択図】　　図１
2004104748.tif 000002
【特許請求の範囲】
【請求項１】
内部クロックを発生させるのに用いられる外部クロックに同期されたディレイロッククロックを発生させるためのレジスタ制御ディレイロックループであって、
内部クロックを１／ｎ分周して、反転及び分周された基準クロックを発生するための第１クロック分周手段と、
遅延された内部信号を発生するため、制御信号によってアップデートされる第１遅延量ほど前記内部クロックを遅延させる遅延ラインと、
前記遅延された内部クロックを１／ｎ分周して、分周及び遅延された内部クロックを発生する第２クロック分周回路と、
前記分周及び遅延された内部クロックを入力され、第２遅延量ほど遅延させて遅延モデルクロックを発生する遅延モデル回路と、
前記遅延モデルクロックを、前記反転及び遅延された内部クロック回路と比較して、それらの差を示す比較信号を発生するための位相比較回路と、
前記レジスタ制御ディレイロックループがディレイロッククロックを発生するように、前記比較信号に応答して、前記制御信号を発生する遅延制御回路と
を備えてなるレジスタ制御ディレイロックループ。
【請求項２】
請求項１に記載のレジスタ制御ディレイロックループであって、さらに、
ディレイロックがなされる場合、前記ディレイロッククロックを駆動するためのＤＬＬクロック駆動回路を備えてなる
ことを特徴とするレジスタ制御ディレイロックループ。
【請求項３】
請求項１または２に記載のレジスタ制御ディレイロックループにおいて、
前記遅延制御回路は、
前記比較信号に応答してシフト方向を制御するのに用いられるシフト制御信号を発生するためのシフト制御器と、
前記シフト制御信号に応答して、前記遅延ラインの遅延量を決定するのに用いられる前記制御信号を発生させるためのシフトレジスタと
を含んでなる
ことを特徴とするレジスタ制御ディレイロックループ。
【請求項４】
請求項１または２に記載のレジスタ制御ディレイロックループであって、さらに、
前記外部クロックに応答して、前記入力クロックを発生するためのクロックバッファを備えてなる
ことを特徴とするレジスタ制御ディレイロックループ。
【請求項５】
請求項２に記載のレジスタ制御ディレイロックループにおいて、
前記ｎは４である
ことを特徴とするレジスタ制御ディレイロックループ。
【請求項６】
内部クロックを発生させるのに用いられる外部クロックに同期されたディレイロッククロックを発生させるためのレジスタ制御ディレイロックループであって、
内部クロックを１／ｎほど分周して、反転及び分周された基準クロックを発生するための第１クロック分周手段と、
遅延された内部信号を発生するため、制御信号によってアップデートされる第１遅延量ほど前記内部クロックを遅延させる遅延ラインと、
前記遅延された内部クロックを入力され、第２遅延量ほど遅延させて遅延モデルクロックを発生する遅延モデル回路と、
前記遅延モデルクロックを１／ｎほど分周して、分周された遅延モデルクロックを発生する第２クロック分周回路と、
前記分周された遅延モデルクロックを、前記反転及び遅延された内部クロック回路と比較して、それらの差を示す比較信号を発生するための位相比較回路と、
前記レジスタ制御ディレイロックループがディレイロッククロックを発生するように、前記比較信号に応答して、前記制御信号を発生する遅延制御回路と
を備えてなるレジスタ制御ディレイロックループ。
【請求項７】
請求項６に記載のレジスタ制御ディレイロックループであって、さらに、
ディレイロックがなされる場合、前記ディレイロッククロックを駆動するためのＤＬＬクロック駆動回路を備えてなる
ことを特徴とするレジスタ制御ディレイロックループ。
【請求項８】
請求項６または７に記載のレジスタ制御ディレイロックループにおいて、
前記遅延制御回路は、前記比較信号に応答してシフト方向を制御するのに用いられるシフト制御信号を発生するためのシフト制御器と、前記シフト制御信号に応答して、前記遅延ラインの遅延量を決定するのに用いられる前記制御信号を発生させるためのシフトレジスタとを含んでなる
ことを特徴とするレジスタ制御ディレイロックループ。
【請求項９】
請求項６または７に記載のレジスタ制御ディレイロックループであって、さらに、
前記外部クロックに応答して、前記入力クロックを発生するためのクロックバッファーを備えてなる
ことを特徴とするレジスタ制御ディレイロックループ。
【請求項１０】
請求項７に記載のレジスタ制御ディレイロックループにおいて、
前記ｎは４である
ことを特徴とするレジスタ制御ディレイロックループ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体回路技術に関し、特に、半導体装置に用いられるレジスタ制御ディレイロックループ（ｄｅｌａｙ　ｌｏｃｋｅｄ　ｌｏｏｐ：ＤＬＬ）回路において、遅延ラインの数を減らすよう工夫した回路に関する。
【０００２】
【従来の技術】
通常、システムや回路において、クロック信号は、動作タイミングを合わせるための基準信号に用いられており、エラーなしに高速動作させることを保障するためにも用いられる（例えば、特許文献１を参照）。外部から入力されるクロック信号が内部で使用される場合、内部回路による時間遅延（クロックスキュー（ｃｌｏｃｋ　ｓｋｅｗ））が発生するが、このような時間遅延を補償して、内部クロックが外部クロックと同じ位相を有するようにするために、ＤＬＬが使用されている。
【０００３】
一方、ＤＬＬは、従来のフェイズロックループ（ＰＬＬ）に比べてノイズ（ｎｏｉｓｅ）の影響が小さいという長所があるため、ＤＤＲ−ＳＤＲＡＭ（Ｄｏｕｂｌｅ　Ｄａｔａ　Ｒａｔｅ　Ｓｙｎｃｈｒｏｎｏｕｓ　ＤＲＡＭ）を初めとする同期式半導体メモリ等において広く使用されており、その中でもレジスタ制御ＤＬＬが最も一般的に使用されている。
【０００４】
同期式半導体メモリ素子において、レジスタ制御ＤＬＬは、基本的に外部クロックを入力されて、回路内部のクロック信号経路及びデータ信号経路の遅延成分に対して、あらかじめネガティブ遅延を反映することによって、信号遅延成分を補償して、データの出力が外部クロックと同期するようにする機能を行なう。
【０００５】
図３は、従来の技術に係るＳＤＲＡＭのレジスタ制御ＤＬＬのブロック図である。図３を参照しながら説明すると、レジスタ制御ＤＬＬは、クロック入力バッファ１０から出力された内部クロックｃｌｋを使用する。クロック入力バッファ１０は、一時的に外部クロックＣＬＫをＶＤＤレベルの電圧とともに保持し、外部クロックＣＬＫに対する内部クロックｃｌｋを生成する。
【０００６】
従来の技術に係るＳＤＲＡＭのレジスタ制御ＤＬＬは、内部クロックｃｌｋを１／ｎ（ｎは、正の定数であり、ここではｎ＝４）に分周して遅延モニタリングクロックｄｖｄ４及び反転された遅延モニタリングクロックｄｖｄ４ｚを出力するクロック分周器１１と、内部クロックｃｌｋを入力とする第１遅延ライン１３と、遅延モニターリングクロックｄｖｄ４を入力とする第２遅延ライン１４と、第２遅延ライン１４から出力されたクロックを入力されて実際のクロック経路及びデータ経路の遅延成分を模擬的に構成するための遅延量を有する遅延モデル回路１７と、遅延モデル回路１７の出力ｄｖｄ４＿ｄｌｙと上記の反転された遅延モニターリングクロックｄｖｄ４ｚとの位相を比較するための位相比較器１２と、位相比較器１２の出力に応答して第１及び第２遅延ライン１３及び１４における遅延量を制御するための遅延制御器１５と、ディレイロック時に第１遅延ライン１３の出力を入力してＤＬＬクロックｃｌｋ＿ｄｌｌを生成するＤＬＬドライバ１６とを備えて構成されている。ここで、遅延制御器１５は、シフトレジスタと、そのシフト方向を制御するためのシフト制御器とを含み、ディレイロックがなされるまで繰り返し遅延量を調節する。一方、遅延モデル回路１７は、実際のクロック経路及びデータ経路を模擬的に構成した部分であり、ＤＬＬのネガティブ遅延量（信号波形の位相を相対的に先行させる時間量）を決定する。
【０００７】
図４は、図３のレジスタ制御ＤＬＬ回路における各信号波形のタイミング図である。以下、図３〜４を参照しながら、従来の技術に係るレジスタ制御ＤＬＬ回路の動作を説明する。
【０００８】
まず、クロック分周器１１は、内部クロックｃｌｋを１／４分周して、遅延モニタリングクロックｄｖｄ４及び反転された遅延モニタリングクロックｄｖｄ４ｚを生成する。この場合、遅延モニタリングクロックｄｖｄ４と反転遅延モニタリングクロックｄｖｄ４ｚとは、互いに反対の位相（＝逆の極性）を有する。
【０００９】
初期動作の時、遅延モニタリングクロックｄｖｄ４は、第２遅延ライン１４の単位遅延素子の一つのみを通過して出力され、このクロックはさらに遅延モデル１７を経ながら遅延されて遅延モデル信号ｄｖｄ４＿ｄｌｙとして出力される。
【００１０】
一方、位相比較器１２は、反転されたクロックｄｖｄ４ｚの立上りエッジと遅延モデルクロック信号ｄｖｄ４＿ｄｌｙの立上りエッジとを比較して、比較信号ｃｐｒを生成する。位相比較器１２から出力される比較信号ｃｐｒに応答して、遅延制御器１５は、第１及び第２遅延ライン１３及び１４の遅延量を決定する。
【００１１】
以後、遅延モデルクロック信号ｄｖｄ４＿ｄｌｙと反転された遅延モニタリングクロックｄｖｄ４ｚとを繰り返し比較しつつ、両クロックが最小のジッタ（ｊｉｔｔｅｒ）を有する瞬間にディレイロック（ｌｏｃｋｉｎｇ）がなされるようになり、初めてＤＬＬドライバ１６を駆動することによって、外部クロックＣＬＫと同じ位相を有するＤＬＬクロックｃｌｋ＿ｄｌｌが得られる。
【００１２】
上術したように、従来のレジスタ制御ＤＬＬは、互いに位相が反対の２個の分周クロックを生成するが、この内、遅延モニタリングクロックｄｖｄ４は、第２遅延ライン１４を経ながら「Ｄ’」ほどの遅延が発生し、遅延モデル１７を経ながら「Ｒ」ほどの遅延が発生するので、遅延モニタリングクロックｄｖｄ４は、合わせて「Ｄ’＋Ｒ」ほど遅延される。
【００１３】
ここで、Ｄ’を調整して位相ロックがなされる（位相ロック時のＤ’をＤと置く）と、すなわち、反転された遅延モニタリングクロックｄｖｄ４ｚとフィードバッククロックｄｖｄ４＿ｄｌｙの立上りエッジとが一致すると、下記の数式［数１］が成り立つ。
【００１４】
【数１】
Ｄ＋Ｒ＝２Ｔ、Ｄ＝２Ｔ−Ｒ
ここに、「Ｔ」は、外部クロックＣＬＫの周期を示す。したがって、ＤＬＬクロックｃｌｋ＿ｄｌｌは、第１遅延ライン１３での遅延量「Ｄ」だけ遅延されて出力されるため、外部クロックＣＬＫのタイミングに比べて遅延モデル１７の遅延量「Ｒ」だけ先んじるネガティブ遅延を呈する。
【００１５】
このように、従来の技術に係るレジスタ制御ＤＬＬは、ＤＬＬクロックｃｌｋ＿ｄｌｌを生成するのに、上述のようにして決定される遅延時間を内部クロックｃｌｋに反映させる第１遅延ライン１３と、分周されたクロックｄｖｄ４を用いてディレイロックするために調整可能な遅延時間を調整するための第２遅延ライン１４とを備えて構成されている。
【００１６】
しかし、従来の技術に係るレジスタ制御ＤＬＬは、ディレイロックのための遅延時間を微細に調整するために、２個またはそれ以上の数の遅延ラインを設ける必要があり、広いレイアウト面積が必要となり、チップサイズを増大させる要因となる。また、遅延ラインの数が増加することによって、遅延ラインで消耗される電流が増加するという問題点がある。
【００１７】
【発明が解決しようとする課題】
【００１８】
【特許文献１】
米国特許第５，９９０，７１５号明細書（第５欄第１３行〜第６欄第９行、図２）
【００１９】
【発明が解決しようとする課題】
この発明は、上述した従来の技術の問題点に鑑みてなされたものであって、目的とすることは、必要な遅延ラインの数を減らすことのできるレジスタ制御ディレイロックループを提供することである。
【００２０】
【課題を解決するための手段】
前記の目的を達成するため、この発明は、内部クロックを発生させるのに用いられる外部クロックに同期されたディレイロッククロックを発生させるためのレジスタ制御ディレイロックループにおいて、内部クロックを１／ｎに分周して、反転及び分周された基準クロックを発生するための第１クロック分周手段と、遅延された内部信号を発生するため、制御信号によってアップデートされた第１遅延量だけ前記内部クロックを遅延させる遅延ラインと、前記遅延された内部クロックを１／ｎに分周させて、分周及び遅延された内部クロックを発生する第２クロック分周回路と、前記分周及び遅延された内部クロックを入力され、第２遅延量ほど遅延させて遅延モデルクロックを発生する遅延モデル回路と、前記遅延モデルクロックを、前記反転及び遅延された内部クロック回路と比較して、それらの差を示す比較信号を発生するための位相比較回路と、前記レジスタ制御ディレイロックループがディレイロッククロックを発生するように、前記比較信号に応答して、前記制御信号を発生する遅延制御回路とを備えるレジスタ制御ディレイロックループを提供する。
【００２１】
また、この発明は、内部クロックを発生させるのに用いられる外部クロックに同期されたディレイロッククロックを発生させるためのレジスタ制御ディレイロックループにおいて、内部クロックを１／ｎに分周して、反転及び分周された基準クロックを発生するための第１クロック分周手段と、遅延された内部信号を発生するため、制御信号によってアップデートされた第１遅延量だけ前記内部クロックを遅延させる遅延ラインと、前記遅延された内部クロックを入力され、第２遅延量だけ遅延させて遅延モデルクロックを発生する遅延モデル回路と、前記遅延モデルクロックを１／ｎに分周して、分周された遅延モデルクロックを発生する第２クロック分周回路と、前記分周された遅延モデルクロックを、前記反転及び遅延された内部クロック回路と比較して、それらの差を示す比較信号を発生するための位相比較回路と、前記レジスタ制御ディレイロックループがディレイロッククロックを発生するように、前記比較信号に応答して、前記制御信号を発生する遅延制御回路とを備えるレジスタ制御ディレイロックループを提供する。
【００２２】
従来のレジスタ制御ＤＬＬにおいて、遅延ラインが占めるレイアウト面積は、ＤＬＬ回路の２／３にも達している。この発明では、一つの遅延ラインのみでも、ディレイロックＤＬＬクロックを生成することができる。ＤＬＬクロックを生成する役割と、遅延時間をモニターリングする役割を行なうことができるようにした。
【００２３】
このため、この発明では遅延ラインからの遅延された内部クロックを分周することができ、遅延モデル回路に分周及び遅延された内部クロックを提供することができる付加的回路構成を追加した。これによって、この発明は、ＤＬＬのレイアウト面積を大きく減らすことができ、電流の消耗量も低減することができる。
【００２４】
【発明の実施の形態】
以下、図面を参照しながら、この発明の最も好ましい実施例を説明する。
【００２５】
図１は、この発明の一実施例に係るＳＤＲＡＭのレジスタ制御ＤＬＬのブロック図である。図１において、レジスタ制御ＤＬＬは、クロック入力バッファー２０から出力された内部クロックＩＮＴ−ＣＬＫを使用する。クロック入力バッファ２０は、外部クロックＣＬＫをＶＤＤの電圧レベルとともに一時的に保持し、外部クロックＣＬＫに対する内部クロックｃｌｋを生成する。
【００２６】
この実施例に係るＳＤＲＡＭのレジスタ制御ＤＬＬは、内部クロックｃｌｋを１／ｎ（ｎは、正の定数であり、ここではｎ＝４）に分周して、反転されたクロックｄｖｄ４ｚを出力する第１クロック分周器２１と、内部クロックｃｌｋを入力とする遅延ライン２３と、遅延ライン２３から出力される遅延内部クロックｃｌｋ＿０を１／ｎ（ｎは、正の定数であり、ここではｎ＝４）に分周する第２クロック分周器２４と、実際のクロック経路及びデータ経路の遅延成分に対する遅延量を有して、第２クロック分周器２４の出力ｃｌｋ＿０＿ｄｖｄ４を入力されて遅延モデルクロック信号ｄｖｄ４＿ｄｌｙを発生する遅延モデル回路２７と、遅延モデル２７の出力である遅延モデルクロック信号ｄｖｄ４＿ｄｌｙと反転された遅延モニタリングクロックｄｖｄ４ｚの位相を比較するための位相比較器２２と、位相比較器２２の出力に応答して遅延ライン２３における遅延量を制御するための遅延制御器２５と、ディレイロック時に遅延ライン２３の出力で駆動されてＤＬＬクロックｃｌｋ＿ｄｌｌを生成するためのＤＬＬドライバ２６とを備えて構成される。ここで、遅延制御器２５は、シフトレジスタと、そのシフト方向を制御するためのシフト制御器とを含み、ディレイロックがなされるまで繰り返し遅延量を調節する。一方、遅延モデル２７は、実際のクロック経路及びデータ経路を模擬した部分であり、ＤＬＬのネガティブ遅延量を決定する。
【００２７】
図２は、図１のレジスタ制御ＤＬＬにおける各部信号波形のタイミング図であり、以下、これを参照して、実施例に係るレジスタ制御ＤＬＬの動作を述べる。まず、クロック入力バッファ２０から出力された内部クロックｃｌｋは、第１クロック分周器２１に入力され、クロック分周器２１は、内部クロックｃｌｋを１／４分周して、反転された遅延モニタリングクロックｄｖｄ４ｚを生成する。また、内部クロックｃｌｋは、遅延ライン２３の単位遅延素子一つのみを通過してクロックｃｌｋ＿０を出力し、クロックｃｌｋ＿０は、第２クロック分周器２４で１／４分周され、第２クロック分周器２４の出力ｃｌｋ＿０＿ｄｖｄ４は、遅延モデル回路２７を経て遅延される。第２クロック分周器２４の出力ｃｌｋ＿０＿ｄｖｄ４は、遅延ライン２３における遅延を考慮しないと、第１クロック分周器２１から出力された反転遅延モニタリングクロックｄｖｄ４ｚの位相と反対の位相を有する。
【００２８】
一方、位相比較器２２は、反転遅延モニタリングクロックｄｖｄ４ｚの立上りエッジと遅延モデルクロック信号ｄｖｄ４＿ｄｌｙの立上りエッジとを比較して、比較信号ｃｐｒを生成し、比較信号ｃｐｒに応答して遅延制御器２５は遅延ライン２３の遅延量を決定する。遅延制御器２５は、比較信号ｃｐｒに応答してシフト方向を制御するのに用いられるシフト制御信号を発生するシフト制御器と、シフト制御信号に応答して遅延ラインの遅延量を決定するための制御信号を発生させるシフトレジスタを含む。
【００２９】
以後、遅延量が制御された遅延モデルクロック信号ｄｖｄ４＿ｄｌｙと反転遅延モニタリングクロックｄｖｄ４ｚを繰り返し比較しつつ、両クロックが最小のジッタを有する瞬間にディレイロックがなされるようになり、この時に初めてＤＬＬドライバ２６を駆動することによって、外部クロックＣＬＫと同じ位相を有するＤＬＬクロックｃｌｋ＿ｄｌｌを生じる。
【００３０】
上述したように、この実施例に係るＳＤＲＡＭのレジスタ制御ＤＬＬは、内部クロックｃｌｋが遅延ライン２３を経て「Ｄ」の遅延が発生し、遅延モデル２７を経て「Ｒ」の遅延が発生するため、合わせて「Ｄ＋Ｒ」だけ遅延される。遅延ライン２３から出力されたクロックｃｌｋ＿０が第２クロック分周器２４で分周されても、遅延には殆ど影響を及ぼさない。ここで、位相ロックがなされると、すなわち、反転された遅延モニタリングクロックｄｖｄ４ｚと遅延モデルクロック信号ｄｖｄ４＿ｄｌｙの立上りエッジが一致する場合には、同様に前記式［数１］が成り立つ。
【００３１】
したがって、ＤＬＬクロックｃｌｋ＿ｄｌｌは、遅延ライン２３における遅延量「Ｄ」のみの時間長だけ遅延されて出力されるため、外部クロックＣＬＫの周期に比べて遅延モデル回路２７の遅延量「Ｒ」の時間だけ先んじるネガティブ遅延を有する。
【００３２】
上述したように、この実施例に係るＳＤＲＡＭのレジスタ制御ＤＬＬは、一つの遅延ラインのみを使用してＤＬＬクロックを生成することができ、これによりＤＬＬ回路のレイアウト面積を画期的に減らすことによって、半導体チップのサイズを大幅に減少することができる。そして、遅延ラインの数を減らすことによって、電流消耗も低減することができる。
【００３３】
この実施例に係るＤＬＬのＨＳＰＩＣＥシミュレーションの結果、クロック周波数が１３３ＭＨｚである場合、０．５ｍＡの電流減少の効果が得られ、ＤＬＬの全般的な特性、例えば、ジッタ、ディレイロック時間などは、従来の技術と類似する特性を有することが分かった。
【００３４】
なお、この発明は、上記実施例に限られるものではない。この発明の趣旨から逸脱しない範囲内で多様に変更実施することが可能である。例えば、上術した実施例では、ＳＤＲＡＭのレジスタ制御ＤＬＬを一例として説明したが、この発明のレジスタ制御ＤＬＬは、ＤＤＲ−ＳＤＲＡＭのような他の同期式半導体メモリやその他の同期式ロジック回路にも適用できる。ＤＤＲ−ＳＤＲＡＭに適用する場合、必要な遅延ラインの数は、従来の３個から２個に減ることになる。そして、上術した実施例では、第２クロック分周器２４を遅延ライン２３と遅延モデルと２７の間に配置する場合を一例として説明したが、第２クロック分周器を遅延モデル回路２７と位相比較器２２との間に配置して、遅延モデルを通過したクロック信号が分周されて位相比較器２２で比較される場合にも適用される。
【００３５】
【発明の効果】
上述したようになされるこの発明のレジスタ制御ＤＬＬによると、遅延ラインの数を減らすことができ、それによって半導体チップの面積を減らし、ＤＬＬ動作に消耗される電流消耗量を低減できる効果がある。
【図面の簡単な説明】
【図１】この発明の一実施例に係るＳＤＲＡＭのレジスタ制御ＤＬＬのブロック図である。
【図２】図１のレジスタ制御ＤＬＬにおける各波形信号のタイミング図である。
【図３】従来の技術に係るＳＤＲＡＭのレジスタ制御ＤＬＬのブロック図である。
【図４】図３のレジスタ制御ＤＬＬにおける各波形信号のタイミング図である。
【符号の説明】２０…クロック入力バッファ、２１…第１クロック分周器、２２…位相比較器、２３…遅延ライン、２４…第２クロック分周器、２５…遅延制御器、２６…ＤＬＬドライバ、２７…遅延モデル、ｄｖｄ４ｚ…反転遅延モニタリングクロック。
【図１】
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【図２】
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【図３】
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【図４】
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