(57)【要約】【課題】トンネル磁気抵抗素子のバイアス電圧依存性を考慮したダミーセルを設計し、高速かつ安定したデータ読出を実行可能な薄膜磁性体記憶装置を提供する。【解決手段】ダミーセルは、両端印加電圧に応じて変化する特性を有する磁気抵抗素子と同じ特性の複数のダミー磁気抵抗素子を有する。また、各ダミー磁気抵抗素子の両端印加電圧をメモリセルの磁気抵抗素子にかかる両端印加電圧よりも小さくし、第１および第２の電気抵抗の中間の電気抵抗を有するように設計する。【選択図】　　　　図４
2004005797.tif 000002
【特許請求の範囲】
【請求項１】
磁気的に書込まれた記憶データを保持する複数のメモリセルを備え、
各前記メモリセルは、前記記憶データに応じて、第１の電気抵抗および前記第１の電気抵抗よりも大きい第２の電気抵抗の一方を有する磁気抵抗素子を含み、
前記第１および第２の電気抵抗の各々は、前記磁気抵抗素子の両端印加電圧に応じて変化する特性を有し、
データ読出時において、第１の電圧と接続された前記複数のメモリセルのうちの選択メモリセルと接続されるとともに第２の電圧と接続されて読出電流の供給を受ける第１のデータ線と、
前記第１および第２の電気抵抗の中間の電気抵抗を有するように設計されたダミーセルと、
前記データ読出時において、前記第１の電圧と接続された前記ダミーセルと接続されるとともに前記第２の電圧と接続されて前記データ読出電流の供給を受ける第２のデータ線と、
前記第１および第２のデータ線の通過電流差に基づいて読出データを生成するデータ読出回路とをさらに備え、
前記ダミーセルは、各々が前記磁気抵抗素子と基本的に同じ特性を有する複数のダミー磁気抵抗素子を含み、
前記ダミー磁気抵抗素子の各々は、直列に接続された他のダミー磁気抵抗素子を介して、前記第２のデータ線と接続され、両端印加電圧は、前記磁気抵抗素子よりも小さい、薄膜磁性体記憶装置。
【請求項２】
各前記ダミー磁気抵抗素子は、各前記メモリセルの前記第１の電気抵抗に対応する記憶データを有する、請求項１記載の薄膜磁性体記憶装置。
【請求項３】
前記ダミーセルは、
前記第２のデータ線に対して、互いに並列に接続されるＬ個（Ｌ：２以上の整数）の抵抗グループを有し、
各前記抵抗グループは、互いに直列に接続されたＬ個の各前記ダミー磁気抵抗素子を有する、請求項１記載の薄膜磁性体記憶装置。
【請求項４】
前記ダミーセルは、各前記抵抗グループに含まれる互いに直列に接続されたＬ個の各前記ダミー磁気抵抗素子のうちの接続ノードの１つと、他の各前記抵抗グループに含まれる互いに直列に接続されたＬ個の各前記ダミー磁気抵抗素子のうちの接続ノードの１つとを電気的に結合するための接続制御素子をさらに含む、請求項３記載の薄膜磁性体記憶装置。
【請求項５】
前記ダミーセルに含まれる、各ダミー磁気抵抗素子のうちの少なくとも１つは、各前記メモリセルの前記第２の電気抵抗に対応する記憶データを保持し、
残りの各ダミー磁気抵抗素子は、各前記メモリセルの前記第１の電気抵抗に対応する記憶データを保持する、請求項３記載の薄膜磁性体記憶装置。
【請求項６】
前記複数のダミー磁気抵抗素子のうちの所定の１つは、各前記メモリセルの前記第１の電気抵抗に対応する記憶データを保持し、
前記複数のダミー磁気抵抗素子のうちの残りのダミー磁気抵抗素子は、互いに並列に接続されると共に、各々が前記所定の１つのダミー磁気抵抗素子に対して直列に接続される、請求項１記載の薄膜磁性体記憶装置。
【請求項７】
前記残りのダミー磁気抵抗素子の各々が各前記メモリセルの前記第１の電気抵抗に対応する記憶データを保持する場合に前記複数のダミー磁気抵抗素子の合成抵抗値を前記ダミーセルの電気抵抗の設計値よりも小さくなるように、前記残りのダミー磁気抵抗素子の配置個数を設定する、請求項６記載の薄膜磁性体記憶装置。
【請求項８】
前記残りのダミー磁気抵抗素子のうちの少なくとも１つは、各前記メモリセルの前記第２の電気抵抗に対応する記憶データを保持し、
前記残りのダミー磁気抵抗素子のその他は、各前記メモリセルの前記第１の電気抵抗に対応する記憶データを保持し、
前記残りのダミー磁気抵抗素子の配置個数が設定される、請求項６記載の薄膜磁性体記憶装置。
【請求項９】
各前記ダミー磁気抵抗素子および各前記磁気抵抗素子は、
固定化された磁化方向を有する第１の磁性体層と、
前記記憶データに応じて、前記第１の磁性体層と同一方向および反対方向の一方に磁化される第２の磁性体層と、
前記第１および第２の磁性体層の間に形成された絶縁層とを有し、
前記薄膜磁性体記憶装置は、
各前記ダミー磁気抵抗素子の前記第１の磁性体層と、直列に接続された前記他のダミー磁気抵抗素子の前記第１の磁性体層とを電気的に結合するための導体配線をさらに備える、請求項１記載の薄膜磁性体記憶装置。
【請求項１０】
各前記ダミー磁気抵抗素子および各前記磁気抵抗素子は、
固定化された磁化方向を有する第１の磁性体層と、
前記記憶データに応じて、前記第１の磁性体層と同一方向および反対方向の一方に磁化される第２の磁性体層と、
前記第１および第２の磁性体層の間に形成された絶縁層とを有し、
前記薄膜磁性体記憶装置は、
各前記ダミー磁気抵抗素子の前記第１の磁性体層と、直列に接続された前記他のダミー磁気抵抗素子の前記第２の磁性体層とを電気的に結合するための導体配線をさらに備える、請求項１記載の薄膜磁性体記憶装置。
【請求項１１】
行列状に配置され、各々が、磁気的に書込まれた記憶データを保持する複数のメモリセルと、
前記複数のメモリセルの行にそれぞれ対応して設けられ、データ読出時に選択的に活性化される複数のリードワード線と、
前記複数のメモリセルの列にそれぞれ対応して設けられ、前記データ読出時に前記複数のメモリセルのうちの選択メモリセルと選択的に接続されるとともに、データ読出電流の供給を受ける複数の第１のデータ線とを備え、
各前記メモリセルは、
前記記憶データに応じて、第１の電気抵抗および前記第１の電気抵抗よりも大きい第２の電気抵抗の一方を有する磁気抵抗素子と、
対応する第１のデータ線および所定電圧の間に前記磁気抵抗素子と直列に接続されて、対応するリードワード線の活性化に応答してオンするアクセス素子とを含み、
前記第１および第２の電気抵抗の各々は、前記磁気抵抗素子の両端印加電圧に応じて変化する特性を有し、
前記薄膜磁性体記憶装置は、
前記第１および第２の電気抵抗の中間の電気抵抗を有するように設計されたダミーセルと、
データ読出時において、前記ダミーセルと接続されるとともに前記データ読出電流を通過させるための第２のデータ線と、
前記第１および第２のデータ線の通過電流差に基づいて読出データを生成するデータ読出回路とをさらに備え、
各前記ダミーセルは、前記複数のメモリセルとメモリセル行を共有するように列方向に沿って配置され、かつ所定個数ずつの複数のグループに分割される複数のダミーセルユニットを含み、
各前記ダミーセルユニットは、
前記第２のデータ線とメモリセル行に対応して配置され、
前記第２のデータ線と、内部ノードとの間に接続された第１のダミー磁気抵抗素子と、
対応するリードワード線の活性化に応答してオンし、前記所定電圧と前記第１のダミー磁気抵抗素子とを電気的に結合するダミーアクセス素子とを有し、
前記内部ノードは、同一の前記グループに属する他のダミーセルユニット内の各前記内部ノードと電気的に結合される、薄膜磁性体記憶装置。
【請求項１２】
各前記ダミーセルユニットは、前記内部ノードと前記ダミーアクセス素子との間に配置される第２のダミー磁気抵抗素子を有する、請求項１１記載の薄膜磁性体記憶装置。
【請求項１３】
前記複数のダミーセルユニットの配置個数は、各前記列に含まれる各前記メモリセルの個数よりも多く、
前記薄膜磁性体記憶装置は、
前記複数のダミーセルユニットおよび前記複数のメモリセルに隣接する領域に行列状に配置され、前記複数のメモリセルのうちの欠陥メモリセルを救済するための複数の冗長メモリセルをさらに備え、
列方向に沿って余分に配置された各前記ダミーセルユニットに対応して各前記冗長メモリセルで構成される冗長メモリセル行が配置される、請求項１１記載の薄膜磁性体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、薄膜磁性体記憶装置に関し、より特定的には、磁気トンネル接合（ＭＴＪ：ＭＡＧＮＥＴＩＣ　ＴＵＮＮＥＬＩＮＧ　ＪＵＮＣＴＩＯＮ）を有するメモリセルを備えたランダムアクセス可能な薄膜磁性体記憶装置に関する。
【０００２】
【従来の技術】
低消費電力で不揮発的なデータの記憶が可能な記憶装置として、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）デバイスが注目されている。ＭＲＡＭデバイスは、半導体集積回路に形成された複数の薄膜磁性体を用いて不揮発的なデータ記憶を行ない、薄膜磁性体の各々に対してランダムアクセスが可能な記憶装置である。
【０００３】
特に、近年では磁気トンネル接合（ＭＴＪ：Ｍａｇｎｅｔｉｃ　Ｔｕｎｎｅｌ　Ｊｕｎｃｔｉｏｎ）を利用したトンネル磁気抵抗素子をメモリセルとして用いることによって、ＭＲＡＭ装置の性能が飛躍的に進歩することが発表されている。磁気トンネル接合を有するメモリセルを備えたＭＲＡＭデバイスについては、“Ａ　１０ｎｓ　Ｒｅａｄ　ａｎｄ　Ｗｒｉｔｅ　Ｎｏｎ−Ｖｏｌａｔｉｌｅ　Ｍｅｍｏｒｙ　Ａｒｒａｙ　Ｕｓｉｎｇ　ａＭａｇｎｅｔｉｃ　Ｔｕｎｎｅｌ　Ｊｕｎｃｔｉｏｎ　ａｎｄ　ＦＥＴ　Ｓｗｉｔｃｈ　ｉｎ　ｅａｃｈ　Ｃｅｌｌ”，　ＩＳＳＣＣ　Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ，　ＴＡ７．２，　Ｆｅｂ．　２０００．、“Ｎｏｎｖｏｌａｔｉｌｅ　ＲＡＭ　ｂａｓｅｄ　ｏｎ　Ｍａｇｎｅｔｉｃ　Ｔｕｎｎｅｌ　Ｊｕｎｃｔｉｏｎ　Ｅｌｅｍｅｎｔｓ”，　ＩＳＳＣＣ　Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ，　ＴＡ７．３，　Ｆｅｂ．　２０００．および“Ａ　２５６ｋｂ３．０Ｖ　１Ｔ１ＭＴＪ　Ｎｏｎｖｏｌａｔｉｌｅ　Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ　ＲＡＭ”，　ＩＳＳＣＣ　Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ，　ＴＡ７．６，　Ｆｅｂ．　２００１．等の技術文献に開示されている。
【０００４】
図２５は、磁気トンネル接合を有するメモリセル（以下単にＭＴＪメモリセルとも称する）の構成を示す概略図である。
【０００５】
図２５を参照して、ＭＴＪメモリセルは、記憶データのデータレベルに応じて電気抵抗値が変化するトンネル磁気抵抗素子ＴＭＲと、アクセストランジスタＡＴＲとを備える。アクセストランジスタＡＴＲは、電界効果トランジスタで形成され、トンネル磁気抵抗素子ＴＭＲと接地電圧ＶＳＳとの間に結合される。
【０００６】
ＭＴＪメモリセルに対しては、データ書込を指示するためのライトワード線ＷＷＬと、データ読出を指示するためのリードワード線ＲＷＬと、データ読出時およびデータ書込時において記憶データのレベルに対応した電気信号を伝達するためのデータ線であるビット線ＢＬとが配置される。
【０００７】
図２６は、ＭＴＪメモリセルからのデータ読出動作を説明する概念図である。
まず、トンネル磁気抵抗素子ＴＭＲの構成について説明する。
【０００８】
図２６を参照して、トンネル磁気抵抗素子は、磁性体の磁化方向によって物質の電気抵抗が変化するＭＲ（ＭＡＧＮＥＴＯ−ＲＥＳＩＳＴＩＶＥ）効果を有する。トンネル磁気抵抗素子ＴＭＲは、常温でも顕著なＭＲ効果が得られ、高いＭＲ比（磁化方向に応じた電気抵抗比）を有することが特徴である。
【０００９】
トンネル磁気抵抗素子ＴＭＲは、強磁性体膜ＦＬおよびＶＬと、絶縁膜（トンネル膜）ＴＢとを含む。トンネル磁気抵抗素子ＴＭＲでは、強磁性体膜ＦＬ，ＶＬに挟まれた絶縁膜ＴＢを流れるトンネル電流の大きさが、強磁性体膜ＦＬ，ＶＬの磁化方向によって定められた電子のスピンの向きにより変化する。強磁性体膜ＦＬ，ＶＬ内のスピン電子がとり得る状態数は、磁化方向によって異なるため、強磁性体膜ＦＬ，ＶＬの磁化方向が同じである場合にはトンネル電流は大きくなり、両者の磁化方向が逆方向である場合にはトンネル電流は小さくなる。
【００１０】
この現象を利用して、強磁性体膜ＦＬの磁化方向を固定する一方で、強磁性体膜ＶＬの磁化方向を記憶データに応じて変化させることにより、トンネル膜ＴＢを流れるトンネル電流の大きさ、すなわちトンネル磁気抵抗素子ＴＭＲの電気抵抗を検出することによって、当該トンネル磁気抵抗素子ＴＭＲを、１ビットのデータ記憶を実行するメモリセルとして用いることができる。強磁性体膜ＦＬの磁化方向は、反強磁性体などによって固定されており、一般的に「スピンバルブ」とも呼ばれる。
【００１１】
なお、以下においては、固定された磁化方向を有する強磁性体膜ＦＬを、固定磁化膜ＦＬとも称し、記憶データに応じた磁化方向を有する強磁性体膜ＶＬを自由磁化膜ＶＬとも称することとする。また、トンネル磁気抵抗素子ＴＭＲにおいて、ビット線ＢＬと電気的に結合されている自由磁化膜ＶＬ側を正極（＋）、アクセストランジスタＡＴＲと電気的に結合されている固定磁化膜ＦＬ側を負極（−）とも称することとする。
【００１２】
データ読出時においては、アクセストランジスタＡＴＲがリードワード線ＲＷＬの活性化に応じてターンオンされる。これにより、ビット線ＢＬ〜トンネル磁気抵抗素子ＴＭＲ〜アクセストランジスタＡＴＲ〜接地電圧ＶＳＳの電流経路に、図示しない制御回路から一定電流として供給されるセンス電流Ｉｓが流れる。
【００１３】
上述したようにトンネル磁気抵抗素子ＴＭＲの電気抵抗値は、固定磁気層ＦＬと自由磁気層ＶＬとの間の磁界方向の相対関係に応じて変化する。具体的には、固定磁気層ＦＬの磁界方向と自由磁気層ＶＬに書込まれた磁界方向とが同一である場合には、両者の磁界方向が異なる場合に比べてトンネル磁気抵抗素子ＴＭＲの電気抵抗値は小さくなる。以下、本明細書においては、記憶データの「１」および「０」にそれぞれ対応するトンネル磁気抵抗素子素子の電気抵抗値をＲｍａｘおよびＲｍｉｎでそれぞれ示すこととする。ただし、Ｒｍａｘ＞Ｒｍｉｎ、かつＲｍａｘ＝Ｒｍｉｎ＋ΔＲであるものとする。
【００１４】
このように、トンネル磁気抵抗素子ＴＭＲは、外部から印加された磁界に応じてその電気抵抗値が変化する。したがって、トンネル磁気抵抗素子ＴＭＲの有する電気抵抗値の変化特性に基づいて、データ記憶を実行することができる。一般的には、ＭＲＡＭデバイスに適用されるトンネル磁気抵抗素子ＴＭＲの電気抵抗値は、数十Ω程度である。
【００１５】
センス電流Ｉｓによってトンネル磁気抵抗素子ＴＭＲで生じる電圧変化は、自由磁気層ＶＬに記憶された磁界方向に応じて異なる。これにより、ビット線ＢＬを一旦高電圧にプリチャージした状態とした後にセンス電流Ｉｓの供給を開始すれば、ビット線ＢＬの電圧レベル変化の監視によってＭＴＪメモリセルの記憶データのレベルを読出すことができる。
【００１６】
図２７は、ＭＴＪメモリセルに対するデータ書込動作を説明する概念図である。
【００１７】
図２７を参照して、データ書込時においては、リードワード線ＲＷＬは非活性化され、アクセストランジスタＡＴＲはターンオフされる。この状態で、自由磁気層ＶＬに磁界を書込むためのデータ書込電流がライトワード線ＷＷＬおよびビット線ＢＬにそれぞれ流される。自由磁気層ＶＬの磁界方向は、ライトワード線ＷＷＬおよびビット線ＢＬをそれぞれ流れるデータ書込電流の向きの組合せによって決定される。
【００１８】
図２８は、データ書込時におけるデータ書込電流の方向と磁界方向との関係を説明する概念図である。
【００１９】
図２８を参照して、横軸で示される磁界Ｈｘは、ビット線ＢＬを流れるデータ書込電流によって生じる磁界Ｈ（ＢＬ）の方向を示すものとする。一方、縦軸に示される磁界Ｈｙは、ライトワード線ＷＷＬを流れるデータ書込電流によって生じる磁界Ｈ（ＷＷＬ）の方向を示すものとする。
【００２０】
自由磁気層ＶＬに記憶される磁界方向は、磁界Ｈ（ＢＬ）とＨ（ＷＷＬ）との和が図中に示されるアステロイド特性線の外側の領域に達する場合においてのみ、新たに書込まれる。すなわち、アステロイド特性線の内側の領域に相当する磁界が印加された場合においては、自由磁気層ＶＬに記憶される磁界方向は更新されない。
【００２１】
したがって、トンネル磁気抵抗素子ＴＭＲの記憶データを書込動作によって更新するためには、ライトワード線ＷＷＬとビット線ＢＬとの両方に電流を流す必要がある。トンネル磁気抵抗素子ＴＭＲに一旦記憶された磁界方向すなわち記憶データは、新たなデータ書込が実行されるまでの間不揮発的に保持される。
【００２２】
データ読出動作時においても、ビット線ＢＬにはセンス電流Ｉｓが流れる。しかし、センス電流Ｉｓは一般的に、上述したデータ書込電流よりは１〜２桁程度小さくなるように設定されるので、センス電流Ｉｓの影響によりデータ読出時においてＭＴＪメモリセルの記憶データが誤って書換えられる可能性は小さい。
【００２３】
上述した技術文献においては、このようなＭＴＪメモリセルを半導体基板上に集積して、ランダムアクセスメモリであるＭＲＡＭデバイスを構成する技術が開示されている。
【００２４】
図２９は、行列状に集積配置されたＭＴＪメモリセルを示す概念図である。
図２９を参照して、半導体基板上に、ＭＴＪメモリセルを行列状に配置することによって、高集積化されたＭＲＡＭデバイスを実現することができる。図２９においては、ＭＴＪメモリセルをｎ行×ｍ列（ｎ，ｍ：自然数）に配置する場合が示される。行列状に配されたｎ×ｍ個のＭＴＪメモリセルに対して、ｎ本のライトワード線ＷＷＬ１〜ＷＷＬｎおよびリードワード線ＲＷＬ１〜ＲＷＬｎと、ｍ本のビット線ＢＬ１〜ＢＬｍとが配置される。
【００２５】
データ読出時には、リードワード線ＲＷＬ１〜ＲＷＬｎのうちの１本が選択的に活性化されて、選択されたメモリセル行（以下、単に「選択行」とも称する）に属するメモリセルは、ビット線ＢＬ１〜ＢＬｍのそれぞれと接地電圧ＶＳＳとの間に電気的に結合される。この結果、ビット線ＢＬ１〜ＢＬｍの各々には、対応するメモリセルの記憶データレベルに応じて通過電流量が変化する。
【００２６】
したがって、選択されたメモリセル列に対応するビット線の通過電流を、センスアンプ等を用いて所定の参照通過電流と比較することによって、選択されたメモリセルの記憶データレベルを読出すことができる。
【００２７】
【発明が解決しようとする課題】
一方、この参照通過電流の生成には、ダミー抵抗が一般的に用いられる。
【００２８】
ダミー抵抗は、参照通過電流として所望の通過電流を生成するために選択されたメモリセルの記憶データに応じた電気抵抗値ＲｍａｘおよびＲｍｉｎの中間値に相当する電気抵抗値に設定されることが望ましい。
【００２９】
しかしながら、このダミー抵抗を中間の電気抵抗値に設定するためには特定の製造プロセスが必要となりプロセスが煩雑化する。また製造プロセスによるばらつき等も考慮する必要があり、簡易にダミー抵抗を製造することは困難である。
【００３０】
また、このダミー抵抗として、ダミーセルを用いて理想的な中間の電気抵抗値を設計する方式が挙げられるが、ダミーセルの両端にかかる印加電圧すなわちバイアス電圧によってダミーセルの電気抵抗値は変動する。すなわち、ダミーセルを構成するトンネル磁気抵抗素子は、電圧依存性を有するため、実際のダミーセルの電気抵抗値と、理想的な中間の電気抵抗値との間にずれが生じ、精度の高い参照通過電流を生成することが困難な場合も生じていた。この結果、高速かつ安定したデータ読出を実行することが困難であるという問題があった。
【００３１】
この発明の目的は、トンネル磁気抵抗素子のバイアス電圧の依存性を考慮したダミーセルを設計することにより精度の高い参照通過電流を生成し、高速かつ安定したデータ読出を実行可能な薄膜磁性体記憶装置を提供することである。
【００３２】
【課題を解決するための手段】
本発明の薄膜磁性体記憶装置は、磁気的に書込まれた記憶データを保持する複数のメモリセルを備え、各メモリセルは、記憶データに応じて、第１の電気抵抗および第１の電気抵抗よりも大きい第２の電気抵抗の一方を有する磁気抵抗素子を含み、第１および第２の電気抵抗の各々は、磁気抵抗素子の両端印加電圧に応じて変化する特性を有し、データ読出時において、第１の電圧と接続された複数のメモリセルのうちの選択メモリセルと接続されるとともに第２の電圧と接続されて読出電流の供給を受ける第１のデータ線と、第１および第２の電気抵抗の中間の電気抵抗を有するように設計されたダミーセルと、データ読出時において、第１の電圧と接続されたダミーセルと接続されるとともに第２の電圧と接続されてデータ読出電流の供給を受ける第２のデータ線と、第１および第２のデータ線の通過電流差に基づいて読出データを生成するデータ読出回路とをさらに備え、ダミーセルは、各々が磁気抵抗素子と基本的に同じ特性を有する複数のダミー磁気抵抗素子を含み、ダミー磁気抵抗素子の各々は、直列に接続された他のダミー磁気抵抗素子を介して、第２のデータ線と接続され、両端印加電圧は、磁気抵抗素子よりも小さい。
【００３３】
好ましくは、各ダミー磁気抵抗素子は、各メモリセルの第１の電気抵抗に対応する記憶データを有する。
【００３４】
好ましくは、ダミーセルは、第２のデータ線に対して、互いに並列に接続されるＬ個（Ｌ：２以上の整数）の抵抗グループを有し、各抵抗グループは、互いに直列に接続されたＬ個の各ダミー磁気抵抗素子を有する
特に、ダミーセルは、各抵抗グループに含まれる互いに直列に接続されたＬ個の各ダミー磁気抵抗素子のうちの接続ノードの１つと、他の各抵抗グループに含まれる互いに直列に接続されたＬ個の各ダミー磁気抵抗素子のうちの接続ノードの１つとを電気的に結合するための接続制御素子をさらに含む。
【００３５】
特に、ダミーセルに含まれる、各ダミー磁気抵抗素子のうちの少なくとも１つは、各メモリセルの第２の電気抵抗に対応する記憶データを保持し、残りの各ダミー磁気抵抗素子は、各メモリセルの第１の電気抵抗に対応する記憶データを保持する。
【００３６】
好ましくは、複数のダミー磁気抵抗素子のうちの所定の１つは、各メモリセルの第１の電気抵抗に対応する記憶データを保持し、複数のダミー磁気抵抗素子のうちの残りのダミー磁気抵抗素子は、互いに並列に接続されると共に、各々が所定の１つのダミー磁気抵抗素子に対して直列に接続される。
【００３７】
特に、残りのダミー磁気抵抗素子の各々が各メモリセルの第１の電気抵抗に対応する記憶データを保持する場合に複数のダミー磁気抵抗素子の合成抵抗値をダミーセルの電気抵抗の設計値よりも小さくなるように、残りのダミー磁気抵抗素子の配置個数を設定する。
【００３８】
特に、残りのダミー磁気抵抗素子のうちの少なくとも１つは、各メモリセルの第２の電気抵抗に対応する記憶データを保持し、残りのダミー磁気抵抗素子のその他は、各メモリセルの第１の電気抵抗に対応する記憶データを保持し、残りのダミー磁気抵抗素子の配置個数が設定される。
【００３９】
好ましくは、各ダミー磁気抵抗素子および各磁気抵抗素子は、固定化された磁化方向を有する第１の磁性体層と、記憶データに応じて、第１の磁性体層と同一方向および反対方向の一方に磁化される第２の磁性体層と、第１および第２の磁性体層の間に形成された絶縁層とを有し、薄膜磁性体記憶装置は、各ダミー磁気抵抗素子の第１の磁性体層と、直列に接続された他のダミー磁気抵抗素子の第１の磁性体層とを電気的に結合するための導体配線をさらに備える。
【００４０】
好ましくは、各ダミー磁気抵抗素子および各磁気抵抗素子は、固定化された磁化方向を有する第１の磁性体層と、記憶データに応じて、第１の磁性体層と同一方向および反対方向の一方に磁化される第２の磁性体層と、第１および第２の磁性体層の間に形成された絶縁層とを有し、薄膜磁性体記憶装置は、各ダミー磁気抵抗素子の第１の磁性体層と、直列に接続された他のダミー磁気抵抗素子の第２の磁性体層とを電気的に結合するための導体配線をさらに備える。
【００４１】
本発明の別の薄膜磁性体記憶装置は、行列状に配置され、各々が、磁気的に書込まれた記憶データを保持する複数のメモリセルと、複数のメモリセルの行にそれぞれ対応して設けられ、データ読出時に選択的に活性化される複数のリードワード線と、複数のメモリセルの列にそれぞれ対応して設けられ、データ読出時に複数のメモリセルのうちの選択メモリセルと選択的に接続されるとともに、データ読出電流の供給を受ける複数の第１のデータ線とを備え、各メモリセルは、記憶データに応じて、第１の電気抵抗および第１の電気抵抗よりも大きい第２の電気抵抗の一方を有する磁気抵抗素子と、対応する第１のデータ線および所定電圧の間に磁気抵抗素子と直列に接続されて、対応するリードワード線の活性化に応答してオンするアクセス素子とを含み、第１および第２の電気抵抗の各々は、磁気抵抗素子の両端印加電圧に応じて変化する特性を有し、薄膜磁性体記憶装置は、第１および第２の電気抵抗の中間の電気抵抗を有するように設計されたダミーセルと、データ読出時において、ダミーセルと接続されるとともにデータ読出電流を通過させるための第２のデータ線と、第１および第２のデータ線の通過電流差に基づいて読出データを生成するデータ読出回路とをさらに備え、各ダミーセルは、複数のメモリセルとメモリセル行を共有するように列方向に沿って配置され、かつ所定個数ずつの複数のグループに分割される複数のダミーセルユニットを含み、各ダミーセルユニットは、第２のデータ線とメモリセル行に対応して配置され、第２のデータ線と、内部ノードとの間に接続された第１のダミー磁気抵抗素子と、対応するリードワード線の活性化に応答してオンし、所定電圧と第１のダミー磁気抵抗素子とを電気的に結合するダミーアクセス素子とを有し、内部ノードは、同一のグループに属する他のダミーセルユニット内の各内部ノードと電気的に結合される。
【００４２】
好ましくは、各ダミーセルユニットは、内部ノードとダミーアクセス素子との間に配置される第２のダミー磁気抵抗素子を有する。
【００４３】
好ましくは、複数のダミーセルユニットの配置個数は、各列に含まれる各メモリセルの個数よりも多く、薄膜磁性体記憶装置は、複数のダミーセルユニットおよび複数のメモリセルに隣接する領域に行列状に配置され、複数のメモリセルのうちの欠陥メモリセルを救済するための複数の冗長メモリセルをさらに備え、列方向に沿って余分に配置された各ダミーセルユニットに対応して各冗長メモリセルで構成される冗長メモリセル行が配置される。
【００４４】
【発明の実施の形態】
本発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付しその説明は繰返さない。
【００４５】
（実施の形態１）
図１は、本発明の実施の形態１に従うＭＲＡＭデバイス１の全体構成を示す概略ブロック図である。
【００４６】
図１を参照して、ＭＲＡＭデバイス１は、外部からの制御信号ＣＭＤおよびアドレス信号ＡＤＤに応答してランダムアクセスを行ない、書込データＤＩＮの入力および読出データＤＯＵＴの出力を実行する。
【００４７】
ＭＲＡＭデバイス１は、制御信号ＣＭＤに応答してＭＲＡＭデバイス１の全体動作を制御するコントロール回路５と、行列状に配置された複数のＭＴＪメモリセルを有するメモリアレイ１０とを備える。メモリアレイ１０の構成は後ほど詳細に説明するが、ＭＴＪメモリセルの行にそれぞれ対応して複数のライトワード線ＷＷＬおよびリードワード線ＲＷＬが配置される。また、ＭＴＪメモリセルの列にそれぞれ対応してビット線ＢＬが配置される。
【００４８】
ＭＲＡＭデバイス１は、さらに、行デコーダ２０と、列デコーダ２５と、ワード線ドライバ３０と、ワード線電流制御回路４０と、読出・書込制御回路５０，６０とを備える。
【００４９】
行デコーダ２０は、アドレス信号ＡＤＤによって示されるロウアドレスＲＡに応じて、メモリアレイ１０における行選択を実行する。列デコーダ２５は、アドレス信号ＡＤＤによって示されるコラムアドレスＣＡに応じてメモリアレイ１０における列選択を実行する。ワード線ドライバ３０は、行デコーダ２０の行選択結果に基づいて、リードワード線ＲＷＬもしくはライトワード線ＷＷＬを選択的に活性化する。ロウアドレスＲＡおよびコラムアドレスＣＡによって、データ読出もしくはデータ書込動作の対象に指定された選択メモリセルが示される。
【００５０】
ワード線電流制御回路４０は、データ書込時においてライトワード線ＷＷＬにデータ書込電流を流すために設けられる。たとえば、ワード線電流制御回路４０によって各ライトワード線ＷＷＬを接地電圧ＶＳＳと結合することによって、ワード線ドライバ３０によって選択的に電源電圧ＶＣＣと結合されたライトワード線に対して、データ書込電流を流すことができる。読出・書込制御回路５０，６０は、データ読出およびデータ書込時において、ビット線にデータ書込電流およびセンス電流（データ読出電流）を流すために、メモリアレイ１０に隣接する領域に配置される回路等を総称したものである。
【００５１】
図２は、メモリアレイ１０およびその周辺回路の実施の形態１に従う構成を示す図である。図２においては、データ読出に関連する構成が主に示される。
【００５２】
図２を参照して、メモリアレイ１０は、ｎ行×ｍ列に配列される、図２５に示した構成を有するＭＴＪメモリセルＭＣ（以下、単に「メモリセルＭＣ」とも称する）を含む。ＭＴＪメモリセルの行（以下、単に「メモリセル行」とも称する）に対応して、リードワード線ＲＷＬ１〜ＲＷＬｎおよびライトワード線ＷＷＬ１〜ＷＷＬｎがそれぞれ設けられる。ＭＴＪメモリセルの列（以下、単に「メモリセル列」とも称する）にそれぞれ対応して、ビット線ＢＬ１〜ＢＬｍがそれぞれ設けられる。
【００５３】
また、メモリアレイ１０は、複数のダミーセルＤＭＣを含み、ダミーセル列を構成する。このダミーセル列に対応して参照ビット線ＢＬｒｅｆが設けられ、参照ビット線ＢＬｒｅｆおよび各行に対応して各ダミーセルが配置されている。
【００５４】
図２には、第１、２行および第ｎ行と、第１、２および第ｍ列とに対応する、ライトワード線ＷＷＬ１，ＷＷＬ２，ＷＷＬｎ、リードワード線ＲＷＬ１，ＲＷＬ２，ＲＷＬｎ、およびビット線ＢＬ１，ＢＬ２，ＢＬｍ、および参照ビット線ＢＬｒｅｆと一部のメモリセルおよびダミーセルが代表的に示される。
【００５５】
以下においては、ライトワード線、リードワード線、およびビット線を総括的に表現する場合には、符号ＷＷＬ、ＲＷＬ、およびＢＬを用いてそれぞれ表記することとする。また、特定のライトワード線、リードワード線およびビット線を示す場合には、これらの符号に添字を付してＲＷＬ１，ＷＷＬ１，ＢＬ１のように表記することとする。さらに、信号または信号線の高電圧状態（電源電圧ＶＣＣ）および低電圧状態（接地電圧ＶＳＳ）のそれぞれを、ＨレベルおよびＬレベルとも称することとする。
【００５６】
ワード線ドライバ３０は、データ読出時において、ロウアドレスＲＡのデコード結果、すなわち行選択結果に応じて、リードワード線ＲＷＬ１〜ＲＷＬｎのうちの１本をＨレベルに活性化する。これに応答して、選択されたメモリセル行に属するメモリセルの各々において、アクセストランジスタＡＴＲがオンすることによって、メモリセルＭＣ中のトンネル磁気抵抗素子ＴＭＲが、対応するビット線ＢＬおよびソース側電圧との間に電気的に結合される。また、選択されたメモリセル行に属するダミーセルにおいても同様に、アクセストランジスタＡＴＲがオンすることによって、ダミーセル中のトンネル磁気抵抗素子が参照ビット線ＢＬｒｅｆとソース側電圧との間に電気的に結合される。図１においては、ソース側電圧が接地電圧ＶＳＳに設定される例が示される。
【００５７】
メモリアレイ１０と隣接する領域に、リードワード線ＲＷＬおよびライトワード線ＷＷＬと同一方向に沿ってデータバスＤＢ，／ＤＢが配置される。メモリセル列にそれぞれ対応して、列選択を実行するためのコラム選択線が配置される。列デコーダ２５は、コラムアドレスＣＡのデコード結果、すなわち列選択結果に応じて、データ読出時において、コラム選択線のうちの１本とダミーセル列に対応するコラム選択線とをＨレベルにそれぞれ活性化する。上記の「／」の記号は、反転、否定、相補等を示す。以下においてもどうようである。
【００５８】
データバスＤＢとビット線ＢＬ１〜ＢＬｍとの間には、コラム選択ゲートＣＳＧ１〜ＣＳＧｍがそれぞれ配置される。また、データバス／ＤＢと参照ビット線ＢＬｒｅｆとの間にはコラム選択ゲートＣＳＧｒが配置される。各コラム選択ゲートは、対応するコラム選択線の活性化に応答してオンする。したがって、データバスＤＢは、選択されたメモリセル列に対応するビット線と電気的に結合される。また、データバス／ＤＢは、ダミーセル列に対応する参照ビット線と電気的に結合される。
【００５９】
なお、コラム選択ゲートＣＳＧ１〜ＣＳＧｍを総称して、コラム選択ゲートＣＳＧとも称する。
【００６０】
データ読出回路５１は、データバスＤＢ，／ＤＢの電圧に応じて、読出データＤＯＵＴを出力する。
【００６１】
図３は、データ読出回路５１の回路構成図である。
データ読出回路５１は、差動増幅器６０と、固定された基準電圧Ｖｒｅｆを発生する基準電圧発生回路５５とを含む。
【００６２】
差動増幅器６０は、ノードＮ０およびデータバスＤＢの間に接続されたＮチャネルＭＯＳトランジスタ６１と、ノード／Ｎ０とデータバス／ＤＢとの間に接続されたＮチャネルＭＯＳトランジスタ６２と、ノードＮｓｐおよびノードＮ０の間に接続されるＰチャネルＭＯＳトランジスタ６３と、ノードＮｓｐおよびノード／Ｎ０の間に接続されるＰチャネルＭＯＳトランジスタ６４と、電源電圧ＶＣＣおよびノードＮｓｐの間に接続されるＮチャネルＭＯＳトランジスタ６５とを有する。
【００６３】
トランジスタ６５のゲートへは行デコーダ２０によってデータ読出動作時に「Ｌ」レベルに活性化されるセンスイネーブル信号／ＳＥが入力される。トランジスタ６５は、センスイネーブル信号／ＳＥの活性化（「Ｌ」レベル）に応答して動作電流を供給して差動増幅器６０を動作させる。
【００６４】
トランジスタ６３および６４の各々のゲートは、ノードＮ０と接続される。トランジスタ６３および６４は、カレントミラー回路を構成し、ノードＮ０および／Ｎ０の各々に対して同一電流を供給しようとする。
【００６５】
トランジスタ６１および６２の各々のゲートには、基準電圧発生回路５５によって生成される固定された基準電圧Ｖｒｅｆが入力される。トランジスタ６１および６２は、データバスＤＢおよび／ＤＢを基準電圧以下に維持するとともに、データバスＤＢおよび／ＤＢの通過電流差を増幅して、ノードＮ０および／Ｎ０間の電圧差に変換する。ノードＮ０から読出データＤＯＵＴの読出データを出力する。
【００６６】
図４は、本発明の実施の形態１に従うダミーセルの構成図である。
図４を参照して、このダミーセルはトンネル磁気抵抗素子ＴＲ１，ＴＲ２，ＴＭ１，ＴＭ２と、アクセストランジスタＡＴＲとを含む。
【００６７】
本発明の実施の形態１に従うダミーセルは、全て初期状態である電気抵抗値Ｒｍｉｎの抵抗特性に従うトンネル磁気抵抗素子を配置する。
【００６８】
図５は、電気抵抗値ＲｍａｘおよびＲｍｉｎの抵抗特性を示す図である。
図４および図５を参照して、各トンネル磁気抵抗素子ＴＲ１（ＴＲ２）およびトンネル磁気抵抗素子ＴＭ１（ＴＭ２）に印可されるバイアス電圧Ｖｄｙ１およびＶｄｙ２は等しくなり、Ｖｄａｔａ／２に設定される。したがって、各トンネル磁気抵抗素子の電気抵抗値は等しく設定される。
【００６９】
そうすると、このダミーセルの合成抵抗値Ｒｄａは、電気抵抗値Ｒｍｉｎの抵抗特性に従う１個のトンネル磁気抵抗素子に印加電圧Ｖｄａｔａ／２が印加された場合の抵抗値に相当する。
【００７０】
この値は、図５に示されるように、選択メモリセルにバイアス電圧Ｖｄａｔａを印加した場合にそのときの電気抵抗値ＲｍａｘとＲｍｉｎとの間のほぼ所望の中間抵抗値に設定することができる。
【００７１】
このようにして、トンネル磁気抵抗素子の抵抗特性を考慮してダミーセルを設計することにより、精度の高い中間抵抗値を設定することができる。このダミーセルを用いることにより、ダミーセルと選択メモリセルとにおける十分な抵抗差すなわち通過電流差を確保することが可能となり高速かつ安定したデータ読出動作を実行することが可能となる。
【００７２】
図６は、本発明の実施の形態１に従うダミーセルのバリエーションを示す一例図である。
【００７３】
図６（ａ）を参照して、ここでは図４と同じダミーセルが示される。図４のダミーセルは、すべて電気抵抗値Ｒｍｉｎの抵抗特性に従うトンネル磁気抵抗素子を配置したが、ここでは少なくとも１つのトンネル磁気抵抗素子を電気抵抗値Ｒｍａｘの抵抗特性に従うトンネル磁気抵抗素子に書換えて配置する。図６（ｂ）を参照して、ここではトンネル磁気抵抗素子ＴＲ１を書換えて電気抵抗値Ｒｍａｘに従う抵抗特性に設定する。これに伴い、合成抵抗値が図６（ａ）に示されるダミーセルよりも高くなる。図６（ｃ）を参照して、ここではさらにトンネル磁気抵抗素子ＴＭ０を書換えて電気抵抗値Ｒｍａｘに従う抵抗特性に設定する。これに伴い、合成抵抗値がさらに図６（ｂ）に示されるダミーセルよりも高くなる。
【００７４】
この構成により、４個のトンネル磁気抵抗素子の少なくとも１つを電気抵抗値Ｒｍａｘに従う抵抗特性を有するトンネル磁気抵抗素子に設定することにより、ダミーセルの合成抵抗値Ｒｄａを上昇させてチューニングすることが可能となる。
【００７５】
図７は、さらに別のダミーセルのバリエーションを示す一例図である。
図７（ａ）〜図７（ｃ）を参照して、ここでは、図６（ａ）〜（ｃ）で示されるダミーセルにさらにトランジスタＧＴが設けられる。トランジスタＧＴは、トンネル磁気抵抗素子ＴＲ１およびＴＭ１の接続ノードＮＡとトンネル磁気抵抗素子ＴＲ２およびトンネル磁気抵抗素子ＴＭ２の接続ノードＮＢとの間に配置され、そのゲートは制御信号Ｃｔｒの入力を受ける。
【００７６】
ここで、制御信号Ｃｔｒを入力することにより接続ノードＮＡおよびＮＢとが電気的に結合される。すなわち、ノードＮＡおよびノードＮＢとが同じ電圧レベルに設定される。これに伴い、トンネル磁気抵抗素子ＴＲ１およびＴＲ２が並列に接続される。また、他方のトンネル磁気抵抗素子ＴＭ１およびＴＭ２も並列にされ、これら並列接続されたトンネル磁気抵抗素子が直列に接続される。
【００７７】
図７（ａ）に示されるダミーセルの構成においては、制御信号Ｃｔｒを入力した場合においても合成抵抗は変化しない。図７（ｂ）に示されるダミーセルの構成においては、制御信号Ｃｔｒを入力した場合、合成抵抗が変動し、図６（ｂ）で設定される合成抵抗値をさらに調整することができる。また、図７（ｃ）に示されるダミーセルの構成においても同様に制御信号Ｃｔｒを入力した場合、合成抵抗が変動し、図６（ｃ）で設定される合成抵抗値をさらに調整することができる。
【００７８】
本構成のように制御信号Ｃｔｒを入力して、接続ノードＮＡおよびＮＢとを電気的に結合することにより、合成抵抗が変化し、ダミーセルの合成抵抗値Ｒｄａの値をさらにチューニングすることが可能となる。
【００７９】
（実施の形態１の変形例）
本発明の実施の形態１の変形例は、ダミーセルの製造上に生じる抵抗特性のばらつきに対応することが可能な構成について説明する。
【００８０】
図８は、本発明の実施の形態１の変形例に従うダミーセルの構成図である。
図８を参照して、ここでは直列に電気抵抗値Ｒｍｉｎの抵抗特性を有するｎ個のトンネル磁気抵抗素子がＹ＃方向に接続され、さらにその直列に接続されたｎ個のトンネル磁気抵抗素子がＸ＃方向に並列にｎ個設けられた構成となっている。
【００８１】
本構成のダミーセルの合成抵抗Ｒｄａは電気抵抗値Ｒｍｉｎの抵抗特性に従う１個のトンネル磁気抵抗素子の抵抗値に相当し、バイアス電圧Ｖｄａｔａの１／ｎの電圧が各トンネル磁気抵抗素子に印可される。
【００８２】
一例として、製造上のばらつきにより電気抵抗値Ｒｍｉｎの抵抗特性に従うトンネル磁気抵抗素子の電圧依存性が小さい場合、すなわち図５に示される電気抵抗値Ｒｍｉｎ＃の抵抗特性のように変化率（勾配）がゆるい場合について説明する。
【００８３】
ここで、たとえば、ｎ＝３とすることにより、ダミーセルの合成抵抗Ｒｄａは、バイアス電圧Ｖｄａｔａの１／３の電圧に従う１個のトンネル磁気抵抗素子の抵抗値に設定する事ができる。図５に示される電気抵抗値Ｒｍｉｎ＃の抵抗特性に従う場合においては、ｎ＝３に設定することにより理想的な中間抵抗値に近似した値に合成抵抗値Ｒｄａを設定することができる。
【００８４】
すなわち、電気抵抗値Ｒｍｉｎの抵抗特性を有するトンネル磁気抵抗素子のｎの個数を調整することによりトンネル磁気抵抗素子１個にかかるバイアス電圧を調整し、理想的な中間抵抗値に近似した値に合成抵抗値Ｒｄａを設定することが可能となる。
【００８５】
これにより、製造上に生じる抵抗特性のばらつきに対応したダミーセルの合成抵抗値を調整し、ダミーセルと選択メモリセルとにおける十分な抵抗差すなわち通過電流差を確保することが可能となり高速かつ安定したデータ読出動作を実行することが可能となる。
【００８６】
（実施の形態２）
本発明の実施の形態２は、実施の形態１のダミーセルとは異なる方式により中間抵抗値を設定するダミーセルの構成について説明する。
【００８７】
図９は、本発明の実施の形態２に従うダミーセルの構成図である。
図９を参照して、このダミーセルは、トンネル磁気抵抗素子ＴＭ１と、トンネル磁気抵抗素子ＴＲ１〜ＴＲｎと、アクセストランジスタＡＴＲとを含む。また、トンネル磁気抵抗素子ＴＲ１〜ＴＲｎおよびＴＭ１は初期状態の電気抵抗値Ｒｍｉｎの抵抗特性を有する。
【００８８】
トンネル磁気抵抗素子ＴＲ１〜ＴＲｎは、互いに並列にそれぞれ接続される。また、この並列に接続されたトンネル磁気抵抗素子とトンネル磁気抵抗素子ＴＭ１とが直列に接続される。
【００８９】
ここで、本発明の実施の形態２に従うダミーセルの合成抵抗Ｒｄｂは、トンネル磁気抵抗素子ＴＲ１〜ＴＲｎの合成抵抗Ｒｄｍ１とトンネル磁気抵抗素子ＴＭ１の抵抗値Ｒｄｍ２との和に設定される。合成抵抗Ｒｄｍ１はトンネル磁気抵抗素子１個の電気抵抗値Ｒｍｉｎの１／ｎの値に相当する。
【００９０】
データ読出時において選択メモリセルに対してバイアス電圧Ｖｄａｔａが印可された場合、合成抵抗Ｒｄｍ１およびＲｄｍ２の抵抗比に比例して抵抗分割された電圧が並列に接続された各トンネル磁気抵抗素子ＴＲ１〜ＴＲｎおよびトンネル磁気抵抗素子ＴＭ１にそれぞれ印可される。
【００９１】
ここで、ｎ＝１の場合、すなわちトンネル磁気抵抗素子ＴＲ１およびＴＭ１が直列に接続された構成では、それぞれのトンネル磁気抵抗素子に対してバイアス電圧Ｖｄａｔａ／２の電圧が印可される。合成抵抗Ｒｄｂは、合成抵抗Ｒｄｍ１およびＲｄｍ２の和に相当し、図５を参照してバイアス電圧Ｖｄａｔａ／２の電圧に対応する抵抗値の２倍の値に設定される。
【００９２】
一方、ｎ＝∞の場合、合成抵抗Ｒｄｍ１は０（＝Ｒｍｉｎ／ｎ）となる。したがって、合成抵抗Ｒｄｂは、抵抗Ｒｄｍ２に相当する。これに伴いトンネル磁気抵抗素子ＴＭ１はバイアス電圧Ｖｄａｔａに相当する電圧が印可される。合成抵抗Ｒｄｂは、図５を参照して電気抵抗値Ｒｍｉｎに従う抵抗特性を有する１個のトンネル磁気抵抗素子にバイアス電圧Ｖｄａｔａを印加した場合の抵抗値に相当する。
【００９３】
したがって、並列にトンネル磁気抵抗素子を設ける個数を調整することにより、合成抵抗値Ｒｄｂは１個のトンネル磁気抵抗素子にバイアス電圧Ｖｄａｔａ／２の電圧を印加した場合における電気抵抗値の２倍の値からバイアス電圧Ｖｄａｔａを印加した場合の電気抵抗値までの範囲内に設定する事ができる。
【００９４】
すなわち、並列に接続するトンネル磁気抵抗素子ＴＲ１〜ＴＲｎの個数を所定の個数に設定することにより、選択メモリセルにバイアス電圧Ｖｄａｔａを印可した場合における電気抵抗値ＲｍａｘおよびＲｍｉｎの中間の理想的な中間抵抗値に合成抵抗値Ｒｄｂの値を設定することが可能となる。
【００９５】
これに伴い、電圧依存性に従うダミーセルの中間抵抗値を精度よくチューニングすることができ、ダミーセルと選択メモリセルとの十分な抵抗差すなわち通過電流差を確保することが可能となり高速かつ安定したデータ読出動作を実行することが可能となる。
【００９６】
（実施の形態２の変形例）
実施の形態２においては、並列に接続されるトンネル磁気抵抗素子を所定の個数に設定することによりダミーセルの合成抵抗Ｒｄｂを理想的な中間抵抗値に設定する構成について説明したが、上述の電気抵抗値ＲｍａｘおよびＲｍｉｎの抵抗特性は製造段階においてばらつきが生じる。
【００９７】
図１０は、実施の形態２の変形例に従うダミーセルの構成図である。
図１０を参照して、ここでは図８に示されるｎ個設けられたトンネル磁気抵抗素子にｋ個（ｋ：自然数）のトンネル磁気抵抗素子を並列にさらに接続する。
【００９８】
かかる構成によりダミーセルの合成抵抗値Ｒｄｂは、設計段階における所望の理想的な中間抵抗値よりも予め低く設定することができる。
【００９９】
これに伴い、初期状態である電気抵抗値Ｒｍｉｎの抵抗特性を有するトンネル磁気抵抗素子の少なくとも１つを電気抵抗値Ｒｍａｘの抵抗特性を有するトンネル磁気抵抗素子に書換えることにより、設計段階における合成抵抗値Ｒｄｂの値をチューニングして、微調整を行なうことが可能となる。
【０１００】
したがって、予め合成抵抗値Ｒｄｂを低く設定することにより、製造段階でのばらつきにも対応することができるとともに、実施の形態２よりもさらに電圧依存性に従うダミーセルの中間抵抗値を精度よくチューニングすることができる。これにより、ダミーセルおよび選択メモリセルにおける十分な抵抗差すなわち通過電流差を確保することが可能となり高速かつ安定したデータ読出動作を実行することが可能となる。
【０１０１】
（実施の形態３）
図１１は、実施の形態１で説明したダミーセルをメモリアレイに配置した場合のレイアウト図を示す。
【０１０２】
図１１のメモリアレイは、図２のメモリアレイと比較して、参照ビット線ＢＬｒｅｆおよび各メモリセル行にそれぞれ対応してダミーセルの代わりにダミーセルユニットＤＭＣＵを設けた点が異なる。その他の点は同様であるのでその詳細な説明は繰り返さない。
【０１０３】
参照ビット線ＢＬｒｅｆおよびリードワード線ＲＷＬ１，ＲＷＬ２およびＲＷＬｎにそれぞれ対応してダミーセルユニットＤＭＣＵ１，ＤＭＣＵ２およびＤＭＣＵｎ（以下、総括してダミーセルユニットＤＭＣＵとも称する）が設けられる。
【０１０４】
ダミーセルユニットＤＭＣＵ１は、トンネル磁気抵抗素子ＴＲ１，ＴＭ１と、アクセストランジスタＡＴＲｄ１とを含む。ダミーセルユニットＤＭＣＵ１は、直列に接続されたトンネル磁気抵抗素子ＴＲ１およびＴＭ１で構成される磁気抵抗部ＤＴＭ１を含む。また、磁気抵抗部ＤＴＭ１およびアクセストランジスタＡＴＲｄ１とが直列に参照ビット線ＢＬｒｅｆと接地電圧ＶＳＳとの間に配置される。また、アクセストランジスタＡＴＲｄ１のゲートは、対応するリードワード線ＲＷＬ１と電気的に結合される。また、ダミーセルユニットＤＭＣＵ２は、直列に接続されたトンネル磁気抵抗素子ＴＲ２およびＴＭ２で構成された磁気抵抗部ＤＴＭ２を含む。また、磁気抵抗部ＤＴＭ２およびアクセストランジスタＡＴＲｄ２とが直列に参照ビット線ＢＬｒｅｆと接地電圧との間に配置される。また、アクセストランジスタＡＴＲｄ２のゲートは、対応するリードワード線ＲＷＬ２と電気的に結合される。他のダミーセルユニットについても同様であり、その詳細な説明は繰り返さない。
【０１０５】
なお、以下においては、トンネル磁気抵抗素子ＴＲ１〜ＴＲｎ，ＴＭ１〜ＴＭｎを総括してそれぞれトンネル磁気抵抗素子ＴＲ，ＴＭとも称する。また、磁気抵抗部ＤＴＭ〜ＤＴＭｎを総括して磁気抵抗部ＤＴＭとも称する。
【０１０６】
ここで、たとえば、隣接する２つのメモリセル行を一組として対応するダミーセルユニットＤＭＣＵの２個の磁気抵抗部ＤＴＭをそれぞれ並列に電気的に結合する。図１１においては、リードワード線ＲＷＬ１，ＲＷＬ２にそれぞれ対応するメモリセル行を一組として、それぞれ対応するダミーセルユニットＤＭＣＵ１，ＤＭＣＵ２に含まれる磁気抵抗部ＤＴＭ１，ＤＴＭ２を電気的に結合し、並列接続にする。すなわち、ダミーセルユニットＤＭＣＵは、隣接する磁気抵抗部を互いに共有した構成となっている。このように、隣接する磁気抵抗部を互いに共有する構成とすることにより、図４で説明したダミーセルＤＭＣを効率的かつ容易に各メモリセル行に対して設けることが可能となる。
【０１０７】
上記においては、ダミーセルユニットＤＭＣＵがメモリセル行を共有するように複数個、列方向に沿って配置された構成において、２個ずつのダミーセルユニットＤＭＣＵを１グループとして、１グループに属する磁気抵抗部を電気的に結合し、ダミーセルを形成する構成について説明してきたが、１グループは、２個に限定されるものではなく、さらに複数の所定個を１グループとしてダミーセルを構成する構成についても同様に適用可能である。
【０１０８】
これにより、ダミーセルＤＭＣのレイアウト面積を縮小することができる。
（実施の形態３の変形例）
図１２は、実施の形態２で説明したダミーセルをメモリアレイに配置した場合のレイアウト図を示す。
【０１０９】
図１２のメモリアレイは、図１１のメモリアレイと比較して、隣接するｎ個ののメモリセル行を１グループとして対応するｎ個のダミーセルユニットＤＭＣＵの磁気抵抗部ＤＴＭの一部をそれぞれ電気的に結合した点が異なる。その他の点は同様であるのでその詳細な説明は繰り返さない。
【０１１０】
図１２においては、リードワード線ＲＷＬ１，ＲＷＬ２〜ＲＷＬｎにそれぞれ対応するｎ個のメモリセル行を１グループとして、ダミーセルユニットＤＭＣＵ１，ＤＭＣＵ２〜ＤＭＣＵｎがメモリセル行を共有するようにそれぞれ設けられている。ダミーセルユニットＤＭＣＵ１，ＤＭＣＵ２〜ＤＭＣＵｎにそれぞれ含まれる磁気抵抗部ＤＴＭ１，ＤＴＭ２〜ＤＴＭｎの各々において、トンネル磁気抵抗素子ＴＲとトンネル磁気抵抗素子ＴＭとの接続ノードを隣接する磁気抵抗部ＤＴＭの接続ノードと電気的に結合する。すなわち、同一グループに属するダミーメモリセルユニットＤＭＣＵを構成するｎ個の磁気抵抗部ＤＴＭのうち隣接するトンネル磁気抵抗素子ＴＲを互いに共有する。
【０１１１】
このように、ｎ個の磁気抵抗部ＤＴＭのうち隣接するトンネル磁気抵抗素子ＴＲを互いに共有する構成とすることにより、図９で説明したダミーセルＤＭＣを効率的かつ容易に各メモリセル行に対して設けることが可能となる。これにより、ダミーセルＤＭＣのレイアウト面積を縮小することができる。
【０１１２】
なお、本実施の形態３の変形例においては、ダミーセルＤＭＣのトンネル磁気抵抗素子ＴＲの個数をｎ個として説明したが、この個数は、自由に設定する事が可能であり、実施の形態２で説明したようにトンネル磁気抵抗素子の合成抵抗Ｒｄｂの電圧依存性にしたがってその個数が設計される。
【０１１３】
（実施の形態４）
実施の形態３の変形例の構成においてはｎ個の隣接するダミーセルユニットＤＭＣＵの磁気抵抗部の一部を共有することにより図４で説明したダミーセルのレイアウトを効率的かつ容易に実現する構成について説明した。
【０１１４】
本実施の形態４においては、メモリセル行に対応して設けられるダミーセルユニットの個数と、ダミーセルを構成するために共有されるダミーセルユニットの所望の個数とが一致しない場合のメモリアレイのレイアウト構成について説明する。
【０１１５】
たとえば、メモリアレイにメモリセル行が２５６行予め設けられた構成において、メモリセル行を共有するように配置される５個（ｎ＝５）の隣接するダミーセルユニットＤＭＣＵを１グループとしてダミーセルを構成する場合について考える。
【０１１６】
図１３は、メモリアレイにメモリセル行Ｒ１〜Ｒ２５６が予め設けられた構成において、５個のダミーセルユニットを１グループとしてダミーセルを構成するブロック概念図である。
【０１１７】
図１３を参照して、ダミーセルＤＳ１を構成する５個のダミーセルユニットＤＭＣＵは、メモリセル行Ｒ１〜Ｒ５に対応して配置される。同様にして、ダミーセルユニットＤＭＣＵを順次配置すると、ダミーセルＤＳ５２を構成する５個のダミーセルユニットは、メモリセル行Ｒ２５６に対応する１個のダミーセルユニットを除いて、残りの４個については、メモリセル行に対応して配置することができない。
【０１１８】
本実施の形態４の構成においては、１グループを形成するダミーセルユニットの所望の個数に対応して予め冗長メモリセル行を設ける。
【０１１９】
図１３を参照して、ダミーセルＤＳ５２を構成する残りの４個のダミーセルユニットにそれぞれ対応して、冗長メモリセル行ＲＭ１〜ＲＭ４をそれぞれ設ける。
【０１２０】
すなわち、予め設定されたメモリセル行の個数をＰとし、共有されるダミーセルユニットの個数をＱとした場合に、Ｐ／Ｑの除法に従う端数の個数分冗長メモリセル行を設ける。
【０１２１】
ダミーセルユニットの端数に対応して冗長メモリセル行を設けることにより、メモリアレイの領域を有効に利用することができる。また、メモリアレイを構成するメモリセル行が連続した繰り返しの単位で構成されるためメモリアレイの製造プロセスを簡易化することが可能となる。
【０１２２】
（実施の形態５）
図１４は、本発明の実施の形態５に従うＭＴＪメモリセルの第１の配置例を示す概念図である。
【０１２３】
図１４には、第１行，第１列から第４行，第２列までのメモリセルＭＣおよびダミーセルＤＭＣが示される。ここではこれらのメモリセルおよびダミーセルに対応するリードワード線ＲＷＬ１〜ＲＷＬ４、ライトワード線ＷＷＬ１〜ＷＷＬ４およびビット線ＢＬ１，ＢＬ２および参照ビット線ＢＬｒｅｆが代表的に示される。
【０１２４】
各メモリセルＭＣにおいて、トンネル磁気抵抗素子ＴＭＲの一方の端部とビット線ＢＬとが電気的に結合され、他方の端部はコンタクト１３０を介して下層のトランジスタと電気的に結合されている。
【０１２５】
図１５は、メモリセルＭＣのＺ−Ｚ＃の断面図である。
図１５を参照して、半導体基板１２０上のＰ型領域１２２にアクセストランジスタＡＴＲが形成される。アクセストランジスタＡＴＲは、Ｎ型領域であるソース・ドレイン領域１２３，１２４とを有し、ゲート領域はリードワード線ＲＷＬ１と電気的に結合する。ドレイン領域１２４は、データ読出時にセンス電流（データ読出電流）経路を形成するための接地電圧ＶＳＳを供給する。ライトワード線ＷＷＬ１には第１の金属配線層Ｍ１に形成された金属配線が用いられる。ビット線ＢＬ１には第３の金属配線層Ｍ３に形成された金属配線が用いられる。トンネル磁気抵抗素子ＴＭＲは、ビット線ＢＬ１である第３の金属配線層Ｍ３と第２の金属配線層Ｍ２との間に配置される。コンタクト１３０は、第１の金属配線層Ｍ１を介してドレイン領域１２３と第２の金属配線層Ｍ２とを電気的に結合する。
【０１２６】
次に、ダミーセルＤＭＣのレイアウトについて説明する。
再び図１４を参照して、ダミーセルＤＭＣは、ダミーセルユニットＤＭＣＵ１とＤＭＣＵ２とを含む。
【０１２７】
図１６は、図１４に示すダミーセルＤＭＣのモデル図である。
図１６に示されるダミーセルＤＭＣは、図１０の実施の形態４で説明したダミーセルと同様の構成であるが、直列に接続されたトンネル磁気抵抗素子ＴＲ１およびＴＭ１の接続関係において、互いに同じ極性具体的には、負極同士が電気的に結合されている。
【０１２８】
図１７は、図１４に示されるダミーセルＤＭＣにおけるＸ−Ｘ♯の断面図である。
【０１２９】
図１７を参照して、図１５で説明したのと同様に半導体基板１２０上のＰ型領域１２２にアクセストランジスタＡＴＲｄ１が形成される。アクセストランジスタＡＴＲｄ１は、第１および第２の金属配線層Ｍ１およびＭ２を介して接続されるコンタクト１４０によりドレイン領域１２３と第３の金属配線層Ｍ３とを電気的に結合する。トンネル磁気抵抗素子ＴＭ１は、第３の金属配線層Ｍ３と第２の金属配線層Ｍ２との間に配置される。この第３の金属配線層Ｍ３により隣接するダミーセルユニットＤＭＣＵ１とＤＭＣＵ２とが電気的に結合される。
【０１３０】
図１８は、図１４に示されるダミーセルＤＭＣのＹ−Ｙ♯の断面図である。
図１８に示されるように、トンネル磁気抵抗素子ＴＭ１とＴＲ１とが第２の金属配線層Ｍ２を介して電気的に結合され、互いに同じ負極同士が電気的に結合される。
【０１３１】
また、トンネル磁気抵抗素子ＴＲ１と接続される第３の金属配線層Ｍ３には参照ビット線ＢＬｒｅｆが形成される。また、第２の金属配線層の下層に形成される第１の金属配線層Ｍ１にはライトワード線ＷＷＬ１が配置され、さらに下層にはトランジスタのゲートと接続されるリードワード線ＲＷＬ１が配置される。
【０１３２】
トンネル磁気抵抗素子ＴＭ１とＴＲ１との接続関係において、互いに異なる正極および負極同士が電気的に結合される場合には、図１９に示すようにコンタクト１２８を介して第２の金属配線層Ｍ２と第３の金属配線層とを電気的に結合し、第３の金属配線層と第２の金属配線層Ｍ２との間にトンネル磁気抵抗素子ＴＭ１とを配置する必要がある。さらにコンタクトホール１２９を介して第２の金属配線層Ｍ２と第３の金属配線層Ｍ３とが電気的に結合される。すなわちこの場合においては、コンタクト１２８および１２９を新たに設けて第３の金属配線層と接続する必要がある。
【０１３３】
したがって、図１９に示される構成よりも図１８で説明した本実施の形態のレイアウトの方が不要なコンタクトホールを設けることなく簡易にダミーセルユニットを設計することができる。これに伴い簡易にダミーセルＤＭＣを設計することができる。
【０１３４】
（実施の形態５の変形例）
図２０は、実施の形態５の変形例に従うダミーセルのレイアウトパターンを示す図である。
【０１３５】
図２０のレイアウトパターンは、図１４に示されるレイアウトパターンと比較してダミーセルの構成について異なる。その他の点は同様であるのでその詳細な説明は繰り返さない。
【０１３６】
図２１は、実施の形態５の変形例で説明したダミーセルのモデル図である。ここでは、共有するダミーセルユニットの個数をｎ＝２として説明する。具体的にはトンネル磁気抵抗素子ＴＲ１およびＴＭ１との接続ノードとトンネル磁気抵抗素子ＴＲ２およびＴＭ２との接続ノードとが互いに電気的に結合されている。
【０１３７】
図２０を再び参照して、斜線領域で示される第２の金属配線層を用いてダミーセルユニットＤＭＣＵ１とＤＭＣＵ２とが電気的に結合されている。
【０１３８】
図２２は、図２０に示すダミーセルＤＭＣのＸ−Ｘ♯の断面図である。
図１７に示した断面図と比較して第３の金属配線層Ｍ３がトンネル磁気抵抗素子ＴＭ１とＴＭ２とで電気的に分離している点が異なる。その他の点は図１７で説明したのと同様であるのでその説明は繰り返さない。また、Ｙ−Ｙ＃の断面図は図１８で説明したのと同様である。
【０１３９】
したがって、実施の形態５の変形例に従うダミーセルの構成においても同様に簡易にダミーセルユニットを設計することができる。また、これに伴い、簡易にダミーセルＤＭＣを設計することができる。
【０１４０】
（実施の形態６）
上述した実施の形態５においてはダミーセルユニットのレイアウト、具体的には直列に接続されたトンネル磁気抵抗素子ＴＲ１およびＴＭ１の接続関係において、同極性同士が電気的に結合された構成について説明した。
【０１４１】
一方、トンネル磁気抵抗素子に対して正の方向にバイアス電圧を印加した場合のＭＲ比と負の方向にバイアス電圧を印加した場合のＭＲ比とでは製造段階のばらつきによりその特性が異なる場合がある。
【０１４２】
図２３は、トンネル磁気抵抗素子に対して正および負の方向のバイアス電圧を印可した場合のＭＲ比特性を示す図である。図２３に示されるように、正および負の方向のバイアス電圧に従うＭＲ比特性は非対称である。なお、ＭＲ比は（Ｒｍａｘ−Ｒｍｉｎ）／Ｒｍｉｎで示される。
【０１４３】
このような場合、上述の実施の形態５で示される直列に接続されたトンネル磁気抵抗素子ＴＲ１およびＴＭ１の接続関係において、同極性同士が電気的に結合された場合には、正および負のバイアス電圧の一方および他方がトンネル磁気抵抗素子に掛かる。そうすると、このトンネル磁気抵抗素子ＴＲ１およびＴＭ１の抵抗値がそれぞれ異なるＭＲ比特性にしたがって遷移し、中間抵抗値の設定においてその微調整が非常に困難となる。
【０１４４】
そこで、ＭＲ比特性が正および負のバイアス電圧において、非対称である場合には、トンネル磁気抵抗素子ＴＲ１およびＴＭ１の接続関係において、互いに正もしくは負のバイアス電圧が印加されるように接続する。具体的には、トンネル磁気抵抗素子ＴＲ１およびＴＭ１とが互いに異なる正極および負極同士を電気的に結合する。
【０１４５】
図２４は、本発明の実施の形態６に従うダミーセルの回路図である。
本構成により、トンネル磁気抵抗素子ＴＲ１およびＴＭ１の抵抗値は、ＭＲ比特性の一方側の特性に従って遷移するため中間抵抗値の設計を容易にすることが可能となる。
【０１４６】
なお、本実施の形態６に従うトンネル磁気抵抗素子ＴＲ１およびＴＭ１を実施の形態５と同様のレイアウト構成とした場合の断面構造図は、図１９において説明したＹ−Ｙ＃の断面構造図と同様となる。
【０１４７】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１４８】
【発明の効果】
請求項１，２および６記載の薄膜磁性体記憶装置は、ダミーセルを複数のダミー磁気抵抗素子で構成し、各ダミー磁気抵抗素子の両端印加電圧をメモリセルの磁気抵抗素子よりも小さくし、第１および第２の電気抵抗の中間の電気抵抗を有するように設計する。これに伴い、メモリセルの磁気抵抗素子が両端印加電圧に応じて変化する特性を有している場合に、その特性に対応して中間の電気抵抗を設計するため理想的な中間抵抗値を設定する事ができデータ読出を安定的にかつ高速に実行することができる。
【０１４９】
請求項３記載の薄膜磁性体記憶装置は、互いに並列に接続されるＬ個の抵抗グループを設け、各抵抗グループは直列に接続されたＬ個のダミー磁気抵抗素子を有する。これに伴い直列に配置された個数にしたがって、各ダミー磁気抵抗素子の両端印加電圧を調整することができる。これにより、製造段階での磁気抵抗素子の特性ばらつきに対応して、中間抵抗値のチューニングを容易に実行することができ、データ読出をさらに安定的にかつ高速に実行することができる。
【０１５０】
請求項４記載の薄膜磁性体記憶装置は、各抵抗グループに含まれる接続ノードと、他の抵抗グループに含まれる接続ノードとを電気的に結合するための接続制御素子を設ける。これに伴い中間抵抗値のチューニングを簡易に実行することができる。これにより、製造段階での磁気抵抗素子の特性ばらつきに対応して、中間抵抗値のチューニングを容易に実行することができ、データ読出をさらに安定的にかつ高速に実行することができる。
【０１５１】
請求項５記載の薄膜磁性体記憶装置は、各ダミー磁気抵抗素子のうちの少なくとも１つを第２の電気抵抗に対応する記憶データを保持するように設定する、これにより、記憶データの書換えにより、簡易に中間抵抗値のチューニングを実行することができる。これにより、製造段階での磁気抵抗素子の特性ばらつきに対応して、中間抵抗値のチューニングを容易に実行することができ、データ読出をさらに安定的にかつ高速に実行することができる。
【０１５２】
請求項７および８記載の薄膜磁性体記憶装置は、ダミーセルの電気抵抗の設計値よりも合成抵抗値を小さくするようにダミー磁気抵抗素子の配置個数を設定する。これに伴い、予め設計段階よりも低い値に合成抵抗値を設定する事が可能となる。また、ダミー磁気抵抗素子の記憶データを書換えて、第２の電気抵抗に設定する。これにより、製造段階での磁気抵抗素子の特性ばらつきに対応して、中間抵抗値のチューニングを容易に実行することができ、データ読出をさらに安定的にかつ高速に実行することができる。
【０１５３】
請求項９記載の薄膜磁性体記憶装置は、直列に接続される各ダミー磁気抵抗素子において第１の磁性体層と、接続される他方のダミー磁気抵抗素子の第１の磁性体層とを導体配線により電気的に結合する。ダミー磁気抵抗素子のレイアウトにおいて、同層に形成される第１の磁性体層同士をコンタクトホールを用いることなく簡易に電気的に結合することができる。直列に接続されるダミー磁気抵抗素子の製造プロセスを簡易化することができる。
【０１５４】
請求項１０記載の薄膜磁性体記憶装置は、直列に接続される各ダミー磁気抵抗素子において第１の磁性体層と、接続される他方のダミー磁気抵抗素子の第２の磁性体層とを導体配線により電気的に結合する。これによりダミー磁気抵抗素子に印加されるバイアス電圧の極性を正もしくは負のバイアス電圧の一様方向に設定する事ができ、ＭＲ比特性において、正および負のバイアス電圧印加に伴う磁気抵抗素子の特性ばらつきを考慮することなく、中間抵抗値を簡易に設計することができる。
【０１５５】
請求項１１および１２記載の薄膜磁性体記憶装置は、各ダミーセルが、メモリセル行を共有するように列方向に沿って配置される複数のダミーセルユニットのうち所定個ずつを含むように構成する。また、所定個ずつのグループに属するダミーセルユニット内の内部ノードと他のダミーセルユニットの内部ノードとを電気的に結合する。これにより、所定個のメモリセル行を１グループとして配置されたダミー磁気抵抗素子を共有してダミーセルを構成することができる。したがって、ダミーセルを設けるために各メモリセル行毎に複数のダミー磁気抵抗素子を配置する必要がなく、ダミー磁気抵抗素子を共有することにより、ダミーセルのメモリアレイ面積を縮小することができる。
【０１５６】
請求項１３記載の薄膜磁性体記憶装置は、列方向に沿って余分に配置されたダミーセルユニットに対応して冗長メモリセル行を設ける。これにより、メモリアレイを有効に利用することが可能となる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に従うＭＲＡＭデバイス１の全体構成を示す概略ブロック図である。
【図２】メモリアレイ１０およびその周辺回路の実施の形態１に従う構成を示す図である。
【図３】データ読出回路５１の回路構成図である。
【図４】本発明の実施の形態１に従うダミーセルの構成図である。
【図５】電気抵抗値ＲｍａｘおよびＲｍｉｎの抵抗特性を示す図である。
【図６】本発明の実施の形態１に従うダミーセルのバリエーションを示す一例図である。
【図７】別のダミーセルのバリエーションを示す一例図である。
【図８】本発明の実施の形態１の変形例に従うダミーセルの構成図である。
【図９】本発明の実施の形態２に従うダミーセルの構成図である。
【図１０】実施の形態２の変形例に従うダミーセルの構成図である。
【図１１】実施の形態１で説明したダミーセルをメモリアレイに配置した場合のレイアウト図である。
【図１２】実施の形態２で説明したダミーセルをメモリアレイに配置した場合のレイアウト図である。
【図１３】メモリアレイにメモリセル行Ｍ１〜Ｍ２５６が予め設けられた構成におけるダミーセルのブロック概念図である。
【図１４】本発明の実施の形態５に従うＭＴＪメモリセルの第１の配置例を示す概念図である。
【図１５】メモリセルＭＣのＺ−Ｚ＃の断面図である。
【図１６】図１４に示すダミーセルＤＭＣのモデル図である。
【図１７】ダミーセルＤＭＣにおけるＸ−Ｘ♯の断面図である。
【図１８】ダミーセルＤＭＣのＹ−Ｙ♯の断面図である。
【図１９】トンネル磁気抵抗素子ＴＭ１とＴＲ１との接続関係において、互いに同じ方向に磁化した固定磁化層を電気的に結合した場合の断面図である。
【図２０】実施の形態５の変形例に従うダミーセルのレイアウトパターンを示す図である。
【図２１】実施の形態５の変形例で説明したダミーセルのモデル図である。
【図２２】ダミーセルＤＭＣのＸ−Ｘ♯の断面図である。
【図２３】トンネル磁気抵抗素子に対して正および負の方向のバイアス電圧を印可した場合のＭＲ比特性を示す図である。
【図２４】本発明の実施の形態６に従うダミーセルの回路図である。
【図２５】磁気トンネル接合を有するメモリセルの構成を示す概略図である。
【図２６】ＭＴＪメモリセルからのデータ読出動作を説明する概念図である。
【図２７】ＭＴＪメモリセルに対するデータ書込動作を説明する概念図である。
【図２８】データ書込時におけるデータ書込電流の方向と磁界方向との関係を説明する概念図である。
【図２９】行列状に集積配置されたＭＴＪメモリセルを示す概念図である。
【符号の説明】
１　ＭＲＡＭデバイス、５　コントロール回路、１０　メモリアレイ、２０　行デコーダ、２５　列デコーダ、３０　ワード線ドライバ、４０　ワード線電流制御回路、５０，６０　読出／書込制御回路、５１　データ読出回路、５５　基準電圧発生回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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