(57)【要約】【課題】素子の高耐圧化及び微細化を容易に実現する。【解決手段】素子を構成する不純物拡散領域及び電極を囲むように、環状のフィールドプレート１９及びフローティングリミッティングリング２０が半導体基板の縁に沿って形成される。フィールドプレート１９とフローティングリミッティングリング２０とは、絶縁膜のコンタクトホール１４ｄを介して接続される。フィールドプレート１９とフローティングリミッティングリング２０との接続部分に隣接するソースパッド１７ａ及びＰ形拡散領域２５は、切欠部１７ｂ、２５ａを有する。接続部分は、幅広に形成され、フィールドプレート１９同士及びフローティングリミッティングリング２０同士の間隔を均一に保つように、切欠部１７ｂ、２５ａ内に突出するように形成される。【選択図】  図３
2004214504.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の表面領域に形成される環状の不純物拡散領域から構成されるリミッティングリングと、
前記半導体基板上に形成され、前記リミッティングリング上の所定位置に形成されるコンタクトホールを有する絶縁膜と、
前記絶縁膜上に形成され、前記コンタクトホールを介して前記リミッティングリングに電気的に接続される環状の導電膜から構成されるフィールドプレートと、
前記半導体基板の表面領域の、前記リミッティングリングによって囲まれた領域の内側に形成される内側不純物拡散領域と、
前記絶縁膜上の、前記フィールドプレートによって囲まれた領域の内側に形成される内側導電膜と、から構成され、
前記内側不純物拡散領域は、前記リミッティングリングと前記フィールドプレートとの接続部分に隣接して形成され、該接続部分に面する切欠を有し、
前記内側導電膜は、前記接続部分に隣接して形成され、該接続部分に面する切欠を有し、
前記リミッティングリングは、前記接続部分を含み、前記内側不純物拡散領域の切欠内に突出する突出部を有し、
前記フィールドプレートは、前記接続部分を含み、前記内側導電膜の切欠内に突出する突出部を有する、
ことを特徴とする半導体素子。
【請求項２】
前記リミッティングリング及び前記フィールドプレートは、複数重に形成され、
複数重に形成される前記リミッティングリング及び前記フィールドプレートのうち、
最も内側に形成されるリミッティングリングの突出部が、前記内側不純物拡散領域の切欠内に突出し、
最も内側に形成されるフィールドプレートの突出部が、前記内側導電膜の切欠内に突出する、
ことを特徴とする請求項１に記載の半導体素子。
【請求項３】
複数重に形成される前記リミッティングリング及び前記フィールドプレートのうち、
内側に形成されるリミッティングリングの突出部は、外側に形成されるリミッティングリングが有する突出部に面する窪みを有し、
内側に形成されるフィールドプレートの突出部は、外側に形成されるフィールドプレートが有する突出部に面する窪みを有し、
前記外側に形成されるリミッティングリングの突出部は、前記内側に形成されるリミッティングリングが有する窪み内に突出し、
前記外側に形成されるフィールドプレートの突出部は、前記内側に形成されるフィールドプレートが有する窪み内に突出している、
ことを特徴とする請求項２に記載の半導体素子。
【請求項４】
複数重に形成される前記リミッティングリング及び前記フィールドプレートのうち、
内側に形成される前記リミッティングリングの前記接続部分及び前記窪みは、前記半導体基板の縁に沿って並んで設けられ、
内側に形成される前記フィールドプレートの前記接続部分及び前記窪みは、前記半導体基板の縁に沿って並んで設けられている、
ことを特徴とする請求項３に記載の半導体素子。
【請求項５】
複数重に形成される前記リミッティングリング及び前記フィールドプレートのうち、
最も外側に形成されるフィールドプレートは、前記半導体基板の縁に面した突出及び窪みがないように形成され、
最も外側に形成されるリミッティングリングは、前記半導体基板の縁に面した突出及び窪みがないように形成される、
ことを特徴とする請求項２乃至４の何れか１項に記載の半導体素子。
【請求項６】
複数重に形成される前記リミッティングリングは、該リミッティングリング同士の間隔が全周に渡って実質的に均一となるように形成され、
複数重に形成される前記フィールドプレートは、該フィールドプレート同士の間隔が全周に渡って実質的に均一となるように形成される、
ことを特徴とする請求項２乃至５の何れか１項に記載の半導体素子。
【請求項７】
前記接続部分における前記リミッティングリングの幅は、該接続部分以外における該リミッティングリングの幅より広く設定され、
前記接続部分における前記フィールドプレートの幅は、該接続部分以外における該フィールドプレートの幅より広く設定されている、
ことを特徴とする請求項１乃至６の何れか１項に記載の半導体素子。
【請求項８】
前記リミッティングリングは、前記接続部分以外における該リミッティングリングの幅が実質的に均一となるように形成され、
前記フィールドプレートは、前記接続部分以外における該フィールドプレートの幅が実質的に均一となるように形成されている、
ことを特徴とする請求項１乃至７の何れか１項に記載の半導体素子。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体素子に関する。
【０００２】
【従来の技術】
プレーナ形半導体素子には、素子の高耐圧化を図るために、フィールドプレート（ＦＰ）及びフローティングリミッティングリング（ＦＬＲ）が形成される。
【０００３】
ＦＰ及びＦＬＲは、素子活性領域の全体を包囲するように環状に形成され、互いに電気的に接続される。
ＦＰとＦＬＲの数は、素子に要求される耐圧に応じて決定され、一般に、要求される耐圧が高いほど、形成されるＦＰとＦＬＲの数は増加する。
【０００４】
一方、半導体素子の微細化が進むにつれて、ＦＰ及びＦＬＲの形成領域が狭くなる。ＦＰ及びＦＬＲの形成領域が狭くなると、ＦＰとＦＬＲとを接続する部分の領域も狭くなり、ＦＰとＦＬＲとの電気的接続が困難になる。
【０００５】
上記問題を解決するため、従来は、ＦＰ及びＦＬＲの幅を半導体基板のコーナ部で広く形成し、ＦＰとＦＬＲとを半導体基板のコーナ部で電気的に接続している（例えば、特許文献１参照。）。
【０００６】
【特許文献１】
特公昭６３−６４９０５号公報（第２頁の左欄、第３図）
【０００７】
【発明が解決しようとする課題】
しかし、ＦＰ及びＦＬＲの幅をコーナ部で広く形成するだけでは、多数のＦＰ及びＦＬＲを形成する場合に、半導体基板のサイズを大きくしなければならないという問題が発生する。
【０００８】
また、半導体基板のサイズを大きくせずに多数のＦＰ及びＦＬＲを形成するためには、コーナ部において、ＦＰ同士の間隔及びＦＬＲ同士の間隔を他の部分よりも狭くしなければならない。
しかし、半導体素子の高耐圧化を安定して達成するためには、隣接するＦＰ及びＦＬＲ同士の間隔が素子の全周に渡って均一であることが望ましい。
【０００９】
また、半導体基板のサイズを大きくせず、隣接するＦＰ及びＦＬＲ同士の間隔を均一にする場合は、形成するＦＰ及びＦＬＲの数を制限しなければならない。このため、素子に要求される耐圧を実現できない場合がある。
【００１０】
従って、本発明は、素子の高耐圧化及び微細化を容易に実現可能な半導体素子を提供することを目的とする。
【００１１】
【課題を解決するための手段】
上記目的を達成するために、本発明の半導体素子は、半導体基板と、前記半導体基板の表面領域に形成される環状の不純物拡散領域から構成されるリミッティングリングと、前記半導体基板上に形成され、前記リミッティングリング上の所定位置に形成されるコンタクトホールを有する絶縁膜と、前記絶縁膜上に形成され、前記コンタクトホールを介して前記リミッティングリングに電気的に接続される環状の導電膜から構成されるフィールドプレートと、前記半導体基板の表面領域の、前記リミッティングリングによって囲まれた領域の内側に形成される内側不純物拡散領域と、前記絶縁膜上の、前記フィールドプレートによって囲まれた領域の内側に形成される内側導電膜と、から構成され、前記内側不純物拡散領域は、前記リミッティングリングと前記フィールドプレートとの接続部分に隣接して形成され、該接続部分に面する切欠を有し、前記内側導電膜は、前記接続部分に隣接して形成され、該接続部分に面する切欠を有し、前記リミッティングリングは、前記接続部分を含み、前記内側不純物拡散領域の切欠内に突出する突出部を有し、前記フィールドプレートは、前記接続部分を含み、前記内側導電膜の切欠内に突出する突出部を有する、ことを特徴とする。
【００１２】
この発明によれば、接続部分を含む突出部が切欠内に突出している分だけ、接続部分を広く設けることができる。また、突出部は、リミッティングリング及びフィールドプレートによって囲まれる領域の内側に向かって突出しているので、半導体基板のサイズを必要以上に大きくする必要がない。これにより、素子の高耐圧化及び微細化を容易に実現することができる。
【００１３】
前記リミッティングリング及び前記フィールドプレートは、複数重に形成され、複数重に形成される前記リミッティングリング及び前記フィールドプレートのうち、最も内側に形成されるリミッティングリングの突出部が、前記内側不純物拡散領域の切欠内に突出し、最も内側に形成されるフィールドプレートの突出部が、前記内側導電膜の切欠内に突出してもよい。
【００１４】
複数重に形成される前記リミッティングリング及び前記フィールドプレートのうち、内側に形成されるリミッティングリングの突出部は、外側に形成されるリミッティングリングが有する突出部に面する窪みを有し、内側に形成されるフィールドプレートの突出部は、外側に形成されるフィールドプレートが有する突出部に面する窪みを有し、前記外側に形成されるリミッティングリングの突出部は、前記内側に形成されるリミッティングリングが有する窪み内に突出し、前記外側に形成されるフィールドプレートの突出部は、前記内側に形成されるフィールドプレートが有する窪み内に突出していてもよい。
【００１５】
複数重に形成される前記リミッティングリング及び前記フィールドプレートのうち、内側に形成される前記リミッティングリングの前記接続部分及び前記窪みは、前記半導体基板の縁に沿って並んで設けられ、内側に形成される前記フィールドプレートの前記接続部分及び前記窪みは、前記半導体基板の縁に沿って並んで設けられていてもよい。
【００１６】
複数重に形成される前記リミッティングリング及び前記フィールドプレートのうち、最も外側に形成されるフィールドプレートは、前記半導体基板の縁に面した突出及び窪みがないように形成され、最も外側に形成されるリミッティングリングは、前記半導体基板の縁に面した突出及び窪みがないように形成されてもよい。
【００１７】
複数重に形成される前記リミッティングリングは、該リミッティングリング同士の間隔が全周に渡って実質的に均一となるように形成され、複数重に形成される前記フィールドプレートは、該フィールドプレート同士の間隔が全周に渡って実質的に均一となるように形成されてもよい。
【００１８】
前記接続部分における前記リミッティングリングの幅は、該接続部分以外における該リミッティングリングの幅より広く設定され、前記接続部分における前記フィールドプレートの幅は、該接続部分以外における該フィールドプレートの幅より広く設定されていてもよい。
【００１９】
前記リミッティングリングは、前記接続部分以外における該リミッティングリングの幅が実質的に均一となるように形成され、前記フィールドプレートは、前記接続部分以外における該フィールドプレートの幅が実質的に均一となるように形成されていてもよい。
【００２０】
【発明の実施の形態】
次に、本発明の実施の形態にかかる半導体素子について図面を参照して説明する。
【００２１】
以下では、本発明を電力用のＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）に適用した場合を例に取って説明する。
電力用のＭＯＳＦＥＴは、互いに並列接続された複数のＭＯＳＦＥＴセルから構成される。
【００２２】
図１は、上記ＭＯＳＦＥＴ１０の平面図であり、図２（ａ）は、図１のＭＯＳＦＥＴ１０をＡ−Ａ’線で切断した場合の断面図であり、図２（ｃ）は、図１のＭＯＳＦＥＴ１０をＢ−Ｂ’線で切断した場合の断面図である。なお、図１中のハッチングは、領域を明確にするために施されたものであり、材質を表すものではない。
【００２３】
ＭＯＳＦＥＴ１０は、半導体基板１１と、半導体基板１１の一面上に形成されたゲート絶縁膜１２、ゲート電極１３、絶縁膜１４、ゲートパッド１５、ゲートバスライン１６、及び、ソース電極１７と、半導体基板１１の他面上に形成されたドレイン電極１８と、から構成される。
【００２４】
また、ＭＯＳＦＥＴ１０は、素子の高い耐圧を実現するためのフィールドプレート（ＦＰ）１９及びフローティングリミッティングリング（ＦＬＲ）２０を２本ずつ備える。
【００２５】
半導体基板１１は、例えば略方形のシリコン単結晶基板から構成される。半導体基板１１は、その一面を構成するドリフト領域２１と、その他面を構成するドレイン領域２２と、を有する。ドリフト領域２１及びドレイン領域２２はＮ形の半導体領域から構成される。また、ドレイン領域２２の不純物濃度は、ドリフト領域２１の不純物濃度よりも高く設定されている。
ドリフト領域２１の表面領域には、ベース領域２３、Ｐ形拡散領域２４及び２５と共に、上記したＦＬＲ２０が形成されている。
【００２６】
ＦＬＲ２０は、例えば熱拡散等によって形成された、ベース領域２３よりも深くて不純物濃度の高いＰ形の不純物拡散領域から構成される。ＦＬＲ２０は、半導体基板１１の縁に沿って環状に形成され、ベース領域２３、Ｐ形拡散領域２４及び２５が形成される素子活性領域全体を囲むように形成されている。言い換えると、ベース領域２３、Ｐ形拡散領域２４及び２５は、ＦＬＲ２０によって囲まれる領域内に形成されている。
【００２７】
ベース領域２３は、例えば熱拡散等によって形成されたＰ形の不純物拡散領域から構成され、島状に点在するように形成される。また、ベース領域２３内には、例えば熱拡散等によって形成されたＮ形の不純物拡散領域から構成されるソース領域２６が形成されている。
【００２８】
Ｐ形拡散領域２４は、例えば熱拡散等によって形成された、ベース領域２３よりも深くて不純物濃度の高いＰ形の不純物拡散領域から構成される。Ｐ形拡散領域２４は、ベース領域２３と所定間隔を隔てて、ベース領域２３を囲むように形成されている。
【００２９】
Ｐ形拡散領域２５は、Ｐ形拡散領域２４と同様に、例えば熱拡散等によって形成された、ベース領域２３よりも深くて不純物濃度の高いＰ形の不純物拡散領域から構成される。Ｐ形拡散領域２５は、ソース電極１７が有するソースパッド１７ａ下に形成され、ドレイン電流がソースパッド１７ａに直接流れ込むことを防止するという機能等を有する。なお、Ｐ形拡散領域２５の形成領域は、ソースパッド１７ａの形成領域よりも広く設定されている。
【００３０】
ゲート絶縁膜１２は、例えば熱酸化等によって形成されたシリコン酸化膜から構成され、半導体基板１１上のベース領域２３とＰ形拡散領域２４との間の部分に形成されている。
【００３１】
ゲート電極１３は、例えばポリシリコン等から形成され、ゲート絶縁膜１２上に形成されている。ゲート電極１３は、図示せぬ枝状の配線によって、ゲートバスライン１６に電気的に接続される。
【００３２】
絶縁膜１４は、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）等によって形成されたシリコン酸化膜から構成される。絶縁膜１４は、半導体基板１１上の全面に形成され、ゲート絶縁膜１２及びゲート電極１３を被覆する。
【００３３】
ゲートパッド１５は、例えばアルミニウム等の導電膜から構成され、絶縁膜１４上の所定部分に形成される。ゲートパッド１５は、外部からゲート電極１３に制御電圧を印加するためのパッド領域であり、図示せぬ保護膜等によって被覆されることなく露出される。
ゲートバスライン１６は、例えばアルミニウム等の導電膜から構成され、ゲート電極１３とゲートパッド１５とを電気的に接続する。
【００３４】
ソース電極１７は、例えばアルミニウム等の導電膜から構成され、絶縁膜１４上の所定領域に形成される。ソース電極１７は、絶縁膜１４に形成されたコンタクトホール１４ａを介してＰ形拡散領域２４に電気的に接続される。また、ソース電極１７は、絶縁膜１４に形成されたコンタクトホール１４ｂを介してベース領域２３及びソース領域２６に電気的に接続される。
【００３５】
また、ソース電極１７は、Ｐ形拡散領域２５上の領域にパッド領域（ソースパッド）１７ａを有する。図１中において、点線で囲まれた部分がソースパッド１７ａである。ソースパッド１７ａは、図示せぬ保護膜等によって被覆されることなく露出され、リード細線がワイヤボンディング等によって接続される。ソースパッド１７ａは、絶縁膜１４に形成された開口１４ｃを介してＰ形拡散領域２５に電気的に接続されている。
【００３６】
ＦＰ１９は、例えばアルミニウム等の導電膜から構成される。ＦＰ１９は、絶縁膜１４上に、半導体基板１１の縁に沿って環状に形成され、ゲートパッド１５、ゲートバスライン１６、及び、ソース電極１７が形成される領域全体を囲む。言い換えると、ゲートパッド１５、ゲートバスライン１６、及び、ソース電極１７は、ＦＰ１９によって囲まれる領域内に形成されている。また、ＦＰ１９は、絶縁膜１４に形成されたコンタクトホール１４ｄを介して、ＦＬＲ２０に電気的に接続されている。
【００３７】
次に、ＦＰ１９とＦＬＲ２０との接続部分周辺の詳しい構成について説明する。
ＦＰ１９同士の間隔及びＦＬＲ２０同士の間隔は、全周に渡って実質的に均一に設定されている。これにより、素子の高耐圧化を安定して実現することができる。
【００３８】
また、ＦＰ１９及びＦＬＲ２０のそれぞれの幅は、接続部分において、他の部分よりも広く設定されている。なお、接続部分以外の幅は、実質的に均一に設定されている。このように、接続部分の幅を広くすることにより、ＦＰ１９とＦＬＲ２０との電気的接続を容易に達成することができる。
【００３９】
図３（ａ）〜（ｃ）は、接続部分周辺の拡大図である。具体的には、図３（ａ）は、ソースパッド１７ａ、Ｐ形拡散領域２５、ＦＰ１９、及び、ＦＬＲ２０を重ねて示した図である。図３（ｂ）は、ソースパッド１７ａ及びＦＰ１９のみを示した図であり、図３（ｃ）は、Ｐ形拡散領域２５及びＦＬＲ２０のみを示した図である。
【００４０】
最も外側に形成されるＦＰ１９及びＦＬＲ２０の接続部分は、半導体基板１１の縁に面した突出や窪みを備えていない。言い換えると、最も外側に形成されるＦＰ１９及びＦＬＲ２０の接続部分は、半導体基板１１の外側に対して突出したり窪んだりせず、半導体基板１１の中心に向かって突出している。
【００４１】
一方、内側に形成されるＦＰ１９及びＦＬＲ２０の接続部分は、ＦＰ１９同士の間隔及びＦＬＲ２０同士の間隔が実質的に均一となるように、外側の接続部分の突出に合わせて、半導体基板１１の外側に対して窪んでいる。言い換えると、内側に形成されるＦＰ１９及びＦＬＲ２０の接続部分は、外側に形成されるＦＰ１９及びＦＬＲ２０の突出と同一形状の窪みを有する。これにより、ＦＰ１９同士の間隔及びＦＬＲ２０同士の間隔が全周に渡って実質的に均一に保たれる。
【００４２】
また、内側に形成されるＦＰ１９及びＦＬＲ２０の接続部分は、半導体基板１１の中心に向かって突出することにより、幅広に形成される。これにより、内側の接続部分においても、ＦＰ１９とＦＬＲ２０との電気的接続を容易に実現される。
【００４３】
本実施の形態では、ＦＰ１９及びＦＬＲ２０の接続部分に隣接する位置に、ソースパッド１７ａ及びＰ形拡散領域２５が形成されている。このため、ソースパッド１７ａは、最も内側に形成されるＦＰ１９の接続部分の突出と同一形状の切欠部１７ｂを有し、Ｐ形拡散領域２５は、最も内側に形成されるＦＬＲ２０の接続部分の突出と同一形状の切欠部２５ａを有する。
【００４４】
そして、最も内側に形成されるＦＰ１９の突出は、ソースパッド１７ａの切欠部１７ｂ内に収められ、最も内側に形成されるＦＬＲ２０の突出は、Ｐ形拡散領域２５の切欠部２５ａ内に収められる。
【００４５】
以上のように、ＦＰ１９とＦＬＲ２０との接続部分は、ＦＰ１９とＦＬＲ２０との接続を容易に実現できる幅に形成され、切欠部１７ｂ，２５ａ内に収められている。これにより、半導体基板１１のサイズを必要以上に大きくしたり、ＦＰ１９及びＦＬＲ２０の本数を制限したりすることなく、ＦＰ１９とＦＬＲ２０との接続を容易に実現することができる。
【００４６】
また、内側の接続部分は外側の接続部分の突出に合わせて窪んでいるので、ＦＰ１９同士の間隔及びＦＬＲ２０同士の間隔が全周に渡って実質的に均一となる。これにより、安定した高耐圧を有する電源用のＭＯＳＦＥＴ１０を実現することができる。
【００４７】
次に、ＦＰ１９及びＦＬＲ２０の形成方法について説明する。
ＦＬＲ２０は、不純物拡散法によって、図４（ａ）及び（ｂ）に示すように、ドリフト領域２１の表面領域に、Ｐ形拡散領域２４及び２５と共に、同一の工程で形成される。
【００４８】
この際、半導体基板１１上に形成されるフォトレジスト等から構成される拡散マスク３１は、図７（ａ）に示すように、ＦＬＲ２０と同一形状の開口パターン３１ａと、Ｐ形拡散領域２４と同一形状の開口パターン３１ｂと、Ｐ形拡散領域２５と同一形状の開口パターン３１ｃと、を有する。
【００４９】
なお、開口パターン３１ａ，３１ｂ，３１ｃのサイズは、不純物の水平方向への拡散距離を考慮して、ＦＬＲ２０、Ｐ形拡散領域２４及び２５のサイズより水平拡散距離の分だけ小さくてもよい。
【００５０】
ドリフト領域２１の表面領域には、上記開口パターン３１ａ，３１ｂ，３１ｃを介して不純物が拡散される。これにより、上記したＦＬＲ２０、Ｐ形拡散領域２４及び２５が、同一の工程で形成される。
【００５１】
ＦＬＲ２０、Ｐ形拡散領域２４及び２５が形成された後、従来と同様の方法によって、ドリフト領域２１の表面領域にベース領域２３及びソース領域２６が形成され、半導体基板１１上にゲート絶縁膜１２、ゲート電極１３、及び、絶縁膜１４が形成される。
【００５２】
そして、フォトリソグラフィー及びエッチング等によって、絶縁膜１４の所定部分にコンタクトホール１４ａ、１４ｂ、１４ｄと開口１４ｃが形成される。
続いて、図５（ａ）及び（ｂ）に示すように、絶縁膜１４上に、ＣＶＤ等によって金属膜３２が形成される。
【００５３】
その後、フォトリソグラフィー及びエッチング等によって、図６（ａ）及び（ｂ）に示すように、絶縁膜１４上の金属膜３２がパターニングされる。これにより、ＦＰ１９が、半導体基板１１の一面上に、ゲートパッド１５、ゲートバスライン１６及びソース電極１７と共に、同一の工程で形成される。
【００５４】
この際、金属膜３２上に形成されるフォトレジスト等から構成されるエッチングマスク３３は、図７（ｂ）に示すように、ＦＰ１９と同一形状の遮蔽パターン３３ａと、ゲートパッド１５及びゲートバスライン１６と同一形状の遮蔽パターン３３ｂと、ソース電極１７と同一形状の遮蔽パターン３３ｃと、を有する。
【００５５】
絶縁膜１４上に形成された金属膜３２は、上記遮蔽パターン３３ａ，３３ｂ，３３ｃによって遮蔽されていない部分がエッチングされて除去される。これにより、上記したゲートパッド１５、ゲートバスライン１６、ソース電極１７、及び、ＦＰ１９が、同一の工程で形成される。
以上のようにして、上記したＦＰ１９及びＦＬＲ２０が形成され、本実施の形態にかかるＭＯＳＦＥＴ１０が製造される。
【００５６】
なお、上記実施の形態では、ＦＰ１９とＦＬＲ２０との接続部分が、半導体基板１１の縁に対して垂直に一直線に並んでいる場合を示した。しかし、接続部分は、半導体基板１１の縁に対して垂直に一直線に並んでいなくてもよい。
【００５７】
例えば、図８（ａ）〜（ｃ）に示すように、半導体基板１１の縁に沿った方向にずれて配置されてもよい。この場合も、最も外側に形成されるＦＰ１９及びＦＬＲ２０は、上記と同様に、半導体基板１１の外側に対して突出したり窪んだりせず、半導体基板１１の中心に向かって突出する。
【００５８】
一方、内側に形成されるＦＰ１９及びＦＬＲ２０は、ＦＰ１９同士の間隔及びＦＬＲ２０同士の間隔が実質的に均一となるように、外側の接続部分の突出に合わせて、半導体基板１１の外側に対して窪んでいる。言い換えると、内側に形成されるＦＰ１９及びＦＬＲ２０は、外側に形成されるＦＰ１９及びＦＬＲ２０の突出と同一形状の窪みを有する。
【００５９】
上記窪みが形成される部分では、ＦＰ１９及びＦＬＲ２０の幅が広がらないように設定される。そして、幅広の接続部分は、図示するように、この窪みに隣接して設けられる。
【００６０】
以上のようにすると、接続部分の全体の幅が、上記実施の形態の場合よりも狭く抑えられる。これにより、ソースパッド１７ａ及びＰ形拡散領域２５に形成される切欠部１７ｂ、２５ａのサイズが、上記実施の形態の場合よりも小さくなる。
【００６１】
また、上記実施の形態では、ＦＰ１９及びＦＬＲ２０が２本ずつ形成される場合を示したが、ＦＰ１９及びＦＬＲ２０の数は、１本でも３本以上でもよく、素子に要求される耐圧に応じて設定することができる。
【００６２】
また、上記実施の形態では、ソースパッド１７ａ及びＰ形拡散領域２５に隣接する位置にＦＰ１９とＦＬＲ２０との接続部分が配置される場合を示した。しかし、ＭＯＳＦＥＴ１０の特性や動作等に影響を与えないのであれば、ＦＰ１９とＦＬＲ２０との接続部分は上記以外の場所に設けられてもよい。この場合、接続部分に隣接する導電膜及び不純物拡散領域などに、上記と同様の切欠部が設けられる。
【００６３】
また、半導体基板１１の平面形状は、四角形でなくてもよい。例えば、円形、楕円形、三角形などであってもよい。
【００６４】
また、上記実施の形態では、本発明をＭＯＳＦＥＴ１０に適用した場合を例に取って説明した。しかし、本発明は、フィールドプレート及びフローティングリミッティングリングを備えるプレーナ形半導体素子の一般に適用することができる。
【００６５】
【発明の効果】
以上の説明から明らかなように、本発明によって、素子の高耐圧化及び微細化を容易に実現することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態にかかるＭＯＳＦＥＴの平面図である。
【図２】（ａ）は、図１のＭＯＳＦＥＴをＡ−Ａ’線で切断した場合の断面図であり、（ｂ）は、図１のＭＯＳＦＥＴをＢ−Ｂ’線で切断した場合の断面図である。
【図３】図１のＭＯＳＦＥＴを構成するフィールドプレートとフローティングリミッティングリングとの接続部分周辺の拡大図である。
【図４】図１に示すＭＯＳＦＥＴの製造工程を示す図である。
【図５】図１に示すＭＯＳＦＥＴの製造工程を示す図である。
【図６】図１に示すＭＯＳＦＥＴの製造工程を示す図である。
【図７】（ａ）は、図１のＭＯＳＦＥＴを構成するフローティングリミッティングリングを形成する際に用いられる拡散マスクを示す図であり、（ｂ）は、図１のＭＯＳＦＥＴを構成するフィールドプレートを形成する際に用いられるエッチングマスクを示す図である。
【図８】
フィールドプレートとフローティングリミッティングリングとの接続部分周辺の他の構成を示す図である。
【符号の説明】
１０    ＭＯＳＦＥＴ
１１    半導体基板
１２    ゲート絶縁膜
１３    ゲート電極
１４    絶縁膜
１４ａ  コンタクトホール
１４ｂ  コンタクトホール
１４ｃ  開口
１４ｄ  コンタクトホール
１５    ゲートパッド
１６    ゲートバスライン
１７    ソース電極
１７ａ  ソースパッド
１８    ドレイン電極
１９    フィールドプレート
２０    フローティングリミッティングリング
２１    ドリフト領域
２２    ドレイン領域
２３    ベース領域
２４    Ｐ形拡散領域
２５    Ｐ形拡散領域
２６    ソース領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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