(57)【要約】【課題】メタル配線を覆うように高密度プラズマＣＶＤ法により層間絶縁膜を形成する際に、メタル配線の熱膨張を抑制して、メタル配線にボイドが発生するのを防ぐ。【解決手段】基板１と、この基板１上に形成され、直上直下が高融点金属膜２，４で覆われたメタル配線３と、このメタル配線３を覆うようにプラズマＣＶＤ法により形成された層間絶縁膜５とを有する。そして、メタル配線３と高融点金属膜２，４の結合力により、層間絶縁膜５を形成する際のメタル配線３の熱膨張を抑制する。【選択図】        図２
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【特許請求の範囲】
【請求項１】
基板と、この基板上に形成され、直上直下が高融点金属膜で覆われたメタル配線と、このメタル配線を覆うようにプラズマＣＶＤ法により形成された層間絶縁膜とを有することを特徴とする半導体装置。
【請求項２】
基板と、基板上に形成されたＡｌ配線と、このＡｌ配線の側面に形成されたＡｌ化合物層と、前記Ａｌ配線及び前記Ａｌ化合物層を覆うようにプラズマＣＶＤ法により形成された層間絶縁膜とを有することを特徴とする半導体装置。
【請求項３】
前記Ａｌ化合物層は、窒素雰囲気中でアニールして前記Ａｌ配線の側面を窒化したものであることを特徴とする請求項２記載の半導体装置。
【請求項４】
前記Ａｌ化合物層は、酸素雰囲気中でアニールして前記Ａｌ配線の側面を酸化したものであることを特徴とする請求項２記載の半導体装置。
【請求項５】
基板と、この基板上に形成されたメタル配線と、このメタル配線を覆うように形成されたバッファ層と、このバッファ層の上にプラズマＣＶＤ法により形成された層間絶縁膜とを有することを特徴とする半導体装置。
【請求項６】
前記バッファ層は、ＳｉＯＮ膜，ＳｉＮ膜，プラズマＴＥＯＳ膜のいずれかであることを特徴とする請求項５記載の半導体装置。
【請求項７】
前記バッファ層の膜厚は５０〜２００ｎｍであることを特徴とする請求項５記載の半導体装置。
【請求項８】
基板上にメタル配線を形成する工程と、このメタル配線を覆うようにバッファ層を形成する工程と、このバッファ層の上にプラズマＣＶＤ法により層間絶縁膜を形成する工程を有し、前記バッファ層をプラズマＣＶＤ法で形成し、その際の成長温度を前記層間絶縁膜の成長温度より低くすることを特徴とする半導体装置の製造方法。
【請求項９】
前記バッファ層の成長温度を４５０℃以下にすることを特徴とする請求項８記載の半導体装置の製造方法。
【請求項１０】
基板上にメタル配線を形成する工程と、このメタル配線を覆うようにバッファ層を形成する工程と、このバッファ層の上にプラズマＣＶＤ法により層間絶縁膜を形成する工程を有し、前記バッファ層をプラズマＣＶＤ法で形成し、その際のデポジション／スパッタリング比を前記層間絶縁膜の成長の際のデポジション／スパッタリング比よりも大きくすることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、メタル配線を覆うようにプラズマＣＶＤ法により層間絶縁膜を形成する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
半導体デバイスの微細化と共に配線の多層化・微細化が進み、配線間スペースが狭くなってきている。従来、配線間スペースの層間絶縁膜形成には、ＳＯＧ（Ｓｐｉｎ  Ｏｎ  ｔｈｅ  ＧＬＡＳＳ）＋エッチバックのプロセスが用いられていた。しかし、このプロセスを０．２５μｍ世代以降の配線間スペースの層間絶縁膜形成に用いるのは困難である。そこで、ＨＤＰ−ＳＩＯ（Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ  ＳｉＯ）＋ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）のプロセスが用いられるようになってきた。
【０００３】
このプロセスでは、まず、基板上にメタル配線としてＡｌ配線を形成する。次に、Ａｌ配線を覆うように、層間絶縁膜としてＳｉＯ２膜を高密度プラズマＣＶＤ法により形成する。そして、その上にテトラエトキシシラン（ＴＥＯＳ）とＯ２ガスを反応ガスとするプラズマＣＶＤ法によりＳｉＯ２膜を形成し、ＣＭＰ法により平坦化を行う。同様の工程を繰り返して配線構造を多重していく。
【０００４】
【発明が解決しようとする課題】
プラズマＣＶＤ法では、埋め込み性を上げるために、成膜中にＡｒ原子によるスパッタエッチで角取りを行っている。このＡｒ原子が被エッチング膜に当たった際に熱が発生する。これにより層間絶縁膜形成時にメタル配線近傍の温度が局所的に高くなる。そして、この熱によりメタル配線は熱膨張する。そして、層間絶縁膜形成後に温度が下がると、メタル配線が収縮し、メタル配線にボイドが発生し、側部がえぐられたようになる。
【０００５】
この発明は、上述のような課題を解決するためになされたもので、その目的は、メタル配線を覆うようにプラズマＣＶＤ法により層間絶縁膜を形成する際に、メタル配線の熱膨張を抑制して、メタル配線にボイドが発生するのを防ぐことができる半導体装置及びその製造方法を得るものである。
【０００６】
【課題を解決するための手段】
この発明に係る半導体装置は、基板と、この基板上に形成され、直上直下が高融点金属膜で覆われたメタル配線と、このメタル配線を覆うようにプラズマＣＶＤ法により形成された層間絶縁膜とを有する。
【０００７】
また、この発明に係る別の半導体装置は、基板と、基板上に形成されたＡｌ配線と、このＡｌ配線の側面に形成されたＡｌ化合物層と、前記Ａｌ配線及び前記Ａｌ化合物層を覆うようにプラズマＣＶＤ法により形成された層間絶縁膜とを有する。
【０００８】
また、この発明に係る更に別の半導体装置は、基板と、この基板上に形成されたメタル配線と、このメタル配線を覆うように形成されたバッファ層と、このバッファ層の上にプラズマＣＶＤ法により形成された層間絶縁膜とを有する。
【０００９】
この発明に係る半導体装置の製造方法は、基板上にメタル配線を形成する工程と、このメタル配線を覆うようにバッファ層を形成する工程と、このバッファ層の上にプラズマＣＶＤ法により層間絶縁膜を形成する工程を有し、バッファ層をプラズマＣＶＤ法で形成し、その際の成長温度を層間絶縁膜の成長温度より低くする。
【００１０】
この発明に係る別の半導体装置の製造方法は、基板上にメタル配線を形成する工程と、このメタル配線を覆うようにバッファ層を形成する工程と、このバッファ層の上にプラズマＣＶＤ法により層間絶縁膜を形成する工程を有し、バッファ層をプラズマＣＶＤ法で形成し、その際のデポジション／スパッタリング比を層間絶縁膜の成長の際のデポジション／スパッタリング比よりも大きくする。この発明のその他の特徴は以下に明らかにする。
【００１１】
【発明の実施の形態】
実施の形態１．
図１はこの発明の実施の形態１における半導体装置の製造方法を示すものである。まず、図１（ａ）のように、Ｓｉなどからなる基板１上に、高融点金属膜であるＴｉ膜２，メタル配線であるＡｌ配線３、及び高融点金属であるＴｉ膜４を順に堆積する。この時、Ｔｉ膜２，４とＡｌ配線３の界面に反応層ができる。なお、Ｔｉ膜２，４の膜厚はそれぞれ２．０〜５．０ｎｍ程度である。
【００１２】
次に、図１（ｂ）のように、フォトリソグラフィ等によりＴｉ膜２，Ａｌ配線３及びＴｉ膜４を選択エッチングする。これにより、基板２上に直上直下がＴｉ膜２，４に覆われたＡｌ配線３が形成される。すなわち、上側と下側がそれぞれ直接に接するＴｉ膜２，４で覆われたＡｌ配線３が形成される。
【００１３】
そして、図１（ｃ）のように、このＡｌ配線３を覆うように高密度プラズマＣＶＤ法によりＳｉＯ２を成膜して、層間絶縁膜であるＨＤＰ−ＳＩＯ膜５を形成する。ここで、このＨＤＰ−ＳＩＯ膜５により、Ｔｉ膜２，４及びＡｌ配線３からなる段差を埋め込むようにする。つまり、ＨＤＰ−ＳＩＯ膜５の膜厚が、Ｔｉ膜２，４及びＡｌ配線３の膜厚の合計より大きくなるようにする。ここで、高密度プラズマＣＶＤ法は、ＳｉＨ４ガスとＯ２ガスを反応ガスとし、バイアスを印加して高密度のプラズマ反応を起こして成膜するものである。この成膜法はデポジションとスパッタエッチングが同時に進行し、Ａｒ原子の衝突により段差の肩部はエッチングされる。よって、図１（ｃ）のようにＨＤＰ−ＳＩＯ膜５の表面近傍は断面が三角形に近い形状となる。
【００１４】
次に、図１（ｄ）に示すように、ＨＤＰ−ＳＩＯ膜５の上の全面に、ＴＥＯＳとＯ２ガスを反応ガスとするプラズマＣＶＤ法によりＳｉＯ２膜６を形成する。このＳｉＯ２膜６は、下地のＨＤＰ−ＳＩＯ膜５の表面の凹凸を引き継いでいる。そこで、ＣＭＰにより平坦化を行う。
【００１５】
図１（ｅ）に示すように、平坦化したＳｉＯ２膜６上に、同様にして配線構造を多重に形成していく。ＨＤＰ−ＳＩＯ膜５及びＳｉＯ２膜６にコンタクトホールを形成し、金属で埋め込んでコンタクトプラグ７を形成する。そして、ＳｉＯ２膜６上に、第２層目の配線である直上直下をＴｉ膜８，１０に覆われたＡｌ配線９を形成する。次に、Ａｌ配線９を覆うように高密度プラズマＣＶＤ法によりＨＤＰ−ＳＩＯ膜１１を形成する。そして、その上にＴＥＯＳとＯ２ガスを反応ガスとするプラズマＣＶＤ法によりＳｉＯ２膜１２を形成し、ＣＭＰで平坦化する。そして、最上層配線である直上直下をＴｉ膜１３，１５に覆われたＡｌ配線１４を形成する。次に、Ａｌ配線１４を覆うように高密度プラズマＣＶＤ法によりパッシベーション膜としてＨＤＰ−ＳＩＯ膜１６を形成する。これにより、三層の配線構造が形成される。
【００１６】
以上のような半導体装置の製造方法により、基板１と、この基板１上に形成され、直上直下がＴｉ膜２，４で覆われたＡｌ配線３と、このＡｌ配線３を覆うようにプラズマＣＶＤ法により形成されたＨＤＰ−ＳＩＯ膜５とを有する半導体装置が得られる。この半導体装置において、Ｔｉ膜２，４とＡｌ配線３の界面に反応層が形成され、その結合力が強いため、高密度プラズマＣＶＤによりＨＤＰ−ＳＩＯ膜５を形成する際の熱によるＡｌ配線３の金属原子の移動を抑制することができる。すなわち、Ａｌ配線３は熱に強い高融点金属であるＴｉ膜２，４と強く結合しているため、高密度プラズマＣＶＤによりＨＤＰ−ＳＩＯ膜５を形成する際のＡｌ配線３の熱膨張を抑制することができる。よって、Ａｌ配線３にボイドが発生するのを防ぐことができる。
【００１７】
ここで、上記実施の形態において、層間絶縁膜を高密度プラズマＣＶＤ法で形成しているが、通常のプラズマＣＶＤ法で形成した場合も同様の効果が得られる。成膜中のＡｒ原子のスパッタエッチによる熱の発生は高密度プラズマＣＶＤ法に比べて少ないが、プラズマＣＶＤ法で層間絶縁膜を形成した場合でもメタル配線のボイド発生という問題は存在するからである。
【００１８】
また、本実施の形態において、Ｔｉ膜２の下側あるいはＴｉ膜４の上側にバリアメタルとしてＴｉＮ膜を形成するような構成であってもよい。しかし、Ａｌ配線３とＴｉ膜２，４の間にＴｉＮ膜を形成するような構成では、ＴｉＮはＡｌと殆ど反応しないため、本実施の形態の効果は得られない。
【００１９】
実施の形態２．
図２はこの発明の実施の形態２における半導体装置の製造方法を示すものである。図１と同じ構成要素は同じ番号を付し、説明は省略する。まず、図２（ａ）のように、基板１上に直上直下をバリアメタルであるＴｉ膜２，３で覆われたＡｌ配線３を形成する。
【００２０】
次に、図２（ｂ）のように、窒素雰囲気中でアニールしてＡｌ配線３の側面を窒化し、Ａｌ化合物層であるＡｌＮ膜２０を形成する。なお、バリアメタルであるＴｉ膜２，３の一部も窒化される。
【００２１】
そして、図２（ｃ）のように、このＡｌ配線３を覆うように高密度プラズマＣＶＤ法により層間絶縁膜であるＨＤＰ−ＳＩＯ膜５を形成する。さらに、この上にＴＥＯＳとＯ２ガスを反応ガスとするプラズマＣＶＤ法によりＳｉＯ２膜６を形成し、ＣＭＰにより平坦化を行う。そして、この上に同様にして配線構造を多重に形成していくが、ここでは説明を省略する。
【００２２】
以上のような半導体装置の製造方法により、基板１と、基板１上に形成されたＡｌ配線３と、このＡｌ配線３の側面に形成されたＡｌＮ層２０と、Ａｌ配線３及びＡｌＮ層２０層を覆うようにプラズマＣＶＤ法により形成されたＨＤＰ−ＳＩＯ膜５とを有する半導体装置が得られる。この半導体装置において、Ａｌ配線３の側面に硬い膜であるＡｌＮ層２０が形成されるため、高密度プラズマＣＶＤ法によりＨＤＰ−ＳＩＯ膜５を形成する際のＡｌ配線３の熱膨張を抑制することができる。よって、Ａｌ配線３にボイドが発生するのを防ぐことができる。
【００２３】
ここで、上記実施の形態で、層間絶縁膜を高密度プラズマＣＶＤ法で形成しているが、通常のプラズマＣＶＤ法で形成した場合も同様の効果が得られる。また、バリアメタルであるＴｉ膜２，４の代わりにＴｉＮ膜を用いた場合でも、同様の効果が得られる。さらに、上記実施の形態では、窒素雰囲気中でアニールすることでＡｌ配線３の側壁にＡｌＮ膜２０を形成しているが、酸素雰囲気中でアニールしてＡｌ配線３の側壁を酸化し、Ａｌ化合物層として酸化アルミニウム膜を形成することでも同様の効果が得られる。
【００２４】
実施の形態３．
図３はこの発明の実施の形態２における半導体装置の製造方法を示すものである。図１と同じ構成要素は同じ番号を付し、説明は省略する。まず、図３（ａ）のように、基板１上にＡｌ配線３を形成する。
【００２５】
次に、図３（ｂ）のように、Ａｌ配線３を覆うようにバッファ層としてＳｉＯＮ膜２１を形成する。このＳｉＯＮ膜２１の膜厚は５０〜２００ｎｍにする。
【００２６】
そして、図３（ｃ）のように、このＳｉＯＮ膜２１の上に高密度プラズマＣＶＤ法により層間絶縁膜であるＨＤＰ−ＳＩＯ膜５を形成する。さらに、この上にＴＥＯＳとＯ２ガスを反応ガスとするプラズマＣＶＤ法によりＳｉＯ２膜６を形成し、ＣＭＰにより平坦化を行う。
【００２７】
以上のような半導体装置の製造方法により、基板１と、この基板１上に形成されたＡｌ配線３と、このＡｌ配線３を覆うように形成されたＳｉＯＮ層２１と、このＳｉＯＮ層２１の上にプラズマＣＶＤ法により形成されたＨＤＰ−ＳＩＯ膜５とを有する半導体装置が得られる。この半導体装置において、Ａｌ配線３をＳｉＯＮ層２１で覆っているため、高密度プラズマＣＶＤ法によりＨＤＰ−ＳＩＯ膜５を形成する際のＡｌ配線３の熱膨張を物理的に抑え込むことができる。よって、Ａｌ配線３にボイドが発生するのを防ぐことができる。
【００２８】
また、バッファ層であるＳｉＯＮ膜２１を設けたことによって、高密度プラズマＣＶＤ法によりＨＤＰ−ＳＩＯ膜５を形成する際のＡｒ原子のスパッタエッチによってＡｌ配線３の肩が削られないように保護することができる。ただし、保護するだけでなく、Ａｌ配線３の熱膨張を抑え込むものであるから、ＳｉＯＮ膜２１の膜厚は５０〜２００ｎｍと厚くしている。
【００２９】
ここで、上記実施の形態では、層間絶縁膜を高密度プラズマＣＶＤ法で形成しているが、通常のプラズマＣＶＤ法で形成した場合も同様の効果が得られる。また、バッファ層として、ＳｉＯＮ膜の代わりに、ＳｉＮ膜またはプラズマＴＥＯＳ膜を用いた場合でも、同様の効果が得られる。
【００３０】
実施の形態４．
図４はこの発明の実施の形態４における半導体装置の製造方法を示すものである。図１と同じ構成要素は同じ番号を付し、説明は省略する。まず、図４（ａ）のように、基板１上にＡｌ配線３を形成する。
【００３１】
次に、図４（ｂ）のように、Ａｌ配線３を覆うように、４５０℃以下の低い成長温度での高密度プラズマＣＶＤ法により、バッファ層としてＨＤＰ−ＳＩＯ膜２２を形成する。ここで、成長温度を４５０℃以下にするために、基板１の裏面に吹き付ける冷却ガスの流量を多くする。また、成長温度は、３５０℃〜４００℃にするのが好ましい。さらに、このＨＤＰ−ＳＩＯ膜２２の膜厚は５０〜２００ｎｍにする。
【００３２】
そして、図４（ｃ）のように、このＨＤＰ−ＳＩＯ膜２２の上に、４５０℃〜６００℃の高い成長温度での高密度プラズマＣＶＤ法により層間絶縁膜であるＨＤＰ−ＳＩＯ膜５を形成する。さらに、この上にＴＥＯＳとＯ２ガスを反応ガスとするプラズマＣＶＤ法によりＳｉＯ２膜６を形成し、ＣＭＰにより平坦化を行う。
【００３３】
以上のような半導体装置の製造方法によれば、Ａｌ配線３をＨＤＰ−ＳＩＯ膜２２で覆っているため、高密度プラズマＣＶＤ法によりＨＤＰ−ＳＩＯ膜５を形成する際のＡｌ配線３の熱膨張を物理的に抑え込むことができる。よって、Ａｌ配線３にボイドが発生するのを防ぐことができる。
【００３４】
ここで、ＨＤＰ−ＳＩＯ膜２２の形成は、４５０℃以下の低い成長温度で行っているため、この際のＡｌ配線３の熱膨張によるメタル配線ボイドの発生はない。また、熱膨張を抑え込むために、ＨＤＰ−ＳＩＯ膜２２の膜厚は５０〜２００ｎｍと厚くしている。そして、低温成長のＨＤＰ−ＳＩＯ膜２２は埋め込み性が悪いが、その上に高温成長のＨＤＰ−ＳＩＯ膜５を形成することで補うことができる。
【００３５】
実施の形態５．
図５はこの発明の実施の形態５における半導体装置の製造方法を示すものである。図１と同じ構成要素は同じ番号を付し、説明は省略する。まず、図５（ａ）のように、基板１上にＡｌ配線３を形成する。
【００３６】
次に、図５（ｂ）のように、Ａｌ配線３を覆うように、デポジション／スパッタリング比（Ｄ／Ｓ比）を小さくした高密度プラズマＣＶＤ法により、バッファ層としてＨＤＰ−ＳＩＯ膜２３を形成する。このＨＤＰ−ＳＩＯ膜２３の膜厚は５０〜２００ｎｍにする。
【００３７】
そして、図５（ｃ）のように、このＨＤＰ−ＳＩＯ膜２３の上に、ＨＤＰ−ＳＩＯ膜２３の形成時よりもＤ／Ｓ比を高くした高密度プラズマＣＶＤ法により、層間絶縁膜であるＨＤＰ−ＳＩＯ膜５を形成する。さらに、この上にＴＥＯＳとＯ２ガスを反応ガスとするプラズマＣＶＤ法によりＳｉＯ２膜６を形成し、ＣＭＰにより平坦化を行う。
【００３８】
以上のような半導体装置の製造方法によれば、Ａｌ配線３をＨＤＰ−ＳＩＯ膜２３で覆っているため、高密度プラズマＣＶＤ法によりＨＤＰ−ＳＩＯ膜５を形成する際のＡｌ配線３の熱膨張を物理的に抑え込むことができる。よって、Ａｌ配線３にボイドが発生するのを防ぐことができる。
【００３９】
ここで、ＨＤＰ−ＳＩＯ膜２３の形成時はデポジション／スパッタリングの比Ｄ／Ｓ比を小さくしているため、Ａｒ原子のスパッタリングによる発熱が抑えられ、この際のＡｌ配線３の熱膨張によるメタル配線ボイドの発生はない。また、スパッタリングを少なくしているため、Ａｌ配線３の肩が削られるのを抑えることができる。さらに、熱膨張を抑え込むために、ＨＤＰ−ＳＩＯ膜２２の膜厚は５０〜２００ｎｍと厚くしている。スパッタリングを少なくしたため、ＨＤＰ−ＳＩＯ膜２３は埋め込み性が悪いが、その上に埋め込み性の良いＨＤＰ−ＳＩＯ膜５を形成することで補うことができる。
【００４０】
【発明の効果】
この発明は以上説明したように、メタル配線を覆うように高密度プラズマＣＶＤ法により層間絶縁膜を形成する際に、メタル配線の熱膨張を抑制して、メタル配線にボイドが発生するのを防ぐことができる。
【図面の簡単な説明】
【図１】この発明の実施の形態１による半導体装置の製造工程を示す断面図である。
【図２】この発明の実施の形態２による半導体装置の製造工程を示す断面図である。
【図３】この発明の実施の形態３による半導体装置の製造工程を示す断面図である。
【図４】この発明の実施の形態４による半導体装置の製造工程を示す断面図である。
【図５】この発明の実施の形態５による半導体装置の製造工程を示す断面図である。
【符号の説明】
１  基板
２，４  Ｔｉ膜（高融点金属膜）
３  Ａｌ配線（メタル配線）
５  ＨＤＰ−ＳＩＯ膜（層間絶縁膜）
２０  ＡｌＮ層（Ａｌ化合物層）
２１  ＳｉＯＮ層（バッファ層）
２２  低温ＨＤＰ−ＳＩＯ膜（バッファ層）
２３  Ｄ／Ｓ比が大きいＨＤＰ−ＳＩＯ膜（バッファ層）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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