(57)【要約】【課題】新規な静電気保護用半導体装置および該静電気保護用半導体装置を含む半導体装置を提供する。【解決手段】本発明の静電気保護用半導体装置１００は、第１導電型の半導体基板１０に形成された、第１導電型の第１領域１４および第２導電型の第２領域１２を含む。第２領域１２は、第１導電型の第１不純物拡散層２２と、第１不純物拡散層２２と隣り合う第１導電型の第２不純物拡散層２４とを含む。第１領域１４は、第１導電型の第３不純物拡散層２６を含む。第２不純物拡散層２４は、第１不純物拡散層２２に所定値の正電圧が印加された場合に、第２不純物拡散層２２の下に形成される空乏層２４ａが半導体基板１０とが接続するように形成されている。【選択図】        図１
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【特許請求の範囲】
【請求項１】
第１導電型の半導体基板に形成された、第１導電型の第１領域および第２導電型の第２領域を含み、
前記第２領域は、第１導電型の第１不純物拡散層と、該第１不純物拡散層と隣り合う第１導電型の第２不純物拡散層と、を含み、
前記第１領域は、第１導電型の第３不純物拡散層を含み、
前記第１不純物拡散層に所定値の正電圧が印加された場合に、前記第２不純物拡散層の下に空乏層が形成され、該空乏層を介して該第２不純物拡散層と前記半導体基板とが接続するように、該第２不純物拡散層が形成されている、静電気保護用半導体装置。
【請求項２】
請求項１において、
前記第１不純物拡散層は、所定の信号入力端子、信号出力端子、または信号入出力端子に接続されている、静電気保護用半導体装置。
【請求項３】
請求項１または２において、
前記第３不純物拡散層は、基準電源電圧に接続されている、静電気保護用半導体装置。
【請求項４】
請求項１ないし３のいずれかにおいて、
前記第２不純物拡散層は、前記半導体基板に設けられた素子分離領域の下に形成されている、静電気保護用半導体装置。
【請求項５】
請求項１ないし４のいずれかにおいて、
前記第２不純物拡散層は、前記第１不純物拡散層の下に形成されている、静電気保護用半導体装置。
【請求項６】
請求項１ないし５のいずれかにおいて、
前記第１領域および前記第２領域がウエル構造を有する、静電気保護用半導体装置。
【請求項７】
請求項１ないし６のいずれかにおいて、
前記基準電源電圧がアースである、静電気保護用半導体装置。
【請求項８】
請求項１ないし７のいずれかの静電気保護用半導体装置を含み、
前記半導体基板の上に、さらに、絶縁ゲート型の高耐圧トランジスタおよび低耐圧トランジスタを含む、半導体装置。
【請求項９】
請求項８において、
前記高耐圧トランジスタは、前記半導体基板に設けられた素子分離領域と、該素子分離領域の下部に形成されたチャネルストッパ層と、を含む、半導体装置。
【請求項１０】
請求項９において、
前記第２不純物拡散層と、前記チャネルストッパ層とは、同じ工程にて形成される、半導体装置。
【請求項１１】
請求項８において、
前記高耐圧トランジスタは、オフセット領域を含み、
前記オフセット領域は、第１オフセット層と、第１オフセット層の上部に形成され、該第１オフセット層よりも不純物濃度が高い第２オフセット層と、を含む、半導体装置。
【請求項１２】
請求項１１において、
前記第２不純物拡散層と、前記第１オフセット層とは、同じ工程にて形成される、半導体装置。
【請求項１３】
請求項１１または１２において、
前記第１不純物拡散層と、前記高耐圧トランジスタのソース／ドレイン層とは、同じ工程にて形成される、半導体装置。
【請求項１４】
請求項１１ないし１３のいずれかにおいて、
前記第３不純物拡散層と、前記高耐圧トランジスタのソース／ドレイン層とは、同じ工程にて形成される、半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、新規な静電気保護用半導体装置および該静電保護用半導体装置を含む半導体装置に関する。
【０００２】
【背景技術】
半導体装置においては、信号入力端子、信号出力端子、あるいは信号入出力端子に静電気等のサージが印加されて、内部回路が静電破壊されることがある。このような静電破壊を防止するため、一般に、前述した端子には静電保護回路が接続されている。
【０００３】
【発明が解決しようとする課題】
本発明の目的は、新規な静電気保護用半導体装置および該静電気保護用半導体装置を含む半導体装置を提供することにある。
【０００４】
【課題を解決するための手段】
１．静電気保護用半導体装置
本発明の静電気保護用半導体装置は、
第１導電型の半導体基板に形成された、第１導電型の第１領域および第２導電型の第２領域を含み、
前記第２領域は、第１導電型の第１不純物拡散層と、該第１不純物拡散層と隣り合う第１導電型の第２不純物拡散層と、を含み、
前記第１領域は、第１導電型の第３不純物拡散層を含み、
前記第１不純物拡散層に所定値の正電圧が印加された場合に、前記第２不純物拡散層の下に空乏層が形成され、該空乏層を介して該第２不純物拡散層と前記半導体基板とが接続するように、該第２不純物拡散層が形成されている。
【０００５】
本発明の静電気保護用半導体装置によれば、前記第１不純物拡散層に所定値の正電圧が印加された場合に、前記第２不純物拡散層から前記第１不純物拡散層へと電荷（正孔または電子）が移動する結果、前記第２不純物拡散層の下に空乏層が形成される。この空乏層を介して前記第２不純物拡散層と前記半導体基板とが接続する。この結果、前記第１不純物拡散層から前記第２不純物拡散層、前記空乏層、前記半導体基板、および前記第１領域を経て、前記第３不純物拡散層へ至る電荷移動経路が形成される。これにより、前記第１不純物拡散層に印加された前記正極性の電圧パルスを、この電荷移動経路を介して、前記第３不純物拡散層へと放電させることができる。これにより、静電気などのサージから被保護回路を確実に保護することができる。
【０００６】
本発明の静電気保護用半導体装置は、以下の態様（１）−（６）をとることができる。
【０００７】
（１）前記第１不純物拡散層は、所定の信号入力端子、信号出力端子、または信号入出力端子に接続できる。
【０００８】
（２）前記第３不純物拡散層は、基準電源電圧に接続できる。
【０００９】
（３）前記第２不純物拡散層は、前記半導体基板に設けられた素子分離領域の下に形成できる。この構成によれば、前記素子分離領域が形成されていない場合と比較して、前記半導体基板の表面（前記素子分離領域が形成されている側の面）から相対的により深い位置に、前記第２不純物拡散層を形成できる。その結果、前記第１不純物拡散層に所定値の正電圧が印加された場合に、前記第２不純物拡散層の下に形成される前記空乏層を、より容易に前記半導体基板へと到達させることができる。
【００１０】
（４）前記第２不純物拡散層は、前記第１不純物拡散層の下に形成できる。この構成によれば、前記第１不純物拡散層に所定値の正電圧が印加された場合に、前記第２不純物拡散層の下に形成される前記空乏層を、より容易に前記半導体基板へと到達させることができる。
【００１１】
（５）前記第１領域および前記第２領域がウエル構造を有することができる。
【００１２】
（６）前記基準電源電圧がアースであることができる。
【００１３】
２．半導体装置
本発明の半導体装置は、上記の静電気保護用半導体装置を含み、
前記半導体基板の上に、さらに、絶縁ゲート型の高耐圧トランジスタおよび低耐圧トランジスタを含む。
【００１４】
上記本発明の半導体装置は、以下の態様（Ａ）および（Ｂ）をとることができる。
【００１５】
（Ａ）前記高耐圧トランジスタは、前記半導体基板に設けられた素子分離領域と、該素子分離領域の下部に形成されたチャネルストッパ層と、を含むことができる。
【００１６】
この場合、前記第２不純物拡散層と、前記チャネルストッパ層とを、同じ工程にて形成できる。
【００１７】
（Ｂ）前記高耐圧トランジスタは、オフセット領域を含み、前記オフセット領域は、第１オフセット層と、第１オフセット層の上部に形成され、該第１オフセット層よりも不純物濃度が高い第２オフセット層と、を含むことができる。
【００１８】
この場合、前記第２不純物拡散層と、前記第１オフセット層とを、同じ工程にて形成できる。
【００１９】
また、この場合、前記第１不純物拡散層と、前記高耐圧トランジスタのソース／ドレイン層とを、同じ工程にて形成できる。
【００２０】
さらに、この場合、前記第３不純物拡散層と、前記高耐圧トランジスタのソース／ドレイン層とを、同じ工程にて形成できる。
【００２１】
前記（Ａ）および（Ｂ）の態様において、本発明の静電気保護用半導体装置を、前記高耐圧トランジスタまたは低耐圧トランジスタの製造プロセスを利用して形成することにより、前記静電気保護用半導体装置を形成するための製造プロセスを別途設ける必要がないため、製造工程が簡略化でき、生産コストを低減することができる。その結果、より廉価な半導体装置を得ることができる。
【００２２】
また、本発明の静電気保護用半導体装置が、前記高耐圧トランジスタの製造プロセスを利用して形成された場合、前記静電気保護用半導体装置を構成する各層は、前記高耐圧トランジスタを構成する各層と同様の構造を有するため、耐圧に優れている。このため、大きな電圧パルスをより確実に放電させることができる。
【００２３】
【発明の実施の形態】
以下、本発明を適用した実施の形態について説明する。
【００２４】
［第１の実施の形態］
図１は、本実施の形態にかかる半導体装置を模式的に示す断面図であり、図２は、図１に示す静電気保護用半導体装置１００の動作を説明する断面図である。図３は、本実施の形態にかかる半導体装置に含まれる高耐圧トランジスタおよび低耐圧トランジスタを模式的に示す断面図である。なお、図３では、素子分離領域の図示を省略している。
【００２５】
本実施の形態では、静電気保護用半導体装置１００が形成された半導体基板１０と同一の基板上に、ソース−ドレイン間耐圧が異なる絶縁ゲート型の高耐圧トランジスタおよび低耐圧トランジスタが形成されている場合について述べる（図３参照）。図１および図２に示す高耐圧トランジスタ４００ＮＨは、図３に示す高耐圧トランジスタおよび低耐圧トランジスタの一部を抜粋して示したものである。また、本実施の形態では、第１導電型をＰ型とし、第２導電型をＮ型とした例について述べる。
【００２６】
１．デバイスの構造
本実施の形態の半導体装置は、静電気保護用半導体装置１００と、高耐圧トランジスタ３００ＰＨ，４００ＮＨと、低耐圧トランジスタ１００ＰＬ，２００ＮＬとを含む（図１〜図３参照）。これらはいずれも、半導体基板１０上に形成されている。
【００２７】
静電気保護用半導体装置１００は、静電気保護回路を構成する放電素子を有する。この静電気保護用半導体装置１００は、図１に示すように、Ｐ型シリコン基板からなる半導体基板１０に、Ｎ型ウエル（第２導電型の第２領域）１２と、Ｐ型ウエル（第１導電型の第１領域）１４とが形成されている。Ｎ型ウエル１２およびＰ型ウエル１４には、例えば選択酸化法やＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法によって、所定のパターンの素子分離領域４２ａ〜４２ｃが形成されている。本実施の形態においては、素子分離領域４２ａ〜４２ｃがセミリセスＬＯＣＯＳ層からなる場合を示す。
【００２８】
Ｎ型ウエル１２には、Ｐ型不純物拡散層（第１不純物拡散層）２２およびＰ型不純物拡散層（第２不純物拡散層）２４が形成されている。Ｐ型不純物拡散層２４はＰ型不純物拡散層２２と隣り合うように形成されている。
【００２９】
信号入力端子ＩＮに所定値の正電圧が印加された場合、電荷（本実施の形態では正孔）がＰ型不純物拡散層２４からＰ型不純物拡散層２２へと移動する結果、Ｐ型不純物拡散層２４の下には空乏層２４ａが形成される（図２参照）。Ｐ型不純物拡散層２４は、信号入力端子ＩＮに所定値の正電圧が印加された場合に、この空乏層２４ａが半導体基板１０と接続することができるように形成される。具体的には、Ｐ型不純物拡散層２４の不純物濃度や、Ｐ型不純物拡散層２４の断面積および深さ、ならびに導入する不純物の種類等を適宜選択することにより、信号入力端子ＩＮに所定値の正電圧が印加された場合に、空乏層２４ａを介して半導体基板１０とＰ型不純物拡散層２４とが接続するようにする。
【００３０】
また、Ｐ型不純物拡散層２４はＬＯＣＯＳ層４２ａの下に形成されている。具体的には、このＰ型不純物拡散層２４は、後述するチャネルストッパ層９３ａ，９３ｂと同様の構造を有することができる。このチャネルストッパ層９３ａ，９３ｂは、高耐圧トランジスタ４００ＮＨに隣り合うように形成されている。また、このチャネルストッパ層９３ａ，９３ｂは素子分離領域４２ｆ，４２ｇの下に形成される。このＰ型不純物拡散層２４は、チャネルストッパ層９３ａ，９３ｂと同じ工程によって形成することができる。すなわち、Ｐ型不純物拡散層２４は、後述する高耐圧トランジスタのＬＯＣＯＳオフセット構造を利用して形成することができる。
【００３１】
また、Ｐ型ウエル１４には、Ｐ型不純物拡散層（第３不純物拡散層）２６が形成されている。
【００３２】
これらのＰ型不純物拡散層２２，２４，２６は、素子分離領域（ＬＯＣＯＳ層）４２ａ〜４２ｃを介して相互に電気的に分離されている。本実施の形態においては、Ｐ型不純物拡散層２４がＬＯＣＯＳ層４２ａの下に形成されている場合を示す。
【００３３】
Ｐ型不純物拡散層２２は、入力信号端子ＩＮ（信号入力端子）に接続され、Ｐ型不純物拡散層２６は基準電源電圧に接続されている。なお、本実施の形態においては、基準電源電圧がアース（ＶＳＳ）である場合を示す。また、入力信号端子ＩＮには、静電気保護用半導体装置１００と並列に、被保護回路９００が接続されている。ここで、被保護回路とは、本実施の形態の静電気保護用半導体装置１００によって、静電気から保護される回路をいう。この被保護回路９００の種類は特に限定されないが、例えば、図３に示す高耐圧トランジスタや低耐圧トランジスタが被保護回路９００であってもよい。
【００３４】
前述したように、半導体基板１０の上には、静電気保護用半導体装置１００とともに、高耐圧トランジスタ３００ＰＨ，４００ＮＨおよび低耐圧トランジスタ１００ＰＬ，２００ＮＬが形成されている（図３参照）。高耐圧トランジスタ３００ＰＨ，４００ＮＨは、例えば液晶パネル駆動用ＬＳＩ，ＣＣＤ駆動用ＬＳＩなど、１０Ｖ以上の電源電圧で駆動させる場合に用いられ、通常２０Ｖ以上の耐圧を有する。また、低耐圧トランジスタ１００ＰＬ，２００ＮＬは例えば、小型化，高速化を必要とする内部制御ロジック部に用いられる。
【００３５】
各高耐圧トランジスタ３００ＰＨ，４００ＮＨは、例えば、ゲート電極がソース／ドレイン層と重なりをもたない、いわゆるオフセットゲート構造を有することができる。以下に述べる例では、各高耐圧トランジスタは、ＬＯＣＯＳオフセット構造を有する。すなわち、各高耐圧トランジスタは、ゲート電極と、ソース／ドレイン層との間にオフセット領域が設けられている。このオフセット領域は、半導体基板の所定領域に設けられたオフセットＬＯＣＯＳ層の下に設けられた低濃度不純物層（オフセット不純物層）から構成されている。なお、図３では、オフセットＬＯＣＯＳ層、オフセット不純物層およびチャネルストッパ層の図示を省略している。以下、図１に示す高耐圧トランジスタ４００ＮＨを参照して説明する。
【００３６】
Ｎチャネル型の高耐圧トランジスタ４００ＮＨは、Ｐ型ウェル４０上に設けられたゲート絶縁層９４と、このゲート絶縁層９４上に形成されたゲート電極９６と、ゲート絶縁層９４の周囲に設けられたオフセットＬＯＣＯＳ層４２ｄ，４２ｅと、このオフセットＬＯＣＯＳ層４２ｄ，４２ｅの下に形成されたＮ型の低濃度不純物層からなるオフセット不純物層９８ａ，９８ｂと、オフセットＬＯＣＯＳ層４２ｄ，４２ｅの外側に設けられたＮ型の不純物層からなるソース／ドレイン層９２ａ，９２ｂとを有する。また、高耐圧トランジスタ４００ＮＨとその周囲とを電気的に分離するために、ＬＯＣＯＳ層（素子分離領域）４２ｆ，４２ｇが形成されている。さらに、このＬＯＣＯＳ層４２ｆ，４２ｇの下には、Ｐ型の低濃度不純物層からなるチャネルストッパ層９３ａ，９３ｂが形成されている。このチャネルストッパ層９３ａ，９３ｂは、高耐圧トランジスタ４００ＮＨとその周囲との絶縁性を高めるために設けられている。
【００３７】
前述した静電気保護用半導体装置１００のＬＯＣＯＳ層４２ａ〜４２ｃは、オフセットＬＯＣＯＳ層４２ｄ，４２ｅと同じ工程にて形成することができる。また、静電気保護用半導体装置１００のＰ型不純物拡散層２４は、チャネルストッパ層９３ａ，９３ｂと同じ工程にて形成することができる。あるいは、静電気保護用半導体装置１００を構成する上記各層を、例えば、図３に示す他のトランジスタを構成する各層と同じ工程にて形成することができる。
【００３８】
各高耐圧トランジスタがＬＯＣＯＳオフセット構造を有することにより、ドレイン耐圧が大きく、高耐圧のＭＯＳＦＥＴを構成できる。すなわち、オフセットＬＯＣＯＳ層４２ｄ，４２ｅの下に低濃度不純物層からなるオフセット不純物層９８ａ，９８ｂが設けられていることにより、オフセットＬＯＣＯＳ層がない場合と比較して、チャネル領域に対してオフセット不純物層９８ａ，９８ｂを相対的に深くできる。その結果、トランジスタのＯＦＦ状態のときに、このオフセット不純物層９８ａ，９８ｂによって深い空乏層が形成でき、ドレイン電極の近傍の電界を緩和してドレイン耐圧を高めることができる。
【００３９】
２．デバイスの動作
次に、図２を参照しながら、本実施の形態の静電気保護用半導体装置１００の動作について説明する。図２は、図１に示す静電気保護用半導体装置１００の動作を模式的に説明する図である。なお、図２において、矢印の向きは電流の流れる方向を示す。
【００４０】
静電気保護用半導体装置１００において、信号入力端子ＩＮに所定値の正電圧（正極性の電圧パルス）が印加されたとする。すなわち、この場合、信号入力端子ＩＮと接続しているＰ型不純物拡散層２２に正電圧が印加されることにより、Ｐ型不純物拡散層２４からＰ型不純物拡散層２２へと正孔が移動する結果、Ｐ型不純物拡散層２４の下には空乏層２４ａが形成される。この空乏層２４ａがＰ型半導体基板１０へと到達することにより、Ｐ型不純物拡散層２２からＰ型不純物拡散層２４、空乏層２４ａ、Ｐ型半導体基板１０、およびＰ型ウエル１４を経て、Ｐ型不純物拡散層２６へ至る電荷移動経路が形成される。これにより、信号入力端子ＩＮに印加された正極性の電圧パルスは、上記電荷移動経路を介して、基準電源電圧（グランド電位）へと放電される。
【００４１】
３．作用効果
本実施の形態にかかる静電気保護用半導体装置および半導体装置によれば、以下の作用効果を有する。
【００４２】
（１）第１に、信号入力端子ＩＮに所定値の正電圧が印加された場合に、Ｐ型不純物拡散層２４の下に形成される空乏層２４ａを介してＰ型不純物拡散層２４と半導体基板１０とが接続するように、Ｐ型不純物拡散層２４が形成されている。この構成によれば、信号入力端子ＩＮに正極性の電圧パルスが印加された場合、信号入力端子ＩＮと接続しているＰ型不純物拡散層２２に正電圧が印加されることにより、Ｐ型不純物拡散層２４からＰ型不純物拡散層２２へと正孔が移動する。その結果、Ｐ型不純物拡散層２４の下に、半導体基板１０へと到達する空乏層２４ａが形成される。これにより、Ｐ型不純物拡散層２２からＰ型不純物拡散層２４、空乏層２４ａ、Ｐ型半導体基板１０、およびＰ型ウエル１４を経て、Ｐ型不純物拡散層２６へ至る電荷移動経路が形成される。これにより、信号入力端子ＩＮに印加された前記正極性の電圧パルスを、この電荷移動経路を介して、基準電源電圧（グランド電位）へと放電させることができる。これにより、静電気などのサージから被保護回路を確実に保護することができる。
【００４３】
（２）第２に、Ｐ型不純物拡散層２４がオフセットＬＯＣＯＳ層４２ａの下に形成されていることにより、オフセットＬＯＣＯＳ層４２ａが形成されていない場合と比較して、半導体基板１０の表面（素子分離領域が形成されている側の面）から相対的により深い位置に、Ｐ型不純物拡散層２４を形成できる。その結果、信号入力端子ＩＮに所定値の正電圧が印加された場合に、このＰ型不純物拡散層２４の下に形成される空乏層２４ａを、より容易に半導体基板１０へと到達させることができる。
【００４４】
（３）第３に、静電気保護用半導体装置１００は、高耐圧トランジスタ（例えば高耐圧トランジスタ４００ＮＨ）の製造プロセスを利用して形成することができる。この場合、静電気保護用半導体装置１００を形成するための製造プロセスを別途設ける必要がないため、製造工程が簡略化でき、生産コストを低減することができる。その結果、より廉価な半導体装置を得ることができる。
【００４５】
また、静電気保護用半導体装置１００は、高耐圧トランジスタの製造プロセスを利用して形成されているので、静電気保護用半導体装置１００を構成する各層は、高耐圧トランジスタを構成する各層と同様の構造を有するため、耐圧に優れている。このため、大きな電圧パルスをより確実に放電させることができる。
【００４６】
なお、静電気保護用半導体装置１００を、図３に示す他のトランジスタの製造プロセスを利用して形成する場合も、同様の作用効果を奏することができる。
【００４７】
［第２の実施の形態］
次に、本発明を適用した第２の実施の形態の半導体装置について説明する。
【００４８】
図４は、本発明を適用した第２の実施の形態の半導体装置を模式的に示す断面図であり、図５は、図４に示す静電気保護用半導体装置１１０の動作を説明する断面図である。図６は、本発明を適用した第２の実施の形態の半導体装置を構成する高耐圧トランジスタおよび低耐圧トランジスタを模式的に示す断面図である。
【００４９】
本実施の形態では、前述した第１の実施の形態と同様に、静電気保護用半導体装置１１０が形成された半導体基板１０と同一の基板上に、ソース−ドレイン間耐圧が異なる絶縁ゲート型の高耐圧トランジスタおよび低耐圧トランジスタが形成されている場合について述べる（図６参照）。図４および図５に示す高耐圧トランジスタ３１０ＰＨは、図６に示す高耐圧トランジスタおよび低耐圧トランジスタの一部を抜粋して示している。なお、前述した本実施の形態と同様の構造を有する部分については、詳しい説明を省略する。
【００５０】
１．デバイスの構造
本実施の形態の半導体装置は、静電気保護用半導体装置１１０と、高耐圧トランジスタ３１０ＰＨ，４１０ＮＨと、低耐圧トランジスタ１１０ＰＬ，２１０ＮＬとを含む（図４〜図６参照）。これらはいずれも半導体基板１０上に形成されている。
【００５１】
静電気保護用半導体装置１１０においては、Ｎ型ウエル１２に、Ｐ型不純物拡散層（第１不純物拡散層）６２およびＰ型不純物拡散層（第２不純物拡散層）６４が形成されている。具体的には、Ｐ型不純物拡散層６２はＰ型不純物拡散層６４の上部に形成されており、かつ、Ｐ型不純物拡散層６２はＰ型不純物拡散層６４よりも不純物濃度が高く形成されている。信号入力端子ＩＮに所定値の正電圧が印加された場合、Ｐ型不純物拡散層６４の下には空乏層６４ａが形成される（図５参照）。Ｐ型不純物拡散層６４は、この空乏層６４ａが半導体基板１０と接続することができるように形成される。具体的には、Ｐ型不純物拡散層６４の不純物濃度や、Ｐ型不純物拡散層６４を形成する断面積および深さ、ならびに導入する不純物の種類等を適宜選択することにより、信号入力端子ＩＮに所定値の正電圧が印加された場合に、空乏層６４ａを介して半導体基板１０とＰ型不純物拡散層６４とが接続するようにする。
【００５２】
また、Ｐ型ウエル１４には、Ｐ型不純物拡散層（第３不純物拡散層）６６が形成されている。本実施の形態においては、このＰ型不純物拡散層６６内には、Ｐ型不純物拡散層６６よりも不純物濃度が高いＰ型不純物拡散層６６ａが形成されている。
【００５３】
さらに、Ｐ型不純物拡散層６４内には、Ｐ型不純物拡散層６２を挟むように、Ｐ型の低濃度不純物層６５ａ，６５ｂが形成されている。また、Ｐ型不純物拡散層６６内には、Ｐ型不純物拡散層６６ａを挟むように、Ｐ型の低濃度不純物層６７ａ，６７ｂが形成されている。
【００５４】
本実施の形態においては、Ｐ型不純物拡散層６４，６６は、後述する高耐圧トランジスタ３１０ＰＨを構成する第１オフセット層７６，７４と同様の構造を有することができる。Ｐ型不純物拡散層６４，６６は、後述する高耐圧トランジスタの二重ドレイン（ＤＤＤ：Ｄｏｕｂｌｅ  Ｄｉｆｆｕｓｅｄ  Ｄｒａｉｎ）構造を利用して形成することができる。すなわち、このＰ型不純物拡散層６４，６６は、第１オフセット層７６，７４と同じ工程によって形成することができる。また、Ｐ型の低濃度不純物層６５ａ，６５ｂ，６７ａ，６７ｂは、後述する高耐圧トランジスタ３１０ＰＨを構成する第２オフセット層７５ａ，７７ａおよび不純物層７５ｂ，７７ｂと同様の構造を有することができる。
【００５５】
また、本実施の形態においては、Ｐ型不純物拡散層６６ａ，６２は、後述する高耐圧トランジスタ３１０ＰＨを構成するソース／ドレイン層７２ａ，７２ｂと同様の構造を有することができる。
【００５６】
Ｐ型不純物拡散層６４，６６は素子分離領域８２ｂを介して相互に電気的に分離されている。Ｐ型不純物拡散層６４はＰ型不純物拡散層６２の下に形成されている。この構成によれば、Ｐ型不純物拡散層６２に所定値の正電圧が印加された場合に、Ｐ型不純物拡散層６４の下に形成される空乏層６４ａ（図５参照）を、より容易に半導体基板１０へと到達させることができる。また、本実施の形態においては、素子分離領域８２ａ〜８２ｆがＬＯＣＯＳ層からなる場合について説明する。
【００５７】
Ｐ型不純物拡散層６２は、入力信号端子ＩＮ（信号入力端子）に接続され、Ｐ型不純物拡散層６６ａは基準電源電圧に接続されている。また、入力信号端子ＩＮには、静電気保護用半導体装置１１０と並列に、被保護回路９００が接続されている。この被保護回路９００の種類は特に限定されないが、例えば、図６に示す高耐圧トランジスタや低耐圧トランジスタが被保護回路９００であってもよい。
【００５８】
前述したように、半導体基板１０の上には、さらに、高耐圧トランジスタ３１０ＰＨ，４１０ＮＨおよび低耐圧トランジスタ１１０ＰＬ，２１０ＮＬが形成されている（図６参照）。これらはそれぞれ、図３に示す高耐圧トランジスタおよび低耐圧トランジスタと同様の機能を有することができる。
【００５９】
各高耐圧トランジスタ３１０ＰＨ，４１０ＮＨは、図３に示す高耐圧トランジスタおよび低耐圧トランジスタと同様に、例えば、ゲート電極がソース／ドレイン層と重なりをもたない、いわゆるオフセットゲート構造を有することができる。以下に述べる例では、各高耐圧トランジスタは、ＬＯＣＯＳオフセット構造と、二重ドレイン構造とを有する。すなわち、各高耐圧トランジスタは、ゲート電極と、ソース／ドレイン層との間にオフセット領域が設けられており、かつ、このオフセット領域は、二重ドレイン構造を構成する深い低濃度不純物層（第１オフセット層）と、ＬＯＣＯＳオフセット構造を構成する低濃度不純物層（第２オフセット層）とから構成されている。
【００６０】
Ｐチャネル型の高耐圧トランジスタ３１０ＰＨは、図４に示すように、ゲート絶縁層７３の周囲に設けられたオフセットＬＯＣＯＳ層８２ｃ，８２ｄと、このオフセットＬＯＣＯＳ層８２ｃ，８２ｄの下に形成されたＰ型の低濃度不純物層からなる第２オフセット層７７ａ，７５ａと、これらの第２オフセット層７７ａ，７５ａより深い第１オフセット層７６，７４とを含む。
【００６１】
Ｐチャネル型の高耐圧トランジスタ４１０ＮＨは、図６に示すように、ゲート絶縁層１４２の周囲に設けられたオフセットＬＯＣＯＳ層１４８ａ，１４８ｂと、このオフセットＬＯＣＯＳ層１４８ａ，１４８ｂの下に形成されたＮ型の低濃度不純物層からなる第２オフセット層１４９ａ，１４９ｂと、素子分離絶縁層１６０の下に形成されたＮ型の低濃度不純物層１６２と、これらの第２オフセット層１４９ａ，１４９ｂおよび低濃度不純物層１６２より深い第１オフセット層１４０ａ，１４０ｂとを含む。
【００６２】
各高耐圧トランジスタがＬＯＣＯＳオフセット構造と二重ドレイン構造を有することにより、ドレイン耐圧が大きく、高耐圧のＭＯＳＦＥＴを構成できる。すなわち、オフセットＬＯＣＯＳ層の下に第２オフセット層を設けることにより、オフセットＬＯＣＯＳ層が形成されていない場合と比較して、チャネル領域に対して第２オフセット層を相対的により深くできる。その結果、トランジスタがＯＦＦ状態のときに、この第２オフセット層によって深い空乏層が形成でき、ドレインの電界を緩和してドレイン耐圧を高めることができる。また、第１オフセット層によって、ドレイン近傍の電界をさらに緩和することができる。
【００６３】
また、図６に示すように、低耐圧トランジスタ１１０ＰＬ，２１０ＮＬが形成されている第３ウェル１２０および第４ウェル１３０は、第１ウェル１２内に形成されているため、それぞれ半導体基板１０とは電気的に分離される。このため、第３，第４ウェル１２０，１３０毎にバイアス条件を独立に設定することが可能となる。すなわち、第３ウェル１２０および第４ウェル１３０のそれぞれに半導体基板１０の基板電位Ｖｓｕｂと独立に駆動電圧を設定できる。そして、低耐圧トランジスタ１１０ＰＬ，２１０ＮＬの駆動電圧Ｖ１，Ｖ２を、高耐圧トランジスタ３１０ＰＨ，４１０ＮＨの駆動電圧Ｖ３，Ｖ４の中間に設定することにより、低耐圧トランジスタの駆動電圧レベルから高耐圧トランジスタの駆動電圧レベルへ変換するレベルシフト回路の設計を効率よくかつ容易にすることができる。
【００６４】
前述した静電気保護用半導体装置１００のＬＯＣＯＳ層８２ａ，８２ｂ（図３参照）は、高耐圧トランジスタ３１０ＰＨのオフセットＬＯＣＯＳ層８２ｄ〜８２ｆ（図４参照）と同じ工程にて形成することができる。また、静電気保護用半導体装置１１０のＰ型不純物拡散層６４，６６は、第２オフセット層７４，７６と同じ工程にて形成することができる。あるいは、静電気保護用半導体装置１１０を構成する上記各層を、例えば、図６に示す他のトランジスタを構成する各層と同じ工程にて形成することができる。
【００６５】
高耐圧トランジスタ３１０ＰＨと隣り合うトランジスタとは、ＬＯＣＯＳ層（素子分離領域）８２ｅ，８２ｆによって電気的に分離されている。
【００６６】
２．デバイスの動作
次に、図５を参照しながら、本実施の形態の静電気保護用半導体装置１１０の動作について説明する。図５は、図４に示す静電気保護用半導体装置１１０の動作を模式的に説明する図である。なお、図５において、矢印の向きは電流の流れる方向を示す。
【００６７】
静電気保護用半導体装置１１０において、信号入力端子ＩＮに所定値の正電圧（正極性の電圧パルス）が印加されたとする。すなわち、この場合、信号入力端子ＩＮと接続しているＰ型不純物拡散層６２に正電圧が印加されることにより、Ｐ型不純物拡散層６４からＰ型不純物拡散層６２へと正孔が移動する結果、Ｐ型不純物拡散層６４の下には空乏層６４ａが形成される。この空乏層６４ａがＰ型半導体基板１０へと到達することにより、Ｐ型不純物拡散層６２からＰ型不純物拡散層６４、空乏層６４ａ、Ｐ型半導体基板１０、Ｐ型ウエル１４、およびＰ型不純物拡散層６６を経て、Ｐ型不純物拡散層６６ａへ至る電荷移動経路が形成される。これにより、信号入力端子ＩＮに印加された電圧パルスは、上記電荷移動経路を介して、基準電源電圧（グランド電位）へと放電される。
【００６８】
３．作用効果
本実施の形態にかかる静電気保護用半導体装置および半導体装置によれば、以下の作用効果を有する。
【００６９】
（１）第１に、信号入力端子ＩＮに所定値の正電圧が印加された場合に、Ｐ型不純物拡散層６４の下に形成される空乏層６４ａを介してＰ型不純物拡散層６４と半導体基板１０とが接続するように、Ｐ型不純物拡散層６４が形成されている。この構成によれば、信号入力端子ＩＮに正極性の電圧パルスが印加された場合、信号入力端子ＩＮと接続しているＰ型不純物拡散層６２に正電圧が印加されることにより、Ｐ型不純物拡散層６４からＰ型不純物拡散層６２へと正孔が移動する。その結果、Ｐ型不純物拡散層６４の下に、半導体基板１０へと到達する空乏層６４ａが形成される。これにより、Ｐ型不純物拡散層６２からＰ型不純物拡散層６４、空乏層６４ａ、Ｐ型半導体基板１０、Ｐ型ウエル１４、およびＰ型不純物拡散層６６を経て、Ｐ型不純物拡散層６６ａへ至る電荷移動経路が形成される。これにより、信号入力端子ＩＮに印加された前記正極性の電圧パルスを、前記電荷移動経路を介して、基準電源電圧（グランド電位）へと放電させることができる。これにより、静電気などのサージから被保護回路を確実に保護することができる。
【００７０】
（２）第２に、静電気保護用半導体装置１１０は、高耐圧トランジスタ（例えば高耐圧トランジスタ３１０ＰＨ）の製造プロセスを利用して形成することができる。この場合、静電気保護用半導体装置１１０を形成するための製造プロセスを別途設ける必要がないため、製造工程が簡略化でき、生産コストを低減することができる。その結果、より廉価な半導体装置を得ることができる。
【００７１】
また、静電気保護用半導体装置１１０は高耐圧トランジスタの製造プロセスを利用して形成されるので、静電気保護用半導体装置１１０を構成する各層は、高耐圧トランジスタを構成する各層と同様の構造を有するため、耐圧に優れている。このため、大きな電圧パルスをより確実に放電させることができる。
【００７２】
なお、静電気保護用半導体装置１１０を、図６に示す他のトランジスタの製造プロセスを利用して形成する場合も、同様の作用効果を奏することができる。
【００７３】
本発明は上記実施の形態に限定されず、本発明の要旨の範囲で種々の態様を取り得る。
【００７４】
例えば、本実施の形態にかかる静電気保護用半導体装置を、信号出力端子または信号入出力端子に接続した場合でも、同様の作用効果を奏することができる。また、本実施の形態にかかる静電気保護用半導体装置を構成する半導体基板、不純物拡散層ならびにウエルの導電型をそれぞれ逆の導電型にしても、同様の作用効果を奏することができる。
【図面の簡単な説明】
【図１】本発明を適用した第１の実施の形態にかかる半導体装置を模式的に示す断面図である。
【図２】図１に示す静電気保護用半導体装置の動作を模式的に示す断面図である。
【図３】図１に示す半導体装置を構成する高耐圧トランジスタおよび低耐圧トランジスタを模式的に示す断面図である。
【図４】本発明を適用した第２の実施の形態にかかる半導体装置を模式的に示す断面図である。
【図５】図４に示す静電気保護用半導体装置の動作を模式的に示す断面図である。
【図６】図４に示す半導体装置を構成する高耐圧トランジスタおよび低耐圧トランジスタを模式的に示す断面図である。
【符号の説明】
１０  半導体基板、  １２  第１領域、  １４  第２領域、  ２２，６２  第１不純物拡散層、  ２４，６４  第２不純物拡散層、  ２４ａ，６４ａ  空乏層、  ２６，６６  第３不純物拡散層、  ２７  不純物層、  ２０，３０，４０，５０，１２０，１３０  ウエル、  ３２ａ，３２ｂ，５２ａ，５２ｂ，７２ａ，７２ｂ，９２ａ，９２ｂ，１２６ａ，１２６ｂ，１３６ａ，１３６ｂ，１４６ａ，１４６ｂ，１８２ａ，１８２ｂ  ソース／ドレイン層、  ３４，５４，７３，９４，１２２，１３２，１４２，１８４  ゲート絶縁層、  ３６，５６，７８，９６，１２４，１３４，１４４，１８６  ゲート電極、  ４２ａ，４２ｂ，４２ｃ，４２ｄ，４２ｆ，４２ｇ，４２ｈ，１６０，８２ａ，８２ｂ，８２ｃ，８２ｄ，８２ｅ，８２ｆ，１４８ａ，１４８ｂ  素子分離領域、  ６６ａ  第４不純物拡散層、  ６５ａ，６５ｂ，６７ａ，６７ｂ  不純物層、  ７４，７６  第１オフセット層、  ７５ａ，７７ａ  第２オフセット層、  ７５ｂ，７７ｂ  不純物層、  ９３ａ，９３ｂ，１６２，１６４，１６６  チャネルストッパ層、  ９８ａ，９８ｂ  オフセット不純物層、  １００，１１０  静電気保護用半導体装置、  １４９ａ  第２オフセット層、  １４９ｂ  不純物層、  １００ＰＬ，１１０ＰＬ  低耐圧ＰＭＯＳトランジスタ、  ２００ＮＬ，２１０ＮＬ  低耐圧ＮＭＯＳトランジスタ、  ３００ＰＨ，３１０ＰＨ  高耐圧ＰＭＯＳトランジスタ、  ４００ＮＨ，４１０ＮＨ  高耐圧ＮＭＯＳトランジスタ、  ９００  被保護回路
【図１】
2004241562.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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