(57)【要約】【課題】高速サイクル動作を実現するためには、アドレスアクセス時間を短縮する必要があるが、アドレスアクセス時間が短縮されると、メモリアレイ内におけるスキュー、特に、ＹＳスキューを無視できなくなってきた。【解決手段】ＹＰＤＣからのプリデコードアドレス信号を受けて、メモリ領域に配列されたカラム選択線上にカラム選択信号を出力するカラムデコーダブロックを低速で動作する第１のデコーダ部と、高速で動作する第２のデコーダ部とに分割し、第１のデコーダ部をＹＰＤＣに隣接して配置する一方、第２のデコーダ部をＹＰＤＣから離れた位置に設け、第１及び第２のデコーダ部によって選択されるメモリ領域におけるスキューが略同じになるようにする。この場合、第１及び第２のデコーダ部の分割位置は、プリデコードアドレス信号の遅延時間の中間点に設けられている。【選択図】　図３
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【特許請求の範囲】
【請求項１】
複数の選択線と、該選択線によって選択されるメモリセルを含むメモリ領域と、前記選択線を選択するデコーダ部とを有する半導体メモリ装置において、前記デコーダ部は、互いに異なる入出力遅延特性を備えた複数種類のデコーダを備えていることを特徴とする半導体メモリ装置。
【請求項２】
請求項１において、前記複数種類のデコーダは、予め定められた入出力遅延特性を備えた第１のデコーダと、当該第１のデコーダより入出力遅延特性の速い第２のデコーダとに分割されていることを特徴とする半導体メモリ装置。
【請求項３】
請求項２において、前記第１及び第２のデコーダに接続され、前記第１及び第２のデコーダを選択的に動作させるための予備デコーダを備え、前記第１及び第２のデコーダは、それぞれメモリアレイ上に延びる前記選択線に接続されていることを特徴とする半導体メモリ装置。
【請求項４】
請求項２又は３において、前記第１のデコーダは、前記予備デコーダの近傍に設置されており、他方、前記第２のデコーダは、前記第１のデコーダより前記予備デコーダから離れた位置に設置されていることを特徴とする半導体メモリ装置。
【請求項５】
請求項２〜４のいずれかにおいて、前記メモリ領域は、前記第１及び第２のデコーダによって選択される第１及び第２のメモリ領域に分割されていることを特徴とする半導体メモリ装置。
【請求項６】
請求項３〜５のいずれかにおいて、前記選択線は、前記半導体メモリ装置のカラム選択（ＹＳ）線であり、前記デコーダ部及び前記予備デコーダは、それぞれカラムデコーダ及びカラムプリデコーダであることを特徴とする半導体メモリ装置。
【請求項７】
請求項６において、前記第１及び第２のデコーダは、それぞれ複数のＹデコーダユニットを含んでおり、各デコーダユニットはカラム選択線に接続されていることを特徴とする半導体メモリ装置。
【請求項８】
請求項７において、前記カラム選択線には、複数の選択スイッチ及び当該選択スイッチに接続された複数のセンスアンプが接続されており、前記各センスアンプには、前記メモリアレイのメモリセルに延びるビットペア線が接続されていることを特徴とする半導体メモリ装置。
【請求項９】
複数のカラム選択線と、該カラム選択線によって選択されるメモリセルを含むメモリ領域と、前記選択線を選択するカラムデコーダ部とを有する半導体メモリ装置において、前記カラムデコーダ部は互いに異なる入出力遅延特性を備えた複数種類のカラムデコーダを備え、該複数種類のカラムデコーダは、予め定められた位置に設けられたカラムプリデコーダに接続されていることを特徴とする半導体メモリ装置。
【請求項１０】
請求項９において、前記カラムデコーダ部は、前記カラムプリデコーダの近傍に配線を介して接続され、予め定められた入出力遅延特性を備えた第１のカラムデコーダと、前記カラムプリデコーダに対して前記第１のカラムデコーダより離れた位置に配線を介して接続され、前記第１のカラムデコーダより入出力遅延特性の速い第２のカラムデコーダとに分割されていることを特徴とする半導体メモリ装置。
【請求項１１】
請求項１０において、前記メモリ領域は、前記第１のカラムデコーダによって選択される第１のメモリ領域と、前記第２のカラムデコーダによって選択される第２のメモリ領域とを有していることを特徴とする半導体メモリ装置。
【請求項１２】
請求項１１において、前記第１及び第２のメモリ領域の分割比率は、前記第１及び第２のメモリ領域内におけるスキューが実質上互いに等しくなるように、決定されていることを特徴とする半導体メモリ装置。
【請求項１３】
請求項１２において、前記分割比率は、前記プリカラムデコーダから前記カラムデコーダにまで延在するプリデコーダアドレス信号伝搬用配線の遅延時間の中間地点で分割されることによって決定されることを特徴とする半導体メモリ装置。
【請求項１４】
請求項１３において、前記分割比率は、実質的に１：３であることを特徴とする半導体メモリ装置。
【請求項１５】
請求項１３において、前記カラムプリデコーダから第１のカラムデコーダまでの配線と、前記カラムプリデコーダから第２のカラムデコーダまでの配線との比は、１：４であることを特徴とする半導体メモリ装置。
【請求項１６】
請求項１０〜１５のいずれかにおいて、前記第１のカラムデコーダの近端選択線に接続された選択スイッチと、前記第２のカラムデコーダの近端選択線に接続された選択スイッチとが実質的に同時にスタートするように、前記第１及び第２カラムデコーダの処理速度が設定されていることを特徴とする半導体メモリ装置。
【請求項１７】
請求項１０〜１６のいずれかにおいて、前記第１のカラムデコーダは、第２のカラムデコーダに、遅延素子を付加した構成を備えていることを特徴とする半導体メモリ装置。
【請求項１８】
請求項１０〜１６のいずれかにおいて、前記第１のカラムデコーダは、電荷を引き抜くためのＭＯＳトランジスタのソースを備えていることを特徴とする半導体メモリ装置。
【請求項１９】
メモリアレイを含むメモリ領域を備えると共に、カラムプリデコーダ及び当該カラムプリデコーダに接続されたカラムデコーダ部を備えた半導体メモリ装置の設計方法において、前記カラムプリデコーダから前記カラムデコーダ部の最終端に至るまでの遅延時間の中間点において、前記カラムデコーダ部を第１及び第２のカラムデコーダに分割することによって、前記メモリ領域を第１及び第２のメモリ領域に分割し、前記第１のメモリ領域の前記カラムプリデコーダに最も近接した第１のカラムデコーダの選択スイッチと、前記第２のメモリ領域に前記カラムプリデコーダに最も近接した第２のカラムデコーダの選択スイッチとが、実質的に同一のタイミングでスタートするように、前記第１及び第２のカラムデコーダの処理時間を算出し、これによって、第１及び第２のメモリ領域におけるスキューを軽減することを特徴とする半導体メモリ装置の設計方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＤＲＡＭ等の半導体メモリ装置に関し、特に、高速でアクセス可能な半導体メモリ装置に関する。
【０００２】
【従来の技術】
一般に、半導体メモリ装置には、高速動作と共に大容量化が求められている。このため、クロックの前縁と後縁の双方において書込或いは読出を行うことができるＤＤＲ（ｄｏｕｂｌｅ　ｄａｔａ　ｒａｔｅ）方式を採用した半導体メモリ装置、即ち、ＤＲＡＭが提案されている。一方、このような高速化並びに大容量化の要求に応えるためには、書込、読出動作に要するサイクルを高速化する必要があり、この高速サイクル動作を実現するには、アドレスアクセス時間の高速化が必須となり、ＤＤＲのうち、特に、ＤＤＲ−ＩＩでは特にこの要請が強い。
【０００３】
この種の半導体メモリ装置（ＤＲＡＭ）として、半導体チップを複数のバンクに区分すると共に、各バンクを複数のアレイに分けた構成を採用したものがある。この半導体メモリ装置（ＤＲＡＭ）は、各アレイ内のメモリセルに延びるカラム選択（ＹＳ）線を選択するカラムデコーダ（ＹＤＥＣ）ブロックを各バンクの中央領域に備え、当該カラムデコーダブロックにより、両側に配置されたメモリアレイを選択する構成を有している。この場合、カラムデコーダブロックは、メモリアレイに対応してカラム方向に２つに分割され、メモリアレイに対応した第１及び第２のカラムデコーダ列を形成している。また、各カラムデコーダ列には、カラム選択（ＹＳ）線に接続された複数のカラムデコーダユニットが含まれている。
【０００４】
この構成において、カラムデコーダユニットの選択によって各カラム選択（ＹＳ）線が選択されると、選択されたカラム選択（ＹＳ）線に接続された複数のセンススアンプをアクティブ状態にして、当該センスアンプに接続されたビットペア線を介して、メモリセルとの間でデータの送受が行われる。
【０００５】
一方、第１及び第２のカラムデコーダ列を構成する複数のカラムデコーダユニットは、それぞれ、バンク間に設けられたカラムプリデコーダに接続され、当該カラムプリデコーダにより、カラムデコーダユニットを選択する構成を有する半導体メモリ装置も提案されている。
【０００６】
【発明が解決しようとする課題】
一般に、大容量化とチップ面積の増加は配線負荷を増大させるため、アクセスパスの伝搬遅延等を考慮することも必要となっている。特に、上記したように、カラムデコーダ、カラムプリデコーダを備えた半導体メモリ装置の場合、カラムデコーダとカラムプリデコーダ間の配線、並びに、各アレイ内におけるＹＳ配線が長くなる傾向にあり、結果として、これら配線による配線負荷の増大を招いている。更に、アレイ内のカラム選択（ＹＳ）線に接続されたカラム選択スイッチうち、カラムプリデコーダの近傍位置にあるカラム選択回路と、カラムプリデコーダから離れた位置にあるカラム選択回路との間には、カラムプリデコーダからの配線長に大きな差がある。
【０００７】
このことは、アレイ内のカラム選択回路間には配線負荷が大きく異なることを意味しており、これら大きく異なる配線負荷はアレイ内のカラムプリデコーダの駆動時間差、即ち、駆動遠近端差（ＹＳスキュー）となって現われる。アレイ内のＹＳスキューは書込（ＷＲＩＴＥ）／読出（ＲＥＡＤ）サイクルに大きな影響を与えるため、アレイ内におけるスキューを低減する必要もある。
【０００８】
本発明の目的は、駆動遠近端差（スキュー）を低減できる半導体メモリ装置を提供することである。
【０００９】
本発明の更に具体的な目的は、カラムデコーダに関連する駆動遠近端差（特に、ＹＳスキュー）を軽減できるように構成されたデコーダを含む半導体メモリ装置を提供することである。
【００１０】
本発明の他の目的は、互いに異なる入出力遅延時間を持つデコーダを有する半導体メモリ装置を提供することである。
【００１１】
本発明のより他の目的は、スキューを軽減できるように分割されたアレイを有する半導体メモリ装置を提供することである。
【００１２】
本発明の他の目的は、メモリアレイを含むメモリ領域内のスキューを軽減できる半導体メモリ装置の設計方法を提供することである。
【００１３】
【課題を解決するための手段】
本発明の第１の態様によれば、複数の選択線と、該選択線によって選択されるメモリセルを含むメモリ領域と、前記選択線を選択するデコーダ部とを有する半導体メモリ装置において、前記デコーダ部は、互いに異なる入出力遅延特性を備えた複数種類のデコーダを備えていることを特徴とする半導体メモリ装置が得られる。
【００１４】
本発明の第２の態様によれば、第１の態様において、前記複数種類のデコーダは、予め定められた入出力遅延特性を備えた第１のデコーダと、当該第１のデコーダより入出力遅延特性の速い第２のデコーダとに分割されていることを特徴とする半導体メモリ装置が得られる。
【００１５】
本発明の第３の態様によれば、第２の態様において、前記第１及び第２のデコーダに接続され、前記第１及び第２のデコーダを選択的に動作させるための予備デコーダを備え、前記第１及び第２のデコーダは、それぞれメモリアレイ上に延びる前記選択線に接続されていることを特徴とする半導体メモリ装置が得られる。
【００１６】
本発明の第４の態様によれば、第２又は第３の態様において、前記第１のデコーダは、前記予備デコーダの近傍に設置されており、他方、前記第２のデコーダは、前記第１のデコーダより前記予備デコーダから離れた位置に設置されていることを特徴とする半導体メモリ装置が得られる。
【００１７】
本発明の第５の態様によれば、第２〜第４の態様のいずれかにおいて、前記メモリ領域は、前記第１及び第２のデコーダによって選択される第１及び第２のメモリ領域に分割されていることを特徴とする半導体メモリ装置が得られる。
【００１８】
本発明の第６の態様によれば、第３〜第５の態様いずれかにおいて、前記選択線は、前記半導体メモリ装置のカラム選択（ＹＳ）線であり、前記デコーダ部及び前記予備デコーダは、それぞれカラムデコーダ及びカラムプリデコーダであることを特徴とする半導体メモリ装置が得られる。
【００１９】
本発明の第７の態様によれば、第６の態様において、前記第１及び第２のデコーダは、それぞれ複数のＹデコーダユニットを含んでおり、各デコーダユニットはカラム選択線に接続されていることを特徴とする半導体メモリ装置が得られる。
【００２０】
本発明の第８の態様によれば、第７の態様において、前記カラム選択線には、複数の選択スイッチ及び当該選択スイッチに接続された複数のセンスアンプが接続されており、前記各センスアンプには、前記メモリアレイのメモリセルに延びるビットペア線が接続されていることを特徴とする半導体メモリ装置が得られる。
【００２１】
本発明の第９の態様によれば、複数のカラム選択線と、該カラム選択線によって選択されるメモリセルを含むメモリ領域と、前記選択線を選択するカラムデコーダ部とを有する半導体メモリ装置において、前記カラムデコーダ部は互いに異なる入出力遅延特性を備えた複数種類のカラムデコーダを備え、該複数種類のカラムデコーダは、予め定められた位置に設けられたカラムプリデコーダに接続されていることを特徴とする半導体メモリ装置が得られる。
【００２２】
本発明の第１０の態様によれば、第９の態様において、前記カラムデコーダ部は、前記カラムプリデコーダの近傍に配線を介して接続され、予め定められた入出力遅延特性を備えた第１のカラムデコーダと、前記カラムプリデコーダに対して前記第１のカラムデコーダより離れた位置に配線を介して接続され、前記第１のカラムデコーダより入出力遅延特性の速い第２のカラムデコーダとに分割されていることを特徴とする半導体メモリ装置が得られる。
【００２３】
本発明の第１１の態様によれば、第１０の態様において、前記メモリ領域は、前記第１のカラムデコーダによって選択される第１のメモリ領域と、前記第２のカラムデコーダによって選択される第２のメモリ領域とを有していることを特徴とする半導体メモリ装置が得られる。
【００２４】
本発明の第１２の態様によれば、第１１の態様において、前記第１及び第２のメモリ領域の分割比率は、前記第１及び第２のメモリ領域内におけるスキューが実質上互いに等しくなるように、決定されていることを特徴とする半導体メモリ装置が得られる。
【００２５】
本発明の第１３の態様によれば、第１２の態様において、前記分割比率は、前記プリカラムデコーダから前記カラムデコーダにまで延在するプリデコーダアドレス信号伝搬用配線の遅延時間の中間地点で分割されることによって決定されることを特徴とする半導体メモリ装置が得られる。
【００２６】
本発明の第１４の態様によれば、第１３の態様において、前記分割比率は、実質的に１：３であることを特徴とする半導体メモリ装置が得られる。
【００２７】
本発明の第１５の態様によれば、第１３の態様において、前記カラムプリデコーダから第１のカラムデコーダまでの配線と、前記カラムプリデコーダから第２のカラムデコーダまでの配線との比は、１：４であることを特徴とする半導体メモリ装置が得られる。
【００２８】
本発明の第１６の態様によれば、第１０〜１５の態様のいずれかにおいて、前記第１のカラムデコーダの近端選択線に接続された選択スイッチと、前記第２のカラムデコーダの近端選択線に接続された選択スイッチとが実質的に同時にスタートするように、前記第１及び第２カラムデコーダの処理速度が設定されていることを特徴とする半導体メモリ装置が得られる。
【００２９】
本発明の第１７の態様によれば、第１０〜１６の態様のいずれかにおいて、前記第１のカラムデコーダは、第２のカラムデコーダに、遅延素子を付加した構成を備えていることを特徴とする半導体メモリ装置が得られる。
【００３０】
本発明の第１８の態様によれば、第１０〜１６の態様のいずれかにおいて、前記第１のカラムデコーダは、電荷を引き抜くためのＭＯＳトランジスタのソースを備えていることを特徴とする半導体メモリ装置が得られる。
【００３１】
本発明の第１９の態様によれば、メモリアレイを含むメモリ領域を備えると共に、カラムプリデコーダ及び当該カラムプリデコーダに接続されたカラムデコーダ部を備えた半導体メモリ装置の設計方法において、前記カラムプリデコーダから前記カラムデコーダ部の最終端に至るまでの遅延時間の中間点において、前記カラムデコーダ部を第１及び第２のカラムデコーダに分割することによって、前記メモリ領域を第１及び第２のメモリ領域に分割し、前記第１のメモリ領域の前記カラムプリデコーダに最も近接した第１のカラムデコーダの選択スイッチと、前記第２のメモリ領域に前記カラムプリデコーダに最も近接した第２のカラムデコーダの選択スイッチとが、実質的に同一のタイミングでスタートするように、前記第１及び第２のカラムデコーダの処理時間を算出し、これによって、第１及び第２のメモリ領域におけるスキューを軽減することを特徴とする半導体メモリ装置の設計方法が得られる。
【００３２】
【発明の実施の形態】
図１（ａ）及び（ｂ）を参照して、本発明を適用できる半導体メモリ装置の一例について説明する。図示された半導体メモリ装置は、半導体チップ内を４つのバンクに区分した構成を有し、各バンクの中央領域にカラムデコーダ（ＹＤＥＣ）ブロック（ＹＤＥＣ）がカラム方向に配置され、バンク間の上下方向中間領域には、カラムプリデコーダ（ＹＰＤＣ）が配置されている。
【００３３】
この半導体メモリ装置は、図１（ｂ）に示すように、カラムデコーダ（ＹＤＥＣ）ブロックによって左右に分割されたメモリ領域を、更に上下２つに分けた構成を備え、分割された２つのメモリ領域はそれぞれ２つのメモリアレイＭＡ１、ＭＡ２を形成している。両メモリアレイＭＡ１、ＭＡ２の中央には、複数のサブアンプを含むサブアンプ領域ＳＵＢが集中的に設けられている。この関係で、カラムデコーダ（ＹＤＥＣ）ブロックは、メモリアレイＭＡ１に対応したカラムデコーダ部ＹＤ１と、メモリアレイＭＡ２に対応したカラムデコーダ部ＹＤ２に区分されている。尚、図示されたように、メモリアレイ間に集中的に設けられたサブアンプの構成及びその動作は、本発明と直接関係が無いので、ここでは説明を省略する。
【００３４】
図１（ｂ）に示すように、各バンクの中央領域に設けられたカラムデコーダ（ＹＤＥＣ）部ＹＤ１、ＹＤ２には、カラムプリデコーダ（ＹＰＤＣ）からプリデコードアドレス信号が供給されている。ここで、各カラムデコーダ部ＹＤ１、ＹＤ２は、複数のカラムデコーダユニットをカラムデコーダ列の形で含んでおり、各カラムデコーダユニットは、カラム選択ＹＳ線に接続されている。図示された例では、カラムデコーダ部ＹＤ１のカラムデコーダユニットとしてＹｕ１１、Ｙｕ１２、Ｙｕ１３だけが示されており、同様に、カラムデコーダ部ＹＤ２のカラムデコーダユニットとして、Ｙｕ２１、Ｙｕ２２、Ｙｕ２３だけが示されている。
【００３５】
これらカラムデコーダユニットのうち、メモリアレイＭＡ１のデコーダユニットＹｕ１１は、カラムプリデコーダＹＰＤＣに最も近接しており、当該Ｙｕ１１からはＹＰＤＣに最も近接した近端カラム選択線ＹＳ１が引き出されている。同様に、他のＹｕ１２、１３からもカラム選択線が引き出されているが、ここでは、説明を簡略化するために省略されている。
【００３６】
一方、メモリアレイＭＡ１よりも離れた位置にあるメモリアレイＭＡ２のうち、ＹＰＤＣに対して、最も離れた位置にあるデコーダユニットＹｕ２３からは、ＹＰＤＣから最も遠い位置にある遠端カラム選択線ＹＳ２が引き出され、他のカラムデコーダユニットＹｕ２１、Ｙｕ２２からも図示されないカラム選択線が引き出されている。
【００３７】
各カラム選択（ＹＳ）線には、複数の選択スイッチ及びセンスアンプが接続されており、カラムデコーダユニットの選択によって、カラム選択（ＹＳ）線が選択され、選択スイッチ及びセンスアンプが活性化されると、センスアンプに対応したメモリセルに対する読出、書込が可能になる。
【００３８】
図１（ｂ）では、本発明の理解を容易にするために、前述した選択スイッチのうち、近端ＹＳ線ＹＳ１に接続され、Ｙｕ１１に最も近い選択スイッチＡが示されると共に、遠端ＹＳ線ＹＳ２に接続され、Ｙｕ２３から最も離れた位置にある選択スイッチＢだけが示されている。尚、これら選択スイッチＡ及びＢは、実際にはセンスアンプと接続され、メモリアレイの周辺に配置されているが、図１（ｂ）では、図の簡略化のために、メモリアレイＭＡ１、ＭＡ２内部に示されている。
【００３９】
図１（ｂ）に示された例において、ＹＰＤＣから選択スイッチＡまでのアドレスアクセス時間と、ＹＰＤＣから選択スイッチＢまでのアドレスアクセス時間を比較してみる。
【００４０】
まず、各カラムデコーダユニットの処理時間をｔｄ１とし、ＹＰＤＣからＹｕ１１までのプリデコードアドレス信号の伝搬遅延時間を無視できるものとする。また、ＹＰＤＣからＹｕ２３までのプリデコードアドレス信号の伝搬遅延時間をｔｄ２及びＹｕ２３から選択スイッチＢまでのカラム選択信号の伝搬遅延時間をｔｄ３とすると、選択スイッチＡまでの伝播遅延時間は、ｔｄ１によってあらわされ、他方、選択スイッチＢまでの伝播遅延時間は、ｔｄ１＋ｔｄ２＋ｔｄ３によってあらわされる。この結果、選択スイッチＡとＢとの間には、（ｔｄ２＋ｔｄ３）で与えられる駆動遠近端差、即ち、スキューが生じる。
【００４１】
このように、カラム選択スイッチＡとＢとの間におけるスキューが大きくなると、アレイ内の実効的なオン時間が減少してしまうため、高速サイクル動作を妨げる要因になってしまい、ＤＤＲ−ＩＩを構成する場合には問題が生じる。
【００４２】
ここで、図２をも参照して、図１に示されたカラムデコーダ部ＹＤ１又はＹＤ２の動作を概略的に説明しておく。図２では、カラムデコーダ部（ＹＤＥＣ）ＹＤ（添字省略）と、メモリアレイＭＡと、当該メモリアレイＭＡ内のメモリセルを選択するカラム選択（ＹＳ）線が示されており、この図では、説明の簡略化のために、一本のカラム選択（ＹＳ）線のみが示されている。
【００４３】
実際のメモリアレイＭＡ上には、複数のワード線ＷＬと、当該ワード線と交差する複数のビットペア線ＢＬとが配置されているが、図２では、一本のワード線ＷＬ及びこのワード線ＷＬと交差するビットペア線ＢＬの一部だけが示されている。また、メモリアレイＭＡの両側には、メモリアレイＭＡのビットペア線ＢＬに接続されたセンスアンプＳＡが配置されており、これらセンスアンプＳＡは、カラム選択（ＹＳ）線に与えられるＹＳ選択信号によってオンオフされる選択スイッチＹＳＷによって選択される。また、選択スイッチＹＳＷには、ローカル入出力線ＬＩＯが接続され、メモリセルからの読出データ或いはメモリセルへの書込データは、センスアンプＳＡ、選択スイッチＹＳＷ、及び、ローカル入出力線ＬＩＯを介して、送受される。
【００４４】
図２からも明らかな通り、各メモリアレイＭＡのカラムデコーダ部ＹＤに近接した位置及びメモリアレイＭＡのカラムデコーダ部ＹＤから離れた位置には、それぞれ選択スイッチＹＳＷが配置されており、前述したように、カラムデコーダ部ＹＤから離れた位置に配置された選択スイッチＹＳＷはカラムデコーダ部ＹＤに近接した選択スイッチＹＳＷよりも時間的に遅いタイミングで動作することが分かる。
【００４５】
図３（ａ）及び（ｂ）を参照して、本発明の一実施形態に係る半導体メモリ装置について説明する。図３（ａ）からも明らかな通り、本発明を適用される半導体メモリ装置は、図１（ａ）と同様な構成を有しているが、図３（ｂ）に示すように、メモリアレイＭＡ１、ＭＡ２に使用されるカラムデコーダ部に、互いに異なる動作速度を有する第１及び第２のカラムデコーダＹＤＥＣ１及びＹＤＥＣ２を使用している点で、図１（ｂ）とは異なっている。ここで、第１のＹＤＥＣ１は、第２のＹＤＥＣの動作速度よりも遅いものを用い、これによって、選択スイッチＡとＢとの間における駆動遠近端差、即ち、スキューを低減することができる。
【００４６】
より具体的に説明すると、ＹＤＥＣブロックは、第１のＹＤＥＣ１領域と第２のＹＤＥＣ２領域とに分割されている。この場合、２つのＹＤＥＣ１及びＹＤＥＣ２領域でＹＳ遠近端差が等しくなるように、ＹＤＥＣ領域１及び２は、互いに処理時間の異なる２種類のカラムデコーダユニット（即ち、カラムデコーダ回路）によって構成されている。図示された例では、２つのメモリアレイＭＡ１及びＭＡ２によって構成されるメモリ領域が、カラム方向に、略１対３の分割比率で分割されている。即ち、プリデコードアドレス信号が伝達されるブリデコード配線の１／４付近で、ＹＤＥＣの種類が変えられている。換言すれば、メモリアレイＭＡ１及びＭＡ２によって構成されるメモリ領域のうち、ＹＰＤＣに近接した１／４の領域（第１のメモリ領域と呼ぶ）には、低速のＹＤＥＣ１（低速カラムデコーダ回路）が設けられており、ＹＰＤＣから離れた残りの３／４の領域（第２のメモリ領域と呼ぶ）には、高速のＹＤＥＣ２（即ち、高速カラムデコーダ回路）が配置されている。
【００４７】
ここで、第１のメモリ領域内のスキューは、ＹＰＤＣに最も近接したカラムデコーダ回路Ｙａ及び近端ＹＳ線を介して選択される選択スイッチＡと、ＹＰＤＣに当該メモリ領域内で最も離れた位置にあるカラムデコーダ回路Ｙｃ及びＹＳ線を介して選択される選択スイッチＣとの間における伝搬遅延時間差（ｔＡ−ｔＣ）によってあらわすことができる。ＹＤＥＣ１を構成するカラムデコーダ回路Ｙａ〜Ｙｃの処理時間をｔｄ１’とし、ＹＰＤＣの出力信号の伝搬遅延時間をｔｄ２’、及びカラム選択信号（ＹＤＥＣ出力信号）の伝搬遅延時間をｔｄ３とすると、第１のメモリ領域内のスキューは、ＹＰＤＣの出力信号の伝搬遅延時間と、カラム選択信号（ＹＤＥＣ出力信号）の伝搬遅延時間との和、即ち、ｔｄ２’＋ｔｄ３によって与えられる。
【００４８】
一方、第２のメモリ領域内のスキューは、このメモリ領域内で、ＹＰＤＣに最も近接したカラムデコーダ回路Ｙｄ及び近端ＹＳ線を介して選択される選択スイッチＤと、ＹＰＤＣに当該メモリ領域内で最も離れた位置にあるカラムデコーダ回路Ｙｂ及びＹＳ線を介して選択される選択スイッチＢとの間における伝搬遅延時間差（ｔＤ−ｔＢ）によってあらわされる。ＹＤＥＣ２を構成するカラムデコーダ回路Ｙｄ〜Ｙｂの処理時間をｔｄ１、ＹＰＤＣの出力信号の伝搬遅延時間をｔｄ２”、及びカラム選択信号（ＹＤＥＣ出力信号）の伝搬遅延時間をｔｄ３とすると、第２のメモリ領域内のスキューは、このメモリ領域内におけるＹＰＤＣの出力信号の伝搬遅延時間と、カラム選択信号（ＹＤＥＣ出力信号）の伝搬遅延時間との和、即ち、ｔｄ２”＋ｔｄ３によって与えられる。
【００４９】
今、ＹＰＤＣの出力信号であるプリデコーダアドレス信号の最遠端カラムデコーダ回路Ｙｂまでの伝搬遅延時間をｔｄ２とし、第１及び第２のメモリ領域内におけるＹＰＤＣの伝搬遅延時間ｔｄ２’及びｔｄ２”が互いに等しいものとすると（ｔｄ２’＝ｔｄ２”）、第１及び第２のメモリ領域におけるスキューは互いに等しくなり、（（ｔｄ２／２）　＋　ｔｄ３）であらわすことができる。
【００５０】
更に、上記した条件の下で、本発明では、第１及び第２のメモリ領域における選択スイッチのうち、ＹＰＤＣに最も近い位置にある選択スイッチＡ及びＤを同時にスタートさせることができれば、即ち、スタート時間を揃える。これによって、ｔｄ２＞＞ｔｄ３のとき、ＹＳスキューを図１に示された場合に比較して、略半分することができる。選択スイッチＡ及びＤを同時に動作させるために、本発明では、ＹＤＥＣ１及びＹＤＥＣ２の処理時間ｔｄ１’及びｔｄ１が、ｔｄ１’＝ｔｄ１　＋　ｔｄ２（１／２）を満足するように構成している。
【００５１】
次に、第１及び第２のメモリ領域におけるスキューが互いに等しくなるための分割位置について説明する。まず、プリデコーダアドレス信号の配線長をＬとし、単位長さ当りの配線抵抗及び配線容量をそれぞれｒｉｎｔ及びｃｉｎｔとすると、ＹＤＥＣブロック全体における遅延時間ｔｄ２は、ｒｉｎｔ・ｃｉｎｔ　・Ｌ２で与えられる。ここで、遅延時間ｔｄ２の中間地点を求めると、Ｌｘ＝√（１／２）・Ｌ≒（３／４）・Ｌとなる。即ち、長距離配線であるプリデコーダアドレス信号の配線における遅延時間の中間点は、第１及び第２のメモリ領域の中間点（即ち、サブアンプ領域ＳＵＢ）にあるのではなく、ＹＰＤＣから約１／４の距離の点である。このことを考慮して、図３（ｂ）に示された例では、ＹＤＥＣブロックを１対３の比率で２分割することにより、それぞれのＹＤＥＣ１及びＹＤＥＣ２領域における伝搬遅延時間をｔｄ２（１／２）に略等しくしている。
【００５２】
また、各ＹＤＥＣ１及びＹＤＥＣ２を構成するカラムデコーダ回路の処理時間ｔｄ１’及びｔｄ１の関係が、ｔｄ１’＝ｔｄ１＋ｔｄ２（１／２）を満足するように、構成することにより、各メモリ領域内のカラム選択線の近端位置にある選択スイッチＡ及びＤを略同時に動作させることが可能になる。
【００５３】
上式からも明らかな通り、ＹＰＤＣに近いメモリ領域のＹＤＥＣ１を低速で動作するＹＤＥＣで構成し、ＹＰＤＣから遠いメモリ領域のＹＤＥＣ２を高速で動作するＹＤＥＣで構成することにより実現できる。この結果、第１及び第２のメモリ領域内におけるＹＳスキューは、次式で表される。
【００５４】
（ｔＡ　−　ｔＣ）＝　（ｔＤ　−　ｔＢ）＝　ｔｄ２・（１／２）＋ｔｄ３上式からも明らかな通り、ｔｄ２＞＞ｔｄ３であれば、スキューを１／２まで軽減でき、本発明は、ＹＳ遠近端差のうち、プリデコーダアドレス信号の配線による遅延の占める割合が大きい程有効である。
【００５５】
図４（ａ）には、ＹＤＥＣ２の高速カラムデコーダ回路として使用できる回路の一例が示されている。図示されたカラムデコーダ回路は、カラムアドレス信号ＣＦ８Ｔ、ＣＦ５Ｔを受けて動作するＮＡＮＤ回路、ＮＡＮＤ出力を反転するインバータ回路、インバータ出力及びカラムアドレス信号ＣＦ２Ｂを受けて動作するＰＭＯＳ、ＮＭＯＳによって構成されたインバータ、及び、当該インバータの出力を反転するインバータ回路とを含んでいる。
【００５６】
一方、図４（ｂ）には、ＹＤＥＣ１の低速カラムデコーダ回路として使用できる回路の一例が示されており、図４（ａ）と比較しても明らかな通り、２つのインバータ回路が遅延回路ＤＬとして付加されている。図４（ａ）及び（ｂ）に示された回路をそれぞれＹＤＥＣ２及びＹＤＥＣ１として使用することにより、前述したように、ＹＳスキューを軽減できる。
【００５７】
図４（ｃ）は、ＹＤＥＣ１の低速カラムデコーダ回路として使用できるもう一つの回路例を示し、ここでは、ＮＭＯＳトランジスタのソースから、カラムアドレス信号ＣＦ２Ｂにしたがって引き抜きを行う構成が採用されている。この構成を有するカラムデコーダ回路を図４（ａ）示された回路と組み合わせることによっても、スキューを軽減できる。
【００５８】
【発明の効果】
本発明では、長距離配線（ＣＦ２Ｂ）における遅延時間ｔｄ２の中間地点を求め、この中間地点で、ＹＤＥＣブロックを２分割することにより、それぞれのＹＤＥＣ領域を伝搬するときに生じる遅延時間をほぼ等しくすることができる。このとき、駆動スピードの異なる２種類のＹＤＥＣ回路（ＹＤＥＣ１、ＹＤＥＣ２）をこれらの領域に配置し、それぞれの領域におけるカラム選択ラインの近端地点（図３（ｂ）Ａ、Ｄ）でスタート時間を揃えることにより、各領域でのアレイ内ＹＳスキューを軽減できる。
【図面の簡単な説明】
【図１】（ａ）及び（ｂ）は、本発明を適用できる半導体メモリ装置の概略構成及びその一部をより詳細に説明する図である。
【図２】図１に示されたＹＤＥＣをメモリアレイと関連付けてより具体的に示す図である。
【図３】（ａ）、（ｂ）は本発明の一実施形態を説明するための概略構成図及びその一部を詳細に説明する図である。
【図４】（ａ）、（ｂ）、（ｃ）は図３（ｂ）の実施形態に使用可能なカラムデコーダ回路を示す回路図である。
【符号の説明】
ＹＤＥＣ、ＹＤＥＣ１、ＹＤＥＣ２　　　　カラムデコーダ
Ｙａ、Ｙｂ、Ｙｃ、Ｙｄ　　　　　　　　　カラムデコーダ回路
Ａ、Ｂ、Ｃ、Ｄ　　　　　　　　　　　　　選択スイッチ
ＹＰＤＣ　　　　　　　　　　　　　　　　カラムプリデコーダ
【図１】
2004046996.tif 000003
【図２】
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【図３】
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【図４】
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