(57)【要約】【課題】強誘電体メモリに関し、セキュリティチップ等として使用するために、例えば、デバイス製造メーカがウエハ状態の下で特定又は全てのメモリセル領域及びリファレンスセル領域に書き込みを行い、パッケージの際の熱履歴により強誘電体キャパシタの分極が減極されてしまうような場合であっても、パッケージ後の読み出しを保証することができるようにする。【解決手段】パッケージ後の最初の電源投入時のみ、リファレンスプレート線ＲＰＬを１サイクル駆動するリファレンスプレート線駆動回路１３を備える。【選択図】    図１
2004241097.tif 000002
【特許請求の範囲】
【請求項１】
最初の電源投入時に、特定又は全てのリファレンスプレート線を１サイクル駆動するリファレンスプレート線駆動回路を備えることを特徴とする強誘電体メモリ。
【請求項２】
メモリセルとリファレンスセルが１トランジスタ／１キャパシタ構造を有することを特徴とする請求項１記載の強誘電体メモリ。
【請求項３】
前記リファレンスプレート線駆動回路は、電源投入に応答して電圧パルスを発生する第１の電圧パルス発生回路と、パッケージ後の最初の電源投入時のみ、前記第１の電圧パルス発生回路が発生する電圧パルスに対応する電圧パルスを発生して前記特定又は全てのリファレンスプレート線を駆動する第２の電圧パルス発生回路を備えることを特徴とする請求項１記載の強誘電体メモリ。
【請求項４】
前記第２の電圧パルス発生回路は、第３の電圧パルス発生回路と、パッケージ後に最初に前記第１の電圧パルス発生回路が電圧パルスを出力したときは、前記第３の電圧パルス発生回路に前記第１の電圧パルス発生回路が出力した電圧パルスに対応した電圧パルスを発生させ、かつ、前記第３の電圧パルス発生回路が前記第１の電圧パルス発生回路が出力した電圧パルスに対応した電圧パルスを発生したことを不揮発的に記憶し、以後、前記第１の電圧パルス発生回路が発生する電圧パルスに対応した電圧パルスを発生させないように前記第３の電圧パルス発生回路を制御する電圧パルス発生制御回路を備えることを特徴とする請求項３記載の強誘電体メモリ。
【請求項５】
最初の電源投入を検出し、特定又は全てのリファレンスプレート線を１サイクル駆動してリファレンスセルを初期化する工程を有することを特徴とする強誘電体メモリの初期化方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、強誘電体キャパシタを記憶媒体とする強誘電体メモリ（ＦｅＲＡＭ）及びその初期化方法に関する。
【０００２】
【従来の技術】
図４は１トランジスタ／１キャパシタ型のメモリセルとリファレンスセルを配列してなる従来の強誘電体メモリの一例の要部を示す回路図である（例えば、特許文献１参照）。図４中、１はメモリセル領域であり、２はメモリセル、ＷＬはワード線、ＰＬはプレート線、ＢＬ、／ＢＬはビット線である。３はリファレンスセル領域であり、４はリファレンスセル、ＲＷＬはリファレンスワード線、ＲＰＬはリファレンスプレート線である。５はセンスアンプである。
【０００３】
図５はメモリセル２及びリファレンスセル４の構成を示す回路図である。図５中、メモリセル２において、６は強誘電体キャパシタ、７は転送ゲートをなすｎＭＯＳトランジスタであり、リファレンスセル４において、８は強誘電体キャパシタ、９は転送ゲートをなすｎＭＯＳトランジスタである。なお、強誘電体キャパシタ８は、サイズを強誘電体キャパシタ６よりも小とされている。
【０００４】
例えば、図４に示す強誘電体メモリをセキュリティチップとして使用する場合には、デバイス製造メーカがウエハ状態の下で特定又は全てのメモリセル領域、例えば、メモリセル領域１のメモリセル２にセキュリティ関連データを書き込み、リファレンスセル領域３のリファレンスセル４に論理０を書き込んだ上でパッケージ化して出荷し、顧客はメモリセル領域１をＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）として使用することになる。
【０００５】
【特許文献１】特開２０００−６７５９７号公報
【０００６】
【発明が解決しようとする課題】
一般に、強誘電体メモリは、パッケージ工程で２００℃から２５０℃の熱履歴を受ける。このため、セキュリティチップとして使用するためにウエハ状態の下でメモリセル領域１及びリファレンスセル領域３に書き込みが行われた強誘電体メモリは、パッケージ工程で、強誘電体キャパシタ６、８の分極の熱履歴による減極（Ｔｈｅｒｍａｌ  Ｄｅｐｏｌａｒｉｚａｔｉｏｎ）を受けることになる。
【０００７】
図６は強誘電体キャパシタ６のヒステリシス特性を示す図であり、縦軸に電荷量Ｑ、横軸にビット線ＢＬに対するプレート線ＰＬの電圧Ｖを取っている。残留分極点ａは、減極を受ける前の論理０を記憶している状態、残留分極点ｂは、減極を受ける前の論理１を記憶している状態であり、減極を受けると、例えば、残留分極点ａはｃに移動し、残留分極点ｂはｄに移動する。
【０００８】
ここで、図７は図４に示す従来の強誘電体メモリをセキュリティチップとして使用する場合の問題点を説明するための図であり、例えば、パッケージ工程において、２５０℃の熱履歴を受けた場合のメモリセル２及びリファレンスセル４のビット線への出力電荷量の変化を示している。
【０００９】
図７では、縦軸にビット線への出力電荷量を取っており、曲線１０は論理１を記憶するメモリセル２のビット線への出力電荷量の変化、曲線１１は論理０を記憶するメモリセル２のビット線への出力電荷量の変化、曲線１２はリファレンスセル４のビット線への出力電荷量の変化を示しており、Ｐ０はパッケージ工程における熱履歴前の時点、Ｐ１はパッケージ工程における熱履歴後で、１サイクル目の読み出しが行われる時点、Ｐ２〜Ｐ８は２サイクル目〜８サイクル目の読み出しが行われる時点である。
【００１０】
このように、図４に示す従来の強誘電体キャパシタをセキュリティチップとして使用する場合、パッケージ後の１サイクル目の読み出し時には、リファレンスセル４からのビット線への出力電荷量が大きくなり、論理１を記憶しているメモリセル２からのビット線への出力電荷量に接近してしまう。このような場合であっても、デザインルールが大きく、駆動電圧も高い場合には、特別な読み出し方法を取らなくても、論理１のデータの読み出しに何ら問題は生じない。
【００１１】
しかしながら、高容量化・低電圧化に伴い、デザインルールが小さくなり、駆動電圧が例えば２．７Ｖ以下となるように低く設計されるようになると、データの読み出しマージンが小さくなるので、リファレンスセル４からの出力電荷量が大きくなり、論理１を記憶しているメモリセル２からの出力電荷量に接近してしまうと、論理１のデータを保証できなくなるという問題点があった。
【００１２】
本発明は、かかる点に鑑み、例えば、デバイス製造メーカがウエハ状態の下で特定又は全てのメモリセル領域及びリファレンスセル領域に書き込みを行い、パッケージの際の熱履歴により強誘電体キャパシタの分極が減極されてしまうような場合であっても、パッケージ後の読み出しを保証することができるようにした強誘電体メモリを提供することを目的とする。
【００１３】
【課題を解決するための手段】
本発明の強誘電体メモリは、最初の電源投入時に、特定又は全てのリファレンスプレート線を１サイクル駆動するリファレンスプレート線駆動回路を備えるというものである。
【００１４】
本発明の強誘電体メモリによれば、最初の電源投入時に、特定又は全てのリファレンスプレート線を１サイクル駆動するリファレンスプレート線駆動回路を備えるとしているので、例えば、デバイス製造メーカがウエハ状態の下で特定又は全てのメモリセル領域及びリファレンスセル領域に書き込みを行い、パッケージの際の熱履歴により強誘電体キャパシタの分極が減極されてしまうような場合であっても、読み出しサイクルが開始される前に、特定又は全てのリファレンスセルの強誘電体キャパシタの分極状態を熱履歴前の状態に近づけることができる。
【００１５】
本発明の強誘電体メモリの初期化方法は、最初の電源投入を検出し、特定又は全てのリファレンスプレート線を１サイクル駆動してリファレンスセルを初期化する工程を有するというものである。
【００１６】
本発明の強誘電体メモリの初期化方法によれば、最初の電源投入を検出し、特定又は全てのリファレンスプレート線を１サイクル駆動してリファレンスセルを初期化する工程を有するとしているので、例えば、デバイス製造メーカがウエハ状態の下で特定又は全てのメモリセル領域及びリファレンスセル領域に書き込みを行い、パッケージの際の熱履歴により強誘電体キャパシタの分極が減極されてしまうような場合であっても、読み出しサイクルが開始される前に、特定又は全てのリファレンスセルの強誘電体キャパシタの分極状態を熱履歴前の状態に近づけることができる。
【００１７】
【発明の実施の形態】
以下、図１〜図３を参照して、本発明の強誘電体メモリ及びその初期化方法の一実施形態について、本発明の強誘電体メモリ及びその初期化方法を１トランジスタ／１キャパシタ型のメモリセルとリファレンスセルを配列してなる強誘電体メモリ及びその初期化方法に適用した場合を例にして説明する。
【００１８】
図１は本発明の強誘電体メモリの一実施形態の要部を示す回路図である。本発明の強誘電体メモリの一実施形態は、パッケージ後の最初の電源投入時のみ、リファレンスプレート線ＲＰＬを１サイクル駆動するリファレンスプレート線駆動回路１３を設け、その他については、図４に示す従来の強誘電体メモリと同様に構成したものである。
【００１９】
図２はリファレンスプレート線駆動回路１３の構成を示す回路図である。図２中、１４は電源電圧ＶＣＣを入力するための電源電圧入力端子、１５は電圧パルス発生回路（第１の電圧パルス発生回路）であり、１６はＮＰＮトランジスタ、１７〜１９は抵抗、２０はキャパシタである。この電圧パルス発生回路１５は、電源が投入され、電源電圧ＶＣＣが入力されると、これに応答して、１個の正の電圧パルスを発生するものである。
【００２０】
また、２１はＡＮＤ回路（第３の電圧パルス発生回路）、２２はカウンタ（電圧パルス発生制御回路）である。ＡＮＤ回路２１は、電圧パルス発生回路１５の出力とカウンタ２２の出力とをＡＮＤ処理して、電圧を電源電圧ＶＣＣとするリファレンスプレート線ＲＰＬを駆動する電圧パルスを発生するものである。
【００２１】
カウンタ２２は、出力の初期値を論理１とし、ＡＮＤ回路２１から出力される電圧パルスをカウントし、パッケージ後にＡＮＤ回路２１から１個の電圧パルスが出力されると、この電圧パルスのカウント値「１」を不揮発的に記憶し、以後、論理０を出力するものである。
【００２２】
このように構成されたリファレンスプレート線駆動回路１３では、例えば、本発明の強誘電体メモリの一実施形態をデバイス製造メーカが出荷した後、顧客が最初の電源投入を行うと、電圧パルス発生回路１５は、電圧パルスを発生する。これに応答して、カウンタ２２から論理１を供給されているＡＮＤ回路２１は、電圧パルス発生回路１５が発生した電圧パルスに対応した電圧パルスを発生してリファレンスプレート線ＲＰＬを駆動する。
【００２３】
また、カウンタ２２は、ＡＮＤ回路２１から出力された電圧パルスをカウントし、この電圧パルスのカウント値「１」を不揮発的に記憶し、以後、論理０を出力する。この結果、以後、電源が投入されるごとに、電圧パルス発生回路１５は電圧パルスを発生するが、ＡＮＤ回路２１は、電圧パルス発生回路１５が発生する電圧パルスに対応する電圧パルスを発生することがない。
【００２４】
このように、本発明の強誘電体メモリの一実施形態では、ＡＮＤ回路２１とカウンタ２２とで、パッケージ後の最初の電源投入時のみ、電圧パルス発生回路１５が発生する電圧パルスに対応する電圧パルスを発生してリファレンスプレート線ＲＰＬを駆動する第２の電圧パルス発生回路が構成されている。
【００２５】
このように構成された本発明の強誘電体メモリの一実施形態を、例えば、セキュリティチップとして使用する場合には、デバイス製造メーカがウエハ状態の下でメモリセル領域１のメモリセル２にセキュリティ関連データを書き込むと共に、リファレンスセル領域３のリファレンスセル４に論理０を書き込んだ上でパッケージ化して出荷し、顧客はメモリセル領域１をＲＯＭとして使用することになる。
【００２６】
図３は本発明の強誘電体メモリの一実施形態の動作（本発明の強誘電体メモリの初期化方法の一実施形態）を示すタイミングチャートであり、図３Ａは電源電圧ＶＣＣ、図３Ｂはリファレンスプレート線ＲＰＬの電圧、図３Ｃはプレート線ＰＬの電圧、図３Ｄはビット線ＢＬ、／ＢＬの電圧を示している。
【００２７】
即ち、本発明の強誘電体メモリの一実施形態を、例えば、デバイス製造メーカが出荷した後、顧客が最初の電源投入を行うと、読み出し準備サイクルが開始され、リファレンスプレート線駆動回路１３からリファレンスプレート線ＲＰＬに電圧を電源電圧ＶＣＣとする電圧パルスが供給される。この結果、リファレンスセル４の強誘電体キャパシタ８の分極状態を熱履歴を受ける前の状態に近づけることができる。したがって、その後、続いて、読み出しサイクルが開始される場合には、従来周知の方法により正常な読み出しを行うことができる。
【００２８】
本発明の強誘電体メモリの一実施形態によれば、例えば、駆動電圧を２．７Ｖ以下の低電圧に設計し、かつ、セキュリティチップとして使用するために、デバイス製造メーカがウエハ状態の下でメモリセル領域１及びリファレンスセル領域３に書き込みを行い、パッケージの際の熱履歴によりリファレンスセル４の強誘電体キャパシタ８の分極が減極されてしまうような場合であっても、パッケージ後の読み出しを保証することができる。
【００２９】
なお、本発明の強誘電体メモリの一実施形態においては、本発明の強誘電体メモリをセキュリティチップとして使用する場合を例にして説明したが、本発明の強誘電体メモリは、１トランジスタ／１キャパシタ型のメモリセルとリファレンスセルを配列してなる強誘電体メモリであって、デバイス製造メーカがウエハ状態の下でメモリセル領域及びリファレンスセル領域に書き込みを行う強誘電体メモリに広く適用することができる。
【００３０】
また、低電圧動作を実行するために微細化されたメモリセルは、データの読み出しマージンが小さくなるので、本発明の強誘電体メモリは、微細化された２トランジスタ／２キャパシタ型のメモリセルを有する強誘電体メモリや、ＭＦＳ（Ｍｅｔａｌ  Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ＦＥＴを使用してなる強誘電体メモリ等にも適用して効果を得ることができる。
【００３１】
【発明の効果】
以上のように、本発明の強誘電体メモリによれば、最初の電源投入時に、特定又は全てのリファレンスプレート線を１サイクル駆動するリファレンスプレート線駆動回路を備えるとしたことにより、例えば、デバイス製造メーカがウエハ状態の下で特定又は全てのメモリセル領域及びリファレンスセル領域に書き込みを行い、パッケージの際の熱履歴により強誘電体キャパシタの分極が減極されてしまうような場合であっても、読み出しサイクルが開始される前に、特定又は全てのリファレンスセルの強誘電体キャパシタの分極状態を熱履歴前の状態に近づけることができるので、パッケージ後の読み出しを保証することができる。
【００３２】
また、本発明の強誘電体メモリの初期化方法によれば、最初の電源投入を検出し、特定又は全てのリファレンスプレート線を１サイクル駆動してリファレンスセルを初期化する工程を有するとしたことにより、例えば、デバイス製造メーカがウエハ状態の下で特定又は全てのメモリセル領域及びリファレンスセル領域に書き込みを行い、パッケージの際の熱履歴により強誘電体キャパシタの分極が減極されてしまうような場合であっても、読み出しサイクルが開始される前に、特定又は全てのリファレンスセルの強誘電体キャパシタの分極状態を熱履歴前の状態に近づけることができるので、パッケージ後の読み出しを保証することができる。
【図面の簡単な説明】
【図１】本発明の強誘電体メモリの一実施形態の要部を示す回路図である。
【図２】本発明の強誘電体メモリの一実施形態が備えるリファレンスプレート線駆動回路の構成を示す回路図である。
【図３】本発明の強誘電体メモリの一実施形態の動作（本発明の強誘電体メモリの初期化方法の一実施形態）を示すタイミングチャートである。
【図４】従来の強誘電体メモリの一例の要部を示す回路図である。
【図５】図４に示す従来の強誘電体メモリが備えるメモリセル及びリファレンスセルの構成を示す回路図である。
【図６】図４に示す従来の強誘電体メモリが備えるメモリセルの強誘電体キャパシタのヒステリシス特性を示す図である。
【図７】図４に示す従来の強誘電体メモリをセキュリティチップとして使用する場合の問題点を説明するためのである。
【符号の説明】
１…メモリセル領域
２…メモリセル
３…リファレンスセル領域
４…リファレンスセル
５…センスアンプ
１３…リファレンスプレート線駆動回路
ＷＬ…ワード線
ＰＬ…プレート線
ＲＷＬ…リファレンスワード線
ＲＰＬ…リファレンスプレート線
ＢＬ、／ＢＬ…ビット線
【図１】
2004241097.tif 000003
【図２】
2004241097.tif 000004
【図３】
2004241097.tif 000005
【図４】
2004241097.tif 000006
【図５】
2004241097.tif 000007
【図６】
2004241097.tif 000008
【図７】
2004241097.tif 000009