(57)【要約】【課題】プリチャージのタイミングを正確に制御することが困難であった。【解決手段】コマンドバッファ回路１２は、クロック信号ＣＬＫに応じて外部からアクティブコマンド信号ＡＣＴを受ける。このコマンドバッファ回路１２は、アクティブコマンド信号ＡＣＴに対応して内部プリチャージコマンド信号ＰＲＣｘを生成するとともに、この内部プリチャージコマンド信号ＰＲＣｘより若干遅延された内部アクティブコマンド信号ＡＣＴｘを生成する。【選択図】    図１
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【特許請求の範囲】
【請求項１】
行及び列に配列された複数のメモリセル及び前記メモリセルに接続されたビット線及びワード線を有するメモリセルアレイと、
少なくとも前記行を活性化するためのアクティブ信号、及びクロック信号を受け、前記アクティブ信号に基づき前記ビット線をプリチャージするためのプリチャージ信号を生成するコマンドバッファ回路と
を具備することを特徴とする半導体記憶装置。
【請求項２】
前記コマンドバッファ回路は、
前記クロック信号に応じて前記アクティブ信号をラッチするラッチ回路と、
前記ラッチ回路にラッチされた前記アクティブ信号に対応して前記プリチャージ信号を生成する論理回路と、
前記論理回路から出力されるプリチャージ信号を遅延し、内部アクティブ信号を生成する遅延回路と
を具備することを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記ワード線の電位をモニタし、前記ワード線のプリチャージ期間を検出する検出回路と、
前記アクティブ信号及び前記検出回路の検出出力信号に応じて、所望のワード線を活性化しアクティブ動作を行う回路手段と
を具備することを特徴とする請求項１記載の半導体記憶装置。
【請求項４】
行及び列に配列された複数のメモリセル及び前記メモリセルに接続されたビット線及びワード線を有するメモリセルアレイと、
少なくとも前記行を活性化するためのアクティブ信号、及びクロック信号を受け、前記アクティブ信号に基づき内部アクティブ信号を生成するコマンドバッファ回路と、
前記コマンドバッファ回路から出力される前記アクティブ信号に応じて前記ビット線をプリチャージするためのプリチャージ信号を生成するとともに、前記ワード線が選択されている時間を制御する制御回路を具備することを特徴とする半導体記憶装置。
【請求項５】
前記制御回路は、前記アクティブ信号に応じてクロック信号を予め設定された値までカウントするカウンタと、
前記カウンタのカウント値が予め設定された値となったとき、前記カウンタの出力信号に応じて前記プリチャージ信号を生成する回路と
を具備することを特徴とする請求項４記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置、例えばダイナミックランダムアクセスメモリ（ＤＲＡＭ）に係わり、特に、そのプリチャージに関する。
【０００２】
【従来の技術】
半導体記憶装置、例えばＤＲＡＭは、通常ワード線を非活性化した状態で、ビット線をプリチャージするための外部コマンド信号、すなわちプリチャージコマンド信号を有している。このため、ＤＲＡＭはプリチャージコマンド信号を受けるピンを有している。
【０００３】
図９は、従来のＤＲＡＭの構成を概略的に示している。このＤＲＡＭは、アドレスバッファ回路１、コマンドバッファ回路２、行（ロウ）及び列（カラム）に複数のメモリセルが配置されたメモリセルアレイ３を有している。アドレスバッファ回路１は、アドレス信号Ａｄｄを受け、内部アドレス信号Ａｄｄｘを出力する。コマンドバッファ回路２は、クロック信号ＣＬＫに応じてプリチャージコマンド信号ＰＲＣ、アクティブコマンド信号ＡＣＴ、リフレッシュコマンド信号ＲＥＦ、ライト／リードコマンド信号Ｗ／Ｒを受け、各コマンド信号に対応する内部プリチャージコマンド信号ＰＲＣｘ、内部アクティブコマンド信号ＡＣＴｘ、内部リフレッシュコマンド信号ＲＥＦｘ、内部ライト／リードコマンド信号Ｗ／Ｒｘを出力する。プリチャージコマンド信号ＰＲＣはビット線のプリチャージを実行させるためのコマンドであり、アクティブコマンド信号ＡＣＴはロウを活性化するためのコマンドである。リフレッシュコマンド信号はメモリセルのリフレッシュを実行させるためのコマンドであり、ライト／リードコマンド信号Ｗ／Ｒはデータの書き込み／読み出しを実行させるためのコマンドである。メモリセルアレイ３は、コマンドバッファ回路２から供給される各内部コマンド信号に応じてアドレスバッファ回路１からのアドレス信号を受け、所要のメモリセルを選択してデータの書き込み又は読み出し等の動作を行う。
【０００４】
上記のように、ＤＲＡＭはクロック信号ＣＬＫに応じて各種のコマンド信号を外部から受けている。なかでもプリチャージコマンド信号ＰＲＣはＤＲＡＭ内部でのタイミング制御において重要な役割を担っている。
【０００５】
【発明が解決しようとする課題】
ところで、ＤＲＡＭの動作が高速化されるに従い、クロック信号ＣＬＫに応じて全ての外部コマンドを入力することが時間的に困難になる。
【０００６】
すなわち、図１０に示すように、クロック信号ＣＬＫに対してＤＲＡＭの動作に余裕がある場合、つまり、アクティブコマンド信号ＡＣＴから次のアクティブコマンド信号ＡＣＴまでの時間ｔＲＣがクロック信号ＣＬＫのサイクルに対して充分長い場合、タイミングに余裕がある。このため、アクティブコマンド信号ＡＣＴから次のアクティブコマンド信号ＡＣＴの間にプリチャージコマンドＰＲＣを受けることが可能である。
【０００７】
しかし、図１１に示すようにクロック信号ＣＬＫのサイクルに対して時間ｔＲＣが短くなるとプリチャージコマンド信号ＰＲＣを外部から入力するタイミングがなくなる。
【０００８】
そこで、プリチャージコマンド信号ＰＲＣを外部から入力せず、内部でプリチャージタイミングを制御することが考えられている。しかし、図１１に示すように、アクティブコマンド信号ＡＣＴから次のアクティブコマンド信号ＡＣＴまでにプリチャージを開始するような制御を自動的に行う必要がある。この制御を行うために例えばタイマが必要であるが、高精度のタイマを作成することが難しく、プリチャージ開始タイミングを正確に制御することが困難であった。
【０００９】
本発明は、上記課題を解決するためになされたものであり、その目的とするところは、プリチャージのタイミングを正確に制御することが可能な半導体記憶装置を提供しようとするものである。
【００１０】
【課題を解決するための手段】
本発明の半導体記憶装置は、上記課題を解決するため、行及び列に配列された複数のメモリセル及び前記メモリセルに接続されたビット線及びワード線を有するメモリセルアレイと、少なくとも前記行を活性化するためのアクティブ信号、及びクロック信号を受け、前記アクティブ信号に基づき前記ビット線をプリチャージするためのプリチャージ信号を生成するコマンドバッファ回路とを具備している。
【００１１】
また、本発明は、行及び列に配列された複数のメモリセル及び前記メモリセルに接続されたビット線及びワード線を有するメモリセルアレイと、少なくとも前記行を活性化するためのアクティブ信号、及びクロック信号を受け、前記アクティブ信号に基づき内部アクティブ信号を生成するコマンドバッファ回路と、前記コマンドバッファ回路から出力される前記アクティブ信号に応じて前記ビット線をプリチャージするためのプリチャージ信号を生成するとともに、前記ワード線が選択されている時間を制御する制御回路を具備している。
【００１２】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
【００１３】
（第１の実施形態）
図１乃至図５は、本発明の第１の実施形態を示している。第１の実施形態の特徴は、プリチャージコマンド信号を外部から取り込まず、コマンドバッファ回路においてアクティブコマンド信号ＡＣＴに同期して生成している。このため、このＤＲＡＭは外部からプリチャージコマンド信号を受けるピンを有していない。さらに、このＤＲＡＭの動作サイクルはプリチャージから始まる点に特徴を有している。
【００１４】
図１は、第１の実施形態に係るＤＲＡＭの構成を概略的に示している。このＤＲＡＭは、アドレスバッファ回路１１、コマンドバッファ回路１２、及びメモリセルアレイ１３を有している。アドレスバッファ回路１１は、アドレス信号Ａｄｄを受け、内部アドレス信号Ａｄｄｘを出力する。コマンドバッファ回路１２は、クロック信号ＣＬＫに応じて外部よりアクティブコマンド信号ＡＣＴ、リフレッシュコマンド信号ＲＥＦ、ライト／リードコマンド信号Ｗ／Ｒを受ける。このコマンドバッファ回路１２は、アクティブコマンド信号ＡＣＴに対応して、内部プリチャージコマンド信号ＰＲＣｘ、及び内部アクティブコマンド信号ＡＣＴｘを生成し、リフレッシュコマンド信号ＲＥＦ、ライト／リードコマンド信号Ｗ／Ｒに対応して内部リフレッシュコマンド信号ＲＥＦｘ、内部ライト／リードコマンド信号Ｗ／Ｒｘをそれぞれ生成する。メモリセルアレイ１３は、行及び列に複数のメモリセルが配置され、コマンドバッファ回路１２から供給されるプリチャージコマンド信号ＰＲＣ及び各内部コマンド信号、及びアドレスバッファ回路１１からのアドレス信号に応じて所要のメモリセルを選択し、データの書き込み又は読み出し等の動作を行う。
【００１５】
図２は、コマンドバッファ回路１２の一部を示すものであり、プリチャージコマンド信号と内部アクティブコマンド信号ＡＣＴｘの生成部を示している。図２において、外部から供給されるアクティブコマンド信号ＡＣＴ及びクロック信号ＣＬＫはラッチ回路１２ａに供給される。このラッチ回路１２ａは、クロック信号ＣＬＫに応じてアクティブコマンド信号ＡＣＴをラッチする。このラッチ回路１２ａの出力信号及びクロック信号ＣＬＫは、論理回路１２ｂに供給される。この論理回路１２ｂは、例えばナンド回路とインバータ回路の直列回路により構成されている。この論理回路１２ｂの出力信号は、ドライバ１２ｃに供給され、このドライバ１２ｃの出力端からプリチャージコマンド信号ＰＲＣが出力される。また、論理回路１２ｂの出力信号は、所定の遅延時間を有する遅延回路１２ｄ、及びドライバ１２ｅに順次供給され、このドライバ１２ｅから内部アクティブコマンド信号ＡＣＴｘが出力される。このため、内部アクティブコマンド信号ＡＣＴｘは、プリチャージコマンド信号ＰＲＣより、遅延回路１２ｄの遅延時間分だけ遅延されていている。
【００１６】
図３（ａ）は、メモリセルアレイ１３と、その周辺回路を示している。メモリセルアレイ１３の周囲には、ロウ制御部１３ａ、ロウデコーダ１３ｂ、及びセンスアンプ１３ｃが配置されている。
【００１７】
前記ロウ制御部１３ａは、前記アドレスバッファ回路１からのロウアドレス信号、前記コマンドバッファ回路２からの内部アクティブコマンド信号ＡＣＴｘ、及び内部プリチャージコマンド信号ＰＲＣｘを受ける。前記ロウデコーダ１３ｂは、ロウ制御部１３ａから供給されるロウアドレス信号をデコードし、所要のワード線ＷＬを選択する。
【００１８】
前記ワード線ＷＬには、例えばトランジスタ及びキャパシタからなるメモリセルＭＣが接続されている。前記ビット線ＢＬ、／ＢＬ（／は反転信号を示す）の相互間には、ビット線ＢＬ、／ＢＬを電源電圧ＶＤＤの１／２にプリチャージするプリチャージ（ＰＲＣ）回路１３ｄが接続されている。前記センスアンプ１３ｃは、ビット線ＢＬ、／ＢＬの電位を検出する。
【００１９】
図３（ｂ）は、ロウ制御部１３ａ、ロウデコーダ１３ｂの構成を概略的に示している。ロウデコーダ１３ｂには、図示せぬデコード回路の出力信号に応じてワード線を駆動する例えばドライバ１３ｅ、１３ｆが設けられている。
【００２０】
ロウ制御部１３ａは、プリチャージ動作によってワード線ＷＬが非選択（ローレベル）となった後、新たなアドレスに対応するワード線を活性化するための制御を行う。すなわち、ロウ制御部１３ａには、アンド回路１３ｉが設けられ、このアンド回路１３ｉの入力端には、内部アクティブコマンド信号ＡＣＴｘと、ワード線モニタ信号／ＷＬＵＰが供給される。このワード線モニタ信号／ＷＬＵＰは、いずれかのワード線が選択されてハイレベルとなっているとき、アクティブとなる信号であり、プリチャージの終了をモニタする。このワード線モニタ信号／ＷＬＵＰは、ロウデコーダ１３ｂに接続された生成回路により生成される。この生成回路１３ｊは、例えばロウデコーダ１３ｂのドライバ１３ｅ、１３ｆの相互間に入力端が接続されたドライバ１３ｇ、このドライバ１３ｇに接続されたインバータ回路１３ｈにより構成され、インバータ回路１３ｈの出力端からワード線モニタ信号／ＷＬＵＰが出力される。このため、ワード線モニタ信号／ＷＬＵＰは、ワード線が選択されてハイレベルになるとローレベルとなり、プリチャージが終了したことを示す。また、ワード線が非選択とされローレベルになるとハイレベルとなる。尚、ワード線モニタ信号／ＷＬＵＰの生成回路は、上記構成に限定されるものではない。
【００２１】
前記アンド回路１３ｉの出力信号ＡＣＴｘｘは、内部アクティブコマンド信号ＡＣＴｘがハイレベルでワード線モニタ信号ＷＬＵＰがハイレベルの時、すなわち、プリチャージ期間にハイレベルとなる。この信号ＡＣＴｘｘに応じて、新たなアドレスに対応するワード線が活性化され、データの書き込み、読み出し動作が行われる。
【００２２】
図４は、図２に示すコマンドバッファ回路１２の動作を示している。図４に示すように、アクティブコマンド信号ＡＣＴに応じてプリチャージコマンド信号ＰＲＣが生成されると、このプリチャージコマンド信号ＰＲＣに応じて即座にプリチャージが開始される。さらに、プリチャージを開始する時、ワード線ＷＬが非活性とされ、プリチャージが終了するとワード線ＷＬが活性化される。ワード線モニタ信号ＷＬＵＰは、ワード線が活性化されたこと、すなわち、プリチャージの終了をモニタする。ワード線モニタ信号ＷＬＵＰにより、プリチャージ終了が検知されると、当該サイクルの要求されたワード線が活性化され、ワード線モニタ信号ＷＬＵＰはワード線が活性化されたことを示す。さらに、クロック信号ＣＬＫの次のサイクルでは、プリチャージから動作が開始される。
【００２３】
図５は、データの読み出し時における動作を示している。プリチャージコマンド信号ＰＲＣｘに応じてプリチャージが実行されると、ビット線ＢＬ、／ＢＬは例えばＶＤＤ／２にプリチャージされる。この状態にいおいて、ワード線ＷＬが選択されると、ワード線ＷＬワード線モニタ信号ＷＬＵＰがローレベルとなり、ビット線ＢＬ、／ＢＬの電位は、メモリセルに記憶されたデータに応じて変化する。このビット線ＢＬ、／ＢＬの電位は、センスアンプ１３ｃにより検知増幅される。この後、次のサイクルのプリチャージコマンド信号ＰＲＣｘによりプリチャージが実行される。さらに、内部アクティブコマンド信号ＡＣＴｘがローレベルとなると、ワード線ＷＬが非選択とされる。プリチャージコマンド信号ＰＲＣｘ、及び内部アクティブコマンド信号ＡＣＴｘがローレベルの期間Ｔｐｄにおいて、ビット線のプリチャージ、及びロウアドレスのデコードが行われる。
【００２４】
上記第１の実施形態によれば、プリチャージ信号ＰＲＣをアクティブコマンド信号ＡＣＴに従って生成している。このため、クロック信号ＣＬＫの周波数が高くなった場合においても確実にプリチャージ信号ＰＲＣを生成できる。
【００２５】
しかも、プリチャージ信号ＰＲＣと内部アクティブコマンド信号ＡＣＴｘの両方を、外部から供給される１つのアクティブコマンド信号ＡＣＴにより生成することができる。このため、外部からプリチャージコマンド信号を供給する必要がないため、プリチャージコマンド信号を受けるピンを設ける必要がない。
【００２６】
また、内部アクティブコマンド信号ＡＣＴｘはプリチャージ信号ＰＲＣより若干遅延され、且つ、ワード線モニタ信号ＷＬＵＰに応じてビット線のプリチャージが終了した後に内部アクティブコマンド信号ＡＣＴｘをロウ制御部内に供給し、実際の書き込み又は読み出し動作を開始するようにしている。このため、クロック信号が高速化された場合においても、確実な動作が可能である。
【００２７】
さらに、プリチャージコマンド信号ＰＲＣｘ、及び内部アクティブコマンド信号ＡＣＴｘがローレベルの期間Ｔｐｄにおいて、ビット線のプリチャージとロウアドレスのデコードをほぼ同時に行っている。このため、高速動作が可能である。
【００２８】
（第２の実施形態）
図６は、本発明の第２の実施形態を示している。
【００２９】
前記第１の実施形態は、プリチャージ動作からアクティブサイクルが開始されている。ところが、最後のアクティブサイクルが終了した後、外部よりアクティブコマンド信号ＡＣＴが供給されない場合、次のプリチャージ動作までの時間が非常に長くなることが考えられる。この場合、最後に選択されたワード線が選択されたままの状態に保持されることになる。ワード線を選択したまま長時間放置するとトランジスタが劣化し、信頼性を低下させることになる。このため、第２の実施形態は、ワード線が選択されている最長時間を制限する。
【００３０】
図６は、第２の実施形態を示しており、第１の実施形態と同一部分には同一符号を付す。図６において、コマンドバッファ回路２から出力されるアクティブコマンド信号ＡＣＴ及び内部プリチャージコマンド信号ＰＲＣｘは制御回路１５に供給される。この制御回路１５は、ワード線が選択されている最長時間を制限するとともに、ワード線が長時間選択されている場合、内部プリチャージコマンド信号ＰＲＣｘを生成する。すなわち、この制御回路１５は、ワード線が選択されてから、所定時間アクティブコマンド信号ＡＣＴがコマンドバッファ回路２に供給されなかった場合、プリチャージコマンド信号ＰＲＣｘを生成する。また、設定された時間内にアクティブコマンド信号ＡＣＴがコマンドバッファ回路２に供給された場合、そのアクティブコマンド信号を優先してプリチャージを開始しアクティブ動作を行う。
【００３１】
図７は、制御回路１５の一例を示す構成図であり、図２と同一部分には、同一符号を付し異なる部分についてのみ説明する。
【００３２】
ラッチ回路１２ａにラッチされ、論理回路１２ｂの出力端から出力されるアクティブコマンド信号ＡＣＴは、クロック信号ＣＬＫとともに、例えばカウンタ１５ａに供給される。このカウンタ１５ａは、ワード線の最長選択時間をカウントするものであり、アクティブコマンド信号ＡＣＴに応じてクロック信号ＣＬＫをカウントする。すなわち、このカウンタ１５ａは、所謂プリセットカウンタであり、このカウンタ１５ａにはワード線の最大選択時間に相当する値がプリセットされており、カウント値がプリセットされた値に達すると出力信号を発生する。この出力信号はフリップフロップ回路１５ｂの一方入力端に供給される。このフリップフロップ回路１５ｂの他方入力端には、アクティブコマンド信号ＡＣＴが供給されている。このフリップフロップ回路１５ｂは、カウンタ１５ａの出力信号によりセットされ、アクティブコマンド信号ＡＣＴによりリセットされる。このフリップフロップ回路１５ｂのセット出力信号は、プリチャージリクエスト信号ＰＲＣＲＥＱとして、前記クロック信号ＣＬＫとともに、ラッチ回路１５ｃに供給される。このラッチ回路１５ｃの出力信号はクロック信号ＣＬＫとともに論理回路１５ｄに供給される。この論理回路１５ｄの出力信号は論理回路１２ｂの出力信号とともにオア回路１５ｅに供給される。このオア回路１５ｅの出力信号はドライバ１５ｆを介して内部プリチャージコマンド信号ＰＲＣｘとして出力される。
【００３３】
図８を参照して、上記制御回路１５の動作について説明する。コマンドバッファ回路１２がアクティブコマンド信号ＡＣＴを受け、この信号がラッチ回路１２ａを介して論理回路１２ｂから出力されると、前述したように、内部プリチャージコマンド信号ＰＲＣｘ、及びこれより若干遅延された内部アクティブコマンド信号ＡＣＴｘが出力される。これとともに論理回路１２ｂから出力されるアクティブコマンド信号ＡＣＴにより、フリップフロップ回路１５ｂがリセットされ、カウンタ１５ａがカウント動作を開始する。このカウント動作の途中で、次のアクティブコマンド信号ＡＣＴが供給されると、カウンタ１５ａはリセットされ、カウント動作が最初から繰り返される。
【００３４】
一方、カウンタ１５ａのカウント値がプリセットされた値に達すると、フリップフロップ回路１５ｂがセットされ、このフリップフロップ回路１５ｂよりプリチャージリクエスト信号ＰＲＣＲＥＱが出力される。この信号ＰＲＣＲＥＱはラッチ回路１５ｃ、論理回路１５ｄ、オア回路１５ｅを介してドライバ１５ｆに供給され、このドライバ１５ｆより内部プリチャージコマンド信号ＰＲＣｘが出力される。このため、選択されているワード線が非選択とされ、プリチャージ動作が実行される。
【００３５】
上記第２の実施形態によれば、制御回路１５は、外部から供給されるアクティブコマンド信号ＡＣＴに応じて内部プリチャージコマンド信号ＰＲＣｘ、及び内部アクティブコマンド信号ＡＣＴｘを確実に生成することができる。しかも、アクティブコマンド信号と次のアクティブコマンド信号との間隔が予め設定された時間より長い場合、自動的に内部プリチャージコマンド信号ＰＲＣｘを生成してプリチャージ動作をするとともに、選択状態のワード線を非選択としている。このため、トランジスタの劣化を防止でき、信頼性を向上できる。
【００３６】
尚、第２の実施形態において、制御回路１５はカウンタ１５ａを用いて構成した。しかし、これに限らず、例えばプリセットタイマを用いて構成することも可能である。
【００３７】
さらに、上記各実施形態は、本発明をＤＲＡＭに適用した場合について説明した。しかし、ＤＲＡＭに限らず、ビット線をプリチャージするメモリに各実施形態を適用することが可能である。
【００３８】
その他、本発明の要旨を変えない範囲において種々変形実施可能なことは勿論である。
【００３９】
【発明の効果】
以上、詳述したように本発明によれば、プリチャージ開始タイミングを正確に制御することが可能な半導体記憶装置を提供できる。
【図面の簡単な説明】
【図１】第１の実施形態に係る半導体記憶装置を概略的に示す構成図。
【図２】図１に示すコマンドバッファ回路の一部を示す回路図。
【図３】図３（ａ）は、図１に示すメモリセルアレイとその周辺回路を概略的に示す構成図、図３（ｂ）は、図３（ａ）の要部を概略的に示す回路図。
【図４】図２に示すコマンドバッファ回路の動作を示すタイミングチャート。
【図５】図３に示す回路のデータの読み出し時における動作を示すタイミングチャート。
【図６】本発明の第２の実施形態を示す構成図。
【図７】図６に示す制御回路の一例を示す回路図。
【図８】図７に示す回路の動作を示すタイミングチャート。
【図９】従来のＤＲＡＭを概略的に示す構成図。
【図１０】図９の動作を示すタイミングチャート。
【図１１】図９の別の動作を示すタイミングチャート。
【符号の説明】
１１…アドレスバッファ回路、
１２…コマンドバッファ回路、
１３…メモリセルアレイ、
１３ａ…ロウ制御部、
１３ｂ…ロウデコーダ、
１３ｄ…プリチャージ回路、
１３ｈ…生成回路、
１５…制御回路、
１５ａ…カウンタ、
ＷＬ…ワード線、
ＢＬ、／ＢＬ…ビット線、
／ＷＬＵＰ…ワード線モニタ信号、
ＡＣＴ…アクティブコマンド信号、
ＡＣＴｘ…内部アクティブコマンド信号、
ＰＲＣｘ…内部プリチャージコマンド信号。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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