(57)【要約】【課題】トランジスタのチャネル領域がトレンチ分離から受けるストレスが均一化された半導体回路装置及びその回路シミュレーション方法を提供する。【解決手段】半導体回路装置のＮウェル２には、ＰＭＩＳ用活性領域Ｒｔｐが、Ｐウェル３には、ＮＭＩＳ用活性領域Ｒｔｎがそれぞれトレンチ分離Ｒｉｓで囲まれて設けられている。各活性領域Ｒｔｐ，Ｒｔｎには、それぞれＰチャネル型又はＮチャネル型トランジスタのゲート７，９が配置されている。ＮＭＩＳ用活性領域ＲｔｎとＰＭＩＳ用活性領域ＲｔｐとのＹ方向における間隔Ｄｐｎは、実質的に一定値になるようにレイアウトされている。これにより、トレンチ分離Ｒｉｓからゲート下方のチャネル領域に加わるトレンチ分離ストレスは、各トランジスタについて均一化され、回路シミュレーションの精度が向上する。【選択図】      図１
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【特許請求の範囲】
【請求項１】
トレンチ分離によって囲まれる複数の活性領域にＭＩＳ型トランジスタを設けてなるセルを備えた半導体回路装置であって、
上記セルは、
少なくとも１つのＰチャネル型トランジスタのゲートが配置され、チャネル長方向に並ぶ複数のＰＭＩＳ用活性領域と、
少なくとも１つのＮチャネル型トランジスタのゲートが配置され、チャネル長方向に並ぶ複数のＮＭＩＳ用活性領域とを含み、
上記複数のＰＭＩＳ用活性領域と上記複数のＮＭＩＳ用活性領域とは、チャネル幅方向において対向するように配置されており、
上記複数のＰＭＩＳ用活性領域及び上記複数のＮＭＩＳ用活性領域の少なくともいずれか一方の活性領域は、他方の活性領域に対向している側の端部が、実質的に１つの直線上に位置するように設計されていることを特徴とする半導体回路装置。
【請求項２】
請求項１記載の半導体回路装置において、
上記一方の活性領域として、少なくとも３つ以上の活性領域が配置されていることを特徴とする半導体回路装置。
【請求項３】
請求項１又は２記載の半導体回路装置において、
上記一方の活性領域に形成されているトランジスタのチャネル幅は、１．０μｍ以下の範囲にあるように設計されていることを特徴とする半導体回路装置。
【請求項４】
請求項１〜３のうちいずれか１つに記載の半導体回路装置において、
上記各ＰＭＩＳ用活性領域と上記各ＮＭＩＳ用活性領域とのチャネル幅方向における間隔は、０．８μｍ以下の範囲にあるように設計されていることを特徴とする半導体回路装置。
【請求項５】
請求項１〜４のうちいずれか１つに記載の半導体回路装置において、
上記他方の活性領域のうちの少なくとも１つの活性領域は、トランジスタのゲートが配置されていないダミー活性領域であることを特徴とする半導体回路装置。
【請求項６】
請求項１〜５のうちいずれか１つに記載の半導体回路装置において、
上記一方の活性領域のうちの１つの活性領域に対して、複数の他方の活性領域が対向していることを特徴とする半導体回路装置。
【請求項７】
トレンチ分離によって囲まれる複数の活性領域にＭＩＳ型トランジスタを設けてなるセルを備えた半導体回路装置の回路シミュレーション方法であって、
少なくとも１つのトランジスタのゲートが配置され、チャネル長方向に並ぶ上記ＭＩＳ型トランジスタ用の複数の第１の活性領域と、上記複数の第１の活性領域に上記ゲートのチャネル幅方向において対向するように配置され、上記ゲートのチャネル長方向に並ぶ複数の第２の活性領域とを含むレイアウトを作成するステップ（ａ）と、
上記ステップ（ａ）で作成されたレイアウトをセルライブラリに格納するステップ（ｂ）と、
上記セルライブラリから上記第１の活性領域のトランジスタのチャネル長及びチャネル幅と、上記第１の活性領域と上記第２の活性領域とのチャネル幅方向における間隔に応じてトランジスタのモデルパラメータを抽出して、上記半導体回路装置の回路動作をシミュレーションするステップ（ｃ）と
を含む半導体回路装置の回路シミュレーション方法。
【請求項８】
請求項７に記載の半導体回路装置の回路シミュレーション方法において、
上記ステップ（ａ）では、上記複数の第１の活性領域及び上記複数の第２の活性領域の少なくともいずれか一方の活性領域は、他方の活性領域に対向している側の端部が、実質的に１つの直線上に位置するようにレイアウトすることを特徴とする半導体回路装置の回路シミュレーション方法。
【請求項９】
請求項８記載の半導体回路装置の回路シミュレーション方法において、
上記一方の活性領域として、少なくとも３つ以上の活性領域をレイアウトすることを特徴とする半導体回路装置の回路シミュレーション方法。
【請求項１０】
請求項７〜９のうちいずれか１つに記載の半導体回路装置の回路シミュレーション方法において、
上記ステップ（ａ）では、上記第１の活性領域に形成されているトランジスタのチャネル幅を、１．０μｍ以下の範囲にあるようにレイアウトすることを特徴とする半導体回路装置の回路シミュレーション方法。
【請求項１１】
請求項７〜１０のうちいずれか１つに記載の半導体回路装置の回路シミュレーション方法において、
上記ステップ（ａ）では、上記第１の活性領域と上記第２の活性領域とのチャネル幅方向における間隔を、１．０μｍ以下の範囲にあるようにレイアウトすることを特徴とする半導体回路装置の回路シミュレーション方法。
【請求項１２】
請求項７〜１１のうちいずれか１つに記載の半導体回路装置の回路シミュレーション方法において、
上記ステップ（ａ）では、上記第１の活性領域と上記第２の活性領域とのチャネル幅方向における間隔を、０．６μｍ以下の範囲にあるようにレイアウトすることを特徴とする半導体回路装置の回路シミュレーション方法。
【請求項１３】
請求項７〜１２のうちいずれか１つに記載の半導体回路装置の回路シミュレーション方法において、
上記ステップ（ａ）では、上記複数の第２の活性領域のうち少なくとも１つを、上記第１の活性領域中のトランジスタとは逆導電型のＭＩＳトランジスタのゲートを配置するようにレイアウトすることを特徴とする半導体回路装置の回路シミュレーション方法。
【請求項１４】
請求項７〜１３のうちいずれか１つに記載の半導体回路装置の回路シミュレーション方法において、
上記ステップ（ａ）では、上記複数の第２の活性領域のうちの少なくとも１つを、トランジスタのゲートが配置されていないダミー活性領域としてレイアウトすることを特徴とする半導体回路装置の回路シミュレーション方法。
【請求項１５】
請求項７〜１４のうちいずれか１つに記載の半導体回路装置の回路シミュレーション方法において、
上記ステップ（ａ）では、上記複数の第１の活性領域のうちの１つの活性領域に対して、複数の第２の活性領域が対向するようにレイアウトすることを特徴とする半導体回路装置の回路シミュレーション方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、多数のＭＩＳトランジスタを集積してなる半導体回路装置に係り、特にトランジスタ特性のばらつきの低減対策に関する。
【０００２】
【従来の技術】
近年、マイクロプロセッサに代表されるＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ  ）は、一般的に、セルと呼ばれる基本機能単位回路を多数組み合わせることにより構成されている。セルには、ＭＩＳトランジスタ，容量，抵抗等の多数の素子が配置されている。そして、ＬＳＩの高性能化，高集積化に伴い、ＬＳＩの性能を決定するセルの回路設計が非常に重要になっている。また、セルの回路設計を高精度に行うためには、ＣＡＤ（Ｃｏｍｐｕｔｅｒ  Ａｉｄｅｄ  Ｄｅｓｉｇｎ  ）ツールの役割が非常に大きい。
【０００３】
設計精度に深く関わるＣＡＤツールの一つとして、回路シミュレータがある。回路シミュレータとは、設計されたセルおよびＬＳＩを対象として、トランジスタ，容量，抵抗等の各素子の接続情報や、トランジスタサイズ，容量値，抵抗値等の素子の特性情報を含むネットリストに基づいて、その設計に沿って製造されるであろうセルおよびＬＳＩの回路動作を想定した回路シミュレーションを行なうものである。ネットリストは、例えば、設計されたセルのマスクレイアウトから回路の抽出装置によって抽出することができる。また、トランジスタの特性情報においては、トランジスタの複雑な電気的特性を回路シミュレータ上で高精度に再現するために、数多くの電気的特性式（以下、トランジスタモデルという）が開発されている。また、トランジスタモデルによって所望のトランジスタの特性を再現するためには、トランジスタモデルに含まれるモデルパラメータを、所望のトランジスタの特性に合わせて最適化する（以下、“モデルパラメータの抽出”と略記する）ことが必要である。
【０００４】
以下、従来の半導体回路装置におけるセルのレイアウト、ならびに従来のセルの設計の際に使用されるトランジスタモデルについて説明する。
【０００５】
最初に、セルのレイアウトについて、図８に示すセルレイアウトを例にとって説明する。
【０００６】
図８は、半導体基板の一部に設けられた従来のセル１００のレイアウトの一例を模式的に示す平面図である。半導体基板には、ウェル境界１１０において互いに隣接するＮウェル１０２とＰウェル１０３とが設けられている。Ｎウェル１０２には、トレンチ分離Ｒｉｓによって囲まれる第１〜第３のＰＭＩＳ用活性領域Ｒｔｐ１〜Ｒｔｐ３が設けられている。Ｐウェル１０３には、トレンチ分離Ｒｉｓによって囲まれる第１〜第３のＮＭＩＳ用活性領域Ｒｔｎ１〜Ｒｔｎ３が設けられている。図８には、Ｎウェル１０２及びＰウェル１０３に、それぞれ３つの活性領域が例として示されているが、実際の半導体回路装置においては、極めて多数の活性領域が設けられている。第１，第２，第３のＰＭＩＳ用活性領域Ｒｔｐ１，Ｒｔｐ２，Ｒｔｐ３には、それぞれＰチャネル型トランジスタのゲート１０７が配置されている。第１，第２，第３のＮＭＩＳ用活性領域Ｒｔｎ１，Ｒｔｎ２，Ｒｔｎ３には、それぞれＮチャネル型トランジスタのゲート１０９が配置されている。なお、図示されていないが、周知のトランジスタと同様に、各ゲートは、ゲート絶縁膜及びゲート電極によって構成された，いわゆる絶縁ゲート構造を有している。
【０００７】
また、セル１００内の素子に電源電圧を供給するためのＮ型基板活性領域１０４と、セル１００内の素子に基準電位を与えるためのＰ型基板活性領域１０５とが設けられている。
【０００８】
各活性領域における各ゲートの側方に位置する領域がソース・ドレイン領域であり、各ソース・ドレイン領域間に電圧が印加され、ゲートにバイアスが印加されると、各活性領域における各ゲートの下方に位置する領域にチャネルが形成され、そのチャネルを電流が流れる。
【０００９】
一般に、ＬＳＩにおいては複数種類のセルが組み合わされるため、Ｎ型基板活性領域１０４のＹ方向の幅ＹＮ＋、Ｐ型基板活性領域１０５のＹ方向の幅ＹＰ＋、およびＮ型基板活性領域１０４とＰ型基板活性領域１０５との間隔Ｄｓｅｌｌは、各セル群に共通の値に統一されている。また、セル１００を形成するためのプロセスのレイアウトルールによって、Ｎ型基板活性領域１０４と第１〜第３のＰＭＩＳ用活性領域Ｒｔｐ１〜Ｒｔｐ３との間隔の下限値Ｓ１と、第１〜第３のＰＭＩＳ用活性領域Ｒｔｐ１〜Ｒｔｐ３とウェル境界１１０との間隔の下限値Ｓ２と、ウェル境界１１０と第１〜第３のＮＭＩＳ用活性領域Ｒｔｎ１〜Ｒｔｎ３との間隔の下限値Ｓ３と、第１〜第３のＮＭＩＳ用活性領域Ｒｔｎ１〜Ｒｔｎ３とＰ型基板活性領域１０５との間隔の下限値Ｓ４とが、それぞれ規定されている。したがって、第１〜第３のＰＭＩＳ用活性領域Ｒｔｐ１〜Ｒｔｐ３は、Ｙ方向において、Ｎ型基板活性領域１０４及びウェル境界１１０から下限値Ｓ１，Ｓ２以上離れた範囲ＳＰ内でレイアウトすることができる。同様に、第１〜第３のＮＭＩＳ用活性領域Ｒｔｎ１〜Ｒｔｎ３は、Ｙ方向において、Ｐ型基板活性領域１０５及びウェル境界１１０から下限値Ｓ３，Ｓ４以上離れた範囲ＳＮ内でレイアウトすることができる。
【００１０】
図９は、従来のトランジスタモデルについて説明するためのトランジスタの構造を模式的に示す図である。同図に示すように、トランジスタモデルは、トレンチ分離Ｒｉｓで囲まれる活性領域Ｒｔと、活性領域Ｒｔを跨いで両側のトレンチ分離Ｒｉｓに達するゲート電極１１２と、活性領域Ｒｔのうちゲート電極１１２の両側に位置する領域であるソース・ドレイン領域１１４ａ，１１４ｂと、活性領域Ｒｔのうちゲート電極１１２の下方に位置する領域であるチャネル領域１１３とを含んでいる。図９の斜線ハッチングによって示されるように、トランジスタのチャネル領域１１３は、トランジスタモデルにおいては活性領域Ｒｔとゲート電極１１２とのオーバーラップ領域と定義される。また、トランジスタモデルでは、トランジスタの電流能力は、チャネル領域１１３の幅Ｗ（チャネル幅）と長さＬ（チャネル長）、活性領域Ｒｔの電気抵抗、及び活性領域Ｒｔに付加される抵抗（図示せず）によって決定され、トランジスタ周辺のレイアウトに関する情報については考慮されない。
【００１１】
【特許文献１】
特開平１０−１６２０４７号公報（要約書）
【００１２】
【発明が解決しようとする課題】
上記従来の半導体回路装置が、以上のように設計されていた理由は、半導体回路装置の性能は、各トランジスタのゲート長とゲート幅で決定されることが前提となっていたからと考えられる。
【００１３】
しかしながら、本発明者達の実験から、最近の微細化されたトランジスタを搭載した半導体回路装置では、その性能がトランジスタのゲート長とゲート幅だけではなく、活性領域のレイアウト形状によっても変わりうることが判ってきた。すなわち、回路構成が同じでも、レイアウトによって各トランジスタの電流能力などが変化することから、半導体回路装置全体の性能もレイアウトによって影響を受けるのである。したがって、上記従来のセル１００のレイアウトや、上記従来のセル１００を設計する際に使用されるトランジスタモデルのモデルパラメータの抽出方法によっては、設計に基づいて形成される半導体回路装置の性能が設計目標からはずれてしまうことが多く、半導体回路装置の設計の精度を高く保持することが困難であるという不具合があった。
【００１４】
ここで、トレンチ分離からチャネルに及ぼす圧縮ストレス（以下、トレンチ分離ストレスと示す）のトランジスタ特性に与える効果は、同じゲート長、同じゲート幅のトランジスタであっても能力差が生じるという効果である。以下、トレンチ分離ストレスのトランジスタ特性に与える効果を説明する。トランジスタのチャネル領域では、トレンチ分離ストレスによって格子に歪みが生じる。したがって、Ｎチャネル型トランジスタにおいては、チャネル部分での実効移動度が低下し、Ｎチャネル型トランジスタの能力が低下する傾向を示す。Ｐチャネル型トランジスタにおいても、ゲート幅方向のトレンチ分離ストレスによって、チャネル部分での実効移動度が低下することになる。
【００１５】
そのために、特にチャネル幅方向において、トランジスタと当該トランジスタが配置されている活性領域に隣接する他の活性領域との距離の違いは、トランジスタの電流能力の差となって表れるおそれがある。
【００１６】
以下、図１０を参照しながら、同じチャネル幅、チャネル長のトランジスタであっても、当該トランジスタが配置される活性領域に隣接する他の活性領域との距離の相違によって、トランジスタの電流能力に差が生じることについて詳細に説明する。図１０は、上記従来の半導体回路装置の回路シミュレーションのためのレイアウトを示す平面図である。
【００１７】
図１０に示すように、３種類のＰチャネル型トランジスタＴｒｐＡ，ＴｒｐＢ，ＴｒｐＣは、それぞれ同じチャネル長およびチャネル幅Ｗｐを有している。３種類のＮチャネル型トランジスタＴｒｎＡ，ＴｒｎＢ，ＴｒｎＣも、それぞれ同じチャネル長およびチャネル幅Ｗｎを有している。トランジスタＴｒｐＡが配置されている活性領域ＲｔｐＡとＮ型基板活性領域１０４との間隔ＤｐＡは、トランジスタＴｒｐＣが配置されている活性領域ＲｔｐＣとＮ型基板活性領域１０４との間隔ＤｐＣと等しく、トランジスタＴｒｐＢが配置されている活性領域ＲｔｐＢとＮ型基板活性領域１０４との間隔ＤｐＢとは異なっている。活性領域ＲｔｐＡと活性領域ＲｔｎＡとの間隔ＤｐｎＡは、活性領域ＲｔｐＢと活性領域ＲｔｎＢとの間隔ＤｐｎＢとは異なっている。活性領域ＲｔｐＣと活性領域ＲｔｎＣとの間隔ＤｐｎＣは、活性領域ＲｔｐＢと活性領域ＲｔｎＢとの間隔ＤｐｎＢと等しい。活性領域ＲｔｎＡとＰ型基板活性領域１０５との間隔ＤｎＡは、活性領域ＲｔｎＢとＰ型基板活性領域１０５との間隔ＤｎＢと等しい。活性領域ＲｔｎＣとＰ型基板活性領域１０５との間隔ＤｎＣは、間隔ＤｎＡおよび間隔ＤｎＢとは異なっている。
【００１８】
以上のようなレイアウトにおいて、各トランジスタＴｒｐＡ〜ＴｒｐＣ，ＴｒｎＡ〜ＴｒｎＣの特性を比較する。
【００１９】
まず、Ｐチャネル型トランジスタＴｒｐＡとＰチャネル型トランジスタＴｒｐＢとの特性を比較する。Ｙ方向においてＮチャネル型トランジスタＴｒｎＡに対向しているＰチャネル型トランジスタＴｒｐＡの特性は、Ｐチャネル型トランジスタＴｒｐＡのチャネル長，チャネル幅Ｗｐと、間隔ＤｐＡ，ＤｐｎＡとによって定まる。Ｙ方向においてＮチャネル型トランジスタＴｒｎＢに対向しているＰチャネル型トランジスタＴｒｐＢの特性は、Ｐチャネル型トランジスタＴｒｐＢのチャネル長，チャネル幅Ｗｐと、間隔ＤｐＢ，ＤｐｎＢとによって定まる。Ｎチャネル型トランジスタＴｒｎＡが配置されている活性領域ＲｔｎＡとＰ型基板活性領域１０５との間隔ＤｎＡは、Ｎチャネル型トランジスタＴｒｎＢが配置されている活性領域ＲｔｎＢとＰ型基板活性領域１０５との間隔ＤｎＢと等しい。すなわち、Ｎチャネル型トランジスタＴｒｎＡ，ＴｒｎＢのセル１００内のＹ方向における配置位置は同じである。ここで、
ＤｐＡ≠ＤｐＢ
ＤｐｎＡ≠ＤｐｎＢ
である。つまり、Ｐチャネル型トランジスタＴｒｐＡと、Ｐチャネル型トランジスタＴｒｐＢとでは、Ｙ方向において当該トランジスタが配置される活性領域と、これに隣接する活性領域との間隔ＤｐｎＡ，ＤｐｎＢが互いに異なるため、２つのＰチャネル型トランジスタＴｒｐＡ，ＴｒｐＢの各チャネル領域に印加されるトレンチ分離ストレスが互いに異なる。その結果、２つのＰチャネル型トランジスタＴｒｐＡ，ＴｒｐＢの電流能力などの特性に差が生じる。すなわち、２つのＰＭＩＳ用活性領域にそれぞれ対向するＮＭＩＳ用活性領域のＹ方向における配置位置が同じであっても、当該ＰＭＩＳ用活性領域のＹ方向における配置位置が異なると、Ｙ方向における各ＰＭＩＳ用活性領域と各ＮＭＩＳ用活性領域との間隔に応じて、２つのＰＭＩＳ用活性領域に配置されるＰチャネル型トランジスタの電流能力などの特性が変化することになる。
【００２０】
次に、Ｐチャネル型トランジスタＴｒｐＡとＰチャネル型トランジスタＴｒｐＣとの特性を比較する。Ｙ方向においてＮチャネル型トランジスタＴｒｎＣに対向しているＰチャネル型トランジスタＴｒｐＣの特性は、Ｐチャネル型トランジスタＴｒｐＣのチャネル長，チャネル幅Ｗｐと、間隔ＤｐＣ，ＤｐｎＣとによって定まる。Ｐチャネル型トランジスタＴｒｐＡが配置されている活性領域ＲｔｐＡとＮ型基板活性領域１０４との間隔ＤｐＡは、Ｐチャネル型トランジスタＴｒｐＣが配置されている活性領域ＲｔｐＣとＮ型基板活性領域１０４との間隔ＤｐＣと等しい。すなわち、Ｐチャネル型トランジスタＴｒｐＡ，ＴｒｐＣのセル１００内のＹ方向における配置位置は同じである。したがって、
ＤｐＡ＝ＤｐＣ
であるが、
ＤｐｎＡ≠ＤｐｎＣ
である。つまり、Ｐチャネル型トランジスタＴｒｐＡと、Ｐチャネル型トランジスタＴｒｐＣとでは、Ｙ方向において当該トランジスタが配置される活性領域と、これに隣接する活性領域との間隔ＤｐｎＡ，ＤｐｎＣが互いに異なるため、２つのＰチャネル型トランジスタＴｒｐＡ，ＴｒｐＣの各チャネル領域に印加されるトレンチ分離ストレスが互いに異なる。その結果、２つのＰチャネル型トランジスタＴｒｐＡ，ＴｒｐＣの電流能力などの特性に差が生じる。すなわち、２つのＰＭＩＳ用活性領域のＹ方向における配置位置が同じであっても、当該ＰＭＩＳ用活性領域に対向するＮＭＩＳ用活性領域のＹ方向における配置位置が異なると、Ｙ方向における各ＰＭＩＳ用活性領域と各ＮＭＩＳ用活性領域との間隔に応じて、２つのＰＭＩＳ用活性領域に配置されるＰチャネル型トランジスタの電流能力などの特性が変化することになる。
【００２１】
次に、Ｐチャネル型トランジスタＴｒｐＢとＰチャネル型トランジスタＴｒｐＣとの特性を比較する。Ｐチャネル型トランジスタＴｒｐＢが配置されている活性領域ＲｔｐＢとＮチャネル型トランジスタＴｒｎＢが配置されている活性領域ＲｔｎＢとの間隔ＤｐｎＢは、Ｐチャネル型トランジスタＴｒｐＣが配置されている活性領域ＲｔｐＣとＮチャネル型トランジスタＴｒｎＣが配置されている活性領域ＲｔｎＣとの間隔ＤｐｎＣと等しい。しかし、Ｐチャネル型トランジスタＴｒｐＢが配置されている活性領域ＲｔｐＢとＮ型基板活性領域１０４との間隔ＤｐＢは、Ｐチャネル型トランジスタＴｒｐＣが配置されている活性領域ＲｔｐＣとＮ型基板活性領域１０４との間隔ＤｐＣとは異なっている。したがって、
ＤｐＢ≠ＤｐＣ
であることから、Ｐチャネル型トランジスタＴｒｐＢとＰチャネル型トランジスタＴｒｐＣとでは、Ｎ型基板活性領域１０４から印加されるトレンチ分離ストレスが互いに異なり、両者のトランジスタ特性に差が生じる。したがって、２つのＰチャネル型トランジスタが配置されているＰＭＩＳ用活性領域と、各ＰＭＩＳ用活性領域にそれぞれ対向する各ＮＭＩＳ用活性領域とのＹ方向における間隔が互いに同じであっても、２つのＰチャネル型トランジスタが配置される活性領域のＹ方向における配置位置が異なると、Ｐチャネル型トランジスタの電流能力などの特性は変化することになる。
【００２２】
なお、Ｎチャネル型トランジスタの特性変化についての説明は省略するが、Ｎチャネル型トランジスタにおいても、チャネル領域におけるトレンチ分離ストレスが大きいほど電流能力が小さくなるという点ではＰチャネル型トランジスタと同じである。
【００２３】
以上のように、従来の半導体回路装置では、同じチャネル幅，チャネル長に設計されていても、トレンチ分離ストレスのためにセル１００内での同じチャネル幅のトランジスタの特性が大きくばらつき、ＬＳＩの最適設計が困難であることがわかる。
【００２４】
また、従来のトランジスタモデルのモデルパラメータの抽出方法では、トランジスタモデル自体がトレンチ分離ストレスによるトランジスタ特性の変化を考慮できないため、セル内でのトランジスタの特性ばらつきを再現できず、セルの回路シミュレーション誤差が大きくなる。
【００２５】
本発明の目的は、トランジスタの電流能力が活性領域に存在する歪みによって変化する特性を有する点に着目し、その変化特性を利用したレイアウト形状を実現することにより、設計目標からのずれの小さい半導体回路装置及びその回路シミュレーション方法の提供を図ることにある。
【００２６】
【課題を解決するための手段】
本発明の半導体回路装置は、トレンチ分離によって囲まれる複数の活性領域にＭＩＳ型トランジスタを設けてなるセルを備えた半導体回路装置であって、上記セルは、少なくとも１つのＰチャネル型トランジスタのゲートが配置され、チャネル長方向に並ぶ複数のＰＭＩＳ用活性領域と、少なくとも１つのＮチャネル型トランジスタのゲートが配置され、チャネル長方向に並ぶ複数のＮＭＩＳ用活性領域とを含み、上記複数のＰＭＩＳ用活性領域と上記複数のＮＭＩＳ用活性領域とは、チャネル幅方向において対向するように配置されており、上記複数のＰＭＩＳ用活性領域及び上記複数のＮＭＩＳ用活性領域の少なくともいずれか一方の活性領域は、他方の活性領域に対向している側の端部が、実質的に１つの直線上に位置するように設計されている。
【００２７】
これにより、半導体回路装置が微細化，高密度化されても、各ＭＩＳＦＥＴ用形成領域に配置されるゲート下方のチャネル領域に対してトレンチ分離から加わる応力が均一化されるので、この応力のばらつきに起因するトランジスタの電流能力のばらつきが低減される。したがって、所望の設計目標に近い特性を有する半導体回路装置が得られる。
【００２８】
上記一方の活性領域として、少なくとも３つ以上の活性領域が配置されていることが好ましい。
【００２９】
上記一方の活性領域に形成されているトランジスタのチャネル幅は、１．０μｍ以下の範囲にあるように設計されていることが好ましい。
【００３０】
上記各ＰＭＩＳ用活性領域と上記各ＮＭＩＳ用活性領域とのチャネル幅方向における間隔は、０．８μｍ以下の範囲にあるように設計されていることが好ましい。
【００３１】
上記他方の活性領域のうちの少なくとも１つの活性領域は、トランジスタのゲートが配置されていないダミー活性領域であってもよい。
【００３２】
上記一方の活性領域のうちの１つの活性領域に対して、複数の他方の活性領域が対向していてもよい。
【００３３】
本発明の半導体回路装置の回路シミュレーション方法は、トレンチ分離によって囲まれる複数の活性領域にＭＩＳ型トランジスタを設けてなるセルを備えた半導体回路装置の回路シミュレーション方法であって、少なくとも１つのトランジスタのゲートが配置され、チャネル長方向に並ぶ上記ＭＩＳ型トランジスタ用の複数の第１の活性領域と、上記複数の第１の活性領域に上記ゲートのチャネル幅方向において対向するように配置され、上記ゲートのチャネル長方向に並ぶ複数の第２の活性領域とを含むレイアウトを作成するステップ（ａ）と、上記ステップ（ａ）で作成されたレイアウトをセルライブラリに格納するステップ（ｂ）と、上記セルライブラリから上記第１の活性領域のトランジスタのチャネル長及びチャネル幅と、上記第１の活性領域と上記第２の活性領域とのチャネル幅方向における間隔に応じてトランジスタのモデルパラメータを抽出して、上記半導体回路装置の回路動作をシミュレーションするステップ（ｃ）とを含んでいる。
【００３４】
この方法により、微細化，高密度化された半導体回路装置を設計する際に、各ＭＩＳＦＥＴ用形成領域に配置されるゲート下方のチャネル領域に対してトレンチ分離から加わる応力が均一化されるので、この応力のばらつきに起因するトランジスタの電流能力のばらつきが低減される。したがって、設計精度の向上を図ることができる。
【００３５】
上記ステップ（ａ）では、上記複数の第１の活性領域及び上記複数の第２の活性領域の少なくともいずれか一方の活性領域は、他方の活性領域に対向している側の端部が、実質的に１つの直線上に位置するようにレイアウトすることが好ましい。
【００３６】
上記一方の活性領域として、少なくとも３つ以上の活性領域をレイアウトすることが好ましい。
【００３７】
上記ステップ（ａ）では、上記第１の活性領域に形成されているトランジスタのチャネル幅を、１．０μｍ以下の範囲にあるようにレイアウトすることが好ましい。
【００３８】
上記ステップ（ａ）では、上記第１の活性領域と上記第２の活性領域とのチャネル幅方向における間隔を、１．０μｍ以下の範囲にあるようにレイアウトすることが好ましく、０．６μｍ以下の範囲にあるようにレイアウトすることがより好ましい。
【００３９】
上記ステップ（ａ）では、上記複数の第２の活性領域のうち少なくとも１つを、上記第１の活性領域中のトランジスタとは逆導電型のＭＩＳトランジスタのゲートを配置するようにレイアウトすることが好ましい。
【００４０】
上記ステップ（ａ）では、上記複数の第２の活性領域のうちの少なくとも１つを、トランジスタのゲートが配置されていないダミー活性領域としてレイアウトしてもよい。
【００４１】
上記ステップ（ａ）では、上記複数の第１の活性領域のうちの１つの活性領域に対して、複数の第２の活性領域が対向するようにレイアウトすることが好ましい。
【００４２】
【発明の実施の形態】
（第１の実施形態）
図１は、本発明の第１の実施形態における半導体回路装置のセル１のレイアウトを模式的に示す平面図である。
【００４３】
同図に示すように、半導体基板には、ウェル境界１０において互いに隣接するＮウェル２とＰウェル３とが設けられている。Ｎウェル２には、トレンチ分離Ｒｉｓによって囲まれる第１〜第３のＰＭＩＳ用活性領域Ｒｔｐ１〜Ｒｔｐ３が設けられている。Ｐウェル３には、トレンチ分離Ｒｉｓによって囲まれる第１〜第３のＮＭＩＳ用活性領域Ｒｔｎ１〜Ｒｔｎ３が設けられている。図１には、Ｎウェル２及びＰウェル３に、それぞれ３つの活性領域が例として示されているが、実際の半導体回路装置においては、極めて多数の活性領域が設けられている。第１，第２，第３のＰＭＩＳ用活性領域Ｒｔｐ１，Ｒｔｐ２，Ｒｔｐ３には、それぞれＰチャネル型トランジスタのゲート７が配置されている。第１，第２，第３のＮＭＩＳ用活性領域Ｒｔｎ１，Ｒｔｎ２，Ｒｔｎ３には、それぞれＮチャネル型トランジスタのゲート９が配置されている。なお、図示されていないが、周知のトランジスタと同様に、各ゲートは、ゲート絶縁膜及びゲート電極によって構成された，いわゆる絶縁ゲート構造を有している。
【００４４】
また、セル１内の素子に電源電圧を供給するためのＮ型基板活性領域４と、セル１内の素子に基準電位を与えるためのＰ型基板活性領域５とが設けられている。
【００４５】
各活性領域における各ゲートの側方に位置する領域がソース・ドレイン領域であり、各ソース・ドレイン領域間に電圧が印加され、ゲートにバイアスが印加されると、各活性領域における各ゲートの下方に位置する領域にチャネルが形成され、そのチャネルを電流が流れる。
【００４６】
トレンチ分離Ｒｉｓは、Ｎ型ウェル２内とＰ型ウェル３内とにおける第１〜第３のＰＭＩＳ用活性領域Ｒｔｐ１〜Ｒｔｐ３及び第１〜第３のＮ型活性領域Ｒｔｎ１〜Ｒｔｎ３を除く領域に形成されている。
【００４７】
一般に、ＬＳＩにおいては複数種類のセルが組み合わされるため、Ｎ型基板活性領域４のＹ方向の幅ＹＮ＋、Ｐ型基板活性領域５のＹ方向の幅ＹＰ＋、およびＮ型基板活性領域４とＰ型基板活性領域５との間隔Ｄｓｅｌｌは、少なくともＸ方向に隣接して組み合わされるセル群に共通の値に統一されている。
【００４８】
ここで、本実施形態の半導体回路装置の特徴は、以下の通りである。
【００４９】
第１〜第３のＰＭＩＳ用活性領域Ｒｔｐ１〜Ｒｔｐ３のＹ方向における配置位置は、各活性領域Ｒｔｐ１〜Ｒｔｐ３の大きさによらず、各活性領域Ｒｔｐ１〜Ｒｔｐ３のウェル境界１０側の辺とＮ型基板活性領域４との距離Ｄｐが一定となるように、Ｘ方向に隣接して組み合わされるセル群に共通の値に統一されている。また、第１〜第３のＮＭＩＳ用活性領域Ｒｔｎ１〜Ｒｔｎ３のＹ方向における配置位置は、各活性領域Ｒｔｎ１〜Ｒｔｎ３の大きさによらず、各活性領域Ｒｔｎ１〜Ｒｔｎ３のウェル境界１０側の辺とＰ型基板活性領域５との距離Ｄｎが一定となるように、Ｘ方向に隣接して組み合わされるセル群に共通の値に統一されている。特に、本実施形態においては、第１〜第３のＰＭＩＳ用活性領域Ｒｔｐ１〜Ｒｔｐ３の第１〜第３のＮＭＩＳ用活性領域Ｒｔｎ１〜Ｒｔｎ３に対向する側の端部（内側の端部）は実質的に１つの直線上にあるように設計されている。また、第１〜第３のＮＭＩＳ用活性領域Ｒｔｎ１〜Ｒｔｎ３の第１〜第３のＰＭＩＳ用活性領域Ｒｔｐ１〜Ｒｔｐ３に対向する側の端部（内側の端部）は、実質的に１つの直線上にあるように設計されている。その結果、第１〜第３のＮＭＩＳ用活性領域Ｒｔｎ１〜Ｒｔｎ３と、第１〜第３のＰＭＩＳ用活性領域Ｒｔｐ１〜Ｒｔｐ３とのＹ方向における間隔Ｄｐｎは、実質的に一定値になるようにレイアウトされている。
【００５０】
以下、以上のように構成された本実施形態における半導体回路装置のセル１中のトランジスタの特性について、詳しく説明する。
【００５１】
−第１の実施形態の半導体回路装置中のトランジスタモデル−
図２は、第１の実施形態の半導体回路装置の回路シミュレーションに用いられるレイアウトを示す平面図である。
【００５２】
同図に示すように、半導体基板には、ウェル境界１０において互いに隣接するＮウェル２とＰウェル３とが設けられている。Ｎウェル２には、トレンチ分離Ｒｉｓによって囲まれる第１〜第３のＰＭＩＳ用活性領域ＲｔｐＡ〜ＲｔｐＣが設けられている。Ｐウェル３には、トレンチ分離Ｒｉｓによって囲まれる第１〜第３のＮＭＩＳ用活性領域ＲｔｎＡ〜ＲｔｎＣが設けられている。第１，第２，第３のＰＭＩＳ用活性領域ＲｔｐＡ，ＲｔｐＢ，ＲｔｐＣには、それぞれＰチャネル型トランジスタＴｒｐＡ，ＴｒｐＢ，ＴｒｐＣのゲート７Ａ，７Ｂ，７Ｃが配置されている。第１，第２，第３のＮＭＩＳ用活性領域ＲｔｎＡ，ＲｔｎＢ，ＲｔｎＣには、それぞれＮチャネル型トランジスタＴｒｎＡ，ＴｒｎＢ，ＴｒｎＣのゲート９Ａ，９Ｂ，９Ｃが配置されている。なお、図示されていないが、周知のトランジスタと同様に、各ゲートは、ゲート絶縁膜及びゲート電極によって構成された，いわゆる絶縁ゲート構造を有している。
【００５３】
また、セル１内の素子に電源電圧を供給するためのＮ型基板活性領域４と、セル１内の素子に基準電位を与えるためのＰ型基板活性領域５とが設けられている。
【００５４】
３種類のＰチャネル型トランジスタＴｒｐＡ，ＴｒｐＢ，ＴｒｐＣは、それぞれ同じチャネル長を有している。また、トランジスタＴｒｐＡ，ＴｒｐＢの各チャネル幅ＷｐＡ，ＷｐＢは互いに等しい。また、３種類のＮチャネル型トランジスタＴｒｎＡ，ＴｒｎＢ，ＴｒｎＣも、それぞれ同じチャネル長を有しており、トランジスタＴｒｎＡ，ＴｒｎＣのチャネル幅ＷｎＡ，ＷｎＣは互いに等しい。
【００５５】
また、トランジスタＴｒｐＡが配置されている活性領域ＲｔｐＡとＮ型基板活性領域４との間隔ＤｐＡは、トランジスタＴｒｐＢが配置されている活性領域ＲｔｐＢとＮ型基板活性領域４との間隔ＤｐＢと等しい。一方、活性領域ＲｔｐＡとＮ型基板活性領域４との間隔ＤｐＡ（及び活性領域ＲｔｐＢとＮ型基板活性領域４との間隔ＤｐＢ）は、トランジスタＴｒｐＣが配置されている活性領域ＲｔｐＣとＮ型基板活性領域４との間隔ＤｐＣとは異なっている。そして、セル１内において、Ｎ型基板活性領域４とＰ型基板活性領域５との間隔Ｄｓｅｌｌと、Ｎ型基板活性領域４と各トランジスタが配置される活性領域ＲｔｐＡ，ＲｔｐＢ，ＲｔｐＣのウェル境界１０に対向する辺との間隔Ｄｐと、Ｐ型基板活性領域５と各トランジスタが配置される活性領域ＲｔｎＡ，ＲｔｎＢ，ＲｔｎＣのウェル境界１０に対向する辺との間隔Ｄｎとが共通の値に統一されている。
【００５６】
すなわち、活性領域ＲｔｐＡ，ＲｔｎＡ間の間隔ＤｐｎＡと、活性領域ＲｔｐＢ，ＲｔｎＢ間の間隔ＤｐｎＢと、活性領域ＲｔｐＣ，ＲｔｎＣ間の間隔ＤｐｎＣは、全て等しい値Ｄｐｎである。
【００５７】
また、トランジスタＴｒｎＡが配置されている活性領域ＲｔｎＡとＰ型基板活性領域５との間隔ＤｎＡは、トランジスタＴｒｎＣが配置されている活性領域ＲｔｎＣとＰ型基板活性領域５との間隔ＤｎＣと等しく、トランジスタＴｒｎＢが配置されている活性領域ＲｔｎＢとＰ型基板活性領域５との間隔ＤｎＢは、間隔ＤｎＡ，ＤｎＣとはそれぞれ異なっている。
【００５８】
以上のようなレイアウトにおいて、各トランジスタＴｒｐＡ〜ＴｒｐＣ，ＴｒｎＡ〜ＴｒｎＣの特性を比較する。
【００５９】
まず、互いにチャネル幅が等しいＰチャネル型トランジスタＴｒｐＡとＰチャネル型トランジスタＴｒｐＢとの特性を比較する。Ｙ方向においてＮチャネル型トランジスタＴｒｎＡに対向しているＰチャネル型トランジスタＴｒｐＡの特性は、Ｐチャネル型トランジスタＴｒｐＡのチャネル長，チャネル幅ＷｐＡと、間隔ＤｐＡ，ＤｐｎＡとによって定まる。Ｙ方向においてＮチャネル型トランジスタＴｒｎＢに対向しているＰチャネル型トランジスタＴｒｐＢの特性は、Ｐチャネル型トランジスタＴｒｐＢのチャネル長，チャネル幅ＷｐＢと、間隔ＤｐＢ，ＤｐｎＢとによって定まる。一方、Ｎチャネル型トランジスタＴｒｎＡとＮチャネル型トランジスタＴｒｎＢとは、互いにチャネル幅ＷｎＡ，ＷｎＢが異なっているため、間隔ＤｎＡ，ＤｎＢも互いに異なっているが、間隔ＤｐｎＡ，ＤｐｎＢが互いに等しいことに変りはない。
【００６０】
したがって、
ＤｐＡ＝ＤｐＢ
ＤｐｎＡ＝ＤｐｎＢ
である。つまり、Ｐチャネル型トランジスタＴｒｐＡと、Ｐチャネル型トランジスタＴｒｐＢとでは、当該トランジスタが配置される活性領域とＮ型基板活性領域４とのＹ方向における間隔ＤｐＡ，ＤｐＢが互いに等しく、かつ、当該トランジスタが配置される活性領域とこれに隣接する活性領域とのＹ方向における間隔ＤｐｎＡ，ＤｐｎＢが互いに等しい。よって、２つのＰチャネル型トランジスタＴｒｐＡ，ＴｒｐＢの各チャネル領域に印加されるトレンチ分離ストレスにも差が生じない。すなわち、２つのＰＭＩＳ用活性領域にそれぞれ対向するＮＭＩＳ用活性領域に配置されているＮチャネル型トランジスタのチャネル幅が互いに異なっていても、各ＰＭＩＳ用活性領域に配置されるＰチャネル型トランジスタの電流能力などの特性は変化しないことになる。
【００６１】
同様に、Ｎチャネル型トランジスタＴｒｎＡとＮチャネル型トランジスタＴｒｎＣとの特性を比較すると、Ｙ方向において各トランジスタＴｒｎＡ，ＴｒｎＣに対向するＰチャネル型トランジスタＴｒｐＡ，ＴｒｐＣのチャネル幅ＷｐＡ，ＷｐＣが互いに異なっても、各トランジスタＴｒｎＡ，ＴｒｎＣの特性には何ら影響を与えない。
【００６２】
一方、Ｐチャネル型トランジスタＴｒｐＡとＰチャネル型トランジスタＴｒｐＣとの特性を比較すると、各トランジスタＴｒｐＡ，ＴｒｐＣのチャネル幅ＷｐＡ，ＷｐＣが互いに異なっているので、各間隔ＤｐＡ，ＤｐＣも互いに異なる。したがって、各トランジスタＴｒｐＡ，ＴｒｐＣのチャネル領域がＮ型基板活性領域４方向から受けるトレンチ分離ストレスが互いに異なってくるが、元々各トランジスタＴｒｐＡ，ＴｒｐＣのチャネル幅が互いに異なっていることから、両者の特性に差があるのは当然のことであり、本発明の効果には何ら影響しない。
【００６３】
以上のように、本実施形態によれば、トランジスタのチャネル幅方向のトレンチ分離ストレスが、トランジスタが配置されている活性領域の周辺のレイアウトの影響を受けることなく、トランジスタ自身のチャネル幅のみで一意に決まるので、セル内での同じチャネル幅のトランジスタの特性がトレンチ分離ストレスにより変化するのが低減された高性能な半導体回路装置を得ることができる。
【００６４】
図６は、本発明の半導体回路装置の回路シミュレーションの手順を示すフローチャート図である。
【００６５】
まず、ステップＳＴ１１で、例えば図２に示すような，回路シミュレーションのために用いるトランジスタモデルを作成し、ステップＳＴ１２で、セルライブラリにトランジスタモデルを格納する。次に、ステップＳＴ１３で、モデルパラメータを抽出する。このモデルパラメータには、トランジスタのチャネル幅，チャネル長，間隔Ｄｐｎ，ＤｐＡ，ＤｐＢ，ＤｐＣ，ＤｎＡ，ＤｎＢ，ＤｎＣ，Ｄｓｅｌｌなどが含まれている。
【００６６】
その後、抽出したモデルパラメータを用いて、トランジスタの電流能力，動作速度などによって定まる回路動作を求めるための回路シミュレーションを行なう。
【００６７】
図７は、本発明者達の実験によって得られたデータであり、活性領域のゲート幅方向におけるトレンチ分離との間隔に対するトランジスタの電流能力の依存性を示すデータである。図７に示すデータは、チャネル長Ｌが共通の値０．１２μｍで、チャネル幅Ｗが１μｍ，０．４μｍ，０．２８μｍの３種類のＮチャネル型トランジスタについてのものである。図７において、横軸は、活性領域とチャネル幅方向におけるトレンチ分離との間隔Ｄを表し、縦軸は、トランジスタの電流能力を、Ｄ＝２（μｍ）のときを１００として相対値で表している。図７に示すデータにより、チャネル長，チャネル幅を一定とした場合のトランジスタの電流能力の間隔Ｄに対する依存性がわかる。
【００６８】
トランジスタの電流能力は、チャネル幅が１．０μｍ以下になると間隔Ｄに応じて低減する。まず、チャネル幅が１．０μｍのトランジスタでは、間隔Ｄが小さくなっても電流能力の低減は小さい。しかしながら、チャネル幅が０．４μｍのトランジスタでは、間隔Ｄが小さくなるほど電流能力の低減が大きくなる。さらに、チャネル幅が０．２８μｍのトランジスタでは、０．４μｍのトランジスタよりも間隔Ｄの影響を受けやすく、間隔Ｄが小さくなるほど電流能力の低減がさらに大きくなる。すなわち、チャネル幅が小さくなるほど間隔Ｄによる影響を受けやすく、間隔Ｄが小さくなるほど電流能力の低減度合が大きくなる。つまり、半導体回路装置が微細化・高密度化されるほど、トレンチ分離ストレスの影響が大きくなるといえる。
【００６９】
そして、各ＰＭＩＳ用活性領域と各ＮＭＩＳ用活性領域とのチャネル幅方向における間隔は、上記各トランジスタのうちの最小のチャネル幅をＷとしたときに、一定値±０．５Ｗの範囲にあるように設計されていることが好ましく、一定値±０．２Ｗであることがより好ましい。
【００７０】
具体的には、間隔Ｄが０．８μｍ以下の範囲で電流能力のＤ依存性が大きくなり、間隔Ｄの差が０．４μｍを越えると、相対的な電流能力のばらつきが大きくなる。したがって、間隔Ｄは一定値±０．２μｍに設計されていることが好ましく、一定値±０．１μｍ以下に設計されていることがより好ましい。
【００７１】
また、３つ以上のＰＭＩＳ用活性領域３のＮＭＩＳ用活性領域に対向する側の端部（内側の端部）は、実質的に１つの直線上にあるように設計されていることが好ましい。このような配置により、回路シミュレーションの処理が単純化され、迅速に回路シミュレーションを行なうことができるからである。同様に、３つ以上のＮＭＩＳ用活性領域のＰＭＩＳ用活性領域に対向する側の端部（内側の端部）は、実質的に１つの直線上にあるように設計されていることが好ましい。
【００７２】
−第１の実施形態の変形例−
図３は、第１の実施形態の変形例における半導体回路装置のセル１のレイアウトを模式的に示す平面図である。
【００７３】
同図に示すように、半導体基板には、ウェル境界１０において互いに隣接するＮウェル２とＰウェル３とが設けられている。Ｎウェル２には、トレンチ分離Ｒｉｓによって囲まれる第１〜第３のＰＭＩＳ用活性領域Ｒｔｐ１〜Ｒｔｐ３が設けられている。Ｐウェル３には、トレンチ分離Ｒｉｓによって囲まれるダミー活性領域Ｒｔｄ及び第１〜第４のＮＭＩＳ用活性領域Ｒｔｎ１〜Ｒｔｎ４が設けられている。そして、第１〜第３のＰＭＩＳ用活性領域Ｒｔｐ１〜Ｒｔｐ３には、それぞれＰチャネル型トランジスタのゲート７が配置されている。第１〜第４のＮＭＩＳ用活性領域Ｒｔｎ１〜Ｒｔｎ４には、それぞれＮチャネル型トランジスタのゲート９が配置されているが、ダミー活性領域Ｒｔｄには、トランジスタが設けられていない。なお、図示されていないが、周知のトランジスタと同様に、各ゲートは、ゲート絶縁膜及びゲート電極によって構成された，いわゆる絶縁ゲート構造を有している。また、セル１内の素子に電源電圧を供給するためのＮ型基板活性領域４と、セル１内の素子に基準電位を与えるためのＰ型基板活性領域５とが設けられている。
【００７４】
そして、第１〜第３のＰＭＩＳ用活性領域Ｒｔｐ１〜Ｒｔｐ３のＹ方向における配置位置は、各活性領域Ｒｔｐ１〜Ｒｔｐ３の大きさによらず、各活性領域Ｒｔｐ１〜Ｒｔｐ３のウェル境界１０側の辺とＮ型基板活性領域４との距離Ｄｐが一定となるように、Ｘ方向に隣接して組み合わされるセル群に共通の値に統一されている。また、ダミー活性領域Ｒｔｄ及び第１〜第４のＮＭＩＳ用活性領域Ｒｔｎ１〜Ｒｔｎ４のＹ方向における配置位置は、各活性領域Ｒｔｄ，Ｒｔｎ１〜Ｒｔｎ４の大きさによらず、各活性領域Ｒｔｄ，Ｒｔｎ１〜Ｒｔｎ４のウェル境界１０側の辺とＰ型基板活性領域５との距離Ｄｎが一定となるように、Ｘ方向に隣接して組み合わされるセル群に共通の値に統一されている。
【００７５】
ここで、本変形例においては、第１のＰＭＩＳ用活性領域Ｒｔｐ１には２つのＰチャネル型ＭＩＳＦＥＴのゲートが配置されており、第１のＰＭＩＳ用活性領域Ｒｔｐ１の２つのゲートにそれぞれ対向するダミー活性領域Ｒｔｄ及び第１のＮＭＩＳ用活性領域Ｒｔｎ１が設けられている。つまり、トランジスタが設けられていないダミー活性領域Ｒｔｄと第１のＮＭＩＳ用活性領域Ｒｔｎ１とによって、第１のＰＭＩＳ用活性領域Ｒｔｐ１内の２つのゲート下方の各チャネル領域に相等しいトレンチ分離ストレスを印加するように設計されている。
【００７６】
また、第３のＰＭＩＳ用活性領域Ｒｔｐ３中の２つのゲートにＹ方向において対向する２つの第３，第４のＮＭＩＳ用活性領域Ｒｔｎ３，Ｒｔｎ４が設けられている。そして、第３のＰＭＩＳ用活性領域Ｒｔｐ３には２つのＰチャネル型トランジスタのゲート７が設けられているのに対し、第３，第４のＮＭＩＳ用活性領域Ｒｔｎ３，Ｒｔｎ４にはそれぞれ１つのｎチャネル型トランジスタのゲート９が設けられている。この場合にも、第３，第４のＮＭＩＳ用活性領域Ｒｔｎ３，Ｒｔｎ４により、第３のＰＭＩＳ用活性領域Ｒｔｐ３内の２つのゲート下方の各チャネル領域に相等しいトレンチ分離ストレスを印加することができる。
【００７７】
したがって、この変形例の半導体回路装置によっても、１つの活性領域に複数のトランジスタのゲートが配置されている場合に、各ゲートにＹ方向において対向する位置にそれぞれ活性領域を設けたので、各トランジスタのチャネル領域にほぼ均一なトレンチ分離ストレスを印加することができ、各トランジスタのチャネル領域が受けるトレンチ分離ストレスの大きさの相違に起因するトランジスタの特性のばらつきを抑制することができる。つまり、第１の実施形態と同様の効果を発揮することができる。
【００７８】
図３に示す例では、ＰＭＩＳ用活性領域に複数のゲートを配置した例について説明したが、ＮＭＩＳ用活性領域に複数のゲートが配置されている場合にも、ＰＭＩＳ用活性領域を複数個に分割したり、ＰＭＩＳ用活性領域とＸ方向において並ぶダミー活性領域を設けることにより、第１の実施形態の効果を発揮することができる。
【００７９】
その結果として、第１の実施形態において、ＰＭＩＳ用活性領域ＲｔｐのＸ方向の長さと、ＰＭＩＳ用活性領域ＲｔｐにＹ方向において対向するＮＭＩＳ用活性領域ＲｔｎのＸ方向の長さとは、互いに等しくなくても、その効果を維持することができることになる。
【００８０】
（第２の実施形態）
本実施形態においては、トランジスタモデルのモデルパラメータの抽出方法について説明する。
【００８１】
図４（ａ）、（ｂ）は、それぞれ順に、本発明の第３の実施形態におけるモデルパラメータの抽出用トランジスタを含むセルのレイアウトを模式的に示す平面図、及び、Ｐチャネル型トランジスタのモデルパラメータの抽出に特化したトランジスタのレイアウトを模式的に示す平面図である。
【００８２】
図４（ａ）は、既に説明した第１の実施形態に準じた構成を有するトランジスタのモデルパラメータの抽出用セルのレイアウト例を示している。同図に示すように、半導体基板には、ウェル境界１０において互いに隣接するＮウェル２とＰウェル３とが設けられている。Ｎウェル２には、トレンチ分離Ｒｉｓによって囲まれる第１〜第３のＰＭＩＳ用活性領域ＲｔｐＡ〜ＲｔｐＣが設けられている。Ｐウェル３には、トレンチ分離Ｒｉｓによって囲まれる第１〜第３のＮＭＩＳ用活性領域ＲｔｎＡ〜ＲｔｎＣが設けられている。第１，第２，第３のＰＭＩＳ用活性領域ＲｔｐＡ，ＲｔｐＢ，ＲｔｐＣには、それぞれＰチャネル型トランジスタＴｒｐＡ，ＴｒｐＢ，ＴｒｐＣのゲート７Ａ，７Ｂ，７Ｃが配置されている。第１，第２，第３のＮＭＩＳ用活性領域ＲｔｎＡ，ＲｔｎＢ，ＲｔｎＣには、それぞれＮチャネル型トランジスタＴｒｎＡ，ＴｒｎＢ，ＴｒｎＣのゲート９Ａ，９Ｂ，９Ｃが配置されている。なお、図示されていないが、周知のトランジスタと同様に、各ゲートは、ゲート絶縁膜及びゲート電極によって構成された，いわゆる絶縁ゲート構造を有している。
【００８３】
また、セル１内の素子に電源電圧を供給するためのＮ型基板活性領域４と、セル１内の素子に基準電位を与えるためのＰ型基板活性領域５とが設けられている。
【００８４】
３種類のＰチャネル型トランジスタＴｒｐＡ，ＴｒｐＢ，ＴｒｐＣは、それぞれ同じチャネル長を有している。また、トランジスタＴｒｐＡ，ＴｒｐＢ，ＴｒｐＣの各チャネル幅ＷｐＡ，ＷｐＢ，ＷｐＣは互いに異なっており、ＷｐＡ＜ＷｐＢ＜ＷｐＣの関係にある。３種類のＮチャネル型トランジスタＴｒｎＡ，ＴｒｎＢ，ＴｒｎＣは、それぞれ同じチャネル長を有しているが、トランジスタＴｒｎＡ，ＴｒｎＢ，ＴｒｎＣの各チャネル幅ＷｎＡ，ＷｎＢ，ＷｎＣは互いに異なっており、ＷｎＡ＜ＷｎＢ＜ＷｎＣの関係にある。つまり、チャネル幅が３種類のＰチャネル型トランジスタ及びＮチャネル型トランジスタをトランジスタモデル内に含んでいる。
【００８５】
そして、セル１内において、Ｎ型基板活性領域４とＰ型基板活性領域５との間隔Ｄｓｅｌｌと、Ｎ型基板活性領域４と各トランジスタが配置される活性領域ＲｔｐＡ，ＲｔｐＢ，ＲｔｐＣのウェル境界１０に対向する辺との間隔Ｄｐと、Ｐ型基板活性領域５と各トランジスタが配置される活性領域ＲｔｎＡ，ＲｔｎＢ，ＲｔｎＣのウェル境界１０に対向する辺との間隔Ｄｎとが共通の値に統一されている。すなわち、活性領域ＲｔｐＡ，ＲｔｎＡ間の間隔と、活性領域ＲｔｐＢ，ＲｔｎＢ間の間隔と、活性領域ＲｔｐＣ，ＲｔｎＣ間の間隔とは、全て共通の値Ｄｐｎである。
【００８６】
図４（ａ）に示すように、トランジスタモデルのモデルパラメータの抽出においては、少なくとも１種類のチャネル長およびチャネル幅を有するトランジスタが必要であり、特にチャネル幅に依存するパラメータを抽出するためには、少なくとも２種類以上のチャネル幅を有するトランジスタが必要となる。
【００８７】
図４（ｂ）は、Ｐチャネル型トランジスタのモデルパラメータの抽出に特化した構成を有するセルのレイアウト例を示している。
【００８８】
図４（ｂ）に示す例では、第１，第２，第３のＰＭＩＳ用活性領域ＲｔｐＡ，ＲｔｐＢ，ＲｔｐＣには、それぞれＰチャネル型トランジスタＴｒｐＡ，ＴｒｐＢ，ＴｒｐＣのゲート７Ａ，７Ｂ，７Ｃが配置されている。しかし、Ｐウェルや、Ｐ型基板活性領域や、Ｎチャネル型トランジスタが配置されるＮＭＩＳ用活性領域は設けられていない。そして、第１，第２，第３のダミー活性領域ＲｔｄＡ，ＲｔｄＢ，ＲｔｄＣのみが設けられている。
【００８９】
そして、第１，第２，第３のＰＭＩＳ用活性領域ＲｔｐＡ，ＲｔｐＢ，ＲｔｐＣと第１，第２，第３のダミー活性領域ＲｔｄＡ，ＲｔｄＢ，ＲｔｄＣとの間隔は、いずれも共通の値Ｄｐｎである。したがって、図４（ｂ）に示すトランジスタモデルにおいても、チャネル幅方向において、各Ｐチャネル型トランジスタＴｒｐＡ，ＴｒｐＢ，ＴｒｐＣのゲート下方のチャネル領域が受けるチャネル幅方向のトレンチ分離ストレスは、図４（ａ）に示すトランジスタモデルと変わらない。つまり、図４（ａ）に示すように、ＰＭＩＳ用活性領域−ＮＭＩＳ用活性領域間の間隔を全て共通の値に統一するというルールに従うのであれば、トランジスタのチャネル幅方向のトレンチ分離ストレスを、トランジスタが配置されている活性領域に隣接する活性領域のレイアウトによらず、トランジスタ自身のチャネル幅のみで一意に決めることができる。そして、図７に示すように、，チャネル長，チャネル幅と間隔Ｄとに応じてトランジスタのモデルパラメータを抽出し、これに基づいて回路シミュレーションを行なうと、チャネル長，チャネル幅によって分類される各種のトランジスタの電流能力を正確に反映した回路動作を求めることができる。
【００９０】
以上のように、本実施形態によれば、トランジスタのチャネル幅方向のトレンチ分離ストレスを、トランジスタが配置されている活性領域に隣接する活性領域のレイアウトによらず、トランジスタ自身のチャネル幅のみで一意に決めることができるため、トランジスタモデルのチャネル幅に依存するパラメータに、各々のチャネル幅固有のチャネル幅方向のトレンチ分離ストレスを含めて、簡易迅速にモデルパラメータを抽出することができる。
【００９１】
また、本実施形態におけるモデルパラメータの抽出方法により抽出したトランジスタモデルパラメータを、第１の実施形態の半導体回路装置の回路シミュレーションに適用することによって、セル内において共通のチャネル幅を有するトランジスタ群の特性がトレンチ分離ストレスの相違に起因してばらつくのを抑制することができ、高精度な半導体回路装置の設計を実現することができる。
【００９２】
なお、図４（ｂ）は、Ｐチャネル型トランジスタのモデルパラメータの抽出に特化したモデルパラメータの抽出用トランジスタのレイアウトについて示しているが、Ｐチャネル型トランジスタの代わりに、複数種類のＮチャネル型トランジスタのゲートを配置したＮＭＩＳ用活性領域に対して、それぞれ間隔Ｄが共通のダミー活性領域を設けることにより、Ｎチャネル型トランジスタのモデルパラメータの抽出に特化した，モデルパラメータの抽出用トランジスタを含むセルのレイアウトを得ることができる。
【００９３】
また、図４（ｂ）では、モデルパラメータの抽出用トランジスタが、各チャネル極性毎に同一ウェル上に配置されているが、各々のトランジスタは独立したウェル上に配置されていても本実施形態の効果が得られる。
【００９４】
また、図４（ａ）において、ＰＭＩＳ用活性領域ＲｔｐのＸ方向の長さと、Ｙ方向においてＰＭＩＳ用活性領域Ｒｔｐに対向するＮＭＩＳ用活性領域ＲｔｎのＸ方向の長さとは、互いに等しくなくてもよい。
【００９５】
また、図４（ｂ）において、ＰＭＩＳ用活性領域ＲｔｐのＸ方向の長さと、Ｙ方向においてＰＭＩＳ用活性領域Ｒｔｐに対向するダミー活性領域ＲｔｄのＸ方向の長さとは、互いに等しくなくてもよい。
【００９６】
図４（ｂ）に準じて形成可能な，Ｎチャネル型トランジスタのモデルパラメータの抽出に特化したセルのレイアウトについても同様である。
【００９７】
（第３の実施形態）
本実施形態においては、トランジスタモデルのモデルパラメータの抽出方法の別の実施形態について説明する。
【００９８】
図５は、本発明の第３の実施形態におけるモデルパラメータの抽出用トランジスタを含むセルのレイアウトを模式的に示す平面図である。
【００９９】
同図に示すように、本実施形態の半導体回路装置は、２種類のセル１Ｓ及び１Ｌを含んでいる。また、半導体基板には、ウェル境界１０Ｓにおいて互いに隣接するＮウェル２ＳとＰウェル３Ｓとが設けられ、ウェル境界１０Ｌにおいて互いに隣接するＮウェル２ＬとＰウェル３Ｌとが設けられている。Ｎウェル２ＳにはＰＭＩＳ用活性領域ＲｔｐＳが設けられ、Ｐウェル３Ｓには、ＮＭＩＳ用活性領域ＲｔｎＳが設けられている。Ｎウェル２ＬにはＰＭＩＳ用活性領域ＲｔｐＬが設けられ、Ｐウェル３ＬにはＮＭＩＳ用活性領域ＲｔｎＬが設けられている。ＰＭＩＳ用活性領域ＲｔｐＳ，ＲｔｐＬには、それぞれＰチャネル型トランジスタのゲート７Ｓ，７Ｌが配置されている。ＮＭＩＳ用活性領域ＲｔｎＳ，ＲｔｎＬには、それぞれＮチャネル型トランジスタのゲート９Ｓ，９Ｌが配置されている。なお、図示されていないが、周知のトランジスタと同様に、各ゲートは、ゲート絶縁膜及びゲート電極によって構成された，いわゆる絶縁ゲート構造を有している。
【０１００】
また、セル１内の素子に電源電圧を供給するためのＮ型基板活性領域４Ｓ，４Ｌと、セル１内の素子に基準電位を与えるためのＰ型基板活性領域５とが設けられており、２種類のセル１Ｓ，１ＬはＰ型基板活性領域５を挟んで設けられている。
【０１０１】
ここで、本実施形態のセル１Ｓ，１Ｌは、いずれも第１の実施形態のセルのレイアウトに準じたレイアウトを有するセルであり、各セル１Ｓ，１ＬにおけるＮ型基板活性領域４Ｓ，４ＬとＰ型基板活性領域５との間隔ＤｓｅｌｌＳ，ＤｓｅｌｌＬは互いに異なる値を有している。そして、間隔ＤｓｅｌｌＳ，ＤｓｅｌｌＬの差は、各々のセル１Ｓ，１ＬのＰＭＩＳ用活性領域ＲｔｐＳ，ＲｔｐＬの各々のウェル境界１０Ｓ，１０Ｌ側の辺と、Ｎ型基板活性領域４Ｓ，４Ｌとの間隔ＤｐＳ，ＤｐＬ同士の差である。また、各々のＰＭＩＳ用活性領域ＲｔｐＳ，ＲｔｐＬとＮＭＩＳ用活性領域ＲｔｎＳ，ＲｔｎＬとの間隔は共通の値Ｄｐｎであり、各セル１Ｓ，１ＬのＮＭＩＳ用活性領域ＲｔｎＳ，ＲｔｎＬの各々のウェル境界１０Ｓ，１０Ｌ側の辺と、Ｐ型基板活性領域５との間隔は共通の値Ｄｎである。したがって、セル１Ｓ，１Ｌに配置されるＮチャネル型トランジスタは、チャネル幅方向において受けるトレンチ分離ストレスの影響が同じであり、チャネル長，チャネル幅が共通の値であればＮチャネル型トランジスタの特性も共通である。また、Ｐ型基板活性領域５は、２つのセル１Ｓ，１Ｌによって共有されているため、セル１Ｓ，１Ｌは、Ｘ方向に平行な線に関して線対称なレイアウトを有している。また、セル１Ｓ，セル１Ｌ共に、第１の実施形態のセルのレイアウトに準じたレイアウトを有するセルであることから、各セル１Ｓ，１Ｌ内に配置されるトランジスタに印加されるチャネル幅方向のトレンチ分離ストレスは、トランジスタ自身のチャネル幅によって一意に決まる。つまり、各セル１Ｓ，１Ｌのうち一方のセル内に配置されるトランジスタの特性は、トランジスタ自身のチャネル幅によって一意に決まり、他のセルのレイアウトによって影響を受けることはない。
【０１０２】
そこで、本実施形態においては、図５に示すような、間隔Ｄｓｅｌｌが互いに異なる複数種類のセルを混在させて半導体回路装置を構成する場合には、チャネル幅方向のトレンチ分離ストレスが共通であるトランジスタ群毎に、第２の実施形態のトランジスタモデルのパラメータの抽出方法に準じて、モデルパラメータを抽出する。ただし、図５に示すＮチャネル型トランジスタの例のように、セルが異なっても特性が変らないトランジスタについては、同一のモデルパラメータを使用できるため、個別にトランジスタのモデルパラメータを抽出する必要はない。
【０１０３】
以上のように、本実施形態によれば、間隔Ｄｓｅｌｌが互いに異なる複数種類のセルを混在させて半導体回路装置を構成する場合でも、トランジスタのチャネル幅方向のトレンチ分離ストレスを、トランジスタが配置される活性領域に隣接する他の活性領域の形状に関わりなく、トランジスタ自身のチャネル幅のみで一意に決めることができるため、各セル内において共通のチャネル幅を有するトランジスタの特性がトレンチ分離ストレスの相違に起因してばらつくのを抑制することができ、よって、高性能の半導体回路装置を得ることができる。
【０１０４】
また、本実施形態によれば、間隔Ｄｓｅｌｌが互いに異なる複数種類のセルを混在させて半導体回路装置を構成する場合でも、トランジスタのチャネル幅方向のトレンチ分離ストレスを、トランジスタが配置される活性領域に隣接する他の活性領域の形状に関わりなく、トランジスタ自身のチャネル幅のみで一意に決めることができるため、各セルのトランジスタモデルのチャネル幅に依存するパラメータに、各々のチャネル幅固有のチャネル幅方向トレンチ分離ストレスを含めてモデルパラメータを抽出することができる。
【０１０５】
また、本実施形態におけるモデルパラメータの抽出方法により抽出した複数種類のセルを含むセル群のトランジスタモデルのモデルパラメータを、Ｎ型基板活性領域とＰ型基板活性領域との間隔Ｄが相異なる複数種類のセルを含むセル群を組み合わせて構成される半導体回路装置の回路シミュレーションに、各セル群毎に適用することによって、各セル群内での同じチャネル幅のトランジスタの特性がトレンチ分離ストレスによりばらつくのを抑制することができ、よって、ＬＳＩ全体の高精度な回路シミュレーションを実現できる。
【０１０６】
なお、本実施形態においても、図３に示すようなダミー活性領域Ｒｔｎ１を設けてもよく、Ｙ方向においてＮチャネル型トランジスタに対向するＰＭＩＳ用活性領域Ｒｔｐには、ＰＭＩＳ用ゲート電極７がない構成，すなわちＰチャネル型トランジスタがない構成を採っても構わない。
【０１０７】
また、ＰＭＩＳ用活性領域ＲｔｐのＸ方向の長さと、ＰＭＩＳ用活性領域ＲｔｐにＹ方向に対向するＮＭＩＳ用活性領域８のＸ方向の長さとは、互いに等しくなくても良い。無くても例えば、図３に示すように、１つのＰＭＩＳ用活性領域Ｒｔｐに複数のＰチャネル型トランジスタが形成されている場合には、各々１つのＰチャネル型トランジスタとＹ方向に対向するように、複数のＮＭＩＳ用活性領域８を配置してもよい。
【０１０８】
【発明の効果】
本発明の半導体回路装置又はその回路シミュレーション方法によれば、トランジスタのチャネル幅方向のトレンチ分離ストレスが均一化されるようにしたので、トレンチ分離ストレスの相違に起因するトランジスタ特性のばらつきの小さい半導体回路装置の提供を図ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態における半導体回路装置のセルのレイアウトを模式的に示す平面図である。
【図２】第１の実施形態の半導体回路装置の回路シミュレーションに用いられるレイアウトを示す平面図である。
【図３】第１の実施形態の変形例における半導体回路装置のセルのレイアウトを模式的に示す平面図である。
【図４】（ａ），（ｂ）は、それぞれ順に、本発明の第２の実施形態におけるトランジスタモデルのレイアウトを示す平面図、及び、Ｐチャネル型トランジスタのモデルパラメータの抽出に特化したトランジスタモデルのレイアウトを示す平面図である。
【図５】本発明の第３の実施形態におけるモデルパラメータの抽出用トランジスタを含むセルのレイアウトを模式的に示す平面図である。
【図６】本発明の半導体回路装置の回路シミュレーションの手順を示すフローチャート図である。
【図７】活性領域のゲート幅方向におけるトレンチ分離との間隔に対するトランジスタの電流能力の依存性を示すデータである。
【図８】半導体基板の一部に設けられた従来のセルのレイアウトの一例を模式的に示す平面図である。
【図９】従来のトランジスタモデルについて説明するためのトランジスタの構造を模式的に示す図である。
【図１０】従来の半導体回路装置の回路シミュレーションのためのレイアウトを示す平面図である。
【符号の説明】
１  セル
２  Ｎウェル
３  Ｐウェル
４  Ｎ型基板活性領域
５  Ｐ型基板活性領域
Ｒｔｐ  ＰＭＩＳ用活性領域
Ｒｔｎ  ＮＭＩＳ用活性領域
７  ゲート
９  ゲート
１０  ウェル境界
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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