(57)【要約】【課題】ＧＩＤＬを防止し、なおかつ、パンチスルー耐性を高く維持することができ、なおかつ、コンタクト抵抗を増大させない半導体装置およびその製造方法を提供する。【解決手段】半導体装置の製造方法は、ゲート隆起部同士の間隙および上側を覆う層間絶縁膜１２を形成する層間絶縁膜形成工程と、層間絶縁膜１２の上面から前記ゲート隆起部同士の間を通って半導体基板１の内部に入り込んだ第１底部に至るコンタクトホール１３を形成するコンタクトホール形成工程と、前記第１底部の側面を覆う拡散防止膜１７を形成するとともに前記第１底部の底面をさらに掘り下げることによって、底面および側面に半導体基板１を露出させた第２底部を形成する掘り下げ工程と、コンタクトホール１３の内部に不純物をドープしたポリシリコンを充填してプラグ１５とするプラグ形成工程とを含む。【選択図】        図１３
2004241469.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の主表面を覆うように形成されたゲート酸化膜の上側に線状に平行に複数本のゲート電極を形成し、前記ゲート電極の側方を覆う絶縁膜であるサイドウォールスペーサを形成することによって、複数本のゲート隆起部を形成するゲート隆起部形成工程と、
前記ゲート隆起部に対して、前記ゲート隆起部同士の間隙および上側を覆う層間絶縁膜を形成する層間絶縁膜形成工程と、
前記層間絶縁膜の上面から前記ゲート隆起部同士の間を通って前記半導体基板の内部に入り込んだ第１底部に至るコンタクトホールを形成するコンタクトホール形成工程と、
前記第１底部の側面を覆う拡散防止膜を形成するとともに前記第１底部の底面をさらに掘り下げることによって、底面および側面に前記半導体基板を露出させた第２底部を形成する掘り下げ工程と、
前記コンタクトホールの内部に不純物をドープしたポリシリコンを充填するプラグ形成工程とを含む、
半導体装置の製造方法。
【請求項２】
前記掘り下げ工程における第２底部の形成は、ウェットエッチングによって行なう、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記拡散防止膜として、アンドープトポリシリコンを用いる、請求項１または２に記載の半導体装置の製造方法。
【請求項４】
半導体基板の主表面を覆うように形成されたゲート酸化膜の上側に、線状に平行に複数本形成されたゲート電極の各々の側方を覆うサイドウォールスペーサを形成するとともに前記ゲート電極同士の間に露出する前記ゲート酸化膜を貫通して前記半導体基板の内部に入り込んだ第１底部を形成する第１底部形成工程と、
前記第１底部を含む前記半導体基板の上側を覆うストッパ膜を形成するストッパ膜形成工程と、
前記ストッパ膜の上側を覆う層間絶縁膜を形成する層間絶縁膜形成工程と、
前記層間絶縁膜の上面から前記ゲート電極同士の間を通って前記ストッパ膜に至るコンタクトホールを形成するコンタクトホール形成工程と、
前記ストッパ膜を部分的に除去することによって前記第１底部の側面を覆う拡散防止膜を形成するとともに前記第１底部の底面をさらに掘り下げることによって、底面および側面に前記半導体基板を露出させた第２底部を形成する掘り下げ工程と、
前記コンタクトホールの内部に不純物をドープしたポリシリコンを充填するプラグ形成工程とを含む、
半導体装置の製造方法。
【請求項５】
前記掘り下げ工程における第２底部の形成は、ウェットエッチングによって行なう、請求項４に記載の半導体装置の製造方法。
【請求項６】
前記拡散防止膜として、ボロンをドープされたポリシリコンを用いる、請求項１，２，４および５のいずれかに記載の半導体装置の製造方法。
【請求項７】
前記サイドウォールスペーサを形成する前に、前記ゲート電極同士の間に露出している前記ゲート酸化膜に対してＰ型不純物を斜めに注入することによって、前記ゲート電極の真下に入り込むようにＰ型不純物がドープされた領域を形成する工程を含む、請求項１から６のいずれかに記載の半導体装置の製造方法。
【請求項８】
前記プラグ形成工程の前に、前記コンタクトホールの底面にＮ型不純物を注入する工程を含む、請求項１から７のいずれかに記載の半導体装置の製造方法。
【請求項９】
半導体基板と、
前記半導体基板の上側にゲート絶縁膜を介して線状に平行に複数本形成されたゲート電極と、
前記ゲート電極同士に挟まれた間隙において、不純物がドープされたポリシリコンで、下端が前記半導体基板に入り込むように形成されたプラグ電極と、
前記プラグ電極の下端近傍において前記プラグ電極の側面を覆いつつ、前記半導体基板の内部に入り込むように延在している拡散防止膜とを備える、半導体装置。
【請求項１０】
前記ゲート電極の真下に入り込むように、Ｐ型不純物がドープされた領域を備える、請求項９に記載の半導体装置。
【請求項１１】
前記半導体基板のうち前記プラグ電極の下端に接する部分にＮ型不純物が注入されている、請求項９または１０に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、プラグ電極を備える半導体装置およびその製造方法に関するものである。
【０００２】
【従来の技術】
従来、ポリシリコンからなるプラグ電極を備える半導体装置としては、特開２００１−２１７３２０号公報（特許文献１）に開示されているものや、特開平７−２３０９６７号公報（特許文献２）に開示されているものがあった。これらの半導体装置においては、半導体基板としてのシリコン基板の上面にゲート酸化膜を形成し、その上側に平行に複数の線状のゲート電極を形成することによってトランジスタを形成し、ゲート電極同士の間にポリシリコンからなるプラグ電極を配置している。プラグ電極の下端は半導体基板に直接接続されている。
【０００３】
特に、特許文献１では、半導体基板の中に入り込むようにエッチングすることによって半導体基板に凹部であるトレンチを形成して、このトレンチの下部側面および底面に不純物を注入してウェルバイアス領域を形成し、このトレンチを充填するようにコンタクト部としてプラグ電極を形成している。
【０００４】
【特許文献１】
特開２００１−２１７３２０号公報
【０００５】
【特許文献２】
特開平７−２３０９６７号公報
【０００６】
【発明が解決しようとする課題】
ゲート電極同士の間において、不純物をドープしたポリシリコンからなるプラグ電極を半導体基板に直接接続した場合、ポリシリコンから半導体基板内に不純物が拡散し、ゲート電極の両端近傍の真下に高濃度のソース・ドレイン領域が存在するようになる。このようになると、ＧＩＤＬ（Ｇａｔｅ  Ｉｎｄｕｃｅｄ  Ｄｒａｉｎ  Ｌｅａｋａｇｅ）が多く発生する。ここでいう「ＧＩＤＬ」とは、ゲート電極に負バイアスを印加し、ドレイン電極に正バイアスを印加した際に、空乏層がドレイン領域内に延び、この延びた領域においては電界密度が高くなるので、電子がＢＴＢＴ（ＢａｎｄＴｏ  Ｂａｎｄ  Ｔｕｎｎｅｌｉｎｇ）を引き起こし、リーク電流が流れる現象である  また、プラグ電極として半導体基板に接続されたポリシリコンから半導体基板内に不純物が拡散すると、トランジスタのパンチスルーが起こりやすくなる。すなわち、いわゆる「パンチスルー耐性」が低下する。あるいは、パンチスルーが起こりやすくなることを、「パンチスルーマージンが小さくなる」ともいう。
【０００７】
一方、ゲート電極を形成し、ゲート電極の側壁を酸化した後に、ボロンなどのＰ型不純物をゲート電極同士の間に露出した半導体基板のソース・ドレイン領域に向けて斜めに注入することによってパンチスルー耐性を高めるという技術がある。しかし、その場合、ソース・ドレイン領域の表層部にＰ型不純物が注入されてしまうことによって、コンタクト抵抗が増大するという問題点がある。コンタクト抵抗が増大すると、トランジスタの飽和領域における電流値が小さくなるので、トランジスタの書き込み速度が遅くなるという問題をもたらす。
【０００８】
そこで、本発明は、ＧＩＤＬを防止し、なおかつ、パンチスルー耐性を高く維持することができ、なおかつ、コンタクト抵抗も増大させない半導体装置およびその製造方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記目的を達成するため、本発明に基づく半導体装置の製造方法は、半導体基板の主表面を覆うように形成されたゲート酸化膜の上側に線状に平行に複数本のゲート電極を形成し、前記ゲート電極の側方を覆う絶縁膜であるサイドウォールスペーサを形成することによって、複数本のゲート隆起部を形成するゲート隆起部形成工程と、前記ゲート隆起部に対して、前記ゲート隆起部同士の間隙および上側を覆う層間絶縁膜を形成する層間絶縁膜形成工程と、前記層間絶縁膜の上面から前記ゲート隆起部同士の間を通って前記半導体基板の内部に入り込んだ第１底部に至るコンタクトホールを形成するコンタクトホール形成工程と、前記第１底部の側面を覆う拡散防止膜を形成するとともに前記第１底部の底面をさらに掘り下げることによって、底面および側面に前記半導体基板を露出させた第２底部を形成する掘り下げ工程と、前記コンタクトホールの内部に不純物をドープしたポリシリコンを充填するプラグ形成工程とを含む。
【００１０】
【発明の実施の形態】
（実施の形態１）
（製造方法）
図１〜図１４を参照して、本発明に基づく実施の形態１における半導体装置の製造方法について説明する。
【００１１】
図１に示すように、Ｐ型のシリコン基板である半導体基板１の上面に局所的に分離酸化膜２を形成する。半導体基板１の上面の分離酸化膜２に覆われていない位置にゲート酸化膜３を形成する。チャネルドープとして、ＢやＢＦ２などのＰ型不純物を注入し、チャネル層４を形成する。図２に示すように、これらの上側を覆うようにゲート電極の材料であるポリシリコン層５ｆとＷＳｉ膜６ｆとを合わせて厚み１５０ｎｍになるように形成する。その上側に続けて窒化膜７を１６０ｎｍ堆積させる。フォトリソグラフィ法によってレジスト膜のパターンを形成し、異方性ドライエッチングを行ない、レジスト膜を除去することによって、図３に示すように窒化膜７のパターニングを行なう。この窒化膜７をマスクとしてさらに異方性ドライエッチングを行ない、図４に示すようにゲート電極５を形成する。ＷＳｉ膜６ｆはゲート電極５とほぼ同じ大きさでゲート電極５の上側を覆うＷＳｉ膜６となる。ゲート電極５およびＷＳｉ膜６の側面を酸化し、図５に示すように側壁酸化膜８を形成する。さらに、ＰやＡｓなどのＮ型不純物を注入することによって、同じく図５に示すようにソース／ドレイン領域９を形成する。
【００１２】
全体に窒化膜を２０ｎｍ堆積し、この窒化膜に異方性ドライエッチングを施すことにより、図６に示すようにサイドウォールスペーサ１０を形成する。この異方性ドライエッチングは、ゲート酸化膜３が露出したところで止まるように行なう。このサイドウォールスペーサ１０の材料となる窒化膜を堆積する際には熱処理を伴うが、この熱処理によって図６に示すようにソース／ドレイン領域９から半導体基板１の内部に向けて不純物の拡散が起こり、拡散部９ｄが形成される。次に、図７に示すように、全体にストッパ膜としての窒化膜１１を１５ｎｍ堆積させる。
【００１３】
さらに、全面を上から覆うようにＢＰＴＥＯＳ（Ｂｏｒｏ  Ｐｈｏｓｐｈｏ  Ｔｅｔｒａ−Ｅｔｈｙｌ  Ｏｒｔｈｏ  Ｓｉｌｉｃａｔｅ）からなる層間絶縁膜１２を５００ｎｍ堆積させる。フォトリソグラフィ法および異方性ドライエッチングにより、図８に示すようにコンタクトホール１３を形成する。窒化膜１１のストッパ膜としての作用により、コンタクトホール１３を形成するためのエッチングは、窒化膜１１で一旦止まる。ここでさらに異方性ドライエッチングを行ない、コンタクトホール１３の底面を覆っていた窒化膜１１を除去し、図９に示すように半導体基板１の内部にやや入り込んだ深さまで掘り下げる。たとえば、図９に示す深さＤ１が約２０ｎｍになるまで掘り下げる。このときのコンタクトホール１３の底部を説明の便宜上「第１底部」と呼ぶものとする。「深さＤ１」とは、図９に示すように半導体基板１の上面から第１底部の底面までの深さをいう。この状態で、図１０に示すように全面に５ｎｍ程度の窒化膜１７ｆを堆積させる。
【００１４】
次に、全面に渡って窒化膜１７ｆに対する異方性ドライエッチングを行ない、図１１に示すように窒化膜１７ｆのうち残存部分によって拡散防止膜１７を形成する。その結果、拡散防止膜１７の下端は、第１底部に位置するので、半導体基板１の他の領域における上面よりもＤ１だけ低い位置まで入り込んだ形になる。この拡散防止膜１７形成のための異方性ドライエッチングの際には半導体基板１に対して拡散防止膜１７の下端からさらに約３０ｎｍだけ深い位置まで掘り下げる。このときのコンタクトホール１３の底部を説明の便宜上「第２底部」と呼ぶものとする。
【００１５】
次に、図１２に示すように、第２底部に露出した半導体基板１に対して、ＰなどのＮ型不純物を注入する。こうして、コンタクトホール１３の下方にＮ型不純物領域１４が形成される。なお、拡散防止膜１７は、ここでは窒化膜としたが、窒化膜に代えて酸化膜としてもよく、あるいは、酸化膜および窒化膜の組合せとしてもよい。
【００１６】
プラグの材料であるポリシリコンを３００ｎｍ堆積する。このポリシリコンにはＰまたはＡｓといったＮ型不純物が４×１０２０ｃｍ−３の濃度だけドープされている。ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）または全面エッチバックにより、図１３に示すように、コンタクトホール１３内にプラグ１５を形成する。図１３におけるコンタクトホール１３底部近傍を拡大したところを図１４に示す。Ｎ型不純物領域１４、ソース／ドレイン領域９、およびプラグ１５の各々から不純物が拡散し、それぞれ拡散部１４ｄ，９ｄ，１５ｄとなっている。
【００１７】
（半導体装置の構成）
本実施の形態における半導体装置は、図１３、図１４に示すように、半導体基板１の上側にゲート絶縁膜としてのゲート酸化膜３を介して線状に平行に複数本形成されたゲート電極５を備える。さらに、ゲート電極５同士に挟まれた間隙において、Ｎ型不純物がドープされたポリシリコンで、下端が半導体基板１に入り込むように形成されたプラグ１５を備える。さらに、プラグ１５の下端近傍においてプラグ１５の側面を覆いつつ、半導体基板１の内部に入り込むように延在している拡散防止膜１７を備える。
【００１８】
また、この半導体装置のように、半導体基板１のうちプラグ１５の下端に接する部分にＮ型不純物が注入されたＮ型不純物領域１４を備えていることが好ましい。
【００１９】
（作用・効果）
本実施の形態における半導体装置の製造方法で得る半導体装置、あるいは、本実施の形態における半導体装置では、拡散防止膜１７が半導体基板１に入り込むように下に延びているため、プラグ１５から半導体基板１への拡散は、プラグ１５が拡散防止膜１７よりさらに深く延びている部分からのみ行なわれる。したがって、図１４の拡散部１５ｄの形状に表れるように、半導体基板１の表面に沿った拡散は小さく抑えられる。その結果、半導体基板１の表面に沿ったゲート電極５の端から拡散部１５ｄまでの距離Ｂは、拡散防止膜１７がない構造の場合の拡散部１５ｄ１までの距離Ａ（図１５参照）に比べて、大きくなる。本実施の形態では、距離Ｂが長くなっているので、パンチスルーが起こりにくい。言い換えれば、パンチスルー耐性が高くなっている。
【００２０】
また、拡散防止膜１７が半導体基板１内に入り込むことによって半導体基板１表面においてはプラグ１５を外部から遮る形となっているので、ゲート電極に負バイアスを印加し、ドレイン電極に正バイアスを印加したような場合でもＢＴＢＴの発生を抑えることができ、ＧＩＤＬを防止することができる。
【００２１】
また、第１底部からさらに半導体基板を約３０ｎｍ掘り下げ、底面および側面に半導体基板１が露出した第２底部においてプラグ１５と半導体基板１との接続が行なわれているため、プラグ１５と半導体基板１との接触面積が広く確保でき、コンタクト抵抗を低減することができる。
【００２２】
拡散防止膜１７は、上述の例では窒化膜で形成した。窒化膜であれば、プラグ１５を形成する前にコンタクトホール１３の内面に対して行なうフッ酸処理にも強いため好ましい。一方、拡散防止膜１７の材質として窒化膜に代えて酸化膜を用いた場合、半導体基板１へのストレスを緩和することができ、ホットキャリア特性が向上するため、好ましい。
【００２３】
ところで、図７の状態のものに対して層間絶縁膜１２を堆積する際には、狭い谷間部分の内部に埋込み不良となって内部に空洞が残ったままとなる場合がある。このような埋込み不良による空洞がある場合、図８に示したように層間絶縁膜１２にコンタクトホール１３を形成した時点で、実際には図１６に示すように、空洞３０がコンタクトホール１３の壁に出現する。図８ではコンタクトホール１３の奥側の壁は省略して表示していなかったが、図１６ではこれを表示している。この空洞３０とコンタクトホール１３との幾何学的関係を模式化して立体的に示すと図１７のようになる。ただし、図１７では、図１６における紙面奥手前方向に並ぶ２つのコンタクトホール１３ａ，１３ｂを表示している。図１７に示されるように、互いに離れて並ぶコンタクトホール１３ａ，１３ｂ同士が空洞３０によってつながった形となる。このまま各コンタクトホール内にプラグ１５の材料（以下「プラグ材料」という。）を充填した場合、プラグ材料が空洞３０内にも堆積し、その結果、プラグ同士が互いに離れているにもかかわらず電気的に接続された状態となってしまうという問題があった。
【００２４】
しかし、本実施の形態では、コンタクトホール１３にプラグ１５を充填する前に、図１０に示したように絶縁膜である拡散防止膜１７の材料としての窒化膜１７ｆを全面に形成するので、この絶縁膜の材料によって予め空洞３０が埋められた状態となる。プラグ１５が充填されるのはその後であるので、プラグ材料は空洞３０内部に入り込むことはできない。その結果、プラグ同士が空洞３０を介して電気的に接続されることを防止することができる。
【００２５】
なお、この半導体装置では、プラグ１５の下端に接する部分にＮ型不純物領域１４が設けられていることにより、プラグ１５と半導体基板１との間のコンタクト抵抗が低減されている。
【００２６】
（実施の形態２）
（製造方法）
図１〜図１０、図１８〜図２１を参照して、本発明に基づく実施の形態２における半導体装置の製造方法について説明する。図１から図１０までの工程は、実施の形態１で説明したものと同じである。実施の形態１では、図１０の構造に対して異方性ドライエッチングを行なうことで底面の窒化膜１７ｆを除去するだけでなくさらに半導体基板１に約３０ｎｍだけ入り込むように掘り下げていたが（図１１参照）、本実施の形態では、図１０の構造に対して異方性エッチングを行ない、図１８に示すように、コンタクトホール底面の窒化膜１７ｆを除去して半導体基板１が露出する時点で止める。この時点で窒化膜１７ｆの残存部によって拡散防止膜１７が形成されている。さらに、コンタクトホール１３の底面に露出した半導体基板１に対してウェットエッチングを行なう。ウェットエッチングは等方性で進行するので、図１９に示すようにコンタクトホール１３の底部を掘り広げた形状を得ることができる。コンタクトホール１３の底部に露出した半導体基板１に対して、ＰなどのＮ型不純物を注入する。こうして、図２０に示すようにコンタクトホール１３の下方にＮ型不純物領域１４が形成される。実施の形態１で行なったのと同様に、Ｎ型不純物をドープされたポリシリコンをプラグの材料として堆積する。こうして、図２１に示すようにプラグ１５を形成する。
【００２７】
（作用・効果）
本実施の形態では、コンタクトホールの底部に半導体基板１を露出させた後、掘り下げるのに異方性ドライエッチングではなくウェットエッチングを用いているので、半導体基板を異方性ドライエッチングなどでプラズマにさらした場合、半導体基板にダメージが生じるが、ウェットエッチングでは半導体基板をプラズマにさらすことなく掘り下げることができるので、半導体基板に与えるダメージを低減できる。
【００２８】
また、ウェットエッチングでは等方性で進行するので、図１９に示すようにコンタクトホール底部で半導体基板が露出する面積が大きくなる。したがって、プラグを充填したときにプラグと半導体基板とが接触する面積を大きく確保することができる。よって、コンタクト抵抗を低減することができる。
【００２９】
本実施の形態では、その他、実施の形態１で説明した効果も得ることができる。
【００３０】
（実施の形態３）
（製造方法）
図１〜図９、図２２〜図２６を参照して、本発明に基づく実施の形態３における半導体装置の製造方法について説明する。図１から図９までの工程は、実施の形態１で説明したものと同じである。実施の形態１では、図９の構造に対して、全面に５ｎｍ程度の窒化膜１７ｆを堆積させていたが（図１０参照）、本実施の形態では、窒化膜１７ｆの代わりに、Ｐ型不純物であるボロンをドープしたポリシリコンを全面に５ｎｍ程度堆積させる。こうして、図２２に示すように、ボロンドープトポリシリコン膜１８ｆで覆われた構造を得る。
【００３１】
次に、全面にボロンドープトポリシリコン膜１８ｆに対する異方性ドライエッチングを行ない、図２３に示すようにボロンドープトポリシリコン膜１８ｆのうち残存部分によって拡散防止膜１８を形成する。その結果、拡散防止膜１８の下端は、半導体基板１の他の領域における上面よりもＤ１だけ低い位置まで入り込んだ形になる。この拡散防止膜１８形成のための異方性ドライエッチングの際には半導体基板１に対して拡散防止膜１８の下端からさらに約３０ｎｍだけ深い位置まで掘り下げる。
【００３２】
次に、図２４に示すように、コンタクトホール１３の底部に露出した半導体基板１に対して、ＰなどのＮ型不純物を注入する。こうして、コンタクトホール１３の下方にＮ型不純物領域１４が形成される。実施の形態１で行なったのと同様に、Ｎ型不純物をドープされたポリシリコンをプラグの材料として堆積する。こうして、図２５に示すようにプラグ１５を形成する。図２５におけるプラグ１５の底部近傍の拡大図を図２６に示す。
【００３３】
（作用・効果）
本実施の形態における半導体装置の製造方法で得る半導体装置、あるいは、本実施の形態における半導体装置では、拡散防止膜１８が半導体基板１に入り込むように下に延びている。しかも、拡散防止膜１８は、Ｐ型不純物としてボロンをドープされたポリシリコンからなるので、拡散防止膜１８からはボロンが拡散し、図２６に示すようにＰ型のボロン拡散領域１８ｄが形成される。ボロン拡散領域１８ｄは特に半導体基板１の表面近傍で側方に向かってより遠くまで拡散している。このようなボロン拡散領域１８ｄが形成されることにより、パンチスルーは実施の形態１の場合以上に起こりにくくなる。
【００３４】
（実施の形態４）
（製造方法）
本発明に基づく実施の形態４における半導体装置の製造方法について説明する。実施の形態３では、図９の構造に対して、拡散防止膜１８をボロンドープトポリシリコンで形成したが、本実施の形態では、その代わりに、同じ形状の拡散防止膜をアンドープトポリシリコンで形成する。その結果、図２７に示す半導体装置を得ることができる。
【００３５】
（作用・効果）
本実施の形態では、実施の形態３において図２６を参照して説明したような拡散防止膜から半導体基板への拡散は起こらないが、後にコンタクトホール１３に充填されるＮ型不純物を含むプラグ１５の側面はゲート電極５の端からより遠い位置となるので、拡散防止膜なしに直接プラグを形成した構造に比べればパンチスルー耐性は高くなる。
【００３６】
（実施の形態５）
（製造方法）
本発明に基づく実施の形態５における半導体装置の製造方法について説明する。実施の形態３では、図９の構造に対して、拡散防止膜１８の材料となるボロンドープトポリシリコンを全面に５ｎｍ程度堆積し、ボロンドープトポリシリコン膜１８ｆとしていたが（図２２参照）、本実施の形態では、ボロンドープトポリシリコンを全面に４５ｎｍ程度堆積させ、ボロンドープトポリシリコン膜１８ｇとする。異方性ドライエッチングを行ない、図２８に示すように、コンタクトホール底面のボロンドープトポリシリコン膜１８ｇを除去して半導体基板１が露出する時点で止める。さらに、コンタクトホール１３の底面に露出した半導体基板１に対してウェットエッチングを行なう。ウェットエッチングは等方性で進行するので、図２９に示すようにコンタクトホール１３の底部を掘り広げた形状を得ることができる。ボロンドープトポリシリコン膜１８ｇが図２８に比べて図２９で薄くなっているのは、ウェットエッチング時に除去されたためである。本実施の形態では、このことを見越してボロンドープトポリシリコン膜１８ｇの初期厚みを４５ｎｍと厚くしていた。図２９の状態から後の工程は実施の形態２における製造方法と同様である。
【００３７】
（作用・効果）
本実施の形態は、実施の形態２と実施の形態３との両方の構成を採用したものであり、実施の形態２における効果と、実施の形態３における効果との双方を享受することができる。
【００３８】
（実施の形態６）
（製造方法）
図１〜図５、図３０、図６〜図１０、図３１〜図３４を参照して、本発明に基づく実施の形態６における半導体装置の製造方法について説明する。図１から図５までの工程は、実施の形態１で説明したものと同じである。実施の形態１では、図５の構造に対してサイドウォールスペーサ１０を形成していたが（図６参照）、本実施の形態では、図５の構造に対して上方からＰ型不純物としてボロンなどを斜めに注入し、図３０に示すように、ゲート電極５同士の間隙に露出した半導体基板１の表面近傍にＰ型不純物領域１６を形成する。Ｐ型不純物領域１６はソース／ドレイン領域９より浅く形成されるが、斜めに注入しているので側方に向かってはソース／ドレイン領域９より長く広がり、ゲート電極５の下方に若干入り込んだ形となる。
【００３９】
実施の形態１において図６〜図１０を参照して説明したのと同じ工程を行ない、サイドウォールスペーサ１０、窒化膜１１、層間絶縁膜１２、コンタクトホール１３、窒化膜１７ｆを順に形成する。ここで、実施の形態１に比べたときの違いは、Ｐ型不純物領域１６が存在することである。
【００４０】
次に、全面に渡って窒化膜１７ｆに対する異方性ドライエッチングを行ない、図３１に示すように窒化膜１７ｆのうち残存部分によって拡散防止膜１７を形成する。その結果、拡散防止膜１７の下端は、半導体基板１の他の領域における上面よりもＤ１だけ低い位置まで入り込んだ形になる。この拡散防止膜１７形成のための異方性ドライエッチングの際には半導体基板１に対して、Ｐ型不純物領域１６を通り越してソース／ドレイン領域９に達するように掘り下げる。
【００４１】
図３２に示すように、コンタクトホール１３の底部に露出した半導体基板１に対して、ＰなどのＮ型不純物を注入し、Ｎ型不純物領域１４を形成する。図３３に示すように、コンタクトホール１３内にプラグ１５を形成する。図３３におけるコンタクトホール１３底部近傍を拡大したところを図３４に示す。Ｎ型不純物領域１４、ソース／ドレイン領域９、およびプラグ１５の各々から不純物が拡散し、それぞれ拡散部１４ｄ，９ｄ，１５ｄとなっている。
【００４２】
（半導体装置の構成）
本実施の形態における半導体装置は、図３３、図３４に示すように、Ｐ型不純物領域１６を備える。Ｐ型不純物領域１６は、ゲート電極５の真下に一部入り込むように延在する。他の部分の構成は、実施の形態１で説明した半導体装置の構成と同様である。
【００４３】
（作用・効果）
本実施の形態における半導体装置の製造方法で得る半導体装置、あるいは、本実施の形態における半導体装置では、Ｐ型不純物領域１６があることによって、パンチスルーが起こりにくくなる。すなわち、パンチスルー耐性が高まる。
【００４４】
仮に、ただ単にＰ型不純物領域１６を設けただけで、コンタクトホール１３の深さが従来通りであった場合、プラグ１５が半導体基板１に接する位置がＰ型不純物領域１６の中となり、その場合は、パンチスルー耐性が高まるという効果は得られるもののコンタクト抵抗が増加してしまうという弊害があったが、本実施の形態では、コンタクトホール１３の底部がＰ型不純物領域１６を通り越してソース／ドレイン領域９に達するように形成されているので、コンタクト抵抗が増加するという弊害は回避できる。また、半導体基板１を掘り下げることによってプラグ１５と半導体基板１との接する面積が大きくなっているので、コンタクト抵抗を低減することができる。
【００４５】
本実施の形態では、その他、実施の形態１で説明した効果も得ることができる。拡散防止膜１７を窒化膜でなく、酸化膜で形成した場合の効果も実施の形態１で説明したと同様である。層間絶縁膜１２の埋込み不良で生じた空洞に関する効果も実施の形態１で説明したと同様である。
【００４６】
なお、本実施の形態でも、実施の形態２の考え方を組合せて、拡散防止膜１７を形成するための異方性ドライエッチングにおいて、半導体基板１が露出するところで一旦、異方性ドライエッチングを止めて、その続きはウェットエッチングで半導体基板１を掘り広げることにしてもよい。こうした場合、上述の効果に加えてさらに実施の形態２で説明した効果も得ることができる。
【００４７】
（実施の形態７）
（製造方法）
図１〜図５、図３５〜図４０を参照して、本発明に基づく実施の形態７における半導体装置の製造方法について説明する。図１から図５までの工程は、実施の形態１で説明したものと同じである。実施の形態１では、図５の構造に対して、全体に窒化膜を２０ｎｍ堆積させ、ゲート酸化膜３が露出するまで異方性ドライエッチングを行なうことにより、サイドウォールスペーサ１０を形成していたが（図６参照）、本実施の形態では、この異方性ドライエッチングはゲート酸化膜３が露出するまでではなく、ゲート酸化膜３を除去して半導体基板１内に約２０ｎｍ入り込むまで行なう。その結果、図３５に示す構造を得る。この状態で、図３６に示すように全体にストッパ膜としての窒化膜１１を１５ｎｍ堆積させる。さらにＢＰＴＥＯＳからなる層間絶縁膜１２を５００ｎｍ堆積させ、全面に異方性ドライエッチングを行ない、窒化膜１１のうち残存部分によって図３７に示すように拡散防止膜１１ｋを形成する。この拡散防止膜１１ｋを形成するための異方性ドライエッチングにおいては、拡散防止膜１１ｋの下端よりさらに３０ｎｍ深くまで掘り下げる。こうして、コンタクトホール１３ｗが形成される。
【００４８】
次に、図３８に示すように、コンタクトホール１３ｗの底部に露出した半導体基板１に対して、ＰなどのＮ型不純物を注入する。こうして、コンタクトホール１３ｗの下方にＮ型不純物領域１４ｗが形成される。さらに、実施の形態１と同様にして、図３９に示すように、コンタクトホール１３ｗ内にプラグ１５ｗを形成する。図３９におけるコンタクトホール１３ｗ底部近傍を拡大したところを図４０に示す。Ｎ型不純物領域１４ｗ、ソース／ドレイン領域９、およびプラグ１５ｗの各々から不純物が拡散し、それぞれ拡散部１４ｗｄ，９ｄ，１５ｗｄとなっている。
【００４９】
（作用・効果）
本実施の形態における半導体装置の製造方法で得る半導体装置では、拡散防止膜１１ｋが半導体基板１に入り込むように下に延びているため、プラグ１５ｗから半導体基板１への拡散は、プラグ１５ｗが拡散防止膜１１ｋよりさらに深く延びている部分からのみ行なわれる。したがって、図４０の拡散部１５ｗｄの形状に表れるように、半導体基板１の表面に沿った拡散は小さく抑えられる。その結果、実施の形態１と同様にパンチスルーが起こりにくい。言い換えれば、パンチスルー耐性が高くなっている。また、実施の形態１と同様にＧＩＤＬを防止することができる。また、セルフアライン方式でコンタクトホール１３ｗを形成するためのストッパ膜としての窒化膜がそのまま拡散防止膜を兼ねているので、ゲート電極５の配置や大きさが従来通りであっても、コンタクトホール１３ｗをより広い幅で形成することができる。その結果、コンタクトホール１３ｗの底部におけるプラグ１５ｗと半導体基板１との接触面積もより大きくすることができ、実施の形態１よりもさらにコンタクト抵抗を小さくすることができる。
【００５０】
なお、本実施の形態でも、実施の形態２の考え方を組合せて、拡散防止膜１１ｋを形成するための異方性ドライエッチングにおいて、半導体基板１が露出するところで一旦、異方性ドライエッチングを止めて、その続きはウェットエッチングで半導体基板１を掘り広げることにしてもよい。こうした場合、上述の効果に加えてさらに実施の形態２で説明した効果も得ることができる。
【００５１】
（実施の形態８）
図１〜図５、図３０、図４１〜図４５を参照して本発明に基づく実施の形態８における半導体装置の製造方法について説明する。本実施の形態は、実施の形態６と実施の形態７との考え方を組合せたものであり、途中の工程までは実施の形態６と共通する。すなわち、図１から図５までの工程は、実施の形態６でも述べているように実施の形態１で説明したものと同じである。本実施の形態では、実施の形態６と同じように、図５の構造に対して上方からＰ型不純物としてボロンなどを斜めに注入し、図３０に示すように、ゲート電極５同士の間隙に露出した半導体基板１の表面近傍にＰ型不純物領域１６を形成する。
【００５２】
この後、実施の形態１と同様に、サイドウォールスペーサ１０を形成するが、実施の形態１では、窒化膜から異方性ドライエッチングでサイドウォールスペーサ１０を形成しようとする際に、図６に示したようにゲート酸化膜３が露出したところで異方性ドライエッチングが止まるようにしていたが、本実施の形態では、異方性ドライエッチングをここで止めず、図４１に示すように露出したゲート酸化膜３を除去し、さらに半導体基板１の内部に約２０ｎｍ入り込んだところまで掘り下げる。次に、図４２に示すように、全体にストッパ膜としての窒化膜１１を１５ｎｍ堆積させる。さらにＢＰＴＥＯＳからなる層間絶縁膜１２を５００ｎｍ堆積させ、全面に異方性ドライエッチングを行ない、窒化膜１１のうち残存部分によって図４３に示すように拡散防止膜１１ｋを形成する。この拡散防止膜１１ｋを形成するための異方性ドライエッチングにおいては、拡散防止膜１１ｋの下端よりさらに３０ｎｍ深くまで掘り下げる。こうして、コンタクトホール１３ｗが形成される。コンタクトホール１３ｗの底部に露出した半導体基板１に対して、ＰなどのＮ型不純物を注入する。こうして、コンタクトホール１３ｗの下方にＮ型不純物領域１４ｗが形成される。さらに、実施の形態１と同様にして、図４４に示すように、コンタクトホール１３ｗ内にプラグ１５ｗを形成する。図４４におけるコンタクトホール１３ｗ底部近傍を拡大したところを図４５に示す。Ｎ型不純物領域１４ｗ、ソース／ドレイン領域９、およびプラグ１５ｗの各々から不純物が拡散し、それぞれ拡散部１４ｗｄ，９ｄ，１５ｗｄとなっている。
【００５３】
（作用・効果）
本実施の形態では、実施の形態６，７で説明した効果を共に得ることができる。
【００５４】
なお、本実施の形態に対しても、実施の形態２の考え方を組合せて、拡散防止膜１１ｋを形成するための異方性エッチングにおいて、半導体基板１が露出するところで一旦、異方性ドライエッチングを止めて、その続きはウェットエッチングで半導体基板１を掘り広げることにしてもよい。こうした場合、上述の効果に加えてさらに実施の形態２で説明した効果も得ることができる。
【００５５】
（実施の形態９）
図１〜図５、図３５、図４６〜図５１を参照して、本発明に基づく実施の形態９における半導体装置の製造方法について説明する。本実施の形態は、実施の形態３と実施の形態７との考え方を組合せて応用したものである。
【００５６】
図１から図５までの工程を行なった後に、サイドウォールスペーサ１０を形成するための異方性ドライエッチングで図３５に示すように半導体基板１内に約２０ｎｍ入り込むまで掘り下げる工程までは、実施の形態７と同じである。次に、図４６に示すように、全面にボロンドープトポリシリコン膜２２ｆを厚み５ｎｍ程度堆積させる。全面にボロンドープトポリシリコン膜２２ｆに対する異方性ドライエッチングを行ない、図４７に示すようにボロンドープトポリシリコン膜２２ｆのうち残存部分によって拡散防止膜２２を形成する。この状態で、図４８に示すように全体にストッパ膜としての窒化膜１１を１５ｎｍ堆積させる。さらにＢＰＴＥＯＳからなる層間絶縁膜１２を５００ｎｍ堆積させ、全面に異方性ドライエッチングを行ない、窒化膜１１のうち残存部分によって図４９に示すように拡散防止膜１１ｋを形成する。この拡散防止膜１１ｋを形成するための異方性ドライエッチングにおいては、拡散防止膜１１ｋの下端よりさらに３０ｎｍ深くまで掘り下げる。こうして、コンタクトホール１３ｙが形成される。コンタクトホール１３ｙの底部に露出した半導体基板１に対して、ＰなどのＮ型不純物を注入することによって、Ｎ型不純物領域１４ｙが形成される。さらに、実施の形態１と同様にして、図５０に示すように、コンタクトホール１３ｙ内にプラグ１５ｙを形成する。図５０におけるコンタクトホール１３ｙ底部近傍を拡大したところを図５１に示す。拡散防止膜としては、拡散防止膜２２と拡散防止膜１１ｋの二重構造になっている。Ｎ型不純物領域１４ｙ、ソース／ドレイン領域９、およびプラグ１５ｙの各々から不純物が拡散し、それぞれ拡散部１４ｙｄ，９ｄ，１５ｙｄとなっている。拡散防止膜２２は、Ｐ型不純物としてボロンをドープされたポリシリコンからなるので、拡散防止膜２２からはボロンが拡散し、図５１に示すようにＰ型のボロン拡散領域２２ｄが形成されている。
【００５７】
（作用・効果）
本実施の形態では、プラグと半導体基板との接する面積が実施の形態７に比べて若干小さくなるものの、それ以外の点については、実施の形態７で述べたと同様の効果を得ることができる。さらに、ボロン拡散領域２２ｄが形成されることにより、パンチスルーは実施の形態７の場合以上に起こりにくくなる。
【００５８】
なお、本実施の形態でも、実施の形態２の考え方を組合せて、拡散防止膜１１ｋを形成するための異方性ドライエッチングにおいて、半導体基板１が露出するところで一旦、異方性ドライエッチングを止めて、その続きはウェットエッチングで半導体基板１を掘り広げることにしてもよい。こうした場合、上述の効果に加えてさらに実施の形態２で説明した効果も得ることができる。
【００５９】
なお、今回開示した上記実施の形態はすべての点で例示であって制限的なものではない。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更を含むものである。
【００６０】
【発明の効果】
本発明によれば、コンタクト部において、拡散防止膜が半導体基板に入り込むように下に延びた構造の半導体装置を得ることができる。この構造の半導体装置では、プラグから半導体基板への拡散は、プラグが拡散防止膜よりさらに深く延びている部分からのみ行なわれるので、半導体基板の表面に沿った拡散は小さく抑えられる。その結果、パンチスルー耐性が高い半導体装置を得ることができる。また、拡散防止膜が半導体基板内に入り込むことによって、半導体基板表面においてはプラグは外部から遮られるので、ＧＩＤＬを防止することもできる。さらに、プラグと半導体基板との接触面積が広く確保でき、コンタクト抵抗を低減することもできる。
【図面の簡単な説明】
【図１】本発明に基づく実施の形態１などにおける半導体装置の製造方法の第１の工程の説明図である。
【図２】本発明に基づく実施の形態１などにおける半導体装置の製造方法の第２の工程の説明図である。
【図３】本発明に基づく実施の形態１などにおける半導体装置の製造方法の第３の工程の説明図である。
【図４】本発明に基づく実施の形態１などにおける半導体装置の製造方法の第４の工程の説明図である。
【図５】本発明に基づく実施の形態１などにおける半導体装置の製造方法の第５の工程の説明図である。
【図６】本発明に基づく実施の形態１などにおける半導体装置の製造方法の第６の工程の説明図である。
【図７】本発明に基づく実施の形態１などにおける半導体装置の製造方法の第７の工程の説明図である。
【図８】本発明に基づく実施の形態１などにおける半導体装置の製造方法の第８の工程の説明図である。
【図９】本発明に基づく実施の形態１などにおける半導体装置の製造方法の第９の工程の説明図である。
【図１０】本発明に基づく実施の形態１などにおける半導体装置の製造方法の第１０の工程の説明図である。
【図１１】本発明に基づく実施の形態１における半導体装置の製造方法の第１１の工程の説明図である。
【図１２】本発明に基づく実施の形態１における半導体装置の製造方法の第１２の工程の説明図である。
【図１３】本発明に基づく実施の形態１における半導体装置の製造方法の第１３の工程の説明図である。
【図１４】図１３の部分拡大図である。
【図１５】実施の形態１において比較例として示した半導体装置の断面図である。
【図１６】実施の形態１において層間絶縁膜の埋込み不良による空洞について説明するために示した半導体装置の製造途中の断面図である。
【図１７】実施の形態１において層間絶縁膜の埋込み不良による空洞について説明するために示した模式的な斜視図である。
【図１８】本発明に基づく実施の形態２における半導体装置の製造方法の第１１の工程の説明図である。
【図１９】本発明に基づく実施の形態２における半導体装置の製造方法の第１２の工程の説明図である。
【図２０】本発明に基づく実施の形態２における半導体装置の製造方法の第１３の工程の説明図である。
【図２１】本発明に基づく実施の形態２における半導体装置の製造方法の第１４の工程の説明図である。
【図２２】本発明に基づく実施の形態３における半導体装置の製造方法の第１０の工程の説明図である。
【図２３】本発明に基づく実施の形態３における半導体装置の製造方法の第１１の工程の説明図である。
【図２４】本発明に基づく実施の形態３における半導体装置の製造方法の第１２の工程の説明図である。
【図２５】本発明に基づく実施の形態３における半導体装置の製造方法の第１３の工程の説明図である。
【図２６】図２５の部分拡大図である。
【図２７】本発明に基づく実施の形態４における半導体装置の製造方法で得られる半導体装置の断面図である。
【図２８】本発明に基づく実施の形態５における半導体装置の製造方法の第１０の工程の説明図である。
【図２９】本発明に基づく実施の形態５における半導体装置の製造方法の第１１の工程の説明図である。
【図３０】本発明に基づく実施の形態６，８における半導体装置の製造方法の第６の工程の説明図である。
【図３１】本発明に基づく実施の形態６における半導体装置の製造方法の第１１の工程の説明図である。
【図３２】本発明に基づく実施の形態６における半導体装置の製造方法の第１２の工程の説明図である。
【図３３】本発明に基づく実施の形態６における半導体装置の製造方法の第１３の工程の説明図である。
【図３４】図３３の部分拡大図である。
【図３５】本発明に基づく実施の形態７，９における半導体装置の製造方法の第６の工程の説明図である。
【図３６】本発明に基づく実施の形態７における半導体装置の製造方法の第７の工程の説明図である。
【図３７】本発明に基づく実施の形態７における半導体装置の製造方法の第８の工程の説明図である。
【図３８】本発明に基づく実施の形態７における半導体装置の製造方法の第９の工程の説明図である。
【図３９】本発明に基づく実施の形態７における半導体装置の製造方法の第１０の工程の説明図である。
【図４０】図３９の部分拡大図である。
【図４１】本発明に基づく実施の形態８における半導体装置の製造方法の第７の工程の説明図である。
【図４２】本発明に基づく実施の形態８における半導体装置の製造方法の第８の工程の説明図である。
【図４３】本発明に基づく実施の形態８における半導体装置の製造方法の第９の工程の説明図である。
【図４４】本発明に基づく実施の形態８における半導体装置の製造方法の第１０の工程の説明図である。
【図４５】図４４の部分拡大図である。
【図４６】本発明に基づく実施の形態９における半導体装置の製造方法の第７の工程の説明図である。
【図４７】本発明に基づく実施の形態９における半導体装置の製造方法の第８の工程の説明図である。
【図４８】本発明に基づく実施の形態９における半導体装置の製造方法の第９の工程の説明図である。
【図４９】本発明に基づく実施の形態９における半導体装置の製造方法の第１０の工程の説明図である。
【図５０】本発明に基づく実施の形態９における半導体装置の製造方法の第１１の工程の説明図である。
【図５１】図５０の部分拡大図である。
【符号の説明】
１  半導体基板、２  分離酸化膜、３  ゲート酸化膜、４  チャネル層、５  ゲート電極、５ｆ  ポリシリコン膜、６，６ｆ  ＷＳｉ膜、７  窒化膜、８  側壁酸化膜、９  ソース／ドレイン領域、９ｄ，１４ｄ，１４ｗｄ，１４ｙｄ，１５ｄ，１５ｄ１，１５ｗｄ，１５ｙｄ，２２ｄ  拡散部、１０  サイドウォールスペーサ、１１  窒化膜、１１ｋ  （窒化膜からなる）拡散防止膜、１２  層間絶縁膜、１３，１３ｗ  コンタクトホール、１４，１４ｗ  Ｎ型不純物領域、１５，１５ｗ，１５ｙ  プラグ、１６  Ｐ型不純物領域、１７  （窒化膜からなる）拡散防止膜、１７ｆ  窒化膜、１８  （ボロンドープトポリシリコンからなる）拡散防止膜、１８ｆ  ボロンドープトポリシリコン膜、２２  （ボロンドープトポリシリコンからなる）拡散防止膜、２２ｆ  ボロンドープトポリシリコン膜、３０  空洞、３１  （アンドープトポリシリコンからなる）拡散防止膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2004241469.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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