(57)【要約】【課題】　ノイズを低減し、消費電力を低減する。【解決手段】　受光素子を画素毎に有する複数の画素からなる画素部１ａ、画素部の画素を選択するための走査部１ｂ，１ｃを有するセンサブロック１と、センサブロック１から出力された信号を処理するための信号処理ブロック２と、を有する同一半導体基板内に集積化された撮像装置において、センサブロック１で使用される電源電圧もしくはクロック信号の振幅もしくはハイレベルが信号処理ブロック２の電源電圧より高い。この撮像装置とこの撮像装置のセンサブロックへ光を結像する光学系とを有する撮像システムを得る。【選択図】　　　図１
2004007781.tif 000002
【特許請求の範囲】
【請求項１】
受光素子を画素毎に有する複数の画素からなる画素部、該画素部の画素を選択するための走査部を有するセンサブロックと、
　前記センサブロックから出力された信号を処理するための信号処理ブロックと、
　前記センサブロックで使用される電源電圧もしくはクロック信号の振幅もしくはハイレベルを前記信号処理ブロックの電源電圧より高くするための手段と、を同一半導体基板内に集積化した撮像装置。
【請求項２】
請求項１に記載の撮像装置において、前記センサブロックの少なくとも一部の絶縁ゲート型トランジスタのゲート絶縁膜厚が前記信号処理ブロックに用いられている絶縁ゲート型トランジスタのゲート絶縁膜厚より厚いことを特徴とする撮像装置。
【請求項３】
請求項１に記載の撮像装置において、前記センサブロックの少なくとも一部の絶縁ゲート型トランジスタのウェル濃度が前記信号処理ブロックに用いられている絶縁ゲート型トランジスタのウェル濃度より薄いことを特徴とする撮像装置。
【請求項４】
請求項１に記載の撮像装置において、前記センサブロックの少なくとも一部の絶縁ゲート型トランジスタの閾値電圧が前記信号処理ブロックに用いられている絶縁ゲート型トランジスタの閾値電圧より高いことを特徴とする撮像装置。
【請求項５】
請求項１に記載の撮像装置において、前記受光素子が埋め込み型フォトダイオードであることを特徴とする撮像装置。
【請求項６】
請求項５に記載の撮像装置において、前記画素は電荷電圧変換部を有し、転送スイッチを介して前記埋め込み型フォトダイオードに接続されることを特徴とする撮像装置。
【請求項７】
請求項１に記載の撮像装置において、前記センサブロックと前記信号処理ブロックは、信号レベルをレベルシフトさせ各レベルシフト手段を介して接続されている撮像装置。
【請求項８】
請求項１に記載の撮像装置において、前記信号処理ブロックは、アナログ信号をデジタル信号に変換するためのＡ／Ｄ変換回路を含むことを特徴とする撮像装置。
【請求項９】
請求項８に記載の撮像装置において、前記信号処理ブロックは、輝度信号及び色信号を形成するための信号処理手段を含むことを特徴とする撮像装置。
【請求項１０】
請求項１〜９のいずれかの請求項に記載の撮像装置と、該撮像装置のセンサブロックへ光を結像する光学系と、を有することを特徴とする撮像システム。
【発明の詳細な説明】
【技術分野】
【０００１】
　本発明は、光電変換機能を有するセンサブロックと、画素部からの信号を処理する信号処理ブロックとを有する撮像装置およびそれを用いた撮像システムに関するものである。
【背景技術】
【０００２】
　フォトダイオード等の受光素子を画素毎に有する複数の画素からなる画素部、該画素部の画素を選択するための走査部を有するセンサブロックと、該センサブロックから出力された信号を処理するためのアンプ等を有する信号処理ブロックとを同一半導体基板内に集積化した撮像装置がある。なお画素部がＣＭＯＳ製造プロセスで形成されるセンサはＣＭＯＳセンサと呼ばれる。
【０００３】
　近年、デジタルカメラなどの要求から、ダイナミックレンジが広く、Ｓ／Ｎ比が高く、消費電力の低い撮像装置が要求されている。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
　画素部と画素を選択するための走査部を有するセンサブロックと、このセンサブロックから出力された信号を処理するための信号処理ブロックとを有する撮像装置において、従来は、単一電源が利用され、信号処理ブロックが重視される場合は、この信号処理ブロックに合わせてセンサブロックの電源電圧を下げており、この結果、ダイナミックレンジを犠牲にすることになる。
【０００５】
　一方、ＣＣＤ等に用いられる埋め込み型のフォトダイオードは、Ｓ／Ｎ比の高い信号を得ることが可能であるが、一般に電源電圧が高く、信号処理ブロックのクロックノイズの増大を引き起こす。また、電源電圧が高くなると信号処理ブロックの各ＭＯＳトランジスタに代表される絶縁ゲート型トランジスタにかかる電界が高くなり、インパクトイオン化現象が生じやすくなり、この現象によるノイズ電荷がセンサブロックにまでおよび、特に画素部を埋め込み型のフォトダイオードとした場合に、電源電圧が高いのでこのノイズが生じやすい。
【０００６】
　また、信号処理ブロックに対してもセンサブロックと等しい電源電圧を用いた場合、高い電源電圧を信号処理ブロックに利用することで、消費電力を高くする要因となる。
【課題を解決するための手段】
【０００７】
　本発明の目的は、消費電力の軽減を可能とする撮像装置及び撮像システムを提供することである。
【０００８】
　上記の目的を達成するために、本発明は、受光素子を画素毎に有する複数の画素からなる画素部、該画素部の画素を選択するための走査部を有するセンサブロックと、該センサブロックから出力された信号を処理するための信号処理ブロックと、前記センサブロックで使用される電源電圧もしくはクロック信号の振幅もしくはハイレベルを前記信号処理ブロックの電源電圧より高くするための手段と、を有する同一半導体基板に集積化された撮像装置およびそれを用いた撮像システムを提供する。
【発明の効果】
【０００９】
　以上説明したように、本発明によれば、低消費電力な撮像装置及び撮像システムを提供することができる。
【発明を実施するための最良の形態】
【００１０】
　以下、本発明の実施例について図面を用いて詳細に説明する。
【００１１】
　（第１実施例）
　図１は、同一半導体基板内に集積化された撮像装置の概略的な構成を示すブロック図である。同図に示すように、撮像装置はセンサブロック１と信号処理ブロック２とを有する。センサブロック１は、画素部１ａ、画素部１ａを垂直方向に走査する垂直走査部１ｂ、画素部１ａを水平方向に走査する水平走査部１ｃから構成されている。また、信号処理ブロック２は、オートゲインコントロール等を含むアンプ部２ａ、Ａ／Ｄ（アナログ／デジタル）変換回路２ｂ、Ａ／Ｄ変換回路２ｂからの信号を信号処理する信号処理部２ｃから構成されている。
【００１２】
　図２は、画素部の一画素の構成を示す概略的構成図である。また図７は画素部の一画素の他の構成を示す概略的構成図である。図１において、ＰＤは埋め込み型フォトダイオード、ＴＸは埋め込み型フォトダイオードＰＤからの信号電荷を転送する転送用ＭＯＳトランジスタ、ＦＤは転送された信号電荷が保持されるフローティングディフュージョン（電荷電圧変換部となる。）、ＳＦはＦＤとゲートが接続される増幅用ＭＯＳトランジスタ、ＳＥＬは選択用ＭＯＳトランジスタ、ＲＥＳはＦＤ及び増幅用ＭＯＳトランジスタＳＦをリセットするリセット用ＭＯＳトランジスタである。選択用ＭＯＳトランジスタＳＥＬは定電流源を構成するＭＯＳトランジスタＭとの間でソースフォロア回路を構成する。図７は選択用ＭＯＳトランジスタＳＥＬと増幅用ＭＯＳトランジスタＳＦとの配置を変えた場合の構成例を示している。
【００１３】
　画素部の受光素子として、埋め込み型フォトダイオードを用いた場合には、埋め込み型フォトダイオードを空乏化させて、蓄積された電荷を画素内のＦＤ（フローティングディフュージョン）に転送させるために、画素内のＦＤを空乏化電圧以上に設定することが求められ、この結果、電源電圧が５Ｖ（ボルト）もしくはそれ以上にする必要がある。
【００１４】
　本実施例では、センサブロック１の電源電圧を５Ｖ、信号処理ブロック２の電源電圧を４Ｖとした。
【００１５】
　以下、埋め込み型フォトダイオードについて図３を用いて説明する。
【００１６】
　図３に示すように、埋め込み型フォトダイオードは、ｐウェル１１にｎ型領域１２が形成され、ｎ型領域１２の基板面にはｐ+ 型領域１４が形成されて構成される。
【００１７】
　ｎ型領域１２に蓄積された電荷はゲート電極１５に電圧が印加されると、フローティングディフュージョン領域（ｎ+ 型領域）１３に転送可能となる。埋め込み型フォトダイオードは、ｐ+ 型領域１４とｎ型領域１２との接合部及びｐウェル１１とｎ型領域１２との接合部に逆バイアスがかかると、ｎ型領域１２において、ｐ+ 型領域１４とｎ型領域１２との接合部から空乏層（図中点線部分）が広がり、ｐウェル１１とｎ型領域１２との接合部から空乏層（図中点線部分）が広がり、上下から広がった空乏層どうしが接するようになり、そのときの空乏化電圧（Ｖdep ）よりもフローティングディフュージョン領域１３の電圧（ＶFD）を高くすることで（ＶFD＞Ｖdep ）、ｎ型領域１２に蓄積された電荷をすべてフローティングディフュージョン領域（ｎ+ 型領域）１３に転送することができる。
【００１８】
　信号処理部２ｃは、図４に示すように、Ｙ／Ｃ分離回路１１２ａ、輝度信号処理回路１１２ｂ、色信号処理回路１１２ｃ、色抑圧回路１１２ｄ、デジタル出力変換回路１１２ｅ及びマイクロコンピュータ１１５から構成される。
【００１９】
　マイクロコンピュータは、Ｙ／Ｃ分離回路１１２ａ等を制御するとともに、輝度信号、色信号を受信し、その受信した信号に基づいて焦点調整、露光制御等を行う。
【００２０】
　なお、センサブロックの電源電圧を５Ｖにし、信号処理ブロックの電源電圧を５Ｖから４Ｖに下げた場合、クロックノイズはその振幅に比例することから４／５になる。また、デジタル回路の消費電力は、１／２・ｆ・Ｃ・Ｖ2 で表されることから、電源電圧が４／５になることで、消費電力は６４％まで減少する。一方、アンプに代表されるアナログ回路の消費電力は、Ｉ・Ｖで表され、形式を変えない限り貫通電流Ｉは変化しないので、消費電力は電源電圧の低下分に対応して４／５に減少する。
【００２１】
　センサ出力のみを出力する撮像装置ではロジック回路の消費電力がごくわずかで、そのほとんどがアナログ回路なので、消費電力は８０％程度にとどまるが、大規模なデジタル信号処理を搭載した撮像装置ではデジタル回路の消費電力が大きな割合を占めるので消費電力の減少はより大きなものとなる。
【００２２】
　また、上記に説明した実施例において示した図３のような埋め込み型のフォトダイオードを有する画素を持つ撮像装置の場合に、本実施例は従来のものと比べて特にＳ／Ｎ比の向上、消費電力の低減等の効果を有するが、画素の構成はこれに限るものではなく、光信号を電荷に変換して出力できる機能を有する他の画素構造のものでもよい。
【００２３】
　次に、図５を用いてセンサブロックと、信号処理ブロックの電源電圧を異ならせるための具体的回路構成を説明する。
【００２４】
　図５において、図１及び図２と同じ構成部については、同じ番号を付してある。１００は、センサブロック１と、信号処理ブロック２を同一半導体基板に集積した撮像装置であり、センサブロック、信号処理ブロックに異なる電圧値の電源電圧を加えるための電圧供給用端子５ａ，５ｂを設けている。垂直走査部１ｂは、垂直シフトレジスタ１ｆ、ＡＮＤ回路、パルス供給線１ｈ〜１ｊを含む構成であり、ＡＮＤ回路１ｇは、垂直シフトレジスタ及び、パルス供給線からパルスが入力された場合に、トランジスタをＯＮにするためのパルスが出力される。水平走査部１ｃは、水平シフトレジスタ１ｋ、ＡＮＤ回路１ｇ、パルス供給線１ｌを含む構成であり、ＡＮＤ回路１ｇは、水平シフトレジスタ及び、パルス供給線からパルスが入力された場合に、トランジスタをＯＮにするためのパルスが出力される。
【００２５】
　電圧供給部３からの電圧は、降圧回路４ａ、降圧回路４ｂによって、それぞれ５Ｖ，４Ｖに設定される。そして、電圧供給端子５ａに印加された電圧は、電圧供給線６ａによって伝えられ、電圧供給端子５ｂに印加された電圧は、電圧供給線６ｂによって伝えられる。
【００２６】
　本実施例では、電圧供給線６ａの電圧が、それぞれの画素の増幅用ＭＯＳトランジスタのドレインから電源電圧として供給されるとともに、リセット用ＭＯＳトランジスタからリセット電圧として供給する構成となっている。さらに、電圧供給線６ａの電圧は、ＡＮＤ回路１ｇの駆動電圧となる構成となっており、ＡＮＤ回路からは、電圧供給線６ａの電圧である５Ｖのパルスが出力される。
【００２７】
　また、電圧供給線６ｂの電圧は、信号処理ブロック内のアンプ部２ａ、Ａ／Ｄ変換回路２ｂ、信号処理部２ｃの電源電圧として供給される構成となっている。
【００２８】
　（第２実施例）
　図６は、センサブロックと、信号処理ブロックの電源電圧を異ならせるための具体的回路構成である。
【００２９】
　第２の実施例が第１の実施例と異なるのは、電圧を供給するための電圧供給用端子５ｃを１つとして、降圧回路４ｄを撮像装置１００内に設けることによって、電圧供給線６ｃから供給される電圧の値を下げ、信号処理部に含まれるアンプ部等の電源電圧としている点である。それ以外の点は、第１の実施例と同じである。
【００３０】
　電圧供給部からの電圧は、降圧回路４ｃによって５Ｖに設定され、電圧供給線６ｃによって５Ｖの電圧がセンサブロックに加えられる。また、電圧供給線６ｃの５Ｖの電圧値は、降圧回路４ｄによって４Ｖに設定され、信号処理ブロックに加えられる。
【００３１】
　また、以上の実施例１及び実施例２では、信号処理ブロック内のそれぞれの回路部には、同じ電圧値の電源電圧としているが、例えば、センサブロックの電源電圧を６．５Ｖ、信号処理ブロックのアンプ部は５Ｖ、信号処理ブロックのＡ／Ｄ変換部、信号処理部は、３．３Ｖとする構成でもよい。
【００３２】
　具体的回路構成としては、電圧供給端子を３つ設け、それぞれの端子から異なる電圧を加える構成でもよいし、電圧供給端子は、１つとして、撮像装置内に降圧回路を２つ設けることによって、３つの異なる電圧を形成する構成としてもよい。
【００３３】
　ダイオードを有する画素を持つ撮像装置の場合に、本実施例は従来のものと比べて特にＳ／Ｎ比の向上、消費電力の低減等の効果を有するが、画素の構成はこれに限るものではなく、光信号を電荷に変換して出力できる機能を有する他の画素構造のものでもよい。
【００３４】
　（第３実施例）
　実施例１及び実施例２では、センサブロック全体に電源電圧５Ｖを供給したが、本実施例では図２に示すセンサブロックの画素部のリセット信号線と行選択信号線のみに高い電圧６．５Ｖを供給し、センサブロックのその他の構成部材には電源電圧５．０Ｖを供給した。本実施例では選択用トランジスタＳＥＬとリセット用トランジスタＲＥＳのゲートに高電圧６．５Ｖを印加することでダイナミックレンジを拡大することができる。なお、図７の画素構成でも同様な効果を得ることができる。
【００３５】
　センサブロックの読み出し回路が例えば図７に示すようなソースフォロア回路で構成される場合、センサのダイナミックレンジを決定する一つの要因にソースフォロア回路の上限がある。この上限は一般に電源電圧Ｖddとなるが、選択用トランジスタＳＥＬのゲートに同じ電圧Ｖddが印加される場合、電源電圧Ｖddから更に選択用トランジスタＳＥＬの閾値電圧分下がった電圧になる。選択用トランジスタＳＥＬのゲート電圧に電源電圧Ｖddよりも高い電圧を印加することで、ソースフォロア回路の上限は電源電圧Ｖddまで引き上げることができる。このため、本実施例では、選択用トランジスタＳＥＬのゲートに接続される、センサブロックの画素部の行選択信号線に電圧６．５Ｖを供給した。
【００３６】
　またダイナミックレンジを抑制するもう一つの要因にリセット電圧の上限がある。ソースフォロア回路の入力レンジは、リセット電圧からＧＮＤまでとなる。従って、リセット電圧を上げることでダイナミックレンジを広げることができる。選択用トランジスタＳＥＬと同様にリセット電圧と同じ電圧がリセット用トランジスタＲＥＳのゲートに印加された場合、リセット電圧はリセット電源から閾値電圧分低い電圧でしかリセットすることができない。これを改善するには、リセット用トランジスタＲＥＳのゲート電圧に充分高い電圧を入力することで、リセット電圧とほぼ等しい電圧でリセットすることができる。このため、本実施例では、リセット用トランジスタＲＥＳのゲートに接続される、センサブロックの画素部のリセット信号線に電圧６．５Ｖを供給した。
【００３７】
　上記のような、リセット信号線と行選択信号線のみに、６．５Ｖの電圧を供給し、センサブロックのその他の構成部に５．０Ｖの電圧を供給する具体的回路構成図を図８に示す。
【００３８】
　本実施例では、電圧供給部３からの電圧は、降圧回路４ｃによって５Ｖに設定され、電圧供給端子５ｃに印加される。５Ｖに設定された電圧供給線６ｃのそのままの電圧が電源電圧として、選択用ＭＯＳトランジスタのドレインに供給されるとともに、ＡＮＤ回路１ｇの駆動電圧として供給される。そして、昇圧回路４ｅによって６．５Ｖになった電圧は、ＡＮＤ回路１ｇ′に供給され、降圧回路４ｄによって、３．３Ｖにされた電圧は、信号処理ブロック内のそれぞれの構成部に電源電圧として供給される。
【００３９】
　（第４実施例）
　実施例１〜３では、センサブロックの電源電圧を信号処理ブロックの電源電圧よりも高くした構成であるが、本実施例では、センサブロックと信号処理ブロックの電源電圧を同じにし、センサブロックで使用されるクロック信号のハイレベルを信号処理ブロックの電源電圧よりも高くした構成である。
【００４０】
　具体的回路構成図を図９を用いて説明する。
【００４１】
　電圧供給部３からの電圧は、降圧回路４ｃによって３．３Ｖに設定され、電圧供給端子５ｃから供給される。３．３Ｖに設定された電圧供給線の電圧は、電源電圧として増幅用ＭＯＳトランジスタのドレインに供給されるとともに、リセット電圧として、リセット用ＭＯＳトランジスタのドレインに供給される。また、信号処理ブロックのそれぞれの構成部の電源電圧としても供給される。
【００４２】
　本実施例では、撮像装置内に昇圧回路を設けている。それによって、電圧供給線の電圧は、昇圧回路４ｅによって５Ｖに設定され、その電圧をＡＮＤ回路１ｇの駆動電圧としている。
【００４３】
　以上のような構成とすることによって、ＡＮＤ回路１ｇから出力されるクロック信号は、クロック信号のハイレベルが５Ｖとなり、信号処理ブロックの電源電圧よりも高くなる。
【００４４】
　（第５実施例）
　実施例１〜３では、センサブロックの電源電圧を信号処理ブロックの電源電圧よりも高くした構成であるが、本実施例では、センサブロックと信号処理ブロックの電源電圧を同じにし、センサブロックで使用されるクロック信号の振幅を信号処理ブロックの電源電圧よりも高くした構成である。
【００４５】
　具体的回路構成図を図１０を用いて説明する。
【００４６】
　電圧供給部３からの電圧は、降圧回路４ｃによって３．３Ｖに設定され、電圧供給端子５ｃから供給される。３．３Ｖに設定された電圧供給線の電圧は、電源電圧として増幅用ＭＯＳトランジスタのドレインに供給されるとともに、リセット電圧として、リセット用ＭＯＳトランジスタのドレインに供給される。また、信号処理ブロックのそれぞれの構成部の電源電圧としても供給される。
【００４７】
　本実施例では、撮像装置内に降圧回路を２つ設けている。それによって、電圧供給線の電圧は、降圧回路４ｆによって−２Ｖに設定され、その電圧をＡＮＤ回路１ｇの駆動電圧としている。また、電圧供給線の電圧は、降圧回路４ｇによって３Ｖに設定され、その電圧をＡＮＤ回路１ｇの駆動電圧としている。
【００４８】
　以上のような構成とすることによって、ＡＮＤ回路１ｇから出力されるクロック信号は、クロック信号の振幅が５Ｖとなり、信号処理ブロックの電源電圧よりも高くなる。
【００４９】
　（第６実施例）
　センサブロック１の電源電圧を６．５Ｖ、信号処理ブロック２の電源電圧を３．３Ｖとした。本実施例では、センサブロック１と信号処理ブロック２との間に電源電圧に差があるため、図１１に示すように、水平走査部１ｃからの信号をレベルシフトするレベルシフト回路１ｄを設け、レベルシフト回路１ｄの出力をアンプ部２ａに接続した。なお、レベルシフト回路は必ずしもセンサブロック１内に設ける必要はなく、センサブロック１と信号処理ブロック２との間又は信号処理ブロック２内に設けてもよい。ただし、電源電圧が高く入力レンジ、出力レンジが広いセンサブロックに入っている方が設計の自由度が高い。
【００５０】
　レベルシフト回路としては、簡単な構成例として、例えば図１２に示すようにＭＯＳトランジスタと定電流源とで構成されるソースフォロア回路で構成することができる。センサブロックの電源電圧を信号処理ブロックの電源電圧よりも高くするための具体的構成は、実施例１〜３のように構成することによって達成できる。又、センサブロックで使用するクロック信号のハイレベル又は振幅を信号処理ブロックの電源電圧よりも高くするのは実施例４，５のように構成することによって達成できる。
【００５１】
　（第７実施例）
　実施例６において、センサブロックの電源電圧を６．５Ｖとし、信号処理ブロックの電源電圧を３．３Ｖとしたが、この場合センサブロックに用いられるＭＯＳトランジスタの耐圧をあげるために、信号処理ブロックに用いられるＭＯＳトランジスタよりも、ＭＯＳトランジスタのゲート酸化膜厚を厚く又はウェル濃度を低下させた。なお、ゲート酸化膜厚とウェル濃度との両方を制御することも可能である。ゲート酸化膜厚が厚いセンサブロックに用いられるＭＯＳトランジスタの閾値電圧が信号処理ブロックに用いられるＭＯＳトランジスタの閾値電圧に比し高くなる。
【００５２】
　具体的には、センサブロックに用いられるＭＯＳトランジスタの酸化膜厚を２０ｎｍ、信号処理ブロックに用いられるＭＯＳトランジスタの酸化膜厚を８ｎｍとすることで、センサブロックに用いられるＭＯＳトランジスタの耐圧をあげた。
【００５３】
　また、センサブロックに用いられるＭＯＳトランジスタのウェル濃度を４×１０16／ｃｍ3 、信号処理ブロックに用いられるＭＯＳトランジスタのウェル濃度を８×１０16／ｃｍ3 とすることで、同様にセンサブロックに用いられるＭＯＳトランジスタの耐圧をあげることができた。
【００５４】
　又、実施例１〜３においても、同様にセンサブロックに用いられるＭＯＳトランジスタの耐圧をあげるようにしてもよい。
【００５５】
　なお、本発明に係わるセンサブロック、信号処理ブロックの構成は上述した各実施例のものに特に限定されるものでない。
【００５６】
　例えば、信号処理ブロックの構成は図１３に示すように、アンプ部２ａのみから構成されるようにしてもよく、センサブロックは以下に説明するように、ノイズ信号を読み出して、センサ信号に含まれるノイズ成分を減算処理する手段を設けてもよい。
【００５７】
　図１４は各画素からのセンサ信号からノイズ成分を除去する回路構成を示すものである。図１４に示す一画素の構成は図２に示したものと同じである。
【００５８】
　図１４に示すように、複数の画素が接続された垂直出力線には、ノイズ信号転送用のＭＯＳトランジスタＭN 、及びセンサ信号転送用のＭＯＳトランジスタＭS が接続され、ノイズ信号、センサ信号をそれぞれ蓄積容量ＣN ，ＣS に蓄積するようになっている。蓄積容量ＣN ，ＣS に蓄積されたノイズ信号、センサ信号は減算器Ａにより差分処理されてノイズ成分が除去されたセンサ信号が出力される。なお、画素がマトリクス状に配されたエリアセンサでは、ＭＯＳトランジスタＭN ，ＭS 、蓄積容量ＣN ，ＣS は各垂直出力線ごとに設けられ、水平走査部により一行分の画素のそれぞれのノイズ信号、センサ信号を各垂直出力線ごとに順次減算器Ａに転送することで差分処理を行っていく。
【００５９】
　なお、φTX，φRES ，φSEL ，φN ，φS はそれぞれ、転送用ＭＯＳトランジスタＴＸを制御するパルス信号、リセット用ＭＯＳトランジスタＲＥＳを制御するパルス信号、選択用ＭＯＳトランジスタＳＥＬを制御するパルス信号、ノイズ信号転送用ＭＯＳトランジスタＭN を制御するパルス信号、センサ信号転送ＭＯＳトランジスタＭS を制御するパルス信号である。
【００６０】
　図１５は図１４の回路の動作を説明するタイミングチャートである。まず、φRES をハイレベルとして、フローティングディフュージョン領域（ＦＤ）をリセットし、その後φN をハイレベルとしてノイズ信号を蓄積容量ＣN に転送する。次にφTXをハイレベルとして、フローティングディフュージョン領域にフォトダイオードＰＤから信号電荷を転送し、φS をハイレベルとして、センサ信号（ノイズ成分を含む）を蓄積容量ＣS に転送する。こうして、蓄積容量ＣN ，ＣS に蓄積されたノイズ信号、センサ信号を減算器Ａにより差分処理し、ノイズ成分が除去されたセンサ信号を出力する。
【００６１】
　（第８実施例）
　図１６は上記で説明した撮像装置１００を用いた撮像システムを示すブロック図である。
【００６２】
　図１６において、１０１はレンズ系であり、１０２は絞り、１０３，１０５，１０７はモータ、１０４はモータ１０３を制御する変倍レンズ駆動手段、１０６はモータ１０５を制御して絞り１０２を駆動する絞り機構駆動手段、１０８はモータ１０７を制御するフォーカスコンペレンズ駆動手段である。また、１００はレンズ系１０１から入射した光信号を光電変換し、所定の信号処理を行う撮像装置である。
【００６３】
　変倍レンズ駆動手段１０４、絞り機構駆動手段１０６、フォーカスコンペレンズ駆動手段１０８は、撮像装置内のマイクロコンピュータ１１５によって制御される。
【００６４】
　又、撮像装置１００からの出力はデジタルデコーダ、ＤＡ変換器１１３を通してモニター手段１１４に送られ画像表示され、またＶＴＲに送られる。
【００６５】
　（第９実施例）
　図１７は、上記で説明した信号処理ブロックがアンプ部のみで構成される撮像装置１００を用いた撮像システムを示すブロック図である。
【００６６】
　図１７において、１０１はレンズ系であり、１０２は絞り、１０３，１０５，１０７はモータ、１０４はモータ１０３を制御する変倍レンズ駆動手段、１０６はモータ１０５を制御して絞り１０２を駆動する絞り機構駆動手段、１０８はモータ１０７を制御するフォーカスコンペレンズ駆動手段である。また、１００はレンズ系１０１から入射した光信号を光電変換し、増幅して出力する撮像装置である。１１１はＡＤ変換器である。
【００６７】
　また、１１２はカメラ信号処理回路であり本実施例における信号処理部２ｃであり、１１２ａはＹ／Ｃ分離回路、１１２ｂは輝度信号処理回路、１１２ｃは色信号処理回路、１１２ｄは色抑圧回路、１１２ｅはデジタル出力変換回路である。輝度信号及び色信号はマイクロコンピュータ１１５に入力され、マイクロコンピュータ１１５はこの信号に基づいて、変倍レンズ駆動手段１０４、絞り機構駆動手段１０６、フォーカスコンペレンズ駆動手段１０８を制御する。
【００６８】
　カメラ信号処理回路１１２からの出力はデジタルデコーダ、ＤＡ変換器１１３を通してモニター手段１１４に送られ画像表示され、またＶＴＲに送られる。
【００６９】
　以上の実施例においてはエリアセンサについて述べたが、ラインセンサにも用いることができる。ラインセンサの場合は、画素において選択スイッチが省かれることを除いて画素構成は同じである。
【００７０】
　以上説明したように、本実施例によればダイナミックレンジが拡大するとともに、ノイズを低減することができ、また消費電力を低減することができる。
【００７１】
　以上の実施例１〜８において、ＣＭＯＳプロセスによって同一半導体基板内にセンサブロックと信号処理ブロックとを集積化することによって特に低消費電力化が図れる。
【図面の簡単な説明】
【００７２】
【図１】撮像装置を表す図である。
【図２】画素を表す図である。
【図３】画素を表す図である。
【図４】信号処理部を表す図である。
【図５】第１の実施例を表す図である。
【図６】第２の実施例を表す図である。
【図７】画素を表す図である。
【図８】第３の実施例を表す図である。
【図９】第４の実施例を表す図である。
【図１０】第５の実施例を表す図である。
【図１１】撮像装置を表す図である。
【図１２】撮像装置を表す図である。
【図１３】撮像装置を表す図である。
【図１４】画素部を表す図である。
【図１５】画素の読み出しを表すタイミングチャートを表す図である。
【図１６】撮像システムを表す図である。
【図１７】撮像システムを表す図である。
【符号の説明】
【００７３】
　１　センサブロック
　２　信号処理ブロック
　１ａ　画素部
　１ｂ　垂直走査部
　１ｃ　水平走査部
　１ｄ　レベルシフト回路
　１ｆ　垂直シフトレジスタ
　１ｇ　ＡＮＤ回路
　１ｈ〜１ｊ　パルス供給線
　１ｋ　水平シフトレジスタ
　１ｌ　パルス供給線
　２ａ　アンプ部
　２ｂ　Ａ／Ｄ（アナログ／デジタル）変換回路
　２ｃ　信号処理部
　３　電圧供給部
　４ａ〜ｄ、４ｆ、４ｇ　降圧回路
　４ｅ　昇圧回路
　５ａ，５ｂ，５ｃ　電圧供給用端子
　６ａ，６ｂ，６ｃ　電圧供給線
　１００　撮像装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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