(57)【要約】【課題】アドレス縮退によりメモリテストを行った時は、１対のリードデータバスからにラッチ回路を通じて出力されるデータだけではメモリ不良を判定できない。【解決手段】半導体記憶装置は、ラッチセンスアンプ（１）で検知したメモリセルの出力を伝える１対のリードデータバス（ＲＤＢ，／ＲＤＢ）を各ポート毎に有する。前記リードデータバスは、そのバスを所定のレベルにプリチャージするプリチャージ回路（２Ａ）と、そのバスのレベルを保持するためのレベル保持手段（２Ｂ）と、そのバス上の信号を出力するためのＲＳラッチ回路（２Ｃ）を有する。アドレス縮退時に出力されるテスト信号ＴＥＳＴと、リードデータバスに読み出された異常信号とに基づき、前記プリチャージ回路及びレベル保持回路の機能を無効にする手段（Ｐ３，Ｐ５，Ｐ７，Ｐ９，ＮＯＲ１）を備える。【選択図】        図３
2004241098.tif 000002
【特許請求の範囲】
【請求項１】
ラッチセンスアンプにより検知されたメモリセルのデータを伝える１対のリードデータバスを各ポート毎に有する半導体記憶装置において、
前記リードデータバスは、そのバスを所定のレベルにプリチャージするプリチャージ回路と、そのバスのレベルを保持するためのレベル保持手段と、そのバス上の信号を出力するためのＲＳラッチ回路を有し、
アドレス縮退時に出力されるテスト信号と、メモリセル異常時にリードデータバスに読み出された信号とに基づき、前記プリチャージ回路および前記レベル保持回路の機能を無効にする手段を備えたことを特徴とする半導体記憶装置。
【請求項２】
上記リードデータバスがＬレベルになったとき、そのＬレベルの信号を受けて、前記リードデータバスをＧＮＤに接続する第１のスイッチ手段を備える請求項１記載の半導体記憶装置。
【請求項３】
上記テスト信号出力時にスイッチオフする第２のスイッチ手段を、上記第１のスイッチ手段と直列に挿入した請求項２記載の半導体記憶装置。
【請求項４】
当該半導体記憶装置は、Ｔ型ビット線構成よりなるものである請求項１〜３のいずれかに記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、メモリのテストをアドレス縮退して実行することにより、テスト時間を短縮できる半導体記憶装置に関するものである。
【０００２】
【従来の技術】
Ｔ字型ビット配線構成による半導体記憶装置は、大容量化に適し、その記憶容量は飛躍的に増大している。この大容量化に伴なってメモリセル数は膨大なものとなり、そのメモリセルのテストには、テスト時間の短縮のために、複数のアドレスを選択して（アドレス縮退）複数のメモリセルに対して同時にテストすることが必要となっている。
【０００３】
アドレス縮退でテストを行っている例および、大容量化に適したＴ字型ビット配線構成の例として以下のようなものがある。
【０００４】
（１）  検出した不良ビットをリダンダンシー回路で救済する半導体メモリ装置において、テスト時間の短縮のために行うパラレルテスト時の縮退アドレスを考慮してリダンダンシー置換ブロックを配置して、不良ビットが存在しない場合でもパラレルテスト時に置換されてしまう不具合をなくしている（例えば特許文献１参照）。
【０００５】
（２）  バーインテスト（障害を早期に発見するために電源電圧や周辺温度を異常に高くした状態で行う加速試験）をアドレス縮退により複数のワード線を選択して行えば、ワード線選択電圧発生回路の駆動能力による制限があるため、バーインテストでは、ワード線に外部の電源電圧を伝達している（例えば特許文献２参照）。
【０００６】
（３）  Ｔ字型ビット配線では、グローバルワード線に隣接してシールド線を配置するため、微細化による線の断線やショートが発生しやすいため、グローバルワード線に隣接して補助信号を伝達するビット線信号入出力線や入出力データ線を配置している（例えば特許文献３参照）。
【０００７】
【特許文献１】
特開平５−２１０９９８号「半導体メモリ装置」（［０００７］、図１）
【特許文献２】
特開平５−１５９５６８号「半導体記憶装置」（［００１６］、図２）
【特許文献３】
特開平９−１６２３０５号「半導体記憶装置」（［００３８］、図３）
【０００８】
【発明が解決しようとする課題】
しかしながら、上記の特許文献はいずれもアドレス縮退によるメモリテストについての記述はなく、ましてやアドレス縮退によるメモリテストで発生する問題点についての言及はなかった。
【０００９】
この発明は、アドレス縮退によるメモリテストを不都合なく行える半導体記憶装置を提供するものである。
【００１０】
【課題を解決するための手段】
本発明は、ラッチセンスアンプにより検知されたメモリセルのデータを伝える１対のリードデータバスを各ポート毎に有する半導体記憶装置において、前記リードデータバスは、そのバスを所定のレベルにプリチャージするプリチャージ回路と、そのバスのレベルを保持するためのレベル保持手段と、そのバス上の信号を出力するためのＲＳラッチ回路を有する。アドレス縮退時にテスト信号が出力されるようにし、そのテスト信号と、メモリセル異常時にリードデータバスに読み出された信号とに基づき、前記プリチャージ回路および前記レベル保持回路の機能を無効にする手段を備える。
【００１１】
【発明の実施の形態】
図４に、ポートとして、７２Ｉ／Ｏ構成のＴ型ビット線アーキテクチャによるＳＲＡＭ（スタティックランダムアクセスメモリ）を示す。そのメモリアレイは４つのマットに分割され配置されている。一つのマットは、図５に示されるように、一般に上下２段で計８つのブロックから構成され、これらの各ブロックからの出力は、出力ポート毎に設けた１対のリードデータバスを通じて読み出される。１つのマットは、１８Ｉ／Ｏ構成であり、従って１８対のリードデータバスがメモリセル上に配置されている。
【００１２】
Ｔ型ビット線アーキテクチャでは、ブロックの片側にローカル・ロウデコーダが配置され、ブロックのもう一方の側にセンスアンプとライトドライバ、Ｙゲート（ビット線周辺回路）が配置されている。各ブロックには、ブロック内のメモリセルのデータを読み出すために１つのラッチセンスアンプが備えられる。
【００１３】
図６は、本出願人が先に提案した回路図であり、この図６では、４つのブロックにまたがっている１対のリードデータバス（ＲＤＢ、／ＲＤＢ）を示しており（“／”は図中のオーバーラインを示す）、メモリセルから信号を増幅するためのラッチセンスアンプ１が、トランジスタＮ（ブロック１ではＮ１、Ｎ２）を介して前記リードデータバスに接続されている。各ラッチセンスアンプ１は、センスイネーブル信号ＳＥ（ＳＥ１〜ＳＥ４）によりアクティブにされる。
【００１４】
また、１対のリードデータバス（ＲＤＢ、／ＲＤＢ）に対して１つのリードデータバスバッファ２が設けられており、これにはプリチャージ回路２Ａ、Ｈレベル保持回路２ＢおよびＲＳラッチ回路２Ｃが含まれる。
【００１５】
プリチャージ回路２Ａは、前記１対のリードデータバス（ＲＤＢ、／ＲＤＢ）を“Ｈ”レベルにプリチャージするためのものであり、トランジスタＰ１〜Ｐ３よりなる。トランジスタＰ１は１対のリードデータバス間に接続され、トランジスタＰ２は、リードデータバス（／ＲＤＢ）とＶｃｃ間に接続され、また、トランジスタＰ４は、リードデータバス（ＲＤＢ）とＶｃｃ間に接続される。トランジスタＰ１、Ｐ２、Ｐ４の各ゲートにはプリチャージ信号ＰＣが印加される。尚、トランジスタＮはＮチャンネルのものを示し、トランジスタＰはＰチャンネルのものを示す。
【００１６】
Ｈレベル保持回路２Ｂは、トランジスタＰ６、Ｐ８よりなる。トランジスタＰ６は、リードデータバス（／ＲＤＢ）とＶｃｃ間に接続され、また、トランジスタＰ８は、リードデータバス（ＲＤＢ）とＶｃｃ間に接続されている。そして、トランジスタＰ６とＰ８は、フリップフロップ回路として互いにクロス接続されている。ＲＳラッチ回路２Ｃは、リードデータバス（ＲＤＢ、／ＲＤＢ）上の信号をラッチするためのものであり、ナンド回路ＮＡＮＤ１およびＮＡＮＤ２よりなる。
【００１７】
図６の右下部に上記ラッチセンスアンプ１の回路図を示すが、この回路自体は周知なのでその回路構成についは説明を省略する。尚、Ｌ＿ＲＤ、Ｌ＿ＲＤ＿Ｎはメモリセルよりのデータが入力される１対のローカルリードデータ線である。
【００１８】
この図６の回路の動作を説明する。通常の動作時には、まず、プリチャージ信号ＰＣを“Ｌ”にし、トランジスタＰ１、Ｐ２、Ｐ４をオンにして、リードデータバス（ＲＤＢ、／ＲＤＢ）の双方を“Ｈ”レベルにする。そして、プリチャージ信号ＰＣを“Ｈ”にして、トランジスタＰ１、Ｐ２、Ｐ４をオフにしてプリチャージを解除すると同時に、例えばブロック１からデータ読出しのために、センスイネーブル信号ＳＥ１を“Ｈ”にして、ブロック１内のラッチセンスアンプ１をアクティブにすることにより、ブロック１内の所望のメモリセルからのデータが読み出されてリードデータバス（ＲＤＢ、／ＲＤＢ）に出力される。このとき、読出しデータの内容に応じて、リードデータバス（ＲＤＢ、／ＲＤＢ）のいずれか一方が“Ｌ”になり、他方のバスは、Ｈレベル保持回路２Ｂにより、“Ｈ”に保持される。ＲＳラッチ回路２Ｃは、リードデータバス（ＲＤＢ、／ＲＤＢ）のレベルに応じて“Ｈ”または“Ｌ”をラッチして出力する。
【００１９】
ラッチセンスアンプ１による読出し動作が完了すると、センスイネーブル信号ＳＥ１が“Ｌ”に戻され、そして、次サイクルで、再度プリチャージ信号を再度“Ｌ”にしてリードデータバス（ＲＤＢ、／ＲＤＢ）の双方を“Ｈ”にプリチャージする。このときのリードデータバス（ＲＤＢ、／ＲＤＢ）のレベル変化により、ＲＳラッチ回路２Ｃの出力が反転する。このようにして、前記メモリセルのデータがＲＳラッチ回路２Ｃより出力される。
【００２０】
次に、ブロック１〜４に対しアドレス縮退によるメモリテストを行うために、全メモリセルに同じデータを書き込んでから、リードデータバス（ＲＤＢ、／ＲＤＢ）の双方を“Ｈ”にプリチャージし、そしてセンスイネーブル信号ＳＥ１〜ＳＥ４を“Ｈ”にして、１組のリードデータバスにつながる４つのラッチセンスアンプ１をすべてアクティブにする。
【００２１】
このとき、全ブロックで不良メモリセルがない場合、４つのラッチセンスアンプ１が共に同じデータを出力するため、全メモリセルに書き込んだデータが“Ｈ”か“Ｌ”に対応して、リードデータバス（ＲＤＢ、／ＲＤＢ）のいずれか一方が“Ｌ”となり、ＲＳラッチ回路２Ｃが、“Ｈ”か“Ｌ”を出力する。この出力値は、メモリセルに書き込んだデータから予想される期待値と同じになるため、メモリセルが正常であると判定できる。
【００２２】
一方、メモリセルの不良により、３つ以下で少なくとも１つのラッチセンスアンプ１で不良メモリセルのデータを出力した時、Ｈレベル保持回路２Ｂのレベル保持力に打ち勝ってリードデータバス（ＲＤＢ、／ＲＤＢ）の双方が“Ｌ”となり、ＲＳラッチ回路２Ｃは“Ｈ”を出力する。しかし、この値はこのときの期待値と必ずしも一致しないため、ＲＳラッチ回路２Ｃの出力値だけでは、メモリセルの正常、異常を判定できないという課題があった。
【００２３】
実施の形態１．
図１は実施の形態１を示した回路図であり、この図１では、図６に対して次の個所に変更が加えられている。
【００２４】
プリチャージ回路２Ａは、前記１対のリードデータバス（ＲＤＢ、／ＲＤＢ）をＶｃｃにプリチャージするために、トランジスタＰ１〜Ｐ５よりなる。トランジスタＰ１は１対のリードデータバス間に接続され、直列接続されたトランジスタＰ２、Ｐ３は、リードデータバス（／ＲＤＢ）とＶｃｃ間に接続され、また、直列接続されたトランジスタＰ４、Ｐ５は、リードデータバス（ＲＤＢ）とＶｃｃ間に接続されている。トランジスタＰ１、Ｐ２、Ｐ４の各ゲートにはプリチャージ信号ＰＣが印加される。尚、トランジスタＮはＮチャンネルのものを示し、トランジスタＰはＰチャンネルのものを示す。
【００２５】
Ｈレベル保持回路２Ｂは、トランジスタＰ６〜Ｐ９よりなりる。直列接続されたトランジスタＰ６、Ｐ７は、リードデータバス（／ＲＤＢ）とＶｃｃ間に接続され、また、直列接続されたトランジスタＰ８、Ｐ９は、リードデータバス（ＲＤＢ）とＶｃｃ間に接続されている。そして、トランジスタＰ６とＰ８は、フリップフロップ回路として相互接続されている。
【００２６】
前記１対のリードデータバス（ＲＤＢ、／ＲＤＢ）上の２つの信号とテスト信号ＴＥＳＴを入力とするノア回路ＮＯＲ１の出力が前記トランジスタＰ３、Ｐ５、Ｐ７、Ｐ９のゲートに印加される。
【００２７】
図１の回路について動作を説明する。通常の動作時にはテスト信号ＴＥＳＴは“Ｈ”となっている。これにより、ノア回路ＮＯＲ１より“Ｌ”が出力されることにより、トランジスタＰ３、Ｐ５、Ｐ７、Ｐ９はオンとなり、トランジスタＰ２、Ｐ４、Ｐ６、Ｐ８の一端にＶｃｃが印加される。この時の回路構成は図６と同じとなるため、通常のデータ読出しが行われる。
【００２８】
次に、ブロック１〜４のアドレス縮退によるテストモードを行う場合について述べる。この場合も、予めプリチャージのために、テスト信号ＴＥＳＴを“Ｈ”にし、ノア回路ＮＯＲ１より“Ｌ”を出力することにより、トランジスタＰ３、Ｐ５、Ｐ７、Ｐ９はオンにし、そして、プリチャージ信号ＰＣを“Ｌ”にしてリードデータバス（ＲＤＢ、／ＲＤＢ）の双方を“Ｈ”にプリチャージする。
【００２９】
次に、全メモリセルに同じデータを書き込んでから、プリチャージ信号ＰＣを“Ｈ”にしてプリチャージを解除すると同時に、センスイネーブル信号ＳＥ１〜ＳＥ４を“Ｈ”にして、１組のリードデータバスにつながる４つのラッチセンスアンプ１をすべてアクティブにすると共に、テスト信号ＴＥＳＴを“Ｌ”にする。この時、ノア回路ＮＯＲ１にはリードデータバスから“Ｈ”が入力されているため、そのノア回路ＮＯＲ１は引き続き“Ｌ”を出力しており、トランジスタＰ３、Ｐ５、Ｐ７、Ｐ９はスイッチオンしている。
【００３０】
このとき、全ブロックで不良メモリセルがない場合、４つのラッチセンスアンプ１が共に同じデータを出力するため、全メモリセルに書き込んだデータが“Ｈ”か“Ｌ”に対応して、リードデータバス（ＲＤＢ、／ＲＤＢ）のいずれか一方がＬとなり、これにより、ＲＳラッチ回路２Ｃが、期待値と同じ信号を出力するため、メモリセルが正常であると判定できる。
【００３１】
一方、メモリセルの不良により、３つ以下で少なくとも１つのラッチセンスアンプ１で不良メモリセルのデータを出力した時、リードデータバス（ＲＤＢ、／ＲＤＢ）の双方が“Ｌ”となり、ＲＳラッチ回路２Ｃは“Ｈ”を出力する。また、このときノア回路ＮＯＲ１の出力が“Ｈ”に切り替ることにより、トランジスタＰ３、Ｐ５、Ｐ７、Ｐ９がスイッチオフして、プリチャージ回路２ＡおよびＨレベル保持回路２Ｂの機能が無効にされる。
【００３２】
これにより、次サイクルでプリチャージ信号ＰＣが“Ｌ”になっても、トランジスタＰ１、Ｐ２、Ｐ３がオフのため、リードデータバス（ＲＤＢ、／ＲＤＢ）は“Ｈ”にプリチャージされず、“Ｌ”に固定されたままとなり、従ってＲＳラッチ回路２Ｃの出力も“Ｈ”のままでであり、このプリチャージにより本来、ＲＳラッチ回路２Ｃより出力される期待値（この場合“Ｌ”）とは異なる出力となる。
【００３３】
これに対し、図６の回路構成であれば、次サイクルでプリチャージ信号ＰＣにより、リードデータバス（ＲＤＢ、／ＲＤＢ）が“Ｈ”にプリチャージされることにより、ＲＳラッチ回路２Ｃの出力は“Ｈ”から“Ｌ”（この出力はこのときの期待値に合致）に切り替る。
【００３４】
このように、本回路構成によれば、アドレス縮退によるメモリテストにおいて、メモリセルに異常があった場合、次サイクルで期待値と異なる信号がＲＳラッチ回路２Ｃから出力されるため、メモリセルの異常を確実に検出できる。そのため、大容量化が進むＴ字型ビット配線構造による半導体記憶装置でのアドレス縮退によるメモリテストを効率よく短時間で行える。
【００３５】
実施の形態２．
図２に実施の形態２を示す。この図２は、図１の回路に対して、リードデータバス（ＲＤＢ、／ＲＤＢ）をそれぞれＧＮＤに選択的に接続するためのトランジスタＮ９、Ｎ１０と、それらのゲートを駆動するためのインバータＩＮＶ１、ＩＮＶ２を設けたものである。
【００３６】
図２において、アドレス縮退によるメモリテストを行う際、リードデータバス（ＲＤＢ、／ＲＤＢ）のいずれか一方、もしくは双方が“Ｌ”になった時、インバータＩＮＶ１、ＩＮＶ２により、トトランジスタＮ９、Ｎ１０がスイッチオンして、“Ｌ”になったリードデータバスバスをＧＮＤに接続するため、これらのバスに接続されているトランジスタ（Ｐ２〜Ｐ９）のリークがあってもこれらのバスが“Ｌ”レベルに固定される。これにより、メモリセルの誤判定をなくせる。
【００３７】
実施の形態３．
図３に実施の形態３を示す。この図３は、図２の回路に対して、トランジスタＮ９と直列にトランジスタＮ１１を挿入し、また、トランジスタＮ１０と直列にトランジスタＮ１２を挿入し、これらのトランジスタＮ１１、Ｎ１２のゲートには、前記テスト信号ＴＥＳＴの反転信号が印加される。
【００３８】
図２の回路構成では、通常動作時（つまりアドレス縮退によるテストモードではなく、テスト信号ＴＥＳＴが“Ｈ”）に、“Ｌ”レベルのリードデータバス（ＲＤＢ、／ＲＤＢ）をＶｃｃにプリチャージする際に、トランジスタＮ９またはＮ１０（前記バスが“Ｌ”レベルではスイッチオンしている）を通じて貫通電流が流れて動作が不安定になることになる。
【００３９】
しかし、図３の構成では、通常動作時（テスト信号ＴＥＳＴが“Ｈ”）に、トランジスタＮ１１、Ｎ１２がスイッチオフしているため、トランジスタＮ９、Ｎ１０がスイッチオンしていても、これらのトランジスタＮ９、Ｎ１０に貫通電流が流れることはなく、動作が安定する。
【００４０】
【発明の効果】
この発明によれば、アドレス縮退時に出力されるテスト信号と、メモリセル異常時にリードデータバスに読み出された信号とに基づき、プリチャージ回路およびレベル保持回路の機能を無効にするようにしたので、メモリセルに異常があった場合には、次サイクルでプリチャージした時にＲＳラッチ回路から出力されるデータを、期待値と異ならせることができるため、メモリセルの異常を確実に検出できる。
【図面の簡単な説明】
【図１】実施の形態１による半導体記憶装置におけるリードデータバス部の回路図
【図２】実施の形態２による半導体記憶装置におけるリードデータバス部の回路図
【図３】実施の形態３による半導体記憶装置におけるリードデータバス部の回路図
【図４】Ｔ型ビット線アーキテクチャによるＳＲＡＭの概略構成図
【図５】図４における１つのマットの詳細図
【図６】半導体記憶装置におけるリードデータバス部の回路図
【符号の説明】
１  ラッチセンスアンプ、２  リードデータバスバッファ、２Ａ  プリチャージ回路、２Ｂ  Ｈレベル保持回路、２Ｃ  ＲＳラッチ回路、ＮＯＲ１  ノア回路、ＴＥＳＴテスト信号、ＰＣ  プリチャージ信号
【図１】
2004241098.tif 000003
【図２】
2004241098.tif 000004
【図３】
2004241098.tif 000005
【図４】
2004241098.tif 000006
【図５】
2004241098.tif 000007
【図６】
2004241098.tif 000008