(57)【要約】【課題】十分大きな残留分極量を確保しながらキャパシタを微細化することができる半導体装置とその製造方法を提供すること。【解決手段】シリコン（半導体）基板１の上方に第１層間絶縁層１０を形成する工程と、層間絶縁層１０上に、第１導電層１１、強誘電体層１２、及び第２導電層１３を順に形成する工程と、第２導電層１３をパターニングして導電パターン１３ｃを形成する工程と、導電パターン１３ｃを形成後、酸素含有雰囲気中で強誘電体層１２をアニールする工程と、上記アニールの後、導電パターン１３ｃをエッチングすることによりその一部の側面を後退させて上部電極１３ａにする工程と、上部電極１３ａを形成後、強誘電体層１２をパターニングしてキャパシタ誘電体層１２ａにする工程と、第１導電層１１をパターニングして下部電極１１ａにする工程とを有することを特徴とする半導体装置の製造方法による。【選択図】  図８
2004214456.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の上方に形成された絶縁層と、
前記絶縁層上に形成されたストライプ形状の下部電極と、
前記下部電極上に形成された強誘電体よりなるストライプ形状のキャパシタ誘電体層と、
前記キャパシタ誘電体層上に複数形成された島状の上部電極と、
を備え、
前記上部電極の一つの側面と、前記キャパシタ誘電体層の延在方向に沿って伸びる前記キャパシタ誘電体層の側面とが連続することを特徴とする半導体装置。
【請求項２】
半導体基板の上方に絶縁層を形成する工程と、
前記絶縁層上に、第１導電層、強誘電体層、及び第２導電層を順に形成する工程と、
前記第２導電層をパターニングして上部電極形成領域及びその周囲に導電パターンを形成する工程と、
前記導電パターンを形成後、酸素含有雰囲気中で前記強誘電体層をアニールする工程と、
前記アニールの後、エッチングにより前記導電パターンの一部の側面を後退させて上部電極にする工程と、
前記強誘電体層をパターニングしてキャパシタ誘電体層にする工程と、
前記第１導電層をパターニングして下部電極にする工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項３】
前記導電パターンをストライプ形状に形成し、前記上部電極を前記導電パターンよりも幅の狭い複数の島状に形成することを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記導電パターンを複数の島状に形成し、前記上部電極を前記導電パターンよりも面積の小さい複数の島状に形成することを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項５】
前記導電パターンは、前記第２導電層上に第１マスクを形成し、該第１マスクをエッチングマスクとして使用しながら前記第２導電層をエッチングすることにより形成されることを特徴とする請求項２乃至請求項４のいずれか一項に記載の半導体装置の製造方法。
【請求項６】
前記上部電極は、前記導電パターンの一部が露出する第２マスクを前記導電パターン上に形成し、該第２マスクをエッチングマスクとして使用しながら前記導電パターンをエッチングすることにより形成されることを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記キャパシタ誘電体層は、該キャパシタ誘電体層形状の第３マスクを前記上部電極上と前記強誘電体層上とに形成し、前記第３マスクをエッチングマスクとして使用しながら前記強誘電体層をエッチングすることにより形成されることを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記下部電極は、前記上部電極上、前記キャパシタ誘電体層上、及び前記第１導電層上に下部電極形状の第４マスクを形成し、該第４マスクをエッチングマスクとして使用しながら前記第１導電層をエッチングすることにより形成されることを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記第２導電層はスパッタ法により形成されることを特徴とする請求項２乃至請求項８のいずれか一項に記載の半導体装置の製造方法。
【請求項１０】
前記強誘電体層のアニールにより、前記導電パターン下において前記導電パターンよりも面積が小さい領域の前記強誘電体層の結晶性が向上することを特徴とする請求項２乃至請求項９のいずれか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及び製造方法に関し、より詳細には、強誘電体キャパシタを有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）は、強誘電体のヒステリシス特性を利用する不揮発性メモリであり、その書き換え回数の多さと低電圧動作により、ＥＥＰＲＯＭに代わって注目されつつある。そのＦｅＲＡＭは、素子構造によりスタック型とプレーナ型とに大別される。
【０００３】
従来例に係るプレーナ型ＦｅＲＡＭは、図１の平面図に示すように、プレート線と呼ばれるストライプ形状の下部電極１０１ａと、下部電極１０１ａ上に形成されたＰＺＴよりなるキャパシタ誘電体層１０２ａと、キャパシタ誘電体層１０２ａ上に形成された複数の上部電極１０３ａとを有する。下部電極１０１ａ上には、上部電極１０３ａの個数だけキャパシタが形成されることになり、下部電極１０１ａとキャパシタ誘電体層１０２ａは各キャパシタに共通となる。
【０００４】
次に、図１のＩ−Ｉ線断面から見た従来のキャパシタ形成工程を以下に説明する。
【０００５】
まず、図２（ａ）に示すように、第１導電層１０１、ＰＺＴよりなる強誘電体層１０２、第２導電層１０３を絶縁層１００上に順にスパッタ法により形成する。
【０００６】
次いで、図２（ｂ）に示すように、上部電極形状の第１レジストパターン１０４を第２導電層１０３上に形成し、その第１レジストパターン１０４をマスクとして使用しながら第２導電層１０３をエッチングして上部電極１０３ａにする。このエッチングが終了後、第１レジストパターン１０４は除去される。
【０００７】
強誘電体層１０２は、このエッチングによるダメージの他に、その上にスパッタ法で第２導電層１０３を形成した際にも大きなダメージを受け、その結晶性が悪化する。このように結晶性が悪いままでは、強誘電体層１０２の残留分極量が減少してしまうので、ＦｅＲＡＭのキャパシタが所望に機能しなくなる。
【０００８】
そこで、強誘電体層１０２が受けたダメージを回復させるため、図２（ｃ）に示すように、強誘電体層１０２を酸素雰囲気中でアニールする方法が採用される。そのような方法は、例えば特許文献１に開示される。
【０００９】
この回復アニールでは、上部電極１０３ａで覆われている部分の強誘電体層１０２の結晶性が回復し、残留分極電荷量の大きな結晶化部１０２ｃが形成される。一方、上部電極１０３ａで覆われていない部分の強誘電体層１０２では、ＰＺＴ中の鉛（Ｐｂ）が膜外に抜けて結晶性が劣化してしまい、結晶劣化部１０２ｂが形成されてしまう。
【００１０】
そのようなＰｂ抜けは、上部電極１０３ｃから露出した部分だけでなく、その端縁よりもやや内側に入った部分でも生じるので、結晶劣化部１０２ｂの端縁は下部電極１０３ａの下に入り込むことになる。
【００１１】
続いて、図２（ｄ）に示すように、キャパシタ誘電体層形状の第２レジストパターン１０５を強誘電体層１０２上に形成し、第２レジストパターン１０５をエッチングマスクとして使用しながら強誘電体層１０２をエッチングしてキャパシタ誘電体層１０２ａとする。
【００１２】
その後に、図３に示すように、下部電極形状の第３レジストパターン１０６を第１導電層１０１上に形成し、第３レジストパターン１０６をエッチングマスクとして使用しながら第１導電層１０１をエッチングして下部電極１０１ａとする。
【００１３】
ここまでの工程により、下部電極１０１ａ、キャパシタ誘電体層１０２ａ、及び上部電極１０３ａにより構成される強誘電体キャパシタＱが形成されたことになる。
【００１４】
なお、このＦｅＲＡＭの１キャパシタあたりの等価回路は図３のようになる。
【００１５】
図３に示すように、キャパシタＱの下部電極はプレート線ＰＬに接続され、上部電極はトランジスタＴｒのソース／ドレイン領域を介してビット線ＢＬに接続される。そして、ワード線ＷＬによりトランジスタＴｒをオン状態にし、プレート線ＰＬとビット線ＢＬに所定電圧を印加することで、キャパシタＱにデータの書き込みや読み出しを行うことが可能となる。
【００１６】
【特許文献１】
特開２００１−６０６６９号公報（段落番号００３２）
【００１７】
【発明が解決しようとする課題】
ところで、図２（ｃ）の強誘電体層１０２の回復アニールによって生じた結晶劣化部１０２ｂは、キャパシタＱが完成した後も下部電極１０３ａの下に残ることになる。
【００１８】
しかしながら、結晶劣化部１０２ｂはキャパシタＱの残留分極量に寄与しないので、下部電極１０３ｃの下のキャパシタ誘電体層１０２ａにおいて残留分極電荷量の大きな結晶化部１０２ｃが占める割合が減ってしまい、キャパシタＱの単位面積あたりの残留分極量が小さくなってリテンション特性が低下してしまう。このことは、ＦｅＲＡＭを微細化するのに大きな妨げとなる。
【００１９】
一方、ＦｅＲＡＭは、微細化に加えて動作電圧の低電圧化が求められているが、そのように低電圧化が進められると、分極飽和電圧に比べて十分に高い電圧をキャパシタＱに印加するのが困難となり、キャパシタＱの動作マージンが低下してしまう。よって、強誘電体キャパシタＱは、大きな残留分極量の他に、できるだけ高い電圧が印加される構造とするのが好ましい。
【００２０】
そこで、再び図４の等価回路に着目すると、ビット線ＢＬに接続される周辺回路には種々の理由によって寄生容量Ｃｐが発生する。その寄生容量Ｃｐの中には、ビット線ＢＬと直列に接続されるものもある。その場合、強誘電体キャパシタＱと寄生容量Ｃｐの静電容量値をそれぞれＣ１、Ｃ２、プレート線ＰＬとビット線ＢＬとの電位差をＶＣＣとすると、トランジスタＴｒがオン状態なら強誘電体キャパシタＱには、
Ｃ２×ＶＣＣ／（Ｃ１＋Ｃ２）      ・・・（１）
だけの電圧が印加されることになる。
【００２１】
従って、ＶＣＣとＣ２とが一定なら、Ｃ１が小さくなるほど強誘電体キャパシタＱに印加される電圧が大きくなる。すなわち、強誘電体キャパシタＱに大きな電圧を印加するには、その静電容量値をできるだけ小さくする必要がある。
【００２２】
ところが、図３に示すキャパシタＱでは、キャパシタ誘電体層１０２ａの結晶劣化部１０２ｂが残留分極量に寄与しないにも関わらず、その上に上部電極１０３ａが張り出しており、その張り出しの分だけ強誘電体キャパシタＱの静電容量値が大きくなってしまう。
【００２３】
このように、大きな残留分極量と小さな静電容量値を有する理想的な強誘電体キャパシタと比較して、従来例に係る強誘電体キャパシタＱは全く反対の特性を有してしまっていることになる。
【００２４】
本発明の目的は、十分大きな残留分極量を確保しながらキャパシタを微細化することができる半導体装置とその製造方法を提供することにある。
【００２５】
【課題を解決するための手段】
上記した課題は、半導体基板の上方に絶縁層を形成する工程と、前記絶縁層上に、第１導電層、強誘電体層、及び第２導電層を順に形成する工程と、前記第２導電層をパターニングして上部電極形成領域及びその周囲に導電パターンを形成する工程と、前記導電パターンを形成後、酸素含有雰囲気中で前記強誘電体層をアニールする工程と、前記アニールの後、エッチングにより前記導電パターンの一部の側面を後退させて上部電極にする工程と、前記強誘電体層をパターニングしてキャパシタ誘電体層にする工程と、前記第１導電層をパターニングして下部電極にする工程と、を有することを特徴とする半導体装置の製造方法によって解決する。
【００２６】
次に、本発明の作用について説明する。
【００２７】
本発明によれば、強誘電体層の上に導電パターンを形成した後、酸素含有雰囲気中で強誘電体層をアニールすることにより、アニール前までに強誘電体層が受けたダメージを回復させる。その回復アニールにより、強誘電体層の全ての部位の結晶性が回復するわけではなく、導電パターン下の強誘電体層において該導電パターンよりも面積の小さい領域の結晶性のみが回復する。そこで、導電パターンをエッチングしてその側面を後退させて上部電極とすると、その上部電極下において強誘電体層の結晶性が回復した領域が占める割合が相対的に増大し、且つ、上部電極の面積も小さくなるので、静電容量値が小さいと共に残留分極電荷量が大きく、且つ微細化された強誘電体キャパシタが提供される。
【００２８】
また、導電パターンをストライプ形状に形成すると、強誘電体層において結晶性が回復する領域もストライプ形状となる。よって、そのストライプ形状に沿って上部電極を複数の島状に形成する場合、隣接する上部電極間に結晶性の劣化した強誘電体層が存在しないので、上部電極同士の間隔を詰めることにより、強誘電体キャパシタのリテンション特性が劣化を防ぎながら、ストライプ形状に沿った方向の集積度を高めることができる。
【００２９】
更に、第１〜第４マスクを使用して４回の独立したエッチングを行うことにより、導電パターン、上部電極、キャパシタ誘電体層、及び下部電極をそれぞれ別々に形成してもよい。このようにすると、各回のエッチングにおけるエッチレートの管理が容易になると共に、エッチングされる膜の膜厚を自由に設定することができるので、ＦｅＲＡＭの設計の自由度を大きくすることが可能となる。
【００３０】
【発明の実施の形態】
以下に、本発明の実施形態を図面に基づいて説明する。
【００３１】
（第１実施形態）
図５〜図１４は、本発明の第１実施形態に係る半導体装置の製造工程について示すビット線延在方向の断面図であり、図１５〜図２１はそのワード線延在方向の断面図であり、図２２〜図３１は平面図である。
【００３２】
まず、図５に示す断面構造を形成するまでの工程を説明する。
【００３３】
ｎ型又はｐ型のシリコン（半導体）基板１表面に、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法により素子分離絶縁層２を形成する。素子分離絶縁層層としてＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）を採用してもよい。
【００３４】
そのような素子分離絶縁層２を形成した後に、シリコン基板１のメモリセル領域における所定の活性領域にｐウェル３を形成する。
【００３５】
その後、シリコン基板１の活性領域表面を熱酸化してシリコン酸化層を形成してこれをゲート絶縁層４として用いる。
【００３６】
次に、シリコン基板１の上側全面に多結晶シリコン又は高融点金属シリサイドからなる導電層を形成する。その後に、導電層をフォトリソグラフィ法により所定の形状にパターニングして、ゲート絶縁層４上にゲート電極５ａ，５ｂを形成する。メモリセル領域における１つのｐウェル３上には２つのゲート電極５ａ，５ｂがほぼ平行に配置される。それらのゲート電極５ａ，５ｂはワード線（ＷＬ）の一部を構成する。
【００３７】
続いて、ゲート電極５ａ，５ｂの両側のｐウェル３内にｎ型不純物をイオン注入して、ｎチャネルＭＯＳトランジスタのソース／ドレインとなるｎ型不純物拡散領域６ａ，６ｂを形成する。さらに、シリコン基板１の全面に絶縁層を形成した後、その絶縁層をエッチバックしてゲート電極５ａ，５ｂの両側部分に側壁絶縁層７として残す。その絶縁層は、例えばＣＶＤ法により形成された酸化シリコン（ＳｉＯ２）層である。
【００３８】
さらに、ゲート電極５ａ，５ｂと側壁絶縁層７をマスクに使用して、ウェル３内に再びｎ型不純物イオンを注入することによりｎ型不拡散領域６ａ，６ｂをＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造にする。なお、１つのｐウェル３において、２つのゲート電極５ａの間に挟まれるｎ型不純物拡散領域６ｂは後述するビット線に電気的に接続され、また、ｐウェル３の両側の２つの不純物拡散領域６ａは後述するキャパシタ上部電極に電気的に接続される。
【００３９】
以上のように、メモリセル領域のｐウェル３では、ゲート電極５ａ，５ｂとｎ型不純物拡散領域６ａ，６ｂ等によって２つのｎ型ＭＯＳＦＥＴが構成される。
【００４０】
次に、全面に高融点金属層を形成した後に、この高融点金属層を加熱してｐ型不純物拡散領域６ａ，６ｂの表面にそれぞれ高融点金属シリサイド層８ａ，８ｂを形成する。その後、ウエットエッチングにより未反応の高融点金属層を除去する。
【００４１】
さらに、プラズマＣＶＤ法により、ＭＯＳトランジスタを覆うカバー層９として酸窒化シリコン（ＳｉＯＮ）層をシリコン基板１の全面に約２００ｎｍの厚さに形成する。さらに、ＴＥＯＳガスを用いるプラズマＣＶＤ法により、第１の層間絶縁層１０として二酸化シリコン（ＳｉＯ２）をカバー層９上に約１．０μｍの厚さに成長する。続いて、第１の層間絶縁層１０を化学的機械研磨（ＣＭＰ；ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法により研磨してその上面を平坦化する。
【００４２】
このような工程を行うことにより、図２２に示す平面構造が得られる。既述の図５は、図２２のＩＩ−ＩＩ線に沿う断面図であって、これは後述するビット線の延在方向に沿う断面図に相当する。なお、図２２においては、各部材の配置を見やすくするために全ての絶縁層を省略してある。以降の平面図においても、同様の理由により、絶縁層を省略することにする。
【００４３】
次に、図６（ａ）に示す構造を形成するまでの工程を説明する。
【００４４】
まず、ＤＣスパッタ法によって、厚さ１００〜３００ｎｍのプラチナ（Ｐｔ）層を第１の層間絶縁層１０上に形成して、これを第１の導電層１１とする。プラチナ層と第１の層間絶縁層１０との密着性を改善するために、それらの間に厚さ１０〜３０ｎｍのチタン層を形成してもよい。なお、第１の導電層１１を構成するプラチナ層は、プラチナ合金層であってもよい。
【００４５】
次に、スパッタリング法により、ＰＺＴ（（Ｐｂ（Ｚｒ１−ｘＴｉＸ）Ｏ３）を第１の導電層１１の上に１００〜３００ｎｍの厚さに形成し、これを強誘電体層１２として使用する。
【００４６】
続いて、酸素雰囲気中にシリコン基板１を置き、例えば７２５℃、２０秒間、昇温速度１２５℃／ｓｅｃの条件で、強誘電体層１２を構成するＰＺＴ層をＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）処理することにより、ＰＺＴ層の結晶化処理を行う。
【００４７】
強誘電層１２の形成方法としては、上記したスパッタ法の他にスピンオン法、ゾル−ゲル法、ＭＯＤ（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｄｅｐｏｓｉｔｉｏｎ）法、ＭＯＣＶＤ法がある。また、強誘電体層１２の材料として、ＰＬＺＴ（ｌｅａｄ  ｌａｎｔｈａｎｕｍ  ｚｉｒｃｏｎａｔｅ  ｔｉｔａｎａｔｅ；（Ｐｂ１−３ｘ／２Ｌａｘ）（Ｚｒ１−ｙＴｉｙ）Ｏ３）、ＳｒＢｉ２（ＴａｘＮｂ１−ｘ）２Ｏ９（但し、０＜ｘ≦１）、Ｂｉ４Ｔｉ２Ｏ１２のようなビスマス酸化化合物などを形成してもよい。
【００４８】
そのような強誘電体層１２を形成した後に、その上に第２の導電層１３として酸化イリジウム（ＩｒＯｘ）層をスパッタリング法により１５０〜２５０ｎｍの厚さに形成する。なお、第２の導電層１３として、プラチナ層又はルテニウム酸ストロンチウム（ＳＲＯ）層をスパッタ法により形成してもよい。
【００４９】
その後に、第２の導電層１３上にレジストを塗布し、これを露光、現像することにより、後述する導電パターン形状の第１のレジストパターン（第１マスク）１４を形成する。図２３に示すように、この第１レジストパターン１４の平面形状は、ワード線延在方向に延びるストライプ形状であって、その幅Ｗ１は、限定されないが、約３μｍ程度である。そして、図２３のＩＩＩ−ＩＩＩ線、即ちワード線延在方向に沿う断面は図１５（ａ）のようになる。
【００５０】
次に、図６（ｂ）、図１５（ｂ）に示すように、第１のレジストパターン１４をマスクに使用して第２の導電層１３をエッチングし、これにより残った第２の導電層１３を導電パターン１３ｂとする。この場合のエッチングは、例えば、誘導結合型（ＩＣＰ：  Ｉｎｄｕｃｔｉｖｅｌｙ−Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ）エッチング装置を用いて、１０ｓｃｃｍの流量のＣｌ２と４０ｓｃｃｍの流量のＡｒとの混合ガスをそのエッチングガスとして使用し、チャンバ（不図示）の圧力を０．７Ｐａに保持しながら、１４００Ｗのソースパワーと７００Ｗのバイアスパワーとをエッチングガスに印加して行われる。
その導電パターン１３ｂの平面形状は、図２４に示すようにストライプ形状であり、その幅Ｗ２は約３μｍ程度となる。なお、導電パターン１３ｂは、後述する上部電極の形成領域とその周囲に形成される。
【００５１】
その後、第１のレジストパターン１４は除去される。
【００５２】
ところで、図６（ｂ）に示した強誘電体層１２は、その上にスパッタ法で第２の導電層１３を形成する際、スパッタ原子によりその表面が叩かれることによりダメージを受ける。更に、スパッタ原子ほどではないが、第２の導電層１３をエッチングして導電パターン１３ｂを形成する際にも、強誘電体層１２はエッチングによりダメージを受ける。
【００５３】
このように強誘電体層１２がダメージを受けた状態では、強誘電体層１２の結晶性が劣化しているため、それを強誘電体キャパシタの強誘電体層として使用することはできない。
【００５４】
そこで、このダメージを回復させるため、図７（ａ）、図１６（ａ）に示すように、酸素雰囲気中で基板温度を５００〜７００℃で３０〜１２０分間、例えば６５０℃で６０分間強誘電体層１２をアニールする。
【００５５】
この回復アニールの結果、導電パターン１３ｂから中に入った部分のＰＺＴ強誘電体層１２の結晶性が回復し、残留分極電荷量が大きくなる結晶化部１２ｃが強誘電体層１２に形成される。一方、導体パターン１３ｂで覆われていない部分の急誘電体層１２においては膜中の鉛（Ｐｂ）が抜けてしまうため、ＰＺＴの結晶化が十分に行われわれず、結晶劣化部１２ｂが形成されてしまう。その結晶劣化部１２ｂは、導電パターン１３ｂの周縁からその内部に僅かに入った部分にある強誘電体層１２にも形成される。
【００５６】
次に、導電パターン１３ｂ上と強誘電体層１２上とにレジストを塗布し、これを露光、現像することにより、図７（ｂ）、図１６（ｂ）に示すように、第２のレジストパターン（第２マスク）１５を形成する。図２５に示すように、この第２のレジストパターン１５の平面形状は、後述する上部電極に対応した複数の島状であって、各レジストパターン１５のワード線延在方向の幅Ｗ５は約２．６μｍであり、これに垂直な方向の幅Ｗ３は約２．６μｍである。そして、各レジストパターン１５の間隔Ｗ４は約０．５μｍである。
【００５７】
その後、図８（ａ）、図１７（ａ）に示すように、第２のレジストパターン１５をエッチングマスクとして使用しながら導電パターン１３ｂをエッチングしてその側面を後退させ、上部電極１３ａとする。また、このエッチングでは、導電パターン１３ｂがエッチングマスクとして機能し、その下の強誘電体層１２が導電パターン１３ｂ形状にエッチングされてキャパシタ誘電体層１２ａとなる。そのようなエッチングは、例えば、誘導結合型エッチング装置を用いて、３０ｓｃｃｍの流量のＣｌ２と２０ｓｃｃｍの流量のＡｒとの混合ガスをそのエッチングガスとして使用し、チャンバ（不図示）の圧力を０．７Ｐａに保持しながら、１４００Ｗのソースパワーと７００Ｗのバイアスパワーとをエッチングガスに印加して行われる。その後に、第２のレジストパターン１５は除去される。
【００５８】
これにより得られた上部電極１３ａは、導電パターン１３ｂと比較してその面積が縮小されるため、その下面と結晶劣化部１２ｂとの接触面積も小さくなる。この結晶劣化部１２ｂの面積を増やさないためにも、露出しているキャパシタ強誘電体層１２ａに対して酸素含有雰囲気中でアニールを行うのは以降の工程において避けた方がよい。
【００５９】
また、図２６に示すように、キャパシタ誘電体層１２ａの平面形状は、幅Ｗ７が約３μｍのストライプ形状であり、その上に複数の島状の上部電極１３ａがワード線延在方向にＷ８（約０．５μｍ）の間隔を置いて形成される。なお、上部電極１３ａのワード線延在方向の幅Ｗ９は約２．６μｍであり、これに直交する方向の幅Ｗ６も２．６μｍである。
【００６０】
次いで、図８（ｂ）、図１７（ｂ）に示すように、上部電極１３ａ、キャパシタ誘電体層１２ａ、及び第一の導電層１１の上に、エンキャップ層１７としてＡｌ２Ｏ３層をスパッタリング法により５０ｎｍの厚さに常温で形成する。このエンキャップ層１７は、還元され易いキャパシタ誘電体層１２ａを水素から保護するために形成される。エンキャップ層１７として、ＰＺＴ層、ＰＬＺＴ層又は酸化チタン層を形成してもよい。
【００６１】
その後に、酸素雰囲気中で、７００℃、６０秒間、昇温速度１２５℃／ｓｅｃの条件で、エンキャップ層１７下のキャパシタ誘電体層１２ａを急速熱処理してその膜質を改善する。
【００６２】
次に、図９（ａ）、図１８（ａ）に示すように、エンキャップ層１７の上にレジストを塗布し、これを露光、現像することにより、第３のレジストパターン（第３マスク）１６を形成する。図２７に示すように、その第３のレジストパターン１６は、キャパシタ誘電体層１２ａよりもワード線の延在方向に長いストライプ形状であって、キャパシタ誘電体層１２ａの上に沿って形成される。また、この第３のレジストパターン１６の幅Ｗ１０は、限定されないが、約３μｍ程度である。
【００６３】
その後に、図９（ｂ）、図１８（ｂ）に示すように、第３のレジストパターン１６をマスクに使用してエンキャップ層１７及び第１の導電層１１をエッチングし、これにより第３のレジストパターン１６の下に残ったストライプ形状の第１の導電層１１をキャパシタ下部電極１１ａとして使用する。この場合のエッチングは、例えば、誘導結合型エッチング装置を用いて、２０ｓｃｃｍの流量のＣｌ２と３０ｓｃｃｍの流量のＡｒとの混合ガスをそのエッチングガスとして使用し、チャンバ（不図示）の圧力を０．７Ｐａに保持しながら、１４００Ｗのソースパワーと７００Ｗのバイアスパワーとをエッチングガスに印加して行われる。この後に、第３のレジストパターン１６を除去する。
【００６４】
図１８（ｂ）に示すように、下部電極１１ａは、キャパシタ誘電体層１２ａからはみ出した形状を有し、プレート線とも呼ばれる。そして、１つのキャパシタ上部電極１３ａとその下のキャパシタ誘電体層１２ａ及びキャパシタ下部電極１１ａによって１つの強誘電体キャパシタＱが構成される。この工程を終えた後の平面図は図２８のようになり、下部電極１１ａの幅Ｗ１１は約３μｍ程度となる。
【００６５】
次に、図１０（ａ）に示すように、強誘電体キャパシタＱ及び第１の層間絶縁層１０の上に、第２の層間絶縁層１８として膜厚１２００ｎｍのＳｉＯ２層をＣＶＤ法により形成した後に、第２の層間絶縁層１８の表面をＣＭＰ法により平坦化する。第２の層間絶縁層１８の成長は、反応ガスとしてシラン（ＳｉＨ４）を用いてもよいし、ＴＥＯＳを用いて行ってもよい。第２の層間絶縁層１８の表面の平坦化は、キャパシタ上部電極１３ａの上面から２００ｎｍの厚さとなるまで行われる。
【００６６】
次に、図１０（ｂ）に示す構造を形成するまでの工程について説明する。
【００６７】
まず、第１及び第２の層間絶縁層１０，１８、カバー層９をパターニングして、ｎ型不純物拡散層６ａ，６ｂの上にコンタクトホール１８ａ，１８ｂを形成する。第１及び第２の層間絶縁層１０，１８とカバー層９のエッチングガスとして、ＣＦ系ガス、例えばＣＦ４にＡｒを加えた混合ガスを用いる。
【００６８】
次いで、第２の層間絶縁層１８上面とコンタクトホール１８ａ，１８ｂ内面に、スパッタリング法によりチタン（Ｔｉ）層を２０ｎｍ、窒化チタン（ＴｉＮ）層を５０ｎｍの厚さに形成し、これらの層を密着層とする。さらに、フッ化タングステンガス（ＷＦ６）、アルゴン、水素の混合ガスを使用するＣＶＤ法により、密着層の上にタングステン層を形成し、これにより各コンタクトホール１８ａ，１８ｂを完全に埋め込む。
【００６９】
さらに、第２の層間絶縁層１８上のタングステン層と密着層をＣＭＰ法により除去し、各コンタクトホール１８ａ，１８ｂ内にのみ残す。これにより、コンタクトホール１８ａ，１８ｂ内のタングステン層と密着層を導電性プラグ１９ａ，１９ｂとして使用する。
【００７０】
なお、メモリセル領域の１つのｐウェル３において、２つのゲート電極５ａ，５ｂに挟まれる中央のｎ型不純物拡散領域６ｂ上の第１の導電性プラグ１９ｂは後述するビット線に電気的に接続され、さらに、その両側方の２つの第２の導電性導電性プラグ１９ａは、後述する配線を介してキャパシタ上部電極１３ａに電気的に接続される。
【００７１】
その後に、真空チャンバ内で３９０℃の温度で第２の層間絶縁層１８を加熱して水を外部に放出させる。
【００７２】
この工程を終了後の平面図は図２９のようになる。
【００７３】
次に、図１１、図１９に示す構造を形成するまでの工程を説明する。
【００７４】
まず、第２の層間絶縁層１８と導電性プラグ１９ａ，１９ｂの上に、酸化防止層２０としてＳｉＯＮ層をプラズマＣＶＤ法により例えば１００ｎｍの厚さに形成する。このＳｉＯＮ層は、シラン（ＳｉＨ４）とＮ２Ｏの混合ガスを用いて形成される。
【００７５】
続いて、酸化防止層２０の上にフォトレジスト（不図示）を塗布し、これを露光、現像してキャパシタ上部電極１３ａの上とキャパシタ下部電極１１ａの張り出し部分（図１９参照）の上に窓を形成する。そして、フォトレジストをマスクに用いてエンキャップ層１７、第２の層間絶縁層１８及び酸化防止層２０をエッチングすることにより、キャパシタ上部電極１３ａ上とキャパシタ下部電極１１ａの上にそれぞれコンタクトホール２０ａ，２０ｂを形成する。
【００７６】
フォトレジスト（不図示）を除去した後に、５５０℃、６０分間の条件で、キャパシタ誘電体層１２ａを酸素雰囲気中でアニールして、キャパシタ誘電体層１２ａの膜質を改善する。この場合、導電性プラグ１９ａ，１９ｂは酸化防止層２０によって酸化が防止される。
【００７７】
この工程を終了後の平面図は図３０のようになる。
【００７８】
次に、図１２、図２０に示す構造を形成するまでの工程を説明する。
【００７９】
まず、ＣＦ系のガスを用いて酸化防止層２０をドライエッチングして除去する。
【００８０】
その後に、第２の層間絶縁層１８の上と導電性プラグ１９ａ，１９ｂの上とコンタクトホール２０ａ、２０ｂの内面上に、下地導電層２１として窒化チタン（ＴｉＮ）層をスパッタにより形成する。この下地導電層２１は、後述するアルミニウム層と密着性のよいバリア層として機能する。下地導電層２１の構成材料は、窒化チタンに限られるものではなく、窒化チタンとチタンの積層構造であってもよいし、窒化タングステンであってもよい。
【００８１】
その後に、下地導電層２１の上にアルミニウム層２２をスパッタにより形成する。アルミニウム層２２は、第２層間絶縁層１８の上で約５００ｎｍとなるように形成される。なお、アルミニウム層２２には銅が含有されることもある。
【００８２】
そして、図１３、図２１に示すように、アルミニウム層２２と下地導電層２１をフォトリソグラフィー法によりパターニングして、キャパシタ下部電極１１ａ上のコンタクトホール２０ｂ内から外部に引き出される下部電極引出配線２１ｂを形成する。これと同時に、アルミニウム層２２と下地導電層２１をパターニングして、ｐウェル３中央の導電性プラグ１９ｂの上にビアコンタクトパッド２１ｃを形成するとともに、その両側方の導電性プラグ１９ａの上面からコンタクトホール２０ａを通してキャパシタ上部電極１３ａの上面に接続される上部電極引出配線２１ａを形成する。
【００８３】
これにより、キャパシタ下部電極１１ａは、下部電極引出配線２１ｂを介して周辺回路領域（不図示）に接続される。また、キャパシタ上部電極１３ａは、上部電極引出配線２１ａ、導電性プラグ１９ａ及び高融点金属シリサイド層８ａを介してｐウェル３の両側寄りのｎ型不純物拡散領域６ａに接続される。
【００８４】
なお、下地導電層２１やアルミニウム層２２を形成するためのスパッタとしてロングスロースパッタ（Ｌｏｎｇ  Ｔｈｒｏｕｇｈ  Ｓｐａｔｔｅｒｉｎｇ）  を用いてもよい。
【００８５】
そして、この工程を終了後の平面図は図３１のようになる。
【００８６】
次に、図１４の構造を形成するまでの工程を説明する。
【００８７】
まず、ＴＥＯＳをソースに用いたプラズマＣＶＤ法によりＳｉＯ２層を第３の層間絶縁層２３ａとして２３００ｎｍの厚さに形成する。これにより、第２の層間絶縁層１８、上部電極引出配線２１ａ、下部電極引出配線２１ｂ、コンタクトパッド２１ｃは第３の層間絶縁層２３ａにより覆われる。これに続いて、第３の層間絶縁層２３ａの表面をＣＭＰ法により平坦化する。
【００８８】
さらに、ＴＥＯＳを用いてプラズマＣＶＤ法によりＳｉＯ２よりなる保護絶縁層２３ｂを第３の層間絶縁層２３ａの上に形成する。そして、第３の層間絶縁層２３ａと保護絶縁層２３ｂをパターニングして、メモリセル領域のｐウェル３の中央の上方にあるコンタクトパッド２１ｃの上にホール２２ａを形成する。
【００８９】
次に、保護絶縁層２３ｂの上面とホール２２ａの内面の上に、膜厚９０ｎｍ〜１５０ｎｍの窒化チタン（ＴｉＮ）よりなる密着層２４をスパッタ法により形成し、その後、基板温度を約４００℃に設定し、ホール２２ａを埋め込むようにブランケットタングステン層２５をＷＦ６を用いるＣＶＤ法により形成する。
【００９０】
次に、ブラケットタングステン層２５をエッチバックしてホール２２ａの中にのみ残し、ホール２２ａ内のブラケットタングステン層２５を二層目の導電性プラグとして使用する。
【００９１】
その後に、密着層２４、ブラケットタングステン層２５の上に金属層２６をスパッタ法により形成する。続いて、金属層２６をフォトリソグラフィー法によりパターニングして、二層目の導電性プラグ２５、コンタクトパッド２１ｃ、一層目の導電性プラグ１９ｂ及び高融点金属シリサイド層８ｂを介してｎ型不純物拡散領域６ｂに電気的に接続されるビット線ＢＬを形成する。この工程が終了後の平面図は図３２のようになる。
【００９２】
以上説明したように、本実施形態によれば、導電パターン１３ｂを形成した後、酸素雰囲気中で強誘電体層１２に対して回復アニールを施して導電パターン１３ｂ下の強誘電体層１２の結晶性を向上させ、その後導電パターン１３ｂをエッチングすることによりその側面の一部を後退させて上部電極１３ａとする。
【００９３】
これによれば、回復アニール時に導電パターン１３ｂで覆われていない部分の強誘電体層１２に生じた結晶劣化部１２ｂは、導電パターン１３ｂの側面を後退させたことで上部電極１３ａ下において僅かな割合を占めるに過ぎなくなるか、或いは全く存在しなくなる。よって、上部電極１３ａの下のキャパシタ誘電体層１２ａにおいて、分極電荷量を生じる役割を担う結晶化部１２ｃの占める割合を増やしながら、上部電極１３ａを小さくしてキャパシタＱを微細化できる。本発明者が行った調査によれば、本発明の強誘電体キャパシタＱの残留分極電荷量は、同じ大きさの上部電極を有する従来例と比較して約２０％増加した。これにより、分極電荷量が大きく、且つ静電容量値が小さな理想的な強誘電体キャパシタを提供することが可能となる。
【００９４】
しかも、導電パターン１３ｂの平面形状をストライプ形状にしたので、強誘電体層１２における結晶化部１２ｃの平面形状もストライプ状となり、上部電極１３ａ間に結晶劣化部１２ｂが存在しなくなる。これにより、ワード線延在方向に沿った上部電極１３ａ同士の間隔を詰めることが可能となり、高誘電体キャパシタＱのワード線延在方向の集積度を高くすることができる。
【００９５】
（第２実施形態）
図３３〜図３７は、本発明の第２実施形態に係る半導体装置の製造方法について示すビット線延在方向の断面図であり、図３８〜図４２はそのワード線延在方向の断面図であり、図４３〜図４９は平面図である。なお、これらの図において、第１実施形態で既に説明した部材には第１実施形態と同様の符号を付し、以下ではその説明を省略する。
【００９６】
最初に、図３３（ａ）、図３８（ａ）に示す断面構造を形成するまでの工程について説明する。
【００９７】
まず、図５で説明した工程を行い、その後、第１実施形態と同様の方法により第１の導電層１１、強誘電体層１２、及び第２の導電層１３を第１の層間絶縁層１０上に形成する。
【００９８】
次いで、第２の導電層１３上にフォトレジストを塗布し、それを露光、現像して第１のレジストパターン（第１マスク）３０とする。その第１のレジストパターン３０の平面形状は、図４３に示すように、ワード線延在方向に間隔を置いて配列された複数の島状であり、この点において第１実施形態のストライプ形状の第１のレジストパターン１４と異なる。なお、ワード線延在方向における第１レジストパターン３０の幅Ｗ１２は約３μｍであり、ワード線に垂直な方向の幅Ｗ１３は約３μｍである。そして、各レジストパターン３０は、ワード線延在方向にＷ１４（約０．５μｍ）の間隔を置いて形成される。
【００９９】
また、既述した図３３（ａ）は図４３のＩＶ−ＩＶ線に沿う断面図に相当し、
図３８（ａ）は図４３のＶ−Ｖ線に沿う断面図に相当する。これらについては、後述の各断面図についても同様である。
【０１００】
次に、図３３（ｂ）、図３８（ｂ）に示すように、第１のレジストパターン１４をマスクにして第２の導電層１３をエッチングし、これにより残った第２の導電層１３を導電パターン１３ｃとする。この場合のエッチング条件としては、第１実施形態と同様の条件が採用される。その後に、第１のレジストパターン３０は除去される。第１のレジストパターン３０の平面形状が複数の島状なので、図４４に示すように、この導電パターン１３ｃの平面形状も複数の島状となる。ワード線延在方向における導電パターン１３ｃの幅Ｗ１５は約３μｍであり、これに垂直な方向の幅Ｗ１６も約３μｍである。そして、各導電パターン１３ｃ同士の間隔Ｗ１７は約０．５μｍである。
【０１０１】
第１実施形態で説明したように、強誘電体層１２は、その上にスパッタ法で第２の導電層１３を形成する際や、第２の導電層１３をエッチングして導電パターン１３ｃとする際にダメージを受ける。
【０１０２】
そこで、このダメージを回復させるため、図３４（ａ）、３９（ａ）に示すように、酸素雰囲気中で基板温度を５００〜７００℃で３０〜１２０分間、例えば６５０℃で６０分間強誘電体層１２をアニールする。
【０１０３】
その結果、結晶性が回復して残留分極電荷量が大きくなる結晶化部１２ｅが導電パターン１３ｃの下の強誘電体層１２に形成される。一方、導電パターン１３ｃで覆われていない部分のＰＺＴ強誘電体層１２においては、Ｐｂ抜けにより結晶性が十分に回復せず、結晶劣化部１２ｄが形成される。そのような結晶劣化部１２ｄは、導電パターン１３ｃの周縁からその内部に僅かに入った部分にある強誘電体層１２にも形成される。
【０１０４】
次に、導電パターン１３ｃ上と強誘電体層１２上とにレジストを塗布し、これを露光、現像することにより、図３４（ｂ）、図３９（ｂ）に示すように、第２のレジストパターン（第２マスク）３１を形成する。その第２のレジストパターン３１は、図４５に示すように、複数の導電パターン１３ｃの各々に共通のストライプ形状で、その延在方向に垂直な方向の幅Ｗ１８は約２．６μｍであり、これは各導電パターン１３ｃの幅Ｗ１６（約３μｍ）よりも狭い。その結果、各導電パターン１３ｃは、第２のレジストパターン３１によって完全には覆われず、その一部が第２のレジストパターン３１の側方に幅Ｗ１９（約０．２μｍ）だけ露出することになる。
【０１０５】
次に、図３５（ａ）、図４０（ａ）に示すように、第２のレジストパターン３１をエッチングマスクとして使用し、導電パターン１３ｃと強誘電体層１２とを一括エッチングする。そのようなエッチングは、例えば誘導結合型エッチング装置を用いて、１０ｓｃｃｍの流量のＣｌ２と４０ｓｃｃｍの流量のＡｒとの混合ガスをそのエッチングガスとして使用し、チャンバ（不図示）の圧力を０．７Ｐａに保持しながら、１４００Ｗのソースパワーと７００Ｗのバイアスパワーとをエッチングガスに印加して行われる。
【０１０６】
これにより、導電パターン１３ｃは、第２のレジストパターン３１の側方においてその側面が後退して面積が縮小し、上部電極１３ｄとなる。
【０１０７】
また、強誘電体層１２は、第２のレジストパターン３１の側方にある結晶劣化部１２ｄの全て若しくは一部がエッチングにより除去されてキャパシタ誘電体層１２ｆとなる。その結果、第２のレジストパターン３１の側方においては、下部電極１３ｄの下面と結晶劣化部１２ｄとの接触面積が減少する。
【０１０８】
この後に、第２のレジストパターン３１は除去される。
【０１０９】
この工程が終了した時点では、強誘電体層１２の側面が露出した状態となるが、上記によって減少した結晶劣化部１２ｄを増やさないために、この状態で酸素含有雰囲気中において強誘電体層１２ｆをアニールするのは好ましくない。
【０１１０】
図４６に示すように、上部電極１３ｄの平面形状は、第２のレジストパターン３１（図４４参照）と各導電パターン１３ｃとの重なり部分に対応した複数の島状となり、そのワード線延在方向の幅Ｗ２１は約３μｍであり、これに垂直な方向の幅Ｗ２０は約２．６μｍである。また、各上部電極１３ｄの間隔Ｗ２２は、約０．５μｍである。そして、キャパシタ誘電体層１２ｆの平面形状は、第２のレジストパターン３１に対応したストライプ形状となる。
【０１１１】
上記したように、キャパシタ誘電体層１２ｆと上部電極１３ｄは一括エッチングにより形成されるので、図３５（ａ）に示すように、キャパシタ誘電体層１２ｆの延在方向に沿って伸びる上部電極１３ｄとキャパシタ誘電体層１２ｆのそれぞれの側面１３ｇ、１２ｊは連続することになる。
【０１１２】
続いて、図３５（ｂ）、図４０（ｂ）に示すように、上部電極１３ｄ、キャパシタ誘電体層１２ｆ、及び第１の導電層１１の上に、エンキャップ層１７としてＡｌ２Ｏ３層をスパッタリング法により５０ｎｍの厚さに常温で形成する。このエンキャップ層１７は、第１実施形態と同様に、還元され易いキャパシタ誘電体層１２ｆを水素から保護するために形成される。
【０１１３】
次いで、酸素雰囲気中で、７００℃、６０秒間、昇温速度１２５℃／ｓｅｃの条件で、エンキャップ層１７下のキャパシタ誘電体層１２ｆを急速熱処理してその膜質を改善する。
【０１１４】
次に、図３６（ａ）、図４１（ａ）に示すように、エンキャップ層１７の上にレジストを塗布し、これを露光、現像することにより、第３のレジストパターン（第３マスク）３２を形成する。図４６に示すように、その第３のレジストパターン３２は、キャパシタ誘電体層１２ｆよりもワード線の延在方向に長いストライプ形状であって、キャパシタ誘電体層１２ｆの上に沿って形成される。なお、この第３のレジストパターン３２の幅Ｗ２３は、約２．６μｍである。
【０１１５】
その後に、図３６（ｂ）、図４１（ｂ）に示すように、第３のレジストパターン３２をマスクに使用してエンキャップ層１７及び第１の導電層１１をエッチングし、これにより第３のレジストパターン３２の下に残ったストライプ形状の第１の導電層１１をキャパシタ下部電極１１ｂとして使用する。この場合のエッチング条件としては、第１実施形態と同様の条件を採用し得る。この後に、第３のレジストパターン３１を除去する。
【０１１６】
図４１（ｂ）に示すように、下部電極１１ｂは、キャパシタ誘電体層１２ｆからはみ出した形状を有する。そして、１つの上部電極１２ａとその下のキャパシタ誘電体層１２ｆ及び下部電極１１ｂによって１つの強誘電体キャパシタＱが構成される。この工程を終えた後の平面図は図４８のようになり、下部電極１１ｂの幅Ｗ２４は、約２．６μｍとなる。
【０１１７】
この後は、第１実施形態で説明した図９（ａ）〜図１４、及び図１８（ａ）〜図２１の工程を行うことにより、図３７に示される断面構造のＦｅＲＡＭが完成する。なお、第３の層間絶縁層２３ａを形成する前のワード線延在方向の断面は図４２のようになり、その平面図は図４９のようになる。
【０１１８】
以上説明したように、本実施形態によれば、導電パターン１３ｃを複数の島状に形成し、その後、強誘電体層１２に対して回復アニールを施す。続いて、各導電パターン１３ｃの上に、それらに共通なストライプ形状の第２のレジストパターン３１を形成して、各導電パターン１３ｃとその下の強誘電体層１２とを一括エッチングする。
【０１１９】
このとき、第２のレジストパターン３１は、その延在方向に垂直な方向の幅が各導電パターン１３ｃの幅よりも狭いので、第２のレジストパターンの側方にある各導電パターン１３ｃの一部がエッチングされてその側面が後退すると共に、該側面の下方の強誘電体層１２に形成された結晶劣化部１２ｄもエッチングされてその面積が減少する。
【０１２０】
よって、上部電極１３ｂ下のキャパシタ誘電体層１２ｆにおいて、分極電荷量を生じる役割を担う結晶化部１２ｅの占める割合を相対的に増やしながら、上部電極１３ｂを小さくすることができる。これにより、第１実施形態と同様に、分極電荷量が大きく、且つ静電容量値が小さな理想的な強誘電体キャパシタを提供することが可能となる。
【０１２１】
（第３実施形態）
図５０〜図５５は、本発明の第３実施形態に係る半導体装置の製造方法について示すビット線延在方向の断面図であり、図５６〜図６１はそのワード線延在方向の断面図であり、図６２〜図７０は平面図である。これらの図において、第１、第２実施形態で既に説明した部材には第１、第２実施形態と同様の符号を付し、以下ではその説明を省略する。
【０１２２】
上記した第１、第２実施形態では、３枚のレジストパターン、即ち第１〜第３のレジストパターンを使用した。これに対し、本実施形態では、４枚のレジストパターンを使用する。
【０１２３】
最初に、図５０（ａ）、図５６（ａ）に示す断面構造を形成するまでの工程について説明する。
【０１２４】
まず、図５で説明した工程を行い、その後、第１実施形態と同様の方法により第１の導電層１１、強誘電体層１２、及び第２の導電層１３を第１の層間絶縁層１０上に形成する。
【０１２５】
続いて、第２の導電層１３上にフォトレジストを塗布し、それを露光、現像して第１のレジストパターン（第１マスク）３５とする。その第１のレジストパターン３５の平面形状は、図６１に示すように、ワード線延在方向に間隔を置いて複数配置された島状であり、そのワード線延在方向における幅Ｗ２６は約３μｍであり、それに垂直な方向の幅Ｗ２５も約３μｍである。そして、第１のレジストパターン３５の間隔Ｗ２７は、約０．５μｍとなる。
【０１２６】
なお、既述した図５０（ａ）は図６２のＶＩ−ＶＩ線に沿う断面図であり、図５６（ａ）は図６２のＶＩＩ−ＶＩＩ線に沿う断面図である。これらについては、後述の各断面図でも同様である。
【０１２７】
次に、図５０（ｂ）、図５６（ｂ）に示すように、第１のレジストパターン３５をマスクにして第２の導電層１３をエッチングし、これにより残った第２の導電層１３を導電パターン１３ｅとする。この場合のエッチング条件としては、第１実施形態と同様のものを採用し得る。その後、第１のレジストパターン３５は除去される。図６３に示すように、導電パターン１３ｅの平面形状は、第１のレジストパターン３５に対応した複数の島状となり、そのワード線延在方向における幅Ｗ２９は約３μｍであり、これに垂直な方向の幅Ｗ２８も約３μｍである。そして、各導電パターン１３ｅの間隔Ｗ３０は約０．５μｍとなる。
【０１２８】
ところで、既述のように、強誘電体層１２は、その上に第２の導電層１３をスパッタ法で形成する際や、第２の導電層１３をエッチングして導電パターン１３ｅとする際にダメージを受ける。
【０１２９】
そこで、このダメージを回復させるため、図５１（ａ）、図５７（ａ）に示すように、酸素雰囲気中で基板温度を５００〜７００℃で３０〜１２０分間、例えば６５０℃で６０分間強誘電体層１２をアニールする。
【０１３０】
その結果、結晶性が回復して残留分極電荷量が大きくなる結晶化部１２ｇが導電パターン１３ｅの下の強誘電体層１２に形成される。一方、導電パターン１３ｅで覆われていない部分のＰＺＴ強誘電体層１２においては、Ｐｂ抜けにより結晶性が十分に回復せず、結晶劣化部１２ｈが形成される。そのような結晶劣化部１２ｈは、導電パターン１３ｅの周縁からその内部に僅かに入った部分にある強誘電体層１２にも形成される。
【０１３１】
次に、導電パターン１３ｅ上と強誘電体層１２上とにレジストを塗布し、これを露光、現像することにより、図５１（ｂ）、図５７（ｂ）に示すように、第２のレジストパターン（第２マスク）３６を形成する。その第２のレジストパターン３６は、図６４に示すように、各導電パターン１３ｅ上に独立して島状に形成され、そのワード線延在方向における幅Ｗ３２は約２．６μｍであり、これと垂直な方向の幅Ｗ３１も約２．６μｍである。このようなサイズによれば、第２のレジストパターン３６は導電パターン１３よりも面積が小さくなり、その結果、各導電パターン１３ｅは、第２のレジストパターン３６によって完全には覆われず、その一部が露出することになる。
【０１３２】
次に、図５２（ａ）、図５８（ａ）に示すように第２のレジストパターン３６をエッチングマスクとして使用し、露出している導電パターン１３ｅをエッチングする。そのようなエッチングは、例えば、誘導結合型エッチング装置を用いて、５ｓｃｃｍの流量のＣｌ２と４５ｓｃｃｍの流量のＡｒとの混合ガスをそのエッチングガスとして使用し、チャンバ（不図示）の圧力を０．７Ｐａに保持しながら、１４００Ｗのソースパワーと７００Ｗのバイアスパワーとをエッチングガスに印加して行われる。
【０１３３】
このエッチングにより、導電パターン１３ｅは、その側面が後退して上部電極１３ｆとなる。これにより得られた上部電極１３ｆは、導電パターン１３ｅと比較してその面積が縮小されるため、その下面と結晶劣化部１２ｈとの接触面積も小さくなる。この結晶劣化部１２ｈの面積を増やさないために、露出している強誘電体層１２に対して酸素含有雰囲気中でアニールを行うのは以降の工程において避けた方がよい。
【０１３４】
この後に、第２のレジストパターン３６は除去される。
【０１３５】
なお、図６５に示されるように、上部電極１３ｆの平面形状は、ワード線延在方向に間隔を置いて配置された複数の島状となる。ワード線延在方向における各上部電極１３ｆの幅Ｗ３４は約２．６μｍであり、これに垂直な方向の幅Ｗ３３も約２．６μｍである。そして、上部電極１３ｆ同士の間隔Ｗ３６は、約０．９μｍである。
【０１３６】
続いて、図５２（ｂ）、図５８（ｂ）に示すように、強誘電体層１２上と上部電極１３ｆ上とにフォトレジストを塗布し、それを露光、現像してキャパシタ誘電体形状の第３のレジストパターン（第３マスク）３７とする。この第３レジストパターン３７の平面形状は、図６６に示すように、各上部電極１３ｆを覆うストライプ形状であり、その幅Ｗ３６は約３μｍである。
【０１３７】
その後に、図５３（ａ）、図５９（ａ）に示すように、第３レジストパターン３７をエッチングマスクとして使用しながら強誘電体層１２をエッチングし、これにより残った強誘電体層１２をキャパシタ誘電体層１２ｉとする。この場合のエッチング条件としては、例えば、誘導結合型エッチング装置を用いて、３５ｓｃｃｍの流量のＣｌ２と１５ｓｃｃｍの流量のＡｒとの混合ガスをそのエッチングガスとして使用し、チャンバ（不図示）の圧力を０．７Ｐａに保持しながら、１４００Ｗのソースパワーと７００Ｗのバイアスパワーとをエッチングガスに印加して行われる。この後に、第３レジストパターン３７は除去される。
【０１３８】
図６７に示すように、キャパシタ誘電体層１２ｉの平面形状は、第３レジストパターン３７に対応したストライプ形状であって、その幅Ｗ３７は約３μｍである。
【０１３９】
次いで、図５３（ｂ）、図５９（ｂ）に示すように、還元され易いキャパシタ誘電体層１２ｉを水素から保護するため、上部電極１３ｆ、キャパシタ誘電体層１２ｉ、及び第１の導電層１１の上に、エンキャップ層１７としてＡｌ２Ｏ３層をスパッタリング法により５０ｎｍの厚さに常温で形成する。
【０１４０】
次いで、酸素雰囲気中で、７００℃、６０秒間、昇温速度１２５℃／ｓｅｃの条件で、エンキャップ層１７下のキャパシタ誘電体層１２ｉを急速熱処理してその膜質を改善する。
【０１４１】
続いて、図５４（ａ）、図６０（ａ）に示すように、エンキャップ層１７の上にレジストを塗布し、これを露光、現像することにより、第４のレジストパターン（第４マスク）３８を形成する。図６８に示すように、その第４のレジストパターン３８は、キャパシタ誘電体層１２ｉよりもワード線の延在方向に長いストライプ形状であって、キャパシタ誘電体層１２ｉの上に沿って形成される。そして、この第４のレジストパターン３８の幅Ｗ３８は約３μｍ程度である。
【０１４２】
その後に、図５４（ｂ）、図６０（ｂ）に示すように、第４のレジストパターン３８をマスクに使用してエンキャップ層１７及び第１の導電層１１をエッチングし、これにより第４のレジストパターン３８の下に残ったストライプ形状の第１の導電層１１をキャパシタ下部電極１１ｃとして使用する。この場合のエッチング条件としては、第１実施形態と同様の条件を採用し得る。この後に、第４のレジストパターン３８を除去する。
【０１４３】
図６０（ｂ）に示すように、下部電極１１ｃは、キャパシタ誘電体層１２ｉからワード線延在方向にはみ出した形状を有する。そして、１つの上部電極１３ｆとその下のキャパシタ誘電体層１２ｉ及び下部電極１１ｃによって１つの強誘電体キャパシタＱが構成される。この工程を終えた後の平面図は図６９のようになる。なお、下部電極１１ｃの幅Ｗ３９は、約３μｍ程度となる。
【０１４４】
この後は、第１実施形態で説明した図９（ａ）〜図１４、及び図１８（ａ）〜図２１の工程を行うことにより、図５５に示される断面構造のＦｅＲＡＭが完成する。なお、第３の層間絶縁層２３ａを形成する前のワード線延在方向の断面は図６１のようになり、その平面図は図７０のようになる。
【０１４５】
以上説明した本実施形態によれば、４枚の第１〜第４のレジストパターン３５〜３８を使用して４回の独立したエッチングを行うことにより、導電パターン１３ｅ、上部電極１３ｆ、キャパシタ誘電体層１２ｉ、及び下部電極１３ｃをそれぞれ別々に形成する。これによれば、各回のエッチングにおけるエッチレートの管理が容易になると共に、エッチングされる膜の膜厚を自由に設定することができるので、ＦｅＲＡＭの設計の自由度を大きくすることが可能となる。
【０１４６】
更に、導電パターン１３ｅの側面を後退させて上部電極１３ｆを形成するので、強誘電体キャパシタＱの静電容量値を小さくなると共に、上部電極１３ｆ下において結晶劣化部１２ｈが占める割合が減り、強誘電体キャパシタＱの残留分極電荷量が増大してリテンション特性が良好となる。
【０１４７】
以下に、本発明の特徴を付記する。
【０１４８】
（付記１）  半導体基板と、
前記半導体基板の上方に形成された絶縁層と、
前記絶縁層上に形成されたストライプ形状の下部電極と、
前記下部電極上に形成された強誘電体よりなるストライプ形状のキャパシタ誘電体層と、
前記キャパシタ誘電体層上に複数形成された島状の上部電極と、
を備え、
前記上部電極の一つの側面と、前記キャパシタ誘電体層の延在方向に沿って伸びる前記キャパシタ誘電体層の側面とが連続することを特徴とする半導体装置。
（付記２）  半導体基板の上方に絶縁層を形成する工程と、
前記絶縁層上に、第１導電層、強誘電体層、及び第２導電層を順に形成する工程と、
前記第２導電層をパターニングして上部電極形成領域及びその周囲に導電パターンを形成する工程と、
前記導電パターンを形成後、酸素含有雰囲気中で前記強誘電体層をアニールする工程と、
前記アニールの後、エッチングにより前記導電パターンの一部の側面を後退させて上部電極にする工程と、
前記強誘電体層をパターニングしてキャパシタ誘電体層にする工程と、
前記第１導電層をパターニングして下部電極にする工程と、
を有することを特徴とする半導体装置の製造方法。
【０１４９】
（付記３）  前記導電パターンをストライプ形状に形成し、前記上部電極を前記導電パターンよりも幅の狭い複数の島状に形成することを特徴とする付記２に記載の半導体装置の製造方法。
【０１５０】
（付記４）  前記導電パターンを複数の島状に形成し、前記上部電極を前記導電パターンよりも面積の小さい複数の島状に形成することを特徴とする付記２に記載の半導体装置の製造方法。
【０１５１】
（付記５）  前記導電パターンは、前記第２導電層上に第１マスクを形成し、該第１マスクをエッチングマスクとして使用しながら前記第２導電層をエッチングすることにより形成されることを特徴とする付記２乃至付記４のいずれかに記載の半導体装置の製造方法。
【０１５２】
（付記６）  前記上部電極は、前記導電パターンの一部が露出する第２マスクを前記導電パターン上に形成し、該第２マスクをエッチングマスクとして使用しながら前記導電パターンをエッチングすることにより形成されることを特徴とする付記５に記載の半導体装置の製造方法。
【０１５３】
（付記７）  前記導電パターンをエッチングしている最中に該導電パターンがエッチングマスクとなって前記強誘電体層がエッチングされ、前記キャパシタ誘電体層が前記導電パターン形状に形成されることを特徴とする付記６に記載の半導体装置の製造方法。
【０１５４】
（付記８）  前記導電パターンをエッチングしている最中に前記第２マスクがエッチングマスクとなって前記強誘電体層がエッチングされ、前記キャパシタ誘電体層が前記第２マスク形状に形成されることを特徴とする付記６に記載の半導体装置の製造方法。
【０１５５】
（付記９）  前記キャパシタ誘電体層は、該キャパシタ誘電体層形状の第３マスクを前記上部電極上と前記強誘電体層上とに形成し、前記第３マスクをエッチングマスクとして使用しながら前記強誘電体層をエッチングすることにより形成されることを特徴とする付記６に記載の半導体装置の製造方法。
【０１５６】
（付記１０）  前記下部電極は、前記上部電極上、前記キャパシタ誘電体層上、及び前記第１導電層上に下部電極形状の第４マスクを形成し、該第４マスクをエッチングマスクとして使用しながら前記第１導電層をエッチングすることにより形成されることを特徴とする付記９に記載の半導体装置の製造方法。
【０１５７】
（付記１１）  前記第２導電層はスパッタ法により形成されることを特徴とする付記２乃至付記１０のいずれかに記載の半導体装置の製造方法。
【０１５８】
（付記１２）  前記強誘電体層のアニールにより、前記導電パターン下において前記導電パターンよりも面積が小さい領域の前記強誘電体層の結晶性が向上することを特徴とする付記２乃至付記１１のいずれかに記載の半導体装置の製造方法。
【０１５９】
（付記１３）  前記領域が前記上部電極下で占める割合は、該領域が前記導体パターンに占める割合よりも大きいことを特徴とする付記１２に記載の半導体装置の製造方法。
【０１６０】
（付記１４）  前記強誘電体層として、ＰＺＴ、ＰＬＺＴ、及びビスマス酸化化合物のいずれかよりなる層を形成することを特徴とする付記２乃至付記１３のいずれかに記載の半導体装置の製造方法。
【０１６１】
（付記１５）  前記第２導電層として、酸化イリジウム、プラチナ、ルテニウム酸ストロンチウムのいずれかよりなる層を形成することを特徴とする付記２乃至付記１４のいずれかに記載の半導体装置の製造方法。
【０１６２】
【発明の効果】
以上説明したように、本発明によれば、強誘電体層に対して回復アニールを施した後、導電パターンの側面を後退させて上部電極にするので、上部電極下において強誘電体層の結晶性が回復した領域が占める割合が相対的に増大し、且つ、上部電極の面積も小さくなるので、静電容量値が小さく、残留分極電荷量の大きな微細化された強誘電体キャパシタを形成することができる。
【０１６３】
また、導電パターンをストライプ状に形成し、上部電極を複数の島状に形成すると、強誘電体キャパシタのリテンション特性が劣化するのを防ぎながら上部電極同士の間隔を狭くすることができ、強誘電体キャパシタの集積度を上げることができる。
【０１６４】
更に、第１〜第４マスクを使用して４回の独立したエッチングを行うことにより、導電パターン、上部電極、キャパシタ誘電体層、及び下部電極をそれぞれ別々に形成することで、各回のエッチングにおけるエッチレートの管理が容易になると共に、エッチングされる膜の膜厚を自由に設定することができるので、ＦｅＲＡＭの設計の自由度を大きくすることができる。
【図面の簡単な説明】
【図１】図１は、従来例に係る強誘電体キャパシタの平面図である。
【図２】図２は、従来例に係る半導体装置の製造方法について示す断面図（その１）である。
【図３】図３は、従来例に係る半導体装置の製造方法について示す断面図（その２）である。
【図４】図４は、ＦｅＲＡＭの回路構成図である。
【図５】図５は、本発明の第１の実施の形態に係る半導体装置の製造方法について示すビット線延在方向に沿う断面図（その１）である。
【図６】図６は、本発明の第１の実施の形態に係る半導体装置の製造方法について示すビット線延在方向に沿う断面図（その２）である。
【図７】図７は、本発明の第１の実施の形態に係る半導体装置の製造方法について示すビット線延在方向に沿う断面図（その３）である。
【図８】図８は、本発明の第１の実施の形態に係る半導体装置の製造方法について示すビット線延在方向に沿う断面図（その４）である。
【図９】図９は、本発明の第１の実施の形態に係る半導体装置の製造方法について示すビット線延在方向に沿う断面図（その５）である。
【図１０】図１０は、本発明の第１の実施の形態に係る半導体装置の製造方法について示すビット線延在方向に沿う断面図（その６）である。
【図１１】図１１は、本発明の第１の実施の形態に係る半導体装置の製造方法について示すビット線延在方向に沿う断面図（その７）である。
【図１２】図１２は、本発明の第１の実施の形態に係る半導体装置の製造方法について示すビット線延在方向に沿う断面図（その８）である。
【図１３】図１３は、本発明の第１の実施の形態に係る半導体装置の製造方法について示すビット線延在方向に沿う断面図（その９）である。
【図１４】図１４は、本発明の第１の実施の形態に係る半導体装置の製造方法について示すビット線延在方向に沿う断面図（その１０）である。
【図１５】図１５は、本発明の第１の実施の形態に係る半導体装置の製造方法について示すワード線延在方向に沿う断面図（その１）である。
【図１６】図１６は、本発明の第１の実施の形態に係る半導体装置の製造方法について示すワード線延在方向に沿う断面図（その２）である。
【図１７】図１７は、本発明の第１の実施の形態に係る半導体装置の製造方法について示すワード線延在方向に沿う断面図（その３）である。
【図１８】図１８は、本発明の第１の実施の形態に係る半導体装置の製造方法について示すワード線延在方向に沿う断面図（その４）である。
【図１９】図１９は、本発明の第１の実施の形態に係る半導体装置の製造方法について示すワード線延在方向に沿う断面図（その５）である。
【図２０】図２０は、本発明の第１の実施の形態に係る半導体装置の製造方法について示すワード線延在方向に沿う断面図（その６）である。
【図２１】図２１は、本発明の第１の実施の形態に係る半導体装置の製造方法について示すワード線延在方向に沿う断面図（その７）である。
【図２２】図２２は、本発明の第１の実施の形態に係る半導体装置の製造方法について示す平面図（その１）である。
【図２３】図２３は、本発明の第１の実施の形態に係る半導体装置の製造方法について示す平面図（その２）である。
【図２４】図２４は、本発明の第１の実施の形態に係る半導体装置の製造方法について示す平面図（その３）である。
【図２５】図２５は、本発明の第１の実施の形態に係る半導体装置の製造方法について示す平面図（その４）である。
【図２６】図２６は、本発明の第１の実施の形態に係る半導体装置の製造方法について示す平面図（その５）である。
【図２７】図２７は、本発明の第１の実施の形態に係る半導体装置の製造方法について示す平面図（その６）である。
【図２８】図２８は、本発明の第１の実施の形態に係る半導体装置の製造方法について示す平面図（その７）である。
【図２９】図２９は、本発明の第１の実施の形態に係る半導体装置の製造方法について示す平面図（その８）である。
【図３０】図３０は、本発明の第１の実施の形態に係る半導体装置の製造方法について示す平面図（その９）である。
【図３１】図３１は、本発明の第１の実施の形態に係る半導体装置の製造方法について示す平面図（その１０）である。
【図３２】図３２は、本発明の第１の実施の形態に係る半導体装置の製造方法について示す平面図（その１１）である。
【図３３】図３３は、本発明の第２の実施の形態に係る半導体装置の製造方法について示すビット線延在方向に沿う断面図（その１）である。
【図３４】図３４は、本発明の第２の実施の形態に係る半導体装置の製造方法について示すビット線延在方向に沿う断面図（その２）である。
【図３５】図３５は、本発明の第２の実施の形態に係る半導体装置の製造方法について示すビット線延在方向に沿う断面図（その３）である。
【図３６】図３６は、本発明の第２の実施の形態に係る半導体装置の製造方法について示すビット線延在方向に沿う断面図（その４）である。
【図３７】図３７は、本発明の第２の実施の形態に係る半導体装置の製造方法について示すビット線延在方向に沿う断面図（その５）である。
【図３８】図３８は、本発明の第２の実施の形態に係る半導体装置の製造方法について示すワード線延在方向に沿う断面図（その１）である。
【図３９】図３９は、本発明の第２の実施の形態に係る半導体装置の製造方法について示すワード線延在方向に沿う断面図（その２）である。
【図４０】図４０は、本発明の第２の実施の形態に係る半導体装置の製造方法について示すワード線延在方向に沿う断面図（その３）である。
【図４１】図４１は、本発明の第２の実施の形態に係る半導体装置の製造方法について示すワード線延在方向に沿う断面図（その４）である。
【図４２】図４２は、本発明の第２の実施の形態に係る半導体装置の製造方法について示すワード線延在方向に沿う断面図（その５）である。
【図４３】図４３は、本発明の第２の実施の形態に係る半導体装置の製造方法について示す平面図（その１）である。
【図４４】図４４は、本発明の第２の実施の形態に係る半導体装置の製造方法について示す平面図（その２）である。
【図４５】図４５は、本発明の第２の実施の形態に係る半導体装置の製造方法について示す平面図（その３）である。
【図４６】図４６は、本発明の第２の実施の形態に係る半導体装置の製造方法について示す平面図（その４）である。
【図４７】図４７は、本発明の第２の実施の形態に係る半導体装置の製造方法について示す平面図（その５）である。
【図４８】図４８は、本発明の第２の実施の形態に係る半導体装置の製造方法について示す平面図（その６）である。
【図４９】図４９は、本発明の第２の実施の形態に係る半導体装置の製造方法について示す平面図（その７）である。
【図５０】図５０は、本発明の第３の実施の形態に係る半導体装置の製造方法について示すビット線延在方向に沿う断面図（その１）である。
【図５１】図５１は、本発明の第３の実施の形態に係る半導体装置の製造方法について示すビット線延在方向に沿う断面図（その２）である。
【図５２】図５２は、本発明の第３の実施の形態に係る半導体装置の製造方法について示すビット線延在方向に沿う断面図（その３）である。
【図５３】図５３は、本発明の第３の実施の形態に係る半導体装置の製造方法について示すビット線延在方向に沿う断面図（その４）である。
【図５４】図５４は、本発明の第３の実施の形態に係る半導体装置の製造方法について示すビット線延在方向に沿う断面図（その５）である。
【図５５】図５５は、本発明の第３の実施の形態に係る半導体装置の製造方法について示すビット線延在方向に沿う断面図（その６）である。
【図５６】図５６は、本発明の第３の実施の形態に係る半導体装置の製造方法について示すワード線延在方向に沿う断面図（その１）である。
【図５７】図５７は、本発明の第３の実施の形態に係る半導体装置の製造方法について示すワード線延在方向に沿う断面図（その２）である。
【図５８】図５８は、本発明の第３の実施の形態に係る半導体装置の製造方法について示すワード線延在方向に沿う断面図（その３）である。
【図５９】図５９は、本発明の第３の実施の形態に係る半導体装置の製造方法について示すワード線延在方向に沿う断面図（その４）である。
【図６０】図６０は、本発明の第３の実施の形態に係る半導体装置の製造方法について示すワード線延在方向に沿う断面図（その５）である。
【図６１】図６１は、本発明の第３の実施の形態に係る半導体装置の製造方法について示すワード線延在方向に沿う断面図（その６）である。
【図６２】図６２は、本発明の第３の実施の形態に係る半導体装置の製造方法について示す平面図（その１）である。
【図６３】図６３は、本発明の第３の実施の形態に係る半導体装置の製造方法について示す平面図（その２）である。
【図６４】図６４は、本発明の第３の実施の形態に係る半導体装置の製造方法について示す平面図（その３）である。
【図６５】図６５は、本発明の第３の実施の形態に係る半導体装置の製造方法について示す平面図（その４）である。
【図６６】図６６は、本発明の第３の実施の形態に係る半導体装置の製造方法について示す平面図（その５）である。
【図６７】図６７は、本発明の第３の実施の形態に係る半導体装置の製造方法について示す平面図（その６）である。
【図６８】図６８は、本発明の第３の実施の形態に係る半導体装置の製造方法について示す平面図（その７）である。
【図６９】図６９は、本発明の第３の実施の形態に係る半導体装置の製造方法について示す平面図（その８）である。
【図７０】図７０は、本発明の第３の実施の形態に係る半導体装置の製造方法について示す平面図（その９）である。
【符号の説明】
１…シリコン基板、２…素子分離絶縁層、３…Ｐウエル、４…ゲート絶縁層、５ａ、５ｂ…ゲート電極、６ａ、６ｂ…不純物拡散領域、７…側壁絶縁層、８ａ、８ｂ…高融点金属シリサイド層、９…カバー層、１０、１８、２３ａ…層間絶縁層、１１、１０１…第１の導電層、１１ａ、１１ｂ、１１ｃ、１０１ａ…下部電極、１２、１０２…強誘電体層、１２ａ、１２ｆ、１２ｉ、１０２ａ…キャパシタ誘電体層、１２ｂ、１２ｄ、１２ｈ、１０２ｂ…結晶劣化部、１２ｃ、１２ｅ、１２ｇ、１０２ｃ…結晶化部、１３、１０３…第２の導電層、１３ａ、１３ｄ、１３ｆ、１０３ａ…上部電極、１３ｂ、１３ｃ、１３ｅ…導電パターン、１３ｇ、１２ｊ…側面、１４、３０、３５、１０４…第１のレジストパターン、１５、３１、３６、１０５…第２のレジストパターン、１６、３２、３７、１０６…第３のレジストパターン、１７…エンキャップ層、１８ａ、１８ｂ…コンタクトホール、１９ａ、１９ｂ…導電性プラグ、２０…酸化防止絶縁層、２０ａ、２０ｂ…コンタクトホール、２１…下地絶縁層、２１ａ…上部電極引出配線、２１ｂ…下部電極引出配線、２１ｃ…ビアコンタクトパッド、２２…アルミニウム層、２２ａ…ホール、２３ｂ…保護絶縁層、２４…密着層、２５…ブランケットタングステン層、２６…金属層、１００…絶縁層、Ｑ…強誘電体キャパシタ、ＢＬ…ビット線、ＷＬ…ワード線、ＰＬ…プレート線、Ｃｐ…寄生容量、Ｔｒ…トランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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