(57)【要約】【課題】小型化を進めた場合であっても、リフロー半田付け法による実装に際してのセルフアラインメント性が良好であり、所望でないツームストーン現象を抑制し得る電子部品を提供する。【解決手段】電子部品本体としてのセラミック焼結体２の外表面に第１，第２の外部電極７，８が形成されており、外部電極７，８が、電子部品本体の外表面に形成されておりかつ導電ペーストの焼付により形成された厚膜電極７ａ，８ａと、厚膜電極７ａ，８ａ上に形成された中間めっき膜７ｂ，８ｂと、中間めっき膜７ｂ，８ｂの外表面に形成されておりかつ半田付け性に優れた金属よりなる易半田付け性めっき膜７ｃ，８ｃとを有し、中間めっき膜７ｂ，８ｂの表面粗さＲａが２μｍ以下である、電子部品。【選択図】        図１
2004186602.tif 000002
【特許請求の範囲】
【請求項１】
電子部品本体と、電子部品本体の外表面に形成された外部電極とを備え、
前記外部電極が、電子部品本体の外表面に形成されており、かつ導電ペーストの焼付により形成された厚膜電極と、前記厚膜電極上に形成された中間めっき膜と、前記中間めっき膜の外表面に形成されており、かつ前記中間めっき膜よりも半田付け性に優れた金属よりなる易半田付け性めっき膜とを有し、前記中間めっき膜の表面粗さＲａが２μｍ以下であることを特徴とする、電子部品。
【請求項２】
前記厚膜電極の表面粗さＲａが１０μｍ以下であり、前記中間めっき膜の厚みが２μｍ以上である、請求項１に記載の電子部品。
【請求項３】
前記中間めっき膜がＮｉからなる、請求項１または２に記載の電子部品。
【請求項４】
前記電子部品本体の寸法が、長さ１．０×幅０．５×厚み０．５ｍｍ以下である、請求項１〜３のいずれかに記載の電子部品。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、厚膜電極上に複数のめっき膜が形成された構造の外部電極を有する電子部品に関し、より詳細には、外部電極を構成している金属層の表面粗さが改良された電子部品に関する。
【０００２】
【従来の技術】
従来、積層セラミックコンデンサなどの電子部品の外部電極として、導電ペーストの塗布・焼付により形成された厚膜電極上に、複数のめっき膜を形成した構造が広く用いられている。
【０００３】
例えば、下記の特許文献１及び２には、導電ペーストを塗布・焼付して厚膜電極を形成し、その表面に半田食われを防止するために中間めっき膜としてＮｉめっき膜を形成し、さらにその表面に半田の濡れ性を高めるためにＳｎまたはＳｎ−Ｐｂ合金からなるめっき膜を形成することが記載されている。
【０００４】
また、下記の特許文献１には、最外層のめっき膜の外表面がバレル研磨により、表面粗さＲａが０．６μｍ以下とされている構成が開示されている。ここでは、最外層のめっき膜の表面粗さを上記のように設定することにより、半田の濡れ性が高められるとされている。
【０００５】
他方、下記の特許文献２には、電子部品素子本体の外表面に、導電ペーストの塗布・焼付により形成された厚膜電極上に、複数のめっき膜が形成されている外部電極を有するチップ型電子部品が開示されている。ここでは、厚膜電極の表面粗さを５．５μｍ以下と平滑化することにより、その上に形成されるめっき膜の表面が平滑化され、それによって半田の濡れ性が高められるとされている。
【０００６】
【特許文献１】
特開平８−１４４０８３号公報
【特許文献２】
特開平７−２２２６８号公報
【０００７】
【発明が解決しようとする課題】
上述した特許文献１，２に記載の各先行技術では、半田の濡れ性を高めるために、外部電極表面あるいは外部電極を構成している厚膜電極やめっき膜表面の平滑化が図られていた。すなわち、従来、外部電極表面を平滑化することにより、半田の濡れ性を高め、それによって半田付け性が高められると考えられていた。
【０００８】
他方、チップ型電子部品をプリント回路基板などにリフロー半田付け法により表面実装する場合、電子部品の実装位置がずれた場合であっても、半田の表面張力により正しい位置に引っ張られ、正しい位置に実装されることが知られている。すなわち、半田の表面張力によりセルフアラインメントが果たされることが知られている。
【０００９】
また、一般的に電子部品の外部電極の半田の濡れ性が高い程、上記セルフアラインメント性が良好であることが知られている。
しかしながら、近年、電子部品の小型化に伴い、特に、１．０×０．５×０．５ｍｍ以下の非常に小型の電子部品では、外部電極の半田の濡れ性が高い場合、図２のように電子部品の実装位置がずれるとセルフアラインメントが実行される前に、ツームストーン現象が生じることがあった。これを図３を参考して説明する。すなわち、図３に示すように、電子部品５１が、基板５２上の電極ランド５３，５４を結ぶ方向において電極ランド５４側にずれて配置された場合、外部電極５５，５６の半田の濡れ性が高いと、セルフアラインメントが実行される前に外部電極５６の端面に半田が濡れ上がり、電子部品５１が相対的に強く引っ張られ、他方の外部電極５５側が上方に矢印で示すように移動するツームストーン現象が発生することがあった。従って、セルフアラインメント性が良好でないだけでなく、ツームストーン現象が生じるという問題があった。
【００１０】
本発明の目的は、上述した従来技術の現状に鑑み、小型の電子部品であっても、リフロー半田付け法による表面実装に際しての上記セルフアラインメント性が良好であり、かつツームストーン現象の発生を効果的に抑制し得る、電子部品を提供することにある。
【００１１】
【課題を解決するための手段】
本発明に係る電子部品は、電子部品本体と、電子部品本体の外表面に形成された外部電極とを備え、前記外部電極が、電子部品本体の外表面に形成されており、かつ導電ペーストの焼付により形成された厚膜電極と、前記厚膜電極上に形成された中間めっき膜と、前記中間めっき膜の外表面に形成されており、かつ前記中間めっき膜よりも半田付け性に優れた金属よりなる易半田付け性めっき膜とを有し、前記中間めっき膜の表面粗さＲａが２μｍ以下であることを特徴とする。
【００１２】
本発明に係る電子部品のある特定の局面では、上記厚膜電極の表面粗さＲａが１０μｍ以下とされる。
本発明に係る電子部品のさらに他の特定の局面では、上記中間めっき膜がＮｉからなる。
【００１３】
本発明に係る電子部品のさらに別の特定の局面では、電子部品本体の寸法が、長さ１．０×幅０．５×厚み０．５ｍｍ以下とされる。
本発明は、このような非常に小型の電子部品であっても、後述するように、セルフアラインメント性が良好であるだけでなく、所望でないツームストーン現象の発生を効果的に抑制することができ、本発明による効果が大きい。
【００１４】
【発明の実施の形態】
以下、図面を参照しつつ本発明の具体的な実施例を説明することにより、本発明を明らかにする。
【００１５】
以下の実施例においては、電子部品として図１に略図的に正面断面図で示す積層セラミックコンデンサを作製し、評価した。積層セラミックコンデンサ１は、セラミック焼結体２を有する。セラミック焼結体２には、内部電極３〜６が埋設されている。内部電極３，５が、端面２ａに引き出されており、内部電極４，６が反対側の端面２ｂに引き出されている。端面２ａ，２ｂを覆うように、それぞれ、第１，第２の外部電極７，８が形成されている。
【００１６】
外部電極７，８は、それぞれ、端面２ａ，２ｂ上に形状された厚膜電極７ａ，８ａと、厚膜電極７ａ，８ａの外表面に形成された中間めっき膜７ｂ，８ｂと、中間めっき膜７ｂ，８ｂの外表面に形成された易半田付け性めっき膜７ｃ，８ｃとを有する。
【００１７】
本実施例の電子部品１の特徴は、上記中間めっき膜７ｂ，８ｂの表面粗さ、すなわちＪＩＳ  Ｂ０６０１に規定されている表面粗さＲａが２μｍ以下であることを特徴とし、それによって積層セラミックコンデンサ１の小型化を図った場合であっても、セルフアラインメント性が効果的に高められ、所望でないツームストーン現象の発生を抑制することができる。
【００１８】
以下、具体的な実験例に基づきこれを説明する。
（１）第１の実験例
セラミック焼結体２として、長さ１．０ｍｍ、幅０．５ｍｍ×厚み０．５ｍｍであり、１０層の内部電極が形成されているものを用意した。
【００１９】
上記セラミック焼結体２の端面２ａ，２ｂを覆うように、Ｃｕペーストを塗布し、８００℃の温度で焼付ることにより、厚膜電極７ａ，８ａを形成した。ここでは、上記Ｃｕペーストとして、平均粒径が１μｍのＣｕ粉末と、平均粒径が３μｍのＣｕ粉末とを併用し、含有比率を１０：０〜６：４まで変化させることにより、下記の表１に示す（ａ）〜（ｅ）の５種類のＣｕペーストを用意した。１μｍの平均粒径のＣｕ粉末と、３μｍの平均粒径のＣｕ粉末の含有比率を変化させることにより、焼付後の厚膜電極７ａ，８ａの表面の表面粗さを変化させることができる。すなわち、このようにして形成された各厚膜電極の表面粗さを測定したところ、下記の表１に示す通りであった。表１から明らかなように、平均粒径が３μｍのＣｕ粉末の含有割合を高めることにより、厚膜電極の表面粗さＲａ値を高めることができる。
【００２０】
次に、上記のように表面粗さが異なる厚膜電極がそれぞれ形成された各焼結体に、電解めっき法により中間めっき膜７ｂ，８ｂとしてＮｉめっき膜及び易半田付け性めっき膜７ｃ，８ｃとしてＳｎめっき膜を順次形成した。Ｎｉめっき膜の厚みは２．０μｍとし、Ｓｎめっき膜の厚みは４μｍとした。また、Ｎｉめっき膜、すなわち中間めっき膜７ｂ，８ｂを形成した後、その表面粗さＲａを測定した。中間めっき膜の表面粗さＲａ値を下記の表１に合わせて示す。
【００２１】
表１から明らかなように、厚膜電極７ａ，８ａの表面の表面粗さＲａが大きい程、当然のことながら、その上に形成されるＮｉめっき膜の表面粗さＲａが大きくなることがわかる。
【００２２】
【表１】
2004186602.tif 000003
【００２３】
上記のようにして、Ｎｉめっき膜及びＳｎめっき膜が形成された各積層セラミックコンデンサについて、（ａ）セルフアラインメント不良率及び（ｂ）半田の濡れ性を下記の要領で評価した。
【００２４】
（ａ）セルフアラインメント不良率評価…積層セラミックコンデンサの長さ方向においてプリント回路基板上の正しい位置から１００〜２５０μｍずらして配置し、Ｓｎ−３．５Ａｇ−０．５Ｃｕ鉛フリーペーストからなる半田ペーストを用いてリフロー半田付け法により半田付けし、ツームストーン現象が発生したか否かでセルフアラインメントが良好か否かを評価した。上記、正しい位置を図２を参照して説明する。基板１１上に、電極ランド１２，１３が隔てられて形成されている。上記正しい位置とは、積層セラミックコンデンサ１の外部電極７，８が、電極ランド１２，１３上にずれなく配置されている位置をいうものとする。この場合、積層セラミックコンデンサ１の長さ方向中心が、電極ランド１２，１３間の同じ方向における中心に位置している状態がもっとも理想的な位置となる。
【００２５】
セルフアラインメント不良率の評価に際しては、図２に示されているように、積層セラミックコンデンサ１が上記正しい位置から長さ方向にずらされた状態で配置される。図２では、積層セラミックコンデンサ１は、電極ランド１３側に寄せられて配置されている。この場合、リフロー半田付け法により半田１４，１５が溶融した場合、半田１４，１５の表面張力により、積層セラミックコンデンサ１は図２の矢印で示すように正しい位置側に向かって引き寄せられ、ほぼ正しい位置に実装される。セルフアラインメント不良とは、このようにセルフアラインメントが果たされず、図３に示した従来例のように一方の電極ランド側に付着している溶融半田と他方の電極ランド側に付着している溶融半田の表面張力の差により積層セラミックコンデンサの一端側が浮き上がる、ツームストーン現象が発生している場合をいうものとする。
【００２６】
なお、リフロー半田付け法に際しては、予熱を１４０〜１６０℃及び９０秒とし、雰囲気は空気中とした。各積層セラミックコンデンサ評価数ｎ＝１００とし、不良発生を求めた。結果を下記の表２に示す。
【００２７】
（ｂ）半田の濡れ性評価…半田ペーストとして、Ｓｎ−３７Ｐｂ共晶半田（タルチン社製、品番：ＳＷＥＴ−２０００）を用い、空気中２３０℃の温度でＥＩＡＪ−ＥＴ−７４０４に基づきゼロクロスタイム（Ｔ０）と半田の濡れ上がり時間（Ｔ１）とを求めた。なお、各条件において、評価数はｎ＝１０とした。結果を下記の表３に示す。
【００２８】
【表２】
2004186602.tif 000004
【００２９】
【表３】
2004186602.tif 000005
【００３０】
表２から明らかなように、Ｎｉめっき膜の表面粗さが２μｍ以下の場合には、積層セラミックコンデンサ１を２５０μｍずらして実装を行ったとしても、ツームストーン現象は発生しなかった。これに対して、Ｎｉめっき膜の表面粗さが２μｍを越えると、ツームストーン現象が発生することがあり、すなわちセルフアラインメント不良となることがあった。
【００３１】
また、表３から明らかなように、Ｎｉめっき膜の表面粗さが粗くなると半田の濡れ上がり時間（Ｔ１）が短くなることがわかる。特に、Ｎｉめっき膜の表面粗さＲａが２．５μｍ以上となると、半田の濡れ上がり時間（Ｔ１）が急速に短くなることがわかる。
【００３２】
従って、表２及び表３の結果から明らかなように、Ｎｉめっき膜の表面粗さが粗くなり、半田の濡れ上がり時間が短くなると、すなわち半田の濡れ性が良好になると、セルフアラインメント不良が生じ、所望でないツームストーン現象の発生し得ることがわかる。この原因は、以下のように考えられる。
【００３３】
例えば、図３に示した従来例のように、積層セラミックコンデンサ５１の外部電極５５側と外部電極５６側とで、半田との接触面積が異なる場合、接触面積が小さい外部電極５５側に比べて接触面積が大きい外部電極５６側において半田の濡れ上がりが先行すると考えられる。半田の濡れ上がり速度が速い場合、図２に示されているように、外部電極５６側において半田の濡れ上がりが先行し、外部電極５６側の半田が引く力が、外部電極５５側に半田が引く力よりも大きくなり、ツームストーン現象の原因となる回転モーメントが生じる。
【００３４】
また、外部電極５６は電極ランド５４の上部にほぼ位置しており、外部電極５５では半田の濡れが十分に進行していないため、積層セラミックコンデンサ５１を正しい位置に引き寄せるセルフアラインメント作用が期待できないとも考えられる。従って、半田の濡れ速度が速い場合には、上記のようにツームストーン現象が生じていると考えられる。
【００３５】
これに対して、中間めっき膜の表面粗さＲａが２μｍ以下であり、半田の濡れ上がり速度（Ｔ１）が速くない場合には、図２に示す外部電極８側での半田の濡れ上がりが急速に進行しないため、ツームストーン現象を生じるのに十分な回転モーメントが発現する前に、半田１４，１５の表面張力により積層セラミックコンデンサ１が外部電極７側に引き寄せられるので、外部電極７側においても半田ペーストの外部電極７への濡れ上がりが進む。すなわち、Ｎｉめっき膜の表面粗さが粗く、半田の濡れ上がり速度が速い場合にはツームストーン現象が生じ易くなり、Ｎｉめっき膜の表面が平滑になると半田の濡れ速度が適度に遅くなり、セルフアラインメント性が良好になると考えられる。
【００３６】
なお、電極ランドに接する外部電極の電極被り部の半田の濡れ性は、Ｎｉめっき膜の表面粗さにあまり依存せず、外部電極端面部分、すなわち焼結体２の端面２ａ，２ｂ上における外部電極表面では、半田が垂直方向に濡れ上がるため、上記Ｎｉめっき膜の表面粗さが半田の濡れ上がり速度に大きく影響すると考えられる。従って、少なくとも端面２ａ，２ｂ上におけるＮｉめっき膜表面の表面粗さが２μｍ以下であればよい。
【００３７】
（２）第２の実験例
次に、積層セラミックコンデンサ１における厚膜電極７ａ，８ａの表面粗さＲａと、Ｎｉめっき膜の表面粗さがどのように変化するかを検討した。セラミック焼結体として、第１の実験例と同様のものを用意し、第１の実験例と同様に、平均粒径が１μｍのＣｕ粉末及び平均粒径が３μｍのＣｕ粉末を含有するＣｕペーストを用い、厚膜電極を形成した。
【００３８】
実験例１と同様に、平均粒径１μｍのＣｕ粉末と、平均粒径が３μｍのＣｕ粉末の含有比率を変化させることにより、厚膜電極の表面粗さＲａが、４μｍ、１０μｍ、１４μｍ及び１８μｍの４種類の厚膜電極を形成した。しかる後、厚膜電極上に電解めっき法によりＮｉめっき膜を、１．２μｍ、１．７μｍ、２．０μｍまたは２．５μｍの厚みに形成した。上記の条件で、厚膜電極及びＮｉめっき膜を形成した場合の厚膜電極の表面粗さＲａと、Ｎｉめっき膜の膜厚と、Ｎｉめっき膜の表面粗さＲａの関係を求めた。結果を下記の表４に示す。
【００３９】
【表４】
2004186602.tif 000006
【００４０】
表４の太線で囲まれた部分から明らかなように、Ｒａ≦１０μｍかつＮｉめっき膜の厚みＴがＴ≧３μｍのとき、厚膜電極の表面粗さＲａ≦６．３μｍかつＮｉめっき膜の厚みＴ≧２μｍのとき、及び厚膜電極の表面粗さＲａ≦２．８μｍかつＮｉめっき膜の厚みＴ≧１．２μｍのとき、Ｎｉめっき膜の表面粗さＲａが２μｍ以下となることがわかる。この太線で囲まれた領域のサンプルを第１の実験例についてセルフアラインメント不良率評価を行ったところ、いずれもツームストーン現象の発生は認められなかった。
【００４１】
上述した第１，第２の実験例では、厚膜電極をＣｕペーストにより形成したが、Ｃｕに限らず、ＡｇやＡｇ−Ｐｔなどの様々な金属粉末を用いた導電ペーストの塗布・焼付により、厚膜電極を形成することができる。また、中間めっき膜についても、Ｎｉ以外の金属からなるめっき膜を形成してもよい。
【００４２】
さらに、最外層の易半田付け性めっき膜についても、Ｓｎめっき膜の他、中間めっき膜に比べて半田付け性に優れた様々な金属めっき膜を用いることができる。
【００４３】
また、本発明においては、対象となる電子部品は、上記積層セラミックコンデンサに限定されるものではない。すなわちセラミック多層基板や積層セラミックインダクタなどの各種積層セラミック電子部品に本発明を適用することができる。また、本発明は、積層型セラミック電子部品だけでなく、内部電極を有しないセラミック電子部品、さらにはセラミック以外の材料からなる電子部品本体を有する電子部品にも適用することができる。
【００４４】
また、本発明は、上記第１，第２の実験例に示したように、電子部品本体の寸法が長さ１．０×幅０．５×厚み０．５ｍｍ以下の小型の電子部品において特に効果が大きいが、これ以上の大きさの電子部品にも適用し得るものである。
【００４５】
【発明の効果】
本発明に係る電子部品では、厚膜電極−中間めっき膜−易半田付け性めっき膜からなる積層構造を有する外部電極において、中間めっき膜の表面粗さＲａが２μｍ以下とされているため、リフロー半田付け法における半田の外部電極表面への半田の濡れ上がり速度が適度に抑制され、それによって電子部品が小型の場合であっても、セルフアラインメント性が良好であり、かつ所望でないツームストーン現象の発生を確実に抑制することができる。
【００４６】
本発明において厚膜電極の表面粗さＲａが１０μｍ以下の場合には、Ｎｉめっき膜の表面粗さＲａを容易に２μｍ以下とすることができ、本発明に従ってセルフアラインメント性が良好であり、ツームストーン現象の発生を確実に抑制し得る電子部品を容易に構成することができる。
【００４７】
本発明において中間めっき膜がＮｉからなる場合には、該中間めっき膜により厚膜電極の半田食われを防止することができ、本発明に従ってセルフアラインメント性の良好なかつ半田食われの生じ難い電子部品を提供することができる。
【図面の簡単な説明】
【図１】本発明の一実施例で用意される積層セラミックコンデンサを示す正面断面図。
【図２】実施例の積層セラミックコンデンサにおいて、セルフアラインメント効果を説明するための正面断面図。
【図３】従来の電子部品において、セルフアラインメント不良となり、ツームストーン現象が発生する工程を説明するための正面断面図。
【符号の説明】
１…積層セラミックコンデンサ
２…セラミック焼結体
２ａ，２ｂ…端面
３〜６…内部電極
７，８…第１，第２の外部電極
７ａ，８ａ…厚膜電極
７ｂ，８ｂ…中間めっき膜
７ｃ，８ｃ…易半田付け性めっき膜
１１…基板
１２，１３…電極ランド
１４，１５…半田
【図１】
2004186602.tif 000007
【図２】
2004186602.tif 000008
【図３】
2004186602.tif 000009