(57)【要約】【課題】  拡散層配線密度の高集積化を実現したアンドタイプフラッシュメモリセルの製造方法を提供する。【解決手段】  シリコン基板上にパッド酸化膜とパッド窒化膜とを積層した後、パッド窒化膜を選択的にパターニングし、パッド窒化膜パターンを形成する段階と；シリコン基板内に不純物をイオン注入し、接合形成領域を形成する段階と；パッド窒化膜パターンの側壁に絶縁膜スペーサを形成する段階と；絶縁膜スペーサをマスクとしてパッド酸化膜とシリコン基板とを選択的に除去し、接合形成領域を分割するトレンチを形成する段階と；トレンチを含む全体構造の上面にギャップ埋めたて絶縁膜を形成する段階と；ギャップ埋めたて絶縁膜を含む絶縁膜スペーサ、パッド窒化膜パターン、及びパッド酸化膜を選択的に除去し、トレンチ素子分離膜と接合領域とを同時に形成する段階とを含んで構成される。【選択図】      図６ｉ
2004214682.tif 000002
【特許請求の範囲】
【請求項１】
シリコン基板上にパッド酸化膜とパッド窒化膜とを積層した後、前記パッド窒化膜を選択的にパターニングし、パッド窒化膜パターンを形成する段階と；
シリコン基板内に不純物をイオン注入し、接合形成領域を形成する段階と;
前記パッド窒化膜パターンの側壁に絶縁膜スペーサを形成する段階と；
前記絶縁膜スペーサをマスクとして前記パッド酸化膜とシリコン基板とを選択的に除去し、前記接合形成領域を分割するトレンチを形成する段階と；
前記トレンチを含む全体構造の上面にギャップ埋めたて絶縁膜を形成する段階と；
前記ギャップ埋めたて絶縁膜を含む絶縁膜スペーサ、パッド窒化膜パターン、及びパッド酸化膜を選択的に除去し、トレンチ素子分離膜と接合領域とを同時に形成する段階とを含んで構成されることを特徴とするアンドタイプフラッシュメモリセルの製造方法。
【請求項２】
請求項１に記載の製造方法において、
前記絶縁膜スペーサとして窒化膜、またはTEOS系列の酸化膜を使用することを特徴とするアンドタイプフラッシュメモリセルの製造方法。
【請求項３】
請求項１に記載の製造方法において、
前記絶縁膜スペーサ形成時に前記パッド酸化膜を接合イオン注入時のスクリーン酸化膜として使用することを特徴とするアンドタイプフラッシュメモリセルの製造方法。
【請求項４】
請求項１に記載の製造方法において、
接合形成用不純物イオンにはAs、またはPを使用することを特徴とするアンドタイプフラッシュメモリセルの製造方法。
【請求項５】
請求項１に記載の製造方法において、
前記絶縁膜スペーサの厚さが500〜1500Åであることを特徴とするアンドタイプフラッシュメモリセルの製造方法。
【請求項６】
請求項１に記載の製造方法において、
前記ギャップ埋めたて絶縁膜の緻密化工程と接合形成領域の活性化のための熱工程を同時に進行する段階をさらに含むことを特徴とするアンドタイプフラッシュメモリセルの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は不揮発性メモリ素子の製造方法に係り、より詳細にはアンドタイプフラッシュメモリ素子の製造方法に関する。
セルアレイ(cell array)方式は、記憶素子構造、イレーズ(erase)、プログラム(program)方式とともにフラッシュメモリ仕様を決定する重要な要素技術である。
アンド(AND)方式は、高密度高機能(書換単位縮小)に適用されるアレイ方式である。
【背景技術】
【０００２】
アンド方式は、図１に示す一般的なアンドタイプフラッシュメモリセルアレイと同じように、多数のセルでビットライン(bit line)コンタクト(contact)とソースライン(source line)とを共有して高密度化を実現している。また、並列接続し、ビットライン、ソースラインモードを階層化して書き込み動作時のディスターブ(disturb)現象を抑制し、書換単位の縮小を可能にしているが、拡散層配線密度が高いという問題点がある。
【０００３】
このような問題点がある従来技術に係る一般的なアンド型フラッシュメモリセルの製造方法を、図２ａ乃至図２ｈを参照し、簡略に説明すれば次の通りである。
図２ａ乃至図２ｈは従来技術に係るアンド型フラッシュメモリセルの製造方法を説明するための工程別断面図である。
従来技術に係るアンド型フラッシュメモリセルの製造方法は、図２ａに示すように、まずシリコン基板(11)上にパッド酸化膜(13)とパッド窒化膜(15)とを順に蒸着した後、パッド窒化膜(15)上にトレンチ(trench)形成用感光膜パターン(17)を形成する。
【０００４】
ついで、図２ｂに示すように、感光膜パターン(17)をマスクとしてパッド窒化膜(15)とパッド酸化膜(13)と、シリコン基板(11)とを順次エッチングして除去し、シリコン基板(11)内に一定の深さのトレンチ(19)を形成する。
続いて、図２ｃに示すように、感光膜パターン(17)を除去した後、前記トレンチ(19)を含むパッド窒化膜パターン(15a)上にギャップ埋めたて酸化膜(31)を蒸着し、トレンチ(19)を埋める。
続いて、図２ｄに示すように、ギャップ埋めたて酸化膜(21)をパッド窒化膜(15a)上面が露出するまで蝕刻して平坦化させる。
それから、図２ｅに示すように、ギャップ埋めたて酸化膜(21)とパッド窒化膜パターン(15a)とパッド酸化膜パターン(13a)とを選択的に除去し、トレンチ素子分離膜(21b)を形成した後、全体構造の上面にハードマスク(hard mask)用窒化膜(23)を形成する。
【０００５】
続いて、図２ｆに示すように、ハードマスク用窒化膜(23)上に接合マスクパターン(25)を形成する。
それから、図２ｇに示すように、接合マスクパターン(25)をマスクとしてシリコン基板(11)内にヒ素(arsenic)、またはリン(phosphorus)をインプラント(implant)してN+接合領域(27a)(27b)を形成する。
続いて、図２ｈに示すように、N+接合領域(27a)(27b)を形成した後、接合マスクパターン(25)、及び窒化膜(23)を除去した後、フローティングゲート(未図示)を形成し、続いてONO薄膜(未図示)を蒸着する。
それから、図５のように、フローティングゲート(floating gate)酸化膜(50)、フローティングゲート(55)、コントロールゲート酸化膜(60)、コントロールゲート(65)を形成し、アンドタイプのフラッシュメモリセルを製造する。
【０００６】
上述した従来技術によれば、まずトレンチ素子分離用マスクとN+接合形成用マスクとの形成に際してはセルの高集積化のために、DUV級の露光技術を2回使わなければならない。また、前記の２回にわたるマスク工程は、連続的な工程としてマスクオーバーラップマージンが必ず必要となり、これが結局はセルサイズの増加を持たらし、競争力がなくなった問題となる。
これをもう少し詳細に説明すれば、XBの長さ、すなわち一定のジャンクション(junction)領域を確保するためにはトレンチ素子分離膜側にマスクがずれる(misalign)マージンを考慮してセルサイズを大きくすべきであるという問題が発生する。
また、高集積化の問題では、図面上のXBの長さはDUV級以上でだけ形成が可能な0.25μm以下の長さでなければならない。
一方、DUV級のマスク工程は、まずレチクル(reticle)の製造原価だけでなく、フォトレジスト(photoresist)の単価も非常に高く、生産単価が高まるという短所が生じるようになる。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、上述した従来技術の問題点を解決するためになされたもので、拡散層配線密度の高集積化を自己整合接合形成方法により解決したアンドタイプフラッシュメモリセルの製造方法を提供することをその目的とする。
【課題を解決するための手段】
【０００８】
上述した目的を達成するための本発明に係るアンドタイプフラッシュメモリセルの製造方法は、シリコン基板上にパッド酸化膜とパッド窒化膜とを積層した後、前記パッド窒化膜を選択的にパターニングし、パッド窒化膜パターンを形成する段階と；
シリコン基板内に不純物をイオン注入して接合形成領域を形成する段階と;
前記パッド窒化膜パターンの側壁に絶縁膜スペーサを形成する段階と;
前記絶縁膜スペーサをマスクとして前記パッド酸化膜とシリコン基板とを選択的に除去し、前記接合形成領域を分割するトレンチを形成する段階と;
前記トレンチを含む全体構造の上面にギャップ埋めたて絶縁膜を形成する段階と；
前記ギャップ埋めたて絶縁膜を含む絶縁膜スペーサとパッド窒化膜パターンとパッド酸化膜とを選択的に除去し、トレンチ素子分離膜と接合領域を同時に形成する段階とを含み、構成されることを特徴とする。
【発明の効果】
【０００９】
本発明に係るアンドタイプフラッシュメモリセルの製造方法によれば、既存のアンドタイプフラッシュメモリ素子が持つ高集積化の問題を2階層、すなわち素子分離パターンとジャンクションパターンとの両方を同時に自己整合させる方法として解決できるようになる。
これと合わせ、前記のいろいろなパターンが自己整合により、フラッシュメモリーセルアレイ内に従来持つそれぞれのセル特性の均質性が向上し、素子の特性を向上させる。
また、半導体製造工程で製造原価が最も多く必要とされるDUV級の工程を1つ省略できるようになり、生産原価の節減効果を持たらす。
【発明を実施するための最良の形態】
【００１０】
以下、本発明に係るアンドタイプフラッシュメモリセルの製造方法を添付した図面を参照して詳細に説明する。
図３は本発明に係るアンドタイプフラッシュメモリセルの製造方法を説明するための、改善されたアンド型EEPROMセルの回路構成図である。
図４は本発明に係るアンドタイプフラッシュメモリセルのレイアウト図である。
図５は図４の本発明に係るアンドタイプフラッシュメモリセルの斜視図である。
図６ａ乃至図６ｉは本発明に係るアンドタイプフラッシュメモリセルの製造方法を説明するための工程別断面図である。
【００１１】
本発明に係るアンドタイプフラッシュメモリセルは、図３に示す回路図と同じように、既存の拡散層の高密度化の問題を解決するために、素子分離領域間に存在する接合のうちの一つが両セルに共有されるように配列されている。
また、このような配列構造が図４、及び５に示すようにアンドタイプフラッシュメモリセルのレイアウト図、及び斜視図として図示されている。
本発明に係るアンドタイプフラッシュメモリセルの製造方法を、図６ａ乃至６ｉを参照して具体的に説明すれば次の通りである。
本発明に係るアンドタイプフラッシュメモリセルの製造方法は、図６ａに示すように、シリコン基板(31)上にパッド酸化膜(33)とパッド窒化膜(35)とを順に蒸着した後、パッド窒化膜(35)上にトレンチ形成用感光膜パターン(37)を形成する。
【００１２】
それから、図６ｂに示すように、感光膜パターン(37)をマスクとしてパッド窒化膜(35)を選択的に除去し、パッド酸化膜(33)の一部を露出させる。
続いて、図６ｃに示すように、感光膜パターン(37)を除去した後、基板にAs、またはPをイオン注入し、シリコン基板(31)内に接合形成領域(39)(41)を形成する。
それから、図６ｄに示すように、全体構造の上面に500〜1500Åの厚さのスペーサ用絶縁膜(43)を蒸着する。この時、スペーサ用絶縁膜物質には窒化膜、またはTEOS系列の酸化膜を利用する。
続いて、図６ｅに示すように、スペーサ用絶縁膜(43)を選択的に除去し、パッド窒化膜パターン(35a)の側壁にスペーサ(43a)を形成する。この時、スペーサ(43a)形成時にパッド酸化膜(33)が余るようになり、接合イオン注入時にスクリーン酸化膜として使用され、シリコン基板の損傷を防止する。
【００１３】
それから、図６ｆに示すように、両側のスペーサ(43a)間のパッド酸化膜(33)とシリコン基板(31)とを一定の深さだけ選択的に除去し、素子分離用トレンチ(45)を形成する。この時、トレンチ(45)形成時に接合形成領域(39)は両側に分割され、スペーサ(43a)の下の接合領域(39a)はそのまま残るようになる。また、接合領域(39a)とトレンチ(45)とは自己整合方式により形成される。
続いて、図６ｇに示すように、トレンチ(45)を含む全体構造の上面にギャップ埋めたて絶縁膜(47)を蒸着する。
以後、ギャップ埋めたて絶縁膜の緻密化工程と接合形成領域の活性化のための熱工程とを同時に進行する。
【００１４】
それから、図６ｈ、及び図６ｉに示すように、CMP、または全面乾燥式蝕刻法により、ギャップ埋めたて絶縁膜(47)を選択的に除去し、セル間の分離を行い、パッド窒化膜(33a)を除去すればトレンチ素子分離膜(47a)と接合領域(39a)(41)とが形成される。
なお、本発明は上述した特定の望ましい実施例に限定されず、請求範囲で請求する本発明の要旨をはずれることなく、当発明が属する分野で通常の知識を持った者ならば誰でも多様な変更実施が可能である。
【図面の簡単な説明】
【００１５】
【図１】一般的なアンドタイプフラッシュメモリセルアレイの回路構成図。
【図２】ａ乃至ｈは従来技術に係るアンド型フラッシュメモリセルの製造方法を説明するための工程別断面図。
【図３】本発明に係るアンドタイプフラッシュメモリセルの製造方法を説明するための、改善されたアンド型EEPROMセルの回路構成図。
【図４】本発明に係るアンドタイプフラッシュメモリセルのレイアウト図。
【図５】図４の本発明に係るアンドタイプフラッシュメモリセルの斜視図。
【図６】ａ乃至ｉは本発明に係るアンドタイプフラッシュメモリセルの製造方法を説明するための工程別断面図。
【符号の説明】
【００１６】
３１    シリコン基板
３３    パッド酸化膜
３５    パッド窒化膜
３７    感光膜パターン
３９ａ，４１    接合領域
４３    スペーサ用絶縁膜
４３ａ  スペーサ
４５    素子分離用トレンチ
４７    ギャップ埋めたて酸化膜
４７ａ  トレンチ素子分離膜
５０    フローティングゲート酸化膜
５５    フローティングゲート
６０    コントロールゲート酸化膜
６５    コントロールゲート
【図１】
2004214682.tif 000003
【図２ａ】
2004214682.tif 000004
【図２ｂ】
2004214682.tif 000005
【図２ｃ】
2004214682.tif 000006
【図２ｄ】
2004214682.tif 000007
【図２ｅ】
2004214682.tif 000008
【図２ｆ】
2004214682.tif 000009
【図２ｇ】
2004214682.tif 000010
【図２ｈ】
2004214682.tif 000011
【図３】
2004214682.tif 000012
【図４】
2004214682.tif 000013
【図５】
2004214682.tif 000014
【図６ａ】
2004214682.tif 000015
【図６ｂ】
2004214682.tif 000016
【図６ｃ】
2004214682.tif 000017
【図６ｄ】
2004214682.tif 000018
【図６ｅ】
2004214682.tif 000019
【図６ｆ】
2004214682.tif 000020
【図６ｇ】
2004214682.tif 000021
【図６ｈ】
2004214682.tif 000022
【図６ｉ】
2004214682.tif 000023
【手続補正書】
【提出日】平成16年1月26日(2004.1.26)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正の内容】
【００１５】
【図１】一般的なアンドタイプフラッシュメモリセルアレイの回路構成図。
【図２ａ】従来技術に係るアンド型フラッシュメモリセルの製造方法を説明するための工程別断面図（その１）。
【図２ｂ】従来技術に係るアンド型フラッシュメモリセルの製造方法を説明するための工程別断面図（その２）。
【図２ｃ】従来技術に係るアンド型フラッシュメモリセルの製造方法を説明するための工程別断面図（その３）。
【図２ｄ】従来技術に係るアンド型フラッシュメモリセルの製造方法を説明するための工程別断面図（その４）。
【図２ｅ】従来技術に係るアンド型フラッシュメモリセルの製造方法を説明するための工程別断面図（その５）。
【図２ｆ】従来技術に係るアンド型フラッシュメモリセルの製造方法を説明するための工程別断面図（その６）。
【図２ｇ】従来技術に係るアンド型フラッシュメモリセルの製造方法を説明するための工程別断面図（その７）。
【図２ｈ】従来技術に係るアンド型フラッシュメモリセルの製造方法を説明するための工程別断面図（その８）。
【図３】本発明に係るアンドタイプフラッシュメモリセルの製造方法を説明するための、改善されたアンド型EEPROMセルの回路構成図。
【図４】本発明に係るアンドタイプフラッシュメモリセルのレイアウト図。
【図５】図４の本発明に係るアンドタイプフラッシュメモリセルの斜視図。
【図６ａ】本発明に係るアンドタイプフラッシュメモリセルの製造方法を説明するための工程別断面図（その１）。
【図６ｂ】本発明に係るアンドタイプフラッシュメモリセルの製造方法を説明するための工程別断面図（その２）。
【図６ｃ】本発明に係るアンドタイプフラッシュメモリセルの製造方法を説明するための工程別断面図（その３）。
【図６ｄ】本発明に係るアンドタイプフラッシュメモリセルの製造方法を説明するための工程別断面図（その４）。
【図６ｅ】本発明に係るアンドタイプフラッシュメモリセルの製造方法を説明するための工程別断面図（その５）。
【図６ｆ】本発明に係るアンドタイプフラッシュメモリセルの製造方法を説明するための工程別断面図（その６）。
【図６ｇ】本発明に係るアンドタイプフラッシュメモリセルの製造方法を説明するための工程別断面図（その７）。
【図６ｈ】本発明に係るアンドタイプフラッシュメモリセルの製造方法を説明するための工程別断面図（その８）。
【図６ｉ】本発明に係るアンドタイプフラッシュメモリセルの製造方法を説明するための工程別断面図（その９）。