(57)【要約】【課題】ゲート絶縁膜の厚さが互いに異なるＭＩＳＦＥＴを複数種類有する半導体集積回路装置の信頼性を向上する。【解決手段】フォトレジスト膜ＲＥＳＩをマスクとして領域１Ａにおける酸化シリコン膜８をウェットエッチングし、領域１Ａにおける酸化シリコン膜８Ａの膜厚ｔ１を、フォトレジスト膜ＲＥＳＩの除去後の洗浄工程にて除去できる厚さにした後、フォトレジスト膜ＲＥＳＩを除去し、次いで、半導体基板１を洗浄することによって酸化シリコン膜８Ａを除去する。続いて、半導体基板１に熱酸化処理を施すことにより、領域１Ａに相対的に膜厚の薄いゲート絶縁膜を形成し、領域１Ａ以外の領域に相対的に膜厚の厚いゲート絶縁膜を形成する。【選択図】    図５
2004186551.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）半導体基板の主面に素子分離領域を形成し、前記半導体基板の主面を第１領域、第２領域および前記素子分離領域に区画する工程、
（ｂ）前記第１領域および前記第２領域に第１絶縁膜を形成する工程、
（ｃ）前記第１領域の前記第１絶縁膜上にマスキング層を形成する工程、
（ｄ）前記マスキング層をマスクとして前記第２領域の前記第１絶縁膜をエッチングし、前記第２領域の前記第１絶縁膜を前記第１領域の前記第１絶縁膜より薄くする工程、
（ｅ）前記マスキング層を除去した後、前記半導体基板を洗浄することによって、前記第２領域の前記第１絶縁膜を除去し、前記第１領域の前記第１絶縁膜を残す工程、
（ｆ）前記第１領域の前記第１絶縁膜が存在し前記第２領域の前記第１絶縁膜が除去された状況下で、前記第１領域および前記第２領域に第２絶縁膜を形成する工程、
を含むことを特徴とする半導体集積回路装置の製造方法。
【請求項２】
請求項１記載の半導体集積回路装置の製造方法において、前記（ｄ）工程は、界面活性剤が添加されたバッファードフッ酸液を用いたウェットエッチングにより行うことを特徴とする半導体集積回路装置の製造方法。
【請求項３】
請求項２記載の半導体集積回路装置の製造方法において、前記（ｅ）工程における前記半導体基板の洗浄はフッ酸を含む洗浄液を用い、前記バッファードフッ酸液のフッ酸濃度は、前記洗浄液のフッ酸濃度より高いことを特徴とする半導体集積回路装置の製造方法。
【請求項４】
請求項１記載の半導体集積回路装置の製造方法において、前記（ｆ）工程後に、
（ｇ）前記第１領域に前記第１絶縁膜および前記第２絶縁膜の積層膜をゲート絶縁膜とする第１ＭＩＳＦＥＴを形成する工程、
（ｈ）前記第２領域に前記第２絶縁膜をゲート絶縁膜とする第２ＭＩＳＦＥＴを形成する工程、
を含むことを特徴とする半導体集積回路装置の製造方法。
【請求項５】
請求項１記載の半導体集積回路装置の製造方法において、前記（ｆ）工程後に、
（ｇ）前記第１領域に前記第１絶縁膜および前記第２絶縁膜の積層膜をゲート絶縁膜とする第１ＭＩＳＦＥＴを形成する工程、
（ｈ）前記第２領域に前記第２絶縁膜をゲート絶縁膜とする不揮発性メモリセルを形成する工程、
を含むことを特徴とする半導体集積回路装置の製造方法。
【請求項６】
（ａ）半導体基板の主面に素子分離領域を形成し、前記半導体基板の主面を第１領域、第２領域および前記素子分離領域に区画する工程、
（ｂ）前記第１領域および前記第２領域に第１絶縁膜を形成する工程、
（ｃ）前記第１絶縁膜上に第１薄膜を堆積する工程、
（ｄ）前記第１領域の前記第１薄膜上にマスキング層を形成する工程、
（ｅ）前記マスキング層をマスクとして前記第２領域の前記第１薄膜および前記第１絶縁膜をエッチングすることによって、前記第２領域の前記第１薄膜を除去し、前記第２領域の前記第１絶縁膜を前記第１領域の前記第１絶縁膜より薄くする工程、
（ｆ）前記マスキング層を除去した後、前記半導体基板を洗浄することによって、前記第１領域の前記第１薄膜および前記第２領域の前記第１絶縁膜を除去し、前記第１領域の前記第１絶縁膜を残す工程、
（ｇ）前記第１領域の前記第１絶縁膜が存在し前記第２領域の前記第１絶縁膜が除去された状況下で、前記第１領域および前記第２領域に第２絶縁膜を形成する工程、
を含むことを特徴とする半導体集積回路装置の製造方法。
【請求項７】
請求項６記載の半導体集積回路装置の製造方法において、前記第１薄膜は化学的成膜手段によって形成された酸化シリコン膜であることを特徴とする半導体集積回路装置の製造方法。
【請求項８】
請求項６記載の半導体集積回路装置の製造方法において、前記（ｅ）工程は、界面活性剤が添加されたバッファードフッ酸液を用いたウェットエッチングにより行うことを特徴とする半導体集積回路装置の製造方法。
【請求項９】
請求項８記載の半導体集積回路装置の製造方法において、前記（ｆ）工程における前記半導体基板の洗浄はフッ酸を含む洗浄液を用い、前記バッファードフッ酸液のフッ酸濃度は、前記洗浄液のフッ酸濃度より高いことを特徴とする半導体集積回路装置の製造方法。
【請求項１０】
請求項６記載の半導体集積回路装置の製造方法において、前記（ｇ）工程後に、
（ｈ）前記第１領域に前記第１絶縁膜および前記第２絶縁膜の積層膜をゲート絶縁膜とする第１ＭＩＳＦＥＴを形成する工程、
（ｉ）前記第２領域に前記第２絶縁膜をゲート絶縁膜とする第２ＭＩＳＦＥＴを形成する工程、
を含むことを特徴とする半導体集積回路装置の製造方法。
【請求項１１】
請求項６記載の半導体集積回路装置の製造方法において、前記（ｇ）工程後に、
（ｈ）前記第１領域に前記第１絶縁膜および前記第２絶縁膜の積層膜をゲート絶縁膜とする第１ＭＩＳＦＥＴを形成する工程、
（ｉ）前記第２領域に前記第２絶縁膜をゲート絶縁膜とする不揮発性メモリセルを形成する工程、
を含むことを特徴とする半導体集積回路装置の製造方法。
【請求項１２】
請求項１〜１１のいずれか１項に記載の半導体集積回路装置の製造方法において、前記第２絶縁膜を熱酸化法によって前記半導体基板の表面に形成することを特徴とする半導体集積回路装置の製造方法。
【請求項１３】
（ａ）半導体基板の表面上に第１絶縁膜を形成する工程、
（ｂ）前記第１絶縁膜の所定の領域上にマスキング層を形成する工程、
（ｃ）前記所定の領域以外の前記第１絶縁膜をエッチングする工程、
（ｄ）前記マスキング層を除去する工程、
（ｅ）前記半導体基板の主面を洗浄する工程、
を有し、
前記（ａ）工程から前記（ｅ）工程前までの間に、前記半導体基板の表面が露出されないことを特徴とする半導体集積回路装置の製造方法。
【請求項１４】
請求項１３記載の半導体集積回路装置の製造方法において、
前記（ｃ）工程において、前記所定の領域以外の第１絶縁膜は残されており、前記（ｅ）工程において、前記所定の領域以外の第１絶縁膜は除去されることを特徴とする半導体集積回路装置の製造方法。
【請求項１５】
請求項１３または１４記載の半導体集積回路装置の製造方法において、
前記（ｃ）工程のエッチングに用いられるエッチング液は、前記（ｅ）工程の洗浄に用いられる洗浄液よりもフッ酸濃度が濃いことを特徴とする半導体集積回路装置の製造方法。
【請求項１６】
請求項１３〜１５のいずれか１項に記載の半導体集積回路装置の製造方法において、前記（ｅ）工程後に、
（ｆ）前記半導体基板の主面に第２絶縁膜を形成する工程を有し、
（ｇ）前記所定の領域に前記第１絶縁膜と前記第２絶縁膜との積層膜をゲート絶縁膜とする第１ＭＩＳＦＥＴを形成し、前記所定の領域以外の領域に前記第２絶縁膜をゲート絶縁膜とする第２ＭＩＳＦＥＴを形成する工程、
を有することを特徴とする半導体集積回路装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置の製造技術に関し、特に、付加される電圧の異なる２種類以上のＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  ＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ）を内蔵する半導体集積回路装置に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）論理ＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）、電気的一括消去型ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃ  Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ；以下、フラッシュメモリという）等のメモリＬＳＩ、およびメモリ回路を搭載したＣＭＯＳ論理ＬＳＩにおいては、内部回路と入出力回路との電源電圧が異なる場合がある。たとえば、ＣＭＯＳ論理ＬＳＩでは、内部回路のＭＩＳＦＥＴのゲート電極の長さ（ゲート長）を入出力回路のＭＩＳＦＥＴのゲート長よりも短く設定することによって高速化を図っているが、内部回路のＭＩＳＦＥＴのソース、ドレインを構成する半導体領域の耐圧を確保するために、内部回路の電源電圧は入出力回路の電源電圧よりも低く設定される。この際、電源電圧の高い入出力回路のＭＩＳＦＥＴのゲート絶縁膜の信頼度を確保するために、このゲート絶縁膜の厚さは電源電圧の低い内部回路のＭＩＳＦＥＴのゲート絶縁膜の厚さよりも厚く設定される。
【０００３】
厚さの異なる２種類のゲート絶縁膜をシリコンで構成される半導体基板上に形成する方法としては、たとえば半導体基板の主面上に素子分離領域を形成した後、半導体基板に１回目の熱酸化処理を施して半導体基板の表面に相対的に薄いゲート絶縁膜となる酸化シリコン膜を形成する。続いて、半導体基板上に窒化シリコン膜を堆積した後、相対的に薄いゲート絶縁膜が形成される活性領域をフォトレジスト膜で覆い、相対的に厚いゲート絶縁膜が形成される活性領域における窒化シリコン膜および酸化シリコン膜をエッチングによって除去する。次いで、上記フォトレジスト膜を除去した後、残った窒化シリコン膜をマスクにして半導体基板に２回目の熱酸化処理を施すことにより、相対的に厚いゲート絶縁膜が形成される活性領域に相対的に厚いゲート絶縁膜となる酸化シリコン膜を形成する。その後、半導体基板上に残る窒化シリコン膜を選択的に除去し、厚さの異なる２種類のゲート絶縁膜を形成する技術がある（たとえば、特許文献１参照。）。
【０００４】
【特許文献１】
特開２００１−３０８１９８号公報（第４頁、第１−２図）
【０００５】
【発明が解決しようとする課題】
本発明者らは、厚さの異なる２種類のゲート絶縁膜を形成する技術について検討しており、その一例は以下の通りである。
【０００６】
まず、半導体基板の主面上に素子分離領域を形成した後、半導体基板に１回目の熱酸化処理を施して半導体基板の表面に酸化シリコン膜を形成する。次に、相対的に厚いゲート絶縁膜が形成される活性領域をフォトレジスト膜で覆い、相対的に薄いゲート絶縁膜が形成される活性領域の上記酸化シリコン膜をエッチングによって除去する。次いで、フォトレジスト膜を除去した後、半導体基板に２回目の熱酸化処理を施す。すなわち、相対的に薄いゲート絶縁膜は２回目の熱酸化処理で形成し、相対的に厚いゲート絶縁膜は１回目および２回目の熱酸化処理で形成するものである。
【０００７】
しかしながら、上記の厚さの異なる２種類のゲート絶縁膜を形成する方法においては以下のような課題が存在することを本発明者らは見出した。
【０００８】
すなわち、相対的に薄いゲート絶縁膜が形成される活性領域の酸化シリコン膜をフォトレジスト膜をマスクとしたエッチングによって除去したことによって、相対的に薄いゲート絶縁膜が形成される活性領域の表面が露出する。その活性領域の表面が露出した状況下でフォトレジスト膜の除去工程等を行うと、その際に発生した汚染物質が露出した活性領域の表面に付着する。この露出した活性領域の表面に付着した汚染物質の一部は、フォトレジスト膜を除去した後の半導体基板の洗浄工程後においてもその活性領域の表面に残留してしまう。このような汚染物質が活性領域の表面に付着した状態で２回目の熱酸化処理を行うことにより、２回目の熱酸化処理で形成される相対的に薄いゲート絶縁膜の膜質が劣化し、相対的に薄いゲート絶縁膜に耐圧低下が生じてしまう問題がある。
【０００９】
また、上記したような活性領域の表面が露出した状況下では、上記フォトレジスト膜の除去工程の際に発生した汚染物質以外にも、ゲート絶縁膜の膜質を劣化させる要因となる物質の活性領域の表面への付着が懸念される。
【００１０】
本発明の目的は、ゲート絶縁膜の厚さが互いに異なるＭＩＳＦＥＴを複数種類有する半導体集積回路装置の信頼性を向上することのできる技術を提供することにある。
【００１１】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１２】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１３】
すなわち、本発明は、半導体基板の主面を第１領域、第２領域および素子分離領域に区画した後に、前記第１領域および前記第２領域に第１絶縁膜を形成する工程と、前記第１領域の前記第１絶縁膜上にマスキング層を形成する工程と、前記マスキング層をマスクとして前記第２領域の前記第１絶縁膜をエッチングし、前記第２領域の前記第１絶縁膜を前記第１領域の前記第１絶縁膜より薄くする工程と、前記マスキング層を除去した後、前記半導体基板を洗浄することによって、前記第２領域の前記第１絶縁膜を除去し、前記第１領域の前記第１絶縁膜を残す工程と、前記第１領域の前記第１絶縁膜が存在し前記第２領域の前記第１絶縁膜が除去された状況下で、前記第１領域および前記第２領域に第２絶縁膜を形成する工程とを含むものである。
【００１４】
また、本発明は、半導体基板の主面を第１領域、第２領域および素子分離領域に区画した後に、前記第１領域および前記第２領域に第１絶縁膜を形成する工程と、前記第１絶縁膜上に第１薄膜を堆積する工程と、前記第１領域の前記第１薄膜上にマスキング層を形成する工程と、前記マスキング層をマスクとして前記第２領域の前記第１薄膜および前記第１絶縁膜をエッチングすることによって、前記第２領域の前記第１薄膜を除去し、前記第２領域の前記第１絶縁膜を前記第１領域の前記第１絶縁膜より薄くする工程と、前記マスキング層を除去した後、前記半導体基板を洗浄することによって、前記第１領域の前記第１薄膜および前記第２領域の前記第１絶縁膜を除去し、前記第１領域の前記第１絶縁膜を残す工程と、前記第１領域の前記第１絶縁膜が存在し前記第２領域の前記第１絶縁膜が除去された状況下で、前記第１領域および前記第２領域に第２絶縁膜を形成する工程とを含むものである。
【００１５】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００１６】
（実施の形態１）
本実施の形態１は、たとえばフラッシュメモリを有する半導体集積回路装置の製造方法に本発明を適用したものである。この本実施の形態１の半導体集積回路装置の製造方法を図１〜図１５に従って工程順に説明する。
【００１７】
図１に示すように、本実施の形態１の半導体集積回路装置が形成される半導体基板１は、フラッシュメモリのメモリセルとなるＭＩＳＦＥＴが形成される領域１Ａ、高耐圧系片側オフセットｎチャネル型ＭＩＳＦＥＴが形成される領域１Ｂ、電圧昇圧用ｎチャネル型ＭＩＳＦＥＴが形成される領域１Ｃおよび高耐圧系片側オフセットｐチャネル型ＭＩＳＦＥＴが形成される領域１Ｄを有する。
【００１８】
まず、ｐ型の単結晶Ｓｉ（シリコン）からなる半導体基板１の表面に酸化処理を施すことにより、酸化シリコン膜２を形成する。続いて、その酸化シリコン膜２の上部に窒化シリコン膜（図示は省略）を堆積した後、その窒化シリコン膜をエッチングして、酸化シリコン膜２の上部に選択的に窒化シリコン膜を残す。次いで、選択酸化法により、半導体基板１の表面に素子分離用のフィールド絶縁膜（素子分離領域）３を形成する。それにより、半導体基板１の主面を相対的に厚いゲート絶縁膜が形成される第１領域と相対的に薄いゲート絶縁膜が形成される第２領域と素子分離領域とに区画する。本実施の形態１において、第１領域は上記領域１Ｂ、１Ｃ、１Ｄに含まれ、第２領域は上記領域１Ａに含まれるものである。
【００１９】
次に、半導体基板１上に残っている窒化シリコン膜を、たとえば熱リン酸を用いて除去した後、図２に示すように、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜（図示は省略）をマスクとして半導体基板１にｎ型の導電型を有する不純物（たとえばＰ（リン））をイオン注入法等により導入する。続いて、半導体基板１に熱処理を施し、その不純物を拡散させることにより、ｎ型アイソレーション領域ＮｉＳＯを形成する。
【００２０】
続いて、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜（図示は省略）をマスクとして、半導体基板１にｎ型不純物（たとえばＰ）をイオン注入法等により導入する。次いで、そのフォトレジスト膜を除去した後、新たにフォトリソグラフィ技術によってパターニングされたフォトレジスト膜（図示は省略）をマスクとして、半導体基板１にｐ型不純物（たとえばＢＦ２（二フッ化ホウ素））をイオン注入法等により導入する。次いで、熱処理により、上記ｎ型不純物およびｐ型不純物を拡散させることによりｎ型ウェル４およびｐ型ウェル５を形成する。
【００２１】
次に、図３に示すように、半導体基板１の表面に熱酸化処理を施すことにより、たとえば膜厚２０ｎｍ程度の酸化シリコン膜（第１絶縁膜）８を形成する。ここで、図３は、領域１Ａ〜１ＤにＭＩＳＦＥＴのゲート絶縁膜を形成するまでの工程をわかりやすくするために領域１Ａ、１Ｂの断面のみを図示したものであり、以降、ゲート絶縁膜が形成される工程までは領域１Ａ、１Ｂの断面のみを図示する。
【００２２】
次に、図４に示すように、半導体基板１上にフォトレジスト膜（マスキング層）ＲＥＳＩを塗布した後、そのフォトレジスト膜ＲＥＳＩをパターニングすることによって、領域１Ｂ、１Ｃ、１Ｄ上にのみフォトレジスト膜ＲＥＳＩを残す。
【００２３】
次に、図５に示すように、たとえばＮＨ４Ｆ（フッ化アンモニウム）またはハイドロカーボンのような界面活性剤が添加されたバッファードフッ酸液を用い、上記フォトレジスト膜ＲＥＳＩをマスクとして半導体基板１の領域１Ａの主面（素子形成面）をウェットエッチングする。このウェットエッチング処理により、領域１Ａにおける酸化シリコン膜８の膜厚ｔ１を、フォトレジスト膜ＲＥＳＩの除去後の洗浄工程にて除去できる厚さにする。本実施の形態１においては、その膜厚ｔ１を２〜６ｎｍ程度とすることを例示できる。以降は説明をわかりやすくするため、領域１Ａの酸化シリコン膜８を酸化シリコン膜８Ａと表記し、領域１Ｂ、１Ｃおよび１Ｄの酸化シリコン膜８を酸化シリコン膜８Ｂと表記する。また、この時、フォトレジスト膜ＲＥＳＩで覆われていない領域１Ａのフィールド絶縁膜３も領域１Ａにおける酸化シリコン膜８Ａと同様にウェットエッチングされ、領域１Ａに残る酸化シリコン膜８Ａの膜厚ｔ１が２〜６ｎｍ程度の時において、フィールド絶縁膜３のエッチングされる厚さｔ２は１４〜１８ｎｍ程度となる。
【００２４】
上記ウェットエッチング処理時において、バッファードフッ酸液を用いることにより、薬液使用時間に対する酸化シリコン膜８のエッチングレートの変化を少なくすることができる。そのため、領域１Ａに残す酸化シリコン膜８の膜厚ｔ１を正確に制御することが可能となる。また、バッファードフッ酸液を用いることにより、上記ウェットエッチング処理中におけるフォトレジスト膜ＲＥＳＩの膨潤および半導体基板１からの剥離を防ぐことができる。
【００２５】
次に、図６に示すように、たとえばアッシング法などによりフォトレジスト膜ＲＥＳＩを除去する。次いで、図７に示すように、熱酸化処理によるゲート絶縁膜形成前の前洗浄として、フッ酸液を含む洗浄液を用いて半導体基板１の主面を含む全体に対して洗浄処理を施す。この洗浄処理によって、領域１Ａおよび領域１Ｂに残存している汚染物質や自然酸化膜などを除去することができる。この時、洗浄液のフッ酸濃度は、図５を用いて説明したウェットエッチング処理時に用いたバッファードフッ酸液のフッ酸濃度より低くする。この洗浄処理により、領域１Ａにおける酸化シリコン膜８Ａは除去され、領域１Ｂ、１Ｃ、１Ｄにおける酸化シリコン膜８Ｂは所定の膜厚が残る。ここで洗浄液のフッ酸濃度をバッファードフッ酸の濃度よりも低くしている理由は、洗浄液に含まれるフッ酸濃度が高いと、酸化シリコン膜８Ｂの膜厚を必要以上にエッチングしてしまうことが懸念されるからである。本実施の形態１においては、半導体基板１の主面を洗浄して汚染物質や自然酸化膜を除去する工程で、酸化シリコン膜８Ａを除去するが、この際に酸化シリコン膜８Ｂのオーバーエッチングについても考慮している。すなわち、洗浄液のフッ酸濃度をバッファードフッ酸液のフッ酸濃度よりも薄くすることで、酸化シリコン膜８Ｂのエッチング制御を容易にすることができる。また、エッチング制御が容易なことから、フィールド絶縁膜３のオーバーエッチングによる削りすぎを回避でき、削れ量ｔ２を最小限にすることが出来るので、フィールド絶縁膜３端部における電界集中が緩和でき、後述するフラッシュメモリの高温データ保持特性を向上することができる。
【００２６】
次いで、図８に示すように、半導体基板１に熱酸化処理を施し、半導体基板１の表面に酸化シリコン膜（第２絶縁膜）を形成することにより、領域１Ａにその酸化シリコン膜からなり膜厚ｔ３が１０ｎｍ程度のゲート絶縁膜９を形成し、領域１Ｂ、１Ｃ、１Ｄにその酸化シリコン膜および酸化シリコン膜８Ｂからなり膜厚ｔ４が２２ｎｍ〜２４ｎｍ程度のゲート絶縁膜１０を形成する。すなわち、領域１Ｂ、１Ｃ、１Ｄに酸化シリコン膜８Ｂと第２絶縁膜の積層膜であり相対的に膜厚の厚いゲート絶縁膜１０と、領域１Ａに第２絶縁膜からなり相対的に膜厚の薄いゲート絶縁膜９とを形成する。
【００２７】
上記ゲート絶縁膜９、１０の形成直前の洗浄工程の前においては、たとえばフォトレジスト膜ＲＥＳＩを除去した際に発生した物質や本実施の形態１の半導体集積回路装置の製造環境中に存在する物質などが酸化シリコン膜８に吸着していることが考えられる。なお、本実施の形態では、これらの物質を汚染物質という。たとえば、フォトレジスト膜ＲＥＳＩを除去する前に領域１Ａの酸化シリコン膜８Ａがすべて除去されていると、その汚染物質は、半導体基板１（ｐ型ウェル５）の表面に直接吸着することになる。半導体基板１（ｐ型ウェル５）の表面に直接吸着した汚染物質は、ゲート絶縁膜９、１０の形成直前の洗浄処理によっても完全に除去されずに残留してしまうことが懸念される。このような汚染物質が半導体基板１（ｐ型ウェル５）の表面に残留した状態でゲート絶縁膜９、１０を形成するための熱酸化処理を施すと、膜質が劣化し欠陥密度の大きいゲート絶縁膜９が形成されてしまうことになる。このようなゲート絶縁膜９を有するＭＩＳＦＥＴにおいては、ゲート絶縁膜破壊によるリーク電流の発生が懸念される。
【００２８】
一方、本実施の形態１においては、ゲート絶縁膜９、１０の形成直前の洗浄処理時まで領域１Ａには酸化シリコン膜８Ａが残っている。そのため、上記汚染物質は、酸化シリコン膜８Ａに吸着することになり、その洗浄工程により、領域１Ａにおける汚染物質は酸化シリコン膜８Ａと共に除去されることになる。それにより、本実施の形態１のゲート絶縁膜９の膜質の劣化を防ぐことができるのでゲート絶縁膜９の欠陥密度の増加を防ぐことができる。その結果、本実施の形態１のゲート絶縁膜９を有するＭＩＳＦＥＴにおいては、ゲート絶縁膜破壊によるリーク電流の発生を防ぐことが可能となる。すなわち、洗浄工程以前に半導体基板１の表面が露出されることが無いように、領域１Ａに残された酸化シリコン膜８Ａが保護膜として機能するので、半導体基板１の表面を清浄な状態に保つことが可能となるのである。
【００２９】
次に、図９に示すように、たとえばＣＶＤ法により半導体基板１の主面上に膜厚２００ｎｍ程度の多結晶Ｓｉ膜１１を堆積する。なお、この多結晶Ｓｉ膜１１は、たとえばＣＶＤ法で半導体基板１上に非晶質（アモルファス）Ｓｉを堆積した後、この非晶質Ｓｉに熱処理を施すことにより、非晶質Ｓｉを多結晶Ｓｉへと変化させることで形成してもよい。
【００３０】
続いて、上記多結晶Ｓｉ膜１１にＰを導入した後、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜（図示は省略）をマスクとしたエッチングにより多結晶Ｓｉ膜１１をパターニングする。
【００３１】
続いて、上記多結晶Ｓｉ膜１１のパターニングに用いたフォトレジスト膜を除去した後、たとえば約９５０℃の熱処理により、多結晶Ｓｉ膜１１の表面に第１の酸化シリコン膜を形成する。続いて、半導体基板１上に第１の窒化シリコン膜、第２の酸化シリコン膜、第２の窒化シリコン膜および第３の酸化シリコン膜を順次積層する。この時、第１および第２の窒化シリコン膜は、ＣＶＤ法によって堆積することを例示できる。第２および第３の酸化シリコン膜は、半導体基板１に酸化処理を施すことにより形成することを例示できる。本実施の形態１では、これら第１から第３の酸化シリコン膜と、第１および第２の窒化シリコン膜をまとめて層間容量膜１６とする。
【００３２】
次に、図１０に示すように、多結晶Ｓｉ膜１１を堆積した工程と同様の工程により、半導体基板１の主面上に、たとえば膜厚１６．５ｎｍ程度の多結晶Ｓｉ膜１８を堆積する。続いて、たとえばＣＶＤ法により、その多結晶Ｓｉ膜１８上に膜厚１５０ｎｍ程度のＷＳｉｘ（タングステンシリサイド）膜１９を堆積する。次いで、たとえばＣＶＤ法により、そのＷＳｉｘ膜１９上に膜厚１５０ｎｍ程度の酸化シリコン膜２０を堆積する。
【００３３】
続いて、フォトリソグラフィ技術によって領域１Ａの一部と領域１Ｂ、１Ｃ、１Ｄの全面が開口するようなフォトレジスト膜のパターンを形成する。その後、パターニングされたフォトレジスト膜（図示は省略）をマスクにしたドライエッチングにより、ＷＳｉｘ膜１９および多結晶Ｓｉ膜１８を一括にパターニングし、制御ゲート電極２２を形成する。
【００３４】
次に、図１１に示すように、そのフォトレジスト膜をマスクとしたドライエッチングにより層間容量膜１６をパターニングする。続いて、その上記フォトレジスト膜を除去した後、酸化シリコン膜２０をマスクとして多結晶Ｓｉ膜１１をドライエッチングすることにより、領域１Ａに浮遊ゲート電極２４を形成し、領域１Ｂ、１Ｃ、１Ｄにゲート電極２５を形成する。ここで、浮遊ゲート電極２４、層間容量膜１６および制御ゲート電極２２をまとめてゲート電極２６とする。
【００３５】
次に、図１２に示すように、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜（図示は省略）をマスクとして、ゲート電極２６の片側のｐ型ウェル５にｎ型の導電型を有する不純物（たとえばＰ）をイオン注入法等により導入した後、熱処理を施す。
【００３６】
続いて、上記フォトレジスト膜を除去した後、新たに領域１Ａ、１Ｂ、１Ｃ上にフォトレジスト膜（図示は省略）を形成する。そして、そのフォトレジスト膜をマスクとして、ｎ型ウェル４にｐ型の導電型を有する不純物（たとえばＢＦ２）をイオン注入法等により導入することにより、ｐ−型半導体領域３１を形成する。
【００３７】
続いて、上記領域１Ａ、１Ｂ、１Ｃを覆うフォトレジスト膜を除去した後、新たに領域１Ｄ上にフォトレジスト膜（図示は省略）を形成する。そして、そのフォトレジスト膜をマスクとして、ｐ型ウェル５にｎ型の導電型を有する不純物（たとえばＰ）をイオン注入法等により導入することにより、ｎ−型半導体領域３２を形成する。その後、領域１Ｄを覆うフォトレジスト膜を除去する。
【００３８】
次に、図１３に示すように、たとえばＣＶＤ法にて、半導体基板１上に酸化シリコン膜を堆積する。続いて、その酸化シリコン膜を異方的にエッチングすることにより、その酸化シリコン膜をゲート電極２５、２６の側壁に残し、サイドウォールスペーサ３３を形成する。
【００３９】
続いて、領域１Ｄ上および領域１Ａ、１Ｂ、１Ｃにおけるゲート電極２５、２６上にフォトレジスト膜（図示は省略）を形成する。この時、領域１Ｂにおけるゲート電極２５の片側のｎ−型半導体領域３２の所定の範囲がそのフォトレジスト膜で覆われるようにする。そして、そのフォトレジスト膜をマスクとして、ｐ型ウェル５にｎ型の導電型を有する不純物（たとえばＰ）をイオン注入法等により導入する。
【００４０】
次に、上記フォトレジスト膜を除去した後、新たに領域１Ａ、１Ｂ、１Ｃ上および領域１Ｄにおけるゲート電極２５上にフォトレジスト膜（図示は省略）を形成する。この時、領域１Ｄにおけるゲート電極２５の片側のｐ−型半導体領域３１の所定の範囲がそのフォトレジスト膜で覆われるようにする。そして、そのフォトレジスト膜をマスクとして、ｎ型ウェル４にｐ型の導電型を有する不純物（たとえばＢＦ２）をイオン注入法等により導入する。続いて、そのフォトレジスト膜を除去した後、半導体基板１に９００℃程度の熱処理を施すことにより、ｐ＋型半導体領域３４およびｎ＋型半導体領域３５を形成する。これにより、領域１Ａにおいてはフラッシュメモリのメモリセル（不揮発性メモリセル）となるＭＩＳＦＥＴ（第２ＭＩＳＦＥＴ）ＱＡ、領域１Ｂにおいては高耐圧系片側オフセットｎチャネル型ＭＩＳＦＥＴ（第１ＭＩＳＦＥＴ）ＱＢ、領域１Ｃにおいては電圧昇圧用ｎチャネル型ＭＩＳＦＥＴ（第１ＭＩＳＦＥＴ）ＱＣ、および領域１Ｄにおいては高耐圧系片側オフセットｐチャネル型ＭＩＳＦＥＴ（第１ＭＩＳＦＥＴ）ＱＤを形成することができる。
【００４１】
次に、図１４に示すように、半導体基板１上に窒化シリコン膜および酸化シリコン膜を下層より順次堆積することにより、層間絶縁膜３６を形成する。続いて、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜（図示は省略）をマスクとして、領域１Ａの層間絶縁膜３６をドライエッチングすることにより、ｎ−型半導体領域３２およびｎ＋型半導体領域３５に達するコンタクトホール３８を開孔する。
【００４２】
次に、上記フォトレジスト膜を除去した後、たとえばＣＶＤ法で半導体基板１上に多結晶Ｓｉ膜を堆積し、コンタクトホール３８内をその多結晶Ｓｉ膜で埋め込む。その後、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜（図示は省略）をマスクとしたドライエッチングによりその多結晶Ｓｉ膜をパターニングし、配線３９を形成する。
【００４３】
次に、図１５に示すように、たとえばＣＶＤ法により半導体基板１上にＢＰＳＧ（Ｂｏｒｏ−ｐｈｏｓｐｈｏ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜４０を堆積した後、Ｎ２雰囲気中にて半導体基板に対して約９００℃の熱処理を施すことにより、そのＢＰＳＧ膜４０の表面を平坦化する。
【００４４】
続いて、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜（図示は省略）をマスクとしてＢＰＳＧ膜４０をエッチングすることにより、コンタクトホール４１を形成する。次いで、そのフォトレジスト膜を除去した後、半導体基板１上に窒化チタン膜を堆積する。次いで、その窒化チタン膜上に、コンタクトホール４１を埋め込むＷ（タングステン）膜を堆積する。次いで、エッチバック法により、ＢＰＳＧ膜４０上のＷ膜および窒化チタン膜を除去し、コンタクトホール４１内にＷ膜および窒化チタン膜を残すことによりプラグ４２を形成する。
【００４５】
次に、スパッタリング法にて半導体基板１上にＡｌ（アルミニウム）膜を堆積する。続いて、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜（図示は省略）をマスクとしてそのＡｌ膜をドライエッチングすることによって配線４３を形成し、本実施の形態１の半導体集積回路装置を製造する。
【００４６】
ここで、図１６は、本実施の形態の半導体集積回路装置の要部ブロック図である。前述したように、本実施の形態１の半導体集積回路装置はフラッシュメモリを含んでおり、そのフラッシュメモリは図１６に示すように、メモリマット部ＭＭ、制御部ＣＴおよび種々のレジスタＲＥＧなどを含み、モジュールバスと電気的に接続されている。また、メモリマット部ＭＭは、内部アドレスバスおよび内部データバスと電気的に接続されている。
【００４７】
フラッシュメモリのメモリセルを形成する上記ＭＩＳＦＥＴＱＡ（図１３参照）は、メモリマット部ＭＭに含まれており、領域１Ｂに形成される上記高耐圧系片側オフセットｎチャネル型ＭＩＳＦＥＴＱＢ、領域１Ｃに形成される電圧昇圧用ｎチャネル型ＭＩＳＦＥＴＱＣおよび領域１Ｄに形成される高耐圧系片側オフセットｐチャネル型ＭＩＳＦＥＴＱＤは、制御部ＣＴに含まれている。また、電圧昇圧用ｎチャネル型ＭＩＳＦＥＴＱＣは、制御部ＣＴ内にて電圧昇圧回路を形成している。
【００４８】
図１７は、本発明者らが実験により求めた上記フラッシュメモリの良品率について示したものである。ここでは、前記図５を用いて説明した工程における領域１Ａに残る酸化シリコン膜８Ａの膜厚ｔ１を約２ｎｍ、約４ｎｍおよび約８ｎｍとした場合のそれぞれについての結果と、参考にその膜厚ｔ１を０とした場合についての結果を示している。
【００４９】
図１７に示すように、前記図５を用いて説明した工程における領域１Ａに残る酸化シリコン膜８Ａの膜厚ｔ１を約２ｎｍ、約４ｎｍおよび約８ｎｍとした場合には、膜厚ｔ１を０とした場合（従来の工程）に比べて良品率を５％〜７％程度向上できることがわかった。これは前述したように、半導体基板１の表面上に汚染物質が付着することによって、欠陥密度の大きいゲート絶縁膜９が形成されてしまい、ゲート絶縁膜９と半導体基板１の界面特性の劣化に起因するところが大きい。すなわち、実験結果からも、ゲート絶縁膜９、１０（図８参照）の形成直前の洗浄処理時まで領域１Ａに酸化シリコン膜８Ａを残すことにより、フラッシュメモリのメモリセルを形成する上記ＭＩＳＦＥＴＱＡ（図１３参照）のゲート絶縁膜となる相対的に薄いゲート絶縁膜９の膜質を向上し、ＭＩＳＦＥＴＱＡにおいては、ゲート絶縁膜破壊によるリーク電流の発生を防ぐことができることがわかった。
【００５０】
図１８は、本発明者らが実験により求めた上記フラッシュメモリの高温データ保持特性について示したものである。ここでは、前記図５を用いて説明した工程における領域１Ａに残る酸化シリコン膜８Ａの膜厚ｔ１を約４ｎｍおよび約８ｎｍとした場合のそれぞれについての結果と、参考にその膜厚ｔ１を０とした場合（従来の工程）についての結果を示している。
【００５１】
この実験は、約２５℃の雰囲気中にて上記フラッシュメモリのメモリセルへのデータの書き込みを行い、続いて、メモリセルの消去レベル電圧（以降、第１消去レベルと記す）を測定した後に、そのフラッシュメモリを約２５０℃の雰囲気中に８時間程度放置し、次いで、改めてメモリセルの消去レベル電圧（以降、第２消去レベルと記す）を測定し、第１消去レベルと第２消去レベルとの差を求めることによってフラッシュメモリの高温データ保持特性を調べたものである。
【００５２】
図１８に示すように、前記図５を用いて説明した工程における領域１Ａに残る酸化シリコン膜８Ａの膜厚ｔ１が厚くなるに従って第１消去レベルと第２消去レベルとの差は小さくなり、フラッシュメモリの高温データ保持特性が良好になっていることがわかった。また、前述したように図５〜図８に示すフィールド絶縁膜３の端部におけるバッファードフッ酸及び洗浄液による削れ量ｔ２を最小限とすることができるので、フィールド絶縁膜３端部における電界集中が緩和でき、フラッシュメモリの高温データ保持特性を向上することができる。すなわち、図１８に示した実験結果からも、ゲート絶縁膜９、１０（図８参照）の形成直前の洗浄処理時まで領域１Ａに酸化シリコン膜８Ａを残すことにより、フラッシュメモリのメモリセルを形成する上記ＭＩＳＦＥＴＱＡ（図１３参照）のゲート絶縁膜となる相対的に薄いゲート絶縁膜９の膜質を向上し、ＭＩＳＦＥＴＱＡにおいては、ゲート絶縁膜破壊によるリーク電流の発生を防ぐことができることがわかった。
【００５３】
（実施の形態２）
次に、本実施の形態２の半導体集積回路装置の製造工程について説明する。
【００５４】
前記実施の形態１においては酸化シリコン膜８Ｂ上に直にフォトレジスト膜ＲＥＳＩを形成したが、本実施の形態２においてはフォトレジスト膜ＲＥＳＩと酸化シリコン膜８Ｂとの間に保護膜として別途酸化シリコン膜を形成するものである。
【００５５】
本実施の形態２の半導体集積回路装置の製造工程は、前記実施の形態１において図３を用いて説明した工程までは同様である。
【００５６】
その後、図１９に示すように、ＣＶＤ法にて半導体基板１上に膜厚１０ｎｍ程度の酸化シリコン膜（第１薄膜）８Ｃを堆積する。次いで、図２０に示すように、半導体基板１上にフォトレジスト膜ＲＥＳＩを塗布した後、そのフォトレジスト膜ＲＥＳＩをパターニングすることによって、領域１Ｂ、１Ｃ、１Ｄ上にのみフォトレジスト膜ＲＥＳＩを残す。なお、本実施の形態２の半導体集積回路装置の製造工程をわかりやすくするために、領域１Ｃ、１Ｄについての図示は省略する。
【００５７】
次に、図２１に示すように、前記実施の形態１において図５を用いて説明した工程と同様の工程により、バッファードフッ酸液を用いて半導体基板１の領域１Ａの主面（素子形成面）をウェットエッチングし、領域１Ａにおける酸化シリコン膜８Ａの膜厚ｔ１を、フォトレジスト膜ＲＥＳＩの除去後の洗浄工程にて除去できる厚さにする。本実施の形態２においても、前記実施の形態１と同様に、その膜厚ｔ１を２〜６ｎｍ程度とすることを例示できる。また、本実施の形態２においても、このウェットエッチング処理により、フォトレジスト膜ＲＥＳＩで覆われていない領域１Ａのフィールド絶縁膜３が領域１Ａにおける酸化シリコン膜８Ａと同様にウェットエッチングされ、領域１Ａに残る酸化シリコン膜８Ａの膜厚ｔ１が２〜６ｎｍ程度の時において、フィールド絶縁膜３のエッチングされる厚さｔ２は１４〜１８ｎｍ程度となる。
【００５８】
次に、図２２に示すように、たとえばアッシング法などによりフォトレジスト膜ＲＥＳＩを除去する。続いて、熱酸化処理によるゲート絶縁膜形成前の前洗浄として、フッ酸液を含む洗浄液を用いて半導体基板１の主面を含む全体に対して洗浄処理を施す。本実施の形態２においても、前記実施の形態１と同様の理由により、洗浄液のフッ酸濃度は上記ウェットエッチング処理時（図２１参照）に用いたバッファードフッ酸液のフッ酸濃度より低くする。この洗浄処理により、領域１Ａにおける酸化シリコン膜８Ａは除去される。また、ＣＶＤ法で成膜された酸化シリコン膜８Ｃは、熱酸化処理によって形成された酸化シリコン膜８よりフッ酸液に対するエッチングレートが大きいことから、領域１Ａにおける酸化シリコン膜８Ａが除去されている間に領域１Ｂ、１Ｃ、１Ｄにおける酸化シリコン膜８Ｃも除去される。そして、酸化シリコン膜８Ａが除去されている間に酸化シリコン膜８Ｃが除去されてしまうことから、酸化シリコン膜８Ｂも所定の膜厚分だけエッチングされる。
【００５９】
次いで、前記実施の形態１において図８を用いて説明した工程と同様に、半導体基板１に熱酸化処理を施し、半導体基板１の表面に酸化シリコン膜（第２絶縁膜）を形成することにより、領域１Ａにその酸化シリコン膜からなり膜厚ｔ３（図８参照）が１０ｎｍ程度のゲート絶縁膜９を形成し、領域１Ｂ、１Ｃ、１Ｄにその酸化シリコン膜および酸化シリコン膜８Ｂの積層膜からなり膜厚ｔ４（図８参照）が２２ｎｍ〜２４ｎｍ程度のゲート絶縁膜１０を形成する。すなわち、相対的に膜厚の厚いゲート絶縁膜１０と、相対的に膜厚の薄いゲート絶縁膜９とを形成する。この際の断面図は、前記図８と同様になるので改めての図示は省略する。
【００６０】
上記の本実施の形態２によれば、領域１Ｂ、１Ｃ、１Ｄにおいて酸化シリコン膜８Ｂとフォトレジスト膜ＲＥＳＩとの間に酸化シリコン膜８Ｃが存在するので、フォトレジスト膜ＲＥＳＩが直接酸化シリコン膜８Ｂと接触しない。そのため、フォトレジスト膜ＲＥＳＩの一部が酸化シリコン膜８Ｂに付着し、汚染してしまうことを防ぐことができる。その結果、ゲート絶縁膜９およびゲート絶縁膜１０を形成する際の熱酸化処理後においても、領域１Ｂ、１Ｃ、１Ｄにおけるゲート絶縁膜１０の欠陥密度を小さくすることができる。すなわち、欠陥密度の小さい良質なゲート絶縁膜１０を形成することができることから、本実施の形態２のゲート絶縁膜１０を有するＭＩＳＦＥＴにおいては、ゲート絶縁膜破壊によるリーク電流の発生を防ぐことが可能となる。
【００６１】
以後、前記実施の形態１において図９〜図１５を用いて説明した工程と同様の工程を経ることによって本実施の形態２の半導体集積回路装置を製造する。
【００６２】
すなわち、上記のような本実施の形態２によって、前記実施の形態１と比較して、領域１Ｂ、１Ｃ、１Ｄにおいて酸化シリコン膜８Ｂとフォトレジスト膜ＲＥＳＩとの間に、酸化シリコン膜８Ｂを保護する酸化シリコン膜８Ｃを形成しているため、領域１Ｂ、１Ｃ、１Ｄに形成されるＭＩＳＦＥＴＱＢ、ＱＣ、ＱＤの信頼性を向上させることが可能となる。
【００６３】
（実施の形態３）
次に、本実施の形態３の半導体集積回路装置の製造工程について説明する。
【００６４】
前記実施の形態１においては素子分離用の手段としてフィールド絶縁膜３（図１参照）を形成したが、本実施の形態３においては素子分離用の手段として溝型のトレンチアイソレーションを形成している。
【００６５】
まず、図２３に示すように、前記実施の形態１で用いた半導体基板１と同様の半導体基板１を用意する。本実施の形態３においても、半導体基板１は、フラッシュメモリのメモリセルとなるＭＩＳＦＥＴが形成される領域１Ａ、高耐圧系片側オフセットｎチャネル型ＭＩＳＦＥＴが形成される領域１Ｂ、電圧昇圧用ｎチャネル型ＭＩＳＦＥＴが形成される領域１Ｃおよび高耐圧系片側オフセットｐチャネル型ＭＩＳＦＥＴが形成される領域１Ｄを有する。
【００６６】
続いて、半導体基板１の主面に溝部３Ａを形成する。溝部３Ａの深さは、たとえば約０．３５μｍとする。その後、半導体基板１に熱酸化処理を施し、表面に酸化シリコン膜を形成する。さらに半導体基板１上に酸化シリコン膜３Ｂを堆積した後、これを化学的機械研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ；ＣＭＰ）法により研磨し、溝部３Ａ内にのみ酸化シリコン膜３Ｂを残すことにより素子分離領域（トレンチアイソレーション）を形成する。それにより、半導体基板１の主面を相対的に厚いゲート絶縁膜が形成される第１領域と相対的に薄いゲート絶縁膜が形成される第２領域と素子分離領域とに区画する。本実施の形態３においても、前記実施の形態１と同様に、第１領域は上記領域１Ｂ、１Ｃ、１Ｄに含まれ、第２領域は上記領域１Ａに含まれるものである。
【００６７】
続いて、前記実施の形態１において図１および図２を用いて説明した工程と同様の工程により、ｎ型アイソレーション領域ＮｉＳＯ、ｎ型ウェル４およびｐ型ウェル５を形成する。
【００６８】
次に、図２４に示すように、前記実施の形態１において図３を用いて説明した工程と同様の工程により酸化シリコン膜８を形成する。ここで、図２４は、領域１Ａ〜１ＤにＭＩＳＦＥＴのゲート絶縁膜を形成するまでの工程をわかりやすくするために領域１Ａ、１Ｂの断面のみを図示したものであり、以降、ゲート絶縁膜が形成される工程までは領域１Ａ、１Ｂの断面のみを図示する。
【００６９】
次に、図２５に示すように、前記実施の形態１において図４を用いて説明した工程と同様に、フォトリソグラフィ技術によってパターニングしたフォトレジスト膜ＲＥＳＩを領域１Ｂ、１Ｃ、１Ｄ上に形成する。
【００７０】
次に、図２６に示すように、前記実施の形態１において図５を用いて説明した工程と同様の工程により、バッファードフッ酸液を用いて半導体基板１の領域１Ａの主面（素子形成面）をウェットエッチングし、領域１Ａにおける酸化シリコン膜８Ａの膜厚ｔ１を、フォトレジスト膜ＲＥＳＩの除去後の洗浄工程にて除去できる厚さにする。本実施の形態３においても、前記実施の形態１、２と同様に、その膜厚ｔ１を２〜６ｎｍ程度とすることを例示できる。また、本実施の形態３においては、このウェットエッチング処理により、フォトレジスト膜ＲＥＳＩで覆われていない領域１Ａの酸化シリコン膜３Ｂが領域１Ａにおける酸化シリコン膜８Ａと同様にウェットエッチングされ、領域１Ａに残る酸化シリコン膜８Ａの膜厚ｔ１が２〜６ｎｍ程度の時において、酸化シリコン膜３Ｂのエッチングされる厚さｔ２は１４〜１８ｎｍ程度となる。
【００７１】
次に、図２７に示すように、たとえばアッシング法などによりフォトレジスト膜ＲＥＳＩを除去した後、図２８に示すように、熱酸化処理によるゲート絶縁膜形成前の前洗浄として、フッ酸液を含む洗浄液を用いて半導体基板１の主面を含む全体に対して洗浄処理を施す。本実施の形態３においても、前記実施の形態１、２と同様の理由により、洗浄液のフッ酸濃度は上記ウェットエッチング処理時（図２６参照）に用いたバッファードフッ酸液のフッ酸濃度より低くする。また、実施の形態１と同様に、洗浄液のフッ酸濃度をバッファードフッ酸液のフッ酸濃度よりも薄くすることで、素子分離領域（トレンチアイソレーション）の端部における酸化シリコン膜３Ｂのエッチング量を最小限に制御できるので、本実施の形態３のような溝型のトレンチアイソレーションにおいても端部の電界集中を最小限とすることができる。この洗浄処理により、酸化シリコン膜８Ａは除去される。また、酸化シリコン膜８Ａが除去されている間に酸化シリコン膜８Ｂも所定の膜厚分だけエッチングされる。
【００７２】
次に、図２９に示すように、前記実施の形態１において図８を用いて説明した工程と同様に、半導体基板１に熱酸化処理を施し、半導体基板１の表面に酸化シリコン膜（第２絶縁膜）を形成することにより、領域１Ａにその酸化シリコン膜からなり膜厚ｔ３が１０ｎｍ程度のゲート絶縁膜９を形成し、領域１Ｂ、１Ｃ、１Ｄにその酸化シリコン膜および酸化シリコン膜８Ｂの積層膜からなり膜厚ｔ４が２２ｎｍ〜２４ｎｍ程度のゲート絶縁膜１０を形成する。すなわち、相対的に膜厚の厚いゲート絶縁膜１０と、相対的に膜厚の薄いゲート絶縁膜９とを形成する。
【００７３】
以後、前記実施の形態１において図９〜図１５を用いて説明した工程と同様の工程を経ることによって本実施の形態３の半導体集積回路装置を製造する（図３０参照）。
【００７４】
上記の本実施の形態３によれば、前記実施の形態１と同様に、ゲート絶縁膜９、１０の形成直前の洗浄処理時まで領域１Ａには酸化シリコン膜８Ａが残っている。そのため、汚染物質は、酸化シリコン膜８Ａに吸着することになり、その洗浄工程により、領域１Ａにおける汚染物質は酸化シリコン膜８Ａと共に除去されることになる。それにより、本実施の形態３のゲート絶縁膜９の膜質が劣化し、欠陥密度が大きくなってしまうことを防ぐことができる。その結果、本実施の形態３のゲート絶縁膜９を有するＭＩＳＦＥＴにおいては、ゲート絶縁膜破壊によるリーク電流の発生を防ぐことが可能となる。
【００７５】
（実施の形態４）
次に、本実施の形態４の半導体集積回路装置の製造工程について説明する。
【００７６】
前記実施の形態３においては領域１Ｂ、１Ｃ、１Ｄの酸化シリコン膜８Ｂ上に直にフォトレジスト膜ＲＥＳＩを形成した（図２６参照）が、本実施の形態４においてはフォトレジスト膜ＲＥＳＩと酸化シリコン膜８Ｂとの間に保護膜として別途酸化シリコン膜を形成している。
【００７７】
本実施の形態４の半導体集積回路装置の製造工程は、前記実施の形態３において図２４を用いて説明した工程までは同様である。
【００７８】
その後、図３１に示すように、前記実施の形態３において図２４を用いて説明した工程と同様に、ＣＶＤ法にて半導体基板１上に酸化シリコン膜８Ｃを堆積する。次いで、図３２に示すように、半導体基板１上にフォトレジスト膜ＲＥＳＩを塗布した後、そのフォトレジスト膜ＲＥＳＩをパターニングすることによって、領域１Ｂ、１Ｃ、１Ｄ上にのみフォトレジスト膜ＲＥＳＩを残す。なお、本実施の形態４の半導体集積回路装置の製造工程をわかりやすくするために、領域１Ｃ、１Ｄについての図示は省略する。
【００７９】
次に、図３３に示すように、前記実施の形態１において図５を用いて説明した工程と同様の工程により、バッファードフッ酸液を用いて半導体基板１の領域１Ａの主面（素子形成面）をウェットエッチングし、領域１Ａにおける酸化シリコン膜８Ａの膜厚ｔ１を、フォトレジスト膜ＲＥＳＩの除去後の洗浄工程にて除去できる厚さにする。本実施の形態４においても、前記実施の形態１、２、３と同様に、その膜厚ｔ１を２〜６ｎｍ程度とすることを例示できる。また、本実施の形態４においても、このウェットエッチング処理により、フォトレジスト膜ＲＥＳＩで覆われていない領域１Ａの酸化シリコン膜３Ｂが領域１Ａにおける酸化シリコン膜８Ａと同様にウェットエッチングされ、領域１Ａに残る酸化シリコン膜８Ａの膜厚ｔ１が２〜６ｎｍ程度の時において、酸化シリコン膜３Ｂのエッチングされる厚さｔ２は１４〜１８ｎｍ程度となる。
【００８０】
次に、図３４に示すように、たとえばアッシング法などによりフォトレジスト膜ＲＥＳＩを除去する。続いて、熱酸化処理によるゲート絶縁膜形成前の前洗浄として、フッ酸液を含む洗浄液を用いて半導体基板１の主面を含む全体に対して洗浄処理を施す。本実施の形態４においても、前記実施の形態１、２、３と同様の理由により、洗浄液のフッ酸濃度は上記ウェットエッチング処理時（図３３参照）に用いたバッファードフッ酸液のフッ酸濃度より低くする。この洗浄処理により、酸化シリコン膜８Ａは除去される。また、ＣＶＤ法で成膜された酸化シリコン膜８Ｃは、熱酸化処理によって形成された酸化シリコン膜８よりフッ酸液に対するエッチングレートが大きいことから、前記実施の形態２と同様に、酸化シリコン膜８Ａが除去されている間に酸化シリコン膜８Ｃも除去される。そして、酸化シリコン膜８Ａが除去されている間に酸化シリコン膜８Ｃが除去されてしまうことから、酸化シリコン膜８Ｂも所定の膜厚分だけエッチングされる。
【００８１】
前記実施の形態１において図８を用いて説明した工程と同様に、半導体基板１に熱酸化処理を施し、半導体基板１の表面に酸化シリコン膜（第２絶縁膜）を形成することにより、領域１Ａにその酸化シリコン膜からなり膜厚ｔ３（図８もしくは図２９参照）が１０ｎｍ程度のゲート絶縁膜９を形成し、領域１Ｂ、１Ｃ、１Ｄにその酸化シリコン膜および酸化シリコン膜８Ｂの積層膜からなり膜厚ｔ４（図８もしくは図２９参照）が２２ｎｍ〜２４ｎｍ程度のゲート絶縁膜１０を形成する。すなわち、相対的に膜厚の厚いゲート絶縁膜１０と、相対的に膜厚の薄いゲート絶縁膜９とを形成する。この際の断面図は、前記図２９と同様になるので改めての図示は省略する。
【００８２】
上記の本実施の形態４によれば、前記実施の形態２と同様に、領域１Ｂ、１Ｃ、１Ｄにおいて酸化シリコン膜８Ｂとフォトレジスト膜ＲＥＳＩとの間に酸化シリコン膜８Ｃが存在するので、フォトレジスト膜ＲＥＳＩが直接酸化シリコン膜８Ｂと接触しない。そのため、フォトレジスト膜ＲＥＳＩの一部が酸化シリコン膜８Ｂに付着し、汚染してしまうことを防ぐことができる。その結果、ゲート絶縁膜９およびゲート絶縁膜１０を形成する際の熱酸化処理後においても、領域１Ｂ、１Ｃ、１Ｄにおけるゲート絶縁膜１０の欠陥密度を小さくすることができる。すなわち、欠陥密度の小さい良質なゲート絶縁膜１０を形成することができることから、本実施の形態４のゲート絶縁膜１０を有するＭＩＳＦＥＴにおいては、ゲート絶縁膜破壊によるリーク電流の発生を防ぐことが可能となる。
【００８３】
以後、前記実施の形態１において図９〜図１５を用いて説明した工程と同様の工程を経ることによって本実施の形態４の半導体集積回路装置を製造する。
【００８４】
すなわち、上記のような本実施の形態４によって、前記実施の形態３と比較して、領域１Ｂ、１Ｃ、１Ｄにおいて酸化シリコン膜８Ｂとフォトレジスト膜ＲＥＳＩとの間に酸化シリコン膜８Ｂを保護する酸化シリコン膜８Ｃを形成しているため、領域１Ｂ、１Ｃ、１Ｄに形成されるＭＩＳＦＥＴＱＢ、ＱＣ、ＱＤの信頼性を向上させることが可能となる。
【００８５】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００８６】
本願によって開示される実施の形態のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。
【００８７】
すなわち、ゲート絶縁膜の厚さが互いに異なるＭＩＳＦＥＴを複数種類有する半導体集積回路装置の製造工程において、ゲート絶縁膜の欠陥密度の増加を防ぐことができるので、ゲート絶縁膜破壊によるＭＩＳＦＥＴのリーク電流の発生を防ぐことができる。
【００８８】
また、洗浄液のフッ酸濃度をバッファードフッ酸液のフッ酸濃度よりも薄くすることで、第２領域の酸化シリコン膜８Ｂのエッチング制御を容易にすることができる。
【００８９】
また、エッチング制御が容易なことから、素子分離領域（フィールド絶縁膜３または溝型のトレンチアイソレーションの酸化シリコン膜３Ｂ）のオーバーエッチングによる削りすぎを回避でき、削れ量ｔ２を最小限にすることが出来るので、素子分離領域３の端部における電界集中が緩和でき、フラッシュメモリの高温データ保持特性を向上することができる。
【００９０】
前記実施の形態においては、２種類の異なる膜厚のゲート絶縁膜を形成する場合について説明したが、３種類以上の異なる膜厚のゲート絶縁膜についても前記実施の形態で説明した工程を繰り返すことによって形成することができる。
【００９１】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。
【００９２】
ゲート絶縁膜の厚さが互いに異なるＭＩＳＦＥＴを複数種類有する半導体集積回路装置の信頼性を向上することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１である半導体集積回路装置の製造方法を説明する要部断面図である。
【図２】図１に続く半導体集積回路装置の製造工程中の要部断面図である。
【図３】本発明の実施の形態１である半導体集積回路装置の製造工程中の要部断面図である。
【図４】図３に続く半導体集積回路装置の製造工程中の要部断面図である。
【図５】図４に続く半導体集積回路装置の製造工程中の要部断面図である。
【図６】図５に続く半導体集積回路装置の製造工程中の要部断面図である。
【図７】図６に続く半導体集積回路装置の製造工程中の要部断面図である。
【図８】図７に続く半導体集積回路装置の製造工程中の要部断面図である。
【図９】本発明の実施の形態１である半導体集積回路装置の製造工程中の要部断面図である。
【図１０】図９に続く半導体集積回路装置の製造工程中の要部断面図である。
【図１１】図１０に続く半導体集積回路装置の製造工程中の要部断面図である。
【図１２】図１１に続く半導体集積回路装置の製造工程中の要部断面図である。
【図１３】図１２に続く半導体集積回路装置の製造工程中の要部断面図である。
【図１４】図１３に続く半導体集積回路装置の製造工程中の要部断面図である。
【図１５】図１４に続く半導体集積回路装置の製造工程中の要部断面図である。
【図１６】本発明の実施の形態１である半導体集積回路装置の要部ブロック図である。
【図１７】本発明者らが実験により求めた本発明の実施の形態１である半導体集積回路装置の良品率について示す説明図である。
【図１８】本発明者らが実験により求めた本発明の実施の形態１である半導体集積回路装置の特性について示す説明図である。
【図１９】本発明の実施の形態２である半導体集積回路装置の製造方法を説明する要部断面図である。
【図２０】図１９に続く半導体集積回路装置の製造工程中の要部断面図である。
【図２１】図２０に続く半導体集積回路装置の製造工程中の要部断面図である。
【図２２】図２１に続く半導体集積回路装置の製造工程中の要部断面図である。
【図２３】本発明の実施の形態３である半導体集積回路装置の製造方法を説明する要部断面図である。
【図２４】本発明の実施の形態３である半導体集積回路装置の製造工程中の要部断面図である。
【図２５】図２４に続く半導体集積回路装置の製造工程中の要部断面図である。
【図２６】図２５に続く半導体集積回路装置の製造工程中の要部断面図である。
【図２７】図２６に続く半導体集積回路装置の製造工程中の要部断面図である。
【図２８】図２７に続く半導体集積回路装置の製造工程中の要部断面図である。
【図２９】図２８に続く半導体集積回路装置の製造工程中の要部断面図である。
【図３０】本発明の実施の形態３である半導体集積回路装置の製造工程中の要部断面図である。
【図３１】本発明の実施の形態４である半導体集積回路装置の製造方法を説明する要部断面図である。
【図３２】図３１に続く半導体集積回路装置の製造工程中の要部断面図である。
【図３３】図３２に続く半導体集積回路装置の製造工程中の要部断面図である。
【図３４】図３３に続く半導体集積回路装置の製造工程中の要部断面図である。
【符号の説明】
１  半導体基板
１Ａ〜１Ｄ  領域
２  酸化シリコン膜
３  フィールド絶縁膜（素子分離領域）
３Ａ  溝部
３Ｂ  酸化シリコン膜
４  ｎ型ウェル
５  ｐ型ウェル
８、８Ａ、８Ｂ  酸化シリコン膜（第１絶縁膜）
８Ｃ  酸化シリコン膜（第１薄膜）
９  ゲート絶縁膜
１０  ゲート絶縁膜
１１  多結晶Ｓｉ膜
１６  層間容量膜
１８  多結晶Ｓｉ膜
１９  ＷＳｉｘ膜
２０  酸化シリコン膜
２２  制御ゲート電極
２４  浮遊ゲート電極
２５  ゲート電極
２６  ゲート電極
３１  ｐ−型半導体領域
３２  ｎ−型半導体領域
３３  サイドウォールスペーサ
３４  ｐ＋型半導体領域
３５  ｎ＋型半導体領域
３６  層間絶縁膜
３８  コンタクトホール
３９  配線
４０  ＢＰＳＧ膜
ＣＴ  コントロール部
ＭＭ  メモリマット部
ＮｉＳＯ  ｎ型アイソレーション領域
ＱＡ  ＭＩＳＦＥＴ（不揮発性メモリセル（第２ＭＩＳＦＥＴ））
ＱＢ  高耐圧系片側オフセットｎチャネル型ＭＩＳＦＥＴ（第１ＭＩＳＦＥＴ）
ＱＣ  電圧昇圧用ｎチャネル型ＭＩＳＦＥＴ（第１ＭＩＳＦＥＴ）
ＱＤ  高耐圧系片側オフセットｐチャネル型ＭＩＳＦＥＴＱＤ（第１ＭＩＳＦＥＴ）
ＲＥＧ  レジスタ
ＲＥＳＩ  フォトレジスト膜（マスキング層）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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