(57)【要約】【課題】素子分離特性を向上させ、装置の歩留まりや信頼性の向上を図る。【解決手段】窒化シリコン膜５をマスクとして、半導体基板１をドライエッチングすることにより素子分離用の溝７を形成し、イオン注入法を用いて窒素イオンを注入した後、その底部に窒素イオンを含有する半導体領域８が残存するように酸化膜９を形成し、さらに、酸化シリコン膜１３を堆積し、窒化シリコン膜５が露出するまで酸化シリコン膜１３の表面を研磨し、素子分離を形成した後、窒化シリコン膜５を除去し、素子形成領域にｐ型ウエル、ｎ型ウエルおよび相補型ＭＩＳＦＥＴ等を形成する。このように素子分離と半導体基板１との境界に窒素イオンを含有する半導体領域８を設けたので、ウエルを構成する不純物（特に、ｐ型ウエルを構成するホウ素）の拡散を防止し、素子分離近傍の不純物濃度の低下を防止することができ、分離耐圧を確保することができる。【選択図】    図９
2004186359.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）素子形成領域と素子分離領域とを有する半導体基板と、
（ｂ）前記半導体基板の前記素子分離領域に形成された溝と、
（ｃ）前記溝の側壁および底部に形成された窒素イオンを含有する第１半導体領域と、
（ｄ）前記第１半導体領域の上部に形成された絶縁膜と、
（ｅ）前記半導体基板の前記素子形成領域に形成され、前記第１半導体領域に接する第２半導体領域と、
を有することを特徴とする半導体集積回路装置。
【請求項２】
（ａ）素子形成領域と素子分離領域とを有するシリコン基板と、
（ｂ）前記シリコン基板の前記素子分離領域に形成された溝と、
（ｃ）前記溝の側壁および底部に形成されたアモルファス状態のシリコンゲルマニウム層と、
（ｄ）前記シリコンゲルマニウム層の上部に形成された絶縁膜と、
（ｅ）前記半導体基板の前記素子形成領域に形成され、前記シリコンゲルマニウム層に接する半導体領域と、
を有することを特徴とする半導体集積回路装置。
【請求項３】
（ａ）素子形成領域と素子分離領域とを有する半導体基板と、
（ｂ）前記半導体基板の前記素子分離領域に形成された溝と、
（ｃ）前記溝の側壁および底部に形成された窒化層と、
（ｄ）前記窒化層の上部に形成された絶縁膜と、
（ｅ）前記半導体基板の前記素子形成領域に形成され、前記窒化層に接する半導体領域と、
を有することを特徴とする半導体集積回路装置。
【請求項４】
（ａ）素子形成領域と素子分離領域とを有する半導体基板と、
（ｂ）前記半導体基板の前記素子分離領域に形成された溝と、
（ｃ）前記溝の側壁、底部および側壁上部の前記半導体基板表面に形成された窒素イオンを含有する第１半導体領域と、
（ｄ）前記第１半導体領域の上部に形成された絶縁膜と、
（ｅ）前記半導体基板の前記素子形成領域に形成され、前記第１半導体領域に接する第２半導体領域と、
を有することを特徴とする半導体集積回路装置。
【請求項５】
素子形成領域と素子分離領域とを有し、前記素子形成領域上に半導体素子を有する半導体集積回路装置の製造方法であって、
（ａ）半導体基板の前記素子分離領域をエッチングすることにより溝を形成する工程と、
（ｂ）前記溝の内壁に窒素イオンを注入する工程と、
（ｃ）前記溝の内部に絶縁膜を形成する工程と、
（ｄ）前記半導体基板の前記素子形成領域にｐ型の不純物を注入する工程と、を有することを特徴とする半導体集積回路装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置（半導体装置）の製造技術に関し、特に、ＳＧＩ（Ｓｈａｌｌｏｗ  Ｇｒｏｏｖｅ  Ｉｓｏｌａｔｉｏｎ）法による素子分離を用いた半導体集積回路装置に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
ＳＧＩ法とは、ＬＳＩ製造プロセスにおける素子分離技術の一種で、半導体基板に形成した溝の内部に酸化シリコン膜などの絶縁膜を形成し、溝外部の酸化シリコン膜を研磨等で除去することにより素子分離を形成し、これを素子間の分離に用いるというものである。ＳＧＩを利用した場合、素子分離間隔を縮小することができる、素子分離膜厚の制御が容易である等の利点がある。
【０００３】
一方、相補型ＭＩＳＦＥＴ等の分離には、従前よりウエル分離が用いられ、ｐ型ウエル上にｎチャネル型ＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）が形成され、ｎ型ウエル上にはｐチャネル型ＭＩＳＦＥＴが形成される。
【０００４】
ラッチアップ耐性の向上など、素子特性の向上を図るため、ウエル分離とＳＧＩ分離が併用されている。
【０００５】
【発明が解決しようとする課題】
本発明者は、半導体集積回路装置の研究・開発に従事しており、例えば相補型ＭＩＳＦＥＴなどの素子の分離にＳＧＩ法を用いている。
【０００６】
しかしながら、本発明者が検討した結果、素子分離幅が小さくなり、また、素子分離用の溝が浅くなるに伴って素子分離特性が劣化することが判明した。
【０００７】
これは、ＳＧＩの底部にウエル間の接合が位置する場合、ｐ型ウエル中の不純物（例えばホウ素）がＳＧＩを構成する絶縁膜中に拡散し、ＳＧＩの側壁において不純物濃度が低下し、ウエル間の接合がｐ型ウエル内に進入することが原因であると思われる。特に、ｐ型不純物としてよく用いられるホウ素は、ｎ型不純物（リンやヒ素）と比較し、原子量が小さく、絶縁膜中に拡散しやすいためｐ型ウエル側にウエル間の接合が進入する。
【０００８】
追って詳細に説明するように、ウエル間の接合がｐ型ウエル内に進入すると、ｐ型ウエル上に形成されるｎチャネル型ＭＩＳＦＥＴのソース、ドレイン領域とｎ型ウエルとが近接し、リーク電流が生じやすくなる（図２１参照）。
【０００９】
このような問題は、素子分離幅が小さくなり、また、素子分離用の溝が浅くなるに伴って顕著となる。
【００１０】
例えば、０．１３μｍノードでの最小の素子分離幅（素子形成領域間距離）は、０．８μｍであるのに対し、０．１μｍノードでのそれは０．４４μｍとなる。また、現行の最小セルサイズのＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）においては、素子分離幅が０．１８μｍ程度の領域が存在する。
【００１１】
さらに、追って詳細に説明するように、微細加工の要請から溝を形成する際のマスクを薄くせざるを得ず、これに伴い素子分離用の溝が浅くなる傾向にある。このような場合には、特に、素子分離耐性を確保することが重要となる。
【００１２】
図３２に、本発明者が検討したＳＧＩの底部近傍の不純物濃度のシュミレーション結果を示す。ＳＧＩの深さが、２００ｎｍ、その幅が、０．１８μｍであり、ｐ型ウエル（ＰＷＥＬＬ）にホウ素を、ｎ型ウエル（ＮＷＥＬＬ）にリンを用いた場合のシュミレーション結果を示す。ｐ型ウエルおよびｎ型ウエルの不純物濃度は、０．１３μｍノード（ＳＧＩ深さ：３００ｎｍ）の場合と同じである。図示するように、ＰＮ接合面（ウエル間の境界）がｐ型ウエル領域に進入している。
【００１３】
このように、ＳＧＩの幅が小さく、また、ＳＧＩが浅くなると、ＰＮ接合境界のｐ型ウエル領域への進入が無視できなくなり、分離耐圧を確保することが困難となる。
【００１４】
このような現象に対し、ＳＧＩ中に拡散するｐ型不純物を補うため、ｐ型不純物濃度を増加させる対策も考え得るが、この場合、半導体基板表面方向への不純物の拡散により、接合容量や基板効果定数が増加してしまう。その結果、トランジスタの駆動電流の上昇など、半導体素子の性能が劣化する。
【００１５】
本発明の目的は、素子分離特性を向上させることにある。
【００１６】
また、本発明の他の目的は、素子分離特性を向上させることにより、半導体集積回路装置の特性の向上を図ることにある。
【００１７】
また、本発明の他の目的は、半導体集積回路装置の歩留まり向上や信頼性の向上を図ることにある。
【００１８】
また、本発明の他の目的は、微細化に対応した素子分離技術を提供することにある。
【００１９】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００２０】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００２１】
本発明の半導体集積回路装置は、（ａ）素子形成領域と素子分離領域とを有する半導体基板と、（ｂ）前記半導体基板の前記素子分離領域に形成された溝と、（ｃ）前記溝の側壁および底部に形成された窒素イオンを含有する第１半導体領域と、（ｄ）前記第１半導体領域の上部に形成された絶縁膜と、（ｅ）前記半導体基板の前記素子形成領域に形成され、前記第１半導体領域に接する第２半導体領域と、を有するものである。
【００２２】
また、本発明の半導体集積回路装置の製造方法は、素子形成領域と素子分離領域とを有し、前記素子形成領域上に半導体素子を有する半導体集積回路装置の製造方法であって、（ａ）半導体基板の前記素子分離領域をエッチングすることにより溝を形成する工程と、（ｂ）前記溝の内壁に窒素イオンを注入する工程と、（ｃ）前記溝の内部に絶縁膜を形成する工程と、（ｄ）前記半導体基板の前記素子形成領域にｐ型の不純物を注入する工程と、を有するものである。
【００２３】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【００２４】
（実施の形態１）
本発明の実施の形態１である半導体集積回路装置をその製造工程に従って説明する。図１〜図２０は、本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【００２５】
まず、図１に示すように、例えばｐ型の単結晶シリコンからなる半導体基板１を熱酸化することにより半導体基板１の表面に１０ｎｍ程度の膜厚の熱酸化膜３を形成する。次いで、図２に示すように、熱酸化膜３上に、１００ｎｍ〜１４０ｎｍ程度の膜厚の窒化シリコン膜５を堆積する。次いで、図３に示すように、窒化シリコン膜５上に、反射防止膜６ａを堆積し、さらに、その上部にフォトレジスト膜（以下、単に「レジスト膜」という）６ｂを形成する。このレジスト膜６ｂは、フッ化アルゴン（ＡｒＦ）エキシマレーザ（λ＝１９３ｎｍ）用のレジスト膜である。その主成分は、例えば、メタクリレート系樹脂等である。
【００２６】
次いで、図４に示すように、レジスト膜６ｂにＡｒＦエキシマレーザを照射することにより露光し、さらに、現像することにより、素子分離領域上のレジスト膜６ｂを除去する。次いで、レジスト膜６ｂをマスクに反射防止膜６ａ、窒化シリコン膜５および熱酸化膜３をエッチングする。次いで、図５に示すように、レジスト膜６ｂおよび反射防止膜６ａを除去する。
【００２７】
次いで、図６に示すように、窒化シリコン膜５をマスクとして、半導体基板１をドライエッチングすることにより素子分離用の溝７を形成する。溝７の深さは、例えば３００ｎｍ〜２００ｎｍ程度とする。
【００２８】
次いで、図７に示すように、半導体基板１の上部から窒素イオン（Ｎイオン）を１０ＫｅＶで、１．０×１０１４ｃｍ−２（以下、１．０Ｅ１４ｃｍ−２と表記する）程度注入する。その結果、溝７の側壁および底部に窒素イオンを含有する半導体領域８が形成される。この半導体領域８は、例えば２０ｎｍ程度の厚さで、この後の酸化膜９の形成工程の後にも溝７の内壁に残存するようその厚さを設定する。
【００２９】
なお、この際、窒素イオンは、窒化シリコン膜５の表面にも打ち込まれる。
【００３０】
次いで、図８に示すように、半導体基板１に酸化処理を施すことによって、溝７の内壁に２０ｎｍ程度の酸化膜（酸化シリコン膜）９を形成する。なお、Ｓｉ（シリコン）が酸化する場合には、体積膨張が生じるため、２０ｎｍの酸化膜９を形成しても、その底部には半導体領域８が１０ｎｍ程度残存する。この酸化膜９は、溝７の内壁に生じたドライエッチングのダメージを回復し、また、溝のコーナー部をラウンド化する等のために形成する。
【００３１】
また、この酸化工程を、例えばＩＳＳＧ（Ｉｎ−ｓｉｔｕ  Ｓｔｅａｍ  Ｇｅｎｅｒａｔｉｏｎ）酸化法を用いて行ってもよい。ＩＳＳＧ酸化とは、反応室（チャンバ）内に水素と酸素を導入し、加熱した半導体基板の表面において酸化反応を起こさせる酸化方法である。この酸化方法によれば、通常のドライ酸化より酸化力が大きく、窒化シリコン膜５の表面も酸化される。
【００３２】
次いで、図９に示すように、溝７内を含む半導体基板１上に、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）法で溝７を埋め込む程度の膜厚の酸化シリコン膜１３を堆積する。この酸化シリコン膜１３は、例えば、オゾンテオス（Ｏ３−ＴＥＯＳ）膜であり、オゾンとテトラエトキシシランを原料としたＣＶＤ法で形成することができる。次いで、化学的機械研磨（ＣＭＰ；Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法を用い窒化シリコン膜５が露出するまで酸化シリコン膜１３の表面を研磨し、平坦化する。このように、窒化シリコン膜５は、ＣＭＰの際のストッパー膜としても機能する。このＣＭＰの結果、溝７、酸化膜９および酸化シリコン膜１３よりなる素子分離が完成する。
【００３３】
次いで、図１０に示すように、窒化シリコン膜５を例えば熱リン酸を用いたウエットエッチングにより除去する。
【００３４】
ここで、図示するように窒化シリコン膜５の膜厚分だけ酸化シリコン膜１３の表面が半導体基板１の表面から突出しているが、以降の半導体基板１の洗浄工程や、表面酸化および酸化膜除去工程により酸化シリコン膜１３の表面は、徐々に後退する（リセス現象）。従って、酸化シリコン膜１３の後退分を考慮し、この段階においては、酸化シリコン膜１３の突出部を７５ｎｍ〜１０５ｎｍ程度確保することが望ましい。即ち、ＣＭＰ法による酸化シリコン膜１３の研磨後に、残存する窒化シリコン膜５の膜厚を７５ｎｍ〜１０５ｎｍ程度確保することが望ましい。
【００３５】
次いで、酸化シリコン膜１３等よりなる素子分離で区画された素子形成領域（アクティブ）に、相補型ＭＩＳＦＥＴを形成する。
【００３６】
まず、図１１に示すように、半導体基板１に熱処理を施すことにより１０ｎｍ程度の犠牲酸化膜１５を形成する。次いで、図１２に示すように、犠牲酸化膜１５を介してｐ型不純物およびｎ型不純物をイオン打ち込みした後、熱処理により不純物を拡散させることによって、ｐ型ウエル１７、ｎ型ウエル１９およびＮｉＳＯ領域２０を形成する。このＮｉＳＯ領域２０とは、ｎ型の半導体領域であり、基板を所定の電位に固定し、またはｐ型ウエル１７と半導体基板１とを電気的に分離する等のために形成される。
【００３７】
ｐ型ウエル１７、ｎ型ウエル１９およびＮｉＳＯ領域２０の不純物の打ち込み条件は、例えば次の通りである。ｐ型ウエル１７については、ホウ素を１２０ｋｅＶ〜１６０ｋｅＶのエネルギーで５．０Ｅ１２ｃｍ−２、５５ｋｅＶ〜３０ｋｅＶのエネルギーで５．０Ｅ１１ｃｍ−２、１００ｋｅＶ〜６０ｋｅＶのエネルギーで２．０Ｅ１３ｃｍ−２程度注入する。なお、パンチスルースットパー１８ｐを兼ねてホウ素を２０ｋｅＶのエネルギーで１．０Ｅ１３ｃｍ−２程度注入してもよい。また、ｎ型ウエル１９については、リンを４５０ｋｅＶ〜３７０ｋｅＶのエネルギーで３．０Ｅ１２ｃｍ−２、１６０ｋｅＶ〜１００ｋｅＶのエネルギーで５．０Ｅ１１ｃｍ−２、２４０ｋｅＶ〜１６０ｋｅＶのエネルギーで２．０Ｅ１３ｃｍ−２程度注入する。なお、パンチスルースットパー１８ｎを兼ねてヒ素を１００ｋｅＶのエネルギーで１．０Ｅ１３ｃｍ−２程度注入してもよい。また、ＮｉＳＯ領域２０については、リンを１．０ＭｅＶ〜８００ｋｅＶのエネルギーで５．０Ｅ１２ｃｍ−２程度注入する。
【００３８】
次いで、図１３に示すように、ｐ型ウエル１７およびｎ型ウエル１９の表面に、閾値調整用の不純物を注入する。この閾値調整用の不純物領域を２１ａ、２１ｂとする。
【００３９】
次に、図１４に示すように、犠牲酸化膜１５を除去し、ｐ型ウエル１７およびｎ型ウエル１９のそれぞれの上部にゲート絶縁膜２２を形成する。ゲート絶縁膜２２は、例えば酸窒化膜よりなる。
【００４０】
次に、図１５に示すように、ゲート絶縁膜２２の上部に不純物をドープした低抵抗多結晶シリコン膜２３をＣＶＤ法で堆積し、多結晶シリコン膜２３をドライエッチングすることにより、ゲート電極Ｇを形成する。ゲート長は、例えば６５ｎｍ程度である。
【００４１】
次いで、図１６に示すように、半導体基板１上に絶縁膜として例えば酸化シリコン膜を１０ｎｍ程度ＣＶＤ法で堆積し、異方的にエッチングすることによりゲート電極Ｇの側壁にオフセットスペーサ２４を形成する。
【００４２】
次に、図１７に示すように、ゲート電極Ｇの両側のｐ型ウエル１７にｎ型不純物をイオン打ち込みすることによってｎ−型半導体領域２５を形成し、ｎ型ウエル１９にｐ型不純物をイオン打ち込みすることによってｐ−型半導体領域２７を形成する。また、この際、ｎ−型半導体領域２５下にｐ型不純物を注入することによりｐ型のハロー層２６を形成し、ｐ−型半導体領域２７下にｎ型不純物を注入することによりｎ型のハロー層２８を形成してもよい。
【００４３】
次に、図１８に示すように、半導体基板１上に絶縁膜として例えば酸化シリコン膜２９ａ、窒化シリコン膜２９ｂおよび酸化シリコン膜２９ｃをＣＶＤ法で順次堆積した後、異方的にエッチングすることによって、ゲート電極Ｇの側壁に、これらの積層膜より成るサイドウォールスペーサ２９を形成する。
【００４４】
次に、図１９に示すように、ｐ型ウエル１７にｎ型不純物（例えばリン）をイオン打ち込みすることによってｎ＋型半導体領域３１（ソース、ドレイン）を形成し、ｎ型ウエル１９にｐ型不純物（例えばホウ素）をイオン打ち込みすることによってｐ＋型半導体領域３３（ソース、ドレイン）を形成する。
【００４５】
次いで、図２０に示すように、半導体基板１上に、金属膜として例えばＣｏ（コバルト）膜を堆積し、熱処理を施すことにより、かかる膜と、ゲート電極Ｇおよび半導体基板１との接触部においてシリサイド化反応を起こさせ、自己整合的にコバルトシリサイド膜３５を形成する。次いで、未反応のＣｏ膜を除去し、さらに、熱処理を施す。
【００４６】
ここまでの工程で、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造のソース、ドレインを備えたｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐが形成される。
【００４７】
この後、図示は省略するが、ＭＩＳＦＥＴＱｎおよびＱｐ上に層間絶縁膜、プラグ（接続部）および配線の形成を繰り返すことにより、多層の配線層が形成される。さらに、最上層配線層には保護層が形成され、ダイシング後、保護層から露出した最上層配線のパッド部と実装基板等の外部端子とを電気的に接続し、その外周を溶融樹脂などを用いて封止することにより半導体集積回路装置が略完成する。
【００４８】
このように、本実施の形態によれば、素子分離と半導体基板１との境界に窒素イオンを含有する半導体領域８を設けたので、ウエルを構成する不純物が素子分離中に拡散することを防止することができる。特に、ｐ型ウエルを構成するホウ素は酸化シリコン膜中に拡散しやすいが、この拡散を防止できる。従って、素子分離近傍のｐ型ウエルの不純物濃度の低下を防止することができ、分離耐圧を確保することができる。
【００４９】
例えば、図２１に示すように、ＰＮ接合面（ウエル間の境界）がｐ型ウエル領域に進入し、ｐ型ウエル１７の主表面のｎチャネル型ＭＩＳＦＥＴＱｎのソース、ドレイン領域（３１）と接すると、このＰＮ接合面を介してＭＩＳＦＥＴのソース、ドレイン領域とｎ型ウエルとが導通状態となり、リーク電流が大きくなる。図２１は、本実施の形態の効果を説明するための半導体集積回路装置の要部断面を模式的に表した図である。
【００５０】
また、このような問題は、素子分離用の溝が浅くなると、特に、顕著になる。例えば次に示す理由により素子分離用の溝が浅溝化する。
【００５１】
例えば、素子分離用の溝の幅が微細化、即ち、窒化シリコン膜５のパターンやそのスペースが微細になると、このパターンを形成する際のマスクとなるレジスト膜６ｂの高精度の解像が要求される。
【００５２】
解像度を向上させるための対策は種々あるが、例えば、露光の際のレーザの波長を短波長とすることも効果的な解決策の一つである。
【００５３】
ところが、例えばＫｒＦエキシマレーザ（λ＝２４８ｎｍ）をＡｒＦエキシマレーザ（λ＝１９３ｎｍ）に変更した場合、ＫｒＦエキシマレーザ用のレジスト膜（主成分：ポリヒドロキシスチレン系樹脂）と比較しＡｒＦエキシマレーザ用のレジスト膜２２６は、その後の窒化シリコン膜のエッチング耐性が小さく、窒化シリコン膜５のエッチングの際にダメージを受けやすい（図２２参照）。従って、窒化シリコン膜５を厚くすると、そのエッチングの際にレジスト膜が変形、変質等し、最終的にはレジスト膜としての役割を果たさなくなる。図２２は、ＡｒＦエキシマレーザ用のレジスト膜を用いた場合の窒化シリコン膜のエッチング状態を模式的に表した図である。
【００５４】
そこで、窒化シリコン膜５を比較的薄くし、レジスト膜に加わるダメージが小さいうちに窒化シリコン膜５をエッチングする必要がある。
【００５５】
一方、窒化シリコン膜５は、ＣＭＰの際の研磨ストッパーとなる。また、前述した通り窒化シリコン膜５の除去の後、素子分離（酸化シリコン膜１３）の表面を半導体基板１より高く維持し、その後の素子分離表面の後退（リセス現象）の影響を小さくするためには、ＣＭＰ後に窒化シリコン膜５をできるだけ厚く残存させることが好ましい。
【００５６】
また、素子分離用の溝の形成、即ち、半導体基板のエッチングの際やＣＭＰの際にも窒化シリコン膜５の膜減りは進行する。従って、素子分離用の溝をできるだけ浅くし、窒化シリコン膜５の膜減りを低減する必要がある。
【００５７】
なお、素子分離用の溝を浅溝化すると言っても、素子間の分離に必要な深さを確保する必要があることは言うまでもない。また、素子の微細化に伴い、素子を構成する拡散層や各種膜は薄くなる傾向にあり、素子分離用の溝を浅くしても素子間の分離には支障がない。
【００５８】
このように素子分離用の溝は浅くなる傾向にあり、図２１を参照しながら説明したように、リーク電流が生じやすくなる。
【００５９】
しかしながら、本実施の形態によれば、素子分離用の溝が浅くなっても、不純物の拡散によるＰＮ接合面の偏りを防止でき、リーク電流を低減できる。また、分離耐圧を確保することができる。
【００６０】
なお、本実施の形態においては、窒素イオンを注入した後、ＩＳＳＧ酸化により酸化膜９を形成したが、酸化処理を行った後、その底部に窒素イオンを注入してもよい。
【００６１】
（実施の形態２）
実施の形態１においては、半導体基板１の上部から窒素イオンを垂直に注入したが、斜めイオン注入法等を用いて不純物の拡散を防止したいウエル側の溝の側壁等にのみ窒素イオンを含有する半導体領域２０８を形成してもよい。
【００６２】
なお、窒素イオンの注入工程以外の工程は、実施の形態１と同様であるため、窒素イオンの注入工程について詳細に説明する。
【００６３】
実施の形態１において図６を参照しながら説明したように、窒化シリコン膜５をマスクとして、半導体基板１をドライエッチングすることにより素子分離用の溝７を形成する。
【００６４】
次いで、図２３に示すように、斜めイオン注入法を用いて半導体基板１の上部から窒素イオン（Ｎイオン）を１０ＫｅＶで、１．０×１０１４ｃｍ−２（以下、１．０Ｅ１４ｃｍ−２と表記する）程度注入する。
【００６５】
この際、溝７の一の側壁およびその下部に、窒素イオンを含有する半導体領域２０８が形成され、他の側壁およびその下部は、側壁の影となるため窒素イオンは注入されない。この半導体領域２０８は、例えば２０ｎｍ程度の厚さで、この後の酸化膜９の形成工程の後にも溝の内壁に残存するようその厚さを設定する。
【００６６】
その後、実施の形態１において図９を参照しながら説明したように溝７内に酸化膜９および酸化シリコン膜１３を形成し、さらに、ウエルおよびＭＩＳＦＥＴ等を形成する。ここで、窒素イオンを含有する半導体領域２０８側に、ｐ型ウエル１７を形成する。
【００６７】
このように、本実施の形態によれば、実施の形態１と同様に素子分離と半導体基板１との境界に窒素イオンを含有する半導体領域２０８を設けたので、ｐ型ウエルを構成するホウ素の拡散を防止できる。従って、素子分離近傍のｐ型ウエルの不純物濃度の低下を防止することができ、分離耐圧を確保することができる。
【００６８】
また、素子分離用の溝が浅くなっても、不純物の拡散によるＰＮ接合面の偏りを防止でき、リーク電流を低減できる。また、分離耐圧を確保することができる。
【００６９】
なお、斜めイオン注入法を用いず、例えば、ｎ型ウエル形成領域側の溝の側壁等をレジスト膜等で覆うことにより窒素イオンを含有する半導体領域２０８を設けてもよいが、この場合にはレジスト膜の形成工程および除去工程が必要となる。
【００７０】
なお、本実施の形態においては、窒素イオンを注入した後、ＩＳＳＧ酸化等により酸化膜９を形成したが、酸化処理を行った後、その底部に窒素イオンを注入してもよい。
【００７１】
（実施の形態３）
実施の形態１等においては、窒素イオンを含有する半導体領域をウエルを構成する不純物の拡散防止層としたが、例えば、ＳｉＧｅ（シリコンゲルマニウム）のアモルファス層を形成し、半導体基板とかかる層との界面に不純物のトラップ層を設け、不純物濃度を確保してもよい。
【００７２】
なお、Ｇｅ（ゲルマニウム）イオンの注入工程以外の工程は、実施の形態１と同様であるため、Ｇｅイオンの注入工程について詳細に説明する。
【００７３】
実施の形態１において図６を参照しながら説明したように、窒化シリコン膜５をマスクとして、半導体基板１をドライエッチングすることにより素子分離用の溝７を形成する。
【００７４】
次いで、図２４に示すように、半導体基板１にＩＳＳＧ酸化を施すことによって、溝７の内壁に２０ｎｍ程度の酸化膜９を形成する。
【００７５】
次いで、図２５に示すように、半導体基板１の上部からＧｅイオンを２０ＫｅＶで、５．０Ｅ１４ｃｍ−２程度注入する。その結果、酸化膜９と半導体基板１との境界にＧｅイオンが打ち込まれ、ＳｉＧｅよりなるアモルファス層３０８が形成される。このＳｉＧｅ層は結晶欠陥を含み、かかる欠陥中には、不純物イオンがトラップされやすい。
【００７６】
従って、ｐ型ウエル中の不純物（例えばホウ素）が素子分離を構成する絶縁膜の方向に拡散しても、このＳｉＧｅ層中にトラップされ、不純物濃度の低下を防止することができる。
【００７７】
なお、この際、Ｇｅイオンは、窒化シリコン膜５の表面にも打ち込まれる。
【００７８】
この後、図９〜図２０を参照しながら説明した実施の形態１と同様に、溝７内に酸化シリコン膜１３を形成し、さらに、ウエルおよびＭＩＳＦＥＴ等を形成する。
【００７９】
本実施の形態においても、分離耐圧を確保することができ、また、素子分離用の溝の浅溝化にも対応することができる。
【００８０】
なお、本実施の形態においては、ＩＳＳＧ酸化を行った後、Ｇｅイオンを注入したが、Ｇｅイオンを注入した後、ＳｉＧｅ層が残存するように酸化処理により酸化膜９を形成してもよい。
【００８１】
（実施の形態４）
実施の形態３においては、酸化膜９と半導体基板１との境界にＳｉＧｅよりなるアモルファス層を形成したが、本実施の形態においては、この境界を窒化する。
【００８２】
なお、窒化処理工程以外の工程は、実施の形態１と同様であるため、窒化処理工程について詳細に説明する。
【００８３】
実施の形態１において図６を参照しながら説明したように、窒化シリコン膜５をマスクとして、半導体基板１をドライエッチングすることにより素子分離用の溝７を形成する。
【００８４】
次いで、図２６に示すように、半導体基板１に酸化処理を施すことによって、溝７の内壁に２０ｎｍ程度の酸化膜９を形成する。
【００８５】
次いで、図２７に示すように、半導体基板１にＮ２Ｏ処理を施すことにより酸化膜９と半導体基板１との境界を窒化する。その結果、この境界に窒化層４０８が形成される。この窒化層は、窒化膜もしくは酸窒化膜と考えられる。
【００８６】
この後、図９〜図２０を参照しながら説明した実施の形態１と同様に、溝７内に酸化シリコン膜１３を形成し、さらに、ウエルおよびＭＩＳＦＥＴ等を形成する。
【００８７】
このように、本実施の形態によれば、実施の形態１と同様に素子分離と半導体基板１との境界に窒化層４０８を設けたので、ｐ型ウエルを構成するホウ素の拡散を防止できる。従って、素子分離近傍のｐ型ウエルの不純物濃度の低下を防止することができ、分離耐圧を確保することができる。
【００８８】
また、素子分離用の溝が浅くなっても、不純物の拡散によるＰＮ接合面の偏りを防止でき、リーク電流を低減できる。また、分離耐圧を確保することができる。
【００８９】
（実施の形態５）
本実施の形態においては、素子分離用の溝を形成する際のマスクとなる窒化シリコン膜の側壁にサイドウォール膜を形成した後、溝を形成する。
【００９０】
なお、実施の形態１と同様の工程については、その詳細な説明を省略する。
【００９１】
実施の形態１において図５を参照しながら説明したように、窒化シリコン膜５をパターニングし、その上部のレジスト膜を除去した後、図２８に示すように、半導体基板１上に絶縁膜として例えば酸化シリコン膜をＣＶＤ法で堆積し、異方的にエッチングすることにより窒化シリコン膜５の側壁に１０ｎｍ程度の膜厚のサイドウォール膜５０５を形成する。
【００９２】
次いで、図２９に示すように、窒化シリコン膜５およびサイドウォール膜５０５をマスクとして、半導体基板１をドライエッチングすることにより素子分離用の溝７を形成する。
【００９３】
次いで、図３０に示すように、サイドウォール膜５０５を除去する。その結果、溝７の上端部（ａ部：溝の側壁上部の基板表面）の半導体基板１が露出する。
【００９４】
次いで、図３１に示すように、半導体基板１の上部から窒素イオン（Ｎイオン）を実施の形態１と同様に１０ＫｅＶで１．０Ｅ１４ｃｍ−２程度注入する。その結果、溝７の側壁および底部に窒素イオンを含有する半導体領域５０８が２０ｎｍ程度形成される。この際、溝７の上端部（ａ部）にも窒素イオンを含有する半導体領域５０８が形成される。
【００９５】
次いで、実施の形態１と同様にＩＳＳＧ酸化を行うことによって溝７の内壁に２０ｎｍ程度の酸化膜を形成する。この際、酸化膜の底部には半導体領域５０８が残存するよう酸化を行う。
【００９６】
この後、図９〜図２０を参照しながら説明した実施の形態１と同様に、溝内に酸化シリコン膜を形成し、さらに、ウエルおよびＭＩＳＦＥＴ等を形成する。
【００９７】
このように、本実施の形態によれば、実施の形態１と同様に素子分離と半導体基板１との境界に窒素イオンを含有する半導体領域５０８を設けたので、ｐ型ウエルを構成するホウ素の拡散を防止できる。従って、素子分離近傍のｐ型ウエルの不純物濃度の低下を防止することができ、分離耐圧を確保することができる。
【００９８】
また、素子分離用の溝が浅くなっても、不純物の拡散によるＰＮ接合面の偏りを防止でき、リーク電流を低減できる。また、分離耐圧を確保することができる。
【００９９】
さらに、本実施の形態においては、溝７の上端部（ａ部）も窒素イオンを含有する半導体領域５０８で覆われているため、ｐ型ウエルの上部のホウ素の拡散を抑制できｎチャネル型ＭＩＳＦＥＴの閾値の変化を抑制することができる。また、ＭＩＳＦＥＴのソース、ドレイン（特に、ｐチャネル型ＭＩＳＦＥＴのソース、ドレインを構成するホウ素）が、素子分離中に拡散することを防止できる。その結果、ＭＩＳＦＥＴの特性を向上させることができる。
【０１００】
なお、本実施の形態においては、窒素イオンを注入した後、ＩＳＳＧ酸化により酸化膜を形成したが、酸化処理を行った後、その底部に窒素イオンを注入してもよい。
【０１０１】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１０２】
特に、前記実施の形態においては、ウエル上に形成される半導体素子としてＭＩＳＦＥＴを例に説明したが、かかる素子を形成する場合に限られず、ウエル分離とＳＧＩ分離を併用する装置に広く適用可能である。
【０１０３】
また、前記実施の形態においては、ｐ型不純物としてホウ素を例に説明したが、フッ化ホウ素等、ホウ素の化合物を用いる際にも同様の効果を奏すると考えられる。
【０１０４】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【０１０５】
素子分離領域に形成された溝の側壁および底部に窒素イオンを含有する第１半導体領域を設けたので、前記第１半導体領域に接する第２半導体領域からの不純物の拡散を防止することができる。
【０１０６】
その結果、素子分離特性を向上させることができる。また、半導体集積回路装置の特性の向上を図ることができる。また、半導体集積回路装置の歩留まり向上や信頼性の向上を図ることができる。また、半導体集積回路装置の微細化に対応することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図２】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図３】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図４】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図５】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図６】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図７】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図８】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図９】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１０】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１１】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１２】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１３】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１４】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１５】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１６】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１７】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１８】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１９】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図２０】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図２１】本発明の実施の形態１の効果を説明するための半導体集積回路装置の要部断面を模式的に表した図である。
【図２２】ＡｒＦエキシマレーザ用のレジスト膜を用いた場合の窒化シリコン膜のエッチング状態を模式的に表した図である。
【図２３】本発明の実施の形態２である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図２４】本発明の実施の形態３である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図２５】本発明の実施の形態３である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図２６】本発明の実施の形態４である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図２７】本発明の実施の形態４である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図２８】本発明の実施の形態５である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図２９】本発明の実施の形態５である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図３０】本発明の実施の形態５である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図３１】本発明の実施の形態５である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図３２】本発明者が検討したＳＧＩの底部近傍の不純物濃度のシュミレーション結果を示す断面図である。
【符号の説明】
１    半導体基板
３    熱酸化膜
５    窒化シリコン膜
６ａ    反射防止膜
６ｂ    レジスト膜
７    溝
８    窒素イオンを含有する半導体領域
９    酸化膜
１３    酸化シリコン膜
１５    犠牲酸化膜
１７    ｐ型ウエル
１８ｎ    パンチスルースットパー
１８ｐ    パンチスルースットパー
１９    ｎ型ウエル
２０    ＮｉＳＯ領域
２２    ゲート絶縁膜
２３    多結晶シリコン膜
２４    オフセットスペーサ
２５    ｎ−型半導体領域
２６    ｐ型のハロー層
２７    ｐ−型半導体領域
２８    ｎ型のハロー層
２９    サイドウォールスペーサ
２９ａ    酸化シリコン膜
２９ｂ    窒化シリコン膜
２９ｃ    酸化シリコン膜
３１    ｎ＋型半導体領域
３３    ｐ＋型半導体領域
３５    コバルトシリサイド膜
２０８    窒素イオンを含有する半導体領域
２２６    レジスト膜
２２６ａ  反射防止膜
３０８    ＳｉＧｅよりなるアモルファス層
４０８    窒化層
５０５    サイドウォール膜
５０８    窒素イオンを含有する半導体領域
Ｇ    ゲート電極
Ｑｎ    ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ    ｐチャネル型ＭＩＳＦＥＴ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2004186359.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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