(57)【要約】【課題】トランジスタ出力回路の貫通電流を著しく低減するとともに、出力信号を電源電位（上限値）及びグランド電位（下限値）まで上昇／低下させ、かつ、出力信号をその電源電位及びグランド電位への近傍では滑らかに変化させる。【解決手段】入力信号で駆動される第１ＣＭＯＳ回路を有するプリドライバの出力で、ＮＰＮとＰＮＰを直列接続したメインドライバを駆動する。さらに、入力信号で駆動される第２ＣＭＯＳ回路と電流制限抵抗を有するアシスト回路を設け、このアシスト回路の出力で、メインドライバの出力を補助する。これにより、電磁ノイズ（ＥＭＩ）を小さくするとともに、十分な振幅のスイッチング出力を供給する。【選択図】　　　　図１
2004104642.tif 000002
【特許請求の範囲】
【請求項１】
電源間に接続され、入力信号により駆動される第１ＣＭＯＳ回路を有する前置駆動回路と、
前記電源間に直列に接続され、前記前置駆動回路の出力により駆動されるＮＰＮ型トランジスタとＰＮＰ型トランジスタとを有し、その直列接続点から出力信号を出力する主駆動回路と、
前記電源間に接続され、前記入力信号により駆動される第２ＣＭＯＳ回路と、この第２ＣＭＯＳ回路の出力電流を制限するための電流制限抵抗を有し、出力点が前記直列接続点に接続されている補助駆動回路とを、
備えることを特徴とするトランジスタ出力回路。
【請求項２】
前記前置駆動回路は、前記第１ＣＭＯＳ回路を構成するＰＭＯＳと第１抵抗と第２抵抗と前記第１ＣＭＯＳ回路を構成するＮＭＯＳとが、前記電源間にこの順序で直列接続され、前記第１抵抗と前記第２抵抗との接続点から出力を出し、
前記補助駆動回路は、前記電流制限抵抗が第１電流制限抵抗と第２電流制限抵抗とからなり、前記電源間に前記第２ＣＭＯＳ回路を構成するＰＭＯＳと前記第１電流制限抵抗と前記第２電流制限抵抗と前記第２ＣＭＯＳ回路を構成するＮＭＯＳとが前記電源間にこの順序で直列接続され、前記第１電流制限抵抗と前記第２電流制限抵抗との接続点を前記出力点とすることを特徴とする、請求項１記載のトランジスタ出力回路。
【請求項３】
前記出力信号でオン・オフ制御される制御トランジスタを備えることを特徴とする、請求項１、２記載のトランジスタ出力回路。
【請求項４】
請求項１〜３に記載されるトランジスタ出力回路を含んで構成されていることを特徴とする、半導体集積回路装置。
【請求項５】
電源間に接続され、入力信号により駆動される第１ＣＭＯＳ回路を有する前置駆動回路と、前記電源間に直列に接続され、前記前置駆動回路の出力により駆動されるＮＰＮ型トランジスタとＰＮＰ型トランジスタとを有し、その直列接続点から出力信号を出力する主駆動回路と、前記電源間に接続され、前記入力信号により駆動される第２ＣＭＯＳ回路と、この第２ＣＭＯＳ回路の出力電流を制限するための電流制限抵抗を有し、出力点が前記直列接続点に接続されている補助駆動回路とを備えるトランジスタ出力回路と、
このトランジスタ出力回路からの前記出力信号でオン・オフ制御される制御トランジスタを含んでおり、電源電圧が前記制御トランジスタのオン・オフに応じて変換された出力電圧を出力する主回路部とを有する、スイッチング電源装置。
【請求項６】
前記前置駆動回路は、前記第１ＣＭＯＳ回路を構成するＰＭＯＳと第１抵抗と第２抵抗と前記第１ＣＭＯＳ回路を構成するＮＭＯＳとが、前記電源間にこの順序で直列接続され、前記第１抵抗と前記第２抵抗との接続点から出力を出し、
前記補助駆動回路は、前記電流制限抵抗が第１電流制限抵抗と第２電流制限抵抗とからなり、前記電源間に前記第２ＣＭＯＳ回路を構成するＰＭＯＳと前記第１電流制限抵抗と前記第２電流制限抵抗と前記第２ＣＭＯＳ回路を構成するＮＭＯＳとが前記電源間にこの順序で直列接続され、前記第１電流制限抵抗と前記第２電流制限抵抗との接続点を前記出力点とすることを特徴とする、請求項５記載ののスイッチング電源装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、入力信号に応じて出力装置を駆動するトランジスタ出力回路、このトランジスタ出力回路を含む半導体装置及び、そのトランジスタ出力回路を備えたスイッチング電源装置に関する。
【０００２】
【従来の技術】
ディジタルカメラ、ＰＣ、ＰＤＡ、携帯電話、モータドライバなど電源電圧以外に、他の電圧を必要とする電子機器には従来から各種のスイッチング電源装置が使用されている。
【０００３】
図５は、従来から用いられているスイッチング電源装置の主回路部２０とそれを駆動するトランジスタ出力回路（ドライバ）３０の構成例を示しており、図６はその駆動信号のタイミングチャートを示している。
【０００４】
このスイッチング電源装置では、制御トランジスタＱｏをオン／オフすることで、コイルＬｏにエネルギーを蓄積したり放出したりして高電圧を得る。その高電圧をダイオードＤｏで整流し、コンデンサＣｏで平滑して直流出力電圧Ｖｏを得ている。
【０００５】
ドライバ３０は、例えばＰＷＭ制御信号のような入力信号Ｓｉｎが入力され、制御トランジスタＱｏをオン／オフする出力信号Ｓｏｕｔを出力する。ドライバ３０は、Ｐ型ＭＯＳＦＥＴ（以下、ＰＭＯＳ）Ｑ１とＮ型ＭＯＳＦＥＴ（以下、ＮＭＯＳ）Ｑ２とが直接接続され、出力信号Ｓｏｕｔを出力するＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ　ＭＯＳ）回路と、これを入力信号Ｓｉｎにしたがってオン／オフするための駆動信号生成回路３１及びインバータＩＮＶ１〜ＩＮＶ４から構成されている。
【０００６】
ＣＭＯＳ回路はオン／オフの切り替わり時に発生してしまう貫通電流を無くすあるいは低減するために、ＰＭＯＳＱ１を駆動する正側駆動信号Ｐｇ及びＮＭＯＳＱ２を駆動する負側駆動信号Ｎｇの発生タイミングをずらせる必要がある。このために、図６に示されるように、入力信号Ｓｉｎに対して、正側駆動信号Ｐｇをオフディレイに幅広にし、負側駆動信号Ｎｇをオンディレイに幅狭にし、ＰＭＯＳＱ１とＮＭＯＳＱ２とがともにオフとなるためのオフ期間Ｔｄを形成して、貫通電流を低減している。
【０００７】
また、スイッチング電源装置のドライバではないが、プルアップ用ＮＰＮ型バイポーラトランジスタ（以下、ＮＰＮ）とプルダウン用ＰＮＰ型バイポーラトランジスタ（以下、ＰＮＰ）とを電源間に直列に接続し、これらＮＰＮとＰＮＰとをＣＭＯＳ回路で駆動するように複合回路を構成したものもある（例えば、特許文献１参照）。
【０００８】
【特許文献１】
特許第３０２８８４０号明細書（第３頁右欄　第３０図）
【０００９】
【発明が解決しようとする課題】
しかし、入力信号Ｓｉｎの周波数が低い場合（例、５００ｋＨｚ程度）には、図５の従来のように、十分なオフ期間Ｔｄを設けてもそれほど問題はない。しかし、スイッチング電源装置の動作周波数は、使用される部品の小型化要求に対応するために高周波数化の一途をたどっている。これに対応するために、オフ期間Ｔｄを短くすると、貫通電流が増加してしまう。また、そのＣＭＯＳ回路の出力電圧は、立ち上がり時、立ち下がり時ともその上限値、下限値まで急激に変化し、そのスイッチング波形はほぼ方形波状となる。これら、貫通電流の増加や、方形波状のスイッチング波形は、電磁ノイズ（ＥＭＩ）を増加させてしまう。
【００１０】
また、特許文献１のものでは、ＮＰＮとＰＮＰとを駆動するＣＭＯＳ回路に、その駆動能力に応じた貫通電流が流れる。さらに、出力される出力信号Ｓｏｕｔは、ＮＰＮとＰＮＰのベース・エミッタ間電圧Ｖｆ（約、０．６〜０．７ｖ）に制限されて、電源電位から電圧Ｖｆだけ低い電位までしか上昇できず、同様にグランド電位から電圧Ｖｆだけ高い電位までしか低下できない。
【００１１】
これにより、出力信号Ｓｏｕｔにより駆動されるトランジスタスイッチは完全にオフすることができず、リーク電流が流れて損失が発生したり、さらには負荷装置（例えば、スイッチング電源の主回路部）の性能の低下を引き起こす可能性がある。また、その出力電圧のスイッチング波形は、やはり、ほぼ方形波状となるから、電磁ノイズ（ＥＭＩ）を増加させてしまう。
【００１２】
そこで、本発明は、貫通電流を著しく低減するとともに、出力信号を電源電位及びグランド電位まで上昇／低下させ、かつ、出力信号をその電源電位及びグランド電位への近傍では滑らかに変化させることにより、電磁ノイズ（ＥＭＩ）を小さくするとともに、十分な振幅のスイッチング出力を供給することができるトランジスタ出力回路を提供することを目的とする。
【００１３】
また、このトランジスタ出力回路を含む半導体装置及び、そのトランジスタ出力回路を備えたスイッチング電源装置を提供することを目的とする。
【００１４】
【課題を解決するための手段】
請求項１記載のトランジスタ出力回路は、電源間に接続され、入力信号により駆動される第１ＣＭＯＳ回路を有する前置駆動回路と、
前記電源間に直列に接続され、前記前置駆動回路の出力により駆動されるＮＰＮ型トランジスタとＰＮＰ型トランジスタとを有し、その直列接続点から出力信号を出力する主駆動回路と、
前記電源間に接続され、前記入力信号により駆動される第２ＣＭＯＳ回路と、この第２ＣＭＯＳ回路の出力電流を制限するための電流制限抵抗を有し、出力点が前記直列接続点に接続されている補助駆動回路とを、
備えることを特徴とする。
【００１５】
請求項２記載のトランジスタ出力回路は、請求項１記載のトランジスタ出力回路において、前記前置駆動回路は、前記第１ＣＭＯＳ回路を構成するＰＭＯＳと第１抵抗と第２抵抗と前記第１ＣＭＯＳ回路を構成するＮＭＯＳとが、前記電源間にこの順序で直列接続され、前記第１抵抗と前記第２抵抗との接続点から出力を出し、
前記補助駆動回路は、前記電流制限抵抗が第１電流制限抵抗と第２電流制限抵抗とからなり、前記電源間に前記第２ＣＭＯＳ回路を構成するＰＭＯＳと前記第１電流制限抵抗と前記第２電流制限抵抗と前記第２ＣＭＯＳ回路を構成するＮＭＯＳとが前記電源間にこの順序で直列接続され、前記第１電流制限抵抗と前記第２電流制限抵抗との接続点を前記出力点とすることを特徴とする。
【００１６】
請求項３記載のトランジスタ出力回路は、請求項１、２記載のトランジスタ出力回路において、さらに、前記出力信号でオン・オフ制御される制御トランジスタを備えることを特徴とする。
【００１７】
請求項４記載の半導体集積回路装置は、請求項１〜３に記載されるトランジスタ出力回路を含んで構成されていることを特徴とする。
【００１８】
請求項５のスイッチング電源装置は、電源間に接続され、入力信号により駆動される第１ＣＭＯＳ回路を有する前置駆動回路と、前記電源間に直列に接続され、前記前置駆動回路の出力により駆動されるＮＰＮ型トランジスタとＰＮＰ型トランジスタとを有し、その直列接続点から出力信号を出力する主駆動回路と、前記電源間に接続され、前記入力信号により駆動される第２ＣＭＯＳ回路と、この第２ＣＭＯＳ回路の出力電流を制限するための電流制限抵抗を有し、出力点が前記直列接続点に接続されている補助駆動回路とを備えるトランジスタ出力回路と、
このトランジスタ出力回路からの前記出力信号でオン・オフ制御される制御トランジスタを含んでおり、電源電圧が前記制御トランジスタのオン・オフに応じて変換された出力電圧を出力する主回路部とを有する。
【００１９】
請求項６のスイッチング電源装置は、請求項５記載のスイッチング電源装置において、前記前置駆動回路は、前記第１ＣＭＯＳ回路を構成するＰＭＯＳと第１抵抗と第２抵抗と前記第１ＣＭＯＳ回路を構成するＮＭＯＳとが、前記電源間にこの順序で直列接続され、前記第１抵抗と前記第２抵抗との接続点から出力を出し、
前記補助駆動回路は、前記電流制限抵抗が第１電流制限抵抗と第２電流制限抵抗とからなり、前記電源間に前記第２ＣＭＯＳ回路を構成するＰＭＯＳと前記第１電流制限抵抗と前記第２電流制限抵抗と前記第２ＣＭＯＳ回路を構成するＮＭＯＳとが前記電源間にこの順序で直列接続され、前記第１電流制限抵抗と前記第２電流制限抵抗との接続点を前記出力点とすることを特徴とする。
【００２０】
【発明の実施の形態】
以下、図面を参照して本発明のトランジスタ出力回路、そのトランジスタ出力回路を含む半導体装置及び、そのトランジスタ出力回路を備えたスイッチング電源装置の実施の形態について、説明する。
【００２１】
図１は、本発明の実施の形態に係るトランジスタ出力回路１０の構成を示す図であり、図２はその出力信号Ｓｏｕｔの波形を示す図である。
【００２２】
図１において、トランジスタ出力回路１０は、前置駆動回路（プリドライバ）ＰＲＤと、補助駆動回路（アシスト回路）ＡＳＳと、主駆動回路（メインドライバ）ＭＤとを有している
【００２３】
プリドライバＰＲＤは、電源電位Ｖｃｃとグランド電位Ｖｇｎｄとの間の電源Ｖｃｃ−Ｖｇｎｄ間に、ＰＭＯＳＱ１１と、抵抗Ｒ１１と、抵抗Ｒ１２と、ＮＭＯＳＱ１２が直列に接続されている。ＰＭＯＳＱ１１とＮＭＯＳＱ１２とが第１ＣＭＯＳ回路を構成しており、そのゲートに高（Ｈ）レベルと低（Ｌ）レベルとが交互に繰り返される入力信号Ｓｉｎが供給される。また、抵抗Ｒ１１と抵抗Ｒ１２との接続点から、プリドライバＰＲＤの出力が得られる。抵抗Ｒ１１と抵抗Ｒ１２は、ＰＭＯＳＱ１１とＮＭＯＳＱ１２との間に直列に接続されているから、第１ＣＭＯＳ回路の貫通電流を制限するとともに、プリドライバＰＲＤから出力される電流値を制限する電流制限抵抗として機能する。
【００２４】
アシスト回路ＡＳＳは、メインドライバＭＤの駆動能力を補助（アシスト）する回路である。このアシスト回路ＡＳＳは、電源Ｖｃｃ−Ｖｇｎｄ間に、ＰＭＯＳＱ２１と、第１電流制限抵抗Ｒ２１と、第２電流制限抵抗Ｒ２２と、ＮＭＯＳＱ２２が直列に接続されている。ＰＭＯＳＱ２１とＮＭＯＳＱ２２とが第２ＣＭＯＳ回路を構成しており、そのゲートに入力信号Ｓｉｎが供給される。また、第１電流制限抵抗Ｒ２１と第２電流制限抵抗Ｒ２２との接続点から、アシスト回路ＡＳＳの出力が得られる。第１、第２電流制限抵抗Ｒ２１、Ｒ２２は、メインドライバＭＤの駆動能力をアシストする能力を調整するものであり、その抵抗値を調整できるように複数の抵抗素子を直並列に接続している。なお、図では、３個の抵抗素子を並列に接続する例を示している。また、第１電流制限抵抗Ｒ２１と第２電流制限抵抗Ｒ２２は、ＰＭＯＳＱ２１とＮＭＯＳＱ２２との間に直列に接続されているから、第２ＣＭＯＳ回路の貫通電流を制限する電流制限抵抗としても機能する。
【００２５】
さらに、アシスト回路ＡＳＳは、メインドライバＭＤの駆動能力のアシストとして、その出力信号Ｓｏｕｔを電源電位Ｖｃｃまで引き上げ、あるいはグランド電位Ｖｇｎｄまで引き下げる機能を有している。
【００２６】
メインドライバＭＤは、電源Ｖｃｃ−Ｖｇｎｄ間に、ＮＰＮＱ３１と、ＰＮＰＱ３２が直列に接続されている。そして、ＮＰＮＱ３１とＰＮＰＱ３２のベースに共通にプリドライバＰＲＤの出力が供給され、そのＨレベルまたはＬレベルに応じて、ＮＰＮＱ３１またはＰＮＰＱ３２のいずれかのみが導通する。
【００２７】
ＮＰＮＱ３１とＰＮＰＱ３２との直列接続点が、このトランジスタ出力回路１０の出力端子に接続され、出力信号Ｓｏｕｔを出力する。この出力信号Ｓｏｕｔが、外部に接続される負荷、例えばコンデンサや、制御トランジスタなどに供給される。
【００２８】
また、ＮＰＮＱ３１とＰＮＰＱ３２との直列接続点あるいはトランジスタ出力回路１０の出力端子に、アシスト回路ＡＳＳの出力が供給される。したがって、出力信号Ｓｏｕｔは、メインドライバＭＤからの出力に、アシスト回路ＡＳＳからの出力が加えられたものになる。
【００２９】
このプリドライバＰＲＤ、アシスト回路ＡＳＳ、メインドライバＭＤを含むトランジスタ出力回路１０は、半導体集積回路装置（ＩＣ）として、形成される。
【００３０】
以下、図１のトランジスタ出力回路１０の動作を、図２をも参照して、説明する。入力信号Ｓｉｎが、ＰＷＭ信号のように制御状態に応じたパルス幅のＨ／Ｌレベルの信号として、図示せぬ制御回路から供給される。
【００３１】
入力信号ＳｉｎがＨレベルの時には、プリドライバＰＲＤのＰＭＯＳＱ１１がオフ、ＮＭＯＳＱ１２がオンであるから、プリドライバＰＲＤからはＬレベルの信号がメインドライバＭＤに供給される。したがって、メインドライバＭＤのＮＰＮＱ３１はオフ、ＰＮＰＱ３２がオンしている。ＰＮＰＱ３２がオンするためには、そのエミッタ−ベース間に所定の順方向電圧Ｖｆが必要であるから、そのベースに入力されるＬレベルがグランド電位Ｖｇｎｄであっても、そのエミッタの電位、即ち出力信号Ｓｏｕｔは順方向電圧Ｖｆ以下には低下しない。
【００３２】
しかし、このとき、入力信号ＳｉｎがＨレベルであるから、アシスト回路ＡＳＳのＰＭＯＳＱ２１がオフ、ＮＭＯＳＱ２２がオンである。ＮＭＯＳＱ２２のゲートには十分な電位のＨレベルが印加されているから、ＮＭＯＳＱ２２は完全にオンし、流れる電流も極めて小さい。したがって、アシスト回路ＡＳＳの出力電位は、ほぼ零となるので、これにより出力信号Ｓｏｕｔがグランド電位Ｖｇｎｄまで引き下げられている。
【００３３】
次に、入力信号ＳｉｎがＨレベルからＬレベルに変化する時（図２のｔ１）には、まず、ＮＭＯＳＱ１２がオン状態からオフ状態に遷移するとともに、ＰＭＯＳＱ１１がオフ状態からオン状態に遷移する。この遷移途中においては、ＰＭＯＳＱ１１、ＮＭＯＳＱ１２とも導通状態になり貫通電流が流れるタイミングが生じるが、抵抗Ｒ１１、Ｒ１２が直列に接続されているため、貫通電流の大きさは制限される。また、抵抗Ｒ１１、Ｒ１２は電流駆動型であるＮＰＮＱ３１，ＰＮＰＱ３２のベース電流が過大にならないように制限する電流制限抵抗を兼ねている。
【００３４】
この遷移状態の進行につれて、ＮＰＮＱ３１，ＰＮＰＱ３２のベース電位が上昇し、ＰＮＰＱ３２がオフし、ＮＰＮＱ３１のベースーエミッタ間の電圧が順方向電圧Ｖｆを越えると、ＮＰＮＱ３１がオンする。そして、遷移状態が進行して、ＮＰＮＱ３１，ＰＮＰＱ３２のベース電位が電源電位Ｖｃｃまで上昇すると、出力信号Ｓｏｕｔは電源電位Ｖｃｃから順方向電圧Ｖｆだけ低い、電位Ｖｃｃ−Ｖｆまで急速に立ち上がる。
【００３５】
このとき、ＮＰＮＱ３１とＰＮＰＱ３２とは直列接続され、同じ入力信号により制御されるが、その動作原理上、両者が同時にオン状態になることはないから、本質的に貫通電流は流れない。したがって、貫通電流に基因して、スイッチング周波数が制限されることはない。
【００３６】
しかし、ＮＰＮＱ３１とＰＮＰＱ３２のメインドライバＭＤだけでは、出力信号Ｓｏｕｔの上限値、下限値とも順方向電圧Ｖｆだけ、その振幅が制限されてしまう。本発明では、アシスト回路ＡＳＳを設けることにより、出力信号Ｓｏｕｔの振幅が制限される欠点を解消するとともに、出力の変化を滑らかにして、電磁ノイズ（ＥＭＩ）を低減している。
【００３７】
アシスト回路ＡＳＳは、入力信号ＳｉｎがＨレベルからＬレベルに変化する時（図２のｔ１）に、ＮＭＯＳＱ２２がオン状態からオフ状態に遷移するとともに、ＰＭＯＳＱ２１がオフ状態からオン状態に遷移する。この遷移途中においては、ＰＭＯＳＱ２１、ＮＭＯＳＱ２２とも導通状態になり貫通電流が流れるタイミングが生じるが、第１，第２の電流制限抵抗Ｒ２１、Ｒ２２が直列に接続されているため、貫通電流の大きさは制限される。
【００３８】
この遷移状態の進行中には、ＰＭＯＳＱ２１と第１電流制限抵抗Ｒ２１との直列接続回路が、ＮＰＮＱ３１と並列に接続されているため、アシスト回路ＡＳＳからはわずかの電流しか出力されず、出力信号Ｓｏｕｔを形成する電流は殆どメインドライバＭＤから供給される。したがって、出力信号Ｓｏｕｔは急速に立ち上がる。出力信号Ｓｏｕｔが電源電位Ｖｃｃから順方向電圧Ｖｆだけ低い電位に達するとＮＰＮＱ３１からの電流供給は停止する。
【００３９】
このとき、アシスト回路ＡＳＳのＰＭＯＳＱ２１は完全オンの状態にあるから、出力信号Ｓｏｕｔは第１電流制限抵抗Ｒ２１を介して流れる電流に応じて緩やかに上昇し、電源電位Ｖｃｃに到達する。この意味で、アシスト回路ＡＳＳは、ソフトアシストを行う駆動補助回路である。
【００４０】
次に、入力信号ＳｉｎがＬレベルからＨレベルに変化する時（図２のｔ２）には、やはり同様にして、電源電位Ｖｃｃにあった出力信号Ｓｏｕｔは、電源電位Ｖｃｃから順方向電圧Ｖｆの電位まではメインドライバＭＤにより急速に低下し、その後アシスト回路ＡＳＳによりグランド電位Ｖｇｎｄまで緩やかに低下する。
【００４１】
このトランジスタ出力回路１０では、ＢｉＣＭＯＳ回路を用いているから、メインドライバＭＤには貫通電流が発生せず、また、プリドライバＰＲＤ、アシスト回路ＡＳＳにはＣＭＯＳ回路に直列にそれぞれ抵抗Ｒ１１，Ｒ１２，Ｒ２１，Ｒ２２が接続されているから、貫通電流が著しく低減する。したがって、貫通電流に基因する電磁ノイズ（ＥＭＩ）を小さくするとともに、スイッチング周波数を従来の０．５〜１ＭＨｚ程度から、１０〜１２ＭＨｚ程度にまで高くすることができる。
【００４２】
さらに、ＣＭＯＳ回路を用いたアシスト回路ＡＳＳを併用しているから、出力信号Ｓｏｕｔを電源電位Ｖｃｃ及びグランド電位Ｖｇｎｄまで上昇／低下させ、かつ、出力信号Ｓｏｕｔをその上限値及び下限値への近傍では滑らかに変化させ、電磁ノイズ（ＥＭＩ）をさらに小さくするとともに、十分な振幅のスイッチング出力を供給することができる。
【００４３】
また、メインドライバＭＤのトランジスタがバイポーラトランジスタであるため、ＭＯＳに比べて、ＩＣでのトランジスタ出力回路１０の所要面積を小さくすることができ、また、静電破壊耐量も向上する。
【００４４】
以上のトランジスタ出力回路１０は、スイッチング電源装置の他、Ｈレベル／Ｌレベルの高周波数の信号を用いる装置、例えばコントローラ、に広く使用することができる。
【００４５】
図３は、本発明の実施の形態に係るスイッチング電源装置の構成を示す図であり、図１のトランジスタ出力回路１０と主回路部２０とにより構成されるスイッチング電源装置の構成例を示している。
【００４６】
このスイッチング電源装置では、トランジスタ出力回路１０の出力信号Ｓｏｕｔにより、制御トランジスタＱｏをオン／オフすることで、コイルＬｏにエネルギーを蓄積したり放出したりして高電圧を得る。その高電圧をダイオードＤｏで整流し、コンデンサＣｏで平滑して直流出力電圧Ｖｏを得ている。なお、この直流出力電圧Ｖｏは、図示を省略しているが、その電圧Ｖｏを分圧した帰還電圧を基準電圧（設定電圧）と比較し、その誤差分に応じて入力信号Ｓｉｎのパルス幅をＰＷＭ制御するなどにより、定電圧制御される。また、制御トランジスタＱｏとしては、ＮＭＯＳの他、ＰＭＯＳや、ＮＰＮ、ＰＮＰなどの電子スイッチを使用することができる。
【００４７】
なお、図３に示した主回路部２０は、単なる例示であり、降圧型スイッチング電源装置や、変圧器を使用したスイッチング電源装置、チャージポンプ型スイッチング装置などオン・オフスイッチングにより、電源電圧を変換して出力電圧を得るものに、広く適用できる。
【００４８】
このスイッチング電源装置では、トランジスタ出力回路１０の出力信号Ｓｏｕｔにより制御トランジスタＱｏを高周波数でスイッチングすることができるから、主回路部２０のコイルＬｏを始めとして、構成要素を小型化することができる。したがって、スイッチング電源装置全体を小型化することができる。
【００４９】
図４は、本発明の他の実施の形態に係るスイッチング電源装置の構成を示す図である。
【００５０】
この図４のトランジスタ出力回路１０Ａでは、制御トランジスタＱｏを含んだ構成としている。この場合には、プリドライバＰＲＤ、アシスト回路ＡＳＳ、メインドライバＭＤの他、制御トランジスタＱｏを含めて、半導体集積回路装置として形成することになる。この場合、主回路部２０Ａは、主回路部２０と比して、制御トランジスタＱｏ以外が含まれることになる。
【００５１】
なお、この図４では、制御トランジスタＱｏをＮＰＮとしている。このように、ＮＰＮやＰＮＰなどの電流駆動型トランジスタを使用する場合には、その駆動電流であるベース電流を制限するための保護抵抗Ｒｐを駆動電流経路に設けることになる。この図４のスイッチング電源装置でも図３のものと同様の効果を得ることができる。
【００５２】
【発明の効果】
本発明のトランジスタ出力回路、半導体集積回路装置によれば、ＢｉＣＭＯＳ回路を用いて貫通電流を著しく低減しているから、貫通電流に基因する電磁ノイズ（ＥＭＩ）を小さくするとともに、スイッチング周波数を従来より格段に高くすることができる。
【００５３】
さらに、ＣＭＯＳ回路を用いた補助駆動回路を併用しているから、出力信号を電源電位（上限値）及びグランド電位（下限値）まで上昇／低下させ、かつ、出力信号をその電源電位及びグランド電位への近傍では滑らかに変化させ、電磁ノイズ（ＥＭＩ）をさらに小さくするとともに、十分な振幅のスイッチング出力を供給することができる。
【００５４】
本発明のスイッチング電源装置では、制御トランジスタを高周波数でスイッチングするから、主回路部を小型化することができ、したがって、スイッチング電源装置全体を小型化することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係るトランジスタ出力回路の構成図。
【図２】図１のトランジスタ出力回路の出力信号の波形図。
【図３】本発明の第２の実施の形態に係るスイッチング電源装置の構成図。
【図４】本発明の第３の実施の形態に係るスイッチング電源装置の構成図。
【図５】従来のスイッチング電源装置の構成図。
【図６】図５の駆動信号のタイミングチャート。
【符号の説明】
１０、１０Ａ　トランジスタ出力回路
Ｓｉｎ　入力信号
Ｓｏｕｔ　出力信号
ＰＲＤ　プリドライバ
ＡＳＳ　アシスト回路
ＭＤ　メインドライバ
Ｑ１１，Ｑ２１　ＰＭＯＳ
Ｑ１２，Ｑ２２　ＮＭＯＳ
Ｑ３１　ＮＰＮ
Ｑ３２　ＰＮＰ
Ｒ１１，Ｒ１２，Ｒ２１，Ｒ２２　抵抗
２０、２０Ａ　主回路部
Ｑｏ　制御トランジスタ
Ｌｏ　コイル
Ｄｏ　ダイオード
Ｃｏ　コンデンサ
Ｖｏ　出力電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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