(57)【要約】【課題】画素並列で演算し、計算精度を向上させたアナログ回路を用いることで、高分解能の２次元画像に対して高速かつ正確に直交変換係数を演算することを可能とする回路。【解決手段】１次元の基底関数から２次元の画像直交変換行列を生成して、それを２次元の画像の各画素値に乗じる演算手段を有し、その結果に対して、電圧安定化された共通線で電流加算することにより、高分解能の２次元画像に対する直交変換係数を演算する手段を有する回路である。【選択図】図１
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【特許請求の範囲】
【請求項１】
２次元マトリクスの行側と列側より１次元の基底関数を供給する回路と、これらの基底関数から２次元の画像直交変換行列を生成し、この行列と入力画像から得られる２次元画素値マトリクスとを乗算して相補形の出力電流を得る機能を有する２次元マトリクス状に配置された画素回路と、各画素回路が出力する演算結果を電流加算する相補形の共通線の電位を負帰還制御により安定化する機能を有する加算回路と、加算結果をディジタル値にするためのアナログ−ディジタル変換器とを有することを特許とする画像の直交変換回路。
【請求項２】
請求項１に記載の画素回路の相補形電流出力をｎ組の電流出力に複製するためのｎ組のカレントミラー回路を有する画素回路と、この画素回路をマトリクス状に配置することにより、ｎ組の出力を全ピクセルに渡って加算する際に、２ｍ組からなる直交変換行列の上位ｌｏｇ２（ｎ）ビット分の加算を並列に実行する加算回路を有することを特徴とする請求項１に記載の画像直交変換回路の高速化回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は入力画像を空間周波数に変換し、画像圧縮や画像認識などを行う画像処理装置に関する。
【０００２】
【従来の技術】
２次元の画像データを直交変換する方法としてディジタル方式の直交変換回路がある。
【０００３】
高分解なアダマール変換回路として、「特開平１０−５６３８６」が考案されている。
【０００４】
以下、図８、図９により従来の直交変換回路について説明する。
【０００５】
図８は、ディジタル方式の１次元直交変換回路の計算回路を象徴的に表わしている。入力された画素値４０は、演算回路４１により加算（実線）と減算（破線）を繰り返し、最終的に変換係数４２を得る。この１次元直交変換回路を繰り返し用いることで、２次元直交変換を行う。
【０００６】
図９は、高分解なアダマール変換回路を象徴的に表わしている。４３と４４より供給される１次元アダマール係数により２次元のアダマール変換マスク４５を生成し、総和モジュール４６で撮像画像との相関を計算することでアダマール変換係数を得る。
【０００７】
【発明が解決しようとする課題】
従来のディジタル方式直交変換回路は、画像の一部分に対して変換を行うため、画像全体を変換するためには、繰り返し計算しなくてはならず、計算時間を要する。
【０００８】
高分解な画像をアダマール変換するためには、１個の変換係数を求めるのに画素数に等しい回数の加算を行なう必要がある。高速に変換係数を求めるにはアナログ回路を使って並列演算する方法が用いられる。アナログ加算には電流加算が用いられるが、加算を行う共通線の寄生容量の影響で、計算の精度が保証されない。
【０００９】
また、「特開平１０−５６３８６」の構成を用いると直交変換の種類がアダマール変換に限定される。
【００１０】
本発明は、このような従来の構成が有していた問題を解決しようとするもので、２次元の直交行列の生成に乗算器を用いることで、アダマール変換に限らず、様々な直交変換への利用を目的とするものである。また、電流加算に用いる共通線の寄生容量を無視できる構成を考案し、画像直行変換回路の高分解能化を目的とするものである。
【００１１】
【課題を解決するための手段】
そして、本願発明は上記目的を達成するために、各画素回路で画素値をあらわす電流と２次元の直交行列をアナログ量として乗算し、乗算結果を電圧安定化手段を有する共通線で電流加算することにより、多数の加算における高精度化を図ったものである。
【００１２】
【発明の実施の形態】
以下、本発明の実施の形態として実施例を図１￣図７に基づいて説明する。
【００１３】
図において、１は行方向から、２は列方向からそれぞれ画素７のアレイに１次元の直交変換基底値を供給する。基底値はそれぞれ２本の信号線３、４と５、６により差動で供給される。
【００１４】
画素内で行方向からの基底値と列方向からの基底値が掛け算されて、２次元の直交変換基底が生成される。
【００１５】
フォトダイオード１４により光強度から電流値に変換された値は、２次元の直交変換基底と直接（図２）、もしくは端子１５により増幅率を調整され（図３）掛け算される。
【００１６】
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【００１７】
掛け算された電流値は端子８と端子９から出力される。全ての画素の端子８は共通線８０に接続され、画素値と基底の計算結果が電流加算される。全ての端子９も共通線９０に接続され、画素値と基底の計算結果が電流加算される。
【００１８】
加算された電流値は、それぞれ共通線の電圧安定化手段をもったアナログ−ディジタル変換器１０と１１でディジタル値へと変換される。
【００１９】
アナログ−ディジタル変換の回路ブロックを図４に示す。
【００２０】
共通線８０に接続された端子８１から入力された電流は容量２０を充電する。比較器２３は容量の値と閾値電圧１７と比較し、スイッチ１９を閉じる。そのとき容量２０がリセットされるとともに、カウンタ２１がインクリメントされディジタル値１２を得る。
【００２１】
端子８１は利得の高い演算増幅器２２の負帰還により端子１６と同電位に保たれる。
【００２２】
利得をＡとし、端子８１の電圧をＶｉｎ、端子１６の電圧をＶｒｅｆとすると次式が成り立つ。
【００２３】
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【００２４】
共通線８０と９０の電圧が端子１６の電圧に等しく保たれ、共通線の寄生容量の電位は変化しないので、寄生容量の影響を抑圧できるという効果がある。
【００２５】
フォトディテクタ１４の印加電圧の変動を無くするという効果もある。
【００２６】
図１において、ディジタル値１２からディジタル値１３を引くことにより変換係数を得る。
【００２７】
アナログ−ディジタル変換回路の他の実施例を図５に示す。
【００２８】
共通線８０に接続された端子８１から入力された電流は抵抗ストリング２４を流れ、参照電圧２７と比較器アレイ２５で比較される。比較された結果はビットエンコーダ２６によりディジタル値１２を得る。
【００２９】
端子８１は利得の高い演算増幅器２２の負帰還により端子１６と同電位に保たれる。
【００３０】
図１において、ディジタル値１２からディジタル値１３を引くことにより変換係数を得る。
【００３１】
請求項１に記載の方式では、変換係数は入力する１種類の基底に対して１つの変換係数を得るのみであるため、全ての変換係数を得るためには全ての基底を与える必要があり、時間を要する。
【００３２】
そこで、入力する１種類の基底に対して複数の変換係数を得る為の並列化手法を述べる。並列化手法により変換係数を得るための時間を短縮することができる。
【００３３】
並列出力化回路の回路ブロックを図６、図７に示す。
【００３４】
図６に示すタイプＡ（２９Ａ）において、画素回路２８の二つの相補形出力を１組として、カレントミラー回路により４組みの出力３０Ａ、３１Ａ、３２Ａ、３３Ａへ複製することにより多出力の画素回路２９Ａを構成する。
【００３５】
カレントミラーの結線方法により、相補形の出力を正相で複製するか、逆相で複製するか選択でき、複製結果にプラス（＋）とマイナス（−）の符号を与えることができる。
【００３６】
例えば、タイプＢ（２９Ｂ）では、３０Ｂと３２Ｂを出力するカレントミラーが画素回路２８の出力を正相で複製するように結線されており、３１Ｂと３２Ｂを出力するカレントミラーが画素回路２８の出力を逆相で複製するように結線されているので、出力３０Ｂ、３１Ｂ、３２Ｂ、３３Ｂは画素回路２８に対して（＋−＋−）の符号を与えて複製する。
【００３７】
同様にカレントミラーの結線方法を変えることにより、タイプＡ（２９Ａ）では（＋＋＋＋）の符号を、タイプＢ（２９Ｂ）では（＋−＋−）の符号を、タイプＣ（２９Ｃ）では（＋＋−−）の符号を、タイプＤ（２９Ｄ）では（＋−−＋）の符号を画素回路２８の出力に対して与えて複製する。
【００３８】
画素回路２９Ａ、２９Ｂ、２９Ｃ、２９Ｄを差動４出力の画素回路として、図７のようにタイプ別に並べ、出力３０Ａ、３０Ｂ、３０Ｃ、３０Ｄを共通線３００に、出力３１Ａ、３１Ｂ、３１Ｃ、３１Ｄを共通線３１０に、出力３２Ａ、３２Ｂ、３２Ｃ、３２Ｄを共通線３２０に、出力３３Ａ、３３Ｂ、３３Ｃ、３３Ｄを共通線３３０に接続する。
【００３９】
このように接続することで、画素回路２８に符号を与えてから共通線３００、３１０、３２０、３３０上で電流加算することができる。この共通線も共通線８０、９０と同様に電位を安定化されている。電流加算結果も同様にアナログ−ディジタル変換され出力される。
【００４０】
例えば、共通線３１０は、タイプＡ（２９Ａ）とは３１Ａと、タイプＢ（２９Ｂ）とは３１Ｂと、タイプＣ（２９Ｃ）とは３１Ｃと、タイプＤ（２９Ｄ）とは３１Ｄと結線されているので、画素回路２８の出力に対してＨ３１の符号が与えられ電流加算される。
【００４１】
同様に、共通線３００ではＨ３０の符号が、共通線３１０ではＨ３１の符号が、共通線３２０ではＨ３２の符号が、共通線３３０ではＨ３３の符号が画素回路２８の出力に対して与えられて電流加算される。画素回路２８の出力を複製して符号を与え電流加算することを同時に行うことができるために並列に計算できる。
【００４２】
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【００４３】
Ｈ３０、Ｈ３１、Ｈ３２、Ｈ３３は画像直交変換行列の一部であり、画像直交変換行列の特性としてすべての画像直交変換行列はＨ３０、Ｈ３１、Ｈ３２、Ｈ３３のいずれかを含む。
【００４４】
Ｈ３０、Ｈ３１、Ｈ３２、Ｈ３３のうちどれか一つ、例えばＨ３０を含む基底を２次元の画像直交変換行列として２次元画素マトリクスに供給するとＨ３１、Ｈ３２、Ｈ３３を含んだ基底を同時に計算すること等価となる。Ｈ３０、Ｈ３１、Ｈ３２、Ｈ３３は画像直交変換行列が２ｍある場合におけるｍの上位２ビット（＝ｌｏｇ２４）に対応する。
【００４５】
この構成により、変換係数の並列演算が可能になり、変換係数の演算時間を短縮するという効果が得られ、出力時間も短縮される。
【００４６】
この拡張は４並列に限らず、同様の構成でより高い並列度に拡張することも可能である。
【００４７】
【発明の効果】
上述したように本発明の直交変換回路は、電圧安定化手段を有する共通線で電流加算することにより高精度に演算できるため、高分解能な画像の直交変換回路を回路化できる。
【図面の簡単な説明】
【図１】本発明の直交変換回路のブロック構成図
【図２】本発明の直交変換回路の画素回路例１
【図３】本発明の直交変換回路の画素回路例２
【図４】本発明の直交変換回路のアナログ−ディジタル変換回路例１
【図５】本発明の直交変換回路のアナログ−ディジタル変換回路例２
【図６】本発明の直交変換回路の並列出力化画素回路
【図７】本発明の直交変換回路の並列出力化回路構成
【図８】従来のディジタル方式直交変換回路のブロック構成図
【図９】従来の高分解なアダマール変換回路のブロック構成図
【符号の説明】
１　行方向１次元直交基底発生器
２　列方向１次元直交基底発生器
３　基底値供給線ａ
４　基底値供給線ｂ
５　基底値供給線ｃ
６　基底値供給線ｄ
７　画素
８　電流出力ａ
９　電流出力ｂ
８０　電流加算用共通線ａ
９０　電流加算用共通線ｂ
８１　アナログ−ディジタル変換器入力
１０　アナログ−ディジタル変換器ａ
１１　アナログ−ディジタル変換器ｂ
１２　ディジタル出力ａ
１３　ディジタル出力ｂ
１４　フォトディテクタ
１５　増幅率調整用端子
１６　共通線安定化設定電圧
１７　閾値電圧
１８　リセット線
１９　リセットスイッチ
２０　電流充電用容量
２１　カウンタ
２２　演算増幅器
２３　比較器
２４　抵抗ストリング
２５　比較器
２６　ビットエンコーダ
２７　参照電圧
２８　元の画素回路
２９Ａ　拡張された画素回路Ａ
２９Ｂ　拡張された画素回路Ｂ
２９Ｃ　拡張された画素回路Ｃ
２９Ｄ　拡張された画素回路Ｄ
３０Ａ　出力１Ａ
３１Ａ　出力２Ａ
３２Ａ　出力３Ａ
３３Ａ　出力４Ａ
３０Ｂ　出力１Ｂ
３１Ｂ　出力２Ｂ
３２Ｂ　出力３Ｂ
３３Ｂ　出力４Ｂ
３０Ｃ　出力１Ｃ
３１Ｃ　出力２Ｃ
３２Ｃ　出力３Ｃ
３３Ｃ　出力４Ｃ
３０Ｄ　出力１Ｄ
３１Ｄ　出力２Ｄ
３２Ｄ　出力３Ｄ
３３Ｄ　出力４Ｄ
３００　共通線１
３１０　共通線２
３２０　共通線３
３３０　共通線４
４０　画素値入力端
４１　演算回路
４２　変換係数出力端
４３　１次元アダマール基底
４４　１次元アダマール基底
４５　アダマール変換マスク
４６　総和モジュール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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