(57)【要約】【課題】ＣＰＵのリードアクセス方式の切り替えを、緩やかなタイミング条件のもとに実行可能である。【解決手段】ＣＰＵがＲＯＭゴースト領域にアクセスするとＲＯＭ領域にアクセスできるように、ＲＯＭゴースト領域からＲＯＭ領域へのアドレス変換を設定し（Ｓ６０１）、ＣＰＵのプログラムカウンタを、ＲＯＭ領域からＲＯＭゴースト領域に変更する（Ｓ６０３）。以後、ＣＰＵがＲＯＭゴースト領域にアクセスしてＲＯＭ領域のプログラムを実行している間に、ＣＰＵのＲＯＭ領域に対するアクセスモードを変更し（Ｓ６０４）、その後プログラムカウンタをＲＯＭ領域に変更する（Ｓ６０５）。【選択図】　　　　図６０ｘＦＦＦＦ＃ＦＦＦＦＲＡＭ領域０ｘ０ＦＦＦ＃ＦＦＦＦ０ｘ００００＃０００００ｘＦ０００＃００００ＲＯＭ領域０ｘＦＦＦ０＃００００ＭＭ７０３ＭＭ７０２ＭＭ７０１ＲＯＭゴースト領域０ｘ１ＦＦＦ＃ＦＦＦＦモード１０ｘ１０００＃００００ＲＯＭゴースト領域０ｘ１０００＃０００００ｘ１ＦＦＦ＃ＦＦＦＦモード１モード１ＲＡＭ領域ＲＯＭ領域０ｘ００００＃００００モード１０ｘＦ０００＃０００００ｘＦＦＦＦ＃ＦＦＦＦ０ｘ０ＦＦＦ＃ＦＦＦＦモード１ＲＡＭ領域０ｘ０ＦＦＦ＃ＦＦＦＦ０ｘ００００＃００００ＲＯＭ領域モード２０ｘＦ０００＃０００００ｘＦＦＦＦ＃ＦＦＦＦ０ｘ００００＃０００００ｘＦ０００＃００００ＲＯＭ領域モード２０ｘＦＦＦＦ＃ＦＦＦＦ０ｘＦＦＦＦ＃ＦＦＦＦ０ｘＦ０００＃００００モード２０ｘ００００＃０００００ｘ０ＦＦＦ＃ＦＦＦＦＲＯＭ領域０ｘＦＦＦＦ＃ＦＦＦＦ０ｘＦ０００＃００００モード２０ｘ００００＃００００ＲＯＭ領域ＲＡＭ領域モード１０ｘ０ＦＦＦ＃ＦＦＦＦ０ｘＦＦＦＦ＃ＦＦＦＦ０ｘＦ０００＃００００モード１０ｘ００００＃００００ＲＯＭ領域ＲＡＭ領域モード１ＭＭ１００１ＭＭ１００２ＭＭ１００３
2004005310.tif 000002
【特許請求の範囲】
【請求項１】
データが記憶された記憶手段と、
前記データを第１または第２の方式のリードアクセス方式で読み取り、処理するＣＰＵと、
前記ＣＰＵのリードアクセス方式として、前記記憶手段の領域ごとに前記第１または第２の方式を設定するリードアクセス方式設定手段と、
前記ＣＰＵがアクセスするべき記憶手段の領域を指定する領域指定手段と、
前記記憶手段の領域に対して、その領域を代替する領域を設定する代替領域設定手段と、
を備えたマイクロコンピュータシステムにおいて、
前記代替領域設定手段により、前記第１方式により読み取られる元領域に対して、その領域を代替する代替領域を設定し、
前記領域指定手段は、前記ＣＰＵが前記元領域に代えて前記代替領域にアクセスするように領域を設定し、
前記リードアクセス方式設定手段は、前記ＣＰＵが前記元領域に代えて前記代替領域にアクセスしている間に、前記元領域のリードアクセス方式を前記第２方式に変更し、
前記領域指定手段は、前記ＣＰＵのリードアクセス方式切り替えが可能になったときに、アクセスするべき領域として前記元領域を再設定する、
ことを特徴とするマイクロコンピュータシステム。
【請求項２】
前記元領域はＲＯＭ内の領域であり、前記代替領域は当該ＲＯＭ内の他の領域であって、前記代替領域設定手段は、当該代替領域へアクセスすると当該元領域へアクセスするようにアドレス変換することを特徴とする請求項１記載のマイクロコンピュータシステム。
【請求項３】
前記元領域はＲＯＭ内の領域であり、前記代替領域はＲＡＭ内の領域であって、前記代替領域設定手段は、当該元領域の内容を当該代替領域へ複写することを特徴とする請求項１記載のマイクロコンピュータシステム。
【請求項４】
データが記憶された記憶手段と、前記データを第１または第２の方式のリードアクセス方式で読み取り、処理するＣＰＵとを備えたマイクロコンピュータシステムのためのリードアクセス方式設定方法において、
前記記憶手段において前記第１方式により読み取られる元領域に対するリードアクセス方式の切替に際して、元領域に対して、その領域を代替する代替領域を設定し、前記ＣＰＵが前記元領域に代えて前記代替領域にアクセスしている間に、前記元領域のリードアクセス方式を前記第２方式に変更し、その後前記ＣＰＵのリードアクセス方式の切り替えが可能になったときに、アクセスするべき領域として前記元領域を再設定することを特徴とするリードアクセス方式設定方法。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
本発明はマイクロコンピュータシステムに関する。
【０００２】
【従来の技術】
今日広く用いられているマイクロコンピュータは、外部メモリから命令コードを順次取り込み、必要に応じて外部に対してデータを出力しながら、命令コードで記述されたプログラムを処理する。このようなマイクロコンピュータは、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）あるいはＭＰＵ（Ｍｉｃｒｏ　Ｐｒｏｃｅｓｓｅｒ　Ｕｎｉｔ）等とも呼ばれているが、以降はＣＰＵと称する。
【０００３】
このようなＣＰＵの制御で動作するマイクロコンピュータシステムは、例えばＲＯＭ（Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ）やＲＡＭ（Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）等のメモリ装置、周辺装置を備え、さらにホストコンピュータとのインタフェースやＲＯＭ、ＲＡＭアクセスの制御などを行うＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ　Ｓｐｅｃｉｆｉｃ　Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ）が設けられている。
【０００４】
マイクロコンピュータシステムを動作させる基本的な信号には、クロック信号、リセット信号があり、各デバイスにはこれに対応して、クロック入力、リセット入力が設けられている。マイクロコンピュータシステムのバスは、データバス、アドレスバスおよびコントロールバスで構成され、コントロールバスには、ライト／リード信号、アドレスラッチイネーブル信号、データ転送信号などの制御線が含まれる。
【０００５】
マイクロコンピュータシステムにおけるＣＰＵのリードアクセス方式は一通りではなく、例えば以下のようなリードアクセス方式が存在する。
【０００６】
第１のリードアクセス方式：ＣＰＵがアドレスラッチイネーブル信号およびアドレス出力によってアクセスすべきデバイスのアドレスを指定し、さらにライト／リード信号によってデータの読み書きを要求する。これに対してアクセスされる側（スレーブ側）のデバイスは、読み書きの準備が完了するとデータ転送信号をアサートする。ここでＣＰＵは、データバスを通じてデータの読み書きを実行する。
【０００７】
第２のリードアクセス方式：第１のリードアクセス方式と同様にアドレス指定を行った後、ライト／リード信号をリードに設定すると、所定のウエイト期間の後に、ＣＰＵは、データバスのデータを取り込む。すなわち、スレーブ側デバイスからはアクセスタイミングに関する信号は出力されない。
【０００８】
ここで、第１のリードアクセス方式は、アクセスタイミングの自由度が高いが、データ転送信号制御等、スレーブ側デバイスの制御が複雑である。
【０００９】
一方、第２のリードアクセス方式は、データ転送等の制御が不要であるのでＲＯＭ等のデバイスを直接ＣＰＵに接続でき、回路が単純化される。しかし、アクセスタイミングの自由度が低く、アクセスサイクルに冗長度が要求される。
【００１０】
このように、上述した各アクセス方式にはそれぞれメリット、デメリットがあるが、一般にアクセス方式の選択には制限がある。
【００１１】
例えば、リセット解除後に最初にアクセスするＲＯＭのブート領域については、第２のアクセス方式が初期設定されている。
【００１２】
ＣＰＵがＲＯＭのブート領域やプログラム領域にアクセスしてプログラムを実行しているとき、ＣＰＵのリードアクセス方式を切り替えるには、スレーブ側デバイスの制御をこれに対応させなければならないが、両者の切替タイミングを一致させることは種々の理由により容易でない。例えばＣＰＵがプリフェッチ機能を有するとき、データを取得してから実行までにタイムラグが存在し、タイミング合せが困難である。切替タイミングが一致しなかったとき、データ授受は不完全となり、マイクロコンピュータシステムはハングアップする。
【００１３】
【発明が解決しようとする課題】
しかしＲＯＭのブート領域やプログラム領域へのアクセス頻度が高いマイクロコンピュータシステムにおいては、固定のリードアクセス方式ではパフォーマンスを充分に高めることができない。
【００１４】
本発明はこのような従来の問題を解消すべく創案されたもので、リードアクセス方式の切り替えを、緩やかなタイミング条件のもとに実行可能なマイクロコンピュータシステムを提供することを目的とする。
【００１５】
【課題を解決するための手段】
本発明は、データが記憶された記憶手段と、前記データを第１または第２の方式のリードアクセス方式で読み取り、処理するＣＰＵと、前記ＣＰＵのリードアクセス方式として、前記記憶手段の領域ごとに前記第１または第２の方式を設定するリードアクセス方式設定手段と、前記ＣＰＵがアクセスするべき記憶手段の領域を指定する領域指定手段と、前記記憶手段の領域に対して、その領域を代替する領域を設定する代替領域設定手段とを備えたマイクロコンピュータシステムにおいて、前記代替領域設定手段により、前記第１方式により読み取られる元領域に対して、その領域を代替する代替領域を設定し、前記領域指定手段は、前記ＣＰＵが前記元領域に代えて前記代替領域にアクセスするように領域を設定し、前記リードアクセス方式設定手段は、前記ＣＰＵが前記元領域に代えて前記代替領域にアクセスしている間に、前記元領域のリードアクセス方式を前記第２方式に変更し、前記領域指定手段は、前記ＣＰＵのリードアクセス方式切り替えが可能になったときに、アクセスするべき領域として前記元領域を再設定する。これによって、リードアクセス方式の切り替えを、緩やかなタイミング条件のもとに実行し得る。
【００１６】
本発明に係るマイクロコンピュータシステムにおいて、前記元領域はＲＯＭ内の領域であり、前記代替領域は当該ＲＯＭ内の他の領域であって、前記代替領域設定手段は、当該代替領域へアクセスすると当該元領域へアクセスするようにアドレス変換するものであってもよい。
【００１７】
本発明に係るマイクロコンピュータシステムにおいて、前記元領域はＲＯＭ内の領域であり、前記代替領域はＲＡＭ内の領域であって、前記代替領域設定手段は、当該元領域の内容を当該代替領域へ複写するものであってもよい。
【００１８】
本発明は、データが記憶された記憶手段と、前記データを第１または第２の方式のリードアクセス方式で読み取り、処理するＣＰＵとを備えたマイクロコンピュータシステムのためのリードアクセス方式設定方法において、前記記憶手段において前記第１方式により読み取られる元領域に対するリードアクセス方式の切替に際して、元領域に対して、その領域を代替する代替領域を設定し、前記ＣＰＵが前記元領域に代えて前記代替領域にアクセスしている間に、前記元領域のリードアクセス方式を前記第２方式に変更し、その後前記ＣＰＵのリードアクセス方式の切り替えが可能になったときに、アクセスするべき領域として前記元領域を再設定する。これによって、リードアクセス方式の切り替えを、緩やかなタイミング条件のもとに実行し得る。
【００１９】
【発明の実施の形態】
次に、本発明に係るマイクロコンピュータシステムの実施形態を、図面に基づいて説明する。
［第１の実施形態］
図１は、本発明に係るマイクロコンピュータシステムの第１の実施形態を示すブロック図である。
【００２０】
マイクロコンピュータシステムは、ＲＯＭ１０４、ＤＲＡＭ（ＤｙｎａｍｉｃＲａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）１０３、ＡＳＩＣ１０２、及びＣＰＵ１０１を備えている。
【００２１】
ＤＲＡＭ１０３は、入力データの記憶や作業用記憶領域等として用いる主記憶装置である。ＡＳＩＣ１０２は特定用途向けＩＣであり、（１）ＣＰＵ１０１とＤＲＡＭ１０３、ＲＯＭ１０４等のスレーブ側デバイスとのインターフェース回路、（２）ホストコンピュータ１０５とのデータ通信の制御回路、（３）種々の演算処理、等の機能を有する。ＣＰＵ１０１は、マイクロコンピュータシステム全体の制御を行う中央処理装置であり、ＣＰＵの設定情報やその他の演算処理に用いる作業手順（制御プログラム）を記憶したＲＯＭ（読み取り専用メモリ）１０４からプログラムを順次読み取り、実行する。
【００２２】
図２は、ＣＰＵ１０１の第１のリードアクセス方式（以下モード１という。）を示すタイミングチャートである。図中ＣＬＫはクロック信号である。
【００２３】
ＣＰＵ１０１は、まず転送スタート信号ＲＳＴｎをアサートする。その後、ＣＰＵ１０１はアドレスラッチイネーブル信号を出力するとともに、アドレスバスにアドレスを出力し、さらにライト／リード信号をリードに設定する。スレーブ側のデバイスであるＡＳＩＣ１０２は、ライト／リード信号のリード設定に基づき、アドレスで指定されたデータを、ＲＯＭ１０４やＤＲＡＭ１０３等のメモリ装置から読み出し、獲得する。ＡＳＩＣ１０２は、獲得したデータを出力する準備に入り、出力可能な状態になるとデータ転送信号をアサートし、同時にデータをデータバスに出力する。ＣＰＵ１０１はデータ転送信号がアサートされたきに、データバス上のデータを取り込む。このような処理を繰り返し実行することでＣＰＵは命令をフェッチし、処理を実行し得る。
【００２４】
図３はＣＰＵ１０１の第２のリードアクセス方式（以下モード２という。）を示すタイミングチャートである。
【００２５】
モード２は、転送スタート信号アサート、アドレスラッチイネーブル信号出力、アドレス出力、ライト／リード信号設定まではモード１と同じであるが、その後、スレーブ側デバイスはデータ転送信号を生成することはない。ＣＰＵ１０１は、ライト／リード信号のリード設定から、内部レジスタ等で設定された所定のウェイト期間が経過したときに、データバス上のデータを取り込む。スレーブ側デバイスはこのタイミングに間に合うようにデータを取得し、データバスに出力する。
【００２６】
図４は、リセット解除後のマイクロコンピュータシステムのＣＰＵ１０１から見たアドレスマップであり、ＡＳＩＣ１０２にとってのＲＯＭ１０４のゴースト領域（ＡＳＩＣの論理アドレス空間以外の論理アドレス空間）が活用されている。ＡＳＩＣ１０２にとってＲＯＭ１０４の論理アドレス空間はアドレス０ｘＦ０００＿００００〜０ｘＦＦＦＦ＿ＦＦＦＦの範囲（以下ＲＯＭ領域という。）であり、そのうち、アドレス０ｘＦＦＦ０＿００００〜０ｘＦＦＦＦ＿ＦＦＦＦの範囲がブート領域である。またＤＲＡＭ１０３のアドレス空間は、アドレス０ｘ００００＿００００〜０ｘ０ＦＦＦ＿ＦＦＦＦの範囲（以下ＲＡＭ領域という。）である。
【００２７】
ＲＯＭ１０４のゴースト領域はアドレス０ｘ１０００＿００００〜０ｘ１ＦＦＦ＿ＦＦＦＦの範囲（以下ＲＯＭゴースト領域という。）である。
【００２８】
初期設定により、ＣＰＵ１０１は、モード２でＲＯＭ領域にアクセスし、モード１でＲＯＭゴースト領域にアクセスする。
【００２９】
図５は、リセット解除後における、マイクロコンピュータシステムのＡＳＩＣ１０２から見たアドレスマップである。初期設定により、ＲＯＭ領域に対してモード２でアクセス可能であり、ＲＡＭ領域その他の領域はモード１でアクセス可能である。
【００３０】
図６は第１の実施形態の処理を示すフローチャートであり、図７は第１の実施形態におけるＣＰＵ１０１から見たアドレスマップの変化を示す図である。
【００３１】
図６において、ＣＰＵ１０１のリセットが解除されると、モード２によりブート領域へのアクセスが開始される。この時点では、ＣＰＵ１０１から見たアドレスマップは図７のＭＭ７０１のように設定され、ＲＯＭ領域がアクセス範囲である。またＣＰＵ１０１のプログラムカウンタはＲＯＭ領域を順次アクセスするように設定されている。
【００３２】
以下ステップＳ６０１〜Ｓ６０６の処理が実行される。
【００３３】
ステップＳ６０１：ＡＳＩＣ１０２のＲＯＭゴースト領域を設定する。具体的には、ＣＰＵ１０１がＲＯＭゴースト領域にアクセスする際に、ＲＯＭゴースト領域のアドレス０ｘ１０００＿００００〜０ｘ１ＦＦＦ＿ＦＦＦＦを０ｘＦ０００＿００００〜０ｘＦＦＦＦ＿ＦＦＦＦにアドレス変換するように、ＡＳＩＣ１０２を設定する。このように設定することにより、ＣＰＵ１０１から見た場合、ＲＯＭゴースト領域（アドレス０ｘ１０００＿００００〜０ｘ１ＦＦＦ＿ＦＦＦＦ）の内容が、ＲＯＭ領域（アドレス０ｘＦ０００＿００００〜０ｘＦＦＦＦ＿ＦＦＦＦ）と同一であるように見える。
【００３４】
ステップＳ６０２：ＣＰＵ１０１がＲＯＭゴースト領域にアクセスする際のリードアクセス方式をモード１に設定する。この時点では、ＣＰＵ１０１から見たアドレスマップは図７のＭＭ７０２のように設定され、ＲＯＭ領域がモード２でアクセス可能であることに加え、ＲＯＭゴースト領域、ＲＡＭ領域がモード１でアクセス可能となる。
【００３５】
ステップＳ６０３：ＣＰＵ１０１がＲＯＭゴースト領域に順次アクセスするように、ＣＰＵ１０１のプログラムカウンタを、ＲＯＭ領域からＲＯＭゴースト領域に変更する。以後、ＣＰＵ１０１はＲＯＭゴースト領域のプログラムをモード１で実行するが、ＡＳＩＣ１０２は、ＲＯＭゴースト領域のアドレスをＲＯＭ領域のアドレスに変換しつつ、ＲＯＭ領域のプログラムをモード１で読み取り、実行する。
【００３６】
ステップＳ６０４：ＣＰＵ１０１とＡＳＩＣ１０２のＲＯＭ領域に対するリードアクセス方式をモード１に変更する。この時点でのアドレスマップは図７のＭＭ７０３のように設定される。
【００３７】
ステップＳ６０５：ＣＰＵ１０１のリードアクセス方式変更に必要な時間の経過を待ち、ＣＰＵ１０１のプログラムカウンタをＲＯＭ領域のアドレスに戻す。これによってＣＰＵ１０１、ＡＳＩＣ１０２の両者がモード１によってＲＯＭ領域にアクセスし得るようになる。従って極めて緩やかなタイミング条件においてリードアクセス方式を切り替え得る。
【００３８】
ステップＳ６０６：残りのブート処理を実行する。
【００３９】
以上のとおり、第１の実施形態では、ＲＯＭゴースト領域およびＡＳＩＣのアドレス変換機能の活用によって、リードアクセス方式の切り替えを、緩やかなタイミング条件のもとに実行可能である。
［第２の実施形態］
次に第２の実施形態を説明する。第２の実施形態の回路構成は第１の実施形態の図１と同様であるので、説明を省略する。なお図１の構成要素と同一あるいは相当部分には同一符号を付す。
【００４０】
第１の実施形態では、アドレス変換によりＲＯＭゴースト領域からＲＯＭ領域のプログラムを実行したが、第２の実施形態では、ＲＯＭ領域のプログラムをＲＡＭ領域に複写して、このＲＡＭ領域のプログラムを実行する。
【００４１】
図８は、リセット解除後のマイクロコンピュータシステムのＣＰＵ１０１から見たアドレスマップであり、モード２でブート領域にアクセスして初期設定情報をフェッチする。なおリセット解除直後はブート領域以外の領域についてはリードアクセス方式が設定されていないため、アクセス不能である。図８ではアクセス不能であることを、黒塗りのアドレス領域で示している。
【００４２】
なおリセット解除後のＡＳＩＣ１０２から見たアドレスマップは第１の実施形態の図５と同様であるので、図示を省略する。図５と同様、ＡＳＩＣ１０２は、ＲＯＭ領域に対してモード２でアクセス可能であり、ＲＡＭ領域その他の領域はモード１でアクセス可能である。
【００４３】
図９は第２の実施形態の処理を示すフローチャートであり、図１０は第２の実施形態におけるＣＰＵ１０１から見たアドレスマップの変化を示す図である。
【００４４】
図９において、ＣＰＵ１０１のリセットが解除されると、モード２によりブート領域へのアクセスが開始される。この時点では、ＣＰＵ１０１から見たアドレスマップは図１０のＭＭ１００１のように設定され、モード２によりＲＯＭ領域にアクセスし得る。またＣＰＵ１０１のプログラムカウンタはＲＯＭ領域を順次アクセスするように設定されている。
【００４５】
以下ステップＳ９０１〜Ｓ９０６の処理が実行される。
【００４６】
ステップＳ９０１：ＣＰＵ１０１がＲＡＭ領域にアクセスする際のリードアクセス方式をモード１に設定する。この時点では、ＣＰＵ１０１から見たアドレスマップは図１０のＭＭ１００２のように設定され、ＲＯＭ領域がモード２でアクセス可能であることに加え、ＲＡＭ領域がモード１でアクセス可能となる。
【００４７】
ステップＳ９０２：ブート領域のデータのうち、ＲＯＭ領域のリードアクセス方式を変更するプログラムをＲＡＭ領域に複写する。
【００４８】
ステップＳ９０３：ＣＰＵ１０１がＲＡＭ領域に複写されたデータに順次アクセスするように、ＣＰＵ１０１のプログラムカウンタを、ＲＯＭ領域からＲＡＭ領域に変更する。以後、ＣＰＵ１０１はＲＡＭ領域のプログラムをモード１で実行する。同時にＡＳＩＣ１０２はモード１でＲＡＭ領域にアクセスし、プログラムを読み取り、実行する。
【００４９】
ステップＳ９０４：ＣＰＵ１０１とＡＳＩＣ１０２のＲＯＭ領域に対するリードアクセス方式をモード１に変更する。この時点でのアドレスマップは図１０のＭＭ１００３のように設定される。
【００５０】
ステップＳ９０５：ＣＰＵ１０１のリードアクセス方式変更に必要な時間の経過を待ち、ＣＰＵ１０１のプログラムカウンタをＲＯＭ領域のアドレスに戻す。これによってＣＰＵ１０１、ＡＳＩＣ１０２の両者がモード１によってＲＯＭ領域にアクセスし得るようになる。従って極めて緩やかなタイミング条件においてリードアクセス方式を切り替え得る。
【００５１】
ステップＳ９０９：残りのブート処理を実行する。
【００５２】
以上のとおり、第２の実施形態では、ＲＡＭ領域の活用によって、リードアクセス方式の切り替えを、緩やかなタイミング条件のもとに実行可能である。
【００５３】
【発明の効果】
本発明によれば、リードアクセス方式の切り替えを、緩やかなタイミング条件のもとに実行可能である。
【００５４】
なお以下の構成が本発明に含まれることはいうまでもない。
（１）ＣＰＵと協働するスレーブ側デバイスをさらに備え、代替領域はスレーブ側デバイスにおけるＲＯＭのゴースト領域であり、スレーブ側デバイスはＣＰＵが生成した元領域のアドレスを代替領域のアドレスに変換し得ることを特徴とする請求項２に記載のマイクロコンピュータシステム。
（２）元領域はブート領域であることを特徴とする請求項１乃至３のいずれか１項に記載のマイクロコンピュータシステム。
（３）マイクロコンピュータシステムはＣＰＵと協働するスレーブ側デバイスを備え、代替領域はスレーブ側デバイスにおけるＲＯＭのゴースト領域であり、スレーブ側デバイスはＣＰＵが生成した元領域のアドレスを代替領域のアドレスに変換し得ることを特徴とする請求項４記載のリードアクセス方式設定方法。
【図面の簡単な説明】
【図１】本発明に係るマイクロコンピュータシステムの第１の実施形態を示すブロック図である。
【図２】第１の実施形態の第１のアクセス方式を示すタイミングチャートである。
【図３】第１の実施形態の第２のアクセス方式を示すタイミングチャートである。
【図４】第１の実施形態のＣＰＵから見たアドレスマップである。
【図５】第１の実施形態のスレーブ側デバイスから見たアドレスマップである。
【図６】第１の実施形態の処理を示すフローチャートである。
【図７】第１の実施形態のＣＰＵから見たアドレスマップの変化を示す図である。
【図８】第２の実施形態のＣＰＵから見たアドレスマップである。
【図９】第２の実施形態の処理を示すフローチャートである。
【図１０】第２の実施形態のＣＰＵから見たアドレスマップの変化を示す図である。
【符号の説明】
【符号の説明】
１０１　ＣＰＵ
１０２　ＡＳＩＣ
１０３　ＤＲＡＭ
１０４　ＲＯＭ
１０５　ホストコンピュータ
【図１】
2004005310.tif 000003
【図２】
2004005310.tif 000004
【図３】
2004005310.tif 000005
【図４】
2004005310.tif 000006
【図５】
2004005310.tif 000007
【図６】
2004005310.tif 000008
【図７】
2004005310.tif 000009
【図８】
2004005310.tif 000010
【図９】
2004005310.tif 000011
【図１０】
2004005310.tif 000012