(57)【要約】【課題】消費電流が小さな振幅変換回路を提供する。【解決手段】このレベルシフタ３は、制御信号φが７．５Ｖにされたことに応じて入力信号ＶＩの電位（０Ｖまたは３Ｖ）に応じた値の電流を出力ノードＮ１３に流すＰ型ＴＦＴ１１と、制御信号φが７．５Ｖにされたことに応じて参照電位ＶＲ（＝１．５Ｖ）に応じた値の電流を出力ノードＮ１４に流すＰ型ＴＦＴ１２と、出力ノードＮ１３，Ｎ１４間に生じた電位差を電源電圧ＶＣＣ（＝７．５Ｖ）に増幅するＴＦＴ１３〜１６からなる差動増幅回路と、制御信号／φが７．５Ｖの期間に出力ノードＮ１３，Ｎ１４を０Ｖに初期化するＮ型ＴＦＴ１７，１８とを備える。初期状態およびレベルシフト動作終了後に貫通電流が流れないので、消費電流が小さくて済む。【選択図】        図２
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【特許請求の範囲】
【請求項１】
その一方のレベルが第１の電位であり、その他方のレベルが第２の電位である第１の信号を、その一方のレベルが前記第１の電位であり、その他方のレベルが前記第２の電位と異なる第３の電位であり、前記第１の信号の振幅電圧よりも大きな振幅電圧を有する第２の信号に変換する振幅変換回路であって、
その入力電極が前記第１の信号を受け、制御信号が活性化レベルにされたことに応じて前記第１の信号の電位に応じた値の電流を出力する第１のトランジスタ、
その入力電極が前記第１および第２の電位間の参照電位を受け、前記制御信号が活性化レベルにされたことに応じて前記参照電位に応じた値の電流を出力する第２のトランジスタ、
それぞれ前記第１および第２のトランジスタの出力電流を受ける第１および第２の出力ノードを有し、前記第１および第２の出力ノード間に生じた電位差を前記第３および第１の電位の差の電圧に増幅する差動増幅回路、および
前記制御信号が活性化レベルにされる前に前記第１および第２の出力ノードの各々を初期電位に設定する初期化回路を備える、振幅変換回路。
【請求項２】
前記制御信号の非活性化レベルおよび活性化レベルは、それぞれ前記第１および第３の電位であり、
前記第１および第２のトランジスタはともに第１の導電形式であり、それらの第１の電極はともに前記制御信号を受け、
前記差動増幅回路は、
それらの第１の電極がそれぞれ前記第１および第２のトランジスタの第２の電極に接続され、それらの第２の電極がそれぞれ前記第１および第２の出力ノードに接続され、それらの入力電極がそれぞれ前記第２および第１の出力ノードに接続された第１の導電形式の第３および第４のトランジスタ、および
それらの第１の電極がそれぞれ前記第１および第２の出力ノードに接続され、それらの第２の電極がともに前記第１の電位を受け、それらの入力電極がそれぞれ前記第２および第１の出力ノードに接続された第２の導電形式の第５および第６のトランジスタを含み、
前記初期電位は前記第１の電位である、請求項１に記載の振幅変換回路。
【請求項３】
前記初期化回路は、それらの一方電極がそれぞれ前記第１および第２の出力ノードに接続され、それらの他方電極が前記第１の電位を受け、前記制御信号が活性化レベルにされたことに応じて非導通になる第１および第２のスイッチング素子を含む、請求項２に記載の振幅変換回路。
【請求項４】
前記初期化回路は、さらに、それぞれ前記第３および第４のトランジスタに並列接続され、前記制御信号が活性化レベルにされたことに応じて非導通になる第３および第４のスイッチング素子を含む、請求項３に記載の振幅変換回路。
【請求項５】
前記初期化回路は、さらに、それらの一方電極がそれぞれ前記第１および第２のトランジスタの第２の電極に接続され、それらの他方電極がともに前記第１の電位を受け、前記制御信号が活性化レベルにされたことに応じて非導通になる第３および第４のスイッチング素子を含む、請求項３に記載の振幅変換回路。
【請求項６】
前記初期化回路は、さらに、それぞれ前記第１および第２のトランジスタに並列接続され、前記制御信号が活性化レベルにされたことに応じて非導通になる第３および第４のスイッチング素子を含む、請求項３に記載の振幅変換回路。
【請求項７】
前記初期化回路は、
それぞれ前記第１および第２のトランジスタに並列接続され、前記制御信号が活性化レベルにされたことに応じて非導通になる第１および第２のスイッチング素子、および
それぞれ前記第３および第４のトランジスタに並列接続され、前記制御信号が活性化レベルにされたことに応じて非導通になる第３および第４のスイッチング素子を含む、請求項２に記載の振幅変換回路。
【請求項８】
前記制御信号の非活性化レベルおよび活性化レベルは、それぞれ前記第３および第１の電位であり、
前記第１および第２のトランジスタはともに第１の導電形式であり、それらの第１の電極はともに前記第３の電位を受け、
前記差動増幅回路は、
それらの第１の電極がそれぞれ前記第１および第２のトランジスタの第２の電極に接続され、それらの第２の電極がそれぞれ前記第１および第２の出力ノードに接続され、それらの入力電極がそれぞれ前記第２および第１の出力ノードに接続された第１の導電形式の第３および第４のトランジスタ、および
それらの第１の電極がそれぞれ前記第１および第２の出力ノードに接続され、それらの第２の電極がともに前記制御信号を受け、それらの入力電極がそれぞれ前記第２および第１の出力ノードに接続された第２の導電形式の第５および第６のトランジスタを含み、
前記初期電位は前記第３の電位である、請求項１に記載の振幅変換回路。
【請求項９】
前記初期化回路は、それらの一方電極がともに前記第３の電位を受け、それらの他方電極がそれぞれ前記第１および第２の出力ノードに接続され、前記制御信号が活性化レベルにされたことに応じて非導通になる第１および第２のスイッチング素子を含む、請求項８に記載の振幅変換回路。
【請求項１０】
前記初期化回路は、それぞれ前記第５および第６のトランジスタに並列接続され、前記制御信号が活性化レベルにされたことに応じて非導通になる第１および第２のスイッチング素子を含む、請求項８に記載の振幅変換回路。
【請求項１１】
前記参照電位は、前記第１および第２の電位の略中間の電位である、請求項１から請求項１０のいずれかに記載の振幅変換回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は振幅変換回路に関し、特に、信号の振幅電圧を変換する振幅変換回路に関する。
【０００２】
【従来の技術】
図１１は、従来の１入力型レベルシフタ７０の構成を示す回路図である。図１１において、このレベルシフタ７０は、ＮチャネルＭＯＳトランジスタ７１〜７３、キャパシタ７４およびインバータ７５を備える。ＮチャネルＭＯＳトランジスタ７１のドレインは入力信号ＶＩを受け、そのソースはノードＮ７１に接続され、そのゲートは制御信号φを受ける。ＮチャネルＭＯＳトランジスタ７２のドレインは参照電位ＶＲを受け、そのソースはノードＮ７１に接続され、そのゲートは制御信号／φを受ける。キャパシタ７４およびインバータ７５は、ノードＮ７１と出力ノードＮ７５の間に直列接続される。ＮチャネルＭＯＳトランジスタ７３は、インバータ７５に並列接続され、そのゲートは制御信号／φを受ける。入力信号ＶＩの「Ｈ」レベルは３Ｖであり、その「Ｌ」レベルは０Ｖである。参照電位ＶＲは、入力信号ＶＩの「Ｈ」レベルと「Ｌ」レベルの中間レベルすなわち１．５Ｖである。インバータ７５は、電源電位ＶＣＣ（＝７．５Ｖ）のラインと接地電位ＧＮＤ（＝０Ｖ）のラインとの間に直列接続されたＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタを含む周知のものである。
【０００３】
次に、このレベルシフタ７０の動作について説明する。初期状態では、制御信号φ，／φはそれぞれ「Ｌ」レベルおよび「Ｈ」レベルにされる。これにより、ＮチャネルＭＯＳトランジスタ７１が非導通になるとともにＮチャネルＭＯＳトランジスタ７２が導通し、ノードＮ７１が参照電位ＶＲにされる。また、ＮチャネルＭＯＳトランジスタ７３が導通し、インバータ７５の入力ノードＮ７４と出力ノードＮ７５が接続され、図１２（ａ）に示すように、インバータ７５の入出力伝達特性曲線とＶｉｎ＝Ｖｏｕｔの直線の交点Ａでインバータ７５が動作し、ノードＮ７４，Ｎ７５の電位はＶａ＝ＶＣＣ／２となる。
【０００４】
ある時刻において、信号φ，／φがそれぞれ「Ｈ」レベルおよび「Ｌ」レベルにされると、ＮチャネルＭＯＳトランジスタ７２，７３が非導通にされるとともにＮチャネルＭＯＳトランジスタ７１が導通し、インバータ７５が活性化されるとともに入力信号ＶＩのレベルがノードＮ７１に伝達される。入力信号ＶＩが「Ｈ」レベル（３Ｖ）の場合は、ノードＮ７１の電位は１．５Ｖから３Ｖに変化する。この電位変化分はキャパシタ７４を介してノードＮ７４に伝達され、ノードＮ７４の電位がΔＶだけ上昇する。ここでΔＶは、１．５Ｖから３Ｖへの電位変化に基づいてノードＮ７４に生じる電位変化である。
【０００５】
図１２（ａ）に示したように、インバータ７５の入力電位ＶｉｎがΔＶだけ上昇すると、インバータ７５の出力電位ＶｏｕｔがＡ点から下降してＢ点で安定する。つまり、インバータ７５の出力電位Ｖｏｕｔは０Ｖになる。
【０００６】
入力信号ＶＩが「Ｌ」レベル（０Ｖ）の場合は、ノードＮ７１の電位は１．５Ｖから０Ｖに変化し、ノードＮ７０の電位がΔＶだけ低下する。この場合は、インバータ７５の出力電位ＶｏｕｔはＡ点から上昇してＣ点で安定する。つまり、インバータ７５の出力電位Ｖｏｕｔは７．５Ｖになる。したがって、振幅電圧が３Ｖの入力信号ＶＩは、振幅電圧が７．５Ｖの信号ＶＯに変換されたことになる。このようなレベルシフタ７０は、たとえば特許文献１に開示されている。
【０００７】
【特許文献１】
特公平２−３１５２３号公報
【０００８】
【発明が解決しようとする課題】
図１２（ｂ）は、インバータ７５の入力電位Ｖｉｎと消費電流Ｉｃｃの関係を示す図である。図１２（ｂ）において、インバータ７５の消費電流Ｉｃｃは、Ｖｉｎ＝Ｖｏｕｔ＝ＶＣＣ／２のときに最大になる。これは、Ｖｉｎ＝Ｖｏｕｔ＝ＶＣＣ／２の場合は、インバータ７５に含まれるＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタの両方が導通し、電源電位ＶＣＣのラインと接地電位ＧＮＤのラインとの間に貫通電流が流れるためである。しかるに従来のレベルシフタ７０では、初期状態においてインバータ７５をＶｉｎ＝Ｖｏｕｔ＝ＶＣＣ／２の条件で動作させていたので、消費電流が大きいという問題があった。
【０００９】
それゆえに、この発明の主たる目的は、消費電流が小さな振幅変換回路を提供することである。
【００１０】
【課題を解決するための手段】
この発明に係る振幅変換回路は、その一方のレベルが第１の電位であり、その他方のレベルが第２の電位である第１の信号を、その一方のレベルが第１の電位であり、その他方のレベルが第２の電位と異なる第３の電位であり、第１の信号の振幅電圧よりも大きな振幅電圧を有する第２の信号に変換するものである。この振幅変換回路は、その入力電極が第１の信号を受け、制御信号が活性化レベルにされたことに応じて第１の信号の電位に応じた値の電流を出力する第１のトランジスタと、その入力電極が第１および第２の電位間の参照電位を受け、制御信号が活性化レベルにされたことに応じて参照電位に応じた値の電流を出力する第２のトランジスタと、それぞれ第１および第２のトランジスタの出力電流を受ける第１および第２の出力ノードを有し、第１および第２の出力ノード間に生じた電位差を第３および第１の電位の差の電圧に増幅する差動増幅回路と、制御信号が活性化レベルにされる前に第１および第２の出力ノードの各々を初期電位に設定する初期化回路とを備えたものである。
【００１１】
【発明の実施の形態】
［実施の形態１］
図１は、この発明の実施の形態１による携帯電話機の画像表示に関連する部分の構成を示すブロック図である。図１において、この携帯電話機は、ＭＯＳＴ（ＭＯＳトランジスタ）型集積回路である制御用ＬＳＩ１と、ＴＦＴ（薄膜トランジスタ）型集積回路である液晶表示装置２とを備え、液晶表示装置２はレベルシフタ３および液晶表示部４を含む。
【００１２】
制御用ＬＳＩ１は、主にＭＯＳトランジスタで構成され、液晶表示装置２用の制御信号を出力する。この制御信号の「Ｈ」レベルは３Ｖであり、その「Ｌ」レベルは０Ｖである。制御信号は実際には多数生成されるが、ここでは説明の簡単化のため制御信号を１つとする。レベルシフタ３は、ＴＦＴで構成され、制御用ＬＳＩ１からの制御信号の論理レベルを変換して内部制御信号を生成する。この内部制御信号の「Ｈ」レベルは７．５Ｖであり、その「Ｌ」レベルは０Ｖである。液晶表示部４は、主にＴＦＴで構成され、レベルシフタ３からの内部制御信号に従って画像を表示する。
【００１３】
レベルシフタ３が必要とされる理由は、ＴＦＴのしきい値電圧が制御用ＬＳＩ１の出力信号の振幅と同程度の電圧（３Ｖ程度）であるため、レベルシフタ３を設けないと液晶表示部４が安定に動作しないからである。制御用ＬＳＩ１の出力信号が接地電位ＧＮＤを基準電位とする正極性の信号である場合は、Ｎ型ＴＦＴのしきい値電圧ＶＴＮと制御用ＬＳＩ１の出力信号の振幅とが問題になる。制御用ＬＳＩ１の出力信号が電源電位ＶＣＣを基準電位とする負極性の信号である場合は、Ｐ型ＴＦＴのしきい値電圧ＶＴＰと制御用ＳＬＳＩの出力信号の振幅とが問題になる。制御用ＬＳＩ１の出力信号は、一般には正極性である。
【００１４】
レベルシフタには、互いに相補な２つの信号ＶＩ，／ＶＩが入力される２入力型と、１つの信号ＶＩが入力される１入力型がある。２入力型は、２つの入力信号ＶＩ，／ＶＩのみでレベルシフト動作が可能であるが、入力信号数が増大し、システムの小型化が困難になる。１入力型は、入力信号数が少なくシステムの小型化が容易であるが、入力信号ＶＩのみでは動作できず、レベルシフトされた制御信号φ，／φによって駆動される必要がある。上記の点を考慮し、実際の液晶表示装置では、１入力型レベルシフタを駆動するための信号φ，／φを２入力型レベルシフタで生成し、その他の信号ＶＯを１入力型レベルシフタで生成している。以下、この発明の特徴となる１入力型レベルシフタについて詳細に説明する。
【００１５】
図２は、レベルシフタ３の構成を示す回路図である。図２において、このレベルシフタ３は、Ｐ型ＴＦＴ１１〜１４およびＮ型ＴＦＴ１５〜１８を含む。Ｐ型ＴＦＴ１１〜１４の各々は−３Ｖ程度のしきい値電圧ＶＴＰを有し、Ｎ型ＴＦＴ１５〜１８の各々は３Ｖ程度のしきい値電圧ＶＴＮを有する。Ｐ型ＴＦＴ１１，１２は、それぞれノードＮ１０とノードＮ１１，Ｎ１２との間に接続され、それらのゲートはそれぞれ入力信号ＶＩおよび基準電位ＶＲを受ける。ノードＮ１０には、制御信号φが与えられる。制御信号φの「Ｈ」レベルは７．５Ｖであり、その「Ｌ」レベルは０Ｖである。入力信号ＶＩの「Ｈ」レベルは３Ｖであり、その「Ｌ」レベルは０Ｖである。基準電位ＶＲは、入力信号ＶＩの「Ｈ」レベルと「Ｌ」レベルの中間レベルすなわち１．５Ｖである。
【００１６】
Ｐ型ＴＦＴ１３，１４のソースはそれぞれノードＮ１１，Ｎ１２に接続され、それらのドレインはそれぞれ出力ノードＮ１３，Ｎ１４に接続され、それらのゲートはそれぞれ出力ノードＮ１４，Ｎ１３に接続される。Ｎ型ＴＦＴ１５，１６は、それぞれ出力ノードＮ１３，Ｎ１４と接地電位ＧＮＤのラインとの間に接続され、それらのゲートはそれぞれ出力ノードＮ１４，Ｎ１３に接続される。ＴＦＴ１３〜１６は、出力ノードＮ１３，Ｎ１４間に生じた電位差を７．５Ｖに増幅する正帰還型差動増幅回路を構成する。ノードＮ１３，Ｎ１４には、互いに相補な信号／ＶＯ，ＶＯがそれぞれ出力される。出力信号／ＶＯ，ＶＯの各々の「Ｈ」レベルは７．５Ｖであり、各々の「Ｌ」レベルは０Ｖである。
【００１７】
Ｎ型ＴＦＴ１７，１８は、それぞれ出力ノードＮ１３，Ｎ１４と接地電位ＧＮＤのラインとの間に接続され、それらのゲートは共に制御信号φの反転信号／φを受ける。Ｎ型ＴＦＴ１７，１８は、出力ノードＮ１３，Ｎ１４の電位を接地電位ＧＮＤに初期化する初期化回路を構成する。
【００１８】
次に、このレベルシフタ３の動作について説明する。今、入力信号ＶＩは「Ｈ」レベル（３Ｖ）にされているものとする。初期状態では、図３に示すように、信号／φは７．５Ｖにされ、信号φは０Ｖにされている。信号／φが７．５Ｖにされているので、Ｎ型ＴＦＴ１７，１８が導通し、出力ノードＮ１３，Ｎ１４は共に０Ｖに初期化されている。このためＮ型ＴＦＴ１５，１６は非導通状態になっている。また、信号φは０Ｖにされているので、Ｐ型ＴＦＴ１１〜１４は非導通にされている。
【００１９】
ある時刻ｔ１において、信号／φのレベルが下降し始めるとともに信号φのレベルが上昇し始める。これに応じてＮ型ＴＦＴ１７，１８が非導通になり始めるとともにＰ型ＴＦＴ１１〜１４およびＮ型ＴＦＴ１５，１６が導通し始める。
【００２０】
信号φのレベルが、参照電位ＶＲ（＝１．５Ｖ）よりもＰ型ＴＦＴ１２のしきい値電圧の絶対値｜ＶＴＰ｜分だけ高い電位になると、Ｐ型ＴＦＴ１２のソース−ゲート間電圧がＰ型ＴＦＴ１２のしきい値電圧の絶対値｜ＶＴＰ｜を越えるのでＰ型ＴＦＴ１２が導通し始める。さらに、信号φのレベルが、入力信号ＶＩのレベル（３Ｖ）よりもＰ型ＴＦＴ１１のしきい値電圧の絶対値｜ＶＴＰ｜分だけ高い電位になると、Ｐ型ＴＦＴ１１のソース−ゲート間電圧がＰ型ＴＦＴ１１のしきい値電圧の絶対値｜ＶＴＰ｜を越えるのでＰ型ＴＦＴ１１が導通し始める。
【００２１】
したがって、時刻ｔ１〜ｔ２において、すべてのＴＦＴ１１〜１８が導通する。これにより、出力ノードＮ１３，Ｎ１４の両方の電位が上昇し始める。ところが、Ｐ型ＴＦＴ１２のゲート−ソース間電圧の方がＰ型ＴＦＴ１１のゲート−ソース間電圧よりも１．５Ｖだけ低いので、出力ノードＮ１４の電位の方が出力ノードＮ１３の電位よりも高くなる。２つの出力ノードＮ１３，Ｎ１４間の電位差はＴＦＴ１３〜１６からなる差動増幅回路によって増幅される。
【００２２】
この結果、時刻ｔ２において信号／ＶＯのレベルは０Ｖに向かって下降するとともに信号ＶＯのレベルは７．５Ｖに向かって上昇し、遂にはＴＦＴ１３，１６が非導通になるとともにＴＦＴ１４，１５が導通し、信号／ＶＯ，ＶＯはそれぞれ０Ｖ，７．５Ｖになる。これにより、振幅電圧が３Ｖの入力信号ＶＩが、振幅電圧が７．５Ｖの互いに相補な信号／ＶＯ，ＶＯに変換されたことになる。この後、時刻ｔ３において信号／φ，φがそれぞれ７．５Ｖ，０Ｖにされて初期状態に戻る。
【００２３】
入力信号ＶＩが「Ｌ」レベル（０Ｖ）の場合は、ＴＦＴ１１，１３，１５，１７側とＴＦＴ１２，１４，１６，１８側の動作が逆になって信号／ＶＯ，ＶＯがそれぞれ７．５Ｖ，０Ｖになる。
【００２４】
この実施の形態１では、初期状態設定期間において制御信号φを「Ｌ」レベルにするので、ノードＮ１０と接地電位ＧＮＤのラインとの間に貫通電流は流れない。また、レベルシフト動作の終了後はＴＦＴ１３，１６または１４，１５が非導通になるので、ノードＮ１０と接地電位ＧＮＤとのラインとの間に貫通電流が流れない。したがって、消費電流が小さくて済む。
【００２５】
なお、この実施の形態１では、レベルシフト回路３を８つのＴＦＴ１１〜１８で構成したが、レベルシフト回路３を８つのＭＯＳトランジスタで構成することも可能であることは言うまでもない。
【００２６】
また、この実施の形態１では、Ｎ型ＴＦＴ１７，１８のソースを接地電位ＧＮＤのラインに接続したが、レベルシフト回路３が正常に動作するならば、Ｎ型ＴＦＴ１７，１８のソースを接地電位ＧＮＤと異なる初期電位のラインに接続してもよい。
【００２７】
以下、この実施の形態１の種々の変更例について説明する。図４のレベルシフタ２０は、図２のレベルシフタ３にＮ型ＴＦＴ２１，２２を追加したものである。Ｎ型ＴＦＴ２１，２２は、それぞれＰ型ＴＦＴ１３，１４に並列接続され、それらのゲートは共に制御信号／φを受ける。図２のレベルシフタ３では、初期状態においてノードＮ１１，Ｎ１２が高インピーダンス状態にあり、ノードＮ１１，Ｎ１２の電位が不安定になる恐れがある。これに対して、このレベルシフタ２０では、信号／φが「Ｈ」レベルである初期状態においてＮ型ＴＦＴ１７，１８，２１，２２が導通し、ノードＮ１１，Ｎ１２の電位が０Ｖに設定される。したがって、このレベルシフタ２０では、信号／φが「Ｌ」レベルにされた後にノードＮ１３，Ｎ１４間の微小電位差を差動増幅する動作が安定に行なわれ、回路の動作マージンが大きくなる。
【００２８】
図５のレベルシフタ２５は、図４のレベルシフタ２０においてＮ型ＴＦＴ２１，２２のソースを接地電位ＧＮＤのラインに接続したものである。この変更例でも、図４のレベルシフタ２０と同じ効果が得られる。
【００２９】
図６のレベルシフタ３０は、図４のレベルシフタ２０のＮ型ＴＦＴ２１，２２を除去し、Ｎ型ＴＦＴ３１，３２を追加したものである。Ｎ型ＴＦＴ３１，３２は、それぞれＰ型ＴＦＴ１１，１２に並列接続され、それらのゲートは共に信号／φを受ける。この変更例でも、図４のレベルシフタ２０と同じ効果が得られる。
【００３０】
図７のレベルシフタ３５は、図４のレベルシフタ２０のＮ型ＴＦＴ１７，１８を除去し、Ｎ型ＴＦＴ３１，３２を追加したものである。Ｎ型ＴＦＴ３１，３２は、それぞれＰ型ＴＦＴ１１，１２に並列接続され、それらのゲートは共に信号／φを受ける。この変更例でも図４のレベルシフタ２０と同じ効果が得られる。
【００３１】
また、図２，４〜６のレベルシフタ３，２０，２５，３０では、図３の時刻ｔ１〜ｔ２の遷移時間において出力ノードＮ１３，Ｎ１４がＮ型ＴＦＴ１７，１８を介して接地されているので、出力ノードＮ１３，Ｎ１４のレベル上昇が抑制され、出力信号／ＶＯ，ＶＯの立上がりが遅くなる。これに対して図７のレベルシフタ３５では、Ｎ型ＴＦＴ１７，１８が除去され、逆に、信号φが上昇するとＮ型ＴＦＴ３１，２１；３２，２２を介して出力ノードＮ１３，Ｎ１４のレベルが上昇し、出力信号／ＶＯ，ＶＯの立上がりが速くなる。
【００３２】
［実施の形態２］
図８は、この発明の実施の形態２によるレベルシフタ４０の構成を示す回路図である。図８において、このレベルシフタ４０が図２のレベルシフタ３と異なる点は、Ｎ型ＴＦＴ１７，１８が除去されてＰ型ＴＦＴ４１，４２が追加され、ノードＮ１０に信号φの代わりに電源電位ＶＣＣ（７．５Ｖ）が与えられ、Ｎ型ＴＦＴ１５，１６のソース（ノードＮ１５）に接地電位ＧＮＤの代わりに信号φが与えられている点である。Ｐ型ＴＦＴ４１，４２は、それぞれノードＮ１０と出力ノードＮ１３，Ｎ１４との間に接続され、それらのゲートは共に信号／φを受ける。
【００３３】
次に、このレベルシフタ４０の動作について説明する。今、入力信号ＶＩは「Ｈ」レベル（３Ｖ）にされているものとする。初期状態では、図９に示すように、信号／φは０Ｖにされ、信号φは７．５Ｖにされている。信号／φが０ＶにされているのでＰ型ＴＦＴ４１，４２が導通し、出力ノードＮ１３，Ｎ１４は共に７．５Ｖに初期化されている。また、信号φは７．５Ｖにされているので、Ｎ型ＴＦＴ１５，１６のゲート−ソース間電圧が０Ｖになり、Ｎ型ＴＦＴ１５，１６が非導通にされている。Ｐ型ＴＦＴ１１，１２は導通してノードＮ１１，Ｎ１２は７．５Ｖになっている。したがって、Ｐ型ＴＦＴ１３，１４のゲート−ソース間電圧が０Ｖになり、Ｐ型ＴＦＴ１３，１４は非導通にされている。
【００３４】
ある時刻ｔ１において信号／φのレベルが上昇し始めるとともに信号φのレベルが下降し始める。これに応じてＰ型ＴＦＴ４１，４２が非導通になり始めるとともにＰ型ＴＦＴ１３〜１６が導通し始める。
【００３５】
信号φのレベルが、電源電位ＶＣＣ（＝７．５Ｖ）よりもＮ型ＴＦＴ１５，１６のしきい値電圧ＶＴＮ分だけ低い電位になると、Ｎ型ＴＦＴ１５，１６のゲート−ソース間電圧がＮ型ＴＦＴ１５，１６のしきい値電圧ＶＴＮを越えるのでＮ型ＴＦＴ１５，１６が導通し始める。Ｎ型ＴＦＴ１５，１６が導通し始めると、ノードＮ１３，Ｎ１４のレベルが低下してＰ型ＴＦＴ１３，１４が導通し始める。
【００３６】
したがって、時刻ｔ１〜ｔ２において、すべてのＴＦＴ１１〜１６，４１，４２が導通する。これにより、出力ノードＮ１３，Ｎ１４の両方の電位が下降し始める。ところが、Ｐ型ＴＦＴ１２のゲート−ソース間電圧の方がＰ型ＴＦＴ１１のゲート−ソース間電圧よりも１．５Ｖだけ低いので、出力ノードＮ１４の電位の方が出力ノードＮ１３の電位よりも高くなる。２つの出力ノードＮ１３，Ｎ１４間の電位差はＴＦＴ１３〜１６からなる差動増幅回路によって増幅される。
【００３７】
この結果、時刻ｔ２において信号／ＶＯのレベルは０Ｖに向かって下降するとともに信号ＶＯのレベルは７．５Ｖに向かって上昇し、遂にはＴＦＴ１３，１６が非導通になるとともにＴＦＴ１４，１５が導通し、信号／ＶＯ，ＶＯはそれぞれ０Ｖ，７．５Ｖになる。これにより、振幅電圧が３Ｖの入力信号ＶＩが、振幅電圧が７．５Ｖの互いに相補な信号／ＶＯ，ＶＯに変換されたことになる。この後、時刻ｔ３において信号／φ，φがそれぞれ７．５Ｖ，０Ｖにされて初期状態に戻る。
【００３８】
入力信号ＶＩが「Ｌ」レベル（０Ｖ）の場合は、ＴＦＴ１１，１３，１５，４１側とＴＦＴ１２，１４，１６，４２側の動作が逆になって信号／ＶＯ，ＶＯはそれぞれ７．５Ｖ，０Ｖになる。
【００３９】
この実施の形態２では、初期状態設定期間において制御信号φを「Ｈ」レベルにするので、電源電位ＶＣＣのラインとノードＮ１０との間に貫通電流が流れない。また、レベルシフト動作の終了後はＴＦＴ１３，１６または１４，１５が非導通になるので、電源電位ＶＣＣのラインとノードＮ１０との間に貫通電流が流れない。したがって、消費電流が小さくて済む。
【００４０】
また、図１０のレベルシフタ４５は、図８のレベルシフタ４０のＰ型ＴＦＴ４１，４２を除去し、Ｐ型ＴＦＴ４６，４７を追加したものである。Ｐ型ＴＦＴ４６，４７は、それぞれＮ型ＴＦＴ１５，１６に並列接続され、それらのゲートは共に信号／φを受ける。この変更例でも図８のレベルシフタ４０と同じ効果が得られる。また、図８のレベルシフタ４０では、図９の時刻ｔ１〜ｔ２の遷移時間において出力ノードＮ１３，Ｎ１４がＰ型ＴＦＴ４１，４２を介して電源電位ＶＣＣのラインに接続されているので、出力ノードＮ１３，Ｎ１４のレベル低下が抑制され、出力信号／ＶＯ，ＶＯの立下がりが遅くなる。これに対して図１０のレベルシフタ４５では、Ｐ型ＴＦＴ４１，４２が除去され、逆に、信号φが下降するとＰ型ＴＦＴ４６，４７を介して出力ノードＮ１３，Ｎ１４のレベルが下降し、出力信号／ＶＯ，ＶＯの立下がりが速くなる。
【００４１】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００４２】
【発明の効果】
以上のように、この発明に係る振幅変換回路は、その一方のレベルが第１の電位であり、その他方のレベルが第２の電位である第１の信号を、その一方のレベルが第１の電位であり、その他方のレベルが第２の電位と異なる第３の電位であり、第１の信号の振幅電圧よりも大きな振幅電圧を有する第２の信号に変換するものである。この振幅変換回路では、その入力電極が第１の信号を受け、制御信号が活性化レベルにされたことに応じて第１の信号の電位に応じた値の電流を出力する第１のトランジスタと、その入力電極が第１および第２の電位間の参照電位を受け、制御信号が活性化レベルにされたことに応じて参照電位に応じた値の電流を出力する第２のトランジスタと、それぞれ第１および第２のトランジスタの出力電流を受ける第１および第２の出力ノードを有し、第１および第２の出力ノード間に生じた電位差を第３および第１の電位の差の電圧の増幅する差動増幅回路と、制御信号が活性化レベルにされる前に第１および第２の出力ノードの各々を初期電位に設定する初期化回路とが設けられる。したがって、初期状態設定期間に貫通電流は流れず、また、レベルシフト動作終了後に貫通電流は流れないので、消費電流が小さくて済む。
【図面の簡単な説明】
【図１】この発明の実施の形態１による携帯電話機の要部を示すブロック図である。
【図２】図１に示したレベルシフタの構成を示す回路図である。
【図３】図２に示したレベルシフタの動作を示すタイムチャートである。
【図４】実施の形態１の変更例を示す回路図である。
【図５】実施の形態１の他の変更例を示す回路図である。
【図６】実施の形態１のさらに他の変更例を示す回路図である。
【図７】実施の形態１のさらに他の変更例を示す回路図である。
【図８】この発明の実施の形態２によるレベルシフタの構成を示す回路図である。
【図９】図８に示したレベルシフタの動作を示すタイムチャートである。
【図１０】実施の形態２の変更例を示す回路図である。
【図１１】従来のレベルシフタの構成を示す回路図である。
【図１２】図１１に示したレベルシフタの動作を示す図である。
【符号の説明】
１  制御用ＬＳＩ、２  液晶表示装置、３，２０，２５，３０，３５，４０，４５，７０  レベルシフタ、４  液晶表示部、１１〜１４，４１，４２，４６，４７  Ｐ型ＴＦＴ、１５〜１８，２１，２２，３１，３２  Ｎ型ＴＦＴ、７１〜７３  ＮチャネルＭＯＳトランジスタ、７４  キャパシタ、７５  インバータ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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