(57)【要約】【課題】能動層が真性半導体で形成されたホットエレクトロントランジスタにおいて、電気特性を改善する。【解決手段】ホットエレクトロントランジスタは、ソース電極及びドレイン電極と、ソース電極及びドレイン電極間の伝導電子の走行路中に設けられたホットエレクトロン生成層及び真性半導体領域と、真性半導体領域の電圧を制御するためのゲート電極と、ソース電極とゲート電極との間のリーク電流の経路に設けられた、真性半導体領域よりバンドギャップの広い第１リーク電流抑制層と、ドレイン電極とゲート電極との間のリーク電流の経路に設けられた、真性半導体領域よりバンドギャップの広い第２リーク電流抑制層とを備えている。第１リーク電流抑制層及び第２リーク電流抑制層により望ましくない電流経路が遮断されるため、ホットエレクトロントランジスタの電気特性を改善できる。【選択図】      図５
2004241502.tif 000002
【特許請求の範囲】
【請求項１】
ソース電極及びドレイン電極と、
前記ソース電極と前記ドレイン電極との間の伝導電子の走行路中に設けられたホットエレクトロン生成層及び真性半導体領域と、
前記真性半導体領域の電圧を制御するためのゲート電極とを備えたホットエレクトロントランジスタであって、
前記ソース電極と前記ゲート電極との間のリーク電流の経路に設けられた、前記真性半導体領域よりバンドギャップの広い第１リーク電流抑制層と、
前記ドレイン電極と前記ゲート電極との間のリーク電流の経路に設けられた、前記真性半導体領域よりバンドギャップの広い第２リーク電流抑制層とを備えていることを特徴とするホットエレクトロントランジスタ。
【請求項２】
ソース電極及びドレイン電極と、
前記ソース電極と前記ドレイン電極との間の伝導電子の走行路中に設けられたホットエレクトロン生成層及び真性半導体領域と、
前記真性半導体領域の電圧を制御するためのゲート電極とを備えたホットエレクトロントランジスタの製造方法であって、
真性半導体からなる真性半導体層を表面側に有する半導体基板の前記表面上に、前記真性半導体よりバンドギャップの広いリーク電流抑制層を形成する工程と、
前記リーク電流抑制層上に、前記ゲート電極の一部にするための高融点金属層を形成する工程と、
前記高融点金属層上に、絶縁層を形成する工程と、
前記絶縁層上に一部が開口したパターンを形成した後、前記パターンをマスクとして前記絶縁層、前記高融点金属層、及び前記リーク電流抑制層を、前記半導体基板の厚さ方向にエッチングする工程と、
前記リーク電流抑制層及び前記高融点金属層におけるエッチングされた空隙に、前記真性半導体を成長させて、前記真性半導体領域を形成する工程と、
前記成長させた真性半導体上に前記ホットエレクトロン生成層を形成後、前記ホットエレクトロン生成層の位置を基準として、前記成長させた真性半導体と反対側に前記ソース電極を形成する工程と、
前記真性半導体層に電気的に接続された前記ドレイン電極を形成する工程とを有することを特徴とするホットエレクトロントランジスタの製造方法。
【請求項３】
ソース電極及びドレイン電極と、
前記ソース電極と前記ドレイン電極との間の伝導電子の走行路中に設けられた真性半導体領域と、
前記伝導電子の走行路中において、前記真性半導体領域より前記ソース電極側に形成されたホットエレクトロン生成層と、
前記真性半導体領域の一部を、前記伝導電子の走行路に直交する方向に両側から挟むように形成されたゲート電極とを備えたホットエレクトロントランジスタであって、
前記ゲート電極における前記走行路を挟む領域の前記ソース電極側の表面の少なくとも一部は、露出した（直接上に何も形成されていない）非積層領域であることを特徴とするホットエレクトロントランジスタ。
【請求項４】
請求項３記載のホットエレクトロントランジスタにおいて、前記ドレイン電極と前記ゲート電極との間のリーク電流の経路に設けられた、前記真性半導体領域よりバンドギャップの広いリーク電流抑制層を備えていることを特徴とするホットエレクトロントランジスタ。
【請求項５】
ソース電極及びドレイン電極と、
前記ソース電極と前記ドレイン電極との間の伝導電子の走行路中に設けられた真性半導体領域と、
前記伝導電子の走行路中において、前記真性半導体領域より前記ソース電極側に形成されたホットエレクトロン生成層と、
前記真性半導体領域の電圧を制御するためのゲート電極と
を備えたホットエレクトロントランジスタの製造方法であって、
前記真性半導体領域の少なくとも一部となる真性半導体層を表面側に有する半導体基板の前記表面上に、前記ホットエレクトロン生成層を形成する工程と、
前記ホットエレクトロン生成層の位置を基準として、前記真性半導体層と反対側に前記ソース電極を形成する工程と、
前記ホットエレクトロン生成層及び一部の前記真性半導体層を、前記ソース電極をマスクとしてエッチングし、前記ソース電極、前記ホットエレクトロン生成層、及び一部の前記真性半導体層を有する突出部を前記真性半導体層上に形成する工程と、
前記エッチングにより露出された前記真性半導体層上に、前記突出部を挟むように、前記ゲート電極を形成する工程と、
前記半導体基板に電気的に接続された前記ドレイン電極を形成する工程とを有することを特徴とするホットエレクトロントランジスタの製造方法。
【請求項６】
ソース電極及びドレイン電極と、
前記ソース電極と前記ドレイン電極との間の伝導電子の走行路中に設けられた真性半導体領域と、
前記伝導電子の走行路中において、前記真性半導体領域より前記ソース電極側に形成されたホットエレクトロン生成層と、
前記真性半導体領域の電圧を制御するためのゲート電極とを備えたホットエレクトロントランジスタの製造方法であって、
前記真性半導体領域の少なくとも一部となる真性半導体層を表面側に有する半導体基板の前記表面上に、前記ホットエレクトロン生成層を形成する工程と、
前記ホットエレクトロン生成層の位置を基準として、前記真性半導体層と反対側に前記ソース電極を形成する工程と、
前記ホットエレクトロン生成層及び一部の前記真性半導体層を、前記ソース電極をマスクとしてエッチングし、前記ソース電極、前記ホットエレクトロン生成層、及び一部の前記真性半導体層を有する突出部を前記真性半導体層上に形成する工程と、
前記エッチングにより露出された前記真性半導体層上に、前記真性半導体層よりバンドギャップの広いリーク電流抑制層を形成する工程と、
前記リーク電流抑制層上に、前記突出部を挟むように前記ゲート電極を形成する工程と、
前記半導体基板に電気的に接続された前記ドレイン電極を形成する工程とを有することを特徴とするホットエレクトロントランジスタの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ホットエレクトロントランジスタ、及びその製造方法に関する。
【０００２】
【従来の技術】
半導体中を走行する電子は、通常、不純物や格子、他の電子等と衝突し、擬似平衡状態になっている。即ち、電子を特定の方向に加速するために使われたエネルギーの一部は、この衝突により失われる。ここで、衝突せず、エネルギーを失わない電子をバリスティック（弾道）電子という。半導体デバイスは、このバリスティック電子の生成率を高くすれば、より高速に動作する。
【０００３】
そして、高速動作が期待される半導体デバイスとして、高電子移動度トランジスタ（Ｈｉｇｈ  Ｅｌｅｃｔｒｏｎ  Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒ、以下、ＨＥＭＴと略記）、ヘテロ接合バイポーラトランジスタ、透過ベーストランジスタ（Ｐｅｒｍｅａｂｌｅ  Ｂａｓｅ  Ｔｒａｎｓｉｓｔｏｒ、以下、ＰＢＴと略記）などが挙げられる。
ＨＥＭＴでは、電子のヘテロ構造によるランチャ（ｌａｕｎｃｈｅｒ）機構がないため、バリスティック電子の生成率が低い。なお、ランチャ機構は、電子にエネルギーを与えて、電子をバリスティック電子にする構造である。ランチャ機構として、例えば、二重障壁構造などが挙げられる。
【０００４】
ヘテロ接合バイポーラトランジスタでは、ヘテロ構造によるランチャ機構を形成できるが、ベース層で電子の散乱が生じる。これは、ランチャ機構に電圧を印加するために、ベース層に不純物を高濃度にドープする必要があるからである。
ＰＢＴでは、従来、能動層（伝導電子の走行層）が不純物拡散層として形成されていた。この不純物拡散層は、層内を走行する電子を不純物散乱により律速させ、ＰＢＴの高速動作を妨げていた。
【０００５】
そこで、本発明者は、特許文献１において、ＰＢＴにおけるゲート電極を埋め込む半導体層を真性半導体で形成する方法を考案した（非特許文献１、及び非特許文献２においても開示）。これにより、ＰＢＴの伝導電子は、不純物散乱により律速されることがなくなる。即ち、ＰＢＴの伝導電子は、ホットエレクトロンとなる。従って、ＰＢＴは、ホットエレクトロントランジスタ（Ｈｏｔ  Ｅｌｅｃｔｒｏｎ  Ｔｒａｎｓｉｓｔｏｒ、以下、ＨＥＴと略記）として、より高速に動作する。
【０００６】
【特許文献１】
特開２００２−１４１４９７号公報  （第３−６項、第１−１０図）
【非特許文献１】
学会名：  Ｄｅｖｉｃｅ  Ｒｅｓｅａｒｃｈ  Ｃｏｎｆｅｒｅｎｃｅ    ２００２年６月２４日〜２６日
Ｃｏｎｆｅｒｅｒｎｃｅ  Ｄｉｇｅｓｔ  ｐ．９５−９６
題名  ：  「ＩｎＰ  Ｈｏｔ  Ｅｌｅｃｔｏｎ  Ｔｒａｎｓｉｓｔｏｒ  ｗｉｔｈ  ａ  Ｂｕｒｉｅｄ  Ｍｅｔａｌｌｉｃ
Ｇａｔｅ  ｆｏｒ  Ｅｌｅｃｔｒｏｎ  Ｅｍｉｓｓｉｏｎ」
発表者：  Ｙ．Ｍｉｙａｍｏｔｏ，  Ｒ．Ｙａｍａｍｏｔｏ，  Ｈ．Ｍａｅｄａ，  Ｋ．Ｔａｋｅｕｃｈｉ，
Ｌ．−Ｅ．  Ｗｅｒｎｅｒｓｓｏｎ  ａｎｄ  Ｋ．Ｆｕｒｕｙａ
【非特許文献２】
学会名：  ２００２  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｍｉｃｒｏｐｒｏｃｅｓｓｅｓ  ａｎｄ  Ｎａｎｏｔｅｃｈｎｏｌｏｇｙ
Ｃｏｎｆｅｒｅｎｃｅ  ２００２年１１月６日〜８日
Ｄｉｇｅｓｔ  ｏｆ  Ｐａｐｅｒｓ  ｐ．４２−４３
題名  ：  「Ｆｒｅｅｓｔａｎｄｉｎｇ  ｔｕｎｇｓｔｅｎ  ｗｉｒｅｓ  ｆｏｒ  ＢＭ−ＨＥＴ」
発表者：  Ｋ．Ｔａｋｅｕｃｈｉ，  Ｒ．Ｙａｍａｍｏｔｏ，  Ｈ．Ｍａｅｄａ，  Ｙ．Ｍｉｙａｍｏｔｏ，
ａｎｄ  Ｋ．Ｆｕｒｕｙａ
【０００７】
【発明が解決しようとする課題】
特許文献１のＨＥＴは、上述したように優れた作用効果を有するものの、本発明者の試作品では、理想的な電圧電流特性を得られなかった。具体的には、特許文献１の図４の構造のＨＥＴにおいて、ゲートとチャネルとが同面積のものを作製したところ、電流利得（ドレイン電流÷ゲート電流）は、約０．４９となった。
【０００８】
そこで、本発明は、能動層が真性半導体で形成されたＨＥＴにおいて、電気特性を改善する技術を提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明者は、特許文献１のＨＥＴにおいて理想的な電圧電流特性を得られなかった原因を、以下のように解明した。
特許文献１のＨＥＴでは、ソース電極とゲート電極との間のリーク電流を抑制する構造、及び、ゲート電極とドレイン電極との間のリーク電流を抑制する構造が形成されていない。このため、ソース電極からドレイン電極に向けて放出された電子の内、ゲート電極にリークする電子の量が多くなり、電流利得が低くなると考えられる。また、ゲート電極からドレイン電極へ向けて流出する電子の量が大きいため、オフ状態になりにくいと考えられる。
【００１０】
そこで、本発明者は、上述したＨＥＴにおいて、絶縁体またはワイドギャップの半導体をリーク電流の経路中に形成することで、電気特性を改善する方法を考えた。但し、バリスティック電子が走行する部分を避けて、この構造を形成する必要がある。
通常、部分的に電流経路を遮断する構造は、多数回の露光技術を組み合わせることで形成できる。しかし、一回のみの微細パターン描画とプロセスを組みあわせることで、この構造を作製することが望ましい。なぜなら、今後は、電子の走行層の幅（チャネル幅）が５０ｎｍ以下の小さな構造で、さらに高速に動作するものが要求されると考えられるからである。
以上の着眼点に基づいて、本発明は、以下のように構成される。
【００１１】
請求項１のＨＥＴは、ソース電極及びドレイン電極と、ソース電極とドレイン電極との間の伝導電子の走行路中に設けられたホットエレクトロン生成層及び真性半導体領域と、真性半導体領域の電圧を制御するためのゲート電極とを備えている。本請求項の発明は、ソース電極とゲート電極との間のリーク電流の経路に設けられた、真性半導体領域よりバンドギャップ（禁制帯幅）の広い第１リーク電流抑制層と、ドレイン電極とゲート電極との間のリーク電流の経路に設けられた、真性半導体領域よりバンドギャップの広い第２リーク電流抑制層とを備えていることを特徴とする。
【００１２】
請求項２の発明は、ソース電極及びドレイン電極と、ソース電極とドレイン電極との間の伝導電子の走行路中に設けられたホットエレクトロン生成層及び真性半導体領域と、真性半導体領域の電圧を制御するためのゲート電極とを備えたＨＥＴの製造方法であり、以下の７つの工程を有することを特徴とする。１つは、真性半導体からなる真性半導体層を表面側に有する半導体基板の表面上に、この真性半導体よりバンドギャップの広いリーク電流抑制層を形成する工程である。
１つは、リーク電流抑制層上に、ゲート電極の一部にするための高融点金属層を形成する工程である。１つは、高融点金属層上に、絶縁層を形成する工程である。１つは、絶縁層上に一部が開口したパターンを形成した後、パターンをマスクとして絶縁層、高融点金属層、及びリーク電流抑制層を、半導体基板の厚さ方向にエッチングする工程である。１つは、リーク電流抑制層及び高融点金属層におけるエッチングされた空隙に、前記した真性半導体を成長させて、真性半導体領域を形成する工程である。１つは、成長させた真性半導体上に、ホットエレクトロン生成層を形成後、ホットエレクトロン生成層の位置を基準として、成長させた真性半導体と反対側にソース電極を形成する工程である。１つは、真性半導体層に電気的に接続されたドレイン電極を形成する工程である。
【００１３】
請求項３のＨＥＴは、ソース電極及びドレイン電極と、ソース電極とドレイン電極との間の伝導電子の走行路中に設けられた真性半導体領域と、伝導電子の走行路中において真性半導体領域よりソース電極側に形成されたホットエレクトロン生成層と、真性半導体領域の一部を伝導電子の走行路に直交する方向に両側から挟むように形成されたゲート電極とを備えている。本請求項の発明は、ゲート電極における走行路を挟む領域のソース電極側の表面の少なくとも一部が、露出した（直接上に何も形成されていない）非積層領域であることを特徴とする。
【００１４】
請求項４のＨＥＴは、請求項３記載の発明において、ドレイン電極とゲート電極との間のリーク電流の経路に設けられた、真性半導体領域よりバンドギャップの広いリーク電流抑制層を備えていることを特徴とする。
【００１５】
請求項５の発明は、ソース電極及びドレイン電極と、ソース電極とドレイン電極との間の伝導電子の走行路中に設けられた真性半導体領域と、伝導電子の走行路中において真性半導体領域よりソース電極側に形成されたホットエレクトロン生成層と、真性半導体領域の電圧を制御するためのゲート電極とを備えたＨＥＴの製造方法であり、以下の５つの工程を有することを特徴とする。１つは、真性半導体領域の少なくとも一部となる真性半導体層を表面側に有する半導体基板の表面上に、ホットエレクトロン生成層を形成する工程である。１つは、ホットエレクトロン生成層の位置を基準として、真性半導体層と反対側にソース電極を形成する工程である。１つは、ホットエレクトロン生成層及び一部の真性半導体層を、ソース電極をマスクとしてエッチングし、ソース電極、ホットエレクトロン生成層、及び一部の真性半導体層を有する突出部を真性半導体層上に形成する工程である。１つは、エッチングにより露出された真性半導体層上に、突出部を挟むように、ゲート電極を形成する工程である。１つは、半導体基板に電気的に接続されたドレイン電極を形成する工程である。
【００１６】
請求項６の発明は、ソース電極及びドレイン電極と、ソース電極とドレイン電極との間の伝導電子の走行路中に設けられた真性半導体領域と、伝導電子の走行路中において真性半導体領域よりソース電極側に形成されたホットエレクトロン生成層と、真性半導体領域の電圧を制御するためのゲート電極とを備えたＨＥＴの製造方法であり、以下の６つの工程を有することを特徴とする。１つは、真性半導体領域の少なくとも一部となる真性半導体層を表面側に有する半導体基板の表面上に、ホットエレクトロン生成層を形成する工程である。１つは、ホットエレクトロン生成層の位置を基準として、真性半導体層と反対側にソース電極を形成する工程である。１つは、ホットエレクトロン生成層及び一部の真性半導体層を、ソース電極をマスクとしてエッチングし、ソース電極、ホットエレクトロン生成層、及び一部の真性半導体層を有する突出部を真性半導体層上に形成する工程である。１つは、エッチングにより露出された真性半導体層上に、真性半導体層よりバンドギャップの広いリーク電流抑制層を形成する工程である。１つは、リーク電流抑制層上に、突出部を挟むようにゲート電極を形成する工程である。
１つは、半導体基板に電気的に接続されたドレイン電極を形成する工程である。
【００１７】
【発明の実施の形態】
以下、図面を用いて本発明の実施の形態を説明する。
＜第１の実施形態＞
図１〜図４は、本発明の第１の実施形態におけるＨＥＴの製造方法を示している。図１〜図３は模式的工程断面図であり、図４は模式的工程上面図である。本実施形態は、請求項１及び請求項２に対応する。以下、図の順番に従って、本実施形態のＨＥＴの製造方法について説明する。なお、本発明では、「真性半導体である〜」を、「真性〜」または「真性の〜」と略記する。
【００１８】
まず、半絶縁性のインジウム−リン基板６（以下、半絶縁性ＩｎＰ基板と略記）を用意する。ここでの半絶縁性とは、例えば、深い準位を形成してキャリアキラーとなる不純物をドープされた真性半導体を意味する。即ち、半絶縁性ＩｎＰは、真性のインジウム−リンより電気抵抗が高い。
次に、半絶縁性ＩｎＰ基板６上に、ｎ型のガリウム−インジウム−砒素層８（以下、ｎ−ＧａＩｎＡｓ層と略記）を形成する。
【００１９】
次に、ｎ−ＧａＩｎＡｓ層上に、真性のインジウム−リン（３００Ｋでのバンドギャップ：約１．３４ｅＶ。以下、真性ＩｎＰと略記）層１０を形成する。
次に、真性ＩｎＰ層１０上に、厚さ約１０ｎｍの真性のアルミニウム−インジウム−砒素（以下、真性ＡｌＩｎＡｓと略記）層１２を形成する。なお、真性ＡｌＩｎＡｓ層１２は、ＡｌとＩｎとＡｓとの組成比により決まる真性ＡｌＩｎＡｓのバンドギャップが真性ＩｎＰより広くなるものを用いる。ここでの真性ＡｌＩｎＡｓ層と、真性ＩｎＰとのバンドギャップの差は、３００Ｋで０．１ｅＶ以上あることが望ましい。
【００２０】
次に、真性ＡｌＩｎＡｓ層１２上に、真性ＩｎＰ層１４を形成する。
次に、この真性ＩｎＰ層１４上に、厚さ約３０ｎｍのタングステン膜１６、及び厚さ約７０ｎｍのシリコン酸化膜１８（以下、ＳｉＯ膜１８と略記）を形成する。これにより、図１（ａ）に示す７層構造が形成される。
次に、ＳｉＯ膜１８上にレジストを塗布し、レジストに部分的に電子ビームを照射する。そして、レジストにおける電子ビームを照射された部分のみを除去した後、アルミニウムを真空蒸着する（図１（ｂ））。この後、アセトンにより、レジストと共にレジスト上のアルミニウム薄膜を除去する。以上のリフトオフ工程により、アルミニウム薄膜による微細パターン２２が形成される（図１（ｃ））。
【００２１】
次に、一部が開口した微細パターン２２をマスクとしたリアクティブイオンエッチングにより、ＳｉＯ膜１８及びタングステン膜１６を部分的に除去する（図２（ｄ））。次に、硝酸系選択ウェットエッチングにより、アルミニウム薄膜を除去する（図２（ｅ））。なお、真性ＩｎＰ層１４は、この硝酸系選択ウェットエッチングでは溶けないため、その下の真性ＡｌＩｎＡｓ層１２はエッチングされない。
【００２２】
次に、真性ＩｎＰ層１４における前述のリアクティブイオンエッチングで開口（露出）した部分を、塩酸系選択ウェットエッチングで除去する。次に、真性ＡｌＩｎＡｓ層１２における前述の塩酸系選択ウェットエッチングで開口した部分を、リン酸系選択ウェットエッチングで除去する（図２（ｆ））。これにより、真性ＩｎＰ層１０の表面は、部分的に露出される。
【００２３】
次に、エッチングされた空隙（空間）に、例えば、６００℃での気相成長法により、真性ＩｎＰを成長させ、真性ＩｎＰ領域２４を形成する。なお、真性ＩｎＰ領域２４は、真性ＩｎＰ層１０及び真性ＩｎＰ層１４を含む。このとき、真性ＩｎＰ領域２４の最上面が、タングステン層１６とＳｉＯ膜１８との界面よりＳｉＯ膜１８側に位置するように成長させる。この後、真性ＩｎＰ領域２４上に、厚さ約１９ｎｍの二重障壁層２６を形成する（図３（ｇ））。
【００２４】
なお、二重障壁層２６は、真性ＩｎＰ領域２４側から順に、厚さ約５ｎｍの真性アルミニウム−砒素障壁層（３００Ｋでのバンドギャップ：約２．１５ｅＶ。以下、真性ＡｌＡｓ障壁層と略記）と、厚さ約９ｎｍの真性ガリウム−インジウム−砒素（３００Ｋでのバンドギャップ：約０．７５ｅＶ。以下、真性ＧａＩｎＡｓと略記）からなる井戸層と、厚さ約５ｎｍの真性ＡｌＡｓ障壁層とを有する二重障壁量子井戸構造として形成される。
【００２５】
次に、二重障壁層２６上に、ｎ型のＧａＩｎＡｓ層（以下、ｎ−ＧａＩｎＡｓ層と略記）３６を形成する。このとき、ＳｉＯ膜の最上面がｎ−ＧａＩｎＡｓ層３６により部分的に覆われるように成長させる（図３（ｈ））。
次に、ｎ−ＧａＩｎＡｓ層３６及びＳｉＯ膜１８の上部にソース電極４０を形成する（図３（ｉ））。ここで、図３（ｉ）の上面模式図は、図４（ｊ）のようになる。
【００２６】
次に、ドレイン電極を形成するため、図４（ｊ）に示した領域を選択的にエッチングすることで、ｎ−ＧａＩｎＡｓ層８を部分的に露出させる。そして、露出させたｎ−ＧａＩｎＡｓ層８上に、ドレイン電極４２を形成する（図４（ｋ））。なお、ｎ−ＧａＩｎＡｓ層８は、ドレイン電極４２を形成する金属と真性ＩｎＰ層１０とのオーミック接触を良好にするために形成したものである。従って、ＨＥＴの動作において、ドレイン電極４２と真性ＩｎＰ層１０との間の電気的抵抗は、殆ど無視できる。
【００２７】
次に、ゲート電極を選択エッチングにより引き出す。具体的には、図４（ｋ）に示した領域を選択的にエッチングすることで、タングステン膜１６を露出させる。そして、露出させたタングステン膜１６上にゲート電極４６を形成する。
【００２８】
最後に、タングステン膜１６を露出させるためにエッチングした部分と、ソース電極４０との間に、半絶縁性ＩｎＰ基板６まで達する深さの絶縁溝４８を形成すれば、本実施形態のＨＥＴ５０の完成である（図４（ｌ））。
参考として、図４（ｌ）におけるＸ１−Ｘ２方向断面、Ｘ３−Ｘ４方向断面、Ｙ１−Ｙ２方向断面、Ｙ３−Ｙ４方向断面の構造を、図５（ｍ）、図５（ｎ）、図５（ｏ）、図５（ｐ）にそれぞれ示す。
【００２９】
以下、請求項と本実施形態との対応関係を説明する。なお、以下に示す対応関係は、参考のために示した一解釈であり、本発明を限定するものではない。
請求項記載のホットエレクトロン生成層は、二重障壁層２６に対応する。
請求項１記載の第１リーク電流抑制層、及び請求項２記載の絶縁層は、ＳｉＯ膜１８に対応する。
請求項１記載の第２リーク電流抑制層、及び請求項２記載のリーク電流抑制層は、真性ＡｌＩｎＡｓ層１２に対応する。
請求項記載の真性半導体層は、真性ＩｎＰ層１０に対応する。
【００３０】
以上、第１の実施形態のＨＥＴの製造方法では、ゲート電極４６となるタングステン膜１６におけるドレイン電極４２側に、薄い真性ＩｎＰ層１４を介して、真性ＩｎＰ層よりバンドギャップの広い真性ＡｌＩｎＡｓ層１２を形成する。このため、ゲート電極４６からドレイン電極４２へ伝導電子がリークすることを抑制できる。従って、ＨＥＴ５０がオフ状態になりにくくなることはない。
【００３１】
また、タングステン膜１６におけるソース電極４０側の表面上にＳｉＯ膜１８を形成する。このため、ソース電極４０からドレイン電極４２に向かう伝導電子がゲート電極４６へ吸い込まれることを、ＳｉＯ膜１８により抑制できる。
即ち、望ましくない電流経路を遮断するための真性ＡｌＩｎＡｓ層１２及びＳｉＯ膜１８が形成されているので、ＨＥＴ５０の電流利得を大きく向上できる。
【００３２】
さらに、半絶縁性ＩｎＰ基板６〜ＳｉＯ膜１８からなる７層構造を形成後、微細パターン２２により、伝導電子の走行路にする領域をエッチングする。そして、エッチングした空間に真性ＩｎＰを成長させ、伝導電子の走行領域を形成する。従って、微細パターン描画の工程は、一回のみでよい。即ち、望ましくない電流経路のみを遮断するための構造を、容易に作製できる。
【００３３】
＜第２の実施形態＞
図６及び図７は、本発明の第２の実施形態におけるＨＥＴの製造方法を示す模式的工程断面図である。図８は、図７の後の製造工程を示す断面模式図、及び第２の実施形態のＨＥＴの完成図を示す上面模式図である。本実施形態は、請求項３、請求項４、及び請求項６に対応する。以下、図の順番に従って、本実施形態のＨＥＴの製造方法について説明する。
【００３４】
まず、半絶縁性のインジウム−リン基板６０（以下、半絶縁性ＩｎＰ基板と略記）を用意する。次に、半絶縁性ＩｎＰ基板６０上に、厚さ約１５０ｎｍのｎ型のガリウム−インジウム−砒素層６２（以下、ｎ−ＧａＩｎＡｓ層と略記）、厚さ約１０ｎｍの真性ＧａＩｎＡｓ層６４、厚さ約２５０ｎｍの真性ＩｎＰ層６６、厚さ約１９ｎｍの二重障壁層６８、厚さ約２００ｎｍのｎ−ＧａＩｎＡｓ層７０を順に積層する。なお、二重障壁層６８は、第１の実施形態の二重障壁層２６と同様の構造である。
【００３５】
次に、ｎ−ＧａＩｎＡｓ層７０上に、第１の実施形態と同様のリフトオフ工程により、ソース電極となる微細パターン７２（厚さ約３０〜５０ｎｍのタングステン膜）を形成する（図６（ａ））。ここでのソース電極となる微細パターン７２は、上面（半絶縁性ＩｎＰ基板６０の厚さ方向）から見て、幅０．２μｍ×長さ８０μｍのストライプ形状として形成される（後述する図８（ｉ）、図９参照）。ここでの「長さ」方向は、図６（ａ）に示した断面の法線方向であり、この長さ方向が＜０１１＞方向になるように選択される。
【００３６】
次に、ソース電極（微細パターン）７２をマスクとし、反応種にメタンと水素を用いたリアクティブイオンエッチングにより、ｎ−ＧａＩｎＡｓ層７０を部分的に除去する。次に、ソース電極７２をマスクとした硝酸系ウェットエッチングにより、二重障壁層６８を部分的に除去する（図６（ｂ））。これにより、二重障壁層６８及びｎ−ＧａＩｎＡｓ層７０は、ソース電極７２下の領域のみを残した突出した形状となる。
【００３７】
次に、ソース電極７２下の領域のみが残るように、真性ＩｎＰ層６６における二重障壁層６８側の厚さ約１００ｎｍの領域に、塩酸系ウエットエッチングを施す。このとき、真性ＩｎＰ層６６における二重障壁層６８に向けて突出する部分は、逆メサ形状になる（図６（ｃ））。これは、真性ＩｎＰ層６６における二重障壁層６８に隣接する部分は他の部分よりエッチングされにくいことと、ソース電極７２の長さ方向が＜０１１＞方向であることによる。
【００３８】
次に、プラズマＣＶＤ法（Ｐｌａｓｍａ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）により、厚さ約１０ｎｍのＳｉＯ膜７６を真性ＩｎＰ層６６上及びソース電極７２上に成膜する（図７（ｄ））。
次に、ＳｉＯ膜７６上に、ゲート電極７８（タングステン膜）を、電子ビーム蒸着法により形成する。このとき、ソース電極７２下の真性ＩｎＰ層６６が逆メサ形状となっているため、図７（ｅ）に示すように、ゲート電極７８と真性ＩｎＰ層６６との間に隙間ができる。また、ここでの電子ビーム蒸着では、図に蒸着範囲を示すように、先に微細パターンとして形成したソース電極７２上のＳｉＯ膜７６上にもタングステン膜を蒸着してよい。従って、ここでのゲート電極７８の蒸着は、前述のソース電極７２蒸着時の微細パターンほどの高精度を必要としない。
【００３９】
次に、ゲート電極７８をマスクとして、ＳｉＯ膜７６をフッ酸により除去する（図７（ｆ））。
次に、有機金属気相エピタキシ法（Ｏｒｇａｎｏｍｅｔａｌｌｉｃ  Ｖａｐｏｒ  Ｐｈａｓｅ  Ｅｐｉｔａｘｙ、ＯＭＶＰＥ法）により、真性ＩｎＰをゲート電極７８と真性ＩｎＰ層６６との間隙に堆積（再成長）させる（図８（ｇ））。この方法としては、例えば、タングステン膜の表面にはＩｎＰが成長しにくいことを利用して、露出している全表面上に真性ＩｎＰを堆積させればよい。この場合、ゲート電極７８の上面（ＳｉＯ膜７６との界面と反対側の面）において、側面側（半絶縁性ＩｎＰ基板の厚さ方向に平行な面）は、部分的に真性ＩｎＰに覆われる。なぜなら、ゲート電極７８の側面側は、堆積される真性ＩｎＰに接触するからである。この工程により、ゲート電極７８に電圧を印加することで、真性ＩｎＰ層６６におけるゲート電極７８間に挟まれる領域の電位を正確に制御できるようになる。
【００４０】
次に、第１の実施形態におけるゲート電極を選択エッチングにより引き出す工程と同様に、選択的エッチングによりｎ−ＧａＩｎＡｓ層６２を露出させる。そして、露出させたｎ−ＧａＩｎＡｓ層６２上にドレイン電極８２を形成する（図８（ｈ））。
次に、タングステン膜であるゲート電極７８及びソース電極７２の端側（位置は後述する図９参照）に、パッドとするための金属（金）をそれぞれ蒸着する。
【００４１】
次に、ウェットエッチングにより、ゲート電極７８とドレイン電極８２とを電気的に分離するための絶縁溝８６、及びゲート電極７８とソース電極７２とを電気的に分離するための絶縁溝８８を形成する。これら絶縁溝８６、８８の深さは、半絶縁性ＩｎＰ基板６０に達する。図８（ｉ）は、本実施形態のＨＥＴ９２の完成図を示す上面模式図であり、図９はその斜視図である。
【００４２】
以下、請求項と本実施形態との対応関係を説明する。なお、以下に示す対応関係は、参考のために示した一解釈であり、本発明を限定するものではない。
請求項記載のホットエレクトロン生成層は、二重障壁層６８に対応する。
請求項記載の「露出した（直接上に何も形成されていない）非積層領域」は、「ゲート電極７８の上面（ＳｉＯ膜７６との界面と反対側の面）において、成長させた真性ＩｎＰにより覆われていない領域」に対応する。
【００４３】
請求項記載のリーク電流抑制層は、ＳｉＯ膜７６に対応する。
請求項記載の突出部は、図６（ｃ）に示したように、ソース電極７２、ｎ−ＧａＩｎＡｓ層７０、二重障壁層６８、真性ＩｎＰ層６６における二重障壁層６８側の厚さ約１００ｎｍの領域からなる、ソース電極７２側に突出する部分に対応する。
請求項記載の「前記真性半導体領域の一部を、伝導電子の走行路に直交する方向に両側から挟むように形成されたゲート電極」は、図８（ｈ）に示したように、「ゲート電極７８が、真性ＩｎＰ層６６における二重障壁層６８に向けて突出する部分を挟むように形成されていること」に対応する。
【００４４】
以上、第２の実施形態のＨＥＴの製造方法では、ゲート電極７８におけるドレイン電極８２側に、ＳｉＯ膜７６を形成する。このため、伝導電子がゲート電極７６からドレイン電極８２へリークすることを抑制できる。従って、ＨＥＴ９２を容易にオフ状態にできる。
【００４５】
また、ゲート電極７８の上面には、ゲート電極７８の一部を覆う真性ＩｎＰを除いて、何も形成しない。このため、ソース電極７２からドレイン電極８２に向かう伝導電子がゲート電極７８へ吸い込まれることは、殆どない。従って、ＨＥＴ９２の電流利得を大きく向上できる。
さらに、微細パターン描画の工程は、ｎ−ＧａＩｎＡｓ層７０上にソース電極７２を形成する工程の１回のみでよい。即ち、望ましくない電流経路のみを遮断するための構造を、容易に作製できる。
【００４６】
＜本発明の補足事項＞
［１］  なお、上述した第１の実施形態では、真性ＩｎＰ層１０を基準として二重障壁層２６側にソース電極４０を形成し、その反対側にドレイン電極４２を形成する例を述べた。本発明は、かかる実施形態に限定されるものではない。例えば、図１０に示すように、真性ＡｌＩｎＡｓ層１２の代わりにＳｉＯ膜を形成し、真性ＩｎＰ層１４を形成する工程を省き、半導体基板の裏面側にソース電極を形成してもよい。この場合も、ゲート電極となるタングステン膜の両面に絶縁層が形成されるため、第１の実施形態と同様の効果を得ることができる。
【００４７】
［２］  第１の実施形態では、ゲート電極４６をタングステンで形成する例を述べた。本発明は、かかる実施形態に限定されるものではない。ゲート電極４６は、例えば、モリブテンなどの高融点金属でもよい。但し、高融点金属は、ゲート電極４６を形成後に行われる工程（約６００℃以上での気相成長）で溶融しないものに限られる。
【００４８】
［３］  第２の実施形態では、ゲート電極７８とドレイン電極８２との間のリーク電流抑制層として、ゲート電極７８直下にＳｉＯ膜７６を形成する例を述べた。本発明は、かかる実施形態に限定されるものではない。ＳｉＯ膜７６の代わりに、伝導電子の走行路を形成する真性半導体（この例では真性ＩｎＰ）よりバンドギャップの広い半導体からなる層を、ゲート電極７８直下に形成してもよい。
或いは、ＳｉＯ膜７６を形成せず、真性ＩｎＰ層６６上に直接ゲート電極７８を形成してもよい（請求項５に対応）。この場合、ゲート電極７８とドレイン電極８２との間のリーク電流抑制層がないため、第２の実施形態より電気特性が劣る。しかし、ゲート電極７８の上面の一部が露出しているので、ゲート電極７８とソース電極７２との間のリーク電流経路が低減されるため、能動層に真性半導体を用いた従来のＨＥＴより電流利得を向上できる。
【００４９】
［４］  ホットエレクトロン生成層として、二重障壁層を形成する例を述べた。本発明は、かかる実施形態に限定されるものではない。ホットエレクトロンを生成する構造であれば、例えば、三重障壁層などでもよい。
【００５０】
［５］  第２の実施形態では、ゲート電極７８の上面（ＳｉＯ膜７６との界面と反対側の面）の上には、その一部を覆う真性ＩｎＰを除いて、何も形成しない例を述べた。本発明は、かかる実施形態に限定されるものではない。ゲート電極７８の上面を、例えば、ＳｉＯ膜などの絶縁体で覆ってもよい。この場合、請求項１に対応する。
【００５１】
［６］  第２の実施形態では、長さ方向が＜０１１＞方向になるようにソース電極７２を形成し、エッチングにより、真性ＩｎＰ層６６の二重障壁層６８に向けて突出する部分を逆メサ形状にする例を述べた。本発明は、かかる実施形態に限定されるものではない。真性ＩｎＰ層６６の二重障壁層６８に向けて突出する部分がエッチングにより順メサ形状になるようにしてもよい。
【００５２】
この手段としては、例えば、ソース電極７２の長さ方向を変えたり、真性ＩｎＰからなる真性ＩｎＰ層６６の代わりに、他の真性半導体からなる層にするなどの方法が考えられる。この場合、順メサ形状となる真性ＩｎＰ層６６に、半絶縁性ＩｎＰ基板６０の両面に平行な方向に隣接するようにゲート電極を蒸着することが望ましい。なぜなら、ゲート電極と真性ＩｎＰ層６６とを接続するための、ＩｎＰを成長させる工程を省けるからである。
【００５３】
［７］  第１及び第２の実施形態では、ソース電極（４０、７２）と二重障壁層（２６、６８）との間に、ｎ−ＧａＩｎＡｓ層（３６、７０）を形成する例を述べた。本発明は、かかる実施形態に限定されるものではない。二重障壁層の井戸層のバンドギャップと、ソース電極を形成する金属の仕事関数を適切に選択すれば、二重障壁層上にソース電極を形成してもＨＥＴとして動作する。従って、この場合も本発明の効果を得ることができる。
【００５４】
［８］  第２の実施形態では、ゲート電極７８における真性ＩｎＰ層６６を挟む領域の上面（ＳｉＯ膜７６との界面と反対側の面）の一部が、成長させた真性ＩｎＰに覆われる例を述べた。本発明は、かかる実施形態に限定されるものではない。ゲート電極７８の上面を完全に露出させ、ゲート電極７８とソース電極７２とのリーク電流経路の断面積をさらに小さくしてもよい。
【００５５】
なお、完全に露出させるより、第２の実施形態のようにゲート電極７８の上面における真性ＩｎＰ層６６の突出部側を適切な程度で真性ＩｎＰで覆うことが望ましい。ここでの「適切な程度」とは、真性ＩｎＰ層６６におけるゲート電極７８間に挟まれる領域の電位を、ゲート電極７８の電圧により十分正確に制御できる程度、且つ最も小さいことである。
【００５６】
［９］  なお、本明細書において示したＨＥＴ５０、９０の寸法、厚さ等に関する全ての数値は、参考のために開示した一例であり、本発明を限定するものではない。より高速に動作させるためには、各部の寸法、厚さは、本明細書で例示したものより小さい方が望ましい。
【００５７】
【発明の効果】
本発明では、ＨＥＴのゲート電極とドレイン電極との間に、絶縁体またはワイドギャップの半導体からなるリーク電流抑制層を形成する。従って、ＨＥＴがオフ状態になりにくくなることはない。
【００５８】
また、本発明では、ＨＥＴのゲート電極とソース電極との間に絶縁体からなるリーク電流抑制層を形成する。このため、ソース電極からドレイン電極に向かう伝導電子がゲート電極へ吸い込まれることを、低減できる。従って、ＨＥＴの電流利得を向上できる。
さらに、本発明の別の形態では、ＨＥＴのゲート電極におけるソース電極側の表面の少なくとも一部を露出させる。従って、上述と同様に、ＨＥＴの電流利得を向上できる。
【図面の簡単な説明】
【図１】第１の実施形態におけるＨＥＴの製造方法の導入部分を示す模式的工程断面図である。
【図２】図１の後の製造工程を示す模式的工程断面図である。
【図３】図２の後の製造工程を示す模式的工程断面図である。
【図４】図３の後の製造工程を示す模式的工程上面図である。
【図５】第１の実施形態におけるＨＥＴの完成図を示す断面模式図である。
【図６】第２の実施形態におけるＨＥＴの製造方法の導入部分を示す模式的工程断面図である。
【図７】図６の後の製造工程を示す模式的工程断面図である。
【図８】図７の後の製造工程を示す断面模式図、及び第２の実施形態のＨＥＴの完成図を示す上面模式図である。
【図９】第２の実施形態のＨＥＴの完成図を示す斜視図である。
【図１０】第１の実施形態において、ゲート電極直下に絶縁層を形成し、ＩｎＰ基板の裏面側にソース電極を形成する例を示す断面模式図である。
【符号の説明】
６  半絶縁性ＩｎＰ基板
８  ｎ−ＧａＩｎＡｓ層
１０  真性ＩｎＰ層
１２  ＡｌＩｎＡｓ層
１４  真性ＩｎＰ層
１６  タングステン膜
１８  ＳｉＯ膜
２２  微細パターン
２４  真性ＩｎＰ領域
２６  二重障壁層
３６  ｎ−ＧａＩｎＡｓ層
４０  ソース電極
４２  ドレイン電極
４６  ゲート電極
４８  絶縁溝
５０  ＨＥＴ
６０  半絶縁性ＩｎＰ基板
６２  ｎ−ＧａＩｎＡｓ層
６４  真性ＧａＩｎＡｓ層
６６  真性ＩｎＰ層
６８  二重障壁層
７０  ｎ−ＧａＩｎＡｓ層
７２  ソース電極
７６  ＳｉＯ膜
７８  ゲート電極
８２  ドレイン電極
８６  絶縁溝
８８  絶縁溝
９２  ＨＥＴ
【図１】
2004241502.tif 000003
【図２】
2004241502.tif 000004
【図３】
2004241502.tif 000005
【図４】
2004241502.tif 000006
【図５】
2004241502.tif 000007
【図６】
2004241502.tif 000008
【図７】
2004241502.tif 000009
【図８】
2004241502.tif 000010
【図９】
2004241502.tif 000011
【図１０】
2004241502.tif 000012
【手続補正書】
【提出日】平成15年4月1日(2003.4.1)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正の内容】
【００２０】
次に、真性ＡｌＩｎＡｓ層１２上に、真性ＩｎＰ層１４を形成する。
次に、この真性ＩｎＰ層１４上に、厚さ約３０ｎｍのタングステン膜１６、及び厚さ約７０ｎｍのシリコン酸化膜１８（ＳｉＯ２膜）を形成する。これにより、図１（ａ）に示す７層構造が形成される。
次に、シリコン酸化膜１８上にレジストを塗布し、レジストに部分的に電子ビームを照射する。そして、レジストにおける電子ビームを照射された部分のみを除去した後、アルミニウムを真空蒸着する（図１（ｂ））。この後、アセトンにより、レジストと共にレジスト上のアルミニウム薄膜を除去する。以上のリフトオフ工程により、アルミニウム薄膜による微細パターン２２が形成される（図１（ｃ））。


【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正の内容】
【００２１】
次に、一部が開口した微細パターン２２をマスクとしたリアクティブイオンエッチングにより、シリコン酸化膜１８及びタングステン膜１６を部分的に除去する（図２（ｄ））。次に、硝酸系選択ウェットエッチングにより、アルミニウム薄膜を除去する（図２（ｅ））。なお、真性ＩｎＰ層１４は、この硝酸系選択ウェットエッチングでは溶けないため、その下の真性ＡｌＩｎＡｓ層１２はエッチングされない。


【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】変更
【補正の内容】
【００２３】
次に、エッチングされた空隙（空間）に、例えば、６００℃での気相成長法により、真性ＩｎＰを成長させ、真性ＩｎＰ領域２４を形成する。なお、真性ＩｎＰ領域２４は、真性ＩｎＰ層１０及び真性ＩｎＰ層１４を含む。このとき、真性ＩｎＰ領域２４の最上面が、タングステン層１６とシリコン酸化膜１８との界面よりシリコン酸化膜１８側に位置するように成長させる。この後、真性ＩｎＰ領域２４上に、厚さ約１９ｎｍの二重障壁層２６を形成する（図３（ｇ））。


【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正の内容】
【００２５】
次に、二重障壁層２６上に、ｎ型のＧａＩｎＡｓ層（以下、ｎ−ＧａＩｎＡｓ層と略記）３６を形成する。このとき、シリコン酸化膜の最上面がｎ−ＧａＩｎＡｓ層３６により部分的に覆われるように成長させる（図３（ｈ））。
次に、ｎ−ＧａＩｎＡｓ層３６及びシリコン酸化膜１８の上部にソース電極４０を形成する（図３（ｉ））。ここで、図３（ｉ）の上面模式図は、図４（ｊ）のようになる。


【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００２９
【補正方法】変更
【補正の内容】
【００２９】
以下、請求項と本実施形態との対応関係を説明する。なお、以下に示す対応関係は、参考のために示した一解釈であり、本発明を限定するものではない。
請求項記載のホットエレクトロン生成層は、二重障壁層２６に対応する。
請求項１記載の第１リーク電流抑制層、及び請求項２記載の絶縁層は、シリコン酸化膜１８に対応する。
請求項１記載の第２リーク電流抑制層、及び請求項２記載のリーク電流抑制層は、真性ＡｌＩｎＡｓ層１２に対応する。
請求項記載の真性半導体層は、真性ＩｎＰ層１０に対応する。


【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００３１
【補正方法】変更
【補正の内容】
【００３１】
また、タングステン膜１６におけるソース電極４０側の表面上にシリコン酸化膜１８を形成する。このため、ソース電極４０からドレイン電極４２に向かう伝導電子がゲート電極４６へ吸い込まれることを、シリコン酸化膜１８により抑制できる。
即ち、望ましくない電流経路を遮断するための真性ＡｌＩｎＡｓ層１２及びシリコン酸化膜１８が形成されているので、ＨＥＴ５０の電流利得を大きく向上できる。


【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００３２
【補正方法】変更
【補正の内容】
【００３２】
さらに、半絶縁性ＩｎＰ基板６〜シリコン酸化膜１８からなる７層構造を形成後、微細パターン２２により、伝導電子の走行路にする領域をエッチングする。そして、エッチングした空間に真性ＩｎＰを成長させ、伝導電子の走行領域を形成する。従って、微細パターン描画の工程は、一回のみでよい。即ち、望ましくない電流経路のみを遮断するための構造を、容易に作製できる。


【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００３８
【補正方法】変更
【補正の内容】
【００３８】
次に、プラズマＣＶＤ法（Ｐｌａｓｍａ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）により、厚さ約１０ｎｍのシリコン酸化膜７６を真性ＩｎＰ層６６上及びソース電極７２上に成膜する（図７（ｄ））。
次に、シリコン酸化膜７６上に、ゲート電極７８（タングステン膜）を、電子ビーム蒸着法により形成する。このとき、ソース電極７２下の真性ＩｎＰ層６６が逆メサ形状となっているため、図７（ｅ）に示すように、ゲート電極７８と真性ＩｎＰ層６６との間に隙間ができる。また、ここでの電子ビーム蒸着では、図に蒸着範囲を示すように、先に微細パターンとして形成したソース電極７２上のシリコン酸化膜７６上にもタングステン膜を蒸着してよい。従って、ここでのゲート電極７８の蒸着は、前述のソース電極７２蒸着時の微細パターンほどの高精度を必要としない。


【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００３９
【補正方法】変更
【補正の内容】
【００３９】
次に、ゲート電極７８をマスクとして、シリコン酸化膜７６をフッ酸により除去する（図７（ｆ））。
次に、有機金属気相エピタキシ法（Ｏｒｇａｎｏｍｅｔａｌｌｉｃ  Ｖａｐｏｒ  Ｐｈａｓｅ  Ｅｐｉｔａｘｙ、ＯＭＶＰＥ法）により、真性ＩｎＰをゲート電極７８と真性ＩｎＰ層６６との間隙に堆積（再成長）させる（図８（ｇ））。この方法としては、例えば、タングステン膜の表面にはＩｎＰが成長しにくいことを利用して、露出している全表面上に真性ＩｎＰを堆積させればよい。この場合、ゲート電極７８の上面（シリコン酸化膜７６との界面と反対側の面）において、側面側（半絶縁性ＩｎＰ基板の厚さ方向に平行な面）は、部分的に真性ＩｎＰに覆われる。なぜなら、ゲート電極７８の側面側は、堆積される真性ＩｎＰに接触するからである。この工程により、ゲート電極７８に電圧を印加することで、真性ＩｎＰ層６６におけるゲート電極７８間に挟まれる領域の電位を正確に制御できるようになる。


【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００４２
【補正方法】変更
【補正の内容】
【００４２】
以下、請求項と本実施形態との対応関係を説明する。なお、以下に示す対応関係は、参考のために示した一解釈であり、本発明を限定するものではない。
請求項記載のホットエレクトロン生成層は、二重障壁層６８に対応する。
請求項記載の「露出した（直接上に何も形成されていない）非積層領域」は、「ゲート電極７８の上面（シリコン酸化７６との界面と反対側の面）において、成長させた真性ＩｎＰにより覆われていない領域」に対応する。


【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００４３
【補正方法】変更
【補正の内容】
【００４３】
請求項記載のリーク電流抑制層は、シリコン酸化膜７６に対応する。
請求項記載の突出部は、図６（ｃ）に示したように、ソース電極７２、ｎ−ＧａＩｎＡｓ層７０、二重障壁層６８、真性ＩｎＰ層６６における二重障壁層６８側の厚さ約１００ｎｍの領域からなる、ソース電極７２側に突出する部分に対応する。
請求項記載の「前記真性半導体領域の一部を、伝導電子の走行路に直交する方向に両側から挟むように形成されたゲート電極」は、図８（ｈ）に示したように、「ゲート電極７８が、真性ＩｎＰ層６６における二重障壁層６８に向けて突出する部分を挟むように形成されていること」に対応する。


【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００４４
【補正方法】変更
【補正の内容】
【００４４】
以上、第２の実施形態のＨＥＴの製造方法では、ゲート電極７８におけるドレイン電極８２側に、シリコン酸化膜７６を形成する。このため、伝導電子がゲート電極７６からドレイン電極８２へリークすることを抑制できる。従って、ＨＥＴ９２を容易にオフ状態にできる。


【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００４６
【補正方法】変更
【補正の内容】
【００４６】
＜本発明の補足事項＞
［１］  なお、上述した第１の実施形態では、真性ＩｎＰ層１０を基準として二重障壁層２６側にソース電極４０を形成し、その反対側にドレイン電極４２を形成する例を述べた。本発明は、かかる実施形態に限定されるものではない。例えば、図１０に示すように、真性ＡｌＩｎＡｓ層１２の代わりにシリコン酸化膜を形成し、真性ＩｎＰ層１４を形成する工程を省き、半導体基板の裏面側にソース電極を形成してもよい。この場合も、ゲート電極となるタングステン膜の両面に絶縁層が形成されるため、第１の実施形態と同様の効果を得ることができる。


【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】００４８
【補正方法】変更
【補正の内容】
【００４８】
［３］  第２の実施形態では、ゲート電極７８とドレイン電極８２との間のリーク電流抑制層として、ゲート電極７８直下にシリコン酸化膜７６を形成する例を述べた。本発明は、かかる実施形態に限定されるものではない。シリコン酸化膜７６の代わりに、伝導電子の走行路を形成する真性半導体（この例では真性ＩｎＰ）よりバンドギャップの広い半導体からなる層を、ゲート電極７８直下に形成してもよい。
或いは、シリコン酸化膜７６を形成せず、真性ＩｎＰ層６６上に直接ゲート電極７８を形成してもよい（請求項５に対応）。この場合、ゲート電極７８とドレイン電極８２との間のリーク電流抑制層がないため、第２の実施形態より電気特性が劣る。しかし、ゲート電極７８の上面の一部が露出しているので、ゲート電極７８とソース電極７２との間のリーク電流経路が低減されるため、能動層に真性半導体を用いた従来のＨＥＴより電流利得を向上できる。


【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】００５０
【補正方法】変更
【補正の内容】
【００５０】
［５］  第２の実施形態では、ゲート電極７８の上面（シリコン酸化膜７６との界面と反対側の面）の上には、その一部を覆う真性ＩｎＰを除いて、何も形成しない例を述べた。本発明は、かかる実施形態に限定されるものではない。ゲート電極７８の上面を、例えば、シリコン酸化膜などの絶縁体で覆ってもよい。この場合、請求項１に対応する。


【手続補正１６】
【補正対象書類名】明細書
【補正対象項目名】００５４
【補正方法】変更
【補正の内容】
【００５４】
［８］  第２の実施形態では、ゲート電極７８における真性ＩｎＰ層６６を挟む領域の上面（シリコン酸化膜７６との界面と反対側の面）の一部が、成長させた真性ＩｎＰに覆われる例を述べた。本発明は、かかる実施形態に限定されるものではない。ゲート電極７８の上面を完全に露出させ、ゲート電極７８とソース電極７２とのリーク電流経路の断面積をさらに小さくしてもよい。


【手続補正１７】
【補正対象書類名】明細書
【補正対象項目名】図面の簡単な説明
【補正方法】変更
【補正の内容】
【図面の簡単な説明】
【図１】第１の実施形態におけるＨＥＴの製造方法の導入部分を示す模式的工程断面図である。
【図２】図１の後の製造工程を示す模式的工程断面図である。
【図３】図２の後の製造工程を示す模式的工程断面図である。
【図４】図３の後の製造工程を示す模式的工程上面図である。
【図５】第１の実施形態におけるＨＥＴの完成図を示す断面模式図である。
【図６】第２の実施形態におけるＨＥＴの製造方法の導入部分を示す模式的工程断面図である。
【図７】図６の後の製造工程を示す模式的工程断面図である。
【図８】図７の後の製造工程を示す断面模式図、及び第２の実施形態のＨＥＴの完成図を示す上面模式図である。
【図９】第２の実施形態のＨＥＴの完成図を示す斜視図である。
【図１０】第１の実施形態において、ゲート電極直下に絶縁層を形成し、ＩｎＰ基板の裏面側にソース電極を形成する例を示す断面模式図である。
【符号の説明】
６  半絶縁性ＩｎＰ基板
８  ｎ−ＧａＩｎＡｓ層
１０  真性ＩｎＰ層
１２  ＡｌＩｎＡｓ層
１４  真性ＩｎＰ層
１６  タングステン膜
１８  シリコン酸化膜
２２  微細パターン
２４  真性ＩｎＰ領域
２６  二重障壁層
３６  ｎ−ＧａＩｎＡｓ層
４０  ソース電極
４２  ドレイン電極
４６  ゲート電極
４８  絶縁溝
５０  ＨＥＴ
６０  半絶縁性ＩｎＰ基板
６２  ｎ−ＧａＩｎＡｓ層
６４  真性ＧａＩｎＡｓ層
６６  真性ＩｎＰ層
６８  二重障壁層
７０  ｎ−ＧａＩｎＡｓ層
７２  ソース電極
７６  シリコン酸化膜
７８  ゲート電極
８２  ドレイン電極
８６  絶縁溝
８８  絶縁溝
９２  ＨＥＴ