(57)【要約】【課題】特別の駆動部品を用いずにアドレッシングの所要時間を短縮する。【解決手段】スキャン電極群のうちの選択行に対応したスキャン電極を一定時間にわたって選択電位にバイアスする行選択を全ての行について順に行い、かつ各行の行選択に同期させて該当する１行分の表示データに応じてデータ電極群の電位を制御することによって、１画面の表示におけるセル群の発光動作を設定するアドレッシングにおいて、ｊ番目の行選択を（ｊ−１）番目の行選択の途中で始め、かつ（ｊ−１）番目の行選択とｊ番目の行選択とが重複する期間内に、データ電極群を（ｊ−１）番目の行の表示データに応じた制御状態からｊ番目の行の表示データに応じた制御状態へ切り換える。【選択図】　　　図１
2004029412.tif 000002
【特許請求の範囲】
【請求項１】
ｎ行ｍ列のマトリクス表示のためのセル群、行選択のためのスキャン電極群、および列選択のためのデータ電極群を有したプラズマディスプレイパネルの駆動方法であって、
前記スキャン電極群のうちの選択行に対応したスキャン電極を一定時間にわたって選択電位にバイアスする行選択を全ての行について順に行い、かつ各行の行選択に同期させて該当する１行分の表示データに応じて前記データ電極群の電位を制御することによって、１画面の表示における前記セル群の発光動作を設定するアドレッシングにおいて、
ｊ（２≦ｊ≦ｎ）番目の行選択を（ｊ−１）番目の行選択の途中で始め、かつ（ｊ−１）番目の行選択とｊ番目の行選択とが重複する期間内に、前記データ電極群を（ｊ−１）番目の行の表示データに応じた制御状態からｊ番目の行の表示データに応じた制御状態へ切り換える
ことを特徴とするプラズマディスプレイパネルの駆動方法。
【請求項２】
（ｊ−１）番目の行選択とｊ番目の行選択とが重複する期間の開始時点から前記データ電極群の制御状態を切り換えるまでの時間を１５０ナノ秒よりも短くする
請求項１記載のプラズマディスプレイパネルの駆動方法。
【請求項３】
プラズマディスプレイパネルと、前記プラズマディスプレイパネルを駆動する駆動回路とを備えたプラズマ表示装置であって、
前記プラズマディスプレイパネルは、ｎ行ｍ列のマトリクス表示のためのセル群、行選択のためのスキャン電極群、および列選択のためのデータ電極群を有し、
前記駆動回路は、前記スキャン電極群のうちの選択行に対応したスキャン電極を一定時間にわたって選択電位にバイアスする行選択を全ての行について順に行い、かつ各行の行選択に同期させて該当する１行分の表示データに応じて前記データ電極群の電位を制御することによって１画面の表示における前記セル群の発光動作を設定し、その際にｊ（２≦ｊ≦ｎ）番目の行選択を（ｊ−１）番目の行選択の途中で始め、かつ（ｊ−１）番目の行選択とｊ番目の行選択とが重複する期間内に、前記データ電極群を（ｊ−１）番目の行の表示データに応じた制御状態からｊ番目の行の表示データに応じた制御状態へ切り換える
ことを特徴とするプラズマ表示装置。
【請求項４】
前記駆動回路は、前記スキャン電極群のうちの配列順位が奇数のスキャン電極を駆動するブロック、前記スキャン電極群のうちの配列順位が偶数のスキャン電極を駆動するブロック、および奇数行のみを対象に行選択を行った後に偶数行のみを対象に行選択を行うように前記２つのブロックを制御するコントローラを有する
請求項３記載のプラズマ表示装置。
【請求項５】
前記駆動回路は、前記スキャン電極群のうちの配列順位が奇数のスキャン電極を駆動するブロック、前記スキャン電極群のうちの配列順位が偶数のスキャン電極を駆動するブロック、および奇数行の行選択と偶数行の行選択を１行ずつ交互に行うように前記２つのブロックを制御するコントローラとを有する
請求項３記載のプラズマ表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、プラズマディスプレイパネル（Ｐｌａｓｍａ　Ｄｉｓｐｌａｙ　Ｐａｎｅｌ：ＰＤＰ）の駆動方法、およびプラズマディスプレイパネルによって画像表示をするプラズマ表示装置に関し、アドレッシングの高速化に有用である。
【０００２】
ＡＣ型のプラズマディスプレイパネルによる表示では、マトリクス配列されたセルのうちの点灯すべきセルのみに適量の壁電荷を存在させるアドレッシングを行い、その後に壁電荷を利用して輝度に応じた回数の表示放電を生じさせる点灯維持を行う。アドレッシングの所要時間は表示面の行数（垂直方向の解像度）に比例するので、解像度が大きくなるにつれて、フレーム期間のうちの表示放電のために割り当て可能な期間が短くなる。また、階調表示のためのフレーム分割の分割可能数が小さくなる。表示放電の回数を増やして輝度を高めたり、フレーム分割数を増やして階調性を高めたりする上で、アドレッシングの所要時間をできるだけ短くするのが望ましい。
【０００３】
【従来の技術】
ｎ行ｍ列のマトリクス表示面をもつプラズマディスプレイパネルでは、行選択のためのスキャン電極群と列選択のためのデータ電極群とによって線順次のアドレッシングが行われる。１フレームの表示において、アドレッシングに割り当てられるアドレス期間は、全てのスキャン電極に均等に配分される。各スキャン電極はいずれか１つの行選択期間にのみ所定の選択電位にバイアスされてアクティブとなる。通常、行の選択順序は配列順であって、アクティブとなるスキャン電極は配列の一端から他端への順に切り換わる。このような行選択に同期して、行選択期間ごとに各データ電極から選択行の全列の表示データが一斉に出力される。すなわち、表示データに応じて全てのデータ電極の電位が一斉に制御される。一般に表示データはセルを点灯させるか否かを指定する２値データ（１または０）であり、データ電極の電位制御もアドレス放電を生じさせるか否かの２値制御である。なお、点灯すべきセルでアドレス放電を生じさせる場合は書込み形式と呼ばれ、点灯すべきでないセルでアドレス放電を生じさせる場合は消去形式と呼ばれる。
【０００４】
図１４は従来における行選択とデータ出力のタイミングを示すタイムチャートである。同図では配列順位が１〜３の３つの行の選択およびデータ出力のタイミングが示されている。図１４（Ａ）の形態は、行ごとに完全に時期をずらして行選択をする最も典型的な形態である。この形態では、１画面のアドレッシングの所要時間は、行選択期間と行数との積になる。例えば、行選択期間が３マイクロ秒（μｓ）、行数が４８０、インタレース表示の１フィールドを構成するサブフィールド（画面）の数が８である場合に、アドレッシングの所要時間は１１．５２ミリ秒（ｍｓ）となり、フィールド周期（１６．７ミリ秒）の大半をアドレッシングに費やしてしまう。図１４（Ｂ）の形態は、特開２００１−５１６４９号公報に開示されたものであり、アドレッシングの高速のために行選択期間をオーバーラップさせる形態である。プラズマディスプレイパネルにおいては、セル電圧が放電開始電圧を超えてから若干の時間が経過した時点で放電が始まるという現象（放電遅れ）があるので、行選択にある程度のオーバーラップがあってもアドレッシングに支障はない。図１４（Ｂ）のアドレッシングにおいても、図１４（Ａ）のアドレッシングと同様に各行のデータ出力は行選択と期間を一致させて行われる。つまり、図１４（Ｂ）のアドレッシングでは、２つの行のデータ出力も行選択のオーバーラップと同じ時間だけオーバーラップする。
【０００５】
【発明が解決しようとする課題】
上述したように行選択をオーバーラップさせることにより、アドレッシングの所要時間を短縮することができる。行選択については、互いにオーバーラップする第１および第２の行に対応したスキャン電極を異なるドライバで駆動すればよい。ここで、集積回路で構成されるドライバの受け持ち可能な電極数は数十程度であるので、プラズマディスプレイパネルにおける数百本を超えるスキャン電極の駆動には数個〜数十個のドライバが用いられる。したがって、行選択のオーバーラップする２行のスキャン電極を互いに異なるドライバと接続するように配線をすれば、行選択をオーバーラップさせない場合と同じ構成のドライバを用いて、行選択のオーバーラップを実現することができる。
【０００６】
しかし、図１４（Ｂ）のように行選択をオーバーラップさせ、なおかつデータ出力の開始および終了を行選択に一致させる従来の駆動方法には、複雑な構成の駆動回路を必要とするという問題があった。つまり、行選択のオーバーラップに伴って、１本のデータ電極に対して異なる２行の表示データを時間的にオーバーラップさせて出力するために、２行の表示データを記憶しこれらの論理和を求める回路が必要となる。行選択をオーバーラップさせない場合に用いられるデータ電極用のドライバをそのまま流用することができない。
【０００７】
本発明は、特別の駆動部品を用いずにアドレッシングの所要時間を短縮することを目的としている。
【０００８】
【課題を解決するための手段】
本発明においては、１画面の表示におけるｎ行ｍ列のセル群の発光動作を設定するアドレッシングに関して、スキャン電極のバイアスによって１つの行を選択する期間の長さよりも、当該１つの行の表示データをデータ電極群に出力する期間の長さを短くする。そして、ｊ（２≦ｊ≦ｎ）番目の行選択を（ｊ−１）番目の行選択の途中で始め、かつ（ｊ−１）番目の行選択とｊ番目の行選択とが重複する期間内に、データ電極群を（ｊ−１）番目の行の表示データに応じた制御状態からｊ番目の行の表示データに応じた制御状態へ切り換える。
【０００９】
ｊ番目の行選択と（ｊ−１）番目の行選択とが時間的にオーバーラップするのに対して、ｊ番目のデータ出力と（ｊ−１）番目のデータ出力は時間的にオーバーラップしない。これにより、スキャン電極およびデータ電極の駆動にオーバーラップのための特別な回路部品を用いなくてもアドレッシングを高速化することができる。
【００１０】
図１（Ａ）〜（Ｃ）は本発明における行選択とデータ出力のタイミングを示すタイムチャートである。同図では選択順位が連続した３つの行Ａ，Ｂ，Ｃの選択およびデータ出力のタイミングが示されている。行選択の順序は、行の配列順、１行置きの配列順、および他の任意の順序のいずれであってもよい。つまり、行Ａ，Ｂ，Ｃが互いに隣り合う必要はない。
【００１１】
１行の行選択の期間Ｔ１の長さは全ての行について共通であり、１行のデータ出力の期間Ｔ２の長さも全ての行について共通である。しかし、従来とは違って期間Ｔ２の長さは期間Ｔ１の長さと同一ではない。Ｔ２＜Ｔ１の関係がある。図中の期間Ｔｙｙは、選択順位が２以降の各行の行選択とその１つ前の行選択とのオーバーラップ期間である。期間Ｔｙｙの長さも全ての行について共通である。図１（Ｂ）によく示されるように、期間Ｔａｙは、選択順位が２以降の各行の行選択とその１つ前の行のデータ出力とのオーバーラップ期間である。
【００１２】
図１（Ａ）は期間Ｔａｙの長さが０の場合、すなわち（ｊ−１）番目のデータ出力からｊ番目のデータ出力への切換えをｊ番目の行選択の開始に一致させる場合を示す。図１（Ｂ）は期間Ｔａｙの長さが０＜Ｔａｙ＜Ｔｙｙの関係を満たす場合、すなわち（ｊ−１）番目のデータ出力からｊ番目のデータ出力への切換えをｊ番目の行選択の開始以後でかつ（ｊ−１）番目の行選択の終了以前に行う場合を示す。図１（Ｃ）は期間Ｔａｙの長さが期間Ｔｙｙの長さと等しい場合、すなわち（ｊ−１）番目のデータ出力からｊ番目のデータ出力への切換えを（ｊ−１）番目の行選択の終了に一致させる場合を示す。
【００１３】
図２はオーバーラップ時間と駆動マージンとの関係を示すグラフである。ここでは、カラープラズマディスプレイパネルの典型例である３電極ＡＣ型プラズマディスプレイパネルにおける測定結果が示されている。グラフの縦軸は、スキャン電極とともに表示放電のための電極対を構成する表示電極に対してアドレス期間に印加するバイアス電圧（Ｖｘａ）である。黒丸のプロットは点灯および非点灯が表示データどおりになる正常な制御を実現するバイアス電圧の下限値Ｖｘａ（ｍｉｎ）であり、白丸のプロットは正常な制御を実現するバイアス電圧の上限値Ｖｘａ　（ｍａｘ）である。両プロットの距離が電圧マージンの広さに相当する。これらの値の測定においてデータ出力の周期（期間Ｔ２）の長さは１．５マイクロ秒である。
【００１４】
図２（Ａ）のように、期間Ｔａｙの長さを０に固定して期間Ｔｙｙの長さを０ナノ秒から２３０ナノ秒へ変化させたところ、期間Ｔｙｙが長くなるにつれてマージンが広がった。期間Ｔｙｙを２３０ナノ秒より長くしてもマージンは広がらなかった。そこで、図２（Ｂ）のように、期間Ｔｙｙの長さを２３０ナノ秒に固定して期間Ｔａｙを０から増大させたところ、期間Ｔａｙが０ナノ秒から１５０ナノ秒までの範囲で、行選択のオーバーラップによるマージン改善効果が失われなかった。
【００１５】
図２が示す駆動マージンの広がりは、本発明を実施することによって、アドレッシングの高速化に加えて、電源電圧の変動や環境温度変化の影響が小さい安定したアドレッシングの実現が可能であることを意味する。
【００１６】
【発明の実施の形態】
図３は本発明に係るプラズマ表示装置の構成図である。表示装置１００は、ｎ行ｍ列の表示面をもつ３電極ＡＣ型のＰＤＰ１と、ｍ×ｎ個のセルを選択的に点灯させるためのドライブユニット７０とから構成されており、壁掛け式テレビジョン受像機、コンピュータシステムのモニターなどとして利用される。
【００１７】
ＰＤＰ１では、セルの発光量を決める表示放電を生じさせるための表示電極Ｘ，Ｙが１行あたり１対ずつ平行配置され、各セルにおいて一対の表示電極Ｘ，Ｙとアドレス電極Ａとが交差する。表示電極Ｘ，Ｙは表示面の行方向（図では水平方向）に延び、これらのうちの表示電極Ｙはアドレッシングに際して行選択のためのスキャン電極として用いられる。アドレス電極Ａは列方向（図では垂直方向）に延びており、列選択のためのデータ電極として用いられる。
【００１８】
ドライブユニット７０は、コントローラ７１、電源回路７３、Ｘドライバ７６、Ｙドライバ７７、およびＡドライバ８０を有している。コントローラ７１は、画像データを一時的に記憶するフレームメモリと、駆動電圧の制御データを記憶する波形ＲＯＭとを備えている。ドライブユニット７０にはＴＶチューナ、コンピュータなどの外部装置からＲ，Ｇ，Ｂの３色の輝度レベルを示す多値画像データであるフレームデータＤｆが、各種の同期信号とともに入力される。
【００１９】
フレームデータＤｆは、フレームメモリに一旦格納された後、階調表示のためのサブフレームデータＤｓｆに変換されてＡドライバ８０へ画素配列順にシリアル転送される。サブフレームデータＤｓｆはｑ個のサブフレームにおける各セルについてのアドレス放電の要否を示す。サブフレームは解像度ｍ×ｎの２値画像である。
【００２０】
Ｘドライバ７６はｎ本の表示電極Ｘの電位を一括に変更する。Ｙドライバ７７は、アドレッシングに際してｎ本の表示電極Ｙの電位を個別に変更し、点灯維持に際して一括に変更する。Ａドライバ８０は、サブフレームデータＤｓｆに基づいて、ｍ本のアドレス電極（データ電極）Ａの電位を変更する。これらドライバには電源回路７３から所定電圧の電力が供給される。
【００２１】
図４はＰＤＰのセル構造を示す図である。図４ではＰＤＰ１のうち、１画素に対応した３つのセルを、内部構造がよくわかるように一対の基板構体を分離させて描いてある。ＰＤＰ１は一対の基板構体１０，２０からなる。基板構体とは、ガラス基板上に電極その他の構成要素を設けた構造体を意味する。ＰＤＰ１では、前面側のガラス基板１１の内面に表示電極Ｘ，Ｙ、誘電体層１７および保護膜１８が設けられ、背面側のガラス基板２１の内面にアドレス電極Ａ、絶縁層２４、隔壁２９、および蛍光体層２８Ｒ，２８Ｇ，２８Ｂが設けられている。表示電極Ｘ，Ｙは、それぞれが面放電ギャップを形成する透明導電膜４１とバス導体としての金属膜４２とから構成されている。隔壁２９はアドレス電極配列の電極間隙ごとに１つずつ設けられており、これらの隔壁２９によって放電空間が行方向に列毎に区画されている。放電空間のうちの各列に対応した列空間３１は全ての行に跨がって連続している。蛍光体層２８Ｒ，２８Ｇ，２８Ｂは放電ガスが放つ紫外線によって局部的に励起されて発光する。図中の斜体アルファベットＲ，Ｇ，Ｂは蛍光体の発光色を示す。
【００２２】
以下、プラズマ表示装置１００におけるＰＤＰ１の駆動について説明する。ＰＤＰ１のセルは２値発光素子であるので、中間調はセル毎に１フレームの放電回数を階調レベルに応じて設定することによって再現される。カラー表示は階調表示の一種であって、表示色は３原色の輝度の組合せによって決まる。階調表示には、１フレームを輝度の重み付けをした複数のサブフレームで構成し、サブフレーム単位の点灯／非点灯の組合せによって１フレームにおける各セルの総放電回数を設定する方法が用いられる。なお、インタレース表示の場合には、フレームを構成する複数のフィールドのそれぞれが複数のサブフィールドで構成され、サブフィールド単位の点灯制御が行われる。ただし、点灯制御の内容はプログレッシブ表示の場合と同様である。
【００２３】
図５は駆動シーケンスの概要を示す電圧波形図である。図において表示電極Ｘ，Ｙの参照符号の添字（１，ｎ）は対応する行の配列順位を示し、アドレス電極Ａの参照符号の添字（１，ｍ）は対応する列の配列順位を示す。なお、図示の波形は一例であり、振幅・極性・タイミングを種々変更することができる。
【００２４】
フレームを構成する複数のサブフレームのそれぞれにサブフレーム期間Ｔｓｆが割り当てられる。サブフレーム期間Ｔｓｆは、全セルの帯電状態を均等にする初期化のためのリセット期間ＴＲ、アドレッシングのためのアドレス期間ＴＡ、および点灯維持のための表示期間ＴＳから構成される。図示の１サブフレームの駆動シーケンスを繰り返すことにより、フレームが表示される。なお、リセット期間ＴＲおよびアドレス期間ＴＡの長さが重みに係わらず一定であるのに対し、表示期間ＴＳの長さは輝度の重みが大きいほど長い。したがって、サブフレーム期間Ｔｓｆの長さも、それに該当するサブフレームＳＦの重みが大きいほど長い。
【００２５】
リセット期間ＴＲにおいては、全ての表示電極Ｘ、全ての表示電極Ｙ、および全てのアドレス電極Ａに対する所定極性のランプ波形パルスの印加を３回行う。パルスの印加とは、各電極のバイアス制御によって接地ラインと電極との間の電位差を一時的に変更することである。ランプ波形における電圧の変化率は微小放電を連続的に生じさせるように設定される。最初のパルス印加によって前サブフレームにおける点灯／非点灯に係わらず全てのセルに同一極性の適当な壁電圧が生じる。この段階ではセル間で壁電圧にばらつきがある。その後のパルス印加によって原理的には全てのセルの壁電圧が設計どおりの値になる。
【００２６】
アドレス期間ＴＡにおいては、点灯すべきセルのみに点灯維持に必要な壁電荷を形成する。全ての表示電極Ｘを電位Ｖｘａにバイアスするとともに全ての表示電極Ｙを電位Ｖｙａ２にバイアスした状態で、選択行に対応した表示電極（スキャン電極）Ｙのみを一時的に選択電位Ｖｙａ１にバイアスする。すなわち、所定のスキャン電極にスキャンパルスＰｙを印加する。この行選択を繰り返して全ての行を所定順序で選択するいわゆるスキャンニングを行う。その際に図１で説明したようにｊ番目の行選択と（ｊ−１）番目の行選択とをオーバーラップさせる。各行の行選択に同期させてアドレス放電を生じさせるべき選択セルに対応したアドレス電極ＡのみにアドレスパルスＰａを印加する。つまり、選択行のｍ列分のサブフレームデータＤｓｆに基づいてアドレス電極Ａの電位を２値制御する。選択セルでは表示電極Ｙとアドレス電極Ａとの間の放電が生じ、それがトリガとなって表示電極間の面放電が生じる。これら一連の放電がアドレス放電である。
【００２７】
表示期間ＴＳにおいては、振幅Ｖｓの正極性のサステインパルスＰｓを表示電極Ｘと表示電極Ｙに対して交互に印加する。これにより、表示電極対には交番極性のパルス列が加わる。サステインパルスＰｓの印加によって、所定の壁電荷が残存するセルで面放電が生じる。サステインパルスの印加回数は上述したとおりサブフレームの重みに対応する。なお、不要の放電を防止するためにアドレス電極Ａを表示期間ＴＳにわたってサステインパルスＰｓと同極性にバイアスする。
【００２８】
以上の駆動シーケンスのうち、本発明に深く係わるのはアドレスＴＡにおける行選択（スキャンパルスＰｙの印加）およびデータ出力（アドレスパルスＰａの印加）である。以下では、アドレッシングに係わるＹドライバ７７およびＡドライバ８０の構成および動作を説明する。
【００２９】
図６はＹドライバによる行選択の順序を示す図である。ｎ本の表示電極Ｙに対して配列順にスキャンパルスＰｙが印加される。つまり、本例の行選択順序は配列順である。
【００３０】
図７はＹドライバの概略構成および表示電極との接続形態を示す。Ｙドライバ７７は、奇数番目の表示電極Ｙの駆動を受け持つＡブロック７８と、偶数番目の表示電極Ｙの駆動を受け持つＢブロック７９とを有する。これらブロックの回路構成は同一である。Ａブロック７８は、コントローラ７１（図３参照）からの制御信号ＳＣ１に従って、１行のデータ出力をする期間Ｔ２（図１参照）の２倍の周期でスキャンニングを実行する。Ｂブロック７９は、制御信号ＳＣ２に従って期間Ｔ２の２倍の周期でスキャンニングを実行する。制御信号ＳＣ２は制御信号ＳＣ１を一定時間だけ遅延させた信号に相当し、Ｂブロック７９による偶数番目の表示電極ＹのスキャンニングはＡブロック７８による奇数番目の表示電極Ｙのスキャンニングより遅れて開始される。この動作によって図６の順序の行選択が実現される。
【００３１】
図８はＹドライバの詳しい構成を示す図、図９はスキャンドライバと呼称されるスイッチ回路の構成図である。ここでは、同一構成の２つのブロックのうち、代表としてＡブロック７８を挙げて構成を説明する。
【００３２】
Ａブロック７８は、ｎ／２本の表示電極Ｙの電位を個別に２値制御するための複数個のスキャンドライバ７８１、スキャンドライバ群に印加する電圧を切り換えるための２個のスイッチ（詳しくはＦＥＴに代表されるスイッチングデバイス）Ｑ５０，Ｑ６０、ランプ波形パルスを発生するリセット電圧回路７８２，７８３、およびサステインパルスを発生するサステイン回路７９０を有する。各スキャンドライバ７８１は集積回路装置であり、ｊ本の表示電極Ｙの制御を受け持つ。実用化されている典型的なスキャンドライバ７８１において、ｊは６０〜１２０程度である。サステイン回路７９０は、表示電極Ｙの電位を維持電位Ｖｓまたは基準電位に切り換えるためのスイッチと、表示電極間の静電容量の充放電をＬＣ共振によって高速に行う電力回収回路とをもつ。
【００３３】
図９のように、各スキャンドライバ７８１では、ｊ本の表示電極Ｙのそれぞれに一対ずつスイッチＱａ，Ｑｂが配置されており、ｊ個のスイッチＱａは電源端子ＳＤに共通接続され、ｊ個のスイッチＱｂは電源端子ＳＵに共通接続されている。スイッチＱａがオンすると、表示電極Ｙはその時点の電源端子ＳＤの電位にバイアスされ、スイッチＱｂがオンすると、表示電極Ｙはその時点の電源端子ＳＵの電位にバイアスされる。制御信号ＳＣ１はデータコントローラ内のシフトレジスタを介してスイッチＱａ，Ｑｂに与えられ、クロックに同期したシフト動作によって配列順のライン選択が実現される。スキャンドライバ７８１には、サステインパルスを印加するときの電流路となるダイオードＤａ，Ｄｂも集積化されている。
【００３４】
図８に戻って、全てのスキャンドライバ７８１の電源端子ＳＵは共通にダイオードＤ３およびスイッチＱ５０を介して電源　（電位Ｖｙａ１）に接続されている。また、全てのスキャンドライバ７８１の電源端子ＳＤは共通にダイオードＤ４およびスイッチＱ６０を介して電源　（電位Ｖｙａ２）に接続されている。アドレス期間ＴＡにおいて、制御信号ＹＡ１Ｄに呼応してスイッチＱ５０がオンすると、電源端子ＳＵは選択電位Ｖｙａ１にバイアスされ、制御信号ＹＡ２Ｕに呼応してスイッチＱ６０がオンすると、電源端子ＳＤは非選択電位Ｖｙａ２にバイアスされる。サステイン期間ＴＳ（図９参照）においては、スイッチＱ５０，Ｑ６０およびリセット電圧回路７８２，７８３はオフとされ、スキャンドライバ内の全てのスイッチＱａ，Ｑｂもオフとされる。したがって、電源端子ＳＵ，ＳＤの電位はサステイン回路７９０の動作に依存する。
【００３５】
図１０はＡドライバの構成図である。Ａドライバ８０は２行のデータ出力をオーバーラップさせる機能をもたない汎用デバイスである。Ａドライバ８０は、シリアル／パラレル変換のためのシフトレジスタ８１０、ｍ列分のサブフレームデータＤｓｆを同時に出力するためのラッチ回路８２０、ラッチ出力をスイッチ制御信号に変換するレベルシフト回路８３０、およびバイアス電源とアドレス電極との導通路を開閉する出力回路８４０から構成される。
【００３６】
図１１はＹドライバによる行選択の他の順序を示す図である。本例では奇数番目の表示電極Ｙに配列順にスキャンパルスＰｙが印加され、その後に偶数番目の表示電極Ｙに配列順にスキャンパルスＰｙが印加される。つまり、本例の行選択順序は１行置きの配列順である。なお、偶数番目の表示電極Ｙのスキャンニングを行った後に奇数番目の表示電極Ｙのスキャンニングを行ってもよい。図１１の順序の行選択を実現するには、Ｙドライバ７７のＡブロック７８が期間Ｔ２と同じ長さの周期でスキャンニングを実行し、その後にＢブロック７９が同様にスキャンニングを実行すればよい。
【００３７】
以上の実施形態のアドレッシングは書込み形式であったが、点灯すべきでないセルでアドレス放電を生じさせる消去形式を採用してもよい。その場合の駆動波形の一例を図１２に示す。アドレス放電を生じさせないセルでは、アドレス期間ＴＡの終了時点で表示電極Ｘの近傍に正電荷が残留しているので、これを利用して表示放電を生じさせるために先頭のサステインパルスＰｓ（正極性）を表示電極Ｘに印加する。
【００３８】
また、アドレス放電を生じさせるか否かの２値制御に限らず、アドレス放電の強弱で点灯／非点灯を制御するプライミングアドレス駆動にも本発明を適用することができる。さらに、図１３に示すように、アドレッシングにおいて表示電極Ｙ（スキャン電極）が陽極となるように駆動波形の極性を設定してもよい。
【００３９】
【発明の効果】
請求項１ないし請求項５の発明によれば、特別の駆動部品を用いずにアドレッシングの所要時間を短縮することができる。
【図面の簡単な説明】
【図１】本発明における行選択とデータ出力のタイミングを示すタイムチャートである。
【図２】オーバーラップ時間と駆動マージンとの関係を示すグラフである。
【図３】本発明に係るプラズマ表示装置の構成図である。
【図４】ＰＤＰのセル構造を示す図である。
【図５】駆動シーケンスの概要を示す電圧波形図である。
【図６】Ｙドライバによる行選択の順序を示す図である。
【図７】Ｙドライバの概略構成および表示電極との接続形態を示す図である。
【図８】Ｙドライバの詳しい構成を示す図である。
【図９】スキャンドライバと呼称されるスイッチ回路の構成図である。
【図１０】Ａドライバの構成図である。
【図１１】Ｙドライバによる行選択の他の順序を示す図である。
【図１２】駆動電圧波形の第１変形例を示す図である。
【図１３】駆動電圧波形の第２変形例を示す図である。
【図１４】従来における行選択とデータ出力のタイミングを示すタイムチャートである。
【符号の説明】
Ｙ　表示電極（スキャン電極）
Ａ　アドレス電極（データ電極）
１　ＰＤＰ（プラズマディスプレイパネル）
Ｔｙｙ　行選択どうしが重複する期間
Ｔａｙ　データ出力と次の行選択とが重複する期間
７０　ドライブユニット（駆動回路）
１００　プラズマ表示装置
７８　Ａブロック
７９　Ｂブロック
７１　コントローラ
【図１】
2004029412.tif 000003
【図２】
2004029412.tif 000004
【図３】
2004029412.tif 000005
【図４】
2004029412.tif 000006
【図５】
2004029412.tif 000007
【図６】
2004029412.tif 000008
【図７】
2004029412.tif 000009
【図８】
2004029412.tif 000010
【図９】
2004029412.tif 000011
【図１０】
2004029412.tif 000012
【図１１】
2004029412.tif 000013
【図１２】
2004029412.tif 000014
【図１３】
2004029412.tif 000015
【図１４】
2004029412.tif 000016