(57)【要約】【課題】不揮発性メモリ装置の製造方法を提供する。【解決手段】この方法は、半導体基板上に下部導電膜を形成し、その結果物上に順次に積層された下部犠牲膜パターン及び上部犠牲膜パターンを形成した後に、上部及び下部犠牲膜パターンの側壁にマスクスペーサを形成する段階を含む。この時に、上部及び下部犠牲膜パターンは下部導電膜を露出させる開口部を有する。また、上部犠牲膜パターンは下部犠牲膜パターンに対してエッチング選択性を有する物質、望ましくは、シリコン酸化膜で形成する。この時に、上部犠牲膜パターンは低温化学気相蒸着の方法で形成することが望ましい。その結果、サーマルバジェットなしに、マスクスペーサの高さを増加させることができるので、ワードラインとソースラインとの間のショートを予防することができる。【選択図】図７
2004104125.tif 000002
【特許請求の範囲】
【請求項１】
　半導体基板上に下部導電膜を形成する段階と、
　前記下部導電膜が形成された半導体基板上に、前記下部導電膜を露出させる開口部を有する下部犠牲膜パターン及び上部犠牲膜パターンを形成する段階と、
　前記上部及び下部犠牲膜パターンの側壁にマスクスペーサを形成する段階と、
　前記マスクスペーサ及び前記上部犠牲膜パターンをエッチングマスクとして使用して前記露出した下部導電膜をエッチングすることによって、前記半導体基板を露出させる下部導電膜パターンを形成する段階と、
　前記下部導電膜パターンが形成された半導体基板の全面を覆うプラグ導電膜を形成する段階と、
　前記下部犠牲膜パターンが露出するまで前記プラグ導電膜を平坦化エッチングして、前記マスクスペーサの間のギャップ領域を満たし、前記半導体基板に接続するソースプラグを形成する段階とを含むことを特徴とする不揮発性メモリ装置の製造方法。
【請求項２】
　前記下部導電膜を形成する前に、
　前記半導体基板の所定の領域に活性領域を限定する素子分離膜を形成する段階と、
　前記活性領域を覆うゲート酸化膜を形成する段階とをさらに含み、前記下部導電膜は前記活性領域に平行であり、前記ゲート酸化膜を覆うように形成することを特徴とする請求項１に記載の不揮発性メモリ装置の製造方法。
【請求項３】
　前記上部犠牲膜パターン及び下部犠牲膜パターンを形成する段階は、
　前記下部導電膜が形成された半導体基板上に下部犠牲膜及び上部犠牲膜を順次に形成する段階と、
　前記上部犠牲膜及び前記下部犠牲膜を順次にパターニングして、前記活性領域を横切り、前記下部導電膜を露出させる開口部を形成する段階とを含むことを特徴とする請求項１に記載の不揮発性メモリ装置の製造方法。
【請求項４】
　前記開口部を形成する段階は、前記開口部を通じて露出する前記下部導電膜の上部面がラウンドされるように、等方性エッチングの方法で実施する段階を含むことを特徴とする請求項３に記載の不揮発性メモリ装置の製造方法。
【請求項５】
　前記下部犠牲膜パターンはシリコン窒化膜で形成することを特徴とする請求項１に記載の不揮発性メモリ装置の製造方法。
【請求項６】
　前記上部犠牲膜パターン及び前記マスクスペーサは前記下部犠牲膜パターンに対してエッチング選択性を有する物質で形成することを特徴とする請求項１に記載の不揮発性メモリ装置の製造方法。
【請求項７】
　前記上部犠牲膜パターンはシリコン酸化膜で形成することを特徴とする請求項１に記載の不揮発性メモリ装置の製造方法。
【請求項８】
　前記下部導電膜パターンを形成した後、前記露出した半導体基板にソースで使用される不純物領域を形成する段階をさらに含むことを特徴とする請求項１に記載の不揮発性メモリ装置の製造方法。
【請求項９】
　前記プラグ導電膜を形成する前に、前記下部導電膜パターンの側壁を覆う酸化膜または窒化膜をさらに形成することを特徴とする請求項１に記載の不揮発性メモリ装置の製造方法。
【請求項１０】
　前記ソースプラグを形成した後、
　前記マスクスペーサの下に浮遊ゲートを形成する段階と、
　前記浮遊ゲートの側面に制御ゲートを形成する段階とをさらに含むことを特徴とする請求項１に記載の不揮発性メモリ装置の製造方法。
【請求項１１】
　前記浮遊ゲートを形成する前に、
　前記ソースプラグの上部面にエッチング防止絶縁膜を形成する段階と、
　前記露出した下部犠牲膜パターンを除去して前記下部導電膜パターンを露出させる段階とをさらに含むことを特徴とする請求項１０に記載の不揮発性メモリ装置の製造方法。
【請求項１２】
　前記浮遊ゲートを形成する段階は前記マスクスペーサをエッチングマスクとして使用して前記露出した下部導電膜パターンを異方性エッチングする段階を含むことを特徴とする請求項１１に記載の不揮発性メモリ装置の製造方法。
【請求項１３】
　前記制御ゲートを形成する前に、
　前記浮遊ゲートと前記制御ゲートとの間に介在される側壁絶縁膜を形成する段階をさらに含むことを特徴とする請求項１０に記載の不揮発性メモリ装置の製造方法。
【請求項１４】
　前記側壁絶縁膜は前記浮遊ゲートの側壁を熱酸化させる方法で形成することを特徴とする請求項１３に記載の不揮発性メモリ装置の製造方法。
【請求項１５】
　前記制御ゲートを形成する段階は
　前記浮遊ゲートが形成された半導体基板の全面に上部導電膜を積層する段階と、
　前記上部導電膜を平坦化エッチングして、前記浮遊ゲートの側面に配置される上部導電膜パターンを形成する段階と、
　前記活性領域を横切るように前記上部導電膜パターンをパターニングする段階とを含むことを特徴とする請求項１０に記載の不揮発性メモリ装置の製造方法。
【請求項１６】
　前記制御ゲートを形成した後、前記制御ゲートの側面の半導体基板にドレインで使用される不純物領域を形成する段階をさらに含むことを特徴とする請求項１０に記載の不揮発性メモリ装置の製造方法。
【請求項１７】
　前記プラグ導電膜を平坦化エッチングする段階は化学機械的研磨技術を使用して実施することを特徴とする請求項１に記載の不揮発性メモリ装置の製造方法。
【請求項１８】
　前記プラグ導電膜を平坦化エッチングする段階は、前記上部犠牲膜パターンに対してエッチング選択性を有するエッチングレシピを使用する段階を含むことを特徴とする請求項１に記載の不揮発性メモリ装置の製造方法。
【請求項１９】
　前記上部犠牲膜パターンは２００乃至３０００Åの厚さで形成することを特徴とする請求項１に記載の不揮発性メモリ装置の製造方法。
【請求項２０】
　基板上に導電膜を形成する段階と、
　前記基板上に第１及び第２犠牲膜を形成する段階と、
　前記第１及び第２犠牲膜をエッチングして、前記導電膜の上部面を露出させるトレンチを定義する第１及び第２犠牲膜パターンを形成する段階と、
　前記トレンチの側壁にマスクスペーサを形成する段階と、
　前記マスクスペーサ及び前記第２犠牲膜パターンをエッチングマスクとして使用して前記露出した導電膜をエッチングすることによって、前記基板を露出させる下部導電膜パターンを形成する段階と、
　前記マスクパターンが形成された前記トレンチを満たし、前記露出した基板に接続するプラグ導電膜を形成する段階と、
　前記第１犠牲膜パターンが露出するまで前記プラグ導電膜を平坦化することによって、前記露出した基板に接続するソースプラグを形成する段階とを含むことを特徴とする不揮発性メモリ装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
　本発明は半導体装置の製造方法に関するものであり、特に、スプリットゲート型の不揮発性メモリ装置の製造方法に関するものである。
【背景技術】
【０００２】
　電子装置の小型化及び携帯化によって、電源が供給されなくても、貯蔵された情報を維持することができる半導体装置である不揮発性メモリ装置に対する需要が急増している。前記不揮発性メモリ装置では、電気的にプログラム及び消去(ｅｒａｓｅ)が可能なフラッシュメモリ装置が注目されている。このようなフラッシュメモリ装置はスタックゲート型及びスプリットゲート型に大きく区分される。
【０００３】
　前記スタックゲート型フラッシュメモリ装置は浮遊ゲート及び制御ゲートが順次に積層された構造として、プログラム及び消去動作に各々ＣＨＥＩ（ｃｈａｎｎｅｌ　ｈｏｔ　ｅｌｅｃｔｒｏｎ　ｉｎｊｅｃｔｉｏｎ）及びＦＮ(Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ　ｔｕｎｎｅｌｉｎｇ)を利用する。このようなスタックゲート型フラッシュメモリ装置は高集積化には有利であるが、選択されないセルトランジスタをターンオンさせる過消去(ｏｖｅｒ−ｅｒａｓｅ)の問題が発生することができる。前記スプリットゲート型フラッシュメモリ装置はチャンネルのターンオン及びターンオフ状態を統制することができるように、前記チャンネルの上部領域(すなわち、浮遊ゲートの側面)に制御ゲートを配置することによって、上述の過消去の問題を解決する。
【０００４】
　図１乃至図４は従来の技術によるスプリットゲート型フラッシュメモリ装置の形成方法を説明するための工程断面図である。
【０００５】
　図１を参照すると、半導体基板１０の所定の領域に活性領域を限定する素子分離膜(図示しない)を形成する。前記素子分離膜が形成された半導体基板上に、前記活性領域に平行な下部導電膜を形成する。これによって、隣接した二つの下部導電膜の間には前記素子分離膜の上部面が露出する。
【０００６】
　前記下部導電膜上にシリコン窒化膜からなる犠牲膜パターン８８を形成する。前記犠牲膜パターン８８は前記活性領域を横切り、前記下部導電膜の上部面を露出させる開口部を有する。前記開口部の内壁にマスクスペーサ３０を形成した後、これをエッチングマスクとして使用して前記下部導電膜をエッチングする。これによって、前記マスクスペーサ３０及び前記犠牲膜パターン８８の下には前記半導体基板１０を露出させる下部導電膜パターン２０が形成される。この時に、前記マスクスペーサ３０は通常の形のスペーサと同一に、垂直な一側壁及び曲線型の他の側壁を有する。これによって、前記マスクスペーサ３０は上部での幅が下部での幅より狭い。
【０００７】
　前記露出した半導体基板１０にソースｓで使用される不純物領域を形成した後に、前記下部導電膜パターン２０の側壁に絶縁膜スペーサを形成する。前記結果物の全面に、前記マスクスペーサ３０及び前記絶縁膜スペーサにより形成されるギャップ領域を満たし、前記ソースｓに接触するプラグ導電膜４０を形成する。
【０００８】
　図２及び図３を参照すると、前記犠牲膜パターン８８の上部面が露出するまで前記プラグ導電膜４０を平坦化エッチングすることによって、前記ギャップ領域を満たすソースプラグ４５を形成する。前記ソースプラグ４５の上部面にシリコン酸化膜を形成した後、前記露出した犠牲膜パターン８８を除去する。これによって、前記マスクスペーサ３０の側面には前記下部導電膜パターン２０が露出する。以後、前記露出した下部導電膜パターン２０をエッチングして前記マスクスペーサ３０の下に残存する浮遊ゲート２５を形成する。前記浮遊ゲート２５の側壁に酸化膜を形成した後、その結果物の全面を覆う上部導電膜５０をｔ０の厚さでコンフォーマルに形成する。
【０００９】
　前記マスクスペーサ３０が露出するように、前記上部導電膜５０を平坦化エッチングすることによって、前記マスクスペーサ３０の側面に上部導電膜パターンを形成する。以後、前記上部導電膜パターンをパターニングして、前記マスクスペーサ３０の側壁に配置される制御ゲート５５を形成する。以後、前記制御ゲート５５の側面の半導体基板にドレインｄで使用される不純物領域を形成する。
【００１０】
　一方、前記制御ゲート５５はセルトランジスタのワードラインで使用される。これによって、前記制御ゲート５５の厚さが薄くなれば、ワードラインの抵抗は増加し、半導体装置の動作速度は減少する。したがって、半導体装置の動作速度を維持するためには、前記制御ゲート５５が十分な高さを有するように、前記上部導電膜５０を平坦化エッチングすることが望ましい。しかし、このためには前記上部導電膜５０を厚く形成することが必要であり、このような必要性から前記マスクスペーサ３０を高く形成することが求められる。前記マスクスペーサ３０の高さは前記犠牲膜パターン８８の高さにより決められるので、前記マスクスペーサ３０を高く形成するためには、前記犠牲膜パターン８８を厚く形成する必要がある。しかし、前記犠牲膜パターン８８を過度に厚く形成することは望ましくない。なぜなら、前記犠牲膜パターン８８はシリコン窒化膜を高温で形成するので、これを厚く形成することは前記ソースｓに注入された不純物の拡散のようなサーマルバジェット(ｔｈｅｒｍａｌ　ｂｕｄｇｅｔ)の問題がある。
【００１１】
　また、 前記マスクスペーサ３０の高さが低い場合に、平坦化エッチングされた前記マスクスペーサ３０の上部の幅(図２の １１)が狭くなる問題がある。この問題は、上述のように、前記マスクスペーサ３０が上部が下部より狭い形を有することに原因を有する。また、この問題は、前記ソースプラグ４５に接続する配線７０が前記制御ゲート５５と連結するショート９９の問題を誘発することができる。図４に示したように、前記マスクスペーサ３０の高さが高くなれば、平坦化エッチングされた前記マスクスペーサ３０の上部の幅１２が広くなることによって、前記ショートの問題は最小化する。しかし、従来の技術による場合に、前記マスクスペーサ３０は上述のサーマルバジェットの問題なので、高く形成することは制限される。
【００１２】
　一方、前記ソースプラグ４５の形成のための平坦化エッチング工程は、シリカ(ｓｉｌｉｃａ) 及びセリア(ｃｅｒｉａ)をスラリで使用する化学機械的研磨技術を使用して実施する。この時に、前記平坦化エッチング工程はエッチング選択性が脆弱な多結晶シリコンのプラグ導電膜４０及びシリコン窒化膜の犠牲膜パターン８８を順次にエッチングするので、エッチング工程の均一性が低下する問題を有する。
【特許文献１】大韓民国２０００−００７３７０６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
　本発明の課題は、ワードラインとソースプラグとの間の間隔を十分に確保することができる不揮発性メモリ装置の製造方法を提供する。
【００１４】
　本発明の他の課題は、サーマルバジェットの問題を避け、マスクスペーサの高さを増加させることができる不揮発性メモリ装置の製造方法を提供することにある。
【００１５】
　本発明のまた他の課題は、平坦化エッチング工程の均一度を向上させることができる不揮発性メモリ装置の製造方法を提供する。
【課題を解決するための手段】
【００１６】
　上述の課題を達成するために、本発明は下部犠牲膜パターンに対してエッチング選択性を有する物質で上部犠牲膜パターンを形成する段階を含む不揮発性メモリ装置の製造方法を提供する。この方法は、半導体基板上に下部導電膜を形成し、前記下部導電膜が形成された半導体基板上に順次に積層された下部犠牲膜パターン及び上部犠牲膜パターンを形成した後に、前記上部及び下部犠牲膜パターンの側壁にマスクスペーサを形成する段階を含む。この時に、前記上部及び下部犠牲膜パターンは前記下部導電膜を露出させる開口部を有する。前記マスクスペーサ及び前記上部犠牲膜パターンをエッチングマスクとして使用して前記露出した下部導電膜をエッチングすることによって、前記半導体基板を露出させる下部導電膜パターンを形成する。以後、前記下部導電膜パターンが形成された半導体基板の全面を覆うプラグ導電膜を形成した後に、これを平坦化エッチングしてソースプラグを形成する。前記ソースプラグを形成する段階は、前記下部犠牲膜パターンが露出するまで前記プラグ導電膜を平坦化エッチングする段階を含み、このように形成される前記ソースプラグは前記マスクスペーサの間のギャップ領域を満たし、前記半導体基板に接続する。
【００１７】
　望ましくは、前記下部犠牲膜パターンはシリコン窒化膜で形成し、前記上部犠牲膜パターン及び前記マスクスペーサは前記下部犠牲膜パターンに対してエッチング選択性を有する物質で形成する。特に、前記上部犠牲膜パターンはシリコン酸化膜を低温化学気相蒸着の方法で形成することが望ましい。
【００１８】
　一方、前記下部導電膜を形成する前に、前記半導体基板の所定の領域に活性領域を限定する素子分離膜を形成した後に、前記活性領域を覆うゲート酸化膜を形成する段階を含むこともできる。この時に、前記下部導電膜は前記活性領域に平行に前記ゲート酸化膜を覆うように形成する。
【００１９】
　また、前記上部犠牲膜パターン及び下部犠牲膜パターンを形成する段階は前記下部導電膜が形成された半導体基板上に下部犠牲膜及び上部犠牲膜を順次に形成した後に、これをパターニングして前記活性領域を横切る開口部を形成する段階を含む。前記開口部を形成する段階は前記下部導電膜を露出させ、露出する上部面がラウンドされるように等方性エッチングの方法で実施する段階を含む。
【００２０】
　望ましくは、前記下部導電膜パターンを形成した後に、前記露出した半導体基板にソースで使用される不純物領域を形成する段階をさらに実施する。これに加えて、前記プラグ導電膜を形成する前に、前記下部導電膜パターンの側壁を覆う酸化膜または窒化膜をさらに形成することもできる。
【００２１】
　前記プラグ導電膜を平坦化エッチングする段階は、化学機械的研磨技術を使用して実施することができ、望ましくは、前記上部犠牲膜パターンに対してエッチング選択性を有するエッチングレシピを使用する段階を含む。この時に、前記上部犠牲膜パターンは２００乃至３０００Åの厚さで形成することができる。
【００２２】
　前記ソースプラグを形成した後に、前記ソースプラグの上部面にエッチング防止絶縁膜を形成し、前記露出した下部犠牲膜パターンを除去して前記下部導電膜パターンを露出させた後、前記マスクスペーサの下に浮遊ゲートを形成し、前記浮遊ゲートの側面に制御ゲートを形成する段階をさらに実施することができる。この時に、前記浮遊ゲートを形成する段階は前記マスクスペーサをエッチングマスクとして使用して前記露出した下部導電膜パターンを異方性エッチングすることが望ましい。また、前記制御ゲートを形成する前に、 前記浮遊ゲートと前記制御ゲートとの間に介在される側壁絶縁膜をさらに形成することが望ましい。この時に、前記側壁絶縁膜は前記浮遊ゲートの側壁を熱酸化させる方法で形成する。
【００２３】
　一方、前記制御ゲートを形成する段階は、前記浮遊ゲートが形成された半導体基板の全面に上部導電膜を積層した後、これを平坦化エッチングして前記浮遊ゲートの側面に配置される上部導電膜パターンを形成する段階を含む。以後、前記活性領域を横切るように前記上部導電膜パターンをパターニングする。望ましくは、前記制御ゲートを形成した後、前記制御ゲートの側面の半導体基板にドレインで使用される不純物領域をさらに形成する。
【発明の効果】
【００２４】
　本発明によると、下部犠牲膜に対してエッチング選択性を有するシリコン酸化膜などのような物質で上部犠牲膜を形成する。これによって、下部犠牲膜を厚く形成する場合に発生するサーマルバジェットの問題を最小化することができる。また、二つの犠牲膜の間のエッチング選択性を利用することによって、ワードラインとソースラインとの間のショートを予防することができる。これに加えて、制御ゲートを高く形成することができ、不揮発性メモリの動作速度の減少を予防することができる。その結果、安定に優れた特性を有する不揮発性メモリ装置を製造することができる。
【発明を実施するための最良の形態】
【００２５】
　以下、添付した図面を参照して本発明の望ましい実施の形態を詳細に説明する。しかし、本発明はここで説明される実施の形態に限定されず、他の形態で具体化されることもできる。むしろ、ここで紹介される実施の形態は開示された内容が徹底で、完全になることができるように、そして当業者に本発明の思想が十分に伝達されるようにするために提供されるものである。図面において、層及び領域の厚さは明確性のために誇張されたものである。また層が他の層または基板上にあると言及される場合に、それは他の層または基板上に直接形成されることができるもの、またはそれらの間に第３の層が介在されることもできるものである。
【００２６】
　図５乃至図１３は本発明の望ましい実施の形態による不揮発性メモリ装置の製造方法を示す工程断面図である。
【００２７】
　図５を参照すると、半導体基板１００の所定の領域に活性領域を限定する素子分離膜(図示しない)を形成する。前記活性領域上にゲート酸化膜１１０を形成する。前記ゲート酸化膜１１０は前記活性領域を熱酸化させる方法で形成したシリコン酸化膜であることが望ましい。
【００２８】
　前記ゲート酸化膜１１０を含む半導体基板の全面に下部多結晶シリコン膜を形成した後に、これをパターニングして前記活性領域に平行であり、かつ前記ゲート酸化膜１１０を覆う下部導電膜１２０を形成する。以後、前記下部導電膜１２０を含む半導体基板の全面に下部犠牲膜１３０及び上部犠牲膜１４０を順次に形成する。前記下部犠牲膜１３０はシリコン窒化膜で形成し、前記上部犠牲膜１４０は前記下部犠牲膜１３０に対してエッチング選択性を有する物質膜で形成する。望ましくは、前記上部犠牲膜１４０はシリコン酸化膜で形成する。前記下部犠牲膜１３０は従来の技術で説明したサーマルバジェットの問題を誘発しないように、おおよそ４０００Å以下の厚さで形成することが望ましい。前記上部犠牲膜１４０は上述のサーマルバジェットなしに、前記下部犠牲膜１３０の有效の厚さを増加させる役割を果たす。これに加えて、前記上部犠牲膜１４０は高いエッチング選択性を有し、後続平坦化エッチング工程を進行することができるようにするエッチング停止膜の役割も果たす。このために、前記上部犠牲膜１４０は７００℃以下の温度で実施される化学気相蒸着工程を使用して、２００乃至３０００Åの厚さで形成したシリコン酸化膜であることが望ましい。
【００２９】
　前記上部犠牲膜１４０上には反射防止膜１５０をさらに形成することもできる。前記反射防止膜１５０はシリコン酸化窒化膜ＳｉＯＮをおおよそ８００Åの厚さで形成することが望ましい。
【００３０】
　図６を参照すると、前記反射防止膜１５０上に前記活性領域を横切る開口部を有するフォトレジストパターン(図示しない)を形成する。前記フォトレジストパターンをエッチングマスクとして使用して、前記反射防止膜１５０、前記上部犠牲膜１４０及び前記下部犠牲膜１３０を順次に異方性エッチングする。これによって、前記フォトレジストパターンの下には順次に積層されて前記下部導電膜１２０の上部面を露出させる開口部１６０を有する下部犠牲膜パターン１３５、上部犠牲膜パターン１４５及び反射防止膜パターン１５５が形成される。
【００３１】
　前記開口部１６０の形成のためのエッチング工程は前記開口部を通じて露出する前記下部導電膜１２０に凹み部を形成するように実施することが望ましい。このために、前記エッチング工程は等方性エッチングの方法の段階を含む。前記凹み部のエッジ(すなわち、前記下部犠牲膜パターン１３５の側壁に隣接する領域)はラウンドされた（丸められた）形を有する。このようにラウンドされた形の凹み部のエッジは後続工程で浮遊ゲートの先端(sharp point)を形成する。
【００３２】
　図７を参照すると、前記フォトレジストパターンを除去して前記反射防止膜パターン１５５を露出させた後に、その結果物の全面にマスク膜をコンフォマルに形成する。前記マスク膜は前記下部犠牲膜パターン１３５に対してエッチング選択性を有する絶縁膜で形成し、望ましくは、シリコン酸化膜で形成する。以後、前記下部導電膜１２０が露出するまで前記マスク膜を異方性エッチングすることによって、前記開口部１６０の側壁にマスクスペーサ１７０を形成する。この時に、前記マスクスペーサ１７０の高さは従来の技術に使用されなかった前記上部犠牲膜パターン１４５の高さだけ従来の技術に比べてさらに高く形成されることができる。
【００３３】
　前記マスクスペーサ１７０及び前記反射防止膜パターン１５５をエッチングマスクとして使用して、前記露出した下部導電膜１２０を異方性エッチングする。これによって、前記下部犠牲膜パターン１３５及び前記マスクスペーサ１７０によって覆われ、前記マスクスペーサ１７０の間で前記ゲート酸化膜１１０を露出させる下部導電膜パターン１２５が形成される。この時に、エッチングマスクで使用される前記反射防止膜パターン１５５が除去されて、前記上部犠牲膜パターン１４５の上部面が露出することもできる。前記下部導電膜パターン１２５を形成するためのエッチング工程はシリコン酸化膜に対してエッチング選択性を有するエッチングレシピを使用する。
【００３４】
　図８を参照すると、前記露出したゲート酸化膜１１０をエッチングして、前記マスクスペーサ１７０間で前記半導体基板１００を露出させるゲート酸化膜パターン１１５を形成する。前記ゲート酸化膜パターン１１５の形成のためのエッチング工程は、前記上部犠牲膜パターン１４５が残存するように実施する。このためには、図５の説明のように、前記上部犠牲膜１４０を十分な厚さで形成することが望ましい。
【００３５】
　以後、前記マスクスペーサ１７０及び前記上部犠牲膜パターン１４５をイオン注入マスクとして使用するイオン注入工程を実施する。これによって、前記マスクスペーサ１７０間で露出する前記半導体基板１００にはソースｓで使用される不純物領域が形成される。
【００３６】
　次に、前記下部導電膜パターン１２５の露出した側壁を覆う酸化膜スペーサ１８０を形成する。前記酸化膜スペーサ１８０は、通常のスペーサ形成方法と同一に、前記ゲート酸化膜パターン１１５を含む半導体基板の全面に酸化膜を形成した後、これを異方性エッチングする段階を通じて形成される。望ましくは、前記酸化膜スペーサ１８０は化学気相蒸着技術を使用して形成したＭＴＯである。また、前記酸化膜スペーサ１８０の側壁には窒化膜ライナ１９０がさらに形成されることもできる。一方、前記ソースｓの形成のためのイオン注入工程は前記ゲート酸化膜１１０をエッチングする前、または前記窒化膜ライナ１９０を形成した後に実施することもできる。
【００３７】
　図９を参照すると、前記窒化膜ライナ１９０が形成された半導体基板の全面にプラグ導電膜を形成する。前記プラグ導電膜は化学気相蒸着工程を通じて形成した多結晶シリコンであることが望ましい。タングステンなどの金属が使用されることもできる。金属物質が使用される場合に、通常の拡散防止膜がさらに使用されることができる。
【００３８】
　前記下部犠牲膜パターン１３５が露出するまで前記プラグ導電膜を平坦化エッチングすることによって、前記マスクスペーサ１７０の間のギャップ領域を満たし、前記ソースｓに接続するソースプラグ２００を形成する。前記ソースプラグ２００の形成のための平坦化エッチング工程は前記上部犠牲膜パターン１４５が露出するまで前記プラグ導電膜をエッチングする第１段階及び前記下部犠牲膜パターン１３５が露出するまで前記露出した上部犠牲膜パターン１４５をエッチングする第２段階で構成されることができる。前記第１段階及び第２段階は各々シリカ(ｓｉｌｉｃａ)及びセリア(ｃｅｒｉａ)をスラリで使用する化学機械的研磨工程であることが望ましい。この時に、シリコン酸化膜からなる前記上部犠牲膜パターン１４５によって、前記化学機械的研磨工程は優れたエッチング選択性を有するように実施することができる。これによって、従来の技術でのエッチング不均一の問題は最小化することができる。
【００３９】
　以後、前記ソースプラグ２００上にエッチング防止絶縁膜２０５を形成する。前記エッチング防止絶縁膜２０５は前記ソースプラグ２００の露出した上部面を熱酸化させることによって形成されるシリコン酸化膜であることが望ましい。これによって露出する表面は前記下部犠牲膜パターン１３５、前記マスクスペーサ１７０及び前記エッチング防止絶縁膜２０５の上部面である。この時に、前記下部犠牲膜パターン１３５はシリコン窒化膜であり、前記マスクスペーサ１７０及び前記エッチング防止絶縁膜２０５はシリコン酸化膜である。
【００４０】
　図１０を参照すると、前記露出した下部犠牲膜パターン１３５を除去する。これによって、前記マスクスペーサ１７０の下の領域を除いた領域では前記下部導電膜パターン１２５の上部面は露出する。以後、露出した前記下部導電膜パターン１２５をエッチングして、前記マスクスペーサ１７０の下に配置される浮遊ゲート１２７を形成する。前記浮遊ゲート１２７の側面の半導体基板上には前記ゲート酸化膜パターン１１５の上部面が露出する。
【００４１】
　前記浮遊ゲート１２７の形成のためのエッチング工程は前記ゲート酸化膜パターン１１５に対してエッチング選択性を有するエッチングレシピを使用することが望ましい。また、このエッチング工程は異方性エッチングの方法で実施することが望ましい。
【００４２】
　前記浮遊ゲート１２７の側壁に側壁絶縁膜１２９を形成する。前記側壁絶縁膜１２９は前記浮遊ゲート１２７の露出した側壁を熱酸化させることによって形成するシリコン酸化膜であることが望ましい。前記側壁絶縁膜１２９は酸化膜−窒化膜−酸化膜からなることもできる。一方、前記露出したゲート酸化膜パターン１１５を除去して、前記浮遊ゲート１２７の横方の前記活性領域を露出させることもできる。この時に、前記熱酸化工程により、前記露出した活性領域の上部にもシリコン酸化膜が形成されることもできる。
【００４３】
　図１１を参照すると、前記側壁絶縁膜１２９が形成された半導体基板の全面に、順次に積層された上部導電膜２１０及びエッチング停止膜２２０をコンフォーマルに形成する。これによる結果物は階段型の断面プロファイルを有する。すなわち、領域Ｉにおいて前記マスクスペーサ１７０の傍らの上部導電膜２１０及びエッチング停止膜２２０は、領域ＩＩにおいて前記エッチング防止絶縁膜２０５の上方に形成された上部導電膜２１０及びエッチング停止膜よりは低い位置に形成されている。
【００４４】
　従来の技術の説明のように、ワードラインの厚さは半導体装置の動作速度に影響を与える。前記上部導電膜２１０の厚さは後続工程を通じて、前記ワードラインの厚さを決める。したがって、前記上部導電膜２１０は所定の厚さの以上に形成することが求められる。あわせて、前記上部導電膜２１０が後続平坦化エッチング工程で過度にエッチングされる問題を最小化しなければならない。前記エッチング停止膜２２０は前記上部導電膜２１０が過度にエッチングされる問題を最小化するための物質膜である。
【００４５】
　図１２を参照すると、前記上部ＩＩで前記上部導電膜２１０が露出するように、前記上部ＩＩの前記エッチング停止膜２２０を除去する。これによって残存するようになる前記エッチング停止膜２２０は前記の下部分Iで前記上部導電膜２１０を覆う。以後、前記の下部分Ｉに残存する前記エッチング停止膜２２０に対してエッチング選択性を有するエッチングレシピを使用して、前記露出した上部導電膜２１０を平坦化エッチングすることによって上部導電膜パターン２１５を形成する。これによって、前記エッチングされた結果物はおおよそ前記残存するエッチング停止膜２２０の上部の高さになる。また、前記上部導電膜パターン２１５は前記マスクスペーサ１７０及び前記浮遊ゲート１２７の側面に配置される。以後、前記残存するエッチング停止膜２２０は除去される。
【００４６】
　前記上部導電膜パターン２１５の形成のための平坦化エッチング工程は前記マスクスペーサ１７０を共にエッチングする。これによって、前記マスクスペーサ１７０はエッチングされて前記浮遊ゲート１２７を覆うキャッピングパターン１７５を形成する。前記キャッピングパターン１７５の上部面の高さは前記上部導電膜パターン２１５の上部面と同一になる。このように形成された前記キャッピングパターン１７５は通常のスペーサの形と異なり、両側壁が全部おおよそ垂直な形を有する。これと共に、前記エッチング防止絶縁膜２０５は除去され、前記ソースプラグ２００及び前記酸化膜スペーサ１８０はエッチングされて前記キャッピングパターン１７５と同一の高さを有する。
【００４７】
　図１３を参照すると、前記上部導電膜パターン２１５をパターニングして前記浮遊ゲート１２７の側面に配置される制御ゲート２１７を形成する。前記制御ゲート２１７の厚さは前記浮遊ゲート１２７及び前記キャッピングパターン１７５の厚さの合と同一である。
【００４８】
　前記制御ゲート２１７の側面の半導体基板１００にドレインｄで使用される不純物領域を形成する。前記制御ゲート２１７の側壁にはまた他のスペーサが配置されて前記ドレインｄをＬＤＤ構造で形成することもできる。
【００４９】
　図１２の説明のように、 前記キャッピングパターン１７５の両側壁は垂直するので、前記制御ゲート２１７と前記ソースプラグ２００との間の距離は十分に離隔される。これによって、従来の技術でワードラインとソースラインとの間に発生するショートの問題は最小化することができる。これは前記下部犠牲膜１３０に対してエッチング選択性を有する物質を使用して前記上部犠牲膜１４０を形成する本発明の方法による結果である。
【図面の簡単な説明】
【００５０】
【図１】従来の技術による不揮発性メモリ装置の製造方法を示す工程断面図である。
【図２】従来の技術による不揮発性メモリ装置の製造方法を示す工程断面図である。
【図３】従来の技術による不揮発性メモリ装置の製造方法を示す工程断面図である。
【図４】従来の技術による不揮発性メモリ装置の製造方法を示す工程断面図である。
【図５】本発明の望ましい実施の形態による不揮発性メモリ装置の製造方法を示す工程断面図である。
【図６】本発明の望ましい実施の形態による不揮発性メモリ装置の製造方法を示す工程断面図である。
【図７】本発明の望ましい実施の形態による不揮発性メモリ装置の製造方法を示す工程断面図である。
【図８】本発明の望ましい実施の形態による不揮発性メモリ装置の製造方法を示す工程断面図である。
【図９】本発明の望ましい実施の形態による不揮発性メモリ装置の製造方法を示す工程断面図である。
【図１０】本発明の望ましい実施の形態による不揮発性メモリ装置の製造方法を示す工程断面図である。
【図１１】本発明の望ましい実施の形態による不揮発性メモリ装置の製造方法を示す工程断面図である。
【図１２】本発明の望ましい実施の形態による不揮発性メモリ装置の製造方法を示す工程断面図である。
【図１３】本発明の望ましい実施の形態による不揮発性メモリ装置の製造方法を示す工程断面図である。
【符号の説明】
【００５１】
　１００　半導体基板
　１１０　ゲート酸化膜
　１２５　下部導電膜パターン
　１３５　下部犠牲膜パターン
　１４５　上部犠牲膜パターン
　１７０　マスクスペーサ
【図１】
2004104125.tif 000003
【図２】
2004104125.tif 000004
【図３】
2004104125.tif 000005
【図４】
2004104125.tif 000006
【図５】
2004104125.tif 000007
【図６】
2004104125.tif 000008
【図７】
2004104125.tif 000009
【図８】
2004104125.tif 000010
【図９】
2004104125.tif 000011
【図１０】
2004104125.tif 000012
【図１１】
2004104125.tif 000013
【図１２】
2004104125.tif 000014
【図１３】
2004104125.tif 000015