(57)【要約】【課題】動的に変更されたオーバーサンプリング数に対応した有限インパルスレスポンスフィルタの回路規模を削減すること。【解決手段】遅延素子Ｄ０〜ＤＮ−１と、乗算器ｃ（０）〜ｃ（Ｎ−１）と、加算器Ｋ０〜ＫＮ−１とを所定数備え、これらの接続は変更可能に配線される。配線制御部１０９は、入力信号のオーバーサンプリング数が動的に変更されると前記接続関係をのみを変更することにより、有限インパルスレスポンスフィルタ１００をオーバーサンプリング数に応じた並列数のフィルタ構成とする。【選択図】　　　図１
2004007574.tif 000002
【特許請求の範囲】
【請求項１】
２ｎ（ｎは正数）倍オーバーサンプリングされた入力信号に対応させて周波数帯域幅を可変する有限インパルスレスポンスフィルタであって、
入力信号を順次遅延する遅延素子と前記遅延された入力信号と予め設定されたタップ係数との乗算演算を行う乗算器とからなるＮ個の回路ブロックと、
前記回路ブロックの乗算器の出力を加算する加算手段と、
前記入力信号から周波数帯域幅を検出する帯域幅検出手段と、
前記Ｎ個の回路ブロックの入力及び出力の配線の接続を前記検出された帯域幅に応じて動的に制御する配線制御手段と、
を具備することを特徴とする有限インパルスレスポンスフィルタ。
【請求項２】
前記Ｎ個の回路ブロックは、当該回路ブロックの入力及び出力の配線の接続を動的に行う配線可変ポートを具備することを特徴とする請求項１に記載の有限インパルスレスポンスフィルタ。
【請求項３】
前記配線可変ポートは、各乗算器及び遅延素子との間に設けられた第１端子と、前記遅延素子の出力部分に設けられた第２端子と、各乗算器及び前記加算手段との間に設けられた第３端子と、を備え、
前記第１端子、前記第２端子及び前記第３端子を用いて配線の接続を行うことを特徴とする請求項２に記載の有限インパルスレスポンスフィルタ。
【請求項４】
前記配線可変ポートは、
入力された信号を前記遅延素子と前記乗算器に出力する第１配線可変ポートと、
前記配線制御手段の制御に応じて前記第１配線可変ポートとの配線を動的に接続し、前記遅延素子から入力された信号を前記第１配線可変ポートに出力する第２配線可変ポートと、
前記配線制御手段の制御に応じて前記乗算器と前記加算手段との配線を動的に接続し、前記乗算器から入力された信号を前記加算手段に出力する第３配線可変ポートと、
を具備することを特徴とする請求項２に記載の有限インパルスレスポンスフィルタ。
【請求項５】
前記第１配線可変ポートは、前記Ｎ個の回路ブロックの各乗算器と遅延素子に対応して設けられたＮ個の第１端子を備え、入力された信号を、前記第１端子を介して前記乗算器と前記遅延素子に出力し、
前記第２配線可変ポートは、前記Ｎ個の回路ブロックの各遅延素子に対応して設けられたＮ個の第２端子を備え、前記第２端子と前記第１端子との配線を前記配線制御手段の制御に応じて接続し、前記遅延素子から入力された信号を、前記第２端子を介して前記第１配線可変ポートに出力し、
前記第３配線可変ポートは、前記Ｎ個の回路ブロックの各乗算器に対応して設けられたＮ個の第３端子を備え、前記第３端子と前記加算手段との配線を前記配線制御手段の制御に応じて接続し、前記乗算器から入力された信号を前記加算器に出力する
ことを特徴とする請求項４に記載の有限インパルスレスポンスフィルタ。
【請求項６】
２ｎ（ｎは正数）倍オーバーサンプリングされた入力信号に対応させて周波数帯域幅を可変する有限インパルスレスポンスフィルタであって、
入力信号と予め設定されたタップ係数との乗算演算を行う乗算器と前記乗算器による演算結果を入力とする加算器と前記加算器による加算結果を遅延する遅延素子とからなるＮ個の回路ブロックと、
前記入力信号から周波数帯域幅を検出する帯域幅検出手段と、
前記Ｎ個の回路ブロックの入力及び出力の配線の接続を前記検出された帯域幅に応じて制御する配線制御手段と、
前記遅延素子で遅延された信号を前記配線制御手段の制御に応じて出力する接続手段と、
を具備することを特徴とする有限インパルスレスポンスフィルタ。
【請求項７】
入力された信号を前記加算器に出力し、前記配線制御手段の制御に応じて０が入力される第１配線可変ポートと、
前記遅延素子から入力された信号を前記接続手段に出力すると共に、前記配線制御手段の制御に応じて前記第１配線可変ポートとの配線を動的に接続し、前記第１配線可変ポートに出力する第２配線可変ポートと、
を具備することを特徴とする請求項６に記載の有限インパルスレスポンスフィルタ。
【請求項８】
前記第１配線可変ポートは、前記Ｎ個の回路ブロックの各加算器に対応して設けられたＮ個の第１端子を備え、入力された信号を、前記第１端子を介して前記加算器に出力し、
前記第２配線可変ポートは、前記Ｎ個の回路ブロックの各遅延素子に対応して設けられたＮ個の第２端子を備え、前記第２端子と前記第１端子との配線を前記配線制御手段の制御に応じて接続し、前記遅延素子から入力された信号を、前記第２端子を介して前記第１配線可変ポートに出力する
ことを特徴とする請求項７に記載の有限インパルスレスポンスフィルタ。
【請求項９】
前記配線制御手段は、前記検出手段で検出された入力信号の周波数帯域幅に基づいて入力信号の離散化数を算出し、算出した入力信号の離散化数と、フィルタ処理後の離散化数及びタップ数に基づいて、フィルタ構成の並列数を決定し、決定したフィルタ構成となるように前記Ｎ個の回路ブロックの入力及び出力の配線を制御することを特徴とする請求項１から請求項８のいずれかに記載の有限インパルスレスポンスフィルタ。
【請求項１０】
前記配線制御手段は、離散化された入力信号の周波数帯域幅がＬ（Ｌは自然数）倍で増加する場合、フィルタ構成の並列数をＬ倍で増加させ、前記周波数帯域幅が１／Ｌ倍に減少する場合、フィルタ構成の並列数を１／Ｌ倍で減少させることを特徴とする請求項１から請求項８のいずれかに記載の有限インパルスレスポンスフィルタ。
【請求項１１】
フィルタ構成を並列としたときに並列処理された複数系列の信号を１系列の信号に多重化する多重化手段を具備することを特徴とする請求項１から請求項１０のいずれかに記載の有限インパルスレスポンスフィルタ。
【請求項１２】
前記乗算器は、ルートナイキストフィルタ又はナイキストフィルタのインパルスレスポンスに対応したタップ係数が設定されたことを特徴とする請求項１から請求項１１のいずれかに記載の有限インパルスレスポンスフィルタ。
【請求項１３】
プログラムにより再構成される集積回路が用いられたことを特徴とする請求項１から請求項１２のいずれかに記載の有限インパルスレスポンスフィルタ。
【請求項１４】
プログラムにより回路構成が変更されるディジタル信号処理器が用いられたことを特徴とする請求項１から請求項１２のいずれかに記載の有限インパルスレスポンスフィルタ。
【請求項１５】
容量の異なる複数のキャパシタを切り替えて、タップ係数を変更するスイッチドキャパシタ型フィルタと、再構成可能な集積回路又はディジタル信号処理器とが用いられたことを特徴とする請求項１から請求項１２のいずれかに記載の有限インパルスレスポンスフィルタ。
【請求項１６】
請求項１から請求項１５のいずれかに記載の有限インパルスレスポンスフィルタと、
フィルタ処理された信号を判定し、ビットデータを形成する判定手段と、
フィルタ処理された信号に基づいて、前記判定手段において判定する位相を決定する位相決定手段と、
を具備することを特徴とする通信用受信装置。
【請求項１７】
通信相手から送信された変調信号をベースバンド帯に周波数変換する周波数変換手段を具備し、
前記有限インパルスレスポンスフィルタは、周波数変換されたベースバンド信号を入力信号とすることを特徴とする請求項１６に記載の通信用受信装置。
【請求項１８】
通信相手から送信された変調信号をベースバンド信号の同相成分及び直交成分に直交復調する直交復調手段を具備し、
前記有限インパルスレスポンスフィルタは、前記ベースバンド信号の同相成分及び直交成分を入力信号とすることを特徴とする請求項１６に記載の通信用受信装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、離散化された信号をフィルタリングする有限インパルスレスポンスフィルタ及びこれを用いた通信用受信装置に関し、例えば、ＢＰＳＫ、ＱＰＳＫ、ＱＡＭ等の線形変調されたシングルキャリア無線伝送装置における帯域制限用フィルタとして用いるに好適である。
【０００２】
【従来の技術】
一般に、有限インパルスレスポンスフィルタには、遅延素子、乗算器、加算器の接続の様式からいくつかの種類に分けられる。中でも、直接型構成と転置型構成は広く用いられている。ここで、これらの構成について、図面を用いて簡単に説明する。図１７は、直接型構成の有限インパルスレスポンスフィルタの構成を示すブロック図である。遅延素子１１ａ〜１１ｅは、直列に接続され、入力された信号を次の信号が入力されるまで遅延させる。遅延された信号は、次段の遅延素子と乗算器に出力される。乗算器１２ａ〜１２ｅは、予めタップ係数が設定されており、乗算器１２ａは入力信号に、他の乗算器１２ｂ〜１２ｅは各遅延素子から出力された信号にそれぞれタップ係数を乗算し、乗算結果を加算器１３に出力する。加算器１３は、乗算器１２ａ〜１２ｅから出力された乗算結果を全て加算し、加算結果を出力する。
【０００３】
図１８は、転置型構成の有限インパルスレスポンスフィルタの構成を示すブロック図である。乗算器２１ａ〜２１ｅは、予めタップ係数が設定されており、同一の入力信号に対してそれぞれタップ係数を乗算し、乗算結果を加算器２２ａ〜２２ｅに出力する。加算器２２ａ〜２２ｅは、乗算器２１ａ〜２１ｅに対応して接続され、乗算器からの乗算結果と遅延素子からの遅延信号を加算し、加算結果を次段の遅延素子に出力する。遅延素子２３ａ〜２３ｄは、加算器２２ａ〜２２ｅから出力された加算結果を次の加算結果が入力されるまで遅延させる。遅延された信号は次段の加算器に出力される。
【０００４】
従来、これらの回路規模を削減させるため、入力信号が帯域制限されていないデータ信号であることを利用した特許文献１に開示された技術がある。
【０００５】
また、特許文献２には、乗算係数を切り替えることで回路規模を削減する技術が記載されており、この技術は公知である。
【０００６】
また一方で、オーバーサンプリングに要求される演算動作速度を低減する手法として、特許文献３に記載された内容が知られている。この内容について図１９を用いて簡単に説明する。図１９は、従来の有限インパルスレスポンスフィルタの構成を示すブロック図である。ブロック３１ａ〜３１ｄは、それぞれ、図１７で示した直接型構成のフィルタと同じ構成を有しており、互いに並列に構成されている。ただし、各乗算器のタップ係数は、異なる位相に対応するタップ係数同士を分離して演算するように設定されている。多重化部３２は、フロック３１ａ〜３１ｄでの演算結果を多重化し、多重信号を出力する。これにより、各ブロックで入力信号を並列処理することができ、オーバーサンプリング数の４倍の精度でフィルタリングすることができる。すなわち、図１９の構成によるフィルタリングの精度を図１７の構成で実現する場合、オーバーサンプリングに要求される演算動作速度は、図１９の場合に要求される演算動作速度の４倍となる。したがって、図１９に示すように、直接型構成のフィルタを並列に構成することで、オーバーサンプリングに要求される演算動作速度を低減することができる。
【０００７】
【特許文献１】
特許第２９２９８０７号公報
【特許文献２】
特開２００１−７７６６９号公報
【特許文献３】
特開昭６０−７７５４２号公報
【０００８】
【発明が解決しようとする課題】
しかしながら、従来、動的に変更されたオーバーサンプリング数に対応した有限インパルスレスポンスフィルタを実現するには、図１９に示す手法を用いて、各オーバーサンプリング数に対応したフィルタを複数個用意する必要があった。例えば、２並列、４並列、８並列のフィルタを用意する場合には、１４個のフィルタ（ブロック）が必要であり、これらを切り替えて使用するため、回路規模の増大を招いていた。
【０００９】
本発明はかかる点に鑑みてなされたものであり、動的に変更されたオーバーサンプリング数に対応し、回路規模を削減した有限インパルスレスポンスフィルタ及び通信用受信装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】
かかる課題を解決するため、本発明の有限インパルスレスポンスフィルタは、２ｎ（ｎは正数）倍オーバーサンプリングされた入力信号に対応させて周波数帯域幅を可変する有限インパルスレスポンスフィルタであって、入力信号を順次遅延する遅延素子と前記遅延された入力信号と予め設定されたタップ係数との乗算演算を行う乗算器とからなるＮ個の回路ブロックと、前記回路ブロックの乗算器の出力を加算する加算手段と、前記入力信号から周波数帯域幅を検出する帯域幅検出手段と、前記Ｎ個の回路ブロックの入力及び出力の配線の接続を前記検出された帯域幅に応じて動的に制御する配線制御手段と、を具備する構成を採る。
【００１１】
この構成によれば、標本化周波数一定で入力信号の周波数帯域幅が広くなると、オーバーサンプリング数が少なくなり、フィルタの処理精度が低くなるが、Ｎ個の回路ブロックについて入力と出力の配線の接続を入力信号の周波数帯域幅に応じて変更することができるので、並列数を増やしたフィルタ構成とすることにより実際のオーバーサンプリング数より処理精度の高い直接型の有限インパルスレスポンスフィルタを実現することができる。また、所定数の遅延素子、乗算器及び加算器の接続関係を変更するだけなので、回路規模を削減することができる。
【００１２】
本発明の有限インパルスレスポンスフィルタは、上記構成において、前記Ｎ個の回路ブロックが、当該回路ブロックの入力及び出力の配線の接続を動的に行う配線可変ポートを具備する構成を採る。
【００１３】
本発明の有限インパルスレスポンスフィルタは、上記構成において、前記配線可変ポートが、各乗算器及び遅延素子との間に設けられた第１端子と、前記遅延素子の出力部分に設けられた第２端子と、各乗算器及び前記加算手段との間に設けられた第３端子と、を備え、前記第１端子、前記第２端子及び前記第３端子を用いて配線の接続を行う構成を採る。
【００１４】
本発明の有限インパルスレスポンスフィルタは、上記構成において、前記配線可変ポートが、入力された信号を前記遅延素子と前記乗算器に出力する第１配線可変ポートと、前記配線制御手段の制御に応じて前記第１配線可変ポートとの配線を動的に接続し、前記遅延素子から入力された信号を前記第１配線可変ポートに出力する第２配線可変ポートと、前記配線制御手段の制御に応じて前記乗算器と前記加算手段との配線を動的に接続し、前記乗算器から入力された信号を前記加算手段に出力する第３配線可変ポートと、を具備する構成を採る。
【００１５】
本発明の有限インパルスレスポンスフィルタは、上記構成において、前記第１配線可変ポートが、前記Ｎ個の回路ブロックの各乗算器と遅延素子に対応して設けられたＮ個の第１端子を備え、入力された信号を、前記第１端子を介して前記乗算器と前記遅延素子に出力し、前記第２配線可変ポートが、前記Ｎ個の回路ブロックの各遅延素子に対応して設けられたＮ個の第２端子を備え、前記第２端子と前記第１端子との配線を前記配線制御手段の制御に応じて接続し、前記遅延素子から入力された信号を、前記第２端子を介して前記第１配線可変ポートに出力し、前記第３配線可変ポートが、前記Ｎ個の回路ブロックの各乗算器に対応して設けられたＮ個の第３端子を備え、前記第３端子と前記加算手段との配線を前記配線制御手段の制御に応じて接続し、前記乗算器から入力された信号を前記加算器に出力する構成を採る。
【００１６】
これらの構成によれば、配線の接続を動的に行う配線可変ポートを設けたことにより、フィルタ構成を動的に変更することができる。
【００１７】
本発明の有限インパルスレスポンスフィルタは、２ｎ（ｎは正数）倍オーバーサンプリングされた入力信号に対応させて周波数帯域幅を可変する有限インパルスレスポンスフィルタであって、入力信号と予め設定されたタップ係数との乗算演算を行う乗算器と前記乗算器による演算結果を入力とする加算器と前記加算器による加算結果を遅延する遅延素子とからなるＮ個の回路ブロックと、前記入力信号から周波数帯域幅を検出する帯域幅検出手段と、前記Ｎ個の回路ブロックの入力及び出力の配線の接続を前記検出された帯域幅に応じて制御する配線制御手段と、前記遅延素子で遅延された信号を前記配線制御手段の制御に応じて出力する接続手段と、を具備する構成を採る。
【００１８】
この構成によれば、標本化周波数一定で入力信号の周波数帯域幅が広くなると、オーバーサンプリング数が少なくなり、フィルタの処理精度が低くなるが、遅延素子と他の回路ブロックの加算器とを結ぶ配線の接続を入力信号の周波数帯域幅に応じて変更することができるので、並列数を増やしたフィルタ構成とすることにより実際のオーバーサンプリング数より処理精度の高い転置型の有限インパルスレスポンスフィルタを実現することができる。また、所定数の遅延素子、乗算器及び加算器の接続関係を変更するだけなので、回路規模を削減することができる。
【００１９】
本発明の有限インパルスレスポンスフィルタは、上記構成において、入力された信号を前記加算器に出力し、前記配線制御手段の制御に応じて０が入力される第１配線可変ポートと、前記遅延素子から入力された信号を前記接続手段に出力すると共に、前記配線制御手段の制御に応じて前記第１配線可変ポートとの配線を動的に接続し、前記第１配線可変ポートに出力する第２配線可変ポートと、を具備する構成を採る。
【００２０】
本発明の有限インパルスレスポンスフィルタは、上記構成において、前記第１配線可変ポートが、前記Ｎ個の回路ブロックの各加算器に対応して設けられたＮ個の第１端子を備え、入力された信号を、前記第１端子を介して前記加算器に出力し、前記第２配線可変ポートが、前記Ｎ個の回路ブロックの各遅延素子に対応して設けられたＮ個の第２端子を備え、前記第２端子と前記第１端子との配線を前記配線制御手段の制御に応じて接続し、前記遅延素子から入力された信号を、前記第２端子を介して前記第１配線可変ポートに出力する構成を採る。
【００２１】
これらの構成によれば、配線の接続を動的に行う配線可変ポートを設けたことにより、フィルタ構成を動的に変更することができる。
【００２２】
本発明の有限インパルスレスポンスフィルタは、上記構成において、前記配線制御手段が、前記検出手段で検出された入力信号の周波数帯域幅に基づいて入力信号の離散化数を算出し、算出した入力信号の離散化数と、フィルタ処理後の離散化数及びタップ数に基づいて、フィルタ構成の並列数を決定し、決定したフィルタ構成となるように前記Ｎ個の回路ブロックの入力及び出力の配線を制御する構成を採る。
【００２３】
この構成によれば、入力信号の離散化数、すなわち、オーバーサンプリング数が動的に変更された場合に、フィルタ構成の並列数の決定を適切に行うことができる。例えば、実現可能な並列数をはるかに越えたり、縦列構成を示す並列数１未満となったりすることを防ぐことができる。
【００２４】
本発明の有限インパルスレスポンスフィルタは、上記構成において、前記配線制御手段が、離散化された入力信号の周波数帯域幅がＬ（Ｌは自然数）倍で増加する場合、フィルタ構成の並列数をＬ倍で増加させ、前記周波数帯域幅が１／Ｌ倍に減少する場合、フィルタ構成の並列数を１／Ｌ倍で減少させる構成を採る。
【００２５】
この構成によれば、入力信号の周波数帯域幅はシンボル速度に対応しており、周波数帯域幅に応じてフィルタ構成を変更することは、シンボル速度に応じてフィルタ構成を変更することを意味し、周波数帯域幅が広くなり、シンボル速度が速くなる場合、フィルタ構成の並列数を増大させ、周波数帯域幅が狭くなり、シンボル速度が遅くなる場合、フィルタ構成の並列数を減少させることにより、フィルタの動作可能周波数でフィルタ処理を行うことができる。
【００２６】
本発明の有限インパルスレスポンスフィルタは、上記構成において、フィルタ構成を並列としたときに並列処理された複数系列の信号を１系列の信号に多重化する多重化手段を具備する構成を採る。
【００２７】
この構成によれば、有限インパルスレスポンスフィルタの後段において、並列処理された複数系列の信号を処理することができない場合でも、多重化手段により１系列の信号として出力することにより、信号の処理を行うことができる。
【００２８】
本発明の有限インパルスレスポンスフィルタは、上記構成において、前記乗算器が、ルートナイキストフィルタ又はナイキストフィルタのインパルスレスポンスに対応したタップ係数が設定された構成を採る。
【００２９】
この構成によれば、無線通信等で多く用いられる線形変調やパーシャルレスポンス信号に対して最適なフィルタ特性とすることができると共に、遅延歪みの小さい良好なフィルタ出力を得ることができる。
【００３０】
本発明の有限インパルスレスポンスフィルタは、上記構成において、プログラムにより再構成される集積回路が用いられた構成を採る。
【００３１】
この構成によれば、変更可能な配線部分にプログラムにより再構成される集積回路を用いることにより、回路規模の小さい配線部分のみを複数有することになり、回路規模の増大を回避することができる。
【００３２】
本発明の有限インパルスレスポンスフィルタは、上記構成において、プログラムにより回路構成が変更されるディジタル信号処理器が用いられた構成を採る。
【００３３】
この構成によれば、有限インパルスレスポンスフィルタをより柔軟に再構成することができ、また、回路規模を縮小することができる。
【００３４】
本発明の有限インパルスレスポンスフィルタは、上記構成において、容量の異なる複数のキャパシタを切り替えて、タップ係数を変更するスイッチドキャパシタ型フィルタと、再構成可能な集積回路又はディジタル信号処理器とが用いられた構成を採る。
【００３５】
この構成によれば、Ａ／Ｄ変換器が動作できないような高速なシンボル速度の信号に対してフィルタ処理を行うことができる。
【００３６】
本発明の通信用受信装置は、上記いずれかの構成を有する有限インパルスレスポンスフィルタと、フィルタ処理された信号を判定し、ビットデータを形成する判定手段と、フィルタ処理された信号に基づいて、前記判定手段において判定する位相を決定する位相決定手段と、を具備する構成を採る。
【００３７】
本発明の通信用受信装置は、上記構成において、通信相手から送信された変調信号をベースバンド帯に周波数変換する周波数変換手段を具備し、前記有限インパルスレスポンスフィルタが、周波数変換されたベースバンド信号を入力信号とする構成を採る。
【００３８】
本発明の通信用受信装置は、上記構成において、通信相手から送信された変調信号をベースバンド信号の同相成分及び直交成分に直交復調する直交復調手段を具備し、前記有限インパルスレスポンスフィルタが、前記ベースバンド信号の同相成分及び直交成分を入力信号とする構成を採る。
【００３９】
これらの構成によれば、上記いずれかの構成を有する有限インパルスレスポンスフィルタを通信用受信装置に適用することにより、入力信号の帯域幅が可変とされた場合でも、フィルタに要求される動作速度を一定の標本化周波数と同等とすることができ、フィルタの処理速度を一定以内に抑えることができる。
【００４０】
【発明の実施の形態】
本発明の骨子は、所定数の遅延素子と乗算器との接続、所定数の乗算器と加算器との接続をそれぞれ変更可能に配線し、入力信号のオーバーサンプリング数が動的に変更されると、オーバーサンプリング数に応じた並列数のフィルタ構成となるよう前記配線を変更することである。
【００４１】
本発明の実施の形態では、有限インパルスレスポンスフィルタを通信装置に適用した場合を想定する。従来では、一定の周波数帯域幅しか使用されておらず、伝送速度を向上させつつ、所望の通信品質を確保するため、適応変調が行われていた。しかしながら、一定の周波数帯域幅しか使用していないため、伝送速度の向上には限界があった。そこで、本発明の実施の形態では、伝送速度を向上させるため、周波数帯域幅を可変とした場合について説明する。
【００４２】
信号の周波数帯域幅を可変にする場合、入力信号のシンボル速度が一定のままでフィルタの帯域幅のみを変化させるだけでは、信号の帯域幅の可変範囲が狭い。このため、シンボル速度自体を可変にすることも求められる。このシンボル速度の変化に対して、良好な通信を確保するためにはフィルタの帯域幅も変化させる必要がある。なお、シンボル速度を速くすると広帯域な信号となり、シンボル速度を遅くすると狭帯域な信号となる。
【００４３】
一般に、フィルタの帯域幅を変更するためには、フィルタのタップ係数を変更したり、標本化周波数を変更したりすることで対応することができる。また、急峻な遮断特性を得るためにはフィルタのタップ数が多く必要である。このため、標本化周波数を一定とした場合には、広帯域な有限インパルスレスポンスフィルタをタップ係数の変更のみで実現することは困難である。また、標本化周波数が一定ということはオーバーサンプリング数が変化するということでもあり、シンボル速度の遅い信号（狭帯域な信号）に対してはオーバーサンプリング数が増大し、過剰な仕様となってしまう。このため、消費電力を余計に費やしてしまうことになる。
【００４４】
そこで、シンボル速度に応じて標本化周波数も変化させることが考えられる。すなわち、シンボル速度が２倍になれば、標本化周波数も比例させて２倍にするというものである。これにより、シンボル速度が変化した場合でも、オーバーサンプリング数を一定に保つことができ、シンボル速度の遅い信号に対しても過剰な仕様とすることなく、余計な消費電力を削減することができる。
【００４５】
しかしながら、標本化周波数を増加させていくと、標本化デバイス、例えばＡ／Ｄ変換器や後段のフィルタ回路の動作可能周波数による制限から十分に速いシンボル速度の信号をフィルタリングすることができない。
【００４６】
例えば、次のようなルートロールオフフィルタについて考えてみる。オーバーサンプリング数を１６とし、標本化デバイスまたは後段のフィルタ回路の動作可能周波数を１６０ＭＨｚ、フィルタの周波数特性を示すロールオフ率αを１．０とする。このとき、このルートロールオフフィルタが処理することができるシンボル速度は１０ＭＨｚに制限されてしまう。ここで、標本化デバイスの前段に理想的なアナログフィルタを接続し、標本化周波数の半分に帯域制限することが可能であると仮定すれば、理論上はナイキスト定理を満たす８０ＭＨｚのシンボル速度の信号まではフィルタ処理を行うことができる。
【００４７】
すなわち、標本化周波数を１６０ＭＨｚとして、２倍オーバーサンプリングを行い、図１９で示した手法を用いて、後段のフィルタを８並列に構成すれば、標本化デバイスは２倍オーバーサンプリングで動作しながら、１６倍オーバーサンプリングと等価なフィルタの処理精度を得ることができる。
【００４８】
ただし、上述の並列構成フィルタを無線通信における受信装置で用いる場合、入力信号が２倍オーバーサンプリングで離散化された信号であるため、ナイキスト定理を満たす可能性が低くなり、標本化による折返し成分（エイリアシング）の影響を受けやすく、隣接チャネル妨害による受信性能劣化が問題となりうる。狭帯域伝送の場合にはとりわけ、周波数利用効率の向上が要求されることから、隣接チャネル妨害が大きく、その耐性が強く求められる。
【００４９】
一方で、広帯域伝送の場合には隣接チャネル妨害がない場合であっても、デバイス等の制約による処理速度の限界が問題となることが一般的であり、この処理速度による問題を解決することが必要である。
【００５０】
そこで、次のような処理を行うことが考えられる。すなわち、移動中に伝送される低速なシンボル速度の信号については、隣接チャネル妨害が問題となるので、十分に速い標本化周波数、例えば１６倍オーバーサンプリングを行って隣接チャネル妨害による劣化を防止する。また、静止中に伝送される高速なシンボル速度の信号については、多少の隣接チャネル妨害による劣化は許容しつつ、２倍オーバーサンプリングを行いデバイスの動作可能周波数の上限まで処理可能なシンボル速度の信号を受信する。このような処理を行う場合には、シンボル速度の増加、すなわち、周波数帯域幅の増加とデバイスの動作可能周波数との関係から、オーバーサンプリング数を１６倍から８倍、４倍、２倍へと段階的に引き下げていくことが必要である。
【００５１】
従って、従来では、オーバーサンプリング数を一定とし、標本化周波数を変化させていたため、フィルタの性能を最大限発揮させつつ、隣接チャネル妨害の影響を最小限に抑えることは困難であった。これに対し、本発明は、標本化周波数を一定とし、動的に変更されたオーバーサンプリング数に対応した有限インパルスレスポンスフィルタを提供することにより、フィルタの性能を最大限発揮させつつ、隣接チャネル妨害の影響を最小限に抑えている。
【００５２】
以下、本発明の実施の形態について、図面を用いて詳細に説明する。
【００５３】
（実施の形態１）
図１は、本発明の実施の形態１に係る有限インパルスレスポンスフィルタの構成を示すブロック図である。有限インパルスレスポンスフィルタ１００は、Ｎタップの有限インパルスレスポンス列の畳み込み演算を行う。
【００５４】
第１配線可変ポート１０１は、配線の変更が可能なＮ個の端子Ａ０〜ＡＮ−１を備える。遅延部１０２は、遅延時間が標本化周期である遅延素子Ｄ０〜ＤＮ−１を備える。第２配線可変ポート１０３は、配線の変更が可能なＮ個の端子Ｂ０〜ＢＮ−１を備える。
【００５５】
乗算部１０４は、Ｎ個の乗算器ｃ（０）〜ｃ（Ｎ−１）を備え、各乗算器は有限インパルスレスポンス列のタップ係数が予め設定されている。各乗算器は第１配線可変ポートから出力された信号にタップ係数を乗算する。第３配線可変ポート１０５は、配線の変更が可能なＮ個の端子Ｅ０〜ＥＮ−１を備える。なお、遅延素子、乗算器及び端子の組み合わせを回路ブロックとし、図中点線で囲った。具体的には、端子Ｂ０、遅延素子Ｄ０、端子Ａ０、乗算器ｃ（０）及び端子Ｅ０を１つの回路ブロックとし、Ｂ１、Ｄ１、Ａ１、ｃ（１）及びＥ１を１つの回路ブロックとする。同様に、ＢＮ−１、ＤＮ−１、ＡＮ−１、ｃ（Ｎ−１）及びＥＮ−１の組み合わせを回路ブロックとする。すなわち、有限インパルスレスポンスフィルタ１００には、Ｎ個の回路ブロックが備えられている。
【００５６】
加算部１０６は、Ｎ個の加算器Ｋ０〜ＫＮ−１を備え、各加算器は最大Ｎ個の入力信号を加算する。接続部１０７は、加算器Ｋ０〜ＫＮ−１に対応する接続器Ｓ０〜ＳＮ−１を備え、加算器Ｋ０〜ＫＮ−１から入力された信号から出力させる信号を選択する。
【００５７】
帯域幅検出部１０８は、入力信号の帯域幅を検出する。ここで、入力信号の帯域幅は、シンボル速度に対応していると共に、オーバーサンプリング数に対応しているものである。例えば、入力信号が広帯域である場合には、シンボル速度は速く、一定の標本化周波数でシンボル速度の速い信号をオーバーサンプリングすると少ないサンプリング数となる。逆に、入力信号が狭帯域である場合には、シンボル速度は遅く、サンプリング数は多くなる。帯域幅検出部１０８は、検出結果を配線制御部１０９に出力する。
【００５８】
配線制御部１０９は、帯域幅検出部１０８で検出された入力信号の帯域幅と、有限インパルスレスポンスフィルタ１００の動作可能周波数との関係に基づいて、有限インパルスレスポンスフィルタ１００が適切なフィルタ構成となるよう制御する。すなわち、配線制御部１０９が第１配線可変ポート１０１及び第２配線可変ポート１０３の間の配線並びに第３配線可変ポート１０５及び加算器部１０６の間の配線並びに接続部１０９の動作を制御する。
【００５９】
これにより、有限インパルスレスポンスフィルタ１００は、入力信号の帯域幅に応じて、フィルタ構成を縦列としたり、並列としたり、さらには並列数を可変とすることができるようになっている。この結果、乗算器や遅延素子、加算器の数を増やすことなく、フィルタを自在に再構成することができると共に、回路規模の削減を図ることができる。
【００６０】
次に、上記構成を有する有限インパルスレスポンスフィルタ１００の動作について説明する。図１における点線は、変更可能な配線（可変配線）を接続した場合の一例を示しており、フィルタ構成を縦列とした場合を示している。以下、このフィルタ構成における動作について説明する。
【００６１】
入力信号は、第１配線可変ポート１０１の端子Ａ０及び帯域幅検出部１０８に入力される。帯域幅検出部１０８では、入力信号の帯域幅が検出され、検出結果が配線制御部１０９に出力される。
【００６２】
配線制御部１０９では、帯域幅検出部１０８で検出された入力信号の帯域幅と、有限インパルスレスポンスフィルタ１００の動作可能周波数とに基づいて、第１配線可変ポート１０１と第２配線可変ポート１０３との接続が制御され、第３配線可変ポート１０５と加算部１０６との接続が制御される。また、接続部１０７の接続器が制御される。ここでは、フィルタ構成を縦列とするように制御される。
【００６３】
第１配線可変ポートに入力された信号は、端子Ａ０を介して、遅延素子Ｄ０及び乗算器ｃ（０）に出力される。遅延素子Ｄ０は、入力された信号を１信号分の時間遅延させ、遅延させた信号を第２配線可変ポート１０３に出力する。
【００６４】
第１配線可変ポート１０１及び第２配線可変ポート１０３の接続関係は、配線制御部１０６により制御され、図１における点線で示すように第１配線可変ポート１０１と第２配線可変ポート１０３とが接続される。これにより、端子Ｂ０の出力信号は端子Ａ１に入力され、端子Ｂ１の出力信号は端子Ａ２に入力され、以下同様に、端子ＢＮ−２の出力信号は端子ＡＮ−１に入力される。
【００６５】
第１配線可変ポート１０１の端子Ａ０に入力された信号は、遅延素子Ｄ０〜ＤＮ−２で遅延される過程で端子Ａ１〜ＡＮ−１から乗算部１０４に出力される。
【００６６】
乗算部１０４では、第１配線可変ポート１０１から出力された信号に対して、乗算器ｃ（０）〜ｃ（Ｎ−１）にそれぞれ設定されたタップ係数が乗算される。具体的には、乗算器ｃ（０）では、第１配線可変ポート１０１の端子Ａ０から出力された信号に、乗算器ｃ（１）では、第１配線可変ポート１０１の端子Ａ１から出力された信号に、以下同様に、乗算器ｃ（Ｎ−１）では、第１配線可変ポート１０１の端子ＡＮ−１から出力された信号にそれぞれタップ係数が乗算される。このように、フィルタの周波数特性を実現するために用意されているＮタップのタップ係数のうち、端子Ａ０〜ＡＮ−１から出力された信号に一つのタップ係数が乗算される。
【００６７】
なお、シンボル速度が変更された場合でもフィルタの周波数特性を維持するならば、乗算器ｃ（０）〜ｃ（Ｎ−１）の各係数は固定値のままでよい。
【００６８】
また、フィルタの周波数特性を可変とする場合には、この乗算部１０４のタップ係数を可変にしてもよい。
【００６９】
乗算部１０４における乗算結果は、第３配線可変ポート１０５に出力される。具体的には、乗算器ｃ（０）での乗算結果は端子Ｅ０に、乗算器ｃ（１）での乗算結果は端子Ｅ１に、以下同様に、乗算器ｃ（Ｎ−１）での乗算結果は端子ＥＮ−１に出力される。
【００７０】
第３配線可変ポート１０５及び加算部１０６の接続関係は、配線制御部１０９により制御され、図１における点線で示すようになる。すなわち、端子Ｅ０〜ＥＮ−１から出力された全ての信号は、加算部１０６の加算器Ｋ０に入力され、入力された信号を加算する。ここでは、多重化数は１、すなわち、多重化を行わない場合について示している。
【００７１】
有限インパルスレスポンスフィルタ１００は縦列接続となるので、接続部１０７が配線制御部１０９により制御され、加算器Ｋ０の加算結果を有限インパルスレスポンスフィルタ１００から出力するため、Ｓ０のみ接続し、Ｓ１ないしＳＮ−１は接続しない。
【００７２】
ここで、配線制御部１０９での、入力信号の帯域幅とフィルタの動作可能周波数との関係に基づく配線制御、すなわち、フィルタ構成について説明する。ここでは、フィルタの後段で要求されるオーバーサンプリング数が１６倍であると仮定する。
【００７３】
入力信号の帯域幅がフィルタの動作可能周波数よりも十分小さい場合には、上述したような縦列のフィルタ構成となるように、配線制御部１０９が可変配線を制御する。
【００７４】
また、入力信号の帯域幅が増加して、フィルタが８倍オーバーサンプリングまでしか対応できない場合には２並列のフィルタ構成とし、さらに入力信号の帯域幅が増加して、フィルタが４倍オーバーサンプリングまでしか対応できない場合には４並列のフィルタ構成とする。入力信号の帯域幅がフィルタの動作可能周波数よりも大きく、フィルタが２倍オーバーサンプリングまでしか対応できない場合には８並列のフィルタ構成とする。
【００７５】
これにより、入力信号の帯域幅が広くなり、高い周波数成分を含むようになっても、フィルタ構成を並列にすることで、入力信号を並列処理することができるので、入力信号の帯域幅が増加してもフィルタの動作可能周波数に対応することができる。
【００７６】
次に、フィルタ構成を２並列としたときの有限インパルスレスポンスフィルタ１００の配線状態について説明する。図２（ａ）及び図２（ｂ）は、２並列のフィルタ構成の配線状態を示す図である。ここでは、タップ数Ｎを８とした場合について説明する。
【００７７】
図２（ａ）は、第１配線可変ポート１０１及び第２配線可変ポート１０３の配線を示す。また、図２（ｂ）は、第３配線可変ポート１０５及び加算部１０６の配線並びに接続部１０７の接続状態を示す。
【００７８】
図２（ａ）に示すように、入力信号は、第１配線可変ポート１０１の端子Ａ０及びＡ１に入力される。また、第２配線可変ポート１０３の端子Ｂ０の出力信号は第１配線可変ポート１０１の端子Ａ２に入力され、端子Ｂ１の出力信号は端子Ａ３に入力され、以下同様にして、端子Ｂ５の出力信号は端子Ａ７に入力される。
【００７９】
図２（ｂ）に示すように、第３配線可変ポート１０５の端子Ｅ０、Ｅ２、Ｅ４及びＥ６の出力信号は、加算部１０６の端子Ｋ０に入力される。また、第３配線可変ポート１０５の端子Ｅ１、Ｅ３、Ｅ５及びＥ７の出力信号は、加算部１０６の加算器Ｋ１に入力される。
【００８０】
接続部１０７は、加算器Ｋ０とＫ１での加算結果をそれぞれ出力するため、Ｓ０及びＳ１を接続する。また、Ｓ２〜Ｓ７は加算結果を出力しないため、接続しない。
【００８１】
次に、フィルタ構成を４並列としたときの有限インパルスレスポンスフィルタ１００の配線状態について説明する。図３（ａ）及び図３（ｂ）は、４並列のフィルタ構成の配線状態を示す図である。ここでは、タップ数Ｎを８として説明する。
【００８２】
図３（ａ）は、第１配線可変ポート１０１及び第２配線可変ポート１０３の配線を示す。また、図３（ｂ）は、第３配線可変ポート１０５及び加算部１０６の配線並びに接続部１０７の接続状態を示す。
【００８３】
図３（ａ）に示すように、入力信号は、第１配線可変ポート１０１の端子Ａ０〜Ａ３に入力される。また、第２配線可変ポート１０３の端子Ｂ０の出力信号は第１配線可変ポート１０１の端子Ａ４に入力され、端子Ｂ１の出力信号は端子Ａ５に入力され、同様にして、端子Ｂ３の出力信号は端子Ａ７に入力される。第２配線可変ポート１０３の端子Ｂ４〜端子Ｂ７は、第１配線可変ポート１０１に配線されない。
【００８４】
図３（ｂ）に示すように、第３配線可変ポート１０５の端子Ｅ０及びＥ４の出力信号は、加算部１０６の加算器Ｋ０に入力され、端子Ｅ１及びＥ５の出力信号は、加算器Ｋ１に入力される。また、端子Ｅ２及びＥ６の出力信号は、加算器Ｋ２に入力され、端子Ｅ３及びＥ７の出力信号は、加算器Ｋ３に入力される。
【００８５】
接続部１０７は、加算器Ｋ０〜Ｋ３での加算結果をそれぞれ出力するためＳ０〜Ｓ３を接続する。また、Ｓ４〜Ｓ７は加算結果を出力しないため接続しない。
【００８６】
以上のことより、有限インパルスレスポンスフィルタ１００は、オーバーサンプリング数に応じて、複数系列の並列信号を出力するか、縦列構成の場合１系列の信号を出力するため、フィルタ１００に要求される動作速度は一定の標本化周波数となり、高速なシンボル速度の信号に対してもフィルタ処理することが可能となる。
【００８７】
なお、第１配線可変ポート１０１、第２配線可変ポート１０３及び第３配線可変ポート１０５は、それぞれＮ個の端子が備えられているが、要は、配線制御部１０９の制御に応じて遅延素子と乗算器との接続（遅延素子間の接続）及び乗算器と加算器との接続を動的に変更できればよい。また、回路ブロック単位で見れば、回路ブロックへの入力と出力を配線制御部１０９の制御に応じて動的に変更できればよい。
【００８８】
次に、オーバーサンプリング数と折り返し成分について説明する。図４（ａ）〜図４（ｄ）は、オーバーサンプリング数と折り返し成分との関係を示す図である。図４（ａ）〜図４（ｄ）では、斜線の部分がフィルタ処理される信号の周波数成分を示している。また、横軸は周波数を示し、縦軸は信号の強度を示している。各図において、所望の周波数成分は、周波数ｆ０を中心とする斜線部分の成分である。このとき、フィルタの通過域は周波数ｆ０を中心とするシンボル速度の２倍以内の周波数帯域であるとする。これは、例えば、帯域制限用フィルタとして、ルートロールオフフィルタやロールオフフィルタが用いられた場合、ロールオフ係数αが最大の１．０であっても、入力信号はシンボル速度の２倍の周波数帯域に制限されることを考慮したものである。
【００８９】
図４（ａ）は、１倍のオーバーサンプリング、つまり、シンボル速度の周波数で標本化した場合を示している。この場合には、ナイキスト定理を満たしていないので、所望の周波数成分と折り返し成分との重複部分が生じてしまう。また、通過域に折り返し成分が含まれてしまう。このため、折り返し成分により所望信号の劣化が顕著となり、有限インパルスレスポンスフィルタ１００を通信用受信装置に適用した場合には、受信性能が劣化することになる。そこで、本発明においては、１倍オーバーサンプリングは行わないこととする。
【００９０】
図４（ｂ）は、２倍オーバーサンプリングされた離散化信号を示し、図４（ｃ）は、４倍オーバーサンプリングされた離散化信号を示す。また、図４（ｄ）は、８倍オーバーサンプリングされた離散化信号を示す。図４（ｂ）〜図４（ｄ）では、入力信号が２倍以上でオーバーサンプリングされた離散化信号であるため、ナイキスト定理を満たしている。このため、所望の周波数成分と折り返し成分が重複することはなく、また、折り返し成分を通過域に含む可能性も少ない。すなわち、所望信号が折り返し成分により劣化することを回避することができ、有限インパルスレスポンスフィルタ１００を通信用受信装置に適用した場合には、折り返し成分による受信性能の劣化を回避することができる。
【００９１】
なお、有限インパルスレスポンスフィルタ１００は、最大でタップ数Ｎの半数の並列処理を行うことができる。このため、図４（ｂ）〜図４（ｄ）に示すように、入力信号のオーバーサンプリング数が異なる場合でも、オーバーサンプリング数に応じた並列処理を行うことで、同一のオーバーサンプリング数で標本化した場合と同等の処理精度が得られる。
【００９２】
ここで、有限インパルスレスポンスフィルタの入力信号の離散化数Ｐ、出力信号の離散化数Ｒ、タップ数Ｎ及び並列処理数Ｍとすると、１≦Ｒ／Ｐ＝Ｍ≦Ｎ／２の関係式が成り立つ。配線制御部１０９は、上記の関係式から、第１配線可変ポート１０１、第２配線可変ポート１０３、第３配線可変ポート１０５、加算部１０６及び接続部１０７を制御することができる。これにより、オーバーサンプリング数が動的に変更された場合に、並列処理数Ｍの決定を適切に行うことができる。例えば、実現可能な並列処理数をはるかに越えたり、縦列構成を示す並列処理数１未満となったりすることを防ぐことができる。ただし、Ｐ、Ｒ、Ｍ、Ｎは自然数である。また、配線制御部１０９は、帯域幅検出部１０８で検出された入力信号の帯域幅に基づいて、入力信号の離散化数Ｐ、すなわち、オーバーサンプリング数を算出する。
【００９３】
また、配線制御部１０９は、離散化された入力信号の帯域幅がＬ（Ｌは自然数）倍で増加する場合、フィルタ構成の並列数をＬ倍で増加させ、帯域幅が１／Ｌ倍に減少する場合、フィルタ構成の並列数を１／Ｌ倍で減少させるようにしてもよい。これにより、周波数帯域幅、すなわち、シンボル速度に応じたフィルタ構成とすることができ、フィルタの動作可能周波数でフィルタ処理を行うことができる。
【００９４】
次に、本実施の形態１に係る有限インパルスレスポンスフィルタ１００を通信システムの受信装置に適用する場合について説明する。受信装置においてシンボル間干渉がない場合には、オーバーサンプリングされた位相のうち、最も精度のよい位相における信号から信号点判定を行えばよいため、受信装置は図５に示すような構成とすることができる。図５は、本発明の実施の形態１における通信用受信装置の構成を示すブロック図である。
【００９５】
図５において、有限インパルスレスポンスフィルタ１００は、所定の標本化周波数でオーバーサンプリングされた離散化信号を入力する。入力された信号は、上述したように帯域幅に応じて配線を変更し、入力信号にフィルタ処理を行う。フィルタ処理された信号は、位相判定部５０１及び切り替え部５０２に出力される。
【００９６】
位相判定部５０１は、有限インパルスレスポンスフィルタ１００から出力された信号に基づいて、信号点判定を行う位相として最も精度のよい位相を判定する。判定結果は、切り替え部５０２に出力される。
【００９７】
切り替え部５０２は、有限インパルスレスポンスフィルタ１００から出力された信号のうち、位相判定部５０１において判定された最も精度のよい位相を含む信号を信号点判定部５０３に出力するための切り替えを行う。
【００９８】
信号点判定部５０３は、切り替え部５０２から出力された信号について、最も精度のよい位相で信号点判定を行い、ビットデータを形成する。形成されたビットデータは信号点判定部５０３から出力される。
【００９９】
なお、位相判定部５０１が、有限インパルスレスポンスフィルタ１００から並列出力された信号から最も精度のよい位相を判断して選択することは、従来の有限インパルスレスポンスフィルタを用いた場合では、最も精度のよい位相となる周期で信号を選択することと同等である。
【０１００】
ここで、位相判定部５０１について説明する。図６は、本発明の実施の形態１における位相判定部５０１の内部構成を示すブロック図である。この図において、２乗部６０１は、有限インパルスレスポンスフィルタ１００から出力された信号の２乗計算を行い、負の成分を正の成分に変換する。計算結果は低域通過フィルタ（Ｌｏｗ　Ｐａｓｓ　Ｆｉｌｔｅｒ：ＬＰＦ）６０２に出力される。
【０１０１】
ＬＰＦ６０２は、２乗部６０１から出力された信号の高周波成分を削除し、所定の周波数成分の信号のみを最大値選択部６０３に出力する。
【０１０２】
最大値選択部６０３は、ＬＰＦ６０２から出力された信号から最大値を含む信号を選択する。ここで選択された信号は、最も精度のよい位相における信号を示し、信号点判定部５０３がこの位相における信号を用いることにより、精度よく信号点判定を行うことができる。最大値選択部６０３は、選択結果を切り替え部５０２に出力する。
【０１０３】
このように、有限インパルスレスポンスフィルタ１００を通信用受信装置に適用することにより、入力信号の帯域幅が可変とされた場合でも、フィルタに要求される動作速度は、一定の標本化周波数と同等となり、フィルタの処理速度の限界内に抑えることができる。
【０１０４】
このように本実施の形態によれば、有限インパルスレスポンスフィルタは、予め備えられた所定数の遅延素子、乗算器及び加算器を接続する配線を入力信号の帯域幅に応じて動的に変更することにより、縦列、２並列、４並列、８並列等のフィルタ構成とすることができる。このため、動的に変更されたオーバーサンプリング数に対応しつつ、有限インパルスレスポンスフィルタの回路規模を削減することができる。
【０１０５】
なお、本実施の形態では、フィルタ構成を縦列、２並列、４並列、８並列にすることができるものとして説明したが、本発明はこれに限らず、２ｎ並列にすることができる。これにより、２ｎ倍オーバーサンプリングされた入力信号に対応した周波数帯域幅のフィルタ構成とすることができる。
【０１０６】
また、本実施の形態では、入力信号の帯域幅を帯域幅検出部１０８によって検出するものとして説明したが、入力信号の帯域幅を示す信号を別途用いるようにしてもよい。例えば、通信システムなどにおいて送信側から使用する帯域幅を示す情報を送信し、本発明の有限インパルスレスポンスフィルタ１００の後段に設けた復調部などからその帯域幅情報を得るようにする。
【０１０７】
また、送信側から帯域幅情報を送信していない場合にも、本発明の有限インパルスレスポンスフィルタ１００の後段で検出した信号を基に分散を求めることで、フィルタ構成が適切であるかを判断し、判断結果に応じて帯域幅を決定し、適切であればフィルタ構成を変更せず、不適切であればフィルタ構成を変更するようにしてもよい。さらに、標本化される前の信号から帯域幅を検出するようにしてもよい。
【０１０８】
（実施の形態２）
実施の形態１では、直接型構成の有限インパルスレスポンスフィルタについて説明したが、本発明の実施の形態２では、転置型構成の有限インパルスレスポンスフィルタについて説明する。
【０１０９】
図７は、本発明の実施の形態２に係る有限インパルスレスポンスフィルタ７００の構成を示すブロック図である。ただし、図７が図１と共通する部分には図１と同一の符号を付し、その詳しい説明は省略する。
【０１１０】
図７において、乗算部７０１は、タップ係数が予め設定されたＮ個の乗算器ｃ（０）〜ｃ（Ｎ−１）を備え、入力信号にそれぞれタップ係数を乗算する。乗算結果は、加算部７０３に出力される。
【０１１１】
第１配線可変ポート７０２は、配線の変更が可能なＮ個の端子Ａ０〜ＡＮ−１を備える。加算部７０３は、Ｎ個の加算器Ｋ０〜ＫＮ−１を備え、加算部７０３の各加算器は乗算器ｃ（０）〜ｃ（Ｎ−１）とそれぞれ接続され、各乗算器から出力された信号を入力する。また、第１配線可変ポート７０２の端子Ａ０〜ＡＮ−１とそれぞれ接続され、各端子から出力された信号を入力する。各加算器は、乗算器から入力された信号と端子から入力された信号を加算し、加算結果を遅延部７０４に出力する。
【０１１２】
遅延部７０４は、遅延時間が標本化周期である遅延素子Ｄ０〜ＤＮ−１を備え、遅延素子Ｄ０〜ＤＮ−１は、加算器Ｋ０〜ＫＮ−１とそれぞれ対応して設けられている。各遅延素子は、加算器から出力された信号を遅延させ、遅延させた信号を第２配線可変ポート７０５に出力する。第２配線可変ポート７０５は、配線の変更が可能なＮ個の端子Ｂ０〜ＢＮ−１を備える。
【０１１３】
これにより、有限インパルスレスポンスフィルタ７００は、入力信号の帯域幅に応じて、フィルタ構成を縦列としたり、並列としたり、さらには並列数を可変とすることができるようになっている。この結果、乗算器や遅延素子、加算器の数を増やすことなく、フィルタを自在に再構成することができると共に、回路規模の削減を図ることができる。
【０１１４】
なお、乗算器、加算器及び遅延素子との組み合わせを回路ブロックとし、図中点線で囲って示した。具体的には、乗算器ｃ（０）、端子Ａ０、加算器Ｋ０、遅延素子Ｄ０及び端子Ｂ０を１つの回路ブロックとし、ｃ（１）、Ａ１、Ｋ１、Ｄ１及びＢ１を１つの回路ブロックとする。同様に、ｃ（Ｎ−１）、ＡＮ−１、ＫＮ−１、ＤＮ−１及びＢＮ−１の組み合わせを１つの回路ブロックとする。すなわち、有限インパルスレスポンスフィルタ７００は、Ｎ個の回路ブロックが備えられている。
【０１１５】
次に、上記構成を有する有限インパルスレスポンスフィルタ７００の動作について説明する。図７における点線は、変更可能な配線を接続した場合の一例を示しており、フィルタ構成を縦列とした場合を示している。以下、このフィルタ構成における動作について説明する。
【０１１６】
入力信号は、乗算部７０１及び帯域幅検出部１０８に入力される。帯域幅検出部１０８では、入力信号の帯域幅が検出され、検出結果が配線制御部１０９に出力される。
【０１１７】
配線制御部１０９では、帯域幅検出部１０８で検出された入力信号の帯域幅と、有限インパルスレスポンスフィルタ７００の動作可能周波数とに基づいて、第１配線可変ポート７０２と第２配線可変ポート７０５との接続が制御される。また、接続部１０７の接続器が制御される。ここでは、フィルタ構成を縦列とするように制御される。
【０１１８】
第１配線可変ポート７０２の端子Ａ０には信号の入力が必要ないため、端子Ａ０は０が入力される。
【０１１９】
乗算部７０１では、入力された信号に対して、乗算器ｃ（０）〜ｃ（Ｎ−１）にそれぞれ設定されたタップ係数が乗算される。各乗算器における乗算結果は加算部７０３に出力される。
【０１２０】
加算部７０３では、乗算部７０１及び第１配線可変ポート７０２から出力された信号が入力される。具体的には、加算器Ｋ０には乗算器ｃ（０）及び第１配線可変ポート７０２の端子Ａ０から出力された信号が入力され、加算器Ｋ１には乗算器ｃ（１）及び端子Ａ１から出力された信号が入力され、以下同様にして、加算器ＫＮ−１には乗算器ｃ（Ｎ−１）及び端子ＡＮ−１から出力された信号が入力される。加算器Ｋ０〜ＫＮ−１では、入力された信号同士が加算され、加算結果が遅延部７０４に出力される。
【０１２１】
遅延部７０４では、加算器Ｋ０〜ＫＮ−１から出力された信号が遅延素子Ｄ０〜ＤＮ−１に入力される。具体的には、加算器Ｋ０から出力された信号は遅延素子Ｄ０に入力され、加算器Ｋ１から出力された信号は遅延素子Ｄ１に入力され、以下同様にして、加算器ＫＮ−１から出力された信号は遅延素子ＤＮ−１に入力される。遅延素子Ｄ０〜ＤＮ−１に入力された信号は、標本化周期分だけ遅延される。遅延された信号は、第２配線可変ポート７０５に出力される。
【０１２２】
第２配線可変ポート７０５では、遅延部７０４から出力された信号を入力する。具体的には、遅延素子Ｄ０から出力された信号は端子Ｂ０に入力され、遅延素子Ｄ１から出力された信号は端子Ｂ１に入力され、以下同様にして、遅延素子ＤＮ−１の出力信号は端子ＢＮ−１に入力される。
【０１２３】
第２配線可変ポート７０５と第１配線可変ポート７０２の接続関係は、配線制御部１０９により制御され、第２配線可変ポート７０５に入力された信号は、第１配線可変ポート７０２及び接続部１０７に出力される。具体的には、端子Ｂ０から出力された信号は端子Ａ１及び接続器Ｓ０に入力され、端子Ｂ１から出力された信号は端子Ａ２及び接続器Ｓ１に入力され、以下同様にして、端子ＢＮ−２から出力された信号は端子ＡＮ−１及び接続器ＳＮ−２に入力される。また、端子ＢＮ−１は、遅延素子ＤＮ−１から出力された信号を接続器ＳＮ−１に出力する。
【０１２４】
有限インパルスレスポンスフィルタ７００は縦列接続となるので、接続部１０７が配線制御部１０９により制御され、接続器ＳＮ−１のみを接続し、接続器Ｓ０〜ＳＮ−２は接続しない。
【０１２５】
ここで、配線制御部１０９での、入力信号の帯域幅とデバイスの動作可能周波数との関係に基づく配線制御、すなわち、フィルタ構成について説明する。ここでは、フィルタの後段で要求されるオーバーサンプリング数が１６倍であると仮定する。
【０１２６】
入力信号の帯域幅がフィルタの動作可能周波数よりも十分小さい場合には、上述したような縦列のフィルタ構成となるように、配線制御部１０９が配線を制御する。
【０１２７】
また、入力信号の帯域幅が増加して、フィルタが８倍オーバーサンプリングまでしか対応できない場合には２並列のフィルタ構成とし、さらに入力信号の帯域幅が増加して、フィルタが４倍オーバーサンプリングまでしか対応できない場合には４並列のフィルタ構成とする。入力信号の帯域幅がフィルタの動作可能周波数よりも大きく、フィルタが２倍オーバーサンプリングまでしか対応できない場合には８並列のフィルタ構成とする。
【０１２８】
これにより、入力信号の帯域幅が広くなり、高い周波数成分を含むようになっても、フィルタ構成を並列にすることで、入力信号を並列処理することができるので、入力信号の帯域幅が増加してもフィルタの動作可能周波数に対応することができる。
【０１２９】
次に、フィルタ構成を２並列としたときの有限インパルスレスポンスフィルタ７００の配線状態について説明する。図８は、第１配線可変ポート７０２及び第２配線可変ポート７０５の配線と、接続部１０７の接続状態を示す図である。ここでは、タップ数Ｎを８とした場合について説明する。
【０１３０】
図８に示すように、第１配線可変ポート７０２の端子Ａ０及びＡ１には０が入力される。また、端子Ｂ０から出力された信号はＡ２及び接続器Ｓ０に入力され、端子Ｂ１から出力された信号は端子Ａ３及び接続器Ｓ１に入力され、以下同様に、端子Ｂ５から出力された信号は端子Ａ７及び接続器Ｓ５に入力される。
【０１３１】
また、接続器Ｓ０〜Ｓ５は接続されず、接続器Ｓ６又はＳ７が接続され、２並列の信号として出力される。
【０１３２】
次に、フィルタ構成を４並列としたときの有限インパルスレスポンスフィルタ７００の配線状態について説明する。図９は、第１配線可変ポート７０２及び第２配線可変ポート７０５の配線と、接続部１０７の接続状態を示す図である。ここでは、タップ数Ｎを８とした場合について説明する。
【０１３３】
図９に示すように、第１配線可変ポート７０２の端子Ａ０〜Ａ３には０が入力される。また、端子Ｂ０から出力された信号は端子Ａ４及び接続器Ｓ０に入力され、端子Ｂ１から出力された信号は端子Ａ５及び接続器Ｓ１に入力され、以下同様に、端子Ｂ３から出力された信号は端子Ａ７及び接続器Ｓ３に入力される。
【０１３４】
また、接続器Ｓ０〜Ｓ３は接続されず、接続器Ｓ４〜Ｓ７が接続され、４並列の信号として出力される。
【０１３５】
このように本実施の形態によれば、転置型の有限インパルスレスポンスフィルタとした場合でも、予め備えられた所定数の遅延素子、乗算器及び加算器を接続する配線を入力信号の帯域幅に応じて動的に変更することにより、縦列、２並列、４並列、８並列等のフィルタ構成とすることができる。このため、動的に変更されたオーバーサンプリング数に対応しつつ、有限インパルスレスポンスフィルタの回路規模を削減することができる。
【０１３６】
なお、本実施の形態では、第１配線可変ポート７０２及び第２配線可変ポート７０５は、それぞれＮ個の端子が備えられているが、要は、配線制御部１０９の制御に応じて遅延素子と加算器との接続を動的に変更できればよい。すなわち、回路ブロック単位で見れば、遅延素子と他の回路ブロックの加算器との接続を配線制御部１０９の制御に応じて動的に変更できればよい。
【０１３７】
また、本実施の形態では、入力信号の帯域幅を帯域幅検出部１０８によって検出するものとして説明したが、入力信号の帯域幅を示す信号を別途用いるようにしてもよい。例えば、通信システムなどにおいて送信側から使用する帯域幅を示す情報を送信し、本発明の有限インパルスレスポンスフィルタ７００の後段に設けた復調部などからその帯域幅情報を得るようにする。
【０１３８】
また、送信側から帯域幅情報を送信していない場合にも、本発明の有限インパルスレスポンスフィルタ７００の後段で検出した信号を基に分散を求めることで、フィルタ構成が適切であるかを判断し、判断結果に応じて帯域幅を決定し、適切であればフィルタ構成を変更せず、不適切であればフィルタ構成を変更するようにしてもよい。さらに、標本化される前の信号から帯域幅を検出するようにしてもよい。
【０１３９】
（実施の形態３）
図１０は、本発明の実施の形態３に係る有限インパルスレスポンスフィルタ８００の構成を示すブロック図である。ただし、この図において、図１と共通する部分は図１と同一の符号を付し、その詳しい説明は省略する。図１０が図１と異なる点は、可変多重部８０１を追加した点と、配線制部１０９を配線制御部８０２に変更した点である。
【０１４０】
可変多重部８０１は、接続部１０７から並列出力された複数系列の信号を１系列に多重化し、多重化した信号を出力する。なお、接続部１０７から１系列で出力された信号は多重化数１、すなわち、多重化することなく出力される。
【０１４１】
配線制御部８０２は、帯域幅検出部１０８で検出された入力信号の帯域幅に応じて、可変多重部８０１を制御する。例えば、入力信号の帯域幅に応じて接続部１０７が２系列の信号を出力する場合（図２（ｂ）参照）には、配線制御部８０２が可変多重部８０１を制御することにより、２系列の信号を１系列に多重させる。また、入力信号の帯域幅に応じて接続部１０７が４系列の信号を出力する場合（図３（ｂ）参照）には、配線制御部８０２が可変多重部８０１を制御することにより、４系列の信号を１系列の信号に多重させる。すなわち、可変多重部８０１は、入力信号の帯域幅に応じて多重化数を変更する。
【０１４２】
これにより、有限インパルスレスポンスフィルタから出力された信号が複数系列ある場合、複数系列の信号を処理することができないデバイスでも、１系列の信号とすることにより、処理することができるようになる。例えば、従来から一般的に用いられている通信用受信装置は、実施の形態１の図５で示した位相判定部５０２や切り替え部５０３のように、複数系列の入力信号に対応させたデバイスが用意されておらず、可変多重部８０１が設けられていない有限インパルスレスポンスフィルタ１００や７００を従来の通信用受信装置に容易に適用することができない。このため、上述した可変多重部８０１を設けることにより、従来の通信用受信装置に本実施の形態の有限インパルスレスポンスフィルタを容易に適用することができる。
【０１４３】
なお、図１１の有限インパルスレスポンスフィルタ９００は、転置型構成のフィルタ（図７参照）に上述した可変多重部８０１を設けたものである。すなわち、可変多重部８０１と配線制御部９０１以外の構成は、図７と同一である。図１１に示す可変多重部８０１も、図８に示すように２系列の信号が接続部１０７から出力される場合には、２倍の多重化を行う。また、図９に示すように４系列の信号が接続部１０７から出力される場合には、４倍の多重化を行う。
【０１４４】
このように本実施の形態によれば、有限インパルスレスポンスフィルタに入力信号の帯域幅に応じた多重化数とする可変多重化部を設けることにより、有限インパルスレスポンスフィルタは、１系列に多重化した信号を出力するため、従来の通信用受信装置に有限インパルスレスポンスフィルタを容易に適用することができる。
【０１４５】
（実施の形態４）
図１２は、本発明の実施の形態４に係る通信用受信装置の構成を示すブロック図である。ただし、図１２が図５と共通する部分には図５と同一の符号を付し、その詳しい説明は省略する。ローカル信号生成部１１０１は、変調信号の周波数を変換するために用いるローカル信号を生成し、生成したローカル信号を周波数変換部１１０２に出力する。
【０１４６】
周波数変換部１１０２は、変調信号を入力し、ローカル信号生成部１１０１から出力されたローカル信号と変調信号を乗算する。これにより、変調信号の周波数変換を行い、ベースバンド信号を形成する。ベースバンド信号はＬＰＦ１１０３に出力される。
【０１４７】
ＬＰＦ１１０３は、周波数変換部１１０２から出力されたベースバンド信号のうち、標本化周波数の半分以上の帯域にある成分を削除し、所定の周波数成分の信号のみを標本化部１１０４に出力する。これにより、標本化周波数の半分以上の帯域にある成分、例えば、熱雑音や周波数変換によって発生したイメージ周波数成分を除去することができる。
【０１４８】
標本化部１１０４は、ＬＰＦ１１０３から出力された信号に対して、所定の標本化周期の時間間隔で標本化し、離散化された信号を形成する。離散化された信号は、有限インパルスレスポンスフィルタ１００に出力される。
【０１４９】
このように本実施の形態によれば、実施の形態１で説明した有限インパルスレスポンスフィルタ１００を通信用受信装置に適用することができ、有限インパルスレスポンスフィルタ１００の回路規模が削減されていることから、受信装置の装置規模を縮小させることができる。
【０１５０】
なお、本実施の形態では、標本化部１１０４の前段でのみ周波数変換を行っているが、標本化部１１０４の後段で周波数変換を行い、周波数変換後の出力を有限インパルスレスポンスフィルタ１００へ入力するようにしてもよい。
【０１５１】
また、これらの有限インパルスレスポンスフィルタを無線ＬＡＮ方式の受信装置に適用することができる。
【０１５２】
（実施の形態５）
図１３は、本発明の実施の形態５に係る直交信号用受信装置の構成を示すブロック図である。ただし、図１３が図１２と共通する部分には、図１２と同一の符号を付し、その詳しい説明は省略する。この図において、同相信号処理部１２０１及び直交信号処理部１２０２は、図１２に示す周波数変換部１１０２から切り替え部５０２までの処理系列をそれぞれ備えている。
【０１５３】
ローカル信号生成部１１０１は、変調信号の周波数変換に用いるローカル信号を生成し、生成したローカル信号を同相信号処理部１２０１の周波数変換部１１０２及び位相シフト部１２０３に出力する。
【０１５４】
位相シフト部１２０３は、ローカル信号生成部１１０１から出力されたローカル信号の位相を９０°シフトする。９０°位相シフトされたローカル信号は、直交信号処理部１２０２の周波数変換部１１０２に出力される。
【０１５５】
同相信号処理部１２０１の周波数変換部１１０２では、変調信号にローカル信号が乗算され、変調信号の周波数変換が行われる。また、直交信号処理部１２０２の周波数変換部１１０２でも、同様に、変調信号に９０°位相シフトされたローカル信号が乗算され、変調信号の周波数変換が行われる。このように、変調信号は直交復調され、ベースバンド信号の同相成分と直交成分とに分けられる。
【０１５６】
同相信号処理部１２０１はベースバンド信号の同相成分に対して、直交信号処理部１２０２はベースバンド信号の直交成分に対して、それぞれシンボル速度に応じた信号処理を行う。処理後の信号は信号点判定部１２０４に出力される。
【０１５７】
信号点判定部１２０４は、同相信号処理部１２０１から出力された同相信号と、直交信号処理部１２０２から出力された直交信号とに基づいて信号点判定を行い、ビットデータを形成する。形成されたビットデータは信号点判定部１２０４から出力される。
【０１５８】
このように本実施の形態によれば、実施の形態１で説明した有限インパルスレスポンスフィルタ１００を直交信号用受信装置に適用することができ、有限インパルスレスポンスフィルタ１００の回路規模が削減されていることから、直交信号用受信装置の装置規模を縮小させることができる。
【０１５９】
なお、本実施の形態では、標本化部１１０４の前段で直交復調を行っているが、標本化部１１０４の後段で直交復調を行い、直交復調後のそれぞれの出力を有限インパルスレスポンスフィルタ１００へ入力するようにしてもよい。
【０１６０】
（実施の形態６）
本発明の実施の形態６では、通信伝搬路の状況に応じて送信信号のシンボル速度を変更する場合の有限インパルスレスポンスフィルタ１００の動作について説明する。
【０１６１】
基地局からの通信を受信する移動局は、例えば、車などで移動している場合や、飲食店舗などで静止している場合に使用されることが想定される。図１４は、基地局が移動局の移動中と静止中とに応じたシンボル速度で信号を送信する様子を示す概念図である。図１４が示すように、基地局１４０１は、移動局１４０２が移動中のときは通信伝搬路の状況が劣悪になるので、シンボル速度Ａを遅くし、誤り耐性を強める。また、基地局１４０１は、移動局１４０３が静止中のときは伝搬路の状況が良好になるので、誤り耐性を緩め、シンボル速度Ｂを速くする。このように、基地局１４０１が動的にシンボル速度を変更した信号を送信するようにした。
【０１６２】
ここで、移動局１４０２及び１４０３が図５に示す通信用受信装置を備えているものとして、移動局１４０２及び１４０３の動作について再度、図１及び図５を用いて説明する。シンボル速度が動的に変更された信号が基地局から送信されると、移動局１４０２及び１４０３は有限インパルスレスポンスフィルタ１００の帯域幅検出部１０８で入力信号のシンボル速度を検出する。なお、シンボル速度が速くなるということは、周波数帯域が広くなるということであり、シンボル速度が遅くなるということは、周波数帯域が狭くなるということである。すなわち、シンボル速度の変化に応じてフィルタの構成を変更する必要がある。検出結果は配線制御部１０９に出力される。
【０１６３】
配線制御部１０９は、帯域幅検出部１０８で検出された入力信号のシンボル速度に基づいて、可変配線及び接続部１０７の制御を行う。例えば、シンボル速度が速い場合には、８並列のフィルタ構成とし、シンボル速度がやや速い場合には、４並列のフィルタ構成とする。また、シンボル速度がやや遅い場合には、２並列のフィルタ構成とし、シンボル速度が遅い場合には、縦列のフィルタ構成とする。
【０１６４】
このように本実施の形態によれば、通信伝搬路の状況に応じてシンボル速度が変更されて送信された信号を入力信号とした場合、移動局の通信用受信装置ではシンボル速度に応じたフィルタを構築することにより、精度よく受信することができる。
【０１６５】
なお、入力信号にシンボル速度を示す信号が含まれる場合には、帯域幅検出部１０８が、その信号を検出し、シンボル速度の変更に応じて、配線制御部１０９が可変配線を制御するようにしてもよい。
【０１６６】
また、図１４では無線伝搬路を想定したものを示しているが、シンボル速度が可変の有線の場合にも同様にフィルタを構築することができる。例えば、通信用受信装置が通信品質を監視し、品質が悪くなれば遅いシンボル速度に対応したフィルタを構築し、品質が良くなれば速いシンボル速度に対応したフィルタを構築する。
【０１６７】
（実施の形態７）
本発明の実施の形態７では、実施の形態３の図１０で示した有限インパルスレスポンスフィルタ８００を通信用受信装置に適用した場合について説明する。
【０１６８】
図１５は、本発明の実施の形態７に係る通信用受信装置の構成を示すブロック図である。この図において、位相判定部１５０１は、有限インパルスレスポンスフィルタ８００から出力された信号に基づいて、信号点判定を行う位相として最も精度のよい位相を判定する。判定結果は、切り替え部１５０２に出力される。
【０１６９】
切り替え部１５０２は、有限インパルスレスポンスフィルタ８００から出力された信号のうち、位相判定部１５０１において最も精度のよい位相の信号のみを信号点判定部１５０２に出力する。これについて図を用いて説明する。
【０１７０】
図１６は、本発明の実施の形態７における切り替え部１５０２が出力する信号を示す模式図である。この図では、データ「１、０、１、１」をシンボルの信号波形で示している。また、黒丸は、位相判定部１５０１が最も精度のよい位相として判定した信号を示している。白丸はそれ以外の離散化信号を示している。信号点判定部１５０３で必要とされるのは、黒丸で示した信号のみでよいので、切り替え部１５０２は、黒丸で示した信号のみを信号点判定部１５０３に出力する。
【０１７１】
このように本実施の形態によれば、有限インパルスレスポンスフィルタから出力された複数の信号系列のうち、所望の位相における信号のみを切り替え部が選択することにより、切り替え部後段での処理を削減すると共に、精度よく行うことができる。
【０１７２】
なお、本実施の形態では、１シンボルあたり１つの位相における信号のみを信号点判定部に出力するようにしているが、これに限らなくてもよい。例えば、切り替え部の後段に適応等化器が設けられている場合には、切り替え部は１シンボルあたり２つの位相における信号を出力すると、適応動作の収束が良好となる。
【０１７３】
また、本実施の形態では、有限インパルスレスポンスフィルタ８００を用いた場合について説明したが、有限インパルスレスポンスフィルタ９００を用いてもよい。
【０１７４】
（実施の形態８）
本発明の実施の形態８では、実施の形態１で説明した有限インパルスレスポンスフィルタ１００のタップ係数をルートナイキストフィルタのインパルスレスポンスに対応させた場合について説明する。
【０１７５】
本実施の形態に係る有限インパルスレスポンスフィルタは、ルートナイキストフィルタのインパルスレスポンスに対応したタップ係数を有する。これにより、無線通信等で多く用いられている線形変調方式やパーシャルレスポンス信号に対して最適なフィルタ特性とすることができる。また、遅延歪み等の小さい良好なフィルタ出力を得ることができる。
【０１７６】
特に、無線通信のように送信側で帯域制限を行う必要がある場合、送信側及び受信側でルートナイキストフィルタを用いることは、帯域制限用フィルタの総合特性がナイキストフィルタとなり好適である。
【０１７７】
なお、有線通信等のように帯域制限を行う必要のない場合には、受信側のみをナイキストフィルタとすることより、熱雑音などの影響を小さくすることができる。
【０１７８】
（実施の形態９）
本発明の実施の形態９では、有限インパルスレスポンスフィルタ１００をプログラムの書き換えにより再構成可能な集積回路であるＦＰＧＡ（Ｆｉｅｌｄ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｇａｔｅ　Ａｒｒａｙ）で実現する場合について説明する。
【０１７９】
ＦＰＧＡは、配線の接続関係を動的に変更することが容易なデバイスである。このＦＰＧＡで実現された有限インパルスレスポンスフィルタ１００は、柔軟なシステムおよび装置でありながら、高速なシンボル速度の信号に対しても処理することが可能となる。
【０１８０】
なお、本発明の有限インパルスレスポンスフィルタ１００を構成する遅延素子１０２、乗算器１０４及び加算部１０６は特定用途向け集積回路（Ａｐｐｌｉｃａｔｉｏｎ　Ｓｐｅｃｉｆｉｃ　Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ：ＡＳＩＣ）のような再構成不可能なデバイスを用い、可変配線部分のみをＦＰＧＡを用いるようにしてもよい。これにより、高速かつ低コストに有限インパルスレスポンスフィルタ１００を実現することができる。
【０１８１】
また、可変配線部分は複数の配線関係を予め用意しておき、シンボル速度の変更に応じて配線制御部がいずれの配線関係を用いるかを制御する。
【０１８２】
このように本実施の形態によれば、有限インパルスレスポンスフィルタ１００の可変配線部分をＦＰＧＡで実現することにより、回路規模の大きな回路ブロックを複数有する場合と異なり、回路規模の小さい配線部分のみを複数有することになり、回路規模の増大を防ぐことができる。
【０１８３】
（実施の形態１０）
本発明の実施の形態１０では、有限インパルスレスポンスフィルタ１００をソフトウェアにより再構成が可能な集積回路であるディジタル信号処理器（Ｄｉｇｉｔａｌ　Ｓｉｇｎａｌ　Ｐｒｏｃｅｓｓｏｒ：ＤＳＰ）で実現する場合について説明する。
【０１８４】
ＤＳＰは、プログラムにより構成の変更を容易に行うことができるデバイスである。このＤＳＰで実現された有限インパルスレスポンスフィルタ１００は、より柔軟なシステムおよび装置とすることができ、また回路規模を縮小することができる。
【０１８５】
本発明の有限インパルスレスポンスフィルタ１００を構成する遅延部１０２、乗算部１０４及び加算部１０６は、それぞれ一つのモジュールとする。ＤＳＰを動作させるためのプログラムは、モジュールの入出力関係のみをシンボル速度の変更に応じて適応的に変化させることにより、プログラム容量を小さくすることができる。
【０１８６】
（実施の形態１１）
本発明の実施の形態１１では、有限インパルスレスポンスフィルタ１００を容量の異なる複数のキャパシタを切り替えて、タップ係数を変更するスイッチドキャパシタ型フィルタと、ＦＰＧＡ又はＤＳＰで実現する場合について説明する。
【０１８７】
本実施の形態に係る有限インパルスレスポンスフィルタは、スイッチドキャパシタ型フィルタで遅延素子、乗算器及び加算器を実現し、入力信号を離散化されたアナログ信号とする。すなわち、入力信号をＡ／Ｄ変換器のように標本化せず、離散化のみを行った信号を、ＦＰＧＡ又はＤＳＰにより配線されたスイッチドキャパシタ型フィルタに入力するものである。
【０１８８】
このため、Ａ／Ｄ変換器が動作できないような高速なシンボル速度の信号に対するフィルタ処理が可能となる。また、可変配線部分のみをＦＰＧＡ又はＤＳＰで実現することにより、柔軟な通信装置を実現することができる。
【０１８９】
（実施の形態１２）
本発明の実施の形態１２では、本発明の有限インパルスレスポンスフィルタ１００を用いた通信用送信装置、通信用受信装置及びソフトウェア無線装置について説明する。
【０１９０】
本発明の有限インパルスレスポンスフィルタ１００を通信用送信装置に適用すれば、変調精度誤差の小さい高精度なフィルタ特性が要求される送信用フィルタを柔軟に構築することができるので、周波数利用効率の向上を図ることができる。
【０１９１】
また、本フィルタ１００を通信用受信装置に適用すれば、群遅延特性が平坦でかつ高精度なフィルタ特性が要求される受信用フィルタを柔軟に構築することができるので、通信品質を高く保つことが可能となる。
【０１９２】
また、本フィルタ１００をソフトウェア無線装置に適用すれば、複数の通信システムに対応するための帯域制限用フィルタを柔軟に構築することができ、かつ、高速なシンボル速度の信号にまで対応することができるので、柔軟な通信環境を提供することができる。
【０１９３】
なお、上述した実施の形態４〜６、及び８〜１２では、有限インパルスレスポンスフィルタ１００を用いた場合について説明したが、本発明はこれに限らず、転置型構成の有限インパルスレスポンスフィルタ７００を用いてもよい。
【０１９４】
【発明の効果】
以上説明したように、本発明によれば、所定数の遅延素子、乗算器及び加算器をそれぞれ接続する配線を自在に変更可能とし、入力信号のオーバーサンプリング数が動的に変更されると、オーバーサンプリング数に応じた並列数のフィルタ構成となるよう前記配線を変更することにより、動的に変更されたオーバーサンプリング数に対応させ、回路規模を削減することができる。また、タップ数と同数のオーバーサンプリングが行われた場合と同等のフィルタ処理の精度を得ることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係る有限インパルスレスポンスフィルタの構成を示すブロック図
【図２】２並列のフィルタ構成の配線状態を示す図
【図３】４並列のフィルタ構成の配線状態を示す図
【図４】オーバーサンプリング数と折り返し成分との関係を示す図
【図５】本発明の実施の形態１における通信用受信装置の構成を示すブロック図
【図６】本発明の実施の形態１における位相判定部の内部構成を示すブロック図
【図７】本発明の実施の形態２に係る有限インパルスレスポンスフィルタの構成を示すブロック図
【図８】第１配線可変ポート及び第２配線可変ポートの配線と、接続部の接続状態を示す図
【図９】第１配線可変ポート及び第２配線可変ポートの配線と、接続部の接続状態を示す図
【図１０】本発明の実施の形態３に係る有限インパルスレスポンスフィルタの構成を示すブロック図
【図１１】本発明の実施の形態３に係る有限インパルスレスポンスフィルタの構成を示すブロック図
【図１２】本発明の実施の形態４に係る通信用受信装置の構成を示すブロック図
【図１３】本発明の実施の形態５に係る直交信号用受信装置の構成を示すブロック図
【図１４】基地局が移動局の移動中と静止中とに応じたシンボル速度で信号を送信する様子を示す概念図
【図１５】本発明の実施の形態７に係る通信用受信装置の構成を示すブロック図
【図１６】本発明の実施の形態７における切り替え部が出力する信号を示す模式図
【図１７】直接型構成の有限インパルスレスポンスフィルタの構成を示すブロック図
【図１８】転置型構成の有限インパルスレスポンスフィルタの構成を示すブロック図
【図１９】従来の有限インパルスレスポンスフィルタの構成を示すブロック図
【符号の説明】
１００、７００、８００、９００　有限インパルスレスポンスフィルタ
１０１、７０２　第１配線可変ポート
１０２、７０４　遅延部
１０３、７０５　第２配線可変ポート
１０４、７０１　乗算部
１０５　第３配線可変ポート
１０６、７０３　加算部
１０７　接続部
１０８　帯域幅検出部
１０９、８０２、９０１　配線制御部
５０１、１５０１　位相判定部
５０２、１５０２　切り替え部
５０３、１２０４、１５０３　信号点判定部
６０１　２乗部
６０２、１１０３　ＬＰＦ
６０３　最大値選択部
８０１　可変多重部
１１０１　ローカル信号生成部
１１０２　周波数変換部
１１０４　標本化部
１２０１　同相信号処理部
１２０２　直交信号処理部
１２０３　位相シフト部
１４０１　基地局
１４０２、１４０３　移動局
【図１】
2004007574.tif 000003
【図２】
2004007574.tif 000004
【図３】
2004007574.tif 000005
【図４】
2004007574.tif 000006
【図５】
2004007574.tif 000007
【図６】
2004007574.tif 000008
【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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