(57)【要約】【課題】信号伝送の性能を低下させずに、バッファにおける信号の同時変化により発生するノイズに起因する誤作動を防止したインタフェース回路を提供する。【解決手段】第１の位相シフトクロック生成回路３は、互いに位相の異なる複数の第１のクロックを生成する。第１のフリップフロップ４３，４４は、各信号の変化タイミングを各第１のクロックのタイミングにする。出力バッファ５１，５２は、互いに異なるタイミングで各信号を送出する。第２の位相シフトクロック生成回路７は、第１の位相シフトクロック生成回路と同様に第２のクロックを生成する。入力バッファ６１，６２は、出力バッファ５１，５２からの各信号を受信する。第２のフリップフロップ８１，８２は、各入力バッファ６１，６２で受信された各信号をそれらに同期した第２のクロックで取り込む。遅延素子９は、各第２のフリップフロップ８１，８２の出力のタイミングを同相に調整する。【選択図】      図１
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【特許請求の範囲】
【請求項１】
同じ同期クロックによって動作し、複数の信号を送受信する複数の回路ブロックを含む同期式回路であって、
互いに位相の異なる複数のクロックにより、前記各信号の変化タイミングを分散させて出力バッファから送出する出力側回路ブロックと、
前記出力側回路ブロックから送出された前記各信号を入力バッファで受信し、前記各信号を各々に同期したクロックで取り込んだ後に、前記同期クロックのタイミングに戻す入力側回路ブロックとを有する同期式回路。
【請求項２】
前記出力側回路ブロックは、前記入力側回路ブロックに前記各信号を送出する複数の出力バッファと、前記同期クロックを入力として互いに位相の異なる複数の前記第１のクロックを生成する第１の位相シフトクロック生成回路と、前記各出力バッファの前段に各々置かれ、前記各信号の変化タイミングを前記各第１のクロックのタイミングにする複数の第１のフリップフロップとを有し、
前記入力側回路ブロックは、前記同期クロックを入力として前記第１の位相シフトクロック生成回路と同じ位相の複数の第２のクロックを生成する第２の位相シフトクロック生成回路と、前記出力バッファから送出された前記各信号を受信する複数の入力バッファと、前記各入力バッファで受信された前記各信号を該各信号に同期した前記第２のクロックで取り込む複数の第２のフリップフロップと、前記各第２のフリップフロップの出力のタイミングを同相に調整する少なくとも１つの遅延素子とを有する、請求項１記載の同期式回路。
【請求項３】
前記出力側回路ブロックおよび前記入力側回路ブロックの各々がＬＳＩで構成され、前記各ＬＳＩを含む半導体集積回路である、請求項１または２記載の同期式回路。
【請求項４】
同じ同期クロックによって動作する複数の回路ブロック間の複数の信号を伝送するインタフェース回路であって、
出力側回路ブロックに設けられ、互いに位相の異なる複数のクロックにより、前記各信号の変化タイミングを分散させて出力バッファから送出する出力回路と、
入力側回路ブロックに設けられ、前記出力回路から送出された前記各信号を入力バッファで受信し、前記各信号を各々に同期したクロックで取り込んだ後に、前記同期クロックのタイミングに戻す入力回路とを有する同期式回路。
【請求項５】
前記出力回路は、前記入力回路に前記各信号を送出する複数の出力バッファと、前記同期クロックを入力として互いに位相の異なる複数の前記第１のクロックを生成する第１の位相シフトクロック生成回路と、前記各出力バッファの前段に各々置かれ、前記各信号の変化タイミングを前記各第１のクロックのタイミングにする複数の第１のフリップフロップとを有し、
前記入力回路は、前記同期クロックを入力として前記第１の位相シフトクロック生成回路と同じ位相の複数の第２のクロックを生成する第２の位相シフトクロック生成回路と、前記出力バッファから送出された前記各信号を受信する複数の入力バッファと、前記各入力バッファで受信された前記各信号を該各信号に同期した前記第２のクロックで取り込む複数の第２のフリップフロップと、前記各第２のフリップフロップの出力のタイミングを同相に調整する少なくとも１つの遅延素子とを有する、請求項４記載のインタフェース回路。
【請求項６】
前記出力回路および前記入力回路の各々がＬＳＩ内部に構成され、前記各ＬＳＩを含む半導体集積回路に用いられる、請求項４または５記載のインタフェース回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、同期式半導体集積回路におけるインタフェース回路にに関する。
【０００２】
【従来の技術】
一般に、同期式半導体集積回路は、各種機能を果たす複数の回路ブロックで構成されている。この種の同期式半導体集積回路では、回路ブロックは例えばＬＳＩで構成されており、多くの信号が回路ブロック間で伝送される。これらの信号を伝送するために、回路ブロック間には、バッファを含むインタフェース回路が設けられている。
【０００３】
同期式半導体回路では、各回路ブロックが同じクロックに同期して動作しているため、インタフェース回路では複数の信号が同時に変化する。多くの信号が同時に変化すると、電源ノイズや信号線間の誘導ノイズが発生する。
【０００４】
近年では、半導体集積回路の大規模化に伴って信号ピン数が増加している。また、低消費電力化の要求から電源電圧が低下しており、それに伴って動作マージンが低下している。そのため、回路ブロック間の信号が同時に変化することで発生する電源ノイズや信号線間の誘導ノイズにより起こる半導体集積回路の誤作動を有効に防止することが要求されている。
【０００５】
半導体集積回路の誤動作を防止するために、従来では、例えば出力バッファの入力に各々遅延量の異なる遅延素子を接続し、信号の変化タイミングをずらした回路が提案されている（例えば、特許文献１参照）。
【０００６】
図４は、従来の半導体集積回路の構成を示す図である。図５は、図４の半導体集積回路の動作を示すタイミングチャートである。図４の回路によれば、出力バッファ９５の入力に遅延素子９２、９３、９４が接続されているので、出力バッファ９５の出力端子９６〜９９から各々出力される信号は、図５に示すように、互いに異なるタイミングで変化する。そのため電源ノイズや誘導ノイズが低減され、半導体集積回路の誤動作が防止される。
【０００７】
また、他の例として、各信号の出力位相を調整するためのラッチ回路を設けた回路が提案されている（例えば、特許文献２参照）。特許文献２によれば、互いに異なるクロック信号で動作する複数のラッチ回路からなる出力位相調整回路で出力信号の変化するタイミングが分散される。そのため電源ノイズや誘導ノイズが低減され、半導体集積回路の誤動作が防止される。
【０００８】
また、さらに他の例として、データバスの各データ信号の変化タイミングを分散させる回路が提案されている（例えば、特許文献３参照）。特許文献３によれば、周期が同じで位相が異なる複数のクロック信号により、データバスの各データ信号の変化タイミングが分散される。そのため電源ノイズや誘導ノイズが低減され、半導体集積回路の誤動作が防止される。
【０００９】
【特許文献１】
特開平１−２６１０２１号公報
【特許文献２】
特開平３−４４１０８号公報
【特許文献３】
特開平６−４４１２９号公報
【００１０】
【発明が解決しようとする課題】
特許文献１〜３にあるような従来技術によれば、電源ノイズや誘導ノイズを低減することが可能である。しかし、これら従来技術によると、回路ブロック間の各々の信号の変化タイミングが分散される。そのため回路ブロック間の信号伝送の遅延時間のバラツキが大きくなるので、それらの信号を受信する回路ブロックでは動作マージンが減少する。その結果、回路ブロック間の設計条件が厳しくなったり、信号伝送性能が低下したりする。
【００１１】
本発明の目的は、信号伝送の性能を低下させずに、バッファにおける信号の同時変化により発生するノイズに起因する誤作動を防止したインタフェース回路を提供することである。
【００１２】
【課題を解決するための手段】
上記目的を達成するために、本発明の同期式回路は、同じ同期クロックによって動作し、複数の信号を送受信する複数の回路ブロックを含む同期式回路であって、互いに位相の異なる複数のクロックにより、前記各信号の変化タイミングを分散させて出力バッファから送出する出力側回路ブロックと、前記出力側回路ブロックから送出された前記各信号を入力バッファで受信し、前記各信号を各々に同期したクロックで取り込んだ後に、前記同期クロックのタイミングに戻す入力側回路ブロックとを有している。
【００１３】
したがって、本発明によれば、出力側回路ブロックの各出力バッファから送出される信号の変化タイミングが互いにずれているので、出力バッファの駆動により発生するノイズが低減されている。
【００１４】
また、入力側回路ブロックの各入力バッファには各々互いに変化タイミングの異なる信号が入力され、それら各信号の各々に同期したクロックで取り込まれた後に、同期クロックのタイミングに戻されるので、回路ブロック間伝送の動作マージンを低下させることなく、入力バッファの駆動により発生するノイズが低減されている。
【００１５】
また、前記出力側回路ブロックは、前記入力側回路ブロックに前記各信号を送出する複数の出力バッファと、前記同期クロックを入力として互いに位相の異なる複数の前記第１のクロックを生成する第１の位相シフトクロック生成回路と、前記各出力バッファの前段に各々置かれ、前記各信号の変化タイミングを前記各第１のクロックのタイミングにする複数の第１のフリップフロップとを有し、
前記入力側回路ブロックは、前記同期クロックを入力として前記第１の位相シフトクロック生成回路と同じ位相の複数の第２のクロックを生成する第２の位相シフトクロック生成回路と、前記出力バッファから送出された前記各信号を受信する複数の入力バッファと、前記各入力バッファで受信された前記各信号を該各信号に同期した前記第２のクロックで取り込む複数の第２のフリップフロップと、前記各第２のフリップフロップの出力のタイミングを同相に調整する少なくとも１つの遅延素子とを有することとしてもよい。
【００１６】
また、前記出力側回路ブロックおよび前記入力側回路ブロックの各々がＬＳＩで構成され、前記各ＬＳＩを含む半導体集積回路であってもよい。
【００１７】
本発明のインタフェース回路は、同じ同期クロックによって動作する複数の回路ブロック間の複数の信号を伝送するインタフェース回路であって、出力側回路ブロックに設けられ、互いに位相の異なる複数のクロックにより、前記各信号の変化タイミングを分散させて出力バッファから送出する出力回路と、入力側回路ブロックに設けられ、前記出力回路から送出された前記各信号を入力バッファで受信し、前記各信号を各々に同期したクロックで取り込んだ後に、前記同期クロックのタイミングに戻す入力回路とを有している。
【００１８】
また、前記出力回路は、前記入力回路に前記各信号を送出する複数の出力バッファと、前記同期クロックを入力として互いに位相の異なる複数の前記第１のクロックを生成する第１の位相シフトクロック生成回路と、前記各出力バッファの前段に各々置かれ、前記各信号の変化タイミングを前記各第１のクロックのタイミングにする複数の第１のフリップフロップとを有し、
前記入力回路は、前記同期クロックを入力として前記第１の位相シフトクロック生成回路と同じ位相の複数の第２のクロックを生成する第２の位相シフトクロック生成回路と、前記出力バッファから送出された前記各信号を受信する複数の入力バッファと、前記各入力バッファで受信された前記各信号を該各信号に同期した前記第２のクロックで取り込む複数の第２のフリップフロップと、前記各第２のフリップフロップの出力のタイミングを同相に調整する少なくとも１つの遅延素子とを有することとしてもよい。
【００１９】
また、前記出力回路および前記入力回路の各々がＬＳＩ内部に構成され、前記各ＬＳＩを含む半導体集積回路に用いられものであってもよい。
【００２０】
【発明の実施の形態】
本発明の一実施形態について図面を参照して詳細に説明する。
【００２１】
図１は、本実施形態による半導体集積回路におけるインタフェース回路の構成を示す図である。本実施形態の半導体集積回路は、同期クロックＣ１に同期して動作している。図１を参照すると、本実施形態のインタフェース回路は、出力側ＬＳＩ１と入力側ＬＳＩ２の間の信号伝送を行う。ここでは、出力側ＬＳＩ１から入力側ＬＳＩ２へ信号Ｓ２１，Ｓ２２が伝送されている。
【００２２】
本実施形態のインタフェース回路は、位相シフトクロック生成回路３、フリップフロップ４１〜４４、出力バッファ５１，５２、入力バッファ６１，６２、位相シフトクロック生成回路７、フリップフロップ８１〜８４および遅延素子９を有している。
【００２３】
出力側ＬＳＩ１には、位相シフトクロック生成回路３、フリップフロップ４１〜４４および出力バッファ５１，５２が含まれている。入力側ＬＳＩ２には、入力バッファ６１，６２、位相シフトクロック生成回路７、フリップフロップ８１〜８４および遅延素子９が含まれている。
【００２４】
位相シフトクロック生成回路３は、例えばＰＬＬ回路（不図示）を有し、同期クロックＣ１を入力としてクロックＣ２、Ｃ３を出力している。クロックＣ２は同期クロックＣ１と同相である。クロックＣ３は同期クロックＣ１から所定量だけ位相がシフトしている。
【００２５】
フリップフロップ４１は、クロックＣ２により信号Ｓ１１を取り込んで出力する。フリップフロップ４２は、クロックＣ２により信号Ｓ１２を取り込んで出力する。フリップフロップ４３は、クロックＣ２により、フリップフロップ４１の出力を取り込んで出力する。フリップフロップ４４は、クロックＣ３により、フリップフロップ４２の出力を取り込んで出力する。
【００２６】
バッファ５１は、フリップフロップ４３の出力を信号Ｓ２１として入力側ＬＳＩ２に送信する。バッファ５２は、フリップフロップ４４の出力を信号Ｓ２２として入力側ＬＳＩ２に送信する。
【００２７】
入力バッファ６１は、出力側ＬＳＩ１のバッファ５１から送信された信号Ｓ２１を受信し、フリップフロップ８１に入力する。入力バッファ６２は、出力側ＬＳＩ１のバッファ５２から送信された信号Ｓ２２を受信し、フリップフロップ８２に入力する。
【００２８】
位相シフトクロック生成回路７は、例えばＰＬＬ回路（不図示）を有し、同期クロックＣ１を入力としてクロックＣ４、Ｃ５を出力している。クロックＣ４は同期クロックＣ１と同相である。クロックＣ５は、同期クロックＣ１から、クロックＣ３と同じだけ位相がシフトしている。つまり、クロックＣ４はクロックＣ２と同相であり、クロックＣ５はクロックＣ３と同相である。
【００２９】
フリップフロップ８１は、クロックＣ４により、入力バッファ６１の出力を取り込んで出力する。フリップフロップ８２は、クロックＣ５により、入力バッファ６２の出力を取り込んで出力する。フリップフロップ８３は、クロックＣ４により、フリップフロップ８１の出力を取り込んで出力する。フリップフロップ８４は、クロックＣ４により、遅延素子９の出力を取り込んで出力する。
【００３０】
遅延素子９は、フリップフロップ８２の出力を所定の遅延量だけ遅延させ、フリップフロップ８４の入力とクロックＣ４のタイミング関係を補償する。
【００３１】
本実施形態のインタフェース回路の動作について説明する。
【００３２】
出力側ＬＳＩ１および入力側ＬＳＩ２は同期クロックＣ１に同期して動作しているが、インタフェース回路の各フリップフロップだけは、互いに位相のシフトした複数のクロックで動作している。
【００３３】
出力側ＬＳＩ１は、出力バッファ５１の直前のフリップフロップ４３と、出力バッファ５２の直前のフリップフロップ４４とを異なるタイミングで動作させている。
【００３４】
図２は、本実施形態の出力側ＬＳＩの動作を示すタイミングチャートである。図２を参照すると、クロックＣ３はクロックＣ２に対して所定量だけ位相がシフトしている。
【００３５】
信号Ｓ２１は、フリップフロップ４３で用いられているクロックＣ２に同期している。また、信号Ｓ２２は、フリップフロップ４４で用いられているクロックＣ３に同期している。つまり、信号Ｓ２１と信号Ｓ２２の変化タイミングが互いにずれており、それにより出力バッファ５１，５２を駆動することにより発生するノイズが低減されている。
【００３６】
入力側ＬＳＩ２は、入力バッファ６１の直後のフリップフロップ８１と、入力バッファ６２の直後のフリップフロップ８２とを異なるタイミングで動作させている。
【００３７】
図３は、本実施形態の入力側ＬＳＩの動作を示すタイミングチャートである。図３のクロックＣ４は図３のクロックＣ２と同相のクロックであり、クロックＣ５は図３のクロックＣ３と同相のクロックである。
【００３８】
信号Ｓ２１は、フリップフロップ８１で用いられているクロックＣ４に同期している。また、信号Ｓ２２は、フリップフロップ８２で用いられているクロックＣ３に同期している。つまり、信号Ｓ２１と信号Ｓ２２の変化タイミングが互いにずれており、それにより入力バッファ６１，６２を駆動することにより発生するノイズが低減されている。
【００３９】
ＬＳＩ間を伝送された信号Ｓ２１，Ｓ２２はそれぞれと同期したクロックＣ４，Ｃ５で取り込まれるので、取り込み時の動作マージンは低下していない。
【００４０】
信号Ｓ２１はクロックＣ４でフリップフロップ８１に取り込まれるので、信号Ｓ３１はクロックＣ４に同期している。信号Ｓ２２はクロックＣ５でフリップフロップ８２に取り込まれるので、信号Ｓ３２はクロックＣ５に同期している。信号Ｓ３２は遅延素子９によって遅延され信号Ｓ４となり、クロックＣ４によって信号Ｓ３１と同タイミングで取り込まれるように補償される。つまり、遅延素子９の遅延量は、クロックＣ５とクロックＣ４の位相差と等しいか、それよりやや大きい。
【００４１】
信号Ｓ３１と信号Ｓ４は、フリップフロップ８３，８４において同期クロックＣ１と同相のクロックＣ４で取り込まれ、同期クロックＣ１に同期した互いに同相の信号Ｓ５１，Ｓ５２となりる。
【００４２】
以上説明したように、本実施形態のインタフェース回路によれば、フリップフロップ４３，４４の各々に互いに異なる位相のクロックＣ２，Ｃ３が供給され、フリップフロップ４３，４４はそれらのクロックＣ２，Ｃ３で動作するので、出力バッファ５１，５２の信号の変化タイミングが互いにずれており、出力バッファ５１，５２の駆動により発生するノイズが低減され、半導体集積回路の誤作動を防止することができる。
【００４３】
また、入力バッファ６１，６２には各々互いに変化タイミングの異なる信号Ｓ２１，Ｓ２２が入力し、フリップフロップ８１，８２でそれら各信号Ｓ２１，Ｓ２２の各々に同期したクロックＣ４，Ｃ５で取り込まれた後に、同期クロックＣ１のタイミングに戻されるので、ＬＳＩ間伝送の動作マージンを低下させることなく、入力バッファ６１，６２の駆動により発生するノイズが低減され、半導体集積回路の誤作動を防止することができる。
【００４４】
なお、本実施形態では、出力バッファおよび入力バッファをそれぞれ２つずつ有するインタフェース回路を例示したが、本発明はそれに限定されず、複数の入出力バッファを有するインタフェース回路に広く適用可能である。その場合、同期クロックに対して位相のシフトしたクロックを複数用いればよい。
【００４５】
【発明の効果】
本発明によれば、出力側回路ブロックの各出力バッファから送出される信号の変化タイミングが互いにずれているので、出力バッファの駆動により発生するノイズが低減され、誤作動を防止できる。
【００４６】
また、入力側回路ブロックの各入力バッファには各々互いに変化タイミングの異なる信号が入力され、それら各信号の各々に同期したクロックで取り込まれた後に、同期クロックのタイミングに戻されるので、回路ブロック間伝送の動作マージンを低下させることなく、入力バッファの駆動により発生するノイズが低減され、誤作動を防止できる。
【図面の簡単な説明】
【図１】本実施形態による半導体集積回路におけるインタフェース回路の構成を示す図である。
【図２】本実施形態の出力側ＬＳＩの動作を示すタイミングチャートである。
【図３】本実施形態の入力側ＬＳＩの動作を示すタイミングチャートである。
【図４】従来の半導体集積回路の構成を示す図である。
【図５】図４の半導体集積回路の動作を示すタイミングチャートである。
【符号の説明】
１    出力側ＬＳＩ
２    入力側ＬＳＩ
３    位相シフトクロック生成回路
４１〜４４    フリップフロップ
５１，５２    出力バッファ
６１，６２    入力バッファ
７    位相シフトクロック生成回路
８１〜８４    フリップフロップ
９    遅延素子
Ｃ１    同期クロック
Ｃ２〜Ｃ５    クロック
Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２，Ｓ３１，Ｓ３２，Ｓ４，Ｓ５１，Ｓ５２    信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
2004185297.tif 000007