(57)【要約】【課題】中間電位レベルとなる入力端子を例えば“Ｈ”レベルにするプルアップ回路を設ける場合に、入力端子への入力信号が緩やかに変化するときのプルアップ回路の誤動作を防止すること。【解決手段】入力パッド２の電位が電源電位の中間電位レベルとなるのを検出する中間電位検出回路３と、中間電位検出回路３が中間電位レベルを一定期間継続して検出するのを監視するノイズキャンセラ４と、ノイズキャンセラ４が前記一定期間の継続を確認したとき、入力パッド２の電位レベルを電源電位レベルに持ち上げるプルアップ回路５とを備えている。【選択図】      図１
2004186184.tif 000002
【特許請求の範囲】
【請求項１】
入力端子に印加される信号をＣＭＯＳインバータで受信する半導体集積回路において、
前記入力端子の電位が電源電位の中間電位レベルとなるのを検出する検出回路と、
前記検出回路が前記中間電位レベルを一定期間継続して検出するのを監視する監視回路と、
前記監視回路が前記一定期間の継続を確認したとき、前記入力端子の電位を電源電位レベルに持ち上げる、または、接地電位レベルに引き下げるクランプ回路と、
を備えたことを特徴とする半導体集積回路。
【請求項２】
前記ＣＭＯＳインバータの入力端と前記クランプ回路との接続端と、前記入力端子と前記検出回路との接続端との間に、
前記監視回路が前記一定期間の継続を確認できないときは、前記ＣＭＯＳインバータの入力端と前記入力端子とを直接接続し、前記監視回路が前記一定期間の継続を確認したときは、前記ＣＭＯＳインバータの入力端と前記入力端子とを抵抗素子を介して接続する切替回路と、
を備えたことを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
入力端子に印加される信号をＣＭＯＳインバータで受信する半導体集積回路において、
前記入力端子の電位が電源電位の中間電位レベルとなるのを検出する検出回路と、
前記入力端子と前記検出回路との接続端と前記ＣＭＯＳインバータの入力端との間に設けられ、前記検出回路が前記中間電位レベルを検出できないときは、前記ＣＭＯＳインバータの入力端と前記入力端子とを直接接続し、前記検出回路が前記中間電位レベルを検出したときは、前記ＣＭＯＳインバータの入力端と前記入力端子とを抵抗素子を介して接続する切替回路と、
前記検出回路が前記中間電位レベルを検出したとき、前記ＣＭＯＳインバータの入力端の電位を電源電位レベルに持ち上げる、または、接地電位レベルに引き下げるクランプ回路と、
を備えたことを特徴とする半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体集積回路に関するものである。
【０００２】
【従来の技術】
半導体集積回路では、入力端子である入力パッドに印加される外部信号を受信する受信部にＣＭＯＳインバータが用いられている。すなわち、受信部は、電源と接地との間にＰＭＯＳトランジスタとＮＭＯＳトランジスタとを直列に配置し、両トランジスタのゲート電極を共通に入力端として外部信号が印加される入力パッドに接続し、両トランジスタのドレイン電極を共通に内部回路への出力端とする構成が採用されている。
【０００３】
ところで、なんらかの原因で外部信号が印加される入力パッドの電位が電源電位の中間電位レベルとなると、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの双方が同時にオン動作状態になるので、両トランジスタを介して電源から接地に向かう貫通電流が流れ、受信部を流れる回路電流が増加するという問題がある。
【０００４】
特に、近年の電子機器では、省電力を目的として、電源は投入されているが、回路には電流が流れないパワーセーブモードが実施される場合が多い。このパワーセーブモードを実施している外部回路から入力パッドに電源電位の中間電位レベルの信号が印加されることがあり、改善が望まれている。
【０００５】
この問題の解決策として、例えば、特許文献１では、入力信号が電源電位レベルに近いことを検出する高電位検出回路と、入力信号が接地電位レベルに近いことを検出する低電位検出回路と、これら高電位および低電位検出回路により入力信号が中間電位レベルであることを検出したときに、入力信号線の電位を電源電位に固定するためのスイッチ付きプルアップ抵抗とを具備した半導体装置が開示されている。
【０００６】
【特許文献１】
特開平６−２９８０５号公報（０００８〜０００９、図１）
【０００７】
【発明が解決しようとする課題】
しかしながら、上記特許文献１に記載の方法では、入力パッドの入力信号が緩やかに変化する場合には、プルアップ回路のトランジスタがオン動作とオフ動作を行う誤動作を招来するという問題がある。
【０００８】
また、外部回路が大きな容量を持っている場合や、受信部の入力端が中間電位レベルに駆動されると、上記特許文献１に記載のプルアップ回路のみでは、受信部の入力端を“Ｈ”レベルに確定保持することが困難となる場合があるという問題もある。
【０００９】
さらに、貫通電流を抑止する方法として、受信部を構成するＣＭＯＳインバータに直列に第３のトランジスタを追加し、この第３のトランジスタをコントロール信号によってオフ動作させる方法もあるが、これだと外部入力も遮断されてしまうという問題がある。
【００１０】
この発明は、上記の点に鑑みてなされたもので、中間電位レベルとなる入力端子を例えば“Ｈ”レベルにするプルアップ回路を設ける場合に、入力端子への入力信号が緩やかに変化するときのプルアップ回路の誤動作が防止でき、外部回路が大きな容量を持つ場合でも貫通電流を少なくすることができ、本来の外部入力も可能にする半導体集積回路を得ることを目的とする。
【００１１】
【課題を解決するための手段】
上記目的を達成するため、この発明にかかる半導体集積回路は、入力端子に印加される信号をＣＭＯＳインバータで受信する半導体集積回路において、前記入力端子の電位が電源電位の中間電位レベルとなるのを検出する検出回路と、前記検出回路が前記中間電位レベルを一定期間継続して検出するのを監視する監視回路と、前記監視回路が前記一定期間の継続を確認したとき、前記入力端子の電位を電源電位レベルに持ち上げる、または、接地電位レベルに引き下げるクランプ回路とを備えたことを特徴とする。
【００１２】
この発明によれば、入力端子の電位が電源電位の中間電位レベルとなり、その状態が一定期間継続すると、前記入力端子の電位が電源電位レベルに持ち上げられ、または、接地電位レベルに引き下げられ、クランプされる。したがって、入力端子への入力信号が緩やかに変化する場合におけるクランプ回路の誤動作を防止することができ、中間電位レベルが一定期間継続した後は貫通電流を抑止することができる。
【００１３】
【発明の実施の形態】
以下に添付図面を参照して、この発明にかかる半導体集積回路の好適な実施の形態を詳細に説明する。
【００１４】
実施の形態１．
図１は、この発明の実施の形態１である半導体集積回路の構成を示す回路図である。受信部１は、半導体集積回路において外部回路からの信号を受信し内部回路に取り込む回路である。この受信部１は、ＣＭＯＳインバータによって構成されている。すなわち、受信部１は、電源ＶＤＤと接地との間にＰＭＯＳトランジスタ１１とＮＭＯＳトランジスタ１２とを直列に配置し、両トランジスタのゲート電極を共通の入力端として外部信号が印加される入力パッド２に接続し、両トランジスタのドレイン電極を共通に内部回路への出力端とするように構成されている。
【００１５】
受信部１の入力端と入力パッド２との接続ラインには、ＰＭＯＳトランジスタ３１とＮＭＯＳトランジスタ３２とのゲート電極が接続されている。ＰＭＯＳトランジスタ３１のソース電極は、電源ＶＤＤに接続され、ＰＭＯＳトランジスタ３１のドレイン電極は、抵抗素子３３を介してＮＭＯＳトランジスタ３２のドレイン電極に接続され、ＮＭＯＳトランジスタ３２のソース電極は、接地に接続されている。
【００１６】
ＰＭＯＳトランジスタ３１のドレイン電極と抵抗素子３３の一端との接続端Ａは、ＮＡＮＤ回路３４の一方の入力端に接続され、ＮＭＯＳトランジスタ３２のドレイン電極と抵抗素子３３の他端との接続端Ｂは、インバータ３５を介してＮＡＮＤ回路３４の他方の入力端に接続されている。ＮＡＮＤ回路３４の出力端には、ノイズキャンセラ４の入力端が接続されている。以上のＰＭＯＳトランジスタ３１、ＮＭＯＳトランジスタ３２、抵抗素子３３、ＮＡＮＤ回路３４およびインバータ３５の全体は、中間電位検出回路３を構成している。
【００１７】
ノイズキャンセラ４の出力端は、ＰＭＯＳトランジスタ５１のゲート電極に接続されている。ＰＭＯＳトランジスタ５１のソース電極は、電源ＶＤＤに接続され、ＰＭＯＳトランジスタ５１のドレイン電極は、受信部１の入力端と入力パッド２との接続ラインに接続されている。ＰＭＯＳトランジスタ５１は、プルアップ回路（クランプ回路）５を構成している。
【００１８】
次に、以上のように構成される半導体集積回路の動作について説明する。受信部１では、なんらかの原因で入力パッド２の電位が電源ＶＤＤの中間電位レベルとなると、ＰＭＯＳトランジスタ１１とＮＭＯＳトランジスタ１２の双方が同時にオン動作状態になる。これによって、両トランジスタを介して電源から接地に向かう貫通電流が流れるので、受信部１を流れる回路電流が増加する。
【００１９】
そこで、この貫通電流を抑止するため、中間電位検出回路３とノイズキャンセラ４とプルアップ回路５とが設けられている。中間電位検出回路３では、次のようにして入力パッド２の電位が中間電位レベルとなるのを検出する。ここで、入力パッド２の電位をＶＰＡＤ、ＰＭＯＳトランジスタ３１の閾値をＶｔｈｐ、ＮＭＯＳトランジスタ３２の閾値をＶｔｈｎとする。
【００２０】
入力パッド２に印加される信号レベルが本来の“Ｌ”レベルであるときは、ＰＭＯＳトランジスタ３１はオン動作を行い、ＮＭＯＳトランジスタ３２はオフ動作を行う。このときには、接地電位＜ＶＰＡＤ＜Ｖｔｈｎの関係にあり、抵抗素子３３の両端の論理レベルは、Ａ＝“Ｈ”，Ｂ＝“Ｈ”となる。したがって、ＮＡＮＤ回路３４の出力は、“Ｈ”レベルとなる。
【００２１】
また、入力パッド２に印加される信号レベルが本来の“Ｈ”レベルであるときは、ＰＭＯＳトランジスタ３１はオフ動作を行い、ＮＭＯＳトランジスタ３２はオン動作を行う。このときには、ＶＤＤ−Ｖｔｈｐ＜ＶＰＡＤ＜ＶＤＤの関係にあり、抵抗素子３３の両端の論理レベルは、Ａ＝“Ｌ”，Ｂ＝“Ｌ”となる。したがって、ＮＡＮＤ回路３４の出力は、同様に“Ｈ”レベルとなる。
【００２２】
一方、入力パッド２に印加される信号レベルが中間電位レベルであるときは、ＰＭＯＳトランジスタ３１とＮＭＯＳトランジスタ３２が共にオン動作を行う。このときには、Ｖｔｈｎ＜ＶＰＡＤ＜ＶＤＤ−Ｖｔｈｐの関係にあり、抵抗素子３３の一端Ａの論理レベルは、Ａ＝“Ｈ”，他端Ｂの論理レベルは、Ｂ＝“Ｌ”となる。したがって、ＮＡＮＤ回路３４の出力は、“Ｌ”レベルとなる。つまり、入力パッド２に印加される信号レベルが中間電位レベルであることが検出される。
【００２３】
ここで、中間電位検出回路３は、その構成から明らかなように、入力パッド２に印加される信号レベルが例えば“Ｈ”レベル→中間電位レベル→“Ｌ”レベルと変化するとき、変わり目で不要な幅の短いパルス（ノイズ）を発生する。
【００２４】
すなわち、ノイズキャンセラ４は、ＮＡＮＤ回路３４の出力がパルス幅の短い不要なパルス（ノイズ）であるときは、応答せず、パルス幅の長いパルスに応答するように構成されている。つまり、ノイズキャンセラ４は、ＮＡＮＤ回路３４の出力が一定期間継続して“Ｌ”レベルであるとき、プルアップ回路５に対する出力を“Ｌ”レベルにする。これによって、ＰＭＯＳトランジスタ５１がオン動作を行い、受信部１の入力端と入力パッド２との接続ラインを電源ＶＤＤの電位レベルに持ち上げ、クランプする。
【００２５】
受信部１では、一定期間内は、ＰＭＯＳトランジスタ１１とＮＭＯＳトランジスタ１２とは双方ともオン動作をしている場合もあるが、一定期間経過後は、ＰＭＯＳトランジスタ１１がオフ動作を行うので、貫通電流が抑止される。このとき、入力パッド２が一定期間を超えて中間電位になっているときにのみプルアップ回路５が作動するので、入力パッド２への入力信号が緩やかに変化するような場合のプルアップ回路５の誤動作を防止することができる。
【００２６】
なお、実施の形態１では、クランプ回路として、プルアップ回路を示したが、代わりにＮＭＯＳトランジスタを用いるプルダウン回路を設け、ノイズキャンセラの出力（“Ｌ”レベル）を反転してＮＭＯＳトランジスタのゲート電極に与えるようにしてもよい。この場合には、入力パッドから接地に電流が流れるので、受信部１を流れる回路電流を一層小さくすることができる。
【００２７】
実施の形態２．
図２は、この発明の実施の形態２である半導体集積回路の構成を示す回路図である。なお、図２では、図１に示した構成と同一ないしは同等である構成要素には、同一の符号が付されている。ここでは、この実施の形態２に関わる部分を中心に説明する。
【００２８】
図２に示すように、実施の形態２では、図１に示した構成において、ノイズキャンセラ４を省いて中間電位検出回路３の出力を直接プルアップ回路５を構成するＰＭＯＳトランジスタ５１のゲート電極に接続するとともに、スイッチ６が追加されている。
【００２９】
スイッチ６は、切替出力端がＰＭＯＳトランジスタ５１のドレイン電極と受信部１の入力端との接続端に接続されている。また、一方の切替入力端には、入力パッド２と中間電位検出回路３の入力端との接続端が直接接続され、他方の切替入力端には、入力パッド２と中間電位検出回路３の入力端との接続端が抵抗素子７を介して接続されている。
【００３０】
そして、スイッチ６は、中間電位検出回路３の出力が“Ｈ”レベルのときは、一方の切替入力端と切替出力端とを接続し、中間電位検出回路３の出力が“Ｌ”レベルのときは、他方の切替入力端と切替出力端とを接続するようになっている。
【００３１】
この構成によれば、入力パッド２が中間電位のときは、入力パッド２と中間電位検出回路３の入力端との接続端と、ＰＭＯＳトランジスタ５１のドレイン電極と受信部１の入力端との接続端との間に抵抗素子７が挿入される。
【００３２】
したがって、入力パッド２に接続された外部回路の容量が大きい場合や、受信部１の入力端が中間電位レベルに駆動される場合は、プルアップ回路５のみでは、受信部１の入力端を“Ｈ”レベルに確定保持することが困難となるが、抵抗素子７を介在させることによって、受信部１の入力端レベルを確実に“Ｈ”レベルに確定保持することができるので、貫通電流を確実に抑止することができる。
【００３３】
また、入力パッド２が中間電位レベルでないときは、入力パッド２と中間電位検出回路３の入力端との接続端と、ＰＭＯＳトランジスタ５１のドレイン電極と受信部１の入力端との接続端との間を直接接続するので、外部からの信号入力は支障なく行える。
【００３４】
なお、実施の形態２では、ノイズキャンセラ４を省いて中間電位検出回路３の出力を直接プルアップ回路５のＰＭＯＳトランジスタ５１のゲート電極に接続する場合を示したが、ノイズキャンセラ４が存在する場合でも同様の作用・効果が得られる。
【００３５】
また、実施の形態２では、クランプ回路として、プルアップ回路を示したが、代わりにＮＭＯＳトランジスタを用いるプルダウン回路を設け、中間電位検出回路３の出力（“Ｌ”レベル）、あるいは、ノイズキャンセラ４の出力（“Ｌ”レベル）を反転してＮＭＯＳトランジスタのゲート電極に与えるようにしてもよい。この場合には、入力パッドから接地に電流が流れるので、受信部１を流れる回路電流を一層小さくすることができる。
【００３６】
【発明の効果】
以上説明したように、この発明によれば、入力端子の電位が電源電位の中間電位レベルとなり、その状態が一定期間継続すると、前記入力端子の電位が電源電位レベルに持ち上げられ、または、接地電位レベルに引き下げられ、クランプされる。したがって、入力端子への入力信号が緩やかに変化する場合におけるクランプ回路の誤動作を防止することができ、中間電位レベルが一定期間継続した後は貫通電流を抑止することができる。
【００３７】
また、入力端子とＣＭＯＳインバータの入力端との間に切替回路を設け、入力端子の電位が電源電位の中間電位レベルでないときは直接接続し、入力端子の電位が電源電位の中間電位レベルとなるときは、抵抗素子を介在させるので、外部回路が大きな容量を持っている場合や、受信部の入力端が中間電位に駆動される場合に、受信部の入力端を例えば“Ｈ”レベルに確定保持することができ、また外部信号の入力も行える。
【図面の簡単な説明】
【図１】この発明の実施の形態１である半導体集積回路の構成を示す回路図である。
【図２】この発明の実施の形態２である半導体集積回路の構成を示す回路図である。
【符号の説明】
１  受信部、２  入力パッド、３  中間電位検出回路、４  ノイズキャンセラ、５  プルアップ回路（クランプ回路）、６  スイッチ、７  抵抗素子。
【図１】
2004186184.tif 000003
【図２】
2004186184.tif 000004