(57)【要約】【課題】半導体チップごとにＭＯＳトランジスタのゲート長のばらつきを効率的に検出し、その検出結果に応じてＭＯＳトランジスタの基板電位を制御することが可能な半導体装置を提供する。【解決手段】この半導体装置は、形成されたＭＯＳトランジスタのゲート長Ｌｓｉのばらつきを検出するＬｓｉ変動検出回路１と、Ｌｓｉ変動検出回路１の出力信号Ａ，Ｂを比較する比較回路２と、Ｌｓｉ変動検出回路１の出力信号Ａおよび比較回路２の出力信号Ｃに応じてＭＯＳトランジスタの基板電位を制御する電位制御回路３とを含む。したがって、半導体チップごとにＭＯＳトランジスタのゲート長Ｌｓｉのばらつきを効率的に検出し、その検出結果に応じてＭＯＳトランジスタの基板電位を制御することができる。【選択図】        図１
2004246988.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成された複数の第１のトランジスタを備える半導体装置であって、
各々が前記第１のトランジスタのゲート長よりも短いゲート長を有する第２のトランジスタで構成される直列接続された複数のインバータ含み、クロック信号を遅延させる第１の遅延回路、
各々が前記第１のトランジスタのゲート長以上の長さのゲート長を有する第３のトランジスタで構成される直列接続された複数のインバータ含み、前記クロック信号を遅延させる第２の遅延回路、および
前記第１および第２の遅延回路の出力クロック信号の位相を比較し、比較結果に基づいて前記第１のトランジスタの基板電位を制御する制御回路を備える、半導体装置。
【請求項２】
前記制御回路は、
前記第１および第２の遅延回路の出力クロック信号の位相が一致している場合は第１の信号を出力し、それらの位相が異なる場合は第２の信号を出力する比較回路、および
前記比較回路から前記第２の信号が出力されたときに、前記第１の遅延回路の出力クロック信号が第１の論理レベルである場合は前記第１のトランジスタのしきい値電圧を低くし、前記第１の遅延回路の出力クロック信号が第２の論理レベルである場合は前記第１のトランジスタのしきい値電圧を高くするように前記基板電位を制御する電位制御回路を含む、請求項１に記載の半導体装置。
【請求項３】
半導体基板上に形成された複数の第１のトランジスタを備える半導体装置であって、
電源電位のラインと基準電位のラインとの間に直列接続された少なくとも１つの第２のトランジスタおよび抵抗素子を含み、前記第２のトランジスタのゲートはそのドレインに接続され、前記第２のトランジスタのゲート長に応じた電位を出力する電位発生回路、および
前記電位発生回路の出力電位に基づいて、前記第１のトランジスタの基板電位を制御する電位制御回路を備える、半導体装置。
【請求項４】
前記第２のトランジスタは、前記第１のトランジスタのゲート長よりも短いゲート長を有し、
前記電位制御回路は、前記電位発生回路の出力電位が予め定められた第１の電位よりも低い場合は、前記第１のトランジスタのしきい値電圧を低くするように前記基板電位を制御する、請求項３に記載の半導体装置。
【請求項５】
前記第２のトランジスタは、前記第１のトランジスタのゲート長以上の長さのゲート長を有し、
前記電位制御回路は、前記電位発生回路の出力電位が予め定められた第２の電位よりも高い場合は、前記第１のトランジスタのしきい値電圧を高くするように前記基板電位を制御する、請求項３に記載の半導体装置。
【請求項６】
半導体基板上に形成された複数の第１のトランジスタを備える半導体装置であって、
各々が前記第１のトランジスタのゲート長よりも短いゲート長を有する第２トランジスタで構成される直列接続された複数のインバータ含み、第１のクロック信号を遅延させて第２のクロック信号を出力する遅延回路、および
前記第２のクロック信号の前記第１のクロック信号に対する遅延時間が予め定められた時間よりも長い場合は前記第１のトランジスタのしきい値電圧を低くし、前記第２のクロック信号の前記第１のクロック信号に対する遅延時間が予め定められた時間よりも短い場合は前記第１のトランジスタのしきい値電圧を高くするように前記基板電位を制御する電位制御回路を備える、半導体装置。
【請求項７】
さらに、その入力端子が前記第１のクロック信号を受け、その出力端子が前記遅延回路の初段のインバータに接続され、テスト信号に応答して導通するスイッチング素子を備える、請求項６に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は半導体装置に関し、特に、半導体基板上に形成された複数のトランジスタを備える半導体装置に関する。
【０００２】
【従来の技術】
近年、性能の優れたステッパー装置は生産数の多い先端半導体デバイスの製造に使用されるため、トランジスタのゲート長が０．１８μｍのダイナミックランダムアクセスメモリ（以下、ＤＲＡＭと称する）などの生産数が減少している半導体デバイスは、性能の劣るステッパー装置で処理される場合がある。このため、ウェハ工程において形成されるトランジスタのゲート長に大きなばらつきが生じることがある。
【０００３】
たとえば、ＤＲＡＭの製造工程において、メモリセルに含まれるＭＯＳトランジスタのシリコンゲートのゲート長Ｌｓｉが基準値よりも長くなった場合、ＭＯＳトランジスタのしきい値電圧が基準値よりも高くなるため、ＤＲＡＭが動作不良を起こす可能性がある。この対策として、ＭＯＳトランジスタのゲート長Ｌｓｉのばらつきをロットごとに検査し、レーザトリミングによってＭＯＳトランジスタの基板電位を浅くすると、基板バイアス効果によりＭＯＳトランジスタのしきい値電圧が見かけ上低くなるので、ＤＲＡＭの動作不良が防止される。このように、形成されたＭＯＳトランジスタのゲート長Ｌｓｉのばらつきに対応して、レーザトリミングよってＭＯＳトランジスタの基板電位をロットごとに一律に変更する方法がある。
【０００４】
また、ＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタからなる複数のインバータを直列接続したリングオシレータを半導体チップに搭載し、リングオシレータの電源電位を変化させながら発振周波数を測定することによって、ＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタのしきい値電圧をそれぞれ独立に測定する方法が提案されている（たとえば、特許文献１参照）。この場合、半導体チップ上にある、すなわち同一プロセス条件で形成されたＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタのしきい値電圧を判定することができる。
【０００５】
【特許文献１】
特開平１０−２４２８０６号公報（第６−７頁、第５図）
【０００６】
【発明が解決しようとする課題】
しかし、従来の半導体装置では、レーザトリミングにおいてＭＯＳトランジスタの基板電位をロットごとに一律に変更するため、ロット内においてＭＯＳトランジスタのゲート長Ｌｓｉのばらつきが無い半導体チップに対してもＭＯＳトランジスタの基板電位が変更されていた。たとえば、ゲート長Ｌｓｉが基準値よりも長いＭＯＳトランジスタが形成された場合、ロット内の全ての半導体チップに含まれるＭＯＳトランジスタの基板電位を一律に浅くすると、ＭＯＳトランジスタのゲート長Ｌｓｉのばらつきが無い半導体チップに対してもＭＯＳトランジスタの基板電位を浅くしてしまう。この場合、ゲート長Ｌｓｉのばらつきが無いＭＯＳトランジスタの見かけ上のしきい値電圧が低くなりすぎてリーク電流が増加し、ＤＲＡＭがリフレッシュ動作のスタンバイ時においてデータ消失してしまう可能性がある。このように、従来の半導体装置では、ロットごとにＭＯＳトランジスタのゲート長Ｌｓｉのばらつきに対応することはできるが、半導体チップごとにＭＯＳトランジスタのゲート長Ｌｓｉのばらつきに対応することができないという問題があった。
【０００７】
また、上記の特許文献１に記載されている方法では、半導体チップごとにリングオシレータの電源電位を変化させながら測定する必要があるため手間がかかっていた。
【０００８】
それゆえに、この発明の主たる目的は、半導体チップごとにＭＯＳトランジスタのゲート長のばらつきを効率的に検出し、その検出結果に基づいてＭＯＳトランジスタの基板電位を制御することが可能な半導体装置を提供することである。
【０００９】
【課題を解決するための手段】
この発明に係る半導体装置は、半導体基板上に形成された複数の第１のトランジスタを備える半導体装置であって、各々が第１のトランジスタのゲート長よりも短いゲート長を有する第２のトランジスタで構成される直列接続された複数のインバータを含み、クロック信号を遅延させる第１の遅延回路と、各々が第１のトランジスタのゲート長以上の長さのゲート長を有する第３のトランジスタで構成される直列接続された複数のインバータを含み、クロック信号を遅延させる第２の遅延回路と、第１および第２の遅延回路の出力クロック信号の位相を比較し、比較結果に基づいて第１のトランジスタの基板電位を制御する制御回路とを備えたものである。
【００１０】
また、この発明に係る他の半導体装置は、半導体基板上に形成された複数の第１のトランジスタを備える半導体装置であって、電源電位のラインと基準電位のラインとの間に直列接続された少なくとも１つの第２のトランジスタおよび抵抗素子を含み、第２のトランジスタのゲートはそのドレインに接続され、第２のトランジスタのゲート長に応じた電位を出力する電位発生回路と、電位発生回路の出力電位に基づいて、第１のトランジスタの基板電位を制御する電位制御回路とを備えたものである。
【００１１】
また、この発明に係るさらに他の半導体装置は、半導体基板上に形成された複数の第１のトランジスタを備える半導体装置であって、各々が第１のトランジスタのゲート長よりも短いゲート長を有する第２トランジスタで構成される直列接続された複数のインバータ含み、第１のクロック信号を遅延させて第２のクロック信号を出力する遅延回路と、第２のクロック信号の第１のクロック信号に対する遅延時間が予め定められた時間よりも長い場合は第１のトランジスタのしきい値電圧を低くし、第２のクロック信号の第１のクロック信号に対する遅延時間が予め定められた時間よりも短い場合は第１のトランジスタのしきい値電圧を高くするように基板電位を制御する電位制御回路とを備えたものである。
【００１２】
【発明の実施の形態】
［実施の形態１］
図１は、この発明の実施の形態１による半導体装置の要部を示すブロック図である。図１において、この半導体装置は、Ｌｓｉ変動検出回路１、比較回路２および電位制御回路３を備え、半導体チップ上に形成された内部回路のＭＯＳトランジスタの基板電位を制御する。比較回路２および電位制御回路３は、内部回路を構成する標準的なゲート長のＭＯＳトランジスタで構成される。
【００１３】
Ｌｓｉ変動検出回路１は、図２に示すように、遅延回路４，５、入力端子１４および出力端子１５，１６を含む。遅延回路４は、半導体チップ上の内部回路を構成する標準的なゲート長のＭＯＳトランジスタよりも短いゲート長ＬｓｉのＭＯＳトランジスタで構成され、入力端子１４と出力端子１５との間に直列接続された複数（図では５つ）のインバータ６〜１０を含む。遅延回路５は、半導体チップ上の内部回路を構成する標準的なゲート長のＭＯＳトランジスタと等しい若しくはそれよりも長いゲート長ＬｓｉのＭＯＳトランジスタで構成され、入力端子１４と出力端子１６との間に直列接続された複数（図では３つ）のインバータ１１〜１３を含む。遅延回路４，５のインバータ数は、形成されたＭＯＳトランジスタのゲート長Ｌｓｉが基準値である場合に、遅延回路４，５の遅延時間が等しくなるように構成される。
【００１４】
遅延回路４は、外部から入力端子１４を介して入力されたクロック信号ＣＬＫを遅延させ、遅延させたクロック信号ＣＬＫを信号Ａとして出力端子１５に出力する。インバータ６〜１０に含まれるＭＯＳトランジスタはゲート長Ｌｓｉが比較的短いので、遅延回路４は形成されたＭＯＳトランジスタのゲート長Ｌｓｉにばらつきがあるとその影響を受けやすい。
【００１５】
遅延回路５は、外部から入力端子１４を介して入力されたクロック信号ＣＬＫを遅延させ、遅延させたクロック信号ＣＬＫを信号Ｂとして出力端子１６に出力する。インバータ１１〜１３に含まれるＭＯＳトランジスタはゲート長Ｌｓｉが比較的長いので、遅延回路５は形成されたＭＯＳトランジスタのゲート長Ｌｓｉにばらつきがあってもその影響を受けにくい。
【００１６】
図３（ａ）（ｂ）（ｃ）は、Ｌｓｉ変動検出回路１に入力されるクロック信号ＣＬＫ、およびＬｓｉ変動検出回路１の出力信号Ａ，Ｂを示す波形図である。図３（ａ）は、形成されたＭＯＳトランジスタのゲート長Ｌｓｉが基準値である場合の波形図であり、図３（ｂ）は、形成されたＭＯＳトランジスタのゲート長Ｌｓｉが基準値よりも長い場合の波形図であり、図３（ｃ）は、形成されたＭＯＳトランジスタのゲート長Ｌｓｉが基準値よりも短い場合の波形図である。
【００１７】
図３（ａ）において、形成されたＭＯＳトランジスタのゲート長Ｌｓｉにばらつきがないため、クロック信号ＣＬＫに対する信号Ａ，Ｂの遅延時間は等しく、信号Ａ，Ｂの波形の立上がりエッジは基準時刻に立上がる。
【００１８】
図３（ｂ）において、信号Ａは形成されたＭＯＳトランジスタのゲート長Ｌｓｉのばらつきの影響を受けやすいため、インバータ６〜１０に含まれるＭＯＳトランジスタのゲート長Ｌｓｉが基準値よりも長いとクロック信号ＣＬＫに対する信号Ａの遅延時間は増加し、信号Ａの波形の立上がりエッジは基準時刻よりも遅れて立上がる。信号Ｂは形成されたＭＯＳトランジスタのゲート長Ｌｓｉのばらつきの影響を受けにくいため、クロック信号ＣＬＫに対する信号Ｂの遅延時間は基準値のままであり、信号Ｂの波形の立上がりエッジは基準時刻に立上がる。なお、半導体チップ上に形成された他のＭＯＳトランジスタについても、同一プロセス条件で形成されているためゲート長Ｌｓｉが基準値よりも長いと判定される。
【００１９】
図３（ｃ）において、信号Ａは形成されたＭＯＳトランジスタのゲート長Ｌｓｉのばらつきの影響を受けやすいため、インバータ６〜１０に含まれるＭＯＳトランジスタのゲート長Ｌｓｉが基準値よりも短いとクロック信号ＣＬＫに対する信号Ａの遅延時間は減少し、信号Ａの波形の立上がりエッジは基準時刻よりも早く立上がる。信号Ｂの波形の立上がりエッジは、図３（ｂ）の場合と同様に基準時刻に立上がる。なお、半導体チップ上に形成された他のＭＯＳトランジスタについても、同一プロセス条件で形成されているためゲート長Ｌｓｉが基準値よりも短いと判定される。
【００２０】
図１に戻って、比較回路２は、Ｌｓｉ変動検出回路１の出力信号Ａ，Ｂの遅延時間を比較して、それぞれの遅延時間に差がない場合は出力信号Ｃを「Ｌ」レベルにし、それぞれの遅延時間に差がある場合は出力信号Ｃを「Ｈ」レベルにする。図４は、比較回路２の一例を示す回路図であり、Ｅｘ−ＯＲゲート１個で構成される。
【００２１】
図１に戻って、電位制御回路３は、Ｌｓｉ変動検出回路１の出力信号Ａおよび比較回路２の出力信号Ｃに基づいて、基板電位ＶＢＢ１，ＶＢＢ２を出力する。比較回路２の出力信号Ｃが「Ｌ」レベルであるときはＭＯＳトランジスタの基板電位を制御しない。比較回路２の出力信号Ｃが「Ｈ」レベルにされたときにＬｓｉ変動検出回路１の出力信号Ａが「Ｌ」レベルである場合は、ＭＯＳトランジスタの基板電位を浅くする。また、比較回路２の出力信号Ｃが「Ｈ」レベルにされたときにＬｓｉ変動検出回路１の出力信号Ａが「Ｈ」レベルである場合は、ＭＯＳトランジスタの基板電位を深くする。
【００２２】
ここで、ＭＯＳトランジスタの構造および基板電位について簡単に説明する。図５（ａ）（ｂ）は、ＭＯＳトランジスタの構造を示す断面図である。図５（ａ）はＮチャネルＭＯＳトランジスタの構造を示す断面図であり、図５（ｂ）はＰチャネルＭＯＳトランジスタの構造を示す断面図である。
【００２３】
図５（ａ）において、このＮチャネルＭＯＳトランジスタは、ｐ型基板２１、ｎ＋型領域２２，２３、絶縁膜２４、ゲート電極２５を備える。ｐ型基板２１にｎ＋型領域２２，２３が形成され、ｐ型基板２１の表面上に絶縁膜（たとえば、ＳｉＯ２）２４が形成される。さらに、絶縁膜２４の表面上にゲート電極２５が形成される。ｐ型基板２１には負の基板電位ＶＢＢ１が与えられる。
【００２４】
図５（ｂ）において、このＰチャネルＭＯＳトランジスタは、ｎ型基板２６、ｐ＋型領域２７，２８、絶縁膜２９、ゲート電極３０を備える。ｎ型基板２６にｐ＋型領域２７，２８が形成され、ｎ型基板２６の表面上に絶縁膜（たとえば、ＳｉＯ２）２９が形成される。さらに、絶縁膜２９の表面上にゲート電極３０が形成される。ｎ型基板２６には正の基板電位ＶＢＢ２が与えられる。
【００２５】
図６（ａ）（ｂ）は、ＭＯＳトランジスタの基板電位の浅い電位と深い電位の関係を示す図である。図６（ａ）は、ＮチャネルＭＯＳトランジスタの基板電位ＶＢＢ１の浅い電位と深い電位の関係を示す図であり、図６（ｂ）は、ＰチャネルＭＯＳトランジスタの基板電位ＶＢＢ２の浅い電位と深い電位の関係を示す図である。図６（ａ）において、ＮチャネルＭＯＳトランジスタには負の基板電位ＶＢＢ１が与えられ、ＶｂｎＳは比較的浅い電位を示し、ＶｂｎＤは比較的深い電位を示す。図６（ｂ）において、ＰチャネルＭＯＳトランジスタには正の基板電位ＶＢＢ２が与えられ、ＶｂｐＳは比較的浅い電位を示し、ＶｂｐＤは比較的深い電位を示す。
【００２６】
次に、この半導体装置の動作について説明する。形成されたＭＯＳトランジスタのゲート長Ｌｓｉにばらつきがない場合、Ｌｓｉ変動検出回路１の出力信号Ａ，Ｂの遅延時間は等しい。比較回路２は、Ｌｓｉ変動検出回路１からの信号Ａ，Ｂの遅延時間が等しいので出力信号Ｃを「Ｌ」レベルにする。電位制御回路３は、比較回路２からの信号Ｃが「Ｌ」レベルであるのでＭＯＳトランジスタの基板電位を制御しない。
【００２７】
また、形成されたＭＯＳトランジスタのゲート長Ｌｓｉが基準値よりも長い場合、Ｌｓｉ変動検出回路１の出力信号Ａの遅延時間は基準値よりも長くなるが出力信号Ｂの遅延時間は基準値のままである。比較回路２は、Ｌｓｉ変動検出回路１からの信号Ａ，Ｂの遅延時間に差があるので出力信号Ｃを「Ｈ」レベルにする。電位制御回路３は、比較回路２からの信号Ｃが「Ｈ」レベルにされたときにＬｓｉ変動検出回路１からの信号Ａが「Ｌ」レベルなのでＭＯＳトランジスタの基板電位を浅くする。これにより、ＭＯＳトランジスタのしきい値電圧が見かけ上低くなって基準値に近づくため、ＤＲＡＭが動作不良を起こす可能性は低くなる。
【００２８】
また、形成されたＭＯＳトランジスタのゲート長Ｌｓｉが基準値よりも短い場合、Ｌｓｉ変動検出回路１の出力信号Ａの遅延時間は基準値よりも短くなるが出力信号Ｂの遅延時間は基準値のままである。比較回路２は、Ｌｓｉ変動検出回路１からの信号Ａ，Ｂの遅延時間に差があるので出力信号Ｃを「Ｈ」レベルにする。電位制御回路３は、比較回路２からの信号Ｃが「Ｈ」レベルにされたときにＬｓｉ変動検出回路１からの信号Ａが「Ｈ」レベルなのでＭＯＳトランジスタの基板電位を深くする。これにより、ＭＯＳトランジスタのしきい値電圧が見かけ上高くなって基準値に近づくため、ＤＲＡＭがリフレッシュ動作のスタンバイ時においてデータ消失してしまう可能性は低くなる。
【００２９】
このように、実施の形態１では、形成されたＭＯＳトランジスタのゲート長Ｌｓｉのばらつきを検出するＬｓｉ変動検出回路１と、Ｌｓｉ変動検出回路１の出力信号Ａ，Ｂを比較する比較回路２と、Ｌｓｉ変動検出回路１の出力信号Ａおよび比較回路２の出力信号Ｃに基づいてＭＯＳトランジスタの基板電位を制御する電位制御回路３とを含む半導体装置を半導体チップに搭載することによって、半導体チップごとにＭＯＳトランジスタのゲート長Ｌｓｉのばらつきを効率的に検出し、その検出結果に基づいて、半導体チップ上にある、すなわち同一プロセス条件で形成されたＭＯＳトランジスタの基板電位を制御することが可能な半導体装置が実現できる。なお、この半導体装置は、半導体チップごとに対応しており、ＭＯＳトランジスタのゲート長Ｌｓｉのばらつきがある半導体チップに対してのみＭＯＳトランジスタの基板電位を制御するため、ＭＯＳトランジスタのゲート長Ｌｓｉのばらつきがない半導体チップに対してもＭＯＳトランジスタの基板電位が制御されてしまうことはない。
【００３０】
［実施の形態２］
図７は、この発明の実施の形態２による半導体装置の要部を示すブロック図である。図７において、この半導体装置は、Ｌｓｉ変動検出回路３１，３２および電位制御回路３３を備え、半導体チップ上に形成された内部回路のＭＯＳトランジスタの基板電位を制御する。電位制御回路３３は、内部回路を構成する標準的なゲート長のＭＯＳトランジスタで構成される。
【００３１】
図８は、Ｌｓｉ変動検出回路３１の構成を示す回路図である。図８において、このＬｓｉ変動検出回路３１は、複数（図では２つ）のＮチャネルＭＯＳトランジスタ３４，３５、抵抗素子３６、インバータ３７および出力端子３８を含む。
【００３２】
ＮチャネルＭＯＳトランジスタ３４，３５は、電源電位ＶＤＤのラインとノードＮ３１との間に直列接続される。ＮチャネルＭＯＳトランジスタ３４のゲートはそのドレインに接続され、ＮチャネルＭＯＳトランジスタ３５のゲートはそのドレインに接続される。ＮチャネルＭＯＳトランジスタ３４，３５の各々は、ダイオード素子を構成する。抵抗素子３６はノードＮ３１と接地電位ＧＮＤのラインとの間に接続される。インバータ３７はノードＮ３１と出力端子３８との間に接続される。
【００３３】
ＮチャネルＭＯＳトランジスタ３４，３５は、抵抗素子３６に比べて抵抗値が十分小さくなるように、半導体チップ上の内部回路を構成する標準的なゲート長のＭＯＳトランジスタよりも短いゲート長ＬｓｉのＭＯＳトランジスタとする。すなわち、ゲート長Ｌｓｉが基準値以下である場合はノードＮ３１の電位がインバータ３７のしきい値電圧を超える「Ｈ」レベルになり、ゲート長Ｌｓｉが基準値より長い場合はノードＮ３１の電位がインバータ３７のしきい値電圧を超えない「Ｌ」レベルになるように構成する。インバータ３７は、ノードＮ３１が「Ｈ」レベルのときは出力信号Ｘを「Ｌ」レベルにし、ノードＮ３１が「Ｌ」レベルのときは出力信号Ｘを「Ｈ」レベルにする。
【００３４】
図９は、Ｌｓｉ変動検出回路３２の構成を示す回路図である。図９において、このＬｓｉ変動検出回路３２は、複数（図では２つ）のＮチャネルＭＯＳトランジスタ３９，４０、抵抗素子４１、インバータ４２，４３および出力端子４４を含む。
【００３５】
ＮチャネルＭＯＳトランジスタ３９，４０は、電源電位ＶＤＤのラインとノードＮ３２との間に直列接続される。ＮチャネルＭＯＳトランジスタ３９のゲートはそのドレインに接続され、ＮチャネルＭＯＳトランジスタ４０のゲートはそのドレインに接続される。ＮチャネルＭＯＳトランジスタ３９，４０の各々は、ダイオード素子を構成する。抵抗素子４１はノードＮ３２と接地電位ＧＮＤのラインとの間に接続される。インバータ４２，４３はノードＮ３２と出力端子４４との間に接続される。
【００３６】
ＮチャネルＭＯＳトランジスタ３９，４０は、抵抗素子４１に比べて抵抗値が十分大きくなるように、半導体チップ上の内部回路を構成する標準的なゲート長のＭＯＳトランジスタと等しい若しくはそれよりも長いゲート長ＬｓｉのＭＯＳトランジスタとする。すなわち、ゲート長Ｌｓｉが基準値以上である場合はノードＮ３２の電位がインバータ４２，４３のしきい値電圧を超えない「Ｌ」レベルになり、ゲート長Ｌｓｉが基準値より短い場合はノードＮ３１の電位がインバータ４２，４３のしきい値電圧を超える「Ｈ」レベルになるように構成する。インバータ４２，４３は、ノードＮ３２が「Ｌ」レベルのときは出力信号Ｙを「Ｌ」レベルにし、ノードＮ３２が「Ｈ」レベルのときは出力信号Ｙを「Ｈ」レベルにする。
【００３７】
図７に戻って、電位制御回路３３は、Ｌｓｉ変動検出回路３１の出力信号ＸおよびＬｓｉ変動検出回路３２の出力信号Ｙに基づいて、基板電位ＶＢＢ１，ＶＢＢ２を出力する。Ｌｓｉ変動検出回路３１の出力信号Ｘが「Ｌ」レベルであるとき、およびＬｓｉ変動検出回路３２の出力信号Ｙが「Ｌ」レベルであるときはＭＯＳトランジスタの基板電位を制御しない。Ｌｓｉ変動検出回路３１の出力信号Ｘが「Ｈ」レベルであるときはＭＯＳトランジスタの基板電位を浅くし、Ｌｓｉ変動検出回路３２の出力信号Ｙが「Ｈ」レベルであるときはＭＯＳトランジスタの基板電位を深くする。
【００３８】
次に、この半導体装置の動作について説明する。形成されたＭＯＳトランジスタのゲート長Ｌｓｉにばらつきがない場合、Ｌｓｉ変動検出回路３１，３２の出力信号Ｘ，Ｙはともに「Ｌ」レベルにされる。電位制御回路３３は、Ｌｓｉ変動検出回路３１，３２からの信号Ｘ，Ｙがともに「Ｌ」レベルであるのでＭＯＳトランジスタの基板電位を制御しない。
【００３９】
また、形成されたＭＯＳトランジスタのゲート長Ｌｓｉが基準値よりも長い場合、Ｌｓｉ変動検出回路３１の出力信号Ｘは「Ｈ」レベルにされる。電位制御回路３３は「Ｈ」レベルの信号Ｘに基づいてＭＯＳトランジスタの基板電位を浅くする、これにより、ＭＯＳトランジスタのしきい値電圧が見かけ上低くなって基準値に近づくため、ＤＲＡＭが動作不良を起こす可能性は低くなる。
【００４０】
また、形成されたＭＯＳトランジスタのゲート長Ｌｓｉが基準値よりも短い場合、Ｌｓｉ変動検出回路３２の出力信号Ｙは「Ｈ」レベルにされる。電位制御回路３３は「Ｈ」レベルの信号Ｙに基づいてＭＯＳトランジスタの基板電位を深くする。これにより、ＭＯＳトランジスタのしきい値電圧が見かけ上高くなって基準値に近づくため、ＤＲＡＭがリフレッシュ動作のスタンバイ時においてデータ消失してしまう可能性は低くなる。
【００４１】
このように、実施の形態２では、形成されたＭＯＳトランジスタのゲート長Ｌｓｉが基準値よりも長いか否かを検出するＬｓｉ変動検出回路３１と、形成されたＭＯＳトランジスタのゲート長Ｌｓｉが基準値よりも短いか否かを検出するＬｓｉ変動検出回路３２と、Ｌｓｉ変動検出回路３１の出力信号ＸおよびＬｓｉ変動検出回路３２の出力信号Ｙに基づいてＭＯＳトランジスタの基板電位を制御する電位制御回路３３とを含む半導体装置を半導体チップに搭載することによって、半導体チップごとにＭＯＳトランジスタのゲート長Ｌｓｉのばらつきを効率的に検出し、その検出結果に基づいて、半導体チップ上にある、すなわち同一プロセス条件で形成されたＭＯＳトランジスタの基板電位を制御することが可能な半導体装置が実現できる。
【００４２】
［実施の形態３］
図１０は、この発明の実施の形態３による半導体装置の要部を示すブロック図である。図１０において、この半導体装置は、Ｌｓｉ変動検出回路５１および電位制御回路５２を備え、半導体チップ上に形成された内部回路のＭＯＳトランジスタの基板電位を制御する。電位制御回路５２は、内部回路を構成する標準的なゲート長のＭＯＳトランジスタで構成される。
【００４３】
図１１は、Ｌｓｉ変動検出回路５１の構成を示す回路図である。図１１において、このＬｓｉ変動検出回路５１は、ＮチャネルＭＯＳトランジスタ５３、複数（図では８つ）のインバータ５４〜６１、入力端子６２，６３および出力端子６４を含む。
【００４４】
ＮチャネルＭＯＳトランジスタ５３は、入力端子６２とノードＮ５１との間に接続され、そのゲートは入力端子６３に接続される。インバータ５４〜６１は、ノードＮ５１と出力端子６４との間に直列接続される。インバータ５４〜６１は、半導体チップ上の内部回路を構成する標準的なゲート長のＭＯＳトランジスタよりも短いゲート長ＬｓｉのＭＯＳトランジスタで構成される。このため、Ｌｓｉ変動検出回路５１は、形成されたＭＯＳトランジスタのゲート長Ｌｓｉにばらつきがあるとその影響を受けやすい。
【００４５】
テスト信号ＴＥが非活性化レベルの「Ｌ」レベルである場合、ＮチャネルＭＯＳトランジスタ５３は非導通となり、Ｌｓｉ変動検出回路５１は動作しない。一方、テスト信号ＴＥが活性化レベルの「Ｈ」レベルである場合（テストモード時）は、ＮチャネルＭＯＳトランジスタ５３は導通し、外部から入力端子６２を介して入力されたクロック信号ＣＬＫがインバータ５４〜６１によって遅延され、遅延されたクロック信号ＣＬＫが信号Ｚとして出力端子６４に出力される。
【００４６】
図１２は、Ｌｓｉ変動検出回路５１に入力されるテスト信号ＴＥ、クロック信号ＣＬＫ、およびＬｓｉ変動検出回路５１の出力信号Ｚ１，Ｚ２，Ｚ３を示す波形図である。図１２において、信号Ｚ１は、形成されたＭＯＳトランジスタのゲート長Ｌｓｉが基準値である場合の信号であり、クロック信号ＣＬＫに対する遅延時間は基準時間Ｔとなるため、信号Ｚ１の波形の立上がりエッジは基準時刻に立上がる。信号Ｚ２は、形成されたＭＯＳトランジスタのゲート長Ｌｓｉが基準値よりも長い場合の信号であり、クロック信号ＣＬＫに対する遅延時間は基準時間Ｔよりも長くなるため、信号Ｚ２の波形の立上がりエッジは基準時刻よりも遅れて立上がる。信号Ｚ３は、形成されたＭＯＳトランジスタのゲート長Ｌｓｉが基準値よりも短い場合の信号であり、クロック信号ＣＬＫに対する遅延時間は基準時間Ｔよりも短くなるため、信号Ｚ３の波形の立上がりエッジは基準時刻よりも早く立上がる。
【００４７】
図１０に戻って、電位制御回路５２は、Ｌｓｉ変動検出回路５１の出力信号Ｚおよび外部からのクロック信号ＣＬＫに基づいて、基板電位ＶＢＢ１，ＶＢＢ２を出力する。Ｌｓｉ変動検出回路５１の出力信号Ｚの遅延時間が基準時間Ｔであるとき（信号Ｚ１参照）はＭＯＳトランジスタの基板電位を制御しない。Ｌｓｉ変動検出回路５１の出力信号Ｚの遅延時間が基準時間Ｔよりも長いとき（信号Ｚ２参照）はＭＯＳトランジスタの基板電位を浅くし、信号Ｚの遅延時間が基準時間Ｔよりも短いとき（信号Ｚ３参照）はＭＯＳトランジスタの基板電位を深くする。
【００４８】
次に、この半導体装置の動作について説明する。形成されたＭＯＳトランジスタのゲート長Ｌｓｉにばらつきがない場合、Ｌｓｉ変動検出回路５１の出力信号Ｚの遅延時間は基準時間Ｔであるので、電位制御回路５２はＭＯＳトランジスタの基板電位を制御しない。
【００４９】
また、形成されたＭＯＳトランジスタのゲート長Ｌｓｉが基準値よりも長い場合、Ｌｓｉ変動検出回路５１の出力信号Ｚの遅延時間は基準時間Ｔよりも長いので、電位制御回路５２はＭＯＳトランジスタの基板電位を浅くする。これにより、ＭＯＳトランジスタのしきい値電圧が見かけ上低くなって基準値に近づくため、ＤＲＡＭが動作不良を起こす可能性は低くなる。
【００５０】
また、形成されたＭＯＳトランジスタのゲート長Ｌｓｉが基準値よりも短い場合、Ｌｓｉ変動検出回路５１の出力信号Ｚの遅延時間は基準時間Ｔよりも短いので、電位制御回路５２はＭＯＳトランジスタの基板電位を深くする。これにより、ＭＯＳトランジスタのしきい値電圧が見かけ上高くなって基準値に近づくため、ＤＲＡＭがリフレッシュ動作のスタンバイ時においてデータ消失してしまう可能性は低くなる。
【００５１】
このように、実施の形態３では、形成されたＭＯＳトランジスタのゲート長Ｌｓｉのばらつきをテストモード時において検出するＬｓｉ変動検出回路５１と、Ｌｓｉ変動検出回路５１からの信号Ｚおよび外部からのクロック信号ＣＬＫを受けてＭＯＳトランジスタの基板電位を制御する電位制御回路５２とを含む半導体装置を半導体チップに搭載することによって、テストモード時において半導体チップごとにＭＯＳトランジスタのゲート長Ｌｓｉのばらつきを効率的に検出し、その検出結果に基づいて、半導体チップ上にある、すなわち同一プロセス条件で形成されたＭＯＳトランジスタの基板電位を制御することが可能な半導体装置が実現できる。
【００５２】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００５３】
【発明の効果】
以上のように、この発明に係る半導体装置では、半導体基板上に形成された複数の第１のトランジスタを備える半導体装置であって、各々が第１のトランジスタのゲート長よりも短いゲート長を有する第２のトランジスタで構成される直列接続された複数のインバータを含み、クロック信号を遅延させる第１の遅延回路と、各々が第１のトランジスタのゲート長以上の長さのゲート長を有する第３のトランジスタで構成される直列接続された複数のインバータを含み、クロック信号を遅延させる第２の遅延回路と、第１および第２の遅延回路の出力クロック信号の位相を比較し、比較結果に基づいて第１のトランジスタの基板電位を制御する制御回路とが設けられる。したがって、半導体チップごとに、第１のトランジスタのゲート長よりも短いゲート長を有する第２のトランジスタで構成される第１の遅延回路と、第１のトランジスタのゲート長以上の長さのゲート長を有する第３のトランジスタで構成される第２の遅延回路と、制御回路とを設けたことによって、半導体チップごとにトランジスタのゲート長Ｌｓｉのばらつきを効率的に検出し、その検出結果に基づいて、半導体チップ上にある、すなわち同一プロセス条件で形成されたトランジスタの基板電位を制御することが可能な半導体装置が実現できる。
【００５４】
また、この発明に係る他の半導体装置では、半導体基板上に形成された複数の第１のトランジスタを備える半導体装置であって、電源電位のラインと基準電位のラインとの間に直列接続された少なくとも１つの第２のトランジスタおよび抵抗素子を含み、第２のトランジスタのゲートはそのドレインに接続され、第２のトランジスタのゲート長に応じた電位を出力する電位発生回路と、電位発生回路の出力電位に基づいて、第１のトランジスタの基板電位を制御する電位制御回路とが設けられる。したがって、半導体チップごとに、電源電位のラインと基準電位のラインとの間に直列接続されたトランジスタおよび抵抗素子を含む電位発生回路と、電位制御回路とを設けたことによって、半導体チップごとにトランジスタのゲート長Ｌｓｉのばらつきを効率的に検出し、その検出結果に基づいて、半導体チップ上にある、すなわち同一プロセス条件で形成されたトランジスタの基板電位を制御することが可能な半導体装置が実現できる。
【００５５】
また、この発明に係るさらに他の半導体装置では、半導体基板上に形成された複数の第１のトランジスタを備える半導体装置であって、各々が第１のトランジスタのゲート長よりも短いゲート長を有する第２のトランジスタで構成される直列接続された複数のインバータを含み、第１のクロック信号を遅延させて第２のクロック信号を出力する遅延回路と、第２のクロック信号の第１のクロック信号に対する遅延時間が予め定められた時間よりも長い場合は第１のトランジスタのしきい値電圧を低くし、第２のクロック信号の第１のクロック信号に対する遅延時間が予め定められた時間よりも短い場合は第１のトランジスタのしきい値電圧を高くするように基板電位を制御する電位制御回路とが設けられる。したがって、半導体チップごとに、第１のトランジスタのゲート長よりも短いゲート長を有する第２のトランジスタで構成される遅延回路と、電位制御回路とを設けたことによって、半導体チップごとにトランジスタのゲート長Ｌｓｉのばらつきを効率的に検出し、その検出結果に基づいて、半導体チップ上にある、すなわち同一プロセス条件で形成されたトランジスタの基板電位を制御することが可能な半導体装置が実現できる。
【図面の簡単な説明】
【図１】この発明の実施の形態１による半導体装置の要部を示すブロック図である。
【図２】図１に示したＬｓｉ変動検出回路の構成を示す回路図である。
【図３】図１に示したＬｓｉ変動検出回路の入力信号ＣＬＫおよび出力信号Ａ，Ｂを示す波形図である。
【図４】図１に示した比較回路の一例を示す回路図である。
【図５】ＭＯＳトランジスタの構造を示す断面図である。
【図６】ＭＯＳトランジスタの基板電位の浅い電位と深い電位の関係を示す図である。
【図７】この発明の実施の形態２による半導体装置の要部を示すブロック図である。
【図８】図７に示したＬｓｉ変動検出回路の構成を示す回路図である。
【図９】図７に示したＬｓｉ変動検出回路の構成を示す回路図である。
【図１０】この発明の実施の形態３による半導体装置の要部を示すブロック図である。
【図１１】図１０に示したＬｓｉ変動検出回路の構成を示す回路図である。
【図１２】図１０に示したＬｓｉ変動検出回路の入力信号ＴＥ，ＣＬＫおよび出力信号Ｚ１，Ｚ２，Ｚ３を示す波形図である。
【符号の説明】
１，３１，３２，５１  Ｌｓｉ変動検出回路、２  比較回路、３，３３，５２電位制御回路、４，５  遅延回路、６〜１３，３７，４２，４３，５４〜６１インバータ、１４，６２，６３  入力端子、１５，１６，３８，４４，６４  出力端子、２１  ｐ型基板、２２，２３  ｎ＋型領域、２４，２９  絶縁膜、２５，３０  ゲート電極、２６  ｎ型基板、２７，２８  ｐ＋型領域、３４，３５，３９，４０，５３  ＮチャネルＭＯＳトランジスタ、３６，４１  抵抗素子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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