(57)【要約】【課題】拡大、縮小のいずれの変倍にも加重平均を取り、画質を劣化させることなく変倍できる回路を低コストで実現する。【解決手段】変倍率に基づき、記憶回路２１、加算器２２、減算器２３、２４で複数のパラメータを発生し、そのうちの減算器２３の出力と変倍率に依存した所定値とを判定回路２６で比較し、この比較結果に応じパラメータをセレクト（１）回路２５、セレクト（２）回路２８で選択し、第１の係数Ｗ１  を出力し、決算器２４から第２の係数Ｗ２  を出力する。係数Ｗ１  と画像データＤａを乗算器３３で乗算し、係数Ｗ２  と遅延画像データを乗算器３５で乗算し、乗算器３３の出力とセレクト（３）回路３８の出力を加算器３９で加算する。加算器３９の出力は記憶回路３７で保持され、この記憶回路３７の出力と乗算器３８の出力がセレクト（３）回路３８で切り換えられて、加算器３９に入力される。【選択図】      図３
2004241951.tif 000002
【特許請求の範囲】
【請求項１】
変倍率に基づきパラメータを発生させる複数のパラメータ発生回路と、パラメータ発生回路で発生したパラメータを変倍率に依存する所定の値と比較する比較回路と、比較回路の比較結果に基づき、パラメータを選択する第１の選択回路と、画像データに重みを付与するためパラメータを乗算する乗算回路と、乗算回路からの出力を加算する加算回路とを備え、比較回路の比較結果に基づき複数のパラメータ発生回路の１つを第１の選択回路で選択し、前記乗算回路に入力することを特徴とする画像変倍回路。
【請求項２】
前記加算回路の入力の一方には、第１の選択回路で選択されたパラメータと画像データが入力される第１の乗算回路が接続され、前記加算回路のもう一方の入力には、加算回路の出力保持する保持回路の出力と第２の乗算回路の出力とを切り換えて入力する第２の選択回路とを備えたことを特徴とする請求項１記載の画像変倍回路。
【請求項３】
前記重みを付与するパラメータは、ビット減回路でビット数を減じて、第１の乗算回路及び／又は第２の乗算回路に入力することを特徴とする請求項２記載の画像変倍回路。
【請求項４】
パラメータ発生回路で、変倍率に基づき複数のパラメータを発生し、発生したパラメータを変倍率に依存する所定の値と比較回路で比較し、その比較結果に基づき、複数のパラメータの１つを選択回路で選択し、入力画像データと選択されたパラメータとを重みを付与するために乗算回路で乗算し、乗算回路の出力を加算回路で加算して、変倍画像データを得るようにしたことを特徴とする画像変倍方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、元の画データを拡大・縮小して新たな画データを生成する画像変倍回路及び画像変倍方法に関する。
【０００２】
【従来の技術】
一般に、複写機、ファクシミリ装置等の画像処理装置においては、読み取った原稿の画像を拡大又は縮小して記録紙上に記録することがある。画像データの拡大・縮小の方法として、単純水増し・間引き法、加重平均法などがある。特に主走査方向について、画像を変倍する際、画質を劣化させないよう、複数の画データを平均演算しながら、１画データずつ求めてゆく加重平均方法が提案されている（例えば、特許文献１参照）。
【０００３】
【特許文献１】
特開２００１−２５７８７４号公報
【０００４】
【発明が解決しようとする課題】
上記した特許文献１には、平均加重により、画データを拡大・縮小する方法は十分に開示されているが、加重平均により変倍する、つまり拡大・縮小する具体的な回路が開示されていない。
【０００５】
この発明は上記に鑑み、拡大及び縮小のいずれの変倍にも加重平均を取り、画質を劣化させることなく変倍できる回路を低コストで実現できる画像変倍回路を提供することを目的としている。
【０００６】
【課題を解決するための手段】
この発明の請求項１に係る画像変倍回路は、変倍率に基づきパラメータを発生させる複数のパラメータ発生回路と、パラメータ発生回路で発生したパラメータを変倍率に依存する所定の値と比較する比較回路と、比較回路の比較結果に基づき、パラメータを選択する第１の選択回路と、画像データに重みを付与するためパラメータを乗算する乗算回路と、乗算回路からの出力を加算する加算回路とを備え、比較回路の比較結果に基づき複数のパラメータ発生回路の１つを第１の選択回路で選択し、前記乗算回路に入力する。
【０００７】
この発明の請求項２に係る画像変倍回路は、請求項１に係るものにおいて、前記加算回路の入力の一方には、第１の選択回路で選択されたパラメータと画像データが入力される第１の乗算回路が接続され、前記加算回路のもう一方の入力には、加算回路の出力保持する保持回路の出力と第２の乗算回路の出力とを切り換えて入力する第２の選択回路とを備えている。
【０００８】
また、この発明の請求項３に係る画像変倍回路は、請求項１又は請求項２に係るものにおいて、重みを付与するパラメータは、ビット減回路でビット数を減じて、第１の乗算回路及び／又は第２の乗算回路に入力する。
【０００９】
また、この発明の請求項４に係る画像変倍方法は、パラメータ発生回路で、変倍率に基づき複数のパラメータを発生し、発生したパラメータを変倍率に依存する所定の値と比較回路で比較し、その比較結果に基づき、複数のパラメータの１つを選択回路で選択し、入力画像データと選択されたパラメータとを重みを付与するために乗算回路で乗算し、乗算回路の出力を加算回路で加算して、変倍画像データを得る。
【００１０】
【発明の実施の形態】
以下、実施の形態により、この発明をさらに詳細に説明する。図１は、この発明の画像変倍回路が実施される複合機（コピー機能、ファクス機能、読み取り機能等の多機能を有する）の構成を示す。この実施形態複合機は、ＭＰＵ１と、ＮＣＵ２と、ＭＯＤＥＭ３と、ＲＯＭ４と、ＲＡＭ５と、画像メモリ６と、画像読取部７と、操作部８と、表示部９と、プリンタ１０と、ＣＯＤＥＣ１１と、画像変倍回路１２と、バス１３とを備えている。
【００１１】
ＭＰＵ１は、この実施形態複合機の全体を制御する機能を有する。このＭＰＵ１には、ＮＣＵ（Ｍｅｔｗｏｒｋ  Ｃｏｎｔｒｏｌ  Ｕｎｉｔ）２、ＭＯＤＥＭ３が接続されている。ＮＣＵ２は、ＭＰＵ１によって制御されて、回線１４と当該複合機との接続を制御するとともに、通信相手の電話番号に応じたダイヤルパルスを送出する機能及び着信を検出する機能を有する。なお、回線１４は、一般公衆回線網（ＰＳＴＮ）に接続されている。
【００１２】
ＭＯＤＥＭ３は、送信データの変調及び受信データの復調、具体的にはデジタル信号である送信データをアナログの音声信号に変調して、ＮＣＵ２を介して回線１４に送出し、また逆に、回線１４からＮＣＵ２０を介して、受信したアナログの音声信号をデジタル信号に復調する。ＲＯＭ４は、この複合機全体の動作を制御するためのプログラム等を予め記憶してある。ＲＡＭ５は、ＭＰＵ１による制御に必要なデータ及び制御動作時に一時記憶が必要なデータ等を記憶する。画像メモリ６は、画像読取部７で読み取った画像データを記憶し、または外部から回線１４とＭＯＤＥＭ３を介して、受信した画像データを記憶する。
【００１３】
画像読取部７は、ＣＣＤラインイメージセンサにより原稿画像を光電変換して読み取る。画像読取部７は、ＣＣＤラインイメージセンサで読み取った画像データにつき、Ａ／Ｄ変換、シェーディング補正、ガンマ補正、２値化処理などの種々の画像処理を実行する。
【００１４】
操作部８は、スタートキー、コピーモード・ファクスモード等のモードを切り換えるモード切換キー、電話番号やファクス番号等の数字を入力するためのテンキー、ワンタッチキー、短縮キー、その他種々の動作を指示するためのキーを有する。表示部９は、操作部８の操作により入力された電話番号、ファクス番号、プリンタのトナー残量等の種々の情報を表示する。
【００１５】
プリンタ１０は、記録すべき画像データを記録する。ＣＯＤＥＣ１１は、画像読取部７で読み取った画像データ、あるいは記憶中の画像データを送信するために、ＭＨ、ＭＲ、ＭＭＲ方式等により、符号化（エンコード）し、受信画像データを記録するために復号（デコード）する。画像変倍回路１２は、入力される変倍率に応じて、画像データを拡大あるいは縮小処理して出力する。この画像変倍回路１２に本願発明を採用している。
【００１６】
画像変倍回路１２の具体的な回路構成は、図２、図３に示している。画像変倍回路１２は、ｅｎａｂｌｅ信号が「１」でクロック信号ＣＬＫを受ける度に、信号αｎを出力する記憶回路２１と、この信号αｎと定数Ａとを入力に受け、両者を加算して、加算値α＋Ａを出力する加算器２２と、信号αｎと定数Ｂとを入力に受け、減算を行い、減算値α−Ｂを出力する減算器２３と、定数Ｃと信号αｎとを入力に受け、減算を行い、減算Ｃ−αを出力する減算器２４と、加算器２２からの出力α＋Ａと減算器２３の出力α−Ｂとを入力に受け、セレクト端子に受けるＳＡＭＰＬＥ信号により、いずれか一方の入力を選択して出力し、記憶回路２１に入力するセレクト（１）回路２５と、減算器２３からの出力α−Ｂを入力に受け、このα−Ｂと、所定値とを比較し、その結果をＳＡＭＰＬＥ信号として出力する判定回路２６と、ＳＡＭＰＬＥ信号とＥｏｒＲ（縮小時にＲ：０、拡大時にＥ：１）に応じた信号を入力に受けるＯＲ回路２７と、定数Ｂと信号αｎとを入力に受け、セレクト端に受けるＯＲ回路２７からの信号により、いずれか一方の入力を選択して出力するセレクト（２）回路２８と、このセレクト（２）回路２８の出力をビットシフトさせて、データのビット数を減らして（例えば１３ビット→８ビット）、係数Ｗ１を出力するビット減回路２９と、減算器２４の出力Ｃ−αをビットシフトさせて、データのビット数をへ減らして（例えば１３ビット→８ビット）、係数Ｗ２を出力するビット減回路３０とを備えている。ビット減回路２９、３０を設けるのは、例えばＡ３サイズからＡ４サイズの画像にデータを縮小する場合、変倍率を２１０／２９７としても良いが、４９６０／７０１６としても良い。ところが、後者の４９６０／７０１６から係数Ｗ１、Ｗ２を発生させると、図３の回路規模が大きくなるため、係数Ｗ１、Ｗ２のビット数を減らして回路規模を小さくし得るためである。
【００１７】
定数Ａは、図４に示すように、変倍率＝Ｎ／Ｄ（Ｎ、Ｄ：自然数）とした場合、縮小の場合Ｄ−Ｎ（例えば、変倍率５／１８の場合、Ａ＝１８−５＝１３）であり、拡大の場合はＤ（例えば、変倍率９／７の場合、Ａ＝７）である。また、定数Ｂは、縮小の場合はＮ（例えば、変倍率５／１８の場合、Ｂ＝５）、拡大の場合はＮ−Ｄ（例えば、変倍率８／７の場合、Ｂ＝９−７＝２）である。また、定数Ｃは、縮小の場合はＤ（例えば、変倍率５／１８の場合、Ｃ＝１８）、拡大の場合はＮ（例えば、変倍率９／７の場合、Ｃ＝９）である。これら定数Ａ、Ｂ、Ｃは、変倍率に応じて定まる定数（パラメータ）である。
【００１８】
判定回路２６の出力は、図５に示すように、拡大の場合、α−Ｂ≧０が成立する場合に「１」を出力し、成立しない場合に「０」を出力する。一方、縮小の場合は、α−Ｂ≦０が成立する場合に「１」を出力し、成立しない場合は「０」を出力する。この判定回路２６の出力をＳＡＭＰＬＥ信号とする。セレクト（１）回路２５は、ＳＡＭＰＬＥ信号＝「１」の場合は、α＋Ａを出力し、ＳＡＭＰＬＥ信号＝「０」の場合は、α−Ｂを出力する。セレクト（２）回路２８は、ＳＡＭＰＬＥ信号＝「１」か、Ｅ（拡大）のとき、α信号を選択出力し、ＯＲ回路２７の出力「０」の場合には、Ｂを選択出力する。
【００１９】
画像変倍回路１２は、更にビット減回路２９の出力である係数Ｗ１と、ビット減回路３０の出力である係数Ｗ２とを入力に受けて加算する加算器（１）３２と、前記係数Ｗ１と入力データＤｎとを入力に受けて乗算する乗算器（１）３３と、ＲＥ信号有りでクロック信号ＣＬＫを受ける毎に入力データＤｎを取り込み記憶し、１データ分遅延させて出力する記憶回路３４と、前記係数Ｗ２と記憶回路３４よりの遅延入力データとを入力に受けて乗算する乗算器（２）３５と、クロック信号ＣＬＫを受ける毎に、ＯＲ回路２７からのＳＬ３信号を記憶して遅延出力する記憶回路３６と、クロック信号ＣＬＫを受ける毎にトリガされ、後述の加算器（２）３９よりの出力（００  とする）を記憶し、１画像データ分の期間遅延させて出力する記憶回路３７と、セレクト端子に受ける記憶回路３６からの１クロック分遅延の選択信号ＳＬ３により、乗算器（２）３５の出力か、記憶回路３７の出力のいずれかを選択して出力するセレクト（３）回路３８と、乗算器（１）３３の出力とセレクト（３）回路３８の出力とを入力に受けて加算し、加算結果を出力する加算器（２）３９と、加算器（１）３２の出力と加算器（２）３９の出力とを入力に受けて加算器（２）３９の出力を加算器（１）３２の出力で除算する除算器４０とを備えている。上記のようにセレクト（３）回路３８には、ＯＲ回路２７の出力であるＳＬ３信号を記憶回路３６で１クロック分の期間遅延させた信号として、セレクト端子に入力するようになっており、セレクト端子に入力される信号ＳＬ３が「１」の場合に、乗算器（２）３５の出力が選択され、信号ＳＬ３が「０」の場合には、記憶回路３７の出力が選択される。後述のように、セレクト（３）回路３８での切り換えは縮小処理でなされ、拡大処理の場合はセレクト（３）回路は乗算器３５の出力を選択したままである。
【００２０】
次に、この実施形態の画像変倍回路１２において、５／１８の変倍（縮小）処理を行う場合を例に取り、縮小処理を説明する。Ｎ／Ｄ＝５／１８であるから、Ａは１８−５＝１３、Ｂ＝５、Ｃ＝１８となる。したがって、図７に示すように、減算器２４の出力はＣ−αは１８−α、加算器２２の出力α＋Ａはα＋１３、減算器２３の出力はα−Ｂはα−５となる。また、判定回路２６ではα−５≦０か否か判定される。図７、図８に縮小率５／１８とした場合の画像変倍回路１２の各部の信号値を示している。この図７、図８において、ＳＥＬ１はセレクト（１）回路２６の出力を、ＳＥＬ２はセレクト（２）回路２８の出力を、ＳＥＬ３はセレクト（３）回路３８の出力を示している。また、加算器１は加算器（１）３２の出力を、乗算器１は乗算器（１）３３の出力を、乗算器２は乗算器（２）３５の出力を、加算器２は加算器（２）３９の出力を、それぞれ示している。同様にＦ／Ｆ１、Ｆ／Ｆ２、Ｆ／Ｆ３、Ｆ／Ｆ４は、それぞれ記憶回路２１、３４、３６、３７の各出力を示している。
【００２１】
５／１８の縮小では、図１１に示すように、縮小前のデータとしてＤ０  、Ｄ１  、……、Ｄ１７と１８個の入力データが入力され、縮小後のデータであるＯ０  、Ｏ１  、……、Ｏ４  の５つの出力データに変換処理され、その繰り返しとなる。αｎは図７に示すように、初期値が１８であり、その後、１３、８、３、１６、１１、６、１、１４、……と５ずつ減じながら変化してゆく。
【００２２】
最初のαｎ＝１８となるタイミング、つまり入力データＤ０  が入力されるタイミングでは、Ｃ−αが０、α＋Ａが３１、α−Ｂが１３、α−Ｂ≦０でないので、判定回路２６のＳＡＭＰＬＥが「０」である。そのため、セレクト（１）回路２５は、α−Ｂ（＝１３）を記憶回路２１に入力する。一方、ＯＲ回路２７の入力であるＳＡＭＰＬＥ、Ｒとも「０」なので、セレクト（２）回路２８は、Ｂ（＝５）を出力する。このＢ（＝５）がビット減回路２９を経て、係数Ｗ１  として出力する。一方、減算器２４の出力Ｃ−αは０であり、ビット減回路３０を経て係数Ｗ２  ＝０として出力する。加算器（１）３２は、係数Ｗ１  、Ｗ２  を加算し、５を出力する。もっとも、縮小処理において、この時点の加算器（１）３２の出力は、除算器（４０）の除数として使用しないので、後述のように、１８である必要はなく、乗算器（１）３３に入力する係数Ｗ１  を５とするために、Ｂ＝５を選択し、結果としてＷ１  ＋Ｗ２  を５としている。
【００２３】
セレクト（３）回路３８は、記憶回路３６が初期値「１」でセットされているので、乗算器（２）３５の出力を選択する。この出力を加算器（２）３９に入力する。係数Ｗ２  は「０」なので、乗算器（２）３５の出力は０Ｄ１  である。一方、乗算器（１）３３では入力データＤ０  とビット減回路２９からＢ＝５を受け、５・Ｄ０  を出力し、加算器（２）３９に入力する。加算器（２）３９は、Ｏ０  ＝０Ｄ−１＋５Ｄ０  を出力する。除算器４０では（０Ｄ−１＋５Ｄ０  ）／５が演算され、出力信号Ｄｏｕｔとして出力される。
【００２４】
次のタイミングに至ると、αｎが１３、Ｃ−αが５、α＋Ａが２６、α−Ｂが８、α−Ｂ≦０でないので、判定回路２６の出力ＳＡＭＰＬＥが「０」である。
そのため、セレクト（１）回路２５は、α−Ｂ（＝８）を記憶回路２１に入力する。一方、ＯＲ回路２７の入力であるＳＡＭＰＬＥ、Ｒとともに「０」なので、セレクト（２）回路２８はＢ（＝５）を出力する。このＢ＝５が、やはりビット減回路２９を経て係数Ｗ１  として出力される。一方、減算器２４の出力Ｃ−αは５であり、ビット減回路３０を経て、係数Ｗ２  として出力する。加算器（１）３２は係数Ｗ１  、Ｗ２  を加算し、１０を出力する。
【００２５】
セレクト（３）回路３８は、記憶回路３６からの信号が「０」なので、記憶回路３７の出力（Ｏ０  ＝０Ｄ−１＋５Ｄ０  ）を選択し、加算器（２）３９に入力する。一方、乗算器（１）３３では入力データＤ１  とビット減回路２９からのＷ１  ＝５を受け、５Ｄ１  を出力し、加算器（２）３９に入力する。加算器（２）３９は、Ｏ０  ＋５Ｄ１  を出力し、記憶回路３７に記憶する。除算器４０では（Ｏ０  ＋５Ｄ１  ）／１０が演算され、出力信号Ｄｏｕｔとして出力される。
【００２６】
更に、次のタイミングに至ると、αｎが８、Ｃ−αが１０、α＋Ａが２１、α−Ｂが３、α−Ｂ≦０でないので、判定回路２６の出力ＳＡＭＰＬＥが「０」である。そのため、セレクト（１）回路２５は、α−Ｂ（＝３）を記憶回路２１に入力する。一方、ＯＲ回路２７の入力であるＳＡＭＰＬＥ、Ｒとともに「０」なので、セレクト（２）回路２８はＢ（＝５）を出力する。このＢ＝５が、やはりビット減回路２９を経て係数Ｗ１  として出力される。一方、減算器２４の出力Ｃ−αは１０であり、ビット減回路３０を経て、係数Ｗ２  として出力する。加算器（１）３２は係数Ｗ１  、Ｗ２  を加算し、１５を出力する。
【００２７】
セレクト（３）回路３８は、記憶回路３６の出力がなお「０」なので、記憶回路３７の出力（Ｏ０  ＝Ｏ０  ＋５Ｄ１  ）を選択し、加算器（２）３９に入力する。一方、乗算器（１）３３では入力データＤ２  とビット減回路２９からのＷ１  ＝５を受け、５Ｄ２  を出力し、加算器（２）３９に入力する。加算器（２）３９は、Ｏ０  ＋５Ｄ２  を出力し、記憶回路３７に記憶する。除算器４０は（Ｏ０  ＋５Ｄ２  ）／１５が演算され、出力信号Ｄｏｕｔとして出力される。
【００２８】
続いて、次のタイミングに至ると、αｎが３、Ｃ−αが１５、α＋Ａが１６、α−Ｂが−２、α−Ｂ≦０であるので、判定回路２６の出力ＳＡＭＰＬＥが「１」となる。そのため、セレクト（１）回路２５は、α＋Ａ（＝１６）を記憶回路２１に入力する。また、ＳＡＭＰＬＥ＝「１」なので、ＯＲ回路２７からの「１」により、セレクト（２）回路２８は、αｎ＝３を出力する。この「３」がビット減回路２９を係数Ｗ１  として出力される。一方、減算器２４の出力Ｃ−αは１５であり、ビット減回路３０を経て、係数Ｗ２  として出力する。加算器（１）３２は、Ｗ１  、Ｗ２  を加算し、１８を出力する。この出力１８は、除算器４０に入力され、加重平均のための除数として使用される。
【００２９】
セレクト（３）回路３８は、信号ＳＬ３が「１」となるものの、記憶回路３６の出力がなお「０」なので、記憶回路３７の出力（Ｏ０  ＝Ｏ０  ＋５Ｄ２  ）を選択し、加算器（２）３９に入力する。一方、乗算器（１）３３では入力データＤ３  とビット減回路２９からのＷ１  ＝３を受けて乗算し、３Ｄ３  を出力し、加算器（２）３９に入力する。加算器（２）３９は、Ｏ０  ＋３Ｄ３  を出力し、記憶回路３７に記憶する。除算器４０では、加算器（２）３９の出力を加算器（１）３２の出力で除算し、Ｄｏｕｔ＝（Ｏ０  ＋３Ｄ３  ）／１８（＝５Ｄ０  ＋５Ｄ１  ＋５Ｄ２  ＋３Ｄ３  ）／１８を出力する。以上のようにして、元の４回分のデータから加重平均処理して、５／１８に縮小する縮小後の１回分のデータが得られたことになる。
【００３０】
続くタイミングでは、αｎが１６、Ｃ−αが２、α＋Ａが２９、α−Ｂが１１で、α−Ｂ≦０でないので、判定回路２６の出力ＳＡＭＰＬＥが「０」である。
セレクト（２）回路２８、ビット減回路２９を経て、係数Ｗ１  ＝５が出力され、入力データＤ４  とともに、乗算器（１）３３に入力され、乗算器（１）３３から５Ｄ４  が出力される。また、セレクト（３）回路３８は、記憶回路３６に記憶されていた信号ＳＬ３の「１」によりセレクト端子に「１」が入力されているので、乗算器（２）３５の出力を選択する。乗算器（２）３５には、ビット減回路３０より、Ｗ２  ＝２と、記憶回路３４よりＤ３  が入力され、乗算器（２）３５より２Ｄ３  が出力される。そのため、加算器（２）３９より出力Ｏ１  ＝２Ｄ３  ＋５Ｄ４  が出力される。以後、タイミングが順次経過してαｎが１１、６、……、と変化しながら経過するにつれ、同様の演算がなされ、加算器（２）３９からＯ１  ＝Ｏ１  ＋５Ｄ５  、Ｏ１  ＝Ｏ１  ＋５Ｄ６  が出力される。
【００３１】
続いて、αｎ＝１となるタイミングに至ると、αｎが１なので、Ｃ−αが１７、α＋Ａが１４、α−Ｂが−４、α−Ｂ≦０であり、判定回路２６の出力ＳＡＭＰＬＥが「１」となる。そのため、セレクト（１）回路２５は、α＋Ａ（＝１４）を記憶回路２１に入力する。また、ＳＡＭＰＬＥ＝「１」なので、ＯＲ回路２７からの「１」により、セレクト（２）回路２８は、αｎ＝１を出力する。この「１」がビット減回路２９を係数Ｗ１  として出力される。一方、減算器２４の出力Ｃ−αは１７であり、ビット減回路３０を経て、係数Ｗ２  として出力する。加算器（１）３２は、Ｗ１  、Ｗ２  を加算し、１８を出力する。この出力１８は、除算器４０に入力され、加重平均のための除数として使用される。
【００３２】
セレクト（３）回路３８は、記憶回路３６の出力がなお「０」なので、記録回路３７の出力（Ｏ１  ＝２Ｄ３  ＋５Ｄ４  ＋５Ｄ５  ＋５Ｄ６  ）を選択し、加算器（２）３９に入力する。一方、乗算器（１）３３では入力データＤ７  とビット減回路２９からのＷ１  ＝１を受けて乗算し、１Ｄ７  を出力し、加算器（２）３９に入力する。加算器（２）３９は、Ｏ１  ＋１Ｄ７  を出力し、記憶回路３７に記憶する。
除算器４０は、加算器（２）３９の出力を加算器（１）３２の出力で除算し、Ｄｏｕｔ＝（Ｏ１  ＋１・Ｄ７  ）／１８（＝２Ｄ３  ＋５Ｄ４  ＋５Ｄ５  ＋５Ｄ６  ＋１Ｄ７  ）／１８を出力する。この出力Ｄｏｕｔが２つ目の縮小後データとなる。
【００３３】
続いて、この実施形態の画像変倍回路１２において、９／７の変倍（拡大）処理を行う場合を例にとり、拡大処理を説明する。Ｎ／Ｄ＝９／７であるから、Ａは７、Ｂは９−７＝２、Ｃ＝９となる。したがって、減算器２４の出力Ｃ−αは９−α、加算器２２の出力α＋Ａはα＋７、減算器２３の出力α−Ｂはα−２となる。また、判定回路２６でα−２≧０か否か判定される。
【００３４】
図９、図１０に拡大率９／７とした場合の変倍回路１２の各部の信号値を示している。
【００３５】
９／７の拡大では、図１２に示すように、Ｄ０  、Ｄ１  、……、Ｄ６  の７つの入力データが入力され、Ｏ０  、Ｏ１  、……、Ｏ８  の９つの出力データに変換処理され、その繰り返しとなる。αｎは、図９に示すように、初期値が０であり、その後、７、５、３、１、８、６、……、と２ずつ減じながら変化してゆく。
【００３６】
αｎ＝０の最初のタイミングでは、Ｃ−αが９、α＋Ａが７、α−Ｂが−２である。α−Ｂ＜０なので、判定回路２６の出力ＳＡＭＰＬＥが「１」となる。そのため、セレクト（１）回路２５は、α＋Ａ（＝７）を記憶回路２１に入力する。一方、ＯＲ回路２７の入力である拡大を示すＥが「１」なので、セレクト（２）回路２８はα＝０を出力する。このα（＝０）がビット減回路２９を経て、係数Ｗ１  として出力する。一方、減算器２４の出力Ｃ−αは９であり、ビット減回路３０を経て係数Ｗ２  として出力する。加算器（１）３２は、係数Ｗ１  、Ｗ２  を加算して９を出力する。この出力９は、除算器４０に入力され、平均演算のための除数として使用される。
【００３７】
乗算器（２）３５では入力データＤ０  が記憶回路３４を介して入力され、他方ビット減回路３０から９が入力されるので、９・Ｄ０  を出力する。この９・Ｄ０  は、セレクト（３）回路３８を経て、加算器（２）３９に入力される。一方、乗算器（１）３３の出力は、Ｄ１  ×０で０であり、したがって加算器（２）３９から９Ｄ０  ＋０Ｄ１  ＝９Ｄ０  が出力される。そして、除算器４０から（９Ｄ０  ＋０Ｄ１  ）／９が出力データＤｏｕｔとして出力される。
【００３８】
次のタイミングに至ると、αｎが７、Ｃ−αが２、α＋Ａが１４、α−Ｂが５、α−Ｂ＜０でないので、判定回路２６の出力ＳＡＭＰＬＥが「０」である。そのため、セレクト（１）回路２５は、α−Ｂ（＝５）を記憶回路２１に入力する。一方、ＯＲ回路２７の入力であるＳＡＭＰＬＥ、Ｅともに「０」なので、セレクト（２）回路２８は、α（＝７）を出力する。このα＝７がビット減回路２９を経て係数Ｗ１  として出力する。一方、減算器２４の出力Ｃ−αは２であり、ビット減回路３０を経て、係数Ｗ２  として出力する。加算器（１）３２は、Ｗ１  、Ｗ２  を加算して、９を出力する。この出力９も除算器４０に入力され、平均演算のための除数として使用される。
【００３９】
乗算器（２）３５では、記憶回路３４からのＤ０  とビット減回路３０からの２が入力されるので、２Ｄ０  を出力する。この２Ｄ０  はセレクト（３）回路３８を経て、加算器（２）３９に入力される。一方、乗算器（１）３３の出力は、Ｄ１  ・７であり、したがって加算器（２）３９からは（２Ｄ０  ＋７Ｄ１  ）が出力される。そして、除算器４０から（２Ｄ０  ＋７Ｄ１  ）／９が出力データＤｏｕｔ＝Ｏ１  として出力される。
【００４０】
次のタイミングに至ると、αｎが５、Ｃ−αが４、α＋Ａが１２、α−Ｂが３、α−Ｂ＜０でないので、判定回路２６の出力ＳＡＭＰＬＥが「０」である。そのため、セレクト（１）回路２５は、α−２（＝３）を記憶回路２１に入力する。一方、ＯＲ回路２７の入力であるＥが「１」なので、セレクト（２）回路２８は、α＝５を出力する。このα（＝５）がビット減回路２９を経て係数Ｗ１  として出力する。一方、減算器２４の出力Ｃ−αは４であり、ビット減回路３０を経て、係数Ｗ２  として出力する。加算器（１）３２は、Ｗ１  、Ｗ２  を加算して、９を出力する。この出力９も除算器４０に入力され、平均演算のための除数として使用される。
【００４１】
乗算器（２）３５では、記憶回路３４からのＤ１  とビット減回路３０からのＷ２  （＝４）が入力されるので、４Ｄ１  を出力する。この４Ｄ１  はセレクト（３）回路３８を経て、加算器（２）３９に入力される。一方、乗算器（１）３３の出力は、Ｄ２  ・５であり、したがって加算器３９からは（４Ｄ１  ＋５Ｄ２  ）が出力される。そして、除算器４０から（４Ｄ１  ＋５Ｄ２  ）／９が出力データＯ２  として出力される。
【００４２】
次のタイミングに至ると、αｎが３、Ｃ−αが６、α＋Ａが１０、α−Ｂが１、α−Ｂ＜０でないので、判定回路２６の出力ＳＡＭＰＬＥが「０」である。そのため、セレクト（１）回路２５は、α−２（＝１）を記憶回路２１に入力する。一方、ＯＲ回路２７の入力である拡大を示すＥが「１」なので、セレクト（２）回路２８は、α＝３を出力する。このα（＝３）がビット減回路２９を経て係数Ｗ１  として出力する。一方、減算器２４の出力Ｃ−αは６であり、ビット減回路３０を経て、係数Ｗ２  として出力する。加算器（１）３２は、Ｗ１  、Ｗ２  を加算して、９を出力する。この出力９も除算器４０に入力され、平均演算のための除数として使用される。
【００４３】
乗算器（２）３５では、記憶回路３４からのＤ２  とビット減回路３０からの６が入力されるので、６・Ｄ２  を出力する。この６・Ｄ２  はセレクト（３）回路３８を経て、加算器（２）３９に入力される。一方、乗算器（１）３３の出力は、Ｄ４  ・３であり、したがって加算器（２）３９からは（６Ｄ２  ＋３Ｄ３  ）が出力される。そして、除算器４０から（６Ｄ２  ＋３Ｄ３  ）／９が出力データＯ３  として出力される。
【００４４】
次のタイミングに至ると、αｎが１、Ｃ−αが８、α＋Ａが８、α−Ｂが−１、α−Ｂ＜０であるので、判定回路２６の出力ＳＡＭＰＬＥが「１」である。そのため、セレクト（１）回路２５は、α＋Ａ（＝８）を記憶回路２１に入力する。一方、ＯＲ回路２７の入力であるＳＡＭＰＬＥ、Ｅとともに「１」なので、セレクト（２）回路２８は、α＝１を出力する。このα（＝１）がビット減回路２９を経て係数Ｗ１  として出力する。一方、減算器２４の出力Ｃ−αは８であり、ビット減回路３０を経て、係数Ｗ２  として出力する。加算器（１）３２は、Ｗ１  、Ｗ２  を加算して、９を出力する。この出力９も除算器４０に入力され、平均演算のための除数として使用される。
【００４５】
乗算器（２）３５では、記憶回路３４からのＤ３  とビット減回路３０からのＷ２  ＝８が入力されるので、８Ｄ３  を出力する。この８Ｄ３  はセレクト（３）回路３８を経て、加算器（２）３９に入力される。一方、乗算器（１）３３の出力は、Ｄ４  １であり、したがって加算器３９からは（８Ｄ３  ＋１Ｄ４  ）が出力される。そして、除算器４０から（８Ｄ３  ＋１Ｄ４  ）／９が出力データＯ４  として出力される。
【００４６】
以上のような平均処理が更にクロックタイミングの経過につれ継続され、拡大処理が実行される。
【００４７】
【発明の効果】
この発明によれば、複数のパラメータ発生回路を選択することにより、加重平均法を適用して任意の変倍率で拡大・縮小を行える。特に加重回路の出力を保持し、保持された値に更に重み付けした画像データを足し込んで行くので、加重平均法による変倍・特に縮小処理を容易に行うことができる。
【図面の簡単な説明】
【図１】この発明の画像変倍回路が実施される複合機の構成を示すブロック図である。
【図２】同複合機で使用される画像変倍回路の一部を示すブロック図である。
【図３】図２とともに、同複合機で使用される画像変倍回路の一部を示すブロック図である。
【図４】同画像変倍回路に入力される定数と変倍率との関係を説明する図である。
【図５】同画像変倍回路におけるパラメータ選択回路の選択判定を説明する図である。
【図６】同画像変倍回路におけるリード／ライト時のクロック信号を説明する図である。
【図７】同画像変倍回路で変倍率５／１８で縮小する場合の回路各部のデータを示す図である。
【図８】図７とともに、同画像変倍回路で変倍率５／１８で縮小する場合の回路各部のデータを示す図である。
【図９】同画像変倍回路で変倍率９／７で拡大する場合の回路各部のデータを示す図である。
【図１０】図９とともに、同画像変倍回路で変倍率９／７で拡大する場合の回路各部のデータを示す図である。
【図１１】同画像変倍回路で５／１８の縮小を行う場合の入力データと出力データの関係を説明する図である。
【図１２】同画像変倍回路において、９／７の拡大を行う場合の入力データと出力データの関係を説明する図である。
【符号の説明】
７                          画像読取部
１２                        画像変倍回路
２１、３４、３６、３７      記憶回路
２２                        加算器
２３、２４                  減算器
２５、２８、３８            セレクト回路
２６                        判定回路
２７                        ＯＲ回路
２９、３０                  ビット減回路
３１                        ＡＮＤ回路
３２                        加算器（１）
３３                        乗算器（１）
３５                        乗算器（２）
３９                        加算器（２）
４０                        除算器
【図１】
2004241951.tif 000003
【図２】
2004241951.tif 000004
【図３】
2004241951.tif 000005
【図４】
2004241951.tif 000006
【図５】
2004241951.tif 000007
【図６】
2004241951.tif 000008
【図７】
2004241951.tif 000009
【図８】
2004241951.tif 000010
【図９】
2004241951.tif 000011
【図１０】
2004241951.tif 000012
【図１１】
2004241951.tif 000013
【図１２】
2004241951.tif 000014