(57)【要約】【課題】電圧制御発振器（ＶＣＯ）を主体にした位相ロックドループ（ＰＬＬ）回路を含む高集積化された半導体集積回路では、ＶＣＯの電圧対周波数特性の測定を高速で、確実に行う必要がある。【解決手段】ＰＬＬ回路において、ＶＣＯ３の出力信号を、バッファ列でなる遅延計測回路１０に入力し、そのバッファ列の各出力を保持する保持回路１１および制御判定部１２に導入する回路構成により、前記ＶＣＯ３へ外部入力信号端子７から起動信号を印加して、上記起動信号の期間内にＶＣＯ特性を判定することで、ＰＬＬ回路動作の測定が、高速で、かつ確実に実施できる。【選択図】　図１
2004007152.tif 000002
【特許請求の範囲】
【請求項１】
基準信号を入力する位相比較回路、前記位相比較回路の出力を平滑化するローパスフィルタ、前記ローパスフィルタからの出力で動作する電圧制御発振器および前記電圧制御発振器の出力信号を分周して前記位相比較回路へ帰還入力する分周回路を備える位相ロックドループ回路と、前記電圧制御発振器の出力信号を入力する多段のバッファ列でなる遅延計測回路および前記遅延計測回路の多段各出力を保持する保持回路とをそなえた半導体集積回路。
【請求項２】
基準信号を入力する位相比較回路、前記位相比較回路の出力を平滑化するローパスフィルタ回路、前記ローパスフィルタ回路からの出力で動作する電圧制御発振器および前記電圧制御発振器の出力信号を分周して前記位相比較回路へ帰還入力する分周回路を備える位相ロックドループ回路と、前記電圧制御発振器の出力信号を入力する多段のバッファ列でなる遅延計測回路、前記遅延計測回路の多段各出力を保持する保持回路および前記保持回路の状態を判定する制御判定回路とをそなえた半導体集積回路。
【請求項３】
基準信号を入力する位相比較回路、前記位相比較回路の出力を平滑化するローパスフィルタ回路、前記ローパスフィルタ回路からの出力で動作する電圧制御発振器および前記電圧制御発振器の出力信号を分周して前記位相比較回路へ帰還入力する分周回路を備える位相ロックドループ回路と、前記電圧制御発振器の出力信号を入力する多段のバッファ列でなる遅延計測回路、前記遅延計測回路の多段各出力を保持する保持回路、前記保持回路の状態を判定する変化点検出回路および単調増加判定回路をそなえた半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電圧制御発振器（Ｖｏｌｔａｇｅ−Ｃｏｎｔｒｏｌｌｅｄ　Ｏｓｃｉｌｌａｔｏｒ―以下、ＶＣＯと略称）を主体にした位相ロックドループ（Ｐｈａｓｅ　Ｌｏｃｋｅｄ　Ｌｏｏｐ―以下、ＰＬＬと略称）回路を含む半導体集積回路に関するものである。
【０００２】
【従来の技術】
半導体集積回路技術の高度化、微細化により、回路動作の高速化が可能となるため、集積回路化されたＰＬＬあるいはＶＣＯもまた高速化、高周波数化が進んでいる。
【０００３】
一方、集積回路化された半導体デバイスのＰＬＬ或いはＶＣＯの検査のためには、ロックテストはもちろん、集積回路化されたＶＣＯの電圧対周波数特性（以下、ＶＣＯ特性と略称）の測定を、確実、迅速に行う必要がある。しかし、非常に高速なＶＣＯ特性をデバイスの外部から測定することは大変困難である。
【０００４】
従来のＶＣＯ特性の測定方法の一つに、高速テスタによる外部観測という手法がある。図７により、従来の高速テスト回路による外部観測の例を説明する。
【０００５】
図７のＰＬＬ回路は、位相比較器１、ローパスフィルタ（ＬＰＦ）２、ＶＣＯ３および分周回路４のループ構成であり、信号端子５から入力される基準信号（ＲＥＦＣＬＫ）およびＶＣＯ３の出力信号を入力とする分周回路４からの出力信号が、それぞれ位相比較器１に入力され、互いの位相が比較される。両信号の位相差に対応した位相比較器１の出力は、ローパスフィルタ（ＬＰＦ）２に入力されて平滑化され、その信号がＶＣＯ３に入力される。ＶＣＯ３は、入力された電圧に応じた発振周波数で発振し、ＰＬＬ出力として、信号線６に出力信号を生ずるとともに、このＰＬＬ出力信号が分周回路４に入力され、この分周回路４の信号が、位相比較器１へ帰還入力される。
【０００６】
通常のＰＬＬ動作は、以上のようなフィードバック系構成によってなされるのであるが、ＶＣＯ特性のテスト時には、ＶＣＯ３に対して、信号端子７から入力信号（ＶＣＯＩＮ）を直接印加して、ＶＣＯ３からのＰＬＬ出力（ＶＣＯＯＵＴ）を信号端子６から、高速テスターで直接観測する。また場合によっては、外部に分周回路を設けて、周波数を落とし、それを所定のテスターで二次的に観測する。
【０００７】
従来のＶＣＯ特性の測定方法のもう一つの例として、周波数カウンタ回路内蔵による判定という手法がある。図８により、周波数カウンタ回路内蔵による判定について説明する。
【０００８】
図８のＰＬＬ回路は、図７と同様の、位相比較器１、ローパスフィルタ（ＬＰＦ）２、ＶＣＯ３および分周回路４のループ構成を有するほか、周波数カウンタ８および読み出し部９を内蔵している。
【０００９】
ＰＬＬ動作は、図７の回路の場合と同じであるが、ＶＣＯ特性のテスト時には、信号端子７からＶＣＯ３へ、直接、入力信号（ＶＣＯＩＮ）を印加して、ＶＣＯ３からのＰＬＬ出力信号を、信号端子６から、内蔵された周波数カウンタ８に入力し、ここで周波数を判定し、読み出し部９から読み出す。
【００１０】
【発明が解決しようとする課題】
従来の方式のうち、高速テスターによる外部観測の場合は、近年のプロセス微細化に伴いＰＬＬの発振周波数も飛躍的に高くなり、ＬＳＩの外部に出力して観測することは、インピーダンスマッチングやノイズの混入など高周波信号に伴う障害の影響が大きくなり、大変困難になるという課題があった。
【００１１】
また、もう一つの周波数カウンタ回路内蔵による判定の場合では、内蔵された周波数カウンタ８での周波数判定の測定にかなりの時間を要し、テスト時間の増大を招くという課題があるとともに、その回路規模も決して無視できない。
【００１２】
本発明はこれらの不具合を回避する新しい方策を提供するものである。
【００１３】
【課題を解決するための手段】
前記課題を解決するために、本発明の半導体集積回路は、ＶＣＯを含むＰＬＬ回路と、前記ＶＣＯの出力信号を入力する多段のバッファ列でなる遅延計測回路、前記遅延計測回路の多段各出力を保持する保持回路および前記保持回路の状態を判定する制御判定回路とをそなえたもので、前記遅延計測回路でＶＣＯの出力信号を、その出力信号の１周期以内で計測して、保持回路に保持することで、ＰＬＬ回路動作を、ＶＣＯ特性の判定によって、迅速に行うことができる。
【００１４】
また、本発明の半導体集積回路は、前記制御判定回路として、前記保持回路の出力に変化点検出回路と単調増加判定回路を設けたもので、これにより、測定期間中のＶＣＯ出力を単調増加判定回路での出力判定で検知するだけという、非常に簡便な測定となり、検査工程の簡素化、迅速化が可能であると共に、高周波になればなるほど、回路規模が少なくて済むという利点も得られる。
【００１５】
【発明の実施の形態】
本発明を、図１の回路構成図により、その実施の形態で詳しく説明する。
【００１６】
図１の回路構成は、位相比較器１、ＬＰＦ２、ＶＣＯ３、分周回路４、遅延計測回路１０、保持回路１１および制御判定部１２を備えている。
【００１７】
回路動作を概説すると、入力端子５から基準信号（ＲＥＦＣＬＫ）が位相比較器１に入力され、位相比較器１の出力はＬＰＦ２で平滑化され、ＬＰＦ２の出力はＶＣＯ３に入力される。ＶＣＯ３の出力は、分周回路４を経由して、位相比較器１に入力され、ここで、信号端子５から入力される基準信号（ＲＥＦＣＬＫ）と位相が比較される。両信号の位相差に対応した位相比較器１の出力が、ＬＰＦ２で平滑化され、ＶＣＯ３では、その入力された電圧に応じた発振周波数の信号を生じ、これがＰＬＬ回路の出力信号として信号線６に現れる。
【００１８】
以上のようなフィードバック系による回路構成でＰＬＬ動作するが、ＶＣＯ特性のテスト時には、ＶＣＯ３へ、別の入力信号端子７からアナログ入力信号（ＶＣＯＩＮ）を印加して、ＶＣＯ３を動作させ、ＶＣＯ３の出力信号を、信号線６を通じて、遅延計測回路１０および保持回路１１に入力し、この遅延計測回路１０でＶＣＯ３の出力信号の１周期を計測して、ＶＣＯ３の出力信号のタイミングで保持回路１１に保持する。
【００１９】
図２は、遅延計測回路１０の一例で、遅延計測バッファ列１０、保持回路１１、アンド（ＡＮＤ）回路１３、ＰＬＬ回路の出力信号を入力する端子１４、起動信号を入力する端子１５、遅延計測バッファ列１０内部の各回路からの各出力線１０１〜１０８を表している。
【００２０】
停止時、入力端子１５の起動信号は、デジタル信号として、ローレベル（０状態）であり、遅延計測バッファ列１０の各出力線１０１〜１０８はすべてローレベル（０状態）のままである。ＶＣＯ特性の測定に際して、入力端子１５から起動信号を入力すると、その起動信号がハイレベル（１状態）に立ち上がった直後から、遅延計測バッファ列１０を信号が伝播し始め、保持回路１１では、入力端子１４が立ち下がる時点で遅延計測バッファ列１０の各出力の値が保持される。
【００２１】
図３および図４は、実際の動作のタイミングチャートを示し、図３にはＰＬＬ出力の周波数が高いとき、図４には周波数が低いときを、それぞれ表している。測定期間は任意に設定可能であるが、ここでは、入力の起動信号のハイレベル（アクティブ・ハイ）を、ＰＬＬ出力の立ち上がりから立ち下がりまでの半周期としている。
【００２２】
ＰＬＬ動作の周波数が高いときには、起動信号のハイレベル期間に、遅延計測バッファ列１０の各出力線１０１〜１０８は、各出力線１０１〜１０３までがハイレベル（１状態）で、残りの各出力線１０４〜１０８はローレベル（０状態）である。
【００２３】
一方、ＰＬＬ動作の周波数が低いときは、同じ起動信号のハイレベル期間であっても、遅延計測バッファ列１０の各出力線１０１〜１０８は、各出力線１０１〜１０５までがハイレベル（１状態）で、残りの各出力線１０６〜１０８はローレベル（０状態）である。
【００２４】
このように、ＰＬＬ動作の周波数によって読み出されるデータが異なることになり、その結果、ＶＣＯの発振周波数を間接的に知ることができる。
【００２５】
ここで、ＶＣＯの発振特性を見る場合、発振周波数の絶対値よりも、ＶＣＯ特性の単調増加性を保証することが重要である。単調増加性が保証できないと、ＰＬＬ動作の安定な系を構成することができなくなってしまう。前記遅延計測回路によって、ＶＣＯＩＮ７の電圧を変化させて、その半周期での遅延を計測することにより、この単調増加性の保証を行うことができる。
【００２６】
図５は、図２の前記遅延計測バッファ列１０および保持回路１１に付加して、変化点検出回路１６および単調増加判定回路１７を備えたものである。変化点検出回路１６は通常プライオリティエンコーダで実現される。
【００２７】
また、単調増加判定回路１７は、個別の信号判定回路として、図６に示す大小判定回路を含む回路構成が用いられる。この図６の回路動作を説明すると、入力信号は前記遅延計測回路バッファ列１０の各々の出力である。ＰＬＬ回路からの出力信号によって動作するフリップ・フロップ（ＦＦ）回路１８，１９にデジタル信号が入力されていて、それぞれのＦＦ回路１８，１９は、サンプリング信号により、各アンド（ＡＮＤ）回路２０，２１を介して、その入力がイネーブルされている。各ＦＦ回路１８，１９の出力は、比較器で構成される大小判定回路２２へ入力され、ここで、互いの大小が判定される。したがって、この判定回路２２の出力により、サンプリング信号毎に、各ＦＦ回路１８，１９の出力の大小判定およびその変化を観測することができる。この図５の回路構成を利用した実際の使途としては、例えば、ＶＣＯ入力電圧を高い方から低い方に掃引して、その間、変化点検出回路１６を連続的に動作させておく。このとき、ＶＣＯの単調増加特性が確保されていれば、単調増加判定回路１７の出力は、ＶＣＯの発振周波数の高い方から低い方へ、一方向への連続的な変化となる。よって、この間の単調増加判定回路１７の出力を検知して、大小判定が変化しない限り、単調増加特性が保証されたと判定できる。逆にＶＣＯ入力電圧を低い方から高い方に掃引して、ＶＣＯの発振周波数が低い方から高い方へ、一方向への連続的な変化をするようにした場合も同様である。
【００２８】
そして、図５における前記遅延計測バッファ列１０および保持回路１１の各付加回路は、ＶＣＯの発振周波数の１周期分だけの遅延時間をカバーできる段数分だけ並べておけばよく、分周回路を内蔵する従来例の場合に比べて、高周波になればなるほど、回路規模が少なくて済むという利点がある。
【００２９】
また、単調増加特性の判定に関しても、従来例のように、出力される信号の周波数をテスター側の各ポイントで判定する、あるいは、内蔵する周波数カウンタの値を各ポイントで読み出して判定する、などの煩雑さが無く、単に測定期間中の判定出力を検知するだけという、非常に簡便な測定であり、検査工程の簡素化、迅速化にもなる。
【００３０】
【発明の効果】
本発明によれば、ＰＬＬ回路において、ＶＣＯの出力信号が入力される遅延計測回路およびその遅延計測回路の出力結果を保持する保持回路で構成されることにより、迅速にＶＣＯ特性を判定することができる。
【００３１】
さらに、本発明は保持回路の出力に変化点検出回路および単調増加判定回路を設けることにより、単調増加特性の判定も、ＶＣＯの発振周波数の半周期或いは１周期分だけの測定期間をカバーするだけという、測定の迅速さと共に、高周波になればなるほど、回路規模が少なくて済むという利点をもたらすものであり、半導体集積回路にとって、実用性の高いものである。
【図面の簡単な説明】
【図１】本発明の実施の形態での回路構成図
【図２】本発明の実施の形態での要部回路構成図
【図３】本発明の実施の形態での周波数計測タイミング図
【図４】本発明の実施の形態での周波数計測タイミング図
【図５】本発明の実施の形態での要部回路構成図
【図６】本発明の実施の形態での他の要部回路構成図
【図７】従来例の回路構成図
【図８】従来例の別の回路構成図
【符号の説明】
１　位相比較器
２　ＬＰＦ
３　ＶＣＯ
４　分周回路
５　基準信号入力端子
６　ＰＬＬ出力信号線
７　ＶＣＯ入力信号端子
１０　遅延計測回路（バッファ列）
１１　保持回路
１２　制御判定部
１６　変化点検出回路
１７　単調増加判定回路
【図１】
2004007152.tif 000003
【図２】
2004007152.tif 000004
【図３】
2004007152.tif 000005
【図４】
2004007152.tif 000006
【図５】
2004007152.tif 000007
【図６】
2004007152.tif 000008
【図７】
2004007152.tif 000009
【図８】
2004007152.tif 000010