(57)【要約】【課題】構成、手順をより簡易化することができるデータ配列変更装置、受信装置、送信装置、およびデータ配列変更方法を提供する。【解決手段】図４は、ＩＳＤＢ−Ｔ方式の受信装置における時間デインターリーバ１３の構成を示す。９６個のキャリアデータで構成されたシンボルデータがキャリア番号順に入力され、リングバッファとしての記憶部１３１に１データづつ書き込まれる。また、書き込まれたデータと同一キャリア番号のデータが記憶部１３１から１データづつ読み出される。計数部１３２１は、入力されるキャリアデータＤｉｎのキャリア番号をアドレス演算部１３２３に与える。アドレス演算部１３２３は、入力されるキャリアデータＤｉｎを、前回の読み出しアドレスに書き込むとともに、この書き込みアドレスに対してキャリア番号に応じたアドレス幅だけシフトしたアドレスからキャリアデータＤｏｕｔを読み出す。【選択図】      図４
2004214735.tif 000002
【特許請求の範囲】
【請求項１】
それぞれ番号が割り当てられた複数のデータで構成されるデータ区分ごとに、上記割り当て番号順にデータを入力し、入力したデータを、上記割り当て番号ごとに設定された遅延数だけ遅延させて上記割り当て番号順に出力するデータ配列変更装置であって、
上記データ区分の全ての上記割り当て番号に対して設定された上記遅延数の合計より少なくとも１データ分だけ多くのデータを記憶可能な記憶領域を有する記憶手段と、
上記データが入力されるたびに、上記記憶領域の先頭アドレスと末尾アドレスとを連結させたリング状のアドレス空間において一定の方向にシフト可能なアドレスを生成して、当該入力データを上記記憶領域へ書き込む処理、および、当該入力データと同一の割り当て番号のデータを上記記憶領域から読み出す処理を実行する制御手段とを有し、
上記制御手段は、
上記書き込み処理において、前回データが読み出されたアドレスに上記入力データを書き込み、
上記読み出し処理においては、上記入力データの割り当て番号に対して設定された上記遅延数に応じたアドレス幅だけ、上記書き込み処理のアドレスを上記方向にシフトさせたアドレスからデータを読み出す、
データ配列変更装置。
【請求項２】
上記制御手段は、
上記入力データを計数し、上記データ区分の先頭のデータが入力されるたびに計数値を初期化する計数手段と、
上記読み出し処理のアドレスを保持するアドレス保持手段と、
上記アドレス保持手段に保持された前回の読み出しアドレスを新たな入力データの書き込みアドレスとして出力し、当該書き込みアドレスに上記計数手段の計数値に応じた増分値を加算して、当該加算結果を新たな読み出しアドレスとして出力し、当該加算結果が上記末尾アドレスを越える場合は、超過分を上記先頭アドレスに加算して、当該加算結果を新たな読み出しアドレスとして出力するアドレス演算手段とを含む、
請求項１に記載のデータ配列変更装置。
【請求項３】
それぞれ番号が割り当てられた複数のデータで構成されるデータ区分ごとに、上記割り当て番号順にデータを入力し、入力したデータを、上記割り当て番号ごとに設定された遅延数だけ遅延させて上記割り当て番号順に出力し、入力される制御情報に応じて上記遅延数を変更するデータ配列変更装置であって、
上記データ区分の全ての上記割り当て番号に対して設定された上記遅延数の合計の最大値より少なくとも１データ分だけ多くのデータを記憶可能な記憶領域を有する記憶手段と、
上記データが入力されるたびに、上記記憶領域の先頭アドレスと末尾アドレスとを連結させたリング状のアドレス空間において一定の方向にシフト可能なアドレスを生成して、当該入力データを上記記憶領域へ書き込む処理、および、当該入力データと同一の割り当て番号のデータを上記記憶領域から読み出す処理を実行する制御手段とを有し、
上記制御手段は、
上記書き込み処理において、上記入力データの割り当て番号に対して設定された最大の上記遅延数に応じたアドレス幅だけ、前回データが書き込まれたアドレスを上記方向にシフトさせたアドレスに、当該入力データを書き込み、
上記読み出し処理においては、上記入力データの割り当て番号に対して設定された上記遅延数に応じたアドレス幅だけ、上記書き込み処理のアドレスを上記方向にシフトさせたアドレスからデータを読み出す、
データ配列変更装置。
【請求項４】
上記制御手段は、
上記入力データを計数し、上記データ区分の先頭のデータが入力されるたびに計数値を初期化する計数手段と、
上記書き込み処理のアドレスを保持するアドレス保持手段と、
上記計数手段の計数値に応じた第１の増分値を、上記アドレス保持手段に保持された前回の書き込みアドレスに加算して出力し、当該加算結果が上記末尾アドレスを越える場合は、超過分を上記先頭アドレスに加算して出力する第１のアドレス演算手段と、
上記計数手段の計数値に応じた第２の増分値を、上記第１のアドレス演算手段から出力されるアドレスに加算して出力し、当該加算結果が上記末尾アドレスを越える場合は、超過分を上記先頭アドレスに加算して出力し、上記制御情報に応じて上記第２の増分値を変更する第２のアドレス演算手段と、
上記書き込み処理においては上記第１のアドレス演算手段の出力アドレスを選択し、上記読み出し処理においては上記第２のアドレス演算手段の出力アドレスを選択し、選択したアドレスを上記記憶手段に供給する選択手段とを含む、
請求項３に記載のデータ配列変更装置。
【請求項５】
それぞれ番号が割り当てられた複数のデータで構成されるデータ区分ごとに、上記割り当て番号順にデータを入力し、入力したデータを、上記割り当て番号ごとに設定された遅延数だけ遅延させて上記割り当て番号順に出力するデータ配列変更方法であって、
上記データ区分の全ての上記割り当て番号に対して設定された上記遅延数の合計より少なくとも１データ分だけ多くのデータを記憶可能な記憶領域を有する記憶装置に対して、上記データが入力されるたびに、上記記憶領域の先頭アドレスと末尾アドレスとを連結させたリング状のアドレス空間において一定の方向にシフト可能なアドレスを生成して、当該入力データを上記記憶領域へ書き込む処理、および、当該入力データと同一の割り当て番号のデータを上記記憶領域から読み出す処理を実行し、
上記書き込み処理において、前回データが読み出された上記記憶領域のアドレスに上記入力データを書き込み、
上記読み出し処理においては、上記入力データの割り当て番号に対して設定された上記遅延数に応じたアドレス幅だけ、上記書き込み処理のアドレスを上記方向にシフトさせたアドレスからデータを読み出す、
データ配列変更方法。
【請求項６】
それぞれ番号が割り当てられた複数のデータで構成されるデータ区分ごとに、上記割り当て番号順にデータを入力し、入力したデータを、上記割り当て番号ごとに設定された遅延数だけ遅延させて上記割り当て番号順に出力する、上記遅延数の変更が可能なデータ配列変更方法であって、
上記データ区分の全ての上記割り当て番号に対して設定された上記遅延数の合計の最大値より少なくとも１データ分だけ多くのデータを記憶可能な記憶領域を有する記憶装置に対し、上記データが入力されるたびに、上記記憶領域の先頭アドレスと末尾アドレスとを連結させたリング状のアドレス空間において一定の方向にシフト可能なアドレスを生成して、当該入力データを上記記憶領域へ書き込む処理、および、当該入力データと同一の割り当て番号のデータを上記記憶領域から読み出す処理を実行し、
上記書き込み処理において、上記入力データの割り当て番号に対して設定された最大の上記遅延数に応じたアドレス幅だけ、前回データが書き込まれたアドレスを上記方向にシフトさせたアドレスに、当該入力データを書き込み、
上記読み出し処理においては、上記入力データの割り当て番号に対して設定された上記遅延数に応じたアドレス幅だけ、上記書き込み処理のアドレスを上記方向にシフトさせたアドレスからデータを読み出す、
データ配列変更方法。
【請求項７】
元のデータ列に対して所定のデータ配列変更処理が施され、当該配列変更後のデータ列が所定数のデータごとに区分され、当該データ区分ごとに、上記所定数のデータがそれぞれ異なる周波数のキャリアで変調されて多重化されたマルチキャリア変調信号を受信する受信装置であって、
上記マルチキャリア変調信号を復調し、キャリア番号がそれぞれ割り当てられた複数のデータを含むシンボルデータを順次出力する復調手段と、
上記シンボルデータの各データを上記キャリア番号順に入力し、入力したデータを、上記キャリア番号ごとに設定された遅延数だけ遅延させて上記キャリア番号順に出力するデータ配列変更手段とを有し、
上記データ配列変更手段は、
上記シンボルデータの全ての上記キャリア番号に対して設定された上記遅延数の合計より少なくとも１データ分だけ多くのデータを記憶可能な記憶領域を有する記憶手段と、
上記データが入力されるたびに、上記記憶領域の先頭アドレスと末尾アドレスとを連結させたリング状のアドレス空間において一定の方向にシフト可能なアドレスを生成して、当該入力データを上記記憶領域へ書き込む処理、および、当該入力データと同一のキャリア番号のデータを上記記憶領域から読み出す処理を実行する制御手段とを含み、
上記制御手段は、
上記書き込み処理において、前回データが読み出された上記記憶領域のアドレスに上記入力データを書き込み、
上記読み出し処理においては、上記入力データのキャリア番号に対して設定された上記遅延数に応じたアドレス幅だけ、上記書き込み処理のアドレスを上記方向にシフトさせたアドレスからデータを読み出す、
受信装置。
【請求項８】
上記制御手段は、
上記入力データを計数し、上記シンボルデータの先頭のデータが入力されるたびに計数値を初期化する計数手段と、
上記読み出し処理のアドレスを保持するアドレス保持手段と、
上記アドレス保持手段に保持された前回の読み出しアドレスを新たな入力データの書き込みアドレスとして出力し、当該書き込みアドレスに上記計数手段の計数値に応じた増分値を加算して、当該加算結果を新たな読み出しアドレスとして出力し、当該加算結果が上記末尾アドレスを越える場合は、超過分を上記先頭アドレスに加算して、当該加算結果を新たな読み出しアドレスとして出力するアドレス演算手段とを含む、
請求項７に記載の受信装置。
【請求項９】
元のデータ列に対して所定のデータ配列変更処理が施され、当該配列変更後のデータ列が所定数のデータごとに区分され、当該データ区分ごとに、上記所定数のデータがそれぞれ異なる周波数のキャリアで変調されて多重化されたマルチキャリア変調信号を受信する受信装置であって、
上記マルチキャリア変調信号を復調し、キャリア番号がそれぞれ割り当てられた複数のデータを含むシンボルデータを順次出力する復調手段と、
上記シンボルデータの各データを上記キャリア番号順に入力し、入力したデータを、上記キャリア番号ごとに設定された遅延数だけ遅延させて上記キャリア番号順に出力し、上記復調手段で復調されるデータに含まれる制御情報に応じて上記遅延数を変更するデータ配列変更手段とを有し、
上記データ配列変更手段は、
上記シンボルデータの全ての上記キャリア番号に対して設定された上記遅延数の合計の最大値より少なくとも１データ分だけ多くのデータを記憶可能な記憶領域を有する記憶手段と、
上記データが入力されるたびに、上記記憶領域の先頭アドレスと末尾アドレスとを連結させたリング状のアドレス空間において一定の方向にシフト可能なアドレスを生成して、当該入力データを上記記憶領域へ書き込む処理、および、当該入力データと同一のキャリア番号のデータを上記記憶領域から読み出す処理を実行する制御手段とを有し、
上記制御手段は、
上記書き込み処理において、上記入力データのキャリア番号に対して設定された最大の上記遅延数に応じたアドレス幅だけ、前回データが書き込まれたアドレスを上記方向にシフトさせたアドレスに、当該入力データを書き込み、
上記読み出し処理においては、上記入力データのキャリア番号に対して設定された上記遅延数に応じたアドレス幅だけ、上記書き込み処理のアドレスを上記方向にシフトさせたアドレスからデータを読み出す、
受信装置。
【請求項１０】
上記制御手段は、
上記入力データを計数し、上記シンボルデータの先頭のデータが入力されるたびに計数値を初期化する計数手段と、
上記書き込み処理のアドレスを保持するアドレス保持手段と、
上記計数手段の計数値に応じた第１の増分値を、上記アドレス保持手段に保持された前回の書き込みアドレスに加算して出力し、当該加算結果が上記末尾アドレスを越える場合は、超過分を上記先頭アドレスに加算して出力する第１のアドレス演算手段と、
上記計数手段の計数値に応じた第２の増分値を、上記第１のアドレス演算手段から出力されるアドレスに加算して出力し、当該加算結果が上記末尾アドレスを越える場合は、超過分を上記先頭アドレスに加算して出力し、上記制御情報に応じて上記第２の増分値を変更する第２のアドレス演算手段と、
上記書き込み処理においては上記第１のアドレス演算手段の出力アドレスを選択し、上記読み出し処理においては上記第２のアドレス演算手段の出力アドレスを選択し、選択したアドレスを上記記憶手段に供給する選択手段とを含む、
請求項９に記載の受信装置。
【請求項１１】
それぞれキャリア番号が割り当てられた複数のデータで構成されるデータ区分ごとに、上記キャリア番号順にデータを入力し、入力したデータを、上記キャリア番号ごとに設定された遅延数だけ遅延させて上記キャリア番号順に出力するデータ配列変更手段と、
上記データ配列変更手段において配列が変更された一連のデータから、上記データ区分ごとに、上記所定数のデータをそれぞれのキャリア番号に対応した異なる周波数のキャリアで変調して多重化したマルチキャリア変調信号を生成する変調手段とを有し、
上記データ配列変更手段は、
上記データ区分の全ての上記キャリア番号に対して設定された上記遅延数の合計より少なくとも１データ分だけ多くのデータを記憶可能な記憶領域を有する記憶手段と、
上記データが入力されるたびに、上記記憶領域の先頭アドレスと末尾アドレスとを連結させたリング状のアドレス空間において一定の方向にシフト可能なアドレスを生成して、当該入力データを上記記憶領域へ書き込む処理、および、当該入力データと同一のキャリア番号のデータを上記記憶領域から読み出す処理を実行する制御手段とを含み、
上記制御手段は、
上記書き込み処理において、前回データが読み出された上記記憶領域のアドレスに上記入力データを書き込み、
上記読み出し処理においては、上記入力データのキャリア番号に対して設定された上記遅延数に応じたアドレス幅だけ、上記書き込み処理のアドレスを上記方向にシフトさせたアドレスからデータを読み出す、
送信装置。
【請求項１２】
それぞれキャリア番号が割り当てられた複数のデータで構成されるデータ区分ごとに、上記キャリア番号順にデータを入力し、入力したデータを、上記キャリア番号ごとに設定された遅延数だけ遅延させて上記キャリア番号順に出力し、入力される制御情報に応じて上記遅延数を変更するデータ配列変更手段と、
上記データ配列変更手段において配列が変更された一連のデータから、上記データ区分ごとに、上記所定数のデータをそれぞれのキャリア番号に対応した異なる周波数のキャリアで変調して多重化したマルチキャリア変調信号を生成する変調手段とを有し、
上記データ配列変更手段は、
上記データ区分の全ての上記キャリア番号に対して設定された上記遅延数の合計の最大値より少なくとも１データ分だけ多くのデータを記憶可能な記憶領域を有する記憶手段と、
上記データが入力されるたびに、上記記憶領域の先頭アドレスと末尾アドレスとを連結させたリング状のアドレス空間において一定の方向にシフト可能なアドレスを生成して、当該入力データを上記記憶領域へ書き込む処理、および、当該入力データと同一のキャリア番号のデータを上記記憶領域から読み出す処理を実行する制御手段とを有し、
上記制御手段は、
上記書き込み処理において、上記入力データのキャリア番号に対して設定された最大の上記遅延数に応じたアドレス幅だけ、前回データが書き込まれたアドレスを上記方向にシフトさせたアドレスに、当該入力データを書き込み、
上記読み出し処理において、上記入力データのキャリア番号に対して設定された上記遅延数に応じたアドレス幅だけ、上記書き込み処理のアドレスを上記方向にシフトさせたアドレスからデータを読み出す、
送信装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はデータ配列変更装置とその方法、ならびに、データ配列変更処理を行う受信装置および送信装置に係り、たとえば、ＩＳＤＢ−Ｔ方式の時間インターリーブ／時間デインターリーブを行うデータ配列変更装置とその方法、ならびに、ＩＳＤＢ−Ｔ方式の受信装置および送信装置に関するものである。
【０００２】
【従来の技術】
地上波デジタル放送の規格の１つに、ＩＳＤＢ−Ｔ（integrated services digital broadcasting - terrestrial）方式がある。ＩＳＤＢ−Ｔ方式は、変調方式としてＯＦＤＭ（orthogonal frequency division multiplex）方式を採用しており、ゴースト現象や外来ノイズなどのさまざまな妨害に対して優れた耐性を有している。
【０００３】
また、ＩＳＤＢ−Ｔ方式では、耐フェージング性能を高めるために、送信データに対して時間インターリーブと呼ばれるデータの配列変更処理が施される。
時間インターリーブは、一連のシンボルデータ（逆フーリエ変換処理の実行単位となる送信データの集まり）の間で、同一キャリア番号のキャリアデータ（逆フーリエ変換処理においてキャリア信号と乗算される送信データ）を分散させる処理である。受信側の装置では、送信側で施された時間インターリーブと逆のデータ配列変更処理（時間デインターリーブ）が実行され、時間インターリーブ前のデータ配列に戻される。
【０００４】
図１１は、ＩＳＤＢ−Ｔ方式における時間インターリーバ／時間デインターリーバの概要を説明するための図である。
ＩＳＤＢ−Ｔ方式において、シンボルデータは１３のデータセグメント（セグメント番号０〜１２）に区分される。各データセグメント中には、それぞれ所定数のキャリアデータが含まれ、各キャリアデータに対してキャリア番号が割り当てられる。１データセグメント中のキャリア数ｎｃは、キャリア間隔を規定する３つのモードに応じて、以下のように定められている。
モード１  …  ｎｃ＝９６；
モード２  …  ｎｃ＝１９２；
モード３  …  ｎｃ＝３８４；
【０００５】
図１１に示すように、時間インターリーバ／時間デインターリーバは、この１３個のセグメントデータに対応した１３個のバッファ装置（ＩＬＶ０〜ＩＬＶ１２）を有している。
【０００６】
図１２は、時間インターリーバ／時間デインターリーバに含まれるバッファ装置の概要を説明するための図である。
バッファ装置は、それぞれキャリア番号に対応したｎｃ本のバッファを有している。このバッファは、先に保持したデータを先に出力するＦＩＦＯ（first-infirst-out）として動作し、そのバッファ長は、キャリア番号ｉ（符号ｉは０≦ｉ≦（ｎｃ−１）を満たす整数を示す）に応じた長さを有する。バッファ長が長いほど、バッファから読み出される順番の遅れ（遅延数）が大きくなる。
【０００７】
送信側の時間インターリーバにおいて、キャリア番号ｉに対応するバッファのバッファ長、すなわち、キャリア番号ｉのキャリアデータの遅延数Ｉ＿ＢＵＦ（ｉ）は、次式のように規定される。
【０００８】
【数１】
Ｉ＿ＢＵＦ（ｉ）＝Ｉ×｛（ｉ×５）ｍｏｄ  ９６｝  …（１）
【０００９】
式（１）において、符号ｍｏｄは、剰余算を表す演算記号である。式（１）中の‘（ｉ×５）ｍｏｄ  ９６’は、‘（ｉ×５）’を‘９６’で除した余りを示す。
【００１０】
また式（１）において、符号Ｉは、インターリーブ長に関わるパラメータ（以降、時間インターリーブ・パラメータと表記する）を示す。時間インターリーブ・パラメータＩは、上述した各モードにおいて、以下に示す３種類の値の何れかに設定される。
モード１  …  Ｉ＝４、８、１６；
モード２  …  Ｉ＝２、４、８；
モード３  …  Ｉ＝１、２、４；
【００１１】
受信側の時間デインターリーバにおけるキャリア番号ｉのキャリアデータの遅延数Ｄ＿ＢＵＦ（ｉ）は、次式のように表される。
【００１２】
【数２】
Ｄ＿ＢＵＦ（ｉ）＝Ｉ×｛９５−（ｉ×５）ｍｏｄ  ９６｝  …（２）
【００１３】
上述した時間インターリーバ／時間デインターリーバの動作を説明する。
時間インターリーバ／時間デインターリーバには、１シンボルデータづつキャリアデータが入力される。
１シンボルデータに含まれる１３のセグメントデータは、セグメント番号０，１，…の順番で、時間インターリーバ／時間デインターリーバに入力される。
１セグメントデータに含まれるｎｃ個のキャリアデータは、キャリア番号０，１，…の順番で、時間インターリーバ／時間デインターリーバに入力される。
すなわち、１シンボルデータに含まれる（ｎｃ×１３）個のキャリアデータは、セグメント番号の小さいセグメントデータに含まれるものから、キャリア番号の小さい順に、時間インターリーバ／時間デインターリーバへ順次入力される。
【００１４】
時間インターリーバ／時間デインターリーバに１つのキャリアデータが入力されると、この入力キャリアデータのセグメント番号およびキャリア番号に対応する１つのバッファが選択される。そして、選択されたバッファから、以前に保持された同一キャリア番号のキャリアデータが出力される。また、この出力キャリアデータの代わりに、入力キャリアデータが当該バッファに保持される。
【００１５】
このため、時間インターリーバ／時間デインターリーバの出力キャリアデータの順序は、セグメント番号およびキャリア番号の並び順において、入力キャリアデータと同じであるが、シンボルデータに含まれる個々のキャリアデータは、入力と出力とで異なる。
すなわち、同一のキャリア番号およびセグメント番号を有するキャリアデータが、異なるシンボルデータの間で分散される。
【００１６】
このような時間インターリーブ／時間デインターリーブを行うデジタル放送送信機および受信機に関しては、「特許文献１」に記載された先行技術が存在する。
【００１７】
【特許文献１】
特開２００１−１３６４９７号公報
【００１８】
【発明が解決しようとする課題】
特許文献１の図１に示された時間インターリーバ／時間デインターリーバは、ＲＡＭなどで構成されるメモリ（１２，１３）と、その書き込み／読み出しアドレスを制御するアドレス制御回路（１００）とによって構成されている。
【００１９】
また、特許文献１の時間インターリーバ／時間デインターリーバにおいて、各バッファのメモリ（１２，１３）上での開始アドレスは、キャリア番号とセグメント番号とで決まる固定のアドレスに設定される。すなわち、モード１の場合は式（５）または（６）、モード２の場合は式（１１）または（１２）、モード３の場合は式（１５）または（１６）で決まる固定のアドレスに設定される。
【００２０】
これらの式から分かるように、特許文献１に記載された方式では、各バッファの開始アドレスの計算が複雑であるため、アドレス制御回路（１００）の構成も複雑になる不利益がある。たとえば、式（７）〜（１０）に示す面倒な計算値を得るために、図４に示すアドレス制御回路（１００）には専用のＲＯＭ（１７０，１７１，１８１）が設けられている。
【００２１】
加えて、特許文献１に記載された方式では、開始アドレスから書き込み／読み出しアドレスまでの相対アドレス（図２を参照）をバッファごとに算出して保持する必要があるため、アドレス制御回路（１００）の構成が一層複雑化してしまう不利益がある。たとえば、図４に示すブロックアドレスカウンタ１９１〜１９３には、図５に示す回路がそれぞれ９６個も設けられている。
【００２２】
本発明はかかる事情に鑑みてなされたものであり、その目的は、構成をより簡易化することができるデータ配列変更装置と、このようなデータ配列装置を有する受信装置および送信装置を提供することにある。
また、本発明の他の目的は、手順をより簡易化することができるデータ配列変更方法を提供することにある。
【００２３】
【課題を解決するための手段】
上記の目的を達成するため、本発明の第１の観点のデータ配列変更装置は、それぞれ番号が割り当てられた複数のデータで構成されるデータ区分ごとに、上記割り当て番号順にデータを入力し、入力したデータを、上記割り当て番号ごとに設定された遅延数だけ遅延させて上記割り当て番号順に出力するデータ配列変更装置であって、上記データ区分の全ての上記割り当て番号に対して設定された上記遅延数の合計より少なくとも１データ分だけ多くのデータを記憶可能な記憶領域を有する記憶手段と、上記データが入力されるたびに、上記記憶領域の先頭アドレスと末尾アドレスとを連結させたリング状のアドレス空間において一定の方向にシフト可能なアドレスを生成して、当該入力データを上記記憶領域へ書き込む処理、および、当該入力データと同一の割り当て番号のデータを上記記憶領域から読み出す処理を実行する制御手段とを有し、上記制御手段は、上記書き込み処理において、前回データが読み出されたアドレスに上記入力データを書き込み、上記読み出し処理においては、上記入力データの割り当て番号に対して設定された上記遅延数に応じたアドレス幅だけ、上記書き込み処理のアドレスを上記方向にシフトさせたアドレスからデータを読み出す。
【００２４】
本発明の第１の観点のデータ配列変更装置によれば、上記データが入力されるたびに、上記記憶領域の先頭アドレスと末尾アドレスとを連結させたリング状のアドレス空間において一定の方向にシフト可能なアドレスが生成される。この生成されたアドレスに対して、当該入力データを上記記憶領域へ書き込む処理、および、当該入力データと同一の割り当て番号のデータを上記記憶領域から読み出す処理が実行される。
上記書き込み処理においては、前回データが読み出されたアドレスに上記入力データが書き込まれる。
上記読み出し処理においては、上記入力データの割り当て番号に対して設定された上記遅延数に応じたアドレス幅だけ、上記書き込み処理のアドレスを上記方向にシフトさせたアドレスからデータが読み出される。
上記記憶領域は、上記データ区分の全ての上記割り当て番号に対して設定された上記遅延数の合計より少なくとも１データ分だけ多くのデータを記憶可能であるため、同一割り当て番号のデータに対する書き込みアドレスおよび読み出しアドレスは、上記データ区分の１区分に相当するデータが入力されるたびに、上記方向とは逆の方向へ、少なくとも１データ分づつシフトする。
【００２５】
本発明の第２の観点のデータ配列変更装置は、それぞれ番号が割り当てられた複数のデータで構成されるデータ区分ごとに、上記割り当て番号順にデータを入力し、入力したデータを、上記割り当て番号ごとに設定された遅延数だけ遅延させて上記割り当て番号順に出力し、入力される制御情報に応じて上記遅延数を変更するデータ配列変更装置であって、上記データ区分の全ての上記割り当て番号に対して設定された上記遅延数の合計の最大値より少なくとも１データ分だけ多くのデータを記憶可能な記憶領域を有する記憶手段と、上記データが入力されるたびに、上記記憶領域の先頭アドレスと末尾アドレスとを連結させたリング状のアドレス空間において一定の方向にシフト可能なアドレスを生成して、当該入力データを上記記憶領域へ書き込む処理、および、当該入力データと同一の割り当て番号のデータを上記記憶領域から読み出す処理を実行する制御手段とを有し、上記制御手段は、上記書き込み処理において、上記入力データの割り当て番号に対して設定された最大の上記遅延数に応じたアドレス幅だけ、前回データが書き込まれたアドレスを上記方向にシフトさせたアドレスに、当該入力データを書き込み、上記読み出し処理においては、上記入力データの割り当て番号に対して設定された上記遅延数に応じたアドレス幅だけ、上記書き込み処理のアドレスを上記方向にシフトさせたアドレスからデータを読み出す。
【００２６】
本発明の第２の実施形態に係るデータ配列変更装置によれば、上記データが入力されるたびに、上記記憶領域の先頭アドレスと末尾アドレスとを連結させたリング状のアドレス空間において一定の方向にシフト可能なアドレスが生成される。この生成されたアドレスに対して、当該入力データを上記記憶領域へ書き込む処理、および、当該入力データと同一の割り当て番号のデータを上記記憶領域から読み出す処理が実行される。
上記書き込み処理においては、上記入力データの割り当て番号に対して設定された最大の上記遅延数に応じたアドレス幅だけ、前回データが書き込まれたアドレスを上記方向にシフトさせたアドレスに、当該入力データが書き込まれる。
上記読み出し処理においては、上記入力データの割り当て番号に対して設定された上記遅延数に応じたアドレス幅だけ、上記書き込み処理のアドレスを上記方向にシフトさせたアドレスから、データが読み出される。
上記記憶領域は、上記データ区分の全ての上記割り当て番号に対して設定された上記遅延数の合計の最大値より少なくとも１データ分だけ多くのデータを記憶可能であるため、同一割り当て番号のデータに対する書き込みアドレスおよび読み出しアドレスは、上記データ区分の１区分に相当するデータが入力されるたびに、上記方向とは逆の方向へ、少なくとも１データ分づつシフトする。
また、上記制御情報に応じて上記遅延数が変更されても、上記記憶領域の記憶可能なデータ数は変化せず、上記書き込み処理における書き込みアドレスのシフト幅も変化しないので、遅延数変更前に上記記憶領域に書き込まれたデータを遅延数変更後に利用することが可能になる。
【００２７】
本発明の第３の観点のデータ配列変更方法は、それぞれ番号が割り当てられた複数のデータで構成されるデータ区分ごとに、上記割り当て番号順にデータを入力し、入力したデータを、上記割り当て番号ごとに設定された遅延数だけ遅延させて上記割り当て番号順に出力するデータ配列変更方法であって、上記データ区分の全ての上記割り当て番号に対して設定された上記遅延数の合計より少なくとも１データ分だけ多くのデータを記憶可能な記憶領域を有する記憶装置に対して、上記データが入力されるたびに、上記記憶領域の先頭アドレスと末尾アドレスとを連結させたリング状のアドレス空間において一定の方向にシフト可能なアドレスを生成して、当該入力データを上記記憶領域へ書き込む処理、および、当該入力データと同一の割り当て番号のデータを上記記憶領域から読み出す処理を実行し、上記書き込み処理において、前回データが読み出された上記記憶領域のアドレスに上記入力データを書き込み、上記読み出し処理においては、上記記憶領域の先頭アドレスと末尾アドレスとを連結させたリング状のアドレス空間において一定の方向に、上記入力データの割り当て番号に対して設定された上記遅延数に応じたアドレス幅だけ、上記書き込み処理のアドレスをシフトさせたアドレスから、データを読み出す。
【００２８】
本発明の第４の観点のデータ配列変更方法は、それぞれ番号が割り当てられた複数のデータで構成されるデータ区分ごとに、上記割り当て番号順にデータを入力し、入力したデータを、上記割り当て番号ごとに設定された遅延数だけ遅延させて上記割り当て番号順に出力する、上記遅延数の変更が可能なデータ配列変更方法であって、上記データ区分の全ての上記割り当て番号に対して設定された上記遅延数の合計の最大値より少なくとも１データ分だけ多くのデータを記憶可能な記憶領域を有する記憶装置に対し、上記データが入力されるたびに、上記記憶領域の先頭アドレスと末尾アドレスとを連結させたリング状のアドレス空間において一定の方向にシフト可能なアドレスを生成して、当該入力データを上記記憶領域へ書き込む処理、および、当該入力データと同一の割り当て番号のデータを上記記憶領域から読み出す処理を実行し、上記書き込み処理において、上記入力データの割り当て番号に対して設定された最大の上記遅延数に応じたアドレス幅だけ、前回データが書き込まれたアドレスを上記方向にシフトさせたアドレスに、当該入力データを書き込み、上記読み出し処理においては、上記入力データの割り当て番号に対して設定された上記遅延数に応じたアドレス幅だけ、上記書き込み処理のアドレスを上記方向にシフトさせたアドレスからデータを読み出す。
【００２９】
本発明の第５の観点の受信装置は、元のデータ列に対して所定のデータ配列変更処理が施され、当該配列変更後のデータ列が所定数のデータごとに区分され、当該データ区分ごとに、上記所定数のデータがそれぞれ異なる周波数のキャリアで変調されて多重化されたマルチキャリア変調信号を受信する受信装置であって、上記マルチキャリア変調信号を復調し、キャリア番号がそれぞれ割り当てられた複数のデータを含むシンボルデータを順次出力する復調手段と、上記シンボルデータの各データを上記キャリア番号順に入力し、入力したデータを、上記キャリア番号ごとに設定された遅延数だけ遅延させて上記キャリア番号順に出力するデータ配列変更手段とを有し、上記データ配列変更手段は、上記シンボルデータの全ての上記キャリア番号に対して設定された上記遅延数の合計より少なくとも１データ分だけ多くのデータを記憶可能な記憶領域を有する記憶手段と、上記データが入力されるたびに、上記記憶領域の先頭アドレスと末尾アドレスとを連結させたリング状のアドレス空間において一定の方向にシフト可能なアドレスを生成して、当該入力データを上記記憶領域へ書き込む処理、および、当該入力データと同一のキャリア番号のデータを上記記憶領域から読み出す処理を実行する制御手段とを含み、上記制御手段は、上記書き込み処理において、前回データが読み出された上記記憶領域のアドレスに上記入力データを書き込み、上記読み出し処理においては、上記入力データのキャリア番号に対して設定された上記遅延数に応じたアドレス幅だけ、上記書き込み処理のアドレスを上記方向にシフトさせたアドレスからデータを読み出す。
【００３０】
本発明の第６の観点の受信装置は、元のデータ列に対して所定のデータ配列変更処理が施され、当該配列変更後のデータ列が所定数のデータごとに区分され、当該データ区分ごとに、上記所定数のデータがそれぞれ異なる周波数のキャリアで変調されて多重化されたマルチキャリア変調信号を受信する受信装置であって、上記マルチキャリア変調信号を復調し、キャリア番号がそれぞれ割り当てられた複数のデータを含むシンボルデータを順次出力する復調手段と、上記シンボルデータの各データを上記キャリア番号順に入力し、入力したデータを、上記キャリア番号ごとに設定された遅延数だけ遅延させて上記キャリア番号順に出力し、上記復調手段で復調されるデータに含まれる制御情報に応じて上記遅延数を変更するデータ配列変更手段とを有し、上記データ配列変更手段は、上記シンボルデータの全ての上記キャリア番号に対して設定された上記遅延数の合計の最大値より少なくとも１データ分だけ多くのデータを記憶可能な記憶領域を有する記憶手段と、上記データが入力されるたびに、上記記憶領域の先頭アドレスと末尾アドレスとを連結させたリング状のアドレス空間において一定の方向にシフト可能なアドレスを生成して、当該入力データを上記記憶領域へ書き込む処理、および、当該入力データと同一のキャリア番号のデータを上記記憶領域から読み出す処理を実行する制御手段とを有し、上記制御手段は、上記書き込み処理において、上記入力データのキャリア番号に対して設定された最大の上記遅延数に応じたアドレス幅だけ、前回データが書き込まれたアドレスを上記方向にシフトさせたアドレスに、当該入力データを書き込み、上記読み出し処理においては、上記入力データのキャリア番号に対して設定された上記遅延数に応じたアドレス幅だけ、上記書き込み処理のアドレスを上記方向にシフトさせたアドレスからデータを読み出す。
【００３１】
本発明の第７の観点の送信装置は、それぞれキャリア番号が割り当てられた複数のデータで構成されるデータ区分ごとに、上記キャリア番号順にデータを入力し、入力したデータを、上記キャリア番号ごとに設定された遅延数だけ遅延させて上記キャリア番号順に出力するデータ配列変更手段と、上記データ配列変更手段において配列が変更された一連のデータから、上記データ区分ごとに、上記所定数のデータをそれぞれのキャリア番号に対応した異なる周波数のキャリアで変調して多重化したマルチキャリア変調信号を生成する変調手段とを有し、上記データ配列変更手段は、上記データ区分の全ての上記キャリア番号に対して設定された上記遅延数の合計より少なくとも１データ分だけ多くのデータを記憶可能な記憶領域を有する記憶手段と、上記データが入力されるたびに、上記記憶領域の先頭アドレスと末尾アドレスとを連結させたリング状のアドレス空間において一定の方向にシフト可能なアドレスを生成して、当該入力データを上記記憶領域へ書き込む処理、および、当該入力データと同一のキャリア番号のデータを上記記憶領域から読み出す処理を実行する制御手段とを含み、上記制御手段は、上記書き込み処理において、前回データが読み出された上記記憶領域のアドレスに上記入力データを書き込み、上記読み出し処理においては、上記入力データのキャリア番号に対して設定された上記遅延数に応じたアドレス幅だけ、上記書き込み処理のアドレスを上記方向にシフトさせたアドレスからデータを読み出す。
【００３２】
本発明の第８の観点の送信装置は、それぞれキャリア番号が割り当てられた複数のデータで構成されるデータ区分ごとに、上記キャリア番号順にデータを入力し、入力したデータを、上記キャリア番号ごとに設定された遅延数だけ遅延させて上記キャリア番号順に出力し、入力される制御情報に応じて上記遅延数を変更するデータ配列変更手段と、上記データ配列変更手段において配列が変更された一連のデータから、上記データ区分ごとに、上記所定数のデータをそれぞれのキャリア番号に対応した異なる周波数のキャリアで変調して多重化したマルチキャリア変調信号を生成する変調手段とを有し、上記データ配列変更手段は、上記データ区分の全ての上記キャリア番号に対して設定された上記遅延数の合計の最大値より少なくとも１データ分だけ多くのデータを記憶可能な記憶領域を有する記憶手段と、上記データが入力されるたびに、上記記憶領域の先頭アドレスと末尾アドレスとを連結させたリング状のアドレス空間において一定の方向にシフト可能なアドレスを生成して、当該入力データを上記記憶領域へ書き込む処理、および、当該入力データと同一のキャリア番号のデータを上記記憶領域から読み出す処理を実行する制御手段とを有し、上記制御手段は、上記書き込み処理において、上記入力データのキャリア番号に対して設定された最大の上記遅延数に応じたアドレス幅だけ、前回データが書き込まれたアドレスを上記方向にシフトさせたアドレスに、当該入力データを書き込み、上記読み出し処理において、上記入力データのキャリア番号に対して設定された上記遅延数に応じたアドレス幅だけ、上記書き込み処理のアドレスを上記方向にシフトさせたアドレスからデータを読み出す。
【００３３】
【発明の実施の形態】
＜第１の実施形態＞
図１は、本発明の第１の実施形態に係る、ＩＳＤＢ−Ｔ方式の受信装置１００の構成例を示すブロック図である。
受信装置１００は、ＯＦＤＭ復調部１１と、周波数デインターリーバ１２と、時間デインターリーバ１３と、キャリア復調部１４と、内復号化部１５と、外復号化部１６とを有する。
ＯＦＤＭ復調部１０１は、本発明の復調手段の一実施形態である。
【００３４】
（ＯＦＤＭ復調部１１）
ＯＦＤＭ復調部１１は、受信されたＯＦＤＭ変調信号を復調し、キャリア番号がそれぞれ割り当てられた複数のキャリアデータを含むシンボルデータを順次出力する。
【００３５】
ここでいうシンボルデータは、フーリエ変換処理が行われるたびに復調される所定数のキャリアデータの集まり（以降、ＯＦＤＭシンボルと呼ぶ）のうち、テレビジョン放送情報や音声放送情報、データ放送情報など、伝送対象の情報に関わるキャリアデータの集まりのことである。
フーリエ変換処理で復調されるＯＦＤＭシンボルには、このシンボルデータの他に、各種の制御情報を含んだ制御信号（後述するＴＭＣＣ信号の一部）や、受信信号の位相補正に用いられるパイロット信号も含まれる。
【００３６】
また、ＩＳＤＢ−Ｔ方式では、受信方式として、送信装置から送信されるＯＦＤＭ変調信号の全帯域を復調する方式（以降、広帯域方式と表記する）と、全帯域中の一部分を復調する方式（以降、狭帯域方式と表記する）とが規定されている。
詳しく述べると、ＩＳＤＢ−Ｔ方式の送信装置では、上述した１３のデータセグメントに対してそれぞれパイロット信号や制御信号が付加され、これにより、１３のＯＦＤＭセグメントが形成される。形成された１３のＯＦＤＭセグメントが一括して逆フーリエ変換されることにより、ＯＦＤＭ変調信号が生成される。ＩＳＤＢ−Ｔ方式の受信装置では、広帯域方式の場合、この１３のＯＦＤＭセグメントが全て復調されるのに対し、狭帯域方式の場合には、１３のＯＦＤＭセグメントのうち特定の１ＯＦＤＭセグメントだけが復調される。
【００３７】
このため、１つのシンボルデータに含まれるデータセグメントの数は、広帯域方式と狭帯域方式とで異なる。
狭帯域方式の場合、図２に示すように、１つのシンボルデータは１つのデータセグメント（Ｄｓｅｇ）で構成される。また、１つのデータセグメントには、ｎｃ個のキャリアデータ（ＣＡ０〜ＣＡｎｃ−１）が含まれる。
広帯域方式の場合、図３に示すように、１つのシンボルデータは１３のデータセグメント（Ｄｓｅｇ０〜Ｄｓｅｇ１２）で構成される。また、１つのデータセグメントには、ｎｃ個のキャリアデータ（ＣＡ０〜ＣＡｎｃ−１）が含まれる。
【００３８】
１つのシンボルデータに含まれるキャリアデータの数Ｎｃは、（シンボルデータ中のデータセグメント数）×（データセグメント中のキャリアデータ数ｎｃ）で算出される。
広帯域方式の場合、１シンボルデータ中のキャリアデータ数Ｎｃは、モードに応じて以下の値になる。
モード１  …  Ｎｃ＝９６×１３＝１２４８；
モード２  …  Ｎｃ＝１９２×１３＝２４９６；
モード３  …  Ｎｃ＝３８４×１３＝４９９２；
狭帯域方式の場合は以下の値になる。
モード１  …  Ｎｃ＝９６；
モード２  …  Ｎｃ＝１９２；
モード３  …  Ｎｃ＝３８４；
【００３９】
また、ＩＳＤＢ−Ｔ方式では、２０４のＯＦＤＭシンボルを１まとまりとするＯＦＤＭフレームが規定されており、１つのＯＦＤＭフレームによって１つのＴＭＣＣ信号が伝送される。ＴＭＣＣ（transmission and multiplexing configuration control）信号は、後述する階層構成や各ＯＦＤＭセグメントの伝送パラメータなど、受信装置の復調動作に関わる種々の情報を伝送するための信号である。それぞれのＯＦＤＭシンボルには、１ビット分のＴＭＣＣ信号を伝送するためのキャリアが割り当てられており、１ＯＦＤＭフレームにおいて２０４ビットのＴＭＣＣ信号が伝送される。
このＴＭＣＣ信号に含まれる時間インターリーブ・パラメータＩの情報が、後述の時間デインターリーバ１３において用いられる。
【００４０】
（周波数デインターリーバ１２）
周波数デインターリーバ１２は、ＯＦＤＭ復調部１１から出力されるシンボルデータに対し、その内部における各キャリアデータのセグメント番号およびキャリア番号の割り当てを変更する処理を行う。たとえば、周波数デインターリーバ１２において入出力されるキャリアデータが、セグメント番号およびキャリア番号の割り当て順に配列されているものとすると、この割り当て変更処理によって、入力と出力におけるキャリアデータの配列が各シンボルデータの内部で変更される。
【００４１】
周波数デインターリーバ１２における割り当て変更処理は、送信装置の周波数インターリーバにおける割り当て変更処理に対して逆の関係を有している。すなわち、送信装置の周波数インターリーバにおいて変更されたセグメント番号およびキャリア番号の割り当てが、受信装置の周波数デインターリーバにおいて元の状態に戻される。
【００４２】
（時間デインターリーバ１３）
時間デインターリーバ１３は、周波数デインターリーバ１２から出力されるシンボルデータの各キャリアデータをセグメント番号およびキャリア番号順に入力し、入力したキャリアデータを、セグメント番号およびキャリア番号ごとに設定された遅延数だけ遅延させて、セグメント番号およびキャリア番号順に出力する。
キャリア番号ｉのキャリアデータに対する遅延数Ｄ＿ＢＵＦ（ｉ）は、既に述べた式（２）で与えられる。式（２）における時間インターリーブ・パラメータＩは、ＯＦＤＭ復調部１１において復調されるＴＭＣＣ信号に含まれる。
時間デインターリーバ１３のデータ配列変更処理によって、同一のキャリア番号およびセグメント番号を有するキャリアデータが異なるシンボルデータに分散される。
【００４３】
図４は、本発明の第１の実施形態に係る、データ配列変更装置としての時間デインターリーバ１３の構成例を示すブロック図である。
図４の例に示す時間デインターリーバ１３は、たとえばＲＡＭなどを用いて構成される記憶部１３１と、制御部１３２とを有する。
記憶部１３１は、本発明の記憶手段の一実施形態である。
制御部１３２は、本発明の制御手段の一実施形態である。
【００４４】
（記憶部１３１）
記憶部１３１は、制御部１３２から書き込みアドレスが与えられた場合に、周波数デインターリーバ１２から入力されるキャリアデータをこの書き込みアドレスに記憶する。制御部１３２から読み出しアドレスが与えられた場合は、この読み出しアドレスに記憶されたキャリアデータをキャリア復調部１４に出力する。
【００４５】
また、記憶部１３１は、シンボルデータの全てのキャリア番号に対して設定された遅延数の合計より少なくとも１データ分だけ多くのデータを記憶可能な記憶領域を有する。
たとえば、この記憶領域に記憶可能なデータ数は、１つのシンボルデータに含まれる全てのキャリアデータの遅延数Ｄ＿ＢＵＦ（ｉ）を式（２）からそれぞれ求めて合計し、この合計値に‘１’を加えた数に設定される。
【００４６】
この場合、狭帯域方式における記憶領域の記憶データ数Ｎｄは次式のように表される。
【００４７】
【数３】
Ｎｄ＝Ｄ＿ＢＵＦ（０）＋…＋Ｄ＿ＢＵＦ（ｎｃ−１）＋１  …（３）
【００４８】
たとえば、狭帯域方式（すなわちデータセグメント数１）かつモード１の場合において、記憶領域の記憶データ数Ｎｄは、それぞれの時間インターリーブ・パラメータＩにおいて以下の値になる。
Ｉ＝４の場合  …  Ｎｄ＝１８２４１；
Ｉ＝８の場合  …  Ｎｄ＝３６４８１；
Ｉ＝１６の場合  …  Ｎｄ＝７２９６１；
狭帯域方式かつモード２の場合、記憶領域の記憶データ数Ｎｄは以下の値になる。
Ｉ＝２の場合  …  Ｎｄ＝１８２４１；
Ｉ＝４の場合  …  Ｎｄ＝３６４８１；
Ｉ＝８の場合  …  Ｎｄ＝７２９６１；
狭帯域方式かつモード３の場合、記憶領域の記憶データ数Ｎｄは以下の値になる。
Ｉ＝１の場合  …  Ｎｄ＝１８２４１；
Ｉ＝２の場合  …  Ｎｄ＝３６４８１；
Ｉ＝４の場合  …  Ｎｄ＝７２９６１；
【００４９】
一方、広帯域方式の場合は、図３に示すように、１シンボルデータ中の１３のデータセグメントを最大３つの階層（Ａ階層〜Ｃ階層）に分類し、その各階層において、上述した時間インターリーブ・パラメータＩなどの伝送パラメータを個別に設定できることが、ＩＳＤＢ−Ｔ方式において規定されている。
したがって、広帯域方式かつモード１の場合において、時間インターリーブ・パラメータＩが‘４’、‘８’および‘１６’に設定されるデータセグメント数をそれぞれＮＳ１１個、ＮＳ１２個およびＮＳ１３個とすると、記憶領域の記憶データ数Ｎｄは次式のように表される。
【００５０】
【数４】
Ｎｄ＝Ｓａ×ＮＳ１１＋Ｓｂ×ＮＳ１２＋Ｓｃ×ＮＳ１３＋１…  （４）
【００５１】
ただし、式（４）において、定数Ｓａ〜Ｓｃはそれぞれ以下の値を有する。
Ｓａ＝１８２４０；
Ｓｂ＝３６４８０；
Ｓｃ＝７２９６０；
また、データセグメント数ＮＳ１１〜ＮＳ１３は、
ＮＳ１１＋ＮＳ１２＋ＮＳ１３＝１３；
の関係を満たす。
【００５２】
広帯域方式かつモード２の場合において、時間インターリーブ・パラメータＩが‘２’、‘４’および‘８’に設定されるデータセグメント数をそれぞれＮＳ２１個、ＮＳ２２個およびＮＳ２３個とすると、記憶領域の記憶データ数Ｎｄは次式のように表される。
【００５３】
【数５】
Ｎｄ＝Ｓａ×ＮＳ２１＋Ｓｂ×ＮＳ２２＋Ｓｃ×ＮＳ２３＋１…  （５）
【００５４】
ただし、式（５）のデータセグメント数ＮＳ２１〜ＮＳ２３は、
ＮＳ２１＋ＮＳ２２＋ＮＳ２３＝１３；
の関係を満たす。
【００５５】
広帯域方式かつモード３の場合において、時間インターリーブ・パラメータＩが‘１’、‘２’および‘４’に設定されるデータセグメント数をそれぞれＮＳ３１個、ＮＳ３２個およびＮＳ３３個とすると、記憶領域の記憶データ数Ｎｄは次式のように表される。
【００５６】
【数６】
Ｎｄ＝Ｓａ×ＮＳ３１＋Ｓｂ×ＮＳ３２＋Ｓｃ×ＮＳ３３＋１…  （６）
【００５７】
ただし、式（６）のデータセグメント数ＮＳ３１〜ＮＳ３３は、
ＮＳ３１＋ＮＳ３２＋ＮＳ３３＝１３；
の関係を満たす。
【００５８】
（制御部１３２）
制御部１３２は、周波数デインターリーバ１２からキャリアデータが入力されるたびに、入力キャリアデータを記憶部１３１の記憶領域へ書き込む処理、および、入力キャリアデータとセグメント番号およびキャリア番号が同一のキャリアデータをこの記憶領域から読み出す処理を実行する。
【００５９】
詳しく述べると、キャリアデータの書き込み処理においては、前回キャリアデータが読み出された記憶領域のアドレスに、入力キャリアデータの書き込みを行う。
たとえば、前回のキャリアデータの読み出しアドレスをアドレスＲｋ−１とした場合、書き込みアドレスＷｋは次式のように表される。
【００６０】
【数７】
Ｗｋ＝Ｒｋ−１  …  （７）
【００６１】
なお、符号ｋは、周波数デインターリーバ１２からキャリアデータが入力されるたびに‘１’づつインクリメントされる整数を示す。
【００６２】
また、キャリアデータの読み出し処理においては、入力キャリアデータのキャリア番号に対して設定された遅延数に応じたアドレス幅だけ、書き込み処理のアドレスを記憶領域の末尾方向にシフトさせたアドレスから、データの読み出しを行う。
たとえば、アドレス値‘１’ごとに１つのキャリアデータを記憶できるものとすると、書き込みアドレスＷｋおよび遅延数Ｄ＿ＢＵＦ（ｉ）を用いて、読み出しアドレスＲｋは次式のように表される。
【００６３】
【数８】
Ｒｋ＝Ｗｋ＋Ｄ＿ＢＵＦ（ｉ）  …  （８）
【００６４】
ただし、書き込みアドレスＷｋを遅延数Ｄ＿ＢＵＦ（ｉ）だけシフトさせた後の読み出しアドレスＲｋが、記憶領域の末尾アドレスＡｍａｘを越える場合は、記憶領域の先頭に戻り、超過分のアドレス幅だけ記憶領域の先頭アドレスＡｍｉｎを記憶領域の末尾方向にシフトさせたアドレスから、キャリアデータの読み出しを行う。
この場合、読み出しアドレスＲｋは次式のように表される。
【００６５】
【数９】
Ｒｋ＝Ｗｋ＋Ｄ＿ＢＵＦ（ｉ）−（Ａｍａｘ＋１）＋Ａｍｉｎ
…（９）
ただし、Ｗｋ＋Ｄ＿ＢＵＦ（ｉ）≧Ａｍａｘ＋１
【００６６】
このように、制御部１３２は、先頭アドレスＡｍｉｎと末尾アドレスＡｍａｘとを連結させたリング状のアドレス空間に対して書き込み処理および読み出し処理を行う。書き込み処理および読み出し処理においては、このリング状のアドレス空間において一定の方向にシフトするアドレスを生成する。
【００６７】
上述した制御部１３２は、たとえば図４に示すように、計数部１３２１と、アドレス保持部１３２２と、アドレス演算部１３２３とを有する。
計数部１３２１は、本発明の計数手段の一実施形態である。
アドレス保持部１３２２は、本発明のアドレス保持手段の一実施形態である。アドレス演算部１３２３は、本発明のアドレス演算手段の一実施形態である。
【００６８】
計数部１３２１は、周波数デインターリーバ１２からの入力キャリアデータＤｉｎを計数し、シンボルデータの先頭のキャリアデータが入力されるたびにこの計数値を初期化する。
キャリアデータの計数は、たとえば、キャリアデータの入力タイミングに同期した図示しないクロック信号を計数することにより行う。
計数値の初期化タイミングは、たとえば、ＴＭＣＣ信号に含まれるＯＦＤＭフレームの同期信号に基づいて決定する。すなわち、ＴＭＣＣ信号に含まれる情報（受信方式およびモードの情報）によって各シンボルデータ中のキャリアデータ数は決定されるので、同期信号に基づいてＯＦＤＭフレームの先頭タイミングが決定されると、キャリアデータ数の計数値から、各シンボルデータの先頭タイミング、すなわち初期化タイミングを決定することができる。
【００６９】
アドレス保持部１３２２は、アドレス演算部１３２３において演算された読み出しアドレス、たとえば式（８）または式（９）に基づいて算出された読み出しアドレスＲｋを保持する。この保持したアドレスが、次に入力されるキャリアデータの書き込みアドレスとして用いられる。
【００７０】
アドレス演算部１３２３は、計数部１３２１の計数値に応じて、記憶部１３１に対する書き込みアドレスおよび読み出しアドレスを演算する処理を行う。
すなわち、アドレス保持部１３２２に保持された前回の読み出しアドレスＲｋ−１を、新たな入力キャリアデータの書き込みアドレスＷｋとして出力する。
また、この書き込みアドレスＷｋに、計数部１３２１の計数値に応じた増分値を加算して、この加算結果を新たな読み出しアドレスＲｋとして出力する。ただし、この加算結果が記憶領域の末尾アドレスＡｍａｘを越える場合は、超過分を先頭アドレスＡｍｉｎに加算して、この加算結果を新たな読み出しアドレスＲｋとして出力する。
【００７１】
なお、読み出しアドレスＲｋを演算する際に書き込みアドレスＷｋに加算される増分値は、次のように求めることができる。
計数部１３２１の計数値は、入力キャリアデータＤｉｎのシンボルデータ先頭部からの順番に相当し、この順番は、入力キャリアデータＤｉｎのセグメント番号およびキャリア番号と対応している。したがって、この計数値から、入力キャリアデータＤｉｎのセグメント番号およびキャリア番号を一意に決定することができる。セグメント番号が決定すると、当該セグメント番号における時間インターリーブ・パラメータＩをＴＭＣＣ信号の情報に基づいて決定することができる。この時間インターリーブ・パラメータＩとキャリア番号とを用いて、式（２）の遅延数Ｄ＿ＢＵＦ（ｉ）に相当するアドレスの増分値を求めることができる。
以上が、時間デインターリーバ１３の説明である。
【００７２】
（キャリア復調部１４）
キャリア復調部１４は、時間デインターリーバ１３から出力されるキャリアデータに対して、ＴＭＣＣ信号で指定された所定の復調処理を行う。すなわち、ＤＱＰＳＫ（differential quadrature phase shift keying）、ＱＰＳＫ（quadrature phase shift keying）、１６ＱＡＭ（quadrature amplitude modulation）または６４ＱＡＭのうち、ＴＭＣＣ信号で指定された変調方式に対応する復調処理を行う。これにより、それぞれのキャリアデータが、復調処理に応じた所定データ長のビット列に変換される。
【００７３】
なお、広帯域方式の場合は、時間デインターリーバ１３から出力されるシンボルデータを階層ごとに分割し、分割したそれぞれの階層において、ＴＭＣＣ信号に応じた復調処理を実行する。
【００７４】
（内復号化部１５）
内復号化部１５は、キャリア復調部１４から出力される復調処理後のビット列に対して、送信装置における一連の内符号化処理（畳み込み符号化処理、バイト・インターリーブ、エネルギー拡散処理など）に対応した復号化処理を行う。
詳しく述べると、まず、復調処理後のビット列に対して、ＴＭＣＣ信号で指定される畳み込み符号化率に応じたデータ挿入処理（デパンクチャー処理）を実行する。次いで、このデパンクチャー処理後のビット列に対して所定のパケット再生処理を行い、ＴＳパケット（transport stream packet）に対応した所定データ長のパケットを順次再生する。その後、再生したパケットに対して、ビタビ復号化処理を行う。さらに、この復号後のパケットに対して、送信装置におけるバイト・インターリーブに対応したバイト単位のデータ配列変更並処理（バイト・デインターリーブ）、および、送信装置におけるエネルギー拡散処理に対応した擬似ランダム系列との排他的論理和演算を実行する。
【００７５】
なお、広帯域方式の場合は、復調処理されたビット列がキャリア復調部１４から階層ごとに出力される。内復号化部１５は、これらのビット列に対して、上述した畳み込み符号化率に応じたデパンクチャー処理、バイト・デインターリーブ、および擬似ランダム系列との排他的論理和演算を、階層ごとに実行する。
【００７６】
（外復号化部１６）
外復号化部１６は、内復号化部１５から出力されるパケットに対して、送信装置におけるリードソロモン符号を用いた外符号化処理に対応した復号化処理を行う。この復号化処理により、内復号化部１５からのパケットに付加されたパリティ部が除かれて、ＴＳパケットが再生される。
【００７７】
次に、上述した構成を有する図１に示す受信装置１００の動作について、時間インターリーバ１３の働きを中心に説明する。
【００７８】
受信されたＯＦＤＭ変調信号は、ＯＦＤＭ復調部１１において復調され、それぞれキャリア番号を割り当てられた複数のキャリアデータを含むシンボルデータが順次出力される。また、１ＯＦＤＭフレームごとに１つのＴＭＣＣ信号が復調される。
【００７９】
周波数デインターリーバ１２では、ＯＦＤＭ復調部１１から出力されるそれぞれのシンボルデータの内部において、各キャリアデータのセグメント番号およびキャリア番号の割り当てが変更される。これにより、送信装置の周波数インターリーバにおいてなされたセグメント番号およびキャリア番号の割り当ての変更が元に戻される。
【００８０】
この周波数デインターリーバ１２から出力されるシンボルデータは、時間デインターリーバ１３に順次入力される。シンボルデータ中の各キャリアデータは、そのセグメント番号およびキャリア番号順に、たとえばセグメント番号およびキャリア番号が小さい順に、時間デインターリーバ１３へ入力される。
【００８１】
時間インターリーバ１３に入力されたキャリアデータは、制御部１３２により指定される記憶部１３１のアドレスに書き込まれる。次いで、この入力キャリアデータと同一キャリア番号のキャリアデータが、制御部１３２により指定される記憶部１３１のアドレスから読み出される。
【００８２】
図５は、時間インターリーバ１３における記憶部１３１のアドレス空間を図解した図である。なお図５では、説明を容易にするために、受信方式が狭帯域方式の場合（すなわちデータセグメント数が１の場合）の例を図解している。
図５（Ａ）〜（Ｃ）に示すように、制御部１３２によってアクセスされる記憶部１３１の記憶領域はリング状のアドレス空間を有している。キャリアデータの書き込みアドレス／読み出しアドレスは、図５の例では右回りの方向に順次移動する。
【００８３】
図５（Ａ）〜（Ｃ）におけるリングの大きさの違いは、アドレス空間の記憶データ数Ｎｄの違いを示している。
たとえば狭帯域方式において、アドレス空間の記憶データ数Ｎｄは、いずれのモードにおいても時間インターリーブ・パラメータが最大値Ｉｍａｘのときに‘７２９６１’となり、最大値Ｉｍａｘの半分のときに‘３６４８１’、最大値Ｉｍａｘの４分の１のときに‘１８２４１’となる。
【００８４】
図６は、制御部１３２による書き込み処理および読み出し処理を説明するための図である。
時間デインターリーバ１３では、新たなキャリアデータが１つ入力されるたびにキャリアデータの書き込み処理および読み出し処理が行われる。すなわち、キャリアデータの入力のたびに、書き込み処理と読み出し処理とが一組の処理として実行される。
たとえば図６に示すように、キャリアｂのデータが入力された場合には書き込み処理▲１▼および読み出し処理▲２▼が実行され、キャリアｃのデータが入力された場合には書き込み処理▲３▼および読み出し処理▲４▼が実行される。
【００８５】
新たに入力されたキャリアデータは、前回のキャリアデータ入力時に実行された読み出し処理における読み出しアドレスにそのまま書き込まれる。
たとえば図６の例において、キャリアｃのデータが新たに入力された場合には、前回キャリアｂのデータが入力された際の読み出し処理▲２▼においてデータが読み出されたアドレスに、入力されたキャリアｂのデータが書き込まれる（書き込み処理▲３▼）。
【００８６】
この書き込み処理に続く読み出し処理においては、入力されたキャリアデータのキャリア番号ｉに対して設定された遅延数Ｄ＿ＢＵＦ（ｉ）に応じたアドレス幅だけ、書き込み処理のアドレスを記憶領域の末尾方向（図５の例では右回り方向に）シフトさせたアドレスから、データの読み出しが行われる。
書き込みアドレスから読み出しアドレスへのアドレス移動により、遅延数Ｄ＿ＢＵＦ（ｉ）に相当する数のキャリアデータが読み飛ばされる。後述するように、この読み飛ばしが行われる記憶領域には、入力キャリアデータと同一キャリア番号のキャリアデータが記憶される。
【００８７】
図６（Ａ）〜（Ｃ）において、書き込みアドレスと読み出しアドレスとの距離の違いは、同一キャリア番号ｉに対する遅延数Ｄ＿ＢＵＦ（ｉ）の違いを示している。時間インターリーブ・パラメータＩが最大値Ｉｍａｘの場合に遅延数Ｄ＿ＢＵＦ（ｉ）が最大となり、時間インターリーブ・パラメータＩが最大値Ｉｍａｘの１／２、１／４になると、これに比例して遅延数Ｄ＿ＢＵＦ（ｉ）も１／２、１／４になる。
【００８８】
ところで、式（７）の読み出しアドレスは、式（６）を用いて次式のように表される。
【００８９】
【数１０】
Ｒｋ＝Ｒｋ−１＋Ｄ＿ＢＵＦ（ｉ）  …  （１０）
【００９０】
ここで、式（１０）において
ｋ＝ｉ；
が成立し、キャリア番号ｉが‘０’のとき、
Ｗ０＝Ｒ−１＝Ａｍｉｎ（記憶領域の先頭アドレス）；
が成立するものとする。
このとき、シンボルデータの末尾のキャリア番号（ｎｃ−１）における読み出しアドレスＲｎｃ−１は、次式のように表される。
【００９１】
【数１１】
Ｒｎｃ−１＝Ａｍｉｎ＋Ｄ＿ＢＵＦ（ｉ）＋…＋Ｄ＿ＢＵＦ（ｎｃ−１）…（１１）
【００９２】
また、記憶領域の末尾アドレスＡｍａｘは、先頭アドレスＡｍｉｎおよび記憶データ数Ｎｄを用いて次式のように表される。
【００９３】
【数１２】
Ａｍａｘ＝Ａｍｉｎ＋Ｎｄ−１…（１２）
【００９４】
式（３）を式（１２）に代入すると、次式が成立する。
【００９５】
【数１３】
2004214735.tif 000003
【００９６】
式（１３）から分かるように、シンボルデータの末尾のキャリアデータが入力された際の読み出しアドレスＲｎｃ−１は、記憶領域の末尾アドレスＡｍａｘと等しくなる。次に入力されるシンボルデータの先頭のキャリアデータは、この末尾アドレスＡｍａｘに書き込まれる。
すなわち、キャリア番号０のキャリアデータの書き込みアドレスが、リング状のアドレス空間において１データ分だけ左回り方向に移動したことになる。以降に続く書き込み／読み出しアドレスも、同様に、それぞれ１データ分だけ左回り方向に移動する。
【００９７】
このように、同一キャリア番号のキャリアデータに対する書き込み／読み出しアドレスは、１シンボルデータ分のキャリアデータが入力されるたびに、リング状のアドレス空間において、１データ分づつ左回りに移動する。
【００９８】
たとえば、狭帯域方式かつモード２で、時間インターリーブ・パラメータＩが‘８’、先頭アドレスＡｍｉｎが‘０’、末尾アドレスＡｍａｘが‘７２９６０’とする。この場合、キャリアデータが
０，１，２，…，１９１，０，１，…
というキャリア番号順で入力されたとき、書き込みアドレスは、
０，７６０，１４８０，…，７２９２８，７２９６０，７５９，…
となり、読み出しアドレスは、
７６０，１４８０，２１６０，…，７２９６０，７５９，１４７９，…
となる。
【００９９】
１シンボルデータの入力ごとに、書き込み／読み出しアドレスが１データ分づつ左回りに移動することから、記憶部１３１に書き込まれたデータは、遅延数Ｄ＿ＢＵＦ（ｉ）に相当する数のシンボルデータが入力された後で、記憶部１３１から読み出されることになる。
言い換えると、この遅延数Ｄ＿ＢＵＦ（ｉ）に相当する数のキャリアデータがキャリア番号ごとに記憶部１３１に一旦保持され、先に保持されたものから順に読み出されることになる。したがって、図１１および図１２に示した時間デインターリーバと同様な機能が実現される。
【０１００】
なお、上述の説明では、理解を容易にするために狭帯域方式を例として挙げているが、広帯域方式でも動作は同様である。すなわち、広帯域方式では、１シンボルデータ中に複数のデータセグメントが存在するが、各キャリア番号に対して遅延数がそれぞれ規定されていることについては狭帯域方式と変わりはないので、狭帯域方式と同様な時間デインターリーブが実現される。
ただし、データセグメントごとに時間インターリーブ・パラメータＩが異なる場合があるので、アドレス演算部１３２３ではこのパラメータの違いに応じた演算を行う必要がある。
【０１０１】
上述した時間インターリーバ１３においてシンボルデータ間のデータ配列変更処理が行われたあと、キャリア復調部１４において、ＴＭＣＣ信号で指定された所定の復調処理が行われ、内復号化部１５において、ビタビ復号化処理などの一連の内符号化処理が行われる。さらに、外復号化部１６においてリードソロモン符号を用いた外符号化処理に対応した復号化処理が行われ、ＴＳパケットが再生される。
【０１０２】
以上説明したように、図４に示す時間デインターリーバ１３によれば、図１１および図１２に示す装置と同様なデータ配列変更処理が可能である。また、記憶部１３１に対するキャリアデータの書き込みアドレスは、前回の読み出しアドレスをそのまま利用することができ、読み出しアドレスは、キャリア番号に応じた増分値を書き込みアドレスに加算するだけ簡単に算出できるので、特許文献１に記載された装置と比べてアドレス制御部の構成を非常に簡易化することができる。
したがって、このような時間デインターリーバ１３を用いることにより、受信装置の構成を簡略化することができる。
【０１０３】
＜第２の実施形態＞
次に、本発明の第２の実施形態について述べる。
第２の実施形態に係る受信装置では、たとえば、図１に示す時間インターリーバ１３が、次に述べる時間インターリーバ１３Ａに変更される。
【０１０４】
図７は、本発明の第２の実施形態に係る、データ配列変更装置としての時間デインターリーバ１３Ａの構成例を示すブロック図である。
図７の例に示す時間デインターリーバ１３は、記憶部１３１Ａと、制御部１３２Ａとを有する。
【０１０５】
（記憶部１３１Ａ）
記憶部１３１Ａは、制御部１３２Ａからの制御に応じてキャリアデータの書き込み／読み出し処理を行う点で、図４に示す記憶部１３１と同様である。
ただし、図４に示す記憶部１３１では、時間インターリーブ・パラメータＩに応じて記憶部１３１の記憶データ数が変化していたが、記憶部１３１Ａでは一定になる。
すなわち、記憶部１３１Ａは、シンボルデータの全てのキャリア番号に対して設定された遅延数の合計の最大値より少なくとも１データ分だけ多くのデータを記憶可能な記憶領域を有する。
たとえば、狭帯域方式において、記憶領域の記憶データ数Ｎｄは次式のようになる。
【０１０６】
【数１４】
2004214735.tif 000004
【０１０７】
ただし、関数Ｄ＿ＢＵＦｍａｘ（ｉ）は、キャリア番号ｉに対して設定される最大の遅延数を示し、次式で表される。
【０１０８】
【数１５】
Ｄ＿ＢＵＦｍａｘ（ｉ）＝Ｉｍａｘ×｛９５−（ｉ×５）ｍｏｄ  ９６｝…（１５）
【０１０９】
また、広帯域方式において、記憶領域の記憶データ数Ｎｄは次式のようになる。
【０１１０】
【数１６】
Ｎｄ＝Ｓｃ×１３＋１＝９４８４８１  …（１６）
【０１１１】
（制御部１３２Ａ）
制御部１３２Ａは、制御部１３２と同様に、周波数デインターリーバ１２からキャリアデータが入力されるたびに、入力キャリアデータを記憶部１３１Ａへ書き込む処理、および、記憶部１３１Ａから同一キャリア番号のキャリアデータを読み出す処理を実行する。
ただし、書き込みアドレスおよび読み出しアドレスの算出方法において、制御部１３２と異なる。
【０１１２】
詳しく述べると、キャリアデータの書き込み処理においては、入力されたキャリアデータのキャリア番号ｉに対して設定された最大の遅延数Ｄ＿ＢＵＦｍａｘ（ｉ）に応じたアドレス幅だけ、前回データが書き込まれた記憶領域のアドレスを記憶領域の末尾方向にシフトさせたアドレスに、入力されたキャリアデータを書き込む。
たとえば、アドレス値‘１’ごとに１つのキャリアデータを記憶できるものとすると、キャリアデータの書き込みアドレスＷｋに対して、次回の書き込みアドレスＷｋ＋１は次式のように表される。
【０１１３】
【数１７】
Ｗｋ＋１＝Ｗｋ＋Ｄ＿ＢＵＦｍａｘ（ｉ）  …（１７）
【０１１４】
また、キャリアデータの読み出し処理においては、入力されたキャリアデータのキャリア番号ｉに対して設定された遅延数Ｄ＿ＢＵＦ（ｉ）に応じたアドレス幅だけ、書き込みアドレスを記憶領域の末尾方向にシフトさせたアドレスからデータを読み出す。
たとえば、入力キャリアデータのキャリア番号ｉおよび書き込みアドレスＷｋを用いて、読み出しアドレスＲｋは次式のように表される。
【０１１５】
【数１８】
Ｒｋ＝Ｗｋ＋Ｄ＿ＢＵＦ（ｉ）  …  （１８）
【０１１６】
ただし、式（１７）に示すように、書き込みアドレスＷｋを遅延数Ｄ＿ＢＵＦｍａｘ（ｉ）だけシフトさせた後の書き込みＷｋ＋１アドレスが、上述した記憶データ数Ｎｄを有する記憶領域の末尾アドレスＡｍａｘを越える場合は、記憶領域の先頭に戻り、超過分のアドレス幅だけ記憶領域の先頭アドレスＡｍｉｎを記憶領域の末尾方向にシフトさせたアドレスに、キャリアデータの書き込みを行う。
この場合、書き込みアドレスＲｋは次式のように表される。
【０１１７】
【数１９】
Ｗｋ＋１＝Ｗｋ＋Ｄ＿ＢＵＦｍａｘ（ｉ）−（Ａｍａｘ＋１）＋Ａｍｉｎ…（１９）
ただし、Ｗｋ＋Ｄ＿ＢＵＦｍａｘ（ｉ）≧Ａｍａｘ＋１
【０１１８】
同様に、式（１８）の読み出しアドレスＲｋが末尾アドレスＡｍａｘを越える場合、読み出しアドレスＲｋは次式で表される。
【０１１９】
【数２０】
Ｒｋ＝Ｗｋ＋Ｄ＿ＢＵＦ（ｉ）−（Ａｍａｘ＋１）＋Ａｍｉｎ…（２０）
ただし、Ｒｋ＋Ｄ＿ＢＵＦ（ｉ）≧Ａｍａｘ＋１
【０１２０】
したがって、制御部１３２Ａは、制御部１３２と同様に、先頭アドレスＡｍｉｎと末尾アドレスＡｍａｘとを連結させたリング状のアドレス空間において一定の方向にシフトする書き込みアドレス／読み出しアドレスを生成する。
【０１２１】
上述した制御部１３２Ａは、たとえば図７に示すように、計数部１３２１と、アドレス保持部１３２５と、第１アドレス演算部１３２６と、第２アドレス演算部１３２７と、選択部１３２７とを有する。ただし、図４と図７の同一符号は同一の構成要素を示す。
第１アドレス演算部１３２５は、本発明の第１のアドレス演算手段の一実施形態である。
第２アドレス演算部１３２６は、本発明の第２のアドレス演算手段の一実施形態である。
選択部１３２７は、本発明の選択手段の一実施形態である。
【０１２２】
アドレス保持部１３２４は、第１アドレス演算において演算された書き込みアドレス、たとえば式（１７）または式（１９）に基づいて算出された書き込みアドレスＷｋを保持する。
【０１２３】
第１アドレス演算部１３２３は、計数部１３２１の計数値に応じて、記憶部１３１に対する書き込みアドレスを演算する処理を行う。
すなわち、アドレス保持部１３２４に保持された前回の書き込みアドレスＷｋに、計数部１３２１の計数値に応じた増分値（第１の増分値）を加算して、この加算結果を新たな入力キャリアデータの書き込みアドレスＷｋ＋１として出力する。ただし、この加算結果が記憶領域の末尾アドレスＡｍａｘを越える場合は、超過分を先頭アドレスＡｍｉｎに加算して、この加算結果を新たな書き込みアドレスＷｋとして出力する。
【０１２４】
第２アドレス演算部１３２６は、計数部１３２１の計数値に応じて、記憶部１３１Ａに対する読み出しアドレスを演算する処理を行う。
すなわち、第１アドレス演算部１３２３において演算された書き込みアドレスＷｋに、計数部１３２１の計数値に応じた増分値（第２の増分値）を加算して、この加算結果を新たな読み出しアドレスＲｋとして出力する。ただし、この加算結果が記憶領域の末尾アドレスＡｍａｘを越える場合は、超過分を先頭アドレスＡｍｉｎに加算して、この加算結果を新たな読み出しアドレスＲｋとして出力する。
【０１２５】
なお、第１アドレス演算部１３２５における第１の増分値は、式（１７）における遅延数Ｄ＿ＢＵＦｍａｘ（ｉ）に応じた値を有し、第２アドレス演算部１３２６における第１の増分値は、式（１８）における遅延数Ｄ＿ＢＵＦ（ｉ）に応じた値を有する。これらの遅延数は、いずれも、キャリアデータのセグメント番号およびキャリア番号に応じて決定されるので、計数部１３２１の計数値に基づいて何れも決定することができる。したがって、第１の増分値および第２の増分値は、何れも計数部１３２１の計数値から算出可能である。
【０１２６】
次に、上述した構成を有する時間インターリーバ１３Ａの動作を説明する。
図８（Ａ）は、時間インターリーブ・パラメータＩが最大値Ｉｍａｘの場合のアドレス空間を示す。なお図８では、説明を容易にするために、受信方式が狭帯域方式の場合（すなわちデータセグメント数が１の場合）の例を図解している。
時間インターリーブ・パラメータＩが最大値Ｉｍａｘの場合、式（１８）または（２０）の遅延数Ｄ＿ＢＵＦ（ｉ）が遅延数Ｄ＿ＢＵＦｍａｘ（ｉ）と等しくなり、読み出しアドレスＲｋと書き込みアドレスＷｋ＋１とが等しくなる。すなわち、式（１７）〜（２０）は式（７）〜（９）と等価になる。
また、遅延数Ｄ＿ＢＵＦ（ｉ）が遅延数Ｄ＿ＢＵＦｍａｘ（ｉ）と等しくなることから、式（３）と式（１４）も等価になる。
したがって、時間インターリーブ・パラメータＩが最大値Ｉｍａｘの場合、図８（Ａ）に示すように、図４および図７に示す時間デインターリーバの動作は等しくなる。
【０１２７】
図９（Ａ）は、時間インターリーブ・パラメータＩが最大値Ｉｍａｘの場合における書き込み処理および読み出し処理を説明するための図である。
図９（Ａ）に示すように、キャリアデータｂの入力時における読み出し処理▲２▼と、キャリアデータｂに続くキャリアデータｃの書き込み処理▲３▼とが同一のアドレスで行われている。
【０１２８】
一方、図８（Ｂ）および（Ｃ）は、時間インターリーブ・パラメータＩが最大値Ｉｍａｘの１／２および１／４の場合のアドレス空間をそれぞれ示す。
時間インターリーブ・パラメータＩが最大値Ｉｍａｘより小さくなると、式（１７）および式（１８）を比較しても分かるように、
Ｗｋ＋１  ＞  Ｒｋ；
が成立する。すなわち、読み出しアドレスＲｋは、常に書き込みアドレスＷｋ＋１より小さくなる。
【０１２９】
図９（Ｂ）および（Ｃ）は、時間インターリーブ・パラメータＩが最大値Ｉｍａｘの１／２および１／４の場合における書き込み処理および読み出し処理を説明するための図である。
図９（Ｂ）および（Ｃ）に示すように、時間インターリーブ・パラメータＩが最大値Ｉｍａｘの１／２、１／４になると、遅延数Ｄ＿ＢＵＦ（ｉ）が遅延数Ｄ＿ＢＵＦｍａｘ（ｉ）の１／２、１／４になるため、読み出しアドレスＲｋは、書き込みアドレスＷｋ＋１と書き込みアドレスＷｋとの中間に設定される。
【０１３０】
ただし、図８（Ａ）〜（Ｃ）に示すように記憶領域の記憶データ数Ｎｄは常に一定であり、また式（１７）および（１９）からも分かるように書き込みアドレスの移動量も一定であることから、時間インターリーブ・パラメータＩが最大値Ｉｍａｘより小さい場合においても、時間インターリーブ・パラメータＩが最大値Ｉｍａｘの場合と同様に、書き込みアドレスの左回りの移動が起こる。
すなわち、時間インターリーブ・パラメータＩの値によらず、同一キャリア番号のキャリアデータに対する書き込みアドレスは、１シンボルデータ分のキャリアデータが入力されるたびに、リング状のアドレス空間において、１データ分づつ左回りに移動する。
【０１３１】
また、式（１８）および（２０）に示すように、読み出しアドレスは書き込みアドレスを同一値の遅延数Ｄ＿ＢＵＦ（ｉ）だけシフトさせた値に設定されるので、読み出しアドレスについてもアドレスの左回りの移動が起こる。
【０１３２】
たとえば、狭帯域方式かつモード２で、先頭アドレスＡｍｉｎが‘０’、末尾アドレスＡｍａｘが‘７２９６０’とする。この場合、キャリアデータが
０，１，２，…，１９１，０，１，…
というキャリア番号順で入力されたとき、書き込みアドレスは、時間インターリーブ・パラメータＩによらず、
０，７６０，１４８０，…，７２９２８，７２９６０，７５９，…
となる。これに対し読み出しアドレスは、
Ｉ＝２のとき、
１９０，９４０，１６５０，…，７２９３６，１８９，９３９，…
Ｉ＝４のとき、
３８０，１１２０，１８２０，…，７２９４４，３７９，１１１９，…
Ｉ＝８のとき、
７６０，１４８０，２１６０，…，７２９６０，７５９，１４７９，…
となる。
【０１３３】
１シンボルデータの入力ごとに、書き込み／読み出しアドレスが１データ分づつ左回りに移動することから、記憶部１３１Ａに書き込まれたデータは、遅延数Ｄ＿ＢＵＦ（ｉ）に相当する数のシンボルデータが入力された後で、記憶部１３１Ａから読み出されることになる。
言い換えると、この遅延数Ｄ＿ＢＵＦ（ｉ）に相当する数のキャリアデータがキャリア番号ごとに記憶部１３１Ａに一旦保持され、先に保持されたものから順に読み出されることになる。したがって、図１１および図１２に示した時間デインターリーバ置と同様な機能が実現される。
【０１３４】
なお、上述の説明では、理解を容易にするために狭帯域方式を例として挙げているが、広帯域方式でも動作は同様である。
【０１３５】
以上説明したように、図７に示す時間デインターリーバ１３Ａによれば、図４に示す時間デインターリーバ１３と同様に、特許文献１に記載された装置と比べてアドレス制御部の構成を非常に簡易化することができる。
【０１３６】
また、図７に示す時間デインターリーバ１３Ａによれば、記憶領域の記憶データ数Ｎｄが、時間インターリーブ・パラメータＩの最大値Ｉｍａｘにおける値、すなわち、各キャリアデータの遅延数が最大に設定される場合の値に固定されており、時間インターリーブ・パラメータＩがこれより小さくなっても、記憶データ数Ｎｄは一定に保たれる。加えて、記憶領域に対するキャリアデータの書き込み処理では、常に、時間インターリーブ・パラメータＩの最大値Ｉｍａｘにおける処理が行われる。すなわち、記憶領域に記憶されているキャリアデータの状態は、時間インターリーブ・パラメータＩの値によらず同じであり、単に読み出しアドレスを調節するだけで、各キャリアデータの遅延数を調節している。
したがって、たとえば、時間インターリーブ・パラメータＩの値が処理の途中で変更された場合、図４に示す時間デインターリーバでは初めから処理をやり直す必要が生じるが、図７に示す時間デインターリーバによれば、記憶領域に残っているキャリアデータをそのまま用いることができるので、処理時間の短縮を図ることができる。
【０１３７】
＜第３の実施形態＞
次に、本発明の第３の実施形態について述べる。
第３の実施形態では、本発明に係る時間インターリーバが送信装置に適用される。
【０１３８】
図１０は、本発明の第３の実施形態に係る、ＩＳＤＢ−Ｔ方式の送信装置２００の構成の一例を示すブロック図である。
送信装置２００は、ＴＳ再多重部２１と、外符号化部２２と、内符号化部２３と、キャリア変調部２４と、時間インターリーバ２５と、周波数インターリーバ２６と、ＯＦＤＭ変調部２７とを有する。
ＯＦＤＭ変調部２７は、本発明の変調手段の一実施形態である。
【０１３９】
ＴＳ再多重部２１は、複数のＴＳパケットを多重化して、ＯＦＤＭフレームに対応した多重フレームを形成する。
【０１４０】
外符号化部２２は、ＴＳ再多重部２１において多重化されたＴＳパケットに対して、リードソロモン符号を用いた符号化処理を行う。
【０１４１】
内符号化部２３は、外符号化部２２において符号化された多重フレームの各ＴＳパケットを階層に分割し、分割した各階層において、それぞれ定められた伝送パラメータによる内符号化処理（エネルギー変換処理、遅延補正処理、バイト・インターリーブ、畳み込み符号化処理）を行う。
【０１４２】
キャリア変調部２４は、内符号化部２３において符号化されたデータに対して、階層ごとに定められた変調方式でキャリア変調を行い、各階層を合成する。これにより、図３に示した構造を有するシンボルデータが生成される。
【０１４３】
時間インターリーバ２５は、キャリア変調部２４から出力されるシンボルデータに対して、時間インターリーブを行う。
時間インターリーバ２５は、たとえば図４に示す時間デインターリーバ１３や図７に示す時間デインターリーバ１３Ａと同様な構成を有しており、これと同様な動作によって、データ配列変換処理を行う。ただし、時間デインターリーバにおける遅延数Ｄ＿ＢＵＦ（ｉ）は、式（１）に示す遅延数Ｉ＿ＢＵＦ（ｉ）に変更される。
【０１４４】
周波数インターリーバ２６は、時間インターリーバ２５から出力されるシンボルデータに対して、その内部における各キャリアデータのセグメント番号およびキャリア番号の割り当てを変更する処理を行う。
【０１４５】
ＯＦＤＭ変調部２７は、周波数インターリーバ２６から出力されるシンボルデータに対してそれぞれパイロット信号やＴＭＣＣ信号などを付加したＯＦＤＭシンボルを形成し、これに逆フーリエ変換を行って、ＯＦＤＭ変調信号を生成する。
【０１４６】
上述した構成を有する送信装置によれば、ＴＳ再多重部２１において、ＴＳパケットの多重化処理が行われ、外符号化部２２において、この多重化されたＴＳパケットに対するリードソロモン符号を用いた符号化処理が行われる。
【０１４７】
内符号化部２３では、外符号化部２２において符号化された多重フレームの各ＴＳパケットが階層分割され、分割された各階層において、それぞれ定められた伝送パラメータによる内符号化処理が行われる。この符号化されたデータに対し、キャリア変調部２４において、階層ごとに指定された変調方式のキャリア変調が行われる。キャリア変調の後、階層ごとに分割されたデータが合成され、図３に示す構造のシンボルデータが形成される。
【０１４８】
キャリア変調部２４から出力されるシンボルデータは、時間インターリーバ２５に入力され、第１または第２の実施形態において述べた時間デインターリブと同様な動作により、キャリアデータの配列を変更される。
【０１４９】
時間インターリーバ２５から出力されるシンボルデータは、さらに、周波数インターリーバ２６において各キャリアデータのセグメント番号およびキャリア番号の割り当てを変更される。
そしてＯＦＤＭ変調部２７において、周波数インターリーバ２６からのシンボルデータにパイロット信号やＴＭＣＣ信号などの制御情報を付加されて逆フーリエ変換され、ＯＦＤＭ変調信号が生成される。
【０１５０】
以上説明したように、図４に示す時間デインターリーバ１３や図７に示す時間デインターリーバ１３Ａと同様な構成を有した時間インターリーバ２５を用いて、ＩＳＤＢ−Ｔ方式の送信装置を実現することができる。したがって、送信装置の構成を簡易化することができる。
【０１５１】
なお、本発明は上述した実施形態に限定されない。
たとえば、上述した各実施形態においては、ＩＳＤＢ−Ｔ方式の受信装置や送信装置が例として説明されているが、本発明はこれに限定されず、インターリーブ／デインターリブを行う他の種々の受信装置や送信装置にも本発明を適用することが可能である。
【０１５２】
【発明の効果】
本発明によれば、構成をより簡易化することができるデータ配列変更装置と、このようなデータ配列装置を有する受信装置および送信装置を提供することができる。
また、手順をより簡易化することができるデータ配列変更方法を提供することができる。
【図面の簡単な説明】
【図１】本発明に係るＩＳＤＢ−Ｔ方式の受信装置の構成例を示すブロック図である。
【図２】シンボルデータの構造を図解した第１の図である。
【図３】シンボルデータの構造を図解した第２の図である。
【図４】本発明の第１の実施形態に係る、データ配列装置としての時間デインターリーバの構成例を示すブロック図である。
【図５】図４に示す時間インターリーバにおける記憶部のアドレス空間を図解した図である。
【図６】図４に示す時間インターリーバにおける書き込み処理および読み出し処理を説明するための図である。
【図７】本発明の第２の実施形態に係る、データ配列変更装置としての時間デインターリーバの構成例を示すブロック図である。
【図８】図７に示す時間インターリーバにおける記憶部のアドレス空間を図解した図である。
【図９】図７に示す時間インターリーバにおける書き込み処理および読み出し処理を説明するための図である。
【図１０】本発明の第３の実施形態に係る、ＩＳＤＢ−Ｔ方式の送信装置の構成の一例を示すブロック図である。
【図１１】ＩＳＤＢ−Ｔ方式における時間インターリーバ／時間デインターリーバの概要を説明するための図である。
【図１２】時間インターリーバ／時間デインターリーバに含まれるバッファ装置の概要を説明するための図である。
【符号の説明】
１１…ＯＦＤＭ復調部、１２…周波数デインターリーバ、１３，１３Ａ…時間デインターリーバ、１３１，１３１Ａ…記憶部、１３２，１３２Ａ…制御部、１３２１…計数部、１３２２，１３２４…アドレス保持部、１３２３…アドレス演算部、１３２５…第１アドレス演算部、１３２６…第２アドレス演算部、１３２７…選択部、１４…キャリア復調部、１５…内復号化部、１６…外復号化部、２１…ＴＳ再多重部、２２…外符号化部、２３…内符号化部、２４…キャリア変調部、２５…時間インターリーバ、２６…周波数インターリーバ、２７…ＯＦＤＭ変調部
【図１】
2004214735.tif 000005
【図２】
2004214735.tif 000006
【図３】
2004214735.tif 000007
【図４】
2004214735.tif 000008
【図５】
2004214735.tif 000009
【図６】
2004214735.tif 000010
【図７】
2004214735.tif 000011
【図８】
2004214735.tif 000012
【図９】
2004214735.tif 000013
【図１０】
2004214735.tif 000014
【図１１】
2004214735.tif 000015
【図１２】
2004214735.tif 000016