(57)【要約】【課題】ゲート電極へのドープにおける不要な影響を阻止する。【解決手段】本発明はＰＭＯＳトランジスタの形成に関し、この形成において、シリコン又はSiGeの層は、ｐ型ドーパントが、下にあるゲート誘電体層に入り込むことを抑制する。ｐ型ドーパントは、シリコン又はSiGe層に被覆するゲート電極材料に付加され得、シリコン又はSiGe層に向かって拡散し得る。シリコン又はSiGeの層は、約5から120ナノメートルの厚みに形成され得、ｐ型ドーパントがシリコン又はSiGe層を通り抜けることを阻止するように、例えば、インジウム(In)などのドーパントでドープされる。このドーパントは、シリコン又はSiGe層の、下にあるゲート誘電体材料の層との界面近くのシリコン又はSiGe層内でピーク濃度を有し得る。ゲート電極をｐ型ドーパント(例えば、ボロン)でドープさせることができることにより、所望の値を有する(例えば、約4.8から約5.6eVのフェルミ準位に一致する)、関連する仕事関数を有するトランジスタを形成することが容易になる。【選択図】図１７
2004214673.tif 000002
【特許請求の範囲】
【請求項１】
ＰＭＯＳトランジスタを形成する方法であって、
半導体基板の上にゲート誘電体層を形成し、
ゲート誘電体層の上にシリコン又はSiGe層を形成し、
ｐ型ドーパントがシリコン又はSiGe層を通り抜けて下にあるゲート誘電体層に拡散することを抑制する隔離ドーパントで、シリコン又はSiGe層をドープし、
シリコン又はSiGe層の上にゲート電極層を形成し、
ゲート構造を形成するように、ゲート電極層、シリコン又はSiGe層、及びゲート誘電体層をパターニングし、
そのトランジスタに関連する所望の仕事関数を確立するように、パターニングされたゲート電極層をｐ型ドーパントでドープし、
ゲート構造の対向する側の半導体基板にソース及びドレイン領域を形成し、それらの間にチャネル領域を画定するように、ゲート構造に隣接する、基板の露出された部分をドープする
ことを含む方法。
【請求項２】
請求項１に記載の方法であって、隔離ドーパントがインジウム(In)を含む方法。
【請求項３】
請求項１に記載の方法であって、シリコン又はSiGe層が、約5から120ナノメートルの厚みに形成される方法。
【請求項４】
請求項１に記載の方法であって、シリコン又はSiGe層が、ゲート電極層に面する上面と、ゲート誘電体層に面する底面とを有し、隔離ドーパントがシリコン又はSiGe層の底面近くに集中している方法。
【請求項５】
請求項１に記載の方法であって、基板がシリコンを含む方法。
【請求項６】
請求項１に記載の方法であって、ゲート誘電体層が、二酸化シリコン、シリコン・オキシナイトライド、酸化アルミニウム(Al2O3)、ケイ酸ジルコニウム、ケイ酸ハフニウム、ハフニウム・シリコン・オキシナイトライド、ジルコニウム・シリコン・オキシナイトライド、ハフニウム・シリコン・ナイトライド、酸化ランタン(La2O3)、酸化ハフニウム(HfO2)、ハフニウム・オキシナイトライド、酸化ジルコニウム(ZrO2)、ジルコニウム・オキシナイトライド、酸化セリウム(CeO2)、ビスマス・シリコン・オキサイド(Bi4Si2O12)、二酸化チタン(TiO2)、酸化タンタル(Ta2O5)、酸化タングステン(WO3)、酸化イットリウム(Y2O3)、酸化ランタン・アルミニウム(LaAlO3)、チタン酸バリウム・ストロンチウム(Ba1-xSrxTiO3)、酸化バリウム・ストロンチウム(Ba1-xSrxO3)、PbTiO3、チタン酸バリウム(BaTiO3)、チタン酸ストロンチウム(SrTiO3)、PbZrO3、PST(PbScxTa1-xO3)、PZN(PbZnxNb1-xO3)、PZT(PbZrxTi1-xO3)、及びPMN(PbMgxNb1-xO3)のうち少なくとも１つを含む方法。
【請求項７】
請求項１に記載の方法であって、パターニングされたゲート電極層をｐ型ドーパントでドープする前に、この方法が更に、
パターニングされたゲート電極層と、ゲート構造に隣接する、基板の露出された部分とをｐ型ドーパントで薄くドープして、その中に拡張領域を形成し、
ゲート構造と、基板の露出された部分との上に誘電体材料の層を形成し、
誘電体材料の層をパターニングして、ゲート構造に隣接する側壁スペーサを形成する
ことを含む方法。
【請求項８】
請求項７に記載の方法であって、側壁スペーサが、基板の側壁スペーサの下に位置する部分にｐ型ドーパントが供給されることを阻止する方法。
【請求項９】
請求項７に記載の方法であって、パターニングされたゲート電極層が、約2〜3E20/cm3に又はそれよりも少なく、薄くドープされる方法。
【請求項１０】
請求項１に記載の方法であって、ゲート電極層がポリシリコン又はSiGeを含む方法。
【請求項１１】
請求項１に記載の方法であって、ｐ型ドーパントがボロン(B)を含む方法。
【請求項１２】
請求項１に記載の方法であって、パターニングされたゲート電極層が、約2〜3E20/cm3に又はそれよりも多くドープされる方法。
【請求項１３】
請求項１に記載の方法であって、ゲート誘電体層が約2.0ナノメートル又はそれよりも厚い厚みを有する方法。
【請求項１４】
請求項１に記載の方法であって、ゲート電極層が約2.0ナノメートル又はそれよりも薄い厚みを有する方法。
【請求項１５】
請求項１に記載の方法であって、パターニングされたゲート電極層が、約4.8から約5.6電子ボルト(eV)のフェルミ準位に一致する、所望の仕事関数を確立するように、ｐ型ドーパントでドープされる方法。
【請求項１６】
請求項１に記載の方法であって、ゲート誘電体層が、約10ナノメートル又はそれより小さい等価酸化膜厚(EOT)を有する方法。
【請求項１７】
請求項１に記載の方法であって、シリコン又はSiGe層が、ポリシリコン若しくはSiGe、又は、アモルファス・シリコン若しくはSiGeを含む方法。
【請求項１８】
ＰＭＯＳトランジスタを形成する方法であって、
半導体本体の上にゲート誘電体を形成し、
ゲート誘電体の上にシリコン又はSiGe層を形成し、ここで、シリコン又はSiGe層は、ボロンではないｐ型ドーパントでドープされ、
シリコン又はSiGe層の上にポリシリコン又はSiGe層を形成し、ここで、ポリシリコン又はSiGe層はボロンでドープされ、シリコン又はSiGe層及びポリシリコン又はSiGe層は共にゲートを構成し、更に
ゲートの対向する側に半導体本体のソース及びドレイン領域を形成し、それにより、それらの間にチャネル領域を画定する
ことを含む方法。
【請求項１９】
請求項１８に記載の方法であって、シリコン又はSiGe層が、ポリシリコン又はSiGe、又はアモルファス・シリコン又はSiGeを含む方法。
【請求項２０】
請求項１８に記載の方法であって、シリコン又はSiGe層のｐ型ドーパントが、インジウムを含む方法。
【請求項２１】
請求項１８に記載の方法であって、シリコン又はSiGe層の形成が、
化学蒸着法(CVD)又は物理蒸着法(PVD)を用いて、ゲート誘電体の上にシリコン又はSiGe層をデポジットさせることを含み、ここで、シリコン又はSiGe層は、約5nm又はそれよりも厚く、約120nm又はそれよりも薄い厚みにデポジットされる方法。
【請求項２２】
請求項１８に記載の方法であって、シリコン又はSiGe層の形成が、
シリコン又はSiGe層をデポジットさせ、
ボロンではないｐ型ドーパントでシリコン又はSiGe層をドープする
ことを含む方法。
【請求項２３】
請求項２２に記載の方法であって、シリコン又はSiGe層のドーピングが、
そのデポジットの間にシリコン又はSiGe層をその場(in-situ)ドープすること、或いは、デポジットの後、シリコン又はSiGeにｐ型ドーパントを注入することを含む方法。
【請求項２４】
ＰＭＯＳトランジスタであって、
基板内に形成されるソース領域、
基板内に形成されるドレイン領域、
ソース領域とドレイン領域との間の基板内に画定されるチャネル領域、
チャネル領域の上に形成されるゲート誘電体、
ゲート誘電体の上に形成されるシリコン又はSiGe層、及び
シリコン又はSiGe層の上に形成されるゲート電極を含み、ゲート電極は、トランジスタに関連する所望の仕事関数を確立するようにｐ型ドーパントでドープされ、シリコン又はSiGe層は、ｐ型ドーパントがゲート誘電体に入り込むことを抑制する
ＰＭＯＳトランジスタ。
【請求項２５】
請求項２４に記載のトランジスタであって、ｐ型ドーパントがシリコン又はSiGe層を通過して下にあるゲート誘電体に拡散することを抑制するように、シリコン又はSiGe層がドーパントでドープされ、このドーパントがボロン(B)を含まないトランジスタ。
【請求項２６】
請求項２５に記載のトランジスタであって、ｐ型ドーパントがゲート誘電体に入り込むことを抑制するため、シリコン又はSiGe層がインジウム(In)でドープされるトランジスタ。
【請求項２７】
請求項２４に記載のトランジスタであって、シリコン又はSiGe層が約5から120ナノメートルの厚みを有するトランジスタ。
【請求項２８】
請求項２４に記載のトランジスタであって、ｐ型ドーパントがボロン(B)を含むトランジスタ。
【請求項２９】
請求項２４に記載のトランジスタであって、ゲート電極が、約2〜3E20/cm3に又はそれより多く、ｐ型ドーパントでドープされるトランジスタ。
【請求項３０】
請求項２４に記載のトランジスタであって、ゲート電極が、約4.8から約5.6eVのフェルミ準位に一致する、所望の仕事関数を確立するように、ｐ型ドーパントでドープされるトランジスタ。
【請求項３１】
請求項２４に記載のトランジスタであって、シリコン又はSiGe層が、ポリシリコン又はSiGe、又はアモルファス・シリコン又はSiGeを含むトランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、全般的に半導体処理に関し、さらに詳細には、ＰＭＯＳトランジスタ中で被覆するゲート電極に付加されるボロンなどのｐ型ドーパントから、二酸化シリコン、シリコン・オキシナイトライド、又は高誘電率ゲート誘電体を隔離するための方法に関連する。
【背景技術】
【０００２】
半導体業界では、より多くの層を有し、よりデバイス密度の高い集積回路(ＩＣ)を製造する傾向が続いている。このような高密度を達成するために、層の厚みを薄くし、層の均一性を向上させ、デバイスの厚みを薄くし、半導体ウエハ上のデバイス寸法を(例えば、サブミクロン・レベルで)縮小する努力が成されており、また、続けられている。このような一層高いデバイス集積密度を達成するためには、より薄い層、より均一な層、より小さなフィーチャー・サイズ、及びフィーチャー間のより小さな分離が必要とされる。これは、ゲート誘電体材料(例えば、SiO2)の厚み、相互接続配線の幅と間隔、コンタクトホールの間隔と直径、及び種々のフィーチャーの角や端部などの表面形状を含み得る。集積回路寸法の縮小は、一層高速な回路性能を促進することができ、１つのダイ上により多くの回路を、及び／又は、半導体ウエハ当りにより多くのダイを提供することにより、ＩＣ製造の実効的なイールドを一層高めることにつながり得る。このような利点が、ＩＣ寸法を縮小し続ける原動力となっている。
【０００３】
集積回路を製造するプロセスは通常、百を超える工程から成り、それらの工程の間、１つの集積回路の数百もの複製を単一ウエハ上に形成することができる。このプロセスは、通常、完成した集積回路を最終的に形成する基板の上又は中に、幾つかの層をつくることを含む。この層形成プロセスは、半導体ウエハ表面に及び表面上に、電気的に活性な領域をつくることができる。ＭＯＳトランジスタでは、例えば、ゲート構造がつくられ、付勢されて半導体チャネル内に電界を形成することができ、これによってトランジスタ内のソース領域とドレイン領域との間に電流を流すことができる。ソース及びドレイン領域は、多量のｐ型又はｎ型材料を含有することにより、この導電性を促進する。これらの領域は一般に、半導体基板のチャネル領域の両側の目標区域にドーパントを付加することによって形成される。ゲート構造は、ゲート誘電体及びコクタクト又はゲート電極を含む。ゲート・コンタクトは、一般に、金属又はドープしたポリシリコン又はポリシリコン・ゲルマニウム(SiGe)を含み、チャネル領域の上に形成されるゲート誘電体の上に形成される。ゲート誘電体は、絶縁材料であり、ゲート・コンタクトに電圧が印加されるとき大量の電流がゲート電極からチャネルへ流れ込むことを防止する一方で、印加されたゲート電圧が、制御可能な方法でチャネル領域内に電界を形成することができるようにする。
【０００４】
トランジスタは多くの場合、物理的に非常に小さいため、多数のそのようなデバイスを、１つの単結晶シリコン基板(これは、ベース半導体ウエハ及び任意のエピタキシャル層、又はその上に形成される、或いはそれと関連する他の種類の半導体層を含み得る)の上に形成し、集積回路内で相互接続することができる。それにも関わらず、トランジスタ及びその他の電気部品の寸法は、デバイス密度を向上させるために縮小し続けている。しかし、トランジスタを形成するために用いられる材料の或る特性は、縮小することのできるトランジスタの寸法を制限する。例として、トランジスタのゲート誘電体を含む層を形成するために通常用いられる二酸化シリコン(SiO2)の特性は、薄くすることのできるゲート誘電体の厚みの程度を制限し得る。例えば、極めて薄いSiO2層は、酸化物を通る電荷キャリアの直接トンネリングのため、かなり大きなゲート漏れ電流を招く。従って、ゲート誘電体厚みの僅かな変動によって動作パラメータが劇的に変化し得ることが分かっている。
【０００５】
更に、薄いゲート誘電体層は、不純物に対する拡散障壁が不充分であることが知られている。このため、例えば、極めて薄いSiO2ゲート誘電体層は、ゲート電極及びソース／ドレイン領域をドープする間、下にあるチャネル領域への多量のボロンの浸透を受ける。このようなドープは、ゲート酸化物も劣化させ、更に漏れを生じ易くする。デバイス縮小に対する以前の取り組みでは、二酸化シリコン・ゲート誘電体に窒素を付加することに焦点を当てていたが、最近の取り組みでは、二酸化シリコン層よりも厚い層に形成することができ、かつ同様の電界効果性能を生成することのできる、代替の誘電体材料に焦点を当てている。これらの材料は、これらの誘電率がSiO2の誘電率よりも高いため、高誘電率(high-k)材料と呼ばれることが多い。代替の材料層は一層厚くされ得るが、ずっと薄いSiO2の層と等価の電気的効果を提供するため、このような高誘電率材料の相対的な性能は、しばしば等価酸化膜厚(EOT)で表される。従って、高誘電率誘電体材料は、ゲート誘電体を形成するために用いることができ、高誘電率材料は、安定した所望のデバイス性能を維持しながら、デバイス寸法の低減を容易にする。
【０００６】
高誘電率誘電体も、ＰＭＯＳトランジスタの、被覆するゲート電極をドープする間、ボロン浸透を受けることが分かっており、このようなボロン混入は、トランジスタ性能パラメータだけでなく、そのEOTにもマイナスの影響を与える。従って、ボロン浸透のマイナスの影響を受けない、改良されたトランジスタ・デバイス及び製造方法が必要とされている。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の幾つかの態様を基本的に理解するために、本発明の簡略化した要約を以下に示す。この要約は本発明の完璧な全体像ではない。この要約は、本発明の要所又は決定的な要素を明らかにすることも、本発明の範囲を明確化することも意図しない。むしろ、その目的は、後に示すさらに詳細な説明の前置きとして、単に本発明の１つ又は複数の概念を簡略化した形で示すことである。
【課題を解決するための手段】
【０００８】
本発明はＰＭＯＳトランジスタの形成に関し、この形成において、シリコン又はSiGeの層は、被覆するゲート電極材料に付加されるボロンなどのｐ型ドーパントが、シリコン又はSiGeの層に、及び下にある高誘電率誘電体層に拡散することを阻止する。シリコン又はSiGeの層は、約5から120ナノメートルの厚みに形成され得、ボロンがシリコン又はSiGe層を通り抜けることを抑制するため、例えば、インジウム(In)などのドーパントでドープされる。シリコン又はSiGe層のドーパントは、シリコン又はSiGe層の、下にあるゲート誘電体材料の層との界面近くのシリコン又はSiGeの層内でピーク濃度を有し得る。ゲート電極をｐ型ドーパント(例えば、ボロン)でドープさせることができることにより、所望の値を有する(例えば、約4.8から約5.6電子ボルト(eV)のフェルミ準位に一致する)、関連する仕事関数を有するトランジスタを形成することが容易になる。
【０００９】
本発明の１つの態様に従って、ＰＭＯＳトランジスタを形成する方法は、まず、半導体基板の上にゲート誘電体層を形成することを含む。その後、シリコン又はSiGe層がゲート誘電体層の上に形成される。シリコン又はSiGe層は、ボロンがシリコン又はSiGe層を通り抜けて下にあるゲート誘電体層に拡散することを抑制するため、隔離ドーパントでドープされる。その後、シリコン又はSiGe層の上にゲート電極層が形成される。ゲート電極層、シリコン又はSiGe層、及びゲート誘電体層は、その後、ゲート構造を形成するようにパターニングされる。パターニングされたゲート電極層は、そのトランジスタに関連する所望の仕事関数を確立するようにボロンでドープされ、ゲート構造に隣接する、基板の露出された部分は、ゲート構造の対向する側に半導体基板のソース及びドレイン領域を形成するようにドープされる。これにより、基板が、ソース及びドレイン領域を形成するようにドープされるとき、ゲート構造の下の基板内にチャネルも画定される。
【００１０】
本発明の別の態様に従って、ＰＭＯＳトランジスタを形成する方法は、半導体本体の上にゲート誘電体を形成することを含む。その後、高誘電率誘電体の上にシリコン又はSiGe層が形成され、ここで、シリコン又はSiGe層は、ボロンではないｐ型ドーパントでドープされる。その後、シリコン又はSiGe層の上にポリシリコン又はSiGe層が形成され、ここで、ポリシリコン又はSiGe層はボロンでドープされ、シリコン又はSiGe層及びポリシリコン又はSiGe層は、共にゲートを構成する。ソース及びドレイン領域は、ゲートの対向する側の半導体本体に形成され、これにより、ソース領域とドレイン領域との間の基板内にチャネル領域が画定される。
【００１１】
本発明のさらに別の態様に従って、ＰＭＯＳトランジスタは、基板内に形成されるソース領域と、基板内に形成されるドレイン領域とを含む。これにより、ソース領域とドレイン領域との間の基板内にチャネル領域も画定される。このトランジスタは更に、チャネル領域の上に形成される高誘電率ゲート誘電体、ゲート誘電体の上に形成されるシリコン又はSiGe層、及びシリコン又はSiGe層の上に形成されるゲート電極を含む。ゲート電極は、そのトランジスタに関連する所望の仕事関数を確立するように、ボロンなどのｐ型ドーパントでドープされる。シリコン又はSiGe層は、ボロンがゲート誘電体に入り込むことを抑制する。
【００１２】
上述の及び関連する目的を達成するため、以下の説明及び添付の図面は、本発明の或る例示的態様及び実施例を詳細に示す。しかしながら、これらは、本発明の１つ又は複数の態様が用いられ得る種々の方法のうちほんの僅かを示すに過ぎない。本発明のその他の態様、利点及び新規な特徴は、添付の図面と関連して考究すれば、以下の本発明の詳細な説明から明らかとなるだろう。
【実施例】
【００１３】
本発明の１つ又は複数の態様が、図面に関連して記載されており、これらの図面において、全体を通して同様の要素を指すために同様の参照番号が用いられており、種々の構造は必ずしも正確な縮尺で描かれていない。以下の記載において、説明のため、本発明の１つ又は複数の態様を充分に理解できるように、多数の具体的な詳細が示されている。しかし、本発明の１つ又は複数の態様はこれらの具体的な詳細よりも少ない程度で実施できることは、当業者には明らかである。また、本発明の１つ又は複数の態様の説明を容易にするため、周知の構造及びデバイスはブロック図の形で示されている。
【００１４】
本発明はＰＭＯＳトランジスタの形成に関し、この形成において、シリコン又はSiGeの層は、ボロンなどのｐ型ドーパントが、下にあるゲート誘電体層に入り込むことを抑制する。ｐ型ドーパントは、シリコン又はSiGe層を被覆するゲート電極に付加され得、シリコン又はSiGe層に向かって拡散し得る。シリコン又はSiGeの層は、約5から120ナノメートルの厚みに形成され得、ｐ型ドーパントがシリコン又はSiGe層を通り抜けないように、例えば、インジウム(In)などのドーパントでドープされる。このドーパントは、シリコン又はSiGe層の、下にあるゲート誘電体材料の層との界面近くのシリコン又はSiGeの層内でピーク濃度を有し得る。
【００１５】
図１は、従来の相補型MOS(CMOS)処理技術を用いて半導体基板102に形成され得る、従来の半導体トランジスタ・デバイス100を示す。ここで用いる「半導体基板」という用語は、ベース半導体ウエハ(例えば、シリコン又はSiGe)及び任意のエピタキシャル層、又はその上に形成される、或いはそれと関連する他の種類の半導体層を含み得ることを認識されたい。更に、簡略化と理解の容易さのため、本明細書に示す要素は、互いに対して特定の寸法(例えば、層間の寸法及び／又は向き)で描かれていること、及び、それらの要素の実際の寸法は、本明細書に示したものとは実質的に異なり得ることも認識されたい。
【００１６】
デバイス100は、ゲート電極106及びゲート誘電体108を有するゲート構造104を含む。ゲート電極106は、一般的にポリシリコン又はSiGeを含み、ゲート誘電体108を被覆する。側壁スペーサ110、112は、ゲート構造104の両側に位置する。後で詳しく説明するように、側壁スペーサ110、112は、スペーサ110、112の下にある特定の領域、又は拡張領域114、116のドーピングを妨げる。２つの、横方向に間隔があけられたドープされたソース／ドレイン領域118及び120は、基板102内に形成され、ゲート構造104の下のソース／ドレイン領域118及び120の間にチャネル領域122が画定される。
【００１７】
オペレーションにおいて、チャネル122の抵抗率は、ゲート電極106に印加される電圧によって制御することができ、ゲート電圧の変化は、ソースとドレインとの間のチャネル122を通って流れる電流の量を変化させる。ゲート・コンタクト又は電極106とチャネル122とは、ゲート誘電体108によって分離される。ゲート誘電体108は絶縁体であり、充分な閾値電圧Vtがゲート電極106に印加されるまで、デバイスが活性化されないように、ゲート電極106とチャネル122との間の電流フローを妨害する。
デバイス100を形成するために、まず、基板102の上に誘電体材料の層124が形成される(図2)。その後、ゲート電極層126(例えば、ポリシリコン又はSiGe)が、誘電体材料の層124の上に形成される(図3)。ゲート電極層126及び誘電体材料の層124はその後、ゲート構造104を形成するように(例えば、エッチングによって)パターニングされる(図4)。その後、ドーパント128が、ゲート電極106に、及び基板102の露出された部分に供給され(図5)、そこに拡張領域130、132が形成される(図6)。後に明らかとなるが、拡張領域130、132は、基板102内に形成されるソース及びドレイン領域118、120の前駆体である。
【００１８】
その後、構造全体の上に、絶縁材料の層134(例えば、窒化シリコン、酸化シリコン)が形成される(図7)。絶縁材料の層134は、ゲート構造104の両側に側壁スペーサ110、112を形成するように、(例えば、異方性エッチングによって)選択的に取り除かれる(図8)。その後、側壁スペーサ110、112によって覆われた部分114、116を除いた、ゲート電極106及び基板102に、追加のドーパント128が供給される(図9)。追加のドーパント128は、ゲート構造104の両側の基板102内にソース及びドレイン領域118、120を形成させる(図10)。追加のドーパント128は、拡張領域130、132を形成する際に(例えば、図6)前もって供給されたものと実質的に同じタイプであることが認識されよう。これにより、ソース及びドレイン領域118、120が形成されると、ゲート構造104の下の基板102内にチャネル領域122が画定される(図10)。
【００１９】
前に述べたように、トランジスタなどの半導体デバイスは、オペレーション速度を向上させることだけでなく、特に、構成要素の寸法及び／又は層厚を低減することによって、改良され続けている。しかし、層厚を低減するにつれて性能の問題が生じ得る。例えば、ゲート誘電体の厚みが薄くされるにつれて、その誘電体を通る「トンネル」電流が観察され得る。誘電体が、例えば、数十オングストロームまで薄くされる場合、電荷キャリアは、ゲート誘電体を通り抜け、チャネル内へ入り得る。基本的に、誘電体が薄いほど、増加するトンネル電流のためポテンシャルは一層大きくなる。電荷キャリアがゲート誘電体を通り抜けるとき、ゲート漏れ電流は望ましくなく増加し、静的な電力損失の増加となり、回路動作の潜在的な劣化を招く。更に、ゲート誘電体を通り抜ける電荷キャリアがあると、トランジスタのチャネル内の電荷キャリア蓄積の低減が、チャネル抵抗の望ましくない増加を招き得る。更に、薄いゲート誘電体では、ゲート電極の電荷蓄積が、デバイスのチャネルの表面に散乱する電荷キャリアの望ましくない増加を引起こす。このような散乱する電荷キャリアの増加は、トランジスタのチャネルを通る抵抗を一層高くし、キャリアの移動度を低減させる。
【００２０】
これらの欠点を考慮して、ＭＯＳトランジスタのゲート誘電体を形成する際に高誘電率誘電体材料を用いることができる。ゲート誘電体が高誘電率誘電体材料で構成されるとき、ゲート誘電体の厚みは厚くなる。例えば、従来の(例えば、酸化シリコン(SiO2)の)ゲート誘電体は、約2.5から5ナノメートルの厚みを有し得る一方で、高誘電率ゲート誘電体は、およそ数十ナノメートルの厚みを有するが、より薄いSiO2と同等の電気的性能を示す。厚みがより厚いほど、ゲート誘電体を通り抜ける電荷キャリアが最小になる傾向がある。詳細には、ゲート誘電体を通り抜ける電荷キャリアは、ゲート誘電体の厚みによって指数関数的に最小限にすることができる。
【００２１】
高誘電率誘電体材料は、デバイス縮小に関して生じる問題の幾つかは解決することができるが、他にも問題が残る。例えば、ＰＭＯＳトランジスタを製造するときゲート電極をドープするために用いられるｐ型ドーパント(例えば、ボロン)は、(例えば、格子間で、及び／又は空孔拡散によって)ゲート電極を通ってゲート誘電体の中へ浸透し得る。ゲート誘電体は、不純物に対する障壁が不充分であり、そのため、下にあるチャネル領域へドーパントが入っていく可能性がある。チャネル領域における、又はゲート電極とゲート誘電体との間の界面上又はその近くにおけるドーパントの存在は、閾値電圧(Vt)の不安定性、フラットバンド電圧(Vfb)シフト、チャネル移動度及びサブスレショルド・スロープ劣化、破壊電荷量(QBD)の低下、及び、Ｐチャネル・デバイスの捕獲中心の増加など、多くの望ましくない問題となり得る。
【００２２】
ゲート電極を通るドーパントの拡散は空乏効果とよばれ、少なくとも部分的には、ゲート電極が一般的にポリシリコン又はSiGeで構成されるという事実に起因する。更に特定して言えば、空乏効果は、ポリシリコン又はSiGeに無限量のキャリアがないために起こる。現在のところ、ポリシリコン又はSiGeは、約2E20/cm3から約3E20/cm3の範囲までしかドープすることができない。そのため、実質的に一層大量の(例えば、約5E21/cm3より多い)キャリアはゲート電極に存在せず、これらのキャリアが不足しているため、ゲートがバイアスされるとき、ポリシリコン又はSiGeゲート／ゲート誘電体界面近くに空乏領域が生成される。
【００２３】
ポリシリコン又はSiGeなどの半導体は、そのフェルミ準位で従来通り測定される特定のエネルギー・レベルを有する。材料のフェルミ準位は、その仕事関数、即ち、その材料から電子を真空内に移動させるために必要とされるエネルギー量、を決定する。ドープされていない半導体に本来そなわっているフェルミ準位は、伝導帯と価電子帯の端部間のバンドギャップの中央にある。ｎ型ドープされたシリコン又はSiGeでは、フェルミ準位は、価電子帯よりも伝導帯に近い(例えば、約4.15eV)。ｐ型ドープされたシリコン又はSiGeでは、フェルミ準位は、伝導帯よりも価電子帯に近い(例えば、約5.2eV)。適切な仕事関数は、CMOS閾値電圧の調整を容易にする。
【００２４】
ポリシリコン又はSiGeゲートが充分高い濃度まで注入されていない場合、又は注入されたドーパントが充分に活性化されていない場合、そこに電圧が印加されるときゲート電極を介して大きな電圧降下が生じる。ポリシリコン又はSiGeの活性キャリア濃度が、ポリシリコン又はSiGeゲート／ゲート誘電体のフェルミ準位を所望のレベルに維持するのに充分高くないとき、ポリシリコン又はSiGeゲートのバンド・ベンディング(band bending)は、電圧依存型になる。シリコン基板を反転させるようにデバイスがバイアスされると、ポリシリコン又はSiGeゲートは、自由キャリアが欠乏した状態になる。ポリシリコン又はSiGeが空乏にされると、印加された電圧の一部は、ポリシリコン又はSiGeゲート電極を介して下がり、界面の電界を低減させ、チャネル・キャリア濃度を減少させる。その結果、駆動電流が減少し、それによりデバイスのスイッチング速度が遅くなる。
【００２５】
反転の際、例えば、ポリシリコン又はSiGeのゲート電極は、一般に、ポリシリコン又はSiGeの、ゲート誘電体近くの領域のキャリアの空乏を経験し、これは半導体表面の電界の低減となる。ポリシリコン又はSiGe空乏効果は、5nm又はそれより厚い厚みを有するゲート誘電体ではそれほど重要ではない。しかし、ゲート誘電体の厚みが薄くされるにつれて、デバイス性能に対するポリシリコン又はSiGe空乏効果の役割による反転時の電圧降下の影響は、より重要になる。
【００２６】
ポリシリコン又はSiGe空乏効果は、ゲート誘電体を実際よりも電気的に厚く見えるようにもさせること、およびゲート誘電体の寸法が(例えば、3nm以下まで)縮小されるにつれて、この効果が強められ得ることが認識されよう。例えば、ポリシリコン又はSiGe空乏効果は、実際のゲート誘電体厚みよりも約0.5nmから約1.5nm厚いかのようにゲート誘電体を電気的に機能させる。ゲート誘電体がおよそ15nmの厚みであるとき、空乏効果による0.5nmの付加的な厚みは重要ではない。しかし、ゲート誘電体厚みが約5nm以下であるとき、ポリシリコン又はSiGe空乏効果による0.5nmの付加的な機能的厚みは、デバイスのオペレーション及び性能に対して重要な影響を有し得る。
【００２７】
デバイス縮小に関連する別の問題点は、熱処理が制限されることである。そのため、ポリシリコン又はSiGeゲート電極は濃く(例えば、２〜3E20/cm3)ドープされ得るが、低減されたサーマル・バジェットのため、そのドーパントを電気的に活性化することが困難である。より詳細には、ポリシリコン又はSiGeゲート導電体のドーパントは、注入アニールなどの高温プロセスの間、薄いゲート誘電体を通過して下にあるチャネル領域へ拡散し得る。このような拡散は、ゲート誘電体のすぐ上のポリシリコン又はSiGeに低キャリア濃度の領域を残し得る。このため、ゲート誘電体に隣接するゲート導電体のこの領域は一層高い抵抗率を有し、その結果のデバイスは、ゲート誘電体厚みが厚くされたかのように作動する。また、ポリシリコン又はSiGe材料は、約2〜3E20/cm3より高いレベルではドープされ得ないか或いはドーパントが活性化されないため、ゲート長の縮小はゲート抵抗を生成する。従って、ポリシリコン又はSiGeの電気的シート抵抗又は抵抗率が所望よりも高くなり、形成されるＲＣ時定数のため、その回路に、許容できない大きな時間遅延を生成する。
【００２８】
次に図11に移って、本発明の１つ又は複数の態様に従ってＰＭＯＳトランジスタを形成するための方法200が図示されている。ＰＭＯＳトランジスタは、ゲート誘電体を被覆するゲート電極に付加されたｐ型ドーパントからゲート誘電体を隔離することによって、関連する仕事関数を有するように作成される。方法200は、一連の行為又は事象として以下に図示され説明されているが、本発明は、このような行為又は事象の図示された順序によって制限されるものではないことが認識されよう。例えば、幾つかの行為は、本発明の１つ又は複数の態様に従って、本明細書に図示し及び／又は説明したものとは別に、異なる順序で及び／又は他の行為又は事象と同時に行なうことができる。更に、本発明に従って方法を実施するのに、図示した全ての工程が必要とされるわけではない。更に、本発明に従う方法は、本明細書に図示し説明した構造の形成及び／又は処理に関連して実施できるだけでなく、図示されていない他の構造に関連して実施することもできる。例えば、図12から23に関連して以下に図示し説明するようなトランジスタの形成において、本発明の１つ又は複数の態様に従って、この方法又はその変形を用いることができる。
【００２９】
方法200は、202から始まり、半導体基板の上にゲート誘電体材料の層が形成される。ゲート誘電体材料は、例えば、スピン・オン技術、スパッタリング技術(例えば、マグネトロン又はイオン・ビーム・スパッタリング)、成長、及び／又は化学蒸着法(CVD)などのデポジション技術を用いるなど、任意の数の方法で基板に供給され得る。ゲート誘電体材料は、約10ナノメートル又はそれより厚い厚みに形成することができ、例えば、約10ナノメートル又はそれよりも小さい等価酸化膜厚(EOT)を有し得る。一般に、基板はシリコンを含み、ゲート誘電体材料は約3.9よりも高い(例えば、二酸化シリコン(SiO2)よりも高い)誘電率を有する材料を含むのが一般的である。このような高誘電率材料は、例えば、以下のうち任意の１つ又は複数を、単独で或いは組合せで含み得る：酸化アルミニウム(Al2O3)、ケイ酸ジルコニウム、ケイ酸ハフニウム、ハフニウム・シリコン・オキシナイトライド、ハフニウム・オキシナイトライド、ジルコニウム・オキシナイトライド、ジルコニウム・シリコン・オキシナイトライド、ハフニウム・シリコン・ナイトライド、酸化ランタン(La2O3)、酸化ハフニウム(HfO2)、酸化ジルコニウム(ZrO2)、酸化セリウム(CeO2)、ビスマス・シリコン・オキサイド(Bi4Si2O12)、二酸化チタン(TiO2)、酸化タンタル(Ta2O5)、酸化タングステン(WO3)、酸化イットリウム(Y2O3)、酸化ランタン・アルミニウム(LaAlO3)、チタン酸バリウム・ストロンチウム、酸化バリウム・ストロンチウム、チタン酸バリウム、チタン酸ストロンチウム、PbZrO3、PST、PZN、PZT、及びPMN。
【００３０】
その後、方法200は204に進み、ゲート誘電体材料の層の上にシリコン又はSiGeの薄い層が形成される。この層は、ポリシリコン又はSiGe、及び／又はアモルファス・シリコン又はSiGeを含み得、例えば、約5から120ナノメートルの厚みに形成され得る。シリコン又はSiGeの層は、例えば、スパッタリング技術(例えば、マグネトロン又はイオン・ビーム・スパッタリング)、成長、及び／又はデポジション技術など、任意の適切な方法で、ゲート材料に全体にわたって形成され得る。その後、シリコン又はSiGeの薄い層は、ｐ型ドーパント(その後、障壁層がそれに露出される)がシリコン又はSiGe層を通り抜けて下にあるゲート誘電体材料の層へ入り込むことを抑制するように、206でドープされる。そのドーパントは、例えば、インジウム(In)を含み得る。このドーパントは、シリコン又はSiGe材料とゲート誘電体材料とが互いにインタフェースする位置のシリコン又はSiGeの層内でピーク濃度を有し得ることを認識されたい。
【００３１】
この方法は次に208に進み、ドープされたシリコン又はSiGeの薄い層上にゲート電極層が形成される。ゲート電極層は一般に、ポリシリコン又はSiGeを含み、例えば、約50〜200nmの厚みに形成され得る。ゲート電極層は、例えば、成長、デポジション、又はスパッタリングを用いるなど、任意の適切な方法で、シリコン又はSiGeの薄い層全体にわたって形成され得る。
【００３２】
210で、ゲート電極層、シリコン又はSiGeの薄い層、及びゲート誘電体材料の層は、ゲート構造を形成するようにパターニングされる。このため、ゲート構造は、ゲート電極、シリコン又はSiGe層、及びゲート誘電体を含む。これらの層は、ゲート構造を形成するための任意の適切な方法で、例えばエッチングなどによってパターニングされ得る。パターニングの後、この方法は212に進み、ゲート電極に、及び基板のゲート構造によって覆われていない部分にボロンなどのｐ型ドーパントが供給される。ゲート電極をドープすることにより、所望の値を有する(例えば、約4.8から約5.6eVのフェルミ準位に一致する)、関連する仕事関数を有するトランジスタを形成することが容易になる。基板の露出された部分のドーピングは、基板内にソース及びドレイン領域を形成する。ソース及びドレイン領域は、ゲート構造に隣接し、ゲート構造の下の基板内にチャネル領域を画定する。ｐ型ドーパントは、例えば、ボロン(B)であってよく、約2〜3E20/cm3まで又はそれより多くゲート電極に供給され得る。この方法は、ゲート電極がドープされ、ソース及びドレイン領域が形成された後、終了する。
【００３３】
ゲートのドーピング、及びソース／ドレイン領域の形成は、所望に応じて、共に実施されてもよく、或いは、別々のオペレーションに切離されてもよいことを理解されたい。更に、所望であれば、拡張領域は、ソース／ドレイン形成前の側壁スペーサ形成の前に形成されてもよく、このような変更は、本発明の特許請求の範囲に包含されると考えられる。
【００３４】
次に図12から23に移ると、本発明の１つ又は複数の態様に従って、ＰＭＯＳトランジスタ300を形成する方法の一例が提供されている。トランジスタ300は、半導体基板302上に形成されており、トランジスタ300の種々の形成段階の断面図に関連して図12から23に示されている。
【００３５】
先ず、ゲート誘電体材料の層304が基板302の上に形成される(図12)。基板302は一般にシリコンを含み、ゲート誘電体材料の層304は、多数の適切な材料のうち任意のものを含み得る。以下の表１は、幾つかのゲート誘電体材料の例を示す。
【００３６】
【表１】
2004214673.tif 000003
【００３７】
表１がゲート誘電体材料の完璧なリストではないこと、及び他のゲート材料を用いることもできることを認識されたい。さらに、標準ｋ材料および高誘電率材料のｋ値はいずれも、誘電体材料の厳密な性質に依ってある程度まで変動し得ることも認識されたい。例えば、純度、結晶度および化学量論的組成(stoichiometry)の違いによって、任意の特定の誘電体材料に対して決定される厳密なｋ値には変動が生じ得る。
【００３８】
本明細書で用いられているように、材料を特定の化学名又は化学式で言及するとき、その材料は、その化学名で識別される、化学量論的に厳密な式の非化学量論(non-stoichiometric)変形物を含み得る。例えば、酸化タンタルは、化学量論的に厳密には化学式Ta2O5を有するが、TaxOyとも呼ばれ得る、化学量論Ta2O5の変形を含み得、ここで、ｘ又はｙのいずれも小量で変化する。例えば一実施例では、xは約1.5から2.5まで変化し得、ｙは、約4.5から約5.5まで変化し得る。別の実施例では、xは約1.75から2.25まで変化し得、yは約4から約6まで変化し得る。厳密な化学量論的組成からのこのような変形物は、酸化タンタルの定義に包含される。本明細書に用いられる全ての化学名又は化学式の厳密な化学量論的組成からの同様の変形物は、本発明の範囲内に包含されることを意図している。例えば、再び酸化タンタルを用いるが、式Ta2O5が用いられるとき、TaxOyがその意味に含まれている。このため、明示しない限り、本明細書では厳密な化学量論的組成は意図していない。当業者であれば、このような変形物は、当然想起し得る、或いは、材料が形成される条件の選択及び制御によって求められ制御され得ることが分かるだろう。
【００３９】
ゲート誘電体材料の層304は、例えば、スパッタリング技術(例えば、マグネトロン又はイオン・ビーム・スパッタリング)、成長、及び／又は化学蒸着法(CVD)などのデポジション技術を含む、多数の適切な方法のうち任意の方法で、基板302全体にわたって形成され得ることを認識されたい。更に、高誘電率誘電体材料は、「トンネリング」を軽減させるため、約2.0ナノメートル又はそれより厚い厚みに形成され得、所望の電気的特性を維持し示すように、例えば、約2.0ナノメートル又はそれより小さいEOTを有し得る。例えば、約7.8k及び約10nmの厚みを有する高誘電率誘電体材料は、約3.9ｋ及び約5nmの厚みを有する酸化物ゲート誘電体と実質的に電気的に等価である。
【００４０】
その後、シリコン又はSiGeの薄い層306が、ゲート誘電体材料の層の上に形成される(図13)。この層は、ポリシリコン又はSiGe、及び／又はアモルファス・シリコン又はSiGeを含み得、例えば、約5から120ナノメートルの厚み307に形成され得る。シリコン又はSiGeの層は、例えば、スパッタリング技術(例えば、マグネトロン又はイオン・ビーム・スパッタリング)、成長、及び／又はデポジション技術などの任意の適切な方法で、ゲート材料全体にわたって形成され得る。その後、ドーパント308が、シリコン又はSiGeの薄い層306に供給される(図14)。シリコン又はSiGeの薄い層306は、ゲート誘電体層304に面する底面310と、その後その上に形成される材料に面する上面312とを有する(図15)。ドーパント308は、シリコン又はSiGe層306の底面310近くでピーク濃度を有し得る(濃淡の度合いで示す)ことを認識されたい。ドーパント308は、例えば、インジウム(In)を含み得、ボロンなどのｐ型ドーパントが、シリコン又はSiGe層306を通り抜けて、下にあるゲート誘電体材料の層304に入り込むこと抑制するように機能する。このようなｐ型ドーパントは、例えば、(以下に更に詳細に説明するように)被覆するゲート電極をドープするために用いられ得る。
【００４１】
界面310近くでピーク・インジウム濃度を有することは、ボロンがゲート誘電体を浸透することを阻止する助けとなる。ボロン拡散がゲート誘電体／ゲート電極界面で阻止されるとき、デート電極空乏、界面欠陥、バルク欠陥、および基板内のフェルミ準位変動は低減する。インジウムの原子半径はボロンの原子半径よりもずっと大きいため(ボロンの85pmに対し、インジウムでは167pm)、シリコン内のインジウムの拡散率は、シリコン内のボロンの拡散率よりもずっと小さい(ボロンの9×10-15cm2/sに対し、インジウムでは4×10-15cm2/s)。ゲート誘電体／ゲート電極界面でインジウムが最大にされる場合、インジウムは、その低い拡散率のためにこの界面に固定される一方で、ボロン拡散のために必要とされる格子サイトを占有し、このため、ボロンが、ポリ空乏又は閾値電圧シフトを起こすのに充分な量でゲート誘電体に浸透することを妨げる。
【００４２】
その後、(例えば、スピン・オン、スパッタリング、デポジション、成長技術、などを用いて)シリコン又はSiGeの薄い層306の上にゲート電極層314が形成される(図16)。ゲート電極層は一般に、ポリシリコン又はSiGeを含み、例えば、約200ナノメートル又はそれより薄い厚みに形成され得る。ゲート電極層314は、トランジスタ300に電圧を印加するか、或いはトランジスタ300をバイアスするための手段を提供するコンタクトを最終的に生成する。
【００４３】
ゲート電極層314、シリコン又はSiGeの薄い層306、及びゲート誘電体材料の層304は、その後、ゲート構造316を形成するようにパターニングされる(図17)。このため、ゲート構造316は、ゲート電極318、シリコン又はSiGe層320、及びゲート誘電体322を含む。これらの層は、例えば、エッチングによるなど、任意の適切な方法でゲート構造316を形成するようにパターニングされ得る。
【００４４】
パターニング後、ゲート電極318に、及び基板のゲート構造316によって覆われていない部分326、328に、ｐ型ドーパント324が供給される(図18)。このｐ型ドーパントは、ゲート電極318を薄くドープして(薄い影付きで示す)、基板の露出された部分326、328に拡張領域330、332を形成するように、例えば、約2〜3E20/cm3又はそれより少なく供給され得る(図19)。
【００４５】
その後、絶縁材料(例えば、窒化シリコン、酸化シリコン)の層334が、構造全体の上に形成される(図20)。絶縁材料の層334は、ゲート構造316の両側に側壁スペーサ336、338を形成するように、(例えば、異方性エッチングによって)選択的に取り除かれる(図21)。側壁スペーサ336、338は、拡張領域330、332の部分340、342を覆って、その後供給されるドーパントがこれらの部分340、342に入ることを阻止する。その後、追加のｐ型ドーパント324が供給されて(図22)、ゲート構造316の両側の基板302内にソース及びドレイン領域344、346を形成し、(濃い影付きで示すように)ゲート構造318を更に濃くドープする(図23)。追加のドーパント324は、拡張領域330、332を形成し、ゲート電極318を薄くドープする際に前に供給されたもの(例えば、図19)と実質的に同じタイプ(例えば、ボロン)であることが好ましい。ゲート電極318には、追加のドーパント324が、例えば、約2〜3E20/cm3まで又はそれより多く注入され得る。この一層濃いドーピングにより、例えば、約4.8から約5.6eVのフェルミ準位に一致するような、所望の仕事関数を有するトランジスタ300を形成することが容易になる。ソース及びドレイン領域344、346が基板302内に形成されると、チャネル領域348がゲート構造316の下の基板302内に画定される。
【００４６】
本発明を１つ又は複数の実施例に関連して図示し説明したが、当業者ならば本明細書及び添付の図面を読んで理解すれば同等な変更及び変形が明らかであろう。本発明は、このような変更及び変形の全てを含み、本発明の特許請求の範囲によってのみ限定される。特に、前記した構成要素(アセンブリ、装置、回路など)により実施される様々な機能に関して、このような構成要素を説明するために用いられた用語(「手段」の参照を含めて)は、特記なき限り、本明細書に例示した本発明の典型的な実施例における機能を実施する開示された構造とたとえ構造的には同等ではなくても、前述した構成要素の特定の機能を実施する任意の構成要素に対応する(即ち、機能的に同等である)ことを意図している。さらに、幾つかの実施例の中の１つのみに関して本発明の特定の特徴が開示されたが、このような特徴は、いかなる所与の又は特定の応用にも望ましい及び有利であるように、他の実施例の１つ又は複数の他の特徴と組合わせることができる。さらに、詳細な説明及び特許請求の範囲のいずれかにおいて使用される「含む(including)」、「有する(having)」、「有する(has)」、「備える(with)」という用語、又はそれらの変形の範囲について、このような用語は、用語“含む(comprising)”と同様に包括的であることを意図している。
【図面の簡単な説明】
【００４７】
【図１】従来のＰＭＯＳトランジスタの簡略化した略断面図。
【図２】ＰＭＯＳトランジスタを形成するための従来の方法を図示する断面図。
【図３】ＰＭＯＳトランジスタを形成するための従来の方法を図示する断面図。
【図４】ＰＭＯＳトランジスタを形成するための従来の方法を図示する断面図。
【図５】ＰＭＯＳトランジスタを形成するための従来の方法を図示する断面図。
【図６】ＰＭＯＳトランジスタを形成するための従来の方法を図示する断面図。
【図７】ＰＭＯＳトランジスタを形成するための従来の方法を図示する断面図。
【図８】ＰＭＯＳトランジスタを形成するための従来の方法を図示する断面図。
【図９】ＰＭＯＳトランジスタを形成するための従来の方法を図示する断面図。
【図１０】ＰＭＯＳトランジスタを形成するための従来の方法を図示する断面図。
【図１１】本発明の１つ又は複数の態様に従って、ＰＭＯＳトランジスタを形成する方法の一例を示すフローチャート。
【図１２】本発明の１つ又は複数の態様に従って形成されるＰＭＯＳトランジスタの断面図。
【図１３】本発明の１つ又は複数の態様に従って形成されるＰＭＯＳトランジスタの断面図。
【図１４】本発明の１つ又は複数の態様に従って形成されるＰＭＯＳトランジスタの断面図。
【図１５】本発明の１つ又は複数の態様に従って形成されるＰＭＯＳトランジスタの断面図。
【図１６】本発明の１つ又は複数の態様に従って形成されるＰＭＯＳトランジスタの断面図。
【図１７】本発明の１つ又は複数の態様に従って形成されるＰＭＯＳトランジスタの断面図。
【図１８】本発明の１つ又は複数の態様に従って形成されるＰＭＯＳトランジスタの断面図。
【図１９】本発明の１つ又は複数の態様に従って形成されるＰＭＯＳトランジスタの断面図。
【図２０】本発明の１つ又は複数の態様に従って形成されるＰＭＯＳトランジスタの断面図。
【図２１】本発明の１つ又は複数の態様に従って形成されるＰＭＯＳトランジスタの断面図。
【図２２】本発明の１つ又は複数の態様に従って形成されるＰＭＯＳトランジスタの断面図。
【図２３】本発明の１つ又は複数の態様に従って形成されるＰＭＯＳトランジスタの断面図。
【符号の説明】
【００４８】
３００  トランジスタ
３０２  基板
３１６  ゲート構造
３１８  ゲート電極層
３２０  シリコン又はＳｉＧｅ層
３２２  ゲート誘電体層
【図１】
2004214673.tif 000004
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
2004214673.tif 000023
【図２１】
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【図２２】
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【図２３】
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【外国語明細書】
2004214673000001.pdf