(57)【要約】【課題】不純物層を含む半導体装置およびその製造方法を提供する。【解決手段】本発明の半導体装置１００は、半導体層に設けられた素子分離領域１２と、素子分離領域１２によって分離された活性領域２０と、活性領域２０の外縁よりも内側に形成された不純物層２２とを含む。【選択図】        図１
2004241564.tif 000002
【特許請求の範囲】
【請求項１】
半導体層に設けられた素子分離領域と、
前記素子分離領域によって分離された活性領域と、
前記活性領域の外縁よりも内側に形成された不純物層と、を含む、半導体装置。
【請求項２】
請求項１において、
前記不純物層によって、前記活性領域の主要成分が構成されている、半導体装置。
【請求項３】
請求項１または２において、
前記不純物層は、抵抗不純物層である、半導体装置。
【請求項４】
請求項１または２において、
さらに、下部電極、誘電体層、および上部電極から構成されるコンデンサを含み、
前記不純物層は、前記下部電極である、半導体装置。
【請求項５】
請求項１ないし４のいずれかにおいて、
前記活性領域の外縁と前記不純物層の外縁とが所定距離離れている、半導体装置。
【請求項６】
請求項１ないし５のいずれかにおいて、
前記素子分離領域はトレンチ素子分離領域からなる、半導体装置。
【請求項７】
請求項１ないし６のいずれかにおいて、
前記不純物層上にはコンタクトが設置されている、半導体装置。
【請求項８】
請求項７において、
前記コンタクト上には配線層が形成され、
前記不純物層は、前記コンタクトを介して前記配線層と電気的に接続されている、半導体装置。
【請求項９】
（ａ）半導体層上に、所定のパターンを有する研磨ストッパ層を形成し、
（ｂ）少なくとも前記研磨ストッパ層をマスクとして、前記半導体層をエッチングすることにより、トレンチと、該トレンチによって分離された活性領域とを前記半導体層に形成し、
（ｃ）前記トレンチを充填するように、前記半導体層の上に、絶縁層を形成し、
（ｄ）前記研磨ストッパ層をストッパとして前記絶縁層を研磨することにより、前記半導体層に素子分離領域を形成し、
（ｅ）前記研磨ストッパ層を除去して、前記半導体層を露出させ、
（ｆ）露出した前記半導体層上に保護膜を形成し、および
（ｇ）不純物を導入することにより、前記活性領域の外縁よりも内側に不純物層を形成すること、を含む、半導体装置の製造方法。
【請求項１０】
請求項９において、
さらに、前記（ｇ）の後に、（ｈ）前記保護膜を除去すること、を含む、半導体装置の製造方法。
【請求項１１】
（ａ）半導体層上に、所定のパターンを有する研磨ストッパ層を形成し、
（ｂ）少なくとも前記研磨ストッパ層をマスクとして、前記半導体層をエッチングすることにより、トレンチと、該トレンチによって分離された活性領域とを前記半導体層に形成し、
（ｃ）前記トレンチを充填するように、前記半導体層の上に、絶縁層を形成し、
（ｄ）前記研磨ストッパ層をストッパとして前記絶縁層を研磨することにより、前記半導体層に素子分離領域を形成し、
（ｅ）前記研磨ストッパ層を除去して、前記半導体層を露出させ、
（ｆ）露出した前記半導体層上に保護膜を形成し、および
（ｇ）不純物を導入することにより、前記活性領域の外縁よりも内側に不純物層を形成すること、を経て形成される、半導体装置。
【請求項１２】
請求項１１において、
さらに、前記（ｇ）の後に、（ｈ）前記保護膜を除去すること、を経て形成される、半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、不純物層を含む半導体装置およびその製造方法に関する。
【０００２】
【背景技術】
半導体層に形成される抵抗素子として、例えば抵抗不純物層がある（例えば、特許文献１参照）。この抵抗不純物層は、例えばシリコン基板からなる半導体層に不純物を導入することにより形成される。この抵抗不純物層は例えば、素子分離領域によって電気的に分離された領域（活性領域）に形成される。この場合、この抵抗不純物層が正常に動作するためには、前記素子分離領域によって、前記抵抗不純物層とその周辺領域との絶縁性が十分に確保されていることが重要である。
【０００３】
【特許文献１】
特開平４−６７６６６号公報
【０００４】
【発明が解決しようとする課題】
本発明の目的は、不純物層を含む新規な半導体装置およびその製造方法を提供することにある。
【０００５】
【課題を解決するための手段】
１．半導体装置
本発明の半導体装置は、
半導体層に設けられた素子分離領域と、
前記素子分離領域によって分離された活性領域と、
前記活性領域の外縁よりも内側に形成された不純物層と、を含む。
【０００６】
本発明の半導体装置によれば、前記活性領域の外縁よりも内側に形成された前記不純物層を含むことにより、前記素子分離領域には、前記不純物層を形成するための不純物が導入されていない。これにより、前述した表面荒れや欠損が前記素子分離領域に発生することはない。これにより、前記素子分離領域の絶縁性を確保することができ、高品質の半導体装置を得ることができる。
【０００７】
また、本発明の半導体装置は、以下の（１）〜（７）の態様をとることができる。
【０００８】
（１）前記不純物層によって、前記活性領域の主要成分が構成されていることができる。
【０００９】
（２）前記不純物層は、抵抗不純物層であることができる。すなわち、この場合、前記不純物層は抵抗素子として機能する。
【００１０】
（３）さらに、下部電極、誘電体層、および上部電極から構成されるコンデンサを含み、前記不純物層は、前記下部電極であることができる。すなわち、この場合、前記不純物層は、前記コンデンサの下部電極として機能する。
【００１１】
（４）前記活性領域の外縁と前記不純物層の外縁とを所定距離離すことができる。これにより、前記素子分離領域の絶縁性をより確実に確保することができる。
【００１２】
（５）前記素子分離領域はトレンチ素子分離領域からなることができる。本発明によれば、前記素子分離領域がトレンチ素子分離領域からなる場合においても、前記素子分離領域の絶縁性をより確実に確保することができる。詳しくは、本実施の形態の欄で述べる。
【００１３】
（６）前記不純物層上にコンタクトを設置することができる。
【００１４】
（７）前記コンタクト上には配線層が形成され、前記不純物層は、前記コンタクトを介して前記配線層と電気的に接続できる。
【００１５】
２．半導体装置の製造方法
本発明の半導体装置の製造方法は、
（ａ）半導体層上に、所定のパターンを有する研磨ストッパ層を形成し、
（ｂ）少なくとも前記研磨ストッパ層をマスクとして、前記半導体層をエッチングすることにより、トレンチと、該トレンチによって分離された活性領域とを前記半導体層に形成し、
（ｃ）前記トレンチを充填するように、前記半導体層の上に、絶縁層を形成し、
（ｄ）前記研磨ストッパ層をストッパとして前記絶縁層を研磨することにより、前記半導体層に素子分離領域を形成し、
（ｅ）前記研磨ストッパ層を除去して、前記半導体層を露出させ、
（ｆ）露出した前記半導体層上に保護膜を形成し、および
（ｇ）不純物を導入することにより、前記活性領域の外縁よりも内側に不純物層を形成すること、を含む。
【００１６】
本発明の半導体装置の製造方法においては、前記素子分離領域に前記不純物層を形成するための不純物を導入しない。これにより、前述した表面荒れや欠損が前記素子分離領域に発生するのを防止することができる。その結果、前記素子分離領域の絶縁性を確保することができ、高品質の半導体装置を得ることができる。
【００１７】
この場合、さらに、前記（ｇ）の後に、（ｈ）前記保護膜を除去すること、を含むことができる。
【００１８】
また、前記製造方法によって得られた半導体装置は、前述した表面荒れや欠損が前記素子分離領域に発生していない。このため、前記素子分離領域の絶縁性を確保することができ、高品質である。
【００１９】
【発明の実施の形態】
以下、本発明の好適な実施の形態について、図面を参照しながら説明する。
【００２０】
１．半導体装置の構造
図１は、本発明を適用した一実施の形態に係る半導体装置の不純物層２２を模式的に示す平面図である。図２は、本発明を適用した一実施の形態に係る半導体装置の不純物層２２を模式的に示す断面図である。図３は、図１および図２に示す不純物層２２を含む半導体装置の一例を模式的に示す断面図である。なお、図２に示す断面は図１のＡ−Ａ線に沿った断面である。
【００２１】
本実施の形態の半導体装置は、不純物層２２を含む（図１および図２参照）。この不純物層２２は抵抗不純物層であり、抵抗素子として機能する。
この不純物層２２は、半導体基板１０に設けられた活性領域２０に、例えばＮ型不純物を導入することにより形成される。なお、本実施の形態においては、半導体層として、例えばＰ型シリコンからなる半導体基板１０を用いた例について説明する。この活性領域２０は半導体基板１０に形成された素子分離領域１２によって分離されている。すなわち、図１に示すように、活性領域２０は素子分離領域１２によって周囲を取り囲まれている。また、この不純物層２２によって、活性領域２０の主要成分が構成されている。なお、本実施の形態の半導体装置において、活性領域２０には、抵抗不純物である不純物層２２のみが形成されていてもよい。
【００２２】
不純物層２２は、活性領域２０の外縁２０ａよりも内側に形成されている。例えば、図１に示すように、活性領域２０の外縁２０ａと不純物層２２の外縁２２ａとが所定距離Ｘ離れているように、不純物層２２を形成することができる。前記距離Ｘは、不純物層２２の形状や面積、ならびに不純物層２２を形成する際に用いるマスクの位置合わせ精度によって適宜決定される。活性領域２０の外縁２０ａと不純物層２２の外縁２２ａとが所定距離Ｘ離れていることにより、素子分離領域１２の絶縁性をより確実に確保することができる。
【００２３】
また、不純物層２２の抵抗値は、導入される不純物の種類および量を適宜調整することにより決定される。
【００２４】
また、素子分離領域１２は、トレンチ１７に絶縁層１２ａが埋め込まれて形成されている。この素子分離領域１２は、活性領域２０とその周辺領域とを絶縁するために設置されている。本実施の形態においては、素子分離領域１２がＳＴＩ（ｓｈａｌｌｏｗ  ｔｒｅｎｃｈ  ｉｓｏｌａｔｉｏｎ）からなる場合について説明するが、ＳＴＩのかわりにＬＯＣＯＳを用いることもできる。
【００２５】
さらに、不純物層２２の上にはコンタクト３１，３３が形成されている。コンタクト３１は導電層３５を介して配線層３０と接続されている。コンタクト３３は導電層３７を介して配線層３２と接続されている。また、導電層３５，３７はそれぞれ、絶縁層１４に形成された開口部３４，３６に導電性材料を埋め込むことにより形成される。すなわち、不純物層２２はそれぞれ、コンタクト３１，３３を介して配線層３０，３２と電気的に接続されている。
【００２６】
図１および図２に示す不純物層２２を含む半導体装置１００の一例を図３に示す。この半導体装置１００は、不純物層２２とともに、電界効果トランジスタ４２を含む。このトランジスタ４２は、図３に示すように、素子分離領域１２によって分離された活性領域４０に形成されている。活性領域４０を分離する素子分離領域１２は、活性領域２０を分離する素子分離領域１２と同一の工程によって形成される。
【００２７】
トランジスタ４２は、ゲート絶縁層１９およびその上に形成されたゲート電極１５と、ソース／ドレイン領域となる不純物層１６，１８とを含む。ゲート絶縁層１９およびゲート電極１５は、半導体基板１０のうち少なくとも不純物層１６，１８に挟まれた領域の上方に形成されている。ゲート絶縁層１９およびゲート電極１５の側面には、例えば窒化シリコン層からなるサイドウォール絶縁層２４が形成されている。
【００２８】
ゲート絶縁層１９は例えば酸化シリコン層または酸化窒化シリコン層からなる。本実施の形態においては、半導体基板１０の表面を熱酸化することにより、ゲート絶縁層１９を酸化シリコン層から形成する場合について説明する。
【００２９】
ゲート電極１５は導電層からなる。前記導電層としては、例えば、ボロン等の不純物が高濃度にドーピングされた多結晶シリコンが挙げられる。なお、ゲート電極１５を構成する材料は多結晶シリコンに限定されるわけではなく、公知のゲート電極形成材料を用いることができる。
【００３０】
この不純物層１６，１８は、半導体基板１０のうち素子分離領域２０に囲まれた素子領域において所定の間隔を隔てて形成されている。なお、この不純物層１６，１８は、必要に応じて、ＬＤＤ（Ｌｏｎｇ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造をとることができる。また、例えば半導体基板１０にＰ型の不純物が注入されている場合、不純物領域１６，１８にはＮ型の不純物が注入されている。
【００３１】
２．半導体装置の製造方法
次に、図４〜図１１を参照しながら、本実施の形態に係る半導体装置の製造方法について説明する。なお、図４〜図１１においては、不純物層２２とともにトランジスタ４２を含む半導体装置（図３参照）を製造する場合について説明する。図４〜図１１（図９を除く）の各断面図は、図３の断面に対応する。また、図９は、不純物層２２を含む活性領域２０近傍の平面形状を示す平面図である。なお、図４〜図１１において、図１〜図３で示す部分と実質的に同一の部分には同一の符号を付し、重複する記載は省略する。
【００３２】
（１）まず、光または電子ビームを使用する公知のリソグラフィ法によって、所定のパターンを有するパッド層２３および研磨ストッパ層２４を半導体基板１０上に形成する。
【００３３】
パッド層２３の材質としては、たとえば酸化シリコン，酸化窒化シリコンなどを挙げることができる。パッド層２３が酸化シリコンからなる場合には、熱酸化法，ＣＶＤ法などにより形成することができる。パッド層２３が酸化窒化シリコンからなる場合には、ＣＶＤ法などにより形成することができる。
【００３４】
研磨ストッパ層２４としては、単層構造または多層構造を挙げることができる。単層構造としては、たとえば窒化シリコン層，多結晶シリコン層および非晶質シリコン層のいずれかを挙げることができる。多層構造としては、窒化シリコン層と多結晶シリコン層と非晶質シリコン層との中から選択される少なくとも２種からなる多層構造などを挙げることができる。研磨ストッパ層２４の形成方法としては、公知の方法たとえばＣＶＤ法などを挙げることができる。研磨ストッパ層２４は、後の絶縁層の研磨におけるストッパとして機能するのに十分な膜厚に形成する。
【００３５】
次いで、研磨ストッパ層２４をマスクとして、半導体基板１０をエッチングし、トレンチ１７を形成する。これにより、トレンチ１７によって分離された活性領域２０，４０が形成される。活性領域２０には後述する工程において不純物層２２が形成され、活性領域４０には後述する工程においてトランジスタ４２が形成される。この工程において、半導体基板１０のエッチングは、ドライエッチングにより行うことができる。トレンチ１７間に形成された活性領域２０，４０の断面形状は、テーパ形状であることが好ましい。活性領域２０，４０の断面形状がテーパ形状であることで、後述する絶縁層１２ａのトレンチ１７内への埋め込みが容易となる。
【００３６】
次に、図示しないが、半導体基板１０と研磨ストッパ層２４との間に介在しているパッド層２３の端部をエッチングする。
【００３７】
次いで、熱酸化法により、トレンチ１７における半導体基板１０の露出面を酸化し、トレンチ酸化膜２６を形成する。
【００３８】
次いで、トレンチ１７を埋め込むようにして、絶縁層１２ａを全面に堆積する。絶縁層１２ａの材質としては、たとえば酸化シリコンを挙げることができる。絶縁層１２ａの膜厚は、トレンチ１７を埋め込み、少なくとも研磨ストッパ層２４を覆うような膜厚であれば特に限定されない。絶縁層１２ａの堆積方法としては、たとえば高密度プラズマＣＶＤ（ＨＤＰ−ＣＶＤ；Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ）法，ＬＰＣＶＤ（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  ＣＶＤ）法，熱ＣＶＤ法，ＴＥＯＳプラズマＣＶＤ法などを挙げることができる。
【００３９】
以上の工程により、図４に示す半導体基板１０が得られる。
【００４０】
（２）次に、図５に示すように、絶縁層１２ａをＣＭＰ法により平坦化する。この平坦化は、研磨ストッパ層２４が露出するまで行う。すなわち、研磨ストッパ層２４をストッパとして、絶縁層１２ａを平坦化する。
【００４１】
（３）次に、研磨ストッパ層２４を、たとえば熱リン酸液を用いて除去する。活性領域２０，４０において、研磨ストッパ層２４の上に絶縁層１２ａが残存するのが抑えられているため、研磨ストッパ層２４の除去を確実に行うことができる。
【００４２】
次に、パッド層２３と、絶縁層１２ａの上部とを、フッ酸により等方性エッチングする。こうして、図６に示すように、トレンチ１７内に絶縁層１２ａが形成され、活性領域２０，４０において、素子分離領域１２が完成される。
【００４３】
（４）次に、図７に示すように、活性領域２０，４０において、露出した半導体基板１０の表面に保護膜２８を形成する。本実施の形態においては、半導体基板１０の表面を熱酸化することにより、酸化膜からなる保護膜２８を形成する。この保護膜２８が形成されていることにより、後の工程において半導体基板１０に不純物を導入する際に、半導体基板１０の表面荒れや汚染および結晶欠陥の発生を防止することができる。
【００４４】
（５）次いで、図８に示すように、所定のパターンのレジスト層Ｒ１００を半導体基板１０上に形成する。具体的には、この工程において用いるレジスト層Ｒ１００のうち活性領域２０には開口部２１が形成されている。すなわち、開口部２１は不純物層２２ａを形成する位置に設けられており、開口部２１においては半導体基板１０の表面が露出している。この露出部分にＮ型不純物を導入することにより、図９および図１０に示すように、活性領域２０の外縁２０ａより内側に、不純物層２２が形成される。図１０において、不純物が導入された部分、すなわち不純物層２２ｂを斜線で示す。
【００４５】
（６）次いで、図１１に示すように、必要に応じて、所定のパターンのレジスト層（図示せず）を形成した後、Ｐ型不純物を導入することにより、活性領域４０にウエル１１を形成する。この場合、活性領域２０を覆うように前記レジスト層を形成した後、活性領域４０に不純物を導入する。次いで、必要に応じてアニール処理を施す。
【００４６】
（７）次いで、半導体基板１０の表面に形成されていた保護膜２８を除去する。これにより、半導体基板１０の表面が露出した状態となる（図１１参照）。この工程において、保護膜２８は、例えばフッ酸を用いたウエットエッチングによって除去することができる。
【００４７】
（８）次に、活性領域４０にトランジスタ４２を形成する。まず、半導体基板１０の表面を熱酸化することにより、酸化膜（図示せず）を形成した後、該酸化膜の上に導電性材料層（図示せず）を形成する。次いで、この酸化膜および導電性材料をパターニングして、ゲート酸化膜１９およびゲート電極１５（図３参照）を形成する。さらに、ゲート酸化膜１９およびゲート電極１５の側面にサイドウォール絶縁層１７を形成した後、活性領域４０において、半導体基板１０にＮ型不純物を導入することにより、ソース／ドレイン領域となる不純物層１６，１８を形成する。以上により、トランジスタ４２（図３参照）を形成する。
【００４８】
（９）次いで、全面に、例えば酸化シリコン層からなる絶縁層１４を形成する。さらに、絶縁層１４に開口部３４，３６，５４，５６を形成した後、前記開口部に導電性材料を埋め込んで、導電層３５，３７，５５，５７を形成する。次いで、前記導電層の上にそれぞれ配線層３０，３２，５０，５２を形成する。以上の工程により、半導体装置１００が得られる。
【００４９】
（作用効果）
本実施の形態に係る半導体装置およびその製造方法によれば、たとえば、次の作用効果を奏することができる。
【００５０】
本実施の形態に係る半導体装置においては、活性領域２０の外縁２０ａよりも内側に形成された不純物層２２を含む。この構成による作用効果を説明するにあたり、まず、一般的な抵抗不純物層１２２の製造方法について、図１４〜図１６を参照して説明する。
【００５１】
（ａ）一般的な抵抗不純物層１２２の製造方法
本実施の形態の半導体装置の製造方法においては、前記（５）の工程において、活性領域２０の外縁２０ａより内側に不純物を導入して、不純物層２２を形成する。これに対し、一般的な不純物層１２２においては、活性領域２０の外縁２０ａの内側のみならず、活性領域２０の外縁２０ａよりも外側まで不純物を導入して、抵抗不純物層１２２を形成する。すなわち、一般的な抵抗不純物層１２２においては、不純物は半導体基板１０のみならず、素子分離領域１２を構成する絶縁層１２ａにも導入される。具体的には、絶縁層１２ａのうち、活性領域２０の外縁２０ａ近傍の領域１２ｂに不純物が導入される（図１４および図１５参照）。なお、図１４において、斜線で示した部分が不純物が導入された部分である。
【００５２】
このように、素子分離領域１２を構成する絶縁層１２ａにまで不純物が導入される結果、後の工程にエッチング工程が含まれる場合には、該エッチング工程において、絶縁層１２ａのうち不純物が導入された部分１２ｂとそれ以外の部分とでエッチングレートの差が生じる。これにより、前記不純物が導入された部分１２ｂの表面が荒れたり、さらには、図１６に示すように、欠損１２ｃが生じたりする場合がある。このように、素子分離領域１２を構成する絶縁層１２ａに荒れや欠陥が生じると、素子分離領域１２の絶縁性を確保することが困難となったり、素子分離領域１２上に形成される層の平坦性が得られず、該層のパターニング時のエッチングが困難となったりする場合がある。
【００５３】
例えば、本実施の形態の半導体装置のように、不純物層２２とともにトランジスタ４２を形成する場合、前記（８）の工程において（図１１参照）、トランジスタ４２を構成するゲート酸化膜１９を形成する前に、半導体基板１０の表面に形成された保護膜２８を除去する必要がある。この保護膜２８の除去の際に、エッチャントとしてフッ酸を用いたウエットエッチングを行なう。このウエットエッチング工程において、素子分離領域１２を構成する絶縁層１２ａに不純物が導入されていると、絶縁層１２ａのうち不純物が導入された部分１２ｂとそれ以外の部分とでエッチングレートの差が生じ、前記ウエットエッチング工程において、前述した表面荒れや欠損が前記絶縁層１２ａに生じる。その結果、前記表面荒れや欠損によって素子分離領域１２の分離能力が低下したり、素子分離領域１２上に例えばゲート電極１９を形成するための導電層を形成した場合に該導電層の平坦性が確保できず、パターニングが困難となる場合がある。
【００５４】
このように、保護膜２８の除去の際に、エッチャントとしてフッ酸を用いたエッチングを大量に行なう場合や、抵抗不純物層とともに複数のトランジスタを形成する際にゲート酸化膜の形成および除去を繰り返す工程を行なう場合、上記問題が生じやすい。後者のデバイスとしては、駆動電圧が異なるトランジスタが複数形成されているデバイス（例えば高耐圧ドライバ，中耐圧ドライバおよび低耐圧ドライバを含むデバイス）が例示できる。
【００５５】
（ｂ）これに対し、本実施の形態の半導体装置によれば、抵抗不純物層として、活性領域２０の外縁２０ａよりも内側に形成された不純物層２２を含むことにより、素子分離領域１２を構成する絶縁層１２ａには、不純物層２２を形成するための不純物が導入されていない。これにより、前述した表面荒れや欠損が絶縁層１２ａに発生することはない。その結果、素子分離領域１２の絶縁性を確保することができ、高品質の半導体装置を得ることができる。
【００５６】
また、本実施の形態に係る半導体装置においては、素子分離領域１２がトレンチ素子分離領域からなる。トレンチ素子分離領域を構成する絶縁層は一般に、例えばＨＤＰ−ＣＶＤ法等のＣＶＤ法を用いてトレンチに埋め込むことにより形成される。前記絶縁層が酸化シリコン層の場合、一般に、ＣＶＤ法によって形成された膜は、例えば熱酸化法によって形成された膜と比較して密度が小さい場合が多い。このため、素子分離領域１２がトレンチ素子分離領域からなる場合は、素子分離領域１２がＬＯＣＯＳからなる場合よりも、前述した表面荒れや欠損が多く発生する傾向がある。したがって、本実施の形態の半導体装置によれば、素子分離領域１２がトレンチ素子分離からなる場合において、前述した表面荒れや欠損の発生を効果的に防止できる点で大きな効果を有する。
【００５７】
（変形例）
次に、本実施の形態に係る半導体装置の一変形例を図１２および図１３に示す。
図１２は、本実施の形態に係る半導体装置の一変形例を模式的に示す平面図である。図１３は、図１２に示す一変形例を模式的に示す断面図である。なお、図１３に示す断面は、図１２のＡ−Ａ線に沿った断面である。
【００５８】
本変形例に係る半導体装置２００においては、図１２および図１３に示すように、図１および図２に示す半導体装置１００に加えて、上部電極６０が形成されている。この上部電極６０は、層間絶縁層１４に埋め込まれている。具体的には、上部電極６０は、半導体基板１０に形成された不純物層２２の上方に、誘電体層１４ａを介して形成されている。この誘電体層１４ａは、層間絶縁層１４の一部である。また、この上部電極６０は、コンタクト３１を介して配線層３０と電気的に接続されている。
【００５９】
本変形例に係る半導体装置２００においては、図１２および図１３に示すように、不純物層２２と、誘電体層１４ａと、上部電極６０とで、コンデンサ（容量素子）が構成されている。すなわち、このコンデンサにおいて、不純物層２２は下部電極として機能する。不純物層２２は、コンタクト３３を介して配線層３２と電気的に接続されている。また、図１２および図１３に示すように、この不純物層２２によって、活性領域２０の主要成分が構成されている。なお、本変形例において、活性領域２０には、コンデンサの下部電極として機能する不純物層２２のみが形成されていてもよい。
【００６０】
本変形例に係る半導体装置によれば、図１および図２に示す半導体装置と同様の作用効果を有する。さらに、不純物層２２をコンデンサの電極として機能させることができる。
【００６１】
本発明は、上述した実施の形態に限定されるものではなく、種々の変形が可能である。例えば、本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法および結果が同一の構成、あるいは目的および結果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
【００６２】
例えば、上記の実施の形態においては、不純物層２２がＮ型不純物を導入することにより形成される場合を示したが、Ｐ型不純物から抵抗不純物を形成することもできる。
【００６３】
また、例えば、上記の実施の形態においては、トランジスタ４２がＮ型ＭＯＳである場合、すなわち、半導体基板１０がＰ型シリコン基板であり、トランジスタ４２のソースドレイン領域１６，１８に導入される不純物をＮ型不純物とし、半導体基板１０のウエル１１およびゲート電極１５に導入される不純物をＰ型不純物とする場合について説明したが、各層においてこれらを入れ替えても本発明の趣旨を逸脱するものではない。すなわち、トランジスタ４２がＰ型ＭＯＳであってもよい。
【００６４】
さらに、例えば、上記実施の形態では、半導体層としてバルク状の半導体基板を用いたが、ＳＯＩ基板の半導体層を用いることもできる。
【図面の簡単な説明】
【図１】本発明を適用した一実施の形態に係る半導体装置を模式的に示す平面図である。
【図２】本発明を適用した一実施の形態に係る半導体装置を模式的に示す断面図である。
【図３】本発明を適用した一実施の形態に係る半導体装置を模式的に示す断面図である。
【図４】図３に示す半導体装置の製造方法の一工程を模式的に示す断面図である。
【図５】図３に示す半導体装置の製造方法の一工程を模式的に示す断面図である。
【図６】図３に示す半導体装置の製造方法の一工程を模式的に示す断面図である。
【図７】図３に示す半導体装置の製造方法の一工程を模式的に示す断面図である。
【図８】図３に示す半導体装置の製造方法の一工程を模式的に示す断面図である。
【図９】図３に示す半導体装置の製造方法の一工程を模式的に示す断面図である。
【図１０】図８に示す断面のうち抵抗素子部分を模式的に示す平面図である。
【図１１】図３に示す半導体装置の製造方法の一工程を模式的に示す断面図である。
【図１２】本発明を適用した他の一実施の形態に係る半導体装置を模式的に示す平面図である。
【図１３】本発明を適用した他の一実施の形態に係る半導体装置を模式的に示す断面図である。
【図１４】一般的な半導体装置の製造方法中の一工程を模式的に示す平面図である。
【図１５】図１４に示す工程を模式的に示す断面図である。
【図１６】一般的な半導体装置の製造方法中の一工程を模式的に示す断面図である。
【符号の説明】
１０  半導体基板、  １１  ウエル、  １２  素子分離領域、  １２ａ  絶縁層、  １４  層間絶縁層、  １４ａ  誘電体層、  １５  ゲート電極、  １６，１８  不純物層、  １７  トレンチ、  １９  ゲート絶縁層、  ２０，４０  活性領域、  ２０ａ  活性領域の外縁、  ２１  開口部、  ２２  不純物層、  ２２ａ  不純物層の外縁、  ２３  パッド層、  ２４  研磨ストッパ層、  ２６  酸化膜、  ２８  保護膜、  ３０，３２，５０，５２  配線層、  ３１，３３，５１，５３  コンタクト、  ３４，３６，５４，５６  開口部、  ３５，３７，５５，５７  導電層、  ４２  電界効果トランジスタ、  ６０  上部電極、  １００，２００  半導体装置、  Ｒ１００  レジスト層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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