(57)【要約】【課題】良質な結晶質半導体膜を有し良好な特性を有するＴＦＴ（半導体素子）を備える半導体装置を提供する【解決手段】半導体装置は、チャネル領域、ソース領域およびドレイン領域を含む結晶質領域を備えた半導体層と、半導体層の少なくともチャネル領域、ソース領域および前記ドレイン領域上に形成されたゲート絶縁膜と、ゲート絶縁膜を介してチャネル領域に対向するように形成されたゲート電極とを有する少なくとも１つの薄膜トランジスタを備える。半導体層の少なくとも一部は、結晶化を促進する触媒元素を含み、且つ、半導体層は、チャネル領域、あるいは、ソース領域およびドレイン領域よりも触媒元素を高濃度で含むゲッタリング領域をさらに有し、ゲッタリング領域上のゲート絶縁膜の厚さはソース領域およびドレイン領域上のゲート絶縁膜の厚さよりも小さい、あるいは、ゲート絶縁膜はゲッタリング領域上には形成されていない。【選択図】  図１
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【特許請求の範囲】
【請求項１】
チャネル領域、ソース領域およびドレイン領域を含む結晶質領域を備えた半導体層と、前記半導体層の少なくとも前記チャネル領域、前記ソース領域および前記ドレイン領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜を介して前記チャネル領域に対向するように形成されたゲート電極とを有する少なくとも１つの薄膜トランジスタを備えた半導体装置であって、
前記半導体層の少なくとも一部は、結晶化を促進する触媒元素を含み、且つ、前記半導体層は、前記チャネル領域、あるいは、前記ソース領域および前記ドレイン領域よりも前記触媒元素を高濃度で含むゲッタリング領域をさらに有し、
前記ゲッタリング領域上の前記ゲート絶縁膜の厚さは前記ソース領域および前記ドレイン領域上の前記ゲート絶縁膜の厚さよりも小さい、あるいは、前記ゲート絶縁膜は前記ゲッタリング領域上には形成されていない、半導体装置。
【請求項２】
前記半導体層は、非晶質領域をさらに有し、前記ゲッタリング領域の少なくとも一部は、前記非晶質領域に形成されている、請求項１に記載に半導体装置。
【請求項３】
前記ゲッタリング領域の少なくとも一部は、前記結晶質領域に形成されている、請求項１または２に記載の半導体装置。
【請求項４】
前記結晶質領域に形成されている前記ゲッタリング領域の前記少なくとも一部は、前記チャネル領域、あるいは、前記ソース領域および前記ドレイン領域に比べて、より多くの非晶質成分を含み、且つより少ない結晶質成分を含む、請求項３に記載の半導体装置。
【請求項５】
ｐチャネル型薄膜トランジスタとｎチャネル型薄膜トランジスタとを有し、前記少なくとも１つの薄膜トランジスタは、前記ｐチャネル型薄膜トランジスタである、請求項１から４のいずれかに記載の半導体装置。
【請求項６】
ｐチャネル型トランジスタとｎチャネル型トランジスタとを有し、前記少なくとも１つの薄膜トランジスタは、前記ｎチャネル型薄膜トランジスタである、請求項１から４のいずれかに記載の半導体装置。
【請求項７】
前記少なくとも１つの薄膜トランジスタは、ｐチャネル型薄膜トランジスタおよびｎチャネル型薄膜トランジスタを含む、請求項１から４のいずれかに記載の半導体装置。
【請求項８】
前記ゲッタリング領域は、前記少なくとも１つの薄膜トランジスタの動作時において電子または正孔が移動する領域外に形成されている、請求項１から７のいずれかに記載の半導体装置。
【請求項９】
前記ゲッタリング領域は、前記チャネル領域に隣接しないように形成されている、請求項１から８のいずれかに記載の半導体装置。
【請求項１０】
前記少なくとも１つの薄膜トランジスタに接続された配線を有し、
前記ゲッタリング領域は、前記半導体層の外縁部に形成されており、前記配線は、前記ソース領域または前記ドレイン領域の少なくとも一部の領域で電気的に接続されており、前記ゲッタリング領域には前記配線が接続されていない、請求項１から９のいずれかに記載の半導体装置。
【請求項１１】
前記少なくとも１つの薄膜トランジスタに接続された配線を有し、
前記ゲッタリング領域は、前記半導体層の外縁部に形成されており、前記配線は、前記ソース領域または前記ドレイン領域の少なくとも一部の領域および前記ゲッタリング領域の一部の領域で電気的に接続されている、請求項１から９のいずれかに記載の半導体装置。
【請求項１２】
前記少なくとも１つの薄膜トランジスタはｎチャネル型薄膜トランジスタを含み、
前記ｎチャネル型薄膜トランジスタの前記ゲッタリング領域には、ｎ型を付与する周期表第５族Ｂに属する不純物元素が、前記ソース領域あるいは前記ドレイン領域よりも高濃度で含まれている、請求項１から１１のいずれかに記載の半導体装置。
【請求項１３】
前記ゲッタリング領域は、前記触媒元素を引き寄せる作用を有するゲッタリング元素を含む、請求項１から１２のいずれかに記載の半導体装置。
【請求項１４】
前記ゲッタリング領域は、前記ゲッタリング元素として、ｎ型を付与する周期表第５族Ｂに属する不純物元素と、ｐ型を付与する周期表第３族Ｂに属する不純物元素とを含む、請求項１３に記載の半導体装置。
【請求項１５】
前記ゲッタリング領域は、１×１０１９〜１×１０２１／ｃｍ３の濃度の前記ｎ型を付与する不純物元素と、１．５×１０１９〜３×１０２１／ｃｍ３の濃度の前記ｐ型を付与する不純物元素とを含む、請求項１４に記載の半導体装置。
【請求項１６】
前記ゲッタリング元素は、Ａｒ、ＫｒおよびＸｅからなる群から選択される少なくとも一種の希ガス元素を含む、請求項１３から１５のいずれかに記載の半導体装置。
【請求項１７】
前記ゲッタリング領域における前記少なくとも一種の希ガス元素の濃度は、１×１０１９〜３×１０２１ａｔｏｍｓ／ｃｍ３の範囲内にある、請求項１６に記載の半導体装置。
【請求項１８】
前記触媒元素は、Ｎｉ、Ｃｏ、Ｓｎ、Ｐｂ、Ｐｄ、ＦｅおよびＣｕからなる群から選択される少なくとも一種の元素を含む、請求項１から１７のいずれかに記載の半導体装置。
【請求項１９】
前記ゲッタリング領域における前記触媒元素の濃度は、５×１０１８ａｔｏｍｓ／ｃｍ３以上である、請求項１から１８のいずれかに記載の半導体装置。
【請求項２０】
前記ゲート電極は、Ｗ、Ｔａ、ＴｉおよびＭｏからなる群から選択される少なくとも一種の金属元素を含む、請求項１から１９のいずれかに記載の半導体装置。
【請求項２１】
前記結晶質領域は、前記チャネル領域と前記ソース領域との接合部および／または前記チャネル領域と前記ドレイン領域との接合部に、さらにＬＤＤ領域を有している、請求項１から２０のいずれかに記載の半導体装置。
【請求項２２】
結晶化を促進する触媒元素を少なくとも一部に含む非晶質半導体膜を用意する工程と、
前記非晶質半導体膜に対して第１の加熱処理を行うことにより、前記非晶質半導体膜の少なくとも一部を結晶化し、結晶質領域を含む半導体膜を得る工程と、
前記半導体膜をパターニングすることにより、前記結晶質領域を含む島状半導体層を形成する工程と、
前記島状半導体層上にゲート絶縁膜を形成する工程と、
前記島状半導体層の、チャネル領域、ソース領域およびドレイン領域が形成される領域以外の領域上に位置する前記ゲート絶縁膜を選択的に薄膜化または選択的に除去する工程と、
前記島状半導体層上の前記ゲート絶縁膜が薄膜化または除去された領域に前記触媒元素を引き寄せる作用を有するゲッタリング領域を形成する工程と、
前記島状半導体層の前記結晶領域にソース領域およびドレイン領域を形成するために不純物をドープする工程と、
第２の加熱処理を行うことにより、前記島状半導体層中の前記触媒元素の少なくとも一部を前記ゲッタリング領域に移動させる工程と、
を包含する半導体装置の製造方法。
【請求項２３】
前記島状半導体層は、非晶質領域をさらに有し、前記ゲッタリング領域の少なくとも一部は、前記非晶質領域に形成される、請求項２２に記載の半導体装置の製造方法。
【請求項２４】
前記ゲッタリング領域の少なくとも一部は、前記結晶質領域に形成される、請求項２２または２３に記載の半導体装置の製造方法。
【請求項２５】
前記不純物ドープ工程は、前記第２の加熱処理を行う前に、ｎ型不純物および／またはｐ型不純物をドープする工程を包含する、請求項２２から２４のいずれかに記載の半導体装置の製造方法。
【請求項２６】
前記ゲッタリング領域を形成する工程は、前記触媒元素を引き寄せる作用を有するゲッタリング元素を前記島状半導体層にドープする工程を含む、請求項２２から２５のいずれかに記載の半導体装置の製造方法。
【請求項２７】
前記不純物ドープ工程の少なくとも一部は、前記ゲッタリング元素ドープ工程の前に実行される、請求項２６に記載の半導体装置の製造方法。
【請求項２８】
前記不純物ドープ工程の少なくとも一部は、前記ゲッタリング元素ドープ工程の後に実行される、請求項２６に記載の半導体装置の製造方法。
【請求項２９】
前記不純物ドープ工程の少なくとも一部は、前記ゲッタリング元素ドーピング工程と同時に実行される、請求項２６に記載の半導体装置の製造方法。
【請求項３０】
前記ゲッタリング元素ドープ工程は、前記ゲート絶縁膜が薄膜化または除去された領域の前記島状半導体層に、選択的にゲッタリング元素をドープすることによって実行される、請求項２６から２９のいずれかに記載の半導体装置の製造方法。
【請求項３１】
前記ゲッタリング元素ドープ工程は、前記ゲート絶縁膜が薄膜化または除去された領域の前記島状半導体層に、前記ソース領域およびドレイン領域よりも高い濃度でゲッタリング元素をドープする工程を含む、請求項２５６から２９のいずれかに記載の半導体装置の製造方法。
【請求項３２】
前記ゲッタリング元素は、ｎ型を付与する周期表第５族Ｂに属する不純物元素を含む、請求項２６から３１のいずれかに記載の半導体装置の製造方法。
【請求項３３】
前記ゲッタリング元素は、ｎ型を付与する周期表第５族Ｂに属する不純物元素およびｐ型を付与する周期表第３族Ｂに属する不純物元素を含む、請求項２６から３１のいずれかに記載の半導体装置の製造方法。
【請求項３４】
前記ゲッタリング元素は、Ａｒ、ＫｒおよびＸｅからなる群から選択された少なくとも１種の元素を含む、請求項２６から３３のいずれかに記載の半導体装置の製造方法。
【請求項３５】
前記ゲッタリング領域における前記ゲッタリング元素の濃度が１×１０１９〜３×１０２１ａｔｏｍｓ／ｃｍ３の範囲内にある、請求項２６から３４のいずれかに記載の半導体装置の製造方法。
【請求項３６】
前記ゲッタリング領域形成工程は、前記ゲート絶縁膜が薄膜化または除去された領域の前記島状半導体層を前記ソース領域および前記ドレイン領域よりも非晶質化する工程を含む、請求項２２から３５のいずれかに記載の半導体装置の製造方法。
【請求項３７】
前記ゲッタリング領域は、前記島状半導体層において、電子または正孔が移動する領域以外の領域に形成される、請求項２２から３６のいずれかに記載の半導体装置の製造方法。
【請求項３８】
前記ゲッタリング領域は、ソース領域および／またはドレイン領域と隣接し、且つ、チャネル領域とは隣接しないように形成される、請求項２１から３７のいずれかに記載の半導体装置の製造方法。
【請求項３９】
前記第２の加熱処理工程の後、少なくとも前記ソース領域あるいはドレイン領域の一部を含む領域と接触する配線を形成する工程を更に包含する、請求項２１から３８のいずれかに記載の半導体装置の製造方法。
【請求項４０】
結晶化を促進する触媒元素を少なくとも一部に含む非晶質半導体膜を用意する工程と、
前記非晶質半導体膜に対して第１の加熱処理を行うことにより、前記非晶質半導体膜の少なくとも一部を結晶化し、結晶質領域を含む半導体膜を得る工程と、前記半導体膜をパターニングすることにより、それぞれが前記結晶質領域を備えた複数の島状半導体層を形成する工程と、
前記複数の島状半導体層のそれぞれの上にゲート絶縁膜を形成する工程と、
前記複数の島状半導体層のそれぞれの上の前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記複数の島状半導体層の内の少なくとも１つの島状半導体層のソース領域およびドレイン領域が形成される領域以外の領域上に位置し、且つ、前記ゲート電極が形成されていない領域の前記ゲート絶縁膜を選択的に薄膜化または選択的に除去する工程と、
前記複数の島状半導体層のそれぞれにソース領域およびドレイン領域を形成するため、および、前記少なくとも１つの島状半導体層の前記ゲート絶縁膜が薄膜化または除去された領域に前記触媒元素を引き寄せる作用を有するゲッタリング領域を形成するためのドーピング工程と、
第２の加熱処理を行うことにより、前記少なくとも１つの島状半導体層中の前記触媒元素の少なくとも一部を前記ゲッタリング領域に移動させる工程と、
を包含する半導体装置の製造方法。
【請求項４１】
前記島状半導体層は、非晶質領域をさらに有し、前記ゲッタリング領域の少なくとも一部は、前記非晶質領域に形成される、請求項４０に記載の半導体装置の製造方法。
【請求項４２】
前記ゲッタリング領域の少なくとも一部は、前記結晶質領域に形成される、請求項４０または４１に記載の半導体装置の製造方法。
【請求項４３】
前記少なくとも１つの島状半導体層は、ｎチャネル型薄膜トランジスタ用島状半導体層と、ｐチャネル型薄膜トランジスタ用島状半導体層とを含み、
前記ドーピング工程は、前記ｎチャネル型薄膜トランジスタ用島状半導体層の前記ソース領域および前記ドレイン領域が形成される領域と、前記ｐチャネル型薄膜トランジスタ用島状半導体層の前記ゲッタリング領域が形成される領域とに、ｎ型を付与する不純物元素をドープするｎ型ドーピング工程と、
前記ｎ型ドーピング工程の後、前記ｐチャネル型薄膜トランジスタ用島状半導体層の前記ソース領域、前記ドレイン領域および前記ゲッタリング領域が形成される領域に、ｐ型を付与する不純物元素をドープするｐ型ドーピング工程と、
を包含する請求項４０から４２のいずれかに記載の半導体装置の製造方法。
【請求項４４】
前記少なくとも１つの島状半導体層はｐチャネル型薄膜トランジスタ用島状半導体層を含み、前記複数の島状半導体層はｎチャネル型薄膜トランジスタ用島状半導体層をさらに含み、
前記ドーピング工程は、前記ｐチャネル型薄膜トランジスタ用島状半導体層の前記ソース領域、前記ドレイン領域および前記ゲッタリング領域が形成される領域に、ｐ型を付与する不純物元素をドープするｐ型ドーピング工程と、
前記ｐ型ドーピング工程の後、前記ｎチャネル型薄膜トランジスタの前記ソース領域および前記ドレイン領域が形成される領域と、前記ｐチャネル型薄膜トランジスタ用島状半導体層の前記ゲッタリング領域が形成される領域とに、ｎ型を付与する不純物元素をドープするｎ型ドーピング工程と、
を包含する請求項４０から４２のいずれかに記載の半導体装置の製造方法。
【請求項４５】
前記少なくとも１つの島状半導体層は、ｎチャネル型薄膜トランジスタ用島状半導体層と、ｐチャネル型薄膜トランジスタ用島状半導体層とを含み、
前記ドーピング工程は、前記ｎチャネル型薄膜トランジスタ用島状半導体層の前記ソース領域、前記ドレイン領域および前記ゲッタリング領域が形成される領域と、前記ｐチャネル型薄膜トランジスタ用島状半導体層の前記ゲッタリング領域が形成される領域に、ｎ型を付与する不純物元素をドープするｎ型ドーピング工程と、
前記ｎ型ドーピング工程の後、前記ｐチャネル型薄膜トランジスタ用島状半導体層の前記ソース領域、前記ドレイン領域および前記ゲッタリング領域が形成される領域と、前記ｎチャネル型薄膜トランジスタ用島状半導体層の前記ゲッタリング領域が形成される領域に、ｐ型を付与する不純物元素をドープするｐ型ドーピング工程と、
を包含する請求項４０から４２のいずれかに記載の半導体装置の製造方法。
【請求項４６】
前記少なくとも１つの島状半導体層は、ｎチャネル型薄膜トランジスタ用島状半導体層と、ｐチャネル型薄膜トランジスタ用島状半導体層とを含み、
前記ドーピング工程は、前記ｐチャネル型薄膜トランジスタ用島状半導体層の前記ソース領域、前記ドレイン領域および前記ゲッタリング領域が形成される領域と、前記ｎチャネル型薄膜トランジスタ用島状半導体層の前記ゲッタリング領域が形成される領域とに、ｐ型を付与する不純物元素をドープするｐ型ドーピング工程と、
前記ｐ型ドーピング工程の後、前記ｎチャネル型薄膜トランジスタ用島状半導体層の前記ソース領域、前記ドレイン領域および前記ゲッタリング領域が形成される領域と、前記ｐチャネル型薄膜トランジスタ用島状半導体層の前記ゲッタリング領域が形成される領域とに、ｎ型を付与する不純物元素をドープするｎ型ドーピング工程と、
を包含する請求項４０から４２のいずれかに記載の半導体装置の製造方法。
【請求項４７】
前記少なくとも１つの島状半導体層の前記ゲート絶縁膜を選択的に薄膜化または選択的に除去する工程は、前記少なくとも１つの島状半導体層の前記ソース領域および前記ドレイン領域上にマスクを形成する工程と、前記マスクを使用して前記ゲート絶縁膜をエッチングする工程とを包含し、
前記マスクは前記ドーピング工程において使用される、請求項４０から４６のいずれかに記載の半導体装置の製造方法。
【請求項４８】
前記少なくとも１つの島状半導体層の前記ゲート絶縁膜を選択的に薄膜化または選択的に除去する工程は、前記ｎ型ドーピング工程と前記ｐ型ドーピング工程との間で行われる、請求項４３または４５のいずれかに記載の半導体装置の製造方法。
【請求項４９】
前記少なくとも１つの島状半導体層の前記ゲート絶縁膜を選択的に薄膜化または選択的に除去する工程は、前記ｐ型ドーピング工程と前記ｎ型ドーピング工程との間で行われる、請求項４４または４６のいずれかに記載の半導体装置の製造方法。
【請求項５０】
前記ｐ型ドーピング工程は、前記複数の島状半導体層のそれぞれに対して、ｐ型を付与する不純物元素のドーピングが不要な領域上を覆うマスクを形成する工程を包含し、
前記マスクは、前記少なくとも１つの島状半導体層の前記ゲート絶縁膜を選択的に薄膜化または選択的に除去する工程で使用される、請求項４８に記載の半導体装置の製造方法。
【請求項５１】
前記ｎ型ドーピング工程は、前記複数の島状半導体層のそれぞれに対して、ｎ型を付与する不純物元素のドーピングが不要な領域上を覆うマスクを形成する工程を包含し、
前記マスクは、前記少なくとも１つの島状半導体層の前記ゲート絶縁膜を選択的に薄膜化または選択的に除去する工程で使用される、請求項４９に記載の半導体装置の製造方法。
【請求項５２】
前記少なくとも１つの島状半導体層の前記ゲート絶縁膜を選択的に薄膜化または選択的に除去する工程は、前記マスクを除去する工程を包含する、請求項５０または５１に記載の半導体装置の製造方法。
【請求項５３】
結晶化を促進する触媒元素を少なくとも一部に含む非晶質半導体膜を用意する第１の工程と、
前記非晶質半導体膜に対して第１の加熱処理を行うことにより、前記非晶質半導体膜の少なくとも一部を結晶化し、結晶質領域を含む半導体膜を得る第２の工程と、
前記半導体膜をパターニングすることにより、それぞれが前記結晶質領域を備え、ｐチャネル型薄膜トランジスタ用島状半導体層およびｎチャネル型薄膜トランジスタ用島状半導体層を含む複数の島状半導体層を形成する第３の工程と、
前記複数の島状半導体層上にゲート絶縁膜を形成する第４の工程と、
前記ゲート絶縁膜上に導電膜を形成し、前記導電膜を加工して、前記ｐチャネル型薄膜トランジスタ用島状半導体層上の前記ゲート絶縁膜上に第１のゲート電極を形成する第５の工程と、
前記第１のゲート電極をマスクにして、前記ｐチャネル型薄膜トランジスタ用島状半導体層にｐ型を付与する不純物元素をドープすることによって、ソース領域、ドレイン領域および前記触媒元素を引き寄せる作用を有するゲッタリング領域を形成する第６の工程と、
前記ｐチャネル型薄膜トランジスタ用島状半導体層の一部を露出し、前記第１のゲート電極を覆い、且つ、前記ｎチャネル型薄膜トランジスタ用島状半導体層上に形成する第２のゲート電極を規定するマスクを前記導電膜上に形成する第７の工程と、
前記マスクを使用して、前記導電膜を加工し、前記第２のゲート電極を形成する第８の工程と、
前記複数の島状半導体層のうち、前記マスク、前記第１のゲート電極および第２のゲート電極に覆われていない領域に、ｎ型を付与する不純物元素をドープすることにより、前記ｐチャネル型薄膜トランジスタ用島状半導体層の前記ゲッタリング領域にｎ型不純物をさらにドープするとともに、前記ｎチャネル型薄膜トランジスタ用島状半導体層のソース領域およびドレイン領域を形成する第９の工程と、
前記ｐチャネル型薄膜トランジスタ用島状半導体層の前記ゲッタリング領域および前記ｎチャネル型薄膜トランジスタ用島状半導体層の前記ソース領域および前記ドレイン領域に、それぞれの島状半導体層中の前記触媒元素の少なくとも一部を移動させるために、第２の加熱処理を行う第１０の工程とを包含し、
前記第７の工程後から第８の工程後のいずれかの時点において、前記ｐチャネル型薄膜トランジスタ島状半導体層の前記ゲッタリング領域上の前記ゲート絶縁膜を選択的に薄膜化または選択的に除去する工程を少なくとも一回含む、半導体装置の製造方法。
【請求項５４】
前記ｐチャネル型薄膜トランジスタ用島状半導体層の前記ゲッタリング領域上の前記ゲート絶縁膜を選択的に薄膜化または選択的に除去する工程は、前記第８の工程と同時に行なわれ、前記ｐチャネル型薄膜トランジスタ用島状半導体層の一部を露出する前記マスクを使用して行われる、請求項５３に記載の半導体装置の製造方法。
【請求項５５】
結晶化を促進する触媒元素を少なくとも一部に含む非晶質半導体膜を用意する第１の工程と、
前記非晶質半導体膜に対して第１の加熱処理を行うことにより、前記非晶質半導体膜の少なくとも一部を結晶化し、結晶質領域を含む半導体膜を得る第２の工程と、
前記半導体膜をパターニングすることにより、それぞれが前記結晶質領域を備え、ｎチャネル型薄膜トランジスタ用島状半導体層およびｐチャネル型薄膜トランジスタ用島状半導体層を含む複数の島状半導体層を形成する第３の工程と、
前記複数の島状半導体層上にゲート絶縁膜を形成する第４の工程と、
前記ｎチャネル型薄膜トランジスタ用島状半導体層上の前記ゲート絶縁膜上に第１のゲート電極を形成し、前記ｐチャネル型薄膜トランジスタ用島状半導体層上の前記ゲート絶縁膜上に第２のゲート電極用導電層を形成する第５の工程と、
前記第１のゲート電極および前記第２のゲート電極用導電層をマスクにして、ｎ型を付与する不純物元素をドープし、前記ｎチャネル型薄膜トランジスタ用島状半導体層にソース領域およびドレイン領域を形成するとともに、前記ｐチャネル型薄膜トランジスタ用島状半導体層に前記触媒元素を引き寄せる作用を有するゲッタリング領域を形成する第６の工程と、
前記ｎチャネル型薄膜トランジスタ用島状半導体層と、前記第２のゲート電極用導電層の一部とを覆うマスクを形成する第７の工程と、
前記マスクを用いて、前記第２のゲート電極用導電層を加工し、前記第２のゲート電極を形成する第８の工程と、
前記複数の島状半導体層の、前記マスクおよび前記第２のゲート電極に覆われていない領域に、ｐ型を付与する不純物元素をドープすることにより、前記ｐチャネル型薄膜トランジスタ用島状半導体層の前記ゲッタリング領域にｐ型不純物をさらにドープするとともに、ソース領域およびドレイン領域を形成する第９の工程と、
前記ｐチャネル型薄膜トランジスタ用島状半導体層の前記ゲッタリング領域および前記ｎチャネル型薄膜トランジスタ用島状半導体層の前記ソース領域および前記ドレイン領域に、それぞれの島状半導体層中の前記触媒元素の少なくとも一部を移動させるために、第２の加熱処理を行う第１０の工程とを包含し、
前記第５の工程後から第８の工程後のいずれかの時点において、前記ｐチャネル型薄膜トランジスタ用島状半導体層の前記ゲッタリング領域上の前記ゲート絶縁膜を選択的に薄膜化または選択的に除去する工程を少なくとも一回含む、半導体装置の製造方法。
【請求項５６】
前記ｐチャネル型薄膜トランジスタ用島状半導体層の前記ゲッタリング領域上の前記ゲート絶縁膜を選択的に薄膜化または選択的に除去するする工程は、前記第８の工程と同時に行なわれ、前記第１のゲート電極をマスクとして使用して行なわれる請求項５５に記載の半導体装置の製造方法。
【請求項５７】
結晶化を促進する触媒元素を少なくとも一部に含む非晶質半導体膜を用意する第１の工程と、
前記非晶質半導体膜に対して第１の加熱処理を行うことにより、前記非晶質半導体膜の少なくとも一部を結晶化し、結晶質領域を含む半導体膜を得る第２の工程と、
前記半導体膜をパターニングすることにより、それぞれが前記結晶質領域を備え、ｎチャネル型薄膜トランジスタ用島状半導体層およびｐチャネル型薄膜トランジスタ用島状半導体層を含む複数の島状半導体層を形成する第３の工程と、
前記複数の島状半導体層上にゲート絶縁膜を形成する第４の工程と、
前記ｐチャネル型薄膜トランジスタ用島状半導体層上の前記ゲート絶縁膜上に第１のゲート電極を形成し、前記ｎチャネル型薄膜トランジスタ用島状半導体層上の前記ゲート絶縁膜上に第２のゲート電極用導電層を形成する第５の工程と、
前記第１のゲート電極および前記第２のゲート電極用導電層をマスクにして、ｐ型を付与する不純物元素をドープし、前記ｐチャネル型薄膜トランジスタ用島状半導体層のソース領域、ドレイン領域および前記触媒元素を引き寄せる作用を有するゲッタリング領域を形成するとともに、前記ｎチャネル型薄膜トランジスタ用島状半導体層に前記触媒元素を引き寄せる作用を有するゲッタリング領域を形成する第６の工程と、
前記ｐチャネル型薄膜トランジスタ用島状半導体層の一部を露出し、前記第１のゲート電極を覆い、且つ、前記第２のゲート電極用半導体層の一部を覆うマスクを形成する第７の工程と、
前記マスクを用いて、前記第２のゲート電極用導電層を加工し、前記第２のゲート電極を形成する第８の工程と、
前記複数の島状半導体層のうち、前記マスクおよび前記第２のゲート電極に覆われていない領域にｎ型を付与する不純物元素をドープすることにより、前記ｐチャネル型薄膜トランジスタ用島状半導体層の前記ゲッタリング領域を非晶質化するとともに、前記ｎチャネル型薄膜トランジスタ用島状半導体層にソース領域およびドレイン領域を形成するとともに、前記ゲッタリング領域にｎ型を付与する不純物元素をさらにドープする第９の工程と、
前記ｐチャネル型薄膜トランジスタ用島状半導体層の前記ゲッタリング領域および前記ｎチャネル型薄膜トランジスタ用島状半導体層の前記ゲッタリング領域に、前記触媒元素の少なくとも一部を移動させるために、第２の加熱処理を行う第１０の工程とを包含し、
前記第５の工程後から第８の工程後のいずれかの時点において、前記ｎチャネル型薄膜トランジスタ用島状半導体層および／または前記ｐチャネル型薄膜トランジスタ用島状半導体層の前記ゲッタリング領域上の前記ゲート絶縁膜を選択的に薄膜化または選択的に除去する工程を少なくとも一回含む、半導体装置の製造方法。
【請求項５８】
前記ｎチャネル型薄膜トランジスタ用島状半導体層および／または前記ｐチャネル型薄膜トランジスタ用島状半導体層の前記ゲッタリング領域上の前記ゲート絶縁膜を選択的に薄膜化または選択的に除去する工程は、前記第８の工程と同時に行なわれ、前記ｐチャネル型薄膜トランジスタ用島状半導体層の前記第２のゲート電極用導電層より露出していた領域の前記ゲート絶縁膜、および前記ｐチャネル型薄膜トランジスタ用島状半導体層の前記マスクから露出している領域上の前記ゲート絶縁膜を選択的に薄膜化または選択的に除去する工程を包含する、請求項項５７に記載の半導体装置の製造方法。
【請求項５９】
結晶化を促進する触媒元素を少なくとも一部に含む非晶質半導体膜を用意する第１の工程と、
前記非晶質半導体膜に対して第１の加熱処理を行うことにより、前記非晶質半導体膜の少なくとも一部を結晶化し、結晶質領域を含む半導体膜を得る第２の工程と、
前記半導体膜をパターニングすることにより、それぞれが前記結晶質領域を備え、ｎチャネル型薄膜トランジスタ用島状半導体層およびｐチャネル型薄膜トランジスタ用島状半導体層を含む複数の島状半導体層を形成する第３の工程と、
前記複数の島状半導体層上にゲート絶縁膜を形成する第４の工程と、
前記ｎチャネル型薄膜トランジスタ用島状半導体層上の前記ゲート絶縁膜上に第１のゲート電極を形成し、前記ｐチャネル型薄膜トランジスタ用島状半導体層上の前記ゲート絶縁膜上に第２のゲート電極用導電層を形成する第５の工程と、
前記第１のゲート電極および前記第２のゲート電極用導電層をマスクにして、ｎ型を付与する不純物元素をドープし、前記ｎチャネル型薄膜トランジスタ用島状半導体層にソース領域、ドレイン領域および前記触媒元素を引き寄せる作用を有するゲッタリング領域を形成するとともに、前記ｐチャネル型薄膜トランジスタ用島状半導体層に前記触媒元素を引き寄せる作用を有するゲッタリング領域を形成する第６の工程と、
前記ｎチャネル型薄膜トランジスタ用島状半導体層の一部を露出し、前記第１のゲート電極と、前記第２のゲート電極用導電層の一部とを覆うマスクを形成する第７の工程と、
前記マスクを使用して、前記第２のゲート電極用導電層を加工し、前記第２のゲート電極を形成する第８の工程と、
前記複数の島状半導体層の、前記マスクおよび前記第２のゲート電極に覆われていない領域にｐ型を付与する不純物元素をドープすることにより、前記ｎチャネル型薄膜トランジスタ用島状半導体層の前記ゲッタリング領域を非晶質化するとともに、前記ｎチャネル型薄膜トランジスタ用島状半導体層にソース領域およびドレイン領域を形成するとともに、前記ゲッタリング領域にｐ型を付与する不純物元素をさらにドープする第９の工程と、
前記ｐチャネル型薄膜トランジスタ用島状半導体層の前記ゲッタリング領域および前記ｎチャネル型薄膜トランジスタ用島状半導体層の前記ゲッタリング領域に、前記触媒元素の少なくとも一部を移動させるために、第２の加熱処理を行う第１０の工程とを包含し、
前記第５の工程後から第８の工程後のいずれかの時点において、前記ｎチャネル型薄膜トランジスタ用島状半導体層および／または前記ｐチャネル型薄膜トランジスタ用島状半導体層の前記ゲッタリング領域上の前記ゲート絶縁膜を選択的に薄膜化または選択的に除去する工程を少なくとも一回含む、半導体装置の製造方法。
【請求項６０】
前記ｎチャネル型薄膜トランジスタ用島状半導体層および／または前記ｐチャネル型薄膜トランジスタ用島状半導体層の前記ゲッタリング領域上の前記ゲート絶縁膜を選択的に薄膜化または選択的に除去する工程は、前記第８の工程と同時に行なわれ、
前記ｎチャネル型薄膜トランジスタ用島状半導体層の前記マスクから露出している領域上の前記ゲート絶縁膜、および前記ｐチャネル型薄膜トランジスタ用島状半導体層の前記第２のゲート電極用導電層より露出していた領域の前記ゲート絶縁膜を選択的に薄膜化または選択的に除去する工程を包含する、請求項項５９に記載の半導体装置の製造方法。
【請求項６１】
前記第２のゲート電極用導電層のチャネル幅方向の幅は、前記第２のゲート電極よりも広い、請求項５５から６０のいずれかに記載の半導体装置の製造方法。
【請求項６２】
前記ゲッタリング領域にドープするｎ型を付与する不純物元素の濃度は１×１０１９〜１×１０２１ａｔｏｍｓ／ｃｍ３の範囲内にあり、且つ、前記ゲッタリング領域にドープするｐ型を付与する不純物元素の濃度は、１．５×１０１９〜３×１０２１ａｔｏｍｓ／ｃｍ３の範囲内にある、請求項４０から６１のいずれかに記載の半導体装置の製造方法。
【請求項６３】
前記第２の加熱処理により、前記複数の島状半導体層の少なくとも前記ソース領域および前記ドレイン領域にドープされたｎ型を付与する不純物および／またはｐ型を付与する不純物の活性化を行う、請求項２２から６２のいずれかに記載の半導体装置の製造方法。
【請求項６４】
前記非晶質半導体膜を用意する工程は、
開口部を有するマスクを前記非晶質半導体膜上に形成する工程と、
前記開口部を通して前記触媒元素を前記非晶質半導体膜の選択された領域にドープする工程と、
を含む、請求項２２から６３のいずれかに記載の半導体装置の製造方法。
【請求項６５】
前記触媒元素は、Ｎｉ、Ｃｏ、Ｓｎ、Ｐｂ、Ｐｄ、ＦｅおよびＣｕからなる群から選択された少なくとも１種の元素である、請求項２２から６４のいずれかに記載の半導体装置の製造方法。
【請求項６６】
前記第１の加熱処理の後、前記半導体膜にレーザー光を照射する工程をさらに包含する、請求項２２から６５のいずれかに記載の半導体装置の製造方法。
【請求項６７】
請求項２２から６６のいずれかに記載の製造方法によって製造された半導体装置。
【請求項６８】
請求項１から２１および６７のいずれかに記載の半導体装置を備えた電子機器。
【請求項６９】
請求項６８に記載の前記半導体装置を有する表示部を備える請求項６８に記載の電子機器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、薄膜トランジスタ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ：ＴＦＴ）を備える半導体装置及びその製造方法に関し、さらに詳しく言えば、非晶質半導体膜を結晶化した結晶質半導体膜を半導体層（活性領域）とする薄膜トランジスタを備えた半導体装置およびその製造方法に関する。本発明は、特に、アクティブマトリクス型の液晶表示装置や有機ＥＬ表示装置、密着型イメージセンサー、三次元ＩＣなどに好適に利用できる。
【０００２】
【従来技術】
近年、大型で高解像度の液晶表示装置や有機ＥＬ表示装置、高速で高解像度の密着型イメージセンサー、三次元ＩＣなどへの実現に向けて、ガラス等の絶縁基板上や、絶縁膜上に高性能な半導体素子を形成する試みがなされている。特に、同一基板上に画素部と駆動回路が設けられた液晶表示装置はパーソナルコンピュータ（ＰＣ）向けのモニターとしてだけでなく、一般家庭の中に進出し始めている。例えば、ＣＲＴ（Ｃａｔｈｏｄｅ−ｒａｙ  Ｔｕｂｅ）のかわりにテレビジョンとして液晶ディスプレイが、また、娯楽として映画を観たりゲームをしたりするためのフロントプロジェクターが、一般家庭に導入されるようになり、液晶表示装置の市場規模はかなりの勢いで大きくなってきている。さらに、ガラス基板上にメモリ回路やクロック発生回路等のロジック回路を内蔵したシステムオンパネルの開発もさかんに進められている。
【０００３】
高解像度な画像表示を行うために画素に書き込む情報量が増え、さらにその情報は短時間で書き込まれなければ、高精細な表示のための膨大な情報量を有する画像を動画表示したりすることは不可能である。そこで、駆動回路に用いられるＴＦＴには、高速動作が求められている。高速動作を可能にするためには、高い電界効果移動度を得られる良質な結晶性を有する結晶質半導体層を用いてＴＦＴを実現することが求められている。
【０００４】
ガラス基板上に良好な結晶質半導体層を得る方法として、本発明者は、非晶質半導体層に結晶化を促進する作用を有する金属元素を添加した後、加熱処理を施すことにより、従来より低温・短時間の加熱処理で、結晶の配向性が揃った良好な半導体膜が得られる技術を開発している。
【０００５】
しかし、触媒元素を用いて得られた結晶質ケイ素膜をそのまま半導体層として用いて作製されたＴＦＴには、オフ電流が突発的に増加してしまうという問題がある。触媒元素が半導体膜中で不規則に偏析すること、特に結晶粒界においてこの偏析が顕著に確認され、この触媒元素の偏析が、電流の逃げ道（リークパス）となり、これが原因でオフ電流の突発的な増加を引き起こしているのではないかと考えられる。そこで、結晶質ケイ素膜の作製工程の後、触媒元素を半導体膜中から移動させて、半導体膜中の触媒元素濃度を低減させる必要がある。以後、この触媒元素を取り除く工程を「ゲッタリング工程」と称する。また、「触媒を移動させる（引き寄せる）作用をゲッタリング作用」と称し、「触媒元素を引き寄せる作用を有する元素を「ゲッタリング元素」と称することにする。
【０００６】
このゲッタリング工程・ゲッタリング方法に関しては、様々な工程・方法が提案されている。
【０００７】
例えば、特許文献１では、触媒元素により結晶化されたケイ素に対して、その一部に非晶質化した領域を形成し、加熱処理を行うことで、非晶質化された領域の格子欠陥を利用して、そこに触媒元素を移動（ゲッタリング）させる技術を開示している。特許文献１では、このとき、ＴＦＴのソース／ドレイン領域をゲッタリング領域として用い、製造工程の簡略化を図っているが、非晶質領域のままではソース／ドレイン領域として機能しないためレーザー光などを用いて活性化する付加工程が必要となる。
【０００８】
また、特許文献２では、リンのもつゲッタリング作用に注目し、触媒元素による結晶化されたケイ素により形成されたＴＦＴの活性領域（半導体層）に対して、ｎチャネル型ＴＦＴでは、ソース／ドレイン領域にリンをドーピングし、ｐチャネル型ＴＦＴでは、ソース／ドレインにリンとそれ以上の濃度のホウ素とをドーピングし、加熱処理することでソース／ドレイン領域へと触媒元素をゲッタリングしている。
【０００９】
特許文献３では、触媒元素により結晶化されたケイ素に対して、その一部にリンなど５族Ｂ元素を選択的に導入し、基板の歪点を超えない温度範囲で加熱処理を行うことで、５族Ｂの元素が導入された領域（ゲッタリング領域）に、触媒元素を移動（ゲッタリング）させる技術を開示している。特許文献３では、このとき、島状半導体層（ＴＦＴ活性領域）外にゲッタリング領域を形成し、ゲッタリングのための熱処理後、ゲッタリング領域を除去し、触媒元素の濃度が低下した領域（「低濃度領域」ということもある。）を使用して半導体素子（ＴＦＴ）の活性領域を形成している。
【００１０】
【特許文献１】
特開平８−２１３３１７号公報
【特許文献２】
特開平８−３３０６０２号公報
【特許文献３】
特開平１０−２７０３６３号公報
【００１１】
【発明が解決しようとする課題】
上記３つの特許文献に開示されている技術も含む従来技術の問題点は、ゲッタリングのための工程付加によるプロセスの複雑化と高コスト化である。この問題の解決策として、ＴＦＴの半導体層の全体から触媒元素を取り除くのではなく、半導体層のソース領域またはドレイン領域となる領域に触媒元素を移動させ、チャネル領域から触媒元素を取り除く方法が考えられる。しかしながら、本発明者が種々検討した結果、上記特許文献１から３に記載されている技術には以下の課題があることがわかった。
【００１２】
特許文献２および特許文献３のように、触媒元素を移動させる作用を有する周期表第５族Ｂに属する元素をケイ素膜に導入した場合には、その領域での触媒元素に対する固溶度が上がり、触媒のゲッタリングが行われる（第１のゲッタリング作用）。これに対して、特許文献１では、触媒元素をトラップする局所的な偏析サイトとして非晶質領域の格子欠陥を利用することによってゲッタリングをいっている（第２のゲッタリング作用）。非晶質領域においては、結晶質領域よりも触媒元素の自由エネルギーが低いために、触媒元素が非晶質領域へと拡散し易いような性質も持ち合わせている。
【００１３】
ゲッタリング領域におけるゲッタリング能力を高めるためには、前記第１のゲッタリング作用と第２のゲッタリング作用の効果を十分に引き出すことが必要であるが、薄膜トランジスタのソース領域やドレイン領域において、このような状態を作り出すのは困難である。なぜなら、ゲッタリング効率を高めるためには、ゲッタリング領域として機能するソース領域およびドレイン領域に多量のゲッタリング元素を導入し、さらにその領域を非晶質化させることが有効となるが、このような状態となれば、ソース領域およびドレイン領域の抵抗値が大きく増大し、ソース領域およびドレイン領域として機能させるのは難しいからである。
【００１４】
ゲッタリング元素を結晶質の半導体層に多量にイオン注入すると、注入された領域の結晶は崩れ非晶質化される。このときの非晶質化は、半導体層の上面側より開始され、半導体層の下面側まで完全に非晶質化されてしまうと、その後、加熱処理を行っても回復しない（結晶化しない）状態となる。ソース領域およびドレイン領域をゲッタリング領域とする従来の方法では、イオン注入後のこの領域は、後の加熱処理において、結晶性をある程度回復させ、低抵抗化させる必要がある。このため、このような方法では、多量のゲッタリング元素を注入してゲッタリング効率を上げることは難しく、結晶性を回復できるレベルの注入量に抑えておく必要がある。しかしながら、ゲッタリング元素の注入量が少ないと、十分なゲッタリング能力を得ることができないため、ゲッタリング元素の注入量のコントロールが最大の課題となる。ドライバー（駆動回路）一体型の液晶表示装置に対して、このような技術を実際に適用したところ、基板上の一部の領域では、ソース領域、ドレイン領域が非晶質化し高抵抗となって、ＴＦＴのオン特性不良となり、ドライバー不良が発生した。また、一部の領域では、ゲッタリング元素の導入量が少ないために、ゲッタリング不足が生じ、オフ動作時のリーク電流の増大により、ライン欠陥や点欠陥が発生した。このように、プロセスマージンが極めて少なく、量産適用することは難しい。
【００１５】
特許文献１においては、非晶質領域のままではソース／ドレイン領域として機能しないため、レーザー光などを用いて活性化する付加工程を必要としている。但し、レーザー照射装置は、高価であるとともに装置構造が複雑であり、メンテナンス性も良くないため、結果的に製造コストが増大するとともに、良品率を低下させる原因にもなる。また、レーザー照射だけでは、チャネル領域とソース領域、ドレイン領域との接合部に生じた結晶欠陥を回復させることができず、信頼性の悪化やオフ動作時のリーク電流の増大などが見られる。
【００１６】
また、本発明者らが、実際にこれらの方法を用いて実験を行い、ＴＦＴ素子を試作したところ、０．数％程度の確率でＴＦＴオフ時のリーク電流が大きい不良ＴＦＴが出現した。そして、その不良ＴＦＴにおける原因を解析すると、チャネル領域とドレイン領域との接合部に、触媒元素によるシリサイド化合物が存在していることが確認された。このように上記従来の技術では、十分に触媒元素をゲッタリングできておらず、高性能なＴＦＴ素子は一部確率的に作製できても、不良率が高く、また信頼性も低く、量産に適用することは難しい。
【００１７】
このような触媒元素によるＴＦＴオフ動作時のリーク電流増大現象は、チャネル領域とドレイン領域との接合部に存在する触媒元素の偏析によって主に生じる。ソース領域およびドレイン領域をゲッタリング領域として利用する方法では、このチャネル領域とソース領域およびドレイン領域との接合部は、ゲッタリング領域と非ゲッタリング領域との境界でもあり、このようなゲッタリング方法では、触媒元素によるＴＦＴオフ動作時のリーク電流増大を根本的に抑えることは難しい。
【００１８】
これに加えて、特許文献１のように、非晶質状態となっているゲッタリング領域（ソース領域およびドレイン領域）を最終的に結晶化してしまうと、その後のゲッタリング作用は小さくなり、加熱処理で一旦移動させた触媒元素が、その後の工程で逆流（チャネル領域に拡散）することがある。また、製造工程内でこのような触媒元素の逆流がないようにしたとしても、ＴＦＴの駆動で少なからず熱が発生し、一旦ゲッタリング領域に移動させた触媒元素が、ＴＦＴ駆動時にチャネル領域へと逆流し、信頼性において問題が生じることがある。したがって、ＴＦＴの活性領域（半導体層）にゲッタリング領域を設ける場合には、その領域はＴＦＴ完成時においても同様のゲッタリング状態を維持し、ゲッタリング工程時と同レベルのゲッタリング能力を保つようにしておくことが望ましい。
【００１９】
さらに、特許文献３のように島状半導体層（ＴＦＴ活性領域）外にゲッタリング領域を形成し、触媒元素をゲッタリングした後はゲッタリング領域を除去する方法を採用すると、最終的にゲッタリング領域が存在しないので、例えば、ＴＦＴ駆動時にチャネル領域へと逆流し、信頼性において問題が生じることがある。
【００２０】
また、特許文献３の方法では、島状半導体層の外側にゲッタリング領域を形成するので、マスクの形成やゲッタリング元素の注入工程、ゲッタリングのための熱処理工程などが付加的に必要となる。また、ゲッタリングに必要な距離が比較的長くなるので、ゲッタリングのための熱処理に長時間を要したり、十分なゲッタリング効率が得られないことがある。
【００２１】
本発明は上記の問題を鑑みてなされたものであり、良質な結晶質半導体膜を有し良好な特性を有するＴＦＴ（半導体素子）を備える半導体装置を提供することを目的とする。また、製造工程を増やさずに低コストな製造工程でこのような半導体装置を製造する方法を提供することを目的とする。
【００２２】
【課題を解決するための手段】
本発明の半導体装置は、チャネル領域、ソース領域およびドレイン領域を含む結晶質領域を備えた半導体層と、前記半導体層の少なくとも前記チャネル領域、前記ソース領域および前記ドレイン領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜を介して前記チャネル領域に対向するように形成されたゲート電極とを有する少なくとも１つの薄膜トランジスタを備えた半導体装置であって、前記半導体層の少なくとも一部は、結晶化を促進する触媒元素を含み、且つ、前記半導体層は、前記チャネル領域、あるいは、前記ソース領域および前記ドレイン領域よりも前記触媒元素を高濃度で含むゲッタリング領域をさらに有し、前記ゲッタリング領域上の前記ゲート絶縁膜の厚さは前記ソース領域および前記ドレイン領域上の前記ゲート絶縁膜の厚さよりも小さい、あるいは、前記ゲート絶縁膜は前記ゲッタリング領域上には形成されていない、ことを特徴とする。
【００２３】
ある実施形態において、前記半導体層は、非晶質領域をさらに有し、前記ゲッタリング領域の少なくとも一部は、前記非晶質領域に形成されている。
【００２４】
ある実施形態において、前記ゲッタリング領域の少なくとも一部は、前記結晶質領域に形成されている。
【００２５】
ある実施形態において、前記結晶質領域に形成されている前記ゲッタリング領域の前記少なくとも一部は、前記チャネル領域、あるいは、前記ソース領域および前記ドレイン領域に比べて、より多くの非晶質成分を含み、且つより少ない結晶質成分を含む。
【００２６】
ある実施形態において、ｐチャネル型薄膜トランジスタとｎチャネル型薄膜トランジスタとを有し、前記少なくとも１つの薄膜トランジスタは、前記ｐチャネル型薄膜トランジスタである。
【００２７】
ある実施形態において、ｐチャネル型トランジスタとｎチャネル型トランジスタとを有し、前記少なくとも１つの薄膜トランジスタは、前記ｎチャネル型薄膜トランジスタである。
【００２８】
ある実施形態において、前記少なくとも１つの薄膜トランジスタは、ｐチャネル型薄膜トランジスタおよびｎチャネル型薄膜トランジスタを含む。
【００２９】
ある実施形態において、前記ゲッタリング領域は、前記少なくとも１つの薄膜トランジスタの動作時において電子または正孔が移動する領域外に形成されている。
【００３０】
ある実施形態において、前記ゲッタリング領域は、前記チャネル領域に隣接しないように形成されている。
【００３１】
ある実施形態において、前記少なくとも１つの薄膜トランジスタに接続された配線を有し、前記ゲッタリング領域は、前記半導体層の外縁部に形成されており、前記配線は、前記ソース領域または前記ドレイン領域の少なくとも一部の領域で電気的に接続されており、前記ゲッタリング領域には前記配線が接続されていない。
【００３２】
ある実施形態において、前記少なくとも１つの薄膜トランジスタに接続された配線を有し、前記ゲッタリング領域は、前記半導体層の外縁部に形成されており、前記配線は、前記ソース領域または前記ドレイン領域の少なくとも一部の領域および前記ゲッタリング領域の一部の領域で電気的に接続されている。
【００３３】
ある実施形態において、前記少なくとも１つの薄膜トランジスタはｎチャネル型薄膜トランジスタを含み、前記ｎチャネル型薄膜トランジスタの前記ゲッタリング領域には、ｎ型を付与する周期表第５族Ｂに属する不純物元素が、前記ソース領域あるいは前記ドレイン領域よりも高濃度で含まれている。
【００３４】
ある実施形態において、前記ゲッタリング領域は、前記触媒元素を引き寄せる作用を有するゲッタリング元素を含む。
【００３５】
ある実施形態において、前記ゲッタリング領域は、前記ゲッタリング元素として、ｎ型を付与する周期表第５族Ｂに属する不純物元素と、ｐ型を付与する周期表第３族Ｂに属する不純物元素とを含む。
【００３６】
ある実施形態において、前記ゲッタリング領域は、１×１０１９〜１×１０２１／ｃｍ３の濃度の前記ｎ型を付与する不純物元素と、１．５×１０１９〜３×１０２１／ｃｍ３の濃度の前記ｐ型を付与する不純物元素とを含む。
【００３７】
ある実施形態において、前記ゲッタリング元素は、Ａｒ、ＫｒおよびＸｅからなる群から選択される少なくとも一種の希ガス元素を含む。
【００３８】
ある実施形態において、前記ゲッタリング領域における前記少なくとも一種の希ガス元素の濃度は、１×１０１９〜３×１０２１ａｔｏｍｓ／ｃｍ３の範囲内にある。
【００３９】
ある実施形態において、前記触媒元素は、Ｎｉ、Ｃｏ、Ｓｎ、Ｐｂ、Ｐｄ、ＦｅおよびＣｕからなる群から選択される少なくとも一種の元素を含む。
【００４０】
ある実施形態において、前記ゲッタリング領域における前記触媒元素の濃度は、５×１０１８ａｔｏｍｓ／ｃｍ３以上である。
【００４１】
ある実施形態において、前記ゲート電極は、Ｗ、Ｔａ、ＴｉおよびＭｏからなる群から選択される少なくとも一種の金属元素を含む。
【００４２】
ある実施形態において、前記結晶質領域は、前記チャネル領域と前記ソース領域との接合部および／または前記チャネル領域と前記ドレイン領域との接合部に、さらにＬＤＤ領域を有している。
【００４３】
本発明の半導体層値の製造方法は、結晶化を促進する触媒元素を少なくとも一部に含む非晶質半導体膜を用意する工程と、前記非晶質半導体膜に対して第１の加熱処理を行うことにより、前記非晶質半導体膜の少なくとも一部を結晶化し、結晶質領域を含む半導体膜を得る工程と、前記半導体膜をパターニングすることにより、前記結晶質領域を含む島状半導体層を形成する工程と、前記島状半導体層上にゲート絶縁膜を形成する工程と、前記島状半導体層の、チャネル領域、ソース領域およびドレイン領域が形成される領域以外の領域上に位置する前記ゲート絶縁膜を選択的に薄膜化または選択的に除去する工程と、前記島状半導体層上の前記ゲート絶縁膜が薄膜化または除去された領域に前記触媒元素を引き寄せる作用を有するゲッタリング領域を形成する工程と、前記島状半導体層の前記結晶領域にソース領域およびドレイン領域を形成するために不純物をドープする工程と、第２の加熱処理を行うことにより、前記島状半導体層中の前記触媒元素の少なくとも一部を前記ゲッタリング領域に移動させる工程とを包含する、ことを特徴とする。
【００４４】
ある実施形態において、前記島状半導体層は、非晶質領域をさらに有し、前記ゲッタリング領域の少なくとも一部は、前記非晶質領域に形成される。
【００４５】
ある実施形態において、前記ゲッタリング領域の少なくとも一部は、前記結晶質領域に形成される。
【００４６】
ある実施形態において、前記不純物ドープ工程は、前記第２の加熱処理を行う前に、ｎ型不純物および／またはｐ型不純物をドープする工程を包含する。
【００４７】
ある実施形態において、前記ゲッタリング領域を形成する工程は、前記触媒元素を引き寄せる作用を有するゲッタリング元素を前記島状半導体層にドープする工程を含む。
【００４８】
ある実施形態において、前記不純物ドープ工程の少なくとも一部は、前記ゲッタリング元素ドープ工程の前に実行される。
【００４９】
ある実施形態において、前記不純物ドープ工程の少なくとも一部は、前記ゲッタリング元素ドープ工程の後に実行される。
【００５０】
ある実施形態において、前記不純物ドープ工程の少なくとも一部は、前記ゲッタリング元素ドーピング工程と同時に実行される。
【００５１】
ある実施形態において、前記ゲッタリング元素ドープ工程は、前記ゲート絶縁膜が薄膜化または除去された領域の前記島状半導体層に、選択的にゲッタリング元素をドープすることによって実行される。
【００５２】
ある実施形態において、前記ゲッタリング元素ドープ工程は、前記ゲート絶縁膜が薄膜化または除去された領域の前記島状半導体層に、前記ソース領域およびドレイン領域よりも高い濃度でゲッタリング元素をドープする工程を含む。
【００５３】
ある実施形態において、前記ゲッタリング元素は、ｎ型を付与する周期表第５族Ｂに属する不純物元素を含む。
【００５４】
ある実施形態において、前記ゲッタリング元素は、ｎ型を付与する周期表第５族Ｂに属する不純物元素およびｐ型を付与する周期表第３族Ｂに属する不純物元素を含む。
【００５５】
ある実施形態において、前記ゲッタリング元素は、Ａｒ、ＫｒおよびＸｅからなる群から選択された少なくとも１種の元素を含む。
【００５６】
ある実施形態において、前記ゲッタリング領域における前記ゲッタリング元素の濃度が１×１０１９〜３×１０２１ａｔｏｍｓ／ｃｍ３の範囲内にある。
【００５７】
ある実施形態において、前記ゲッタリング領域形成工程は、前記ゲート絶縁膜が薄膜化または除去された領域の前記島状半導体層を前記ソース領域および前記ドレイン領域よりも非晶質化する工程を含む。
【００５８】
ある実施形態において、前記ゲッタリング領域は、前記島状半導体層において、電子または正孔が移動する領域以外の領域に形成される。
【００５９】
ある実施形態において、前記ゲッタリング領域は、ソース領域および／またはドレイン領域と隣接し、且つ、チャネル領域とは隣接しないように形成される。
【００６０】
ある実施形態において、前記第２の加熱処理工程の後、少なくとも前記ソース領域あるいはドレイン領域の一部を含む領域と接触する配線を形成する工程を更に包含する。
【００６１】
ある実施形態において、結晶化を促進する触媒元素を少なくとも一部に含む非晶質半導体膜を用意する工程と、前記非晶質半導体膜に対して第１の加熱処理を行うことにより、前記非晶質半導体膜の少なくとも一部を結晶化し、結晶質領域を含む半導体膜を得る工程と、前記半導体膜をパターニングすることにより、それぞれが前記結晶質領域を備えた複数の島状半導体層を形成する工程と、前記複数の島状半導体層のそれぞれの上にゲート絶縁膜を形成する工程と、前記複数の島状半導体層のそれぞれの上の前記ゲート絶縁膜上にゲート電極を形成する工程と、前記複数の島状半導体層の内の少なくとも１つの島状半導体層のソース領域およびドレイン領域が形成される領域以外の領域上に位置し、且つ、前記ゲート電極が形成されていない領域の前記ゲート絶縁膜を選択的に薄膜化または選択的に除去する工程と、前記複数の島状半導体層のそれぞれにソース領域およびドレイン領域を形成するため、および、前記少なくとも１つの島状半導体層の前記ゲート絶縁膜が薄膜化または除去された領域に前記触媒元素を引き寄せる作用を有するゲッタリング領域を形成するためのドーピング工程と、第２の加熱処理を行うことにより、前記少なくとも１つの島状半導体層中の前記触媒元素の少なくとも一部を前記ゲッタリング領域に移動させる工程とを包含する。
【００６２】
ある実施形態において、前記島状半導体層は、非晶質領域をさらに有し、前記ゲッタリング領域の少なくとも一部は、前記非晶質領域に形成される。
【００６３】
ある実施形態において、前記ゲッタリング領域の少なくとも一部は、前記結晶質領域に形成される。
【００６４】
ある実施形態において、前記少なくとも１つの島状半導体層は、ｎチャネル型薄膜トランジスタ用島状半導体層と、ｐチャネル型薄膜トランジスタ用島状半導体層とを含み、前記ドーピング工程は、前記ｎチャネル型薄膜トランジスタ用島状半導体層の前記ソース領域および前記ドレイン領域が形成される領域と、前記ｐチャネル型薄膜トランジスタ用島状半導体層の前記ゲッタリング領域が形成される領域とに、ｎ型を付与する不純物元素をドープするｎ型ドーピング工程と、前記ｎ型ドーピング工程の後、前記ｐチャネル型薄膜トランジスタ用島状半導体層の前記ソース領域、前記ドレイン領域および前記ゲッタリング領域が形成される領域に、ｐ型を付与する不純物元素をドープするｐ型ドーピング工程とを包含する。
【００６５】
ある実施形態において、前記少なくとも１つの島状半導体層はｐチャネル型薄膜トランジスタ用島状半導体層を含み、前記複数の島状半導体層はｎチャネル型薄膜トランジスタ用島状半導体層をさらに含み、前記ドーピング工程は、前記ｐチャネル型薄膜トランジスタ用島状半導体層の前記ソース領域、前記ドレイン領域および前記ゲッタリング領域が形成される領域に、ｐ型を付与する不純物元素をドープするｐ型ドーピング工程と、前記ｐ型ドーピング工程の後、前記ｎチャネル型薄膜トランジスタの前記ソース領域および前記ドレイン領域が形成される領域と、前記ｐチャネル型薄膜トランジスタ用島状半導体層の前記ゲッタリング領域が形成される領域とに、ｎ型を付与する不純物元素をドープするｎ型ドーピング工程とを包含する。
【００６６】
ある実施形態において、前記少なくとも１つの島状半導体層は、ｎチャネル型薄膜トランジスタ用島状半導体層と、ｐチャネル型薄膜トランジスタ用島状半導体層とを含み、前記ドーピング工程は、前記ｎチャネル型薄膜トランジスタ用島状半導体層の前記ソース領域、前記ドレイン領域および前記ゲッタリング領域が形成される領域と、前記ｐチャネル型薄膜トランジスタ用島状半導体層の前記ゲッタリング領域が形成される領域に、ｎ型を付与する不純物元素をドープするｎ型ドーピング工程と、前記ｎ型ドーピング工程の後、前記ｐチャネル型薄膜トランジスタ用島状半導体層の前記ソース領域、前記ドレイン領域および前記ゲッタリング領域が形成される領域と、前記ｎチャネル型薄膜トランジスタ用島状半導体層の前記ゲッタリング領域が形成される領域に、ｐ型を付与する不純物元素をドープするｐ型ドーピング工程とを包含する。
【００６７】
ある実施形態において、前記少なくとも１つの島状半導体層は、ｎチャネル型薄膜トランジスタ用島状半導体層と、ｐチャネル型薄膜トランジスタ用島状半導体層とを含み、前記ドーピング工程は、前記ｐチャネル型薄膜トランジスタ用島状半導体層の前記ソース領域、前記ドレイン領域および前記ゲッタリング領域が形成される領域と、前記ｎチャネル型薄膜トランジスタ用島状半導体層の前記ゲッタリング領域が形成される領域とに、ｐ型を付与する不純物元素をドープするｐ型ドーピング工程と、前記ｐ型ドーピング工程の後、前記ｎチャネル型薄膜トランジスタ用島状半導体層の前記ソース領域、前記ドレイン領域および前記ゲッタリング領域が形成される領域と、前記ｐチャネル型薄膜トランジスタ用島状半導体層の前記ゲッタリング領域が形成される領域とに、ｎ型を付与する不純物元素をドープするｎ型ドーピング工程とを包含する。
【００６８】
ある実施形態において、前記少なくとも１つの島状半導体層の前記ゲート絶縁膜を選択的に薄膜化または選択的に除去する工程は、前記少なくとも１つの島状半導体層の前記ソース領域および前記ドレイン領域上にマスクを形成する工程と、前記マスクを使用して前記ゲート絶縁膜をエッチングする工程とを包含し、前記マスクは前記ドーピング工程において使用される。
【００６９】
ある実施形態において、前記少なくとも１つの島状半導体層の前記ゲート絶縁膜を選択的に薄膜化または選択的に除去する工程は、前記ｎ型ドーピング工程と前記ｐ型ドーピング工程との間で行われる。
【００７０】
ある実施形態において、前記少なくとも１つの島状半導体層の前記ゲート絶縁膜を選択的に薄膜化または選択的に除去する工程は、前記ｐ型ドーピング工程と前記ｎ型ドーピング工程との間で行われる。
【００７１】
ある実施形態において、前記ｐ型ドーピング工程は、前記複数の島状半導体層のそれぞれに対して、ｐ型を付与する不純物元素のドーピングが不要な領域上を覆うマスクを形成する工程を包含し、前記マスクは、前記少なくとも１つの島状半導体層の前記ゲート絶縁膜を選択的に薄膜化または選択的に除去する工程で使用される。
【００７２】
ある実施形態において、前記ｎ型ドーピング工程は、前記複数の島状半導体層のそれぞれに対して、ｎ型を付与する不純物元素のドーピングが不要な領域上を覆うマスクを形成する工程を包含し、前記マスクは、前記少なくとも１つの島状半導体層の前記ゲート絶縁膜を選択的に薄膜化または選択的に除去する工程で使用される。
【００７３】
ある実施形態において、前記少なくとも１つの島状半導体層の前記ゲート絶縁膜を選択的に薄膜化または選択的に除去する工程は、前記マスクを除去する工程を包含する。
【００７４】
ある実施形態の製造方法は、結晶化を促進する触媒元素を少なくとも一部に含む非晶質半導体膜を用意する第１の工程と、前記非晶質半導体膜に対して第１の加熱処理を行うことにより、前記非晶質半導体膜の少なくとも一部を結晶化し、結晶質領域を含む半導体膜を得る第２の工程と、前記半導体膜をパターニングすることにより、それぞれが前記結晶質領域を備え、ｐチャネル型薄膜トランジスタ用島状半導体層およびｎチャネル型薄膜トランジスタ用島状半導体層を含む複数の島状半導体層を形成する第３の工程と、前記複数の島状半導体層上にゲート絶縁膜を形成する第４の工程と、前記ゲート絶縁膜上に導電膜を形成し、前記導電膜を加工して、前記ｐチャネル型薄膜トランジスタ用島状半導体層上の前記ゲート絶縁膜上に第１のゲート電極を形成する第５の工程と、前記第１のゲート電極をマスクにして、前記ｐチャネル型薄膜トランジスタ用島状半導体層にｐ型を付与する不純物元素をドープすることによって、ソース領域、ドレイン領域および前記触媒元素を引き寄せる作用を有するゲッタリング領域を形成する第６の工程と、前記ｐチャネル型薄膜トランジスタ用島状半導体層の一部を露出し、前記第１のゲート電極を覆い、且つ、前記ｎチャネル型薄膜トランジスタ用島状半導体層上に形成する第２のゲート電極を規定するマスクを前記導電膜上に形成する第７の工程と、前記マスクを使用して、前記導電膜を加工し、前記第２のゲート電極を形成する第８の工程と、前記複数の島状半導体層のうち、前記マスク、前記第１のゲート電極および第２のゲート電極に覆われていない領域に、ｎ型を付与する不純物元素をドープすることにより、前記ｐチャネル型薄膜トランジスタ用島状半導体層の前記ゲッタリング領域にｎ型不純物をさらにドープするとともに、前記ｎチャネル型薄膜トランジスタ用島状半導体層のソース領域およびドレイン領域を形成する第９の工程と、前記ｐチャネル型薄膜トランジスタ用島状半導体層の前記ゲッタリング領域および前記ｎチャネル型薄膜トランジスタ用島状半導体層の前記ソース領域および前記ドレイン領域に、それぞれの島状半導体層中の前記触媒元素の少なくとも一部を移動させるために、第２の加熱処理を行う第１０の工程とを包含し、前記第７の工程後から第８の工程後のいずれかの時点において、前記ｐチャネル型薄膜トランジスタ島状半導体層の前記ゲッタリング領域上の前記ゲート絶縁膜を選択的に薄膜化または選択的に除去する工程を少なくとも一回含む。
【００７５】
ある実施形態において、前記ｐチャネル型薄膜トランジスタ用島状半導体層の前記ゲッタリング領域上の前記ゲート絶縁膜を選択的に薄膜化または選択的に除去する工程は、前記第８の工程と同時に行なわれ、前記ｐチャネル型薄膜トランジスタ用島状半導体層の一部を露出する前記マスクを使用して行われる。
【００７６】
ある実施形態の製造方法は、結晶化を促進する触媒元素を少なくとも一部に含む非晶質半導体膜を用意する第１の工程と、前記非晶質半導体膜に対して第１の加熱処理を行うことにより、前記非晶質半導体膜の少なくとも一部を結晶化し、結晶質領域を含む半導体膜を得る第２の工程と、前記半導体膜をパターニングすることにより、それぞれが前記結晶質領域を備え、ｎチャネル型薄膜トランジスタ用島状半導体層およびｐチャネル型薄膜トランジスタ用島状半導体層を含む複数の島状半導体層を形成する第３の工程と、前記複数の島状半導体層上にゲート絶縁膜を形成する第４の工程と、前記ｎチャネル型薄膜トランジスタ用島状半導体層上の前記ゲート絶縁膜上に第１のゲート電極を形成し、前記ｐチャネル型薄膜トランジスタ用島状半導体層上の前記ゲート絶縁膜上に第２のゲート電極用導電層を形成する第５の工程と、前記第１のゲート電極および前記第２のゲート電極用導電層をマスクにして、ｎ型を付与する不純物元素をドープし、前記ｎチャネル型薄膜トランジスタ用島状半導体層にソース領域およびドレイン領域を形成するとともに、前記ｐチャネル型薄膜トランジスタ用島状半導体層に前記触媒元素を引き寄せる作用を有するゲッタリング領域を形成する第６の工程と、前記ｎチャネル型薄膜トランジスタ用島状半導体層と、前記第２のゲート電極用導電層の一部とを覆うマスクを形成する第７の工程と、前記マスクを用いて、前記第２のゲート電極用導電層を加工し、前記第２のゲート電極を形成する第８の工程と、前記複数の島状半導体層の、前記マスクおよび前記第２のゲート電極に覆われていない領域に、ｐ型を付与する不純物元素をドープすることにより、前記ｐチャネル型薄膜トランジスタ用島状半導体層の前記ゲッタリング領域にｐ型不純物をさらにドープするとともに、ソース領域およびドレイン領域を形成する第９の工程と、前記ｐチャネル型薄膜トランジスタ用島状半導体層の前記ゲッタリング領域および前記ｎチャネル型薄膜トランジスタ用島状半導体層の前記ソース領域および前記ドレイン領域に、それぞれの島状半導体層中の前記触媒元素の少なくとも一部を移動させるために、第２の加熱処理を行う第１０の工程とを包含し、前記第５の工程後から第８の工程後のいずれかの時点において、前記ｐチャネル型薄膜トランジスタ用島状半導体層の前記ゲッタリング領域上の前記ゲート絶縁膜を選択的に薄膜化または選択的に除去する工程を少なくとも一回含む。
【００７７】
ある実施形態において、前記ｐチャネル型薄膜トランジスタ用島状半導体層の前記ゲッタリング領域上の前記ゲート絶縁膜を選択的に薄膜化または選択的に除去するする工程は、前記第８の工程と同時に行なわれ、前記第１のゲート電極をマスクとして使用して行なわれる。
【００７８】
ある実施形態の製造方法は、結晶化を促進する触媒元素を少なくとも一部に含む非晶質半導体膜を用意する第１の工程と、前記非晶質半導体膜に対して第１の加熱処理を行うことにより、前記非晶質半導体膜の少なくとも一部を結晶化し、結晶質領域を含む半導体膜を得る第２の工程と、前記半導体膜をパターニングすることにより、それぞれが前記結晶質領域を備え、ｎチャネル型薄膜トランジスタ用島状半導体層およびｐチャネル型薄膜トランジスタ用島状半導体層を含む複数の島状半導体層を形成する第３の工程と、前記複数の島状半導体層上にゲート絶縁膜を形成する第４の工程と、前記ｐチャネル型薄膜トランジスタ用島状半導体層上の前記ゲート絶縁膜上に第１のゲート電極を形成し、前記ｎチャネル型薄膜トランジスタ用島状半導体層上の前記ゲート絶縁膜上に第２のゲート電極用導電層を形成する第５の工程と、前記第１のゲート電極および前記第２のゲート電極用導電層をマスクにして、ｐ型を付与する不純物元素をドープし、前記ｐチャネル型薄膜トランジスタ用島状半導体層のソース領域、ドレイン領域および前記触媒元素を引き寄せる作用を有するゲッタリング領域を形成するとともに、前記ｎチャネル型薄膜トランジスタ用島状半導体層に前記触媒元素を引き寄せる作用を有するゲッタリング領域を形成する第６の工程と、前記ｐチャネル型薄膜トランジスタ用島状半導体層の一部を露出し、前記第１のゲート電極を覆い、且つ、前記第２のゲート電極用半導体層の一部を覆うマスクを形成する第７の工程と、前記マスクを用いて、前記第２のゲート電極用導電層を加工し、前記第２のゲート電極を形成する第８の工程と、前記複数の島状半導体層のうち、前記マスクおよび前記第２のゲート電極に覆われていない領域にｎ型を付与する不純物元素をドープすることにより、前記ｐチャネル型薄膜トランジスタ用島状半導体層の前記ゲッタリング領域を非晶質化するとともに、前記ｎチャネル型薄膜トランジスタ用島状半導体層にソース領域およびドレイン領域を形成するとともに、前記ゲッタリング領域にｎ型を付与する不純物元素をさらにドープする第９の工程と、前記ｐチャネル型薄膜トランジスタ用島状半導体層の前記ゲッタリング領域および前記ｎチャネル型薄膜トランジスタ用島状半導体層の前記ゲッタリング領域に、前記触媒元素の少なくとも一部を移動させるために、第２の加熱処理を行う第１０の工程とを包含し、前記第５の工程後から第８の工程後のいずれかの時点において、前記ｎチャネル型薄膜トランジスタ用島状半導体層および／または前記ｐチャネル型薄膜トランジスタ用島状半導体層の前記ゲッタリング領域上の前記ゲート絶縁膜を選択的に薄膜化または選択的に除去する工程を少なくとも一回含む。
【００７９】
ある実施形態において、前記ｎチャネル型薄膜トランジスタ用島状半導体層および／または前記ｐチャネル型薄膜トランジスタ用島状半導体層の前記ゲッタリング領域上の前記ゲート絶縁膜を選択的に薄膜化または選択的に除去する工程は、前記第８の工程と同時に行なわれ、前記ｐチャネル型薄膜トランジスタ用島状半導体層の前記第２のゲート電極用導電層より露出していた領域の前記ゲート絶縁膜、および前記ｐチャネル型薄膜トランジスタ用島状半導体層の前記マスクから露出している領域上の前記ゲート絶縁膜を選択的に薄膜化または選択的に除去する工程を包含する。
【００８０】
ある実施形態の製造方法は、結晶化を促進する触媒元素を少なくとも一部に含む非晶質半導体膜を用意する第１の工程と、前記非晶質半導体膜に対して第１の加熱処理を行うことにより、前記非晶質半導体膜の少なくとも一部を結晶化し、結晶質領域を含む半導体膜を得る第２の工程と、前記半導体膜をパターニングすることにより、それぞれが前記結晶質領域を備え、ｎチャネル型薄膜トランジスタ用島状半導体層およびｐチャネル型薄膜トランジスタ用島状半導体層を含む複数の島状半導体層を形成する第３の工程と、前記複数の島状半導体層上にゲート絶縁膜を形成する第４の工程と、前記ｎチャネル型薄膜トランジスタ用島状半導体層上の前記ゲート絶縁膜上に第１のゲート電極を形成し、前記ｐチャネル型薄膜トランジスタ用島状半導体層上の前記ゲート絶縁膜上に第２のゲート電極用導電層を形成する第５の工程と、前記第１のゲート電極および前記第２のゲート電極用導電層をマスクにして、ｎ型を付与する不純物元素をドープし、前記ｎチャネル型薄膜トランジスタ用島状半導体層にソース領域、ドレイン領域および前記触媒元素を引き寄せる作用を有するゲッタリング領域を形成するとともに、前記ｐチャネル型薄膜トランジスタ用島状半導体層に前記触媒元素を引き寄せる作用を有するゲッタリング領域を形成する第６の工程と、前記ｎチャネル型薄膜トランジスタ用島状半導体層の一部を露出し、前記第１のゲート電極と、前記第２のゲート電極用導電層の一部とを覆うマスクを形成する第７の工程と、前記マスクを使用して、前記第２のゲート電極用導電層を加工し、前記第２のゲート電極を形成する第８の工程と、前記複数の島状半導体層の、前記マスクおよび前記第２のゲート電極に覆われていない領域にｐ型を付与する不純物元素をドープすることにより、前記ｎチャネル型薄膜トランジスタ用島状半導体層の前記ゲッタリング領域を非晶質化するとともに、前記ｎチャネル型薄膜トランジスタ用島状半導体層にソース領域およびドレイン領域を形成するとともに、前記ゲッタリング領域にｐ型を付与する不純物元素をさらにドープする第９の工程と、前記ｐチャネル型薄膜トランジスタ用島状半導体層の前記ゲッタリング領域および前記ｎチャネル型薄膜トランジスタ用島状半導体層の前記ゲッタリング領域に、前記触媒元素の少なくとも一部を移動させるために、第２の加熱処理を行う第１０の工程とを包含し、前記第５の工程後から第８の工程後のいずれかの時点において、前記ｎチャネル型薄膜トランジスタ用島状半導体層および／または前記ｐチャネル型薄膜トランジスタ用島状半導体層の前記ゲッタリング領域上の前記ゲート絶縁膜を選択的に薄膜化または選択的に除去する工程を少なくとも一回含む。
【００８１】
ある実施形態において、ランジスタ用島状半導体層および／または前記ｐチャネル型薄膜トランジスタ用島状半導体層の前記ゲッタリング領域上の前記ゲート絶縁膜を選択的に薄膜化または選択的に除去する工程は、前記第８の工程と同時に行なわれ、前記ｎチャネル型薄膜トランジスタ用島状半導体層の前記マスクから露出している領域上の前記ゲート絶縁膜、および前記ｐチャネル型薄膜トランジスタ用島状半導体層の前記第２のゲート電極用導電層より露出していた領域の前記ゲート絶縁膜を選択的に薄膜化または選択的に除去する工程を包含する。
【００８２】
ある実施形態において、前記第２のゲート電極用導電層のチャネル幅方向の幅は、前記第２のゲート電極よりも広い。
【００８３】
ある実施形態において、前記ゲッタリング領域にドープするｎ型を付与する不純物元素の濃度は１×１０１９〜１×１０２１ａｔｏｍｓ／ｃｍ３の範囲内にあり、且つ、前記ゲッタリング領域にドープするｐ型を付与する不純物元素の濃度は、１．５×１０１９〜３×１０２１ａｔｏｍｓ／ｃｍ３の範囲内にある。
【００８４】
ある実施形態において、前記第２の加熱処理により、前記複数の島状半導体層の少なくとも前記ソース領域および前記ドレイン領域にドープされたｎ型を付与する不純物および／またはｐ型を付与する不純物の活性化を行う。
【００８５】
ある実施形態において、前記非晶質半導体膜を用意する工程は、開口部を有するマスクを前記非晶質半導体膜上に形成する工程と、前記開口部を通して前記触媒元素を前記非晶質半導体膜の選択された領域にドープする工程とを含む。
【００８６】
ある実施形態において、前記触媒元素は、Ｎｉ、Ｃｏ、Ｓｎ、Ｐｂ、Ｐｄ、ＦｅおよびＣｕからなる群から選択された少なくとも１種の元素である。
【００８７】
ある実施形態において、前記第１の加熱処理の後、前記半導体膜にレーザー光を照射する工程をさらに包含する。
【００８８】
本発明による半導体装置は、上記のいずれかの製造方法によって製造されたことを特徴とする。
【００８９】
本発明による電子機器は、上記のいずれかに記載の半導体装置を備えることを特徴とする。
【００９０】
ある実施形態において、電子機器は、前記半導体装置を有する表示部を備える。
【００９１】
【発明の実施の形態】
以下に本発明の実施形態による半導体装置およびその製造方法を説明する。
【００９２】
本発明の実施形態の半導体装置は、チャネル領域、ソース領域およびドレイン領域を含む結晶質領域を備えた半導体層と、半導体層の少なくともチャネル領域、ソース領域およびドレイン領域上に形成されたゲート絶縁膜と、ゲート絶縁膜を介してチャネル領域に対向するように形成されたゲート電極とを有する少なくとも１つの薄膜トランジスタを備える。半導体層の少なくとも一部は、結晶化を促進する触媒元素を含み、且つ、半導体層は、チャネル領域、あるいは、ソース領域およびドレイン領域よりも触媒元素を高濃度で含むゲッタリング領域をさらに有し、ゲッタリング領域上のゲート絶縁膜の厚さはソース領域およびドレイン領域上のゲート絶縁膜の厚さよりも小さい、あるいは、ゲート絶縁膜はゲッタリング領域上には形成されていない、という構成を有している。半導体層は、非晶質領域をさらに有し、ゲッタリング領域の少なくとも一部は、非晶質領域に形成されていてもよい。あるいは、ゲッタリング領域の少なくとも一部は、結晶質領域に形成されていてもよい。
【００９３】
本発明による半導体装置の製造方法は、結晶化を促進する触媒元素が少なくとも一部に添加された非晶質半導体膜を用意する工程と、非晶質半導体膜に対して、第１の加熱処理を行うことにより非晶質半導体膜の少なくとも一部を結晶化し、結晶質領域を含む半導体膜を得る工程と、半導体膜をパターニングすることにより結晶質領域を備えた島状半導体層を形成する工程と、島状半導体層上にゲート絶縁膜を形成する工程と、島状半導体層において、チャネル領域、ソース領域およびドレイン領域が形成される領域以外の領域上に位置するゲート絶縁膜を選択的に薄膜化または選択的に除去する工程と、島状半導体層上のゲート絶縁膜が薄膜化または除去された領域に触媒元素を引き寄せる作用を有するゲッタリング領域を形成する工程と、島状半導体層の結晶領域にソース領域およびドレイン領域を形成するために不純物をドープする工程と、第２の加熱処理を行うことにより、島状半導体層中の触媒元素の少なくとも一部をゲッタリング領域に移動させる工程とを包含する。
【００９４】
このように、本発明では、ＴＦＴ半導体層中に、ソース領域およびドレイン領域とは別にゲッタリング領域を有する。そして、そのゲッタリング領域上に設けられたゲート絶縁膜の厚さが、ソースおよびドレイン領域上よりも薄くなるよう構成される（薄くする代わりに除去してもよい。）。すなわち、ゲート絶縁膜を選択的に薄膜化し、その領域にゲッタリング領域を形成する。トップゲート型ＴＦＴにおいては、半導体層に対する不純物元素の注入は、一般的に上層のゲート絶縁膜を介して行なわれる。いわゆるゲート絶縁膜に対してのスルードープである。このとき半導体層に注入される不純物元素の濃度と、その領域での結晶状態（非晶質化度合い）は、このイオン注入条件（主に加速電圧とドーズ量）とゲート絶縁膜の膜厚によって決まる。
【００９５】
すなわち、本発明の製造方法によると、半導体層において、ソース／ドレイン領域とは別にゲッタリングのための専用領域を設け、上層のゲート絶縁膜の厚さを、低抵抗が要求されるソース／ドレイン領域とゲッタリング能力が要求されるゲッタリング領域とで異ならせ、ゲッタリング領域上の方がゲート絶縁膜が薄くなるようにして、ゲート絶縁膜を介してスルードーピング処理を行うことである。これにより、ゲッタリング領域とソース／ドレイン領域とは異なるドーピング状態とすることができ、ソース／ドレイン領域はゲッタリングに左右されず、実質上分離した工程として、低抵抗化を目的としたｎ型不純物やｐ型不純物の添加量の最適化ができる。また、これに対してゲッタリング領域も、ソース／ドレイン領域とは別に、ゲッタリングの目的のみに絞って注入量や非晶質化度合いなどを最適化することができる。
【００９６】
よって、前述のソース／ドレイン領域をゲッタリング領域として利用する従来方法に比べて、プロセスの短縮や簡略化はそのままに、プロセスマージンを広げることができ、さらにはゲッタリング能力を大きく高めることができる。また、ドーピング装置のスループットも向上することができる。
【００９７】
さらに、従来のソース／ドレイン領域をゲッタリング領域として用いる方法とは異なり、ソース／ドレイン領域も非ゲッタリング領域となるので、チャネル領域とソース／ドレイン領域との接合部も完璧にゲッタリングが可能であり、ＴＦＴ特性上問題となっているオフ動作時のリーク電流の増大をほぼ完全に抑えることができ、さらに高い信頼性も同時に確保することができる。
【００９８】
また、従来の島状半導体層の外側にゲッタリング領域を形成する方法と異なり、本発明の製造方法を採用すると、ゲッタリング領域の形成およびゲッタリングのための熱処理工程と、ソース・ドレイン領域の形成およびこれらの活性化工程とを兼用することが可能となり、製造方法を簡略化できる利点が得られる。また、ゲッタリングに必要な距離が比較的短くなるように形成できるので、ゲッタリングのための熱処理時間が比較的短くても、十分なゲッタリング効率を得ることができる。また、最終的にゲッタリング領域を残すことによって、ＴＦＴ駆動時に触媒元素がチャネル領域へと逆流し、信頼性が低下するという問題の発生を抑制・防止できる。さらに、ゲッタリング領域はソース・ドレイン領域と独立に形成されており、最終的な状態でも十分に高いゲッタリング能力を有し得るので、信頼性の高いＴＦＴを得ることができる。
【００９９】
このように、本発明により、触媒元素の偏析によるリーク電流の発生を抑制することができ、特に画素部のスイッチング素子や駆動回路のサンプリング素子やメモリ素子のように、オフ動作時の低リーク電流が要求されるＴＦＴで良好な特性が得られる。また、触媒元素を用いて結晶化を行った半導体膜は良好な結晶性を示すため、本発明のＴＦＴは、高い電界効果移動度を必要とする駆動回路の素子として用いる場合にも良好な特性を得ることができる。
【０１００】
本発明の好ましい実施形態による半導体装置は、半導体層内におけるゲッタリング領域が、薄膜トランジスタの動作時において電子または正孔が移動する領域外に配置されている。このような配置構成にすることで、前述のように、半導体層内において、ソース／ドレイン領域と完全に役割を分離でき、ゲッタリング領域をゲッタリングのためだけの専用領域として抵抗等に関係なく、ゲッタリング領域の状態（非晶質の程度・ゲッタリング元素濃度）を最適化することが可能となる。また、ゲッタリング領域は、チャネル領域とは隣接しないように形成されることが望ましい。このようにゲッタリング領域を配置することで、前述のようにチャネル領域とソース／ドレイン領域との接合部を完璧にゲッタリングすることが可能になる。
【０１０１】
ある実施形態の半導体装置においては、半導体層のチャネル領域とソース領域あるいはドレイン領域との接合部に、低濃度不純物領域（ＬＤＤ領域）を設けてもよい。このＬＤＤ領域は、接合部にかかる電界集中を緩和し、オフ動作時のリーク電流の低減やホットキャリア耐性を向上することができる。このような構成を採用した場合でも、チャネル領域とＬＤＤ領域との接合部、およびＬＤＤ領域とソース／ドレイン領域との接合部の触媒を十分にゲッタリングすることができる。
【０１０２】
また、ある実施形態において、ゲッタリング領域は半導体層（薄膜トランジスタの活性領域）の外縁部に形成されており、薄膜トランジスタを電気的に接続する配線との接続は、ソース領域あるいはドレイン領域の少なくとも一部の領域で行われている。あるいは、薄膜トランジスタを電気的に接続する配線との接続は、ゲッタリング領域の一部を含んだ領域およびソース領域あるいはドレイン領域で行われている。このような領域で配線との電気的な接続を行うと、薄膜トランジスタにおいて、キャリア（電子またはホール）がゲッタリング領域を介さずに移動することができ、前述のようにゲッタリング領域を専用化できるので、ゲッタリング領域を最適化することができる。このような構成を得るための製造方法は、第２の加熱処理の後、少なくともソース領域あるいはドレイン領域の一部を含む領域とコンタクトする配線を形成する工程を更に包含する。
【０１０３】
本発明のある実施形態においては、ゲッタリング領域上のゲート絶縁膜を選択的に薄膜化することがポイントであるが、より大きな効果を得るためには、これらのゲッタリング領域上においてさらに薄膜化を進め、ついにはゲート絶縁膜が無い状態としてもよい。すなわち、製造方法としては、島状半導体層において、チャネル領域、ソース領域およびドレイン領域が形成される領域以外の領域に対して、上層のゲート絶縁膜を選択的に薄膜化する工程は、領域のゲート絶縁膜をエッチング除去するものであることを特徴としている。このような状態とすることで、完全にゲッタリング領域とソース／ドレイン領域とのドーピング条件を分離でき、より大きな効果が得られる。
【０１０４】
さて、本発明においては、ゲッタリング元素をドープするとしては、以下の３つの方法がある。但し、これらの方法は、それぞれ単独のものでなく、２つ以上を組み合わせて用いてもよい。
【０１０５】
まず一つ目は、ゲッタリング領域を形成するためのドーピング工程は、島状半導体層において、上層のゲート絶縁膜を薄膜化した領域に、選択的にゲッタリング効果を有する元素（ゲッタリング元素）をドープすることで行う。従ってこのようにして作製された半導体装置のゲッタリング領域には、ゲッタリング元素が含まれている。すなわち、上層のゲート絶縁膜が薄膜化されているため、ゲッタリング領域には、選択的に多量のゲッタリング元素の導入が可能であり、ゲッタリング領域の能力を大きく高めることができる。
【０１０６】
二つ目は、ゲッタリング領域を形成するためのドーピング工程は、島状半導体層において、上層のゲート絶縁膜を薄膜化した領域に、ソース領域およびドレイン領域よりも高い濃度でゲッタリング元素をドープすることで行う。従って、半導体装置のゲッタリング領域には、ソース領域およびドレイン領域よりも高い濃度でゲッタリング元素が含まれている。前述の一つ目の方法と比べて、ゲッタリング領域以外にもゲッタリング元素を含むが、ゲート絶縁膜の膜厚差を利用してゲッタリング領域により多量のゲッタリング元素を導入し、そこに強いゲッタリング作用を持たせることで、ソース／ドレイン領域をもゲッタリングするものである。
【０１０７】
ここで、ゲッタリング元素としては、前述のようにｎ型を付与する周期表第５族Ｂに属する不純物元素を利用することができる。このような元素を半導体膜に導入した場合には、その領域での触媒元素に対する固溶度が上がり、前述の第１のゲッタリング作用が引き起こされる。したがって、この二つ目の方法は、特に、ｎチャネル型薄膜トランジスタにおいて有効であり、本発明のある実施形態の半導体装置においては、ｎチャネル型薄膜トランジスタにおいて、ゲッタリング領域には、ｎ型を付与する周期表第５族Ｂに属する不純物元素が、ソース領域あるいはドレイン領域よりも高濃度で含まれている。
【０１０８】
ｎ型を付与する周期表第５族Ｂに属する不純物元素に加えて、ｐ型を付与する周期表第３族Ｂに属する不純物元素を同時に用いることで、ゲッタリング元素として大きな効果が得られる。すなわち、ゲッタリング領域には、ゲッタリング元素として、ｎ型を付与する周期表第５族Ｂに属する不純物元素と、ｐ型を付与する周期表第３族Ｂに属する不純物元素と、が含まれていることを特徴としている。ゲッタリング領域に５族Ｂ元素だけでなく、３族Ｂ元素をドープすると、ゲッタリングメカニズムが変わり、リンのみの場合の第１のゲッタリング作用に加えて、第２のゲッタリング作用が優勢になる。これにより、ゲッタリング能力は高められ、より大きなゲッタリング効果が得られる。このときのそれぞれの具体的な元素としては、５族Ｂから選ばれた元素としてＰ（燐）、３族Ｂ元素から選ばれた元素としてＢ（ホウ素）を用いた場合に最も効果が高い。
【０１０９】
このときにゲッタリング領域に含まれる不純物元素の濃度として、本発明では、ゲッタリング領域には、１×１０１９〜１×１０２１／ｃｍ３の濃度のｎ型を付与する不純物元素と、１．５×１０１９〜３×１０２１／ｃｍ３の濃度のｐ型を付与する不純物元素と、が含まれていることを特徴としている。この範囲内の濃度であれば、十分なゲッタリング効率が得られる。この濃度以上に上げても、ゲッタリング効率は飽和しており、余分な処理時間が必要となるだけでメリットは無い。
【０１１０】
また、本発明において、上記の元素以外に利用できるゲッタリング元素としては、Ａｒ、Ｋｒ、Ｘｅから選ばれた一種または複数種類の希ガス元素がある。すなわち、本発明のある実施形態では、ゲッタリング領域には、ゲッタリング元素として、Ａｒ、Ｋｒ、Ｘｅから選ばれた一種または複数種類の希ガス元素が含まれている。ゲッタリング領域にこれらの希ガス元素が存在すると、そこで大きな格子間歪みが生じ、欠陥・偏析サイトによる第２のゲッタリング作用が強力に働く。このときにゲッタリング領域に含まれる希ガス元素の濃度として、１×１０１９〜３×１０２１  ａｔｏｍｓ／ｃｍ３の濃度の希ガス元素が含まれていることが好ましい。この範囲内の濃度であれば、十分なゲッタリング効率が得られる。この濃度以上に上げても、ゲッタリング効率は飽和しており、余分な処理時間が必要となるだけでメリットは無い。
【０１１１】
本発明における三つ目のゲッタリング領域を形成する方法として、ゲッタリング元素をドープする方法は、島状半導体層において、上層のゲート絶縁膜を薄膜化した領域の非晶質化を、ソース領域およびドレイン領域よりも進行させることで行う。従って、この方法によって作製された半導体装置では、ゲッタリング領域は、チャネル領域、あるいはソース領域、ドレイン領域に比べて、非晶質成分が多く結晶質成分が少ない。非晶質領域においては、結晶質領域よりも触媒元素の自由エネルギーが低いために、触媒元素が非晶質領域へと拡散し易いような性質を有する。さらに、不対結合手や格子欠陥などが、触媒元素をトラップする偏析サイトを形成し、そこに触媒元素を移動させトラップさせるといった第２のゲッタリング作用を引き起こす。ＴＦＴ半導体層中にソース領域およびドレイン領域とは別にゲッタリング領域を有し、そのゲッタリング領域はＴＦＴのキャリア（電子または正孔）の移動を妨げないように配置さすることこができるので、ゲッタリング領域が非晶質化し、高抵抗となっても、それに伴う影響をＴＦＴとしては全く受けない構成とできる。したがって、従来は使用が困難であった高いゲッタリング能力を有する非晶質状態のゲッタリング領域を半導体層内に構成することができる。
【０１１２】
このときのゲッタリング領域と、チャネル領域、ソース／ドレイン領域の結晶状態の具体的な測定評価手段としては、ラマン分光スペクトルにおける非晶質半導体のＴＯフォノンピークＰａと結晶半導体のＴＯフォノンピークＰｃとの比Ｐａ／Ｐｃを用いるのが有効である。例えばケイ素膜の場合は、結晶ＳｉのＴＯフォノンによるピークＰｃは、５２０ｃｍ−１近傍に現れ、非晶質ＳｉのＴＯフォノンによるピークＰａは、その状態密度を反映し４８０ｃｍ−１近傍にブロードな形状で現れる。すなわち、ゲッタリング領域が、チャネル領域、あるいはソース・ドレイン領域に比べて、ラマン分光スペクトルにおける非晶質半導体のＴＯフォノンピークＰａと結晶半導体のＴＯフォノンピークＰｃとの比Ｐａ／Ｐｃが相対的に大きくなるように構成することで、本発明に必要なゲッタリング効率を確保することができ、前述の効果を得ることができる。また、本発明の製造方法においては、ゲッタリング領域におけるラマン分光スペクトルの非晶質半導体のＴＯフォノンピークＰａと結晶半導体のＴＯフォノンピークＰｃとの比Ｐａ／Ｐｃが、ソース領域／ドレイン領域よりも相対的に大きくなるような状態を形成した後、その状態を第２の加熱処理の後も保持することが望ましい。このような状態で、最終のＴＦＴ半導体層を構成することで、ＴＦＴ駆動時においても、常にゲッタリング工程時と同レベルのゲッタリング能力を保ち、ゲッタリング領域からの触媒元素の逆拡散を防ぎことができ、半導体装置の信頼性を高めることができる。
【０１１３】
本発明によるある実施形態の製造方法は、さらに、第２の加熱処理を行う前に、島状半導体層の選択された領域にｎ型不純物またはｐ型不純物をドープする工程を更に包含する。ｎ型不純物またはｐ型不純物をドープする工程は、ゲッタリング元素をドープするの前に行ってもよいし、あるいは、ｎ型不純物またはｐ型不純物をドープする工程は、ゲッタリング元素をドープするの後に行ってもよい。すなわち、半導体層のソース領域およびドレイン領域を形成するためのドーピング工程に関しては、ゲッタリング元素をドープするの前に行なっても、後に行なっても、同様に本発明の効果は得られる。または、ｎ型不純物またはｐ型不純物をドープする工程は、ゲッタリング元素をドープすると同時に行ってもよい。すなわち、ｎ型不純物は、それ自体がゲッタリング元素として作用するため、特にｎチャネル型薄膜トランジスタの場合には、そのソース／ドレイン領域を形成するｎ型不純物のドーピング工程と兼ねて行なうことができる。これにより、ゲッタリングのための付加工程がなく、プロセスの簡略化が図れる。
【０１１４】
本発明による他の実施形態の製造方法は、結晶化を促進する触媒元素が少なくとも一部に添加された非晶質半導体膜を用意する工程と、非晶質半導体膜に対して第１の加熱処理を行うことにより、非晶質半導体膜の少なくとも一部を結晶化し、結晶質領域を含む半導体膜を得る工程と、半導体膜をパターニングすることにより、それぞれが結晶質領域を備えた複数の島状半導体層を形成する工程と、島状半導体層上にゲート絶縁膜を形成する工程と、ゲート絶縁膜上にゲート電極を形成する工程と、複数の島状半導体層の内、少なくとも一部の島状半導体層において、ソース領域およびドレイン領域が形成される領域以外の領域に対して、上層のゲート絶縁膜を選択的に薄膜化する工程と、複数の島状半導体層において、ソース領域およびドレイン領域と、少なくとも一部の島状半導体層において、上層のゲート絶縁膜を薄膜化した領域にゲッタリング領域とを形成するドーピング工程と、第２の加熱処理を行うことにより、島状半導体層中の触媒元素の少なくとも一部をゲッタリング領域に移動させる工程とを包含する。
【０１１５】
ここで、ドーピング工程は、島状半導体層のうち、ｎチャネル型薄膜トランジスタのソース領域、ドレイン領域が形成される領域と、島状半導体層のうち、ｐチャネル型薄膜トランジスタのゲッタリング領域が形成される領域とに対して、ｎ型を付与する不純物元素をドープするｎ型ドーピング工程と、ｎ型ドーピング工程の後、島状半導体層のうち、ｐチャネル型薄膜トランジスタのソース領域、ドレイン領域およびゲッタリング領域が形成される領域に対して、ｐ型を付与する不純物元素をドープするｐ型ドーピング工程とを包含する。
【０１１６】
あるいは、ドーピング工程は、島状半導体層のうち、ｐチャネル型薄膜トランジスタのソース領域、ドレイン領域およびゲッタリング領域が形成される領域に対して、ｐ型を付与する不純物元素をドープするｐ型ドーピング工程と、ｐ型ドーピング工程の後、島状半導体層のうち、ｎチャネル型薄膜トランジスタのソース領域、ドレイン領域が形成される領域と、島状半導体層のうち、ｐチャネル型薄膜トランジスタのゲッタリング領域が形成される領域とに対して、ｎ型を付与する不純物元素をドープするｎ型ドーピング工程とを包含してもよい。
【０１１７】
そして、これらの製造方法により形成される半導体装置は、チャネル領域、ソース領域およびドレイン領域を含む結晶質領域を備えた半導体層と、半導体層上に設けられたゲート絶縁膜と、ゲート電極と、を有するｎチャネル型薄膜トランジスタ、および、チャネル領域、ソース領域、およびドレイン領域を含む結晶質領域とゲッタリング領域とを備えた半導体層と、半導体層上に設けられたゲート絶縁膜と、ゲート電極と、を有するｐチャネル型薄膜トランジスタを備えた半導体装置であって、ｐチャネル型薄膜トランジスタのゲッタリング領域上のゲート絶縁膜の厚さは、ｐチャネル型薄膜トランジスタのソース領域およびドレイン領域上のゲート絶縁膜の厚さよりも薄い。
【０１１８】
すなわち、これらの製造方法では、ＣＭＯＳ回路のように、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとを同時に形成する際、それぞれのソース／ドレイン領域を形成するｎ型ドーピング工程とｐ型ドーピング工程とを上手く利用して、ゲッタリング領域を同時形成することで、工程簡略化を図るものである。特に、ｐチャネル型ＴＦＴでは、ｐ型不純物そのものはゲッタリング元素として機能しないために、ｎチャネル型ＴＦＴのソース／ドレイン領域を形成する際のｎ型ドーピング工程を利用して、ゲッタリング元素となるｎ型不純物をゲッタリング領域に注入する。ゲッタリング領域上層のゲート絶縁膜が薄膜化された状態で、ｎ型不純物の注入あるいはｐ型不純物の注入をゲート絶縁膜を介して行なうことで、ゲッタリング領域中におけるｎ型不純物、あるいはｐ型不純物の濃度が高まり、またその領域の結晶が破壊され易くなる。これに対して、上層のゲート絶縁膜が厚いソース／ドレイン領域では、これらのドーピング時のダメージが小さく、結晶状態を保ったまま低抵抗化が図れる。また、上記製造方法では、ｎチャネル型ＴＦＴでは、ｎ型不純物がドープされたソース／ドレイン領域をゲッタリング領域として用い、ゲッタリング領域を設けておらず、ｐチャネル型ＴＦＴのみにゲッタリング領域を設ける構成となる。
【０１１９】
また、上記製造方法において、ドーピング工程は、島状半導体層のうち、ｎチャネル型薄膜トランジスタのソース領域、ドレイン領域およびゲッタリング領域が形成される領域と、島状半導体層のうち、ｐチャネル型薄膜トランジスタのゲッタリング領域が形成される領域とに対して、ｎ型を付与する不純物元素をドープするｎ型ドーピング工程と、ｎ型ドーピング工程の後、島状半導体層のうち、ｐチャネル型薄膜トランジスタのソース領域、ドレイン領域およびゲッタリング領域が形成される領域と、島状半導体層のうち、ｎチャネル型薄膜トランジスタのゲッタリング領域が形成される領域とに対して、ｐ型を付与する不純物元素をドープするｐ型ドーピング工程とを包含してもよい。
【０１２０】
あるいは、ドーピング工程は、島状半導体層のうち、ｐチャネル型薄膜トランジスタのソース領域、ドレイン領域およびゲッタリング領域が形成される領域と、島状半導体層のうち、ｎチャネル型薄膜トランジスタのゲッタリング領域が形成される領域とに対して、ｐ型を付与する不純物元素をドープするｐ型ドーピング工程と、ｐ型ドーピング工程の後、島状半導体層のうち、ｎチャネル型薄膜トランジスタのソース領域、ドレイン領域およびゲッタリング領域が形成される領域と、島状半導体層のうち、ｐチャネル型薄膜トランジスタのゲッタリング領域が形成される領域とに対して、ｎ型を付与する不純物元素をドープするｎ型ドーピング工程とを包含してもよい。
【０１２１】
そして、これらの製造方法により形成される半導体装置の構成としては、チャネル領域、ソース領域およびドレイン領域を含む結晶質領域とゲッタリング領域とを備えた半導体層と、半導体層上に設けられたゲート絶縁膜と、ゲート電極と、を有するｎチャネル型薄膜トランジスタ、および、チャネル領域、ソース領域およびドレイン領域を含む結晶質領域とゲッタリング領域とを備えた半導体層と、半導体層上に設けられたゲート絶縁膜と、ゲート電極と、を有するｐチャネル型薄膜トランジスタを備えた半導体装置であって、少なくともｎチャネル型薄膜トランジスタにおけるゲッタリング領域上のゲート絶縁膜の厚さは、ｎチャネル型薄膜トランジスタのソース領域およびドレイン領域上のゲート絶縁膜の厚さよりも薄いことを特徴としている。
【０１２２】
あるいは、チャネル領域、ソース領域およびドレイン領域を含む結晶質領域とゲッタリング領域とを備えた半導体層と、半導体層上に設けられたゲート絶縁膜と、ゲート電極と、を有するｎチャネル型薄膜トランジスタ、および、チャネル領域、ソース領域およびドレイン領域を含む結晶質領域とゲッタリング領域とを備えた半導体層と、半導体層上に設けられたゲート絶縁膜と、ゲート電極と、を有するｐチャネル型薄膜トランジスタを備えた半導体装置であって、少なくともｐチャネル型薄膜トランジスタのゲッタリング領域上のゲート絶縁膜の厚さは、ｐチャネル型薄膜トランジスタのソース領域およびドレイン領域上のゲート絶縁膜の厚さよりも薄いことを特徴としている。
【０１２３】
すなわち、これらの製造方法では、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとを同時に形成する際、それぞれのソース／ドレイン領域を形成するｎ型ドーピング工程とｐ型ドーピング工程とを上手く利用して、ｐチャネル型ＴＦＴに加えて、ｎチャネル型ＴＦＴにもゲッタリング領域を同時形成するものであり、同様に工程簡略化を図れる。ｐ型不純物そのものはゲッタリング元素として機能しないが、ｎ型不純物と共に存在することで、強いゲッタリング作用を有する。このため、ｎチャネル型ＴＦＴの半導体層にもｎ型不純物とｐ型不純物とがドープされたゲッタリング領域を形成することで、ｎチャネル型ＴＦＴにおけるゲッタリング能力をより高められる。また、ｎチャネル型ＴＦＴのゲッタリング領域においては、上層のゲート絶縁膜が選択的に薄膜化されているため、ソース／ドレイン領域に比べてより多くのｎ型不純物が導入でき、さらにゲッタリング能力を高められる。
【０１２４】
従来のゲート絶縁膜が選択的に薄膜化されていない場合には、ＴＦＴ半導体層内にゲッタリング領域をソース／ドレイン領域とは別に形成していたとしても、ゲッタリング能力をより高めるために、ゲッタリング元素であるｎ型不純物を多量にドープすると、ゲッタリング領域と同時に、同量のｎ型不純物がソース／ドレイン領域にもドープされる。ゲッタリングを目的としたｎ型不純物の量は、ソース／ドレイン領域としては過剰であり、抵抗が下がるどころか、そのドーピングダメージにより非晶質化が生じ、非常に高抵抗化する。ｐ型不純物においても同様であるが、このような効果はｎ型不純物の方がより顕著であり、特にｎチャネル型ＴＦＴで大きな問題となる。本発明では、上層のゲート絶縁膜の膜厚を、ゲッタリング領域とソース／ドレイン領域とで異ならせることで、それぞれの目的に適したドーピングが同時に行なえるようになる。すなわち、上層のゲート絶縁膜が薄いゲッタリング領域には、ｎ型不純物やｐ型不純物がソース／ドレイン領域よりも多量にドープされ、そのときのドーピングダメージにより非晶質化が進行し、ゲッタリング領域としてはベストの状態となっている一方、上層のゲート絶縁膜の厚いソース／ドレイン領域では、これらのドーピング時のドーピングダメージが小さく、結晶状態を保ったまま低抵抗化が図れる訳である。
【０１２５】
図１９に、本発明者らが実験したドーピング装置におけるｎ型不純物のプロファイルデータの一例を示す。図１９は、ＳＩＭＳ（２次イオン質量分析法）によるデータで、ｎ型不純物としてリンが酸化ケイ素膜中にドーピングされたときの膜厚方向の濃度プロファイルである。横軸が表面からの深さを示し、０点が最表面である。深さ１０００Å（１００ｎｍ）の位置に比べて、深さ５００Å（５０ｎｍ）の位置では、リンの濃度が５倍程度になっている。すなわち、例えば、ソース／ドレイン領域上のゲート絶縁膜の膜厚を１００ｎｍとし、ゲッタリング領域上のゲート絶縁膜の膜厚を５０ｎｍに薄膜化させ、ｎ型不純物としてリンのドーピングを行なうと、ゲッタリング領域のリンの濃度は、ソース／ドレイン領域の５倍の値となる。それだけでなく、上層のゲート絶縁膜が薄い分、ゲート絶縁膜の厚いソース／ドレイン領域に比べて相対的に高い加速電圧でリンイオンが半導体層中に注入されるため、個々のイオンの衝撃エネルギーが大きく、ゲッタリング領域では、さらに結晶性が崩れ、非晶質化が進行する。これに対して、ソース／ドレイン領域では、ゲート絶縁膜が厚いため、リンが過剰に注入されず、また注入時におけるイオンの衝撃エネルギーも低下するため、非晶質化がおこらず、結晶状態を維持することができる。このようにして、簡易に、ゲッタリング領域とソース／ドレイン領域とを、それぞれの目的に見合った状態で作り分けることができる。
【０１２６】
ここで、本発明のある実施形態の製造方法では、複数の島状半導体層の内、少なくとも一部の島状半導体層において、ソース領域およびドレイン領域が形成される領域以外の領域に対して、上層のゲート絶縁膜を選択的に薄膜化する工程は、ソース領域、ドレイン領域上にマスクを形成してゲート絶縁膜をエッチングすることにより行われ、上記マスクは後のドーピング工程時に使用する。このように、ゲート絶縁膜の選択エッチングに用いたマスクをそのまま用い、それをドーピング工程に使用することで、本発明の特徴であるゲッタリング領域上のゲート絶縁膜の薄膜化工程ための専用のフォトリソ工程を無くすことができ、プロセスの簡略化が図れる。
【０１２７】
さらに、本発明のある実施形態では、複数の島状半導体層の内、少なくとも一部の島状半導体層において、ソース領域およびドレイン領域が形成される領域以外の領域（ゲッタリング領域が形成される領域）に対して、上層のゲート絶縁膜を選択的に薄膜化する工程は、ｎ型ドーピング工程とｐ型ドーピング工程との間で行われる。ここで、ｐ型ドーピング工程は、それぞれの半導体層において、ｐ型を付与する不純物元素のドーピングが不要な領域上をマスクで覆うことで行ない、その後行われるゲート絶縁膜を選択的に薄膜化する工程は、ｐ型ドーピング工程で使用したマスクを用いて行ってもよい。
【０１２８】
あるいは、複数の島状半導体層の内、少なくとも一部の島状半導体層において、ソース領域およびドレイン領域が形成される領域以外の領域（ゲッタリング領域が形成される領域）に対して、上層のゲート絶縁膜を選択的に薄膜化する工程は、ｐ型ドーピング工程とｎ型ドーピング工程との間で行われてもよい。また、ここで、ｎ型ドーピング工程は、それぞれの半導体層において、ｎ型を付与する不純物元素のドーピングが不要な領域上をマスクで覆うことで行ない、その後行われるゲート絶縁膜を選択的に薄膜化する工程は、ｎ型ドーピング工程で使用したマスクを用いて行ってもよい。
【０１２９】
このように、先のｎ型あるいはｐ型ドーピング工程で利用したドーピングマスクをそのまま利用し、ゲート絶縁膜の薄膜化を行ない、選択的に薄膜化されたゲート絶縁膜を通して次のｐ型あるいはｎ型ドーピング工程を行なうことで、同様に工程の簡略化が行なえる。さらには、ゲート絶縁膜を選択的に薄膜化する工程では、ｐ型ドーピング工程あるいはｎ型ドーピング工程で使用したマスクを除去する工程を、同時に行うことを特徴とする。すなわち、ドーピングマスクを除去する際に、ゲート絶縁膜の薄膜化を同時に行なうことで、さらなる工程の簡略化が行なえ、従来法に対する工程付加は全くない状態で、本発明の作用・効果が得られる。具体的には、フォトレジストによるドーピングマスクを用い、そのレジストを酸素系のプラズマにより除去（アッシング）する際に、同時にエッチングガスを混ぜ、ゲート絶縁膜の薄膜化を行なえばよい。
【０１３０】
本発明における他の製造方法としては、結晶化を促進する触媒元素が少なくとも一部に添加された非晶質半導体膜を用意する第１の工程と、非晶質半導体膜に対して第１の加熱処理を行うことにより、非晶質半導体膜の少なくとも一部を結晶化し、結晶質領域を含む半導体膜を得る第２の工程と、半導体膜をパターニングすることにより、それぞれが結晶質領域を備えた複数の島状半導体層を形成する第３の工程と、島状半導体層上にゲート絶縁膜を形成する第４の工程と、ゲート絶縁膜上に導電膜を形成し、上記導電膜を加工して、島状半導体層のうち、ｐチャネル型薄膜トランジスタが形成される領域のゲート絶縁膜上に第１のゲート電極を形成する第５の工程と、第１のゲート電極をマスクにして、島状半導体層にｐ型を付与する不純物元素をドープし、ｐチャネル型薄膜トランジスタのためのソース領域、ドレイン領域およびゲッタリング領域を形成する第６の工程と、ｐチャネル型薄膜トランジスタの島状半導体層の一部を露出するマスクを第１のゲート電極を覆うように形成するとともに、ｎチャネル型薄膜トランジスタのための第２のゲート電極を規定する上記マスクを導電膜上に形成する第７の工程と、上記マスクを用いて、導電膜を加工し、ｎチャネル型薄膜トランジスタのための第２のゲート電極を形成する第８の工程と、島状半導体層のうち、マスクおよびゲート電極に覆われていない領域に対して、ｎ型を付与する不純物元素をドープすることにより、ｐチャネル型薄膜トランジスタのためのゲッタリング領域を形成するとともに、ｎチャネル型薄膜トランジスタのソース領域、ドレイン領域を形成する第９の工程と、ｐチャネル型薄膜トランジスタのゲッタリング領域およびｎチャネル型薄膜トランジスタのソース領域およびドレイン領域に、島状半導体層中の触媒元素の少なくとも一部を移動させるため、第２の加熱処理を行う第１０の工程と、を包含する半導体装置の製造方法であって、第７の工程後から第８の工程後のいずれかの時点において、ｐチャネル型薄膜トランジスタの島状半導体層におけるゲッタリング領域上のゲート絶縁膜を薄膜化する工程を少なくとも一回以上含む。
【０１３１】
また、ここで、ｐチャネル型薄膜トランジスタの島状半導体層におけるゲッタリング領域上のゲート絶縁膜を薄膜化する工程は、第８の工程と同時に行なわれ、ｐチャネル型薄膜トランジスタの島状半導体層の一部を露出するマスクを用い、ｐチャネル型薄膜トランジスタの島状半導体層上において露出している領域上のゲート絶縁膜を薄膜化することにより行われてもよい。
【０１３２】
このような製造方法により、本発明の半導体装置が実現でき、上記課題を解決し、上記目的を達成することができる。さらに、この製造方法では、ゲート電極の形成工程を利用して、ドーピング工程およびゲート絶縁膜の薄膜化工程におけるマスクを形成するため、さらにフォトリソ工程を低減することができる。その結果、製造工程を簡略化でき、半導体装置の製造コストを低減することができるとともに、良品率の向上が図れる。
【０１３３】
さらに、上記製造方法で、一部の工程を入れ替え、結晶化を促進する触媒元素が少なくとも一部に添加された非晶質半導体膜を用意する第１の工程と、非晶質半導体膜に対して第１の加熱処理を行うことにより、非晶質半導体膜の少なくとも一部を結晶化し、結晶質領域を含む半導体膜を得る第２の工程と、半導体膜をパターニングすることにより、それぞれが結晶質領域を備えた複数の島状半導体層を形成する第３の工程と、島状半導体層上にゲート絶縁膜を形成する第４の工程と、島状半導体層のうち、ｎチャネル型薄膜トランジスタが形成される領域のゲート絶縁膜上に第１のゲート電極を形成し、ｐチャネル型薄膜トランジスタが形成される領域のゲート絶縁膜上に第２のゲート電極用導電層を形成する第５の工程と、第１のゲート電極および第２のゲート電極用導電層をマスクにして、島状半導体層にｎ型を付与する不純物元素をドープし、ｎチャネル型薄膜トランジスタのためのソース領域、ドレイン領域を形成するとともに、ｐチャネル型薄膜トランジスタのためのゲッタリング領域を形成する第６の工程と、ｎチャネル型薄膜トランジスタの島状半導体層を覆うようにマスクを形成するとともに、ｐチャネル型薄膜トランジスタのための第２のゲート電極を規定するマスクを第２のゲート電極用導電層上に形成する第７の工程と、上記マスクを用いて、第２のゲート電極用導電層を加工し、第２のゲート電極を形成する第８の工程と、島状半導体層のうち、上記マスクおよび第２のゲート電極に覆われていない領域に対して、ｐ型を付与する不純物元素をドープすることにより、ｐチャネル型薄膜トランジスタのソース領域、ドレイン領域およびゲッタリング領域を形成する第９の工程と、ｐチャネル型薄膜トランジスタのゲッタリング領域およびｎチャネル型薄膜トランジスタのソース領域およびドレイン領域に、島状半導体層中の触媒元素の少なくとも一部を移動させるため、第２の加熱処理を行う第１０の工程と、を包含する半導体装置の製造方法であって、第５の工程後から第８の工程後のいずれかの時点において、ｐチャネル型薄膜トランジスタの島状半導体層におけるゲッタリング領域上のゲート絶縁膜を薄膜化する工程を少なくとも一回以上含むようにしても、同様の効果が得られる。
【０１３４】
また、ここで、ｐチャネル型薄膜トランジスタの島状半導体層におけるゲッタリング領域上のゲート絶縁膜を薄膜化する工程は、第８の工程と同時に行なわれ、ｐチャネル型薄膜トランジスタの島状半導体層上において第１のゲート電極より露出していた領域のゲート絶縁膜を薄膜化することにより行なわれることが望ましい。これにより、上記目的を達成できると共に、工程の簡略化が図れる。
【０１３５】
あるいは、上記の製造方法で、ｎチャネル型薄膜トランジスタにもゲッタリング領域を設け、結晶化を促進する触媒元素が少なくとも一部に添加された非晶質半導体膜を用意する第１の工程と、非晶質半導体膜に対して第１の加熱処理を行うことにより、非晶質半導体膜の少なくとも一部を結晶化し、結晶質領域を含む半導体膜を得る第２の工程と、半導体膜をパターニングすることにより、それぞれが結晶質領域を備えた複数の島状半導体層を形成する第３の工程と、島状半導体層上にゲート絶縁膜を形成する第４の工程と、島状半導体層のうち、ｐチャネル型薄膜トランジスタが形成される領域のゲート絶縁膜上に第１のゲート電極を形成し、ｎチャネル型薄膜トランジスタが形成される領域のゲート絶縁膜上に第２のゲート電極用導電層を形成する第５の工程と、第１のゲート電極および第２のゲート電極用導電層をマスクにして、島状半導体層にｐ型を付与する不純物元素をドープし、ｐチャネル型薄膜トランジスタのためのソース領域、ドレイン領域およびゲッタリング領域を形成するとともに、ｎチャネル型薄膜トランジスタのためのゲッタリング領域を形成する第６の工程と、ｐチャネル型薄膜トランジスタの島状半導体層の一部を露出するマスクを第１のゲート電極を覆うように形成するとともに、ｎチャネル型薄膜トランジスタのための第２のゲート電極を規定するマスクを第２のゲート電極用導電層上に形成する第７の工程と、上記マスクを用いて、第２のゲート電極用導電層を加工し、第２のゲート電極を形成する第８の工程と、島状半導体層のうち、上記マスクおよび第２のゲート電極に覆われていない領域に対して、ｎ型を付与する不純物元素をドープすることにより、ｐチャネル型薄膜トランジスタのための非晶質化したゲッタリング領域を形成するとともに、ｎチャネル型薄膜トランジスタのソース領域、ドレイン領域およびゲッタリング領域を形成する第９の工程と、ゲッタリング領域に、島状半導体層中の触媒元素の少なくとも一部を移動させるため、第２の加熱処理を行う第１０の工程と、を包含する半導体装置の製造方法であって、第５の工程後から第８の工程後のいずれかの時点において、ｎチャネル型薄膜トランジスタあるいは／およびｐチャネル型薄膜トランジスタの島状半導体層におけるゲッタリング領域上のゲート絶縁膜を薄膜化する工程を少なくとも一回以上含むようにしても、同様の効果が得られる。特に、ｎチャネル型薄膜トランジスタにも専用のゲッタリング領域が設けられ、高いゲッタリング能力を付与することができる。
【０１３６】
また、ここで、ｎチャネル型薄膜トランジスタおよびｐチャネル型薄膜トランジスタの島状半導体層におけるゲッタリング領域上のゲート絶縁膜を薄膜化する工程は、第８の工程と同時に行なわれ、ｎチャネル型薄膜トランジスタの島状半導体層上において、第２のゲート電極より露出していた領域のゲート絶縁膜を薄膜化すると共に、ｐチャネル型薄膜トランジスタの島状半導体層上において、上記島状半導体層に形成されたマスクから露出している領域上のゲート絶縁膜を薄膜化することにより行なわれるようにすればよい。これにより、上記目的を達成できると共に、工程の簡略化が図れる。
【０１３７】
あるいは、上記の製造方法で、一部の工程順を入れ替え、結晶化を促進する触媒元素が少なくとも一部に添加された非晶質半導体膜を用意する第１の工程と、非晶質半導体膜に対して第１の加熱処理を行うことにより、非晶質半導体膜の少なくとも一部を結晶化し、結晶質領域を含む半導体膜を得る第２の工程と、半導体膜をパターニングすることにより、それぞれが結晶質領域を備えた複数の島状半導体層を形成する第３の工程と、島状半導体層上にゲート絶縁膜を形成する第４の工程と、島状半導体層のうち、ｎチャネル型薄膜トランジスタが形成される領域のゲート絶縁膜上に第１のゲート電極を形成し、ｐチャネル型薄膜トランジスタが形成される領域のゲート絶縁膜上に第２のゲート電極用導電層を形成する第５の工程と、第１のゲート電極および第２のゲート電極用導電層をマスクにして、島状半導体層にｎ型を付与する不純物元素をドープし、ｎチャネル型薄膜トランジスタのためのソース領域、ドレイン領域およびゲッタリング領域を形成するとともに、ｐチャネル型薄膜トランジスタのためのゲッタリング領域を形成する第６の工程と、ｎチャネル型薄膜トランジスタの島状半導体層の一部を露出するマスクを第１のゲート電極を覆うように形成するとともに、ｐチャネル型薄膜トランジスタのための第２のゲート電極を規定するマスクを第２のゲート電極用導電層上に形成する第７の工程と、マスクを用いて、第２のゲート電極用導電層を加工し、第２のゲート電極を形成する第８の工程と、島状半導体層のうち、マスクおよび第２のゲート電極に覆われていない領域に対して、ｐ型を付与する不純物元素をドープすることにより、ｎチャネル型薄膜トランジスタのための非晶質化したゲッタリング領域を形成するとともに、ｐチャネル型薄膜トランジスタのソース領域、ドレイン領域およびゲッタリング領域を形成する第９の工程と、ゲッタリング領域に、島状半導体層中の触媒元素の少なくとも一部を移動させるため、第２の加熱処理を行う第１０の工程と、を包含する半導体装置の製造方法であって、第５の工程後から第８の工程後のいずれかの時点において、ｎチャネル型薄膜トランジスタあるいは／およびｐチャネル型薄膜トランジスタの島状半導体層におけるゲッタリング領域上のゲート絶縁膜を薄膜化する工程を少なくとも一回以上含むようにしても、同様の効果が得られる。
【０１３８】
また、ここで、ｎチャネル型薄膜トランジスタおよびｐチャネル型薄膜トランジスタの島状半導体層におけるゲッタリング領域上のゲート絶縁膜を薄膜化する工程は、第８の工程と同時に行なわれ、ｎチャネル型薄膜トランジスタの島状半導体層上において、上記島状半導体層に形成されたマスクから露出している領域上のゲート絶縁膜を薄膜化すると共に、ｐチャネル型薄膜トランジスタの島状半導体層上において、第２のゲート電極用導電層より露出していた領域のゲート絶縁膜を薄膜化することにより行なわれるようにすればよい。これにより、上記目的を達成できると共に、工程の簡略化が図れる。
【０１３９】
これらのゲート電極形成工程をマスクとして利用する方法においては、第２のゲート電極用導電層は、第２のゲート電極より幅を広く形成することを特徴としている。このようにすることで、ゲート電極形成工程をドーピング時およびゲート絶縁膜の薄膜化工程時のマスク工程と併用することが可能である。
また、本発明の製造方法においては、第２の加熱処理により、島状半導体層のうち、少なくともソース領域およびドレイン領域にドープされたｎ型不純物あるいは／およびｐ型不純物の活性化を行うことを特徴としている。すなわち、この第２の加熱処理工程により、ゲッタリングと活性化とを同時に行うことで工程短縮を図り、従来技術での課題であったゲッタリングによる付加工程を省くことができる。結果として、製造プロセスが簡略化でき、製造コストが削減できる。
【０１４０】
加えて、本発明の半導体装置として、ゲート電極は、Ｗ、Ｔａ、Ｔｉ、Ｍｏから選ばれた元素、または元素の合金材料の一種または複数種からなることを特徴としている。なぜなら、本発明では、ゲッタリングのための第２の加熱処理をゲート電極形成後に行う必要がある。この加熱処理には５００℃以上の温度が必要であるため、耐熱性の観点から高融点金属であることが望ましい。したがって、本発明の半導体装置のゲート電極としては、Ｗ、Ｔａ、Ｔｉ、Ｍｏから選ばれた元素、または前記元素の合金材料の一種または複数種であることが望ましい。
【０１４１】
本発明による他の実施形態の製造方法では、非晶質半導体膜を用意する（第１の）工程は、開口部を有するマスクを非晶質半導体膜上に形成する工程と、開口部を通して触媒元素を非晶質半導体膜の選択された領域にドープする工程と、を含んでいることを特徴としている。このようにして、非晶質半導体膜に選択的に触媒元素をドープし、第１の加熱処理において、触媒元素が選択的に添加された領域からその周辺部へと横方向に結晶成長させ、結晶質半導体膜を形成することで、結晶成長方向がほぼ一方向にそろった良好な結晶質半導体膜を得ることができ、ＴＦＴの電流駆動能力をより高めることが可能である。また、この横方向に結晶成長した領域では、触媒元素が直接添加された領域よりも結晶成長後における触媒元素の膜中濃度が１〜２桁低減できるため、後のゲッタリング工程の負荷を小さくすることができる。
【０１４２】
ここで、上述の方法によって結晶成長方向がほぼ一方向にそろった結晶質膜が得られるメカニズムを図２０を参照しながら説明する。
【０１４３】
本発明による結晶質半導体膜（少なくともチャネル領域の形成に用いられる）においては、結晶の面配向が主に〈１１１〉晶帯面で構成されている。さらに具体的には、結晶質半導体膜の結晶の面配向の割合は、〈１１１〉晶帯面の中でも、特に（１１０）面配向と（２１１）面配向とで全体の５０％以上の領域が占められている。一般的に触媒元素を用いない結晶化では、半導体膜下地の絶縁体（特に非晶質二酸化ケイ素の場合）の影響で、結晶質半導体膜の面配向は、（１１１）に向きやすい。これに対して、非晶質半導体膜に触媒元素を添加し結晶化させた場合に得られる結晶質半導体膜の面配向が主に〈１１１〉晶帯面で構成される様子を模式的に図２０（Ａ）に示す。図２０（Ａ）において、２８１は下地絶縁体、２８２は未結晶化領域の非晶質半導体膜、２８３は結晶質半導体膜、２８４は結晶成長のドライビングフォースとなっている触媒元素の半導体化合物である。
【０１４４】
図２０（Ａ）に示すように、触媒元素化合物２８４が結晶成長の最前線に存在し、隣接する非晶質領域２８２を紙面右方向に向かって次々と結晶化していくのであるが、このとき触媒元素化合物２８４は、〈１１１〉方向に向かって強く成長する性質がある。その結果、得られる結晶質半導体膜の面方位としては、図２０（Ａ）に示すように〈１１１〉晶帯面が現れる。
【０１４５】
図２０（Ｂ）には、〈１１１〉晶帯面を示す。図２０（Ｂ）において、横軸は（−１００）面からの傾斜角度で、縦軸は表面エネルギーを表す。グループ２８５は、〈１１１〉晶帯面となる結晶面である。（１００）面と（１１１）面は〈１１１〉晶帯面ではないが、比較のために示してある。
【０１４６】
また、図２０（Ｃ）には、結晶方位の標準三角形を示す。ここで、〈１１１〉晶帯面の分布は、破線のようになる。数字は代表的な極点の指数である。これらの〈１１１〉晶帯面の中でも、本発明で得られる結晶質半導体膜では、特に（１１０）面あるいは（２１１）面が優勢配向となり、これらの面が全体の５０％以上を占めるときに優位性が得られる。これらの２つの結晶面は他の面に比べてホール移動度が非常に高く、ｎチャネル型ＴＦＴに比べ性能の劣るｐチャネル型ＴＦＴの性能を特に向上でき、半導体回路においてもバランスがとり易いというメリットがある。
【０１４７】
なお、本発明の結晶質半導体膜の結晶粒（ドメイン）が上述のような特徴を有していることは、例えば、後方散乱電子回折像（Ｅｌｅｃｔｒｏｎ  ＢａｃｋＳｃａｔｔｅｒｅｄ  ｄｉｆｆｒａｃｔｉｏｎ  Ｐａｔｔｅｒｎ：ＥＢＳＰ）で確認された。
【０１４８】
また、本発明の製造方法としては、触媒元素として、Ｎｉ、Ｃｏ、Ｓｎ、Ｐｂ、Ｐｄ、Ｆｅ、Ｃｕから選ばれた一種または複数種の元素を用いることを特徴としている。これらから選ばれた一種または複数種類の元素であれば、微量で結晶化助長の効果がある。それらの中でも、特にＮｉを用いた場合に最も顕著な効果を得ることができる。この理由については、次のようなモデルが考えられる。触媒元素は単独では作用せず、ケイ素膜と結合しシリサイド化することで結晶成長に作用する。そのときの結晶構造が、非晶質ケイ素膜結晶化時に一種の鋳型のように作用し、非晶質ケイ素膜の結晶化を促すといったモデルである。Ｎｉは２つのＳｉとＮｉＳｉ２のシリサイドを形成する。ＮｉＳｉ２は螢石型の結晶構造を示し、その結晶構造は、単結晶ケイ素のダイヤモンド構造と非常に類似したものである。しかも、ＮｉＳｉ２はその格子定数が５．４０６Å（０．５４０６ｎｍ）であり、結晶シリコンのダイヤモンド構造での格子定数５．４３０Å（０．５４３０ｎｍ）に非常に近い値をもつ。よって、ＮｉＳｉ２は、非晶質ケイ素膜を結晶化させるための鋳型としては最高のものであり、本発明における触媒元素としては、特にＮｉを用いるのが最も望ましい。
【０１４９】
このような触媒元素を用いて本発明の半導体装置を作製した結果として、本発明の半導体装置では、ゲッタリング領域には、非晶質半導体膜の結晶化を促進する触媒元素として、Ｎｉ、Ｃｏ、Ｓｎ、Ｐｂ、Ｐｄ、Ｆｅ、Ｃｕから選ばれた一種または複数種の元素が存在していることを特徴とする。また、そのときのゲッタリング領域には、非晶質半導体膜の結晶化を促進する触媒元素が、１×１０１９ａｔｏｍｓ／ｃｍ３以上の濃度で存在していることを特徴としている。このときのチャネル領域中の触媒元素濃度は、１×１０１５〜１×１０１７  ａｔｏｍｓ／ｃｍ３程度の範囲内にまで低減されており、その結果としてゲッタリング領域の触媒元素濃度が２〜４桁上昇している。
【０１５０】
また、本発明の製造方法では、第１の加熱処理の後、結晶質半導体膜にレーザー光を照射する工程を含むことを特徴としている。本発明で得られる結晶質半導体膜にレーザー光を照射した場合、結晶質領域と非晶質と領域の融点の相違から結晶粒界部や微小な残留非晶質領域（未結晶化領域）が集中的に処理される。触媒元素を導入し結晶化した結晶質ケイ素膜は、柱状結晶で形成されており、その内部は単結晶状態であるため、レーザー光の照射により結晶粒界部が処理されると基板全面にわたって単結晶状態に近い良質の結晶質半導体膜が得られ、結晶性が大きく改善される。この結果、ＴＦＴのオン特性は大きく向上し、電流駆動能力により優れた半導体装置が実現できる。
【０１５１】
（第１実施形態）
本発明における第１の実施の形態を図１を用いて説明する。ここでは、ｎチャネル型ＴＦＴガラス基板上に作製する方法について説明する。図１は、ここで説明するｎチャネル型ＴＦＴの作製工程を示す断面図であり、（Ａ）→（Ｈ）の順にしたがって作製工程が順次進行する。
【０１５２】
図１（Ａ）において、基板１０１には低アルカリガラス基板や石英基板を用いることができる。本実施形態では低アルカリガラス基板を用いた。この場合、ガラス歪み点よりも１０〜２０℃程度低い温度であらかじめ熱処理しておいても良い。この基板１０１のＴＦＴを形成する表面には、基板１０１からの不純物拡散を防ぐために、酸化ケイ素膜、窒化ケイ素膜または酸化窒化ケイ素膜などの下地膜を形成する。本実施形態では、例えば、プラズマＣＶＤ法でＳｉＨ４、ＮＨ３、Ｎ２Ｏの材料ガスから作製される酸化窒化ケイ素膜を、下層の第１下地膜１０２として成膜し、その上に同様にプラズマＣＶＤ法によりＳｉＨ４、Ｎ２Ｏを材料ガスとして第２の下地膜１０３を積層形成した。このときの第１下地膜１０２の酸化窒化ケイ素膜の膜厚は、２５〜２００ｎｍ、例えば１００ｎｍとし、第２下地膜１０３の酸化ケイ素膜の膜厚としては、２５〜３００ｎｍ、例えば１００ｎｍとした。本実施形態では、２層の下地膜を使用したが、例えば酸化ケイ素膜の単層でも問題ない。
【０１５３】
次に、２０〜１５０ｎｍ（好ましくは３０〜８０ｎｍ）の厚さで非晶質構造を有するケイ素膜（ａ−Ｓｉ膜）１０４を、プラズマＣＶＤ法やスパッタ法などの公知の方法で形成する。本実施形態では、プラズマＣＶＤ法で非晶質ケイ素膜を５０ｎｍの厚さに形成した。また、下地膜１０２、１０３と非晶質ケイ素膜１０４とは同じ成膜法で形成することが可能であるので、両者を連続形成しても良い。下地膜を形成した後、一旦大気雰囲気に晒さないことでその表面の汚染を防ぐことが可能となり、作製するＴＦＴの特性バラツキやしきい値電圧の変動を低減させることができる。
【０１５４】
続いて、ａ−Ｓｉ膜１０４に触媒元素を添加し、加熱処理を行う。ａ−Ｓｉ膜に対して、重量換算で例えば１０ｐｐｍの触媒元素（本実施形態ではニッケル）を含む水溶液（酢酸ニッケル水溶液）をスピンコート法で塗布して、触媒元素含有層１０５を形成する。ここで使用可能な触媒元素は、ニッケル（Ｎｉ）以外に、鉄（Ｆｅ）、コバルト（Ｃｏ）、スズ（Ｓｎ）、鉛（Ｐｂ）、パラジウム（Ｐｄ）、銅（Ｃｕ）から選ばれた一種または複数種の元素である。これらの元素よりも触媒効果は小さいが、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）、白金（Ｐｔ）、金（Ａｕ）等も触媒元素として機能する。このとき、ドープする触媒元素の量は極微量であり、ａ−Ｓｉ１０４表面上の触媒元素濃度は、全反射蛍光Ｘ線分析（ＴＲＸＲＦ）法により、管理される。本実施形態では、７×１０１２  ａｔｏｍｓ／ｃｍ２程度である。
なお、本実施形態ではスピンコート法でニッケルをドープする方法を用いたが、蒸着法やスパッタ法などにより触媒元素でなる薄膜（本実施形態の場合はニッケル膜）をａ−Ｓｉ膜１０４上に形成する手段をとっても良い。
【０１５５】
そして、これを不活性雰囲気下、例えば窒素雰囲気にて加熱処理を行う。この加熱処理は、５５０〜６００℃で３０分〜４時間のアニール処理を行うことが好ましい。本実施形態では、一例として５８０℃にて１時間の加熱処理を行った。この加熱処理において、ａ−Ｓｉ膜表面に添加されたニッケル１０５がａ−Ｓｉ膜１０４中に拡散すると共に、シリサイド化が起こり、それを核としてａ−Ｓｉ膜１０４の結晶化が進行する。その結果、ａ−Ｓｉ膜１０４は結晶化され、結晶質ケイ素膜１０４ａとなる。なお、ここでは炉を用いた加熱処理により結晶化を行ったが、ランプ等を熱源として用いるＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）装置で結晶化を行ってもよい。
【０１５６】
続いて、図１（Ｂ）に示すように、加熱処理により得られた結晶質ケイ素膜１０４ａにレーザー光１０６を照射することで、この結晶質ケイ素膜１０４ａをさらに再結晶化し、結晶性を向上させた結晶質ケイ素膜１０４ｂを形成する。このときのレーザー光としては、ＸｅＣｌエキシマレーザー（波長３０８ｎｍ、パルス幅４０ｎｓｅｃ）やＫｒＦエキシマレーザー（波長２４８ｎｍ）が適用できる。このときのレーザー光のビームサイズは、基板１０１表面で長尺形状となるように成型されており、長尺方向に対して垂直方向に順次走査を行うことで、基板全面の再結晶化を行う。このとき、ビームの一部が重なるようにして走査することで、結晶質ケイ素膜１０４ａの任意の一点において、複数回のレーザー照射が行われ、均一性の向上が図れる。このようにして、固相結晶化により得られた結晶性ケイ素膜１０４ａは、レーザー照射による溶融固化過程により結晶欠陥が低減され、より高品質な結晶性ケイ素膜１０４ｂとなる。
【０１５７】
その後、結晶質ケイ素膜１０４ｂの不要な領域を除去して素子間分離を行う。上記工程により、図１（Ｃ）に示すように、後にＴＦＴの活性領域（ソース／ドレイン領域、チャネル領域）となる島状の結晶質ケイ素膜（半導体層）１０７が形成される。続いて、これらの島状の結晶質ケイ素膜１０７を覆うゲート絶縁膜１０８を形成する。ゲート絶縁膜１０８としては、厚さ２０〜１５０ｎｍの酸化ケイ素膜が好ましく、ここでは１００ｎｍの酸化ケイ素膜を用いた。
【０１５８】
続いて、ゲート絶縁膜１０８上に導電膜をスパッタ法またはＣＶＤ法などを用いて堆積し、これをパターニング形成して、ゲート電極１０９とする。このときの導電膜としては高融点金属のＷ、Ｔａ、Ｔｉ、Ｍｏまたはその合金材料のいずれかを用いればよい。また、このときの膜厚としては、３００〜６００ｎｍが望ましく、本実施形態では、例えば膜厚４５０ｎｍの窒素が微量に添加されたＴａを用いた。
【０１５９】
次いで、図１（Ｄ）に示すように、ゲート電極１０９をマスクとして、イオンドーピング法によって、半導体層１０７にｎ型不純物（リン）１１０を高濃度に注入する。この工程により、ＴＦＴ半導体層１０７において、ゲート電極１０９に覆われていない領域１１２には高濃度のリン１１０が注入される。この工程で、ゲート電極１０９にマスクされリン１１０が注入されない領域１１１は、後にＴＦＴのチャネル領域となる。
【０１６０】
図１（Ｅ）に示すように、ゲート電極１０９を覆うように、ゲート絶縁膜１０８上にレジストからなるマスク１１３を形成する。そして、マスク１１３を用い、ゲート絶縁膜１０８をエッチングし、選択的にエッチングされたゲート絶縁膜１１４を形成する。このときのマスク１１３とゲート絶縁膜１１４により、後のＴＦＴの半導体層１０７の一部（外縁部）が露出された状態となる。
【０１６１】
そして、この状態で、基板１０１上方より希ガス元素（本実施形態ではＡｒ）１１５を全面にイオンドーピングする。この工程により、ＴＦＴ活性領域の露出している領域に希ガス元素１１５が注入され、ゲッタリング領域１１７が形成される。マスク１１３とゲート絶縁膜１１４によって覆われている領域には、希ガス元素はドーピングされず、後のＴＦＴのソースおよびドレイン領域１１６となる。このときの希ガス元素としては、Ａｒ、Ｋｒ、Ｘｅから選ばれた一種または複数種類の希ガス元素が利用できることができる。また、この工程において、ゲッタリング領域１１７中の希ガス元素の濃度は、１×１０１９〜３×１０２１  ａｔｏｍｓ／ｃｍ３となるようにする。また、この工程により、ゲッタリング領域１１７はゲート絶縁膜が無い状態で強くドーピングされるため、結晶性が完全に破壊され、非晶質化される。この状態が図１（Ｆ）の状態に相当する。
【０１６２】
次に、前工程でマスクとして用いたレジスト１１３を除去した後、これを不活性雰囲気下、例えば窒素雰囲気にて熱処理を行う。この熱処理工程で、図１（Ｇ）に示すように、ソース・ドレイン領域１１６の外側に形成されたゲッタリング領域１１７において、ドーピング時に非晶質化されたことにより生じた結晶欠陥や高濃度にドーピングされているアルゴン１１５が、チャネル領域１１１およびソース・ドレイン領域１１６に存在しているニッケルを、チャネル領域からソース・ドレイン領域、そしてゲッタリング領域１１７へと、矢印１１８のような方向へ移動させる。よって、ＴＦＴ半導体層のチャネル領域やチャネル領域とソース領域またはドレイン領域との接合部において残留している触媒元素をゲッタリングでき、触媒元素の偏析によるリーク電流の発生を抑制することができる。
【０１６３】
また、ＴＦＴの活性領域において、ソース領域またはドレイン領域とは別の領域にゲッタリング領域を形成するため、ゲッタリング領域の非晶質化によりＴＦＴのソース領域またはドレイン領域において抵抗が上がってしまうという問題を解決することができる。なお、この加熱処理工程により、ゲッタリング領域には、触媒元素が移動してくるため、触媒元素が、１×１０１９／ｃｍ３以上の濃度となる。
【０１６４】
このときの加熱処理としては、一般的な加熱炉を用いてもよいが、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）の方がより望ましい。特に、基板表面に高温の不活性ガスを吹き付け、瞬時に昇降温を行う方式のものが適している。具体的な処理条件としては、保持温度５５０〜７５０℃の範囲で、保持時間３０秒〜１０分程度が適度な条件である。昇温速度および降温速度としては、共に１００℃／分以上で行うことが好ましい。なお、この加熱処理工程で、ソース・ドレイン領域１１６にドーピングされたｎ型不純物（リン）１１０の活性化も同時に行われ、ソース・ドレイン領域１１６シート抵抗値は、１ｋΩ／□以下まで低抵抗化される。しかし、ゲッタリング領域１１７は、非晶質成分を維持した状態で残る。この工程後に、レーザーラマン分光法により、チャネル領域１１１あるいはソース・ドレイン領域１１６とゲッタリング領域１１７のラマン分光スペクトルにおける非晶質ＳｉのＴＯフォノンピークＰａと結晶ＳｉのＴＯフォノンピークＰｃとの比Ｐａ／Ｐｃを測定すると、ゲッタリング領域１１７の方がチャネル領域１１１やソース・ドレイン領域１１６より大きくなっている。この測定は、本実施形態のように透光性のあるガラス基板などを用いる場合には、基板裏面側より行うこともできる。また、この加熱処理工程後、これ以上の高温工程は行わないため、この状態はＴＦＴ完成後も維持される。
【０１６５】
続いて、図１（Ｈ）に示すように、酸化ケイ素膜あるいは窒化ケイ素膜を層間絶縁膜１１９として形成し、コンタクトホールを形成して、金属材料によってＴＦＴの電極・配線１２０を形成する。
【０１６６】
そして最後に、１気圧の窒素雰囲気あるいは水素混合雰囲気で３５０℃、１時間のアニールを行い、図１（Ｈ）に示すＴＦＴ１２１を完成させる。さらに必要に応じて、ＴＦＴ１２１を保護する目的で、ＴＦＴ１２１上に窒化ケイ素膜などからなる保護膜を設けてもよい。
【０１６７】
（第２実施形態）
本発明における第２の実施の形態を図２を用いて説明する。ここでは、第１実施形態とは異なる方法で、ｎチャネル型ＴＦＴをガラス基板上に作製する方法について、より具体的に説明する。本実施形態のＴＦＴはアクティブマトリクス型の液晶表示装置や有機ＥＬ表示装置のドライバー回路や画素領域は勿論、薄膜集積回路を構成する素子としても利用することができる。図２は、ここで説明するｎチャネル型ＴＦＴの作製工程を示す断面図であり、（Ａ）→（Ｈ）の順にしたがって作製工程が順次進行する。
【０１６８】
まず、図１（Ａ）に示すように、ガラス基板２０１上に例えばプラズマＣＶＤ法によって酸化ケイ素膜、窒化ケイ素膜または酸化窒化ケイ素膜などの下地膜を形成する。これらの下地膜は、ガラス基板からの不純物の拡散を防ぐために設けられる。本実施形態では、厚さ５０ｎｍ程度のＳｉＨ４、ＮＨ３、Ｎ２Ｏの材料ガスから作製される酸化窒化ケイ素膜を、下層の第１下地膜２０２として成膜し、その上に厚さ１００ｎｍ程度のＳｉＨ４、Ｎ２Ｏを材料ガスとして第２の下地膜２０３を積層形成した。次に、厚さ２０〜８０ｎｍ程度、例えば４０ｎｍの真性（Ｉ型）の非晶質ケイ素膜（ａ−Ｓｉ膜）２０４をプラズマＣＶＤ法などによって成膜する。
【０１６９】
次に、ａ−Ｓｉ膜２０４表面上にニッケル２０５の微量添加を行う。ニッケル２０５の微量添加は、ニッケルを溶かせた溶液をａ−Ｓｉ膜２０４上に保持し、スピナーにより溶液を基板２０１上に均一に延ばし乾燥させることにより行った。本実施形態では、溶質としては酢酸ニッケルを用い、溶媒としては水を用い、溶液中のニッケル濃度は８ｐｐｍとなるようにした。この状態が図２（Ａ）の状態に相当する。このとき、ドープする触媒元素の量は極微量であり、ａ−Ｓｉ膜２０４表面上の触媒元素濃度は、全反射蛍光Ｘ線分析（ＴＲＸＲＦ）法により、管理される。本実施形態では、５×１０１２ａｔｏｍｓ／ｃｍ２程度であった。尚、本工程に先立って、スピン塗布時のａ−Ｓｉ膜２０４表面の濡れ性向上のため、オゾン水等でａ−Ｓｉ膜２０４表面をわずかに酸化させてもよい。
【０１７０】
そして、これを不活性雰囲気下、例えば窒素雰囲気にて第１の加熱処理を行う。このときのアニール条件としては、５３０〜６００℃で３０分〜８時間のアニール処理を行う。本実施形態では、一例として、５５０℃で４時間の加熱処理を行った。この加熱処理において、ａ−Ｓｉ膜表面に添加されたニッケル２０５がａ−Ｓｉ膜２０４中に拡散すると共に、シリサイド化が起こり、それを核としてａ−Ｓｉ膜２０４の結晶化が進行する。その結果、ａ−Ｓｉ膜２０４は結晶化され、結晶質ケイ素膜２０４ａとなる。なお、ここでは炉を用いた加熱処理により結晶化を行ったが、ランプ等を熱源として用いるＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）装置で結晶化を行ってもよい。このようにして得られた結晶質ケイ素膜２０４ａの結晶面配向は、主に〈１１１〉晶帯面で構成され、その中でも特に（１１０）面配向と（２１１）面配向とで全体の５０％以上の領域が占められている。また、その結晶ドメイン（ほぼ同一の面方位領域）のドメイン径は、２〜１０μｍとなっている。
【０１７１】
続いて、図２（Ｂ）に示すように、加熱処理により得られた結晶質ケイ素膜２０４ａにレーザー光２０７を照射することで、この結晶質ケイ素膜２０４ａをさらに再結晶化し、結晶性を向上させた結晶質ケイ素膜２０４ｂを形成する。このときのレーザー光としては、ＸｅＣｌエキシマレーザー（波長３０８ｎｍ、パルス幅４０ｎｓｅｃ）やＫｒＦエキシマレーザー（波長２４８ｎｍ）が適用できる。このときのレーザー光のビームサイズは、基板２０１表面で長尺形状となるように成型されており、長尺方向に対して垂直方向に順次走査を行うことで、基板全面の再結晶化を行う。このとき、ビームの一部が重なるようにして走査することで、結晶質ケイ素膜２０４ａの任意の一点において、複数回のレーザー照射が行われ、均一性の向上が図れる。本実施形態では、レーザー光の照射エネルギー密度３００〜５００ｍＪ／ｃｍ２、例えば４２０ｍＪ／ｃｍ２で照射した。また、本実施形態では、ビームサイズは基板２０１表面で１５０ｍｍ×１ｍｍの長尺形状となるように成型されており、長尺方向に対して垂直方向に０．０５ｍｍのステップ幅で順次走査を行った。すなわち、結晶質ケイ素膜２０４ａの任意の一点において、計２０回のレーザー照射が行われることになる。このときのレーザー光のエネルギーは、低すぎると結晶性改善効果が小さく、高すぎると前工程で得られた結晶質ケイ素膜２０４ａの結晶状態がリセットされてしまうため、適切な範囲に設定する必要がある。このようにして、固相結晶化により得られた結晶質ケイ素膜２０４ａは、レーザー照射による溶融固化過程により結晶欠陥が低減され、より高品質な結晶質ケイ素膜２０４ｂとなる。尚、このレーザー照射工程後においても、レーザー照射前の結晶面配向及び結晶ドメイン状態はそのまま維持され、ＥＢＳＰ測定において大きな変化は見られない。但し、結晶質ケイ素膜２０４ｂ表面にはリッジが発生しており、その平均表面粗さＲａは４〜９ｎｍとなっている。
【０１７２】
その後、結晶質ケイ素膜２０４ｂの不要な領域を除去して素子間分離を行う。上記工程により、図２（Ｃ）に示すように、後にＴＦＴの活性領域（ソース／ドレイン領域、チャネル領域）となる島状の結晶質ケイ素膜（半導体層）２０７が形成される。
【０１７３】
次に、上記の活性領域となる半導体層２０７を覆うように厚さ２０〜１５０ｎｍ、ここでは１００ｎｍの酸化ケイ素膜をゲート絶縁膜２０８として成膜する。酸化ケイ素膜の形成には、ここではＴＥＯＳ（Ｔｅｔｒａ  Ｅｔｈｏｘｙ  Ｏｒｔｈｏ  Ｓｉｌｉｃａｔｅ）を原料とし、酸素とともに基板温度１５０〜６００℃、好ましくは３００〜４５０℃で、ＲＦプラズマＣＶＤ法で分解・堆積した。あるいはＴＥＯＳを原料としてオゾンガスとともに減圧ＣＶＤ法もしくは常圧ＣＶＤ法によって、基板温度を３５０〜６００℃、好ましくは４００〜５５０℃として形成してもよい。また、成膜後、ゲート絶縁膜自身のバルク特性および結晶質ケイ素膜＼ゲート絶縁膜の界面特性を向上するために、不活性ガス雰囲気下で５００〜６００℃で１〜４時間のアニールを行ってもよい。
【０１７４】
引き続いて、スパッタリング法によって、厚さ３００〜６００ｎｍの高融点メタルを成膜する。本実施形態では、タングステン（Ｗ）を用い、厚さが３００〜６００ｎｍ、例えば４５０ｎｍとした。そして、タングステン膜をパターニングして、ゲート電極２０９を形成する。
【０１７５】
次に、図２（Ｄ）に示すように、イオンドーピング法によって、ゲート電極２０９をマスクとして活性領域に低濃度の不純物（リン）２１０を注入する。ドーピングガスとして、フォスフィン（ＰＨ３）を用い、加速電圧を６０〜９０ｋＶ、例えば７０ｋＶ、ドーズ量を１×１０１２〜１×１０１４ｃｍ−２、例えば８×１０１２ｃｍ−２とする。この工程により半導体層２０７において、ゲート電極２０９に覆われていない領域２１２には低濃度のリン２１０が注入され、ゲート電極２０９にマスクされリン２１０が注入されない領域は、後にＴＦＴのチャネル領域２１１となる。
【０１７６】
続いて、図２（Ｅ）に示すように、ゲート電極２０９を覆うように、ゲート絶縁膜２０８上にレジストからなるマスク２１３を形成する。そして、マスク２１３を用い、ゲート絶縁膜２０８をエッチングし、選択的にエッチングされたゲート絶縁膜２１４を形成する。本実施形態では、このときのエッチングには、ＲＩＥ（リアクティブイオンエッチング）法を用い、エッチングガスとして、ＣＨＦ３を用いた。このときの下層のケイ素膜に対するエッチング選択比は１０：１程度であり、必要十分な値が得られている。このゲート絶縁膜の選択エッチングには、通常のプラズマエッチング法やＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法等も適用でき、またエッチングガスとしては、ＣＦ４やＳＦ６等の他のフロン系ガスも利用できる。尚、本実施形態では、ドライプロセスでゲート絶縁膜２０８のエッチングを行なったが、フッ化水素酸等によるウエットエッチングを用いてもよい。そして、上記工程により、加工されたゲート絶縁膜２１４により、後のＴＦＴの半導体層２０７の一部（外縁部）が露出された状態となる。
【０１７７】
続いて、レジストマスク２１３を除去した後、新たに、図２（Ｆ）に示すように、ゲート電極２０９を一回り大きく覆うようにフォトレジストによるドーピングマスク２１５を設ける。その後、イオンドーピング法によって、レジストマスク２１５をマスクとして半導体層２０７に不純物（リン）２１６を高濃度に注入する。ドーピングガスとして、フォスフィン（ＰＨ３）を用い、加速電圧を６０〜９０ｋＶ、例えば７０ｋＶ、ドーズ量を１×１０１５〜８×１０１５ｃｍ−２、例えば４×１０１５ｃｍ−２とする。このとき、半導体層２０７において、マスク２１６に覆われていない領域にリンがドーピングされるが、上にゲート絶縁膜２１４が存在している領域２１７とゲート絶縁膜２１４から露出している領域２１８とでは、リンのドーピングの状態が全く異なる。
【０１７８】
このときのドーピングプロファイルを図１９に示す。領域２１７においては、上層の厚さ１００ｎｍのゲート絶縁膜２１４を介してリンのドーピングが行なわれるため、図１９において深さ１０００〜１４００Å（１００〜１４０ｎｍ）の位置が領域２１７のケイ素膜中にドーピングされるリンの濃度となる。これに対して、領域２１８においては、上にゲート絶縁膜２１４が無く、ベア状態でリンのドーピングが行なわれるため、図１９において深さ０〜４００Å（０〜４０ｎｍ）の位置が領域２１８のケイ素膜中にドーピングされるリンの濃度となる。よって、領域２１７と領域２１８とでは、同一のドーピング工程であるにもかかわらず、実に一桁以上の濃度差ができ、領域２１８にドーピングされるリンの実量は、領域２１７の１０倍以上となっている。それだけでなく、領域２１８では、上層のゲート絶縁膜が無い分、ゲート絶縁膜の存在する領域２１７に比べて相対的に高い加速電圧でリンイオンが半導体層中に注入されるため、個々のイオンの衝撃エネルギーが大きく、結晶性が完全に崩れ、非晶質となる。これに対して、領域２１７では、ゲート絶縁膜により注入時におけるイオンの衝撃エネルギーが緩和され、非晶質化がおこらず、結晶状態を維持することができる。
【０１７９】
この工程により、領域２１７は、後のＴＦＴのソース・ドレイン領域となり、領域２１８は、ゲッタリング領域となるのであるが、このようにして、簡易に、ゲッタリング領域とソース・ドレイン領域とを、それぞれの目的に見合った状態で作り分けることができる。また、半導体層２０７において、レジストマスク２１５に覆われ、高濃度のリン２１６がドーピングされなかった領域は、低濃度にリンが注入された領域として残り、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域２１６を形成する。このように、ＬＤＤ領域２１６を形成することで、チャネル領域とソース／ドレイン領域との接合部における電界集中を緩和でき、ＴＦＴオフ動作時のリーク電流を低減できると共に、ホットキャリアによる劣化を抑えることができＴＦＴの信頼性を向上できる。
【０１８０】
そして、フォトレジストによるマスク２１５を除去した後、不活性雰囲気下、例えば窒素雰囲気にて第２の加熱処理を行う。本実施形態では、窒素雰囲気中にて５００℃から６００℃で３０分から８時間、例えば５５０℃で４時間の熱処理を行った。この際、多量にリンドープされ非晶質化したゲッタリング領域２１８が、ソース・ドレイン領域２１７に比べより強いゲッタリング作用を有し、ゲッタリング工程が行われる。領域２１８ではニッケルをトラップするような欠陥や偏析サイト等が形成され、非晶質状態となっていることでニッケルの自由エネルギーが低下している。さらに多量のリンドープによりニッケルに対するケイ素膜の固溶度が大きく上昇している。これらの力を利用して、図２（Ｇ）に示すように、チャネル領域２１１およびソース・ドレイン領域２１７中に残存しているニッケルを、矢印２１９に示すような方向にゲッタリング領域２１８へと移動させる。この加熱処理工程により、ゲッタリング領域２１８には、触媒元素が移動してくるため、触媒元素が、１×１０１９／ｃｍ３以上の濃度となる。
【０１８１】
なお、この第２の加熱処理工程で、ソース・ドレイン領域２１７およびＬＤＤ領域２１６にドーピングされたリンの活性化も同時に行われ、ソース・ドレイン領域２１７のシート抵抗は、０．８〜１．５ｋΩ／□であり、ＬＤＤ領域２１６のシート抵抗は、３０〜６０ｋΩ／□であった。ゲッタリング領域２１８においては、完全に結晶化が破壊され非晶質化しているため、結晶回復せず、活性化も行なわれない。本実施形態でのゲッタリング領域２１８の抵抗値は１ＭΩ／□以上となっていた。従来、このような状態では、ソース・ドレイン領域としては、全く機能しないものであるが、本発明では、半導体層中にソース・ドレイン領域とは別の領域にゲッタリング領域を形成するため、ＴＦＴの動作には、何の支障も来たさない。さらに、レーザーラマン分光法により、チャネル領域２１１あるいはソース・ドレイン領域２１７とゲッタリング領域２１８のラマン分光スペクトルにおける非晶質ＳｉのＴＯフォノンピークＰａと結晶ＳｉのＴＯフォノンピークＰｃとの比Ｐａ／Ｐｃを測定すると、ゲッタリング領域２１８の方がチャネル領域２１１やソース・ドレイン領域２１７より大きくなっていた。この加熱処理工程後、これ以上の高温工程は行わないため、この状態はＴＦＴ完成後も維持される。
【０１８２】
続いて、図２（Ｈ）に示すように、厚さ６００ｎｍ程度の酸化ケイ素膜あるいは窒化ケイ素膜を層間絶縁膜２２０として形成する。酸化ケイ素膜を用いる場合には、ＴＥＯＳを原料として、これと酸素とのプラズマＣＶＤ法、もしくはオゾンとの減圧ＣＶＤ法あるいは常圧ＣＶＤ法によって形成すれば、段差被覆性に優れた良好な層間絶縁膜が得られる。また、ＳｉＨ４とＮＨ３を原料ガスとしてプラズマＣＶＤ法で成膜された窒化ケイ素膜を用いれば、活性領域／ゲート絶縁膜の界面へ水素原子を供給し、ＴＦＴ特性を劣化させる不対結合手を低減する効果がある。
【０１８３】
次に、層間絶縁膜２２０にコンタクトホールを形成して、金属材料、例えば、窒化チタンとアルミニウムの二層膜によってＴＦＴの電極・配線２２１を形成する。窒化チタン膜は、アルミニウムが半導体層に拡散するのを防止する目的のバリア膜として設けられる。本ＴＦＴ２２２を画素ＴＦＴとして用いる場合には、画素電極をスイッチングする素子であるので、もう一方のドレイン電極には、ＩＴＯなど透明導電膜からなる画素電極を設ける。この場合、他方の電極は、ソースバスラインを構成することになり、ソースバスラインを介してビデオ信号が供給され、ゲートバスライン２０９のゲート信号に基づいて画素電極に必要な電荷が書き込まれる。また、本ＴＦＴは薄膜集積回路などにも簡単に応用でき、その場合にはゲート電極２０９上にもコンタクトホールを形成し、必要とする配線を施せばよい。
【０１８４】
そして最後に、窒素雰囲気あるいは水素雰囲気で３５０℃、１時間のアニールを行い、図２（Ｈ）に示すＴＦＴ２２２を完成させる。さらに必要に応じて、ＴＦＴ２２２を保護する目的で、ＴＦＴ２２２上に窒化ケイ素膜などからなる保護膜を設けてもよい。
【０１８５】
以上の実施形態にしたがって作製したＴＦＴは、電界効果移動度が２００ｃｍ２／Ｖｓ程度、閾値電圧が１．５Ｖ程度と非常に高性能であるにもかかわらず、従来例で頻繁に見られたＴＦＴオフ動作時のリーク電流の異常な増大が全く無く、単位Ｗ当たり０．数ｐＡ以下と非常に低い値を安定して示した。この値は、触媒元素を用いずに作成した従来のＴＦＴと比べても全く差が無いものであり、製造歩留まりを大きく向上することができた。また、繰り返し測定やバイアスや温度ストレスによる耐久性試験を行っても、ほとんど特性劣化は見られず、従来のものと比べて非常に信頼性が高かった。
【０１８６】
そして、本実施形態に基づいて作製されたＴＦＴをデュアルゲート構造として液晶表示用アクティブマトリクス基板の画素ＴＦＴに適用したところ、従来法により作成したものに比べて表示むらが明らかに少なく、ＴＦＴリークによる画素欠陥も極めて少なく、コントラスト比の高い高表示品位の液晶パネルが得られた。
【０１８７】
（第３実施形態）
本発明を用いた第３の実施の形態について説明する。本実施形態では、アクティブマトリクス型の液晶表示装置の周辺駆動回路や、一般の薄膜集積回路を形成するｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを相補型に構成したＣＭＯＳ構造の回路をガラス基板上に作製する工程について、説明を行う。
【０１８８】
図３および図４は、本実施形態で説明するＴＦＴの作製工程を示す断面図であり、図３（Ａ）から（Ｆ）、図４（Ａ）から（Ｅ）の順にしたがって工程が順次進行する。
【０１８９】
図３（Ａ）において、基板３０１には低アルカリガラス基板や石英基板を用いることができる。本実施形態では低アルカリガラス基板を用いた。この場合、ガラス歪み点よりも１０〜２０℃程度低い温度であらかじめ熱処理しておいても良い。この基板３０１のＴＦＴを形成する表面には、基板３０１からの不純物拡散を防ぐために、酸化ケイ素膜、窒化ケイ素膜または酸化窒化ケイ素膜などの下地膜を形成する。本実施形態では、例えば、プラズマＣＶＤ法でＳｉＨ４、ＮＨ３、Ｎ２Ｏの材料ガスから作製される酸化窒化ケイ素膜を、下層の第１下地膜３０２として成膜し、その上に同様にプラズマＣＶＤ法によりＴＥＯＳおよび酸素を材料ガスとして酸化ケイ素膜から成る第２の下地膜３０３を積層形成した。このときの第１下地膜３０２の酸化窒化ケイ素膜の膜厚は、２５〜２００ｎｍ、例えば５０ｎｍとし、第２下地膜３０３の酸化ケイ素膜の膜厚としては、２５〜３００ｎｍ、例えば１００ｎｍとした。
【０１９０】
次に、２０〜１５０ｎｍ（好ましくは３０〜８０ｎｍ）の厚さで非晶質構造を有するケイ素膜（ａ−Ｓｉ膜）３０４を、プラズマＣＶＤ法やスパッタ法などの公知の方法で形成する。本実施形態では、プラズマＣＶＤ法で非晶質ケイ素膜を５０ｎｍの厚さに形成した。さらに、本実施形態では、マルチチャンバー型のプラズマＣＶＤ装置を用い、下地膜３０２、３０３と非晶質ケイ素膜３０４とを大気雰囲気に晒さないで連続形成した。このようにすることで、下地膜とａ−Ｓｉ膜との界面（ＴＦＴではバックチャネルとなる）の汚染を防ぐことが可能となり、作製するＴＦＴの特性バラツキやしきい値電圧の変動を低減させることができる。
【０１９１】
そして、ａ−Ｓｉ膜３０４表面上に触媒元素（本実施形態ではニッケル）３０５の微量添加を行う。このニッケル３０５の微量添加は、ニッケルを溶かせた溶液をａ−Ｓｉ膜３０４上に保持し、スピナーにより溶液を基板３０１上に均一に延ばし乾燥させることにより行った。本実施形態では、溶質としては酢酸ニッケルを用い、溶媒としては水を用い、溶液中のニッケル濃度は１０ｐｐｍとなるようにした。この状態が図３（Ｂ）の状態に相当する。このようにして添加された図３（Ｂ）の状態におけるａ−Ｓｉ膜３０４表面上のニッケル濃度を全反射蛍光Ｘ線分析（ＴＲＸＲＦ）法により測定すると、７×１０１２ａｔｏｍｓ／ｃｍ２程度であった。触媒元素をアモルファスシリコン膜にドープする方法としては、触媒元素を含有する溶液を塗布する方法以外に、プラズマドーピング法、蒸着法もしくはスパッタ法等の気相法なども利用することができる。溶液を用いる方法は、触媒元素の添加量の制御が容易であり、ごく微量な添加を行うのも容易である。
【０１９２】
そして、これを不活性雰囲気下、例えば窒素雰囲気にて加熱処理を行う。このときの加熱処理としては５２０〜６００℃で１〜８時間のアニール処理を行う。本実施形態では、一例として５８０℃にて１時間の加熱処理を行った。この加熱処理において、ａ−Ｓｉ膜表面に添加されたニッケル３０５がａ−Ｓｉ膜３０４中に拡散すると共に、シリサイド化が起こり、それを核としてａ−Ｓｉ膜３０４の結晶化が進行する。その結果、図３（Ｃ）に示すように、ａ−Ｓｉ膜３０４は結晶化され、結晶質ケイ素膜３０４ａとなる。なお、ここでは炉を用いた加熱処理により結晶化を行ったが、急速に昇降温を行うＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）装置で結晶化を行ってもよい。
【０１９３】
次に、図３（Ｄ）に示すように、レーザー光３０６を照射することで、この結晶質ケイ素膜３０４ａをさらに再結晶化し、その結晶性を向上させる。このときのレーザー光としては、ＸｅＣｌエキシマレーザー（波長３０８ｎｍ、パルス幅４０ｎｓｅｃ）を用いた。レーザー光の照射条件は、エネルギー密度３５０〜５００ｍＪ／ｃｍ２、例えば４２０ｍＪ／ｃｍ２で照射した。ビームサイズは、基板３０１表面で１５０ｍｍ×１ｍｍの長尺形状となるように成型されており、長尺方向に対して垂直方向に０．０５ｍｍのステップ幅で順次走査を行った。すなわち、結晶質ケイ素膜３０４ａの任意の一点において、計２０回のレーザー照射が行われることになる。このようにして、固相結晶化により得られた結晶質ケイ素膜３０４ａは、レーザー照射による溶融固化過程により結晶欠陥が低減され、より高品質な結晶性ケイ素膜３０４ｂとなる。この時使用できるレーザーとしては、パルス発振型または連続発光型のＫｒＦエキシマレーザー、ＸｅＣｌエキシマレーザー、ＹＡＧレーザーまたはＹＶＯ４レーザーを用いることができる。結晶化の条件は、実施者が適宜選択すればよい。
【０１９４】
その後、結晶質ケイ素膜３０４ｂの不要な領域を除去して素子間分離を行う。上記工程により、図３（Ｅ）に示すように、後にｎチャネル型ＴＦＴとｐチャネル型ＴＦＴの活性領域（ソース／ドレイン領域、チャネル領域）となる島状の結晶質ケイ素膜（半導体層）３０７ｎと３０７ｐとが形成される。
【０１９５】
ここで、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴの半導体層の全面に、しきい値電圧を制御する目的で１×１０１６〜５×１０１７／ｃｍ３程度の濃度でｐ型を付与する不純物元素としてボロン（Ｂ）をドープしてもよい。ボロン（Ｂ）の添加はイオンドープ法で実施しても良いし、非晶質シリコン膜を成膜するときに同時にドープしておくこともできる。
【０１９６】
次に、上記の半導体層３０７ｎ、３０７ｐを覆うように厚さ２０〜１５０ｎｍ、ここでは１００ｎｍの酸化ケイ素膜をゲート絶縁膜３０８として成膜する。酸化ケイ素膜の形成には、ここではＴＥＯＳ（Ｔｅｔｒａ  Ｅｔｈｏｘｙ  Ｏｒｔｈｏ  Ｓｉｌｉｃａｔｅ）を原料とし、酸素とともに基板温度１５０〜６００℃、好ましくは３００〜４５０℃で、ＲＦプラズマＣＶＤ法で分解・堆積した。成膜後、ゲート絶縁膜自身のバルク特性および結晶性ケイ素膜＼ゲート絶縁膜の界面特性を向上するために、不活性ガス雰囲気下で５００〜６００℃で１〜４時間のアニールを行ってもよい。また、ゲート絶縁膜３０８には、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。
【０１９７】
引き続いて、図３（Ｆ）に示すように、スパッタリング法によって高融点メタルを堆積し、これをパターニング形成して、ゲート電極３０９ｎと３０９ｐを形成する。このときの高融点メタルとしては、タンタル（Ｔａ）あるいはタングステン（Ｗ）、モリブデン（Ｍｏ）チタン（Ｔｉ）から選ばれた元素、または前記元素を主成分とする合金か、前記元素を組み合わせた合金膜（代表的にはＭｏ−Ｗ合金膜、Ｍｏ−Ｔａ合金膜）で形成すれば良い。また、その他の代替材料として、タングステンシリサイド、チタンシリサイド、モリブデンシリサイドを適用しても良い。本実施形態では、タングステン（Ｗ）を用い、厚さが３００〜６００ｎｍ、例えば４５０ｎｍとした。このとき、低抵抗化を図るために含有する不純物濃度を低減させると良く、酸素濃度を３０ｐｐｍ以下とすることで２０μΩｃｍ以下の比抵抗値を実現することができた。
【０１９８】
次に、イオンドーピング法によって、ゲート電極３０９ｎと３０９ｐをマスクとして活性領域に低濃度の不純物（リン）３１０を注入する。ドーピングガスとして、フォスフィン（ＰＨ３）を用い、加速電圧を６０〜９０ｋＶ、例えば７０ｋＶ、ドーズ量を１×１０１２〜１×１０１４ｃｍ−２、例えば２×１０１３ｃｍ−２とする。この工程により島状のケイ素膜３０７ｎと３０７ｐにおいて、ゲート電極３０９ｎと３０９ｐに覆われていない領域は低濃度のリン３１０が注入された領域３１２となり、ゲート電極３０９ｎ、３０９ｐにマスクされ不純物３１０が注入されない領域は、後にｎチャネル型ＴＦＴとｐチャネル型ＴＦＴのチャネル領域３１１ｎと３１１ｐとなる。この状態が図３（Ｆ）に相当する。
【０１９９】
次いで、図４（Ａ）に示すように、後のｎチャネル型ＴＦＴのゲート電極３０９ｎを一回り大きく覆うようにフォトレジストによるドーピングマスク３１３を設け、後のｐチャネル型ＴＦＴにおいては、ゲート電極３０９ｐをさらに一回り大きく覆い、半導体層３０７ｐの外縁部を露出させるようにフォトレジストによるドーピングマスク３１４を設ける。その後、イオンドーピング法によって、レジストマスク３１３と３１４をマスクとしてそれぞれの半導体層に不純物（リン）３１５を注入する。ドーピングガスとして、フォスフィン（ＰＨ３）を用い、加速電圧を６０〜９０ｋＶ、例えば８０ｋＶ、ドーズ量を１×１０１５〜１×１０１６ｃｍ−２、例えば５×１０１５ｃｍ−２とする。この工程により、ｎチャネル型ＴＦＴの半導体層３０７ｎにおいては、レジストマスク３１３より露出している領域３１７に高濃度に不純物（リン）３１５が注入される。この領域３１７の一部は、後にｎチャネル型ＴＦＴのソース／ドレイン領域となる。そして、半導体層３０７ｎにおいて、レジストマスク３１３に覆われ、高濃度のリン３１５がドーピングされなかった領域３１８は、低濃度にリンが注入された領域として残り、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域を形成する。また、ｐチャネル型ＴＦＴの半導体層３０７ｐにおいては、レジストマスク３１４より露出している領域３１８に高濃度に不純物（リン）３１５が注入される。このときの領域３１７と領域３１８とにおけるｎ型不純物元素（リン）３１５の膜中濃度は１×１０１９〜１×１０２１／ｃｍ３となっている。また、ｎチャネル型ＴＦＴのＬＤＤ領域３１８におけるｎ型不純物元素（リン）３１０の膜中濃度は、１×１０１７〜１×１０１９／ｃｍ３となっており、このような範囲であるときにＬＤＤ領域として機能する。ＬＤＤ領域は、チャネル領域とソース／ドレイン領域との接合部における電界集中を緩和し、ＴＦＴオフ動作時のリーク電流を低減できると共に、ホットキャリアによる劣化を抑えるために設けられる。
【０２００】
続いて、図４（Ｂ）に示すように、上記ｎ型不純物のドーピング工程で利用したレジストマスク３１３と３１４とをそのまま利用して、ゲート絶縁膜３０８をエッチングし、選択的に薄膜化されたゲート絶縁膜３１９を形成する。その後、レジストマスク３１３、３１４を除去する。本実施形態では、プラズマエッチングにより、ゲート絶縁膜３０８の薄膜化工程とレジストマスク３１３、３１４の除去工程を同時に行なった。すなわち、上記ドーピング工程により硬化したレジストマスクのアッシング工程を兼ねて、ゲート絶縁膜３０８の薄膜化を行なう訳である。エッチングガスとしては、酸素ガスとＣＦ４ガスとを用いた。酸素ガスのみによるプラズマエッチング処理だけでも、レジストマスクに対するアッシング効果があり、レジストマスクの除去が行なえるが、このときＣＦ４等のフロン系ガスを加えることにより、ゲート絶縁膜である酸化ケイ素膜のエッチング効果が生じる。このときのＣＦ４ガスの導入量により、ゲート絶縁膜のエッチングレートはコントロールできる。このようにして、本実施形態では、レジストマスク３１３、３１４をフルアッシングし除去すると共に、マスク３１３、３１４から露出している領域のゲート絶縁膜をエッチングし、そのエッチング量が３０ｎｍ程度となるようにした。
【０２０１】
また、このように、レジストマスクの除去工程とゲート絶縁膜の薄膜化工程を同時に行なう場合、レジストマスクが除去された後、レジストマスクに覆われていた領域もエッチングが進み出す。これを防ぐためには、エッチング途中の段階で、ＣＦ４ガスをストップし、酸素ガスのみのアッシングに切り替えても良い。このようにすることで、レジストマスク下のゲート絶縁膜には膜減りが全く生じないようにすることができる。以上の工程により、選択的に薄膜化されたゲート絶縁膜３１８では、半導体層の領域３１７及び領域３１８の上の領域では、膜厚が７０ｎｍ程度になっている。
【０２０２】
次に、図４（Ｃ）に示すように、また新たに、ｎチャネル型ＴＦＴの半導体層３０７ｎを覆うようにフォトレジストによるドーピングマスク３２０を設ける。この状態で、イオンドーピング法によって、レジストマスク３２０とｐチャネル型ＴＦＴのゲート電極３０９ｐをマスクとして、ｐチャネル型ＴＦＴの半導体層３０７ｐにｐ型を付与する不純物（ホウ素）３２１を注入する。ドーピングガスとして、ジボラン（Ｂ２Ｈ６）を用い、加速電圧を４０ｋＶ〜８０ｋＶ、例えば６５ｋＶとし、ドーズ量は１×１０１５〜１×１０１６ｃｍ−２、例えば５×１０１５ｃｍ−２とする。この工程により、ｐチャネル型ＴＦＴの半導体層３０７ｐにおいては、ゲート電極３０９ｐ下部のチャネル領域３１１ｐ以外に高濃度にホウ素３２１が注入される。ホウ素のドーピングは、ゲート絶縁膜３１９を介して行なわれ、上層のゲート絶縁膜が厚い領域３２２とゲート絶縁膜が薄膜化された領域３２３とで、実際にドーピングされるホウ素の量が異なり、その結晶状態も異なる。ゲート絶縁膜の薄い領域３２３では、領域３２２に比べてホウ素の濃度が高くなっていると共に、上層のゲート絶縁膜が薄い分、領域３２２に比べて相対的に高い加速電圧でホウ素イオンが半導体層中に注入されるため、個々のイオンの衝撃エネルギーが大きく、結晶性がより崩れた状態となる。これに対して、領域３２２では、ゲート絶縁膜により注入時におけるイオンの衝撃エネルギーが緩和され、良好な結晶状態を維持することができる。
【０２０３】
この工程により、領域３２２は、先の工程で低濃度に注入されているｎ型不純物のリン３１０を反転させｐ型となり、後のＴＦＴのソース・ドレイン領域となる。また、領域３２３は、先の工程で注入された高濃度のリン３１５に加えて、高濃度のホウ素３２１が注入され、さらにその結晶状態が崩れた状態となっており、ゲッタリング領域として機能する。このようにして、簡易に、ゲッタリング領域とソース・ドレイン領域とを、それぞれの目的に見合った状態で作り分けることができる。このときのゲッタリング領域３２３におけるｐ型不純物元素（ホウ素）３２１の膜中濃度は１．５×１０１９〜３×１０２１／ｃｍ３となっている。上記工程において、後のｎチャネル型ＴＦＴの活性領域３０７ｎは、マスク３２０で全面覆われているため、ホウ素３２１はドーピングされない。
【０２０４】
次いで、レジストマスク３２０を除去した後、これを不活性雰囲気下、例えば窒素雰囲気にて第２の加熱処理を行う。本実施形態では、一般的な拡散炉（ファーネス炉）を用いて、例えば５５０℃で４時間の加熱処理を行なった。このときの加熱処理としては、その他の方式も使用可能で、条件についても実施者が便宜設定すればよい。この熱処理工程で、図４（Ｄ）に示すように、後のｎチャネル型ＴＦＴの半導体層３０７ｎにおいては、ソース・ドレイン領域３１７にドーピングされているリンが、その領域でのニッケルの固溶度を高め、チャネル領域３１１ｎ、ＬＤＤ領域３１６に存在しているニッケルを、チャネル領域からＬＤＤ領域、そしてソース・ドレイン領域３１７へと、矢印３２４で示される方向に移動させる。また、後のｐチャネル型ＴＦＴの半導体層３０７ｐにおいても、ソース・ドレイン領域の外側に形成されたゲッタリング領域３２３ｐに高濃度にドーピングされているリンおよびホウ素と、ホウ素のドーピング時に生じた格子欠陥等が、チャネル領域３１１ｐ、ソース・ドレイン領域３２２に存在しているニッケルを、チャネル領域からソース・ドレイン領域、そしてゲッタリング領域３２３へと、同様に矢印３２４で示される方向に移動させる。この加熱処理工程により、ゲッタリング領域３２３にはニッケルが移動してくるため、ゲッタリング領域３２３におけるニッケル濃度は、１×１０１９／ｃｍ３以上となっている。
【０２０５】
また、この加熱処理工程で、ｎチャネル型ＴＦＴのソース・ドレイン領域３１７とＬＤＤ領域３１６にドーピングされたｎ型不純物（リン）と、ｐチャネル型ＴＦＴのソース・ドレイン領域３２２にドーピングされたｐ型不純物（ホウ素）の活性化も同時に行われる。その結果、ｎチャネル型ＴＦＴのソース・ドレイン領域３１７のシート抵抗値は、０．５〜１ｋΩ／□程度となり、ＬＤＤ領域３１６のシート抵抗値は、３０〜６０ｋΩ／□であった。また、ｐチャネル型ＴＦＴのソース・ドレイン領域３２２のシート抵抗値は、１〜１．５ｋΩ／□程度であった。しかしながら、ゲッタリング領域３２３においては、ドーピングされたｎ型不純物元素のリンとｐ型不純物元素のホウ素がキャリア（電子とホール）を打ち消しあい、また、上層のゲート絶縁膜が薄ことによる注入ダメージもあり、そのシート抵抗値は数十ｋΩ／□と、ソース・ドレイン領域としては機能しないような値となっている。但し、ｐチャネル型ＴＦＴの半導体層において、ゲッタリング領域は、ＴＦＴにおいてキャリアの移動を妨げないような配置で、ソース領域またはドレイン領域とは別の領域に形成されるため、トランジスタ動作上問題とはならない。この工程後に、レーザーラマン分光法により、それぞれの領域のラマン分光スペクトルにおける非晶質ＳｉのＴＯフォノンピークＰａと結晶ＳｉのＴＯフォノンピークＰｃとの比Ｐａ／Ｐｃを測定すると、ゲッタリング領域３２３の方がチャネル領域３１１ｐやソース・ドレイン領域３２２より大きくなっていた。
【０２０６】
次いで、図３（Ｄ）に示すように、層間絶縁膜を形成する。窒化ケイ素膜、酸化ケイ素膜、または窒化酸化ケイ素膜を４００〜１５００ｎｍ（代表的には６００〜１０００ｎｍ）の厚さで形成する。本実施形態では、膜厚２００ｎｍの窒化ケイ素膜３２５と膜厚７００ｎｍの酸化ケイ素膜３２６とを積層形成し、２層構造とした。このときの成膜方法としては、プラズマＣＶＤ法を用い、窒化ケイ素膜はＳｉＨ４とＮＨ３を原料ガスとして、酸化ケイ素膜はＴＥＯＳとＯ２を原料として、連続形成した。もちろん、層間絶縁膜としては、これに限定されるものではなく、他のシリコンを含む絶縁膜を単層または積層構造としてよいし、上層にはアクリル等の有機絶縁膜を設けてもよい。
【０２０７】
さらに、３００〜５００℃で３０分〜４時間程度の熱処理を行い、半導体層を水素化する工程を行う。この工程は、活性領域／ゲート絶縁膜の界面へ水素原子を供給し、ＴＦＴ特性を劣化させる不対結合手（ダングリングボンド）を終端化し不活性化する工程である。本実施形態では、水素を約３％含む窒素雰囲気下で４１０℃、１時間の熱処理を行った。層間絶縁膜（特に窒化ケイ素膜３２５）に含まれる水素の量が十分である場合には、窒素雰囲気で熱処理を行っても効果が得られる。水素化の他の手段としては、プラズマ水素化（プラズマにより励起された水素を用いる）を行ってもよい。
【０２０８】
次に、層間絶縁膜にコンタクトホールを形成して、金属材料、例えば、窒化チタンとアルミニウムの二層膜によってＴＦＴの電極・配線３２７を形成する。窒化チタン膜は、アルミニウムが半導体層に拡散するのを防止する目的のバリア膜として設けられる。そして最後に、３５０℃、１時間のアニールを行い、図４（Ｅ）に示すｎチャネル型ＴＦＴ３２８とｐチャネル型ＴＦＴ３２９とを完成させる。さらに必要に応じて、ゲート電極３０９ｎおよび３０９ｐの上にもコンタクトホールを設けて、配線３２７により必要な電極間を接続する。また、ＴＦＴを保護する目的で、それぞれのＴＦＴ上に窒化ケイ素膜などからなる保護膜を設けてもよい。
【０２０９】
以上の実施形態にしたがって作製したそれぞれのＴＦＴの電界効果移動度はｎチャネル型ＴＦＴで２５０〜３００ｃｍ２／Ｖｓ、ｐチャネル型ＴＦＴで１２０〜１５０ｃｍ２／Ｖｓと高く、閾値電圧はＮ型ＴＦＴで１Ｖ程度、Ｐ型ＴＦＴで−１．５Ｖ程度と非常に良好な特性を示す。また、本実施形態で作製したｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとを相補的に構成したＣＭＯＳ構造回路で、インバーターチェーンやリングオシレーター等の回路を形成した場合、従来のものと比べて信頼性が高く、安定した回路特性を示した。
【０２１０】
（第４実施形態）
本発明を用いた第４の実施の形態について説明する。本実施形態でも、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを相補型に構成したＣＭＯＳ構造の回路をガラス基板上に作製する工程について、説明を行う。
【０２１１】
図５および図６は、本実施形態で説明するＴＦＴの作製工程を示す断面図であり、図５（Ａ）から（Ｆ）、図６（Ａ）から（Ｅ）の順にしたがって工程が順次進行する。
【０２１２】
前述の第１から第３の実施形態と類似の方法で、図５（Ａ）において、ガラス基板４０１のＴＦＴを形成する表面に、酸化窒化ケイ素膜からなる下層の第１下地膜４０２と、酸化ケイ素膜からなる第２の下地膜４０３を積層形成し、続いて、例えば５０ｎｍの厚さのａ−Ｓｉ膜４０４を形成する。そして、図５（Ｂ）に示すように、前述の第１から第３の実施形態と類似の方法により、ａ−Ｓｉ膜４０４表面上にニッケル４０５の微量添加を行う。
【０２１３】
次に、第１の加熱処理を行い、ａ−Ｓｉ膜４０４に添加されたニッケル４０５を触媒として、ａ−Ｓｉ膜４０４を固相状態で結晶化し、結晶質ケイ素膜４０４ａを得る。この状態が図５（Ｃ）に相当する。そして、図５（Ｄ）に示すように、前述の第１から第３の実施形態と類似の方法で、レーザー光４０６を照射し、この結晶質ケイ素膜４０４ａの結晶性を向上させ、より高品質な結晶質ケイ素膜４０４ｂとする。
【０２１４】
その後、結晶質ケイ素膜４０４ｂの不要な領域を除去して素子間分離を行う。上記工程により、図５（Ｅ）に示すように、後にｎチャネル型ＴＦＴとｐチャネル型ＴＦＴの半導体層となる島状の結晶質ケイ素膜４０７ｎと４０７ｐとが形成される。
【０２１５】
次に、前述の第１から第３の実施形態と類似の方法で、上記の活性領域となる結晶質ケイ素膜４０７ｎ、４０７ｐを覆うように、例えば厚さ１００ｎｍの酸化ケイ素膜をゲート絶縁膜４０８として成膜する。引き続いて、図５（Ｆ）に示すように、スパッタリング法によって高融点メタル（本実施形態ではタングステン）を堆積し、これをパターニング形成して、ゲート電極４０９ｎと４０９ｐを形成する。
【０２１６】
次に、第３実施形態と同様の方法を用いて、それぞれの半導体層に低濃度の不純物（リン）４１０を注入する。この工程により半導体層４０７ｎと４０７ｐにおいて、ゲート電極４０９ｎと４０９ｐに覆われていない領域は低濃度のリン４１０が注入された領域４１２となり、ゲート電極４０９ｎ、４０９ｐにマスクされ不純物４１０が注入されない領域は、後にｎチャネル型ＴＦＴとｐチャネル型ＴＦＴのチャネル領域４１１ｎ、４１１ｐとなる。この状態が図５（Ｆ）に相当する。
【０２１７】
次いで、図６（Ａ）に示すように、ｎチャネル型ＴＦＴにおいては、ゲート電極４０９ｎを覆い、半導体層４０７ｎの外縁部を露出させるようにフォトレジストによるドーピングマスク４１３を設ける。このとき、ｐチャネル型ＴＦＴの上方にはマスクは設けられず、ＴＦＴ全体が露出されている。この状態で、イオンドーピング法によって、レジストマスク４１３とｐチャネル型ＴＦＴのゲート電極４０９ｐをマスクとして、活性領域にｐ型を付与する不純物（ホウ素）４１４を注入する。ドーピングガスとして、ジボラン（Ｂ２Ｈ６）を用い、加速電圧を４０ｋＶ〜８０ｋＶ、例えば７０ｋＶとし、ドーズ量は１×１０１５〜１×１０１６ｃｍ−２、例えば７×１０１６ｃｍ−２とする。この工程により、ｎチャネル型ＴＦＴの半導体層４０７ｎにおいては、マスク４１３より露出している領域４１５に高濃度にホウ素が注入される。そして、ｐチャネル型ＴＦＴの半導体層４０７ｐにおいては、ゲート電極４０９ｐ下部のチャネル領域４１１ｐ以外の領域４１６に高濃度にホウ素４１４が注入される。領域４１６では、先の工程で低濃度に注入されているｎ型不純物のリンを高濃度のｐ型不純物（ホウ素）で反転させｐ型となる。このときの領域４１５と領域４１６におけるｐ型不純物元素（ホウ素）４１４の膜中濃度は１．５×１０１９〜３×１０２１／ｃｍ３となっている。
【０２１８】
続いて、図６（Ｂ）に示すように、ｎ型不純物のドーピング工程で利用したレジストマスク４１３とｐチャネル型ＴＦＴのゲート電極４０９ｐを利用して、ゲート絶縁膜４０８をエッチングし、選択的に薄膜化されたゲート絶縁膜４１７を形成する。本実施形態では、ＲＩＥ（リアクティブイオンエッチング）を用い、エッチングガスとして、ＣＨＦ３を用い、約５０ｎｍのエッチングを行なった。このゲート絶縁膜の選択エッチングには、通常のプラズマエッチングも適用でき、またエッチングガスとしては、ＣＦ４やＳＦ６等の他のフロン系ガスも利用できる。尚、本実施形態では、ドライプロセスでゲート絶縁膜２０８のエッチングを行なったが、フッ化水素酸等によるウエットエッチングを用いてもよい。そして、上記工程により、マスク４１３およびｐチャネル型ＴＦＴのゲート電極４０９ｐに覆われていない領域のゲート絶縁膜が薄膜化される。本実施形態では、このときのエッチング量が例えば５０ｎｍとなるように設定した。したがって、選択的に薄膜化されたゲート絶縁膜４１７の膜厚は、ｎチャネル型ＴＦＴ半導体層４０７ｎの領域４１５およびｐチャネル型ＴＦＴ半導体層４０７ｐの領域４１６の上では、膜厚が５０ｎｍ程度になっている。
【０２１９】
次に、レジストマスク４１３を除去した後、図６（Ｃ）に示すように、また新たに、ｎチャネル型ＴＦＴの半導体層４０７ｎにおいて、ゲート電極４０９ｎを一回り大きく覆うようにフォトレジストによるドーピングマスク４１８を設け、ｐチャネル型ＴＦＴにおいては、ゲート電極４０９ｐをさらに一回り大きく覆い、活性領域４０７ｐの外縁部を露出させるようにフォトレジストによるドーピングマスク４１９を設ける。その後、イオンドーピング法によって、レジストマスク４１８、４１９をマスクとしてそれぞれの半導体層に不純物（リン）４２０を高濃度に注入する。このとき、ドーピングガスとしてフォスフィン（ＰＨ３）を用い、加速電圧を６０〜９０ｋＶ、例えば７０ｋＶ、ドーズ量を２×１０１５〜１×１０１６ｃｍ−２、例えば５×１０１５ｃｍ−２とする。このとき、それぞれの半導体層４０７ｎと４０７ｐとにおいて、マスク４１８、４１９に覆われていない領域に、上層のゲート絶縁膜４１７を越してリンがドーピングされるが、上に存在するゲート絶縁膜４１７の膜厚により、ゲート絶縁膜が薄膜化された領域とそれ以外の領域とで、リンのドーピングの状態が大きく異なってくる。
【０２２０】
このときのドーピングプロファイルを図１９に示す。領域４２２においては、上層の厚さ１００ｎｍのゲート絶縁膜４１７を介してリンのドーピングが行なわれるため、図１９において深さ１０００〜１５００Å（１００〜１５０ｎｍ）の位置が領域４２２のケイ素膜中にドーピングされるリンの濃度となる。これに対して、上層のゲート絶縁膜が薄膜化された領域４２４ｎと４２４ｐにおいては、上にゲート絶縁膜の厚さが本実施形態では５０ｎｍとなっているので、図１９において深さ５００〜１０００Å（５０〜１００ｎｍ）の位置が領域４２４ｎと４２４ｐのケイ素膜中にドーピングされるリンの濃度となる。よって、領域４２２と、上層のゲート絶縁膜が薄膜化された領域４２４ｎ、４２４ｐとでは、同一のドーピング工程であるにもかかわらず、大きな濃度差が生じ、領域４２４ｎ、４２４ｐにドーピングされるリンの実量は、領域４２２の５倍以上となっている。それだけでなく、領域４２４ｎ、４２４ｐでは、上層のゲート絶縁膜が薄い分、ゲート絶縁膜が厚い領域４２２に比べて相対的に高い加速電圧でリンイオンが半導体層中に注入されるため、個々のイオンの衝撃エネルギーが大きく、結晶性が完全に崩れ、非晶質となる。これに対して、領域４２２では、ゲート絶縁膜により注入時におけるイオンの衝撃エネルギーが緩和され、非晶質化がおこらず、結晶状態を維持することができる。
【０２２１】
この工程により、ｎチャネル型ＴＦＴにおいて、領域４２２は後のＴＦＴのソース・ドレイン領域となり、領域４２４ｎはゲッタリング領域となる。そして、半導体層４０７ｎにおいて、レジストマスク４１８に覆われ、高濃度のリン４２０がドーピングされなかった領域は、低濃度にリンが注入された領域として残り、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域４２１を形成する。また、ｐチャネル型ＴＦＴにおいては、高濃度に不純物（リン）４２０が注入された領域４２４ｐは、ゲッタリング領域となり、レジストマスク４１９に覆われ、高濃度のリンがドーピングされなかった領域は、ｐ型不純物領域として残り、ｐチャネル型ＴＦＴのソース・ドレイン領域４２３を形成する。ゲッタリング領域の４２４ｎと４２４ｐは、前工程でのホウ素４１４に加えて高濃度のリン４２０が合わせてドーピングされた状態となっている。このようにして、簡易に、ゲッタリング領域とソース・ドレイン領域とを、それぞれの目的に見合った状態で作り分けることができる。このときのゲッタリング領域４２４ｎ、４２４ｐにおけるｎ型不純物元素（リン）４２０の膜中濃度は１×１０１９〜１×１０２１／ｃｍ３となっている。また、ｎチャネル型ＴＦＴのＬＤＤ領域５２３におけるｎ型不純物元素（リン）４１０の膜中濃度は、１×１０１７〜１×１０１９／ｃｍ３となっており、このような範囲であるときにＬＤＤ領域として機能する。
【０２２２】
次いで、レジストマスク４１８、４１９を除去した後、これを不活性雰囲気下、例えば窒素雰囲気にて第２の熱処理を行う。本実施形態では、５５０℃で４時間の加熱処理を行なった。この熱処理工程で、それぞれの半導体層４０７ｎ、４０７ｐにおいては、ソース・ドレイン領域の外側に形成されたゲッタリング領域４２４ｎ、４２４ｐに高濃度にドーピングされているリンとホウ素が、その領域でのニッケルに対する固溶度を高め、さらにニッケルに対する偏析サイトを形成する。また、領域４２４ｎ、４２４ｐは、上層のゲート絶縁膜薄膜化の効果で、ドーピング時に非晶質化しており、ニッケルに対する自由エネルギーが低下しており、結晶欠陥や不対結合手（ダングリングボンド）もニッケルの偏析サイトとして機能する。これらがゲッタリング効果を相乗的に高め、ｎチャネル型ＴＦＴの半導体層４０７ｎにおいては、チャネル領域４１１ｎ、ＬＤＤ領域４２１およびソース・ドレイン領域４２２に存在しているニッケルを、チャネル領域からＬＤＤ領域、さらにソース・ドレイン領域、そしてゲッタリング領域４２４ｎへと、図６（Ｄ）の矢印４２５で示される方向に移動させる。リンのみがドーピングされたソース／ドレイン領域４２２もゲッタリング効果を有するが、リンがより多くドーピングされ非晶質化し、且つホウ素もドーピングされたゲッタリング領域４２４ｎの能力が圧倒的に高いので、ゲッタリング領域４２４ｎにニッケルが集められる。また、ｐチャネル型ＴＦＴの半導体層４０７ｐにおいても、ソース・ドレイン領域の外側に形成されたゲッタリング領域４２４ｐが、ｎチャネルＴＦＴのゲッタリング領域４２４ｎと同様に非常に高いゲッタリング能力を有し、チャネル領域４１１ｐ、ソース・ドレイン領域４２３に存在しているニッケルを、チャネル領域からソース・ドレイン領域、そしてゲッタリング領域４２４ｐへと、同様に矢印４２５で示される方向に移動させる。このゲッタリングのための第２の熱処理工程により、ゲッタリング領域４２４ｎ、４２４ｐには、触媒元素が移動してくるため、触媒元素が、１×１０１９／ｃｍ３以上の濃度となる。
【０２２３】
また、この加熱処理工程で、ｎチャネル型ＴＦＴのソース・ドレイン領域４２２とＬＤＤ領域４２１にドーピングされたｎ型不純物（リン）と、ｐチャネル型ＴＦＴのソース・ドレイン領域４２３にドーピングされたｐ型不純物（ホウ素）の活性化も同時に行われる。その結果、ｎチャネル型ＴＦＴのソース・ドレイン領域４２２のシート抵抗値は、０．５〜１ｋΩ／□程度となり、ＬＤＤ領域４２１のシート抵抗値は、３０〜６０ｋΩ／□であった。また、ｐチャネル型ＴＦＴのソース・ドレイン領域４２３のシート抵抗値は、１〜１．５ｋΩ／□程度であった。しかしながら、ゲッタリング領域４２４ｎと４２４ｐにおいては、結晶化がほぼ完全に非晶質化しているため、上記の加熱処理では結晶回復せず、非晶質成分を有した状態となっている。この領域の抵抗は極めて高いが、ＴＦＴとしてのキャリアの移動を妨げないように、ソース領域またはドレイン領域とは別の領域として形成されるので、問題とはならない。この工程後に、レーザーラマン分光法により、それぞれの領域のラマン分光スペクトルにおける非晶質ＳｉのＴＯフォノンピークＰａと結晶ＳｉのＴＯフォノンピークＰｃとの比Ｐａ／Ｐｃを測定すると、ゲッタリング領域の方がチャネル領域やソース／ドレイン領域より大きくなっている。この加熱処理工程後、これ以上の高温工程は行わないため、この状態はＴＦＴ完成後も維持される。
【０２２４】
次いで、図６（Ｅ）に示すように、層間絶縁膜を形成する。膜厚２００ｎｍの窒化ケイ素膜４２６と膜厚７００ｎｍの酸化ケイ素膜４２７とを積層形成し、２層構造とした。さらに、３００〜５００℃で１時間程度の熱処理を行う。これにより、層間絶縁膜（特に窒化ケイ素膜４２６）から、半導体層およびゲート絶縁膜の界面へ水素原子が供給され、ＴＦＴ特性を劣化させる不対結合手（ダングリングボンド）を終端化し不活性化する。
【０２２５】
次に、層間絶縁膜にコンタクトホールを形成して、金属材料、例えば、窒化チタンとアルミニウムの二層膜によってＴＦＴの電極・配線４２８を形成する。窒化チタン膜は、アルミニウムが半導体層に拡散するのを防止する目的のバリア膜として設けられる。そして最後に、３５０℃、１時間のアニールを行い、図６（Ｅ）に示すｎチャネル型ＴＦＴ４２９とｐチャネル型ＴＦＴ４３０とを完成させる。さらに必要に応じて、ゲート電極４０９ｎおよび４０９ｐの上にもコンタクトホールを設けて、配線４２８により必要な電極間を接続する。また、ＴＦＴを保護する目的で、それぞれのＴＦＴ上に窒化ケイ素膜などからなる保護膜を設けてもよい。
【０２２６】
以上の実施形態にしたがって作製したそれぞれのＴＦＴの電界効果移動度や閾値電圧は、第３実施形態と同様の良好な特性を示す。加えて、本実施形態では、ｎチャネル型ＴＦＴ、ｐチャネル型ＴＦＴ共に、半導体層に強力なゲッタリング能力を有する専用のゲッタリング領域を持ち合わせており、強固なゲッタリングが行なえ、チャネル領域やソース・ドレイン領域との接合部におけるニッケル濃度をより低減できる。本実施形態で作製されたｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴでは、従来例で頻繁に見られたＴＦＴオフ動作時のリーク電流の異常な増大が全く無く、繰り返し測定やバイアスや温度ストレスによる耐久性試験を行っても、ほとんど特性劣化は見られず、半導体装置としての信頼性をより高めることができた。
【０２２７】
また、本実施形態では、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴの双方において、それぞれのソース・ドレイン領域形成工程を利用して同時にゲッタリング領域を形成することができ、ゲッタリングのための付加工程（フォトリソ工程、ドーピング工程、アニール工程）が全くない。その結果、製造工程を簡略化でき、半導体装置の製造コストを低減と良品率の向上が図れた。そして、本実施形態で作製したｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとを相補的に構成したＣＭＯＳ構造回路で、インバーターチェーンやリングオシレーター等の回路を形成した場合、第３実施形態で作製したものと比べてさらに信頼性が高く、安定した回路特性を示した。
【０２２８】
（第５実施形態）
本発明を用いた第５の実施の形態について説明する。本実施形態でも、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを相補型に構成したＣＭＯＳ構造の回路をガラス基板上に作製する工程について、説明を行う。
【０２２９】
図７および図８は、本実施形態で説明するＴＦＴの作製工程を示す断面図であり、図７（Ａ）から（Ｆ）、図８（Ａ）から（Ｅ）の順にしたがって工程が順次進行する。
【０２３０】
前述の第１から第３の実施形態と類似の方法で、図７（Ａ）において、ガラス基板５０１のＴＦＴを形成する表面に、酸化窒化ケイ素膜からなる下層の第１下地膜５０２と、酸化ケイ素膜からなる第２の下地膜５０３を積層形成し、続いて、例えば５０ｎｍの厚さのａ−Ｓｉ膜５０４を形成する。そして、図７（Ｂ）に示すように、前述の第１から第３の実施形態と類似の方法により、ａ−Ｓｉ膜５０４表面上にニッケル５０５の微量添加を行う。
【０２３１】
次に、第１の加熱処理を行い、ａ−Ｓｉ膜５０４に添加されたニッケル５０５を触媒として、ａ−Ｓｉ膜５０４を固相状態で結晶化し、結晶質ケイ素膜５０４ａを得る。この状態が図７（Ｃ）に相当する。そして、図７（Ｄ）に示すように、前述の第１から第３の実施形態と類似の方法で、レーザー光５０６を照射し、この結晶質ケイ素膜５０４ａの結晶性を向上させ、より高品質な結晶質ケイ素膜５０４ｂとする。
【０２３２】
その後、結晶質ケイ素膜５０４ｂの不要な領域を除去して素子間分離を行う。上記工程により、図７（Ｅ）に示すように、後にｎチャネル型ＴＦＴとｐチャネル型ＴＦＴの半導体層となる島状の結晶質ケイ素膜５０７ｎと５０７ｐとが形成される。
【０２３３】
次に、前述の第１から第３の実施形態と類似の方法で、上記の活性領域となる結晶質ケイ素膜５０７ｎ、５０７ｐを覆うように、例えば厚さ１００ｎｍの酸化ケイ素膜をゲート絶縁膜５０８として成膜する。引き続いて、図７（Ｆ）に示すように、スパッタリング法によって高融点メタル（本実施形態ではタングステン）を堆積し、これをパターニング形成して、ゲート電極５０９ｎと５０９ｐを形成する。
【０２３４】
次に、第３実施形態と同様の方法を用いて、それぞれの半導体層に低濃度の不純物（リン）５１０を注入する。この工程により半導体層５０７ｎと５０７ｐにおいて、ゲート電極５０９ｎと５０９ｐに覆われていない領域は低濃度のリン５１０が注入された領域５１２となり、ゲート電極５０９ｎ、５０９ｐにマスクされ不純物５１０が注入されない領域は、後にｎチャネル型ＴＦＴとｐチャネル型ＴＦＴのチャネル領域５１１ｎ、５１１ｐとなる。この状態が図７（Ｆ）に相当する。
【０２３５】
次いで、図８（Ａ）に示すように、ｎチャネル型ＴＦＴの半導体層５０７ｎにおいて、ゲート電極５０９ｎを一回り大きく覆うようにフォトレジストによるドーピングマスク５１３を設け、ｐチャネル型ＴＦＴにおいては、ゲート電極５０９ｐをさらに一回り大きく覆い、活性領域５０７ｐの外縁部を露出させるようにフォトレジストによるドーピングマスク５１４を設ける。その後、イオンドーピング法によって、レジストマスク５１３、５１４をマスクとしてそれぞれの半導体層に不純物（リン）５１５を高濃度に注入する。このとき、ドーピングガスとしてフォスフィン（ＰＨ３）を用い、加速電圧を６０〜９０ｋＶ、例えば８０ｋＶ、ドーズ量を２×１０１５〜１×１０１６ｃｍ−２、例えば５×１０１５ｃｍ−２とする。この工程により、ｎチャネル型ＴＦＴの半導体層５０７ｎにおいては、マスク５１３より露出している領域５１７に高濃度にリンが注入される。そして、半導体層５０７ｎにおいて、レジストマスク５１３に覆われ、高濃度のリン５１５がドーピングされなかった領域は、低濃度にリンが注入された領域として残り、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域５１６を形成する。また、ｐチャネル型ＴＦＴにおいても、マスク５１４より露出している領域５１８に高濃度にリンが注入される。このときの領域５１７、５１８におけるｎ型不純物元素（リン）５１５の膜中濃度は１×１０１９〜１×１０２１／ｃｍ３となっている。また、ｎチャネル型ＴＦＴのＬＤＤ領域５１６におけるｎ型不純物元素（リン）５１０の膜中濃度は、１×１０１７〜１×１０１９／ｃｍ３となっており、このような範囲であるときにＬＤＤ領域として機能する。
【０２３６】
続いて、図８（Ｂ）に示すように、ｐ型不純物のドーピング工程で利用したレジストマスク５１３、５１４を利用して、ゲート絶縁膜５０８をエッチングし、選択的に薄膜化されたゲート絶縁膜５１９を形成する。本実施形態では、ＲＩＥ（リアクティブイオンエッチング）を用い、エッチングガスとして、ＣＨＦ３を用い、エッチングを行なった。そして、上記工程により、マスク５１３、５１４に覆われていない領域のゲート絶縁膜が薄膜化される。本実施形態では、このときのエッチング量が例えば５０ｎｍとなるように設定した。したがって、選択的に薄膜化されたゲート絶縁膜５１９の膜厚は、ｎチャネル型ＴＦＴ半導体層５０７ｎの領域５１７およびｐチャネル型ＴＦＴ半導体層５０７ｐの領域５１８の上では、膜厚が５０ｎｍ程度になっている。
【０２３７】
次に、レジストマスク５１３、５１４を除去した後、図８（Ｃ）に示すように、また新たに、ｎチャネル型ＴＦＴの半導体層５０７ｎにおいて、ゲート電極５０９ｎを覆い、半導体層５０７ｎの外縁部を露出させるようにフォトレジストによるドーピングマスク５２０を設ける。このとき、ｐチャネル型ＴＦＴの上方にはマスクは設けられず、ＴＦＴ全体が露出されている。この状態で、イオンドーピング法によって、レジストマスク５２０とｐチャネル型ＴＦＴのゲート電極５０９ｐをマスクとして、半導体層にｐ型を付与する不純物（ホウ素）５２１を注入する。ドーピングガスとして、ジボラン（Ｂ２Ｈ６）を用い、加速電圧を４０ｋＶ〜８０ｋＶ、例えば７０ｋＶとし、ドーズ量は１×１０１５〜１×１０１６ｃｍ−２、例えば７×１０１６ｃｍ−２とする。このとき、それぞれの半導体層５０７ｎと５０７ｐとにおいて、マスク５２０とｐチャネル型ＴＦＴのゲート電極５０９ｐに覆われていない領域に、上層のゲート絶縁膜５１９を越してホウ素がドーピングされるが、上に存在するゲート絶縁膜５１９の膜厚により、ゲート絶縁膜が薄膜化された領域５２４ｎ、５２４ｐとそれ以外の領域５２３とで、実際にドーピングされるホウ素の量が異なり、その結晶状態も異なる。ゲート絶縁膜の薄い領域５２４ｎ、５２４ｐでは、領域５２３に比べてホウ素の濃度が高くなっていると共に、上層のゲート絶縁膜が薄い分、領域５２３に比べて相対的に高い加速電圧でホウ素イオンが半導体層中に注入されるため、個々のイオンの衝撃エネルギーが大きく、結晶性がより崩れた状態となる。これに対して、領域５２３では、ゲート絶縁膜により注入時におけるイオンの衝撃エネルギーが緩和され、良好な結晶状態を維持することができる。
【０２３８】
この工程により、ｐチャネル型ＴＦＴの半導体層５０７ｐにおいては、領域５２３は、先の工程で低濃度に注入されている低濃度ｎ型不純物のリン５１０を反転させｐ型となり、後のＴＦＴのソース・ドレイン領域となる。また、領域５２４ｐは、先の工程で注入された高濃度のリン５１５に加えて、高濃度のホウ素５２１が注入され、さらにその結晶状態が崩れた状態となっており、ゲッタリング領域として機能する。また、ｎチャネル型ＴＦＴの半導体層５０７ｎにおいても、領域５２４ｎは、５２４ｐと同様に高濃度のリンとホウ素が注入され、結晶状態が崩れた状態となっており、ゲッタリング領域となる。レジストマスク５２０に覆われ、ホウ素がドーピングされなかった領域は、ｎ型不純物領域として残り、ｎチャネル型ＴＦＴのソース・ドレイン領域５２２を形成する。このようにして、簡易に、ゲッタリング領域とソース・ドレイン領域とを、それぞれの目的に見合った状態で作り分けることができる。このときのゲッタリング領域５２４ｎ、５２４ｐにおけるｐ型不純物元素（ホウ素）５２１の膜中濃度は１．５×１０１９〜３×１０２１／ｃｍ３となっている。
【０２３９】
次いで、レジストマスク５２０を除去した後、これを不活性雰囲気下、例えば窒素雰囲気にて第２の熱処理を行う。本実施形態では、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）により行った。窒素雰囲気中にて、基板表面に高温の窒素ガスを吹き付け、瞬時に昇降温を行う方式のＲＴＡ装置を用いた。具体的な処理条件としては、保持温度５５０〜７５０℃の範囲で、保持時間３０秒〜１０分程度、より好ましくは保持温度６００〜７００℃の範囲で、保持時間１分〜７分程度である。本実施形態では、６７０℃で５分のＲＴＡ処理を行った。昇温速度および降温速度としては、共に１００℃／分以上で行うことが好ましく、本実施形態では、２５０℃／分程度とした。この熱処理工程で、それぞれの半導体層５０７ｎ、５０７ｐにおいては、ソース・ドレイン領域の外側に形成されたゲッタリング領域５２４ｎ、５２４ｐに高濃度にドーピングされているリンとホウ素が、その領域でのニッケルに対する固溶度を高め、さらにニッケルに対する偏析サイトを形成する。また、領域５２４ｎ、５２４ｐは、上層のゲート絶縁膜薄膜化の効果で、ドーピング時に非晶質化が進行しており、これらの結晶欠陥や不対結合手（ダングリングボンド）もニッケルの偏析サイトとして機能する。これらがゲッタリング効果を相乗的に高め、ｎチャネル型ＴＦＴの半導体層５０７ｎにおいては、チャネル領域５１１ｎ、ＬＤＤ領域５１６およびソース・ドレイン領域５２２に存在しているニッケルを、チャネル領域からＬＤＤ領域、さらにソース・ドレイン領域、そしてゲッタリング領域５２４ｎへと、図８（Ｄ）の矢印５２５で示される方向に移動させる。リンのみがドーピングされたソース／ドレイン領域５２２もゲッタリング効果を有するが、リンに加えてホウ素もドーピングされ、非晶質化がより進行しているゲッタリング領域５２４ｎの能力が圧倒的に高いので、ゲッタリング領域５２４ｎにニッケルが集められる。また、ｐチャネル型ＴＦＴの半導体層５０７ｐにおいても、ソース・ドレイン領域の外側に形成されたゲッタリング領域５２４ｐが、ｎチャネルＴＦＴのゲッタリング領域５２４ｎと同様のゲッタリング能力を有し、チャネル領域５１１ｐ、ソース・ドレイン領域５２３に存在しているニッケルを、チャネル領域からソース・ドレイン領域、そしてゲッタリング領域５２４ｐへと、同様に矢印５２５で示される方向に移動させる。このゲッタリングのための第２の熱処理工程により、ゲッタリング領域５２４ｎ、５２４ｐには、触媒元素が移動してくるため、触媒元素が、１×１０１９／ｃｍ３以上の濃度となる。
【０２４０】
また、この加熱処理工程で、ｎチャネル型ＴＦＴのソース・ドレイン領域５２２とＬＤＤ領域５１６にドーピングされたｎ型不純物（リン）と、ｐチャネル型ＴＦＴのソース・ドレイン領域５２３にドーピングされたｐ型不純物（ホウ素）の活性化も同時に行われる。その結果、ｎチャネル型ＴＦＴのソース・ドレイン領域５２２のシート抵抗値は、０．５〜１．５ｋΩ／□程度となり、ＬＤＤ領域５１６のシート抵抗値は、４０〜８０ｋΩ／□であった。また、ｐチャネル型ＴＦＴのソース・ドレイン領域５２３のシート抵抗値は、１〜２ｋΩ／□程度であった。しかしながら、ゲッタリング領域５２４ｎ、５２４ｐにおいては、ドーピングされたｎ型不純物元素のリンとｐ型不純物元素のホウ素がキャリア（電子とホール）を打ち消しあい、また、上層のゲート絶縁膜が薄ことによる注入ダメージもあり、そのシート抵抗値は数十ｋΩ／□と、ソース・ドレイン領域としては機能しないような値となっている。但し、これらのゲッタリング領域は、ＴＦＴにおいてキャリアの移動を妨げないような配置で、ソース領域またはドレイン領域とは別の領域に形成されるため、トランジスタ動作上問題とはならない。この工程後に、レーザーラマン分光法により、それぞれの領域のラマン分光スペクトルにおける非晶質ＳｉのＴＯフォノンピークＰａと結晶ＳｉのＴＯフォノンピークＰｃとの比Ｐａ／Ｐｃを測定すると、ゲッタリング領域の方がチャネル領域やソース・ドレイン領域より大きくなっていた。
【０２４１】
次いで、図８（Ｅ）に示すように、層間絶縁膜を形成する。膜厚２００ｎｍの窒化ケイ素膜５２６と膜厚７００ｎｍの酸化ケイ素膜５２７とを積層形成し、２層構造とした。さらに、３００〜５００℃で１時間程度の熱処理を行う。これにより、層間絶縁膜（特に窒化ケイ素膜５２６）から、半導体層およびゲート絶縁膜の界面へ水素原子が供給され、ＴＦＴ特性を劣化させる不対結合手（ダングリングボンド）を終端化し不活性化する。
【０２４２】
次に、層間絶縁膜にコンタクトホールを形成して、金属材料、例えば、窒化チタンとアルミニウムの二層膜によってＴＦＴの電極・配線５２８を形成する。そして最後に、３５０℃、１時間のアニールを行い、図８（Ｅ）に示すｎチャネル型ＴＦＴ５２９とｐチャネル型ＴＦＴ５３０とを完成させる。さらに必要に応じて、ゲート電極５０９ｎおよび５０９ｐの上にもコンタクトホールを設けて、配線５２８により必要な電極間を接続する。また、ＴＦＴを保護する目的で、それぞれのＴＦＴ上に窒化ケイ素膜などからなる保護膜を設けてもよい。
【０２４３】
以上の実施形態にしたがって作製したそれぞれのＴＦＴの電界効果移動度や閾値電圧は、第３および第４実施形態と同様の良好な特性を示した。加えて、本実施形態では、第４実施形態と同様、ｎチャネル型ＴＦＴ、ｐチャネル型ＴＦＴ共に、半導体層に強力なゲッタリング能力を有する専用のゲッタリング領域を持ち合わせており、強固なゲッタリングが行なえ、チャネル領域やソース・ドレイン領域との接合部におけるニッケル濃度をより低減できる。本実施形態で作製されたｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴでは、従来例で頻繁に見られたＴＦＴオフ動作時のリーク電流の異常な増大が全く無く、繰り返し測定やバイアスや温度ストレスによる耐久性試験を行っても、ほとんど特性劣化は見られず、半導体装置としての信頼性をより高めることができた。
【０２４４】
また、本実施形態でも、第４実施形態と同様、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴの双方において、それぞれのソース・ドレイン領域形成工程を利用して同時にゲッタリング領域を形成することができ、ゲッタリングのための付加工程（フォトリソ工程、ドーピング工程、アニール工程）が全くない。その結果、製造工程を簡略化でき、半導体装置の製造コストを低減と良品率の向上が図れた。
【０２４５】
（第６実施形態）
本発明を用いた第６の実施の形態について説明する。本実施形態でも、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを相補型に構成したＣＭＯＳ構造の回路をガラス基板上に作製する工程について、説明を行う。
【０２４６】
図９および図１０は、本実施形態で説明するＴＦＴの作製工程を示す断面図であり、図９（Ａ）から（Ｆ）、図１０（Ａ）から（Ｅ）の順にしたがって工程が順次進行する。
【０２４７】
前述の第１から第３の実施形態と類似の方法で、図９（Ａ）において、ガラス基板６０１のＴＦＴを形成する表面に、酸化窒化ケイ素膜からなる下層の第１下地膜６０２と、酸化ケイ素膜からなる第２の下地膜６０３を積層形成し、続いて、例えば５０ｎｍの厚さのａ−Ｓｉ膜６０４を形成する。そして、図９（Ｂ）に示すように、前述の第１から第３の実施形態と類似の方法により、ａ−Ｓｉ膜６０４表面上にニッケル６０５の微量添加を行う。
【０２４８】
次に、第１の加熱処理を行い、ａ−Ｓｉ膜６０４に添加されたニッケル６０５を触媒として、ａ−Ｓｉ膜６０４を固相状態で結晶化し、結晶質ケイ素膜６０４ａを得る。この状態が図９（Ｃ）に相当する。そして、図９（Ｄ）に示すように、前述の第１から第３の実施形態と類似の方法で、レーザー光６０６を照射し、この結晶質ケイ素膜６０４ａの結晶性を向上させ、より高品質な結晶質ケイ素膜６０４ｂとする。
【０２４９】
その後、結晶質ケイ素膜６０４ｂの不要な領域を除去して素子間分離を行う。上記工程により、図９（Ｅ）に示すように、後にｎチャネル型ＴＦＴとｐチャネル型ＴＦＴの半導体層となる島状の結晶質ケイ素膜６０７ｎと６０７ｐとが形成される。
【０２５０】
続いて、図９（Ｆ）に示すように、例えば厚さ１００ｎｍのゲート絶縁膜６０８を形成し、その上に導電膜６０９をスパッタ法またはＣＶＤ法などを用いて形成する。導電膜としては高融点金属のＷ、Ｔａ、Ｔｉ、Ｍｏまたはその合金材料のいずれかを用いればよい。
【０２５１】
次いで、導電膜６０９上にレジストからなるマスク６１０、６１１を形成する。この状態が図９（Ｆ）の状態に相当する。続いて、導電膜６０９をエッチングして、第２のゲート電極用導電層６１２、第１のゲート電極６１３を形成する。このとき、第２のゲート電極用導電層６１２は、ｎチャネル型ＴＦＴの半導体層６０７ｎ全体を覆うように形成されている。また、第１のゲート電極６１３は、ｐチャネル型ＴＦＴのゲート電極を構成する。
【０２５２】
そして、レジストマスク６１０、６１１を除去した後、次に、図１０（Ａ）に示すように、イオンドーピング法によって、第２のゲート電極用導電層６１２と第１のゲート電極６１３をマスクとして、ｐチャネル型ＴＦＴの半導体層６０７ｐにｐ型を付与する不純物（ホウ素）６１４を注入する。ドーピングガスとして、ジボラン（Ｂ２Ｈ６）を用い、加速電圧を４０ｋＶ〜８０ｋＶ、例えば７０ｋＶとし、ドーズ量は１×１０１５〜１×１０１６ｃｍ−２、例えば５×１０１５ｃｍ−２とする。この工程により、ｐチャネル型ＴＦＴの半導体層６０７ｐにおいては、第１のゲート電極６１３下部のチャネル領域６１５ｐ以外に高濃度にホウ素６１４が注入され、ｐ型不純物が注入された領域６１６となる。このとき、ｎチャネル型ＴＦＴの半導体層６０７ｎにおいては、第２のゲート電極用導電層により、全体が覆われているので、ホウ素６１４の注入は行われない。なお、本ドーピング工程は、レジストマスク６１０、６１１を除去した後に行ったが、これらのレジストマスクを残したままで行ない、ドーピング工程後に除去しても構わない。
【０２５３】
次いで、図１０（Ｂ）に示すように、また新たに、第２のゲート電極用導電層６１２上に第２のゲート電極用導電層より幅が小さくなるようにフォトレジストによるドーピングマスク６１７を設け、ｐチャネル型ＴＦＴにおいては、第１のゲート電極６１３をさらに一回り大きく覆い、半導体層６０７ｐの外縁部を露出させるようにフォトレジストによるドーピングマスク６１８を設ける。
【０２５４】
続いて、レジストマスク６１７と６１８を利用して、第２のゲート電極用導電層６１２をエッチングして、第２のゲート電極６１９を形成するとともに、露出している領域のゲート絶縁膜６０８をエッチングし、選択的に薄膜化されたゲート絶縁膜６２０を形成する。第２のゲート電極６１９は、ｎチャネル型ＴＦＴのゲート電極となる。この工程で、レジストマスク６１８と第２のゲート電極用導電層６１２に覆われていない領域のゲート絶縁膜６０８が、最初からエッチング処理に晒される状態となり、第２のゲート電極６１９の形成と共に薄膜化される。本実施形態では、このときのゲート絶縁膜６０８のエッチング量が３０ｎｍとなるようにした。その結果、選択的に薄膜化されたゲート絶縁膜６２０では、薄膜化された領域の膜厚が７０ｎｍ程度になっている。
【０２５５】
そして、この状態で、図１０（Ｃ）に示すように、ｎ型不純物元素（本実施形態ではリン）６２１をドーピングする。ドーピングガスとして、フォスフィン（ＰＨ３）を用い、加速電圧を６０〜９０ｋＶ、例えば８０ｋＶ、ドーズ量を１×１０１５〜１×１０１６ｃｍ−２、例えば５×１０１５ｃｍ−２とする。この工程により、ｎチャネル型ＴＦＴの半導体層６０７ｎにおいては、第２のゲート電極６１９より露出している領域６２２に高濃度に不純物（リン）６２１が注入され、後のｎチャネル型ＴＦＴのソース／ドレイン領域６２２が形成される。第２のゲート電極６１９下部のリンが注入されない領域は、ｎチャネル型ＴＦＴのチャネル領域６１５ｎとなる。また、ｐチャネル型ＴＦＴの半導体層６０７ｐにおいては、レジストマスク６１８より露出し、上層のゲート絶縁膜６２０が薄膜化されている領域６２４にリン６２１がより高濃度に注入される。このときの領域６２４におけるｎ型不純物元素（リン）の膜中濃度は１×１０１９〜１×１０２１／ｃｍ３となっており、領域６２４は、ｐチャネル型ＴＦＴにおいてゲッタリング領域として機能する。また、レジストマスク６１８に覆われ、リンがドーピングされなかった領域は、ｐ型不純物領域として残り、ｐチャネル型ＴＦＴのソース・ドレイン領域６２３を形成する。
【０２５６】
このとき、ｐチャネル型ＴＦＴのゲッタリング領域６２４は、ｎチャネル型ＴＦＴのソース・ドレイン領域６２２と同一のドーピング工程で形成されるが、上層のゲート絶縁膜６２０の膜厚が異なっているため、リンのドーピングの状態が異なっている。領域６２２においては、上層の厚さ１００ｎｍのゲート絶縁膜６２０を介してリンのドーピングが行なわれるのに対し、領域６２４においては、上層のゲート絶縁膜の厚さが本実施形態では７０ｎｍとなっているので、ドーピングされるリンはより高濃度となる。図１９は加速電圧７０ｋＶの結果であるが、本実施形態のように加速電圧８０ｋＶの場合は、図１９の横軸にほぼ８／７を掛け合わせたようなプロファイルとなり、ｎチャネル型ＴＦＴのソース・ドレイン領域６２２に対して、ｐチャネル型ＴＦＴのゲッタリング領域６２４のリンの濃度は、約３倍程度となっている。それだけでなく、領域６２４では、上層のゲート絶縁膜が薄い分、ゲート絶縁膜が厚い領域６２２に比べて相対的に高い加速電圧でリンイオンが半導体層中に注入されるため、個々のイオンの衝撃エネルギーが大きく、結晶性が崩れ、非晶質化が進行する。これに対して、領域６２２では、ゲート絶縁膜により注入時におけるイオンの衝撃エネルギーが緩和され、非晶質化がおこらず、結晶状態を維持することができる。
【０２５７】
次いで、レジストマスク６１７、６１８を除去した後、これを不活性雰囲気下、例えば窒素雰囲気にて第２の加熱処理を行う。本実施形態では、一般的な拡散炉（ファーネス炉）を用いて、例えば５５０℃で４時間の加熱処理を行なった。このときの加熱処理としては、その他の方式も使用可能で、条件についても実施者が便宜設定すればよい。この熱処理工程で、図１０（Ｄ）に示すように、後のｎチャネル型ＴＦＴの半導体層６０７ｎにおいては、ソース・ドレイン領域６２２にドーピングされているリンが、その領域でのニッケルの固溶度を高め、チャネル領域６１５ｎに存在しているニッケルを、チャネル領域からソース・ドレイン領域６２２へと、矢印６２５で示される方向に移動させる。また、後のｐチャネル型ＴＦＴの半導体層６０７ｐにおいても、ソース・ドレイン領域の外側に形成されたゲッタリング領域６２４において、より高濃度にドーピングされているリンとホウ素、そしてリンのドーピング時に生じた非晶質成分の格子欠陥等が、チャネル領域６１５ｐ、ソース・ドレイン領域６２３に存在しているニッケルを、チャネル領域からソース・ドレイン領域、そしてゲッタリング領域６２４へと、同様に矢印６２５で示される方向に移動させる。この加熱処理工程により、ゲッタリング領域６２４にはニッケルが移動してくるため、ゲッタリング領域６２４におけるニッケル濃度は、１×１０１９／ｃｍ３以上となっている。なお、本実施形態では、ｎチャネル型ＴＦＴは、ソース・ドレイン領域６２２をゲッタリング領域として利用しており、専用のゲッタリング領域６２４を有するｐチャネル型ＴＦＴに比べて、ゲッタリング効果は劣るが、ゲッタリング領域の面積が大きく取れることと、ゲッタリングに必要な距離が小さくなるため、ある程度のゲッタリング効果は得られる。
【０２５８】
また、この加熱処理工程で、ｎチャネル型ＴＦＴのソース・ドレイン領域６２２にドーピングされたｎ型不純物（リン）と、ｐチャネル型ＴＦＴのソース・ドレイン領域６２３にドーピングされたｐ型不純物（ホウ素）の活性化も同時に行われる。その結果、ｎチャネル型ＴＦＴのソース・ドレイン領域６２２のシート抵抗値は、０．５〜１ｋΩ／□程度となり、ｐチャネル型ＴＦＴのソース・ドレイン領域６２３のシート抵抗値は、１〜１．５ｋΩ／□程度であった。しかしながら、ゲッタリング領域６２４においては、ドーピングされたｎ型不純物元素のリンとｐ型不純物元素のホウ素がキャリア（電子とホール）を打ち消しあい、また、上層のゲート絶縁膜が薄ことによる注入ダメージもあり、そのシート抵抗値は数十ｋΩ／□と、ソース・ドレイン領域としては機能しないような値となっている。但し、ｐチャネル型ＴＦＴの半導体層において、ゲッタリング領域は、ＴＦＴにおいてキャリアの移動を妨げないような配置で、ソース領域またはドレイン領域とは別の領域に形成されるため、トランジスタ動作上問題とはならない。この工程後に、レーザーラマン分光法により、それぞれの領域のラマン分光スペクトルにおける非晶質ＳｉのＴＯフォノンピークＰａと結晶ＳｉのＴＯフォノンピークＰｃとの比Ｐａ／Ｐｃを測定すると、ゲッタリング領域６２４の方がチャネル領域６１５ｐやソース・ドレイン領域６２３より大きくなっていた。
【０２５９】
次いで、図１０（Ｅ）に示すように、層間絶縁膜を形成する。本実施形態では、膜厚２００ｎｍの窒化ケイ素膜６２６と膜厚７００ｎｍの酸化ケイ素膜６２７とを積層形成し、２層構造とした。
【０２６０】
さらに、３００〜５００℃で１時間程度の熱処理を行う。これにより、層間絶縁膜（特に窒化ケイ素膜６２６）から、活性領域およびゲート絶縁膜の界面へ水素原子が供給され、ＴＦＴ特性を劣化させる不対結合手（ダングリングボンド）を終端化し不活性化する。
【０２６１】
次に、層間絶縁膜にコンタクトホールを形成して、金属材料によってＴＦＴの電極・配線６２８を形成し、図１０（Ｅ）に示すｎチャネル型ＴＦＴ６２９とｐチャネル型ＴＦＴ６３０とを完成させる。さらに必要に応じて、ゲート電極６１９、６１３の上にもコンタクトホールを設けて、配線６２８により必要な電極間を接続する。
【０２６２】
以上の実施形態にしたがって作製したそれぞれのＴＦＴの電界効果移動度は、前述の他の実施形態と同様の良好な特性を示す。また、本実施形態では、第３から第５の実施形態に比べ、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとにおいて、それぞれのソース・ドレイン領域およびゲッタリング領域の形成工程で、ゲート電極をドーピングマスクとして利用することで、さらにフォトリソ工程が削減できるため、製造工程を簡略化でき、半導体装置の製造コストを低減と良品率の向上が図れた。
【０２６３】
（第７実施形態）
本発明を用いた第７の実施の形態について説明する。本実施形態でも、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを相補型に構成したＣＭＯＳ構造の回路をガラス基板上に作製する工程について、説明を行う。
【０２６４】
図１１および図１２は、本実施形態で説明するＴＦＴの作製工程を示す断面図であり、図１１（Ａ）から（Ｆ）、図１２（Ａ）から（Ｅ）の順にしたがって工程が順次進行する。
【０２６５】
前述の第１から第３の実施形態と類似の方法で、図１１（Ａ）において、ガラス基板７０１のＴＦＴを形成する表面に、酸化窒化ケイ素膜からなる下層の第１下地膜７０２と、酸化ケイ素膜からなる第２の下地膜７０３を積層形成し、続いて、例えば５０ｎｍの厚さのａ−Ｓｉ膜７０４を形成する。そして、図１１（Ｂ）に示すように、前述の第１から第３の実施形態と類似の方法により、ａ−Ｓｉ膜７０４表面上にニッケル７０５の微量添加を行う。
【０２６６】
次に、第１の加熱処理を行い、ａ−Ｓｉ膜７０４に添加されたニッケル７０５を触媒として、ａ−Ｓｉ膜７０４を固相状態で結晶化し、結晶質ケイ素膜７０４ａを得る。この状態が図１１（Ｃ）に相当する。そして、図１１（Ｄ）に示すように、前述の第１から第３の実施形態と類似の方法で、レーザー光７０６を照射し、この結晶質ケイ素膜７０４ａの結晶性を向上させ、より高品質な結晶質ケイ素膜７０４ｂとする。
【０２６７】
その後、結晶質ケイ素膜７０４ｂの不要な領域を除去して素子間分離を行う。上記工程により、図１１（Ｅ）に示すように、後にｎチャネル型ＴＦＴとｐチャネル型ＴＦＴの半導体層となる島状の結晶質ケイ素膜７０７ｎと７０７ｐとが形成される。
【０２６８】
続いて、例えば厚さ１００ｎｍのゲート絶縁膜７０８を形成し、その上に導電膜７０９をスパッタ法またはＣＶＤ法などを用いて形成する。導電膜としては高融点金属のＷ、Ｔａ、Ｔｉ、Ｍｏまたはその合金材料のいずれかを用いればよい。本実施形態では、Ｗを用いた。次いで、導電膜７０９上にレジストからなるマスク７１０、７１１を形成する。なお、このマスク７１０、７１１は、ゲート電極を形成するためのマスクである。本実施形態では、ｎチャネル型ＴＦＴにおいて、第２のゲート電極用導電層を、その半導体層に、ｐ型を付与する不純物元素が添加される領域（後のゲッタリング領域）を形成するためのマスクとして用いるというものであるため、ｎチャネル型ＴＦＴのマスク７１０の幅はｐチャネル型ＴＦＴのマスク７１１の幅より大きめに設計されている。この状態が図１１（Ｆ）に相当する。
【０２６９】
続いて、導電膜７０９をエッチングして、第２のゲート電極用導電層７１２、第１のゲート電極７１３を形成する。ｎチャネル型ＴＦＴにおいては、第２のゲート電極用導電層７１２により、半導体層７０７ｎの外縁部が露出された状態となっている。また、第１のゲート電極７１３は、後にｐチャネル型ＴＦＴのゲート電極となる。そして、レジストマスク７１０、７１１を除去した後、図１２（Ａ）に示すように、イオンドーピング法によって、第２のゲート電極用導電層７１２と第１のゲート電極７１３をマスクとして、それぞれの半導体層にｐ型を付与する不純物（ホウ素）７１４を注入する。ドーピングガスとして、ジボラン（Ｂ２Ｈ６）を用い、加速電圧を４０ｋＶ〜８０ｋＶ、例えば７０ｋＶとし、ドーズ量は１×１０１５〜１×１０１６ｃｍ−２、例えば７×１０１６ｃｍ−２とする。この工程により、ｎチャネル型ＴＦＴの半導体層７０７ｎにおいては、第２のゲート電極用導電層７１２より露出している領域７１６にホウ素が注入される。そして、ｐチャネル型ＴＦＴの半導体層７０７ｐにおいては、ゲート電極７１３下部のチャネル領域７１５ｐ以外の領域７１７にホウ素７１４が注入される。このときの領域７１６と領域７１７におけるｐ型不純物元素（ホウ素）７１４の膜中濃度は１．５×１０１９〜３×１０２１／ｃｍ３となっている。
【０２７０】
続いて、ｎチャネル型ＴＦＴの第２のゲート電極用導電層７１２を所定の形状にエッチングするためのレジストからなるマスク７１８、およびｐチャネル型ＴＦＴの半導体層にゲッタリング領域を形成するためのレジストからなるマスク７１９を形成する。ここで、マスク７１８の幅は、第２のゲート電極用導電層７１２の幅より小さくなるように形成される。この状態が図１２（Ｂ）の状態に相当する。
【０２７１】
その後、エッチングによりｎチャネル型ＴＦＴにおいて所定の形状となる第２のゲート電極７２０を形成する。本実施形態では、このときのエッチング条件として、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用い、エッチング用ガスにＣＦ４とＣｌ２とＯ２とを用い、それぞれのガス流量比を２５／２５／１０（ｓｃｃｍ）とし、１Ｐａの圧力でコイル型の電極に５００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入してプラズマを生成してエッチングを行った。基板側（試料ステージ）にも１５０ＷのＲＦ（１３．５６ＭＨｚ）電力を投入し、実質的に負の自己バイアス電圧を印加した。このエッチング工程において、第２のゲート電極用導電層７１２とレジストマスク７１９から露出している領域のゲート絶縁膜７０８は、当初よりエッチング雰囲気に晒されることになり、その領域でゲート絶縁膜７０８が薄膜化される。ゲート絶縁膜７０８を薄膜化させる量のコントロールは、エッチングガスの流量比によりコントロールできる。本実施形態では、このときのゲート絶縁膜のエッチング量を５０ｎｍとなるようにした。したがって、この工程により、第２のゲート電極７２０の形成工程と兼ねて、ゲート絶縁膜を薄膜化する工程が行われ、選択的に一部分が薄膜化されたゲート絶縁膜７２１が得られる。本実施形態では、ゲート絶縁膜７２１の膜厚は、薄膜化された領域で５０ｎｍ程度になっている。また、第２のゲート電極７２０は、後にｎチャネル型ＴＦＴのゲート電極となる。
【０２７２】
次に、この状態で、図１２（Ｃ）に示すように、イオンドーピング法によって、それぞれの半導体層に不純物（リン）７２２を高濃度に注入する。このとき、ｎチャネル型ＴＦＴの半導体層７０７ｎにおいては、ゲート電極７２０下部以外の領域にリンが注入され、ｐチャネル型ＴＦＴにおいては、ゲート電極７１３を一回り大きく覆い、半導体層７０７ｐの外縁部を露出させるように形成されたフォトレジストマスク７１９に覆われていない領域にリンが注入される。このとき、ドーピングガスとしてフォスフィン（ＰＨ３）を用い、加速電圧を６０〜９０ｋＶ、例えば７０ｋＶ、ドーズ量を２×１０１５〜１×１０１６ｃｍ−２、例えば５×１０１５ｃｍ−２とする。このときのリン７２２のドーピングは、上層のゲート絶縁膜７２１を越して行われ、上に存在するゲート絶縁膜７２１の膜厚により、ゲート絶縁膜が薄膜化された領域とそれ以外の領域とで、リンのドーピングの状態が大きく異なってくる。
【０２７３】
このときのドーピングプロファイルを図１９に示す。領域７２３においては、上層の厚さ１００ｎｍのゲート絶縁膜７２１を介してリンのドーピングが行なわれるため、図１９において深さ１０００〜１５００Å（１００〜１５０ｎｍ）の位置が領域７２３のケイ素膜中にドーピングされるリンの濃度となる。これに対して、上層のゲート絶縁膜が薄膜化された領域７２５ｎと７２５ｐにおいては、上にゲート絶縁膜の厚さが本実施形態では５０ｎｍとなっているので、図１９において深さ５００〜１０００Å（５０〜１００ｎｍ）の位置が領域７２５ｎと７２５ｐのケイ素膜中にドーピングされるリンの濃度となる。よって、領域７２３と、上層のゲート絶縁膜が薄膜化された領域７２５ｎ、７２５ｐとでは、同一のドーピング工程であるにもかかわらず、大きな濃度差が生じ、領域７２５ｎ、７２５ｐにドーピングされるリンの実量は、領域７２３の５倍以上となっている。それだけでなく、領域７２５ｎ、７２５ｐでは、上層のゲート絶縁膜が薄い分、ゲート絶縁膜が厚い領域７２３に比べて相対的に高い加速電圧でリンイオンが半導体層中に注入されるため、個々のイオンの衝撃エネルギーが大きく、結晶性が完全に崩れ、非晶質となる。これに対して、領域７２３では、ゲート絶縁膜により注入時におけるイオンの衝撃エネルギーが緩和され、非晶質化がおこらず、結晶状態を維持することができる。
【０２７４】
この工程により、ｎチャネル型ＴＦＴにおいて、ゲート電極７２０下部でリンが注入されない領域７１５ｎはチャネル領域となり、領域７２３は後のＴＦＴのソース・ドレイン領域となり、領域７２５ｎはゲッタリング領域となる。また、ｐチャネル型ＴＦＴにおいては、高濃度に不純物（リン）７２２が注入された領域７２５ｐは、ゲッタリング領域となり、レジストマスク７１９に覆われ、高濃度のリンがドーピングされなかった領域は、ｐ型不純物領域として残り、ｐチャネル型ＴＦＴのソース・ドレイン領域７２４を形成する。ゲッタリング領域の７２５ｎと７２５ｐは、前工程でのホウ素７１４に加えて高濃度のリン７２２が合わせてドーピングされた状態となっている。このようにして、簡易に、ゲッタリング領域とソース・ドレイン領域とを、それぞれの目的に見合った状態で作り分けることができる。このときのゲッタリング領域７２５ｎ、７２５ｐにおけるｎ型不純物元素（リン）７２２の膜中濃度は１×１０１９〜１×１０２１／ｃｍ３となっている。
【０２７５】
次いで、レジストマスク７１８、７１９を除去した後、これを不活性雰囲気下、例えば窒素雰囲気にて第２の熱処理を行う。本実施形態では、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）により行った。窒素雰囲気中にて、基板表面に高温の窒素ガスを吹き付け、瞬時に昇降温を行う方式のＲＴＡ装置を用い、６７０℃で５分のＲＴＡ処理を行った。この熱処理工程で、それぞれの半導体層７０７ｎ、７０７ｐにおいては、ソース・ドレイン領域の外側に形成されたゲッタリング領域７２５ｎ、７２５ｐに高濃度にドーピングされているリンとホウ素が、その領域でのニッケルに対する固溶度を高め、さらにニッケルに対する偏析サイトを形成する。また、領域７２５ｎ、７２５ｐは、上層のゲート絶縁膜薄膜化の効果で、ドーピング時に非晶質化しており、ニッケルに対する自由エネルギーが低下しており、結晶欠陥や不対結合手（ダングリングボンド）もニッケルの偏析サイトとして機能する。これらがゲッタリング効果を相乗的に高め、ｎチャネル型ＴＦＴの半導体層７０７ｎにおいては、チャネル領域７１５ｎおよびソース・ドレイン領域７２３に存在しているニッケルを、チャネル領域からソース・ドレイン領域、そしてゲッタリング領域７２５ｎへと、図１２（Ｄ）の矢印７２６で示される方向に移動させる。リンのみがドーピングされたソース／ドレイン領域７２３もゲッタリング効果を有するが、リンがより多くドーピングされ非晶質化し、且つホウ素もドーピングされたゲッタリング領域７２５ｎの能力が圧倒的に高いので、ゲッタリング領域７２５ｎにニッケルが集められる。また、ｐチャネル型ＴＦＴの半導体層７０７ｐにおいても、ソース・ドレイン領域の外側に形成されたゲッタリング領域７２５ｐが、ｎチャネルＴＦＴのゲッタリング領域７２５ｎと同様に非常に高いゲッタリング能力を有し、チャネル領域７１５ｐ、ソース・ドレイン領域７２４に存在しているニッケルを、チャネル領域からソース・ドレイン領域、そしてゲッタリング領域７２５ｐへと、同様に矢印７２６で示される方向に移動させる。このゲッタリングのための第２の熱処理工程により、ゲッタリング領域７２５ｎ、７２５ｐには、触媒元素が移動してくるため、触媒元素が、１×１０１９／ｃｍ３以上の濃度となる。
【０２７６】
また、この加熱処理工程で、ｎチャネル型ＴＦＴのソース・ドレイン領域７２３にドーピングされたｎ型不純物（リン）と、ｐチャネル型ＴＦＴのソース・ドレイン領域７２４にドーピングされたｐ型不純物（ホウ素）の活性化も同時に行われる。その結果、ｎチャネル型ＴＦＴのソース・ドレイン領域７２３のシート抵抗値は、０．５〜１．５ｋΩ／□程度となり、ｐチャネル型ＴＦＴのソース・ドレイン領域７２４のシート抵抗値は、１〜２ｋΩ／□程度であった。しかしながら、ゲッタリング領域７２５ｎと７２５ｐにおいては、結晶化がほぼ完全に非晶質化しているため、上記の加熱処理では結晶回復せず、非晶質成分を有した状態となっている。この領域の抵抗は極めて高いが、ＴＦＴとしてのキャリアの移動を妨げないように、ソース領域またはドレイン領域とは別の領域として形成されるので、問題とはならない。この工程後に、レーザーラマン分光法により、それぞれの領域のラマン分光スペクトルにおける非晶質ＳｉのＴＯフォノンピークＰａと結晶ＳｉのＴＯフォノンピークＰｃとの比Ｐａ／Ｐｃを測定すると、ゲッタリング領域の方がチャネル領域やソース／ドレイン領域より大きくなっている。この加熱処理工程後、これ以上の高温工程は行わないため、この状態はＴＦＴ完成後も維持される。
【０２７７】
次いで、図１２（Ｅ）に示すように、層間絶縁膜を形成する。本実施形態では、膜厚２００ｎｍの窒化ケイ素膜７２７と膜厚７００ｎｍの酸化ケイ素膜７２８とを積層形成し、２層構造とした。
【０２７８】
さらに、３００〜５００℃で１時間程度の熱処理を行う。これにより、層間絶縁膜（特に窒化ケイ素膜７２７）から、活性領域およびゲート絶縁膜の界面へ水素原子が供給され、ＴＦＴ特性を劣化させる不対結合手（ダングリングボンド）を終端化し不活性化する。
【０２７９】
次に、層間絶縁膜にコンタクトホールを形成して、金属材料によってＴＦＴの電極・配線７２９を形成し、図１２（Ｅ）に示すｎチャネル型ＴＦＴ７３０とｐチャネル型ＴＦＴ７３１とを完成させる。さらに必要に応じて、ゲート電極７１３、７２０の上にもコンタクトホールを設けて、配線７２９により必要な電極間を接続する。
【０２８０】
以上の実施形態にしたがって作製したそれぞれのＴＦＴの電界効果移動度や閾値電圧は、他の実施形態と同様の良好な特性を示す。また、従来例で頻繁に見られたＴＦＴオフ動作時のリーク電流の異常な増大が全く無く、繰り返し測定やバイアスや温度ストレスによる耐久性試験を行っても、ほとんど特性劣化は見られず、ＣＭＯＳ構造回路でインバーターチェーンやリングオシレーター等の回路を形成した場合、従来のものと比べて非常に信頼性が高く、安定した回路特性を示した。
【０２８１】
さらに、本実施形態では、第４および第５実施形態に比べ、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとにおいて、それぞれのソース・ドレイン領域およびゲッタリング領域の形成工程で、ゲート電極をドーピングマスクとして利用する。したがって、さらにフォトリソ工程が削減できるため、製造工程を簡略化でき、半導体装置の製造コストを低減と良品率の向上が図れた。
【０２８２】
（第８実施形態）
本発明を用いた第８の実施の形態について説明する。本実施形態でも、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを相補型に構成したＣＭＯＳ構造の回路をガラス基板上に作製する工程について、説明を行う。
【０２８３】
図１３および図１４は、本実施形態で説明するＴＦＴの作製工程を示す断面図であり、図１３（Ａ）から（Ｆ）、図１４（Ａ）から（Ｅ）の順にしたがって工程が順次進行する。
【０２８４】
前述の第１から第３の実施形態と類似の方法で、図１３（Ａ）において、ガラス基板８０１のＴＦＴを形成する表面に、酸化窒化ケイ素膜からなる下層の第１下地膜８０２と、酸化ケイ素膜からなる第２の下地膜８０３を積層形成し、続いて、例えば５０ｎｍの厚さのａ−Ｓｉ膜８０４を形成する。そして、図１３（Ｂ）に示すように、前述の第１から第３の実施形態と類似の方法により、ａ−Ｓｉ膜８０４表面上にニッケル８０５の微量添加を行う。
【０２８５】
次に、第１の加熱処理を行い、ａ−Ｓｉ膜８０４に添加されたニッケル８０５を触媒として、ａ−Ｓｉ膜８０４を固相状態で結晶化し、結晶質ケイ素膜８０４ａを得る。この状態が図１３（Ｃ）に相当する。そして、図１３（Ｄ）に示すように、前述の第１から第３の実施形態と類似の方法で、レーザー光８０６を照射し、この結晶質ケイ素膜８０４ａの結晶性を向上させ、より高品質な結晶質ケイ素膜８０４ｂとする。
【０２８６】
その後、結晶質ケイ素膜８０４ｂの不要な部分を除去して素子間分離を行う。上記工程により、図１３（Ｅ）に示すように、後にｎチャネル型ＴＦＴとｐチャネル型ＴＦＴの半導体層となる島状の結晶質ケイ素膜８０７ｎと８０７ｐとが形成される。
【０２８７】
続いて、例えば厚さ１００ｎｍのゲート絶縁膜８０８を形成し、その上に導電膜８０９をスパッタ法またはＣＶＤ法などを用いて形成する。導電膜としては高融点金属のＷ、Ｔａ、Ｔｉ、Ｍｏまたはその合金材料のいずれかを用いればよい。本実施形態では膜厚４５０ｎｍ程度のＷを用いた。次いで、導電膜８０９上にレジストからなるマスク８１０、８１１を形成する。なお、このマスク８１０、８１１は、ゲート電極を形成するためのマスクである。本実施形態では、ｐチャネル型ＴＦＴのゲート電極を、半導体層８０７ｐにｎ型を付与する不純物元素が添加される領域（後のゲッタリング領域）を形成するためのマスクとして用いるというものであるため、ｐチャネル型ＴＦＴ上のマスク８１１の幅はｎチャネル型ＴＦＴのマスク８１０の幅より大きめに設計されている。この状態が、図１３（Ｆ）に相当する。
【０２８８】
次に、導電膜８０９をエッチングして第１のゲート電極８１２、第２のゲート電極用導電層８１３を形成する。ここで、第１のゲート電極８１２は、後にｎチャネル型ＴＦＴのゲート電極となる。そして、レジストマスク８１０、８１１を除去した後、図１４（Ａ）に示すように、ｎ型不純物元素（本実施形態ではリン）８１４を添加（第１のドーピング工程）して、ｎ型不純物元素を１×１０１９〜１×１０２１／ｃｍ３の濃度で含むｎ型不純物領域８１６、８１７を形成する。なお、第１のゲート電極８１２と重なる領域の半導体層８１５ｎには、リンは注入されず、後のｎチャネル型ＴＦＴのチャネル領域となる。
【０２８９】
続いて、ｐチャネル型ＴＦＴの第２のゲート電極用導電層８１３を所定の形状にエッチングするためのレジストからなるマスク８１９、およびｎチャネル型ＴＦＴの半導体層にゲッタリング領域を形成するためのレジストからなるマスク８１８を形成する。ここで、マスク８１９の幅は、第２のゲート電極用導電層８１３の幅より小さくなるように形成される。また、マスク８１８は、ｎチャネル型ＴＦＴにおいては、ゲート電極８１２を一回り大きく覆い、半導体層８０７ｐの外縁部を露出させるように形成される。この状態が図１４（Ｂ）の状態に相当する。
【０２９０】
その後、エッチングによりｐチャネル型ＴＦＴにおいて所定の形状となる第２のゲート電極８２０を形成する。このときのエッチング条件としては、第７実施形態と同様、ＩＣＰエッチング法を用い、エッチング用ガスにＣＦ４とＣｌ２とＯ２とを用い、エッチングを行った。このエッチング工程において、第２のゲート電極用導電層８１３とレジストマスク８１８から露出している領域のゲート絶縁膜８０８は、当初よりエッチング雰囲気に晒されることになり、その領域でゲート絶縁膜８０８が薄膜化される。ゲート絶縁膜８０８を薄膜化させる量のコントロールは、エッチングガスの流量比によりコントロールできる。本実施形態では、このときのゲート絶縁膜のエッチング量を３０ｎｍとなるようにした。したがって、この工程により、第２のゲート電極８２０の形成工程と兼ねて、ゲート絶縁膜を薄膜化する工程が行われ、選択的に一部分が薄膜化されたゲート絶縁膜８２１が得られる。本実施形態では、ゲート絶縁膜８２１の膜厚は、薄膜化された領域で７０ｎｍ程度になっている。また、第２のゲート電極８２０は、後にｐチャネル型ＴＦＴのゲート電極となる。
【０２９１】
次に、図１４（Ｃ）に示すような状態で、イオンドーピング法によって、レジストマスク８１８とｐチャネル型ＴＦＴのゲート電極８２０をマスクとして、半導体層にｐ型を付与する不純物（ホウ素）８２２を注入する。ドーピングガスとして、ジボラン（Ｂ２Ｈ６）を用い、加速電圧を７０ｋＶとし、ドーズ量は７×１０１６ｃｍ−２とした。このとき、それぞれの半導体層８０７ｎと８０７ｐとにおいて、マスク８１８とｐチャネル型ＴＦＴのゲート電極８２０に覆われていない領域に、上層のゲート絶縁膜８２１を越してホウ素がドーピングされるが、上に存在するゲート絶縁膜８２１の膜厚により、ゲート絶縁膜が薄膜化された領域８２５ｎ、８２５ｐとそれ以外の領域８２４とで、実際にドーピングされるホウ素の量が異なり、その結晶状態も異なる。ゲート絶縁膜の薄い領域８２５ｎ、８２５ｐでは、領域８２４に比べてホウ素の濃度が高くなっていると共に、上層のゲート絶縁膜が薄い分、領域８２４に比べて相対的に高い加速電圧でホウ素イオンが半導体層中に注入されるため、個々のイオンの衝撃エネルギーが大きく、結晶性がより崩れた状態となる。これに対して、領域８２４では、ゲート絶縁膜により注入時におけるイオンの衝撃エネルギーが緩和され、良好な結晶状態を維持することができる。
【０２９２】
この工程により、ｐチャネル型ＴＦＴの半導体層８０７ｐにおいて、領域８２４は、後のＴＦＴのソース・ドレイン領域となり、領域８２５ｐは、先の工程で注入されたリン８１４に加えて、高濃度のホウ素８２２が注入され、さらにその結晶状態が崩れた状態となっており、ゲッタリング領域として機能する。ゲート電極８２０下部のホウ素が注入されなかった領域８１５ｐは、ｐチャネル型ＴＦＴのチャネル領域となる。また、ｎチャネル型ＴＦＴの半導体層８０７ｎにおいても、領域８２５ｎは、８２５ｐと同様に高濃度のリンとホウ素が注入され、結晶状態が崩れた状態となっており、ゲッタリング領域となる。レジストマスク８１８に覆われ、ホウ素がドーピングされなかった領域は、ｎ型不純物領域として残り、ｎチャネル型ＴＦＴのソース・ドレイン領域８２３を形成する。このようにして、簡易に、ゲッタリング領域とソース・ドレイン領域とを、それぞれの目的に見合った状態で作り分けることができる。このときのゲッタリング領域８２５ｎ、８２５ｐにおけるｐ型不純物元素（ホウ素）８２２の膜中濃度は１．５×１０１９〜３×１０２１／ｃｍ３となっている。
【０２９３】
次いで、レジストマスク８１８、８１９を除去した後、これを不活性雰囲気下、例えば窒素雰囲気にて第２の熱処理を行う。本実施形態では、６７０℃で５分のＲＴＡ処理を行った。ＲＴＡ装置としては、窒素雰囲気中にて、基板表面に高温の窒素ガスを吹き付け、瞬時に昇降温を行う方式を用いた。この熱処理工程で、それぞれの半導体層８０７ｎ、８０７ｐにおいては、ソース・ドレイン領域の外側に形成されたゲッタリング領域８２５ｎ、８２５ｐに高濃度にドーピングされているリンとホウ素が、その領域でのニッケルに対する固溶度を高め、さらにニッケルに対する偏析サイトを形成する。また、領域８２５ｎ、８２５ｐは、上層のゲート絶縁膜薄膜化の効果で、ドーピング時に非晶質化が進行しており、これらの結晶欠陥や不対結合手（ダングリングボンド）もニッケルの偏析サイトとして機能する。これらがゲッタリング効果を相乗的に高め、ｎチャネル型ＴＦＴの半導体層８０７ｎにおいては、チャネル領域８１５ｎおよびソース・ドレイン領域８２３に存在しているニッケルを、チャネル領域からソース・ドレイン領域、そしてゲッタリング領域８２５ｎへと、図１４（Ｄ）の矢印８２６で示される方向に移動させる。リンのみがドーピングされたソース／ドレイン領域８２３もゲッタリング効果を有するが、リンに加えてホウ素もドーピングされ、非晶質化がより進行しているゲッタリング領域８２５ｎの能力が圧倒的に高いので、ゲッタリング領域８２５ｎにニッケルが集められる。また、ｐチャネル型ＴＦＴの半導体層８０７ｐにおいても、ソース・ドレイン領域の外側に形成されたゲッタリング領域８２５ｐが、ｎチャネルＴＦＴのゲッタリング領域８２５ｎと同様のゲッタリング能力を有し、チャネル領域８１５ｐ、ソース・ドレイン領域８２４に存在しているニッケルを、チャネル領域からソース・ドレイン領域、そしてゲッタリング領域８２５ｐへと、同様に矢印８２６で示される方向に移動させる。このゲッタリングのための第２の熱処理工程により、ゲッタリング領域８２５ｎ、８２５ｐには、触媒元素が移動してくるため、触媒元素が、１×１０１９／ｃｍ３以上の濃度となる。
【０２９４】
また、この加熱処理工程で、ｎチャネル型ＴＦＴのソース・ドレイン領域８２３にドーピングされたｎ型不純物（リン）と、ｐチャネル型ＴＦＴのソース・ドレイン領域８２４にドーピングされたｐ型不純物（ホウ素）の活性化も同時に行われる。その結果、ｎチャネル型ＴＦＴのソース・ドレイン領域８２３のシート抵抗値は、０．５〜１．５ｋΩ／□程度となり、ｐチャネル型ＴＦＴのソース・ドレイン領域８２４のシート抵抗値は、１〜２ｋΩ／□程度であった。しかしながら、ゲッタリング領域８２５ｎ、８２５ｐにおいては、ドーピングされたｎ型不純物元素のリンとｐ型不純物元素のホウ素がキャリア（電子とホール）を打ち消しあい、また、上層のゲート絶縁膜が薄ことによる注入ダメージもあり、そのシート抵抗値は数十ｋΩ／□と、ソース・ドレイン領域としては機能しないような値となっている。但し、これらのゲッタリング領域は、ＴＦＴにおいてキャリアの移動を妨げないような配置で、ソース領域またはドレイン領域とは別の領域に形成されるため、トランジスタ動作上問題とはならない。この工程後に、レーザーラマン分光法により、それぞれの領域のラマン分光スペクトルにおける非晶質ＳｉのＴＯフォノンピークＰａと結晶ＳｉのＴＯフォノンピークＰｃとの比Ｐａ／Ｐｃを測定すると、ゲッタリング領域の方がチャネル領域やソース・ドレイン領域より大きくなっていた。
【０２９５】
次いで、図１４（Ｅ）に示すように、層間絶縁膜を形成する。本実施形態では、膜厚２００ｎｍの窒化ケイ素膜８２７と膜厚７００ｎｍの酸化ケイ素膜８２８とを積層形成し、２層構造とした。
【０２９６】
さらに、３００〜５００℃で１時間程度の熱処理を行う。これにより、層間絶縁膜（特に窒化ケイ素膜８２７）から、活性領域およびゲート絶縁膜の界面へ水素原子が供給され、ＴＦＴ特性を劣化させる不対結合手（ダングリングボンド）を終端化し不活性化する。
【０２９７】
次に、層間絶縁膜にコンタクトホールを形成して、金属材料によってＴＦＴの電極・配線８２９を形成し、図１４（Ｅ）に示すｎチャネル型ＴＦＴ８３０とｐチャネル型ＴＦＴ８３１とを完成させる。さらに必要に応じて、ゲート電極８１２、８２０の上にもコンタクトホールを設けて、配線８２９により必要な電極間を接続する。
【０２９８】
以上の実施形態にしたがって作製したそれぞれのＴＦＴの電界効果移動度は、他の実施形態と同様の良好な特性を示す。また、従来例で頻繁に見られたＴＦＴオフ動作時のリーク電流の異常な増大が全く無く、繰り返し測定やバイアスや温度ストレスによる耐久性試験を行っても、ほとんど特性劣化は見られず、ＣＭＯＳ構造回路でインバーターチェーンやリングオシレーター等の回路を形成した場合、従来のものと比べて非常に信頼性が高く、安定した回路特性を示した。
【０２９９】
さらに、本実施形態でも、第３実施形態に比べ、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとにおいて、それぞれのソース・ドレイン領域およびゲッタリング領域の形成工程で、ゲート電極をドーピングマスクとして利用する。したがって、さらにフォトリソ工程が削減できるため、製造工程を簡略化でき、半導体装置の製造コストを低減と良品率の向上が図れた。
【０３００】
（第９実施形態）
本実施形態では、第１〜第８の実施形態とは異なる結晶化方法について説明する。説明には図１５を用いる。図１５は、本実施形態での作製工程を示す断面図であり、（Ａ）から（Ｅ）にしたがって作製工程が順次進行する。
【０３０１】
まず、第１〜第８の実施形態と同様に、基板（本実施形態ではガラス基板）９０１上に、基板からの不純物拡散を防ぐために、酸化ケイ素膜、窒化ケイ素膜または酸化窒化ケイ素膜などの下地膜を形成する。本実施形態では、窒化ケイ素膜を下層の第１下地膜９０２として成膜し、その上に酸化ケイ素膜を第２の下地膜９０３を積層形成した。次に、３０〜８０ｎｍの厚さでａ−Ｓｉ膜９０４を、第１〜第８実施形態と類似の方法で形成する。この工程は下地絶縁膜と非晶質半導体膜を大気解放しないで連続的に形成しても構わない。
【０３０２】
次に、酸化ケイ素膜でなるマスク絶縁膜９０５を２００ｎｍ程度の厚さに形成する。マスク絶縁膜は、図１５（Ａ）に示すように、半導体膜に触媒元素をドープするための開口部９００を有している。
【０３０３】
次に、図１５（Ｂ）に示すように、重量換算で１００ｐｐｍの触媒元素（本実施形態ではニッケル）を含む水溶液（酢酸ニッケル水溶液）をスピンコート法で塗布して、触媒元素層９０６を形成する。この時、触媒元素９０６は、マスク絶縁膜９０５の開口部９００において、選択的にａ−Ｓｉ膜９０４に接触して、触媒元素添加領域が形成される。
【０３０４】
また、本実施形態ではスピンコート法でニッケルをドープする方法を用いたが、蒸着法やスパッタ法などにより触媒元素でなる薄膜（本実施形態の場合はニッケル膜）をａ−Ｓｉ膜上に形成する手段をとっても良い。
【０３０５】
次に、５００〜６５０℃（好ましくは５５０〜６００℃）で６〜２０時間（好ましくは８〜１５時間）の加熱処理を行う。本実施形態では、５７０℃で１４時間の加熱処理を行う。その結果、図１５（Ｃ）に示すように、触媒元素添加領域９００に結晶核が発生し、領域９００のａ−Ｓｉ膜がまず結晶化され、結晶質ケイ素膜９０４ａとなる。さらに結晶化領域を起点として概略基板と平行な方向（矢印９０７で示した方向）に結晶化が進行し、巨視的な結晶成長方向が揃った結晶質ケイ素膜９０４ｂが形成される。このとき、マスク９０５上に存在するニッケル９０６は、マスク膜９０５に阻まれ、下層のａ−Ｓｉ膜へは到達せず、領域９００において導入されたニッケルのみによりａ−Ｓｉ膜９０４の結晶化が行われる。また、横方向への結晶成長が到達しない領域は非晶質領域９０４ｃとして残る。但し、レイアウトによっては、隣接した開口部より横方向に結晶成長した領域とぶつかり合って境界が生じる場合もあり、この場合は非晶質領域とはならない。
【０３０６】
マスクとして用いた酸化ケイ素膜９０５を除去した後、得られた結晶質シリコン膜には、図１５（Ｄ）で示すようにレーザー光を照射して、第１〜第８の実施形態と同様に、結晶性の改善を行ってもよい。これにより、横方向に結晶成長した領域９０４ｂの結晶質ケイ素膜は、より高品質化され、結晶質ケイ素膜９０４ｄとなる。
【０３０７】
続いて、横方向に結晶成長した領域９０４ｄの結晶質ケイ素膜を所定の形状にエッチングして、後のＴＦＴの半導体層９０９を形成する。
このような本実施形態で示した結晶化方法を第１〜第８の実施形態における結晶化工程に適応することで、より電流駆動能力の高い高性能なＴＦＴを実現することができる。
【０３０８】
（第１０実施形態）
本実施形態では、図１６、図１７を用いて、第１〜第８の実施形態で示した半導体膜の結晶化に用いた触媒元素を移動させるためのゲッタリング領域のＴＦＴ半導体層中での配置例を示す。
【０３０９】
本実施形態を第１から第８の実施形態のＴＦＴ作製工程に適用することにより、ｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴの半導体層に様々な形状のゲッタリング領域を形成することが可能である。また、ｎチャネル型ＴＦＴの半導体層におけるゲッタリング領域とｐチャネル型ＴＦＴの活性領域におけるゲッタリング領域との面積を概略等しくし、ゲッタリング領域からチャネル領域までの距離を概略等しくすることで、さらに、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとの触媒元素に対するゲッタリングの効率を揃えるという効果を向上させることができる。以下に、半導体層に形成されるゲッタリング領域の形状の例を示す。
【０３１０】
なお、ｎチャネル型ＴＦＴの半導体層におけるゲッタリング領域とｐチャネル型ＴＦＴの半導体層におけるゲッタリング領域との面積を概略等しくするとは、それぞれのＴＦＴにおいて、半導体層（チャネル領域）の幅をＷ、ゲッタリング領域の面積Ｓとしたとき、半導体層（チャネル領域）の幅Ｗおよびゲッタリング領域の面積Ｓの比Ｓ／Ｗがｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴにおいて概略等しくすることである。
【０３１１】
図１６（Ａ）は、ゲッタリング領域１３ａ、１４ａが、ゲート電極１５ａ下部の半導体層に形成されるチャネル領域から離れた位置（半導体層の外縁部）に、ゲート電極１５ａと平行方向を長辺とする長方形状で、この長方形のコーナー部が半導体層のコーナー部に掛かる様に配置された例である。
【０３１２】
また、図１６（Ｂ）は、ゲッタリング領域１３ｂ、１４ｂがゲート電極１５ｂ下部の半導体層に形成されるチャネル領域から離れた位置（半導体層の外縁部）に、ゲート電極１５ｂと垂直方向を長辺とする長方形状で、この長方形のコーナー部が半導体層のコーナー部に掛かる様に配置された例である。
【０３１３】
また、図１６（Ｃ）は、ゲッタリング領域１３ｃ、１４ｃがゲート電極１５ｃ下部の半導体層に形成されるチャネル領域から離れた位置に（半導体層の外縁部）、ゲート電極１５ｃと平行方向を長辺とする長方形と垂直方向を長辺とする長方形を組み合わせてできた複雑な形状で、この形状のコーナー部が半導体層のコーナー部に掛かる様に配置された例である。この場合は、図１６（Ａ）または図１６（Ｂ）と比較して、ゲッタリング領域の面積を大きくすることができ、触媒元素に対するゲッタリング効率をより高められる。
【０３１４】
上記の何れの配置例に於いても、ゲッタリング領域は、ソース領域またはドレイン領域にそれぞれ形成されるコンタクト部（各ＴＦＴを電気的に接続する配線が半導体層と接続される部分を本明細書において、コンタクト部という）の間を流れる電流を妨げない位置に配置されている。即ち、図１６（Ａ）のゲッタリング領域１３ａ、１４ａは、ソース領域１１ａに形成されているコンタクト部１６ａとドレイン領域１２ａに形成されているコンタクト部１７ａの間を流れる電流を妨げない位置に配置されている。
【０３１５】
また、図１６（Ｂ）のゲッタリング領域１３ｂ、１４ｂは、ソース領域１１ｂに接続しているコンタクト部１６ｂとドレイン領域１２ｂに形成されているコンタクト部１７ｂの間を流れる電流を妨げない位置に配置されている。
【０３１６】
また、図１６（Ｃ）のゲッタリング領域１３ｃ、１４ｃは、ソース領域１１ｃに形成されているコンタクト部１６ｃとドレイン領域１２ｃに形成されているコンタクト部１７ｃの間を流れる電流を妨げない位置に配置されている。
【０３１７】
また、図１６（Ｄ）は、基本的に図１６（Ｃ）と同じ配置例であるが、ゲッタリング領域１３ｄ、１４ｄのゲッタリング効率拡大の為、ゲッタリング領域１３ｄ、１４ｄの更なる面積拡大が図られ、ゲッタリング領域１３ｄがコンタクト部１６ｄの一部に掛かった例である。基本的に、ゲッタリング領域１３ｄ、１４ｄがコンタクト部１６ｄ、１７ｄの一部に掛かっても問題ないが、重なる面積が最大でもコンタクト部１６ｄ、１７ｄの半分以下になる様に、留意する必要がある。従って、コンタクト部１６ｄ、１７ｄとゲッタリング領域１３ｄ、１４ｄとの間の設計距離は、各々の領域形成に対応するフォトリソグラフィ工程で使用する露光装置のアライメント精度を考慮して、好適な設計距離を決める必要がある。尚、ゲッタリング領域を設ける位置は、本実施形態の構成に限定されるものではなく、ソース領域とドレイン領域の間を流れる電流に影響を与えない（阻害しない）位置であれば任意の場所に設けても良い。
【０３１８】
また、図１７（Ａ）は、半導体層を複数のゲート電極１５ｅが横切り、その下部に複数のチャネル領域が形成される。また、複数のゲート電極の間には、ソース領域１１ｅ（またはドレイン領域１２ｅ）、ゲッタリング領域１８ｅ、コンタクト部１９ｅが形成されている。なお、半導体層の外縁部には図１６（Ａ）〜（Ｄ）と同様にゲッタリング領域１３ｅ、１４ｅが形成され、その内側にソース領域１１ｅまたはドレイン領域１２ｅおよびコンタクト部１６ｅ、１７ｅが形成されている。図１７（Ａ）に示した場合も、ゲッタリング領域１３ｅがコンタクト部１６ｅの一部に掛かっても構わないが、基本的に、重なる面積が最大でもコンタクト部１６ｅ、１７ｅの半分以下になる様に、留意する必要がある。
【０３１９】
また、図１７（Ｂ）も、半導体層を複数のゲート電極１５ｆが横切り、その下部に複数のチャネル領域が形成される例である。図１７（Ｂ）では、２つのＴＦＴが半導体層を共有して直列に連結されており、その連結部においてコンタクト部を有しない、すなわち、連結部から電気信号を取り出す必要が無い場合の配置である。このような構成のＴＦＴは、クロックトインバータやラッチ回路等の回路で実際に使用される。複数のゲート電極の間には、ソース領域１１ｆ（またはドレイン領域１２ｆ）、ゲッタリング領域１８ｆが形成されている。なお、半導体層の外縁部には図１６（Ａ）〜（Ｄ）と同様にゲッタリング領域１３ｆ、１４ｆが形成され、その内側にソース領域１１ｆまたはドレイン領域１２ｆおよびコンタクト部１６ｆ、１７ｆが形成されている。連結部の領域において、ゲッタリング領域１８ｆが、コンタクト部１６ｆからコンタクト部１７ｆへと流れる電流を少なくとも妨げない位置に配置されている。
【０３２０】
なお、ＴＦＴの半導体層の形状は、そのＴＦＴに要求される電流量により異なる。図１６及び図１７のようにソース・ドレイン領域とチャネル領域の幅が同一であるずん胴形となっている場合と、ソース・ドレイン領域よりもチャネル領域の幅が狭められ、くさび形となっている場合とがあるが、どちらの場合も同様に本発明を適用できる。
【０３２１】
また、どのような形状のゲッタリング領域を適用しても、ゲッタリングのための加熱処理により、ゲッタリング領域には触媒元素が移動してくるため、触媒元素が、１×１０１９／ｃｍ３以上の濃度となる。
【０３２２】
本実施形態は、上記第１実施形態から第８実施形態に組み合わせて適用することができる。
【０３２３】
（第１１実施形態）
本発明を用いて作製された半導体装置におけるブロック図を図１８に示す。なお、図１８（Ａ）には、アナログ駆動を行うための回路構成が示されている。本実施形態は、ソース側駆動回路２０、画素部２１およびゲート側駆動回路２２を有している半導体装置について示している。なお、本明細書中において、駆動回路とはソース側処理回路およびゲート側駆動回路を含めた総称を指している。
【０３２４】
ソース側駆動回路２０は、シフトレジスタ２０ａ、バッファ２０ｂ、サンプリング回路（トランスファゲート）２０ｃを設けている。また、ゲート側駆動回路２２は、シフトレジスタ２２ａ、レベルシフタ２２ｂ、バッファ２２ｃを設けている。また、必要であればサンプリング回路とシフトレジスタとの間にレベルシフタ回路を設けてもよい。
【０３２５】
また、本実施形態において、画素部２１は複数の画素からなり、その複数の画素各々がＴＦＴ素子を含んでいる。
【０３２６】
なお、図示していないが、画素部２１を挟んでゲート側駆動回路２２の反対側にさらにゲート側駆動回路を設けても良い。
【０３２７】
また、図１８（Ｂ）には、デジタル駆動を行うための回路構成が示されている。本実施形態は、ソース側駆動回路２３、画素部２４およびゲート側駆動回路２５を有している半導体装置について示している。デジタル駆動させる場合は、図１８（Ｂ）に示すように、サンプリング回路の代わりにラッチ（Ａ）２３ｂ、ラッチ（Ｂ）２３ｃを設ければよい。ソース側駆動回路２３は、シフトレジスタ２３ａ、ラッチ（Ａ）２３ｂ、ラッチ（Ｂ）２３ｃ、Ｄ／Ａコンバータ２３ｄ、バッファ２３ｅを設けている。また、ゲート側駆動回路２５は、シフトレジスタ２５ａ、レベルシフタ２５ｂ、バッファ２５ｃを設けている。また、必要であればラッチ（Ｂ）２３ｃとＤ／Ａコンバータ２３ｄとの間にレベルシフタ回路を設けてもよい。
【０３２８】
なお、上記構成は、前述の第１から第１０の実施形態に示した製造工程に従って実現することができる。また、本実施形態では画素部と駆動回路の構成のみ示しているが、本発明の製造工程に従えば、メモリやマイクロプロセッサをも形成しうる。
【０３２９】
（第１２実施形態）
本発明を実施して形成されたＣＭＯＳ回路や画素部はアクティブマトリクス型液晶表示装置や有機ＥＬ表示装置に用いることができる。即ち、それら液晶表示装置や有機ＥＬ表示装置を表示部に組み込んだ電子機器全てに本発明を実施できる。
【０３３０】
その様な電子機器としては、ビデオカメラ、デジタルカメラ、プロジェクター（リア型またはフロント型）、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。
本発明を適用することにより、触媒元素を用いた良好な結晶性を有する結晶質半導体膜を形成することができ、さらに十分に触媒元素をゲッタリングできるため、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとの特性を向上させ、信頼性の高い、安定した回路特性の、良好なＣＭＯＳ駆動回路を実現することができる。また、オフ動作時のリーク電流が問題となる画素におけるスイッチングＴＦＴや、アナログスイッチ部のサンプリング回路のＴＦＴ等でも、触媒元素の偏析によると考えられるリーク電流の発生を十分に抑制することができる。その結果、表示ムラのない良好な表示が可能になる。また表示ムラがない良好な表示であるため、光源を必要以上に使用する必要がなく無駄な消費電力を低減することができ、低消費電力化も可能な電子機器（携帯電話、携帯書籍、ディスプレイ）を実現することができる。
【０３３１】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。また、上記第１２実施形態の電子機器は、上記第１から第１１の実施形態を組み合わせて作製された表示装置を用いて実現することができる。
【０３３２】
以上、本発明の実施形態について具体的に説明したが、本発明は上述の実施形態に限定されるものではなく、本発明の技術的思想に基づく各種の変形が可能である。
【０３３３】
例えば、本発明で対象となる半導体膜としては、上記実施形態で示した純粋なケイ素膜以外に、ゲルマニウムとケイ素との混成膜（シリコン・ゲルマニウム膜）や純粋なゲルマニウム膜も利用できる。
【０３３４】
また、ニッケルを導入する方法としては、非晶質ケイ素膜表面をニッケル塩を溶かせた溶液を塗布する方法を採用したが、非晶質ケイ素膜成膜前に下地膜表面にニッケルを導入し、非晶質ケイ素膜下層よりニッケルを拡散させ結晶成長を行わせる方法でもよい。また、ニッケルの導入方法としても、その他、様々な手法を用いることができる。例えば、ニッケル塩を溶かせる溶媒としてＳＯＧ（スピンオングラス）材料を用い、ＳｉＯ２膜より拡散させる方法もある。また、スパッタリング法や蒸着法、メッキ法により薄膜形成する方法や、イオンドーピング法により直接導入する方法なども利用できる。
【０３３５】
また、上記実施形態では、ゲッタリング工程でリンを用いたが、それ以外にヒ素、アンチモンを利用しても良い。また、ゲッタリングのための希ガス元素としてもアルゴンやクリプトン以外にキセノンでも大きな効果がある。
【０３３６】
さらに、前述の一部の実施形態では、ソース・ドレイン領域とチャネル領域との間にＬＤＤ領域を設けたが、このＬＤＤ領域は、前述の実施形態のようにゲート電極の外側に設けられるだけでなく、ゲート電極の内側に設けてもよい。このような構成とすることで、ＴＦＴオフ動作時のリーク電流の低減効果は薄れるが、ホットキャリア耐性が非常に強くなり、より信頼性の高いＴＦＴが得られる。また、半導体層にドープするｎ型不純物元素とｐ型不純物とのドーピング工程順は、本実施形態に限定されることはなく、実施者が適宜決定すればよい。また、ゲート絶縁膜の薄膜化工程に関しても、上記実施形態に限定されることなく、ゲッタリング領域形成を目的とするドーピング工程の前であれば、どの段階で行っても、本発明の効果が得られる。また、ゲート絶縁膜の薄膜化量に対しても、実施者が適宜決定すればよい。
【０３３７】
【発明の効果】
本発明によると、触媒元素を用いて作製された良好な結晶性を有する結晶質半導体膜の素子領域、特にチャネル領域やチャネル領域とソース領域またはドレイン領域との接合部に残留する触媒元素を十分に低減することが可能になる。このような半導体膜を有するＴＦＴを用いれば、リーク電流の発生を抑制することができ、且つ信頼性も向上することができ、さらに、特性ばらつきも少ない安定した特性の高性能半導体素子が実現できる。さらには、ゲッタリングのための付加工程を低減することができ、製造工程の簡略化が図れる。その結果、また、その製造工程において良品率を大きく向上できると共に、半導体装置の製造コストを低減することができる。
【０３３８】
本発明によると、高性能半導体素子が実現でき、さらに、集積度の高い高性能半導体装置が、簡便な製造プロセスにて得られる。特に液晶表示装置においては、アクティブマトリクス基板に要求される画素スイッチングＴＦＴのスイッチング特性の向上、周辺駆動回路部を構成するＴＦＴに要求される高性能化・高集積化を同時に満足し、同一基板上にアクティブマトリクス部と周辺駆動回路部を構成するドライバモノリシック型アクティブマトリクス基板において、モジュールのコンパクト化、高性能化、低コスト化が図れる。
【図面の簡単な説明】
【図１】（Ａ）から（Ｈ）は、本発明の実施形態による半導体装置の製造工程を示す模式的な断面図である。
【図２】（Ａ）から（Ｈ）は、本発明の実施形態による半導体装置の製造工程を示す模式的な断面図である。
【図３】（Ａ）から（Ｆ）は、本発明の実施形態による半導体装置の製造工程を示す模式的な断面図である。
【図４】（Ａ）から（Ｅ）は、本発明の実施形態による半導体装置の製造工程を示す模式的な断面図である（図３の続き）。
【図５】（Ａ）から（Ｆ）は、本発明の実施形態による半導体装置の製造工程を示す模式的な断面図である。
【図６】（Ａ）から（Ｅ）は、本発明の実施形態による半導体装置の製造工程を示す模式的な断面図である（図５の続き）。
【図７】（Ａ）から（Ｆ）は、本発明の実施形態による半導体装置の製造工程を示す模式的な断面図である。
【図８】（Ａ）から（Ｅ）は、本発明の実施形態による半導体装置の製造工程を示す模式的な断面図である（図７の続き）。
【図９】（Ａ）から（Ｆ）は、本発明の実施形態による半導体装置の製造工程を示す模式的な断面図である。
【図１０】（Ａ）から（Ｅ）は、本発明の実施形態による半導体装置の製造工程を示す模式的な断面図である（図９の続き）。
【図１１】（Ａ）から（Ｆ）は、本発明の実施形態による半導体装置の製造工程を示す模式的な断面図である。
【図１２】（Ａ）から（Ｅ）は、本発明の実施形態による半導体装置の製造工程を示す模式的な断面図である（図１１の続き）。
【図１３】（Ａ）から（Ｆ）は、本発明の実施形態による半導体装置の製造工程を示す模式的な断面図である。
【図１４】（Ａ）から（Ｅ）は、本発明の実施形態による半導体装置の製造工程を示す模式的な断面図である（図１３の続き）。
【図１５】（Ａ）から（Ｅ）は、本発明の実施形態による半導体装置の製造工程を示す模式的な断面図である。
【図１６】（Ａ）から（Ｄ）は、本発明の実施形態におけるゲッタリング領域の配置例を模式的に示す図である。
【図１７】（Ａ）および（Ｂ）は、本発明の実施形態におけるゲッタリング領域の他の配置例を模式的に示す図である。
【図１８】（Ａ）および（Ｂ）は、本発明の実施形態の半導体装置の構成を模式的に示す図である。
【図１９】リンのドーピングのプロファイルを示すグラフである。
【図２０】（Ａ）から（Ｃ）は、本発明によって得られる結晶質半導体膜における結晶配向の状態を説明するための図である。
【符号の説明】
１０１  ガラス基板
１０３  下地膜
１０４  非晶質半導体膜（ａ−Ｓｉ膜）
１０４ａ  結晶質半導体膜（結晶質ケイ素膜）
１０４ｂ  高品質な結晶質半導体膜（結晶質ケイ素膜）
１０５  触媒元素（ニッケル）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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