(57)【要約】【課題】フィードスルーノイズを低減させることができるスイッチトキャパシタフィルタ回路を提供する。【解決手段】スイッチング制御信号φ１が入力され、演算増幅器１１３の反転入力端子に接続されたスイッチングトランジスタ１０１に対し、ドレインとソースが接続され、短絡された端子が演算増幅器１１３の反転入力端子に接続されたスイッチング制御信号φ１と逆極性の信号が入力される第１のノイズ補償用トランジスタ１０８を備える。第１のノイズ補償用トランジスタ１０８によってスイッチングトランジスタ１０１の発生するフィードスルーノイズと逆極性のフィードスルーノイズを発生させ、フィードスルーノイズをキャンセルする。【選択図】　　　　図１
2004007529.tif 000002
【特許請求の範囲】
【請求項１】
入力キャパシタと、
この入力キャパシタの一端側に設けられ、ゲートにスイッチング制御信号が入力されてスイッチング動作する第１のスイッチングトランジスタと、
前記入力キャパシタの他端側に設けられ、ゲートに前記スイッチング制御信号が入力されてスイッチング動作する第２のスイッチングトランジスタと、
前記第２のスイッチングトランジスタを介して入力端子に電圧が印加される演算増幅器と、
前記演算増幅器の入力端子と出力端子との間に設けられ前記入力端子と前記出力端子間の電圧が印加される積分キャパシタと、
前記第２のスイッチングトランジスタと前記入力端子との間で前記第２のスイッチングトランジスタに直列接続され、ゲートに前記スイッチング制御信号と逆極性の信号が入力されて前記第２のスイッチングトランジスタが発生するフィードスルーノイズをキャンセルする第１のノイズ補償用トランジスタと、を備えたことを特徴とするスイッチトキャパシタフィルタ回路。
【請求項２】
さらに、前記演算増幅器の入力端子と出力端子との間で前記積分キャパシタと並列に設けられたリミットキャパシタと、
このリミットキャパシタの前記入力端子側に設けられ、ゲートに前記スイッチング制御信号が入力されてスイッチング動作する第３のスイッチングトランジスタと、
前記リミットキャパシタの前記出力端子側に設けられ、ゲートに前記スイッチング制御信号が入力されてスイッチング動作する第４のスイッチングトランジスタと、
前記第３のスイッチングトランジスタと前記入力端子との間で前記第３のスイッチングトランジスタに直列接続され、ゲートに前記スイッチング制御信号と逆極性の信号が入力されて前記第３のスイッチングトランジスタが発生するフィードスルーノイズをキャンセルする第２のノイズ補償用トランジスタと、を備えたことを特徴とする請求項１に記載のスイッチトキャパシタフィルタ回路。
【請求項３】
入力キャパシタと、
この入力キャパシタの一端側に設けられ、ゲートにスイッチング制御信号が入力されてスイッチング動作する第１のスイッチングトランジスタと、
前記入力キャパシタの他端側に設けられ、ゲートに前記スイッチング制御信号が入力されてスイッチング動作する第２のスイッチングトランジスタと、
前記第２のスイッチングトランジスタを介して入力端子に電圧が印加される演算増幅器と、
前記演算増幅器の入力端子と出力端子との間に設けられ前記入力端子と前記出力端子間の電圧が印加される積分キャパシタと、を備えた回路が、複数段直列に接続されて高次のスイッチトキャパシタフィルタ回路として構成されたものであって、
最終段の回路において、前記第２のスイッチングトランジスタと前記入力端子との間で前記第２のスイッチングトランジスタに直列接続され、ゲートに前記スイッチング制御信号と逆極性の信号が入力されて前記第２のスイッチングトランジスタが発生するフィードスルーノイズをキャンセルするノイズ補償用トランジスタを備えたことを特徴とするスイッチトキャパシタフィルタ回路。
【請求項４】
前記ノイズ補償用トランジスタは、ソース端子とドレイン端子が接続されたものであることを特徴とする請求項１乃至３のいずれか１つに記載のスイッチトキャパシタフィルタ回路。
【請求項５】
前記スイッチングトランジスタは、Ｐチャネル型トランジスタとＮチャネル型トランジスタが並列接続され、それぞれのゲートの一方に前記スイッチング制御信号が入力され他方に前記スイッチング制御信号を反転したスイッチング制御信号が入力されるように構成されており、
前記ノイズ補償用トランジスタは、ソース端子とドレイン端子が接続されたＰチャネル型トランジスタとＮチャネル型トランジスタが並列接続され、それぞれのゲートの一方に前記逆極性の信号が入力され他方に前記逆極性の信号を反転した信号が入力されるように構成されていることを特徴とする請求項１乃至３のいずれか１つに記載のスイッチトキャパシタフィルタ回路。
【請求項６】
請求項１に記載のスイッチトキャパシタフィルタ回路を製造する方法であって、
前記入力キャパシタと、前記第１のスイッチングトランジスタと、前記第２のスイッチングトランジスタと、前記演算増幅器と、前記積分キャパシタと、前記第１のノイズ補償用トランジスタを半導体基板に形成する工程と、
スイッチトキャパシタフィルタ回路を構成するために、前記入力キャパシタと、前記第１のスイッチングトランジスタと、前記第２のスイッチングトランジスタと、前記演算増幅器と、前記積分キャパシタに対して配線を形成する工程とを有し、
この配線を形成する工程は、
前記積分キャパシタのキャパシタ容量に対する前記第２のスイッチングトランジスタのフィードスルー容量の比が所定の値よりも大きい場合には、前記第１のノイズ補償用トランジスタが前記第２のスイッチングトランジスタと前記入力端子との間で前記第２のスイッチングトランジスタに直列接続されるように配線を形成し、前記容量の比が前記所定の値よりも大きくない場合には、その配線を形成しないようにする工程であることを特徴とするスイッチトキャパシタフィルタ回路の製造方法。
【請求項７】
請求項２に記載のスイッチトキャパシタフィルタ回路を製造する方法であって、
前記入力キャパシタと、前記第１のスイッチングトランジスタと、前記第２のスイッチングトランジスタと、前記演算増幅器と、前記積分キャパシタと、前記第１のノイズ補償用トランジスタと、前記リミットキャパシタと、前記第３のスイッチングトランジスタと、前記第４のスイッチングトランジスタと、前記第２のノイズ補償用トランジスタを半導体基板に形成する工程と、
スイッチトキャパシタフィルタ回路を構成するために、前記入力キャパシタと、前記第１のスイッチングトランジスタと、前記第２のスイッチングトランジスタと、前記演算増幅器と、前記積分キャパシタと、前記リミットキャパシタと、前記第３のスイッチングトランジスタと、前記第４のスイッチングトランジスタに対して配線を形成する工程とを有し、
この配線を形成する工程は、
前記積分キャパシタのキャパシタ容量に対する前記第２のスイッチングトランジスタのフィードスルー容量の比が所定の値よりも大きい場合には、前記第１のノイズ補償用トランジスタが前記第２のスイッチングトランジスタと前記入力端子との間で前記第２のスイッチングトランジスタに直列接続されるように配線を形成し、前記容量の比が前記所定の値よりも大きくない場合には、その配線を形成しないようにし、
前記積分キャパシタのキャパシタ容量に対する前記第３のスイッチングトランジスタのフィードスルー容量の比が前記所定の値よりも大きい場合には、前記第２のノイズ補償用トランジスタが前記第３のスイッチングトランジスタと前記入力端子との間で前記第３のスイッチングトランジスタに直列接続されるように配線を形成し、前記容量の比が前記所定の値よりも大きくない場合には、その配線を形成しないようにする工程であることを特徴とするスイッチトキャパシタフィルタ回路の製造方法。
【請求項８】
請求項３に記載のスイッチトキャパシタフィルタ回路を製造する方法であって、
前記入力キャパシタと、前記第１のスイッチングトランジスタと、前記第２のスイッチングトランジスタと、前記演算増幅器と、前記積分キャパシタと、前記ノイズ補償用トランジスタを半導体基板に形成する工程と、
前記入力キャパシタと、前記第１のスイッチングトランジスタと、前記第２のスイッチングトランジスタと、前記演算増幅器と、前記積分キャパシタを備えた回路を、複数段直列に接続して高次のスイッチトキャパシタフィルタ回路を構成するために配線を形成する工程とを有し、
この配線を形成する工程は、
前記最終段の回路において、前記積分キャパシタのキャパシタ容量に対する前記第２のスイッチングトランジスタのフィードスルー容量の比が所定の値よりも大きい場合には、前記ノイズ補償用トランジスタが前記第２のスイッチングトランジスタと前記入力端子との間で前記第２のスイッチングトランジスタに直列接続されるように配線を形成し、前記容量の比が前記所定の値よりも大きくない場合には、その配線を形成しないようにする工程であることを特徴とするスイッチトキャパシタフィルタ回路の製造方法。
【請求項９】
前記第２のスイッチングトランジスタおよび前記第２のスイッチングトランジスタが発生するフィードスルーノイズをキャンセルするノイズ補償用トランジスタの各ゲート長を一定とし、前記第２のスイッチングトランジスタのゲート幅に対し、前記ノイズ補償用トランジスタのゲート幅を１／２とすることを特徴とする請求項１または３に記載のスイッチトキャパシタフィルタ回路。
【請求項１０】
前記第３のスイッチングトランジスタおよび前記第３のスイッチングトランジスタが発生するフィードスルーノイズをキャンセルする第２のノイズ補償用トランジスタの各ゲート長を一定とし、前記第３のスイッチングトランジスタのゲート幅に対し、前記ノイズ補償用トランジスタのゲート幅を１／２とすることを特徴とする請求項２に記載のスイッチトキャパシタフィルタ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、スイッチトキャパシタフィルタ回路およびその製造方法に関し、特にフィードスルーノイズを低減させることができるスイッチトキャパシタフィルタ回路およびその製造方法に関する。
【０００２】
【従来の技術】
従来のスイッチトキャパシタフィルタ回路の基本動作を図１０（ａ）、（ｂ）にしたがって説明する。
【０００３】
図１０（ａ）にアナログ積分回路の回路例を示す。このアナログ積分回路は、演算増幅器４００、抵抗４０１および積分キャパシタ４０２で構成されている。入力電圧Ｖｉｎは抵抗４０１を介して演算増幅器（増幅回路）４００の反転入力端子に入力され、演算増幅器４００の出力端子から出力電圧Ｖｏｕｔが出力される。また、演算増幅器４００の出力端子は積分キャパシタ４０２を介して反転入力端子に接続される。また、演算増幅器４００の非反転入力端子は接地されており、演算増幅器の作用から反転入力端子の電圧も接地レベルとなる。ここで、抵抗４０１の抵抗値をＲ、抵抗４０１に流れる電流をｉとすると電流ｉは、ｉ＝Ｖｉｎ／Ｒで表される。
【０００４】
一方、図１０（ｂ）にスイッチトキャパシタ積分回路の回路例を示す。このスイッチトキャパシタ積分回路は、演算増幅器４０３、入力キャパシタ４０４、切替回路４０５、４０６および積分キャパシタ４０７で構成されている。入力電圧Ｖｉｎは切替回路４０５、入力キャパシタ４０４および切替回路４０６を介して演算増幅器４０３の反転入力端子に入力され、演算増幅器４０３の出力端子は積分キャパシタ４０７を介して反転入力端子に入力される。
【０００５】
切替回路４０５、４０６は、図示しないスイッチング制御信号により同時に接地電位と信号経路側の切り替えを行う。なお、信号経路側とは、入力電圧Ｖｉｎが印加される入力端子から入力キャパシタ４０４を介して演算増幅器４０３の反転入力端子に至る経路である。まず、スイッチ４０５、４０６が接地側に接続されると入力キャパシタ４０４の電荷は放電される。次に、切替回路４０５、４０６が信号経路側に接続されると入力キャパシタ４０４の切替回路４０５側には入力電圧Ｖｉｎが印加され、入力キャパシタ４０４には電荷が蓄えられる。さらに、切替回路４０５、４０６が接地側に切り替わると、入力キャパシタ４０４の電荷は放電される。ここで、入力キャパシタ４０４のキャパシタ容量をＣ１、入力キャパシタ４０４に蓄えられる電荷量をＱとすると、Ｑ＝Ｃ１・Ｖｉｎで表される。また、入力キャパシタ４０４に流れる電流をｉ’、スイッチング制御信号の切替周波数（サンプリング周波数）をｆｓ、スイッチング制御信号の切替周期をＴ＝１／ｆｓとすると、ｉ’＝Ｑ・ｆｓ＝Ｃ１・Ｖｉｎ・ｆｓ＝（Ｃ１・Ｖｉｎ）／Ｔで表される。このように、切替回路４０５、４０６のスイッチング動作により、図示しないスイッチング制御信号の１周期あたりに上記充電電流ｉ’が流れる回路となり、スイッチング制御信号の周波数ｆｓに対して十分に低い周波数を有する入力信号に対しては抵抗とみなすことができる。
【０００６】
上記したように、図１０（ｂ）に示す切替回路４０５、キャパシタ４０４および切替回路４０６は、図１０（ａ）に示す抵抗４０１と等価とみなすことができ、ｉ＝ｉ’とすると、Ｒ＝Ｔ／Ｃ１＝１／（ｆｓ・Ｃ１）が成り立つ。そして、図１０（ａ）における積分キャパシタ４０７のキャパシタ容量をＣ２とすると、カットオフ周波数ｆ０は、ｆ０＝１／（２πＲ・Ｃ２）＝（ｆｓ・Ｃ１）／（２πＣ２）で表される。このように、スイッチトキャパシタフィルタ回路は、サンプリング周波数ｆｓや入力キャパシタ４０４と積分キャパシタ４０７のキャパシタ容量比によってカットオフ周波数ｆ０を制御できる。そのため、スイッチトキャパシタフィルタ回路は、大きなキャパシタやキャパシタ容量の精度が要求されるＲＣフィルタと異なり、集積化するのに適している。
【０００７】
図１１に、１次フィルタを構成する従来のスイッチトキャパシタの回路例を示す。１次フィルタはスイッチングトランジスタ１００〜１０７、入力キャパシタ１１０、リミットキャパシタ１１１、積分キャパシタ１１２および演算増幅器１１３を有して構成されている。
【０００８】
入力キャパシタ１１０の一端はスイッチングトランジスタ１００を介して入力端子ＩＮに接続されるとともに、スイッチングトランジスタ１０４を介して内部基準電圧端子に接続され、他端は第２のスイッチングトランジスタ１０１を介して演算増幅器１１３の反転入力端子に接続されるとともに、スイッチングトランジスタ１０５を介して内部基準電圧端子に接続されている。また、リミットキャパシタ１１１の一端はスイッチングトランジスタ１０２を介して演算増幅器１１３の反転入力端子に接続されるとともに、スイッチングトランジスタ１０６を介して内部基準電圧端子に接続され、他端はスイッチングトランジスタ１０３を介して出力端子ＯＵＴに接続されるとともに、スイッチングトランジスタ１０７を介して内部基準電圧端子に接続されている。また、積分キャパシタ１１２の一端は演算増幅器１１３の反転入力端子に接続され、他端は出力端子に接続されている。なお、入力端子ＩＮの電圧をＶ１、演算増幅器１１３の反転入力端子の電圧をＶ２、演算増幅器１１２の出力電圧をＶ３とする。
【０００９】
上記した構成において、スイッチングトランジスタ１００〜１０７は、スイッチング制御信号（制御信号）φ１、φ２によりオン、オフされる。図１２に、制御信号φ１、φ２のタイミングチャートを示す。スイッチングトランジスタ１００〜１０３は、制御信号φ１がハイレベルのときにオンとなり、スイッチングトランジスタ１０４〜１０７は、制御信号φ２がハイレベルのときにオンとなる。
【００１０】
制御信号φ１がローレベル、制御信号φ２がハイレベルのとき、入力キャパシタ１１０はスイッチングトランジスタ１０４、１０５を介して接地され、リミットキャパシタ１１１はスイッチングトランジスタ１０６、１０７を介して接地され、それぞれ放電される。このような状態で、制御信号φ１、φ２がともにローレベルになると、スイッチングトランジスタ１００〜１０７は全てオフされ、入力キャパシタ１１０およびリミットキャパシタ１１１に電流は流れない。
【００１１】
制御信号φ１がハイレベル、制御信号φ２がローレベルになると、スイッチングトランジスタ１００〜１０３はオンされ、入力キャパシタ１１０には、その両端に印加される電位差（Ｖ１−Ｖ２）に応じた充電電流が流れ、電位差（Ｖ１−Ｖ２）に応じた電圧まで充電される。また、積分キャパシタ１１２には、その両端に印加される電位差（Ｖ２−Ｖ３）に応じた充電電流が流れ、電位差（Ｖ２−Ｖ３）に応じた電圧まで充電される。
【００１２】
制御信号φ１、φ２がともにローレベルになると、スイッチングトランジスタ１００〜１０３はオフされ、入力キャパシタ１１０およびリミットキャパシタ１１１に電流は流れない。
【００１３】
このように、入力キャパシタ１１０およびリミットキャパシタ１１１は、制御信号φ１、φ２の１周期あたりに所定電流が流れる回路となり、それぞれ抵抗と等価とみなすことができる。また、スイッチングトランジスタ１００〜１０７のスイッチングに係わらず積分キャパシタ１１２には、その両端に印加される電位差（Ｖ２−Ｖ３）に応じた電荷が蓄えられている。
【００１４】
図１１に示すスイッチトキャパシタフィルタ回路は、サンプリング周波数に対し十分に低い周波数を有する入力信号に対しては、入力キャパシタ１１０とスイッチングトランジスタ１００、１０１、１０４、１０５からなる回路部分１２０ａおよびリミットキャパシタ１１１とスイッチングトランジスタ１０２、１０３、１０６、１０７からなる回路部分１３０ａをそれぞれ抵抗と等価とみなすことができるので、図１３に示すように、回路部分１２０ａを抵抗１２０、回路部分１３０ａを抵抗１３０と置き換えた１次ローパスフィルタと等価なものとなる。
【００１５】
なお、この種のスイッチトキャパシタフィルタ回路としては、特開平１１−２０５１１３公報に記載された「スイッチトキャパシタフィルタ」がある。
【００１６】
【発明が解決しようとする課題】
上記した従来のスイッチトキャパシタフィルタ回路では、フィードスルー容量によるフィードスルーノイズがフィルタ特性に影響を与える場合がある。このフィードスルー容量およびフィードスルーノイズについて以下説明する。
【００１７】
図１４に、スイッチングトランジスタの構造図を示す。図に示すように、スイッチングトランジスタのゲート−ドレイン間またはゲート−ソース間はオーバーラップしており、この部分にはオーバーラップによる微少容量が発生し、ゲート信号の変化に伴いこの微少容量に電荷が蓄えられる。この微少容量がフィードスルー容量である。このフィードスルー容量により、スイッチトキャパシタフィルタ回路で用いられているスイッチングトランジスタにはフィードスルーノイズが発生する。すなわち、図１５（ａ）に示すスイッチングトランジスタにおいて、入力電圧Ｖｉｎがローレベルとなっている状態で、ゲートに図１５（ｂ）に示す制御信号φが入力されると、制御信号φの変化に伴いスイッチングトランジスタのフィードスルー容量によって出力電圧Ｖｏｕｔに電圧変化が生じる。この電圧変化に見られる雑音がフィードスルーノイズである。
【００１８】
このフィードスルーノイズの影響を、図１６に示すスイッチトキャパシタフィルタの等価回路を用いて説明する。この回路は、スイッチングトランジスタ６００、入力キャパシタ６０１、積分キャパシタ６０２および演算増幅器６０３により構成されている。スイッチングトランジスタ６００がゲートに入力される制御信号φによってスイッチングされると、演算増幅器６０３の反転入力端子にはスイッチングトランジスタ６００のフィードスルー容量によってフィードスルーノイズが生じ、フィードスルーノイズは積分キャパシタ６０２を介して出力端子の出力電圧Ｖｏｕｔにオフセット電圧として出力される。
【００１９】
ここで、スイッチングトランジスタ６００のフィードスルー容量をＣｅ、積分キャパシタ６０２のキャパシタ容量をＣｆ、スイッチングトランジスタ６００のゲートに印加される電圧をＶとすると、フィードスルーノイズＶｎｏｉｓｅは、数式１で表される。
【００２０】
【数１】
Ｖｎｏｉｓｅ＝（Ｃｅ・Ｖ）／Ｃｆ
この数式１から、フィードスルーノイズＶｎｏｉｓｅはフィードスルー容量Ｃｅと、キャパシタ容量をＣｆとの比Ｃｅ／Ｃｆに比例することが分かる。積分キャパシタ容量Ｃｆがフィードスルー容量Ｃｅと比較して十分大きい場合、フィードスルーノイズは微少となり無視できる。しかし、積分キャパシタ容量Ｃｆがフィードスルー容量Ｃｅと比較して十分に大きくない場合には、フィードスルーノイズが大きくなり、フィードスルーノイズによるオフセット電圧が増加しフィルタ特性が劣化する。
【００２１】
また、スイッチトキャパシタフィルタを構成するための単位容量をＣ、サンプリング周波数をｆ、キャパシタ容量をＣｆ、とすると、カットオフ周波数ｆｃは数式２で表される。
【００２２】
【数２】
ｆｃ＝（Ｃ・ｆ）／（２π・Ｃｆ）
数式１および数式２よりフィードスルーノイズＶｎｏｉｓｅは、数式３のように表される。
【００２３】
【数３】
Ｖｎｏｉｓｅ＝（２π・ｆｃ・Ｃｅ・Ｖ）／（Ｃ・ｆ）
この数式３から、フィードスルーノイズＶｎｏｉｓｅは、キャパシタ容量Ｃｆ、カットオフ周波数ｆｃおよびサンプリング周波数ｆに依存することが分かる。
【００２４】
図１７に、フィードスルーノイズ量のカットオフ周波数に対するシミュレーション結果を示す。図において、サンプリング周波数ｆ＝６０ｋＨｚと１２０ｋＨｚの２次フィルタの特性およびサンプリング周波数ｆ＝６０ｋＨｚの１次フィルタの特性が示されている。図に示される２次フィルタについて、ｆ＝１２０ｋＨｚ、ｆｃ＝４００Ｈｚの場合と、ｆ＝６０ｋＨｚ、ｆｃ＝４００Ｈｚの場合を比較すると、フィードスルーノイズは、後者の方が２倍になることが分かる。また、２次フィルタについて、ｆ＝１２０ｋＨｚ、ｆｃ＝４００Ｈｚの場合と、ｆ＝６０ｋＨｚ、ｆｃ＝２００Ｈｚの場合を比較すると、フィードスルーノイズは同一となるが、カットオフ周波数ｆｃは前者の方が２倍になることが分かる。また、一次フィルタのｆ＝６０ｋＨｚのフィードスルーノイズが二次フィルタのｆ＝６０ｋＨｚの特性と異なるのは、フィードスルーノイズを発生させるスイッチングトランジスタが２個あるためである。図１１に示す１次フィルタにおいて、フィードスルーノイズは２つのスイッチングトランジスタ１０１、１０２のスイッチングによって発生し、積分キャパシタ１１２を介して出力端子ＯＵＴにオフセット電圧として出力される。
【００２５】
そこで、本発明は、スイッチトキャパシタフィルタ回路において、上記したフィードスルーノイズを低減させることを目的とする。
【００２６】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明では、入力キャパシタの両側に設けられた第１、第２のトランジスタに対し、演算増幅器の入力端子側にある第２のトランジスタに対して直列に第１のノイズ補償用トランジスタが設けられている。この第１のノイズ補償用トランジスタは、ゲートに第１、第２スイッチングトランジスタに入力されるスイッチング制御信号と逆極性の信号が入力されて、第２のスイッチングトランジスタが発生するフィードスルーノイズをキャンセルする。このことにより、フィードスルーノイズを低減させることができる。
【００２７】
スイッチトキャパシタフィルタ回路としては、請求項２に記載の発明のように、積分キャパシタと並列にリミットキャパシタが設けられこのリミットキャパシタの両側に第３、第４のスイッチングトランジスタが設けられた構成のものとすることができ、この場合、演算増幅器の入力端子側にある第３のトランジスタに対して直列に第２のノイズ補償用トランジスタを設けるようにすれば、第３のスイッチングトランジスタが発生するフィードスルーノイズをキャンセルすることができる。
【００２８】
また、スイッチトキャパシタフィルタ回路としては、請求項３に記載の発明のように、高次（２次以上）のスイッチトキャパシタフィルタ回路として構成することができ、この場合、最終段の回路において、入力キャパシタの両側に設けられた第１、第２のトランジスタに対し、演算増幅器の入力端子側にある第２のトランジスタに対して直列に第１のノイズ補償用トランジスタを設けるようにすれば、第２のスイッチングトランジスタが発生するフィードスルーノイズをキャンセルすることができる。
【００２９】
なお、上記のノイズ補償用トランジスタとして、請求項４に記載の発明のように、ソース端子とドレイン端子が接続されたものとすれば、ノイズ補償用トランジスタをスイッチングさせずにノイズキャンセル用として用いることができる。
【００３０】
また、スイッチングトランジスタとしては、請求項５に記載の発明のように、Ｐチャネル型トランジスタとＮチャネル型トランジスタが並列接続され、それぞれのゲートの一方に前記スイッチング制御信号が入力され他方に前記スイッチング制御信号を反転した信号が入力されるように構成することができ、この場合、ノイズ補償用トランジスタは、ソース端子とドレイン端子が接続されたＰチャネル型トランジスタとＮチャネル型トランジスタが並列接続され、それぞれのゲートの一方に前記逆極性の信号が入力され他方に前記逆極性の信号を反転した信号が入力されるように構成することができる。
【００３１】
請求項６乃至８に記載の発明は、請求項１乃至３に記載のスイッチトキャパシタフィルタ回路を製造する方法である。この製造方法においては、スイッチトキャパシタフィルタ回路を構成するための配線形成工程において、積分キャパシタのキャパシタ容量に対するスイッチングトランジスタのフィードスルー容量の比が所定の値よりも大きい場合には、ノイズ補償用トランジスタに対する配線を形成し、前記容量の比が前記所定の値よりも大きくない場合には、その配線を形成しないようにしている。
【００３２】
この発明によれば、配線形成工程を利用し、配線パターンを変更するだけで、ノイズ補償用トランジスタを接続するか否かを設定することができる。
【００３３】
また、請求項９に記載の発明のように、第２のスイッチングトランジスタおよび第２のスイッチングトランジスタが発生するフィードスルーノイズをキャンセルするノイズ補償用トランジスタの各ゲート長を一定とし、第２のスイッチングトランジスタのゲート幅に対し、ノイズ補償用トランジスタのゲート幅を１／２とするように構成することで、互いのフィードスルーノイズの発生量が等しくなり、互いのフィードスルーノイズをキャンセルすることができる。
【００３４】
また、請求項１０に記載の発明のように、第３のスイッチングトランジスタおよび第３のスイッチングトランジスタが発生するフィードスルーノイズをキャンセルする第２のノイズ補償用トランジスタの各ゲート長を一定とし、第３のスイッチングトランジスタのゲート幅に対し、ノイズ補償用トランジスタのゲート幅を１／２とするように構成することで、互いのフィードスルーノイズの発生量が等しくなり、互いのフィードスルーノイズをキャンセルすることができる。
【００３５】
【発明の実施の形態】
（第１実施形態）
図１に、本発明の第１実施形態に係るスイッチトキャパシタフィルタ回路の構成を示す。このスイッチトキャパシタフィルタ回路は、１次フィルタを構成するもので、図１１に示すスイッチトキャパシタフィルタ回路に対し、さらに第１、第２のノイズ補償用トランジスタ１０８、１０９を備えた構成となっている。
【００３６】
第１、第２のノイズ補償用トランジスタ１０８、１０９のドレインおよびソースは、それぞれスイッチングトランジスタ１０１、１０２と演算増幅器１１３の反転入力端子間に接続されており、スイッチングトランジスタ１０１、１０２のゲートに入力される制御信号φを反転した制御信号φ（バー）がゲートに入力されて、スイッチングトランジスタ１０１、１０２が発生するフィードスルーノイズをキャンセルする。
【００３７】
このフィードスルーノイズのキャンセルについて以下説明する。図２に、スイッチングトランジスタ１０１と第１のノイズ補償用トランジスタ１０８が直列接続された回路部分を示す。スイッチングトランジスタ１０１は、制御信号φの変化によりゲート−ソース間にフィードスルーノイズを発生する。第１のノイズ補償用トランジスタ１０８は、ゲートに制御信号φを反転した制御信号φ（バー）が入力されてスイッチングするので、スイッチングトランジスタ１０１が発生するフィードスルーノイズと逆極性のフィードスルーノイズを発生する。
【００３８】
ここで、第１のノイズ補償用トランジスタ１０８とスイッチングトランジスタ１０１が同一特性の場合、第１のノイズ補償用トランジスタ１０８は、ゲート−ドレイン間およびゲート−ソース間にフィードスルーノイズを発生するため、スイッチングトランジスタ１０１と比較して２倍のフィードスルーノイズを発生する。この場合、各スイッチングトランジスタ１０１、１０８の各ゲート長を一定とし、スイッチングトランジスタ１０１のゲート幅に対し、第１のノイズ補償用トランジスタ１０８のゲート幅を１／２とすることで、互いのフィードスルーノイズの発生量が等しくなり、フィードスルーノイズをキャンセルすることができる。
【００３９】
なお、第２のノイズ補償用トランジスタ１０９についても、第１のスイッチングトランジスタ１０８と同様の動作を行い、スイッチングトランジスタ１０２が発生するフィードスルーノイズをキャンセルする。
【００４０】
従って、上記した構成において、図３に示すタイミングの制御信号φ１、φ１（バー）、φ２を用いれば、スイッチトキャパシタフィルタ回路として動作させることができるとともに、出力端子ＯＵＴに現れるフィードスルーノイズを低減させることができる。
【００４１】
本実施形態のスイッチトキャパシタフィルタ回路は、半導体集積回路として形成されている。この半導体集積回路の製造工程におけるウェハ工程において、スイッチングトランジスタ群、キャパシタ群および複数の演算増幅器が半導体基板上に形成され、ウェハ工程の後半に設けられたアルミニウム配線を形成するアルミオプション工程によって、各素子間の接続が行われる。なお、キャパシタ群は一定の単位容量を有した多数のキャパシタによって構成され、このキャパシタを接続する個数によって容量を可変できる。したがって、アルミオプション工程における配線パターンを変更することで、キャパシタ容量やフィルタ構成を変更し、各種カットオフ周波数や各種次数のスイッチトキャパシタフィルタ回路を形成している。
【００４２】
また、この実施形態において、第１、第２のノイズ補償用トランジスタ１０８、１０９が、スイッチングトランジスタ１０１、１０２と演算増幅器１１３の反転入力端子との間で、スイッチングトランジスタ１０１、１０２に直列接続されるように配線を形成するか否かについても、アルミオプション工程による配線パターンによって設定している。
【００４３】
すなわち、スイッチングトランジスタ１０１、１０２のフィードスルー容量および積分キャパシタ容量の比が所定の値よりも大きいフィルタを構成する場合（例えば、Ｃｅ／Ｃｆ＜０．００００２）には、上記した第１、第２のノイズ補償用トランジスタ１０８、１０９とスイッチングトランジスタ１０１、１０２間の配線を形成するような配線パターンとしている。また、スイッチングトランジスタ１０１、１０２のフィードスルー容量および積分キャパシタ容量の比が所定の値よりも小さいフィルタを構成する場合（例えば、Ｃｅ／Ｃｆ≧０．００００２）には、上記した第１、第２のノイズ補償用トランジスタ１０８、１０９とスイッチングトランジスタ１０１、１０２間の配線を形成しないような配線パターンとする。このような方法は、新たな配線工程を必要とせず、アルミオプション工程の配線パターンを変更するだけで、第１、第２のノイズ補償用トランジスタ１０８、１０９の接続、未接続を設定できるので、各種カットオフ周波数や次数に応じてフィードスルーノイズを低減させることができる。
【００４４】
なお、このようなアルミオプション工程によりノイズ補償用トランジスタを接続する、接続しないの選択ができることは、以下に示す実施形態においても同様である。
【００４５】
（第２実施形態）
図４に、本発明の第２の実施形態に係るスイッチトキャパシタフィルタ回路の構成を示す。このスイッチトキャパシタフィルタ回路は、２次フィルタを構成するものである。
【００４６】
このスイッチトキャパシタフィルタ回路は、スイッチングトランジスタ２００〜２０９、ノイズ補償用トランジスタ２１０、入力キャパシタ２１１、２１２、積分キャパシタ２１３〜２１６および演算増幅器２１７、２１８を有して構成されている。
【００４７】
入力キャパシタ２１１の一端はスイッチングトランジスタ２００を介して入力端子ＩＮに接続されるとともに、スイッチングトランジスタ２０５を介して内部基準電圧端子に接続され、他端はスイッチングトランジスタ２０１を介して演算増幅器２１７の反転入力端子に接続されるとともに、スイッチングトランジスタ２０６を介して内部基準電圧端子に接続されている。また、積分キャパシタ２１６の一端は演算増幅器２１７の反転入力端子に接続され、他端は出力端子に接続されている。
【００４８】
また、入力キャパシタ２１２の一端はスイッチングトランジスタ２０７を介して演算増幅器２１７の出力端子に接続されるとともに、スイッチングトランジスタ２０２を介して内部基準電圧端子に接続され、他端はスイッチングトランジスタ２０３を介して演算増幅器２１８の反転入力端子に接続されるとともに、スイッチングトランジスタ２０８を介して内部基準電圧端子に接続されている。
【００４９】
また、スイッチングトランジスタ２０４の一端は積分キャパシタ２１３を介して演算増幅器２１８の反転入力端子に接続されるとともに演算増幅器２１８の出力端子に接続され、他端は積分キャパシタ２１４を介して入力キャパシタ２１２とスイッチングトランジスタ２０３の接続点に接続されるとともに、積分キャパシタ２１５を介して入力キャパシタ２１１とスイッチングトランジスタ２０１の接続点に接続され、さらに、スイッチングトランジスタ２０９を介して内部基準電圧端子に接続される。また、ノイズ補償用トランジスタ２１０は、ソース端子とドレイン端子が接続されるとともに、演算増幅器２１８の反転入力端子に接続されている。
【００５０】
上記した構成において、スイッチングトランジスタ２００〜２０９は、図３に示す制御信号φ１、φ１（バー）、φ２によりオン、オフされる。スイッチングトランジスタ２００〜２０４は、制御信号φ１がハイレベルのときにオンとなり、ノイズ補償用トランジスタ２１０は、制御信号φ１（バー）がハイレベルのときにオンとなり、スイッチングトランジスタ２０５〜２０９は、制御信号φ２がハイレベルのときにオンとなる。
【００５１】
このように構成された２次フィルタでは、フィードスルーノイズによるオフセット電圧が、制御信号φ１によるスイッチングトランジスタ２０３のスイッチングによって発生する。ノイズ補償用トランジスタ２１０は、スイッチングトランジスタ２０３と逆極性の制御信号φ１（バー）によりスイッチングされることで、スイッチングトランジスタ２０３の発生するフィードスルーノイズと逆極性のフィードスルーノイズを発生させ、フィードスルーノイズをキャンセルする。
【００５２】
なお、図１に示す１次フィルタでは、フィードスルーノイズは２つのスイッチングトランジスタ１０１、１０２のスイッチングによって発生し、積分キャパシタ１１２を介して出力端子ＯＵＴにオフセット電圧として出力されるのに対し、図４に示す２次フィルタでは、フィードスルーノイズはスイッチングトランジスタ２０３のスイッチングによって発生し、積分キャパシタ２１３を介して出力端子ＯＵＴにオフセット電圧として出力されるので、２次フィルタのフィードスルーノイズによるオフセット電圧は１次フィルタのフィードスルーノイズによるオフセット電圧の１／２倍となる。
【００５３】
上記した第１、第２実施形態において、スイッチングトランジスタ１００〜１０７、２００〜２０９としては、図５（ａ）に示す構成のものとすることができる。すなわち、図５（ａ）に示すように、Ｎチャネル型トランジスタ３０１とＰチャネル型トランジスタ３０２とが並列接続され、Ｎチャネル型トランジスタ３０１のゲートには制御信号φ１あるいはφ２が入力され、Ｐチャネル型トランジスタ３０２のゲートにはインバータ３０３によって制御信号φ１あるいはφ２を反転した信号が入力されるようになっている。
【００５４】
この場合、ノイズ補償用トランジスタ１０８、１０９、２１０は、図５（ｂ）に示すように構成される。この図５（ｂ）に示す回路は、Ｎチャネル型トランジスタ３０４とＰチャネル型トランジスタ３０５とが並列接続され、Ｎチャネル型トランジスタ３０４のゲートには制御信号φ１（バー）あるいはφ２（バー）が入力され、Ｐチャネル型トランジスタ３０５のゲートにはインバータ３０６によって制御信号φ１（バー）あるいはφ２（バー）を反転した信号が入力されるようになっている。また、Ｎチャネル型トランジスタ３０４とＰチャネル型トランジスタ３０５のそれぞれのソース端子とドレイン端子は接続されている。
【００５５】
（第３実施形態）
次に、スイッチトキャパシタフィルタ回路を高次（３次以上）のフィルタとして構成した第３実施形態について説明する。高次のフィルタは、第１、第２実施形態に示す１次フィルタと２次フィルタの組み合わせによって構成される。
【００５６】
図６、図７に、３次フィルタおよび４次フィルタを構成するスイッチトキャパシタフィルタ回路を示す。なお、図中にブロックで示した回路１００〜１０７、２００〜２０９、３００〜３０９は、図１、図４に示すスイッチングトランジスタあるいは図５（ａ）に示す構成のスイッチングトランジスタを示しており、ブロック内に示される制御信号によってスイッチングする。また、図中にブロックで示した回路１０８、１０９、２１０も、図１、図４に示すノイズ補償用トランジスタあるいは図５（ｂ）に示す構成のノイズ補償用トランジスタを示しており、ブロック内に示される制御信号によってスイッチングする。
【００５７】
図６に示す３次フィルタは、２次フィルタ２０および１次フィルタ１０の直列接続によって構成されている。この３次フィルタにおいて、フィードスルーノイズによるオフセット電圧は最終段となる後段の１次フィルタ１０のスイッチングトランジスタ１０１、１０２によって発生する。従って、第１実施形態と同様、スイッチングトランジスタ１０１、１０２にノイズ補償用トランジスタ１０８、１０９をそれぞれ直列接続することで、フィードスルーノイズをキャンセルしている。
【００５８】
図７に示す４次フィルタは、２次フィルタ２０を２つ直列接続することによって構成されている。この４次フィルタにおいて、フィードスルーノイズによるオフセット電圧は最終段となる後段の２次フィルタ２０のスイッチングトランジスタ２０３によって発生する。従って、第２実施形態と同様、スイッチングトランジスタ２０３にノイズ補償用トランジスタ２１０を直列接続することで、フィードスルーノイズをキャンセルしている。
【００５９】
この４次フィルタにおいてノイズ補償用トランジスタを設けない場合と設けた場合のフィードスルーノイズの波形を、図８（ａ）、（ｂ）にそれぞれ示す。図８（ｂ）に示すように、ノイズ補償用トランジスタを設けた場合には、図８（ａ）に示したノイズ補償用トランジスタを設けない場合と比較して、フィードスルーノイズが大きく低減されている。
【００６０】
上記したことから理解されるように、１次フィルタと２次フィルタを組み合わせそれらを多段に直列接続することによって、１０次フィルタのように、さらに高次のフィルタを構成することができる。この場合、多段接続された高次のフィルタにおけるフィードスルーノイズのオフセット電圧は、最終段のキャパシタ容量に影響されるため、最終段のフィルタにおいて上記したのと同様にノイズ補償用トランジスタを設けるようにすればよい。
【００６１】
図９に、スイッチトキャパシタフィルタ回路のフィルタ減衰率の周波数特性を示す。図に示すように、フィルタ次数が高いほどフィルタ減衰率の周波数特性が急な傾きとなり、理想的なフィルタ特性となる。
【００６２】
（その他の実施形態）
上記した第１〜第３の実施形態において、ローパスフィルタにおけるフィードスルーノイズのキャンセルについて説明したが、ローパスフィルタに限らずハイパスフィルタ、バンドパスフィルタ、バンドカットフィルタを構成するスイッチトキャパシタフィルタにおいても、ノイズ補償用トランジスタによってフィードスルーノイズをキャンセルするようにできる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係る１次フィルタを構成するスイッチトキャパシタフィルタ回路の回路図である。
【図２】フィードスルーノイズのキャンセルの説明に供する説明図である。
【図３】制御信号φ１、φ１（バー）、φ２のタイミングチャートである。
【図４】本発明の第２の実施形態に係る２次フィルタを構成するスイッチトキャパシタフィルタ回路の回路図である。
【図５】スイッチングトランジスタ、ノイズ補償用トランジスタの他の例を示す図である。
【図６】本発明の第３の実施形態に係る３次フィルタを構成するスイッチトキャパシタフィルタ回路の回路図である。
【図７】本発明の第４の実施形態に係る４次フィルタを構成するスイッチトキャパシタフィルタ回路の回路図である。
【図８】４次フィルタにおいてノイズ補償用トランジスタを設けない場合と設けた場合のフィードスルーノイズの波形を示す図である。
【図９】フィルタ減衰率の周波数特性を示す図である。
【図１０】アナログ積分回路およびスイッチトキャパシタ積分回路の回路例を示す図である。
【図１１】従来のスイッチトキャパシタの１次フィルタの回路構成を示す図である。
【図１２】制御信号φ１、φ２のタイミングチャートである。
【図１３】スイッチトキャパシタフィルタ回路の等価回路を示す図である。
【図１４】スイッチングトランジスタの構造を示す図である。
【図１５】フィールドスルーノイズの説明に供する説明図である。
【図１６】従来のスイッチトキャパシタフィルタ回路の等価回路を示す図である。
【図１７】フィードスルーノイズ量のカットオフ周波数に対する特性を示す図である。
【符号の説明】
１０・・・１次フィルタ、２０・・・２次フィルタ、
１００〜１０７、２００〜２０９・・・スイッチングトランジスタ、
１０８、１０９、２１０・・・ノイズ補償用トランジスタ、
１１０、２１１、２１２・・・入力キャパシタ、１１１・・・リミットキャパシタ、
１１２、２１３・・・積分キャパシタ、１１３、２１８・・・演算増幅器。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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