(57)【要約】【課題】１つのトランジスタで２ビット以上の記憶保持動作が可能でかつ微細化が容易な半導体記憶装置を提供する。【解決手段】第１導電型の半導体基板１１上にゲート絶縁膜１２を形成し、ゲート絶縁膜１２上にゲート電極１３を形成する。ゲート電極１３の両側に電荷保持部１０Ａ，１０Ｂを夫々形成し、電荷保持部１０Ａ，１０Ｂに対応する半導体基板１１の領域に第２導電型の第１，第２の拡散層領域１７，１８を夫々形成する。そして、電荷保持部１０Ａ，１０Ｂは、電荷保持部１０Ａ，１０Ｂに保持された電荷の多寡に応じて、ゲート電極１３に電圧を印加したときにチャネル領域を介して第１，第２の拡散層領域１７，１８の一方から他方に流れる電流量を変化させる。また、電荷保持部１０Ａ，１０Ｂの一部は、ゲート絶縁膜１２とチャネル領域との界面よも下に存する。【選択図】  図１
2004186663.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板、半導体基板内に設けられたウェル領域または絶縁体上に配置された半導体膜のうちのいずれか１つからなる第１導電型の半導体部材と、
上記第１導電型の半導体部材上に形成されたゲート絶縁膜と、
上記ゲート絶縁膜上に形成されたゲート電極と、
上記ゲート電極の両側に夫々形成された電荷保持部と、
上記電荷保持部に対応する上記第１導電型の半導体部材の領域に夫々形成された第２導電型の拡散層領域と、
上記ゲート電極下に配置されたチャネル領域とを備え、
上記電荷保持部は、上記電荷保持部に保持された電荷の多寡に応じて、上記ゲート電極に電圧を印加したときに上記チャネル領域を介して上記第２導電型の拡散層領域の一方から他方に流れる電流量を変化させると共に、
上記電荷保持部の一部は、上記ゲート絶縁膜と上記チャネル領域との界面よりも下に存することを特徴とする半導体記憶装置。
【請求項２】
請求項１に記載の半導体記憶装置において、
上記ゲート絶縁膜と上記チャネル領域との界面と、その界面と略平行でかつ上記電荷保持部の最下部を通る面との距離が２ｎｍ〜１５ｎｍであることを特徴とする半導体記憶装置。
【請求項３】
請求項１に記載の半導体記憶装置において、
上記電荷保持部は、電荷を保持する機能を有する第１の絶縁膜と、上記第１の絶縁膜と上記ゲート電極、チャネル領域および拡散層領域を隔てることにより上記第１の絶縁膜に保持された電荷の散逸を防ぐ機能を有する第２の絶縁膜とを有することを特徴とする半導体記憶装置。
【請求項４】
請求項３に記載の半導体記憶装置において、
上記第１の絶縁膜がシリコン窒化膜であり、上記第２の絶縁膜がシリコン酸化膜であることを特徴とする半導体記憶装置。
【請求項５】
請求項１に記載の半導体記憶装置において、
上記電荷保持部は、電荷を蓄積する機能を有する第１の絶縁膜と、第１の絶縁膜に保持された電荷の散逸を防ぐ機能を有する第２および第３の絶縁膜とを有し、第１の絶縁膜が第２の絶縁膜と第３の絶縁膜とに挟まれていることを特徴とする半導体記憶装置。
【請求項６】
請求項５に記載の半導体記憶装置において、
上記第１の絶縁膜がシリコン窒化膜であり、上記第２および第３の絶縁膜がシリコン酸化膜であることを特徴とする半導体記憶装置。
【請求項７】
請求項５に記載の半導体記憶装置において、
第２の絶縁膜は、第１の絶縁膜と上記ゲート電極、チャネル領域および拡散層領域とを隔てるように設けられ、
上記チャネル領域上における第２の絶縁膜の厚さが、上記ゲート絶縁膜の厚さよりも薄く、かつ０．８ｎｍ以上であることを特徴とする半導体記憶装置。
【請求項８】
請求項５に記載の半導体記憶装置において、
第２の絶縁膜は、第１の絶縁膜と上記ゲート電極、チャネル領域および拡散層領域とを隔てるように設けられ、
上記チャネル領域上における第２の絶縁膜の厚さが、上記ゲート絶縁膜の厚さよりも厚く、かつ２０ｎｍ以下であることを特徴とする半導体記憶装置。
【請求項９】
請求項５に記載の半導体記憶装置において、
第１の絶縁膜には、第２の絶縁膜を介して上記ゲート絶縁膜の表面と平行な面と対向し、この面に沿って広がった面を有する部分が含まれていることを特徴とする半導体記憶装置。
【請求項１０】
請求項９に記載の半導体記憶装置において、
第１の絶縁膜には、第２の絶縁膜を介して上記ゲート電極の側面と対向し、この側面に沿って広がった部分が含まれていることを特徴とする半導体記憶装置。
【請求項１１】
請求項１に記載の半導体記憶装置において、
上記電荷保持部は、その少なくとも一部が、上記半導体部材、ゲート絶縁膜およびゲート電極の積層方向において、上記拡散層領域と重合するように形成されていることを特徴とする半導体記憶装置。
【請求項１２】
請求項１に記載の半導体記憶装置において、
上記の両拡散領域間の距離は、チャネル長方向のゲート電極長よりも長くなるように設定され、
上記電荷保持部は、その一部のみが、上記半導体部材、ゲート絶縁膜およびゲート電極の積層方向において、上記拡散層領域と重合するように形成されていることを特徴とする半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置に関し、特に、電荷量の変化を電流量に変換する機能を有する電界効果トランジスタを有する半導体記憶装置に関する。
【０００２】
【従来の技術】
従来、半導体記憶装置としては、１つの電界効果トランジスタで２ビットの記憶が可能な不揮発性メモリがある（例えば、特許文献１参照）。この不揮発性メモリの構造と、書込み動作原理を以下に説明する。
【０００３】
上記不揮発性メモリは、図２４に示すように、Ｐ型ウェル領域９０１上にゲート絶縁膜を介して形成されたゲート電極９０９、Ｐ型ウェル領域９０１表面に形成された第１のＮ型拡散層領域９０２および第２のＮ型拡散層領域９０３から構成される。上記ゲート絶縁膜は、シリコン酸化膜９０４，９０５の間にシリコン窒化膜９０６が挟まれた、いわゆるＯＮＯ（Ｏｘｉｄｅ  Ｎｉｔｒｉｄｅ  Ｏｘｉｄｅ）膜からなる。上記シリコン窒化膜９０６中には、第１および第２のＮ型拡散層領域９０２，９０３の端部付近に、それぞれ記憶保持部９０７，９０８が形成されている。上記記憶保持部９０７，９０８のそれぞれの個所での電荷の多寡をトランジスタのドレイン電流として読み出すことにより、１トランジスタで２ビットの情報を記憶させることができる。
【０００４】
次に、この不揮発性メモリにおける書込み動作方法を説明する。ここで、書込みとは、記憶保持部９０７，９０８に電子を注入することを指すこととする。特許文献１では、右側の記憶保持部９０８に電子を注入させるために、第２の拡散層領域９０３に５．５Ｖを、ゲート電極９０９に１０Ｖを印加する方法が開示されている。これにより、２つある記憶保持部の特定の側に書込みをすることができる。特定の側の消去および読み出しを行う方法も開示されており、これらの方法を総合して２ビット動作が可能となっている。
【０００５】
【特許文献１】
特表２００１−５１２２９０公報（公表日  平成１３年８月２１日）
【０００６】
【発明が解決しようとする課題】
ところで、上記不揮発性メモリでは、ゲート絶縁膜は、トランジスタを動作させるための機能と、電荷を蓄積するメモリ膜としての機能を併せ持たせるために、ＯＮＯ膜の３層構造となっている。そのため、上記不揮発性メモリでは、ゲート絶縁膜の薄膜化が難しく、素子の微細化が困難であるという問題がある。また、上記不揮発性メモリでは、チャネル長が短くなるにつれ、１つのトランジスタの記憶保持部９０７，９０８の２箇所が互いに干渉して２ビット動作が困難になるため、さらなる素子の微細化が果たせなかった。
【０００７】
そこで、この発明の目的は、１つのトランジスタで２ビット以上の記憶保持動作が可能でかつ微細化が容易な半導体記憶装置を提供することにある。
【０００８】
【課題を解決するための手段】
上記目的を達成するため、この発明の半導体記憶装置は、半導体基板、半導体基板内に設けられたウェル領域または絶縁体上に配置された半導体膜のうちのいずれか１つからなる第１導電型（例えばＰ型又はＮ型の一方）の半導体部材と、その第１導電型の半導体部材上に形成されたゲート絶縁膜と、上記ゲート絶縁膜上に形成されたゲート電極と、上記ゲート電極の両側に夫々形成された電荷保持部と、上記電荷保持部に対応する第１導電型の半導体部材の領域に夫々形成された第２導電型（例えばＰ型又はＮ型の他方）の拡散層領域と、上記ゲート電極下に配置されたチャネル領域とを備える。そして、上記電荷保持部は、電荷保持部に保持された電荷の多寡に応じて、ゲート電極に電圧を印加したときにチャネル領域を介して第２導電型の拡散層領域の一方から他方に流れる電流量を変化させると共に、上記電荷保持部の一部は、ゲート絶縁膜とチャネル領域との界面よりも下に存している。ここで、電荷保持部とは、電子または正孔を注入、抜取りが可能な機能を有するものである。
【０００９】
上記構成の半導体記憶装置によれば、上記電荷保持部の電荷量の変化を電流量に変換することによりメモリ素子として動作させる。上記ゲート電極の両側に形成された２つの電荷保持部は、上記ゲート絶縁膜から独立して形成されているので、電荷保持部が担うメモリ機能と、ゲート絶縁膜が担うトランジスタ動作機能とは分離されている。そのため、十分なメモリ機能を有したままゲート絶縁膜を薄膜化して短チャネル効果を抑制することが容易にできる。
【００１０】
また、ゲート電極の両側に形成された２つの電荷保持部は、ゲート電極により分離されているので書換え時の干渉が効果的に抑制される。言い換えれば、２つの電荷保持部間の距離を小さくすることができる。したがって、１つのトランジスタで２ビット以上の記憶保持動作が可能でかつ微細化が容易な半導体記憶装置を実現できる。
【００１１】
さらには、上記電荷保持部の一部は、上記ゲート絶縁膜とチャネル領域とがなす界面よりも下に存するため、書込み動作時において高エネルギーの電荷の進行方向に電荷保持部が存することになる。そのため、電荷保持部への電荷注入効率が著しく向上し、書込み動作の速度を飛躍的に向上することができる。もしくは、書込み時の電流を小さくした場合は、書込み時の消費電力を低減することができる。
【００１２】
上記の半導体記憶装置は、上記ゲート絶縁膜とチャネル領域との界面と、その界面と略平行でかつ上記電荷保持部の最下部を通る面との距離を２ｎｍ〜１５ｎｍとしてもよい。
【００１３】
上記の構成によれば、上記電荷保持部とゲート絶縁膜との位置関係を最適化し、半導体記憶装置の動作速度を十分高速に保つことができる。
【００１４】
上記の半導体記憶装置において、上記電荷保持部は、電荷を保持する機能を有する第１の絶縁膜と、上記第１の絶縁膜と上記ゲート電極、チャネル領域および拡散層領域を隔てることにより上記第１の絶縁膜に保持された電荷の散逸を防ぐ機能を有する第２の絶縁膜とを有する構成としてもよい。
【００１５】
上記の構成によれば、上記第１の絶縁膜に保持された電荷が散逸するのを、上記第２の絶縁膜により効果的に防ぐことができる。したがって、電荷の保持特性の良い半導体記憶装置が提供される。
【００１６】
上記記の半導体記憶装置において、上記電荷保持部は、電荷を蓄積する機能を有する第１の絶縁膜と、第１の絶縁膜に保持された電荷の散逸を防ぐ機能を有する第２および第３の絶縁膜とを有し、第１の絶縁膜が第２の絶縁膜と第３の絶縁膜とに挟まれている構成としてもよい。
【００１７】
上記の構成によれば、上記電荷保持部に注入された電荷は、上記第２および第３の絶縁膜によりブロックされて、上記第１の絶縁膜に効率よく蓄積する。したがって、電荷保持部への電荷注入効率が上がり、書換え動作（書込みおよび消去動作）の高速化が実現する。
【００１８】
上記の半導体記憶装置は、上記第１の絶縁膜がシリコン窒化膜であり、上記第２および第３の絶縁膜がシリコン酸化膜である構成としてもよい。
【００１９】
上記の構成によれば、電荷をトラップする準位が多数存在するシリコン窒化膜を第１の絶縁膜として用い、バンドギャップが大きいシリコン酸化膜を第２および第３の絶縁膜として用いるため、大きなヒステリシス特性を有し、保持特性の優れた半導体記憶装置が提供される。さらには、シリコン窒化膜およびシリコン酸化膜ともにＬＳＩプロセスでごく標準的に用いられる材料であり、製造が容易であるという利点を有する。
【００２０】
上記の半導体記憶装置において、第２の絶縁膜は、第１の絶縁膜と上記ゲート電極、チャネル領域および拡散層領域とを隔てるように設けられ、上記チャネル領域上における第２の絶縁膜の厚さが、上記ゲート絶縁膜の厚さよりも薄く、かつ０．８ｎｍ以上である構成としてもよい。
【００２１】
上記の構成によれば、電荷保持膜である第１の絶縁膜とチャネル領域とを隔てる第２の絶縁膜の膜厚が、ゲート絶縁膜の膜厚より薄く、かつ０．８ｎｍ以上であるから、メモリの耐圧性能を低下させることなく書込み動作および消去動作の電圧を低下させ、又は書込み動作および消去動作を高速にすることが可能となり、メモリ効果を増大することが可能となる。
【００２２】
なお、メモリ効果とは、電荷保持膜（電荷保持部）に保持された電荷の多寡に応じて、ゲート電極に電圧を印加したときにチャネル領域を介して拡散層領域の一方から他方に流れる電流量が変化することであり、メモリ効果が大きいとは、上記電流量の変化が大きいことである。
【００２３】
上記の半導体記憶装置において、第２の絶縁膜は、第１の絶縁膜と上記ゲート電極、チャネル領域および拡散層領域とを隔てるように設けられ、上記チャネル領域上における第２の絶縁膜の厚さが、上記ゲート絶縁膜の厚さよりも厚く、かつ２０ｎｍ以下である構成としてもよい。
【００２４】
上記の構成によれば、電荷保持膜とチャネル領域とを隔てる絶縁膜の膜厚が、ゲート絶縁膜の膜厚より厚く、かつ２０ｎｍ以下であるから、メモリの短チャネル効果を悪化させることなく保持特性を改善することが可能となる。
【００２５】
上記の半導体記憶装置において、第１の絶縁膜には、第２の絶縁膜を介して上記ゲート絶縁膜の表面と平行な面と対向し、この面に沿って広がった面を有する部分が含まれている（例えばゲート絶縁膜の表面と略平行な表面を有する部分が含まれている）構成としてもよい。
【００２６】
上記の構成によれば、半導体記憶装置の保持特性の悪化を防ぎながら書換え速度を高速にすることができる。
【００２７】
上記の半導体記憶装置において、第１の絶縁膜には、第２の絶縁膜を介して上記ゲート電極の側面と対向し、この側面に沿って広がった部分が含まれている（例えばゲート電極の側面と略平行な表面を有する部分が含まれている）構成としてもよい。
【００２８】
上記の構成によれば、半導体記憶装置の書換え動作を高速にすることができる。
【００２９】
上記の半導体記憶装置において、上記電荷保持部は、その少なくとも一部が、上記半導体部材、ゲート絶縁膜およびゲート電極の積層方向において、上記拡散層領域と重合するように形成されている構成としてもよい。
【００３０】
また、上記の半導体記憶装置において、上記の両拡散領域間の距離は、チャネル長方向のゲート電極長よりも長くなるように設定され、上記電荷保持部は、その一部のみが、上記半導体部材、ゲート絶縁膜およびゲート電極の積層方向において、上記拡散層領域と重合するように形成されている構成としてもよい。
【００３１】
上記の構成によれば、半導体記憶装置の読出し電流を大きくし、読出し電流のばらつきを抑えることができるので、半導体記憶装置の読出し動作を高速にすることができる。
【００３２】
【発明の実施の形態】
以下、この発明の半導体記憶装置を図示の実施の形態により詳細に説明する。
【００３３】
（実施の形態１）
まず、この発明の半導体記憶装置を構成するメモリ素子を説明するにあたり、この発明を適用するメモリ素子の前提となる基本構造を図９および図１０を用いて説明する。
【００３４】
図９はメモリ素子の概略断面図を示している。図９に示すように、上記メモリ素子は、２ビットの記憶が可能な不揮発性メモリセルとして、第１導電型（例えばＰ型又はＮ型の一方）の半導体部材の一例としての半導体基板１１上に、ゲート絶縁膜１２を介して通常のトランジスタと同程度のゲート長を有するゲート電極１３を形成しており、積層されたゲート絶縁膜１２およびゲート電極１３の側壁に、サイドウォールスペーサ形状の電荷保持部１０Ａ，１０Ｂを形成している。すなわち、積層されたゲート絶縁膜１２およびゲート電極１３の両側壁の一方には、電荷保持部１０Ａ，１０Ｂのうちの一方が設けられ、両側壁の他方には、電荷保持部１０Ａ，１０Ｂのうちの他方が設けられている。
【００３５】
また、電荷保持部１０Ａ，１０Ｂに対応する半導体基板１１の領域に、かつゲート電極１３と反対の側に、それぞれ第２導電型（例えばＰ型又はＮ型の他方）の第１の拡散層領域１７と第２導電型の第２の拡散層領域１８を形成している。
この第１，第２の拡散層領域１７，１８（ソース／ドレイン領域）は、ゲート電極１３の端部に対して（ゲート電極１３が形成された領域４１から）オフセットされている。したがって、半導体基板１１における、ゲート電極１３の各端部と第１，第２の拡散層領域１７，１８との間はそれぞれオフセット領域４２となっている。
【００３６】
このように、上記メモリ素子の電荷保持部１０Ａ，１０Ｂは、ゲート絶縁膜１２から独立して形成されている。したがって、電荷保持部１０Ａ，１０Ｂが担うメモリ機能と、ゲート絶縁膜１２が担うトランジスタ動作機能とは分離されている。また、ゲート電極１３の両側に形成された２つの電荷保持部１０Ａ，１０Ｂは、ゲート電極１３により分離されているので、書換え時の干渉が効果的に抑制される。したがって、このメモリ素子は、２ビット以上の記憶が可能で、かつ微細化が容易にできる。
【００３７】
また、上記第１，第２の拡散層領域１７，１８がゲート電極１３からオフセットされていることにより、ゲート電極１３に電圧を印加したとき、電荷保持部１０Ａ，１０Ｂ下（半導体基板１１における電荷保持部１０Ａ，１０Ｂとの対向部）のオフセット領域４２の反転しやすさを、電荷保持部１０Ａ，１０Ｂに蓄積された電荷量によって大きく変化させることができ、メモリ効果を増大させることが可能となる。なお、メモリ効果とは、電荷保持膜（電荷保持部１０Ａ，１０Ｂ）に保持された電荷の多寡に応じて、ゲート電極１３に電圧を印加したときにチャネル領域を介して拡散層領域の一方から他方に流れる電流量が変化することであり、メモリ効果が大きいとは、上記電流量の変化が大きいことである。
【００３８】
さらに、第１，第２の拡散層領域１７，１８がゲート電極１３からオフセットされた構造により、通常のロジックトランジスタと比較して、短チャネル効果を強力に防止することができ、より一層のゲート長の微細化を図ることができる。
また、構造的に短チャネル効果抑制に適しているため、ロジックトランジスタと比較して膜厚の厚いゲート絶縁膜を採用することができ、信頼性を向上させることが可能となる。
【００３９】
図１０は、図９のサイドウォールスペーサ形状の電荷保持部１０Ｂ付近の拡大図である。図１０に示すように、電荷保持部１０Ａ，１０Ｂ（図１０では１０Ｂのみを示す）は、サイドウォール形状をした第１の絶縁膜の一例としてのシリコン窒化膜１５と、このシリコン窒化膜１５とゲート電極１３、半導体基板１１および第１，第２の拡散層領域１７，１８とを隔てる第２の絶縁膜の一例としてのシリコン酸化膜１４とからなる。電荷（電子または正孔）を蓄積する機能を有するのはシリコン窒化膜１５であり、シリコン酸化膜１４はシリコン窒化膜１５に蓄積された電荷の漏れを防いでいる。
【００４０】
次に、この発明の半導体記憶装置を構成するメモリ素子の実施形態を、図１〜図８を用いて説明する。図１から図４はそれぞれメモリ素子の実施の形態を示すものである。図１および図２はメモリ素子の実施の一形態およびその一部の拡大図であり、図３は図１の構成を一部変更した一変形例であり、図４は他の変形例である。図５，図６はこれら実施形態における書込み動作を説明する図であり、図７および図８はメモリ素子におけるゲート絶縁膜と電荷保持部との位置関係を説明する図である。
【００４１】
図１はこの発明の半導体記憶装置の実施の一形態としてのメモリ素子の概略断面図を示している。このメモリ素子は、図９に示すメモリ素子の基本構造とは、ゲート絶縁膜１２と電荷保持部１０Ａ，１０Ｂとの位置関係において異なっている。すなわち、図１に示すのメモリ素子においては、電荷保持部１０Ａ，１０Ｂの一部が、ゲート絶縁膜１２と半導体基板１１との界面より下に存している。
【００４２】
なお、図１に示すメモリ素子において、図９に示すメモリ素子と同一構成部は同一参照番号を付して説明を省略する。
【００４３】
図２は、図１のサイドウォールスペーサ形状の電荷保持部１０Ｂ付近の拡大図である。図２に示すように、電荷保持部１０Ａ，１０Ｂ（図２では１０Ｂのみを示す）は、サイドウォール形状をしたシリコン窒化膜１５と、このシリコン窒化膜１５とゲート電極１３，半導体基板１１および第１，第２の拡散層領域１７，１８（ソース／ドレイン領域）とを隔てるシリコン酸化膜１４とからなる。電荷（電子または正孔）を蓄積する機能を有するのはシリコン窒化膜１５であり、シリコン酸化膜１４はシリコン窒化膜１５に蓄積された電荷の漏れを防いでいる。
【００４４】
図３はこの発明のメモリ素子（半導体記憶装置）の一変形例としてのメモリ素子の概略断面図を示しており、図１および図２に示すメモリ素子とは、電荷保持部の構成が異なる。すなわち、図３に示すように、電荷保持部２０Ａ，２０Ｂは、電荷をトラップする機能を有する第１の絶縁膜の一例としてのシリコン窒化膜２２が、第２の絶縁膜の一例としてのシリコン酸化膜２１，２３に挟まれた構造を有している。
【００４５】
なお、図３に示すメモリ素子において、図９に示すメモリ素子と同一構成部は同一参照番号を付して説明を省略する。
【００４６】
図４はこの発明のメモリ素子（半導体記憶装置）の他の変形例としてのメモリ素子の概略断面図を示しており、このメモリ素子は、図３に示すメモリ素子とは基板の構成が異なる。すなわち、図４に示すように、絶縁体層７１上に半導体層７２が形成された基板を用いている。このような基板となる例としては、ＳＯＩ基板（絶縁体層７１が埋め込み酸化膜に、半導体層７２がＳＯＩ層にそれぞれ対応）を用いた場合やウェハ貼り合わせ技術を用いた場合がある。
【００４７】
なお、図４に示すメモリ素子において、図９に示すメモリ素子と同一構成部は同一参照番号を付して説明を省略する。
【００４８】
上記他の変形例（図４）としてのメモリ素子は、上記一変形例（図３）としてのメモリ素子と同様の効果を有している。
【００４９】
上記メモリ素子（図１〜図４）は、電荷保持部１０Ａ，１０Ｂ（２０Ａ，２０Ｂ）の一部が、ゲート絶縁膜１２と半導体基板１１との界面より下側に存するという特徴を有している。ゲート絶縁膜１２と電荷保持部１０Ａ，１０Ｂ（２０Ａ，２０Ｂ）をこのように配置することにより得られる効果を以下に説明する。
【００５０】
上記メモリ素子によれば、書込み動作を高速化することができる。ここで書込み動作とは、メモリ素子がＮ型である場合は電荷保持部に電子を注入することであり、メモリ素子がＰ型である場合は電荷保持部に正孔を注入することとする。
【００５１】
次に、上記メモリ素子の書込み方法について、図５，図６を用いて説明する。
なお、書込み方法は、基本構造を有するメモリ素子であっても、そのいずれの実施形態であっても共通である。このメモリ素子の書込み方法は、ドレイン電界により加速された電子を電荷保持部に注入することにより行う。
【００５２】
まず、第２の電荷保持部２０Ｂに電子を注入する（書込む）ためには、図５に示すように、第１の拡散層領域１７をソース電極とし、第２の拡散層領域１８をドレイン電極とする。例えば、第１の拡散層領域１７および半導体基板１１に０Ｖ、第２の拡散層領域１８に＋５Ｖ、ゲート電極１３に＋５Ｖを印加すればよい。このような電圧条件によれば、反転層３１が、第１の拡散層領域１７（ソース電極）から伸びるが、第２の拡散層領域１８（ドレイン電極）に達することなく、ピンチオフ点が発生する。電子は、ピンチオフ点から第２の拡散層領域１８（ドレイン電極）までドレイン電界により加速され、第２の電荷保持部２０Ｂ（より正確には第２の電荷保持部２０Ｂ内のシリコン窒化膜２２）に注入されて、書込みが行なわれる。
【００５３】
なお、第１の電荷保持部２０Ａ近傍では、ドレイン電界により加速された電子が発生しないため、書込みは行なわれない。また、書込み動作のための電圧は上記に限らず、例えば、第１の拡散層領域１７および半導体基板１１に０Ｖ、第２の拡散層領域１８に＋１０Ｖ、ゲート電極１３に＋５Ｖを印加した場合も、第２の電荷保持部２０Ｂにホットエレクトロン（熱電子）が注入されて書込みが行なわれた。
【００５４】
このようにして、第２の電荷保持部２０Ｂに電子を注入して、書込みを行うことができる。
【００５５】
上記第１〜第３実施形態のメモリ素子の場合、図９および図１０に示す基本構造を有するメモリ素子に比べて極めて効率よく書込み動作を行うことができる。
すなわち、図９および図１０に示すメモリ素子では、ピンチオフ点から第２の拡散層領域１８に向けて加速された電子のごく一部が上方に散乱されて、第２の電荷保持部１０Ｂに注入される。一方、上記実施の形態のメモリ素子（図１〜図４）においては、電子は図５の矢印３２の方向に運動し、その多くがそのまま第２の電荷保持部２０Ｂ内のシリコン窒化膜２２に注入される。言い換えれば、ピンチオフ点から加速された電子の殆どは、矢印３２の向きに大きな運動量を持つため、シリコン酸化膜２１を通過してシリコン窒化膜２２に注入される電子の数が飛躍的に大きくなるのである。
【００５６】
このように、上記実施の形態のメモリ素子においては、書込み動作の効率が著しく向上するため、書込み動作の速度を飛躍的に向上することができる。もしくは、書込み時の電流を小さく場合、半導体記憶素子の書込み時の消費電力を低減することができる。
【００５７】
一方、第１の電荷保持部２０Ａに電子を注入する（書込む）ためには、図６に示すように、第２の拡散層領域１８をソース電極とし、第１の拡散層領域１７をドレイン電極とする。例えば、第２の拡散層領域１８および半導体基板１１に０Ｖ、第１の拡散層領域１７に＋５Ｖ、ゲート電極１３に＋２Ｖを印加すればよい。この場合、電子は矢印３３の方向に運動して、第１の電荷保持部２０Ａ内のシリコン窒化膜２２に注入される。このように、第２の電荷保持部２０Ｂに電子を注入する場合とは、ソース／ドレイン領域を入れ替えることにより、第１の電荷保持部２０Ａに電子を注入して、書込みを行うことができる。
【００５８】
なお、図１および図２に示すメモリ素子では、電荷を蓄積する機能を有するシリコン窒化膜１５と、ゲート電極１３、半導体基板１１および拡散層領域１７，１８とは、シリコン酸化膜１４で隔てられている。このシリコン酸化膜１４は、シリコン窒化膜１５に蓄積された電荷が散逸するのを防いでいる。シリコン酸化膜１４の厚さは、２ｎｍ以上であるのが好ましい。なぜなら、シリコン酸化膜１４の厚さが２ｎｍ未満の場合、電荷のトンネル効果が顕著になり、メモリ素子の保持時間が短くなるためである。
【００５９】
また、図３または図４に示すメモリ素子では、電荷保持部２０Ａ，２０Ｂは、電荷をトラップする機能を有する第１の絶縁膜としてのシリコン窒化膜２２が、第２の絶縁膜としてのシリコン酸化膜２１，２３に挟まれた構造を有している。
このため、電荷保持部２０Ａ，２０Ｂに注入された電荷は、シリコン酸化膜２３によってブロックされ、シリコン窒化膜２２に効率よく蓄積する。このように、電荷保持部２０Ａ，２０Ｂはシリコン窒化膜２２がシリコン酸化膜２１，２３によって挟まれた構造を有するため、電荷保持部２０Ａ，２０Ｂへの電荷注入効率が上がり、書換え動作（書込みおよび消去動作）の高速化が実現する。
【００６０】
また、電荷保持部の構造は、上記のもの（図１〜図４）に限らず、例えば、電荷保持部に電荷を蓄積する機能を有するナノメートルサイズの量子ドットが含まれているものでもよい。また、電荷保持部の形状はサイドウォール形状を有している必要はなく、ゲート電極の両側にあって、その一部が半導体基板およびソース／ドレイン領域に接していればよい。しかしながら、電荷保持部の形状をサイドウォール形状とすれば、通常構造を有するトランジスタのゲート電極サイドウォールと同様に自己整合プロセスを用いて形成することができる。この場合、ロジックトランジスタとメモリトランジスタとで共通のゲート電極サイドウォールを形成することにより容易にロジックメモリ混載ＬＳＩを形成することが可能となる。
【００６１】
次に、図７および図８を用いてゲート絶縁膜１２と電荷保持部２０Ａ，２０Ｂとの好ましい位置関係を説明する。ここで、ゲート絶縁膜１２と半導体基板１１との界面（第１の面）と、電荷保持部２０Ａ，２０Ｂの下面を含む面（第２の面）との距離をＤとする。また、シリコン窒化膜２２と拡散層領域１７，１８とを隔てるシリコン酸化膜２１の厚さをＴとする。図３で示す構造のメモリ素子の場合は、シリコン窒化膜２２と拡散層領域１７，１８とを隔てるシリコン酸化膜１４の厚さをＴとすることができる。このとき、上記第１の面と第２の面の距離Ｄは、２ｎｍ〜１５ｎｍの範囲にあることが好ましい。以下にその理由を記す。
【００６２】
前述のように、シリコン酸化膜２１（図１のシリコン酸化膜１４に相当）の厚さＴは２ｎｍ以上であるのが好ましい。シリコン酸化膜の厚さＴが２ｎｍ以上であって距離Ｄが２ｎｍに満たない場合、シリコン窒化膜２２は、ゲート絶縁膜１２と半導体基板１１との界面（第１の面）より下には存しないことになる。そのため、書込み動作時にドレイン電界により加速された電子は、直接シリコン窒化膜２２に注入されず、書込み動作の効率の低下を招く。したがって、距離Ｄは２ｎｍ以上であることが好ましい。
【００６３】
一方、距離Ｄが１５ｎｍ以上となる場合は、ゲート電界が及びにくいために反転層が形成されにくい領域（図７の８１，８１で示す領域）が大きくなり、トランジスタの駆動電流が著しく減少する。このことは、主に読み出し動作時間の増大を招く。したがって、距離Ｄは１５ｎｍ以下であることが好ましい。
【００６４】
以上の理由により、ゲート絶縁膜１２と半導体基板１１との界面（第１の面）と、メモリ機能を有する電荷保持部２０Ａ，２０Ｂの下面を含む面（第２の面）との距離Ｄは、２ｎｍ〜１５ｎｍの範囲にあることが好ましく、それにより、電荷保持部２０Ａ，２０Ｂとゲート絶縁膜１２との位置関係を最適化し、メモリ素子（半導体記憶装置）の動作速度を十分高速に保つことができる。
【００６５】
ところで、図７ではシリコン酸化膜２１が明確なＬ字型構造となっているが、図８に示すように、丸みを帯びた形状を有していても良い。この場合の距離Ｄは、ゲート絶縁膜１２と半導体基板１１との界面（第１の面）と、その界面と略平行でかつ電荷保持部１０Ａ，１０Ｂの最下部を通る面（第２の面）との距離として規定される。シリコン酸化膜２１が丸みを帯びることにより、尖部における電界集中を防止して素子特性の改善および素子の信頼性を向上することができる。
【００６６】
このように、上記実施の形態の半導体記憶装置としてのメモリ素子によれば、メモリ素子の電荷保持部は、ゲート絶縁膜から独立して形成され、ゲート電極の両側に形成されている。そのため、２ビット以上の記憶保持動作が可能である。
さらには、各電荷保持部はゲート電極により分離されているので書換え時の干渉が効果的に抑制される。また、電荷保持部が担うメモリ機能と、ゲート絶縁膜が担うトランジスタ動作機能とは分離されているので、ゲート絶縁膜厚を薄膜化して短チャネル効果を抑制することができる。したがって、素子の微細化が容易となる。
【００６７】
また、上記実施の形態の半導体記憶装置としてのメモリ素子によれば、書込み動作時において高エネルギーの電荷の進行方向に電荷保持部が存するため、電荷保持部への電荷注入効率が著しく向上し、書込み動作の速度を飛躍的に向上することができる。また、書込み時の電流を小さくして、半導体記憶素子の書込み時の消費電力を低減することができる。
【００６８】
以下の実施の形態では、本発明の半導体記憶装置を構成するメモリ素子について、種々の好ましい形態を説明している。なお、以下の実施の形態では、電荷保持部１６１、１６２（前記の電荷保持部１０Ａ，１０Ｂに対応）の一部が、ゲート絶縁膜１１４（前記のゲート絶縁膜１２に対応）と半導体基板１１１（前記の半導体基板１１に対応）との界面より下に存しない例を示している。しかしながら、前記実施の形態における、電荷保持部１０Ａ，１０Ｂの一部が、ゲート絶縁膜１２と半導体基板１１との界面より下に存する構成は、以下の各実施の形態のメモリ素子においても同様に適用することができる。
【００６９】
（実施の形態２）
この実施の形態のメモリ素子（半導体記憶装置）は、図１１に示すように、電荷保持部１６１、１６２が電荷を保持する領域と電荷を逃げにくくする領域とから構成される。電荷を保持する領域は、電荷を蓄える領域であって、電荷を保持する機能を有する膜であってもよい。電荷を逃げにくくする領域は、電荷を逃げにくくする機能を有する膜であってもよい。
【００７０】
電荷保持部１６１、１６２は、例えばＯＮＯ構造を有している。すなわち、シリコン酸化膜１４１とシリコン酸化膜１４３との間にシリコン窒化膜１４２が挟まれ、電荷保持部１６１、１６２が構成されている。ここで、シリコン窒化膜１４２は電荷を保持する機能を有し、シリコン酸化膜１４１、１４３はシリコン窒化膜中に蓄えられた電荷を逃げにくくする機能を有する。
【００７１】
電荷保持部１６１、１６２における電荷を保持する領域（シリコン窒化膜１４２）は、半導体基板１１１、ゲート絶縁膜１１４およびゲート電極１１７の積層方向において、拡散層領域１１２、１１３とそれぞれオーバーラップしている。
ここで、オーバーラップするとは、拡散層領域１１２、１１３の少なくとも一部の領域上に、電荷を保持する領域（シリコン窒化膜１４２）の少なくとも一部が存在することを意味する。なお、１７１は、ゲート電極１１７に対して拡散層領域１１２、１１３がチャネル長方向における外側方向にオフセットすることにより生じたオフセット領域である。また、図示しないが、ゲート絶縁膜１１４下（半導体基板１１１におけるゲート絶縁膜１１４との対向部）であって半導体基板１１１の最表面部はチャネル領域となる。
【００７２】
次に、電荷保持部１６１、１６２における電荷を保持する領域すなわちシリコン窒化膜１４２と拡散層領域１１２、１１３とがオーバーラップすることによる効果を説明する。
【００７３】
図１２は、図１１に示した電荷保持部１６１、１６２の一方である例えば電荷保持部１６２周辺部の拡大図である。同図において、Ｗ１はゲート電極１１４に対する拡散層領域１１３のオフセット量を示す。また、Ｗ２はゲート電極のチャネル長方向における電荷保持部１６２の幅を示している。なお、同図に示すメモリ素子においては、電荷保持部１６２におけるシリコン窒化膜１４２のゲート電極１１７から離れた側の端が、電荷保持部１６２における、ゲート電極１１７から離れた側の端と一致している。したがって、電荷保持部１６２の幅をＷ２として定義した。電荷保持部１６２と拡散層領域１１３とのオーバーラップ量はＷ２−Ｗ１で表される。特に重要なことは、電荷保持部１６２のうちシリコン窒化膜１４２が、拡散層領域１１３とオーバーラップする、つまり、Ｗ２＞Ｗ１なる関係を満たすことである。
【００７４】
なお、図１３に示すように、電荷保持部１６２ａにおけるシリコン窒化膜１４２ａのゲート電極１１７ａと離れた側の端が、ゲート電極１１７ａから離れた側の電荷保持部１６２ａの端と一致していない場合は、Ｗ２をゲート電極１１７ａ端からシリコン窒化膜１４２ａのゲート電極１１７ａと遠い側の端までと定義すればよい。
【００７５】
図１４は、図１２の構造において、電荷保持部１６２の幅Ｗ２を１００ｎｍに固定し、オフセット量Ｗ１を変化させたときのドレイン電流Ｉｄを示している。
ここで、ドレイン電流は、電荷保持部１６２を消去状態（正孔が蓄積されている状態）とし、拡散層領域１１２、１１３をそれぞれソース電極、ドレイン電極として、デバイスシミュレーションにより求めた。
【００７６】
図１４から明らかなように、Ｗ１が１００ｎｍ以上の場合、すなわち、シリコン窒化膜１４２と拡散層領域１１３とがオーバーラップしない場合では、ドレイン電流が急速に減少している。ドレイン電流値は、読出し動作速度にほぼ比例するので、Ｗ１が１００ｎｍ以上ではメモリの性能は急速に劣化する。一方、シリコン窒化膜１４２と拡散層領域１１３とがオーバーラップする範囲においては、ドレイン電流の減少は緩やかである。したがって、電荷を保持する機能を有する膜であるシリコン窒化膜１４２の少なくとも一部と拡散層領域（ソース／ドレイン領域）１１２、１１３とがオーバーラップすることが好ましい。
【００７７】
上述したデバイスシミュレーションの結果を踏まえて、Ｗ２を１００ｎｍ固定とし、Ｗ１を設計値において６０ｎｍおよび１００ｎｍとし、メモリセルアレイを作製した。Ｗ１が６０ｎｍの場合、シリコン窒化膜１４２と拡散層領域１１２、１１３とは設計値において４０ｎｍオーバーラップし、Ｗ１が１００ｎｍの場合、設計値においてオーバーラップしない。
【００７８】
これらメモリセルアレイの読出し時間を測定した結果、ばらつきを考慮したワーストケースで比較して、Ｗ１を設計値において６０ｎｍとした場合の方が、読出しアクセス時間で１００倍高速であった。実用上、読み出しアクセス時間は１ビットあたり１００ナノ秒以下であることが好ましいが、Ｗ１＝Ｗ２では、この条件を到底達成できないことが分かった。また、製造ばらつきまで考慮した場合、Ｗ２−Ｗ１＞１０ｎｍであることがより好ましいことが判明した。
【００７９】
また、電荷保持部１６１（領域１８１）に記憶された情報の読み出しは、実施の形態１と同様に、拡散層領域１１２をソース電極とし、拡散層領域１１３をドレイン領域としてチャネル領域中のドレイン領域に近い側にピンチオフ点を形成するのが好ましい。すなわち、２つの電荷保持部１６１、１６２のうち一方に記憶された情報を読み出す時に、ピンチオフ点をチャネル領域内であって、他方の電荷保持部に近い領域に形成させるのが好ましい。これにより、電荷保持部１６２の記憶状況の如何にかかわらず、電荷保持部１６１の記憶情報を感度よく検出することができる。これはメモリ素子の２ビット動作を可能にする大きな要因となる。
【００８０】
一方、２つの電荷保持部１６１、１６２の片側のみに情報を記憶させる場合又は２つの電荷保持部を同じ記憶状態にして使用する場合には、読出し時に必ずしもピンチオフ点を形成しなくてもよい。
【００８１】
なお、図１１には図示していないが、半導体基板１１１の表面にウェル領域（Ｎチャネル素子の場合はＰ型ウェル）を形成することが好ましい。ウェル領域を形成することにより、チャネル領域の不純物濃度をメモリ動作（書換え動作および読出し動作）において最適にしつつ、その他の電気特性（耐圧、接合容量、短チャネル効果）を制御するのが容易になる。
【００８２】
電荷保持部１６１、１６２は、メモリの保持特性を向上させる観点から、電荷を保持する機能を有する電荷保持膜と絶縁膜とを含んでいるのが好ましい。この実施の形態では、電荷保持膜として電荷をトラップする準位を有するシリコン窒化膜１４２、絶縁膜として電荷保持膜に蓄積された電荷の散逸を防ぐ働きのあるシリコン酸化膜１４１、１４３を用いている。電荷保持部１６１、１６２が電荷保持膜と絶縁膜とを含むことにより電荷の散逸を防いで保持特性を向上させることができる。さらに、電荷保持部１６１、１６２が電荷保持膜のみで構成される場合に比べて電荷保持膜の体積を適度に小さくすることができる。電荷保持膜の体積を適度に小さくすることにより電荷保持膜内での電荷の移動を制限し、記憶保持中に電荷移動による特性変化が起こるのを抑制することができる。
【００８３】
また、電荷保持部１６１、１６２は、ゲート絶縁膜１１４の表面と略平行に配置された部分を有する電荷保持膜を含むこと、言い換えると、電荷保持部１６１、１６２における電荷保持膜の上面が、ゲート絶縁膜１１４の上面から等しい距離に位置するように配置される部分を含むことが好ましい。
【００８４】
具体的には、図１５に示したように、電荷保持部１６２の電荷保持膜１４２ａ（例えばシリコン窒化膜）が、ゲート絶縁膜１１４表面と略平行な面を有している。言い換えると、電荷保持膜１４２ａは、ゲート絶縁膜１１４表面に対応する高さから、均一な高さに形成されることが好ましい。図１２に示したシリコン窒化膜１４２において、上記電荷保持膜１４２ａの構成は、ゲート絶縁膜１１４表面と略平行な面を有する部分である領域１８１に相当する。
【００８５】
電荷保持部１６２中に、ゲート絶縁膜１１４表面と略平行な電荷保持膜１４２ａがあることにより、電荷保持膜１４２ａに蓄積された電荷の多寡によりオフセット領域１７１での反転層の形成されやすさを効果的に制御することができ、ひいてはメモリ効果を大きくすることができる。また、電荷保持膜１４２ａをゲート絶縁膜１１４の表面と略平行とすることにより、オフセット量（Ｗ１）がばらついた場合でもメモリ効果の変化を比較的小さく保つことができ、メモリ効果のばらつきを抑制することができる。しかも、電荷保持膜１４２ａの上部方向への電荷の移動が抑制され、記憶保持中に電荷移動による特性変化が起こるのを抑制することができる。
【００８６】
さらに、電荷保持部１６１、１６２は、ゲート絶縁膜１１４の表面と略平行な電荷保持膜１４２ａとチャネル領域（又はウェル領域）とを隔てる絶縁膜（例えば、シリコン酸化膜１４４のうちオフセット領域１７１上の部分）を含むことが好ましい。この絶縁膜は、図１１に示したメモリ素子では、リコン酸化膜１４１、１４３におけるゲート絶縁膜１１４の表面と略平行な部分に相当する。この絶縁膜により、電荷保持膜１４２ａに蓄積された電荷の散逸が抑制され、さらに保持特性の良いメモリ素子（半導体記憶装置）を得ることができる。
【００８７】
なお、電荷保持膜１４２ａの膜厚を調整するとともに、電荷保持膜１４２ａ下の絶縁膜（シリコン酸化膜１４４のうちオフセット領域１７１上の部分）の膜厚を一定に形成することにより、半導体基板１１１の表面から電荷保持膜１４２ａ中に蓄えられる電荷までの距離を概ね一定に保つことが可能となる。つまり、半導体基板１１１表面から電荷保持膜１４２ａ中に蓄えられる電荷までの距離を、電荷保持膜１４２ａ下の絶縁膜の最小膜厚値から、この絶縁膜の最大膜厚値と電荷保持膜１４２ａの最大膜厚値との和までの間に設定することができる。これにより、電荷保持膜１４２ａに蓄えられた電荷により発生する電気力線の密度を概ね制御することが可能となり、メモリ素子のメモリ効果の大きさばらつきを非常に小さくすることが可能となる。
【００８８】
（実施の形態３）
この実施の形態のメモリ素子は、電荷保持部１６１、１６２のシリコン窒化膜（電荷保持膜）１４２が、図１６に示すように、略均一な膜厚で、ゲート絶縁膜１１４の表面と略平行に配置された部分（領域１８１）、およびゲート電極１１７側面と略平行に配置された部分（領域１８２）を有している。
【００８９】
ゲート電極１１７に正電圧が印加された場合には、電荷保持部１６２中での電気力線は矢印１８３のように、シリコン窒化膜１４２を２回通過する（領域１８２の通過＋領域１８１の通過）。なお、ゲート電極１１７に負電圧が印加された場合の電気力線の向きは図示の方向とは反対となる。
【００９０】
ここで、シリコン窒化膜１４２の比誘電率は約６であり、シリコン酸化膜１４１、１４３の比誘電率は約４である。したがって、電荷保持部１６１、１６２は、領域１８１に相当する前記電荷保持膜１４２ａのみが存在する場合よりも、電気力線１８３方向における実効的な比誘電率が大きくなり、電気力線の両端での電位差をより小さくすることができる。すなわち、ゲート電極１１７に印加された電圧の多くの部分が、オフセット領域１７１における電界を強くするために使われることになる。
【００９１】
メモリ素子において、書換え動作時に電荷がシリコン窒化膜１４２に注入されるのは、発生した電荷がオフセット領域１７１における電界により引き込まれるためである。したがって、シリコン窒化膜１４２が領域１８２を含むことにより、書換え動作時に電荷保持部１６２に注入される電荷が増加し、書換え速度が増大する。
【００９２】
なお、シリコン酸化膜１４３の部分もシリコン窒化膜であった場合、つまり、シリコン窒化膜（電荷保持膜）がゲート絶縁膜１１４の表面からの高さにおいて均一でない場合、シリコン窒化膜の上方向への電荷の移動が顕著になって、保持特性が悪化する。
【００９３】
また、電荷保持膜は、シリコン窒化膜に代えて、比誘電率が非常に大きい酸化ハフニウムなどの高誘電体により形成されることがより好ましい。
【００９４】
さらに、電荷保持部１６１、１６２は、ゲート絶縁膜１１４の表面と略平行な電荷保持膜（領域１８１）とチャネル領域（又はウェル領域）とを隔てる絶縁膜（シリコン酸化膜１４１のうちオフセット領域１７１上の部分）を含むことが好ましい。この絶縁膜により、電荷保持膜（シリコン窒化膜１４２）に蓄積された電荷の散逸が抑制され、さらに電荷の保持特性を向上させることができる。
【００９５】
また、電荷保持部１６１、１６２は、ゲート電極１１７と、ゲート電極１１７の側面と略平行な向きに延びた電荷保持膜（領域１８２）とを隔てる絶縁膜（シリコン酸化膜１４１のうちゲート電極１１７に接した部分）を含むことが好ましい。この絶縁膜により、ゲート電極１１７から電荷保持膜（シリコン窒化膜１４２）へ電荷が注入されて電気的特性が変化することを防止し、メモリ素子（半導体記憶装置）の信頼性を向上させることができる。
【００９６】
さらに、本実施の形態のメモリ素子では、実施の形態２の場合と同様、シリコン酸化膜１４１、１４３における電荷保持膜１４２と半導体基板１１１との間の部分（シリコン酸化膜１４１のうちオフセット領域１７１上の部分）の膜厚を一定に設定すること、さらにシリコン酸化膜１４１、１４３におけるシリコン窒化膜１４２とゲート電極１１７との間の部分（シリコン酸化膜１４１のうちゲート電極１１７に接した部分）の膜厚を一定に制御することが好ましい。これにより、電荷保持膜１４２に蓄えられた電荷により発生する電気力線の密度を概ね制御することができるとともに、電荷リークを防止することができる。
【００９７】
（実施の形態４）
この実施の形態では、ゲート電極１１７、電荷保持部１６１、１６２およびソース／ドレイン領域間距離（拡散層領域１１２、１１３間距離）を最適化したメモリ素子について説明する。
【００９８】
図１７に示すメモリ素子において、Ａはチャネル長方向のゲート電極長、Ｂは拡散層領域（ソース／ドレイン領域）１１２、１１３間の距離（チャネル長）、Ｃはチャネル長方向における電荷保持部１６１、１６２の外端間の距離を示す。
さらにＣについて詳細に説明すると、Ｃは、一方の電荷保持部１６１のシリコン窒化膜１４２（電荷保持膜）におけるゲート電極１１７と離れている側の端部（外端部）から、他方の電荷保持部１６２のシリコン窒化膜１４２（電荷保持膜）におけるゲート電極１１７と離れている側の端部（外端部）までのチャネル長方向の距離を示す。
【００９９】
上記Ａ〜Ｃの関係においては、まず、Ｂ＜Ｃであることが好ましい。チャネル領域のうち、ゲート電極１１７下の部分（半導体基板１１１におけるゲート電極１１７との対向領域）と拡散層領域（ソース／ドレイン領域）１１２、１１３との間にはオフセット領域１７１が存する。Ｂ＜Ｃであれば、電荷保持部１６１、１６２（シリコン窒化膜１４２）に蓄積された電荷により、オフセット領域１７１の全領域において、反転の容易性が効果的に変動する。したがって、メモリ効果が増大し、特に読出し動作の高速化が実現する。
【０１００】
また、ゲート電極１１７に対して拡散層領域（ソース／ドレイン領域）１１２、１１３がオフセットしている場合、つまり、Ａ＜Ｂが成立する場合には、ゲート電極１１７に電圧を印加したときのオフセット領域１７１の反転のしやすさが電荷保持部１６１、１６２に蓄積された電荷量によって大きく変化し、メモリ効果が増大するとともに、短チャネル効果を低減することができる。ただし、メモリ効果が発現する限りにおいて、オフセット領域１７１は必ずしも存在する必要はない。すなわち、オフセット領域１７１が存在しない場合においても、拡散層領域１１２、１１３の不純物濃度が十分に薄ければ、電荷保持部１６１、１６２（シリコン窒化膜１４２）においてメモリ効果が発現し得る。
【０１０１】
以上の説明から明らかなように、Ａ〜Ｃの関係は、Ａ＜Ｂ＜Ｃであるのが最も好ましい。
【０１０２】
（実施の形態５）
この実施の形態のメモリ素子（半導体記憶装置）は、図１８に示すように、実施の形態２（図１１）における半導体基板をＳＯＩ基板とする以外は、実質的に図１１に示したメモリ素子と同様の構成を有する。
【０１０３】
このメモリ素子では、半導体基板１８６上に埋め込み酸化膜１８８が形成され、さらにその上にＳＯＩ層１８９が形成されている。ＳＯＩ層１８９内には拡散層領域１１２、１１３が形成され、それ以外の領域はボディ領域１８７となっている。
【０１０４】
このメモリ素子においても、実施の形態３の半導体記憶装置と同様の作用効果を奏する。さらに、拡散層領域１１２、１１３とボディ領域１８７との接合容量を著しく小さくすることができるので、素子の高速化や低消費電力化が可能となる。
【０１０５】
（実施の形態６）
この実施の形態のメモリ素子（半導体記憶装置）は、図１９に示すように、実施の形態２（図１１）において、拡散層領域（Ｎ型のソース／ドレイン領域）１１２、１１３のチャネル側に隣接して、Ｐ型高濃度領域１９１を追加している。
この点以外は、実質的に図１１のメモリ素子と同様の構成を有する。
【０１０６】
Ｐ型高濃度領域１９１では、Ｐ型を与える不純物（例えばボロン）濃度が、Ｐ型高濃度領域１９１間の領域１９２におけるＰ型を与える不純物濃度より高くなっている。Ｐ型高濃度領域１９１におけるＰ型の不純物濃度は、例えば、５×１０１７〜１×１０１９ｃｍ−３程度が適当である。また、領域１９２のＰ型の不純物濃度は、例えば、５×１０１６〜１×１０１８ｃｍ−３とすることができる。
【０１０７】
このように、Ｐ型高濃度領域１９１を設けることにより、拡散層領域１１２、１１３と半導体基板１１１との接合が、電荷保持部１６１、１６２の直下で急峻となる。なお、接合が急峻とは、ＰＮ接合の両側の不純物濃度が濃く、かつ接合付近での不純物濃度濃度の勾配が急峻であること、したがって、接合付近でのポテンシャルの勾配が急峻となることである。
。そのため、書込みおよび消去動作時にホットキャリアが発生し易くなり、書込み動作および消去動作の電圧を低下させ、あるいは書込み動作および消去動作を高速にすることが可能となる。さらに、領域１９２の不純物濃度は比較的薄いので、メモリ素子が消去状態にあるときの閾値が低く、ドレイン電流は大きくなる。そのため、読出し速度が向上する。したがって、書換え電圧が低く又は書換え速度が高速で、かつ、読出し速度が高速なメモリ素子（半導体記憶装置）を得ることができる。
【０１０８】
また、図１９に示すように、半導体基板１１１には、拡散層領域（ソース／ドレイン領域）１１２、１１３近傍であって電荷保持部１６１、１６２との対向部（ゲート電極１１７との対向部ではない）に、Ｐ型高濃度領域１９１を設けることにより、トランジスタ全体としての閾値が著しく上昇する。この上昇の程度は、Ｐ型高濃度領域１９１がゲート電極１１７の直下（半導体基板１１１におけるゲート電極１１７との対向部）にある場合に比べて著しく大きい。電荷保持部１６１、１６２に書込み電荷（トランジスタがＮチャネル型の場合は電子）が蓄積した場合は、この差がいっそう大きくなる。
【０１０９】
一方、電荷保持部１６１、１６２に十分な消去電荷（トランジスタがＮチャネル型の場合は正孔）が蓄積された場合は、トランジスタ全体としての閾値は、ゲート電極１１７下のチャネル領域（領域１９２）の不純物濃度で決まる閾値まで低下する。すなわち、消去時の閾値は、Ｐ型高濃度領域１９１の不純物濃度に依存しない一方、書込み時の閾値は、Ｐ型高濃度領域１９１の不純物濃度に非常に大きな影響を受ける。よって、Ｐ型高濃度領域１９１を電荷保持部１６１、１６２の下（半導体基板１１１における電荷保持部１６１、１６２との対向部）であって拡散層領域（ソース／ドレイン領域）１１２、１１３近傍に配置することにより、書込み時の閾値のみが非常に大きく変動し、メモリ効果（書込時と消去時での閾値の差）を著しく増大させることができる。
【０１１０】
（実施の形態７）
この実施の形態のメモリ素子（半導体記憶装置）は、図２０に示すように、実施の形態２（図１１）において、電荷保持部１６１、１６２の電荷保持膜（シリコン窒化膜１４２）とチャネル領域又はウェル領域とを隔てる絶縁膜（シリコン酸化膜１４１）の厚さＴ１が、ゲート絶縁膜１１４の厚さＴ２よりも薄くなっている。この点以外は、図１１に示したメモリ素子と実質的に同様の構成を有する。
【０１１１】
ゲート絶縁膜１１４は、メモリの書換え動作時における耐圧の要請から、その厚さＴ２には下限値が存在する。しかしながら、電荷保持部１６１、１６２の絶縁膜（シリコン酸化膜１４１）の厚さＴ１は、耐圧の要請にかかわらず、Ｔ２よりも薄くすることが可能である。
【０１１２】
本実施の形態の半導体記憶装置において、上述のように絶縁膜（シリコン酸化膜１４１）の厚さＴ１に対する設計の自由度が高いのは以下の理由による。
【０１１３】
本実施の形態のメモリ素子（半導体記憶装置）において、電荷保持部１６１、１６２の電荷保持膜（シリコン窒化膜１４２）とチャネル領域又はウェル領域とを隔てる絶縁膜（シリコン酸化膜１４１）は、ゲート電極１１７とチャネル領域又はウェル領域とに挟まれていない。したがって、この絶縁膜（シリコン酸化膜１４１）には、ゲート電極１１７とチャネル領域又はウェル領域との間に働く高電界が直接作用せず、ゲート電極１１７からその横方向に広がる比較的弱い電界が作用するのみである。これにより、ゲート絶縁膜１１４に対する耐圧の要請にかかわらず、シリコン酸化膜１４１の厚さＴ１はゲート絶縁膜１１４の厚さＴ２よりも薄くすることが可能となる。
【０１１４】
一方、例えば、フラッシュメモリに代表されるＥＥＰＲＯＭにおいては、フローティングゲートとチャネル領域又はウェル領域とを隔てる絶縁膜がゲート電極（コントロールゲート）とチャネル領域又はウェル領域に挟まれているので、ゲート電極からの高電界が直接作用する。それゆえ、ＥＥＰＲＯＭにおいては、フローティングゲートとチャネル領域又はウェル領域とを隔てる絶縁膜の厚さが制限され、メモリ素子の機能の最適化が阻害されるのである。
【０１１５】
以上より明らかなように、本実施の形態のメモリ素子においては、電荷保持部１６１、１６２の電荷保持膜（シリコン窒化膜１４２）とチャネル領域又はウェル領域とを隔てる絶縁膜（シリコン酸化膜１４１）がゲート電極１１７とチャネル領域又はウェル領域とに挟まれていないことが、絶縁膜（シリコン酸化膜１４１）の厚さＴ１の自由度を高くする本質的な理由となっている。
【０１１６】
メモリ素子では、絶縁膜（シリコン酸化膜１４１）の厚さＴ１を薄くすることにより、電荷保持部１６１、１６２、すなわち電荷保持膜（シリコン窒化膜１４２）への電荷の注入が容易になり、書込み動作および消去動作の電圧を低下させること、又は書込み動作および消去動作を高速にすることが可能となる。また、電荷保持膜（シリコン窒化膜１４２）に電荷が蓄積された時にチャネル領域又はウェル領域に誘起される電荷量が増えるため、メモリ効果を増大させることができる。
【０１１７】
ところで、電荷保持部１６１、１６２中での電気力線は、図１６に矢印１８４で示したように、シリコン窒化膜１４２を通過しない短いものもある。このような短い電気力線１８４上では比較的電界強度が大きいので、この電気力線１８４に沿った電界は、書換え動作時において大きな役割を果たしている。
【０１１８】
一方、本実施の形態のメモリ素子のように、シリコン酸化膜１４１の厚さＴ１を薄くした場合には、シリコン窒化膜１４２が図の下側に移動するので（半導体基板１１１に近づくので）、電気力線１８４がシリコン窒化膜１４２を通過するようになる。それゆえ、電気力線１８４に沿った電荷保持部中の実効的な比誘電率が大きくなり、電気力線１８４の両端での電位差をより小さくすることができる。したがって、ゲート電極１１７に印加された電圧の多くの部分が、オフセット領域１７１における電界を強くするために使われ、書込み動作および消去動作が高速になる。
【０１１９】
以上より明らかなように、Ｔ１＜Ｔ２とすることにより、メモリの耐圧性能を低下させることなく、書込み動作および消去動作の電圧を低下させ、又は書込み動作および消去動作を高速にし、さらにメモリ効果を増大することが可能となる。
【０１２０】
なお、絶縁膜の厚さＴ１は、製造プロセスによる均一性や膜質が一定の水準を維持することが可能であり、かつ保持特性が極端に劣化しない限界となる０．８ｎｍ以上であることがより好ましい。
【０１２１】
次に、本実施の形態のメモリ素子の好適な適用例について説明する。
例えば、デザインルールの大きな高耐圧を必要とする液晶ドライバーＬＳＩの場合、液晶パネルのＴＦＴを駆動するために、最大１５〜１８Ｖの電圧が必要となる。このため、前記ＬＳＩではゲート酸化膜（ゲート絶縁膜）を薄膜化することができない。
【０１２２】
一方、前記液晶ドライバーＬＳＩに画像調整用として本実施の形態の不揮発性メモリ（メモリ素子）を混載した場合、本発明のメモリ素子ではゲート絶縁膜１１４の厚さとは独立して、電荷保持膜（シリコン窒化膜１４２）とチャネル領域又はウェル領域とを隔てる絶縁膜（シリコン酸化膜１４１）の厚さを最適に設計できる。例えば、ゲート電極長（ワード線幅）２５０ｎｍのメモリセルに対して、Ｔ１＝２０ｎｍ、Ｔ２＝１０ｎｍで個別に設定でき、書込み効率の良いメモリセルを実現できる。
【０１２３】
なお、本実施の形態のメモリ素子において、Ｔ１が通常のロジックトランジスタより厚くても短チャネル効果が発生しない理由は、ゲート電極１１７に対して拡散層領域（ソース／ドレイン領域）１１２、１１３がオフセットしているためである。
【０１２４】
（実施の形態８）
この実施の形態のメモリ素子（半導体記憶装置）は、図２１に示すように、実施の形態２（図１１）において、電荷保持部１６１、１６２の電荷保持膜（シリコン窒化膜１４２）とチャネル領域又はウェル領域とを隔てる絶縁膜（シリコン酸化膜１４１）の厚さＴ１が、ゲート絶縁膜１１４の厚さＴ２よりも厚くなっている。この点以外は、図１１に示したメモリ素子と実質的に同様の構成を有する。
【０１２５】
ゲート絶縁膜１１４は、メモリ素子の短チャネル効果防止の要請から、その厚さＴ２には上限値が存在する。しかしながら、電荷保持部１６１、１６２の絶縁膜（シリコン酸化膜１４１）の厚さＴ１は、短チャネル効果防止の要請にかかわらず、Ｔ２よりも厚くすることが可能である。すなわち、微細化スケーリングが進んだとき（ゲート絶縁膜１１４の薄膜化が進行したとき）に、ゲート絶縁膜１１４の厚さとは独立して電荷保持膜（シリコン窒化膜１４２）とチャネル領域又はウェル領域とを隔てる絶縁膜（シリコン酸化膜１４１）の厚さを最適に設計できる。このため、電荷保持部１６１、１６２がスケーリングの障害にならないという効果を奏する。
【０１２６】
本実施の形態のメモリ素子（半導体記憶装置）において、上述のように絶縁膜（シリコン酸化膜１４１）の厚さＴ１に対する設計の自由度が高い理由は、既に述べた通り、電荷保持部１６１、１６２の電荷保持膜（シリコン窒化膜１４２）とチャネル領域又はウェル領域とを隔てる絶縁膜（シリコン酸化膜１４１）が、ゲート電極１１７とチャネル領域又はウェル領域とに挟まれていないことによる。そのため、ゲート絶縁膜１１４に対する短チャネル効果防止の要請にかかわらず、シリコン酸化膜１４１の厚さＴ１をゲート絶縁膜１１４の厚さＴ２よりも厚くすることが可能となる。
【０１２７】
前記絶縁膜（シリコン酸化膜１４１）の厚さＴ１を厚くすることにより、電荷保持部１６１、１６２、すなわちシリコン窒化膜１４２に蓄積された電荷が散逸するのを防ぎ、メモリの保持特性を改善することが可能となる。したがって、Ｔ１＞Ｔ２とすることにより、メモリの短チャネル効果を悪化させることなく保持特性を改善することが可能となる。なお、絶縁膜（シリコン酸化膜１４１）の厚さＴ１は、書換え速度の低下を考慮して、２０ｎｍ以下であることが好ましい。
【０１２８】
次に、本実施の形態のメモリ素子の好適な適用例について説明する。
フラッシュメモリに代表される従来の不揮発性メモリは、選択ゲート電極が書込み消去ゲート電極を構成し、前記書込み消去ゲート電極に対応するゲート絶縁膜（フローティングゲートを内包する）が電荷蓄積膜を兼用している。このため、微細化の要求（短チャネル効果抑制のため薄膜化が必須であること）、および信頼性確保の要求（保持電荷のリーク抑制のためにフローティングゲートとチャネル領域又はウェル領域とを隔てる絶縁膜の厚さを７ｎｍ程度以下には薄膜化できないこと）という相反する要求を内包している。したがって、このような従来の不揮発性メモリでは微細化が困難である。実際上、ＩＴＲＳ（Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｔｅｃｈｎｏｌｏｇｙ  Ｒｏａｄｍａｐ  ｆｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ）によれば、物理ゲート長の微細化は０．２ミクロン程度以下に対して目処が立っていない。
【０１２９】
一方、本実施の形態のメモリ素子では、上述したようにＴ１とＴ２を個別に設計できることにより、微細化が可能となる。本発明では、例えば、ゲート電極長（ワード線幅）４５ｎｍのメモリセルに対して、Ｔ２＝４ｎｍ、Ｔ１＝７ｎｍに個別に設定し、短チャネル効果の発生しないメモリ素子を実現した。
【０１３０】
なお、本実施の形態のメモリ素子において、Ｔ２を通常のロジックトランジスタよりも厚く設定しても短チャネル効果が発生しない理由は、ゲート電極１１７に対して、拡散層領域（ソース・ドレイン領域）１１２、１１３がオフセットしているためである。また、本発明のメモリ素子は、ゲート電極１１７に対して拡散層領域（ソース・ドレイン領域）１１２、１１３がオフセットしているため、通常のロジックトランジスタと比較してもさらに微細化が容易となっている。
【０１３１】
以上の点を要約すると、本実施の形態のメモリ素子では、電荷保持部１６１、１６２の上部に書込、消去を補助する電極すなわちゲート電極１１７が存在しない。したがって、ゲート電極１１７とチャネル領域又はウェル領域との間に働く高電界が、電荷保持膜（シリコン窒化膜１４２）とチャネル領域又はウェル領域とを隔てる絶縁膜（シリコン酸化膜１４１）には直接作用しない。すなわち、この絶縁膜（シリコン酸化膜１４１）には、ゲート電極１１７から横方向に広がる比較的弱い電界が作用するのみである。そのため、ロジックトランジスタのゲート長と同程度以上に微細化されたゲート長を保有するメモリセル（メモリ素子）の実現が可能になる。
【０１３２】
（実施の形態９）
この実施の形態は、メモリ素子の書換えを行ったときの電気特性の変化に関する。
【０１３３】
図２２は、本実施の形態におけるＮチャネル型メモリ素子の電荷保持部１６１、１６２中の電荷量が変化したときの、ドレイン電流（Ｉｄ）対ゲート電圧（Ｖｇ）の特性（実測値）を示すグラフである。
【０１３４】
図２２から明らかなように、消去状態（実線）から書込み動作を行った場合、単純に閾値が上昇するのみならず、特にサブスレッショルド領域においてグラフの傾きが顕著に減少している。そのため、ゲート電圧（Ｖｇ）が比較的高い領域においても、消去状態と書込み状態でのドレイン電流比が大きくなっている。例えば、Ｖｇ＝２．５Ｖにおいても、電流比は２桁以上を保っている。この特性は、フラッシュメモリの場合（図２３）と大きく異なる。このような特性の出現は、ゲート電極１１７と拡散層領域１１２、１１３とがオフセットし、ゲート電界がオフセット領域１７１に及びにくいために起こる特有な現象である。
【０１３５】
メモリ素子が書込み状態にあるときには、ゲート電極１１７に正電圧を加えても電荷保持部１６１、１６２下（半導体基板１１１における電荷保持部１６１、１６２の対向部）のオフセット領域１７１には反転層が極めてできにくい状態になっている。これが、書込み状態においてサブスレッショルド領域でのＩｄ−Ｖｇ曲線の傾きが小さくなる原因となっている。
【０１３６】
一方、メモリ素子が消去状態にあるときには、オフセット領域１７１には高密度の電子が誘起されている。なおかつ、ゲート電極１１７に０Ｖが印加されているとき（すなわちオフ状態にあるとき）は、ゲート電極１１７下のチャネルには電子が誘起されない（そのためオフ電流が小さい）。これが、消去状態においてサブスレッショルド領域でのＩｄ−Ｖｇ曲線の傾きが大きく、かつ閾値以上の領域でも電流の増加率（コンダクタンス）が大きい原因となっている。
【０１３７】
以上の説明から明らかなように、本実施の形態における半導体記憶装置を構成するメモリ素子は、書込み時と消去時のドレイン電流比を特に大きくすることができる。
【０１３８】
以上のように、本発明の半導体記憶装置は、主として、半導体基板上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、これら積層されたゲート絶縁膜およびゲート電極の両側において半導体基板上に形成された電荷保持部と、半導体基板における電荷保持部のゲート電極側とは反対側の位置に、それぞれ電荷保持部の一部と対向するように配置されたソース／ドレイン領域（拡散層領域）と、半導体基板におけるゲート絶縁膜を介してのゲート電極との対向位置（半導体基板における両拡散層領域間）に形成されたチャネル領域とから構成される。
【０１３９】
この半導体記憶装置は、１つの電荷保持部に２値又はそれ以上の情報を記憶することにより、４値又はそれ以上の情報を記憶するメモリ素子として機能する。しかしながら、この半導体記憶装置は、必ずしも４値又はそれ以上の情報を記憶して機能させる必要はなく、例えば、２値の情報を記憶して機能させてもよい。
【０１４０】
本発明の半導体記憶装置は、半導体基板上、好ましくは半導体基板内に形成された第１導電型のウェル領域上に形成されることが好ましい。
【０１４１】
半導体基板としては、半導体装置に使用されるものであれば特に限定されず、例えば、シリコン、ゲルマニウム等の元素半導体、ＧａＡｓ、ＩｎＧａＡｓ、ＺｎＳｅ等の化合物半導体による基板、ＳＯＩ基板又は多層ＳＯＩ基板等の種々の基板、ガラスやプラスチック基板上に半導体層を有するものを用いてもよい。なかでもシリコン基板又は表面半導体層としてシリコン層が形成されたＳＯＩ基板が好ましい。半導体基板又は半導体層は、内部を流れる電流量に多少の差が生じるものの、単結晶（例えば、エピタキシャル成長による）、多結晶又はアモルファスのいずれであってもよい。
【０１４２】
この半導体基板上又は半導体層上には、素子分離領域が形成されていることが好ましく、さらにトランジスタ、キャパシタ、抵抗等の素子、これらによる回路、半導体装置や層間絶縁膜が組み合わせられて、シングル又はマルチレイヤー構造で形成されていてもよい。なお、素子分離領域は、ＬＯＣＯＳ膜、トレンチ酸化膜、ＳＴＩ膜等種々の素子分離膜により形成することができる。
【０１４３】
半導体基板は、Ｐ型又はＮ型の導電型を有していてもよく、半導体基板には、少なくとも１つの第１導電型（Ｐ型又はＮ型）のウェル領域が形成されていることが好ましい。半導体基板およびウェル領域の不純物濃度は、当該分野で公知の範囲のものが使用できる。なお、半導体基板としてＳＯＩ基板を用いる場合には、表面半導体層には、ウェル領域が形成されていてもよいが、チャネル領域下にボディ領域を有していてもよい。
【０１４４】
ゲート絶縁膜は、通常、半導体装置に使用されるものであれば特に限定されるものではなく、例えば、シリコン酸化膜、シリコン窒化膜等の絶縁膜；酸化アルミニウム膜、酸化チタニウム膜、酸化タンタル膜、酸化ハフニウム膜などの高誘電体膜の単層膜又は積層膜を使用することができる。なかでも、シリコン酸化膜が好ましい。ゲート絶縁膜は、例えば、１〜２０ｎｍ程度、好ましく１〜６ｎｍ程度の膜厚とすることが適当である。ゲート絶縁膜は、ゲート電極直下にのみ形成されていてもよいし、ゲート電極よりも大きく（幅広）で形成されていてもよい。
【０１４５】
ゲート電極は、ゲート絶縁膜上に、通常半導体装置に使用されるような形状で形成されている。ゲート電極は、実施の形態のなかで特に指定がない限り、特に限定されるものではなく、導電膜、例えば、ポリシリコン：銅、アルミニウム等の金属：タングステン、チタン、タンタル等の高融点金属：高融点金属とのシリサイド等の単層膜又は積層膜等が挙げられる。ゲート電極は、例えば５０〜４００ｎｍ程度の膜厚で形成することが適当である。
【０１４６】
半導体基板におけるゲート電極の下（ゲート絶縁膜を介したゲート電極との対向部）にはチャネル領域が形成される。このチャネル領域は、ゲート電極下のみならず、ゲート電極とゲート長方向におけるゲート端の外側を含む領域下（半導体基板に形成された両拡散層領域間の領域）に形成されていることが好ましい。
このように、ゲート電極で覆われていないチャネル領域が存在する場合には、そのチャネル領域は、ゲート絶縁膜又は電荷保持部で覆われていることが好ましい。
【０１４７】
電荷保持部は、少なくとも、電荷を保持するか、電荷を蓄え保持する機能を有するか、電荷をトラップする機能を有する膜又は領域を含んで構成される。これらの機能を果たすものとしては、シリコン窒化物；シリコン；リン、ボロン等の不純物を含むシリケートガラス；シリコンカーバイド；アルミナ；ハフニウムオキサイド、ジルコニウムオキサイド、タンタルオキサイド等の高誘電体；酸化亜鉛；金属等が挙げられる。
【０１４８】
電荷保持部は、例えば、シリコン窒化膜を含む絶縁体膜；導電膜もしくは半導体層を内部に含む絶縁体膜；導電体もしくは半導体ドットを１つ以上含む絶縁体膜等の単層又は積層構造によって形成することができる。なかでも、シリコン窒化膜は、電荷をトラップする準位が多数存在するため大きなヒステリシス特性を得ることができ、また、電荷保持時間が長く、リークパスの発生による電荷漏れの問題が生じないため保持特性が良好であり、さらに、ＬＳＩプロセスではごく標準的に用いられる材料であるため、好ましい。
【０１４９】
シリコン窒化膜などの電荷保持機能を有する絶縁膜を内部に含む絶縁膜を電荷保持部として用いることにより、記憶保持に関する信頼性を高めることができる。シリコン窒化膜は絶縁体であるから、その一部に電荷のリークが生じた場合でも、直ちにシリコン窒化膜全体の電荷が失われることがないからである。更には、複数のメモリ素子を配列する場合、メモリ素子間の距離が縮まって隣接する電荷保持部が接触しても、電荷保持部が導電体からなる場合のように夫々の電荷保持部に記憶された情報が失われることがない。また、コンタクトプラグをより電荷保持部と接近して配置することができ、場合によっては電荷保持部と重なるように配置することができるので、メモリ素子の微細化が容易となる。
【０１５０】
さらに記憶保持に関する信頼性を高めるためには、電荷保持部において、電荷保持機能を有する絶縁体は、必ずしも膜状である必要はなく、電荷保持機能を有する絶縁体が絶縁膜に離散的に存在することが好ましい。具体的には、電荷を保持しにくい材料、例えば、シリコン酸化物中にドット状に分散していることが好ましい。
【０１５１】
また、導電膜もしくは半導体層を内部に含む絶縁体膜を電荷保持部として用いることにより、導電体もしくは半導体中への電荷の注入量を自由に制御できるため、多値化しやすい効果がある。
【０１５２】
さらに、導電体もしくは半導体ドットを１つ以上含む絶縁体膜を電荷保持部として用いることにより、電荷の直接トンネリングによる書込・消去が行ないやすくなり、低消費電力化の効果がある。
【０１５３】
つまり、電荷保持部は、電荷を逃げにくくする領域又は電荷を逃げにくくする機能を有する膜をさらに含むことが好ましい。電荷を逃げにくくする機能を果たすものとしては、シリコン酸化膜等が挙げられる。
【０１５４】
電荷保持部は、直接又は絶縁膜を介してゲート電極の両側に形成されており、また、直接、ゲート絶縁膜又は絶縁膜を介して半導体基板（ウェル領域、ボディ領域又はソース／ドレイン領域もしくは拡散層領域）上に配置している。ゲート電極の両側の電荷保持膜は、直接又は絶縁膜を介してゲート電極の側壁の全てを覆うように形成されていてもよいし、一部を覆うように形成されてもよい。
【０１５５】
電荷保持膜として導電膜を用いる場合には、電荷保持膜が半導体基板（ウェル領域、ボディ領域又はソース／ドレイン領域もしくは拡散層領域）又はゲート電極と直接接触しないように、絶縁膜を介して配置させることが好ましい。例えば、導電膜と絶縁膜との積層構造、絶縁膜内に導電膜をドット状等に分散させた構造、ゲートの側壁に形成された側壁絶縁膜内の一部に配置した構造等が挙げられる。
【０１５６】
電荷保持部は、電荷を蓄積する第１の絶縁体からなる膜が、第２の絶縁体からなる膜と第３の絶縁体からなる膜とで挟まれたサンドウィッチ構造を有するのが好ましい。電荷を蓄積する第１の絶縁体が膜状であるから、電荷の注入により短い時間で第１の絶縁体内の電荷密度を上げ、また、電荷密度を均一にすることができる。電荷を蓄積する第１の絶縁体内の電荷分布が不均一であった場合、保持中に第１の絶縁体内を電荷が移動してメモリ素子の信頼性が低下する恐れがある。また、電荷を蓄積する第１の絶縁体は、導電体部（ゲート電極、拡散層領域、半導体基板）とは他の絶縁膜で隔てられているので、電荷の漏れが抑制されて十分な保持時間を得ることができる。したがって、上記サンドウィッチ構造を有する場合、半導体記憶装置の高速書換え、信頼性の向上、十分な保持時間の確保が可能となる。
【０１５７】
上記条件を満たす電荷保持部としては、上記第１の絶縁体をシリコン窒化膜とし、第２および第３の絶縁体をシリコン酸化膜とするのが特に好ましい。シリコン窒化膜は、電荷をトラップする準位が多数存在するため大きなヒステリシス特性を得ることができる。また、シリコン酸化膜およびシリコン窒化膜は共にＬＳＩプロセスでごく標準的に用いられる材料であるため、好ましい。また、第１の絶縁体として、窒化シリコンのほかに、酸化ハフニウム、タンタルオキサイド、イットリウムオキサイドなどを用いることができる。更には、第２および第３の絶縁体として、酸化シリコンのほかに、酸化アルミニウなどを用いることができる。なお、上記第２および第３の絶縁体は、異なる物質であってもよいし同一の物質であってもよい。
【０１５８】
電荷保持部は、ゲート電極の両側に形成されており、また、半導体基板（ウェル領域、ボディ領域又はソース／ドレイン領域もしくは拡散層領域）上に配置している。
【０１５９】
電荷保持部に含まれる電荷保持膜は、直接又は絶縁膜を介してゲート電極の両側に形成されており、また、直接、又はゲート絶縁膜もしくは絶縁膜を介して半導体基板（ウェル領域、ボディ領域又はソース／ドレイン領域もしくは拡散層領域）上に形成されている。ゲート電極の両側の電荷保持膜は、直接又は絶縁膜を介してゲート電極の側壁の全て又は一部を覆うように形成されていることが好ましい。応用例としては、ゲート電極が下端部に凹部を有する場合には、直接又は絶縁膜を介して凹部を完全に又は凹部の一部を埋め込むように形成されていてもよい。
【０１６０】
ゲート電極は、電荷保持部の側壁のみに形成され（電荷保持部の側壁のみと対向し）、電荷保持部の上部を覆わないことが好ましい。このような配置により、コンタクトプラグをよりゲート電極と接近して配置することができるので、メモリ素子の微細化が容易となる。また、このような単純な配置を有するメモリ素子は製造が容易であり、歩留まりを向上することができる。
【０１６１】
ソース／ドレイン領域は、半導体基板又はウェル領域と逆導電型の拡散層領域として、電荷保持部のゲート電極側とは反対側の位置にそれぞれに配置されている。ソース／ドレイン領域と半導体基板又はウェル領域との接合は、不純物濃度が急峻であることが好ましい。これはホットエレクトロンやホットホールが低電圧で効率良く発生し、より低電圧で高速な動作が可能となるからである。
【０１６２】
ソース／ドレイン領域の接合深さは、特に限定されるものではなく、得ようとする半導体記憶装置の性能等に応じて、適宜調整することができる。なお、半導体基板としてＳＯＩ基板を用いる場合、ソース／ドレイン領域は、表面半導体層の膜厚よりも小さな接合深さを有していてもよいものの、表面半導体層の膜厚とほぼ同程度の接合深さを有していることが好ましい。
【０１６３】
ソース／ドレイン領域は、ゲート電極端とオーバーラップ（一部オーバーラップ）するように配置していてもよいし、ゲート電極端に対してオフセットされて配置（オーバーラップせずに配置）されていてもよい。特に、オフセットされている場合には、ゲート電極に電圧を印加したとき、電荷保持膜下のオフセット領域の反転しやすさが、電荷保持部に蓄積された電荷量によって大きく変化し、メモリ効果が増大するとともに、短チャネル効果の低減をもたらすため、好ましい。
【０１６４】
ただし、あまりオフセットしすぎると、ソース・ドレイン間の駆動電流が著しく小さくなる。したがって、オフセット量、すなわちゲート長方向における一方のゲート電極端から近い方のソース・ドレイン領域までの距離は、ゲート長方向に対して平行方向の電荷保持膜の厚さよりも、短い方が好ましい。特に重要なことは、電荷保持部中の電荷蓄積領域の少なくとも一部が、拡散層領域であるソース／ドレイン領域の一部とオーバーラップしていることである。これは、本発明の半導体記憶装置を構成するメモリ素子の本質が、電荷保持部の側壁部にのみ存在するゲート電極とソース／ドレイン領域間の電圧差により電荷保持部を横切る電界によって記憶を書き換えることであるためである。
【０１６５】
ソース／ドレイン領域は、その一部が、チャネル領域表面、つまり、ゲート絶縁膜下面よりも高い位置に延設されていてもよい。この場合には、半導体基板内に形成されたソース／ドレイン領域上に、このソース／ドレイン領域と一体化した導電膜が積層されて構成されていることが適当である。導電膜としては、例えば、ポリシリコン、アモルファスシリコン等の半導体、シリサイド、上述した金属、高融点金属等が挙げられる。なかでも、ポリシリコンが好ましい。ポリシリコンは、不純物拡散速度が半導体基板に比べて非常に大きいために、半導体基板内におけるソース／ドレイン領域の接合深さを浅くするのが容易で、短チャネル効果の抑制がしやすいためである。なお、この場合には、このソース／ドレイン領域の一部は、ゲート電極とともに、電荷保持膜の少なくとも一部を挟持するように配置することが好ましい。
【０１６６】
ここで、上記のようにソース・ドレインの一部がチャネル領域表面より高い位置に形成されている場合の具体例を図２５に示す。電荷保持部１０Ａ，１０Ｂの側壁には、例えばポリシリコン又はアモルファスシリコン等からなる導電性のサイドウォール５２が形成されている。ソース・ドレイン領域は、導電性のサイドウォール５２に不純物注入を行った後に熱処理を行って不純物を拡散させて形成する。このとき不純物は半導体基板１１内（領域５７、５８）にも拡散する。この場合、ソース領域（あるいはドレイン領域）は、サイドウォール５２と領域５７（あるいは５８）とから構成される。したがって、ソース・ドレインの一部がチャネル領域表面より高い位置にあることになる。なお、５１は素子分離領域である。
【０１６７】
上記のような構成では、ソース・ドレイン領域が領域５７，５８のみからなる場合に比べて、ソース・ドレイン領域が厚さを増すことになるため、ソース・ドレイン抵抗を低減することができる。したがって、メモリ素子の読み出し動作を高速にすることができる。さらに、導電性のサイドウォール５２がポリシリコン又はアモルファスシリコンからなる場合、ポリシリコン又はアモルファスシリコン中における不純物拡散速度が、半導体基板１１中における不純物拡散速度よりも極めて大きいため、熱処理によるソース・ドレイン領域形成の際に、領域５７，５８の紙面垂直方向（ゲート長方向および半導体基板１１とゲート電極１３との積層方向に直行する方向）の厚さを非常に薄くすることが容易になる。すなわち、ソース・ドレイン領域の浅接合化が容易になる。したがって、メモリ素子の微細化が容易となる。
【０１６８】
本発明の半導体記憶装置は、ゲート絶縁膜上に形成された単一のゲート電極、ソース領域、ドレイン領域および半導体基板を４個の端子として、この４個の端子のそれぞれに所定の電位を与えることにより、書込み、消去、読出しの各動作を行なう。具体的な動作原理および動作電圧の例は、後述する。
【０１６９】
本発明の半導体記憶装置をアレイ状に配置してメモリセルアレイを構成した場合、単一の制御ゲートで各メモリセルを制御できるので、ワード線の本数を少なくすることができる。
【０１７０】
本発明の半導体記憶装置は、通常の半導体プロセスによって、例えば、ゲート電極の側壁に積層構造のサイドウォールスペーサを形成する方法と同様の方法によって形成することができる。具体的には、ゲート電極を形成した後、絶縁膜（第２の絶縁体）／電荷蓄積膜（第１の絶縁体）／絶縁膜（第２の絶縁体）の積層膜を形成し、適当な条件下でエッチバックしてこれらの膜をサイドウォールスペーサ状に残す方法が挙げられる。このほか、所望の電荷保持部の構造に応じて、適宜サイドウォール形成時の条件や堆積物を選択すればよい。
【０１７１】
本発明の半導体記憶装置は、電池駆動の携帯電子機器、特に携帯情報端末に用いることができる。携帯電子機器としては、携帯情報端末、携帯電話、ゲーム機器等が挙げられる。
【０１７２】
本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
【０１７３】
【発明の効果】
以上より明らかなように、この発明の半導体記憶装置によれば、ゲート電極の両側に形成された２つの電荷保持部は、ゲート絶縁膜から独立しているので、電荷保持部が担うメモリ機能と、ゲート絶縁膜が担うトランジスタ動作機能とは分離されている。そのため、十分なメモリ機能を有したままゲート絶縁膜を薄膜化して短チャネル効果を抑制するのが容易である。また、ゲート電極の両側に形成された２つの電荷保持部がゲート電極により分離されているので書換え時の干渉が効果的に抑制される。言い換えれば、２つの電荷保持部間の距離を小さくすることができる。したがって、２ビット以上の記憶保持動作が可能でかつ微細化が容易な半導体記憶装置が提供される。
【０１７４】
さらには、上記電荷保持部の一部は、上記ゲート絶縁膜とチャネル領域との界面よりも下側に存するため、書込み動作時において高エネルギーの電荷の進行方向に電荷保持部が存する。そのため、電荷保持部への電荷注入効率が著しく向上し、書込み動作の速度を飛躍的に向上することができる。もしくは、書込み時の電流を小さくして、書込み時の消費電力を低減することができる。
【図面の簡単な説明】
【図１】図１はこの発明の実施の形態１の半導体記憶装置の一形態を示す要部の概略断面図である。
【図２】図２は図１の一部を拡大した図である。
【図３】図３はこの発明の実施の形態１の半導体記憶装置の一変例を示す要部の概略断面図である。
【図４】図４はこの発明の実施の形態１の半導体記憶装置の他の変形例を示す要部の概略断面図である。
【図５】図５は第２の電荷保持部への書込み方法を説明するための図である。
【図６】図６は第１の電荷保持部への書込み方法を説明するための図である。
【図７】図７は上記半導体記憶装置におけるゲート絶縁膜と電荷保持部との位置関係を説明する図である。
【図８】図８は上記半導体記憶装置におけるゲート絶縁膜と電荷保持部との位置関係を説明する図である。
【図９】図９はこの発明の半導体記憶装置の基本構造を示す要部の概略断面図である。
【図１０】図１０は図９の一部を拡大した図である。
【図１１】図１１はこの発明の実施の形態２の半導体記憶装置の要部の概略断面図である。
【図１２】図１２は図１１の一部を拡大した図である。
【図１３】図１３は図１１の変形例の一部を拡大した図である。
【図１４】図１４はこの発明の実施の形態２の半導体記憶装置の電気特性を示すグラフである。
【図１５】図１５はこの発明の実施の形態２の変形例の要部の概略断面図である。
【図１６】図１６はこの発明の実施の形態３の半導体記憶装置の要部の概略断面図である。
【図１７】図１７はこの発明の実施の形態４の半導体記憶装置の要部の概略断面図である。
【図１８】図１８はこの発明の実施の形態５の半導体記憶装置の要部の概略断面図である。
【図１９】図１９はこの発明の実施の形態６の半導体記憶装置の要部の概略断面図である。
【図２０】図２０はこの発明の実施の形態７の半導体記憶装置の要部の概略断面図である。
【図２１】図２１はこの発明の実施の形態８の半導体記憶装置の要部の概略断面図である。
【図２２】図２２はこの発明の半導体記憶装置の電気特性を示すグラフである。
【図２３】図２３は従来技術であるフラッシュメモリの電気特性を示すグラフである。
【図２４】図２４は従来の半導体記憶装置を示す要部の概略断面図である。
【図２５】図２５は図１に示した半導体記憶装置の他の例を示す要部の概略断面図である。
【符号の説明】
１０Ａ，１０Ｂ    電荷保持部
１１    半導体基板
１２    ゲート絶縁膜
１３    ゲート電極
１４    シリコン酸化膜
１５    シリコン窒化膜
１７    第１の拡散層領域
１８    第２の拡散層領域
２０Ａ，２０Ｂ    電荷保持部
２１１，２３    シリコン酸化膜
２２    シリコン窒化膜
３１    反転層
７１    絶縁体層
７２    半導体層
１１１    半導体基板
１１２，１１３    拡散層領域
１１４    ゲート絶縁膜
１１７    ゲート電極
１４２    シリコン窒化膜
１４１，１４３    シリコン酸化膜
１６１，１６２    電荷保持部
１７１    オフセット領域
１８３，１８４    電気力線
１９１，１９２    Ｐ型高濃度領域
【図１】
2004186663.tif 000003
【図２】
2004186663.tif 000004
【図３】
2004186663.tif 000005
【図４】
2004186663.tif 000006
【図５】
2004186663.tif 000007
【図６】
2004186663.tif 000008
【図７】
2004186663.tif 000009
【図８】
2004186663.tif 000010
【図９】
2004186663.tif 000011
【図１０】
2004186663.tif 000012
【図１１】
2004186663.tif 000013
【図１２】
2004186663.tif 000014
【図１３】
2004186663.tif 000015
【図１４】
2004186663.tif 000016
【図１５】
2004186663.tif 000017
【図１６】
2004186663.tif 000018
【図１７】
2004186663.tif 000019
【図１８】
2004186663.tif 000020
【図１９】
2004186663.tif 000021
【図２０】
2004186663.tif 000022
【図２１】
2004186663.tif 000023
【図２２】
2004186663.tif 000024
【図２３】
2004186663.tif 000025
【図２４】
2004186663.tif 000026
【図２５】
2004186663.tif 000027