(57)【要約】【課題】エッチングストッパー層を形成せずに、コンタクトホール底面の半導体層へのオーバーエッチングを抑制可能な半導体装置の製造方法を提供する。【解決手段】ＳＯＩ基板６におけるシリコン層３上に形成した層間絶縁層４の上面に、コンタクトホール形成予定部位５Ｃが露出するようなレジスト層５を形成した状態で、層間絶縁層４の途中まで等方性ウェットエッチングを行う第一の等方性エッチング工程と、層間絶縁層４のうちエッチングレートの大きい部分ＦにあるコンタクトホールＣがシリコン層３の上面に達する条件で異方性ドライエッチングを行う異方性エッチング工程と、層間絶縁層４のうちエッチングレートの小さい部分ＳにあるコンタクトホールＣがシリコン層３の上面に達する条件で等方性ウェットエッチングを行う第二の等方性エッチング工程と、をこの順序で行ってコンタクトホールＣを形成する。【選択図】        図１
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【特許請求の範囲】
【請求項１】
ＳＯＩ基板を用意する工程と、
前記ＳＯＩ基板における半導体層の上方に、層間絶縁層を形成する工程と、
前記層間絶縁層の上面に、複数のコンタクトホールを設けるためのマスクパターンを形成する工程と、
前記マスクパターンをマスクとして、前記層間絶縁層をエッチングする第一の等方性エッチング工程と、
前記マスクパターンをマスクとして、前記層間絶縁層をエッチングする異方性エッチング工程と、
前記マスクパターンをマスクとして、前記層間絶縁層をエッチングする第二の等方性エッチング工程と、
をこの順序で含むことを特徴とする半導体装置の製造方法。
【請求項２】
ＳＯＩ基板を用意する工程と、
前記ＳＯＩ基板における半導体層の上方に、層間絶縁層を形成する工程と、
前記層間絶縁層の上面に、複数のコンタクトホールを設けるためのマスクパターンを形成する工程と、
前記マスクパターンをマスクとして、前記層間絶縁層の途中までエッチングを行う第一の等方性エッチング工程と、
前記マスクパターンをマスクとして、前記コンタクトホールのうちの少なくとも一つが前記半導体層の上面に達する条件でエッチングを行う異方性エッチング工程と、
前記マスクパターンをマスクとして、前記コンタクトホールのうちの全てが前記半導体層の上面に達する条件でエッチングを行う第二の等方性エッチング工程と、
をこの順序で含むことを特徴とする半導体装置の製造方法。
【請求項３】
ＳＯＩ基板を用意する工程と、
前記ＳＯＩ基板における半導体層の上方に、層間絶縁層を形成する工程と、
前記層間絶縁層の上面に、複数のコンタクトホールを設けるためのマスクパターンを形成する工程と、
前記マスクパターンをマスクとして、前記層間絶縁層の途中までエッチングを行う第一の等方性エッチング工程と、
前記マスクパターンをマスクとして、前記コンタクトホールのうちの全てが前記半導体層の上面に達しない条件でエッチングを行う異方性エッチング工程と、
前記マスクパターンをマスクとして、前記コンタクトホールのうちの全てが前記半導体層の上面に達する条件でエッチングを行う第二の等方性エッチング工程と、
をこの順序で含むことを特徴とする半導体装置の製造方法。
【請求項４】
前記第二の等方性エッチング工程のエッチングレートは、前記第一の等方性エッチング工程のエッチングレートよりも小さいことを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置の製造方法。
【請求項５】
前記第一及び第二の等方性エッチングは、ウェットエッチングであることを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特に、コンタクト抵抗の上昇や、電気的信頼性の低下を抑制し、信頼性の高いコンタクトホールを形成するために有効な技術に関する。
【０００２】
【従来の技術】
近年、デバイスの高速化や低消費電力化を実現するために、半導体基板上に絶縁層を介して半導体層が積層されてなるＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板を適用したＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型集積回路デバイスの開発が盛んに行われている。
【０００３】
このＭＯＳ型集積回路の高集積化に伴って、ＳＯＩ基板の半導体層に形成されるソース／ドレイン領域と、ＳＯＩ基板上に層間絶縁層を介して積層される金属配線とを接続するコンタクトホールに対して、より高い信頼性が切望されてきている。
図２に、従来のコンタクトホールの一製造工程を示す断面図を示す。
【０００４】
まず、図２（ａ）に示すように、シリコン基体（半導体基体）１０上にシリコン酸化層（絶縁層）２０とシリコン層（半導体層）３０とが順次積層されたＳＯＩ基板６０を用意し、このＳＯＩ基板６０のシリコン層３０の上面に、公知のＣＶＤ法などによって層間絶縁層４０を積層する。
次に、図２（ｂ）に示すように、層間絶縁層４０の上面に、コンタクトホール形成予定部位５０Ｃが露出するようなマスクパターンを形成した状態で、層間絶縁層４０の途中まで等方性ウェットエッチングを行う。ここで、層間絶縁層４０のコンタクトホール形成予定部位５０Ｃには、層間絶縁層４０の上面からＳＯＩ基板６０の上面に向かって徐々に狭まるテーパが形成された凹部が形成される。
【０００５】
次いで、図２（ｃ）に示すように、層間絶縁層４０の上面に上述の等方性ウェットエッチングで用いたマスクパターンを形成した状態で、ＳＯＩ基板６０のシリコン層３０が露出するまで、続けてＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法により異方性ドライエッチングを行う。ここで、層間絶縁層４０には、ＳＯＩ基板６０のシリコン層３０を底面とするコンタクトホールＣが完成される。
【０００６】
ところで、上述した異方性ドライエッチングにおいて、層間絶縁層４０とシリコン層３０とのエッチング選択比が不十分なために、過剰にシリコン層３０をエッチングしてしまい（オーバーエッチング現象）、シリコン層３０を突き抜けてその下面のシリコン酸化層２０の上面まで到達したり、或いはシリコン酸化層２０の途中までエッチングされてしまう場合があった。その結果、コンタクトホール直下のシート抵抗値が上昇し、金属配線とソース／ドレイン領域との接触抵抗が増加してしまうという不具合があった。また、コンタクト自体の形状の悪化やホール内部にボイドが発生することで、金属配線の埋め込み不良が増大し、コンタクトの電気的信頼性（絶縁性）が低下してしまうという不具合があった。
【０００７】
このような不具合を解消するために、ＳＯＩ基板の最上面に積層された半導体層と層間絶縁層との間に、半導体層や絶縁層よりもエッチングされにくいシリコンナイトライド層を積層することで、異方性ドライエッチングによる半導体層のオーバーエッチングを抑制する手段が開示されている（例えば、特許文献１参照）。
【０００８】
また、ＳＯＩ基板の最上面に積層された半導体層に窒素イオンを注入した後層間絶縁層を積層し、半導体層と層間絶縁層との間にエッチングストッパー層を形成することで、異方性ドライエッチングによる半導体層のオーバーエッチングを抑制する手段が開示されている（例えば、特許文献２参照）。
【０００９】
【特許文献１】
特開平７ー７４１２６号公報。
【特許文献２】
特開２０００−１３３７０９号公報。
【００１０】
【発明が解決しようとする課題】
しかしながら、上述の特許文献１に記載の手段においては、半導体層の上面にシリコンナイトライド層を形成することによって応力が発生し、デバイス抵抗を増大させてしまうというおそれがあった。
また、特許文献２に記載の手段においては、半導体層中に窒素イオンを注入することにより、半導体層の膜減りが発生し、半導体層が過剰に薄膜化されてしまうため、ソース／ドレイン領域の寄生抵抗を増大させてしまうというおそれがあった。
【００１１】
本発明は、上記事情に鑑みてなされたものであり、エッチングストッパー層を形成することなく、コンタクトホール底面の半導体層へのオーバーエッチングを抑制することで、信頼性の高いコンタクトホールを形成可能な半導体装置の製造方法を提供することを課題としている。
【００１２】
【課題を解決するための手段】
このような課題を解決するために、本発明者等が鋭意検討を重ねた結果、半導体層のオーバーエッチング現象は、半導体層上に形成される層間絶縁層の層厚やエッチングレート（エッチング削れ量）の面内ばらつきに起因していることに着目した。つまり、通常、半導体層上に形成される層間絶縁層には、同一工程において複数のコンタクトホールが同時に形成されるが、半導体層が薄膜化の傾向にある近年にあっては特に、層間絶縁層の層厚やエッチングレートの面内ばらつきにより、半導体層の上面で止まるようにエッチングしようと試みても、半導体層を突き抜けてその下層までエッチングしてしまう部分や、或いは層間絶縁層の途中までしかエッチングされない部分とが存在してしまうのである。
【００１３】
そこで、本発明者等は、半導体層上に形成された層間絶縁層厚及びエッチングレートの面内分布を考慮してエッチングを行うことで、上記課題を解決できることを見出し、本発明をなすに至った。
すなわち、本発明のうち請求項１に係る半導体装置の製造方法は、ＳＯＩ基板を用意する工程と、前記ＳＯＩ基板における半導体層の上方に、層間絶縁層を形成する工程と、前記層間絶縁層の上面に、複数のコンタクトホールを設けるためのマスクパターンを形成する工程と、前記マスクパターンをマスクとして、前記層間絶縁層をエッチングする第一の等方性エッチング工程と、前記マスクパターンをマスクとして、前記層間絶縁層をエッチングする異方性エッチング工程と、前記マスクパターンをマスクとして、前記層間絶縁層をエッチングする第二の等方性エッチング工程と、をこの順序で含むことを特徴としている。
【００１４】
また、本発明のうち請求項２に係る半導体装置の製造方法は、ＳＯＩ基板を用意する工程と、前記ＳＯＩ基板における半導体層の上方に、層間絶縁層を形成する工程と、前記層間絶縁層の上面に、複数のコンタクトホールを設けるためのマスクパターンを形成する工程と、前記マスクパターンをマスクとして、前記層間絶縁層の途中までエッチングを行う第一の等方性エッチング工程と、前記マスクパターンをマスクとして、前記コンタクトホールのうちの少なくとも一つが前記半導体層の上面に達する条件でエッチングを行う異方性エッチング工程と、前記マスクパターンをマスクとして、前記コンタクトホールのうちの全てが前記半導体層の上面に達する条件でエッチングを行う第二の等方性エッチング工程と、をこの順序で含むことを特徴としている。
【００１５】
さらに、本発明のうち請求項３に係る半導体装置の製造方法は、ＳＯＩ基板を用意する工程と、前記ＳＯＩ基板における半導体層の上方に、層間絶縁層を形成する工程と、前記層間絶縁層の上面に、複数のコンタクトホールを設けるためのマスクパターンを形成する工程と、前記マスクパターンをマスクとして、前記層間絶縁層の途中までエッチングを行う第一の等方性エッチング工程と、前記マスクパターンをマスクとして、前記コンタクトホールのうちの全てが前記半導体層の上面に達しない条件でエッチングを行う異方性エッチング工程と、前記マスクパターンをマスクとして、前記コンタクトホールのうちの全てが前記半導体層の上面に達する条件でエッチングを行う第二の等方性エッチング工程と、をこの順序で含むことを特徴としている。
【００１６】
さらに、本発明のうち請求項４に係る半導体装置の製造方法は、請求項１乃至３のいずれか一項に記載の半導体装置の製造方法において、前記第二の等方性エッチング工程のエッチングレートは、前記第一の等方性エッチング工程のエッチングレートよりも小さいことを特徴としている。
さらに、本発明のうち請求項５に係る半導体装置の製造方法は、請求項１乃至４のいずれか一項に記載の半導体装置の製造方法において、前記第一及び第二の等方性エッチングは、ウェットエッチングであることを特徴としている。
【００１７】
本発明における半導体装置の製造方法によれば、ＳＯＩ基板における半導体層の上方に形成された層間絶縁層の上面に複数のコンタクトホールを設けるためのマスクパターンを形成した後、このマスクパターンをマスクとして、層間絶縁層を第一の等方性エッチング工程と、異方性エッチング工程と、第二の等方性エッチング工程とをこの順序でエッチングするようにしたことによって、エッチングストッパー層を形成しなくても、半導体層へのオーバーエッチングを抑制することが可能となる。
【００１８】
また、本発明における半導体装置の製造方法によれば、異方性エッチング工程を、複数のコンタクトホールのうちの少なくとも一つが半導体層の上面に達する条件で行った後、第二の等方性エッチング工程を、複数のコンタクトホールのうちの全てが半導体層の上面に達する条件で行うようにしたことによって、半導体層上にある層間絶縁層の全面内に形成される複数のコンタクトホール全てに対して、半導体層へのオーバーエッチングを抑制することが可能となる。
【００１９】
さらに、本発明における半導体装置の製造方法によれば、異方性エッチング工程を、複数のコンタクトホールのうちの全てが半導体層の上面に達しない条件で行った後、第二の等方性エッチング工程を、複数のコンタクトホールのうちの全てが半導体層の上面に達する条件で行うようにしたことによって、半導体層上にある層間絶縁層の全面内に形成される複数のコンタクトホール全てに対して、半導体層へのオーバーエッチングを抑制することが可能となる。
【００２０】
さらに、本発明における半導体装置の製造方法によれば、第二の等方性エッチング工程のエッチングレートを、第一の等方性エッチング工程のエッチングレートよりも小さくしたことによって、半導体層へのオーバーエッチングをより確実に抑制することが可能となる。
【００２１】
以下、本発明の実施の形態について図面を参照して説明する。
図１は、本発明における半導体装置の一製造工程を示す断面図である。なお、本実施形態における半導体装置の製造方法では、ＳＯＩ  基板における半導体層の上面に形成された層間絶縁層に複数のコンタクトホールを形成するが、図１ではシリコン層（半導体層）３上に形成された同一層厚の層間絶縁層４のうち、エッチングレートの大きい部分ＦにあるコンタクトホールＣと、エッチングレートの小さい部分ＳにあるコンタクトホールＣとをそれぞれ図示した。
【００２２】
本実施形態における半導体装置の製造方法は、まず、厚さ６３０μｍ程度のシリコン基体（半導体基体）１上に厚さ２００ｎｍ程度のシリコン酸化層（絶縁層）２を介して厚さ５０ｎｍ程度のシリコン層３が積層されてなるＳＯＩ基板６を用意する。ここで、このＳＯＩ基板６は、シリコン基体１上に、公知のＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法などによってシリコン酸化層２とシリコン層３とを順次積層して形成してもよいし、市販のＳＯＩ基板を適用するようにしても構わない。
【００２３】
次に、図１（ａ）に示すように、ＳＯＩ基板６のシリコン層３上に、公知のＣＶＤ法によって、例えば、シリコン酸化膜、シリコン窒化膜（シリコンナイトライド膜）或いはボロンイオンやリンイオンがドープされたシリコン酸化膜であるＢＰＳＧ、ＰＳＧ，ＢＳＧ等の低融点軟質ガラスなどからなる層間絶縁層４を厚さ１０００ｎｍ程度に形成する。そして、さらに、この層間絶縁層４の上面に、公知のフォトリソグラフィ技術を用いて、コンタクトホール形成予定部位５Ｃが露出した状態にレジスト層５を形成する。
【００２４】
次いで、図１（ｂ）に示すように、レジスト層５が形成された層間絶縁層４に、下記条件下で等方性ウェットエッチングを行う（第一の等方性エッチング工程）。
＜第一の等方性エッチング条件＞
・エッチング溶液  ＨＦ：ＮＨ４Ｆ＝１：２０程度
・エッチング時間  ４００〜５００秒程度
ここで、層間絶縁層４は、等方性ウェットエッチングによって縦横方向に均一に削られ、図１（ｂ）に示すように、層間絶縁層４の上面からＳＯＩ基板６の上面に向かって徐々に狭まるテーパが形成された凹部が形成される。
【００２５】
次に、第一の等方性エッチング工程で用いたレジスト層５はそのままの状態で、ＳＯＩ基板６の全面上における層間絶縁層４のうち、エッチングレートの大きい部分ＦにあるコンタクトホールＣがシリコン層３の丁度上面まで至るように、以下の条件下で異方性ドライエッチングを行う（異方性エッチング工程）。
＜異方性エッチング条件＞
・ドライエッチング装置  ＲＩＥエッチャー
・プロセスガス  ＣＦ４：ＣＨＦ３＝１：２程度
・エッチング時間  ３０〜４０秒
ここで、層間絶縁層４は、レジスト層５で形成されたコンタクトホール形成予定部位５Ｃのマスクパターンに合わせて縦方向に削られ、エッチングレートの大きい部分ＦにあるコンタクトホールＣでは、その底面にシリコン層３が露出するとともに、エッチングレートの小さい部分ＳにあるコンタクトホールＣでは、その底面に層間絶縁層４が露出した状態となる。
【００２６】
次に、第一の等方性エッチング工程で用いたレジスト層５はそのままの状態で、上記異方性ドライエッチングで層間絶縁層４が残存した部分、つまり、ＳＯＩ基板６の全面における層間絶縁層４中でエッチングレートの小さい部分ＳにあるコンタクトホールＣがシリコン層３の上面まで至るように、以下の条件下で等方性ウェットエッチングを行う（第二の等方性エッチング工程）。
＜第二の等方性エッチング条件＞
・エッチング溶液  ＨＦ：ＮＨ４Ｆ＝１：２０よりも大きい
・エッチング時間  ４０秒程度
ここで、ＳＯＩ基板６の全上面における層間絶縁層４中でエッチングレートの大きい部分ＦにあるコンタクトホールＣでは、シリコン層３の上面或いは途中までエッチングされるとともに、エッチングレートの小さい部分ＳにあるコンタクトホールＣでは、シリコン層３の上面までエッチングされる。このとき、第二の等方性エッチング工程のエッチング条件は、シリコン層３と層間絶縁層４との選択比が大きいため、エッチングレートの小さい部分ＳにあるコンタクトホールＣがシリコン層３の上面まで形成されている間に、エッチングレートの大きい部分ＦにあるコンタクトホールＣがシリコン層３を突き抜けて形成されてしまうことはない。つまり、エッチングレートに関わらず、ＳＯＩ基板６上に形成された層間絶縁層４の全面内に、シリコン層３が底面に露出したコンタクトホールＣを完成させる。
【００２７】
なお、異方性エッチング工程及び第二の等方性エッチング工程におけるエッチング条件は、エッチングレートの面内分布を考慮してその値を決定するようにする。
そして、コンタクトホールＣが形成された後の層間絶縁層４の上面に、アルミニウムなどの配線用金属層（図示しない）を公知の蒸着法などによって積層することで、配線用金属層とシリコン層３とがコンタクトホールＣを介して接続されるようになる。
【００２８】
すなわち、本実施形態における半導体装置の製造方法によれば、異方性エッチング工程で、ＳＯＩ基板６上に形成された層間絶縁層４の全面内のうちエッチングレートの大きい部分Ｆがシリコン層３の上面まで達するようにエッチングを行うとともに、第二の等方性エッチング工程で、異方性ドライエッチングで層間絶縁層４が残存した部分、つまり、ＳＯＩ基板６の全上面に積層された層間絶縁層４のうちエッチングレートの小さい部分Ｓがシリコン層３の上面まで達するようにエッチングを行うことによって、ＳＯＩ基板６上の層間絶縁層４の全面内に形成されるコンタクトホールＣに対して、シリコン層３へのオーバーエッチングを抑制することが可能となる。
【００２９】
また、本実施形態における半導体装置の製造方法によれば、第一の等方性エッチング工程でコンタクトホールＣの開口部にテーパを形成したことによって、その上面に形成される配線用金属層の被覆性を良好にすることが可能となる。
さらに、本実施形態における半導体装置の製造方法によれば、第二の等方性エッチング工程のエッチングレートを、第一の等方性エッチング工程のエッチングレートよりも小さな条件としたことによって、第二の等方性エッチング工程におけるシリコン層３へのオーバーエッチングをより確実に抑制することが可能となる。
【００３０】
なお、本実施形態においては、異方性エッチング工程を、エッチングレートの大きい部分Ｆがシリコン層３の丁度上面まで至る条件で行ったが、結果的に、シリコン層３の上面を少し削ってしまったり、層間絶縁層４がシリコン層３の上面に少し残ってしまっていても、次工程である第二の等方性エッチング工程でシリコン層３が底面に露出したコンタクトホールＣを形成可能であれば、何ら問題はない。
【００３１】
さらに、本実施形態においては、層間絶縁層４が同一の層厚で形成されている場合について説明したため、エッチングレートの面内分布のみを考慮して、異方性エッチング工程及び第二の等方性エッチング工程におけるエッチング条件を決定した。しかし、層間絶縁層４が同一の層厚でない場合には、上述のエッチングレートの面内分布とともに、層間絶縁層４の層厚の面内分布も考慮してエッチング条件を決定することが好ましい。
【００３２】
さらに、本実施形態で示したエッチング条件或いは各層厚は、本発明の効果を得ることができるものであればこれに限らず、適宜変更が可能である。
【００３３】
【発明の効果】
以上説明したように、本発明の半導体装置の製造方法によれば、ＳＯＩ基板における半導体層の上方に形成された層間絶縁層の上面に複数のコンタクトホールを設けるためのマスクパターンを形成した後、このマスクパターンをマスクとして、層間絶縁層を第一の等方性エッチング工程と、異方性エッチング工程と、第二の等方性エッチング工程とをこの順序でエッチングするようにしたことによって、エッチングストッパー層を形成せずに、信頼性の高いコンタクトホールを形成することが可能となる。
【００３４】
また、本発明における半導体装置の製造方法によれば、異方性エッチング工程を、複数のコンタクトホールのうちの少なくとも一つが半導体層の上面に達する条件で行った後、第二の等方性エッチング工程を、複数のコンタクトホールのうちの全てが半導体層の上面に達する条件で行うようにしたことによって、複数のコンタクトホールを確実に形成することが可能となる。
【００３５】
さらに、本発明における半導体装置の製造方法によれば、異方性エッチング工程を、複数のコンタクトホールのうちの全てが半導体層の上面に達しない条件で行った後、第二の等方性エッチング工程を、複数のコンタクトホールのうちの全てが半導体層の上面に達する条件で行うようにしたことによって、複数のコンタクトホールを確実に形成することが可能となる。
【図面の簡単な説明】
【図１】本発明における半導体装置の一製造工程を示す断面図である。
【図２】従来における半導体装置の一製造工程を示す断面図である。
【符号の説明】１、１０  半導体基体。２、２０  絶縁層。３、３０  半導体層。４、４０  層間絶縁層。５、５０  レジスト層。Ｃ  コンタクトホール。５Ｃ、５０  コンタクトホール形成予定部位。６、６０  ＳＯＩ基板。Ｆ  エッチングレートの大きい部分。Ｓ  エッチングレートの小さい部分。
【図１】
2004186228.tif 000003
【図２】
2004186228.tif 000004
【手続補正書】
【提出日】平成14年12月12日(2002.12.12)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正の内容】
【００２１】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
図１は、本発明における半導体装置の一製造工程を示す断面図である。なお、本実施形態における半導体装置の製造方法では、ＳＯＩ  基板における半導体層の上面に形成された層間絶縁層に複数のコンタクトホールを形成するが、図１ではシリコン層（半導体層）３上に形成された同一層厚の層間絶縁層４のうち、エッチングレートの大きい部分ＦにあるコンタクトホールＣと、エッチングレートの小さい部分ＳにあるコンタクトホールＣとをそれぞれ図示した。


【手続補正２】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
2004186228.tif 000005
【図２】
2004186228.tif 000006