(57)【要約】【課題】調整やメンテナンスを楽に行えるとともに、制御性能を向上させること。【解決手段】制御対象１７からの制御出力信号ｙをディジタル量の制御出力信号ｙｄ　に変換するサンプラ１８と、制御出力信号ｙｄ　と目標値信号ｒｄ　との偏差に対応する偏差信号ｅｄ　に基づいて、制御出力信号ｙにおける過渡応答部分の整形を行うための制御入力量を演算する離散時間システム１０２Ｔ　と、該制御入力量に対応する制御入力信号ｕＴ　を出力するアナログフィルタ１０３Ｔ　と、偏差信号ｅｄ　に基づいて、制御出力信号ｙにおける定常応答部分の補償を行うための制御入力量を演算する離散時間システム１０２Ｓ　と、該制御入力量に対応する制御入力信号ｕＳ　を出力する零次ホールド部１０３Ｓ　とを備え、制御入力信号ｕＴ　と制御入力信号ｕＳ　との和が制御入力信号ｕとして制御対象１７へ供給される。【選択図】　　　　図１
2004145731.tif 000002
【特許請求の範囲】
【請求項１】
制御対象からの制御出力信号をディジタル量に変換するアナログ／ディジタル変換手段と、
前記アナログ／ディジタル変換手段によって変換された制御出力信号と、該制御出力信号の目標値信号との偏差に基づいて、前記制御出力信号における過渡応答部分の整形を行うための第１の制御入力量を演算し、該第１の制御入力量に対応する第１の制御入力信号を出力する第１の演算手段と、
前記偏差に基づいて、前記制御出力信号における定常応答部分の補償を行うための第２の制御入力量を演算し、該第２の制御入力量に対応する第２の制御入力信号を出力する第２の演算手段と、
前記第１の制御入力信号と前記第２の制御入力信号との和を前記制御対象へ供給する供給手段と、
を備えたことを特徴とするディジタル制御装置。
【請求項２】
前記第１の演算手段は、連続的なフィルタ特性によりアナログ量の前記第１の制御入力信号を生成する第１の生成手段を有し、前記第２の演算手段は、零次ホールドによりアナログ量の前記第２の制御入力信号を生成する第２の生成手段を有していることを特徴とする請求項１に記載のディジタル制御装置。
【請求項３】
前記第１の演算手段は、階段状のフィルタ特性によりアナログ量の前記第１の制御入力信号を生成する第１の生成手段を有し、前記第２の演算手段は、零次ホールドによりアナログ量の前記第２の制御入力信号を生成する第２の生成手段を有していることを特徴とする請求項１に記載のディジタル制御装置。
【請求項４】
前記目標値信号を、前記制御出力信号のサンプル周期と異なるサンプル周期でディジタル量に変換する目標値信号生成手段を備えたことを特徴とする請求項１〜３のいずれか一つに記載のディジタル制御装置。
【請求項５】
制御対象からの制御出力信号をディジタル量に変換するアナログ／ディジタル変換工程と、
前記アナログ／ディジタル変換工程によって変換された制御出力信号と、該制御出力信号の目標値信号との偏差に基づいて、前記制御出力信号における過渡応答部分の整形を行うための第１の制御入力量を演算し、該第１の制御入力量に対応する第１の制御入力信号を出力する第１の演算工程と、
前記偏差に基づいて、前記制御出力信号における定常応答部分の補償を行うための第２の制御入力量を演算し、該第２の制御入力量に対応する第２の制御入力信号を出力する第２の演算工程と、
前記第１の制御入力信号と前記第２の制御入力信号との和を前記制御対象へ供給する供給工程と、
を含むことを特徴とするディジタル制御方法。
【請求項６】
前記第１の演算工程は、連続的なフィルタ特性によりアナログ量の前記第１の制御入力信号を生成する第１の生成工程を含み、前記第２の演算工程は、零次ホールドによりアナログ量の前記第２の制御入力信号を生成する第２の生成工程を含むことを特徴とする請求項５に記載のディジタル制御方法。
【請求項７】
前記第１の演算工程は、階段状のフィルタ特性によりアナログ量の前記第１の制御入力信号を生成する第１の生成工程を含み、前記第２の演算工程は、零次ホールドによりアナログ量の前記第２の制御入力信号を生成する第２の生成工程を含むことを特徴とする請求項５に記載のディジタル制御方法。
【請求項８】
前記目標値信号を、前記制御出力信号のサンプル周期と異なるサンプル周期でディジタル量に変換する目標値信号生成工程を含むことを特徴とする請求項５〜７のいずれか一つに記載のディジタル制御方法。
【請求項９】
コンピュータを、
制御対象からの制御出力信号をディジタル量に変換するアナログ／ディジタル変換手段、
前記アナログ／ディジタル変換手段によって変換された制御出力信号と、該制御出力信号の目標値信号との偏差に基づいて、前記制御出力信号における過渡応答部分の整形を行うための第１の制御入力量を演算し、該第１の制御入力量に対応する第１の制御入力信号を出力する第１の演算手段、
前記偏差に基づいて、前記制御出力信号における定常応答部分の補償を行うための第２の制御入力量を演算し、該第２の制御入力量に対応する第２の制御入力信号を出力する第２の演算手段、
前記第１の制御入力信号と前記第２の制御入力信号との和を前記制御対象へ供給する供給手段、
として機能させるためのディジタル制御プログラム。
【請求項１０】
前記第１の演算手段は、連続的なフィルタ特性によりアナログ量の前記第１の制御入力信号を生成する第１の生成手段を有し、前記第２の演算手段は、零次ホールドによりアナログ量の前記第２の制御入力信号を生成する第２の生成手段を有していることを特徴とする請求項９に記載のディジタル制御プログラム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、例えば、サーボ系等の制御に用いられるディジタル制御装置、ディジタル制御方法およびディジタル制御プログラムに関するものであり、特に、調整やメンテナンスを楽に行えるとともに、制御性能を向上させることができるディジタル制御装置、ディジタル制御方法およびディジタル制御プログラムを提供することを目的とする。
【０００２】
【従来の技術】
近年、高速演算プロセッサなどの普及に伴って、工作機械、プリンタ、ＸＹプロッタや、半導体製造装置などのメカトロ機器のサーボ系は、急速にディジタル化されている。
【０００３】
図１１は、従来のディジタル制御装置１０の構成を示すブロック図である。ディジタル制御装置１０は、図１２に示したように、制御対象１７の制御出力信号ｙ（ｔ）（（ｔ）は、連続時間の関数であることを意味する）を目標値信号ｒ（ｔ）に追従させる制御を行うための制御入力量（操作量）を演算する装置である。
【０００４】
サンプラ１１は、図１２に示したように、所定のサンプル周期（＝ｈ）で、アナログ量の目標値信号ｒ（ｔ）をサンプリングし、ディジタル量の目標値信号ｒｄ　（○印）に変換するアナログ／ディジタル変換器である。
【０００５】
減算器１２は、目標値信号ｒｄ　から、制御対象部１６よりフィードバックされるディジタル量の制御出力信号ｙｄ　をサンプル周期（＝ｈ）毎に減算し、減算結果を図１３に示したディジタル量の偏差信号ｅｄ（×印）として出力する。
【０００６】
ここで、制御出力信号ｙｄ　は、つぎの（１）式で表され、偏差信号ｅｄ　は、つぎの（２）式で表される。
【０００７】
【数１】
2004145731.tif 000003
【数２】
2004145731.tif 000004
【０００８】
補償器１３は、制御対象１７を制御するディジタルフィードバック補償器（コントローラ）であり、離散時間システム１４および零次ホールド部１５から構成されている。
【０００９】
離散時間システム１４は、減算器１２からの偏差信号ｅｄ（図１３参照）を０、すなわち、制御出力信号ｙ（制御出力信号ｙｄ　）を目標値信号ｒ（目標値信号ｒｄ　）に追従させるための制御入力量（操作量）を演算する。また、離散時間システム１４は、制御入力量（操作量）に対応するディジタル量の制御入力信号ｕｄ　を出力する。この制御入力信号ｕｄ　は、図１４に示したサンプル周期（＝ｈ）毎に生成され●印に対応している。
【００１０】
零次ホールド部１５は、図１４に示したように、離散時間システム１４よりサンプル周期（＝ｈ）毎に入力されるディジタル量の制御入力信号ｕｄ（●印に対応）を、零次ホールドにより、アナログ量の制御入力信号ｕ（ｔ）に変換するためのディジタル／アナログ変換器である。
【００１１】
この零次ホールドは、図１４に示したように、次のサンプル値である制御入力信号ｕｄ　（●印）が入力されるまでの間、前のサンプル値を保持することにより、ディジタル量をアナログ量に変換するための手法である。零次ホールドによる制御入力信号ｕｄ　は、つぎの（３）式で表される。
【００１２】
【数３】
2004145731.tif 000005
【００１３】
具体的には、図１４に示したサンプル点（ｈ）で制御入力信号ｕｄ（●印）が零次ホールド部１５に入力されると、次のサンプル点（２ｈ）で制御入力信号ｕｄ（●印）が入力されるまでの間（１サンプル周期分）、サンプル点（ｈ）の制御入力信号ｕｄ（●印）が保持される。
【００１４】
制御対象部１６は、制御対象１７およびサンプラ１８から構成されている。制御対象１７は、零次ホールド部１５からの制御入力信号ｕにより制御され、制御出力信号ｙを出力する。ここで、制御対象１７に対して外乱ｄが影響するため、制御出力信号ｙも外乱ｄの影響を受ける。
【００１５】
サンプラ１８は、図１２に示したように、所定のサンプル周期（＝ｈ）で、アナログ量の制御出力信号ｙをサンプリングし、ディジタル量の制御出力信号ｙｄ（●印）に変換するアナログ／ディジタル変換器である。この制御出力信号ｙｄ　は、減算器１２にフィードバック入力される。
【００１６】
ここで、ディジタル制御装置１０においては、図１４に示したように、補償器１３の入力と出力とのサンプル周期が等しい（サンプル周期が一つ）シングルレートサンプリング方式が採用されている。
【００１７】
ところが、制御対象部１６によっては、入力のサンプル周期を固定とし短くできない場合がある。このような場合、シングルレートサンプリング方式とせず、図１６に示したように入力のサンプル周期を出力のサンプル周期より短くすれば、入力の自由度が増すことから、制御特性に好影響を与えることが期待される。このような方式は、マルチレートサンプリング方式と呼ばれている。
【００１８】
ここで、ディジタル制御系の設計問題は、与えられた制御対象部１６に対して、以下の（ａ）〜（ｃ）の仕様を満たす補償器１３を求めることである。
（ａ）制御系が内部安定であること
（ｂ）制御出力信号ｙや制御出力信号ｙに対する外乱ｄの影響が小さいこと
（ｃ）制御出力信号ｙが目標値信号ｒに漸近的に一致すること
【００１９】
つまり、図１１に示した離散時間システム１４の次段（ホールド部）として、零次ホールド部１５を用いることは、補償器１３の設計の自由度を制限している。実際には、外乱ｄに対する過渡応答改善のためには、ホールド部の自由度を高めることが有効である。
【００２０】
すなわち、ホールド部をつぎの（４）式で表される一般化ホールド（Ｈ＃はホールド関数という）として、補償器とホールド部の同時最適化を行えばよい。
【００２１】
【数４】
2004145731.tif 000006
【００２２】
ところが、補償器とホールド部の最適化は、以下の理由により容易ではない。まず、ホールド部がディジタルフィルで実現できない場合は実装が困難である。また、ホールド部が零次ホールド部でない場合、ステップ外乱除去や位置決めが一般に不可能となる。
【００２３】
そこで、従来においては、ホールド部として、図１４に示したような一般の関数（例えば、零次ホールド）ではなく、図１６に示したように区分的に定数値をとるＰＣＨ（Ｐｉｅｃｅｗｉｓｅ　Ｃｏｎｓｔａｎｔ　Ｈｏｌｄ）を用いて、前述したマルチレートサンプリング方式を実現する手法が採られている。これは、制御入力信号ｕをつぎの（５）式で定めることにより帰着される。ただし、０＝ｈ０＜ｈ１＜・・・＜ｈＭ＝ｈ（Ｍ≧２）である。
【００２４】
【数５】
2004145731.tif 000007
【００２５】
図１５は、上述したマルチレートサンプリング方式を用いた従来のディジタル制御装置２０の構成を示すブロック図である。この図において、図１１の各部に対応する部分には同一の符号を付ける。
【００２６】
同図に示したディジタル制御装置２０においては、図１１に示したシングルレートサンプリング方式の補償器１３に代えて、マルチレートサンプリング方式の補償器２１が設けられている。
【００２７】
補償器２１は、制御対象１７を制御するディジタルフィードバック補償器（コントローラ）であり、段数Ｍで並列的に設けられた離散時間システム２２１　およびホールド部２３１　、離散時間システム２２２　およびホールド部２３２　、・・・、ならびに離散時間システム２２Ｍ　およびホールド部２３Ｍ　から構成されている。
【００２８】
離散時間システム２２１　〜２２Ｍ　のそれぞれは、図１６に示した１サンプル周期（＝ｈ）がＭ分割された各分割区分に対応しており、減算器１２からの偏差信号ｅｄ（図１３参照）を０、すなわち、制御出力信号ｙ（制御出力信号ｙｄ　）を目標値信号ｒ（目標値信号ｒｄ　）に追従させるための制御入力量（操作量）を分割区分毎に演算する。
【００２９】
また、離散時間システム２２１　〜２２Ｍ　のそれぞれは、制御入力量（操作量）に対応するディジタル量の制御入力信号ｕｄ１　〜ｕｄＭ　を時分割的に出力する。これらの制御入力信号ｕｄ１　〜ｕｄＭ　は、サンプル周期（＝ｈ）毎に繰り返し生成される。
【００３０】
ホールド部２３１　〜２３Ｍ　のそれぞれは、図１６に示したように、離散時間システム２２１　〜２２Ｍ　より時分割的に入力されるディジタル量の制御入力信号ｕｄ１　〜ｕｄＭ（●印に対応）を、所定のホールド関数（（５）式のＨｉ（θ））により、アナログ量の制御入力信号ｕ（ｔ）に変換するためのディジタル／アナログ変換器である。ホールド部２３１　〜２３Ｍ　からの制御入力信号ｕ（ｔ）は、合成されて、制御対象１７に入力される。
【００３１】
【発明が解決しようとする課題】
ところで、前述したように、従来のディジタル制御装置２０（図１５参照）においては、マルチレートサンプリング方式により、図１６に示したように入力のサンプル周期を出力のサンプル周期より短くすることにより、ディジタル制御装置１０（図１１参照）に比べて、制御特性を改善している。
【００３２】
しかしながら、従来のディジタル制御装置２０においては、演算部（離散時間システム２２１　〜２２Ｍ　およびホールド部２３１　〜２３Ｍ　）の段数Ｍが増えるほど、相互間の影響を考慮しながらの調整やメンテナンスに多大な労力がかかるとともに、制御性能が低下するという問題があった。また、従来のディジタル制御装置２０においては、ディジタル制御装置１０に比べて、段数Ｍの増加に伴って、演算時間がＭ倍に増加する。
【００３３】
本発明は、上記に鑑みてなされたもので、調整やメンテナンスを楽に行えるとともに、制御性能を向上させることができるディジタル制御装置、ディジタル制御方法およびディジタル制御プログラムを提供することを目的とする。
【００３４】
【課題を解決するための手段】
上記目的を達成するために、本発明は、制御対象からの制御出力信号をディジタル量に変換するアナログ／ディジタル変換手段と、前記アナログ／ディジタル変換手段によって変換された制御出力信号と、該制御出力信号の目標値信号との偏差に基づいて、前記制御出力信号における過渡応答部分の整形を行うための第１の制御入力量を演算し、該第１の制御入力量に対応する第１の制御入力信号を出力する第１の演算手段と、前記偏差に基づいて、前記制御出力信号における定常応答部分の補償を行うための第２の制御入力量を演算し、該第２の制御入力量に対応する第２の制御入力信号を出力する第２の演算手段と、前記第１の制御入力信号と前記第２の制御入力信号との和を前記制御対象へ供給する供給手段と、を備えたことを特徴とする。
【００３５】
また、本発明は、制御対象からの制御出力信号をディジタル量に変換するアナログ／ディジタル変換工程と、前記アナログ／ディジタル変換工程によって変換された制御出力信号と、該制御出力信号の目標値信号との偏差に基づいて、前記制御出力信号における過渡応答部分の整形を行うための第１の制御入力量を演算し、該第１の制御入力量に対応する第１の制御入力信号を出力する第１の演算工程と、前記偏差に基づいて、前記制御出力信号における定常応答部分の補償を行うための第２の制御入力量を演算し、該第２の制御入力量に対応する第２の制御入力信号を出力する第２の演算工程と、前記第１の制御入力信号と前記第２の制御入力信号との和を前記制御対象へ供給する供給工程と、を含むことを特徴とする。
【００３６】
また、本発明は、コンピュータを、制御対象からの制御出力信号をディジタル量に変換するアナログ／ディジタル変換手段、前記アナログ／ディジタル変換手段によって変換された制御出力信号と、該制御出力信号の目標値信号との偏差に基づいて、前記制御出力信号における過渡応答部分の整形を行うための第１の制御入力量を演算し、該第１の制御入力量に対応する第１の制御入力信号を出力する第１の演算手段、前記偏差に基づいて、前記制御出力信号における定常応答部分の補償を行うための第２の制御入力量を演算し、該第２の制御入力量に対応する第２の制御入力信号を出力する第２の演算手段、前記第１の制御入力信号と前記第２の制御入力信号との和を前記制御対象へ供給する供給手段、として機能させるためのディジタル制御プログラムである。
【００３７】
かかる発明によれば、制御出力信号と、該制御出力信号の目標値信号との偏差に基づいて、制御出力信号における過渡応答部分の整形を行うための第１の制御入力量に対応する第１の制御入力信号を出力し、また、偏差に基づいて、制御出力信号における定常応答部分の補償を行うための第２の制御入力量に対応する第２の制御入力信号を出力し、第１の制御入力信号と第２の制御入力信号との和を制御対象へ供給することとしたので、従来のように演算部の段数の増加による悪影響が回避され、調整やメンテナンスを楽に行えるとともに、制御性能を向上させることができる。
【００３８】
【発明の実施の形態】
以下、図面を参照して本発明にかかるディジタル制御装置、ディジタル制御方法およびディジタル制御プログラムの実施の形態１〜３について詳細に説明する。
【００３９】
（実施の形態１）
図１は、本発明にかかる実施の形態１の構成を示すブロック図である。この図において、図１１の各部に対応する部分には同一の符号を付ける。同図に示したディジタル制御装置１００（１自由度制御系）においては、図１１に示した補償器１３に代えて、補償器１０１が設けられている。
【００４０】
補償器１０１は、離散時間システム１０２Ｔ　およびアナログフィルタ１０３Ｔ　と、離散時間システム１０２Ｓ　および零次ホールド部１０３Ｓ　とから構成されている。離散時間システム１０２Ｔ　およびアナログフィルタ１０３Ｔ　は、制御出力信号ｙにおける過渡応答部分の整形を行う機能を備えている。
【００４１】
離散時間システム１０２Ｔ　は、制御出力信号ｙの過渡応答部分に対応しており、サンプル点間の偏差（ｒ（ｔ）−ｙ（ｔ）：図１２参照）の過渡応答部分を０にするための制御入力量（操作量）を演算する。
【００４２】
また、離散時間システム１０２Ｔ　は、制御入力量（操作量）に対応するディジタル量の制御入力信号ｕｄＴ　を出力する。なお、離散時間システム１０２Ｔ　は、つぎの（６）式の状態空間表現に基づいて実装される。
【００４３】
【数６】
2004145731.tif 000008
【００４４】
制御入力信号ｕｄＴ　は、図２に示したサンプル周期（＝ｈ）毎に生成され●印に対応している。アナログフィルタ１０３Ｔ　は、零次ホールド以外のホールド機能を備えており、離散時間システム１０２Ｔ　からのディジタル量の制御入力信号ｕｄＴ　を、図２に示した連続的なフィルタ特性（一定出力ではない）によりアナログ量の制御入力信号ｕＴ（ｔ）に変換する。なお、アナログフィルタ１０３Ｔ　は、つぎの（７）式の状態空間表現に基づいて実装される。
【００４５】
【数７】
2004145731.tif 000009
【００４６】
一方、離散時間システム１０２Ｓ　および零次ホールド部１０３Ｓ　は、制御出力信号ｙにおける定常応答部分の補償を行う機能を備えている。離散時間システム１０２Ｓ　は、制御出力信号ｙの定常応答部分に対応しており、サンプル点間の偏差（ｒ（ｔ）−ｙ（ｔ）：図１２参照）の定常応答部分を０にするための制御入力量（操作量）を演算する。
【００４７】
また、離散時間システム１０２Ｓ　は、制御入力量（操作量）に対応するディジタル量の制御入力信号ｕｄＳ　を出力する。
【００４８】
制御入力信号ｕｄＳ　は、図３に示したサンプル周期（＝ｈ）毎に生成され●印に対応している。零次ホールド部１０３Ｓ　は、図３に示したように、離散時間システム１０２Ｓ　よりサンプル周期（＝ｈ）毎に入力されるディジタル量の制御入力信号ｕｄＳ（●印に対応）を、前述した零次ホールドにより、アナログ量の制御入力信号ｕＳ（ｔ）に変換するためのディジタル／アナログ変換器である。
【００４９】
この零次ホールドは、前述したように、次のサンプル値である制御入力信号ｕｄＳ　（●印）が入力されるまでの間、前のサンプル値を保持することにより、ディジタル量をアナログ量に変換するための手法である。
【００５０】
ここで、図２に示した制御入力信号ｕＴ　と図３に示した制御入力信号ｕＳ　との和は、アナログ量の制御入力信号ｕとして制御対象１７に入力される。
【００５１】
上記構成において、目標値信号ｒ（図１２参照）がサンプラ１１に入力されると、サンプラ１１は、アナログ量の目標値信号ｒをディジタル量の目標値信号ｒｄ　に変換する。これにより、減算器１２からは、目標値信号ｒｄ　と制御出力信号ｙｄ　との差が偏差信号ｅｄ（図１３参照）として出力される。
【００５２】
離散時間システム１０２Ｔ　は、サンプル点間の偏差（ｒ（ｔ）−ｙ（ｔ）：図１２参照）の過渡応答部分を０にするための制御入力量（操作量）を演算した後、この制御入力量（操作量）に対応するディジタル量の制御入力信号ｕｄＴ　をアナログフィルタ１０３Ｔ　へ出力する。
【００５３】
アナログフィルタ１０３Ｔ　は、上記制御入力信号ｕｄＴ　を、図２に示した連続的なフィルタ特性（一定出力ではない）によりアナログ量の制御入力信号ｕＴ（ｔ）に変換する。この制御入力信号ｕＴ　により、制御対象１７の制御出力信号ｙにおける過渡応答部分が整形される。
【００５４】
また、離散時間システム１０２Ｓ　は、サンプル点間の偏差（ｒ（ｔ）−ｙ（ｔ）：図１２参照）の定常応答部分を０にするための制御入力量（操作量）を演算し、この制御入力量（操作量）に対応するディジタル量の制御入力信号ｕｄＳ　を零次ホールド部１０３Ｓ　へ出力する。
【００５５】
零次ホールド部１０３Ｓ　は、図３に示したように、ディジタル量の制御入力信号ｕｄＳ（●印に対応）を、零次ホールドにより、アナログ量の制御入力信号ｕＳ（ｔ）に変換する。この制御入力信号ｕＳ　により、制御対象１７の制御出力信号ｙにおける定常応答部分が補償される。
【００５６】
そして、制御入力信号ｕＴ　（図２参照）と、制御入力信号ｕＳ　（図３参照）の和は、アナログ量の制御入力信号ｕとして制御対象１７に入力される。制御対象１７は、制御入力信号ｕに基づいて制御され、図１２に示した目標値信号ｒ（ｔ）の応答としての制御出力信号ｙ（ｔ）を出力する。
【００５７】
この制御出力信号ｙ（ｔ）は、サンプラ１８によりディジタルの制御出力信号ｙｄ　に変換され、減算器１２にフィードバックされる。以後、上述した動作を経て、制御出力信号ｙが目標値信号ｒに追従するように制御対象１７が制御される。
【００５８】
図４は、実施の形態１の効果を説明する図である。この図には、制御対象におけるステップ外乱応答Ａ、ＢおよびＣが図示されている。ステップ外乱応答Ａは、マルチレートサンプリング方式による従来のディジタル制御装置２０（図１５参照）における制御対象１７のステップ外乱応答である。
【００５９】
ステップ外乱応答Ｂは、零次ホールド（定常特性）を考慮せずにホールドを最適化した場合の制御対象のステップ外乱応答である。ステップ外乱応答Ｃは、実施の形態１によるディジタル制御装置１００における制御対象１７のステップ外乱応答である。
【００６０】
同図からわかるように、実施の形態１に対応するステップ外乱応答Ｃは、従来のステップ外乱応答Ａやステップ外乱応答Ｂに比べて、振動が少なく制御性能が向上している。
【００６１】
以上説明したように、実施の形態１によれば、制御出力信号ｙにおける過渡応答部分の整形を行う機能を離散時間システム１０２Ｔ　およびアナログフィルタ１０３Ｔ　に持たせ、また、制御出力信号ｙにおける定常応答部分の補償を行う機能を離散時間システム１０２Ｓ　および零次ホールド部１０３Ｓ　に持たせることとしたので、従来のように演算部の段数の増加による悪影響が回避され、調整やメンテナンスを楽に行えるとともに、制御性能を向上させることができる。
【００６２】
（実施の形態２）
さて、実施の形態１では、図１に示したアナログフィルタ１０３Ｔ　を用いて、過渡応答部分の整形を行う構成例について説明したが、アナログフィルタ１０３Ｔ　に代えて、ディジタルフィルタを用いて構成してもよい。以下では、この構成例を実施の形態２として説明する。
【００６３】
図５は、本発明にかかる実施の形態２の構成を示すブロック図である。この図において、図１の各部に対応する部分には同一の符号を付ける。同図に示したディジタル制御装置２００（２自由度制御系）においては、図１に示した減算器１２および補償器１０１に代えて、２自由度補償器２０１および補償器２０２が設けられている。
【００６４】
２自由度補償器２０１は、目標値信号ｒｄ　と制御出力信号ｙｄ　という２つの信号を入力とする補償器であり、目標値信号ｒｄ　と制御出力信号ｙｄ　との偏差に対応する偏差信号ｅｄＴ　および偏差信号ｅｄＳ　を生成し、離散時間システム１０２Ｔ　および離散時間システム１０２Ｓ　へ出力する。
【００６５】
偏差信号ｅｄＴ　は、制御入力信号ｕＴ　が、サンプル点間の偏差（ｒ（ｔ）−ｙ（ｔ）：図１２参照）の過渡応答部分を０できる値で出力される。また、偏差信号ｅｄＳ　は、制御入力信号ｕＳ　が、サンプル点間の偏差（ｒ（ｔ）−ｙ（ｔ）：図１２参照）の定常応答部分を０できる値で出力される。なお、２自由度補償器２０１は、つぎの（８）式の状態空間表現に基づいて実装される。
【数８】
2004145731.tif 000010
【００６６】
補償器２０２において、ＰＣＨ部２０３Ｔ　は、アナログフィルタ１０３Ｔ（図１参照）のアナログフィルタ特性（図２参照）を、図６に示したディジタルフィルタ特性で実現するホールド部である。このＰＣＨ部２０３Ｔ　は、図６に示したように区分的に定数値をとる、前述したＰＣＨを用いて、階段状の制御入力信号ｕＴ　を出力する。
【００６７】
以上説明したように、実施の形態２によれば、制御出力信号ｙにおける過渡応答部分の整形を行う機能を離散時間システム１０２Ｔ　およびＰＣＨ部２０３Ｔ　に持たせ、また、制御出力信号ｙにおける定常応答部分の補償を行う機能を離散時間システム１０２Ｓ　および零次ホールド部１０３Ｓ　に持たせることとしたので、従来のように演算部の段数の増加による悪影響が回避され、調整やメンテナンスを楽に行えるとともに、制御性能を向上させることができる。
【００６８】
（実施の形態３）
さて、実施の形態１および２では、図１および図５に示した目標値信号ｒｄ　のサンプル周期と、制御出力信号ｙｄ　のサンプル周期とを同一とした構成例について説明したが、両サンプル周期に差を持たせるように構成してもよい。例えば、目標値信号ｒｄ　のサンプル周期を制御出力信号ｙｄ　のサンプル周期よりも短くして、きめ細かい制御を行えるようにしてもよい。以下では、この構成例を実施の形態３として説明する。
【００６９】
図７は、本発明にかかる実施の形態３の構成を示すブロック図である。この図において、図５の各部に対応する部分には同一の符号を付ける。同図に示したディジタル制御装置３００（２自由度制御系）においては、図５に示したサンプラ１１および２自由度補償器２０１に代えて、サンプラ３０１およびフィードフォワード補償器３０２が設けられている。
【００７０】
サンプラ３０１は、制御出力信号ｙｄ　のサンプル周期（＝ｈ）の、例えば、１／２倍のサンプル周期（＝ｈ／２）で、アナログ量の目標値信号ｒ（ｔ）をサンプリングし、ディジタル量の目標値信号ｒｄ＃　に変換するアナログ／ディジタル変換器である。
【００７１】
フィードフォワード補償器３０２は、目標値信号ｒｄ＃　と制御出力信号ｙｄ　という２つの信号を入力とする補償器であり、目標値信号ｒｄ＃　と制御出力信号ｙｄとの偏差に対応する偏差信号ｅｄＴ　および偏差信号ｅｄＳ　を生成し、離散時間システム１０２Ｔ　および離散時間システム１０２Ｓ　へ出力する。なお、フィードフォワード補償器３０２は、つぎの（９）式の状態空間表現に基づいて実装される。
【数９】
2004145731.tif 000011
【００７２】
ここで、ＰＣＨ部２０３Ｔ　から出力されるアナログ量の制御入力信号ｕＴ（ｔ）は、図８に示したように、目標値信号ｒｄ＃　に対応するサンプル周期（＝ｈ／２）内で区分的に定数値をとる。
【００７３】
一方、零次ホールド部１０３Ｓ　からの制御入力信号ｕＳ（ｔ）は、図９に示したように、零次ホールドにより、目標値信号ｒｄ＃　に対応するサンプル周期（＝ｈ／２）で生成される。
【００７４】
以上説明したように、実施の形態３によれば、サンプラ３０１で目標値信号ｒを、制御出力信号ｙｄ　のサンプル周期と異なるサンプル周期でディジタル量の目標値信号ｒｄ　に変換することとしたので、例えば、目標値信号ｒｄ　のサンプル周期を短くし、きめ細かい制御を行うことができる。
【００７５】
以上本発明にかかる実施の形態１〜３について図面を参照して詳述してきたが、具体的な構成例はこれら実施の形態１〜３に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等があっても本発明に含まれる。
【００７６】
例えば、前述した実施の形態１〜３においては、ディジタル制御装置１００、２００または３００の各機能を実現するためのプログラムを図１０に示したコンピュータ読み取り可能な記録媒体５００に記録して、この記録媒体５００に記録されたプログラムを同図に示したコンピュータ４００に読み込ませ、実行することにより各機能を実現してもよい。
【００７７】
同図に示したコンピュータ４００は、上記プログラムを実行するＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）４１０と、キーボード、マウス等の入力装置４２０と、各種データを記憶するＲＯＭ（Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ）４３０と、演算パラメータ等を記憶するＲＡＭ（Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）４４０と、記録媒体５００からプログラムを読み取る読取装置４５０と、ディスプレイ、プリンタ等の出力装置４６０と、装置各部を接続するバス４７０とから構成されている。
【００７８】
ＣＰＵ４１０は、読取装置４５０を経由して記録媒体５００に記録されているプログラムを読み込んだ後、プログラムを実行することにより、前述した機能を実現する。なお、記録媒体５００としては、光ディスク、フレキシブルディスク、ハードディスク等が挙げられる。
【００７９】
また、実施の形態１〜３においては、制御対象１７からの制御出力信号ｙをサンプラ１８でディジタル量に変換する構成について説明したが、制御対象部１６に代えて、ディジタル量の制御出力信号ｙｄ　を直接出力可能な制御対象を用いてもよい。この場合には、サンプラ１８が不要となる。
【００８０】
（付記１）制御対象からの制御出力信号をディジタル量に変換するアナログ／ディジタル変換手段と、
前記アナログ／ディジタル変換手段によって変換された制御出力信号と、該制御出力信号の目標値信号との偏差に基づいて、前記制御出力信号における過渡応答部分の整形を行うための第１の制御入力量を演算し、該第１の制御入力量に対応する第１の制御入力信号を出力する第１の演算手段と、
前記偏差に基づいて、前記制御出力信号における定常応答部分の補償を行うための第２の制御入力量を演算し、該第２の制御入力量に対応する第２の制御入力信号を出力する第２の演算手段と、
前記第１の制御入力信号と前記第２の制御入力信号との和を前記制御対象へ供給する供給手段と、
を備えたことを特徴とするディジタル制御装置。
【００８１】
（付記２）前記第１の演算手段は、連続的なフィルタ特性によりアナログ量の前記第１の制御入力信号を生成する第１の生成手段を有し、前記第２の演算手段は、零次ホールドによりアナログ量の前記第２の制御入力信号を生成する第２の生成手段を有していることを特徴とする付記１に記載のディジタル制御装置。
【００８２】
（付記３）前記第１の演算手段は、階段状のフィルタ特性によりアナログ量の前記第１の制御入力信号を生成する第１の生成手段を有し、前記第２の演算手段は、零次ホールドによりアナログ量の前記第２の制御入力信号を生成する第２の生成手段を有していることを特徴とする付記１に記載のディジタル制御装置。
【００８３】
（付記４）前記目標値信号を、前記制御出力信号のサンプル周期と異なるサンプル周期でディジタル量に変換する目標値信号生成手段を備えたことを特徴とする付記１〜３のいずれか一つに記載のディジタル制御装置。
【００８４】
（付記５）制御対象より出力されるディジタル量の制御出力信号と、該制御出力信号の目標値信号との偏差に基づいて、前記制御出力信号における過渡応答部分の整形を行うための第１の制御入力量を演算し、該第１の制御入力量に対応する第１の制御入力信号を出力する第１の演算手段と、
前記偏差に基づいて、前記制御出力信号における定常応答部分の補償を行うための第２の制御入力量を演算し、該第２の制御入力量に対応する第２の制御入力信号を出力する第２の演算手段と、
前記第１の制御入力信号と前記第２の制御入力信号との和を前記制御対象へ供給する供給手段と、
を備えたことを特徴とするディジタル制御装置。
【００８５】
（付記６）制御対象からの制御出力信号をディジタル量に変換するアナログ／ディジタル変換工程と、
前記アナログ／ディジタル変換工程によって変換された制御出力信号と、該制御出力信号の目標値信号との偏差に基づいて、前記制御出力信号における過渡応答部分の整形を行うための第１の制御入力量を演算し、該第１の制御入力量に対応する第１の制御入力信号を出力する第１の演算工程と、
前記偏差に基づいて、前記制御出力信号における定常応答部分の補償を行うための第２の制御入力量を演算し、該第２の制御入力量に対応する第２の制御入力信号を出力する第２の演算工程と、
前記第１の制御入力信号と前記第２の制御入力信号との和を前記制御対象へ供給する供給工程と、
を含むことを特徴とするディジタル制御方法。
【００８６】
（付記７）前記第１の演算工程は、連続的なフィルタ特性によりアナログ量の前記第１の制御入力信号を生成する第１の生成工程を含み、前記第２の演算工程は、零次ホールドによりアナログ量の前記第２の制御入力信号を生成する第２の生成工程を含むことを特徴とする付記６に記載のディジタル制御方法。
【００８７】
（付記８）前記第１の演算工程は、階段状のフィルタ特性によりアナログ量の前記第１の制御入力信号を生成する第１の生成工程を含み、前記第２の演算工程は、零次ホールドによりアナログ量の前記第２の制御入力信号を生成する第２の生成工程を含むことを特徴とする付記６に記載のディジタル制御方法。
【００８８】
（付記９）前記目標値信号を、前記制御出力信号のサンプル周期と異なるサンプル周期でディジタル量に変換する目標値信号生成工程を含むことを特徴とする付記６〜８のいずれか一つに記載のディジタル制御方法。
【００８９】
（付記１０）制御対象より出力されるディジタル量の制御出力信号と、該制御出力信号の目標値信号との偏差に基づいて、前記制御出力信号における過渡応答部分の整形を行うための第１の制御入力量を演算し、該第１の制御入力量に対応する第１の制御入力信号を出力する第１の演算工程と、
前記偏差に基づいて、前記制御出力信号における定常応答部分の補償を行うための第２の制御入力量を演算し、該第２の制御入力量に対応する第２の制御入力信号を出力する第２の演算工程と、
前記第１の制御入力信号と前記第２の制御入力信号との和を前記制御対象へ供給する供給工程と、
を含むことを特徴とするディジタル制御方法。
【００９０】
（付記１１）コンピュータを、
制御対象からの制御出力信号をディジタル量に変換するアナログ／ディジタル変換手段、
前記アナログ／ディジタル変換手段によって変換された制御出力信号と、該制御出力信号の目標値信号との偏差に基づいて、前記制御出力信号における過渡応答部分の整形を行うための第１の制御入力量を演算し、該第１の制御入力量に対応する第１の制御入力信号を出力する第１の演算手段、
前記偏差に基づいて、前記制御出力信号における定常応答部分の補償を行うための第２の制御入力量を演算し、該第２の制御入力量に対応する第２の制御入力信号を出力する第２の演算手段、
前記第１の制御入力信号と前記第２の制御入力信号との和を前記制御対象へ供給する供給手段、
として機能させるためのディジタル制御プログラム。
【００９１】
（付記１２）前記第１の演算手段は、連続的なフィルタ特性によりアナログ量の前記第１の制御入力信号を生成する第１の生成手段を有し、前記第２の演算手段は、零次ホールドによりアナログ量の前記第２の制御入力信号を生成する第２の生成手段を有していることを特徴とする付記１１に記載のディジタル制御プログラム。
【００９２】
（付記１３）前記第１の演算手段は、階段状のフィルタ特性によりアナログ量の前記第１の制御入力信号を生成する第１の生成手段を有し、前記第２の演算手段は、零次ホールドによりアナログ量の前記第２の制御入力信号を生成する第２の生成手段を有していることを特徴とする付記１１に記載のディジタル制御プログラム。
【００９３】
（付記１４）前記コンピュータを、前記目標値信号を、前記制御出力信号のサンプル周期と異なるサンプル周期でディジタル量に変換する目標値信号生成手段として機能させるための付記１１〜１３のいずれか一つに記載のディジタル制御プログラム。
【００９４】
（付記１５）コンピュータを、
制御対象より出力されるディジタル量の制御出力信号と、該制御出力信号の目標値信号との偏差に基づいて、前記制御出力信号における過渡応答部分の整形を行うための第１の制御入力量を演算し、該第１の制御入力量に対応する第１の制御入力信号を出力する第１の演算手段、
前記偏差に基づいて、前記制御出力信号における定常応答部分の補償を行うための第２の制御入力量を演算し、該第２の制御入力量に対応する第２の制御入力信号を出力する第２の演算手段、
前記第１の制御入力信号と前記第２の制御入力信号との和を前記制御対象へ供給する供給手段、
として機能させることを特徴とするディジタル制御プログラム。
【００９５】
【発明の効果】
以上説明したように、本発明によれば、制御出力信号と、該制御出力信号の目標値信号との偏差に基づいて、制御出力信号における過渡応答部分の整形を行うための第１の制御入力量に対応する第１の制御入力信号を出力し、また、偏差に基づいて、制御出力信号における定常応答部分の補償を行うための第２の制御入力量に対応する第２の制御入力信号を出力し、第１の制御入力信号と第２の制御入力信号との和を制御対象へ供給することとしたので、従来のように演算部の段数の増加による悪影響が回避され、調整やメンテナンスを楽に行えるとともに、制御性能を向上させることができるという効果を奏する。
【００９６】
また、本発明によれば、連続的なフィルタ特性によりアナログ量の第１の制御入力信号を生成し、零次ホールドによりアナログ量の第２の制御入力信号を生成することとしたので、従来のように演算部の段数の増加による悪影響が回避され、調整やメンテナンスを楽に行えるとともに、制御性能を向上させることができるという効果を奏する。
【００９７】
また、本発明によれば、階段状のフィルタ特性によりアナログ量の第１の制御入力信号を生成し、零次ホールドによりアナログ量の第２の制御入力信号を生成することとしたので、従来のように演算部の段数の増加による悪影響が回避され、調整やメンテナンスを楽に行えるとともに、制御性能を向上させることができるという効果を奏する。
【００９８】
また、本発明によれば、目標値信号を、制御出力信号のサンプル周期と異なるサンプル周期でディジタル量に変換することとしたので、例えば、目標値信号のサンプル周期を短くし、きめ細かい制御を行うことができるという効果を奏する。
【図面の簡単な説明】
【図１】本発明にかかる実施の形態１の構成を示すブロック図である。
【図２】図１に示した制御入力信号ｕＴ（ｔ）を示す図である。
【図３】図１に示した制御入力信号ｕＳ（ｔ）を示す図である。
【図４】同実施の形態１の効果を説明する図である。
【図５】本発明にかかる実施の形態２の構成を示すブロック図である。
【図６】図５に示した制御入力信号ｕＴ（ｔ）を示す図である。
【図７】本発明にかかる実施の形態３の構成を示すブロック図である。
【図８】図７に示した制御入力信号ｕＴ（ｔ）を示す図である。
【図９】図７に示した制御入力信号ｕＳ（ｔ）を示す図である。
【図１０】本発明にかかる実施の形態１〜３の変形例の構成を示すブロック図である。
【図１１】従来のディジタル制御装置１０の構成を示すブロック図である。
【図１２】図１１に示した各出力信号を示す図である。
【図１３】図１１に示した偏差信号ｅｄ　を示す図である。
【図１４】図１１に示した制御入力信号ｕ（ｔ）を示す図である。
【図１５】従来のディジタル制御装置２０の構成を示すブロック図である。
【図１６】図１５に示した制御入力信号ｕ（ｔ）を示す図である。
【符号の説明】
１００　ディジタル制御装置
１０１　補償器
１０２Ｔ　離散時間システム
１０３Ｔ　アナログフィルタ
１０２Ｓ　離散時間システム
１０３Ｓ　零次ホールド部
２００　ディジタル制御装置
２０１　２自由度補償器
２０２　補償器
２０３Ｔ　ＰＣＨ部
３００　ディジタル制御装置
３０１　サンプラ
３０２　フィードフォワード補償器
【図１】
2004145731.tif 000012
【図２】
2004145731.tif 000013
【図３】
2004145731.tif 000014
【図４】
2004145731.tif 000015
【図５】
2004145731.tif 000016
【図６】
2004145731.tif 000017
【図７】
2004145731.tif 000018
【図８】
2004145731.tif 000019
【図９】
2004145731.tif 000020
【図１０】
2004145731.tif 000021
【図１１】
2004145731.tif 000022
【図１２】
2004145731.tif 000023
【図１３】
2004145731.tif 000024
【図１４】
2004145731.tif 000025
【図１５】
2004145731.tif 000026
【図１６】
2004145731.tif 000027