(57)【要約】【課題】電荷注入効率が高く、消去時に、局所的なダメージが誘電体膜に導入され難く、データ書き換え特性がよい不揮発性メモリを提供する。【解決手段】データの書き込み時に、第１のソース・ドレイン領域ＳＳＬの電位を基準として第２のソース・ドレイン領域ＳＢＬに書き込みドレイン電圧を印加し、ゲート電極ＷＬに書き込みゲート電圧を印加し、第２のソース・ドレイン領域ＳＢＬ側で電離衝突に起因したホットエレクトロンを発生させ、発生させたホットエレクトロンを第２のソース・ドレイン領域ＳＢＬ側から電荷蓄積膜ＧＤに注入する。これにより、局部（記憶部）に電子が蓄積される。データの消去時に、最大６Ｖの消去電圧を印加し、ホールｈを、記憶部を含む電荷蓄積膜ＧＤに直接トンネル効果により注入する。【選択図】  図８
2004214506.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板、前記半導体基板に形成されている第１導電型のチャネル形成領域、前記チャネル形成領域の一方の側に形成されている第２導電型の第１のソース・ドレイン領域、他方の側に形成されている第２導電型の第２のソース・ドレイン領域、少なくとも前記チャネル形成領域の上に形成され電荷蓄積能力を有する電荷蓄積膜、前記電荷蓄積膜の上に形成されているゲート電極を有する不揮発性半導体メモリ装置の動作方法であって、
データの書き込み時に、前記第１のソース・ドレイン領域の電位を基準として前記第２のソース・ドレイン領域に書き込みドレイン電圧を印加し、前記ゲート電極に書き込みゲート電圧を印加し、前記第２のソース・ドレイン領域側で電離衝突に起因したホットエレクトロンを発生させ、発生させた前記ホットエレクトロンを前記第２のソース・ドレイン領域側から前記電荷蓄積膜に注入し、
データの消去時に、前記チャネル形成領域と前記ゲート電極との間に消去電圧を印加し、ホールを、前記ホットエレクトロンが注入されている領域を含む前記電荷蓄積膜に直接トンネル効果により注入する不揮発性半導体メモリ装置の動作方法。
【請求項２】
前記データの消去時に、前記チャネル形成領域に正の電圧を印加し、前記ゲート電圧に負の電圧を印加し、チャネル全面からホールを、前記ホットエレクトロンが注入されている領域を含む前記電荷蓄積膜に直接トンネル効果により注入する請求項１に記載の不揮発性半導体メモリ装置の動作方法。
【請求項３】
半導体基板、前記半導体基板に形成されている第１導電型のチャネル形成領域、前記チャネル形成領域の一方の側に形成されている第２導電型の第１のソース・ドレイン領域、他方の側に形成されている第２導電型の第２のソース・ドレイン領域、少なくとも前記チャネル形成領域の上に形成され電荷蓄積能力を有する電荷蓄積膜、前記電荷蓄積膜の上に形成されているゲート電極を有する不揮発性半導体メモリ装置の動作方法であって、
データの書き込み時に、前記第２のソース・ドレイン領域に書き込みドレイン電圧を印加し、前記ゲート電極に書き込みゲート電圧を印加し、前記第２のソース・ドレイン領域側でバンド間トンネル効果に起因したホットエレクトロンを発生させ、発生させた前記ホットエレクトロンを前記第２のソース・ドレイン領域側から前記電荷蓄積膜に注入させ、
データの消去時に、前記チャネル形成領域と前記ゲート電極との間に消去電圧を印加し、ホールを、前記ホットエレクトロンが注入されている領域を含む前記電荷蓄積膜に直接トンネル効果により注入する不揮発性半導体メモリ装置の動作方法。
【請求項４】
前記データの消去時に、前記チャネル形成領域に正の電圧を印加し、前記ゲート電圧に負の電圧を印加し、チャネル全面からホールを、前記ホットエレクトロンが注入されている領域を含む前記電荷蓄積膜に直接トンネル効果により注入する請求項３に記載の不揮発性半導体メモリ装置の動作方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、メモリトランジスタのチャネル形成領域とゲート電極との間に電荷蓄積能力を有する電荷蓄積膜を有している不揮発性半導体メモリ装置の動作（データの書き込みと消去）方法に関する。
【０００２】
【従来の技術】
不揮発性半導体メモリトランジスタは、大別すると、電荷を保持する電荷蓄積手段（浮遊ゲート）が平面的に連続したＦＧ（Ｆｌｏａｔｉｎｇ  Ｇａｔｅ）型と、電荷蓄積手段（電荷トラップ等）が平面的に離散化された、例えばＭＯＮＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型がある。
【０００３】
ＦＧ型の不揮発性メモリトランジスタにおいて、半導体基板またはウェルの上に第１の誘電体膜、ポリシリコンなどからなるフローティングゲートＦＧ、例えばＯＮＯ（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ）膜などからなる第２の誘電体膜、およびコントロールゲートが順次積層されている。
【０００４】
ＭＯＮＯＳ型不揮発性メモリトランジスタにおいて、半導体基板またはウェルの上に第１の誘電体膜、電荷蓄積を主体的に担っている窒化膜〔ＳｉｘＮｙ（０＜ｘ＜１、０＜ｙ＜１）〕、第２の誘電体膜、およびゲート電極が順次積層されている。
ＭＯＮＯＳ型不揮発性メモリトランジスタにおいて、窒化膜中または第２の誘電体膜と窒化膜との界面近傍に、電荷蓄積手段としてのキャリアトラップが空間的に（即ち、面方向および膜厚方向に）離散化して拡がっている。このため、電荷保持特性が、第１の誘電体膜の膜厚のほかに、窒化膜中のキャリアトラップに捕獲される電荷のエネルギー的および空間的な分布に依存する。
【０００５】
第１の誘電体膜に、欠陥等に起因して局所的なリーク電流パスが発生した場合、ＦＧ型メモリトランジスタにおいては、蓄積されていた電荷の多くがリークパスを通って基板側へリークし、電荷保持特性が低下しやすい。これに対し、ＭＯＮＯＳ型メモリトランジスタにおいては、電荷蓄積手段が空間的に離散化されているため、リークパス周辺の局所的な蓄積電荷がリークパスを通して局所的にリークするに過ぎず、メモリトランジスタ全体の電荷保持特性が低下しにくい。このため、ＭＯＮＯＳ型メモリトランジスタにおいては、第１の誘電体膜の薄膜化による電荷保持特性の低下の問題はＦＧ型メモリトランジスタほど深刻ではない。
【０００６】
不揮発性メモリ装置は、大きく分けて、スタンドアロン型とロジック回路混載型が知られている。スタンドアロン型では、専用メモリＩＣのメモリ素子として不揮発性メモリトランジスタが使用される。ロジック回路混載型では、システム・オン・チップのコアとしてメモリブロックと論理回路ブロックを有し、メモリブロック内でデータを不揮発的に保持するメモリ素子として不揮発性メモリトランジスタが使用される。
【０００７】
ロジック回路混載型の不揮発性メモリ装置の多くでは、１メモリトランジスタ型のメモリセルが用いられている。
ＦＧ型における１メモリトランジスタセルの代表例として、インテル社のＥＴＯＸセルが知られている。ＥＴＯＸセルをアレイ配置する際に、ソースを共有した共通ソース型のメモリセルアレイ方式が採用されている。
ＭＯＮＯＳ型の１メモリトランジスタセルは、セル面積が縮小化でき、低電圧化が容易な点で注目が集まっている。その代表例として、サイファン・セミコンダクタ社のＮＲＯＭと称される高密度メモリセルが知られている（例えば、非特許文献１参照）。
ＮＲＯＭセルは、電荷蓄積手段として離散化されたキャリアトラップを利用しているため、セル内の異なる２領域にそれぞれ電荷注入を行うことにより２ビット／セルのデータ記憶が可能である。ＮＲＯＭセルをアレイ配置するに際し、行方向に隣接するセル間で不純物拡散層を共有させ、２ビットデータの記憶または読み出し時に、不純物拡散層の機能をソースとドレインで入れ替えて用いるバーチャルグランドアレイ方式を採用している。
【０００８】
ＥＴＯＸセルおよびＮＲＯＭセルのデータ書き込みにおいて、ＦＮトンネル注入に比べ低電圧化が容易なチャネルホットエレクトロン（ＣＨＥ）注入が用いられる。ＣＨＥ注入書き込みにおいては、ソースとドレインに電界を印加し、ソース側からチャネルに供給された電子をチャネルのドレイン側端でエネルギー的に励起し、ホットエレクトロンを発生させる。発生したホットエレクトロンのうち、第１の誘電体膜のエネルギー障壁高さ（二酸化珪素膜の場合、３．２ｅＶ）を超えるホットエレクトロンが、電荷蓄積手段（フローティングゲートまたはキャリアトラップ）に注入される。
【０００９】
データ消去は、非特許文献１に記載されているＮＲＯＭでは、バンド間トンネル電流に起因して発生したホットホールをドレイン側から電荷蓄積手段に注入し、その蓄積電子を電気的に相殺させている。
【００１０】
【非特許文献１】
ボアズ  エイタン（Ｂｏａｚ  Ｅｉｔａｎ）等著、米国電気電子技術者協会（ＩＥＥＥ：Ｉｎｓｔｉｔｕｔｅ  ｏｆ  Ｅｌｅｃｔｒｉｃａｌ  ａｎｄ  Ｅｌｅｃｔｒｏｎｉｃｓ  Ｅｎｇｉｎｅｅｒｓ）発行、「エレクトロン・デバイス・レター（ＥＤＬ：Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  Ｌｅｔｔｅｒ）」、第２１巻（ＥＤＬ−２１）、ＮＯ．１１、２０００年、ｐ５４３−ｐ５４５。
【００１１】
【発明が解決しようとする課題】
ところが、ＦＧ型メモリセルのＣＨＥ注入書き込みにおいて、３．２ｅＶと高いエネルギー障壁高さを超えるほど電子を励起するには、ゲートに１０Ｖ以上の電圧を印加する必要がある。この書き込みゲート電圧は、１８Ｖ以上が必要であったＦＮトンネル書き込み時と比べると低いが、電源電圧２．５Ｖ〜５．０Ｖに比べてかなり高い。ＭＯＮＯＳ型メモリセルのＣＨＥ注入書き込み時のゲート印加電圧は、ＦＧ型メモリセルのＣＨＥ注入書き込み時のゲート印加電圧より低いが、電源電圧よりは高い。例えばＮＲＯＭの場合、データ書き込み時に必要なゲート印加電圧は９Ｖである。
【００１２】
一方、消去時にバンド間トンネル効果に起因したホットホール注入を用いた場合、ホットホールによるボトム絶縁膜（第１の誘電体膜）へのダメージが大きく、データ書き換え回数が１０回程度で、特に、消去レベルが徐々に増大し、データ書き換え後のデータ保持特性が劣化する問題がある。
【００１３】
本発明の目的は、より低電圧でホットエレクトロンを効率よく注入でき、消去時に、局所的なダメージが誘電体膜に導入され難く、データ書き換え特性がよい不揮発性半導体メモリ装置の動作方法を提供することにある。
【００１４】
【課題を解決するための手段】
本発明に係る第１の不揮発性半導体メモリ装置の動作方法は、半導体基板、前記半導体基板に形成されている第１導電型のチャネル形成領域、前記チャネル形成領域の一方の側に形成されている第２導電型の第１のソース・ドレイン領域、他方の側に形成されている第２導電型の第２のソース・ドレイン領域、少なくとも前記チャネル形成領域の上に形成され電荷蓄積能力を有する電荷蓄積膜、前記電荷蓄積膜の上に形成されているゲート電極を有する不揮発性半導体メモリ装置の動作方法であって、データの書き込み時に、前記第１のソース・ドレイン領域の電位を基準として前記第２のソース・ドレイン領域に書き込みドレイン電圧を印加し、前記ゲート電極に書き込みゲート電圧を印加し、前記第２のソース・ドレイン領域側で電離衝突に起因したホットエレクトロンを発生させ、発生させた前記ホットエレクトロンを前記第２のソース・ドレイン領域側から前記電荷蓄積膜に注入し、データの消去時に、前記チャネル形成領域と前記ゲート電極との間に消去電圧を印加し、ホールを、前記ホットエレクトロンが注入されている領域を含む前記電荷蓄積膜に直接トンネル効果により注入する。
【００１５】
本発明に係る第２の不揮発性半導体メモリ装置の動作方法は、半導体基板、前記半導体基板に形成されている第１導電型のチャネル形成領域、前記チャネル形成領域の一方の側に形成されている第２導電型の第１のソース・ドレイン領域、他方の側に形成されている第２導電型の第２のソース・ドレイン領域、少なくとも前記チャネル形成領域の上に形成され電荷蓄積能力を有する電荷蓄積膜、前記電荷蓄積膜の上に形成されているゲート電極を有する不揮発性半導体メモリ装置の動作方法であって、データの書き込み時に、前記第２のソース・ドレイン領域に書き込みドレイン電圧を印加し、前記ゲート電極に書き込みゲート電圧を印加し、前記第２のソース・ドレイン領域側でバンド間トンネル効果に起因したホットエレクトロンを発生させ、発生させた前記ホットエレクトロンを前記第２のソース・ドレイン領域側から前記電荷蓄積膜に注入させ、データの消去時に、前記チャネル形成領域と前記ゲート電極との間に消去電圧を印加し、ホールを、前記ホットエレクトロンが注入されている領域を含む前記電荷蓄積膜に直接トンネル効果により注入する。
【００１６】
第１の動作方法において、書き込み時に電離衝突現象を利用してホットエレクトロンを発生させる。第１のソース・ドレイン領域から供給されチャネルを走行する電子が、書き込みドレイン電圧の印加で生じた水平方向の電界によって加速される。加速された電子が、第２のソース・ドレイン領域側で半導体格子に電離衝突する。この電離衝突に起因して、最終的に高エネルギーのホールとエレクトロンの対が発生する。このうちホットエレクトロンの一部がゲート電極側に向かい、書き込みゲート電圧の印加で生じた垂直方向の電界によって更に加速される。垂直方向の加速によって更にエネルギーを得たホットエレクトロンは、電荷蓄積膜のエネルギー障壁を乗り越えて第２のソース・ドレイン領域側から電荷蓄積膜内に効率よく注入され、電荷蓄積膜内に蓄積される。
【００１７】
第２の不揮発性半導体メモリ装置では、データの消去時に、上記の場合と同様、直接トンネル効果によりホールを注入する。
データの書き込み時に、第２のソース・ドレイン側でバンド間トンネル電流が発生する。バンド間トンネル電流は、ゲートとドレイン間の電圧に加速され高エネルギーを得て、その結果、ホットエレクトロンが生じる。ホットエレクトロンは、その運動量（大きさと方向）が維持されて電荷蓄積膜のボトム側のエネルギー障壁高さより高いエネルギーを持つために、このエネルギー障壁を越えて、電荷蓄積膜内に効率よく注入される。
【００１８】
【発明の実施の形態】
［第１の実施の形態］
本実施の形態では、ＭＯＮＯＳ型のメモリトランジスタに対し、データの書き込みに電離衝突に起因した高エネルギー電荷（特に２次衝突電子、または２次衝突電子を電界加速して生成されるホットエレクトロン）を注入し、データの消去に直接トンネル現象によりホールを注入する動作方法に関する。
【００１９】
図１に、ＭＯＮＯＳ型メモリ装置のブロック図を示す。
図１に示すメモリ装置は、メモリセルアレイ（ＭＣＡ）１と、メモリセルアレイの動作を制御するメモリ周辺回路とからなる。
メモリ周辺回路は、カラムバッファ２ａ、ロウバッファ２ｂ、プリロウデコーダ（ＰＲ．ＤＥＣ）３、メインロウデコーダ（ＭＲ．ＤＥＣ）４、カラムデコーダ（Ｃ．ＤＥＣ）５、入出力回路（Ｉ／Ｏ）６、カラムゲートアレイ（Ｃ．ＳＥＬ）７、ソース線駆動回路（ＳＬＤ）８、および、ウェル充放電回路（Ｗ．Ｃ／ＤＣ）９を有する。メモリ周辺回路は、特に図解していないが、必要に応じて電源電圧を若干昇圧して、当該昇圧後の電圧をメインロウデコーダ４、ソース線駆動回路８、ウェル充放電回路９に供給する電源回路、および電源供給を制御する制御回路を含む。
【００２０】
メインロウデコーダ４は、プリロウデコーダ３により指定されたワード線に所定電圧を印加するワード線駆動回路（ＷＬＤ）を含む。
入出力回路６は、プログラムおよび読み出しデータのバッファ（ＢＵＦ）のほか、書き込みまたは消去時等にビット線ＢＬに所定電圧を印加するビット線駆動回路（ＢＬＤ）、センスアンプ（ＳＡ）を含む。
【００２１】
メモリ周辺回路の機能を、書き込みおよび消去において簡単に述べれば、例えば以下の如くである。
まず、図示しないチップイネーブル信号が“ハイ（Ｈ）”の状態で、アドレス端子に入力されたアドレス信号Ａ１〜Ａｍ＋ｎがアドレスバッファ（カラムバッファ２ａおよびロウバッファ２ｂ）を介して、プリロウデコーダ３およびカラムデコーダ５に入力される。
入力されたアドレス信号の一部はプリロウデコーダ３によりデコードされ、アドレス信号により指定された所定のワード線ＷＬが選択され、選択されたワード線ＷＬｓｅｌ．にメインロウデコーダ４内のワード線駆動回路（ＷＬＤ）により所定の電圧が印加される。
書き込み時には、ワード線駆動回路から所定のハイレベルの正電圧（書き込みゲート電圧）、例えば５Ｖが、選択されたワード線ＷＬｓｅｌ．に印加され、非選択のワード線ＷＬｕｎｓｅｌ．は例えば０Ｖで保持される。消去時には、選択ワード線ＷＬｓｅｌ．に書き込み時とは逆極性の所定電圧（消去ゲート電圧）、例えば−５Ｖ〜−６Ｖが印加され、非選択のワードは線ＷＬｕｎｓｅｌ．は所定の正電圧または０Ｖで保持される。
【００２２】
残りのアドレス信号はカラムデコーダ５によりデコードされ、アドレス信号により指定された選択列の列選択線ＹＬが選択され、これに所定電圧が印加される。列選択線ＹＬに所定電圧が印加されることにより、カラムゲートアレイ７内の所定のビット線選択トランジスタが導通状態に推移し、これに応じて、選択されたビット線ＢＬｓｅｌ．が、入出力回路６に接続される。
書き込み時に、選択されたビット線ＢＬｓｅｌ．に、ビット線駆動回路（ＢＬＤ）により所定の正電圧（書き込みドレイン電圧）、例えば３．３Ｖ〜３．５Ｖが印加され、非選択のビット線ＢＬｕｎｓｅｌ．が０Ｖで保持される。消去時のビット線は、ウェルと同じ電圧が印加されるか、電気的フローティング状態（以下、オープンともいう）で保持される。
【００２３】
制御信号ＣＳによって制御されたソース線駆動回路８により、書き込み時には接地電位ＧＮＤがソース線ＳＬに印加され、消去時にはソース線がオープンになる。
また、制御信号ＣＳ’によって制御されたウェル充放電回路９により、書き込み時に、メモリセルアレイのウェルは所定の負電圧、例えば−３Ｖに充電され、消去時に、ウェルは所定の正電圧、例えば５Ｖ〜６Ｖに充電される。
なお、後述するようにビット線方向に長い平行ストライプ状にウェルが分割されている場合、図１の構成では、ウェル選択をカラムアドレスに基づいて行うとよい。
【００２４】
これにより、書き込み時に、入出力バッファ内の書き込みデータが、選択されたビット線ＢＬｓｅｌ．に印加され、選択されたビット線ＢＬｓｅｌ．と、選択されて励起されたワード線ＷＬｓｅｌ．との交点にあるメモリセルに書き込まれる。より詳細には、書き込みデータに応じて３．３Ｖ〜３．５Ｖ程度の正電圧、あるいは０Ｖが選択ビット線ＢＬｓｅｌ．に印加され、これらの電圧が印加された前記メモリセルに、電離衝突（例えば２次離衝突）によるホットエレクトロンが注入される。
【００２５】
フラッシュメモリでは、通常、メモリセルアレイを一括して、あるいは、所定のブロックを一括して、消去を行う。ブロックを一括消去する場合、消去対象のブロックに対応したウェルに、所定の正電圧、例えば５Ｖ〜６Ｖが印加される。
【００２６】
図２に、メモリセルアレイ（ＭＣＡ）１の回路構成の一例を示す。このアレイ構成は階層化されたビット線およびソース線を有し、いわゆるＳＳＬ（Ｓｅｐａｒａｔｅｄ  Ｓｏｕｒｃｅ  Ｌｉｎｅ）型と称される。
図３に、このメモリセルアレイの平面図を示す。
図４に、図３のＢ−Ｂ’線に沿った断面側から見た鳥瞰図を示す。
【００２７】
このメモリセルアレイでは、ビット線が主ビット線と副ビット線に階層化され、ソース線が主ソース線と副ソース線に階層化されている。
図２に示すように、主ビット線ＭＢＬ１にセレクトトランジスタＳ１１を介して副ビット線ＳＢＬ１が接続され、主ビット線ＭＢＬ２にセレクトトランジスタＳ２１を介して副ビット線ＳＢＬ２が接続されている。また、主ソース線ＭＳＬにセレクトトランジスタＳ１２を介して副ソース線ＳＳＬ１が接続され、同じ主ソース線ＭＳＬにセレクトトランジスタＳ２２を介して副ソース線ＳＳＬ２が接続されている。
【００２８】
副ビット線ＳＢＬ１と副ソース線ＳＳＬ１との間に、メモリトランジスタＭ１１〜Ｍ１ｎ（たとえば、ｎ＝６４）が並列接続され、副ビット線ＳＢＬ２と副ソース線ＳＳＬ２との間に、メモリトランジスタＭ２１〜Ｍ２ｎが並列接続されている。この互いに並列に接続されたｎ個のメモリトランジスタと、２つのセレクトトランジスタ（Ｓ１１とＳ１２、又は、Ｓ２１とＳ２２）とにより、メモリセルアレイを構成する単位のブロックが構成される。
【００２９】
ワード方向に隣接するメモリトランジスタＭ１１，Ｍ２１，…の各ゲートがワード線ＷＬ１に接続されている。同様に、メモリトランジスタＭ１２，Ｍ２２，…の各ゲートがワード線ＷＬ２に接続され、また、メモリトランジスタＭ１ｎ，Ｍ２ｎ，…の各ゲートがワード線ＷＬｎに接続されている。
ワード方向に隣接するセレクトトランジスタＳ１１，…は選択ゲート線ＳＧ１１により制御され、セレクトトランジスタＳ２１，…は選択ゲート線ＳＧ２１により制御される。ワード方向に隣接するセレクトトランジスタＳ１２，Ｓ２２，…は選択ゲート線ＳＧ１２により制御される。
【００３０】
なお、図２に示すメモリセルアレイでは、行方向に隣接するブロック間で、主ソース線ＭＳＬを共有した構造としたが、ブロック間で主ソース線を分離して設け、その接続を制御するセレクトトランジスタＳ１２とＳ２２も、別の選択ゲート線により制御させたアレイ構造の採用も可能である。なお、図３と図４は、この主ソース線を分離した場合のアレイ構造に対応している。
【００３１】
メモリセルアレイにおいて、図４に示すように、半導体基板ＳＵＢの表面にＰウェルＷが形成されている。ＰウェルＷは、例えばトレンチに絶縁物を埋め込んで形成された、平行ストライプのパターン形状の素子分離絶縁層ＩＳＯにより、行方向に絶縁分離されている。なお、ウェル・イン・ウェル（ＷＩＷ）構造の採用も可能である。
【００３２】
素子分離絶縁層ＩＳＯにより分離された各Ｐウェル部分が、メモリトランジスタの能動領域となる。能動領域内の幅方向両側で、互いに距離をおいた平行ストライプのウェル部分にＮ型不純物が高濃度に導入され、これにより、第２のソース・ドレイン領域としての副ビット線ＳＢＬ１，ＳＢＬ２（以下、ＳＢＬと表記）、および、第１のソース・ドレイン領域としての副ソース線ＳＳＬ１，ＳＳＬ２（以下、ＳＳＬと表記）が形成されている。
副ビット線ＳＢＬおよび副ソース線ＳＳＬ上に直交する平行ストライプのパターン形状を有し、内部に電荷蓄積手段を含む誘電体膜（電荷蓄積膜）が形成されている。電荷蓄積膜の上に、ゲート電極を兼用する各ワード線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４，…（以下、ＷＬと表記）が形成されている。
副ビット線ＳＢＬと副ソース線ＳＳＬとの間のＰウェルＷの部分のうち、各ワード線ＷＬと交差する部分がメモリトランジスタのチャネル形成領域である。チャネル形成領域に接する副ビット線（第２のソース・ドレイン領域）の部分がドレイン、チャネル形成領域に接する副ソース線（第１のソース・ドレイン領域）の部分がソースとして機能する。
【００３３】
ワード線ＷＬの上面および側壁は、オフセット絶縁層およびサイドウォール絶縁層（本例では、通常の層間絶縁層でも可）により覆われている。
これら絶縁層には、所定間隔で副ビット線ＳＢＬに達するビットコンタクト・プラグＢＣと、副ソース線ＳＳＬに達するソースコンタクト・プラグＳＣと、が形成されている。これらのコンタクト・プラグＢＣ，ＳＣは、たとえばポリシリコンまたは高融点金属などからなる導電体、例えばプラグであり、ビット方向のメモリトランジスタ６４個ごとに設けられている。
絶縁層上に、ビットコンタクト・プラグＢＣ上に接する主ビット線ＭＢＬ１，ＭＢＬ２，…（以下、ＭＢＬと表記）と、ソースコンタクト・プラグＳＣ上に接する主ソース線ＭＳＬ１，ＭＳＬ２，…（以下、ＭＳＬと表記）とが交互に形成されている。主ビット線と主ソース線は、列方向に長い平行ストライプのパターン形状を有する。なお、主ソース線を共通化したアレイ構造（図２）では、主ソース線をワード線と平行に、かつ主ビット線とは異なる階層の導電層から形成するとよい。
【００３４】
図示したメモリセルアレイは、ビット線およびソース線が階層化され、メモリセルごとにビットコンタクト・プラグＢＣおよびソースコンタクト・プラグＳＣを形成する必要がない。したがって、コンタクト抵抗のセル間のバラツキは基本的にない。ビットコンタクト・プラグＢＣおよびソースコンタクト・プラグＳＣは、たとえば６４個のメモリセルごとに設けられる。ビットコンタクト・プラグＢＣおよびソースコンタクト・プラグＳＣの形成を自己整合的に行わないときは、オフセット絶縁層およびサイドウォール絶縁層は必要ない。この場合、通常の層間絶縁膜を厚く堆積してメモリトランジスタを埋め込んだ後、通常のフォトリソグラフィとエッチングによりコンタクトを開口し、導電材料をコンタクト内に埋め込む。
【００３５】
副ビット線（第２のソース・ドレイン領域）ＳＢＬ，副ソース線（第１のソース・ドレイン）ＳＳＬを不純物領域で構成した疑似コンタクトレス構造となっている。
このため、無駄な空間が殆どないことから、各層の形成をウエハプロセス限界の最小寸法Ｆで行った場合、８Ｆ２に近い非常に小さいセル面積が実現できる。
ビット線とソース線が階層化されており、セレクトトランジスタＳ１１又はＳ２１が非選択の単位ブロックにおける並列メモリトランジスタ群を主ビット線ＭＢＬから切り離す。このため、主ビット線ＭＢＬの容量が著しく低減され、高速化、低消費電力化に有利である。セレクトトランジスタＳ１２またはＳ２２の働きで、副ソース線ＳＳＬを主ソース線ＭＳＬから切り離して、低容量化することができる。
更なる高速化のためには、副ビット線ＳＢＬおよび副ソース線ＳＳＬを、シリサイドを張りつけた不純物領域で形成し、主ビット線ＭＢＬおよび主ソース線ＭＳＬをメタル配線とするとよい。
【００３６】
図５に、メモリトランジスタの行方向（以下、チャネル方向という）の拡大断面図を示す。
図５において、副ビット線（第２のソース・ドレイン領域）ＳＢＬと副ソース線（第１のソース・ドレイン領域）ＳＳＬとの間に挟まれ、ワード線ＷＬが交差するウェルの部分が、当該メモリトランジスタのチャネル形成領域ＣＨである。
チャネル形成領域ＣＨに、必要に応じて、副ビット線ＳＢＬに接する高濃度チャネル領域ＨＲが形成されている。高濃度チャネル領域ＨＲは、他のチャネル形成領域ＣＨの部分より高濃度なＰ型となっている。高濃度チャネル領域ＨＲは、隣接したチャネル形成領域ＣＨ部分でチャネル方向の電界の集中性を高める役割がある。
【００３７】
高濃度チャネル領域ＨＲを含むチャネル形成領域ＣＨの上に電荷蓄積膜ＧＤが形成され、電荷蓄積膜ＧＤの上にメモリトランジスタのゲート電極（ワード線ＷＬ）が形成されている。ワード線ＷＬは、Ｐ型またはＮ型の不純物が高濃度に導入されて導電化されたドープド多結晶硅素、高融点金属シリサイド、またはドープド多結晶硅素と高融点金属シリサイドとの積層膜からなる。ワード線ＷＬの実効部分、すなわちソース・ドレイン間距離に相当するチャネル方向の長さ（ゲート長）は、２５０ｎｍ以下、たとえば１３０ｎｍ程度である。
【００３８】
第１の実施の形態における電荷蓄積膜ＧＤは、下層から順に、ボトム側の第１の誘電体膜ＢＴＭ，主電荷蓄積膜ＣＨＳ，トップ側の第２の誘電体膜ＴＯＰから構成されている。
本実施の形態では、データ書き換え回数を増大させるために、前述したように消去に関しては、従来のバンド間トンネル効果に起因したホットホール注入消去ではなく、直接トンネル効果に起因したホール注入により行う。このため、消去プロセスが現実的な時間で行われるように、第１の誘電体膜の厚みを４ｎｍ以下とすることが望ましい。
【００３９】
第１の誘電体膜ＢＴＭとして、たとえば、熱酸化法により酸化シリコン膜を用いることができる。第１の誘電体膜ＢＴＭの膜厚は、例えば２ｎｍから４．０ｎｍの範囲内、より望ましくは２．２ｎｍ〜３．５ｎｍに設定される。第１の誘電体膜ＢＴＭの膜厚は、リードディスターブ特性あるいはリテンション特性の向上の観点では厚くしたほうが望ましい。但し、あまり厚すぎると消去効率が低下するので、第１の誘電体膜ＢＴＭを比較的厚くした場合、その表面を窒化した方が望ましい。消去時のホール注入を行いやすくするためである。
【００４０】
主電荷蓄積膜ＣＨＳは、例えば１２ｎｍ〜２０ｎｍの窒化シリコン（ＳｉｘＮｙ（０＜ｘ＜１，０＜ｙ＜１））膜から構成されている。主電荷蓄積膜ＣＨＳは、例えば減圧ＣＶＤ（ＬＰ−ＣＶＤ）により作製され、膜中にキャリアトラップが多く含まれている。主電荷蓄積膜ＣＨＳは、フレンケルプール型（ＦＰ型）の電気伝導特性を示す。主電荷蓄積膜ＣＨＳの膜厚は第１の誘電体膜ＢＴＭの膜厚との関係で最適値がある。消去速度を向上させるために第１の誘電体膜ＢＴＭを比較的薄くした場合は、リテンション特性等の低下防止のために主電荷蓄積膜ＣＨＳを比較的厚くする必要がある。
【００４１】
第２の誘電体膜ＴＯＰは、主電荷蓄積膜ＣＨＳとの界面近傍に深いキャリアトラップを高密度に形成する必要がある。このため、主電荷蓄積膜ＣＨＳは、例えば成膜後の窒化膜を熱酸化して形成される。第２の誘電体膜ＴＯＰを高温度ＣＶＤ酸化膜（ＨＴＯ）としてもよい。第２の誘電体膜ＴＯＰがＣＶＤで形成された場合は熱処理によりこのトラップが形成される。第２の誘電体膜ＴＯＰの膜厚は、ゲート電極（ワード線ＷＬ）からのホールの注入を有効に阻止してデータ書き換え可能な回数の低下防止を図るために、最低でも３．０ｎｍ、好ましくは３．５ｎｍ以上が必要である。
【００４２】
このような構成のメモリトランジスタの製造においては、用意した半導体基板ＳＵＢに対し素子分離絶縁層ＩＳＯおよびＰウェルＷを形成する。副ビット線ＳＢＬおよび副ソース線ＳＳＬとなる不純物領域（第１および第２のソース・ドレイン領域）をイオン注入法により形成する。必要に応じて、斜めイオン注入法などにより高濃度チャネル領域ＨＲを形成し、また、閾値電圧調整用のイオン注入を行う。
【００４３】
つぎに、ＰウェルＷおよび素子分離絶縁層ＩＳＯが形成された半導体基板ＳＵＢの上に、電荷蓄積膜ＧＤを形成する。
より詳細に、短時間高温熱処理法（ＲＴＯ法）により１０００℃，１０ｓｅｃの熱処理を行い、酸化シリコン膜（第１の誘電体膜ＢＴＭ）を形成する。
第１の誘電体膜ＢＴＭ上にＬＰ−ＣＶＤ法により窒化シリコン膜（主電荷蓄積膜ＣＨＳ）を、最終膜厚が８〜２０ｎｍとなるように、これより厚めに堆積する。このＣＶＤは、たとえば、ジクロルシラン（ＤＣＳ）とアンモニアを混合したガスを用い、基板温度７５０℃で行う。
形成した窒化シリコン膜表面を熱酸化法により酸化して、たとえば４ｎｍの酸化シリコン膜（第２の誘電体膜ＴＯＰ）を形成する。この熱酸化は、たとえばＨ２Ｏ雰囲気、炉温度９５０℃で４０分程度行う。これにより、トラップレベル（窒化シリコン膜の伝導帯からのエネルギー差）が２．０ｅＶ以下の程度の深いキャリアトラップが約１〜２×１０１３／ｃｍ２の密度で形成される。また、窒化シリコン膜（主電荷蓄積膜ＣＨＳ）が１ｎｍに対し熱酸化シリコン膜（第２の誘電体膜ＴＯＰ）が１．５ｎｍ形成され、この割合で下地の窒化シリコン膜厚が減少し、窒化シリコン膜が最終膜厚となる。
【００４４】
ゲート電極（ワード線ＷＬ）となる導電膜とオフセット絶縁層（不図示）との積層膜を積層させ、この積層膜を一括して同一パターンにて加工する。
続いて、図４のメモリセルアレイ構造とするために、サイドウォール絶縁層とともに自己整合コンタクト部を形成し、自己整合コンタクト部により表出する副ビット線ＳＢＬおよび副ソース線ＳＳＬ上に、ビットコンタクト・プラグＢＣおよびソースコンタクト・プラグＳＣとなるプラグを形成する。
これらプラグ周囲を層間絶縁膜で埋め込み、層間絶縁膜上に主ビット線ＭＢＬおよび主ソース線ＭＳＬを形成した後、必要に応じて層間絶縁層の堆積、コンタクト形成、上層配線の形成を行う。最後に、オーバーコートの成膜とパッドの開口工程等を経て、当該不揮発性メモリセルアレイを完成させる。
【００４５】
つぎに、図２に示すＳＳＬ型の不揮発性メモリセルアレイのバイアス設定例および動作を説明する。
図６（Ａ）は、ホットエレクトロン注入によるデータ書き込みの動作の概念図、図６（Ｂ）は、チャネル方向の電子の加速電界Ｅを示す図である。なお、図６（Ａ）中の電圧値は、バイアス電圧の一例である。
【００４６】
第１の実施の形態では、前述した条件でバイアス電圧を印加し、電離衝突現象の一種である２次電離衝突によって発生したホットエレクトロン注入によりデータの書き込みを行う。
本発明における“電離衝突”は２次電離衝突に限らないが、２時電離衝突により発生したホットエレクトロンは電荷蓄積膜内に効率よく注入できることから、２次電離衝突ホットエレクトロン注入を用いることが望ましい。ここで、２次電離衝突ホットエレクトロン注入とは、第２のソース・ドレイン領域近傍で発生したホールが第２のソース・ドレイン領域近傍の空乏層を横切って基板（ウェル）に注入されるとき、空乏層中で電界からエネルギーを得てホットになり、２次電離衝を起こして更に電子とホールの対を発生させ、その電子の一部が空乏層を横切り、垂直方向に向かって移動し、第１の誘電体膜のエネルギー障壁を越え、電荷蓄積膜内に注入されることである。
【００４７】
図６（Ａ）に示すバイアス条件下、副ソース線ＳＳＬから供給されチャネルを走行する電子ｅがドレイン側の副ビット線ＳＢＬ側の空乏層内でシリコン格子に衝突し、あるいは散乱を受け、高エネルギーのホールＨＨとエレクトロンＨＥの対を発生させる。
このうち、ホットホールＨＨはＰＮ接合の空乏層中で加速されて格子に衝突し、再び電子とホールの対を生成して、その中の電子は、ホットエレクトロンＨＥになってドリフトしながら、その一部がワード線ＷＬ側に向かい垂直方向の電界により更に加速される。高いエネルギーを得たホットエレクトロンＨＥが、第１の誘電体膜ＢＴＭの電位障壁を乗り越え、主電荷蓄積膜ＣＨＳ中のキャリアトラップに捕獲される。この電荷捕獲領域（記憶部）は、ドレイン側の一部に限定される。
【００４８】
図７に書き込み特性を示す。縦軸はしきい値電圧Ｖｔｈ、横軸は書き込み時間Ｔｗを示し、ゲート電圧Ｖｇおよび基板バイアス電圧Ｖｗｅｌｌを変化させるパラメータにしている。
ゲート電圧Ｖｇが５Ｖ、ドレイン電圧Ｖｄが３．５Ｖの場合、基板（ウェル）バイアス電圧Ｖを０Ｖとすると、書き込み時間Ｔｗ＝１０ｍｓで殆ど書き込みが行われない。基板バイアス電圧が−２Ｖ以上でしきい値電圧Ｖｔｈの変化が書き込み時間Ｔｗ＝１ｍｓ程度で３Ｖ以上観測される。また、書き込み時のドレイン電圧Ｖｄを増加させるにつれて、書き込み速度が高速化している。この場合は、Ｔｗ＝１００μｓ以下の高速書き込みがドレイン電圧Ｖｄ＝３Ｖ以上で可能である。
【００４９】
電離衝突により発生したホットエレクトロンＨＥは、単純にチャネル内を加速して高エネルギー化するＣＨＥ注入方式より、より低電界で発生する。
また、第１の実施の形態では、高濃度チャネル領域ＨＲが設けられているため、図６（Ｂ）に示すように、破線で示す高濃度チャネル領域ＨＲを設けない場合よりチャネル方向の電界の集中性が高く、その結果、チャネル走行電子ｅがシリコン格子に衝突するエネルギーが高くなる。あるいは、同じエネルギーを得るためのソース・ドレイン領域間電圧が低くて済む。第１の実施の形態において、高濃度チャネル領域ＨＲの形成は必須ではいが、上記理由により、高濃度チャネル領域ＨＲを形成することが、より望ましい。
さらに、バックバイアスによりＰウェルＷと副ビット線をなすｎ＋不純物領域との間のＰＮ接合が逆バイアスされ、より低いドレイン電圧で空乏層が拡がりやすい。また、ゲート電極の印加電圧も、バックバイアスしない場合に比べ低くしても、必要なホットエレクトロンの注入効率が容易に得られる。
【００５０】
以上より、本実施の形態では、動作電圧が従来に比べ低減されている。
例えば、従来のチャネルホットエレクトロン注入方式では、同じ量の電荷を同程度の時間で主電荷蓄積膜ＣＨＳに注入するためのバイアス条件が、ドレイン電圧４．５Ｖ、ゲート電圧９Ｖほど必要であった。
これに対し、本実施の形態では、ドレイン電圧が３．３〜３．５Ｖ、ゲート電圧が５〜６Ｖであり、従来に比べドレイン電圧で１．０〜１．２Ｖ、ゲート電圧で３〜４Ｖほど低い電圧で動作ができるという利点がある。その結果として、ゲート長のスケーリングが従来と比較して改善された。また、書き込み速度は１００μｓ以下が得られた。
【００５１】
図８は、データの消去動作の概念図である。
データの消去は、直接トンネル効果に起因したホールを注入することにより行う。具体的には、ウェルＷに５〜６Ｖ、ゲート（ワード線ＷＬ）に−５〜−６Ｖを印加し、ドレイン（副ビット線ＳＢＬ）およびソース（副ソース線ＳＳＬ）はオープン状態とする。
このバイアス条件下、ワード線ＷＬとウェルＷとの間に印加された電圧１０〜１２Ｖにより、ウェルＷのチャネル全面からホールがボトム誘電体膜ＢＴＭをトンネルし、主電荷蓄積膜ＣＨＳ（窒化膜）内のキャリアトラップに注入される。
ホットホールの注入によって、書き込み時に注入されたホットエレクトロンＨＥの電荷が打ち消され、当該メモリトランジスタが消去状態に推移する。
【００５２】
バンド間トンネル効果に起因して発生したホットホールのエネルギーと比較して、直接トンネリングするときのホール（以下、直接トンネルホールという）のエネルギーが小さいため、ホールが第１の誘電体膜ＢＴＭを通過することによる第１の誘電体膜ＢＴＭへのダメージは、ホットホール注入消去の場合と比較して、低減される。その結果として、直接トンネルホールを用いた場合、データ書き換え回数は１万回以上が可能になる。
【００５３】
好適には、直接トンネルホール注入による消去を行う前に、ホットエレクトロンに注入による書き込み動作を行う。また、消去状態の閾値電圧を精度よく制御するために、１回の消去時間を短くし、数回の消去動作を繰り返す分割消去オペレーションを行うこともできる。
【００５４】
データの読み出しは、ビットごとに行ってもよいし、ページ読み出しとしてもよい。また、ソース・ドレイン間電圧の印加方向が書き込み時と同じフォワードリード方法、逆のリバースリード方法の何れを採用してもよい。
【００５５】
メモリセルアレイの各動作に必要な諸電圧は、メモリ周辺回路の各種ドライバ等から供給される。
メモリ周辺回路は、書き込み時に、ゲートとウェルに逆極性の電圧を印加する。また、低電圧動作を実現するために、消去電圧を、ワード線に印加する電圧とウェルに印加電圧とに分割する。
より詳細に、データ書き込み時に、互いの電位差がゲートと基板間に印加すべき電圧（８〜９Ｖ）となる正の電圧（５〜６Ｖ）と負の電圧（−３Ｖ）とをそれぞれ生成する。正電圧（５〜６Ｖ）をゲート電極、例えばワード線ＷＬに印加し、負電圧（−３Ｖ）を半導体基板、例えばＰウェルＷに印加する。
また、データ消去時に、互いの電位差がゲートと基板間に印加すべき電圧（１０〜１２Ｖ）となる正の電圧（５〜６Ｖ）と負の電圧（−５〜−６Ｖ）とをそれぞれ生成する。正電圧（５〜６Ｖ）をウェルＷに、負電圧（−５〜−６Ｖ）をゲートに印加する。
【００５６】
本実施の形態に係る不揮発性メモリ装置において、電荷注入効率が高い書き込み方法を採用し、消去時のワード線およびドレインへの電圧印加を、それぞれ逆極性を有し個別に生成した正および負の電圧を用いて行う。このため、ＶＰＰ系の高耐圧トランジスタを不要とし、その分、ゲート絶縁膜厚およびゲート長をスケーリングすることができる。
【００５７】
以上の製造方法により形成しメモリセルアレイにおいて、書き込み状態、消去状態のメモリトランジスタの電流−電圧特性について検討した。
この結果、ドレイン電圧１．０Ｖでの非選択セルからのオフリーク電流値は、読み出し時に非選択ワード線を−０．３Ｖ程度にバイアスした場合、約１ｎＡと小さかった。この場合の読み出し電流は１μＡ以上であるため、非選択セルの誤読み出しが生じることはない。したがって、ゲート長１３０ｎｍのＭＯＮＯＳ型メモリトランジスタにおいて読み出し時のパンチスルー耐圧のマージンは十分あることが分かった。
また、ゲート電圧２．５Ｖでのリードディスターブ特性も評価したが、３×１０８ｓｅｃ以上時間経過後でも読み出しが可能であることが分かった。
【００５８】
メモリトランジスタのデータ書き換え特性、データ保持特性を調べた。
その結果、書き換え回数１０万回までは十分な閾値電圧差が維持されていることが分かった。また、データ保持特性は１×１０５回のデータ書換え後で８５℃、１０年を満足した。
種々の検討により、書き込み時のドレイン電圧３．３〜３．５Ｖでのパンチスルーを抑制するためには、チャネル不純物濃度を５×１０１７ｃｍ−３以上とする必要があることも判明した。
【００５９】
以上より、ゲート長が１３０ｎｍより短くてもＭＯＮＯＳ型不揮発性メモリトランジスタとして十分な特性が得られていることを確かめることができた。
【００６０】
本実施の形態において、注入電荷の保持領域の下方のチャネル形成領域の一部の途中にピンチオフ点が存在すると、フォワードリードがより有効に行えるため望ましい。
そのためには、例えば、書き込み時に印加する電圧の値および印加時間を調整して、電荷蓄積膜ＧＤに対し、ドレイン側のＮ型不純物領域（副ビット線ＳＢＬ）と高濃度チャネル領域ＨＲとの境界からチャネル中央側に少なくとも２０ｎｍ以上にまでホットエレクトロンを注入するとよい。この場合の中性閾値電圧、すなわちチャネルドープにのみ依存した注入電荷が存在しない領域下方の閾値電圧を、平均値で１．５Ｖ以下に予め設定しておくことが望ましい。
このようにすると、注入電荷の保持領域の下方のチャネル形成領域の全てがピンチオフせず、かつ中性閾値電圧が十分低いため、電荷注入による閾値電圧変化をフォワードリードにより容易に検出できる。
【００６１】
１つのシステムまたはサブシステムそのものを１つのＬＳＩで実現することを目的としたシステムＬＳＩは、その多くに不揮発性メモリを搭載する。このシステムＬＳＩ用途の不揮発性メモリは、ＣＭＯＳプロセスとの共通性と、高速性を基本とした種々の高い性能が求められている。
本実施の形態の不揮発性メモリ装置は、ＦＧ型のフローティングゲートや、ソースサイド注入方式のＭＯＮＯＳ型など、特殊なゲート構造を不要としながら高速動作を実現している。したがって、プロセス工程数、フォトマスク枚数が少ないうえ、ＣＭＯＳプロセスとの共通性が高く、システムＬＳＩなどの混載用途の不揮発性メモリとして高い総合性能を有しているという利点がある。
【００６２】
また、本実施の形態では、電荷蓄積膜ＧＤの記憶部に局所的に電荷が注入され、それ以外に電荷が注入されない電荷蓄積膜の領域が存在することから、この電荷が注入されない領域が擬似的に選択トランジスタとして動作する。
その結果として、過剰消去が防止され、消去状態のしきい値電圧の収束性が高いという利点がある。
また、チャネル全面消去の際にホールが注入されるが、注入されるホールのエネルギーが低いために、ホール注入による誘電体膜質の劣化は抑制される。
【００６３】
［第２の実施の形態］
本実施の形態では、データの書き込みにバンド間トンネル効果に起因したホットエレクトロン注入、消去に直接トンネルホール注入を適用したＭＯＮＯＳメモリの動作方法に関するものである。
【００６４】
第２の実施の形態に係るメモリセルは、基本的には図５に示す第１の実施の形態の構造と同一であり、図２〜図４に示す分離ソース型のメモリセルアレイが適用できる。但し、データの書き込み時に、バンド間トンネル電流に起因したホットエレクトロンを電荷蓄積手段に注入するため、Ｐチャンネルメモリトランジスタを用いる。その場合、半導体の導電型を第１の実施の形態と適宜、逆にする。
図１に示すメモリ周辺回路の構成は第１の実施の形態と同じである。
【００６５】
つぎに、不揮発性メモリの書き込み時のバイアス設定例および動作について、メモリトランジスタＭ１１にデータを書き込む場合を例に説明する。
図９に、書き込みの概念図を示す。
書き込み時に、必要に応じて書き込みインヒビット電圧の設定した後、プログラム電圧を印加する。たとえば、選択されたワード線ＷＬ１に、基板電位０Ｖのときは所定の電圧、例えば５〜６Ｖを印加する。また、選択された主ビット線ＭＢＬ１に例えば−５〜−６Ｖを印加する。また、選択された主ソース線ＭＳＬ１は、オープンとしてフローティング状態にする。
【００６６】
この書き込み条件下、副ビット線ＳＢＬをなすＰ型不純物領域の表面にＮ型の反転層が形成され、この反転層にゲートとドレイン間の書き込みドレイン電圧Ｖｄが印加されて、この部分で深く空乏化されて、エネルギーバンドの曲がりが大きくなり、その結果として実効的なバンドギャップが減少するため、容易にバンド間トンネル電流が発生する。
バンド間トンネル電流は、ゲートとドレイン間の電圧に加速されて高エネルギーを得てホットエレクトロンとなる。ホットエレクトロンは、その運動量（大きさと方向）が維持されて第１の誘電体膜ＢＴＭのエネルギー障壁より高いエネルギーを持つために、当該第１の誘電体膜ＢＴＭのエネルギー障壁を越えて、主電荷蓄積膜（窒化膜）ＣＨＳ内のキャリアトラップ（電荷蓄積手段）に効率よく注入される。
【００６７】
このようなバンド間トンネル電流を利用した書き込みでは、ホットエレクトロンの発生が副ビット線ＳＢＬ部分に限定され、かつ、ホットエレクトロンの加速方向と電荷蓄積手段への注入方向がほぼ一致していることから、副ビット線ＳＢＬの上方を中心とした電荷蓄積手段の局部（記憶部；図９の主電荷蓄積膜ＣＨＳ中、斜線で表示）に電荷が注入される。
また、ホットエレクトロンの加速方向と注入方向がほぼ一致していることから、注入効率が１／１００〜１／１０００と良く、従来のチャネルホットエレクトロン注入の場合の注入効率１×１０−６と比較して３から４桁ほど注入効率が改善される。その結果、書き込み速度を１μｓ以下に短縮できた。
【００６８】
このようにして、書き込みをすべき選択セルと書き込みを禁止すべき非選択セルをバイアス条件により設定すると、ワード線ＷＬ１に連なるセルを一括してページ書き込みすることができる。その際、前述した注入効率の改善によってビット当たりの書き込み電流が桁違いに小さくなり、単位メモリセルあたりの書き込み電流は数ｎＡに抑止可能である。その結果、従来のＣＨＥ注入方式では１バイト（Ｂ）程度であった一括並列書き込み可能なセル数が、本実施の形態では１キロバイト（ｋＢ）程度と格段に大きくなる。
【００６９】
なお、データの書き込み時に、第１の実施の形態と同様、書き込みに必要な電圧として極性の異なる電圧をそれぞれ個別に生成し、それぞれ印加する。また、データの消去時に、第１の実施の形態と同様、消去に必要な電圧として極性の異なる電圧をそれぞれ個別に生成し、それぞれ印加する。また、ホットエレクトロン注入の効率をさらに向上させるために、第１の実施の形態と同様に、Ｐ型の高濃度チャネル領域を形成してもよい。
【００７０】
データの読み出しは、リバースリード法、フォワードリード法の何れも実施できる。
読み出しでは、バイアス値を書き込み状態に応じてチャネルが形成される程度に変更する。たとえば、副ビット線ＳＢＬを接地した状態で、副ソース線ＳＳＬに負の電圧−１Ｖ、ワード線ＷＬ１に読み出しワード線電圧−２Ｖを印加する。
これにより、選択ワード線ＷＬ１に接続されたメモリトランジスタＭ１１，Ｍ２１，…に対し行うページ読み出しの場合、電荷蓄積手段の第１領域に電子が注入されていない消去状態のメモリトランジスタではチャネルが形成され、電荷蓄積手段の第１領域に電子が注入された書き込み状態のメモリトランジスタではチャネルが形成されない。したがって、主ビット線ＭＢＬ１，ＭＢＬ２，…には、そのチャネル形成の有無に応じた電位変化が現出する。この電位変化をセンスアンプで検出すると、ページ内の記憶データが一括して読み出される。
【００７１】
消去は、第１の実施の形態と同様、チャネル全面から直接トンネリングを用いてホールを注入することにより行う。たとえば、電荷蓄積膜ＧＤに保持された電子をチャネル全面から直接トンネリングを用いて消去する場合、ワード線ＷＬに−５Ｖ、主ソース線ＭＳＬをオープン、ＮウェルＷに５Ｖの電圧を印加する。これにより、電荷蓄積膜ＧＤの記憶部に保持されていた電子が、注入されたホールと電気的に相殺され、見かけ上蓄積電子が基板側に引き抜かれたこととなり、セル記憶データの消去が行われる。このとき、消去速度は１ｍｓ程度であった。
【００７２】
直接トンネルホール注入による消去を行う前に、ホットエレクトロンに注入による書き込み動作を行うことも可能である。
【００７３】
書き込み状態、消去状態のメモリトランジスタの電流−電圧特性について検討した。
この結果、ドレイン電圧が１Ｖでの非選択セルからのオフリーク電流値は約１ｎＡであった。この場合の読み出し電流は１０μＡ以上であるため、非選択セルの誤読み出しが生じることはない。したがって、ゲート長０．１８μｍのＭＯＮＯＳ型メモリトランジスタにおいて読み出し時のパンチスルー耐圧のマージンは十分あることが分かった。
また、ゲート電圧−２Ｖでのリードディスターブ特性も評価したが、３×１０８ｓｅｃ以上時間経過後でも読み出しが可能であることが分かった。
データ書換え回数は、キャリアトラップが空間的に離散化されているために良好で、１×１０６回を満足することが分かった。
また、データ保持特性は１×１０６回のデータ書換え後で８５℃、１０年を満足した。
【００７４】
以上より、ゲート長０．１８μｍのＭＯＮＯＳ型不揮発性メモリトランジスタとして十分な特性が得られていることを確かめることができた。
【００７５】
本実施の形態に係る不揮発性メモリ装置では、前記したように、バンド間トンネル起因ホットエレクトロン電流による書き込みを行うため通常のＣＨＥ注入の場合と比較して、注入効率が３桁以上改善され、高速書き込みが可能である。
また、ソース・ドレイン間の印加電圧方向を書き込み時と逆にするリバースリードを行うことにより、感度よく記憶データの読み出しが可能である。さらに、ホットホール注入ではなく、チャネル全面からのホール注入により消去を行うため、ホール注入消去による誘電体膜質の劣化が抑制される。
【００７６】
［第３の実施の形態］
本実施の形態では、ＡＭＧ（Ａｌｔｅｒｎａｔｅ  Ｍｅｔａｌ  ｖｉｒｔｕａｌ  Ｇｒｏｕｎｄ）型のメモリセルアレイを用いる。
メモリセルの動作方法は、低電圧のホットエレクトロン注入書き込み、低電圧の直接トンネルホール注入消去であり、注入電荷の生成方法およびバイアス電圧は、基本的に、第１の実施の形態または第２の実施の形態の何れかが適用可能である。
【００７７】
図１０に、ＡＭＧ型メモリセルアレイの基本ブロックの等価回路図を示す。
図１０に示すメモリセルアレイは、各メモリセルを構成するメモリトランジスタが行列状にｎ×ｍ個配置されている。行（ＲＯＷ）方向に並ぶメモリトランジスタのゲートがワード線ＷＬ１，ＷＬ２，…，ＷＬｎの何れかに接続されている。
不純物拡散層ＤＲ１，ＤＲ２，…，ＤＲ５，…が列方向に長く、行（ＲＯＷ）方向に一定間隔で繰り返し形成されている。不純物拡散層ＤＲ１，ＤＲ２，…，ＤＲ５，…は、通常のＶＧ型メモリセルアレイと同様に、ソース・ドレイン領域として機能し、隣接した２つのメモリトランジスタ列で共有されている。
奇数番目の不純物拡散層ＤＲ１，ＤＲ３，ＤＲ５，…は、セレクトトランジスタＳＴ０を介して、その上層に配置されたビット線ＢＬ１，ＢＬ２，ＢＬ３，…に接続されている。セレクトトランジスタＳＴ０は、ビット線選択信号ＢＬＳＥＬにより制御される。ビット線は金属層、例えばアルミニウムの層からなる。
偶数番目の不純物拡散層ＤＲ２，ＤＲ４，…は、ビット線間のほぼ中央に形成され、両側のビット線の何れかに選択的に接続可能に構成されている。偶数番目の不純物拡散層は、選択信号ＳＥＬにより制御されるセレクトトランジスタＳＴ１を介して、一方のビット線ＢＬ２，ＢＬ３，…に接続されている。また、偶数番目の不純物拡散層ＤＲ２，ＤＲ４，…は、選択信号の反転信号ＳＥＬ＿により制御されるセレクトトランジスタＳＴ２を介して、他方のビット線ＢＬ１，ＢＬ２，…に接続される。
ｎ×ｍ個のメモリトランジスタ群と３種類のセレクトトランジスタＳＴ０，ＳＴ１，ＳＴ２とにより基本単位（サブアレイ）が構成されている。サブアレイが繰り返し配置されて全体のメモリセルアレイが構成されている。
【００７８】
電荷蓄積膜ＧＤの構造を含むメモリトランジスタの構造および形成方法は、第１の実施の形態と同じである。図１に示すメモリ周辺回路の構成は第１の実施の形態と同じである。
【００７９】
データの書き込み、消去、読み出しについて、第１および第２の実施の形態と同じ方法が採用できる。即ち、電離衝突を利用したホットエレクトロン注入、または、バンド間トンネル効果に起因したホットエレクトロン注入により書き込みを行い、直接トンネル効果起因したホールを注入で消去を行う。
データの書き込み時に、第１の実施の形態と同様、書き込みに必要な電圧として極性の異なる電圧をそれぞれ個別に生成し、それぞれ印加する。また、データの消去時に、第１の実施の形態と同様、消去に必要な電圧として極性の異なる電圧をそれぞれ個別に生成し、それぞれ印加する。
データの読み出しは、リバースリード法、フォワードリード法の何れも実施できる。また、ホットエレクトロン注入の効率をさらに向上させるために、第１の実施の形態と同様に、Ｐ型の高濃度チャネル領域を形成してもよい。
【００８０】
ＡＭＧ型メモリセルアレイにおいて、その構成上、用意されたメモリセルアレイの１列おきにしかメモリセルの選択ができない。しかし、例えばサブアレイのセル列数を必要なデータビット数の倍に設定しておき、動作可能なメモリセル列を奇数列と偶数列との間で切り換えることで、実質的に全てのメモリセルが有効にデータ記憶に用いられる。
また、この列切り換えが可能な構成により、通常のＶＧ型メモリセルアレイと異なりページ単位の動作が可能である。
さらに、ビット線の間隔が緩和されるので、メモリトランジスタが微細化されてもビット線の配線ピッチがメモリセルアレイ面積縮小の制限となり難い。
【００８１】
［変形例］
上述した第１〜第３の実施の形態において、メモリトランジスタ構造等について、種々変形が可能である。以下、これらの変形例を説明する。
メモリトランジスタは、半導体基板に形成されている必要は必ずしもない。本発明の“チャネル形成領域が形成される半導体基板”は、基板バルクのほか、第１の実施の形態のようにウェルを含む。ＳＯＩ型基板構造の場合、基板上に絶縁膜が形成され、絶縁膜上にＳＯＩ半導体層が形成されている。この場合のＳＯＩ半導体層を、本発明の“チャネル形成領域が形成される半導体基板”として用いることができる。
【００８２】
高濃度チャネル領域ＨＲを有することは、本発明の実施の形態では必須ではない。ただし、高濃度チャネル領域ＨＲを形成した場合、これを有しない素子構造に比べ、電子の注入効率が高い。
高濃度チャネル領域ＨＲと低濃度不純物領域（いわゆるＬＤＤ）の双方を形成した場合、さらに望ましい。この場合、チャネル走行キャリア（電子）にとっては、低濃度不純物領域（ＬＤＤ）が低抵抗領域と機能するので、隣接した高濃度チャネル領域ＨＲの相対的な抵抗比が高くなり、高濃度チャネル領域ＨＲで、より大きな電圧降下が生じやすくなる。そのため、チャネル方向電界の急峻性が高濃度チャネル領域ＨＲで更に高まり、その分、電子注入効率が高くなる。したがって、さらなる高速書き込みが可能となる。
【００８３】
メモリトランジスタの電荷蓄積手段に離散化された導電体を用いてもよい。ここでは、この電荷蓄積手段として、ゲート誘電体膜中に埋め込まれ例えば１０ナノメータ以下の粒径を有する多数の互いに絶縁された導電体（以下、小粒径導電体と称する）を用いたメモリトランジスタを説明する。
【００８４】
小粒径導電体ＭＣは、第１の誘電体膜上に形成され、例えば、微細な非晶質ＳｉＸＧｅ１−ｘ（０≦ｘ≦１）または多結晶ＳｉｘＧｅ１−ｘ（０≦ｘ≦１）等の導電体により構成されている。小粒径導電体のサイズ（直径）は、好ましくは１０ｎｍ以下、例えば４．０ｎｍ程度である。個々の小粒径導電体同士が第２の誘電体膜で空間的に、例えば４ｎｍ程度の間隔で分離されている。
本例における第１の誘電体膜は、使用用途に応じて２．６ｎｍから５．０ｎｍまでの範囲内で適宜選択できる。ここでは、４．０ｎｍ程度の膜厚とした。
【００８５】
このように形成された小粒径導電体は、平面方向に離散化されたキャリアトラップとして機能する。個々の小粒径導電体は、数個の注入電子を保持できる。なお、小粒径導電体を更に小さくして、これに単一電子を保持させてもよい。
【００８６】
メモリトランジスタのゲート誘電体膜ＧＤの構造は、実施の形態で主に説明したＭＯＮＯＳ型に用いられる３層の誘電体膜および前記小粒径導電体型に限定されない。ゲート誘電体膜の要件は、電荷トラップ等の電荷蓄積手段が離散化されていることであり、これらの要件を満たす種々の他の構成を採用可能である。
たとえば、いわゆるＭＮＯＳ型等のように、二酸化珪素等からなる第１の誘電体膜と、その上に形成された窒化珪素等からなる電荷保持能力を有した膜との２層構成であってもよい。
また、酸化アルミニウムＡｌ２Ｏ３、酸化タンタルＴａ２Ｏ５、酸化ジルコニウムＺｒＯ２等の金属酸化物等からなる誘電体膜も多くのトラップを含むことが知られており、ＭＯＮＯＳ型またはＭＮＯＳ型と同じ様な膜構造において、電荷保持能力を有した膜として採用可能である。
さらに、主電荷蓄積膜ＣＨＳの材料として、その他の金属酸化物を挙げると、例えば、チタン、ハフニウム、ランタンの酸化物よりなる膜があり、あるいはタンタル、チタン、ジルコニウム、ハフニウム、ランタンのシリケイトよりなる膜を採用することもできる。
【００８７】
主電荷蓄積膜ＣＨＳの材料として、酸化アルミニウム（Ａｌ２Ｏ３）が選択された場合には、例えば、塩化アルミニウム（ＡｌＣｌ３）と二酸化炭素（ＣＯ２）と水素（Ｈ２）をガスの原料としたＣＶＤ法、またはアルミニウムアルコキシド（Ａｌ（Ｃ２Ｈ５Ｏ）３，Ａｌ（Ｃ３Ｈ７Ｏ）３，Ａｌ（Ｃ４Ｈ９Ｏ）３等）の熱分解を用いる。
主電荷蓄積膜ＣＨＳの材料として、酸化タンタル（Ｔａ２Ｏ５）が選択された場合には、例えば、塩化タンタル（ＴａＣｌ５）と二酸化炭素（ＣＯ２）と水素（Ｈ２）をガスの原料としたＣＶＤ法、またはＴａＣｌ２（ＯＣ２Ｈ５）２Ｃ５Ｈ７Ｏ２、あるいはＴａ（ＯＣ２Ｈ５）５の熱分解を用いる。
主電荷蓄積膜ＣＨＳの材料として、酸化ジルコニウム（ＺｒＯＸ）が選択された場合には、例えば、Ｚｒを酸素雰囲気中でスパッタリングする方法を用いる。
【００８８】
同様に、第１の誘電体膜ＢＴＭおよび第２の誘電体膜ＴＯＰは、二酸化珪素、窒化珪素、酸化窒化珪素に限られず、例えば、酸化アルミニウムＡｌ２Ｏ３、酸化タンタルＴａ２Ｏ５、酸化ジルコニウムＺｒＯ２のいずれの材料から選択してもよい。なお、これらの金属酸化物の形成方法については、上述した通りである。
さらに、第１の誘電体膜ＢＴＭおよび第２の誘電体膜ＴＯＰは、その他の金属酸化膜として、チタン、ハフニウム、ランタンの酸化物よりなる膜でもよいし、あるいはタンタル、チタン、ジルコニウム、ハフニウム、ランタンのシリケイトよりなる膜を採用することもできる。
【００８９】
メモリセル方式は、１Ｔｒセルに限らず、２Ｔｒセルも可能である。
メモリセルアレイの構造も、ＳＳＬ型以外のＮＯＲ型、通常のＶＧ型、ＮＡＮＤ型であってもよい。何れのアレイ構造においても、上述した第１〜第３の実施の形態で示した動作方法のバイアス印加条件が得られるように、個々のアレイ構造に適合したバイアス印加を行う。ただし、動作対象のメモリトランジスタから見たバイアス条件、即ちメモリトランジスタのゲート、ソース、ドレインおよびチャネル形成領域に印加するバイアス電圧は、アレイ構造が違っても同じである。したがって、アレイ構造が違っても、上述した実施の形態と同じ効果が得られる。
さらに、周辺回路の構成も図１に限定されず、メモリ装置はロジック混載型のほか、スタンドアロン型であってもよい。
【００９０】
本発明の実施の形態では、以下の効果を奏する。
書き込みにホットエレクトロン注入、消去に直接トンネル効果によるホール注入を採用することにより、動作電流（または電圧）が低減され、消費電力が小さい。
また、このオペレーションで、例えばワード線（ゲート）に−６Ｖ、ウェル（チャネル形成領域）に６Ｖで、１００ｍｓ程度の現実的な消去時間を実現するためには、ＭＯＮＯＳのＯＮＯ膜、特にボトム誘電体膜ＢＴＭの厚みを２〜３ｎｍ程度に薄膜化し、窒化膜ＣＨＳを１２〜２０ｎｍ程度に厚膜化し、その結果、消去速度を高速化すると同時にデータ保持特性あるいはディスターブ特性が改善される。
【００９１】
消去時に、直接トンネル効果に起因したホール注入により低電圧動作を実現するために、ワード線とウェルに印加電圧を分割して、低電圧動作を可能にすることを実現する。
また、消去時に、ボトム誘電体膜へのダメージが懸念される局部的なホットホール注入にかえて、ホールをチャネル全面から注入することにより、信頼性およびリテンション特性が改善する。
【００９２】
従来の、ＣＨＥ注入書き込み、ドレイン端からのホットホール注入消去の場合、データ書き換え特性、特に、消去状態でのしきい値電圧が徐々に増大して、不安定になる課題が生じたが、本発明では、この課題が解決される。
その結果、１万〜１０万回のデータ書き換え回数が実現される。また、この方式はサブ１００ｎｍ世代へのＭＯＮＯＳ混載であっても、適用可能である。
【００９３】
【発明の効果】
本発明に係る不揮発性半導体メモリ装置によれば、より低電圧でホットエレクトロンを効率よく注入でき、消去時に、局所的なダメージが誘電体膜に導入され難く、データ書き換え特性がよい不揮発性半導体メモリ装置の動作方法を提供することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係るＭＯＮＯＳ型メモリ装置のブロック図である。
【図２】ＳＳＬ型メモリセルアレイの等価回路図である。
【図３】ＳＳＬ型メモリセルアレイの平面図である。
【図４】図３のＢ−Ｂ’線に沿った断面側から見たＳＳＬ型メモリセルアレイの鳥瞰図である。
【図５】メモリトランジスタの行方向の拡大断面図である。
【図６】（Ａ）は、第１の実施の形態に係るホットエレクトロン注入によるデータ書き込みの動作の概念図、（Ｂ）は、チャネル方向の電子の加速電界を示す図である。
【図７】書き込み特性を示すグラフである。
【図８】データの消去動作の概念図である。
【図９】第２の実施の形態に係る直接トンネルホールのチャネル全面書き込みの概念図である。
【図１０】第３の実施の形態に係るＡＭＧ型メモリセルアレイの基本ブロックの等価回路図である。
【符号の説明】
１…メモリセルアレイ、２ａ…カラムバッファ、２ｂ…ロウバッファ、３ａ…プリロウデコーダ、４…メインロウデコーダ、４ａ…デコーダユニット、５…カラムデコーダ、６…入出力回路、７…カラムゲートアレイ、８…ソース線駆動回路、９…ウェル充放電回路、ＢＣ，ＳＣ…コンタクト・プラグ、ＢＬ１等…ビット線、ＢＬＤ…ビット線駆動回路、ＢＴＭ…第１の誘電体膜、ＣＨ…チャネル形成領域、ＣＨＳ…主電荷蓄積膜、ＧＤ…電荷蓄積膜、ＨＲ…高濃度チャネル領域、Ｉ／Ｏ…入出力回路、ＩＳＯ…素子分離絶縁層、ＬＤＤ…低濃度不純物領域、Ｍ１１等…メモリトランジスタ、ＭＢＬ１等…主ビット線、ＭＳＬ１等…主ソース線、ＭＴ…メモリトランジスタ、Ｓ１１等…セレクトトランジスタ、ＳＡ…センスアンプ、ＳＢＬ１等…副ビット線、ＳＧ１１等…選択ゲート線、ＳＬ１等…ソース線、ＳＬＤ…ソース線駆動回路、ＳＳＬ１等…副ソース線、ＳＵＢ…半導体基板、ＴＯＰ…第２の誘電体膜、Ｗ…Ｐウェル、ＷＬ１等…ワード線、ＹＬ…列選択線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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