(57)【要約】【課題】ゲート酸化膜厚の薄いトランジスタを有するドライバ回路のゲートリーク電流を抑制して消費電力を低減する半導体装置を提供する。【解決手段】インバータＩＮＶ２およびＩＮＶ３を用いて入力信号ＩＮに応じてノードＮ０およびＮ１の電圧を制御する。また、インバータＩＮＶ２に含まれるトランジスタＰＴＴ２を用いてトランジスタＮＴ１の電圧レベルを調整する。トランジスタＮＴ１のゲートに供給するゲート電圧を電源電圧ＶＤＤよりも低くオン電圧よりも高い値に設定することにより、トランジスタＮＴ１のゲートリーク電流を大幅に低減することができる。【選択図】　　　　図１
2004104754.tif 000002
【特許請求の範囲】
【請求項１】
入力ノードに受けた入力信号に応じて出力ノードに電圧を駆動するためのドライバ回路を備え、
前記ドライバ回路は、
第１の電圧と前記出力ノードとの間に配置され、第１の内部ノードの電圧レベルに応じてオン・オフする第１のトランジスタと、
前記出力ノードと第２の電圧との間に配置され、第２の内部ノードの電圧レベルに応じて前記第１のトランジスタと相補的にオン・オフする第２のトランジスタと、
前記入力信号に応じて前記第１および第２のトランジスタを相補的にオンさせるために、前記第１および第２の内部ノードの電圧を制御するための制御回路を含み、
前記制御回路は、前記第１および第２の内部ノードの少なくとも一方に接続される電圧調整回路を有し、
前記電圧調整回路は、接続される内部ノードの電圧レベルに応じて、前記接続される内部ノードに対応するトランジスタがターンオン状態であるときに、前記接続される内部ノードの電圧を前記第１および第２の電圧とは異なるレベルへ設定する、半導体装置。
【請求項２】
前記対応するトランジスタがターンオンする際、前記接続される内部ノードの電圧は、前記第１および第２の電圧のいずれか一方に設定される、請求項１記載の半導体装置。
【請求項３】
前記制御回路は、前記少なくとも一方のトランジスタに対応して設けられるタイミング回路をさらに有し、
前記タイミング回路は、前記対応するトランジスタのターンオン時において、前記第１および第２の電圧のうち前記対応するトランジスタをオンさせる前記第１および第２の電圧の一方と、前記接続される内部ノードとを所定期間接続する、請求項１記載の半導体装置。
【請求項４】
前記タイミング回路は、前記出力ノードの電圧レベルに応じて前記所定期間を調整する、請求項３記載の半導体装置。
【請求項５】
前記タイミング回路は、前記入力信号を遅延させるための遅延回路を有し、
前記所定期間は、前記遅延回路の遅延時間に相当する、請求項３記載の半導体装置。
【請求項６】
前記制御回路は、前記対応するトランジスタがターンオンする際に、他方のトランジスタをターンオフさせるために前記他方のトランジスタの内部ノードを前記対応するトランジスタがオンする前記第１および第２の電圧の一方に設定し、
前記制御回路は、前記対応するトランジスタのターンオン時において、所定期間前記第１の内部ノードと前記第２の内部ノードとの間を電気的に接続するための接続回路をさらに有する、請求項１記載の半導体装置。
【請求項７】
前記接続回路は、前記入力信号を遅延させる遅延回路を含み、
前記所定期間は、前記遅延回路の遅延時間に相当する、請求項６記載の半導体装置。
【請求項８】
前記第１および第２のトランジスタは、電界効果型トランジスタで構成され、
前記半導体装置は、前記第１および第２のトランジスタの前記少なくとも一方とゲート酸化膜が異なる他の電界効果型トランジスタをさらに備える、請求項１記載の半導体装置。
【請求項９】
前記他の電界効果型トランジスタの前記ゲート酸化膜は、前記第１および第２のトランジスタの前記少なくとも一方よりも厚い、請求項８記載の半導体装置。
【請求項１０】
前記第１および第２のトランジスタは、電界効果型トランジスタで構成され、
前記半導体装置は、前記第１および第２のトランジスタの前記少なくとも一方と誘電体膜が異なる他の電界効果型トランジスタをさらに備える、請求項１記載の半導体装置。
【請求項１１】
前記第１および第２のトランジスタの前記誘電体膜は、前記他の電界効果型トランジスタよりも比誘電率が高い、請求項１０記載の半導体装置。
【請求項１２】
前記入力信号は、複数の信号を含み、
前記制御回路は、前記複数の信号に基づく所定の論理演算結果に従って、前記第１および第２の内部ノードの電圧を制御する、請求項１記載の半導体装置。
【請求項１３】
前記制御回路は、前記第１および第２の内部ノードの少なくとも一方に設けられるタイミング回路をさらに有し、
前記タイミング回路は、前記対応するトランジスタのターンオン時において、前記第１および第２の電圧のうち前記対応するトランジスタをオンさせる前記第１および第２の電圧のうちの一方の電圧と前記接続される内部ノードとを所定期間接続する、請求項１２記載の半導体装置。
【請求項１４】
入力ノードに受けた入力信号に応じて出力ノードに電圧を駆動するためのドライバ回路を備え、
前記ドライバ回路は、
第１の電圧と前記出力ノードとの間に配置され、第１の内部ノードの電圧レベルに応じてオン・オフする第１のトランジスタと、
前記出力ノードと第２の電圧との間に配置され、第２の内部ノードの電圧レベルに応じてオン・オフする第２のトランジスタと、
前記出力ノードと前記第２の電圧との間に前記第２のトランジスタと並列に配置され、前記第１の内部ノードの電圧レベルに応じて前記第１のトランジスタと相補的にオン・オフする第３のトランジスタと、
前記入力信号に応じて、前記第１のトランジスタと第２および第３のトランジスタとを相補的にオンさせるために、前記第１および第２の内部ノードの電圧を制御するための制御回路とを含み、
前記制御回路は、前記第２および第３のトランジスタのターンオン時に、前記第１のトランジスタをターンオフするために前記第２および第３のトランジスタがターンオンする第１および第２の電圧の一方を前記第１の内部ノードに設定するとともに、所定期間、前記第２の内部ノードに対して前記一方の電圧を供給し、
前記第２のトランジスタは、前記第３のトランジスタより前記第２の電圧を前記出力ノードへ供給する駆動力が大きい、半導体装置。
【請求項１５】
前記制御回路は、前記第２の内部ノードに対応して設けられるタイミング回路を有し、
前記タイミング回路は、前記出力ノードの電圧レベルに応じて前記所定期間を調整する、請求項１４記載の半導体装置。
【請求項１６】
前記制御回路は、前記所定期間、前記第１および第２の内部ノードを電気的に接続する接続回路を有する、請求項１４記載の半導体装置。
【請求項１７】
前記入力信号は、複数の信号を含み、
前記制御回路は、前記複数の信号に基づく所定の論理演算結果に従って、前記第１および第２の内部ノードの電圧を制御する、請求項１４記載の半導体装置。
【請求項１８】
前記第１、第２および第３のトランジスタは、電界効果型トランジスタで構成され、
前記半導体装置は、前記第１、第２および第３のトランジスタの前記少なくとも一方とゲート酸化膜が異なる他の電界効果型トランジスタをさらに備える、請求項１４記載の半導体装置。
【請求項１９】
前記第１、第２および第３のトランジスタは、電界効果型トランジスタで構成され、
前記半導体装置は、前記第１、第２および第３のトランジスタの前記少なくとも一方と誘電体膜が異なる他の電界効果型トランジスタをさらに備える、請求項１４記載の半導体装置。
【請求項２０】
前記制御回路は、スタンバイ時に外部からの指示に応答して前記第２および第３のトランジスタがターンオンする前記第１および第２の電圧の一方を前記第１の内部ノードに供給するノイズ調整回路を含む、請求項１４記載の半導体装置。
【請求項２１】
入力ノードに受けた入力信号に応じて出力ノードに電圧を駆動するためのドライバ回路を備え、
前記ドライバ回路は、
第１の電圧と前記出力ノードとの間に配置され、第１の内部ノードの電圧レベルに応じてオン・オフする第１のトランジスタと、
前記出力ノードと第２の電圧との間に配置され、第２の内部ノードの電圧レベルに応じてオン・オフする第２のトランジスタと、
前記出力ノードと前記第１の電圧との間に前記第１のトランジスタと並列に配置され、第３の内部ノードの電圧レベルに応じてオン・オフする第３のトランジスタと、
前記出力ノードと前記第２の電圧との間に前記第２のトランジスタと並列に配置され、前記第３のトランジスタと相補的にオン・オフする第４のトランジスタと、
前記入力信号に応じて、前記第１および第２のトランジスタを相補的にオンさせるとともに前記第３および第４のトランジスタを相補的にオンさせるために前記第１、第２および第３の内部ノードの電圧を制御するための制御回路を含み、
前記制御回路は、前記入力信号に応じて、前記第３の内部ノードを前記第３および第４のトランジスタがオンする前記第１および第２の電圧の一方に設定し、前記出力ノードの電圧に応じて、前記第３の内部ノードと、前記第１および第２の内部ノードのいずれか一方とを所定期間電気的に結合する接続回路とを有し、
前記第１のトランジスタは、前記第３のトランジスタより前記第１の電圧を前記出力ノードへ供給する駆動力が大きく、前記第２のトランジスタは、前記第４のトランジスタより前記第２の電圧を前記出力ノードへ供給する駆動力が大きい、半導体装置。
【請求項２２】
互いに隣接して配置され、各々が、入力ノードに受けた入力信号に応じて出力ノードに電圧を駆動するための第１および第２のドライバ回路を備え、
各前記ドライバ回路は、
第１の電圧と前記出力ノードとの間に配置され、第１の内部ノードの電圧レベルに応じてオン・オフする第１のトランジスタと、
前記出力ノードと第２の電圧との間に配置され、第２の内部ノードの電圧レベルに応じてオン・オフする第２のトランジスタと、
前記出力ノードと前記第２の電圧との間に前記第２のトランジスタと並列に配置され、前記第１の内部ノードの電圧レベルに応じて前記第１のトランジスタと相補的にオン・オフする第３のトランジスタと、
前記入力信号に応じて、前記第１のトランジスタと第２および第３のトランジスタとを相補的にオンさせるために、前記第１および第２の内部ノードの電圧を制御するための制御回路とを含み、
各前記制御回路は、前記第２および第３のトランジスタのターンオン時に、前記第１のトランジスタをターンオフするために前記第２および第３のトランジスタがターンオンする第１および第２の電圧の一方を前記第１の内部ノードに設定するとともに、所定期間、前記第２の内部ノードに対して前記一方の電圧を供給し、
前記第２のトランジスタは、前記第３のトランジスタより前記第２の電圧を前記出力ノードへ供給する駆動力が大きく、
各前記制御回路は、スタンバイ時に隣接するドライバ回路に入力された入力信号に応じて前記第２および第３のトランジスタがターンオンする前記第１および第２の電圧の一方を前記第１の内部ノードに供給するノイズ調整回路を含む、半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、特にＣＭＯＳドライバ回路を備えた半導体装置に関する。
【０００２】
【従来の技術】
近年、複数の処理回路を具備する半導体装置がワンチップマイコンとして製品化されており、このような半導体装置が携帯電話機などの電子回路機器等に利用されている。携帯電話機などのような携帯機器では、必然的にバッテリを電源とするが、小型軽量化が要求されるためバッテリも小型軽量化されている。
【０００３】
このバッテリの小型軽量化に加え、長時間のバッテリの使用も要求されるためバッテリの消費電力の削減も極度に要求されている。一方、デジタル方式の携帯電話機等の場合、音声信号をリアルタイムにデジタル処理するため、当該半導体装置の高速化も要求されている。
【０００４】
上記の種々の要求において、回路内の信号処理部においては、内部回路に処理した信号を伝播するために電流駆動力の小さなトランジスタで構成し、外部に出力する回路については電流駆動力の大きなトランジスタで構成されたドライバ回路を用いることが一般的である。
【０００５】
図３１は、入力信号を伝播する従来のＣＭＯＳドライバ回路の回路構成図である。なお、以下においてはＣＭＯＳドライバ回路を単にドライバ回路とも称する。
【０００６】
図３１を参照して、従来のＣＭＯＳドライバ回路は、直列に接続された２段のインバータＩＮＶ０とＩＮＶ１とを含む。インバータＩＮＶ０は、トランジスタＰＴ０とＮＴ０とを含む。トランジスタＰＴ０は、電源電圧ＶＤＤとノードＮａとの間に配置され、そのゲートは入力ノードと接続されて入力信号ＩＮの入力を受ける。また、トランジスタＮＴ０は、ノードＮａと接地電圧ＧＮＤとの間に配置され、そのゲートは入力信号ＩＮの入力を受ける。
【０００７】
インバータＩＮＶ１は、トランジスタＰＴ１とトランジスタＮＴ１とを含む。トランジスタＰＴ１は、電源電圧ＶＤＤと出力ノードとの間に配置され、そのゲートはノードＮａと接続されている。また、トランジスタＮＴ１は、出力ノードと接地電圧ＧＮＤとの間に配置され、そのゲートはノードＮａと接続されている。なお、トランジスタＰＴ０，ＰＴ１は、ＰチャンネルＭＯＳトランジスタであり、トランジスタＮＴ０，ＮＴ１は、ＮチャンネルＭＯＳトランジスタである。
【０００８】
また、インバータＩＮＶ１は、出力ノードに伝達された信号を出力信号ＯＵＴとして出力する。
【０００９】
なお、以下においては、入力信号ＩＮを受ける入力ノードについても符号ＩＮで示すとともに、出力信号ＯＵＴが駆動される出力ノードについても符号ＯＵＴで示すこととする。
【００１０】
図３２のタイミングチャート図を用いて従来のＣＭＯＳドライバ回路の動作について説明する。なお、以下の説明においては、一例として電源電圧ＶＤＤは１Ｖ、接地電圧ＧＮＤは０Ｖとして説明する。また、高電圧レベル（電源電圧ＶＤＤ：１Ｖ）を「Ｈ」レベルとし、低電圧レベル（接地電圧ＧＮＤ：０Ｖ）を「Ｌ」レベルとして説明する。
【００１１】
初期状態においては、入力信号ＩＮは０Ｖとする。この場合において、インバータＩＮＶ０のトランジスタＰＴ０はオンし、電源電圧ＶＤＤとノードＮａとを電気的に結合する。したがってノードＮａの電圧レベルは１Ｖに設定されている。また、ノードＮａの電圧レベルに応答してインバータＩＮＶ１のトランジスタＮＴ１はオンし、接地電圧ＧＮＤと出力ノードとを電気的に結合する。したがって、出力ノードの電圧レベルは０Ｖに設定されている。
【００１２】
時刻Ｔ１において、入力信号ＩＮが０Ｖから１Ｖに遷移した場合、インバータＩＮＶ０のトランジスタＰＴ０はオフし、トランジスタＮＴ０がオンする。これに応答して、接地電圧ＧＮＤとノードＮａとが電気的に結合され、ノードＮａの電圧レベルは０Ｖに設定される。また、インバータＩＮＶ１について考えると、ノードＮａの電圧レベルに応答してトランジスタＰＴ１がオンし、電源電圧ＶＤＤと出力ノードとが電気的に結合される。したがって、出力ノードの電圧レベルは１Ｖに設定される。出力信号ＯＵＴは、時刻Ｔ１からトランジスタの動作遅延時間経過後の時刻Ｔ１ａに立上り、１Ｖに設定される。
【００１３】
一方、時刻Ｔ２において入力信号ＩＮが１Ｖから０Ｖに遷移した場合、インバータＩＮＶ０のトランジスタＮＴ０がオフし、トランジスタＰＴ０がオンする。これに応答して、電源電圧ＶＤＤとノードＮａとが電気的に結合され、ノードＮａの電圧レベルは１Ｖに設定される。また、ノードＮａの電圧レベルに応答してインバータＩＮＶ１のトランジスタＰＴ１はオフし、トランジスタＮＴ１がオンする。これにより、出力ノードと接地電圧ＧＮＤとが電気的に結合され、出力ノードの電圧レベルは０Ｖに設定される。
【００１４】
上記において説明したように、ＣＭＯＳドライバ回路は、入力信号ＩＮの「Ｌ」レベルから「Ｈ」レベルもしくは「Ｈ」レベルから「Ｌ」レベルの変化に伴い、出力信号ＯＵＴが伝播される。
【００１５】
通常、出力ノードは、次段の回路と電気的に接続され、その次段の回路の入力容量や配線による寄生容量および抵抗等が出力負荷となる。高速に入力信号ＩＮに応答して高速に出力信号ＯＵＴを伝播するためには、出力段のインバータＩＮＶ１を構成するトランジスタＰＴ１およびＮＴ１の動作速度を高速化させることが必要である。具体的には、初段のインバータＩＮＶ０を構成するトランジスタＰＴ０およびＮＴ０より、出力段のインバータＩＮＶ１を構成するトランジスタＰＴ１およびＮＴ１のチャンネル幅を大きくして信号伝播速度を高速化させている。たとえば、ゲート長がそれぞれ０．１μｍの場合において、それぞれトランジスタＰＴ０，ＮＴ０，ＰＴ１およびＮＴ１のゲート幅は、各々２μｍ，１μｍ，１０μｍ，５μｍ程度に設計されている。
【００１６】
【特許文献１】
特開２００１−１５６２６０号公報
【００１７】
【発明が解決しようとする課題】
以上説明したように、従来のＣＭＯＳドライバ回路は、ドライバ回路を構成する出力段のインバータのゲート幅を大きくすることにより信号伝播速度の高速化を図る構成が一般的である。
【００１８】
しかしながら、トランジスタの微細化技術が進むにつれて、ゲート酸化膜の膜厚が薄くなり、ゲートからソースやドレインもしくは基板間に流れるいわゆるゲートリーク電流が大きくなるという問題が生じてきている。
【００１９】
図３３は、ゲート酸化膜の厚膜とトランジスタ１個当りのゲートリーク電流との関係を示す図である。トランジスタのゲート長は０．１μｍ、ゲート幅は１０μｍに設定されたトランジスタのリーク電流の特性図である。
【００２０】
図３３を参照して、横軸はゲート酸化膜厚を示しており、縦軸はトランジスタ１個当りのゲートリーク電流（単位Ａ：アンペア）を示す。
【００２１】
ここで示されるゲートリーク電流は、ＮチャンネルＭＯＳトランジスタでは、ゲート端子に電源電圧ＶＤＤ、ソース、ドレインおよび基板端子にそれぞれ共通に接地電圧ＧＮＤを接続した場合において、ゲート端子からソース、ドレインおよび基板端子へリークする電流を示す。一方、ＰチャンネルＭＯＳトランジスタでは、ゲート端子に接地電圧ＧＮＤ、ソース、ドレインおよび基板端子にそれぞれ共通に電源電圧ＶＤＤを供給した場合において、ソース、ドレインおよび基板端子からゲート端子へリークする電流を示す。
【００２２】
これまでのゲート長が０．１８μｍ程度の世代においては、トランジスタのゲート酸化膜厚は２６０ｎｍ程度である。ここでゲート幅を１μｍとした場合におけるゲートリーク電流について考える。
【００２３】
図３３において示されるゲートリーク電流はゲート面積にほぼ比例する。たとえば、ゲート酸化膜厚が２６０ｎｍ程度でトランジスタのゲート長が０．１μｍ、ゲート幅が１０μｍの場合は、トランジスタのゲートリーク電流は１Ｅ−１４（Ａ）程度である。なお、１Ｅ−１４は、１×１０の−１４乗を指し示すものとする。以下においても同様である。そうすると、ゲート長が０．１８μｍ、ゲート幅Ｗが１μｍ当りで考えると、トランジスタ１個当りのゲートリーク電流は１．８Ｅ−１５（Ａ）程度となる。
【００２４】
これに対して、トランジスタがスタンバイ状態であるときのソースドレイン間に流れるサブスレッショルドリーク電流は、同じ設定条件において１Ｅ−１２（Ａ）程度である。したがって、サブスレッショルドリーク電流の方がゲートリーク電流よりも遥かに大きいため、ゲート長が０．１８μｍ程度の世代においてはゲートリーク電流の電流量を考慮する必要性はなかった。
【００２５】
しかし、近年の微細化技術の進歩および動作高速化の要求に伴い、ゲート酸化膜厚が薄くなるにつれてゲートリーク電流が無視できなくなってきている。たとえばゲート長が０．１μｍ世代においては、そのときのゲート酸化膜厚は２００ｎｍ程度に設計される。
【００２６】
図３３を参照してゲート幅が１０μｍである場合のトランジスタのゲートリーク電流を計算すると約１Ｅ−１１（Ａ）程度となる。このゲートリーク電流は、ゲート長が０．１μｍ、ゲート幅が１μｍで設計されたトランジスタで計算すると１Ｅ−１２（Ａ）程度になる。したがって、上記のサブスレッショルドリーク電流と同等程度のリーク電流が流れることになりリーク電流を無視することができなくなってきている。このように微細化技術に伴なうトランジスタのゲートリーク電流の増大にともなって回路全体の消費電力が増大してしまうという問題がある。
【００２７】
また、上記において説明したように、ゲートリーク電流はトランジスタのゲート面積に比例するものである。したがって、ドライバ回路の最終段で用いられるトランジスタのゲート幅がより大きいトランジスタにおいて特にゲートリーク電流が増大する。
【００２８】
このようなリーク電流を低減する方式として、特開２００１−１５６２６０号公報には、ゲート酸化膜厚の異なるトランジスタを混在させ、ゲート酸化膜厚が薄くゲートリーク電流が大きいトランジスタで構成した回路は、非動作時にその電源供給を止めてリーク電流を抑制するという方式が開示されている。しかしながら、このような方式では、動作、非動作に応じて電源供給を制御するための構成を設けることが必要である。また動作モードから非動作モードに切換えるための待ち時間も必要となりかかる方式では高速動作の障害ともなる。
【００２９】
本発明の目的は、上記の問題を解決するもので、代表的にはドライバ回路で用いられるゲート酸化膜厚の薄いトランジスタのゲートリーク電流を抑制して消費電力を低減する半導体装置を提供することである。
【００３０】
【課題を解決するための手段】
本発明の半導体装置は、入力ノードに受けた入力信号に応じて出力ノードに電圧を駆動するためのドライバ回路を含む。ドライバ回路は、第１および第２のトランジスタと、制御回路とを含む。第１のトランジスタは、第１の電圧と出力ノードとの間に配置され、第１の内部ノードの電圧レベルに応じてオン・オフする。第２のトランジスタは、出力ノードと第２の電圧との間に配置され、第２の内部ノードの電圧レベルに応じて第１のトランジスタと相補的にオン・オフする。制御回路は、入力信号に応じて第１および第２のトランジスタを相補的にオンさせるために、第１および第２の内部ノードの電圧を制御する。また、制御回路は、第１および第２の内部ノードの少なくとも一方に接続される電圧調整回路を有する。電圧調整回路は、接続される内部ノードの電圧レベルに応じて、接続される内部ノードに対応するトランジスタがターンオン状態であるときに、接続される内部ノードの電圧を第１および第２の電圧とは異なるレベルへ設定する。
【００３１】
また、本発明の半導体装置は、入力ノードに受けた入力信号に応じて出力ノードに電圧を駆動するためのドライバ回路を含む。ドライバ回路は、第１、第２および第３のトランジスタと、制御回路とを含む。第１のトランジスタは、第１の電圧と出力ノードとの間に配置され、第１の内部ノードの電圧レベルに応じてオン・オフする。第２のトランジスタは、出力ノードと第２の電圧との間に配置され、第２の内部ノードの電圧レベルに応じてオン・オフする。第３のトランジスタは、出力ノードと第２の電圧との間に第２のトランジスタと並列に配置され、第１の内部ノードの電圧レベルに応じて第１のトランジスタと相補的にオン・オフする。制御回路は、入力信号に応じて、第１のトランジスタと第２および第３のトランジスタとを相補的にオンさせるために、第１および第２の内部ノードの電圧を制御する。制御回路は、第２および第３のトランジスタのターンオン時に、第１のトランジスタをターンオフするために第２および第３のトランジスタがターンオンする第１および第２の電圧の一方を第１の内部ノードに設定するとともに、所定期間、第２の内部ノードに対して一方の電圧を供給する。また、第２のトランジスタは、第３のトランジスタより第２の電圧を出力ノードへ供給する駆動力が大きい。
【００３２】
また、本発明の半導体装置は、入力ノードに受けた入力信号に応じて出力ノードに電圧を駆動するためのドライバ回路を含む。ドライバ回路は、第１〜第４のトランジスタと、制御回路とを含む。第１のトランジスタは、第１の電圧と出力ノードとの間に配置され、第１の内部ノードの電圧レベルに応じてオン・オフする。第２のトランジスタは、出力ノードと第２の電圧との間に配置され、第２の内部ノードの電圧レベルに応じてオン・オフする。第３のトランジスタは、出力ノードと第１の電圧との間に第１のトランジスタと並列に配置され、第３の内部ノードの電圧レベルに応じてオン・オフする。第４のトランジスタは、出力ノードと第２の電圧との間に第２のトランジスタと並列に配置され、第３のトランジスタと相補的にオン・オフする。制御回路は、入力信号に応じて、第１および第２のトランジスタを相補的にオンさせるとともに第３および第４のトランジスタを相補的にオンさせるために第１、第２および第３の内部ノードの電圧を制御する。制御回路は、入力信号に応じて、第３の内部ノードを第３および第４のトランジスタがオンする第１および第２の電圧の一方に設定する。また、制御回路は、出力ノードの電圧に応じて、第３の内部ノードと、第１および第２の内部ノードのいずれか一方とを所定期間電気的に結合する接続回路とを有する。また、第１のトランジスタは、第３のトランジスタより第１の電圧を出力ノードへ供給する駆動力が大きく、第２のトランジスタは、第４のトランジスタより第２の電圧を出力ノードへ供給する駆動力が大きい。
【００３３】
また、本発明の半導体装置は、互いに隣接して配置され、各々が、入力ノードに受けた入力信号に応じて出力ノードに電圧を駆動するための第１および第２のドライバ回路を含む。第１および第２のドライバ回路の各々は、第１、第２および第３のトランジスタと、制御回路とを含む。第１のトランジスタは、第１の電圧と出力ノードとの間に配置され、第１の内部ノードの電圧レベルに応じてオン・オフする。第２のトランジスタは、出力ノードと第２の電圧との間に配置され、第２の内部ノードの電圧レベルに応じてオン・オフする。第３のトランジスタは、出力ノードと第２の電圧との間に第２のトランジスタと並列に配置され、第１の内部ノードの電圧レベルに応じて第１のトランジスタと相補的にオン・オフする。制御回路は、入力信号に応じて、第１のトランジスタと第２および第３のトランジスタとを相補的にオンさせるために、第１および第２の内部ノードの電圧を制御する。制御回路は、第２および第３のトランジスタのターンオン時に、第１のトランジスタをターンオフするために第２および第３のトランジスタがターンオンする第１および第２の電圧の一方を第１の内部ノードに設定するとともに、所定期間、第２の内部ノードに対して一方の電圧を供給する。また、第２のトランジスタは、第３のトランジスタより第２の電圧を出力ノードへ供給する駆動力が大きい。各制御回路は、ノイズ調整回路を含む。ノイズ調整回路は、スタンバイ時に隣接するドライバ回路に入力された入力信号に応じて第２および第３のトランジスタがターンオンする第１および第２の電圧の一方を第１の内部ノードに供給する。
【００３４】
【発明の実施の形態】
本発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付し、その説明は繰返さない。
【００３５】
（実施の形態１）
図１は、本発明の実施の形態１に従うＣＭＯＳドライバ回路の回路構成図である。
【００３６】
図１を参照して、本発明の実施の形態１に従うドライバ回路１００は、インバータＩＮＶ１〜ＩＮＶ３を含む。従来のドライバ回路と比較して、図３１で説明したインバータＩＮＶ０を削除して、入力信号ＩＮを受けるインバータを並列に２段構成にした点が異なる。具体的には、インバータＩＮＶ２は、入力信号ＩＮに応答してその出力結果をインバータＩＮＶ１のトランジスタＮＴ１のゲートと接続されたノードＮ０へ出力する。また、インバータＩＮＶ３は、入力信号ＩＮに応答してその出力結果をインバータＩＮＶ１のトランジスタＰＴ１のゲートと接続されたノードＮ１へ出力する。インバータＩＮＶ１およびＩＮＶ３は、ノードＮ０およびＮ１の電圧レベルを制御する制御回路ＣＴ１を構成する。
【００３７】
インバータＩＮＶ２は、トランジスタＰＴＴ２，ＰＴ２，ＮＴ２とを含む。ここでは、一例としてトランジスタＰＴＴ２およびＰＴ２は、ＰチャンネルＭＯＳトランジスタとする。また、トランジスタＮＴ２は、ＮチャンネルＭＯＳトランジスタとする。トランジスタＰＴＴ２は、ソース側を電源電圧ＶＤＤと接続し、ドレイン−ゲート間を電気的に結合している。つまり、トランジスタＰＴＴ２は、いわゆるダイオード接続されたトランジスタである。トランジスタＰＴ２は、トランジスタＰＴＴ２を介して電源電圧ＶＤＤとノードＮ０との間に配置され、そのゲートは入力信号ＩＮの入力を受ける。トランジスタＮＴ２は、ノードＮ０と接地電圧ＧＮＤとの間に配置され、そのゲートは入力信号ＩＮの入力を受ける。
【００３８】
インバータＩＮＶ３は、トランジスタＰＴ３およびＮＴ３を含む。ここでは、一例としてトランジスタＰＴ３はＰチャンネルＭＯＳトランジスタとする。また、トランジスタＮＴ３はＮチャンネルＭＯＳトランジスタとする。トランジスタＰＴ３は、電源電圧ＶＤＤとノードＮ１との間に配置され、そのゲートは入力信号ＩＮの入力を受ける。トランジスタＮＴ３は、ノードＮ１と接地電圧ＧＮＤとの間に配置され、そのゲートは入力信号ＩＮの入力を受ける。
【００３９】
図２のタイミングチャート図を用いて本発明の実施の形態１に従うドライバ回路１００の動作について説明する。
【００４０】
時刻Ｔ１において、入力信号ＩＮが０Ｖから１Ｖに遷移した場合、インバータＩＮＶ２のトランジスタＮＴ２がオンする。これに応答して、接地電圧ＧＮＤとノードＮ０とが電気的に結合され、ノードＮ０の電圧レベルは０Ｖとなる。また、インバータＩＮＶ３のトランジスタＮＴ３がオンする。これに応答して、接地電圧ＧＮＤとノードＮ１とが電気的に結合され、ノードＮ１の電圧レベルは０Ｖとなる。このノードＮ０およびノードＮ１の電圧レベルに応じて、インバータＩＮＶ１が動作する。ノードＮ０およびノードＮ１が共に０Ｖすなわち「Ｌ」レベルであるためトランジスタＰＴ１がオンし、トランジスタＮＴ１はオフである。これに伴い、電源電圧ＶＤＤとノードＮｂとが電気的に結合され、ノードＮｂは１Ｖとなる。
【００４１】
次に、時刻Ｔ２において入力信号ＩＮが１Ｖから０Ｖに遷移した場合について考える。インバータＩＮＶ２において、トランジスタＮＴ２がオフとなり、トランジスタＰＴ２がオンする。これによりノードＮ０は、トランジスタＰＴＴ２を介して電源電圧ＶＤＤと電気的に結合される。また、インバータＩＮＶ３において、トランジスタＮＴ３がオフとなり、トランジスタＰＴ３がオンとなる。これにより、ノードＮ１は、電源電圧ＶＤＤと電気的に結合される。
【００４２】
このノードＮ０およびノードＮ１の電圧レベルに応じて、インバータＩＮＶ１は、ノードＮｂに対して電圧を供給する。ノードＮ０およびノードＮ１が共に「Ｈ」レベルであるためトランジスタＮＴ１がオンし、トランジスタＰＴ１はオフである。これに伴い、接地電圧ＧＮＤとノードＮｂとが電気的に結合され、ノードＮｂは０Ｖとなる。
【００４３】
ここでノードＮ０について考えると、ノードＮ０の電圧レベルは、ダイオード接続されたトランジスタＰＴＴ２の閾値電圧分、電源電圧ＶＤＤから降下した電圧レベルに設定される。なお、このトランジスタＰＴＴ２の閾値電圧分、電源電圧ＶＤＤから降下した電圧レベルはトランジスタのＮＴ１のオン電圧（たとえば０．５Ｖ）よりも高いものとする。たとえば、トランジスタＰＴＴ２の閾値電圧が０．４ＶであるとするとノードＮ０の電圧レベルは０．６Ｖ（１Ｖ−０．４Ｖ）に設定される。したがって、トランジスタがオンするときのゲート電圧は、電源電圧ＶＤＤレベル（１Ｖ）よりも低い電圧レベル（０．６Ｖ）に設定される。これによりトランジスタＮＴ１がオンする。したがって、ノードＮｂは、接地電圧ＧＮＤと電気的に結合され、時刻Ｔ３において完全に０Ｖに立ち下がる。
【００４４】
図３は、ゲート酸化膜厚２００ｎｍで設計されたトランジスタの単位ゲート面積当たりのゲートリーク電流とそのときのゲート電圧との関係を示す図である。
【００４５】
図３を参照して、横軸はトランジスタのゲート電圧（Ｖ）を示す。縦軸はトランジスタの単位ゲート面積当りに流れるゲートリーク電流（Ａ／μｍ２）を示す。
【００４６】
図３に示されるように、ゲート電圧が１Ｖの電圧レベルである場合には、そのときの単位ゲート面積当りのゲートリーク電流は１Ｅ−１１（Ａ／μｍ２）に設定される。一方、ゲート電圧を０．５Ｖに降下させるとそのゲートリーク電流は１桁低減されて１Ｅ−１２（Ａ／μｍ２）に設定される。このようにゲートリーク電流は、ゲート電圧に対して対数的に変化する特性を示すものであるため、ゲート電圧を僅かに降下させるだけでそのリーク電流は大幅に低減される。
【００４７】
本発明の実施の形態１に従うドライバ回路１００は、インバータＩＮＶ２およびＩＮＶ３を用いて入力信号ＩＮに応じてノードＮ０およびＮ１の電圧を制御する。また、インバータＩＮＶ２に含まれるトランジスタＮＴＴ２を用いてトランジスタＮＴ１の電圧レベルを調整し、リーク電流を低減する。
【００４８】
すなわち、上記において説明したようにトランジスタＮＴ１のゲートに供給するゲート電圧を電源電圧ＶＤＤよりも低くオン電圧よりも高い値に設定することにより、トランジスタＮＴ１のゲートリーク電流を大幅に低減することができる。
【００４９】
本発明の実施の形態１に従うドライバ回路１００の構成により、動作、非動作に応じて電源供給を制御する回路等を設けることなく、また、動作モードと非動作モードとの切替えを必要とすることなく、低消費電力で高速なＣＭＯＳドライバ回路を実現することが可能となる。
【００５０】
（実施の形態２）
図４は、本発明の実施の形態２に従うドライバ回路２００の構成図である。
【００５１】
図４を参照して、本発明の実施の形態２に従うドライバ回路２００は、図１に示したドライバ回路１００と比較して、所定期間内部ノードの電圧レベルを調整するタイミング回路１０をさらに含む点が異なる。その他の点は実施の形態１のドライバ回路１００と同様の構成であるのでその説明は繰り返さない。また、インバータＩＮＶ２，ＩＮＶ３およびタイミング回路１０は、ノードＮ０およびＮ１の電圧レベルを制御する制御回路ＣＴ２を構成する。
【００５２】
タイミング回路１０は、トランジスタ１，２と、インバータ３とを含む。ここでは、トランジスタ１および２は、ＰチャンネルＭＯＳトランジスタとする。トランジスタ１および２は、電源電圧ＶＤＤとノードＮ０との間に直列に接続され、トランジスタ１のゲートは、入力信号ＩＮの入力を受ける。また、トランジスタ２のゲートは、インバータ３を介する出力信号ＯＵＴの反転信号の入力を受ける。
【００５３】
図５のタイミングチャート図を用いて本発明の実施の形態２に従うドライバ回路２００の動作について説明する。
【００５４】
時刻Ｔ１において、入力信号ＩＮが０Ｖから１Ｖに遷移した場合についてはタイミング回路１０は実質的に機能しない。したがって、実施の形態１で説明した図２のドライバ回路の動作と同様であり、その説明は繰返さない。
【００５５】
時刻Ｔ２において、入力信号ＩＮが１Ｖから０Ｖに遷移した場合について考える。入力信号ＩＮが１Ｖから０Ｖに遷移した場合、これに伴いインバータＩＮＶ２においてトランジスタＰＴ２がオンし、トランジスタＰＴＴ２を介して電源電圧ＶＤＤとノードＮ０とが電気的に結合される。したがって、インバータＩＮＶ２は、上述したようにノードＮ０の電圧レベルを０．６Ｖに設定しようとする。
【００５６】
ここで、タイミング回路１０の動作について考える。インバータ３は、出力信号ＯＵＴ（「Ｈ」レベル）の反転信号（「Ｌ」レベル）をトランジスタ２に出力し、トランジスタ２はオン状態である。ここで、時刻Ｔ２において、入力信号ＩＮが１Ｖから０Ｖに遷移した場合、トランジスタ１がオンする。したがって、トランジスタ１および２がオンしているため、電源電圧ＶＤＤとノードＮ０とが電気的に結合される。これに伴い、ノードＮ０の電圧レベルは１Ｖに設定される。これに応答して、インバータＩＮＶ１のトランジスタＮＴ１がオンし、接地電圧ＧＮＤとノードＮｂとが電気的に結合され、ノードＮｂの電圧レベルは０Ｖ（「Ｌ」レベル）に設定される。ノードＮｂの電圧レベルが０Ｖへ変化するとタイミング回路１０は、トランジスタ２をオフとする。すなわち、タイミング回路１０からノードＮ０に対しての電源電圧ＶＤＤ（１Ｖ）の供給が停止される。
【００５７】
本発明の実施の形態２に従うドライバ回路２００は、トランジスタＮＴ１のターンオン時には、一時的にタイミング回路１０により電源電圧ＶＤＤと電気的に直接結合させることによりトランジスタＮＴ１のオン電流を増大させ、動作速度を上げる。
【００５８】
これにより、ノードＮｂの電圧レベルを０Ｖに設定する時間を短縮することができる。すなわち、実施の形態１に従うドライバ回路１００では、図２に示されるようにトランジスタＮＴ１のゲート電圧は０．６Ｖに設定していたため入力信号ＩＮが０Ｖになった時刻Ｔ２から出力信号ＯＵＴが０Ｖとなる時刻Ｔ３までには期間Ｓ０を要していた。これに対して本発明の実施の形態２のドライバ回路２００の構成においては、トランジスタＮＴ１の動作時には、ゲート電圧を１Ｖの電圧レベルに設定することにより、入力信号ＩＮが０Ｖになった時刻Ｔ２から出力信号ＯＵＴが０Ｖとなる時刻Ｔ４までの期間Ｓ１は期間Ｓ０よりも短縮することが可能となる。
【００５９】
さらに、出力信号ＯＵＴが０Ｖとなった時刻Ｔ４以降においては、電源電圧ＶＤＤとノードＮ０とは電気的に非接続とされるので、トランジスタＮＴ１のオン電圧の範囲内においてノードＮ０の電圧レベルは０．６Ｖに降下する。したがって、出力信号ＯＵＴが０Ｖである定常的な状態においては、トランジスタＮＴ１に与えるゲート電圧を降下させることによりゲートリーク電流を低減することができる。
【００６０】
（実施の形態２の変形例１）
図６は、本発明の実施の形態２の変形例１に従うＣＭＯＳドライバ回路２１０の回路構成図である。
【００６１】
図６を参照して、本発明の実施の形態２の変形例１に従うドライバ回路２１０は、図５に示す本発明の実施の形態２に従うドライバ回路２００と比較して、タイミング回路１０をタイミング回路２０に置換した点が異なる。また、インバータＩＮＶ２，ＩＮＶ３およびタイミング回路２０は、ノードＮ０およびＮ１の電圧レベルを制御する制御回路ＣＴ２＃を構成する。
【００６２】
タイミング回路２０は、トランジスタ２１と、ＮＡＮＤ回路２２とを含む。ここでは、トランジスタ２１は、一例としてＰチャンネルＭＯＳトランジスタとする。ＮＡＮＤ回路２２はノードＮｂからの出力信号ＯＵＴとノードＮ１からの伝達された信号とを受けてそのＮＡＮＤ論理演算結果をトランジスタ２１のゲートに出力する。トランジスタ２１は、電源電圧ＶＤＤとノードＮ０との間に配置され、そのゲートはＮＡＮＤ回路２２の入力を受ける。
【００６３】
本発明の実施の形態２の変形例１のドライバ回路２１０の動作についても図５で示した実施の形態２のドライバ回路２００の動作を示すタイミングチャート図と同様である。具体的には、時刻Ｔ２において、入力信号ＩＮが１Ｖから０Ｖに遷移するのに応答してノードＮ１の電圧レベルが１Ｖ（「Ｈ」レベル）となる。このとき、ノードＮｂの電圧レベルは１Ｖ（「Ｈ」レベル）であるので、ＮＡＮＤ回路２２の出力信号は「Ｌ」レベルとなり、トランジスタ２１がオンする。したがって、電源電圧ＶＤＤとノードＮ０とが電気的に結合され、ノードＮ０の電圧レベルは実施の形態２に従うドライバ回路２００の構成と同様に１Ｖとなる。これに応答して、トランジスタＮＴ１がオンし、接地電圧ＧＮＤとノードＮｂとが電気的に結合され、ノードＮｂの電圧レベルは０Ｖとなる。これに応答して、ＮＡＮＤ回路２２の出力信号は「Ｈ」レベルとなり、トランジスタ２１はオフとなる。また、以降の動作については実施の形態２に従うドライバ回路２００の動作と同様であるのでその説明は繰り返さない。すなわち、本発明の実施の形態２の変形例１のドライバ回路２１０の構成においても、トランジスタＮＴ１がオンする場合には、タイミング回路２０により電源電圧ＶＤＤと電気的に直接結合させることによりトランジスタＮＴ１を高速動作させる。また、タイミング回路２０により、出力信号ＯＵＴが０Ｖである定常的な状態においては、ゲート電圧を降下（０．６Ｖ）させることによりゲートリーク電流を低減することができる。
【００６４】
本発明の実施の形態２の変形例１のドライバ回路２１０の構成により、実施の形態２のドライバ回路２００の構成と同様に消費電力を低減することが可能となる。
【００６５】
（実施の形態２の変形例２）
図７は、本発明の実施の形態２の変形例２に従うＣＭＯＳドライバ回路２２０の回路構成図である。
【００６６】
図７を参照して、本発明の実施の形態２の変形例２に従うドライバ回路２２０は、図６に示すドライバ回路２１０と比較して、タイミング回路２０をタイミング回路３０に置換した点が異なる。また、インバータＩＮＶ２．ＩＮＶ３およびタイミング回路３０は、ノードＮ０およびＮ１の電圧レベルを制御する制御回路ＣＴ２ａを構成する。
【００６７】
タイミング回路３０は、トランジスタ３１と、ＮＡＮＤ回路３２と、インバータ３３と、遅延回路３４とを含む。ここでは、一例としてトランジスタ３１は、ＰチャンネルＭＯＳトランジスタとする。ＮＡＮＤ回路３２は、インバータ３３を介する入力信号ＩＮの反転信号と遅延回路３４による入力信号ＩＮの所定期間遅延後の遅延信号とを受けてそのＮＡＮＤ論理演算結果をトランジスタ３１のゲートに出力する。トランジスタ３１は、電源電圧ＶＤＤとノードＮ０との間に配置され、そのゲートはＮＡＮＤ回路３２の出力信号の入力を受ける。
【００６８】
本発明の実施の形態２の変形例２のドライバ回路２２０の動作については実施の形態２の図５で説明したドライバ回路２００の動作と同様である。
【００６９】
タイミング回路３０は、遅延回路３４の遅延時間分、トランジスタ３１をオンし、電源電圧ＶＤＤとノードＮ０とを電気的に結合する。すなわち、ノードＮ０の電圧レベルを１Ｖに設定する。
【００７０】
これにより、遅延回路３４の遅延時間を調整することによりノードＮ０と電源電圧ＶＤＤとの電気的な接続時間を調整することができる。すなわち、ノードＮ０の電圧レベルを１Ｖに設定する期間を調整することができる。これにより、効率的に電源電圧ＶＤＤをノードＮ０に供給することが可能となり消費電力をさらに低減することが可能となる。
【００７１】
（実施の形態３）
図８は、本発明の実施の形態３に従うＣＭＯＳドライバ回路３００の回路構成図である。
【００７２】
図８を参照して、本発明の実施の形態３に従うドライバ回路３００は、図４で説明した実施の形態２のドライバ回路２００と比較して、タイミング回路１０をタイミング回路４０に置換した点が異なる。また、インバータＩＮＶ２，ＩＮＶ３およびタイミング回路４０は、ノードＮ０およびＮ１の電圧レベルを制御する制御回路ＣＴ３を構成する。
【００７３】
タイミング回路４０は、トランジスタ４１とインバータ４２とを含む。ここでは一例としてトランジスタ４１はＰチャンネルＭＯＳトランジスタとする。トランジスタ４１は、ノードＮ１とノードＮ０との間に配置され、そのゲートはインバータ４２を介する出力信号ＯＵＴの反転信号の入力を受ける。
【００７４】
タイミング回路４０は、タイミング回路２０と同様にトランジスタＮＴ１のターンオン時に一時的に電源電圧ＶＤＤとノードＮ０とを電気的に結合する。具体的には、出力信号ＯＵＴが１Ｖ（「Ｈ」レベル）においてトランジスタ４１をオンし、ノードＮ１とノードＮ０とを電気的に結合する。
【００７５】
本発明の実施の形態３のドライバ回路３００の動作についても実施の形態２の図５で説明したドライバ回路２００の動作と同様である。具体的には、入力信号ＩＮが１Ｖから０Ｖに遷移した場合について考える。このときの出力信号ＯＵＴは１Ｖであるので、タイミング回路４０において、トランジスタ４１は、ノードＮ１とノードＮ０とを電気的に導通状態に設定する。インバータＩＮＶ３は、入力信号ＩＮが１Ｖから０Ｖに遷移するのに応答してノードＮ１と電源電圧ＶＤＤ（１Ｖ）とを電気的に結合する。これに伴い、ノードＮ０と当該電源電圧ＶＤＤとが電気的に結合される。これに応答して、インバータＩＮＶ１のトランジスタＮＴ１がオンし、ノードＮｂが接地電圧ＧＮＤ（０Ｖ）と電気的に結合される。また、これに応答してタイミング回路４０は、ノードＮ１とノードＮ０とを非接続とする。すなわち、本発明の実施の形態３のドライバ回路３００の構成においても、トランジスタＮＴ１がターンオンする場合には、タイミング回路４０により電源電圧ＶＤＤとノードＮ０とを電気的に直接結合させてトランジスタＮＴ１を高速動作させることができる。また、タイミング回路４０により、出力信号ＯＵＴが０Ｖである定常的な状態においては、トランジスタ４１をオフして、トランジスタＮＴ１のゲート電圧を降下（０．６Ｖ）させることによりゲートリーク電流を低減することができる。
【００７６】
（実施の形態３の変形例１）
図９は、本発明の実施の形態３の変形例１に従うＣＭＯＳドライバ回路３１０の回路構成図である。
【００７７】
図９を参照して、本発明の実施の形態３の変形例１に従うドライバ回路３１０は、図８の実施の形態３のドライバ回路３００と比較して、タイミング回路４０をタイミング回路５０に置換した点が異なる。また、インバータＩＮＶ２，ＩＮＶ３およびタイミング回路５０は、ノードＮ０およびＮ１の電圧レベルを制御する制御回路ＣＴ３＃を構成する。
【００７８】
タイミング回路５０は、トランジスタ５１と、インバータ５２と、遅延回路５３とを含む。ここではトランジスタ５１は、一例としてＰチャンネルＭＯＳトランジスタとする。トランジスタ５１は、ノードＮ１とノードＮ０との間に配置され、インバータ５２を介して遅延回路５３を通過した入力信号ＩＮの反転信号の入力を受ける。すなわち、タイミング回路５０は、インバータ５２および遅延回路５３の通過遅延時間分入力信号ＩＮを遅延させる。したがって、入力信号ＩＮの１Ｖから０Ｖの遷移に応答してトランジスタ５１はノードＮ０とノードＮ１との導通状態を遅延時間経過後に非導通状態に設定する。
【００７９】
本発明の実施の形態３の変形例１のドライバ回路３１０の動作については図５で説明したのと同様である。
【００８０】
タイミング回路５０は、入力信号ＩＮが１Ｖから０Ｖに遷移した場合において、入力信号ＩＮの遅延回路５３の遅延時間経過後にオン状態であるトランジスタ５１をオフ状態とする。入力信号ＩＮが１Ｖから０Ｖに遷移するに伴い、インバータＩＮＶ３は電源電圧ＶＤＤとノードＮ１とを電気的に結合する。したがって、電源電圧ＶＤＤとノードＮ０とが、遅延回路５３の遅延時間に相当する期間、電気的に結合され、ノードＮ０の電圧レベルは１Ｖに設定される。
【００８１】
これにより、遅延回路５３の遅延時間を調整することによりノードＮ０と電源電圧ＶＤＤとの電気的な接続時間を調整することができる。すなわち、ノードＮ０の電圧レベルを１Ｖに設定する期間を調整することができる。これにより、効率的に電源電圧ＶＤＤをノードＮ０に供給することが可能となり消費電力をさらに低減することが可能となる。
【００８２】
（実施の形態４）
図１０は、本発明の実施の形態４に従うＣＭＯＳドライバ回路４００の回路構成図である。
【００８３】
上記の実施の形態１〜３およびその変形例に従うドライバ回路の構成においては、ＮチャンネルＭＯＳトランジスタＮＴ１のターンオン時におけるゲート電圧を調整することにより、全体として消費電力を低減する構成について説明してきた。本発明の実施の形態４に従うドライバ回路４００は、ＮチャンネルＭＯＳトランジスタＮＴ１のゲートリーク電流を低減するとともに、ＰチャンネルＭＯＳトランジスタＰＴ１のゲートリーク電流も低減することにより、全体として消費電力をさらに低減することを目的とする。
【００８４】
図１０を参照して、本発明の実施の形態４に従うドライバ回路４００は、実施の形態３のドライバ回路３００と比較して、インバータＩＮＶ３をインバータＩＮＶ♯３に置換した点と、タイミング回路４０をタイミング回路６０に置換した点とが異なる。その他の点は同様であるのでその説明は繰返さない。また、インバータＩＮＶ２，ＩＮＶ＃３およびタイミング回路６０は、ノードＮ０およびＮ１の電圧レベルを制御する制御回路ＣＴ４を構成する。
【００８５】
インバータＩＮＶ♯３は、インバータＩＮＶ３と比較してさらにトランジスタＮＴＴ３を含む点で異なる。ここでは、一例としてトランジスタＮＴＴ３は、ＮチャンネルＭＯＳトランジスタとする。トランジスタＮＴＴ３は、ソース側を接地電圧ＧＮＤと接続し、ドレインおよびゲートを電気的に結合したいわゆるダイオード接続したトランジスタである。また、トランジスタＮＴＴ３は、トランジスタＮＴ３と接地電圧ＧＮＤとの間に配置される。
【００８６】
インバータＩＮＶ＃３は、トランジスタＮＴ３がオンした場合、トランジスタＮＴＴ３を介して接地電圧ＧＮＤとノードＮ１とを電気的に結合する。このときのノードＮ１の電圧レベルは、接地電圧ＧＮＤからトランジスタＮＴＴ３の閾値電圧分上昇した値となる。なお、このトランジスタＮＴＴ３の閾値電圧分、接地電圧ＧＮＤから上昇した電圧レベルはトランジスタのＰＴ１のオン電圧（たとえば０．７Ｖ）の範囲内とする。ここでは、トランジスタＮＴＴ３の閾値電圧は、一例として０．４Ｖとする。したがって、トランジスタＰＴ１は０．４Ｖでターンオンする。
【００８７】
タイミング回路６０は、トランジスタ６１，６２とインバータ６３，６４とを含む。ここでは、一例としてトランジスタ６１は、ＮチャンネルＭＯＳトランジスタとする。また、トランジスタ６２は、ＰチャンネルＭＯＳトランジスタとする。インバータ６４は、入力信号ＩＮの入力を受けてその反転信号をノードＮ２に伝達する。トランジスタ６１は、ノードＮ１とノードＮ２との間に配置され、そのゲートはインバータ６３を介する出力信号ＯＵＴの反転信号の入力を受ける。トランジスタ６２は、ノードＮ２とノードＮ０との間に配置され、そのゲートはインバータ６３を介する出力信号ＯＵＴの反転信号の入力を受ける。すなわちトランジスタ６１および６２は相補的にオンし、ノードＮ２とノードＮ１およびノードＮ０の一方とが電気的に結合されている。
【００８８】
図１１のタイミングチャート図を用いて本発明の実施の形態４に従うドライバ回路４００の動作について説明する。
【００８９】
時刻Ｔ１において、入力信号ＩＮが０Ｖから１Ｖに遷移した場合、インバータＩＮＶ２のトランジスタＮＴ２がオンし、ノードＮ０の電圧レベルは、０Ｖとなる。一方、インバータＩＮＶ＃３において、トランジスタＮＴ３がオンする。したがって、インバータＩＮＶ＃３は、ノードＮ１の電圧レベルを０．４Ｖに設定しようとする。
【００９０】
ここで、タイミング回路６０は、インバータ６３を介する出力信号ＯＵＴ（「Ｌ」レベル）の入力により、トランジスタ６１を導通状態に設定している。この場合において、入力信号ＩＮが０Ｖから１Ｖに遷移した場合、インバータ６４は、ノードＮ２と接地電圧ＧＮＤとを電気的に結合させる。すなわち、ノードＮ０とノードＮ１とは導通状態であるため、結果としてノードＮ１の電圧レベルは０Ｖに降下する。これに伴い、インバータＩＮＶ１のトランジスタＰＴ１はオンし、電源電圧ＶＤＤとノードＮｂとが電気的に結合され、ノードＮｂの電圧レベルは１Ｖに設定される。
【００９１】
また、タイミング回路６０は、これに応答してトランジスタ６１をオフして非導通状態とし、トランジスタ６２をオンして導通状態に設定する。したがって、トランジスタＰＴ１がターンオンする場合には、タイミング回路６０により接地電圧ＧＮＤと電気的に直接結合させることによりトランジスタＰＴ１のオン電流を増大させ、動作速度を上げる。これにより、ノードＮｂの電圧レベルが１Ｖに遷移する時間を短縮することができる。
【００９２】
さらに出力信号ＯＵＴが１Ｖとなった時刻Ｔ４以降においては、接地電圧ＧＮＤとノードＮ１とは電気的に非接続とされるのでトランジスタＰＴ１のオン電圧の範囲内でノードＮ１の電圧レベルは０．４Ｖに上昇する。したがって、出力信号ＯＵＴが１Ｖである定常的な状態においては、ゲート電圧を上昇させることによりＰチャンネルＭＯＳトランジスタＰＴ１のゲートリーク電流を低減することができる。
【００９３】
次に、時刻Ｔ２において、入力信号ＩＮが１Ｖから０Ｖに遷移した場合については、図５で説明した実施の形態２のドライバ回路２００の動作と同様であるのでその説明は繰り返さない。
【００９４】
すなわち、具体的には、ＮチャンネルＭＯＳトランジスタＮＴ１の動作時において、インバータ６４により電源電圧ＶＤＤとノードＮ０とが電気的に直接結合される。また、出力信号ＯＵＴが０Ｖである定常的な状態においては、ゲート電圧を下降させることにより、ＮチャンネルＭＯＳトランジスタＮＴ１のリーク電流を低減することができる。
【００９５】
本発明の実施の形態４のドライバ回路４００の構成により、トランジスタＮＴ１およびＰＴ１の動作時は、通常の電源電圧ＶＤＤおよび接地電圧をそれぞれ供給することによりトランジスタを高速動作させ、定常状態においてはそれぞれ下降および上昇させることによりリーク電流を低減することができる。
【００９６】
すなわち、本発明の実施の形態４のドライバ回路４００によりトランジスタＮＴ１のリーク電流を低減するとともに、トランジスタＰＴ１のリーク電流も低減することができるため全体として消費電力をさらに低減することが可能となる。
【００９７】
（実施の形態５）
図１２は、本発明の実施の形態５に従うドライバ回路５００の回路構成図である。
【００９８】
上記の実施の形態１〜４およびその変形例に従うドライバ回路の構成においては１入力の入力信号ＩＮに応じて出力信号ＯＵＴを出力するドライバ回路の構成について説明してきた。
【００９９】
本発明の実施の形態５に従うドライバ回路５００においては２入力の入力信号ＩＮ１およびＩＮ２に応じてＡＮＤ論理演算結果である出力信号ＯＵＴを出力するドライバ回路の回路構成について説明する。
【０１００】
図１２を参照して、本発明の実施の形態５のドライバ回路５００は、ＮＡＮＤ回路ＮＤ０およびＮＤ１と、タイミング回路７０と、インバータＩＮＶ１とを含む。また、ＮＡＮＤ回路ＮＤ０，ＮＤ１およびタイミング回路７０は、ノードＮ０およびＮ１の電圧レベルを制御する制御回路ＣＴ５を構成する。
【０１０１】
ＮＡＮＤ回路ＮＤ０は、トランジスタ１０２〜１０６とを含む。トランジスタ１０５および１０６は、ノードＮ０と接地電圧ＧＮＤとの間に直列に接続され、そのゲートはそれぞれ入力信号ＩＮ１およびＩＮ２の入力を受ける。トランジスタ１０２は、ソース側を電源電圧ＶＤＤと接続し、ゲートドレイン間を電気的に結合したいわゆるダイオード接続したトランジスタである。ここでは、トランジスタ１０２の閾値電圧は、０．４Ｖとする。トランジスタ１０３および１０４は、トランジスタ１０２を介して並列に電源電圧ＶＤＤとノードＮ０との間に配置され、そのゲートはそれぞれ入力信号ＩＮ１およびＩＮ２の入力を受ける。このＮＡＮＤ回路ＮＤ０は、入力信号ＩＮ１およびＩＮ２の入力に応じてそのＮＡＮＤ論理演算結果をノードＮ０に出力する。また、ＮＡＮＤ回路ＮＤ１は、入力信号ＩＮ１およびＩＮ２の入力に応じてそのＮＡＮＤ論理演算結果をノードＮ１に出力する。たとえば入力信号ＩＮ１およびＩＮ２がともに「Ｈ」レベルに設定されているときにはノードＮ１は「Ｌ」レベルすなわち０Ｖに設定される。一方、入力信号ＩＮ１およびＩＮ２のいずれか一方が「Ｈ」レベルのときはノードＮ１は「Ｈ」レベルすなわち１Ｖに設定する。
【０１０２】
タイミング回路７０は、トランジスタ７１〜７３と、インバータ７４とを含む。トランジスタ７１および７２は、それぞれ電源電圧ＶＤＤとトランジスタ７３との間に並列に配置され、それぞれ入力信号ＩＮ１およびＩＮ２の入力を受ける。トランジスタ７３は、トランジスタ７１および７２とノードＮ０との間に配置され、そのゲートは、インバータ７４を介する出力信号ＯＵＴの反転信号の入力を受ける。
【０１０３】
図１３のタイミングチャート図を用いて本発明の実施の形態５に従うドライバ回路５００の動作について説明する。初期状態において、入力信号ＩＮ１は、０Ｖとし、入力信号ＩＮ２は、１Ｖとする。
【０１０４】
時刻Ｔ１において、入力信号ＩＮ１が０Ｖから１Ｖに遷移した場合について考える。入力信号ＩＮ１およびＩＮ２がともに１Ｖに設定されるため、これに応答してＮＡＮＤ回路ＮＤ１は、ノードＮ１の電圧レベルを０Ｖに設定する。ＮＡＮＤ回路ＮＤ０において、入力信号ＩＮ１およびＩＮ２に応答してトランジスタ１０５および１０６がオンする。したがって、接地電圧ＧＮＤとノードＮ０とが電気的に結合され、ノードＮ０の電圧レベルは０Ｖとなる。これに伴い、インバータＩＮＶ１のトランジスタＰＴ１がオンし、電源電圧ＶＤＤとノードＮｂとが電気的に結合される。したがって、ノードＮｂの電圧レベルは、１Ｖに設定される。
【０１０５】
一方、タイミング回路７０のトランジスタ７３は、インバータ７４を介する出力信号ＯＵＴの反転信号の入力を受ける。したがって、出力信号ＯＵＴが「Ｈ」レベルである場合において、トランジスタ７３は導通状態に設定されている。
【０１０６】
時刻Ｔ２において、入力信号ＩＮ１が１Ｖから０Ｖに遷移した場合について考える。この場合において、ＮＡＮＤ回路ＮＤ１は、入力信号ＩＮ１およびＩＮ２に応答してノードＮ１を１Ｖに設定する。ＮＡＮＤ回路ＮＤ０は、入力信号ＩＮ１が０Ｖ、入力信号ＩＮ２が１Ｖに応答して、トランジスタ１０３をオンする。すなわち、トランジスタ１０２を介して電源電圧ＶＤＤとノードＮ０とが電気的に結合される。したがって、ノードＮ０の電圧レベルは、０．６Ｖへ向かう。
【０１０７】
一方、タイミング回路７０において、入力信号ＩＮ１が０Ｖに応答してトランジスタ７１がオンする。この場合において、トランジスタ７３は導通状態である。したがって、電源電圧ＶＤＤとノードＮ０とが電気的に結合される。したがって、結果的にノードＮ０の電圧レベルは１Ｖに設定される。
【０１０８】
これに伴い、インバータＩＮＶ１のトランジスタＮＴ１がオンし、接地電圧ＧＮＤとノードＮｂとが電気的に結合される。したがって、ノードＮｂの電圧レベルは０Ｖに設定される。
【０１０９】
タイミング回路１０は、出力信号ＯＵＴが０Ｖとなった時刻Ｔ４以降においては、トランジスタ７３をオフとし、電源電圧ＶＤＤとノードＮ０との電気的な接続をカットする。したがって、出力信号ＯＵＴが０Ｖである定常的な状態においては、トランジスタＮＴ１のゲート電圧は０．６Ｖに降下される。これにより、トランジスタＮＴ１のゲートリーク電流を低減することができる。
【０１１０】
本発明の実施の形態５のドライバ回路５００の構成により入力信号がＩＮ１およびＩＮ２の２入力信号であるドライバ回路においても、最終段のインバータＩＮＶ１を構成するトランジスタＮＴ１のリーク電流を低減することができ、全体的に消費電力を低減することが可能となる。
【０１１１】
（実施の形態５の変形例）
図１４は、本発明の実施の形態５の変形例に従うドライバ回路５１０の回路構成図である。
【０１１２】
本発明の実施の形態５の変形例に従うドライバ回路５１０の構成においては２入力の入力信号ＩＮ１およびＩＮ２に応じてＯＲ論理演算結果である出力信号ＯＵＴを出力するドライバ回路の回路構成について説明する。
【０１１３】
図１４を参照して、実施の形態５の変形例に従うドライバ回路５１０は、図１２に示す実施の形態５のドライバ回路５００と比較してＮＡＮＤ回路ＮＤ０およびＮＤ１をＮＯＲ回路ＮＲ０およびＮＲ１に置換した点と、タイミング回路７０をタイミング回路８０に置換した点とが異なる。また、ＮＯＲ回路ＮＲ０，ＮＲ１およびタイミング回路８０はノードＮ０およびＮ１の電圧レベルを制御する制御回路ＣＴ５＃を構成する。
【０１１４】
ＮＯＲ回路ＮＲ１は、入力信号ＩＮ１，ＩＮ２の入力を受けてそのＮＯＲ論理演算結果をノードＮ１に出力する。ＮＯＲ回路ＮＲ０は、トランジスタ１１２〜１１６とを含む。ここでは、一例としてトランジスタ１１２〜１１４は、ＰチャンネルＭＯＳトランジスタとする。また、トランジスタ１１５および１１６は、ＮチャンネルＭＯＳトランジスタとする。トランジスタ１１５および１１６は、ノードＮ０と接地電圧ＧＮＤとの間に並列にそれぞれ配置され、それぞれのゲートは入力信号ＩＮ１およびＩＮ２の入力を受ける。トランジスタ１１２はソース側を電源電圧ＶＤＤと接続され、ゲートおよびドレイン間はそれぞれ電気的に結合されたいわゆるダイオード接続されたトランジスタである。トランジスタ１１３および１１４は、トランジスタ１１２を介して電源電圧ＶＤＤとノードＮ０との間に直列に接続され、それぞれのゲートは入力信号ＩＮ１，ＩＮ２の入力を受ける。
【０１１５】
タイミング回路８０は、トランジスタ８１〜８３と、インバータ８４とを含む。ここでは、一例としてトランジスタ８１〜８３は、ＰチャンネルＭＯＳトランジスタとする。トランジスタ８１および８２は、トランジスタ８３を介してノードＮ０と電源電圧ＶＤＤとの間に直列に接続され、それぞれのゲートは入力信号ＩＮ１およびＩＮ２の入力を受ける。また、トランジスタ８３はトランジスタ８２とノードＮ０との間に配置され、インバータ８４を介して出力信号ＯＵＴの反転信号の入力を受ける。
【０１１６】
図１５のタイミングチャート図を用いて本発明の実施の形態５の変形例に従うドライバ回路５１０の動作について説明する。初期状態において、入力信号ＩＮ１およびＩＮ２は、０Ｖとする。
【０１１７】
時刻Ｔ１において、入力信号ＩＮ２が０Ｖから１Ｖに遷移した場合について考える。入力信号ＩＮ１が０Ｖであり、入力信号ＩＮ２が１Ｖであるため、これに応答してＮＯＲ回路ＮＲ１は、ノードＮ１の電圧レベルを０Ｖに設定する。ＮＯＲ回路ＮＲ０において、入力信号ＩＮ１およびＩＮ２に応答してトランジスタ１１６がオンする。したがって、接地電圧ＧＮＤとノードＮ０とが電気的に結合され、ノードＮ０の電圧レベルは０Ｖとなる。これに伴いインバータＩＮＶ１のトランジスタＰＴ１がオンし、電源電圧ＶＤＤとノードＮｂとが電気的に結合される。したがって、ノードＮｂの電圧レベルは、１Ｖに設定される。
【０１１８】
一方、タイミング回路８０のトランジスタ８３は、インバータ７４を介する出力信号ＯＵＴの反転信号の入力を受ける。したがって、出力信号ＯＵＴが「Ｈ」レベルである場合において、トランジスタ８３は導通状態に設定されている。
【０１１９】
時刻Ｔ２において、入力信号ＩＮ２が１Ｖから０Ｖに遷移した場合について考える。この場合において、ＮＯＲ回路ＮＲ１は、入力信号ＩＮ１およびＩＮ２に応答してノードＮ１を１Ｖに設定する。ＮＡＮＤ回路ＮＲ０は、入力信号ＩＮ１が０Ｖ、入力信号ＩＮ２が０Ｖに応答して、トランジスタ１１３および１１４をオンする。すなわち、トランジスタ１１２を介して電源電圧ＶＤＤとノードＮ０とが電気的に結合される。したがって、ノードＮ０の電圧レベルは、０．６Ｖへ向かう。
【０１２０】
一方、タイミング回路７０において、入力信号ＩＮ１およびＩＮ２が共に０Ｖに応答してトランジスタ８１および８２がオンする。この場合において、トランジスタ８３は導通状態である。したがって、電源電圧ＶＤＤとノードＮ０とが電気的に結合される。したがって、結果的にノードＮ０の電圧レベルは１Ｖに設定される。
【０１２１】
これに伴い、インバータＩＮＶ１のトランジスタＮＴ１がオンし、接地電圧ＧＮＤとノードＮｂとが電気的に結合される。したがって、ノードＮｂの電圧レベルは０Ｖに設定される。
【０１２２】
タイミング回路１０は、出力信号ＯＵＴが０Ｖとなった時刻Ｔ４以降においては、トランジスタ８３をオフとし、電源電圧ＶＤＤとノードＮ０との電気的な接続をカットする。したがって、出力信号ＯＵＴが０Ｖである定常的な状態においては、トランジスタＮＴ１のゲート電圧は０．６Ｖに降下される。これにより、トランジスタＮＴ１のゲートリーク電流を低減することができる。
【０１２３】
本発明の実施の形態５の変形例のドライバ回路５１０の構成により入力信号がＩＮ１およびＩＮ２の２入力信号であるドライバ回路においても、最終段のインバータＩＮＶ１を構成するトランジスタＮＴ１のリーク電流を低減することができ、全体的に消費電力を低減することが可能となる。
【０１２４】
（実施の形態６）
上記の実施の形態１〜５およびその変形例に従うドライバ回路の構成においては、最終段のインバータを構成するトランジスタのゲート電圧を中間的な電圧レベルに設定することにより、最終段のインバータを構成するトランジスタのゲートリーク電流を低減する方式について説明してきた。
【０１２５】
本発明の実施の形態６に従うドライバ回路６００は、最終段のトランジスタＮＴ１のゲートに与えるゲート電圧を非動作時に完全に接地電圧ＧＮＤレベルに落とすことにより、さらに消費電力を低減する構成について説明する。
【０１２６】
図１６は、本発明の実施の形態６に従うドライバ回路６００の構成図である。図１６を参照して、本発明の実施の形態６に従うドライバ回路６００は、図４に示したドライバ回路２００と比較して、インバータＩＮＶ２を削除した点と、トランジスタＮＴ４，ＮＴ５を新たに設けた点とが異なる。その他のインバータＩＮＶ１，ＩＮＶ３については実施の形態２の図４に示したドライバ回路２００と同様の構成であるのでその説明は繰り返さない。インバータＩＮＶ３およびタイミング回路１０は、ノードＮ０およびＮ１の電圧レベルを制御する制御回路ＣＴ６を構成する。
【０１２７】
トランジスタＮＴ５は、ノードＮ０と接地電圧ＧＮＤとの間に配置され、そのゲートは、入力信号ＩＮの入力を受ける。また、トランジスタＮＴ４は、トランジスタＮＴ１と並列に、ノードＮｂと接地電圧ＧＮＤとの間に配置され、そのゲートはノードＮ１と電気的に接続される。
【０１２８】
一例として、トランジスタＮＴ４およびＮＴ５は、ＮチャンネルＭＯＳトランジスタとする。なお、トランジスタＮＴ４およびＮＴ５の電流駆動力はトランジスタＮＴ１と比較して小さいものとする。具体的には、トランジスタＮＴ４およびＮＴ５のゲート幅は、トランジスタＮＴ１のゲート幅よりも狭いものとする。
【０１２９】
図１７のタイミングチャート図を用いて本発明の実施の形態６に従うドライバ回路６００の動作について説明する。
【０１３０】
時刻Ｔ１において、入力信号ＩＮが０Ｖから１Ｖに遷移した場合について考える。インバータＩＮＶ３は、入力信号ＩＮの反転信号をノードＮ１に伝達する。すなわち、ノードＮ１は、接地電圧ＧＮＤと電気的に結合され、ノードＮ１の電圧レベルは０Ｖに設定される。これに応答して、インバータＩＮＶ１のトランジスタＰＴ１がオンし、電源電圧ＶＤＤとノードＮｂとが電気的に結合される。したがって、ノードＮｂの電圧レベルは１Ｖとなる。トランジスタＮＴ５は、入力信号ＩＮに応答して接地電圧ＧＮＤとノードＮ０とを電気的に結合する。したがって、ノードＮ０の電圧レベルは０Ｖに設定される。
【０１３１】
一方、タイミング回路１０は、時刻Ｔ１においては実施の形態２で説明したのと同様に、トランジスタ１が入力信号ＩＮに応答して非導通状態であるため機能しない。なお、この場合、ノードＮｂの電圧レベルは、１Ｖに設定されているためタイミング回路１０のトランジスタ２は、インバータ３の反転信号（０Ｖ）に応答して導通状態である。
【０１３２】
次に、時刻Ｔ２において、入力信号ＩＮが１Ｖから０Ｖに遷移した場合について考える。インバータＩＮＶ３は、入力信号ＩＮの反転信号をノードＮ１に伝達する。すなわちノードＮ１は、電源電圧ＶＤＤと電気的に結合され、ノードＮ１の電圧レベルは０Ｖから１Ｖに設定される。したがって、インバータＩＮＶ１のトランジスタＰＴ１は、オフする。
【０１３３】
一方、タイミング回路１０のトランジスタ２は、上述したようにオン状態であるため時刻Ｔ２において、入力信号ＩＮが１Ｖから０Ｖに遷移した場合、トランジスタ１がオンする。これに伴い、図５のタイミングチャートで説明したのと同様にトランジスタ１および２がオンし、電源電圧ＶＤＤとノードＮ０とを電気的結合する。したがって、ノードＮ０の電圧レベルは１Ｖに設定される。これに応答して、インバータＩＮＶ１のトランジスタＮＴ１がオンし、接地電圧ＧＮＤとノードＮｂとが電気的に結合され、ノードＮｂの電圧レベルは０Ｖ（「Ｌ」レベル）に設定される。
【０１３４】
次に、ノードＮｂの電圧レベルが０Ｖへ変化するとタイミング回路１０は、トランジスタ２をオフとする。すなわち、タイミング回路１０からノードＮ０に対しての電源電圧ＶＤＤ（１Ｖ）の供給が停止される。
【０１３５】
また、このタイミング回路１０の動作とともに、トランジスタＮＴ４はノードＮ１の電圧レベルが１Ｖに設定されるのに伴いオン状態となり、接地電圧ＧＮＤとノードＮｂとを電気的に結合し、ノードＮｂの電圧レベルを０Ｖに設定する。
【０１３６】
したがって、ノードＮｂは、入力信号ＩＮが１Ｖから０Ｖに遷移する期間において、トランジスタＮＴ１およびＮＴ４がともにオンする。この出力信号ＯＵＴが１Ｖから０Ｖへ変化する遷移期間においては、動作速度の速いトランジスタＮＴ１が所定期間ターンオンするため、その高速性を維持し、出力信号ＯＵＴが０Ｖに設定された後の定常期間には、トランジスタＮＴ４を用いて０Ｖに固定する。
【０１３７】
すなわち、リーク電流の大きなトランジスタＮＴ１を一時的に用いてデータレベルを高速に変化させ、定常状態においては、リーク電流の少ない低速なトランジスタを用いてデータレベルを固定させる。
【０１３８】
この状態においてノードＮ０は、上述したようにタイミング回路１０からの電源電圧ＶＤＤの供給が停止されるためフローティング状態となるがトランジスタＮＴ１のゲートリークにより緩やかにノードＮ０の電圧レベルは接地電圧ＧＮＤレベルに下がり、トランジスタＮＴ１はオフ状態になる。
【０１３９】
本発明の実施の形態６のドライバ回路６００すなわち電流駆動能力の異なる２種類のトランジスタを用いて、動作高速性を担保するとともに、リーク電流の大きなトランジスタＮＴ１のゲート電圧を非動作時に０Ｖに設定することにより、リーク電流をさらに低減することができ、結果としてドライバ回路全体のリーク電流を低減することができる。
【０１４０】
（実施の形態６の変形例１）
図１８は、本発明の実施の形態６の変形例１に従うドライバ回路６１０の回路構成図である。
【０１４１】
図１８を参照して、本発明の実施の形態６の変形例１に従うドライバ回路６１０は、図１６で説明した実施の形態６のドライバ回路６００と比較して、タイミング回路１０をタイミング回路４０に置換した点が異なる。タイミング回路４０は、トランジスタ４１とインバータ４２とを含む。インバータＩＮＶ３およびタイミング回路４０は、ノードＮ０およびＮ１の電圧レベルを制御する制御回路ＣＴ６＃を構成する。
【０１４２】
タイミング回路４０は、タイミング回路２０と同様にトランジスタＮＴ１のターンオン時に一時的に電源電圧ＶＤＤとノードＮ０とを電気的に結合する。具体的には、出力信号ＯＵＴが１Ｖ（「Ｈ」レベル）においてトランジスタ４１をオンし、ノードＮ１とノードＮ０とを電気的に結合する。
【０１４３】
本発明の実施の形態６の変形例１に従うドライバ回路６１０の動作についても実施の形態６の図１７で説明したドライバ回路６００の動作と同様である。
【０１４４】
具体的には、入力信号ＩＮが１Ｖから０Ｖに遷移した場合に出力信号ＯＵＴは１Ｖであるので、タイミング回路４０において、トランジスタ４１は、ノードＮ１とノードＮ０とを電気的に導通状態に設定する。インバータＩＮＶ３は、入力信号ＩＮが１Ｖから０Ｖに遷移するのに応答してノードＮ１と電源電圧ＶＤＤ（１Ｖ）とを電気的に結合する。これに伴い、ノードＮ０と当該電源電圧ＶＤＤとが電気的に結合される。これに応答して、インバータＩＮＶ１のトランジスタＮＴ１がオンし、ノードＮｂが接地電圧ＧＮＤ（０Ｖ）と電気的に結合される。これに伴い、タイミング回路４０は、ノードＮ１とノードＮ０とを非接続とする。また、ノードＮ１が１Ｖになるに伴いトランジスタＮＴ４がオンし、ノードＮｂは接地電圧ＧＮＤと電気的に結合される。
【０１４５】
したがって、上述したようにノードＮｂは、入力信号ＩＮが１Ｖから０Ｖに遷移する期間において、トランジスタＮＴ１およびＮＴ４がともにオンする。すなわち、リーク電流の大きなトランジスタＮＴ１を一時的に用いてデータレベルを高速に変化させ、定常状態においては、リーク電流の少ない低速なトランジスタを用いてデータレベルを固定させる。
【０１４６】
また、この状態においてノードＮ０は、上述したように電源電圧ＶＤＤの供給が停止し、フローティング状態となるがトランジスタＮＴ１のゲートリークにより緩やかにノードＮ０の電圧レベルは下がり、トランジスタＮＴ１はオフ状態になる。
【０１４７】
本発明の実施の形態６の変形例１に従うドライバ回路６１０においても、２種類のトランジスタを用いて、動作高速性を担保するとともに、リーク電流の大きなトランジスタＮＴ１のゲート電圧を非動作時に０Ｖに設定することにより、リーク電流をさらに低減することができ、結果としてドライバ回路全体のリーク電流を低減することができる。
【０１４８】
（実施の形態６の変形例２）
本発明の実施の形態６の変形例２は、図１２の実施の形態５で説明した２入力の入力信号に応じてＡＮＤ論理演算結果を出力するドライバ回路において、トランジスタＮＴ１のゲートに与えるゲート電圧を非動作時に完全に接地電圧ＧＮＤレベルに落とすことにより、さらに消費電力を低減する構成について説明する。
【０１４９】
図１９は、本発明の実施の形態６の変形例２に従うドライバ回路６２０の回路構成図である。
【０１５０】
図１９を参照して、本発明の実施の形態６の変形例２に従うドライバ回路６２０は、図１２のドライバ回路６１０と比較して、ＮＡＮＤ回路ＮＤ０を削除した点と、トランジスタＮＴ４〜ＮＴ６をさらに設けた点とが異なる。また、ＮＡＮＤ回路ＮＤ１およびタイミング回路７０は、ノードＮ０およびＮ１の電圧レベルを制御する制御回路ＣＴ６ａを構成する。一例として、トランジスタＮＴ４〜ＮＴ６は、ＮチャンネルＭＯＳトランジスタとする。なお、トランジスタＮＴ４〜ＮＴ６の電流駆動力はトランジスタＮＴ１と比較して小さいものとする。具体的には、トランジスタＮＴ４〜ＮＴ６のゲート幅は、トランジスタＮＴ１のゲート幅よりも狭いものとする。
【０１５１】
トランジスタＮＴ４は、トランジスタＮＴ１と並列にノードＮｂと接地電圧ＧＮＤとの間に配置され、そのゲートはノードＮ１と電気的に結合される。トランジスタＮＴ５およびＮＴ６は、ノードＮ０と接地電圧ＧＮＤとの間に直列に接続され、それぞれのゲートは、入力信号ＩＮ２およびＩＮ１の入力を受ける。
【０１５２】
ＮＡＮＤ回路ＮＤ１は、上述したように入力信号ＩＮ１およびＩＮ２の入力に応じてそのＮＡＮＤ論理演算結果をノードＮ１に出力する。たとえば入力信号ＩＮ１およびＩＮ２がともに「Ｈ」レベルに設定されているときにはノードＮ１は「Ｌ」レベルすなわち０Ｖに設定される。一方、入力信号ＩＮ１およびＩＮ２のいずれか一方が「Ｌ」レベルのときは、ノードＮ１は「Ｈ」レベルすなわち１Ｖに設定される。
【０１５３】
タイミング回路７０は、上述したように所定期間ノードＮ０の電圧レベルを調整する。
【０１５４】
図２０のタイミングチャート図を用いて本発明の実施の形態６の変形例２に従うドライバ回路６２０の動作について説明する。初期状態において、入力信号ＩＮ１は、０Ｖとし、入力信号ＩＮ２は、１Ｖとする。
【０１５５】
時刻Ｔ１において、入力信号ＩＮ１が０Ｖから１Ｖに遷移した場合について考える。図１１において説明したのと同様に入力信号ＩＮ１およびＩＮ２がともに１Ｖに設定されるため、これに応答してＮＡＮＤ回路ＮＤ１は、ノードＮ１の電圧レベルを０Ｖに設定する。これに伴い、インバータＩＮＶ１のトランジスタＰＴ１がオンし、電源電圧ＶＤＤとノードＮｂとが電気的に結合される。したがって、ノードＮｂの電圧レベルは、１Ｖに設定される。
【０１５６】
また、トランジスタＮＴ５およびＮＴ６は、ともに入力信号ＩＮ１およびＩＮ２（１Ｖ）に応答してオンする。したがって、接地電圧ＧＮＤとノードＮ０とが電気的に結合され、ノードＮ０の電圧レベルは０Ｖとなる。
【０１５７】
一方、タイミング回路７０のトランジスタ７３は、図１１のタイミングチャート図で説明したのと同様に出力信号ＯＵＴが「Ｈ」レベルである場合において、トランジスタ７３は導通状態に設定されている。
【０１５８】
時刻Ｔ２において、入力信号ＩＮ１が１Ｖから０Ｖに遷移した場合について考える。この場合において、ＮＡＮＤ回路ＮＤ１は、入力信号ＩＮ１およびＩＮ２に応答してノードＮ１を１Ｖに設定する。したがって、トランジスタＰＴ１は、オフとなる。
【０１５９】
タイミング回路７０において、入力信号ＩＮ１が０Ｖに応答してトランジスタ７１がオンする。この場合において、トランジスタ７３は導通状態である。したがって、電源電圧ＶＤＤとノードＮ０とが電気的に結合される。したがって、結果的にノードＮ０の電圧レベルは１Ｖに設定される。
【０１６０】
これに伴い、インバータＩＮＶ１のトランジスタＮＴ１がオンし、接地電圧ＧＮＤとノードＮｂとが電気的に結合される。したがって、ノードＮｂの電圧レベルは０Ｖに設定される。
【０１６１】
次に、タイミング回路１０は、出力信号ＯＵＴが０Ｖとなった時刻以降においては、再びトランジスタ７３をオフとし、電源電圧ＶＤＤとノードＮ０との電気的に切離する。これに伴い、ノードＮ０に対する電圧供給がカットされ、トランジスタＮＴ１はオフとなる。
【０１６２】
一方、このタイミング回路１０の動作とともに、トランジスタＮＴ４は、ノードＮ１の電圧レベルが１Ｖに設定されるのに伴い、オン状態となり接地電圧ＧＮＤとノードＮｂとを電気的に結合し、ノードＮｂの電圧レベルを０Ｖに設定する。
【０１６３】
したがって、ノードＮｂは、入力信号ＩＮが１Ｖから０Ｖに遷移する期間において、トランジスタＮＴ１およびＮＴ４がともにオンする。この出力信号ＯＵＴが１Ｖから０Ｖへ変化する遷移期間においては、動作速度の速いトランジスタＮＴ１が所定期間ターンオンするため、その高速性を維持し、出力信号ＯＵＴが０Ｖに設定された後の定常期間には、トランジスタＮＴ４を用いて０Ｖに固定する。
【０１６４】
すなわち、リーク電流の大きなトランジスタＮＴ１を一時的に用いてデータレベルを高速に変化させ、定常状態においては、リーク電流の少ない低速なトランジスタを用いてデータレベルを固定させる。
【０１６５】
この状態においてノードＮ０は、電圧供給のカットによりフローティング状態となるがトランジスタＮＴ１のゲートリークにより緩やかにノードＮ０の電圧レベルは下がり、トランジスタＮＴ１はオフ状態になる。
【０１６６】
本発明の実施の形態６の変形例２の２入力のＡＮＤ回路構成であるドライバ回路６２０においても、電流駆動能力の異なる２種類のトランジスタを用いて、動作高速性を担保するとともに、リーク電流の大きなトランジスタＮＴ１のゲート電圧を非動作時に０Ｖに設定することにより、リーク電流をさらに低減することができ、結果としてドライバ回路全体のリーク電流を低減することができる。
【０１６７】
（実施の形態６の変形例３）
本発明の実施の形態６の変形例３は、２入力の入力信号ＩＮ１およびＩＮ２に応じてＯＲ論理演算結果である出力信号ＯＵＴを出力するドライバ回路６３０の回路構成について説明する。
【０１６８】
図２１は、本発明の実施の形態６の変形例３に従う２入力のＯＲ回路構成であるドライバ回路６３０の回路構成図である。
【０１６９】
図２１を参照して、本発明の実施の形態６の変形例３に従うドライバ回路６３０は、図１４に示す実施の形態５の変形例に従うドライバ回路５１０と比較してＮＲ０を削除した点と、トランジスタＮＴ４〜ＮＴ６をさらに設けた点とが異なる。また、ＮＯＲ回路ＮＲ１およびタイミング回路８０は、ノードＮ０およびＮ１の電圧レベルを制御する制御回路ＣＴ６ｂを構成する。
【０１７０】
トランジスタＮＴ４は、トランジスタＮＴ１と並列にノードＮｂと接地電圧ＧＮＤとの間に配置され、そのゲートはノードＮ１と電気的に結合される。トランジスタＮＴ５およびＮＴ６は、ノードＮ０と接地電圧ＧＮＤとの間にそれぞれ並列に接続され、それぞれのゲートは、入力信号ＩＮ１およびＩＮ２の入力を受ける。
【０１７１】
図２２のタイミングチャート図を用いて本発明の実施の形態６の変形例３に従うドライバ回路６３０の動作について説明する。初期状態において、入力信号ＩＮ１およびＩＮ２は、０Ｖとする。
【０１７２】
時刻Ｔ１において、入力信号ＩＮ２が０Ｖから１Ｖに遷移した場合について考える。図１５において説明したのと同様に入力信号ＩＮ１が０Ｖであり、入力信号ＩＮ２が１Ｖであるため、これに応答してＮＯＲ回路ＮＲ１は、ノードＮ１の電圧レベルを０Ｖに設定する。これに伴いインバータＩＮＶ１のトランジスタＰＴ１がオンし、電源電圧ＶＤＤとノードＮｂとが電気的に結合される。したがって、ノードＮｂの電圧レベルは、１Ｖに設定される。
【０１７３】
また、トランジスタＮＴ６は、入力信号ＩＮ２（１Ｖ）に応答してオンする。したがって、接地電圧ＧＮＤとノードＮ０とが電気的に結合され、ノードＮ０の電圧レベルは０Ｖとなる。
【０１７４】
一方、タイミング回路８０のトランジスタ８３は、図１５のタイミングチャートで説明したのと同様にインバータ８４を介する出力信号ＯＵＴの反転信号の入力を受ける。したがって、出力信号ＯＵＴが「Ｈ」レベルである場合において、トランジスタ８３は導通状態に設定されている。
【０１７５】
時刻Ｔ２において、入力信号ＩＮ２が１Ｖから０Ｖに遷移した場合について考える。この場合において、ＮＯＲ回路ＮＲ１は、入力信号ＩＮ１およびＩＮ２に応答してノードＮ１を１Ｖに設定する。したがって、トランジスタＰＴ１は、オフとなる。
【０１７６】
一方、タイミング回路７０において、入力信号ＩＮ１およびＩＮ２が共に０Ｖに応答してトランジスタ８１および８２がオンする。この場合において、トランジスタ８３は導通状態である。したがって、電源電圧ＶＤＤとノードＮ０とが電気的に結合される。したがって、結果的にノードＮ０の電圧レベルは１Ｖに設定される。
【０１７７】
これに伴い、インバータＩＮＶ１のトランジスタＮＴ１がオンし、接地電圧ＧＮＤとノードＮｂとが電気的に結合される。したがって、ノードＮｂの電圧レベルは０Ｖに設定される。
【０１７８】
また、タイミング回路１０は、出力信号ＯＵＴが０Ｖとなった時刻Ｔ４以降においては、トランジスタ８３をオフとし、電源電圧ＶＤＤとノードＮ０との電気的な接続を切離する。これに伴い、ノードＮ０に対する電圧供給がカットされ、トランジスタＮＴ１はオフとなる。
【０１７９】
一方、このタイミング回路１０の動作とともに、トランジスタＮＴ４は、ノードＮ１の電圧レベルが１Ｖに設定されるのに伴い、オン状態となり接地電圧ＧＮＤとノードＮｂとを電気的に結合し、ノードＮｂの電圧レベルを０Ｖに設定する。
【０１８０】
したがって、ノードＮｂは、入力信号ＩＮが１Ｖから０Ｖに遷移する期間において、トランジスタＮＴ１およびＮＴ４がともにオンする。この出力信号ＯＵＴが１Ｖから０Ｖへ変化する遷移期間においては、動作速度の速いトランジスタＮＴ１が所定期間ターンオンするため、その高速性を維持し、出力信号ＯＵＴが０Ｖに設定された後の定常期間には、トランジスタＮＴ４を用いて０Ｖに固定する。
【０１８１】
すなわち、リーク電流の大きなトランジスタＮＴ１を一時的に用いてデータレベルを高速に変化させ、定常状態においては、リーク電流の少ない低速なトランジスタを用いてデータレベルを固定させる。
【０１８２】
この状態においてノードＮ０は、上述したように電圧供給のカットによりフローティング状態となるがトランジスタＮＴ１のゲートリークにより緩やかにノードＮ０の電圧レベルは下がり、トランジスタＮＴ１はオフ状態になる。
【０１８３】
本発明の実施の形態６の変形例３の２入力のＯＲ回路構成であるドライバ回路６３０においても、電流駆動能力の異なる２種類のトランジスタを用いて、動作高速性を担保するとともに、リーク電流の大きなトランジスタＮＴ１のゲート電圧を非動作時に０Ｖに設定することにより、リーク電流をさらに低減することができ、結果としてドライバ回路全体のリーク電流を低減することができる。
【０１８４】
（実施の形態７）
上記の実施の形態６においては、ＮチャンネルＭＯＳトランジスタについて電流駆動能力の高いトランジスタＮＴ１と電流駆動能力の低いトランジスタＮＴ４との２種類のトランジスタを用いて動作高速性を担保するとともに消費電力を低減する構成について説明してきた。
【０１８５】
本実施の形態７については、ＰチャンネルＭＯＳトランジスタについても同様に電流駆動能力の高いトランジスタおよび低いトランジスタの２種類を用いて動作高速性を担保するとともに消費電力を低減する構成について説明する。
【０１８６】
図２３は、本発明の実施の形態７に従うＣＭＯＳドライバ回路７００の回路構成図である。
【０１８７】
図２３を参照して、本発明の実施の形態７に従うドライバ回路７００は、インバータＩＮＶ１と、ＩＮＶ４と、制御回路９０とを含む。
【０１８８】
インバータＩＮＶ１については、実施の形態１で説明したのと同様であるのでその詳細な説明は繰り返さない。
【０１８９】
インバータＩＮＶ４は、ノードＮｂを介してインバータＩＮＶ１と直列に接続され、インバータＩＮＶ１よりも電圧駆動能力の低いトランジスタで構成される。具体的には、インバータＩＮＶ４は、トランジスタＰＴ４，ＰＴ５を含む。
【０１９０】
トランジスタＰＴ４は、電源電圧ＶＤＤとノードＮｂとの間に配置され、そのゲートはノードＮ２と電気的に結合される。トランジスタＮＴ４は、接地電圧ＧＮＤとノードＮｂとの間に配置され、そのゲートはノードＮ２と電気的に結合される。
【０１９１】
制御回路９０は、インバータ９３，９４と、トランジスタ９１，９２，９５，９６とを含む。
【０１９２】
トランジスタ９５は、電源電圧ＶＤＤとノードＮ１との間に配置され、そのゲートは入力信号ＩＮの入力を受ける。トランジスタ９１は、ノードＮ１とノードＮ２との間に配置され、そのゲートはインバータ９３を介するノードＮｂの反転信号の入力を受ける。トランジスタ９２は、ノードＮ２とノードＮ０との間に配置され、そのゲートはインバータ９３を介するノードＮｂの反転信号の入力を受ける。トランジスタ９６は、ノードＮ０と接地電圧ＧＮＤとの間に配置され、そのゲートは入力信号ＩＮの入力を受ける。インバータ９４は、入力信号ＩＮの入力を受けてその反転信号をノードＮ２に伝達する。
【０１９３】
図２４のタイミングチャート図を用いて本発明の実施の形態７に従うドライバ回路７００の動作について説明する。
【０１９４】
入力信号ＩＮが０Ｖの定常状態において、ノードＮｂは０Ｖに設定されている。したがって、制御回路９０のインバータ９３は、ノードＮｂの電圧レベルに応答してオンしている。したがって、ノードＮ１とノードＮ２とは電気的に結合されている。
【０１９５】
時刻Ｔ１において、入力信号ＩＮが０Ｖから１Ｖに遷移した場合、制御回路９０のインバータ９４は、ノードＮ２を０Ｖに設定する。これに伴い、インバータＩＮＶ１は、ノードＮ２の電圧レベルに応答してオンし、電源電圧ＶＤＤとノードＮｂとを電気的に結合する。すなわち、ノードＮｂの電圧レベルは１Ｖに設定される。また、ノードＮｂの電圧レベルが１Ｖに設定されると制御回路９０のインバータ９３は、トランジスタ９１をオフしするとともにトランジスタ９２をオンする。したがって、ノードＮ２とノードＮ０とが電気的に結合される。これに伴い、ノードＮ１への電源供給がカットされ、トランジスタＰＴ１はオフとなる。
【０１９６】
一方、時刻Ｔ１において、ノードＮ２の電圧レベルに応答してインバータＩＮＶ４のトランジスタＰＴ４がオンする。これに伴い、ノードＮｂと電源電圧ＶＤＤとが電気的に結合され、ノードＮｂは１Ｖに設定される。
【０１９７】
したがって、トランジスタＰＴ１およびＰＴ４の動作に伴い、ノードＮｂは、１Ｖに設定される。また、制御回路９０のトランジスタ９６は、入力信号ＩＮ（１Ｖ）に応答してオンし、ノードＮ０と接地電圧ＧＮＤとを電気的に結合する。
【０１９８】
次に、時刻Ｔ２において、入力信号ＩＮが１Ｖから０Ｖに遷移した場合について考える。
【０１９９】
制御回路９０のインバータ９４は、ノードＮ２を１Ｖに設定する。上述したように、トランジスタ９２はオンし、ノードＮ２とノードＮ０とは電気的に結合されている。したがって、インバータＩＮＶ１のトランジスタＮＴ１がオンし、ノードＮｂと接地電圧ＧＮＤとが電気的に結合される。これに伴い、ノードＮｂの電圧レベルは０Ｖに設定される。ノードＮｂが０Ｖになるに従い制御回路９０のインバータ９３は、トランジスタ９２をオフするとともにトランジスタ９１をオンする。したがって、上述したようにノードＮ２とノードＮ１とが電気的に結合される。これに伴い、ノードＮ０への電源供給がカットされ、トランジスタＮＴ１はオフとなる。
【０２００】
一方、時刻Ｔ２において、ノードＮ２の電圧レベルに応答してインバータＩＮＶ４のトランジスタＮＴ４がオンする。これに伴い、ノードＮｂと接地電圧ＧＮＤとが電気的に結合され、ノードＮｂは０Ｖに設定される。
【０２０１】
したがって、トランジスタＮＴ１およびＮＴ４の動作に伴い、ノードＮｂは、０Ｖに設定される。また、制御回路９０のトランジスタ９５は、入力信号ＩＮ（０Ｖ）に応答してオンし、ノードＮ１と電源電圧ＶＤＤとを電気的に結合する。
【０２０２】
上述したように入力信号ＩＮが０Ｖから１Ｖに遷移する期間においては、トランジスタＰＴ１およびＰＴ４がともにオンする。この出力信号ＯＵＴが０Ｖから１Ｖへ変化する遷移期間においては、動作速度の速いトランジスタＰＴ１が所定期間ターンオンするため、その高速性を維持し、出力信号ＯＵＴが１Ｖに設定された後の定常期間には、トランジスタＰＴ４を用いて１Ｖに固定する。
【０２０３】
すなわち、リーク電流の大きなトランジスタＰＴ１を一時的に用いてデータレベルを高速に変化させ、定常状態においては、リーク電流の少ない低速なトランジスタを用いてデータレベルを固定させる。
【０２０４】
一方、入力信号ＩＮが１Ｖから０Ｖに遷移する期間においては、トランジスタＮＴ１およびＮＴ４がともにオンする。この出力信号ＯＵＴが１Ｖから０Ｖへ変化する遷移期間においては、動作速度の速いトランジスタＮＴ１が所定期間ターンオンするため、その高速性を維持し、出力信号ＯＵＴが０Ｖに設定された後の定常期間には、トランジスタＮＴ４を用いて０Ｖに固定する。
【０２０５】
すなわち、リーク電流の大きなトランジスタＮＴ１を一時的に用いてデータレベルを高速に変化させ、定常状態においては、リーク電流の少ない低速なトランジスタを用いてデータレベルを固定させる。
【０２０６】
この定常期間においてノードＮ０およびＮ１は、上述したように電圧供給のカットによりともにフローティング状態となるがトランジスタＮＴ１およびＰＴ１のゲートリークにより緩やかにノードＮ０およびＮ１のそれぞれの電圧レベルは下がり、トランジスタＮＴ１およびＰＴ１はそれぞれオフ状態になる。
【０２０７】
本発明の実施の形態７のドライバ回路７００は、電流駆動能力の異なる２種類のトランジスタを電源電圧ＶＤＤ側および接地電圧ＧＮＤ側の両方に設ける構成である。これに伴い、ドライバ回路７００の動作高速性をさらに担保するとともに、リーク電流の大きなトランジスタＮＴ１およびＰＴ１のゲート電圧を非動作時に０Ｖおよび１Ｖに設定することにより、リーク電流をさらに低減することができ、結果としてドライバ回路全体のリーク電流を低減することができる。
【０２０８】
（実施の形態８）
上記の実施の形態６、７については、電流駆動能力の異なる２種類のトランジスタを用いて動作高速性を担保するとともに消費電力を低減する構成について説明した。
【０２０９】
本実施の形態８についてはドライバ回路のスタンバイ時において、具体的には、入力信号ＩＮが０Ｖを維持している場合において、外部から受けるノイズにより出力信号ＯＵＴの受ける影響を抑制する構成について説明する。
【０２１０】
図２５は、本実施の形態８のドライバ回路６００ａの概略構成図である。
図２５を参照して、本実施の形態８のドライバ回路６００ａは、図１６のドライバ回路６００と比較して、タイミング回路１０をタイミング回路１０ａに置換した点が異なる。その他の点は同様であるのでその詳細な説明は繰り返さない。
【０２１１】
タイミング回路１０ａは、タイミング回路１０と比較して、トランジスタ２＃をさらに含む。その他の点は同様であるのでその詳細な説明は繰り返さない。トランジスタ２＃は、トランジスタ２と並列に、トランジスタ１とノードＮ０との間に配置され、外部から入力される制御信号／Ｐをゲートに受ける。トランジスタ２＃は、ＰチャンネルＭＯＳトランジスタとする。インバータＩＮＶ３およびタイミング回路１０ａは、ノードＮ０およびＮ１の電圧レベルを制御する制御回路ＣＴ６ａ＃を構成する。また、トランジスタ２＃は、ノイズ調整回路を構成する。
【０２１２】
本実施の形態８のドライバ回路６００ａは、スタンバイ時において、制御信号／Ｐ（０Ｖ）の信号の入力を受ける。その他の場合においては、制御信号／Ｐ（１Ｖ）の入力を受ける。この場合における動作は、実施の形態６のドライバ回路６００で説明したのと同様であるのでその詳細な説明は繰り返さない。
【０２１３】
図２６のタイミングチャート図を用いて本発明の実施の形態８のドライバ回路６００ａの動作について説明する。
【０２１４】
図２６を参照して、スタンバイ期間の時刻ＴＴ１において、出力信号ＯＵＴがノイズの影響により０Ｖから浮き上がった場合について考える。ノイズとしては、一例として図示しない隣接する信号線の電圧レベルが変化した場合に隣接する信号線とのカップリング容量により引き起こされる場合がある。ここで、制御信号／Ｐは０Ｖに設定されているものとする。
【０２１５】
このスタンバイ期間において、入力信号ＩＮは０Ｖを維持している。したがって、ノードＮ１は１Ｖに設定されており、電流駆動能力の低いトランジスタＮＴ４がオンした状態を維持している。このトランジスタＮＴ４は、電流駆動能力が低いため時刻ＴＴ１に生じたノイズが解消されるためには期間Ｓ２も掛かることとなる。
【０２１６】
本実施の形態８においては、スタンバイ時において、外部から制御信号／Ｐ（０Ｖ）が入力される。この場合、たとえば時刻ＴＴ２において、出力信号ＯＵＴがノイズの影響により０Ｖから浮き上がった場合について考える。制御信号／Ｐ（０Ｖ）の入力に伴い、トランジスタ２＃がオンする。入力信号ＩＮは０Ｖに設定されているためトランジスタ１がオンしている。したがって、トランジスタ１および２＃のオンに伴い電源電圧ＶＤＤとノードＮ０とが電気的に結合されて、ノードＮ０は１Ｖに設定される。これに伴い、電流駆動能力の高いトランジスタＮＴ１がオンする。したがって、時刻ＴＴ２において、出力信号ＯＵＴにノイズが生じた場合においても期間Ｓ２よりも短い期間Ｓ１で解消される。
【０２１７】
したがって、本実施の形態８のドライバ回路６００ａの構成により、スタンバイ時において外部から受けるノイズにより出力信号ＯＵＴの受ける影響を抑制することができる。
【０２１８】
なお、スタンバイ時において、外部から入力される制御信号／Ｐ（「Ｌ」レベル）は、ノイズの影響の受けやすい所定期間必要に応じて図示しないコントロール回路により入力される構成とすることができる。もしくは、ある一定周期で外部から入力される構成とすることもできる。
【０２１９】
（実施の形態８の変形例１）
図２７は、本実施の形態８の変形例１に従うドライバ回路６００ｂの概略構成図である。
【０２２０】
図２７を参照して、本実施の形態８の変形例１に従うドライバ回路６００ｂは、図１６のドライバ回路６００と比較して、タイミング回路１０をタイミング回路１０ｂに置換した点が異なる。その他の点は同様であるのでその詳細な説明は繰り返さない。
【０２２１】
タイミング回路１０ｂは、タイミング回路１０と比較して、インバータ３をＮＯＲ回路４に置換した点が異なる。その他の点は同様であるのでその詳細な説明は繰り返さない。ＮＯＲ回路４は、出力ノードＮｂと、制御信号／Ｐの反転信号である制御信号Ｐとの入力を受けて、そのＮＯＲ論理演算結果をトランジスタ２のゲートに出力する。インバータＩＮＶ３およびタイミング回路１０ｂは、ノードＮ０およびＮ１の電圧レベルを制御する制御回路ＣＴ６ｂ＃を構成する。また、ＮＯＲ回路４は、ノイズ調整回路を構成する。
【０２２２】
本実施の形態８の変形例１に従うドライバ回路６００ｂは、スタンバイ時において、制御信号Ｐ（１Ｖ）の信号の入力を受ける。その他の場合においては、制御信号Ｐ（０Ｖ）の入力を受ける。この場合、ＮＯＲ回路４はインバータ３と同様に動作し、本実施の形態８の変形例１に従うドライバ回路６００ｂの動作は、実施の形態６のドライバ回路６００で説明したのと同様であるのでその詳細な説明は繰り返さない。
【０２２３】
ここで、スタンバイ時において、制御信号Ｐ（１Ｖ）の入力に伴い、ＮＯＲ回路４の出力信号は１Ｖに設定される。これに伴い、トランジスタ２がオンする。スタンバイ時においては、入力信号ＩＮが０Ｖであるため、トランジスタ１および２がオンする。したがって、電源電圧ＶＤＤとノードＮ０とが電気的に結合され、ノードＮ０が１Ｖに設定される。ゆえに、電流駆動能力の高いトランジスタＮＴ１がオンする。
【０２２４】
したがって、上記の実施の形態８のドライバ回路６００ａで説明したのと同様の動作を実行する。すなわち、本実施の形態８の変形例１に従うドライバ回路６００ｂの構成においても、スタンバイ時において外部から受けるノイズにより出力信号ＯＵＴの受ける影響を抑制することができる。
【０２２５】
なお、本実施の形態８およびその変形例１で説明した構成は、実施の形態６の変形例で説明したドライバ回路についても同様に適用可能である。
【０２２６】
（実施の形態８の変形例２）
本実施の形態８の変形例２は、ノイズの影響を受けやすい場合、具体的には、複数のドライバ回路が隣接して配置される構成において、ノイズの影響を抑制する構成について説明する。
【０２２７】
図２８は、隣接して配置されるドライバ回路ＤＶ１およびＤＶ２の概略構成図である。
【０２２８】
ドライバ回路ＤＶ１は、入力信号ＩＮ１に応答して出力信号ＯＵＴ１を設定する。ドライバ回路ＤＶ２は、入力信号ＩＮ２に応答して出力信号ＯＵＴ２を設定する。また、インバータＩＶ１は、入力信号ＩＮ２を反転した制御信号／Ｐとしてドライバ回路ＤＶ１に入力する。インバータＩＶ２は、入力信号ＩＮ１を反転して制御信号／Ｐとしてドライバ回路ＤＶ２に入力する。なお、図２８で示されるキャパシタＣｐはドライバ回路ＤＶ１，ＤＶ２の出力信号ＯＵＴ１およびＯＵＴ２がそれぞれ伝達される信号線間に生じるカップリング容量である。
【０２２９】
ドライバ回路ＤＶ１およびＤＶ２は各々、一例として実施の形態８で説明したドライバ回路６００ａに相当する。
【０２３０】
ここで、図２９のタイミングチャート図を用いてドライバ回路ＤＶ１が動作する場合について説明する。なお、ドライバ回路ＤＶ２はスタンバイ時であるものとする。
【０２３１】
時刻ＴＴ３において、入力信号ＩＮ１が１Ｖに設定されると、上述したのと同様にドライバ回路ＤＶ１が動作して、出力信号ＯＵＴ１を１Ｖに設定する。
【０２３２】
なお、隣接するドライバ回路ＤＶ２の入力信号ＩＮ１は０Ｖに設定されているためその出力信号ＯＵＴ２は０Ｖである。
【０２３３】
時刻ＴＴ３＃において、出力信号ＯＵＴ２を伝達する信号線は、出力信号ＯＵＴ１が１Ｖに設定されるに伴い、そのカップリング容量により０Ｖから浮き上がるノイズが生じる。
【０２３４】
ここで、ドライバ回路ＤＶ２の制御信号／Ｐは、入力信号ＩＮ１（１Ｖ）の設定に伴い０Ｖに設定されている。したがって、実施の形態８で説明したのと同様に制御信号／Ｐ（０Ｖ）の設定に伴い、電流駆動能力の高いトランジスタＮＴ１がオンする。これに伴い、出力信号ＯＵＴ２に生じるノイズが解消される。
【０２３５】
一方、時刻ＴＴ４において、ドライバ回路ＤＶ１に入力される入力信号ＩＮ１が０Ｖに設定される。
【０２３６】
次に、時刻ＴＴ４＃において、ドライバ回路ＤＶ１の出力信号ＯＵＴ１は０Ｖに設定される。
【０２３７】
なお、時刻ＴＴ４＃において、出力信号ＯＵＴ２を伝達する信号線は、出力信号ＯＵＴ１が０Ｖに設定されるに伴い、そのカップリング容量により０Ｖから少し沈む雑音が発生する。この場合、出力信号ＯＵＴ１および出力信号ＯＵＴ２を伝達する信号線はともに０Ｖであるため雑音レベルは軽微であり、電流駆動能力の低いトランジスタＮＴ４のオンにより十分に雑音を解消できる。
【０２３８】
したがって、複数のドライバ回路が隣接して配置される構成において、すなわちノイズが生じやすい状況においても本実施の形態８の変形例２に従う構成により十分にノイズの影響を抑制することができる。
【０２３９】
図３０は、別の隣接して配置されるドライバ回路ＤＶ１＃およびＤＶ２＃の概略構成図である。具体的には、ドライバ回路ＤＶ１＃およびＤＶ２＃は、一例として実施の形態８の変形例１に従うドライバ回路６００ｂに相当する。
【０２４０】
ドライバ回路ＤＶ１＃は、入力信号ＩＮ１に応答して出力信号ＯＵＴ１を設定する。ドライバ回路ＤＶ２＃は、入力信号ＩＮ２に応答して出力信号ＯＵＴ２を設定する。また、入力信号ＩＮ２は、制御信号Ｐとしてドライバ回路ＤＶ１＃に入力される。入力信号ＩＮ１は、制御信号Ｐとしてドライバ回路ＤＶ２＃に入力される。なお、図３０で示されるキャパシタＣｐはドライバ回路ＤＶ１＃，ＤＶ２＃の出力信号ＯＵＴ１およびＯＵＴ２がそれぞれ伝達される信号線間に生じるカップリング容量である。
【０２４１】
動作については、上記の図２９のタイミングチャートで説明したのと同様である。具体的には、一方のドライバ回路の入力信号ＩＮ１（ＩＮ２）が１Ｖに設定されるに伴い、他方のドライバ回路の出力信号ＯＵＴ２（ＯＵＴ１）にノイズが生じる場合がある。この場合、一方のドライバ回路の入力信号ＩＮ１（ＩＮ２）が１Ｖに設定されるに伴い、他方のドライバ回路に制御信号Ｐ（１Ｖ）が入力される。
【０２４２】
これに伴い、実施の形態８の変形例１のドライバ回路６００ｂに制御信号Ｐが入力された場合と同様の動作を実行し、生じるノイズを解消する。
【０２４３】
したがって、複数のドライバ回路が隣接して配置される構成において、すなわちノイズが生じやすい状況においても本実施の形態８の変形例２に従う図３０の構成においても十分にノイズの影響を抑制することができる。
【０２４４】
なお、本実施の形態８の変形例２においては、ドライバ回路６００ａおよび６００ｂを用いてノイズの影響を抑制する構成について説明してきたが、本実施の形態８およびその変形例１で説明した構成を実施の形態６の変形例で説明したドライバ回路について適用した構成についても同様に適用可能である。
【０２４５】
なお、上記の実施の形態のドライバ回路においてはゲート酸化膜を薄膜化することにより、ゲートリーク電流が増大することについて説明した。一方、トランジスタＮＴ１のように動作速度が要求されるトランジスタについてはゲート酸化膜を薄膜化する必要があるが、それ以外の高速性が要求されないトランジスタについては薄膜化する必要はない。したがってトランジスタＮＴ１およびＰＴ１のみ薄膜化し、それ以外のトランジスタについてはゲート酸化膜を通常の膜厚とすることにより全体としてトランジスタのゲートリーク電流を低減することが可能である。具体的には、トランジスタＮＴ１およびＰＴ１については薄膜化する工程を他のトランジスタと分離することにより製造が可能となる。
【０２４６】
また、比誘電率の高いいわゆる高誘電体のゲート酸化膜を用いることにより、二酸化ケイ素で構成されたゲート酸化膜の場合に比べて電界強度を上げることができる。すなわち、高誘電体のゲート酸化膜を用いることにより高速のトランジスタを実現することが可能となる。
【０２４７】
したがって、ゲート酸化膜厚を薄膜化した場合において、ゲート電圧を一時的に高くしない場合であっても、性能の同じ高速なトランジスタを実現することが可能となる。すなわち、このような高誘電体のゲート酸化膜をたとえばトランジスタＮＴ１およびＰＴ１に用いることにより、結果としてゲートリーク電流を低減することが可能となる。
【０２４８】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０２４９】
【発明の効果】
以上説明したように本発明の半導体装置は、第１および第２の内部ノードの電圧レベルに応じてオンする第１および第２のトランジスタと、第１および第２の内部ノードの電圧を制御する制御回路とを含む。また、制御回路は、接続される内部ノードの電圧を第１および第２の電圧とは異なるレベルに設定する電圧調整回路を含む。この電圧調整回路により、接続されるトランジスタのゲート電圧を調整することができ、トランジスタに与えられるゲート電圧により生じるゲートリーク電流を低減することができる。
【０２５０】
また、本発明の半導体装置は、第１および第２の内部ノードの電圧レベルに応じてオンする第１および第２のトランジスタと、第２のトランジスタと並列に出力ノードと第２の電圧との間に配置された第３のトランジスタと、第１および第２の内部ノードの電圧を制御する制御回路を設ける。制御回路は、第２および第３のトランジスタのターンオン時において、第１のトランジスタをターンオフするための第１および第２の電圧の一方を所定期間第２の内部ノードに供給する。また、第２のトランジスタは、第３のトランジスタよりも第２の電圧を供給する駆動力が大きい。この構成にしたがい、所定期間駆動力が大きな第２のトランジスタを用いて第２の電圧を出力ノードに供給する。これに伴い、駆動力が大きな第２のトランジスタを用いてドライバ回路を高速動作させるとともに、所定期間のみリークの大きな第２のトランジスタを動作させるためリーク電流を低減することができる。
【０２５１】
また、本発明の半導体装置は、第１および第２の内部ノードの電圧レベルに応じてオンする第１および第２のトランジスタと、第３の内部ノードの電圧レベルに応じて相補的にオンする第３および第４のトランジスタと、第１，第２および第３の内部ノードの電圧を制御する制御回路を設ける。制御回路は、入力信号に応答して第３の内部ノードを第１および第２の電圧の一方に設定し、第３の内部ノードを第１および第２の内部ノードのいずれかと所定期間接続する接続回路を有する。また、第１および第２のトランジスタの駆動力は、第３および第４のトランジスタの駆動力よりも大きい。この構成にしたがい、所定期間駆動力が大きな第１および第２のトランジスタを用いて第１および第２の電圧をそれぞれ出力ノードに供給する。これに伴い、駆動力が大きな第１および第２のトランジスタを用いてドライバ回路を高速動作させるとともに、所定期間のみリークの大きな第１および第２のトランジスタを動作させるためリーク電流を低減することができる。
【０２５２】
また、本発明の半導体装置は、制御回路において、スタンバイ時に隣接するドライバ回路に入力された入力信号に応じて第２および第３のトランジスタがターンオンする第１および第２の電圧の一方を第１の内部ノードに供給する。これに伴い、スタンバイ時において、第１の内部ノードにトランジスタがターンオンする電圧が与えられ、ノイズが生じた場合においてもそのノイズを解消することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に従うＣＭＯＳドライバ回路の回路構成図である。
【図２】本発明の実施の形態１に従うドライバ回路の動作について説明するタイミングチャート図である。
【図３】トランジスタの単位ゲート面積当たりのゲートリーク電流とそのときのゲート電圧との関係を示す図である。
【図４】本発明の実施の形態２に従うドライバ回路の構成図である。
【図５】本発明の実施の形態２に従うドライバ回路の動作について説明するタイミングチャート図である。
【図６】本発明の実施の形態２の変形例１に従うＣＭＯＳドライバ回路の回路構成図である。
【図７】本発明の実施の形態２の変形例２に従うＣＭＯＳドライバ回路の回路構成図である。
【図８】本発明の実施の形態３に従うＣＭＯＳドライバ回路の回路構成図である。
【図９】本発明の実施の形態３の変形例１に従うＣＭＯＳドライバ回路の回路構成図である。
【図１０】本発明の実施の形態４に従うＣＭＯＳドライバ回路の回路構成図である。
【図１１】本発明の実施の形態４に従うドライバ回路の動作について説明するタイミングチャート図である。
【図１２】本発明の実施の形態５に従うドライバ回路の回路構成図である。
【図１３】本発明の実施の形態５に従うドライバ回路の動作について説明するタイミングチャート図である。
【図１４】本発明の実施の形態５の変形例に従うドライバ回路の回路構成図である。
【図１５】本発明の実施の形態５の変形例に従うドライバ回路の動作について説明するタイミングチャート図である。
【図１６】本発明の実施の形態６に従うドライバ回路の構成図である。
【図１７】本発明の実施の形態６に従うドライバ回路の動作について説明するタイミングチャート図である。
【図１８】本発明の実施の形態６の変形例１に従うドライバ回路の回路構成図である。
【図１９】本発明の実施の形態６の変形例２に従うドライバ回路の回路構成図である。
【図２０】本発明の実施の形態６の変形例２に従うドライバ回路の動作について説明するタイミングチャート図である。
【図２１】本発明の実施の形態６の変形例３に従う２入力のＯＲ回路構成であるドライバ回路の回路構成図である。
【図２２】本発明の実施の形態６の変形例３に従うドライバ回路の動作について説明するタイミングチャート図である。
【図２３】本発明の実施の形態７に従うＣＭＯＳドライバ回路の回路構成図である。
【図２４】本発明の実施の形態７に従うドライバ回路の動作について説明するタイミングチャート図である。
【図２５】本実施の形態８のドライバ回路の概略構成図である。
【図２６】本発明の実施の形態８のドライバ回路の動作について説明するタイミングチャート図である。
【図２７】本実施の形態８の変形例１に従うドライバ回路の概略構成図である。
【図２８】隣接して配置されるドライバ回路の概略構成図である。
【図２９】ドライバ回路が動作する場合のタイミングチャート図である。
【図３０】別の隣接して配置されるドライバ回路の概略構成図である。
【図３１】入力信号を伝播する従来のＣＭＯＳドライバ回路の回路構成図である。
【図３２】従来のＣＭＯＳドライバ回路の動作について説明するタイミングチャート図である。
【図３３】ゲート酸化膜の厚膜とトランジスタ１個当りのゲートリーク電流との関係を示す図である。
【符号の説明】
１０，２０，３０，４０，５０，６０，７０，８０　タイミング回路、ＣＴ１，ＣＴ２，ＣＴ２ａ，ＣＴ２ｂ，ＣＴ３，ＣＴ３＃，ＣＴ４，ＣＴ５，ＣＴ５＃，ＣＴ６，ＣＴ６＃，ＣＴ６ａ，ＣＴ６ｂ，ＣＴ６ａ＃，ＣＴ６ｂ＃，９０　制御回路、１００，２００，２１０，２２０，３００，３１０，４００，５００，５１０，６００，６００ａ，６００ｂ，６１０，６２０，６３０，７００，ＤＶ１，ＤＶ２，ＤＶ１＃，ＤＶ２＃　ドライバ回路、ＩＮＶ１，ＩＮＶ２，ＩＮＶ３，ＩＮＶ＃３，ＩＮＶ４　インバータ。
【図１】
2004104754.tif 000003
【図２】
2004104754.tif 000004
【図３】
2004104754.tif 000005
【図４】
2004104754.tif 000006
【図５】
2004104754.tif 000007
【図６】
2004104754.tif 000008
【図７】
2004104754.tif 000009
【図８】
2004104754.tif 000010
【図９】
2004104754.tif 000011
【図１０】
2004104754.tif 000012
【図１１】
2004104754.tif 000013
【図１２】
2004104754.tif 000014
【図１３】
2004104754.tif 000015
【図１４】
2004104754.tif 000016
【図１５】
2004104754.tif 000017
【図１６】
2004104754.tif 000018
【図１７】
2004104754.tif 000019
【図１８】
2004104754.tif 000020
【図１９】
2004104754.tif 000021
【図２０】
2004104754.tif 000022
【図２１】
2004104754.tif 000023
【図２２】
2004104754.tif 000024
【図２３】
2004104754.tif 000025
【図２４】
2004104754.tif 000026
【図２５】
2004104754.tif 000027
【図２６】
2004104754.tif 000028
【図２７】
2004104754.tif 000029
【図２８】
2004104754.tif 000030
【図２９】
2004104754.tif 000031
【図３０】
2004104754.tif 000032
【図３１】
2004104754.tif 000033
【図３２】
2004104754.tif 000034
【図３３】
2004104754.tif 000035