(57)【要約】【課題】この発明は、レイアウトの作業効率を高め、かつレイアウト期間の短縮化を図り、半導体装置を容易かつ短期間で開発評価することを課題とする。【解決手段】この発明は、半導体装置のレイアウトを行う前に、シミュレーションにより配線の配線抵抗ならびに配線容量の最大値を算出し、配線の抵抗ならびに容量が算出した値を超えないように半導体装置のレイアウトを行うように構成される。【選択図】　　　図１
2004005193.tif 000002
【特許請求の範囲】
【請求項１】
機能ブロックの集合体で構成された半導体装置に含まれる配線の寄生素子パラメータ（配線抵抗及び配線容量）が無いものとして、所定の動作条件下で前記半導体装置の動作を確認するシミュレーションを行う第１のステップと、
前記半導体装置に含まれる配線の寄生素子パラメータが無いものとして、前記半導体装置の動作特性が最も低くなる動作条件下で前記半導体装置の特性マージンを確認するシミュレーションを行う第２のステップと、
前記第１及び第２のステップが終了した後、前記半導体装置の動作特性が最も低くなる動作条件下で前記半導体装置が動作可能で設定された動作特性を満たす、前記寄生素子パラメータの最大値をシミュレーションにより算出する第３のステップと、
前記半導体装置に含まれる配線の配線抵抗ならびに配線容量が、前記第３のステップで算出された寄生素子パラメータの最大値を超えないように、前記半導体装置をレイアウトする第４のステップと
を有することを特徴とする半導体装置のレイアウト方法。
【請求項２】
前記第３のステップにおいて、前記半導体装置に含まれる一部の配線に対称性又は比率を持たせ、前記配線の寄生素子パラメータの最大値を算出する
ことを特徴とする請求項１記載の半導体装置のレイアウト方法。
【請求項３】
機能ブロックの集合体で構成された半導体装置に含まれる配線の寄生素子パラメータ（配線抵抗及び配線容量）の値を、前記半導体装置をレイアウトした際に想定される予想値として入力し、所定の動作条件下で前記半導体装置の動作を確認するシミュレーションを行う第１のステップと、
前記半導体装置に含まれる配線の寄生素子パラメータの値を、前記半導体装置をレイアウトした際に想定される予想値として入力し、前記半導体装置の動作特性が最も低くなる動作条件下で前記半導体装置の特性マージンを確認するシミュレーションを行う第２のステップと、
前記第１及び第２のステップが終了した後、前記半導体装置の動作特性が最も低くなる動作条件下で前記半導体装置が動作可能で設定された動作特性を満たす、前記寄生素子パラメータの最大値を、前記第１のステップで入力された前記寄生素子パラメータの予想値に基づいてシミュレーションにより算出する第３のステップと、
前記半導体装置に含まれる配線の配線抵抗ならびに配線容量が、前記第３のステップで算出された寄生素子パラメータの最大値を超えないように、前記半導体装置をレイアウトする第４のステップと
を有することを特徴とする半導体装置のレイアウト方法。
【請求項４】
前記機能ブロックは、既に作成されてある機能ブロックを使用する
ことを特徴とする請求項１，２又は３記載の半導体装置のレイアウト方法。
【請求項５】
前記機能ブロックは、予めセル化されて登録された機能ブロックを使用し、
前記第４のステップは、セル化された機能ブロック間の結線を自動配線化したことを特徴とする請求項１，２又は３記載の半導体装置のレイアウト方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、予め算出された配線の寄生素子パラメータ（配線抵抗、配線容量）を用いて半導体装置のレイアウトを実行する半導体装置のレイアウト方法に関する。
【０００２】
【従来の技術】
図９に半導体装置、特にアナログ回路の設計からレイアウトまでの従来の手順を示す。図９において、まず回路企画として、設計するアナログ回路の必要な回路特性、回路構成が決定される（ステップＳ９００）。アナログ回路は、オペアンプやインバータ等の、ある程度の機能を有する単位となる機能ブロックが集合し、この機能ブロック間が配線により接続されて構成される。回路構成が決定された後、プロセスの代表条件、通常はロット投入時のセンター条件にて、シミュレータ等を用いたシミュレーションにより回路の動作確認が行われる（ステップＳ９０１）。この時、まだ回路のレイアウトは行われていないため、配線の配線長や配線幅は不明である。そのため、配線の寄生素子パラメータとなる、配線抵抗と寄生容量を考慮せず、すなわち配線抵抗０Ω、寄生容量０Ｆとして、動作確認のシミュレーションが行われる。
【０００３】
次に、プロセスのばらつきによる特性マージンを確保するため、ばらつくと予想されるプロセスパラメータ（しきい値（Ｖｔｈ）、温度等）を使用して、特性マージンを確認するためのシミュレーションが行われる（ステップＳ９０２）。素子のしきい値等のプロセスパラメータや温度特性が、回路特性にどのように影響するかは、回路設計を行う時に容易に推測できるため、特性が最も低くなるプロセスパラメータや温度特性の条件は推定される。したがって、このシミュレーションでは、回路特性が最も低くなるプロセスパラメータの条件で回路動作の確認が行われる。このシミュレーションの場合においても、ステップＳ９０１で実行されたシミュレーションと同様、配線の寄生素子パラメータは考慮されずにシミュレーションが実行される。
【０００４】
上記ステップＳ９０１、Ｓ９０２で実行される２つのシミュレーション（以下、ファーストシミュレーション（Ｆｉｒｓｔ　Ｓｉｍ．）と呼ぶ）は、回路が所望の特性を満足させるまで繰り返し行われる。このファーストシミュレーションが完了した時点で、基本的なアナログ回路の設計ができる。
【０００５】
次に、上記で基本的な回路構成が設計された回路のレイアウトが行われる。アナログ回路は、上述したように、機能ブロック間が配線により接続される構成が採用されているため、レイアウトも２つの工程に分けて行われる。すなわち、まず機能ブロックをレイアウトする機能ブロックレイアウト工程が行われ、次いで機能ブロック間を配線で接続する全体レイアウト工程が行われる。
【０００６】
機能ブロックのレイアウトを行う場合には、シミュレーションで設計された回路通りにトランジスタ等の素子が作成されてレイアウトされ（ステップＳ９０３）、続いて素子間の配線接続が行われる（ステップＳ９０４）。この時、機能ブロックが特性未達の場合を考慮して、上記工程（ステップＳ９０３、Ｓ９０４）で簡易的に修正ができるように、特性改善用（合わせ込み用）の予備の素子が適切な箇所に配置される（ステップＳ９０５）。各々の機能ブロックのレイアウトが終了した後、各機能ブロック間を配線で接続する全体レイアウトが行われる（ステップＳ９０６）。以上でアナログ回路のレイアウトは終了する。
【０００７】
次に、上記工程でレイアウトされた回路の評価検証工程が行われる。まず、レイアウトのデザインルールをチェックする設計基準検証（ＤＲＣ）工程が行われる（ステップＳ９０７）。この検証工程において、設計基準が満足されない場合（ＮＧ）には、ステップＳ９０３に戻り、再度機能ブロックレイアウト工程と全体レイアウト工程が行われ、レイアウトが修正される。
【０００８】
ＤＲＣ工程が満足されると、次に回路データとの相違を検証するロジック検証（ＬＶＳ）工程が行われる（ステップＳ９０８）。この検証工程において、設計基準が満足されない場合（ＮＧ）には、ステップＳ９０３に戻り、再度機能ブロックレイアウト工程と全体レイアウト工程が行われ、レイアウトが修正され、ＤＲＣ工程が行われる。
【０００９】
上記２つの検証工程をパスすると、レイアウトデータから配線上の寄生素子パラメータが抽出される（ステップＳ９０９）。抽出された寄生素子パラメータの値は、ファーストシミュレーションが行われた回路に反映され、再度ステップＳ９０１の動作確認シミュレーションとステップＳ９０２のマージン確認シミュレーションが行われる（ステップＳ９１０）。ここで、この２つのシミュレーションを合わせてアフターシミュレーション（Ａｆｔｅｒ　Ｓｉｍ．）と呼ぶ。このアフターシミュレーションで設計基準が満足されない場合（ＮＧ）には、ステップＳ９０３の機能ブロックのレイアウト工程に戻って、機能ブロックのレイアウトが修正される。一方、アフターシミュレーションがパスすると、アナログ回路のレイアウトが終了する（Ｓ９１１）。
【００１０】
図１０に上記手順でレイアウト設計される回路の一構成例を示す。同図において、Ｎ１〜Ｎ１８は回路の各配線の寄生素子パラメータを表し、回路のレイアウト前の値は、上述したように配線抵抗０Ω、配線容量０Ｆとし、レイアウト後の値は、例えば図１０に示すようにレイアウトに応じた値となる。
【００１１】
図３（ａ）に上記従来の手順に沿って行われる、回路の企画設計からレイアウトまでの期間の内訳を示す。同図（ａ）において、検証工程のＤＲＣ工程ならびにＬＶＳ工程では、通常少なくとも各１回のＮＧが想定され、各検証工程がパスされるまでに、ステップＳ９０３〜ステップＳ９０６の機能ブロックレイアウト工程と全体レイアウト工程が再度実行される。
【００１２】
また、アフターシミュレーションでも、通常少なくとも１回のＮＧが想定されるため、アフターシミュレーションがパスされるまでに、ステップＳ９０３〜ステップＳ９０６の機能ブロックレイアウト工程と全体レイアウト工程は、アフターシミュレーションのＮＧ後、ならびにＤＲＣ工程がパスした後に行われるＬＶＳ工程のＮＧ後の都合２回行われることになる。さらに、アフターシミュレーションのＮＧ後に、ＤＲＣ工程とＬＶＳ工程は、それぞれ２回行われていた。
【００１３】
【発明が解決しようとする課題】
以上説明したように、半導体装置における従来のレイアウト手法にあっては、回路のレイアウトが一度終了した後、レイアウト結果から配線の寄生素子パラメータを読み取り、読み取った値を回路に反映させて、回路の動作確認ならびにマージン確認のシミュレーションを行っていた。このため、レイアウトの手直し、ならびにレイアウトの手直しに伴う検証作業を少なくとも数回繰り返して行わなければならなかった。したがって、レイアウトに費やされる繰り返し作業が増え、かつレイアウトの作業時間が長くなっていた。この結果、半導体装置の開発評価に多くの手間と時間がかかるといった不具合を招いていた。
【００１４】
そこで、この発明は、上記に鑑みてなされたものであり、その目的とするところは、レイアウトの作業効率を高め、かつレイアウト時間の短縮化を図り、半導体装置を容易かつ短期間で開発評価することができる半導体装置のレイアウト方法を提供することにある。
【００１５】
【課題を解決するための手段】
上記目的を達成するために、課題を解決する第１の手段は、機能ブロックの集合体で構成された半導体装置に含まれる配線の寄生素子パラメータ（配線抵抗及び配線容量）が無いものとして、所定の動作条件下で前記半導体装置の動作を確認するシミュレーションを行う第１のステップと、前記半導体装置に含まれる配線の寄生素子パラメータが無いものとして、前記半導体装置の動作特性が最も低くなる動作条件下で前記半導体装置の特性マージンを確認するシミュレーションを行う第２のステップと、前記第１及び第２のステップが終了した後、前記半導体装置の動作特性が最も低くなる動作条件下で前記半導体装置が動作可能で設定された動作特性を満たす、前記寄生素子パラメータの最大値をシミュレーションにより算出する第３のステップと、前記半導体装置に含まれる配線の配線抵抗ならびに配線容量が、前記第３のステップで算出された寄生素子パラメータの最大値を超えないように、前記半導体装置をレイアウトする第４のステップとを有することを特徴とする。
【００１６】
第２の手段は、機能ブロックの集合体で構成された半導体装置に含まれる配線の寄生素子パラメータ（配線抵抗及び配線容量）の値を、前記半導体装置をレイアウトした際に想定される予想値として入力し、所定の動作条件下で前記半導体装置の動作を確認するシミュレーションを行う第１のステップと、前記半導体装置に含まれる配線の寄生素子パラメータの値を、前記半導体装置をレイアウトした際に想定される予想値として入力し、前記半導体装置の動作特性が最も低くなる動作条件下で前記半導体装置の特性マージンを確認するシミュレーションを行う第２のステップと、前記第１及び第２のステップが終了した後、前記半導体装置の動作特性が最も低くなる動作条件下で前記半導体装置が動作可能で設定された動作特性を満たす、前記寄生素子パラメータの最大値を、前記第１のステップで入力された前記寄生素子パラメータの予想値に基づいてシミュレーションにより算出する第３のステップと、前記半導体装置に含まれる配線の配線抵抗ならびに配線容量が、前記第３のステップで算出された寄生素子パラメータの最大値を超えないように、前記半導体装置をレイアウトする第４のステップとを有することを特徴とする。
【００１７】
【発明の実施の形態】
以下、図面を用いてこの発明の実施形態を説明する。
【００１８】
図１はこの発明の一実施形態に係る半導体装置のレイアウト方法の手順を示すフローチャートである。以下の実施形態で示すレイアウト方法における手順の各ステップは、各ステップを実行するのに適したツールで実施され、専用のソフトウェアによりコンピュータが通常有しているハードウェア資源を有機的に機能させることで実現される。
【００１９】
図１において、この実施形態のレイアウト方法では、まず回路企画として、設計するアナログ回路の必要な回路特性、回路構成が決定される（ステップＳ１００）。アナログ回路は、オペアンプやインバータ等の、ある程度の機能を有する単位となる機能ブロックが集合し、この機能ブロック間が配線により接続されて構成される。回路構成が決定された後、プロセスの代表条件、通常はロット投入時のセンター条件にて、シミュレータ等を用いたシミュレーションにより回路の動作確認が行われる（ステップＳ１０１）。この時、まだ回路のレイアウトは行われていないため、配線の配線長や配線幅は不明である。そのため、配線の寄生素子パラメータとなる、配線抵抗と寄生容量を考慮せず、すなわち配線抵抗０Ω、寄生容量０Ｆとして、動作確認のシミュレーションが行われる。
【００２０】
次に、プロセスのばらつきによる特性マージンを確保するため、ばらつくと予想されるプロセスパラメータ（しきい値（Ｖｔｈ）、温度等）を使用して、特性マージンを確認するためのシミュレーションが行われる（ステップＳ１０２）。素子のしきい値等のプロセスパラメータや温度特性が、回路特性にどのように影響するかは、回路設計を行う時に容易に推測できるため、特性が最も低くなるプロセスパラメータや温度特性の条件は推定される。したがって、このシミュレーションでは、回路特性が最も低くなるプロセスパラメータの条件で回路動作の確認が行われる。このシミュレーションの場合においても、ステップＳ１０１で実行されたシミュレーションと同様、配線の寄生素子パラメータは考慮されずにシミュレーションが実行される。
【００２１】
上記ステップＳ１０１、Ｓ１０２で実行される２つのシミュレーションのファーストシミュレーション（Ｆｉｒｓｔ　Ｓｉｍ．）は、回路が所望の特性を満足させるまで繰り返し行われる。このファーストシミュレーションが完了した時点で、基本的なアナログ回路の設計ができる。
【００２２】
次に、寄生素子パラメータ算出工程が実行される（ステップＳ１０３）。この工程では、まず回路の特性が最も低くなるプロセスパラメータの条件で、すべての配線の寄生素子パラメータの値を任意に与え、上記ステップまでで基本的な設計が完了した回路のシミュレーションが行われる。このシミュレーションにおいて、回路特性が満たされて回路が動作可能であれば、寄生素子パラメータの値をさらに増やして再度同様のシミュレーションが行われる。このようなシミュレーションが寄生素子パラメータの値を大きくしていきながら繰り返し行われ、回路特性が満たされなくなるまで行われる。このようなシミュレーションにおいて、回路特性が最も低くなるプロセスパラメータの条件で、回路特性が満たされて回路が動作可能な寄生素子パラメータの最大値が算出される。
【００２３】
次に、上記で基本的な回路構成が設計された回路のレイアウトが行われる。アナログ回路は、上述したように、機能ブロック間が配線により接続される構成が採用されているため、レイアウトも２つの工程に分けて行われる。すなわち、まず機能ブロックをレイアウトする機能ブロックレイアウト工程が行われ、次いで機能ブロック間を配線で接続する全体レイアウト工程が行われる。
【００２４】
機能ブロックのレイアウトを行う場合には、シミュレーションで設計された回路通りにトランジスタ等の素子が作成レイアウトされ（ステップＳ１０４）、続いて、素子間の配線接続のレイアウトが行われる（ステップＳ１０５）。このステップＳ１０５では、各素子を接続する配線は、ステップＳ１０３の寄生素子パラメータ算出工程で算出された寄生素子パラメータの最大値の範囲内でレイアウトされる。またこのステップＳ１０５においては、機能ブロックが特性未達の場合を考慮して、上記工程（ステップＳ１０４、Ｓ１０５）で簡易的に修正ができるように、特性改善用（合わせ込み用）の予備の素子が適切な箇所に配置される（ステップＳ１０６）。各々の機能ブロックのレイアウトが終了した後、各機能ブロック間を配線で接続する全体レイアウトが行われる（ステップＳ１０７）。このステップＳ１０７では、各機能ブロックを接続する配線は、ステップＳ１０３の寄生素子パラメータ算出工程で算出された寄生素子パラメータの最大値の範囲内でレイアウトされる。以上でアナログ回路のレイアウトは終了する。
【００２５】
次に、上記工程でレイアウトされた回路の評価検証工程が行われる。まず、レイアウトのデザインルールをチェックする設計基準検証（ＤＲＣ）工程が行われる（ステップＳ１０８）。この検証工程において、設計基準が満足されない場合（ＮＧ）には、ステップＳ１０４に戻り、再度機能ブロックレイアウト工程と全体レイアウト工程が行われ、レイアウトが修正される。
【００２６】
ＤＲＣ工程が満足されると、次に回路データとの相違を検証するロジック検証（ＬＶＳ）工程が行われる（ステップＳ１０９）。この検証工程において、設計基準が満足されない場合（ＮＧ）には、ステップＳ１０４に戻り、再度機能ブロックレイアウト工程と全体レイアウト工程が行われ、レイアウトが修正され、ＤＲＣ工程が行われる。
【００２７】
上記２つの検証工程をパスすると、寄生素子パラメータを考慮してレイアウトを行っているので、従来のようにアフターシミュレーションを実行する必要はなくなる。したがって、この時点でアナログ回路のレイアウトは終了する（ステップＳ１１０）。
【００２８】
図２に上記実施形態の手順でレイアウト設計された回路の一構成例を示す。同図において、Ｎ１〜Ｎ１８は回路の各配線の寄生素子パラメータを表し、回路のファーストシミュレーション前の値は、上述したように配線抵抗０Ω、配線容量０Ｆとする。一方、ステップＳ１０３の寄生素子パラメータ算出工程では、図２に示す回路のＮ１〜Ｎ１８の単位面積当たりの配線パラメータとして、例えば配線抵抗（ＸＲ）＝５０ｍΩ／□、配線容量（ＸＣ）＝０．００５ｐＦ／μｍ□とし、Ｎ１，Ｎ２，…，及びＮ１８の配線抵抗＝ｎ×ＸＲで表し、Ｎ１，Ｎ２，…，及びＮ１８の配線容量＝ｎ×（Ｗ１，Ｗ２，…，又はＷ１８）×ＸＣで表される。ここで、ｎは回路が動作可能状態となる自然数の最大値であり、Ｗ１，Ｗ２，…，Ｗ１８は、Ｎ１，Ｎ２，…，Ｎ１８に対応した配線幅である。
【００２９】
図３（ｂ）に上記実施形態の手順に沿って行われる、回路の企画設計からレイアウトまでの期間の内訳を示す。同図（ｂ）において、上記実施形態では、寄生素子パラメータの算出時間が同図（ａ）に示す従来に比べて増えているが、従来行っていたアフターシミュレーションが不要になるので、寄生素子パラメータの算出時間が増えたにもかかわらず、従来の手法に比べて半導体装置の開発期間を短縮することができる。また、アフターシミュレーションが不要となることで、レイアウトの修正や検証工程の繰り返し回数が従来に比べて削減され、開発評価の手間が軽減され開発評価が容易化される。
【００３０】
次に、この発明の他の実施形態について説明する。
【００３１】
この実施形態の特徴とするところは、先の実施形態の寄生素子パラメータ算出工程において、回路構成を考慮して、一部の配線に対称性（ペア性）や比率（一定の比例関係）を持たせて寄生素子パラメータを算出するようにしたことにある。
【００３２】
図４にこの実施形態の手法でレイアウト設計された回路の一構成例を示す。同図に示す回路構成は、図２に示す回路構成と同様であり、図２に示す実施形態と異なる点は、寄生素子パラメータのＮ１〜Ｎ１８において、回路の対称性に着目してＮ１とＮ２、Ｎ４とＮ６、Ｎ５とＮ７、Ｎ８とＮ９、Ｎ１１とＮ１８、ならびにＮ１６とＮ１７がほぼ同程度の値としてペア性を持たせている。なお、ペア性を持たせたＮ１とＮ２、Ｎ４とＮ６、Ｎ５とＮ７、Ｎ８とＮ９、Ｎ１１とＮ１８、ならびにＮ１６とＮ１７は、例えば配線抵抗が±０．０５Ω、配線容量±０．０１ｐＦ程度は誤差の範囲内として、寄生素子パラメータの算出時には、同じ値としてシミュレーションを行っている。
【００３３】
このように、一部の配線間で所定の関係性を持たせて寄生素子パラメータを算出することにより、回路特性が最適化され、かつ寄生素子パラメータを算出するシミュレーションを行う場合にパラメータ数が削減されるので、シミュレーション時間を短縮することが可能となる。
【００３４】
図３（ｃ）に上記実施形態の手順に沿って行われる、回路の企画設計からレイアウトまでの期間の内訳を示す。同図（ｃ）において、上記実施形態では、先の実施形態に比べて、寄生素子パラメータを算出する工程が短くなり、全体の期間を短縮することができる。
【００３５】
次に、この発明の他の実施形態について説明する。
【００３６】
この実施形態の特徴とするところは、図１に示す手順において、ステップＳ１０１で示すプロセスの代表条件（通常はロット投入時のセンター条件）で回路動作を確認するシミュレーション、ならびに特性が最も低くなるプロセスパラメータにおける特性マージンを確認するためのシミュレーションにおいて、配線をレイアウトした時に想定される寄生素子パラメータの予想値を入力してシミュレーションを行うようにしたことにある。
【００３７】
図５にこの実施形態の手法でレイアウト設計された回路の一構成例を示す。同図において、寄生素子パラメータのＮ１〜Ｎ１８は、想定される予想値として例えば配線抵抗が０．２０Ω、配線容量が０．０５ｐＦに設定されている。ここでは、Ｎ１〜Ｎ１８は全て同一値に設定されているが、同一値でなくともよい。寄生素子パラメータ算出工程においては、このような予想値を基にして寄生素子パラメータの算出が行われる。このため、寄生素子パラメータの収束時間を先の実施形態に比べて短縮することができる。
【００３８】
図３（ｄ）に上記実施形態の手順に沿って行われる、回路の企画設計からレイアウトまでの期間の内訳を示す。同図（ｄ）において、上記実施形態では、同図（ｂ）ならびに同図（ｃ）に示す先の実施形態に比べて、ファーストシミュレーションを行う時間は長くなるが、ファーストシミュレーションにおいてすでに寄生素子パラメータを導入しているため、寄生素子パラメータを算出する工程が非常に短くなり、全体として開発評価の期間を短縮することができる。
【００３９】
図６はこの発明の他の実施形態に係る半導体装置のレイアウト方法の手順を示すフローチャートである。この実施形態の特徴とするところは、図１に示す手順のフローチャートに比べて、ステップＳ１０４〜ステップＳ１０６で示す機能ブロックのレイアウト工程とステップＳ１０７で示す全体レイアウトの工程との間に、すでに作成済みで流用できる機能ブロックを配置する工程（ステップＳ６００）を設けたことを特徴とし、他の工程は図１に示すものと同様である。
【００４０】
この発明のレイアウト方法を用いて別製品で開発作成された機能ブロックを流用し、他の機能ブロックはステップＳ１０４〜Ｓ１０６に示す工程で作成レイアウトされる。
【００４１】
図３（ｅ）に上記実施形態の手順に沿って行われる、回路の企画設計からレイアウトまでの期間の内訳を示す。この実施形態では、すでに開発作成された機能ブロックでは、機能ブロック内の配線の寄生素子パラメータがすでに算出されているため、ステップＳ１０３で示す寄生素子パラメータの最大値を求めるシミュレーションにおいて、流用する機能ブロックの寄生素子パラメータを算出する必要がなくなるため、図３（ｅ）に示すように、図１に示す実施形態に比べて寄生素子パラメータを算出するシミュレーション時間を短縮することができる。また、機能ブロックのパターンを流用するため、新たに作成開発する機能ブロックが削減され、ステップＳ１０４〜ステップＳ１０６に示す機能ブロックレイアウト工程の期間を短縮することができる。
【００４２】
図７はこの発明の他の実施形態に係る半導体装置のレイアウト方法の手順を示すフローチャートである。この実施形態の特徴とするところは、予め作成された機能ブロックをセル化して登録しておき、セル化して登録された機能ブロックをを使用して回路を構成して配置し、配置された機能ブロックを結線する全体のレイアウトを自動配線化したことにある。
【００４３】
すなわち、図７に示すフローチャートにおいて、回路企画において、この実施形態により作成されてセル化され登録された機能ブロックを使用して回路が構成される（ステップＳ７００）。続いて、セル化された機能ブロックで構成された回路のファーストシミュレーションが行われた後（ステップＳ１０１、Ｓ１０２）、寄生素子パラメータの最大値が算出され（ステップＳ１０３）、回路を構成するセル化されて登録された機能ブロックが、例えば図８（ａ）に示すように配置レイアウトされる（ステップＳ７０１）。次に、デザインルール、回路データならびに寄生素子パラメータの算出工程で求められたそれぞれの値が入力された自動配線プログラムを用いて、デザインルール、回路データならびに寄生素子パラメータ値が満足されるように、配置された機能ブロック間を図８（ｂ）に示すように自動結線する全体レイアウト工程が行われ（ステップＳ７０２）、レイアウトが終了する（ステップＳ１１０）。
【００４４】
このような実施形態では、デザインルール、回路データならびに寄生素子パラメータ値が満足されるように自動配線されるため、ＤＲＣ工程ならびにＬＶＳ工程の検証工程を省くことができる。
【００４５】
図３（ｆ）に上記実施形態の手順に沿って行われる、回路の企画設計からレイアウトまでの期間の内訳を示す。この実施形態では、ステップＳ７０１で示す全体レイアウト工程が自動化されることで全体レイアウト工程の期間が短くなり、かつ上述したように検証工程が不要となるので、
同図に示すように先の実施形態に比べて全体の期間を大幅に短縮することができる。
【００４６】
なお、上記実施形態は、可能な限り適宜組み合わせて実施するようにしてもよい。
【００４７】
【発明の効果】
以上説明したように、この発明によれば、半導体装置のレイアウトを行う前に、シミュレーションにより配線の配線抵抗ならびに配線容量の最大値を算出し、算出した値を超えないように半導体装置のレイアウトを行うようにしたので、半導体装置のレイアウト期間を短縮することができる。
【図面の簡単な説明】
【図１】この発明の一実施形態に係る半導体装置のレイアウト方法の手順を示すフローチャートである。
【図２】図１に示す手順でレイアウトされる半導体装置のレイアウト例を示す図である。
【図３】従来ならびにこの発明のそれぞれの実施形態におけるレイアウト期間の内訳を示す図である。
【図４】この発明の他の実施形態に係る半導体装置のレイアウト方法におけるレイアウト例を示す図である。
【図５】この発明の他の実施形態に係る半導体装置のレイアウト方法におけるレイアウト例を示す図である。
【図６】この発明の他の実施形態に係る半導体装置のレイアウト方法の手順を示すフローチャートである。
【図７】この発明の他の実施形態に係る半導体装置のレイアウト方法の手順を示すフローチャートである。
【図８】セル化された機能ブロックセルの配置例ならびに結線例を示す図である。
【図９】半導体装置の従来のレイアウト方法の手順を示すフローチャートである。
【図１０】図９で示す手順でレイアウトされる半導体装置のレイアウト例を示す図である。
【符号の説明】
Ｓ１００〜Ｓ１１０，Ｓ６００，Ｓ７００〜Ｓ７０２，Ｓ９００〜Ｓ９１１　ステップ
Ｎ１〜Ｎ１８　配線の寄生素子パラメータ
【図１】
2004005193.tif 000003
【図２】
2004005193.tif 000004
【図３】
2004005193.tif 000005
【図４】
2004005193.tif 000006
【図５】
2004005193.tif 000007
【図６】
2004005193.tif 000008
【図７】
2004005193.tif 000009
【図８】
2004005193.tif 000010
【図９】
2004005193.tif 000011
【図１０】
2004005193.tif 000012