(57)【要約】【課題】膜厚、材料等の異なるゲート絶縁膜を有するＭＯＳ構造が混在する場合に、素子特性の劣化を招くことなく高誘電率膜をゲート絶縁膜として用いうる半導体装置及びその製造方法を提供する。【解決手段】第１の素子領域１４のシリコン基板１０上に形成され、シリコン酸化膜１８と、シリコン酸化膜１８上に形成された高誘電率膜２０と、高誘電率膜２０上に形成され、高誘電率膜２０よりも酸素の拡散係数が低い酸素拡散防止膜２２とを含むゲート絶縁膜２３と、ゲート絶縁膜２３上に形成されたゲート電極２４と、第２の素子領域１６のシリコン基板１０上に形成され、高誘電率膜２０と、高誘電率膜２０上に形成された酸素拡散防止膜２２とを含むゲート絶縁膜２５と、ゲート絶縁膜２５上に形成されたゲート電極２４とを有する。【選択図】      図１
2004241733.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成され、酸化シリコン系絶縁膜と、前記酸化シリコン系絶縁膜上に形成された高誘電率膜と、前記高誘電率膜上に形成され、前記高誘電率膜よりも酸素の拡散係数が低い酸素拡散防止膜とを含むゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と
を有することを特徴とする半導体装置。
【請求項２】
半導体基板の第１の領域上に形成され、酸化シリコン系絶縁膜と、前記酸化シリコン系絶縁膜上に形成された高誘電率膜と、前記高誘電率膜上に形成され、前記高誘電率膜よりも酸素の拡散係数が低い酸素拡散防止膜とを含む第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成された第１のゲート電極と、
前記半導体基板の第２の領域上に形成され、前記高誘電率膜と、前記高誘電率膜上に形成された前記酸素拡散防止膜とを含む第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に形成された第２のゲート電極と
を有することを特徴とする半導体装置。
【請求項３】
請求項１又は２記載の半導体装置において、
前記高誘電率膜は、酸化ハフニウム膜又は酸化ジルコニウム膜である
ことを特徴とする半導体装置。
【請求項４】
半導体基板上に形成され、酸化シリコン系絶縁膜と、前記酸化シリコン系絶縁膜上に形成された難還元性の高誘電率膜とを含むゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と
を有することを特徴とする半導体装置。
【請求項５】
半導体基板の第１の領域上に形成され、酸化シリコン系絶縁膜と、前記酸化シリコン系絶縁膜上に形成された難還元性の高誘電率膜とを含む第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成された第１のゲート電極と、
前記半導体基板の第２の領域上に形成され、前記高誘電率膜を含む第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に形成された第２のゲート電極と
を有することを特徴とする半導体装置。
【請求項６】
請求項４又は５記載の半導体装置において、
前記高誘電率膜は、ハフニウムアルミネート膜である
ことを特徴とする半導体装置。
【請求項７】
半導体基板上に、酸化シリコン系絶縁膜を形成する工程と、
前記酸化シリコン系絶縁膜上に、高誘電率膜を形成する工程と、
前記高誘電率膜上に、前記高誘電率膜よりも酸素の拡散係数の低い酸素拡散防止膜を形成する工程と、
前記酸素拡散防止膜上に、ゲート電極を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項８】
第１の領域の半導体基板上に、酸化シリコン系絶縁膜を形成する工程と、
前記第１の領域の前記酸化シリコン系絶縁膜上及び第２の領域の前記半導体基板上に、高誘電率膜を形成する工程と、
前記第１の領域の前記高誘電率膜上及び前記第２の領域の前記高誘電率膜上に、前記高誘電率膜よりも酸素の拡散係数の低い酸素拡散防止膜を形成する工程と、
前記第１の領域の前記酸素拡散防止膜上に第１のゲート電極を形成し、前記第２の領域の前記酸素拡散防止膜上に第２のゲート電極を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項９】
半導体基板上に、酸化シリコン系絶縁膜を形成する工程と、
前記酸化シリコン系絶縁膜上に、難還元性の高誘電率膜を形成する工程と、
前記高誘電率膜上に、ゲート電極を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項１０】
第１の領域の半導体基板上に、酸化シリコン系絶縁膜を形成する工程と、
前記第１の領域の前記酸化シリコン系絶縁膜上及び第２の領域の前記半導体基板上に、難還元性の高誘電率膜を形成する工程と、
前記第１の領域の前記高誘電率膜上に第１のゲート電極を形成し、前記第２の領域の前記高誘電率膜上に第２のゲート電極を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、膜厚、材料等の異なるゲート絶縁膜を有するＭＯＳ構造が混在する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
近年、論理回路、ＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＥＰＲＯＭ（Ｅｒａｓａｂｌｅ  Ｐｒｏｇａｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）、ＬＣＤ（Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｄｉｓｐｌａｙ）等の半導体デバイスの高速化、高集積化、多種混載化が急速に進行している。この結果、このような半導体デバイスのＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造におけるゲート絶縁膜やトンネル絶縁膜等の絶縁膜としては、従来用いられていたシリコン酸化膜に代わる種々の絶縁膜が用いられるようになってきている。
【０００３】
これまで、ＭＯＳ構造におけるゲート絶縁膜やトンネル絶縁膜等の絶縁膜には、シリコン酸化膜よりなる絶縁膜が用いられていた。しかしながら、半導体デバイスの微細化に伴い、ゲート絶縁膜やトンネル絶縁膜の薄膜化が進行している。このため、トンネル電流によるゲートリーク電流の増加等という難点が顕在化してきている。かかる難点を解消するために、シリコン酸化膜よりも誘電率の高い絶縁膜（以下、Ｈｉｇｈ−ｋ絶縁膜という）をゲート絶縁膜等として用い、ゲート絶縁膜等の物理膜厚を厚くすることが検討されている。このようなＨｉｇｈ−ｋ絶縁膜材料として、その高い誘電率、シリコンとの高い反応自由エネルギー、高いバンドギャップ等の特性から、酸化ハフニウム（ＨｆＯ２）、ハフニウムアルミネート（ＨｆＡｌＯ）、酸化ジルコニウム（ＺｒＯ２）が近年注目されている（例えば、非特許文献１、２を参照）。
【０００４】
また、ＬＳＩの回路内部では、ＭＯＳトランジスタ等の素子に印加される電圧が一定ではなく、高電圧が印加される領域と、低電圧が印加される領域とが混在している。このようなＬＳＩの回路内部では、高電圧が印加される領域におけるＭＯＳトランジスタは、ゲートリーク電流を抑制し、高い信頼性を確保するために、厚いゲート絶縁膜を有するトランジスタとなっている。一方、低電圧が印加される領域におけるＭＯＳトランジスタは、高性能化のために、薄いゲート絶縁膜を有するトランジスタとなっている。このような膜厚の異なるゲート絶縁膜を有するＭＯＳトランジスタが基板上に混在する場合のゲート絶縁膜は、例えば図９に示すようにして形成される。
【０００５】
まず、素子分離絶縁膜１０２により素子領域が画定されたシリコン基板１００を熱酸化することにより、シリコン基板１００表面に、シリコン酸化膜１０４を形成する（図９（ａ）を参照）。
【０００６】
次いで、高電圧印加領域にフォトレジスト膜１０６を形成した後、エッチングにより低電圧印加領域におけるシリコン酸化膜１０４を除去する（図９（ｂ）を参照）。
【０００７】
次いで、高電圧印加領域のフォトレジスト膜１０６を除去した後、再度シリコン基板１００を熱酸化することにより、低電圧印加領域においてシリコン酸化膜１０８を形成する（図９（ｃ）を参照）。このとき、高電圧印加領域のシリコン酸化膜１０４は再酸化され、この結果、膜厚が厚くなる。
【０００８】
こうして、シリコン基板１００の高電圧印加領域に厚いシリコン酸化膜１０４よりなるゲート絶縁膜が形成され、低電圧印加領域に薄いシリコン酸化膜１０８よりなるゲート絶縁膜が形成される。
【０００９】
低電圧印加領域におけるゲート絶縁膜として、シリコン酸化膜ではなくて、Ｈｉｇｈ−ｋ絶縁膜を用いる場合には、例えば図１０に示すようにして形成される。
【００１０】
まず、素子分離絶縁膜により素子領域が画定されたシリコン基板を熱酸化することにより、シリコン基板１００表面に、シリコン酸化膜１０４を形成する（図１０（ａ）を参照）。
【００１１】
次いで、高電圧印加領域にフォトレジスト膜１０６を形成した後、エッチングにより低電圧印加領域におけるシリコン酸化膜１０４を除去する（図１０（ｂ）を参照）。
【００１２】
次いで、高電圧印加領域のフォトレジスト膜１０６を除去した後、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により、全面に、酸化ハフニウム膜、酸化ジルコニウム膜等のＨｉｇｈ−ｋ絶縁膜１１０を形成する（図１０（ｃ）を参照）。
【００１３】
こうして、シリコン基板１００の高電圧印加領域にシリコン酸化膜１０４とＨｉｇｈ−ｋ絶縁膜１１０との積層膜よりなる厚いゲート絶縁膜が形成され、低電圧印加領域にＨｉｇｈ−ｋ絶縁膜１１０よりなる薄いゲート絶縁膜が形成される。
【００１４】
【非特許文献１】
Ｅ．Ｐ．  Ｇｕｓｅｖ  ｅｔ  ａｌ．，  “Ｕｌｔｒａ  ｈｉｇｈ−Ｋ  ｇａｔｅ  ｓｔａｃｋｓ  ｆｏｒ  ａｄｖａｎｃｅｄ  ＣＭＯＳ  ｄｅｖｉｃｅｓ”  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ  Ｍｅｅｔｉｎｇ  Ｔｅｃｈｎｉｃａｌ  Ｄｉｇｅｓｔ  （２００１），  ｐ．  ４５１−４５４
【非特許文献２】
Ｗ．  Ｚｈｕ  ｅｔ  ａｌ．，  “ＨｆＯ２  ａｎｄ  ＨｆＡｌＯ  ｆｏｒ  ＣＭＯＳ：  Ｔｈｅｒｍａｌ  Ｓｔａｂｉｌｉｔｙ  ａｎｄ  Ｃｕｒｒｅｎｔ  Ｔｒａｎｓｐｏｒｔ”  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ  Ｍｅｅｔｉｎｇ  Ｔｅｃｈｎｉｃａｌ  Ｄｉｇｅｓｔ  （２００１），  ｐ．  ４６３  −  ４６６
【００１５】
【発明が解決しようとする課題】
上述のように、同一基板上の異なる領域に、異なるゲート絶縁膜を形成する場合、ある領域にシリコン酸化膜とＨｉｇｈ−ｋ絶縁膜との積層構造を有するゲート絶縁膜が形成される場合がある。すなわち、図１０（ｃ）に示すように、ＬＳＩ等の低電圧印加領域においてＨｉｇｈ−ｋ絶縁膜をゲート絶縁膜として用いた場合には、高電圧印加領域において、熱酸化によるシリコン酸化膜とＨｉｇｈ−ｋ絶縁膜との積層構造のゲート絶縁膜が形成されることとなる。
【００１６】
本願発明者等は、このようなシリコン酸化膜とＨｉｇｈ−ｋ絶縁膜との積層構造のゲート絶縁膜を有するＭＯＳトランジスタについて、シリコン酸化膜とＨｉｇｈ−ｋ絶縁膜の膜厚等から想定されるゲートリーク電流よりも大きなゲートリーク電流が発生する場合を確認している（２００２年春季  第４９回応用物理学関係連合講演会講演予稿集Ｎｏ．２、ｐ．８２０を参照）。この結果、トランジスタ特性が劣化してしまうことがあった。
【００１７】
本発明の目的は、膜厚、材料等の異なるゲート絶縁膜を有するＭＯＳ構造が混在する場合に、素子特性の劣化を招くことなく高誘電率膜をゲート絶縁膜として用いうる半導体装置及びその製造方法を提供することにある。
【００１８】
【課題を解決するための手段】
上記目的は、半導体基板上に形成され、酸化シリコン系絶縁膜と、前記酸化シリコン系絶縁膜上に形成された高誘電率膜と、前記高誘電率膜上に形成され、前記高誘電率膜よりも酸素の拡散係数が低い酸素拡散防止膜とを含むゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極とを有することを特徴とする半導体装置により達成される。
【００１９】
また、上記目的は、半導体基板の第１の領域上に形成され、酸化シリコン系絶縁膜と、前記酸化シリコン系絶縁膜上に形成された高誘電率膜と、前記高誘電率膜上に形成され、前記高誘電率膜よりも酸素の拡散係数が低い酸素拡散防止膜とを含む第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成された第１のゲート電極と、前記半導体基板の第２の領域上に形成され、前記高誘電率膜と、前記高誘電率膜上に形成された前記酸素拡散防止膜とを含む第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成された第２のゲート電極とを有することを特徴とする半導体装置により達成される。
【００２０】
また、上記目的は、半導体基板上に形成され、酸化シリコン系絶縁膜と、前記酸化シリコン系絶縁膜上に形成された難還元性の高誘電率膜とを含むゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極とを有することを特徴とする半導体装置により達成される。
【００２１】
また、上記目的は、半導体基板の第１の領域上に形成され、酸化シリコン系絶縁膜と、前記酸化シリコン系絶縁膜上に形成された難還元性の高誘電率膜とを含む第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成された第１のゲート電極と、前記半導体基板の第２の領域上に形成され、前記高誘電率膜を含む第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成された第２のゲート電極とを有することを特徴とする半導体装置により達成される。
【００２２】
また、上記目的は、半導体基板上に、酸化シリコン系絶縁膜を形成する工程と、前記酸化シリコン系絶縁膜上に、高誘電率膜を形成する工程と、前記高誘電率膜上に、前記高誘電率膜よりも酸素の拡散係数の低い酸素拡散防止膜を形成する工程と、前記酸素拡散防止膜上に、ゲート電極を形成する工程とを有することを特徴とする半導体装置の製造方法により達成される。
【００２３】
また、上記目的は、第１の領域の半導体基板上に、酸化シリコン系絶縁膜を形成する工程と、前記第１の領域の前記酸化シリコン系絶縁膜上及び第２の領域の前記半導体基板上に、高誘電率膜を形成する工程と、前記第１の領域の前記高誘電率膜上及び前記第２の領域の前記高誘電率膜上に、前記高誘電率膜よりも酸素の拡散係数の低い酸素拡散防止膜を形成する工程と、前記第１の領域の前記酸素拡散防止膜上に第１のゲート電極を形成し、前記第２の領域の前記酸素拡散防止膜上に第２のゲート電極を形成する工程とを有することを特徴とする半導体装置の製造方法により達成される。
【００２４】
また、上記目的は、半導体基板上に、酸化シリコン系絶縁膜を形成する工程と、前記酸化シリコン系絶縁膜上に、難還元性の高誘電率膜を形成する工程と、前記高誘電率膜上に、ゲート電極を形成する工程とを有することを特徴とする半導体装置の製造方法により達成される。
【００２５】
また、上記目的は、第１の領域の半導体基板上に、酸化シリコン系絶縁膜を形成する工程と、前記第１の領域の前記酸化シリコン系絶縁膜上及び第２の領域の前記半導体基板上に、難還元性の高誘電率膜を形成する工程と、前記第１の領域の前記高誘電率膜上に第１のゲート電極を形成し、前記第２の領域の前記高誘電率膜上に第２のゲート電極を形成する工程とを有することを特徴とする半導体装置の製造方法により達成される。
【００２６】
【発明の実施の形態】
［第１実施形態］
本発明の第１実施形態による半導体装置及びその製造方法について図１乃至図４を用いて説明する。図１は本実施形態による半導体装置の構造を示す断面図、図２乃至図４は本実施形態による半導体装置の製造方法を示す工程断面図である。
【００２７】
まず、本実施形態による半導体装置の構造について図１を用いて説明する。
【００２８】
シリコン基板１０に、素子分離絶縁膜１２により第１の素子領域１４と第２の素子領域１６とが画定されている。
【００２９】
第１の素子領域１４のシリコン基板１０上には、シリコン酸化膜１８と、酸化ハフニウム膜よりなる高誘電率膜２０と、シリコン窒化膜よりなる酸素拡散防止膜２２とが順次積層されてなるゲート絶縁膜２３が形成されている。
【００３０】
第２の素子領域１６のシリコン基板１０上には、酸化ハフニウム膜よりなる高誘電率膜２０と、シリコン窒化膜よりなる酸素拡散防止膜２２とが順次積層されてなるゲート絶縁膜２５が形成されている。
【００３１】
第１の素子領域１４の酸素拡散防止膜２２上、及び第２の素子領域１６の酸素拡散防止膜２２上には、それぞれポリシリコン膜よりなるゲート電極２４が形成されている。ゲート電極２４の側壁には、サイドウォール絶縁膜２６が形成されている。
【００３２】
第１の素子領域１４及び第２の素子領域１６のシリコン基板１０内には、ゲート電極２４に自己整合で、ドーパント不純物が低濃度に導入され、これにより低濃度拡散層２８ａが形成されている。さらに、サイドウォール絶縁膜２６及びゲート電極２４に自己整合で、ドーパント不純物が高濃度に導入され、これにより高濃度拡散層２８ｂが形成されている。これら低濃度拡散層２８ａ及び高濃度拡散層２８ｂにより、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造のソース／ドレイン拡散層３０が構成されている。
【００３３】
こうして、第１の素子領域１４には、ゲート電極２４と、ソース／ドレイン拡散層３０とを有し、ゲート絶縁膜２３がシリコン酸化膜１８を含み厚くなっている高耐圧のトランジスタが形成されている。また、第２の素子領域１６には、ゲート電極２４と、ソース／ドレイン拡散層３０とを有し、ゲート絶縁膜２５がシリコン酸化膜１８を含まず薄くなっている低電圧動作のトランジスタが形成されている。
【００３４】
本実施形態による半導体装置は、第１の素子領域１４におけるシリコン酸化膜１８と酸化ハフニウム膜よりなる高誘電率膜２０との積層膜上に、高誘電率膜２０よりも酸素の拡散係数が低いシリコン窒化膜よりなる酸素拡散防止膜２２を有することに主たる特徴がある。
【００３５】
従来、シリコン酸化膜と酸化ハフニウム膜との積層膜上にポリシリコン膜よりなるゲート電極が形成されたＭＯＳトランジスタでは、ゲートリーク電流が想定される値よりも大きくトランジスタ特性が劣化してしまうことがあった。これは、次のようなシリコン酸化膜の還元反応に起因するものと考えられる。すなわち、従来の半導体装置の製造方法では、シリコン酸化膜と酸化ハフニウム膜との積層膜を形成した後、ゲート電極を形成するためのポリシリコン膜の成膜工程等の還元性雰囲気下での処理が行われる。このような還元性雰囲気下での処理において、シリコン酸化膜が還元される。ここで、シリコン酸化膜上に形成される酸化ハフニウム膜や酸化ジルコニウム膜等からなる高誘電率膜は良好な酸素伝導体であり、シリコン酸化膜の還元反応を促進していると考えられる。この結果、ゲート絶縁膜の絶縁性が低下し、ゲートリーク電流が増大する。
【００３６】
上記従来の半導体装置に対し、本実施形態による半導体装置は、酸化ハフニウム膜よりなる高誘電率膜２０上に、高誘電率膜２０よりも酸素拡散係数の低いシリコン窒化膜よりなる酸素拡散防止膜２２が形成されている。この酸素拡散防止膜２２の存在により、製造工程における還元性雰囲気下での処理等の際に、高誘電率膜２０の下に形成されているシリコン酸化膜１８の還元反応を抑制することができる。これにより、第１の素子領域１４において、ゲート絶縁膜２３の絶縁性の低下を抑制することができ、ゲートリーク電流の増大によるトランジスタ特性の劣化を抑制することができる。
【００３７】
次に、本実施形態による半導体装置の製造方法について図２乃至図４を用いて説明する。
【００３８】
まず、シリコン基板１０に、例えば通常のＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法によりシリコン酸化膜よりなる素子分離絶縁膜１２を形成し、第１の素子領域１４及び第２の素子領域１６を画定する（図２（ａ）を参照）。
【００３９】
次いで、例えば熱酸化法により、素子領域のシリコン基板１０表面に、膜厚５．５ｎｍのシリコン酸化膜１８を形成する（図２（ｂ）を参照）。
【００４０】
次いで、フォトリソグラフィにより、第１の素子領域１４のシリコン酸化膜１８を覆い、第２の素子領域１６のシリコン酸化膜１８を露出するフォトレジスト膜３２を形成する（図２（ｃ）を参照）。
【００４１】
次いで、フォトレジスト膜３２をマスクとして、例えば弗酸を用いてシリコン酸化膜１８をエッチングし、第２の素子領域１６のシリコン基板１０表面を露出する（図２（ｄ）を参照）。
【００４２】
シリコン酸化膜１８のエッチング終了後、第１の素子領域１４のシリコン酸化膜１８上のフォトレジスト膜３２を除去し、シリコン基板１０を洗浄する（図３（ａ）を参照）。
【００４３】
次いで、全面に、例えばＣＶＤ法により、膜厚３ｎｍの酸化ハフニウム膜よりなる高誘電率膜２０を形成する。酸化ハフニウム膜よりなる高誘電率膜２０の成膜条件は、例えば、原料ガスとしてテトラターシャルブトキシハフニウム（Ｈｆ（Ｏ−ｔ−Ｂｕ）４）、酸素ガスを用い、基板温度を５００℃とする。
【００４４】
次いで、高誘電率膜２０上に、例えばＣＶＤ法により、膜厚１ｎｍのシリコン窒化膜よりなる酸素拡散防止膜２２を形成する。シリコン窒化膜よりなる酸素拡散防止膜２２の成膜条件は、例えば、原料ガスとしてＳｉＨ２Ｃｌ２、ＮＨ３ガスを用い、基板温度を６００℃とする。
【００４５】
こうして、第１の素子領域１４のシリコン基板１０上に、シリコン酸化膜１８と、酸化ハフニウム膜よりなる高誘電率膜２０と、シリコン窒化膜よりなる酸素拡散防止膜２２とが順次積層されてなるゲート絶縁膜２３が形成され、第２の素子領域１６のシリコン基板１０上に、酸化ハフニウム膜よりなる高誘電率膜２０と、シリコン窒化膜よりなる酸素拡散防止膜２２とが順次積層されてなるゲート絶縁膜２５が形成される。
【００４６】
次いで、酸素拡散防止膜２２上に、例えばＣＶＤ法により、膜厚１５０ｎｍのポリシリコン膜３４を形成する（図３（ｂ）を参照）。
【００４７】
ポリシリコン膜３４の成膜は、一般的に、還元性雰囲気下で行われる。本実施形態による半導体装置の製造方法では、このようなポリシリコン膜３４の成膜工程の前に、良好な酸素伝導体として知られる酸化ハフニウム膜よりなる高誘電率膜２０上に、高誘電率膜２０よりも酸素の拡散係数の低いシリコン窒化膜よりなる酸素拡散防止膜２２が形成されている。このため、還元性雰囲気下でのポリシリコン膜３４の成膜の際に、第１の素子領域１４の高誘電率膜２０の下に形成されたシリコン酸化膜１８の還元反応が抑制される。これにより、シリコン酸化膜１８の還元に起因するゲート絶縁膜の絶縁性の低下を抑制することができ、第１の素子領域１４におけるゲートリーク電流の発生を抑制することができる。
【００４８】
次いで、リソグラフィー及びエッチング技術を用いてポリシリコン膜３４をパターニングすることにより、第１の素子領域１４の酸素拡散防止膜２２上、及び第２の素子領域１６の酸素拡散防止膜２２上のそれぞれに、ポリシリコン膜３４よりなるゲート電極２４を形成する（図３（ｃ）を参照）。
【００４９】
次いで、ゲート電極２４をマスクとしてドーパント不純物をイオン注入し、シリコン基板１０内に、ゲート電極２４に自己整合で、ＬＤＤ構造の低濃度拡散層２８ａを形成する（図３（ｄ）を参照）。
【００５０】
次いで、全面に、例えばＣＶＤ法によりシリコン酸化膜３６を形成する（図４（ａ）を参照）。続いて、形成したシリコン酸化膜３６を異方性エッチングすることにより、ゲート電極２４の側壁にサイドウォール絶縁膜２６を形成する（図４（ｂ）を参照）。
【００５１】
次いで、ゲート電極２４及びサイドウォール絶縁膜２６をマスクとして、ドーパント不純物をイオン注入し、ＬＤＤ構造の高濃度拡散層２８ｂを形成する（図４（ｃ）を参照）。これにより、低濃度拡散層２８ａ及び高濃度拡散層２８ｂから構成されるＬＤＤ構造のソース／ドレイン拡散層３０が形成される。
【００５２】
こうして、図１に示す本実施形態による半導体装置が製造される。
【００５３】
このように、本実施形態によれば、シリコン酸化膜１８と酸化ハフニウム膜よりなる高誘電率膜２０との積層膜上に、高誘電率膜２０よりも酸素の拡散係数が低い酸素拡散防止膜２２を形成するので、還元性雰囲気下での処理の際に、第１の素子領域１４の高誘電率膜２０の下に形成されたシリコン酸化膜１８の還元反応を抑制することができる。これにより、シリコン酸化膜１８の還元に起因するゲート絶縁膜２３の絶縁性の低下を抑制することができ、第１の素子領域１４におけるゲートリーク電流の増大によるトランジスタ特性の劣化を抑制することができる。したがって、異なるゲート絶縁膜２３、２５を有するＭＯＳ構造が混在する半導体装置の高性能化及び信頼性の向上を図ることができる。
【００５４】
［第２実施形態］
本発明の第２実施形態による半導体装置及びその製造方法について図５乃至図７を用いて説明する。図５は本実施形態による半導体装置の構造を示す断面図、図６及び図７は本実施形態による半導体装置の製造方法を示す工程断面図である。なお、第１実施形態による半導体装置及びその製造方法と同様の構成要素については同一の符号を付し説明を省略し或いは簡略にする。
【００５５】
まず、本実施形態による半導体装置の構造について図５を用いて説明する。
【００５６】
シリコン基板１０に、素子分離絶縁膜１２により第１の素子領域１４と第２の素子領域１６とが画定されている。
【００５７】
第１の素子領域１４のシリコン基板１０上には、シリコン酸化膜１８と、ハフニウムアルミネート（Ｈｆ０．５Ａｌ０．５Ｏ２）膜よりなる高誘電率膜３８とが順次積層されてなるゲート絶縁膜３９が形成されている。
【００５８】
第２の素子領域１６のシリコン基板１０上には、ハフニウムアルミネート膜よりなる高誘電率膜３８がゲート絶縁膜として形成されている。
【００５９】
第１の素子領域１４の高誘電率膜３８上、及び第２の素子領域１６の高誘電率膜３８上には、それぞれゲート電極２４が形成されている。ゲート電極２４の側壁には、サイドウォール絶縁膜２６が形成されている。
【００６０】
シリコン基板１０内には、ゲート電極２４に自己整合で、ドーパント不純物が低濃度に導入され、これにより低濃度拡散層２８ａが形成されている。さらに、シリコン基板１０内には、サイドウォール絶縁膜２６及びゲート電極２４に自己整合で、ドーパント不純物が高濃度に導入され、これにより高濃度拡散層２８ｂが形成されている。これら低濃度拡散層２８ａ及び高濃度拡散層２８ｂにより、ＬＤＤ構造のソース／ドレイン拡散層３０が構成されている。
【００６１】
こうして、第１の素子領域１４には、ゲート電極２４と、ソース／ドレイン拡散層３０とを有し、ゲート絶縁膜３９がシリコン酸化膜１８を含み厚くなっている高耐圧のトランジスタが形成されている。また、第２の素子領域１６には、ゲート電極２４と、ソース／ドレイン拡散層３０とを有し、ゲート絶縁膜が高誘電率膜３８のみよりなり薄くなっている低電圧動作のトランジスタが形成されている。
【００６２】
本実施形態による半導体装置は、第１の素子領域１４におけるシリコン酸化膜１８上に、所定のアルミナ含有率のハフニウムアルミネート膜よりなる高誘電率膜３８を有することに主たる特徴がある。
【００６３】
ハフニウムアルミネート膜は、アルミナ含有率が高くなると、還元性雰囲気に曝露されても容易には還元されなくなるという特性を有している。このような難還元性を有するハフニウムアルミネート膜よりなる高誘電率膜３８の存在により、製造工程における還元性雰囲気下での処理等の際に、高誘電率膜３８の下に形成されているシリコン酸化膜１８の還元反応を抑制することができる。これにより、第１の素子領域１４において、ゲート絶縁膜３９の絶縁性の低下を抑制することができ、ゲートリーク電流の増大によるトランジスタ特性の劣化を抑制することができる。なお、シリコン酸化膜１８の還元反応を十分に抑制するため、高誘電率膜３８として用いるハフニウムアルミネート膜のアルミナ含有率は、例えば５０％以上であることが望ましい。
【００６４】
次に、本実施形態による半導体装置の製造方法について図６及び図７を用いて説明する。
【００６５】
まず、第１実施形態による場合と同様にして、シリコン基板１０上にシリコン酸化膜１８を形成した後、第２の素子領域１６のシリコン基板１０表面を露出する（図６（ａ）を参照）。
【００６６】
次いで、全面に、例えばＣＶＤ法により、膜厚３ｎｍのハフニウムアルミネート膜よりなる高誘電率膜３８を形成する。ハフニウムアルミネート膜よりなる高誘電率膜の成膜条件は、例えば、原料ガスとしてテトラターシャルブトキシハフニウム（Ｈｆ（Ｏ−ｔ−Ｂｕ）４）、トリターシャルブチルアルミニウム（Ａｌ（ｔ−Ｂｕ）３）、酸素ガスを用い、基板温度を５００℃とする。このとき、原料ガスの流量比を調整し、例えば、５０％以上のアルミナを含むハフニウムアルミネート膜よりなる高誘電率膜３８を形成する。
【００６７】
次いで、高誘電率膜３８上に、例えばＣＶＤ法により、膜厚１５０ｎｍのポリシリコン膜２２を形成する（図６（ｂ）を参照）。
【００６８】
本実施形態による半導体装置の製造方法では、還元性雰囲気下で行われるポリシリコン膜３４の成膜工程の前に、ハフニウムアルミネート膜よりなる高誘電率膜３８がシリコン酸化膜１８上に形成されている。ハフニウムアルミネート膜は、アルミナの含有率が例えば５０％以上と高くなると、還元性雰囲気に曝露されても容易には還元されなくなる。還元性雰囲気下でのポリシリコン膜３４の成膜の際に、第１の素子領域１４のハフニウムアルミネート膜よりなる高誘電率膜３８の下に形成されたシリコン酸化膜１８の還元反応も抑制される。これにより、シリコン酸化膜１８の還元に起因するゲート絶縁膜３９の絶縁性の低下を抑制することができ、第１の素子領域１４におけるゲートリーク電流の発生を抑制することができる。
【００６９】
次いで、リソグラフィー及びエッチング技術を用いてポリシリコン膜３４をパターニングすることにより、第１の素子領域１４の高誘電率膜３８上、及び第２の素子領域１６の高誘電率膜３８上のそれぞれに、ポリシリコン膜３４よりなるゲート電極２４を形成する（図６（ｃ）を参照）。
【００７０】
次いで、ゲート電極２４をマスクとしてドーパント不純物をイオン注入し、シリコン基板１０内に、ゲート電極２４に自己整合で、ＬＤＤ構造の低濃度拡散層２８ａを形成する（図６（ｄ）を参照）。
【００７１】
次いで、全面に、例えばＣＶＤ法によりシリコン酸化膜３６を形成し、シリコン酸化膜３６を異方性エッチングすることにより、ゲート電極２４の側壁にサイドウォール絶縁膜２６を形成する（図７（ａ）、図７（ｂ）を参照）。
【００７２】
次いで、ゲート電極２４及びサイドウォール絶縁膜２６をマスクとして、ドーパント不純物をイオン注入し、ＬＤＤ構造の高濃度拡散層２８ｂを形成する（図７（ｃ）を参照）。これにより、低濃度拡散層２８ａ及び高濃度拡散層２８ｂから構成されるＬＤＤ構造のソース／ドレイン拡散層３０が形成される。
【００７３】
こうして、図５に示す本実施形態による半導体装置が製造される。
【００７４】
このように、本実施形態によれば、シリコン酸化膜１８上に、ハフニウムアルミネート膜よりなる高誘電率膜３８を形成するので、還元性雰囲気下での処理の際に、第１の素子領域１４のハフニウムアルミネート膜よりなる高誘電率膜３８の下に形成されたシリコン酸化膜１８の還元反応も抑制される。これにより、シリコン酸化膜１８の還元に起因するゲート絶縁膜３９の絶縁性の低下を抑制することができ、第１の素子領域１４におけるゲートリーク電流の増大によるトランジスタ特性の劣化を抑制することができる。したがって、異なるゲート絶縁膜を有するＭＯＳ構造が混在する半導体装置の高性能化及び信頼性の向上を図ることができる。
【００７５】
［評価結果］
本発明による半導体装置におけるゲートリーク電流の低減効果について、図８を用いて説明する。図８は本発明による半導体装置及び従来の半導体装置についてゲート電圧に対するゲートリーク電流を測定した結果を示すグラフである。以下に述べる実施例１〜３、比較例１、２についてゲートリーク電流を測定した。
【００７６】
実施例１は、シリコン基板上に、膜厚５．５ｎｍのシリコン酸化膜と、膜厚３ｎｍの酸化ハフニウム膜と、膜厚１ｎｍのシリコン窒化膜との積層膜を介してポリシリコン膜よりなるゲート電極が形成されたｎ型ＭＯＳトランジスタである。実施例１についての測定結果は、図８に示すグラフ中□のプロットで示している。
【００７７】
実施例２は、シリコン基板上に、膜厚５．５ｎｍのシリコン酸化膜と、膜厚３ｎｍのハフニウムアルミネート膜との積層膜を介してポリシリコン膜よりなるゲート電極が形成されたｎ型ＭＯＳトランジスタである。なお、ハフニウムアルミネート膜の組成は、Ｈｆ０．５Ａｌ０．５Ｏ２とした。実施例２についての測定結果は、図８に示すグラフ中○のプロットで示している。
【００７８】
比較例１は、シリコン基板上に、膜厚５．５ｎｍのシリコン酸化膜を介してポリシリコン膜よりなるゲート電極が形成されたｎ型ＭＯＳトランジスタである。比較例１についての測定結果は、図８に示すグラフ中●のプロットで示している。
【００７９】
比較例２は、シリコン基板上に、膜厚５．５ｎｍのシリコン酸化膜と膜厚３ｎｍの酸化ハフニウム膜との積層膜を介してポリシリコン膜よりなるゲート電極が形成されたｎ型ＭＯＳトランジスタである。比較例２についての測定結果は、図８に示すグラフ中△のプロットで示している。
【００８０】
比較例１と比較例２についての測定結果より、まず、シリコン酸化膜上に単に酸化ハフニウム膜が形成された場合は、酸化ハフニウム膜が形成されていない場合と比較して、ゲートリーク電流が著しく増大することが分かる。これは、良好な酸素伝導体である酸化ハフニウム膜により、還元性雰囲気下での処理の際に酸化ハフニウム膜の下に形成されたシリコン酸化膜の還元が促進され、ゲート絶縁膜の絶縁性が低下したことに起因するものと考えられる。
【００８１】
一方、比較例１、２に比べて、シリコン酸化膜と酸化ハフニウム膜との積層膜上にシリコン窒化膜が形成された実施例１、及びシリコン酸化膜上にハフニウムアルミネート膜が形成された実施例２のいずれの場合も、ゲートリーク電流が十分に低減されていることが分かる。
【００８２】
以上の測定結果により、本発明による半導体装置により、ゲートリーク電流が十分に低減されることが確認された。
【００８３】
［変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。
例えば、上記実施形態では、高電圧が印加される第１の素子領域１４に厚いゲート絶縁膜を形成し、低電圧が印加される第２の素子領域１６に薄いゲート絶縁膜を形成する場合を例に説明したが、本発明は、同一半導体基板上の複数の異なる領域に、膜厚、材料等の異なるゲート絶縁膜を形成する場合に広く適用することができる。
【００８４】
また、第１実施形態では、高誘電率膜２０として、酸化ハフニウム膜よりなるものを形成する場合を例に説明したが、高誘電率膜２０はこれに限定されるものではない。高誘電率膜２０としては、酸化ハフニウム膜の他、例えば酸化ジルコニウム膜等、少なくともＨｆ又はＺｒのいずれかを含み、シリコン酸化膜よりも誘電率が高いものを用いることができる。
【００８５】
また、第１実施形態では、高誘電率膜２０よりも酸素の拡散係数が低い酸素拡散防止膜２２として、シリコン窒化膜よりなるものを形成する場合を例に説明したが、酸素拡散防止膜２２はこれに限定されるものではない。酸素拡散防止膜２２としては、シリコン窒化膜の他、例えばアルミナ膜、アルミニウムシリケート膜、ハフニウムアルミネート膜、ハフニウムシリケート膜等を用いることができる。
【００８６】
また、第２実施形態では、高誘電率膜３８として、ハフニウムアルミネート膜よりなるものを形成する場合を例に説明したが、高誘電率膜３８は、難還元性のものであればハフニウムアルミネート膜に限定されるものではない。高誘電率膜３８として、ハフニウムアルミネート膜の他、例えばアルミナ膜、アルミニウムシリケート膜、ハフニウムシリケート膜等を用いることができる。
【００８７】
また、上記実施形態では、熱酸化によりシリコン酸化膜１８を形成する場合を例に説明したが、シリコン酸化膜１８の形成方法は熱酸化に限定されるものではない。例えばＣＶＤ法等によりシリコン酸化膜１８を形成してもよい。
【００８８】
また、上記実施形態では、第１の素子領域１４のシリコン基板１０上にシリコン酸化膜１８を形成する場合を例に説明したが、シリコン酸化膜１８に代えて、例えばシリコン窒化酸化膜等、酸化シリコンに窒素等の他の元素が導入された酸化シリコン系絶縁膜を第１の素子領域１４のシリコン基板１０上に形成してもよい。
【００８９】
また、上記実施形態では、ポリシリコン膜よりなるゲート電極２４を形成したが、ゲート電極２４の材料及び構造はこれに限定されるものではない。例えば、ポリシリコン膜上に、金属シリサイドを積層し、ゲート電極２４をポリサイド構造としてもよい。また、ポリシリコン膜上に金属膜を積層し、ゲート電極２４をポリメタル構造としてもよい。また、ポリシリコン膜の代わりに、ゲート絶縁膜上に、窒化チタン、窒化タンタル等よりなる金属膜を形成し、ゲート電極２４をメタルゲートとしてもよい。
【００９０】
また、上記実施形態では、第１の素子領域１４と第２の素子領域１６とにおいて同一のゲート電極２４を形成したが、第１の素子領域１４と第２の素子領域１６とに、互いに材料、構造等が異なるゲート電極を形成してもよい。
【００９１】
（付記１）  半導体基板上に形成され、酸化シリコン系絶縁膜と、前記酸化シリコン系絶縁膜上に形成された高誘電率膜と、前記高誘電率膜上に形成され、前記高誘電率膜よりも酸素の拡散係数が低い酸素拡散防止膜とを含むゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極とを有することを特徴とする半導体装置。
【００９２】
（付記２）  半導体基板の第１の領域上に形成され、酸化シリコン系絶縁膜と、前記酸化シリコン系絶縁膜上に形成された高誘電率膜と、前記高誘電率膜上に形成され、前記高誘電率膜よりも酸素の拡散係数が低い酸素拡散防止膜とを含む第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成された第１のゲート電極と、前記半導体基板の第２の領域上に形成され、前記高誘電率膜と、前記高誘電率膜上に形成された前記酸素拡散防止膜とを含む第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成された第２のゲート電極とを有することを特徴とする半導体装置。
【００９３】
（付記３）  付記１又は２記載の半導体装置において、前記高誘電率膜は、酸化ハフニウム膜又は酸化ジルコニウム膜であることを特徴とする半導体装置。
【００９４】
（付記４）  付記１乃至３のいずれかに記載の半導体装置において、前記酸素拡散防止膜は、シリコン窒化膜、アルミナ膜、アルミニウムシリケート膜、ハフニウムアルミネート膜、又はハフニウムシリケート膜である
ことを特徴とする半導体装置。
【００９５】
（付記５）  半導体基板上に形成され、酸化シリコン系絶縁膜と、前記酸化シリコン系絶縁膜上に形成された難還元性の高誘電率膜とを含むゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極とを有することを特徴とする半導体装置。
【００９６】
（付記６）  半導体基板の第１の領域上に形成され、酸化シリコン系絶縁膜と、前記酸化シリコン系絶縁膜上に形成された難還元性の高誘電率膜とを含む第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成された第１のゲート電極と、前記半導体基板の第２の領域上に形成され、前記高誘電率膜を含む第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成された第２のゲート電極とを有することを特徴とする半導体装置。
【００９７】
（付記７）  付記５又は６記載の半導体装置において、前記高誘電率膜は、ハフニウムアルミネート膜であることを特徴とする半導体装置。
【００９８】
（付記８）  付記７記載の半導体装置において、前記ハフニウムアルミネート膜のアルミナ含有率は、５０％以上であることを特徴とする半導体装置。
【００９９】
（付記９）  半導体基板上に、酸化シリコン系絶縁膜を形成する工程と、前記酸化シリコン系絶縁膜上に、高誘電率膜を形成する工程と、前記高誘電率膜上に、前記高誘電率膜よりも酸素の拡散係数の低い酸素拡散防止膜を形成する工程と、前記酸素拡散防止膜上に、ゲート電極を形成する工程とを有することを特徴とする半導体装置の製造方法。
【０１００】
（付記１０）  第１の領域の半導体基板上に、酸化シリコン系絶縁膜を形成する工程と、前記第１の領域の前記酸化シリコン系絶縁膜上及び第２の領域の前記半導体基板上に、高誘電率膜を形成する工程と、前記第１の領域の前記高誘電率膜上及び前記第２の領域の前記高誘電率膜上に、前記高誘電率膜よりも酸素の拡散係数の低い酸素拡散防止膜を形成する工程と、前記第１の領域の前記酸素拡散防止膜上に第１のゲート電極を形成し、前記第２の領域の前記酸素拡散防止膜上に第２のゲート電極を形成する工程とを有することを特徴とする半導体装置の製造方法。
【０１０１】
（付記１１）  付記９又は１０記載の半導体装置の製造方法において、前記高誘電率膜を形成する工程では、酸化ハフニウム膜又は酸化ジルコニウム膜よりなる前記高誘電率膜を形成することを特徴とする半導体装置の製造方法。
【０１０２】
（付記１２）  付記９乃至１１のいずれかに記載の半導体装置の製造方法において、前記酸素拡散防止膜を形成する工程では、シリコン窒化膜、アルミナ膜、アルミニウムシリケート膜、ハフニウムアルミネート膜、又はハフニウムシリケート膜よりなる前記酸素拡散防止膜を形成することを特徴とする半導体装置の製造方法。
【０１０３】
（付記１３）  半導体基板上に、酸化シリコン系絶縁膜を形成する工程と、前記酸化シリコン系絶縁膜上に、難還元性の高誘電率膜を形成する工程と、前記高誘電率膜上に、ゲート電極を形成する工程とを有することを特徴とする半導体装置の製造方法。
【０１０４】
（付記１４）  第１の領域の半導体基板上に、酸化シリコン系絶縁膜を形成する工程と、前記第１の領域の前記酸化シリコン系絶縁膜上及び第２の領域の前記半導体基板上に、難還元性の高誘電率膜を形成する工程と、前記第１の領域の前記高誘電率膜上に第１のゲート電極を形成し、前記第２の領域の前記高誘電率膜上に第２のゲート電極を形成する工程とを有することを特徴とする半導体装置の製造方法。
【０１０５】
（付記１５）  付記１３又は１４記載の半導体装置の製造方法において、前記高誘電率膜を形成する工程では、ハフニウムアルミネート膜よりなる前記高誘電率膜を形成することを特徴とする半導体装置の製造方法。
【０１０６】
（付記１６）  付記１５記載の半導体装置の製造方法において、前記ハフニウムアルミネート膜のアルミナ含有率は、５０％以上であることを特徴とする半導体装置の製造方法。
【０１０７】
（付記１７）  付記９乃至１６のいずれかに記載の半導体装置の製造方法において、前記ゲート電極を形成する工程は、還元性雰囲気下で導電膜を形成する工程と、前記導電膜を前記ゲート電極にパターニングする工程とを有することを特徴とする半導体装置の製造方法。
【０１０８】
【発明の効果】
以上の通り、本発明によれば、半導体基板上に形成され、酸化シリコン系絶縁膜と、酸化シリコン系絶縁膜上に形成された高誘電率膜と、高誘電率膜上に形成され、高誘電率膜よりも酸素の拡散係数が低い酸素拡散防止膜とを含むゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極とを有するので、酸化シリコン系絶縁膜の還元反応を抑制し、ゲートリーク電流の発生を抑制することができる。
【０１０９】
また、本発明によれば、半導体基板の第１の領域上に形成され、酸化シリコン系絶縁膜と、酸化シリコン系絶縁膜上に形成された高誘電率膜と、高誘電率膜上に形成され、高誘電率膜よりも酸素の拡散係数が低い酸素拡散防止膜とを含む第１のゲート絶縁膜と、第１のゲート絶縁膜上に形成された第１のゲート電極と、半導体基板の第２の領域上に形成され、高誘電率膜と、高誘電率膜上に形成された酸素拡散防止膜とを含む第２のゲート絶縁膜と、第２のゲート絶縁膜上に形成された第２のゲート電極とを有するので、第１の領域の酸化シリコン系絶縁膜の還元反応を抑制し、ゲートリーク電流の発生を抑制することができる。これにより、膜厚、材料等の異なるゲート絶縁膜を有するＭＯＳ構造が混在する場合においても、素子特性の劣化を招くことなく高誘電率膜をゲート絶縁膜として用いることができる。
【０１１０】
また、本発明によれば、半導体基板上に形成され、酸化シリコン系絶縁膜と、酸化シリコン系絶縁膜上に形成された難還元性の高誘電率膜とを含むゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極とを有するので、酸化シリコン系絶縁膜の還元反応を抑制し、ゲートリーク電流の発生を抑制することができる。
【０１１１】
また、本発明によれば、半導体基板の第１の領域上に形成され、酸化シリコン系絶縁膜と、酸化シリコン系絶縁膜上に形成された難還元性の高誘電率膜とを含む第１のゲート絶縁膜と、第１のゲート絶縁膜上に形成された第１のゲート電極と、半導体基板の第２の領域上に形成され、高誘電率膜を含む第２のゲート絶縁膜と、第２のゲート絶縁膜上に形成された第２のゲート電極とを有するので、第１の領域の酸化シリコン系絶縁膜の還元反応を抑制し、ゲートリーク電流の発生を抑制することができる。これにより、膜厚、材料等の異なるゲート絶縁膜を有するＭＯＳ構造が混在する場合においても、素子特性の劣化を招くことなく高誘電率膜をゲート絶縁膜として用いることができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態による半導体装置の構造を示す断面図である。
【図２】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図３】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図４】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図５】本発明の第２実施形態による半導体装置の構造を示す断面図である。
【図６】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図７】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図８】本発明による半導体装置及び従来の半導体装置についてゲート電圧に対してゲートリーク電流を測定した結果を示すグラフである。
【図９】膜厚の異なるゲート絶縁膜を形成する従来の半導体装置の製造方法を示す工程断面図（その１）である。
【図１０】膜厚の異なるゲート絶縁膜を形成する従来の半導体装置の製造方法を示す工程断面図（その２）である。
【符号の説明】
１０…シリコン基板
１２…素子分離絶縁膜
１４…第１の素子領域
１６…第２の素子領域
１８…シリコン酸化膜
２０…高誘電率膜
２２…酸素拡散防止膜
２３…ゲート絶縁膜
２４…ゲート電極
２５…ゲート絶縁膜
２６…サイドウォール絶縁膜
２８ａ…低濃度拡散層
２８ｂ…高濃度拡散層
３０…ソース／ドレイン拡散層
３２…フォトレジスト膜
３４…ポリシリコン膜
３６…シリコン酸化膜
３８…高誘電率膜
３９…ゲート絶縁膜
１００…シリコン基板
１０２…素子分離絶縁膜
１０４…シリコン酸化膜
１０６…フォトレジスト膜
１０８…シリコン酸化膜
１１０…高誘電率膜
【図１】
2004241733.tif 000003
【図２】
2004241733.tif 000004
【図３】
2004241733.tif 000005
【図４】
2004241733.tif 000006
【図５】
2004241733.tif 000007
【図６】
2004241733.tif 000008
【図７】
2004241733.tif 000009
【図８】
2004241733.tif 000010
【図９】
2004241733.tif 000011
【図１０】
2004241733.tif 000012