(57)【要約】【課題】インターフェース制御部とエンジン制御部との間の転送タイミングの制御を実現するビデオデータ変換装置を提供する。【解決手段】ＡＳＩＣ１２とＡＳＩＣ１４との間でクロック同期させてビデオデータを転送するためのビデオデータ変換装置１３であって、ＡＳＩＣ１４から取得した水平同期信号／ＨＳＹＮＣと自己のクロックＣＬＫとからクロックＶＯＳＣを生成する生成手段と、ＡＳＩＣ１２に出力した水平同期信号／ＲＳＹＮＣと、ＡＳＩＣ１２から入力されたクロックＲＣＬＫとデータ信号／ＲＬＧＴとに基いて、ＡＳＩＣ１２から転送されたビデオデータをＡＳＩＣ１４に転送する転送手段とを備えるビデオデータ変換装置１３を用いて課題の解決を図る。【選択図】  図２
2004249466.tif 000002
【特許請求の範囲】
【請求項１】
印刷部と該印刷部を制御するインターフェース制御部との間でビデオデータの転送を行うビデオデータ転送装置において、
前記印刷部から取得した第１の水平同期信号と自己のクロックである第１のクロック信号とから第２のクロック信号を生成する生成手段と、
前記インターフェース制御部に出力した第２の水平同期信号と、該インターフェース制御部から入力した第３のクロック信号と有効なデータを示すデータ信号とに基づいて、該インターフェース制御部から転送されたビデオデータを前記印刷部に転送する転送手段と、
を備えることを特徴とするビデオデータ転送装置。
【請求項２】
前記生成手段により生成された前記第２のクロック信号は、少なくとも前記第１のクロック信号の２倍のパルス幅であることを特徴とする請求項１記載のビデオデータ転送装置。
【請求項３】
前記転送手段は、更に前記ビデオデータから所定のビット情報を取得する取得手段を備えることを特徴とする請求項１記載のビデオデータ転送装置。
【請求項４】
前記第２の水平同期信号が前記インターフェース制御部に出力された後、前記第３のクロック信号が入力され、かつ前記データ信号が非入力の状態であって、前記第１の水平同期信号が入力された時前記第３のクロック信号が入力している場合、前記ビデオデータの所定のビット情報と前記取得手段により取得したビット情報を１つのデータとして前記印刷部に転送することを特徴とする請求項３記載のビデオデータ転送装置。
【請求項５】
前記第２の水平同期信号が前記インターフェース制御部に出力された後、前記第３のクロック信号が入力され、かつ前記データ信号が非入力の状態であって、前記第１の水平同期信号が入力された時前記第３のクロック信号が非入力の状態の場合、前記ビデオデータを前記印刷部に転送することを特徴とする請求項１記載のビデオデータ転送装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、プリンタ等の印刷装置で用いられるビデオデータの転送装置に関する。
【０００２】
【従来の技術】
従来、プリンタエンジンとインターフェイス制御回路との間でビデオデータの転送を行う場合、プリンタエンジンのビデオ仕様に従い、ビデオ転送制御回路を設計することが一般的である。また、既に仕様の異なるプリンタエンジン用のビデオ仕様に従ったビデオ転送制御回路が存在する場合、その制御回路とプリンタエンジンとの間にファーストイン・ファーストアウトメモリ（以下、ＦＩＦＯという）を介して、転送タイミングの調整を行っている（例えば、特許文献１、特許文献２）。
【０００３】
【特許文献１】特開平７−２４５６８３号（第１−１０頁、第１−１０図）
【特許文献２】特開平１０−１２４２６８号（第１−１２頁、第１−９図）
【０００４】
【発明が解決しようとする課題】
ところが、ビデオ転送制御回路が既存のＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）に組み込まれている場合、仕様変更を行うことはＡＳＩＣを再設計することになり、多大な開発費がかかる。
【０００５】
また、既存のＡＳＩＣと仕様の異なるエンジンとの間にＦＩＦＯを介在させる場合、タイミングのズレによるデータ抜けを防止する必要がある。その為、ＦＩＦＯの記憶容量は１ライン分以上必要となり、今日の高解像度化により大容量のメモリ（バッファ）が必要となり、ＣＰＬＤ（Ｃｏｍｐｌｅｘ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｌｏｇｉｃ  Ｄｅｖｉｃｅ）等に収まる小規模な回路では実現できず、その結果、装置のコストアップの原因となっている。
【０００６】
上記課題に鑑み、本発明では、ＦＩＦＯを用いることなく、インターフェース制御回路とエンジンとの間のデータの転送タイミングを同期して行うことを可能にしたビデオデータ転送装置を提供するものである。
【０００７】
【課題を解決するための手段】
上記課題は、請求項１記載の発明によれば、印刷部と該印刷部を制御するインターフェース制御部との間でビデオデータの転送を行うビデオデータ転送装置において、前記印刷部から取得した第１の水平同期信号と自己のクロックである第１のクロック信号とから第２のクロック信号を生成する生成手段と、前記インターフェース制御部に出力した第２の水平同期信号と、該インターフェース制御部から入力した第３のクロック信号と有効なデータを示すデータ信号とに基いて、該インターフェース制御部から転送されたビデオデータを前記印刷部に転送する転送手段とを備えるビデオデータ転送装置を提供することによって達成できる。
【０００８】
このように構成することによって、非同期で動作しているエンジンからのタイミングに合わせて、基準クロックのタイミングを変化させ、インターフェース制御部から印刷部に対してビデオ転送を同期して行うことができる。
請求項２の記載は、上記請求項１記載の発明において、前記生成手段により生成された前記第２のクロック信号は、少なくとも前記第１のクロック信号の２倍のパルス幅である。
【０００９】
このように構成することにより、例えば１クロックのクロック幅の短い時間しかハイ（Ｈ）レベルが維持されないことによる誤作動の発生を防止することができる。
請求項３の記載は、上記請求項１記載の発明において、前記転送手段は、更に前記ビデオデータから所定のビット情報を取得する取得手段を備える構成である。
【００１０】
このように構成することによって、クロック発生の周期のずれによるデータの欠落に備えて予め欠落データを保管しておくことができる。
請求項４の記載は、上記請求項３の記載において、前記第２の水平同期信号が前記インターフェース制御部に出力された後、前記第３のクロック信号が入力され、かつ前記データ信号が非入力の状態であって、前記第１の水平同期信号が入力された時前記第３のクロック信号が入力している場合、前記ビデオデータの所定のビット情報と前記取得手段により取得したビット情報を１つのデータとして前記印刷部に転送する構成である。
【００１１】
また、請求項５の記載は、上記請求項１記載の発明において、前記第２の水平同期信号が前記インターフェース制御部に出力された後、前記第３のクロック信号が入力され、かつ前記データ信号が非入力の状態であって、前記第１の水平同期信号が入力された時前記第３のクロック信号が非入力の状態の場合、前記ビデオデータを前記印刷部に転送する構成である。
【００１２】
すなわち、自己が生成したクロック信号に同期させてビデオデータの転送を行う制御回路に対して基準となるクロック信号を供給することにより同期させるが、上記請求項４、及び請求項５の記載により、その基準となるクロック信号が分周されて使用されていても、条件別にデータ送出タイミングを変化させることによりビデオ転送制御側の分周回路をリセットする等の処理を加えることなしに、正確なデータの受け渡しタイミングを得ることができる。
【００１３】
【発明の実施の形態】
以下、本発明の実施形態を図面を参照しながら説明する。
図１は、本実施形態のビデオデータ転送装置を適用するプリンタ装置の基本システムを説明する図である。同図において、プリンタ装置１は、インターフェースコントローラ（以下、Ｉ／Ｆコントローラで示す）２、及びプリンタエンジン３で構成されている。また、プリンタエンジン３はヘッドコントローラ４、及びエンジンコントローラ５を備える。
【００１４】
ホストコンピュータ（ホスト機器）６は印刷データを作成し、プリンタ装置１に送信する。この際、Ｉ／Ｆコントローラ２との間で信号の授受が行われ、印刷データはＩ／Ｆコントローラ２に送られる。
また、ヘッドコントローラ４はＩ／Ｆコントローラ２から送信される印刷データを受信し、不図示の記録紙に印刷を行う。また、エンジンコントローラ５は不図示の感光体ドラム、転写器、現像器等の駆動制御を行う。
【００１５】
図２は、本例におけるプリンタ装置内部の回路構成の概要を示す図である。同図において、１０はＣＰＵ（中央演算処理部）、１１は主記憶メモリであり、１２はビデオＡＳＩＣ（以下、ＶｉｄｅｏＡＳＩＣで示す）であり、１３はビデオ制御回路（以下、Ｖｉｄｅｏ制御変換回路で示す）であり、１４はスムージングＡＳＩＣ（以下、ＳｍｏｏｔｈｉｎｇＡＳＩＣで示す）であり、バス１６で接続されている。また、１５は発振器（Ｏｓｃｉｌｌａｔｏｒ）であり、Ｖｉｄｅｏ制御変換回路１３及びＳｍｏｏｔｈｉｎｇＡＳＩＣ１４にクロック信号を供給する。
【００１６】
尚、同図に示す３は、前述のプリンタエンジンを示す。また、同図に示す太線の矢印は、複数ビットのパラレルデータを示す。
本例におけるＶｉｄｅｏ制御変換回路１３は、自己の回路で生成するＣＬＫ（クロック）に同期させてビデオ転送を行う制御回路であるＶｉｄｅｏＡＳＩＣ１２と、非同期で動作しているプリンタエンジン３との間に配設されている。
【００１７】
ＳｍｏｏｔｈｉｎｇＡＳＩＣ１４は、Ｖｉｄｅｏ制御変換回路１３とプリンタエンジン３の間に配設されているが、このＳｍｏｏｔｈｉｎｇＡＳＩＣ１４は、プリンタ装置１ヘのビデオ信号を加工し、印字した際の文字の斜め線等に生じるギザギザを滑らかにする目的でー般的に用いられている。
【００１８】
ＳｍｏｏｔｈｉｎｇＡＳＩＣ１４は、自己が生成するクロック（ＤＯＴＣＬＫ）に同期して、Ｖｉｄｅｏ制御変換回路１３からデータ（／ＶＮ）を受け取り、プリンタエンジン３に対してデータ（／ＶＤＡＴＡ）を出力する。
しかし、プリンタエンジン３はＶｉｄｅｏ制御変換回路１３とは非同期で動作するので、ＳｍｏｏｔｈｉｎｇＡＳＩＣ１４はプリンタエンジン３からの水平同期信号（／ＢＤ）の受け取り毎に、ＤＯＴＣＬＫの出力タイミングを修正する機能を備える。また、Ｖｉｄｅｏ制御変換回路１３がデータ（／ＶＮ）を出力するタイミングを設定する為、ＳｍｏｏｔｈｉｎｇＡＳＩＣ１４はプリンタエンジン３から／ＢＤを受け取る毎に水平同期信号（以下、／ＨＳＹＮＣで示す）を生成し、この／ＨＳＹＮＣをＶｉｄｅｏ制御変換回路１３へ出力する。
【００１９】
一方、ＶｉｄｅｏＡＳＩＣ１２は、Ｖｉｄｅｏ制御変換回路１３からの水平同期信号（／ＲＳＹＮＣ）に基いて主記憶メモリのデータを用意し、自ら生成するクロック（ＲＣＬＫ）に同期して、有効なデータを示す信号（／ＲＬＧＴ）と共に、８ｂｉｔのパラレルデータ（／ＲＤ［７：０］）をＶｉｄｅｏ制御変換回路１３へ送出する。
【００２０】
ＶｉｄｅｏＡＳＩＣ１２とＳｍｏｏｔｈｉｎｇＡＳＩＣ１４とは、それぞれがクロックを生成する為、そのままではお互いの同期が取れない。そこで、以下に示す処理によりＶｉｄｅｏＡＳＩＣ１２とＳｍｏｏｔｈｉｎｇＡＳＩＣ１４との間の同期を設定することで、データの受け渡しを可能にする。
【００２１】
図３は、Ｖｉｄｅｏ制御変換回路１３の内部構成を示す。同図において、２０及び２１はフリップフロップ回路であり、２２はＶｉｄｅｏＤａｔａ生成部であり、２３はＲＣＬＫ＿ｓｔ生成部であり、２４はＶＯＳＣ＿ｒｅｓ生成部であり、２５はＶＯＳＣ生成部である。また、同図中の太線の矢印は、複数ビットのパラレルデータを示す。
【００２２】
ＶＯＳＣ＿ｒｅｓ生成部２４とＶＯＳＣ生成部２５により、ＶｉｄｅｏＡＳＩＣ１２の動作基準となるクロック（ＶＯＳＣ）を生成する。ＶＯＳＣをＶｉｄｅｏ制御変換回路１３で生成することにより、ＶｉｄｅｏＡＳＩＣ１２の動作そのものはＶｉｄｅｏ制御変換回路１３と同期させることができるが、それだけではＳｍｏｏｔｈｉｎｇＡＳＩＣ１４の動作とは同期がとれない。
【００２３】
そこで、ＳｍｏｏｔｈｉｎｇＡＳＩＣ１４からの水平同期信号（／ＨＳＹＮＣ）を受け取る毎に、ＶＯＳＣのタイミングを取り直させる動作を行う。このタイミングの時に発生させる信号がＶＯＳＣ＿ｒｅｓである。
ＳｍｏｏｔｈｉｎｇＡＳＩＣ１４から送出された／ＨＳＹＮＣは、ＶＯＳＣ＿ｒｅｓ生成部２４に入力される。また、ＣＬＫはＶＯＳＣ＿ｒｅｓ生成部２４に入力されると共に、ＲＣＬＫ＿ｓｔ生成部２３とＶＯＳＣ生成部２５とにも分配される。ＶＯＳＣ＿ｒｅｓ生成部２４では、入力された／ＨＳＹＮＣとＣＬＫからＶＯＳＣ＿ｒｅｓを生成し、そのＶＯＳＣ＿ｒｅｓをＲＣＬＫ＿ｓｔ生成部２３とＶＯＳＣ生成部２５とに入力する。ＶＯＳＣ生成部２５では、入力されたＶＯＳＣ＿ｒｅｓとＣＬＫとからＶＯＳＣを生成し、このＶＯＳＣをＶｉｄｅｏＡＳＩＣ１２に送出する。
【００２４】
ＶｉｄｅｏＡＳＩＣ１２から送出された／ＲＤ［７：０］は、Ｆ／Ｆ２０に入力する。また、ＶｉｄｅｏＡＳＩＣ１２から送出されたＲＣＬＫは、Ｆ／Ｆ２０とＦ／Ｆ２１とＲＣＬＫ＿ｓｔ生成部２３とに入力する。Ｆ／Ｆ２０では、入力した／ＲＤ［７：０］とＲＣＬＫとより／ＲＤ＿ｒ［７：０］を生成し、この８ビットデータである／ＲＤ＿ｒ［７：０］をＶｉｄｅｏＤａｔａ生成部２２とＦ／Ｆ２１にパラレルに入力する。
【００２５】
ＶｉｄｅｏＡＳＩＣ１２から送出された／ＲＬＧＴは、Ｆ／Ｆ２１に入力する。また、ＳｍｏｏｔｈｉｎｇＡＳＩＣ１４から送出されたＤＯＴＣＬＫは、Ｆ／Ｆ２１とＶｉｄｅｏＤａｔａ生成部２２に入力する。
Ｆ／Ｆ２１では、入力された／ＲＤ＿ｒ［７：０］の下位４ビットのデータとＤＯＴＣＬＫより／ＲＤ＿ｒｒ［３：０］を生成し、この／ＲＤ＿ｒｒ［３：０］をＶｉｄｅｏＤａｔａ生成部２２へ入力する。また、Ｆ／Ｆ２１では、入力したＲＣＬＫとＤＯＴＣＬＫよりＲＣＬＫ＿ｄｃｋを生成し、このＲＣＬＫ＿ｄｃｋをＶｉｄｅｏＤａｔａ生成部２２へ入力する。また、Ｆ／Ｆ２１では、入力した／ＲＬＧＴとＤＯＴＣＬＫより／ＲＬＧＴ＿ｄｃｋを生成し、この／ＲＬＧＴ＿ｄｃｋをＶｉｄｅｏＤａｔａ生成部２２へ入力する。
【００２６】
ＲＣＬＫ＿ｓｔ生成部２３では、入力されたＲＣＬＫとＶＯＳＣ＿ｒｅｓとＣＬＫとよりＲＣＬＫ＿ｓｔを生成し、このＲＣＬＫ＿ｓｔをＶｉｄｅｏＤａｔａ生成部２２へ入力する。
Ｖｉｄｅｏ制御変換部１３内で生成した水平同期信号（／ＲＳＹＮＣ）は、ＶｉｄｅｏＤａｔａ生成部２２へ入力する。ＶｉｄｅｏＤａｔａ生成部２２では、入力したデータ（／ＲＤ＿ｒ［７：０］，／ＲＤ＿ｒｒ［３：０］）と信号（／ＲＳＹＮＣ，ＲＣＬＫ＿ｄｃｋ，／ＲＬＧＴ＿ｄｃｋ，ＤＯＴＣＬＫ，ＲＣＬＫ＿ｓｔ）とからデータ（／ＶＮ）をプリンタエンジン３に送出する。
【００２７】
ここで、図４はＶＯＳＣ＿ｒｅｓ生成部２４の回路構成の概要を示す。同図において、３０はフリップフロップ回路、３１は一方の入力部分にインバータが備わっているＡＮＤ回路を示す。／ＨＳＹＮＣは、Ｆ／Ｆ３０と回路３１のインバータ側に入力する。Ｆ／Ｆ３０では、入力した／ＨＳＹＮＣとＣＬＫとから生成した信号Ｑを回路３１（インバータ側ではない方）に入力する。回路３１では、入力した／ＨＳＹＮＣと信号ＱからＶＯＳＣ＿ｒｅｓを作成する。この処理により、ＶＯＳＣ＿ｒｅｓ生成部２４で生成されたＶＯＳＣ＿ｒｅｓに基いて、ＶＯＳＣ生成部２５でＶＯＳＣを発生させることができる。
【００２８】
図５は、本例におけるプリンタエンジン３からの水平同期信号／ＢＤが入力した時の信号動作を示すタイミングチャートの一例であり、図５（ａ）はＶＯＳＣ＝１、ＲＣＬＫ＝０の場合、図５（ｂ）はＶＯＳＣ＝１、ＲＣＬＫ＝１の場合を示す。
【００２９】
図６は、図５（ａ）の左部分（図中のＡ）の一部の信号（／ＢＤ，／ＨＳＹＮＣ，ＶＯＳＣ，ＶＯＳＣ＿ｒｅｓ，ｓｔ＿ＶＯＳＣ）のみを抽出したタイムチャートである。ＶＯＳＣは、４ビットで構成されるｓｔ＿ＶＯＳＣ（ＶＯＳＣ＝ｓｔ＿ＶＯＳＣ［３］）の４ビット目（最上位ビット）で表されるものであり、ｓｔ＿ＶＯＳＣ≧８の場合ＶＯＳＣ＝１（Ｈ（Ｈｉｇｈ））であり、ｓｔ＿ＶＯＳＣ≦７の場合ＶＯＳＣ＝０（Ｌ（Ｌｏｗ））である。通常、ｓｔ＿ＶＯＳＣは、「５，６，７，８，９，ａ，５，６，・・・」と繰り返され、それに伴ってＶＯＳＣもＨ／Ｌを繰り返す。
【００３０】
ここで、図２を参照しながら、図６のタイムチャートを検証する。プリンタエンジン３から送出された／ＢＤがＳｍｏｏｔｈｉｎｇＡＳＩＣ１４に入力すると、これを検知したＳｍｏｏｔｈｉｎｇＡＳＩＣ１４はＶｉｄｅｏ制御変換回路１２へ／ＨＳＹＮＣを送出する。／ＨＳＹＮＣが入力すると、ＶＯＳＣ＿ｒｅｓはそのタイミングで立ち上がる（ＶＯＳＣ＿ｒｅｓ生成部２４で生成される）。ＶＯＳＣ＿ｒｅｓが立ち上がる（Ｈになる）と、ＶＯＳＣが立ち上がる（Ｈになる）（ＶＯＳＣ生成部２５で生成される）。
【００３１】
図７は、ＶＯＳＣ＿ｒｅｓによるＶＯＳＣにパルスが発生するタイミングを示す。同図（ｂ）に示すように、カウンタをリセットする（リセット動作とは、通常リセットが入力された時に１つの状態になるが、同図（ｂ）のように、「ＶＯＳＣ＿ｒｅｓ＝１」の後の状態が「ｓｔ＿ＶＯＳＣ＝５」であるならば、ＶＯＳＣは１ＣＬＫ幅の短い時間しかＨレベルが維持されない）だけでも、ＶＯＳＣのタイミングは直るが、その瞬間だけＶＯＳＣにパルスが生じることになり、ＶｉｄｅｏＡＳＩＣ１２が誤動作することも考えられる。そこで、本例では、同図（ａ）に示すように、ＶＯＳＣの最小のパルス幅を２×ＣＬＫにする。
【００３２】
図８は、ＶＯＳＣ生成部２５におけるＶＯＳＣ生成のフローチャートを示す。上述したように、ｓｔ＿ＶＯＳＣの最上位ビットの変化によって、ＶＯＳＣは変動し、ｓｔ＿ＶＯＳＣは、「５，６，７，８，９，ａ，５，６，・・・」と繰り返されるが、ＶＯＳＣ＿ｒｅｓがＨのとき、ＶＯＳＣのパルス幅を２×ＣＬＫにしなければならない。したがって、このフローチャートでは、ＶＯＳＣ＿ｒｅｓがＨの時、次のＣＬＫ時のｓｔ＿ＶＯＳＣを「ｆ」に強制するものである。以下、図６を参照しながら図８を詳述する。
【００３３】
ｓｔ＿ＶＯＳＣ＝６の場合、ＶＯＳＣ＿ｒｅｓ＝０である。また、ｓｔ＿ＶＯＳＣ＝６よりＶＯＳＣ＝１である。この時、ＶＯＳＣ＿ｒｅｓ＝１かつｓｔ＿ＶＯＳＣ≧８の条件を満たすか否かを判定する（ステップ（以下、ステップをＳと称する））。この条件を満たさないので、Ｎへ進む。次に、ＶＯＳＣ＿ｒｅｓ＝１の条件を満たすか否かを判定する（Ｓ２）。この条件を満たさないので、Ｎへ進む。次に、ｓｔ＿ＶＯＳＣ＝１５の条件を満たすか否かを判定する（Ｓ３）。この条件を満たさないので、Ｎへ進む。次に、ｓｔ＿ＶＯＳＣ＝１０の条件を満たすか否かを判定する（Ｓ４）。この条件を満たさないので、Ｎへ進む。次に、ｓｔ＿ＶＯＳＣを１カウントアップさせ、ｓｔ＿ＶＯＳＣ＝７とする（Ｓ５）。
【００３４】
次に、ｓｔ＿ＶＯＳＣ＝７の場合、ＶＯＳＣ＿ｒｅｓ＝０である。また、ｓｔ＿ＶＯＳＣ＝９よりＶＯＳＣ＝１である。このとき、Ｓ１の条件を満たさないのでＳ２へ進み、Ｓ２の条件を満たさないのでＳ３へ進み、Ｓ３の条件を満たさないのでＳ４へ進み、Ｓ４の条件を満たさないのでＳ５へ進み、ｓｔ＿ＶＯＳＣを１カウントアップさせ、ｓｔ＿ＶＯＳＣ＝８とする（Ｓ５）。
【００３５】
次に、ｓｔ＿ＶＯＳＣ＝８の場合、ＶＯＳＣ＿ｒｅｓ＝１である。また、ｓｔ＿ＶＯＳＣ＝８よりＶＯＳＣ＝１である。このとき、Ｓ１の条件を満たすのでＹ方向へ進み、ｓｔ＿ＶＯＳＣ＝１５（ｆ）とする（Ｓ６）。
次に、ｓｔ＿ＶＯＳＣ＝１５（ｆ）の場合、ＶＯＳＣ＿ｒｅｓ＝０である。また、ｓｔ＿ＶＯＳＣ＝１５（ｆ）よりＶＯＳＣ＝１である。このとき、Ｓ１の条件を満たさないのでＳ２へ進み、Ｓ２の条件を満たさないのでＳ３へ進み、Ｓ３の条件を満たすのでＹ方向へ進み、ｓｔ＿ＶＯＳＣ＝６とする（Ｓ８）。
【００３６】
また、Ｓ２でＶＯＳＣ＿ｒｅｓ＝１の場合、ｓｔ＿ＶＯＳＣ＝５となるようにする（Ｓ７）。また、Ｓ４でｓｔ＿ＶＯＳＣ＝１０の場合、ｓｔ＿ＶＯＳＣ＝５となるようにする（Ｓ９）。
このようにして、ＶｉｄｅｏＡＳＩＣ１２の動作をＳｍｏｏｔｈｉｎｇＡＳＩＣ１４と同期させることができる。
【００３７】
しかしながら、ＶｉｄｅｏＡＳＩＣ１２は、データを送出するためのクロック（ＲＣＬＫ）を自ら生成するため、ＶｉｄｅｏＡＳＩＣ１２の基準クロック（ＶＯＳＣ）を分周している。そのため、前述のＶＯＳＣ＿ｒｅｓが発生した時点でのＲＣＬＫの状態は、ＨとＬの２種類存在することになる。
【００３８】
図９は、ＶＯＳＣ＿ｒｅｓが発生した時点でのＲＣＬＫの状態がＨの場合を示し、図１０は、ＶＯＳＣ＿ｒｅｓが発生した時点でのＲＣＬＫの状態がＬの場合を示す。ＶｉｄｅｏＡＳＩＣの内部において、ＶＯＳＣの分周をしているので、プリンタエンジン３からの水平同期信号／ＢＤが入力されたときには、ＶＯＳＣ、ＲＣＬＫには、以下の４つの状態が存在する。
ＶＯＳＣ＝１，ＲＣＬＫ＝０（図９（ａ））
ＶＯＳＣ＝０，ＲＣＬＫ＝０（図９（ｂ））
ＶＯＳＣ＝１，ＲＣＬＫ＝１（図１０（ａ））
ＶＯＳＣ＝０，ＲＣＬＫ＝１（図１０（ｂ））
しかし、ＶｉｄｅｏＡＳＩＣ１２からのデータ（ＲＤ）送出のタイミングはＲＣＬＫに同期しているので、そのタイミングはＶＯＳＣで１クロック分以上のズレが生じてしまうことになる。そこで、ＲＣＬＫ＿ｓｔ生成部２３を設ける。
【００３９】
図１１は、ＲＣＬＫ＿ｓｔ生成部２３で行われるＲＣＬＫ＿ｓｔ生成のシーケンスを示す。同図において、先ずＶＯＳＣ＿ｒｅｓ＝１かつＲＣＬＫ＝１を満たすか否かの判定をする（Ｓ１０）。ここで、この条件を満たす場合（Ｓ１０がＹＥＳ）、ＲＣＬＫ＿ｓｔ＝１とする（Ｓ１３）。一方、上記条件を満たさない場合（Ｓ１０がＮＯ）、ＶＯＳＣ＿ｒｅｓ＝１であるか否かの判断を行う（Ｓ１１）。さらに、ここで上記条件を満たさない場合には（Ｓ１１がＮＯ）、処理を戻すが、上記条件を満たす場合（Ｓ１１がＹＥＳ）、ＲＣＬＫ＿ｓｔ＝０とする（Ｓ１２）。
【００４０】
このシーケンスにより、ＲＣＬＫ＿ｓｔを生成し、このＲＣＬＫ＿ｓｔによってＶＯＳＣ＿ｒｅｓが発生した時点でのＲＣＬＫの状態がＨかＬかを認識することができる。つまり、この図１１のシーケンスは、図９のタイミングＢ−１、図１０のタイミングＢ−２におけるＶＯＳＣ＿ｒｅｓとＲＣＬＫとの状態を見ている。このタイミングによれば、図９（ａ）では、（ＶＯＳＣ＿ｒｅｓ，ＲＣＬＫ）＝（１，０）であり、ＲＣＬＫ＿ｓｔ＝０である。図９（ｂ）では、（ＶＯＳＣ＿ｒｅｓ，ＲＣＬＫ）＝（１，０）であり、ＲＣＬＫ＿ｓｔ＝０である。
【００４１】
また、図１０（ａ）では、（ＶＯＳＣ＿ｒｅｓ，ＲＣＬＫ）＝（１，１）であり、ＲＣＬＫ＿ｓｔ＝１である。図１０（ｂ）では、（ＶＯＳＣ＿ｒｅｓ，ＲＣＬＫ）＝（１，１）であり、ＲＣＬＫ＿ｓｔ＝１である。
このＲＣＬＫ＿ｓｔにより２種類のデータ転送シーケンスをＶｉｄｅｏＤａｔａ生成部２２に持たせ、図１２に示すシーケンスにより、ＶｉｄｅｏＡＳＩＣ１２から受け取ったデータを、ＳｍｏｏｔｈｉｎｇＡＳＩＣ１４に送信する。
【００４２】
図１２は、ＶｉｄｅｏＤａｔａ生成部２２におけるシーケンサーの動作を示すフローチャートである。／ＲＳＹＮＣがＬになった時（／ＲＳＹＮＣ＝０）（Ｓ２０）、本フローが開始され、／ＲＬＧＴ＝０かつＲＣＬＫ＝０を満たすか否かを判断する（Ｓ２１）。この条件を満たさない場合、満たまで待ち状態になる。この条件を満たすとＲＣＬＫ＿ｓｔ＝０か否かを判断する（Ｓ２２）。
【００４３】
上記判断（Ｓ２２）において、ＲＣＬＫ＿ｓｔ＝０の場合（図９のタイミングＣ−１）、８ビットデータである／ＲＤ＿ｒを上位ビット側から順次／ＶＮに１ビットずつ格納する（図９のタイミングＤ−１）。具体的には、先ず８ビット目のデータ／ＲＤ＿ｒ［７］を／ＶＮへ格納し、変数Ｖｂｉｔ（／ＶＮに／ＲＤ＿ｒのデータを１ビットずつ格納するためのカウンタ）に６を格納する（Ｓ２３）。次に、／ＶＮに／ＲＤ＿ｒ［Ｖｂｉｔ］を格納し、Ｖｂｉｔをカウントダウンする（Ｓ２４）。処理（Ｓ２４）は、／ＲＤ＿ｒのデータ全てを／ＶＮに格納するまで繰り返す。
【００４４】
判断（Ｓ２２）において、ＲＣＬＫ＿ｓｔ＝１の場合（図１０のタイミングＣ−２）、／ＶＮに１を格納し、Ｖｂｉｔに６を格納する（Ｓ２５）。そして、ＲＣＬＫ＝１を満たすか否かを判断する（Ｓ２６）。この条件を満たさない場合、満たまで待ち状態になる。ＲＣＬＫ＝１となった場合、８ビットデータである／ＲＤ＿ｒを上位ビット側から順次／ＶＮに１ビットずつ格納する（図１０のタイミングＤ−２）が、本例において、ＲＣＬＫ＝０（Ｓ２２がＹＥＳ）場合、（ＲＣＬＫ＝１）とは４クロック（半周期分）のずれがあるので、／ＲＤ＿ｒの最上位ビットから順次ビットデータを取り出そうとすると、下位４ビットが取得できない。つまり、８ビット全てを／ＲＤ＿ｒから取得すると、／ＶＮの５〜８番目のビット情報が次の８ビット分の下位４ビットを出力してしまう。
【００４５】
そこで、下位４ビットについては、／ＲＤ＿ｒｒ［３：０］に予め取得していた下位４ビットのデータを取り出して／ＶＮに格納する。具体的には、先ず８ビット目のデータ／ＲＤ＿ｒ［７］を／ＶＮへ格納し、変数Ｖｂｉｔ（／ＶＮに／ＲＤ＿ｒのデータを１ビットずつ格納するためのカウンタ）に６を格納する（Ｓ２７）。次に、Ｖｂｉｔが４以上か否かを判断する（Ｓ２８）。Ｖｂｉｔが４以上である場合、／ＶＮに／ＲＤ＿ｒ［Ｖｂｉｔ］を格納し、Ｖｂｉｔをカウントダウンする（Ｓ２９）。そして、Ｖｂｉｔが４未満になるまで、処理（Ｓ２９）を継続する。
【００４６】
その後、判断（Ｓ２８）において、Ｖｂｉｔが４未満になると（Ｓ２８がＮＯ）、今度は／ＲＤ＿ｒｒ［Ｖｂｉｔ］からデータを取得することになる。／ＶＮに／ＲＤ＿ｒ［Ｖｂｉｔ］を格納し、Ｖｂｉｔをカウントダウンする（Ｓ３０）。そして、Ｖｂｉｔが４未満になるまで、処理（Ｓ３０）を継続する。そして、／ＲＳＹＮＣがＬになると（／ＲＳＹＮＣ＝０）、Ｓ２０へ戻る。
【００４７】
このようにして、最終ビデオデータ／ＶＮの出力されるタイミングが図９（ａ），（ｂ）、図１０（ａ），（ｂ）すべてで同じになっていることが分かる（図９のタイミングＤ−１、図１０のタイミングＤ−２）。
この一連の動作により、図９及び図１０に示す通り、非同期で動作しているプリンタエンジンに対して、自己が生成したＣＬＫに同期させてビデオ転送を行う制御回路（ＶｉｄｅｏＡＳＩＣ）でありながら、印刷データをプリンタエンジン３に同期させて転送することが可能となる。
【００４８】
以上のように、本実施形態によれば自己が生成したＣＬＫに同期させてビデオ転送を行う制御回路に対して、非同期で動作しているプリンタエンジンからのタイミングに合わせて、基準クロックのタイミングを変化させ、同期させてビデオ転送を行わせることができる。
【００４９】
また、自己が生成したＣＬＫに同期させてビデオ転送を行う制御回路に対して基準となるＣＬＫを供給することにより同期させるが、その基準となるＣＬＫを分周して使用されていても、条件別にデータ送出タイミングを変化させることによりビデオ転送制御側の分周回路をリセットする等の処理を行うことなく、正確なデータ受け渡しタイミングを得ることができる。
【００５０】
尚、上記実施形態の説明では、ＶｉｄｅｏＡＳＩＣを８ｂｉｔ、プリンタエンジンを１ｂｉｔのビデオ信号としたが、ＶｉｄｅｏＡＳＩＣに対する基準クロック周波数とデータを取得するタイミング（図１２のＶｂｉｔ）を変更すれば、お互いが何ｂｉｔであっても本発明を実施することができる。
【００５１】
また、上記実施形態の説明では、プリンタ装置におけるビデオ転送制御としたが、データ転送に関する制御であればビデオデータの転送に限らず適用することができる。
【００５２】
【発明の効果】
本発明によれば、非同期で動作するプリンタエンジンに対し、小規模な回路で印刷データを同期して転送することができる。すなわち、ＦＩＦＯを介するインターフェースコントローラと印刷機構との間のビデオデータの転送では、転送データの増量に伴って大容量の記憶容量が必要になるが、本発明に係るビデオデータ変換装置では、インターフェースコントローラと印刷機構とを同期させてビデオデータを転送することができる。したがって、転送データ量の増減に関わらず、ビデオデータを転送することが可能であり、ビデオデータ変換装置を小規模な回路で実現することができる。
【図面の簡単な説明】
【図１】本実施形態におけるプリンタ装置の構成概要を示す図である。
【図２】プリンタ装置内部の回路構成の概要を示す図である。
【図３】Ｖｉｄｅｏ制御変換回路の内部構成を示す図である。
【図４】ＶＯＳＣ＿ｒｅｓ生成部の回路構成の概要を示す図である。
【図５】プリンタエンジンからの水平同期信号／ＢＤが入力した時の信号動作を示すタイミングチャートの一例であり、
（ａ）ＶＯＳＣ＝１、ＲＣＬＫ＝０
（ｂ）ＶＯＳＣ＝１、ＲＣＬＫ＝１
【図６】図５に記載された領域Ａの一部の信号のみを抽出したタイミングチャートである。
【図７】ＶＯＳＣ＿ｒｅｓによるＶＯＳＣにパルスが発生するタイミングを示す図である。
【図８】ＶＯＳＣ生成部におけるＶＯＳＣ生成のフローを示す図である。
【図９】信号動作を示すタイミングチャート（その２）であり、ＶＯＳＣ＿ｒｅｓが発生した時点でのＲＣＬＫの状態がＨの場合を示すものである。
（ａ）ＶＯＳＣ＝１，ＲＣＬＫ＝０
（ｂ）ＶＯＳＣ＝０，ＲＣＬＫ＝０
【図１０】信号動作を示すタイミングチャートであり、ＶＯＳＣ＿ｒｅｓが発生した時点でのＲＣＬＫの状態がＬの場合を示すものである。
（ａ）ＶＯＳＣ＝１，ＲＣＬＫ＝１
（ｂ）ＶＯＳＣ＝０，ＲＣＬＫ＝１
【図１１】ＲＣＬＫ＿ｓｔ生成部で行われるＲＣＬＫ＿ｓｔ生成のシーケンスを示す図である。
【図１２】ＶｉｄｅｏＤａｔａ生成部におけるシーケンサーの動作フローを示す図である。
【符号の説明】
１      プリンタ
２      Ｉ／Ｆコントローラ
３      プリンタエンジン
４      ヘッドコントローラ
５      エンジンコントローラ
６      ホストコンピュータ
１０    ＣＰＵ
１１    主記憶メモリ
１２    ＶｉｄｅｏＡＳＩＣ
１３    Ｖｉｄｅｏ制御変換回路
１４    ＳｍｏｏｔｈｉｎｇＡＳＩＣ
１５    発振器
１６    バス
２０、２１  Ｆ／Ｆ回路
２２    ＶｉｄｅｏＤａｔａ生成部
２３    ＲＣＬＫ＿ｓｔ生成部
２４    ＶＯＳＣ＿ｒｅｓ生成部
２５    ＶＯＳＣ生成部
３０    Ｆ／Ｆ回路
３１    ＡＮＤ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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