(57)【要約】【課題】ダイナミック型のメモリセルがマトリクス状に配列されたメモリセルアレイを有する半導体メモリ装置において、リードアクセスにおけるアクセス速度の高速化を可能とする。【解決手段】リードサイクルにおいて、外部アクセス制御部は、アウトプットイネーブル信号がアクティブ状態に変化すると直ちにアクティブ状態に変化し、メモリセルアレイから読み出された信号をラッチするためのラッチ信号がアクティブ状態に変化後非アクティブ状態に変化することによって、読み出された信号のラッチが開始されると直ちに非アクティブ状態に戻る外部アクセス実行タイミング信号を出力する。リフレッシュ制御部は、リフレッシュ要求信号がアクティブ状態であった場合において、ラッチ信号がアクティブ状態に変化したときに、その変化に応じて一定期間アクティブ状態に変化するリフレッシュ実行タイミング信号を出力する。【選択図】        図５
2004246946.tif 000002
【特許請求の範囲】
【請求項１】
ダイナミック型のメモリセルがマトリクス状に配列されたメモリセルアレイを有する半導体メモリ装置であって、
外部装置から供給されるアウトプットイネーブル信号がアクティブ状態に変化するリードサイクルにおいて、
前記メモリセルアレイへのアクセス動作の実行タイミングを示す外部アクセス実行タイミング信号であって、前記アウトプットイネーブル信号がアクティブ状態に変化すると直ちにアクティブ状態に変化し、前記メモリセルアレイから読み出された信号をラッチするためのラッチ信号がアクティブ状態に変化後非アクティブ状態に変化することによって、前記読み出された信号のラッチが開始されると直ちに非アクティブ状態に戻る外部アクセス実行タイミング信号を出力する外部アクセス制御部と、
前記メモリセルアレイに対するリフレッシュ動作の実行タイミングを示すリフレッシュ実行タイミング信号であって、前記メモリセルアレイに対してリフレッシュ動作を実行すべきことを示すリフレッシュ要求信号がアクティブ状態であった場合において、前記ラッチ信号がアクティブ状態に変化したときに、その変化に応じて一定期間アクティブ状態に変化するリフレッシュ実行タイミング信号を出力するリフレッシュ制御部と、を備えることを特徴とする半導体メモリ装置。
【請求項２】
請求項１記載の半導体メモリ装置であって、
外部装置から供給されるライトイネーブル信号がアクティブ状態に変化するライトサイクルにおいて、
前記リフレッシュ制御部は、前記リフレッシュ実行タイミング信号として、前記リフレッシュ要求信号がアクティブ状態であった場合に、前記ライトイネーブル信号がアクティブ状態に変化したときに、その変化に応じて前記一定期間アクティブ状態に変化する信号を出力し、
前記外部アクセス制御部は、前記外部アクセス実行タイミング信号として、前記リフレッシュ実行タイミング信号が非アクティブ状態に戻ると、その変化に応じてアクティブ状態に変化し、前記ライトイネーブル信号が非アクティブ状態に戻ると、その変化に応じて非アクティブ状態に戻る信号を出力する、半導体メモリ装置。
【請求項３】
ダイナミック型のメモリセルがマトリクス状に配列されたメモリセルアレイを有する半導体メモリ装置であって、
外部装置から供給されるアウトプットイネーブル信号がアクティブ状態に変化するリードサイクルにおいて、
前記メモリセルアレイへのアクセス動作の実行タイミングを示す外部アクセス実行タイミング信号であって、前記アウトプットイネーブル信号がアクティブ状態に変化すると、その変化に応じてアクティブ状態に変化し、前記メモリセルアレイから読み出された信号をラッチするためのラッチ信号がアクティブ状態に変化後非アクティブ状態に変化して、前記読み出された信号のラッチが開始されると非アクティブ状態に戻る外部アクセス実行タイミング信号を出力する外部アクセス制御部と、
前記メモリセルアレイに対するリフレッシュ動作の実行タイミングを示すリフレッシュ実行タイミング信号であって、前記メモリセルアレイに対してリフレッシュ動作を実行すべきことを示すリフレッシュ要求信号がアクティブ状態であった場合において、前記アウトプットイネーブル信号が非アクティブ状態に戻ったときに、その変化に応じて一定期間アクティブ状態に変化するリフレッシュ実行タイミング信号を出力するリフレッシュ制御部と、を備えることを特徴とする半導体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、ダイナミック型のメモリセルがマトリクス状に配列されたメモリセルアレイを有する半導体メモリ装置において、外部装置から供給されるアウトプットイネーブル信号に同期して実行される読み出し動作の高速化を図る技術に関する。
【０００２】
【従来の技術】
半導体メモリ装置としては、一般的にＤＲＡＭやＳＲＡＭが用いられている。良く知られているように、ＤＲＡＭはＳＲＡＭに比べて安価で大容量であるが、リフレッシュ動作が必要である。一方、ＳＲＡＭはリフレッシュ動作は不要で使い易いが、ＤＲＡＭに比べて高価であり、また容量が小さい。
【０００３】
ＤＲＡＭとＳＲＡＭの利点を両方備えるように開発された半導体メモリ装置として、仮想ＳＲＡＭ（ＶＳＲＡＭ，Ｖｉｒｔｕａｌｌｙ  Ｓｔａｔｉｃ  ＲＡＭ）が知られている。仮想ＳＲＡＭ（「擬似ＳＲＡＭ（ＰＳＲＡＭ，Ｐｓｅｕｄｏ  Ｓｔａｔｉｃ  ＲＡＭ  ）」とも呼ばれる）は、ＤＲＡＭと同じダイナミック型のメモリセルを含むメモリセルアレイを備えているとともに、リフレッシュコントローラ（リフレッシュ制御部）を内蔵しており、外部装置から供給されるアウトプットイネーブル信号またはライトイネーブル信号に同期してリフレッシュ動作を内部で実行している。
【０００４】
なお、仮想ＳＲＡＭのリフレッシュ制御に関する先行技術として、例えば、特許文献１に記載のものがあげられる。
【０００５】
【特許文献１】
特開２００２−７４９４５号公報
【０００６】
【発明が解決しようとする課題】
ここで、半導体メモリ装置からのデータの読み出しの速度は、通常、速いほうが好ましく、仮想ＳＲＡＭにおいてもその速度の高速化が望まれている。
【０００７】
しかしながら、従来の仮想ＳＲＡＭでは、外部装置との間でデータの読み出し（以下、「リードアクセス」、あるいは、単に「アクセス」とも呼ぶ）が実行されるリード・オペレーションサイクルにおいて、リフレッシュ動作がリードアクセス動作に優先して行われるため、リードアクセスにとって、リフレッシュ動作が実行される間は待時間となって、リードアクセス動作におけるアクセス速度が遅くなる場合がある。なお、以下では、リード・オペレーションサイクルを単に「リードサイクル」とも呼び、書き込み（以下、「ライトアクセス」、あるいは、単に「アクセス」とも呼ぶ）が実行されるライト・オペレーションサイクルを単に「ライトサイクル」とも呼ぶ。
【０００８】
この発明は、上述した従来の課題を解決するためになされたものであり、仮想ＳＲＡＭのようなダイナミック型のメモリセルがマトリクス状に配列されたメモリセルアレイを有する半導体メモリ装置において、リードアクセスにおけるアクセス速度の高速化を可能とする技術を提供することを目的とする。
【０００９】
【課題を解決するための手段およびその作用・効果】
上記目的を達成するために、第１の半導体メモリ装置は、ダイナミック型のメモリセルがマトリクス状に配列されたメモリセルアレイを有する半導体メモリ装置であって、
外部装置から供給されるアウトプットイネーブル信号がアクティブ状態に変化するリードサイクルにおいて、
前記メモリセルアレイへのアクセス動作の実行タイミングを示す外部アクセス実行タイミング信号であって、前記アウトプットイネーブル信号がアクティブ状態に変化すると直ちにアクティブ状態に変化し、前記メモリセルアレイから読み出された信号をラッチするためのラッチ信号がアクティブ状態に変化後非アクティブ状態に変化することによって、前記読み出された信号のラッチが開始されると直ちに非アクティブ状態に戻る外部アクセス実行タイミング信号を出力する外部アクセス制御部と、
前記メモリセルアレイに対するリフレッシュ動作の実行タイミングを示すリフレッシュ実行タイミング信号であって、前記メモリセルアレイに対してリフレッシュ動作を実行すべきことを示すリフレッシュ要求信号がアクティブ状態であった場合において、前記ラッチ信号がアクティブ状態に変化したときに、その変化に応じて一定期間アクティブ状態に変化するリフレッシュ実行タイミング信号を出力するリフレッシュ制御部と、を備えることを特徴とする。
【００１０】
上記第１の半導体メモリ装置では、リードサイクルにおいては、外部アクセス実行タイミング信号は、アウトプットイネーブル信号がアクティブ状態に変化すると直ちにアクティブ状態に変化し、ラッチ信号がアクティブ状態に変化後非アクティブ状態に変化することによって、読み出された信号のラッチが開始されると非アクティブ状態に戻る。そして、リフレッシュ実行タイミング信号は、リフレッシュ要求信号がアクティブ状態であった場合において、ラッチ信号がアクティブ状態に変化したときに、その変化に応じて一定期間アクティブ状態に変化する。従って、本発明の第１の半導体メモリ装置では、リードサイクルにおいて、読み出しアクセス動作がリフレッシュ動作に優先して実行されるので、従来のようにリフレッシュ動作がリードアクセス動作に優先して実行される場合に比べて、アクセス速度の高速化を図ることが可能である。
【００１１】
また、読み出された信号のラッチが開始されると外部アクセス実行タイミング信号が非アクティブ状態となるとともに、リフレッシュ実行タイミング信号が一定期間アクティブ状態となってリフレッシュが実行される。これにより、リードサイクル中において、ラッチされた読み出し信号が外部装置内で取得されるために要する期間中に、リフレッシュ動作を実行させることができるので、リードサイクル中にリフレッシュ動作のための期間を独立して設定する場合に比べて、リードサイクル時間を短くすることができる。
【００１２】
また、上記第１の半導体メモリ装置では、
外部装置から供給されるライトイネーブル信号がアクティブ状態に変化するライトサイクルにおいて、
前記リフレッシュ制御部は、前記リフレッシュ実行タイミング信号として、前記リフレッシュ要求信号がアクティブ状態であった場合に、前記ライトイネーブル信号がアクティブ状態に変化したときに、その変化に応じて前記一定期間アクティブ状態に変化する信号を出力し、
前記外部アクセス制御部は、前記外部アクセス実行タイミング信号として、前記リフレッシュ実行タイミング信号が非アクティブ状態に戻ると、その変化に応じてアクティブ状態に変化し、前記ライトイネーブル信号が非アクティブ状態に戻ると、その変化に応じて非アクティブ状態に戻る信号を出力することが好ましい。
【００１３】
このようにすれば、ライトサイクルの終了後リードサイクルが開始された場合においても、リフレッシュ動作に優先して読み出しアクセス動作が実行されるので、従来のように読み出しアクセス動作に優先してリフレッシュ動作が実行される場合に比べて、アクセス速度の高速化を図ることが可能である。
【００１４】
第２の半導体メモリ装置は、
ダイナミック型のメモリセルがマトリクス状に配列されたメモリセルアレイを有する半導体メモリ装置であって、
外部装置から供給されるアウトプットイネーブル信号がアクティブ状態に変化するリードサイクルにおいて、
前記メモリセルアレイへのアクセス動作の実行タイミングを示す外部アクセス実行タイミング信号であって、前記アウトプットイネーブル信号がアクティブ状態に変化すると、その変化に応じてアクティブ状態に変化し、前記メモリセルアレイから読み出された信号をラッチするためのラッチ信号がアクティブ状態に変化後非アクティブ状態に変化して、前記読み出された信号のラッチが開始されると非アクティブ状態に戻る外部アクセス実行タイミング信号を出力する外部アクセス制御部と、
前記メモリセルアレイに対するリフレッシュ動作の実行タイミングを示すリフレッシュ実行タイミング信号であって、前記メモリセルアレイに対してリフレッシュ動作を実行すべきことを示すリフレッシュ要求信号がアクティブ状態であった場合において、前記アウトプットイネーブル信号が非アクティブ状態に戻ったときに、その変化に応じて一定期間アクティブ状態に変化するリフレッシュ実行タイミング信号を出力するリフレッシュ制御部と、を備えることを特徴とする。
【００１５】
上記第２の半導体メモリ装置においては、アウトプットイネーブル信号が非アクティブ状態に戻ったときに、直ちにリフレッシュ実行タイミング信号を一定期間アクティブ状態としてリフレッシュ動作を実行させることができるので、リードサイクルにおけるアクセス速度の高速化を図ることが可能である。
【００１６】
なお、本発明は、種々の形態で実現することが可能であり、例えば、半導体メモリ装置、半導体メモリ装置の制御方法、および、半導体メモリ装置を備えた電子機器等の形態で実現することができる。
【００１７】
【発明の実施の形態】
次に、本発明の実施の形態を実施例に基づいて以下の順序で説明する。
Ａ．半導体メモリ装置の端子構成と動作状態の概要：
Ｂ．半導体メモリ装置内部の構成：
Ｃ．第１実施例：
Ｃ１．リードサイクルが連続して実行される場合の動作：
Ｃ１．１．実施例：
Ｃ１．２．比較例：
Ｃ１．３．アクセス速度の比較：
Ｃ２．ライトサイクルの後リードサイクルが実行される場合の動作：
Ｃ２．１．実施例：
Ｃ２．２．比較例：
Ｃ２．３．アクセス速度の比較：
Ｄ．第２実施例：
Ｅ．電子機器への適用例：
【００１８】
Ａ．半導体メモリ装置の端子構成と動作状態の概要：
図１は、本発明の半導体メモリ装置の一実施例としてのメモリチップ１０の端子構成を示す説明図である。メモリチップ１０は、以下のような端子を有している。
【００１９】
Ａ０〜Ａ１９：アドレス入力端子（２０本），
＃ＣＳ：チップセレクト入力端子，
＃ＷＥ：ライトイネーブル入力端子，
＃ＯＥ：アウトプットイネーブル入力端子（出力許可信号入力端子），
ＩＯ０〜ＩＯ１５：入出力データ端子（１６本）。
【００２０】
なお、以下の説明では、端子名と信号名とに同じ符号を用いている。端子名（信号名）の先頭に「＃」が付されているものは、負論理であることを意味している。アドレス入力端子Ａ０〜Ａ１９と入出力データ端子ＩＯ０〜ＩＯ１５はそれぞれ複数本設けられているが、図１では簡略化されて描かれている。また、電源端子等の以下の説明で特に必要としない他の端子は省略されている。
【００２１】
このメモリチップ１０は、仮想ＳＲＡＭ（ＶＳＲＡＭ）として構成されている。ただし、ＳＲＡＭと異なり、ダイナミック型のメモリセルが用いられているので、所定期間内にリフレッシュが必要となる。このため、メモリチップ１０の内部には、外部アクセスコントローラ７０とともにリフレッシュコントローラ８０が内蔵されている。この外部アクセスコントローラ７０が本発明の外部アクセス制御部に相当し、リフレッシュコントローラ８０が本発明のリフレッシュ制御部に相当する。
【００２２】
本明細書では、外部アクセスコントローラを介して実行される外部装置（制御装置）からのデータの読み出しや書き込みの動作を「外部アクセス」あるいは単に「アクセス」と呼ぶ場合もある。また、リフレッシュコントローラによるリフレッシュ動作を「内部リフレッシュ」または単に「リフレッシュ」と呼ぶ場合もある。また、リフレッシュを「ＲＦ」と略す場合もある。
【００２３】
メモリチップ１０内の回路は、外部装置から供給されるアウトプットイネーブル信号＃ＯＥまたはライトイネーブル信号＃ＷＥ信号に同期して動作する。すなわち、このメモリチップ１０は、同期型の仮想ＳＲＡＭである。
【００２４】
図１に示すチップセレクト信号＃ＣＳは、メモリチップ１０の動作状態を制御するための信号である。図２は、チップセレクト信号＃ＣＳの信号レベルに応じたメモリチップ１０の動作状態の区分を示す説明図である。なお、本明細書において、「Ｈレベル」は２値信号の２つのレベルのうちの「１」レベルを意味し、「Ｌレベル」は「０」レベルを意味している。
【００２５】
チップセレクト信号＃ＣＳがＬレベル（アクティブ状態）のときは、内部の動作状態がオペレーションモードとなり、リード・オペレーションサイクルあるいはライト・オペレーションサイクル（以下、単に「オペレーションサイクル」または「リード／ライトサイクル」とも呼ぶ）が行われる。オペレーションサイクルでは、外部アクセスの実行が可能であり、適時、内部リフレッシュが実行される。
【００２６】
チップセレクト信号＃ＣＳがＨレベル（非アクティブ状態）のときには、内部の動作状態がスタンバイモードとなる。スタンバイモードでは、外部アクセスの実行が禁止されるため、メモリセルアレイ内に含まれるすべてのワード線が非活性状態とされる。但し、内部リフレッシュが行われるときには、後述するように、リフレッシュコントローラ８０で発生するリフレッシュアドレスで指定されたワード線が選択されて活性化される。
【００２７】
なお、リフレッシュ動作は、オペレーションモードでは第１のリフレッシュモードに従って実行され、スタンバイモードでは第２のリフレッシュモードに従って実行される。第１のリフレッシュモードでは、リフレッシュコントローラ８０においてリフレッシュタイミング信号が発生した後に、アウトプットイネーブル信号＃ＯＥまたはライトイネーブル信号＃ＷＥに同期してリフレッシュが開始される。一方、第２のリフレッシュモードでは、リフレッシュタイミング信号が発生すると直ちにリフレッシュが開始される。このように、このメモリチップ１０は、２つの動作状態にそれぞれ適したリフレッシュモードに従ってリフレッシュを実行する。
【００２８】
なお、本明細書において、「ある信号がアウトプットイネーブル信号またはライトイネーブル信号に同期する」という文言は、その信号がアウトプットイネーブル信号またはライトイネーブル信号のエッジと同じ時刻に発生することを必ずしも意味している訳ではなく、アウトプットイネーブル信号またはライトイネーブル信号のエッジと一定の時間的な関係を保って発生することを意味している。
【００２９】
図１に示すアドレスＡ０〜Ａ１９は、２０ビットであり、１メガワードのアドレスを指定する。また、入出力データＩＯ０〜ＩＯ１５は、１ワード分の１６ビットのデータである。すなわち、アドレスＡ０〜Ａ１９の１つの値は１６ビット（１ワード）に対応しており、一度に１６ビットの入出力データＩＯ０〜ＩＯ１５を入出力することができる。
【００３０】
オペレーションモードでは、アウトプットイネーブル信号＃ＯＥがＨレベル（非アクティブ状態）でライトイネーブル信号＃ＷＥがＬレベル（アクティブ状態）になるとライトサイクルが実行され、入出力データ端子ＩＯ０〜ＩＯ１５からデータの入力が可能になる。また、ライトイネーブル信号＃ＷＥがＨレベル（非アクティブ状態）でアウトプットイネーブル信号＃ＯＥがＬレベル（アクティブ状態）になるとリードサイクルが実行され、入出力データ端子ＩＯ０〜ＩＯ１５からデータの出力が可能になる。
【００３１】
図３は、メモリチップ１０の動作の概要を示すタイミングチャートである。図２に示した２つの動作状態（オペレーションモード、スタンバイモード）のいずれであるかは、図３（ａ）に示すチップセレクト信号＃ＣＳの変化に応じて、随時判断される。
【００３２】
図３の最初の４つのサイクルでは、チップセレクト信号＃ＣＳがＬレベルであるので、動作状態がオペレーションモードとなり、オペレーションサイクルが実行されている。オペレーションモードでは、アウトプットイネーブル信号＃ＯＥまたはライトイネーブル信号＃ＷＥに同期して読み出し（リードサイクル）と書き込み（ライトサイクル）のいずれかが実行される。図３は、第１、第２、および第４番目のサイクルでリードサイクルが、第３番目のサイクルでライトサイクルが実行されている状態を示している。
【００３３】
なお、アウトプットイネーブル信号＃ＯＥの最短周期Ｔｃは、このメモリチップ１０のサイクルタイム（「サイクル周期」とも呼ばれる）に相当する。サイクルタイムＴｃは、例えばランダムアクセスにおいては約５０ｎｓから約１００ｎｓの範囲の値に設定される。
【００３４】
図３の４番目のサイクルの終了以降は、チップセレクト信号＃ＣＳがＨレベルに立ち上がっているので、動作状態がスタンバイモードとなっている状態を示している。
【００３５】
Ｂ．半導体メモリ装置内部の構成：
図４は、メモリチップ１０の内部構成を示すブロック図である。このメモリチップ１０は、アドレスバッファ２０と、メモリセルアレイ３０と、データ入出力バッファ４０と、行デコーダ５０と、列デコーダ６０と、外部アクセスコントローラ７０と、リフレッシュコントローラ８０とを備えている。
【００３６】
メモリセルアレイ３０の構成は、典型的なＤＲＡＭのメモリセルアレイと同じである。すなわち、メモリセルアレイ３０は、１トランジスタ１キャパシタ型の複数のメモリセルがマトリクス状に配列されたものである。各メモリセルには、図示しないワード線とビット線対（データ線対とも呼ばれる）とが接続されている。なお、本例では、行方向に４０９６列、列方向に２５６×１６列（４０９６列）、すなわち、１メガワード（１６メガビット）のメモリセルがマトリクス状に配列されている。
【００３７】
アドレスバッファ２０は、外部装置から与えられた複数のアドレスを他の内部回路に供給する回路である。本例では、２０ビットのアドレス（外部アドレス）Ａ０〜Ａ１９が与えられており、２０ビットの内部アドレスＡＤＤ０〜ＡＤＤ１９として他の内部回路に供給する。具体的には、下位８ビットの内部アドレスＡＤＤ０〜ＡＤＤ７は列アドレスとして列デコーダ６０に供給され、上位１２ビットの内部アドレスＡＤＤ８〜ＡＤＤ１９は行アドレスとして行デコーダ５０に供給されている。
【００３８】
行デコーダ５０は、アドレスバッファ２０から供給される１２ビットの行アドレスＡＤＤ８〜ＡＤＤ１９とリフレッシュコントローラ８０から供給される１２ビットのリフレッシュアドレスＲＡＤ８〜ＲＡＤ１９のいずれかに従ってメモリセルアレイ３０内の４０９６本のワード線のうちの１本を選択して活性化する。なお、行アドレスＡＤＤ８〜ＡＤＤ１９かリフレッシュアドレスＲＡＤ８〜ＲＡＤ１９かの選択は、外部アクセスコントローラ７０から供給される外部アクセス実行タイミング信号＃ＥＸおよびリフレッシュコントローラ８０から供給されるリフレッシュ実行タイミング信号＃ＲＦに従って行われる。
【００３９】
列デコーダ６０は、供給される列アドレスＡＤＤ０〜ＡＤＤ７に従ってメモリセルアレイ３０内の複数組のビット線対の中の１ワード（１６ビット）分のビット線対を同時に選択する。なお、列デコーダ６０によるビット線対の選択も、外部アクセス実行タイミング信号＃ＥＸに従って行われる。
【００４０】
従って、１２ビットの行アドレスＡＤＤ８〜ＡＤＤ１９と８ビットの列アドレスＡＤＤ０〜ＡＤＤ７とによって、１メガワード（１６メガビット）のメモリセルを有するメモリセルアレイ３０の中から１ワード（１６ビット）分のメモリセルが選択される。
【００４１】
選択されたメモリセルに対応する１ワード分のデータは、データ入出力バッファ４０を介して読み出され、あるいは書き込まれる。すなわち、外部装置は、メモリチップ１０に１つのアドレスＡ０〜Ａ１９を入力することにより、メモリセルアレイ３０内の１ワード分のメモリセルに同時にアクセスすることが可能である。なお、データ入出力バッファ４０には、図示しない読み出し回路や書き込み回路が含まれており、データ入出力バッファ４０とメモリセルアレイ３０との間のデータのやり取りを可能とする。また、メモリセルアレイ３０またはデータ入出力バッファ４０内には、図示しない、プリチャージ回路やセンスアンプ、プリアンプ、読み出しデータのラッチ回路、データの書き込み回路なども設けられている。
【００４２】
外部アクセスコントローラ７０は、アービタ１００と、外部アクセス要求信号発生回路１２０と、外部アクセス実行タイミング信号発生回路１３０と、Ｒ／Ｗ信号発生回路１４０とを備えている。
【００４３】
アービタ１００は、リードアクセス要求信号ＲＲＱおよびライトアクセス要求信号ＷＲＱに基づいて外部アクセスアービタ信号ＥＸＡＢを発生する。
【００４４】
外部アクセス要求信号発生回路１２０は、アウトプットイネーブル信号＃ＯＥに同期してリードアクセス要求信号ＲＲＱを発生し、ライトイネーブル信号＃ＷＥに同期してライトアクセス要求信号ＷＲＱを発生する。
【００４５】
外部アクセス実行タイミング信号発生回路１３０は、チップセレクト信号＃ＣＳがアクティブ状態であるオペレーションモードにおいて、アービタ１００から供給される外部アクセスアービタ信号ＥＸＡＢと、外部アクセス要求信号発生回路１２０から供給されるリードアクセス要求信号ＲＲＱおよびライトアクセス要求信号ＷＲＱと、Ｒ／Ｗ信号発生回路１４０から供給される読み出しラッチ信号ＲＤＬＴとに基づいて外部アクセス実行タイミング信号＃ＥＸを発生し、行デコーダ５０および列デコーダ６０の動作を制御する。なお、チップセレクト信号＃ＣＳが非アクティブ状態であるスタンバイモードでは、外部アクセス実行タイミング信号＃ＥＸを発生しない。
【００４６】
Ｒ／Ｗ信号発生回路１４０は、チップセレクト信号＃ＣＳ、ライトイネーブル信号＃ＷＥ、およびアウトプットイネーブル信号＃ＯＥに基づいて、データ入出力バッファ４０を介して実行されるデータの入出力を制御するための種々の信号を発生し、メモリセルアレイ３０へのデータの書き込みあるいは読み出しを制御する。例えば、アービタ１００および外部アクセス実行タイミング信号発生回路１３０にも供給される読み出しラッチ信号ＲＤＬＴを発生する。
【００４７】
リフレッシュコントローラ８０は、リフレッシュタイマ１５０と、リフレッシュ要求信号発生回路１６０と、リフレッシュ実行タイミング信号発生回路１７０と、リフレッシュアドレス発生回路１８０とを備えている。また、外部アクセスコントローラ７０に含まれているアービタ１００も、リフレッシュコントローラ８０の構成要素である。
【００４８】
アービタ１００は、ライトアクセス要求信号ＷＲＱおよび読み出しラッチ信号ＲＤＬＴに基づいてリフレッシュアービタ信号ＲＦＡＢを発生する。
【００４９】
リフレッシュタイマ１５０は、リフレッシュタイミング信号ＲＦＴＭとして、一定のリフレッシュサイクル毎に一定期間アクティブ状態となるパルス信号を出力する。リフレッシュタイマ１５０は、例えばリングオシレータによって構成される。
【００５０】
リフレッシュ要求信号発生回路１６０は、リフレッシュタイマ１５０から供給されるリフレッシュタイミング信号ＲＦＴＭに同期してリフレッシュ要求信号ＲＦＲＱを発生する。
【００５１】
リフレッシュ実行タイミング信号発生回路１７０は、チップセレクト信号＃ＣＳがアクティブ状態（Ｌレベル）であるオペレーションモードにおいて、リフレッシュ要求信号発生回路１６０から供給されるリフレッシュ要求信号ＲＦＲＱに加えて、アービタ１００から供給されるリフレッシュアービタ信号ＲＦＡＢおよび外部アクセス要求信号発生回路１２０から供給されるライトアクセス要求信号ＷＲＱに基づいてリフレッシュ実行タイミング信号＃ＲＦを発生する。なお、リフレッシュ実行タイミング信号発生回路１７０は、チップセレクト信号＃ＣＳが非アクティブ状態（Ｈレベル）であるスタンバイモードにおいては、リフレッシュ要求信号ＲＦＲＱに基づいてリフレッシュ実行タイミング信号＃ＲＦを発生する。
【００５２】
リフレッシュアドレス発生回路１８０は、リフレッシュ要求信号ＲＦＲＱに基づいて１２ビットのリフレッシュアドレスＲＡ８〜ＲＡ１９を発生する。リフレッシュアドレス発生回路１８０は、例えば１２ビットのカウンタにより構成される。
【００５３】
なお、上記外部アクセスコントローラ７０およびリフレッシュコントローラ８０を構成する各ブロックは、後述する動作を実現する一般的な種々の論理回路により容易に構成可能であり、ここではその説明を省略する。
【００５４】
Ｃ．第１実施例：
以下では、オペレーションモードにおける外部アクセスコントローラ７０およびリフレッシュコントローラ８０の動作を、（１）リードサイクルが連続して実行されている場合、（２）ライトサイクルの後リードサイクルが実行される場合に分けて説明する。
【００５５】
なお、スタンバイモードにおいては、リフレッシュタイミング信号ＲＦＴＭのＨレベル（アクティブ状態）への変化に同期してリフレッシュ要求信号ＲＦＲＱがＨレベル（アクティブ状態）に変化すると、これに応じて直ちにリフレッシュ実行タイミング信号＃ＲＦが一定期間自動的にＬレベル（アクティブ状態）となって、リフレッシュ動作が実行される。
【００５６】
Ｃ１．リードサイクルが連続して実行されている場合の動作：
Ｃ１．１．実施例：
図５は、リードサイクルが連続して実行される場合における各信号のタイミングチャートである。
【００５７】
図５の時刻ｔ１からｔ２までのサイクルはリフレッシュ動作が実行されないサイクルを示し、時刻ｔ２から時刻ｔ３までのサイクルはリフレッシュ動作が実行されるサイクルを示している。
【００５８】
リードサイクルでは、ライトイネーブル信号＃ＷＥは、図５（ｂ）に示すようにＨレベル（非アクティブ状態）とされる。アウトプットイネーブル信号＃ＯＥは、図５（ｃ）に示すように各サイクルの開始時刻においてＨレベル（非アクティブ状態）に変化し、一定時間ｔｏｅｐの経過後Ｌレベル（アクティブ状態）に変化する。この一定時間ｔｏｅｐは、外部アドレスＡＤＤのスキューを吸収するために設定される。この一定時間ｔｏｅｐは、通常、アドレスＡＤＤの想定される変化時刻に対するセットアップ時間とホールド時間により決められている。
【００５９】
まず、時刻ｔ１からｔ２までのサイクルについて説明する。アウトプットイネーブル信号＃ＯＥが、時刻ｔ１においてＨレベルに変化すると、図５（ｆ）に示すリードアクセス要求信号ＲＲＱは、この変化に応じてＬレベル（非アクティブ状態）に変化する。そして、アウトプットイネーブル信号＃ＯＥがＨレベルに変化してから一定時間ｔｏｅｐの経過後に、アウトプットイネーブル信号＃ＯＥがＬレベルに変化すると、リードアクセス要求信号ＲＲＱは、この変化に従ってＨレベル（アクティブ状態）に変化する。なお、図５（ｇ）に示すライトアクセス要求信号ＷＲＱも、ライトイネーブル信号＃ＷＥに同期して変化する信号であるが、図５（ｂ）に示すライトイネーブル信号＃ＷＥがＨレベル（非アクティブ状態）のままであるので、同様にＬレベル（非アクティブ状態）のままである。
【００６０】
リードアクセス要求信号ＲＲＱがＨレベルに変化すると、図５（ｊ）に示す外部アクセスアービタ信号ＥＸＡＢは、この変化に従ってＨレベル（アクティブ状態）に変化する。外部アクセスアービタ信号ＥＸＡＢがＨレベルに変化すると、図５（ｋ）に示す外部アクセス実行タイミング信号＃ＥＸは、この変化に従ってＨレベル（非アクティブ状態）からＬレベル（アクティブ状態）に変化する。外部アクセス実行タイミング信号＃ＥＸがＬレベルに変化すると、図５（ａ）に示す外部アドレスＡＤＤ（Ａ０〜Ａ１９＝”ａ”）に対応するワード線ＷＬが、図５（ｌ）に示すように活性化され、図５（ｍ）に示すように読み出し信号ＲＤが出力される。なお、図５（ｌ）の信号波形は、便宜上複数のワード線の波形を１つのワード線の波形として示している。また、以下の説明で図示するタイミングチャートにおいても同様である。
【００６１】
読み出し信号ＲＤが安定に出力され得る時刻には、図５（ｎ）に示すように、読み出しラッチ信号ＲＤＬＴとして、外部アクセス実行タイミング信号＃ＥＸのＬレベルの変化に基づいてＨレベルに変化するパルス信号が発生する。読み出しラッチ信号ＲＤＬＴは、読み出し信号ＲＤが安定に出力され得る時刻にＨレベルに変化して読み出し信号ＲＤをサンプリングし、その後再びＬレベルに変化してサンプリングした読み出し信号ＲＤをラッチするためのラッチ信号である。
【００６２】
読み出しラッチ信号ＲＤＬＴがＬレベルに変化して、読み出し信号ＲＤのラッチが開始されると、これに応じて、外部アクセス実行タイミング信号＃ＥＸは、図５（ｋ）に示すように、Ｈレベル（非アクティブ状態）に変化する。外部アクセス実行タイミング信号＃ＥＸがＨレベルに変化すると、活性化されていたワード線ＷＬが非活性化されて、選択されていたメモリセルからのデータの読み出しが終了する。ただし、読み出し信号ＲＤは既にラッチされているので、ラッチされた読み出し信号ＲＤは、アウトプットイネーブル信号＃ＯＥがＬレベルである間、図５（ｏ）に示すように、出力データ信号ＩＯ（ＩＯ０〜ＩＯ１５）として出力される。これにより、外部アドレスＡＤＤ（＝”ａ”）に対応するメモリセルのリードアクセスが実行される。
【００６３】
ここで、図５（ｈ）に示すリフレッシュアービタ信号ＲＦＡＢは、読み出しラッチ信号ＲＤＬＴがＨレベルに変化すると、これに応じてＨレベルに変化するパルス信号である。図示しない時刻ｔ１よりも前のサイクルでは、図５（ｄ）に示すリフレッシュタイミング信号ＲＦＴＭがＨレベル（アクティブ状態）に変化しておらず、これに従って図５（ｅ）に示すリフレッシュ要求信号ＲＦＲＱもＨレベル（アクティブ状態）に変化していないので、リフレッシュアービタ信号ＲＦＡＢがＨレベルに変化した時刻においても、リフレッシュ要求信号ＲＦＲＱはＬレベルである。このため、図５（ｉ）に示すリフレッシュ実行タイミング信号＃ＲＦはＨレベル（非アクティブ状態）を維持し、時刻ｔ１からｔ２までのサイクルにおいてリフレッシュが実行されることはない。
【００６４】
次に、時刻ｔ２からｔ３のサイクルについて説明する。時刻ｔ２からｔ３のサイクルにおいても、時刻ｔ１からｔ２のサイクルの場合と同じタイミングで、外部アクセス実行タイミング信号＃ＥＸがＬレベルに変化し、外部アドレスＡＤＤ（＝”ｂ”）に対応するメモリセルのリードアクセスが実行される。
【００６５】
ここで、リフレッシュタイミング信号ＲＦＴＭは、図５（ｄ）に示すように、時刻ｔ１からｔ２までのサイクル中にＨレベルに変化し、これに応じてリフレッシュ要求信号ＲＦＲＱも、図５（ｅ）に示すようにＨレベルに変化している。これにより、時刻ｔ２からｔ３のサイクルでは、リフレッシュアービタ信号ＲＦＡＢがＨレベルに変化した時に、リフレッシュ要求信号ＲＦＲＱがＨレベルとなっている。このとき、リフレッシュ実行タイミング信号＃ＲＦは、図５（ｉ）に示すように、リフレッシュアービタ信号ＲＦＡＢのＨレベルへの変化時点から一定時間ｔｄｒｆ１経過後に、自動的に一定期間ｔｒｆだけＬレベル（アクティブ状態）に変化する。これにより、図示しないリフレッシュアドレスＲＡＤＤ（ＲＡＤ８〜ＲＡＤ１９）に対応するワード線ＷＬが活性化されて、このワード線ＷＬによって選択可能なメモリセルのリフレッシュ動作が実行される。
【００６６】
リフレッシュ実行タイミング信号＃ＲＦがＬレベルに変化すると、この変化に従ってリフレッシュ要求信号ＲＦＲＱはＬレベル（非アクティブ状態）に変化し、リフレッシュ要求が解除される。
【００６７】
なお、一定時間ｔｄｒｆ１は、外部アクセス実行タイミング信号＃ＥＸがＨレベルに変化してからリフレッシュ実行タイミング信号＃ＲＦがＬレベルに変化するまでの時間、より具体的には、リードアクセス動作において活性化されていたワード線の非活性化が開始されて、リフレッシュ動作において選択されるワード線の活性化が開始されるまでの時間が、要求されるプリチャージ時間以上の長さとなるように設定される。「プリチャージ時間」とは、活性化されていたワード線の非活性化が開始されてから、いずれかのワード線の活性化が開始されるまでの時間を意味しており、このプリチャージ時間としては、仮想ＳＲＡＭの構造に起因して一定の待時間が要求されている。
【００６８】
時刻ｔ３からのサイクルでは、リフレッシュ要求信号ＲＦＲＱがＬレベルであるので、リフレッシュ動作は実行されず、時刻ｔ１からｔ２までのサイクルと全く同様に動作する。
【００６９】
以上説明したように、リードサイクル中のリフレッシュ動作は、まず、リードアクセスが優先して実行された後に実行される。
【００７０】
なお、アウトプットイネーブル信号＃ＯＥがＨレベル（非アクティブ状態）に変化する時刻をリードアクセスの開始時刻とした場合に、この開始時刻から出力データ信号ＩＯが出力されるまでのアクセス時間ｔｒａは、リフレッシュ動作の有無に関わらず下式（１）で表される。
ｔｒａ＝ｔｄａ＋ｔａｃ  …（１）
【００７１】
ここで、ｔｄａはアウトプットイネーブル信号＃ＯＥがＨレベルに変化してから外部アクセス実行タイミング信号＃ＥＸがＬレベルに変化するまでの待時間であり、ｔａｃは外部アクセス実行タイミング信号＃ＥＸがＬレベルに変化して実際のリードアクセスが開始されてから出力データ信号ＩＯが出力されるまでの時間である。また、待時間ｔｄａは下式（２）で表される。
ｔｄａ＝ｔｏｅｐ＋ｔｄｃ１  …（２）
【００７２】
ここで、ｔｏｅｐは、アウトプットイネーブル信号＃ＯＥがＨレベルに変化してからＬレベルに変化するまでの時間である。ｔｄｃ１は外部アクセス実行タイミング信号＃ＥＸを発生する論理回路の遅延時間である。
【００７３】
Ｃ１．２．比較例：
次に、上記実施例の効果を明確にするための比較例について説明する。図６は、リードサイクルが連続して実行される場合における比較例としての各信号のタイミングチャートである。
【００７４】
図６の時刻ｔ１１からｔ１２までのサイクルはリフレッシュ動作が実行されないサイクルを示し、時刻ｔ１２から時刻ｔ１３までのサイクルはリフレッシュ動作が実行されるサイクルを示している。
【００７５】
比較例においても、リードサイクルでは、ライトイネーブル信号＃ＷＥは、図６（ｂ）に示すようにＨレベル（非アクティブ状態）とされる。アウトプットイネーブル信号＃ＯＥは、図６（ｃ）に示すように各サイクルの開始時刻においてＨレベル（非アクティブ状態）に変化し、一定時間ｔｏｅｐの経過後Ｌレベル（アクティブ状態）に変化する。
【００７６】
まず、時刻ｔ１１からｔ１２のサイクルについて説明する。アウトプットイネーブル信号＃ＯＥが、時刻ｔ１１においてＨレベルに変化すると、図６（ｆ）に示すリードアクセス要求信号ＲＲＱは、この変化に応じてＬレベル（非アクティブ状態）に変化する。
【００７７】
リードアクセス要求信号ＲＲＱがＬレベルに変化すると、外部アクセス実行タイミング信号＃ＥＸは、図６（ｋ）に示すように、前のサイクルにおいてＬレベルであった場合には、この変化に従ってＨレベルに変化する。また、リードアクセス要求信号ＲＲＱがＬレベルに変化すると、図６（ｈ）に示すリフレッシュアービタ信号ＲＦＡＢは、この変化に従ってＨレベル（アクティブ状態）に変化する。リフレッシュアービタ信号ＲＦＡＢがＨレベルに変化したとき、図６（ｅ）に示すリフレッシュ要求信号ＲＦＲＱがＬレベルである場合には、図６（ｉ）に示すリフレッシュ実行タイミング信号＃ＲＦはＨレベル（非アクティブ状態）を維持する。
【００７８】
アウトプットイネーブル信号＃ＯＥがＨレベルに変化してから一定時間ｔｏｅｐの経過後に、アウトプットイネーブル信号＃ＯＥがＬレベルに変化すると、リードアクセス要求信号ＲＲＱは、図６（ｆ）に示すように、この変化に従ってＨレベル（アクティブ状態）に変化する。なお、図６（ｇ）に示すライトアクセス要求信号ＷＲＱも、ライトイネーブル信号＃ＷＥに同期して変化するが、ライトイネーブル信号＃ＷＥがＨレベル（非アクティブ状態）のままであるので、同様にＬレベル（非アクティブ状態）のままである。
【００７９】
リードアクセス要求信号ＲＲＱがＨレベルに変化すると、図６（ｊ）に示す外部アクセスアービタ信号ＥＸＡＢは、この変化に従ってＨレベル（アクティブ状態）に変化する。外部アクセスアービタ信号ＥＸＡＢがＨレベルに変化すると、図６（ｋ）に示す外部アクセス実行タイミング信号＃ＥＸは、外部アクセスアービタ信号ＥＸＡＢのＨレベルへの変化時点から一定時間ｔｄｅｘ１経過後に、Ｌレベル（アクティブ状態）に変化する。この一定時間ｔｄｅｘ１については後述する。なお、この外部アクセス実行タイミング信号＃ＥＸは、時刻ｔ１２におけるアウトプットイネーブル信号＃ＯＥのＨレベルへの変化に従ってリードアクセス要求信号ＲＲＱがＬレベルに変化するまで、Ｌレベルを維持する。外部アクセス実行タイミング信号＃ＥＸがＬレベルに変化すると、図６（ａ）に示す外部アドレスＡＤＤ（Ａ０〜Ａ１９＝”ａ”）に対応するワード線ＷＬが、図６（ｌ）に示すように活性化され、図６（ｍ）に示すように読み出し信号ＲＤが出力される。
【００８０】
読み出し信号ＲＤが安定に出力され得る時刻には、図６（ｎ）に示すように、読み出しラッチ信号ＲＤＬＴとして、外部アクセス実行タイミング信号＃ＥＸのＬレベルの変化に基づいてＨレベルに変化するパルス信号が発生する。読み出しラッチ信号ＲＤＬＴがＨレベルに変化して、読み出し信号ＲＤがサンプリングされてラッチされると、ラッチされた読み出し信号ＲＤは、アウトプットイネーブル信号＃ＯＥがＬレベルである間、図６（ｏ）に示すように、出力データ信号ＩＯ（＝ＩＯ０〜ＩＯ１５）として出力される。これにより、外部アドレスＡＤＤ（＝”ａ”）に対応するメモリセルのリードアクセスが実行される。
【００８１】
次に、時刻ｔ１２からｔ１３のサイクルについて説明する。リフレッシュタイミング信号ＲＦＴＭは、図６（ｄ）に示すように、時刻ｔ１１からｔ１２までのサイクル中にＨレベルに変化し、これに応じてリフレッシュ要求信号ＲＦＲＱも、図６（ｅ）に示すようにＨレベルに変化している。従って、時刻ｔ１２からｔ１３のサイクルでは、リフレッシュ要求信号ＲＦＲＱは、リフレッシュアービタ信号ＲＦＡＢがＨレベルに変化した時にＨレベルとなっている。このとき、リフレッシュ実行タイミング信号＃ＲＦは、図６（ｉ）に示すように、リフレッシュアービタ信号ＲＦＡＢのＨレベルへの変化時点から一定時間ｔｄｒｆ２経過後に、自動的に一定期間ｔｒｆだけＬレベル（アクティブ状態）に変化する。これにより、図示しないリフレッシュアドレスＲＡＤＤ（ＲＡＤ８〜ＲＡＤ１９）に対応するワード線ＷＬが活性化されて、このワード線ＷＬによって選択可能なメモリセルのリフレッシュ動作が実行される。
【００８２】
リフレッシュ実行タイミング信号＃ＲＦがＬレベルに変化すると、リフレッシュ要求信号ＲＦＲＱは図６（ｅ）に示すようにＬレベル（非アクティブ状態）に変化して、リフレッシュ要求が解除される。
【００８３】
なお、一定時間ｔｄｒｆ２は、外部アクセス実行タイミング信号＃ＥＸがＨレベルに変化してからリフレッシュ実行タイミング信号＃ＲＦがＬレベルに変化するまでの時間、より具体的には、前のサイクルにおけるリードアクセス動作において活性化されていたワード線の非活性化が開始されて、リフレッシュ動作において選択されるワード線の活性化が開始されるまでの時間が、要求されるプリチャージ時間以上の長さとなるように設定される。
【００８４】
ここで、時刻ｔ１１からｔ１２までのサイクルのように、リフレッシュ動作が実行されない場合には、アウトプットイネーブル信号＃ＯＥのＬレベルへの変化に従ってリードアクセス要求信号ＲＲＱがＨレベルに変化すると、外部アクセスアービタ信号ＥＸＡＢは、図６（ｊ）に破線で示すように、この変化に従ってＨレベルに変化する。しかしながら、リフレッシュ動作が実行される場合には、リフレッシュ要求信号ＲＦＲＱがＨレベルで、リフレッシュ実行タイミング信号＃ＲＦがＬレベルに変化することによって、外部アクセスアービタ信号ＥＸＡＢのＨレベルへの変化がマスクされる。そして、外部アクセスアービタ信号ＥＸＡＢは、図６（ｊ）に示すように、リフレッシュ実行タイミング信号＃ＲＦがＨレベルに戻るのを待ってＨレベルに変化する。
【００８５】
外部アクセスアービタ信号ＥＸＡＢがＨレベルに変化すると、外部アクセス実行タイミング信号＃ＥＸは、図６（ｋ）に示すように、外部アクセスアービタ信号ＥＸＡＢのＨレベルへの変化時点から一定時間ｔｄｅｘ１経過後に、Ｌレベル（アクティブ状態）に変化する。外部アクセス実行タイミング信号＃ＥＸがＬレベルに変化すると、図６（ａ）に示す外部アドレスＡＤＤ（Ａ０〜Ａ１９＝”ｂ”）に対応するワード線ＷＬが、図６（ｌ）に示すように活性化され、図６（ｍ）に示すように読み出し信号ＲＤが出力される。これにより、外部アドレスＡＤＤ（＝”ｂ”）に対応するメモリセルのリードアクセスが実行される。
【００８６】
なお、一定時間ｔｄｅｘ１は、リフレッシュ実行タイミング信号＃ＲＦがＨレベルに変化してから外部アクセス実行タイミング信号＃ＥＸがＬレベルに変化するまでの時間、より具体的には、リフレッシュアクセス動作において活性化されていたワード線の非活性化が開始されて、リードアクセス動作において選択されるワード線の活性化が開始されるまでの時間が、要求されるプリチャージ時間以上の長さとなるように設定される。
【００８７】
時刻ｔ１３からのサイクルでは、リフレッシュ要求信号ＲＦＲＱがＬレベルであるので、リフレッシュ動作は実行されず、時刻ｔ１１からｔ１２までのサイクルと全く同様に動作する。
【００８８】
以上説明したように、比較例におけるリードサイクル中のリフレッシュ動作は、リードアクセスに優先してリフレッシュ動作が実行される。
【００８９】
なお、アウトプットイネーブル信号＃ＯＥがＨレベル（非アクティブ状態）に変化する時刻をリードアクセスの開始時刻とした場合に、リードアクセスの開始時刻から出力データ信号ＩＯが出力されるまでのアクセス時間ｔｒａ’は、リフレッシュ動作が実行されない場合に比べてリフレッシュ動作が実行される分だけ遅くなる。このアクセス時間ｔｒａ’は、下式（３）で表される。
ｔｒａ’＝ｔｄａ’＋ｔａｃ  …（３）
【００９０】
ここで、ｔｄａ’はアウトプットイネーブル信号＃ＯＥがＨレベルに変化してから外部アクセス実行タイミング信号＃ＥＸがＬレベルに変化するまでの待時間であり、ｔａｃは外部アクセス実行タイミング信号＃ＥＸがＬレベルに変化してから出力データ信号ＩＯが出力されるまでの時間である。また、待時間ｔｄａ’は、下式（４）で表される。
ｔｄａ’＝ｔｄｃ２＋ｔｐｒ１＋ｔｒｆ＋ｔｐｒ２  …（４）
【００９１】
ここで、ｔｄｃ２は、外部アクセス実行タイミング信号＃ＥＸを発生する論理回路の遅延時間である。ｔｐｒ１は外部アクセス実行タイミング信号＃ＥＸがＨレベルに変化してからリフレッシュ実行タイミング信号＃ＲＦがＬレベルに変化するまでの時間（いわゆるプリチャージ時間に相当する）であり、ｔｒｆはリフレッシュ実行タイミング信号＃ＲＦがＬレベルである期間（リフレッシュ期間）であり、ｔｐｒ２はリフレッシュ実行タイミング信号＃ＲＦがＨレベルに変化してから外部アクセス実行タイミング信号＃ＥＸがＬレベルに変化するまでの時間（いわゆるプリチャージ時間に相当する）である。
【００９２】
Ｃ１．３．アクセス速度の比較：
式（１）で表される実施例におけるアクセス時間ｔｒａと、式（３）で表される比較例におけるアクセス時間ｔｒａ’との差Δｔｒａは、下式（５）に示すように、待時間ｔｄａとｔｄａ’との差で表される。
Δｔｒａ＝ｔｄａ’−ｔｄａ＝（ｔｄｃ２＋ｔｐｒ１＋ｔｒｆ＋ｔｐｒ２）−（ｔｏｅｐ＋ｔｄｃ１）  …（５）
【００９３】
ここで、通常、論理回路の遅延時間ｔｄｃ１とｔｄｃ２の長さはほぼ等しい、あるいは、それぞれの遅延量が他の時間の長さに比べて小さく無視できると考えられ、式（５）は下式（５ａ）で表される。
Δｔｒａ＝ｔｄａ’−ｔｄａ≒（ｔｐｒ１＋ｔｒｆ＋ｔｐｒ２）−ｔｏｅｐ  …（５ａ）
【００９４】
ここで、アウトプットイネーブル信号＃ＯＥがＨレベルに変化してからＬレベルに変化するまでの時間ｔｏｅｐの長さが十分長く、ｔｏｅｐ＞（ｔｐｒ１＋ｔｒｆ＋ｔｐｒ２）である場合には、式（４）で表される比較例の待時間ｔｄａ’は、式（２）で表される実施例の待時間ｔｄａにほぼ等しくなる。この場合、比較例におけるアクセス時間ｔｒａ’も、式（１）で表される実施例のアクセス時間ｔｒａにほぼ等しくなるため、アクセス時間の差Δｔｒａは発生しない。
【００９５】
しかしながら、サイクル時間の短縮化を図るためには、比較例においてｔｏｅｐの長さは、通常、ｔｏｅｐ＜（ｔｐｒ１＋ｔｒｆ＋ｔｐｒ２）となる。
【００９６】
従って、式（１）で表される実施例におけるアクセス時間ｔｒａは、式（３）で表される比較例におけるアクセス時間ｔｒａ’に比べて式（５ａ）で表される差Δｔｒａだけ短くなる。この結果、本実施例におけるメモリチップ１０は、リードサイクルが連続して実行されている場合において、リードアクセスの高速化を図ることができる。また、リードサイクルが連続して実行されている場合におけるサイクルタイムの短縮化を図ることができる。
【００９７】
Ｃ２．ライトサイクルの後リードサイクルが実行される場合の動作：
Ｃ２．１．実施例：
図７は、ライトサイクルの後リードサイクルが実行される場合における各信号のタイミングチャートである。
【００９８】
図７の時刻ｔ２１からｔ２２までのサイクルはリフレッシュ動作が実行されるライトサイクルを示し、時刻ｔ２２からｔ２３までのサイクルはリフレッシュ動作が実行されないライトサイクルを示し、時刻ｔ２３から時刻ｔ２４までのサイクルはリフレッシュ動作が実行されるリードサイクルを示している。
【００９９】
ライトサイクルにおいて、アウトプットイネーブル信号＃ＯＥは、図７（ｃ）に示すようにＨレベル（非アクティブ状態）とされる。ライトイネーブル信号＃ＷＥは、図７（ｂ）に示すように各サイクルの開始時刻においてＨレベル（非アクティブ状態）に変化し、一定時間ｔｗｅｐの経過後Ｌレベル（アクティブ状態）に変化する。この一定時間ｔｗｅｐは、外部アドレスＡＤＤのスキューを吸収するために設定される。この一定時間ｔｗｅｐは、通常、アドレスＡＤＤの変化時刻に対するセットアップ時間とホールド時間により決められている。
【０１００】
まず、時刻ｔ２１からｔ２２のサイクルについて説明する。時刻ｔ２１において、ライトイネーブル信号＃ＷＥがＨレベルに変化すると、図７（ｇ）に示すライトアクセス要求信号ＷＲＱは、この変化に応じてＬレベル（非アクティブ状態）に変化する。そして、ライトイネーブル信号＃ＷＥがＨレベルに変化してから一定時間ｔｗｅｐの経過後に、ライトイネーブル信号＃ＷＥがＬレベルに変化すると、ライトアクセス要求信号ＷＲＱは、この変化に従ってＨレベル（アクティブ状態）に変化する。なお、図７（ｆ）に示すリードアクセス要求信号ＲＲＱは、図７（ｃ）に示すアウトプットイネーブル信号＃ＯＥがＨレベル（非アクティブ状態）のままであるので、同様にＬレベル（非アクティブ状態）のままである。
【０１０１】
ライトアクセス要求信号ＷＲＱがＨレベルに変化すると、図７（ｈ）に示すリフレッシュアービタ信号ＲＦＡＢは、この変化に従ってＨレベル（アクティブ状態）に変化する。
【０１０２】
ここで、時刻ｔ２１よりも前の図示しないサイクルにおいて、図７（ｄ）に示すリフレッシュタイミング信号ＲＦＴＭはＨレベル（アクティブ状態）に変化し、これに従って図７（ｅ）に示すリフレッシュ要求信号ＲＦＲＱもＨレベル（アクティブ状態）に変化している。リフレッシュアービタ信号ＲＦＡＢがＨレベルに変化した時に、リフレッシュ要求信号ＲＦＲＱが図７（ｅ）に示すようにＨレベルとなっている場合には、図７（ｉ）に示すリフレッシュ実行タイミング信号＃ＲＦは、リフレッシュアービタ信号ＲＦＡＢのＨレベルへの変化に従って一定期間ｔｒｆだけＬレベル（アクティブ状態）に変化する。これにより、図示しないリフレッシュアドレスＲＡＤＤ（ＲＡＤ８〜ＲＡＤ１９）に対応するワード線ＷＬが活性化されて、このワード線ＷＬによって選択可能なメモリセルのリフレッシュ動作が実行される。
【０１０３】
リフレッシュ実行タイミング信号＃ＲＦがＬレベルに変化すると、リフレッシュ要求信号ＲＦＲＱは図７（ｅ）に示すようにＬレベル（非アクティブ状態）に変化して、リフレッシュ要求が解除される。
【０１０４】
ここで、リフレッシュ動作が実行されない場合には、ライトアクセス要求信号ＷＲＱが図７（ｇ）に示すようにＨレベルに変化すると、外部アクセスアービタ信号ＥＸＡＢも、図７（ｊ）に破線で示すように、この変化に従ってＨレベルに変化する。しかしながら、リフレッシュ動作が実行される場合には、リフレッシュ要求信号ＲＦＲＱがＨレベルで、リフレッシュ実行タイミング信号＃ＲＦがＬレベルに変化することによって、外部アクセスアービタ信号ＥＸＡＢのＨレベルへの変化がマスクされる。そして、外部アクセスアービタ信号ＥＸＡＢは、図７（ｊ）に示すように、リフレッシュ実行タイミング信号＃ＲＦがＨレベルに戻るのを待ってＨレベルに変化する。
【０１０５】
外部アクセスアービタ信号ＥＸＡＢがＨレベルに変化すると、これに応じて外部アクセス実行タイミング信号＃ＥＸは、図７（ｋ）に示すように、外部アクセスアービタ信号ＥＸＡＢのＨレベルへの変化時点から一定時間ｔｄｅｘ１経過後に、Ｌレベル（アクティブ状態）に変化する。なお、この外部アクセス実行タイミング信号＃ＥＸは、時刻ｔ２２におけるライトイネーブル信号＃ＷＥのＨレベルへの変化に従ってライトアクセス要求信号ＷＲＱがＬレベルに変化するまで、Ｌレベルを維持する。
【０１０６】
外部アクセス実行タイミング信号＃ＥＸがＬレベルに変化すると、図７（ａ）に示す外部アドレスＡＤＤ（Ａ０〜Ａ１９＝”ａ”）に対応するワード線ＷＬが、図７（ｌ）に示すように活性化される。そして、図７（ｏ）に示すように、外部装置から供給された入力データ信号ＩＯ（ＩＯ０〜ＩＯ１５）が、外部アドレスＡＤＤ（＝”ａ”）に対応するメモリセルに、時刻ｔ２２におけるライトイネーブル信号＃ＷＥのＨレベルへの変化のタイミングで書き込まれる。
【０１０７】
次に、時刻ｔ２２からｔ２３のサイクルについて説明する。時刻ｔ２２からｔ２３のサイクルでは、リフレッシュアービタ信号ＲＦＡＢがＨレベルに変化するときに、リフレッシュ要求信号ＲＦＲＱがＬレベルのままであるので、リフレッシュ動作は実行されない。従って、ライトイネーブル信号＃ＷＥが図７（ｂ）に示すように時刻ｔ２２でＨレベルに変化してから一定期間ｔｗｅｐ経過後にＬレベルに変化して、ライトアクセス要求信号ＷＲＱが図７（ｇ）に示すようにＬレベルに変化すると、外部アクセスアービタ信号ＥＸＡＢは、図７（ｊ）に示すように、この変化に従ってＨレベルに変化する。外部アクセスアービタ信号ＥＸＡＢがＨレベルに変化すると、外部アクセス実行タイミング信号＃ＥＸは、図７（ｋ）に示すように、外部アクセスアービタ信号ＥＸＡＢのＨレベルへの変化時点から一定時間ｔｄｅｘ１経過後にＬレベルに変化する。これにより、外部アドレスＡＤＤ（＝”ｂ”）に対応するメモリセルのライトアクセスが実行される。
【０１０８】
時刻ｔ２３からｔ２４のサイクルでは、ライトイネーブル信号＃ＷＥはＨレベル（非アクティブ状態）となり、アウトプットイネーブル信号＃ＯＥは、時刻ｔ２３から一定時間ｔｗｏｅｐ経過後にＬレベル（アクティブ状態）となって、リードアクセスが実行される。
【０１０９】
また、リフレッシュタイミング信号ＲＦＴＭは、図７（ｄ）に示すように、時刻ｔ２２からｔ２３のサイクル中にＨレベルに変化し、これに応じてリフレッシュ要求信号ＲＦＲＱも、図７（ｅ）に示すようにＨレベルに変化している。これにより、時刻ｔ２３からｔ２４までのサイクルでは、リフレッシュ要求信号ＲＦＲＱは、リフレッシュアービタ信号ＲＦＡＢが図７（ｈ）に示すようにＨレベルに変化した時にはＨレベルとなっている。従って、時刻ｔ２３からｔ２４までのサイクルでは、図５の時刻ｔ２からｔ３のサイクルと同様にリードアクセス動作の後でリフレッシュ動作が実行される。
【０１１０】
なお、このリードサイクルにおける動作タイミングは、図５の時刻ｔ２からｔ３における動作タイミングと同様であるので、ここでは説明を省略する。
【０１１１】
なお、ライトイネーブル信号＃ＷＥがＨレベル（非アクティブ状態）に変化する時刻をリードアクセスの開始時刻とした場合に、この開始時刻から出力データ信号ＩＯが出力されるまでのアクセス時間ｔｗｒａは、式（１）と同様であり、下式（７）で表される。
ｔｗｒａ＝ｔｗｄａ＋ｔａｃ  …（７）
【０１１２】
ここで、ｔｗｄａはライトイネーブル信号＃ＷＥがＨレベルに変化してから外部アクセス実行タイミング信号＃ＥＸがＬレベルに変化するまでの待時間であり、ｔａｃは外部アクセス実行タイミング信号＃ＥＸがＬレベルに変化してから出力データ信号ＩＯが出力されるまでの時間である。また、待時間ｔｗｄａは下式（８）で表される。
ｔｗｄａ＝ｔｗｏｅｐ＋ｔｄｃ１  …（８）
【０１１３】
ここで、ｔｗｏｅｐは、ライトイネーブル信号＃ＷＥがＨレベル（非アクティブ状態）に変化してからアウトプットイネーブル信号＃ＯＥがＬレベルに変化するまでの時間である。ｔｄｃ１は外部アクセス実行タイミング信号＃ＥＸを発生する論理回路の遅延時間である。
【０１１４】
Ｃ２．２．比較例：
次に、上記実施例の効果を明確にするための比較例について説明する。図８は、ライトサイクルの後リードサイクルが実行される場合における比較例としての各信号のタイミングチャートである。
【０１１５】
図８の時刻ｔ３１からｔ３２までのサイクルはリフレッシュ動作が実行されるライトサイクルを示し、時刻ｔ３２からｔ３３までのサイクルはリフレッシュ動作が実行されないライトサイクルを示し、時刻ｔ３３からｔ３４までのサイクルは、リフレッシュ動作が実行されるリードサイクルを示している。
【０１１６】
比較例においても、ライトサイクルにおいて、アウトプットイネーブル信号＃ＯＥは、図８（ｃ）に示すようにＨレベル（非アクティブ状態）とされる。ライトイネーブル信号＃ＷＥは、図８（ｂ）に示すように各サイクルの開始時刻においてＨレベル（非アクティブ状態）に変化し、一定時間ｔｗｅｐの経過後Ｌレベル（アクティブ状態）に変化する。
【０１１７】
まず、時刻ｔ３１からｔ３２のサイクルについて説明する。時刻ｔ３１において、ライトイネーブル信号＃ＷＥがＨレベルに変化すると、図８（ｇ）に示すライトアクセス要求信号ＷＲＱは、この変化に応じてＬレベル（非アクティブ状態）に変化する。そして、ライトイネーブル信号＃ＷＥがＨレベルに変化してから一定時間ｔｗｅｐの経過後に、ライトイネーブル信号＃ＷＥがＬレベル（アクティブ状態）に変化すると、ライトアクセス要求信号ＷＲＱは、この変化に従ってＨレベル（アクティブ状態）に変化する。なお、図８（ｆ）に示すリードアクセス要求信号ＲＲＱは、図８（ｃ）に示すアウトプットイネーブル信号＃ＯＥがＨレベル（非アクティブ状態）のままであるので、同様にＬレベル（非アクティブ状態）のままである。
【０１１８】
ライトアクセス要求信号ＷＲＱがＬレベルに変化すると、外部アクセス実行タイミング信号＃ＥＸは、図８（ｋ）に示すように、前のサイクルにおいてＬレベルであった場合には、この変化に従ってＨレベルに変化する。また、ライトアクセス要求信号ＷＲＱがＬレベルに変化すると、図８（ｈ）に示すリフレッシュアービタ信号ＲＦＡＢは、この変化に従ってＨレベル（アクティブ状態）に変化する。
【０１１９】
ここで、時刻ｔ３１よりも前の図示しないサイクルにおいて、図８（ｄ）に示すリフレッシュタイミング信号ＲＦＴＭはＨレベル（アクティブ状態）に変化し、これに従って図８（ｅ）に示すリフレッシュ要求信号ＲＦＲＱもＨレベル（アクティブ状態）に変化している。リフレッシュアービタ信号ＲＦＡＢがＨレベルに変化した時に、リフレッシュ要求信号ＲＦＲＱが図８（ｅ）に示すようにＨレベルとなっている場合には、図８（ｉ）に示すリフレッシュ実行タイミング信号＃ＲＦは、リフレッシュアービタ信号ＲＦＡＢのＨレベルへの変化時点から一定時間ｔｄｒｆ３経過後に、自動的に一定期間ｔｒｆだけＬレベル（アクティブ状態）に変化する。これにより、図示しないリフレッシュアドレスＲＡＤＤ（ＲＡＤ８〜ＲＡＤ１９）に対応するワード線ＷＬが活性化されて、このワード線ＷＬによって選択可能なメモリセルのリフレッシュ動作が実行される。
【０１２０】
リフレッシュ実行タイミング信号＃ＲＦがＬレベルに変化すると、リフレッシュ要求信号ＲＦＲＱは図８（ｅ）に示すようにＬレベル（非アクティブ状態）に変化して、リフレッシュ要求が解除される。
【０１２１】
なお、一定時間ｔｄｒｆ３は、外部アクセス実行タイミング信号＃ＥＸがＨレベルに変化してからリフレッシュ実行タイミング信号＃ＲＦがＬレベルに変化するまでの時間、より具体的には、リードアクセス動作において活性化されていたワード線の非活性化が開始されて、リフレッシュアクセス動作において選択されるワード線の活性化が開始されるまでの時間が、要求されるプリチャージ時間以上の長さとなるように設定される。
【０１２２】
ここで、リフレッシュ動作が実行されない場合には、ライトアクセス要求信号ＷＲＱが図８（ｇ）に示すようにＨレベルに変化すると、外部アクセスアービタ信号ＥＸＡＢも、図８（ｊ）に破線で示すように、この変化に従ってＨレベルに変化する。しかしながら、リフレッシュ動作が実行される場合には、リフレッシュ要求信号ＲＦＲＱがＨレベルで、リフレッシュ実行タイミング信号＃ＲＦがＬレベルに変化することによって、外部アクセスアービタ信号ＥＸＡＢのＨレベルへの変化がマスクされる。そして、外部アクセスアービタ信号ＥＸＡＢは、図８（ｊ）に示すように、リフレッシュ実行タイミング信号＃ＲＦがＨレベルに戻るのを待ってＨレベルに変化する。
【０１２３】
外部アクセスアービタ信号ＥＸＡＢがＨレベルに変化すると、これに応じて外部アクセス実行タイミング信号＃ＥＸは、図８（ｋ）に示すように、外部アクセスアービタ信号ＥＸＡＢのＨレベルへの変化時点から一定時間ｔｄｅｘ１経過後に、Ｌレベル（アクティブ状態）に変化する。なお、この外部アクセス実行タイミング信号＃ＥＸは、時刻ｔ３２におけるライトイネーブル信号＃ＷＥのＨレベルへの変化に従ってライトアクセス要求信号ＷＲＱがＬレベルに変化するまで、Ｌレベルを維持する。外部アクセス実行タイミング信号＃ＥＸがＬレベルに変化すると、図８（ａ）に示す外部アドレスＡＤＤ（Ａ０〜Ａ１９＝”ａ”）に対応するワード線ＷＬが、図８（ｌ）に示すように活性化される。
【０１２４】
そして、図８（ｏ）に示すように、外部装置から供給された入力データ信号ＩＯ（ＩＯ０〜ＩＯ１５）が、外部アドレスＡＤＤ（＝”ａ”）に対応するメモリセルに、時刻ｔ３２におけるライトイネーブル信号＃ＷＥのＨレベルへの変化のタイミングで書き込まれる。
【０１２５】
次に、時刻ｔ３２からｔ３３のサイクルについて説明する。時刻ｔ３２からｔ３３のサイクルでは、リフレッシュアービタ信号ＲＦＡＢがＨレベルに変化するときに、リフレッシュ要求信号ＲＦＲＱがＬレベル（非アクティブ状態）のままであるので、リフレッシュ動作は実行されない。従って、ライトイネーブル信号＃ＷＥが図８（ｂ）に示すように時刻ｔ３２でＨレベルに変化してから一定期間ｔｗｅｐ経過後にＬレベルに変化して、ライトアクセス要求信号ＷＲＱが図８（ｇ）に示すようにＬレベルに変化すると、外部アクセスアービタ信号ＥＸＡＢは、図８（ｊ）に示すように、この変化に従ってＨレベルに変化する。外部アクセスアービタ信号ＥＸＡＢがＨレベルに変化すると、外部アクセス実行タイミング信号＃ＥＸは、図８（ｋ）に示すように、外部アクセスアービタ信号ＥＸＡＢのＨレベルへの変化時点から一定時間ｔｄｅｘ１経過後にＬレベルに変化する。これにより、外部アドレスＡＤＤ（＝”ｂ”）に対応するメモリセルのライトアクセスが実行される。
【０１２６】
時刻ｔ３３からｔ３４のサイクルでは、ライトイネーブル信号＃ＷＥはＨレベル（非アクティブ状態）となり、アウトプットイネーブル信号＃ＯＥは、時刻ｔ３３から一定時間ｔｗｏｅｐ（通常、ｔｗｏｐｅ≒ｔｏｅｐである）経過後にＬレベル（アクティブ状態）となって、リードアクセスが実行される。
【０１２７】
また、リフレッシュタイミング信号ＲＦＴＭは、図８（ｄ）に示すように、時刻ｔ３２からｔ３３のサイクル中にＨレベルに変化し、これに応じてリフレッシュ要求信号ＲＦＲＱも、図８（ｅ）に示すようにＨレベルに変化している。これにより、時刻ｔ３３からｔ３４までのサイクルでは、リフレッシュ要求信号ＲＦＲＱは、リフレッシュアービタ信号ＲＦＡＢが図８（ｈ）に示すようにＨレベルに変化した時にはＨレベルとなっている。従って、時刻ｔ３３からｔ３４までのサイクルでは、図６の時刻ｔ１２からｔ１３のサイクルと同様にリードアクセス動作に優先してリフレッシュ動作が実行される。
【０１２８】
なお、このリードサイクルにおける動作タイミングは、図６の時刻ｔ１２からｔ１３における動作タイミングと同様であるので、ここでは説明を省略する。
【０１２９】
なお、ライトイネーブル信号＃ＷＥがＨレベル（非アクティブ状態）に変化する時刻をリードアクセスの開始時刻とした場合に、リードアクセスの開始時刻から出力データ信号ＩＯが出力されるまでのアクセス時間ｔｗｒａ’は、式（３）と同様であり、下式（９）で表される。
ｔｗｒａ’＝ｔｗｄａ’＋ｔａｃ  …（９）
【０１３０】
ここで、ｔｗｄａ’はライトイネーブル信号＃ＷＥがＨレベルに変化してから外部アクセス実行タイミング信号＃ＥＸがＬレベルに変化するまでの待時間であり、ｔａｃは外部アクセス実行タイミング信号＃ＥＸがＬレベルに変化してから出力データ信号ＩＯが出力されるまでの時間である。また、待時間ｔｗｄａ’は、下式（１０）で表される。
ｔｗｄａ’＝ｔｄｃ３＋ｔｐｒ１＋ｔｒｆ＋ｔｐｒ２  …（１０）
【０１３１】
ここで、ｔｄｃ３は、外部アクセス実行タイミング信号＃ＥＸを発生する論理回路の遅延時間である。ｔｐｒ１は外部アクセス実行タイミング信号＃ＥＸがＨレベルに変化してからリフレッシュ実行タイミング信号＃ＲＦがＬレベルに変化するまでの時間であり、ｔｒｆはリフレッシュ実行タイミング信号＃ＲＦがＬレベルである期間であり、ｔｐｒ２はリフレッシュ実行タイミング信号＃ＲＦがＨレベルに変化してから外部アクセス実行タイミング信号＃ＥＸがＬレベルに変化するまでの時間である。
【０１３２】
Ｃ２．３．アクセス速度の比較：
式（７）で表される実施例におけるアクセス時間ｔｗｒａと、式（９）で表される比較例におけるアクセス時間ｔｗｒａ’との差Δｔｗｒａは、下式（１１）に示すように、待時間ｔｗｄａとｔｗｄａ’との差で表される。
Δｔｗｒａ＝ｔｗｄａ’−ｔｗｄａ＝（ｔｄｄｃ３＋ｔｐｒ１＋ｔｒｆ＋ｔｐｒ２）−（ｔｗｏｅｐ＋ｔｄｃ１）  …（１１）
【０１３３】
ここで、通常、論理回路の遅延時間ｔｄｃ１とｔｄｃ３の長さはほぼ等しい、あるいは、それぞれの遅延量が他の時間の長さに比べて小さく無視できると考えられ、式（１１）は下式（１１ａ）で表される。
Δｔｗｒａ＝ｔｗｄａ’−ｔｗｄａ≒（ｔｐｒ１＋ｔｒｆ＋ｔｐｒ２）−ｔｗｏｅｐ  …（１１ａ）
【０１３４】
ここで、ライトイネーブル信号＃ＷＥがＨレベルに変化した後アウトプットイネーブル信号＃ＯＥがＬレベルに変化するまでの期間ｔｗｏｅｐの長さが十分長く、ｔｗｏｅｐ＞（ｔｐｒ１＋ｔｒｆ＋ｔｐｒ２）である場合には、リードサイクルが連続して実行されている場合と同様に、式（１０）で表される比較例の待時間ｔｗｄａ’は、式（８）で表される実施例の待時間ｔｗｄａにほぼ等しくなる。この場合、比較例におけるアクセス時間ｔｗｒａ’も、式（７）で表される実施例のアクセス時間ｔｗｒａにほぼ等しくなるため、アクセス時間の差Δｔｗｒａは発生しない。
【０１３５】
しかしながら、リードサイクルが連続して実行されている場合に説明したように、リードアクセスが実行されるサイクル時間の短縮化を図るために、比較例においてｔｗｏｅｐの長さは、通常、ｔｗｏｅｐ＜（ｔｐｒ１＋ｔｒｆ＋ｔｐｒ２）となる。
【０１３６】
従って、式（７）で表される実施例におけるアクセス時間ｔｗｒａは、式（９）で表される比較例におけるアクセス時間ｔｗｒａ’に比べて式（１１ａ）で表される差Δｔｗｒａだけ短くなる。この結果、本実施例におけるメモリチップ１０は、ライトサイクルの後リードサイクルが実行される場合においても、リードアクセスの高速化を図ることができる。また、ライトサイクルの後リードサイクルが実行される場合においても、サイクルタイムＴｒｃの短縮化を図ることができる。
【０１３７】
以上、（１）リードサイクルが連続して実行されている場合、（２）ライトサイクルの後リードサイクルが実行される場合に分けて説明したように、本実施例では、比較例におけるアクセス束素に比べて高速化が可能であり、また、比較例におけるサイクルタイムに比べて短縮化が可能である。
【０１３８】
なお、本実施例で説明した各信号のタイムチャートは一例であり、これに限定されるものではない。リードサイクルにおいては、外部アクセスコントローラは、アウトプットイネーブル信号がアクティブ状態に変化すると直ちにアクティブ状態に変化し、ラッチ信号がアクティブ状態に変化後非アクティブ状態に変化することによって、読み出された信号のラッチが開始されると直ちに非アクティブ状態に戻る外部アクセス実行タイミング信号を出力するようにすればよい。リフレッシュ制御部は、リフレッシュ要求信号がアクティブ状態であった場合において、ラッチ信号がアクティブ状態に変化したときに、その変化に応じて一定期間アクティブ状態に変化するリフレッシュ実行タイミング信号を出力するようにすればよい。
【０１３９】
また、ライトサイクルにおいては、リフレッシュコントローラは、リフレッシュ要求信号がアクティブ状態であった場合において、ライトイネーブル信号がアクティブ状態に変化したときに、その変化に応じて一定期間アクティブ状態に変化するリフレッシュ実行タイミング信号を出力するようにすればよい。外部アクセスコントローラは、リフレッシュ実行タイミング信号が非アクティブ状態に戻ると、その変化に応じてアクティブ状態に変化し、ライトイネーブル信号が非アクティブ状態に戻ると、その変化に応じて非アクティブ状態に戻る外部アクセス実行タイミング信号を出力するようにすればよい。
【０１４０】
Ｄ．第２実施例としての動作：
図９は、外部アクセスコントローラおよびリフレッシュコントローラの第２実施例としての動作を示す説明図である。この図９は、リードサイクルが連続して実行される場合における各信号のタイミングチャートを示している。
【０１４１】
図９の時刻ｔ４１からｔ４２までのサイクルは、リフレッシュ動作が実行されないサイクルを示し、時刻ｔ４２から時刻ｔ４３までのサイクルは、リフレッシュ動作が実行されるサイクルを示している。
【０１４２】
本例においても、リードサイクルでは、ライトイネーブル信号＃ＷＥは、図９（ｂ）に示すようにＨレベル（非アクティブ状態）とされる。アウトプットイネーブル信号＃ＯＥは、図９（ｃ）に示すように各サイクルの開始時刻においてＨレベル（非アクティブ状態）に変化し、一定時間ｔｏｅｐの経過後Ｌレベル（アクティブ状態）に変化する。
【０１４３】
まず、時刻ｔ４１からｔ４２のサイクルについて説明する。アウトプットイネーブル信号＃ＯＥが、時刻ｔ４１においてＨレベル（非アクティブ状態）に変化すると、図９（ｆ）に示すリードアクセス要求信号ＲＲＱは、この変化に応じてＬレベル（非アクティブ状態）に変化する。
【０１４４】
リードアクセス要求信号ＲＲＱがＬレベルに変化すると、図９（ｈ）に示すリフレッシュアービタ信号ＲＦＡＢは、この変化に従ってＨレベル（アクティブ状態）に変化する。リフレッシュアービタ信号ＲＦＡＢがＨレベルに変化したとき、図９（ｅ）に示すリフレッシュ要求信号ＲＦＲＱがＬレベルである場合には、図９（ｉ）に示すリフレッシュ実行タイミング信号＃ＲＦはＨレベル（非アクティブ状態）を維持する。
【０１４５】
アウトプットイネーブル信号＃ＯＥがＨレベルに変化してから一定時間ｔｏｅｐの経過後に、アウトプットイネーブル信号＃ＯＥがＬレベル（アクティブ状態）に変化すると、リードアクセス要求信号ＲＲＱは、図９（ｆ）に示すように、この変化に従ってＨレベル（アクティブ状態）に変化する。なお、図９（ｇ）に示すライトアクセス要求信号ＷＲＱも、ライトイネーブル信号＃ＷＥの変化に従って変化するが、ライトイネーブル信号＃ＷＥがＨレベル（非アクティブ状態）のままであるので、同様にＬレベル（非アクティブ状態）のままである。
【０１４６】
リードアクセス要求信号ＲＲＱがＨレベルに変化すると、図９（ｊ）に示す外部アクセスアービタ信号ＥＸＡＢは、この変化に従ってＨレベル（アクティブ状態）に変化する。外部アクセスアービタ信号ＥＸＡＢがＨレベルに変化すると、図９（ｋ）に示す外部アクセス実行タイミング信号＃ＥＸは、外部アクセスアービタ信号ＥＸＡＢのＨレベルへの変化時点から一定時間ｔｄｅｘ１経過後に、Ｌレベル（アクティブ状態）に変化する。この一定時間ｔｄｅｘ１については後述する。
【０１４７】
外部アクセス実行タイミング信号＃ＥＸがＬレベルに変化すると、図９（ａ）に示す外部アドレスＡＤＤ（Ａ０〜Ａ１９＝”ａ”）に対応するワード線ＷＬが、図９（ｌ）に示すように活性化され、図９（ｍ）に示すように読み出し信号ＲＤが出力される。
【０１４８】
読み出し信号ＲＤが安定に出力され得る時刻には、図９（ｎ）に示すように、読み出しラッチ信号ＲＤＬＴとして、外部アクセス実行タイミング信号＃ＥＸのＬレベルの変化に基づいてＨレベルに変化するパルス信号が発生する。
【０１４９】
読み出しラッチ信号ＲＤＬＴがＬレベルに変化して、読み出し信号ＲＤのラッチが開始されると、これに応じて、外部アクセス実行タイミング信号＃ＥＸは、図９（ｋ）に示すように、Ｈレベル（非アクティブ状態）に変化する。外部アクセス実行タイミング信号＃ＥＸがＨレベルに変化すると、活性化されていたワード線ＷＬが非活性化されて、選択されていたメモリセルからのデータの読み出しが終了する。ただし、読み出し信号ＲＤは既にラッチされているので、ラッチされた読み出し信号ＲＤは、アウトプットイネーブル信号＃ＯＥがＬレベルである間、図９（ｏ）に示すように、出力データ信号ＩＯ（ＩＯ０〜ＩＯ１５）として出力される。これにより、外部アドレスＡＤＤ（＝”ａ”）に対応するメモリセルのリードアクセスが実行される。
【０１５０】
次に、時刻ｔ４２からｔ４３のサイクルについて説明する。リフレッシュタイミング信号ＲＦＴＭは、図９（ｄ）に示すように、時刻ｔ４１からｔ４２までのサイクル中にＨレベルに変化し、これに応じてリフレッシュ要求信号ＲＦＲＱも、図９（ｅ）に示すようにＨレベルに変化している。従って、時刻ｔ４２からｔ４３のサイクルでは、リフレッシュ要求信号ＲＦＲＱは、リフレッシュアービタ信号ＲＦＡＢがＨレベルに変化した時にＨレベルとなっている。このとき、リフレッシュ実行タイミング信号＃ＲＦは、図９（ｉ）に示すように、リフレッシュアービタ信号ＲＦＡＢのＨレベルへの変化に従って、自動的に一定期間ｔｒｆだけＬレベル（アクティブ状態）に変化する。これにより、図示しないリフレッシュアドレスＲＡＤＤ（ＲＡＤ８〜ＲＡＤ１９）に対応するワード線ＷＬが活性化されて、このワード線ＷＬによって選択可能なメモリセルのリフレッシュ動作が実行される。
【０１５１】
リフレッシュ実行タイミング信号＃ＲＦがＬレベルに変化すると、リフレッシュ要求信号ＲＦＲＱは図９（ｅ）に示すようにＬレベル（非アクティブ状態）に変化して、リフレッシュ要求が解除される。
【０１５２】
ここで、時刻ｔ４１からｔ４２までのサイクルのように、リフレッシュ動作が実行されない場合には、アウトプットイネーブル信号＃ＯＥのＬレベルへの変化に従ってリードアクセス要求信号ＲＲＱがＨレベルに変化すると、外部アクセスアービタ信号ＥＸＡＢは、図９（ｊ）に破線で示すように、この変化に従ってＨレベルに変化する。しかしながら、リフレッシュ動作が実行される場合には、リフレッシュ要求信号ＲＦＲＱがＨレベルで、リフレッシュ実行タイミング信号＃ＲＦがＬレベルに変化することによって、外部アクセスアービタ信号ＥＸＡＢのＨレベルへの変化がマスクされる。そして、外部アクセスアービタ信号ＥＸＡＢは、図９（ｊ）に示すように、リフレッシュ実行タイミング信号＃ＲＦがＨレベルに戻るのを待ってＨレベルに変化する。
【０１５３】
外部アクセスアービタ信号ＥＸＡＢがＨレベルに変化すると、外部アクセス実行タイミング信号＃ＥＸは、図９（ｋ）に示すように、外部アクセスアービタ信号ＥＸＡＢのＨレベルへの変化時点から一定時間ｔｄｅｘ１経過後に、Ｌレベル（アクティブ状態）に変化する。外部アクセス実行タイミング信号＃ＥＸがＬレベルに変化すると、図９（ａ）に示す外部アドレスＡＤＤ（Ａ０〜Ａ１９＝”ｂ”）に対応するワード線ＷＬが、図６（ｌ）に示すように活性化され、図６（ｍ）に示すように読み出し信号ＲＤが出力される。これにより、外部アドレスＡＤＤ（＝”ｂ”）に対応するメモリセルのリードアクセスが実行される。
【０１５４】
なお、一定時間ｔｄｅｘ１は、リフレッシュ実行タイミング信号＃ＲＦがＨレベルに変化してから外部アクセス実行タイミング信号＃ＥＸがＬレベルに変化するまでの時間が、要求されるプリチャージ時間以上の長さとなるように設定される。
【０１５５】
ここで、図６で示した比較例では、リフレッシュアービタ信号ＲＦＡＢのＨレベルへの変化時間から一定時間ｔｄｒｆ２経過後にリフレッシュ実行タイミング信号＃ＲＦをＬレベルに変化させている。これは、活性化されていたワード線の非活性化が開始されてからリフレッシュ動作において選択されるワード線の活性化が開始されるまでの時間として、要求されているプリチャージ時間以上の長さを確保するためである。しかしながら、本実施例では、読み出し信号ＲＤのラッチが開始された時点で、外部アクセス実行タイミング＃ＥＸがＨレベル（非アクティブ状態）に変化して、メモリセルからの読み出しが終了しており、アウトプットイネーブル信号＃ＯＥがＨレベルに変化して次のサイクルが開始されるまでの間の時間によって、要求されるプリチャージ時間を確保することができるので、比較例のように、リフレッシュアービタ信号ＲＦＡＢがＨレベルに変化してからリフレッシュ実行信号＃ＲＦをＬレベルに変化させるまでの遅延時間ｔｄｒｆ２を設ける必要はない。
【０１５６】
なお、アウトプットイネーブル信号＃ＯＥがＨレベル（非アクティブ状態）に変化する時刻をリードアクセスの開始時刻とした場合に、リードアクセスの開始時刻から出力データ信号ＩＯが出力されるまでのアクセス時間ｔｒａ’’は、下式（１２）で表される。
ｔｒａ’’＝ｔｄａ’’＋ｔａｃ  …（１２）
【０１５７】
ここで、ｔｄａ’’はアウトプットイネーブル信号＃ＯＥがＨレベルに変化してから外部アクセス実行タイミング信号＃ＥＸがＬレベルに変化するまでの待時間であり、ｔａｃは外部アクセス実行タイミング信号＃ＥＸがＬレベルに変化してから出力データ信号ＩＯが出力されるまでの時間である。また、待時間ｔｄａ’’は、下式（１３）で表される。
ｔｄａ’’＝ｔｄｃ４＋ｔｒｆ＋ｔｐｒ２  …（１３）
【０１５８】
ここで、ｔｄｃ４はリフレッシュ実行タイミング信号＃ＲＦを発生する論理回路の遅延時間である。ｔｒｆはリフレッシュ実行タイミング信号＃ＲＦがＬレベルである期間であり、ｔｐｒ２はリフレッシュ実行タイミング信号＃ＲＦがＨレベルに変化してから外部アクセス実行タイミング信号＃ＥＸがＬレベルに変化するまでの時間である。
【０１５９】
式（１２）で表される実施例におけるアクセス時間ｔｒａ’’と、式（３）で表される比較例におけるアクセス時間ｔｒａ’との差Δｔｒａ’’は、下式（１４）に示すように、待時間ｔｄａ’’とｔｄａ’との差で表される。
Δｔｒａ’’＝ｔｄａ’−ｔｄａ’’＝（ｔｄｃ２＋ｔｐｒ１＋ｔｒｆ＋ｔｐｒ２）−（ｔｄｃ４＋ｔｒｆ＋ｔｐｒ２）＝（ｔｄｃ２＋ｔｐｒ１）−ｔｄｃ４…（１４）
【０１６０】
ここで、通常、論理回路の遅延時間ｔｄｃ２とｔｄｃ４の長さはほぼ等しい、あるいは、それぞれの遅延量が他の時間の長さに比べて小さく無視できると考えられ、式（１４）は下式（１４ａ）で表される。
Δｔｒａ’’＝ｔｄａ’−ｔｄａ’’≒ｔｐｒ１  …（１４ａ）
【０１６１】
従って、式（１２）で表される実施例におけるアクセス時間ｔｒａ’’は、式（３）で表される比較例におけるアクセス時間ｔｒａ’に比べて式（１４ａ）で表される差Δｔｒａ’’だけ短くなる。この結果、本実施例におけるメモリチップ１０は、リードサイクルが連続して実行されている場合において、リードアクセスの高速化を図ることができる。また、リードサイクルが連続して実行されている場合において、サイクルタイムの短縮化を図ることができる。
【０１６２】
以上のように、本実施例では、リードサイクルが連続して実行されている場合におけるアクセス速度を、比較例におけるアクセス速度に比べて高速化することが可能であり、また、比較例におけるサイクルタイムに比べて短縮化が可能である。
【０１６３】
なお、本実施例で説明した各信号のタイムチャートは一例であり、これに限定されるものではない。リードサイクルにおいて、外部アクセスコントローラは、アウトプットイネーブル信号がアクティブ状態に変化すると、これに応じてアクティブ状態に変化し、ラッチ信号がアクティブ状態に変化後非アクティブ状態に変化して、読み出された信号のラッチが開始されると非アクティブ状態に戻る外部アクセス実行タイミング信号を出力するようにすればよい。リフレッシュコントローラは、リフレッシュ要求信号がアクティブ状態であった場合において、アウトプットイネーブル信号が非アクティブ状態に戻ったときに、この変化に応じて一定期間アクティブ状態に変化するリフレッシュ実行タイミング信号を出力するようにすればよい。
【０１６４】
Ｅ．電子機器への適用例：
図１０は、本発明による半導体メモリ装置を利用した電子機器の一実施例としての携帯電話機の斜視図である。この携帯電話機７００は、本体部７１０と、蓋部７２０とを備えている。本体部７１０には、キーボード７１２と、液晶表示部７１４と、受話部７１６と、本体アンテナ部７１８とが設けられている。また、蓋部７２０には、送話部７２２が設けられている。
【０１６５】
図１１は、図１０の携帯電話機７００の電気的構成を示すブロック図である。ＣＰＵ７３０には、バスラインを介して、キーボード７１２と、液晶表示部７１４を駆動するためのＬＣＤドライバ７３２と、ＳＲＡＭ７４０と、ＶＳＲＡＭ７４２と、ＥＥＰＲＯＭ７４４とが接続されている。
【０１６６】
ＳＲＡＭ７４０は、例えば高速なキャッシュメモリとして利用される。また、ＶＳＲＡＭ７４２は、例えば画像処理用の作業メモリとして利用される。このＶＳＲＡＭ７４２（擬似ＳＲＡＭあるいは仮想ＳＲＡＭと呼ばれる）としては、上述したメモリチップ１０を採用することができる。ＥＥＰＲＯＭ７４４は、携帯電話機７００の各種の設定値を格納するために利用される。
【０１６７】
携帯電話機７００の動作を一時的に停止させるときには、ＶＳＲＡＭ７４２をスヌーズ状態に維持しておくことができる。こうすれば、ＶＳＲＡＭ７４２が内部リフレッシュを自動的に行うので、ＶＳＲＡＭ７４２内のデータを消失させずに保持しておくことが可能である。特に、本実施例のメモリチップ１０は比較的大容量なので、画像データなどの大量のデータを長時間保持し続けることができるという利点がある。
【０１６８】
なお、この発明は上記の実施例や実施形態に限られるものではなく、その要旨を逸脱しない範囲において種々の態様において実施することが可能である。
【図面の簡単な説明】
【図１】本発明の半導体メモリ装置の一実施例としてのメモリチップ１０の端子構成を示す説明図である。
【図２】チップセレクト信号＃ＣＳの信号レベルに応じたメモリチップ１０の動作状態の区分を示す説明図である。
【図３】メモリチップ１０の動作の概要を示すタイミングチャートである。
【図４】メモリチップ１０の内部構成を示すブロック図である。
【図５】リードサイクルが連続して実行される場合における各信号のタイミングチャートである。
【図６】リードサイクルが連続して実行される場合における比較例としての各信号のタイミングチャートである。
【図７】ライトサイクルの後リードサイクルが実行される場合における各信号のタイミングチャートである。
【図８】ライトサイクルの後リードサイクルが実行される場合における比較例としての各信号のタイミングチャートである。
【図９】外部アクセスコントローラおよびリフレッシュコントローラの第２実施例としての動作を示す説明図である。
【図１０】本発明による半導体メモリ装置を利用した電子機器の一実施例としての携帯電話機の斜視図である。
【図１１】図１０の携帯電話機７００の電気的構成を示すブロック図である。
【符号の説明】
１０…メモリチップ
２０…アドレスバッファ
３０…メモリセルアレイ
４０…データ入出力バッファ
５０…行デコーダ
６０…列デコーダ
７０…外部アクセスコントローラ
８０…リフレッシュコントローラ
１００…アービタ
１２０…外部アクセス要求信号発生回路
１３０…外部アクセス実行タイミング信号発生回路
１４０…Ｒ／Ｗ信号発生回路
１５０…リフレッシュタイマ
１６０…リフレッシュ要求信号発生回路
１７０…リフレッシュ実行タイミング信号発生回路
１８０…リフレッシュアドレス発生回路
７００…携帯電話機
７１０…本体部
７１２…キーボード
７１４…液晶表示部
７１６…受話部
７１８…本体アンテナ部
７２０…蓋部
７２２…送話部
７３０…ＣＰＵ
７３２…ＬＣＤドライバ
７４０…ＳＲＡＭ
７４２…ＶＳＲＡＭ
７４４…ＥＥＰＲＯＭ
【図１】
2004246946.tif 000003
【図２】
2004246946.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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