(57)【要約】【課題】  電界効果トランジスタの電流駆動能力の向上（ドレイン電流の増加）を図る。【解決手段】  電界効果トランジスタを有する半導体装置の製造方法であって、  半導体基板であるシリコン層の主面からその内部に不純物をイオン注入してゲート電極に整合した半導体領域を形成する工程の前に、前記シリコン層の主面からその内部にIV族元素を、前記半導体領域の形成工程における不純物の注入深さよりも浅くイオン注入する工程を有する。【選択図】        図４
2004214607.tif 000002
【特許請求の範囲】
【請求項１】
電界効果トランジスタを有する半導体装置の製造方法であって、
半導体基板の主面上にゲート絶縁膜を介在してゲート電極を形成する工程と、
前記半導体基板の主面からその内部に第１の不純物をイオン注入して前記ゲート電極に整合した第１の半導体領域を形成する工程とを有し、
更に、前記ゲート電極の形成工程の後に、前記半導体基板の主面からその内部にIV族元素を、前記第１の半導体領域の形成工程における不純物の注入深さよりも浅くイオン注入する工程を有することを特徴とする半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記IV族元素をイオン注入する工程は、前記半導体基板の主面からの深さが前記第１の半導体領域よりも浅い非晶質層を形成する工程であることを特徴とする半導体装置の製造方法。
【請求項３】
請求項１に記載の半導体装置の製造方法において、
前記IV族元素注入工程後、且つ、前記第１の半導体領域の形成工程の後に、前記第１の半導体領域の形成工程においてイオン注入された第１の不純物を熱処理によって活性化させる工程を更に有することを特徴とする半導体装置の製造方法。
【請求項４】
請求項１に記載の半導体装置の製造方法において、
前記IV族元素は、Ｇｅイオンであることを特徴とする半導体装置の製造方法。
【請求項５】
請求項１に記載の半導体装置の製造方法において、
更に、前記第１の半導体領域形成後に、前記ゲート電極の側壁にサイドウォールスペーサを形成する工程と、
前記半導体基板の主面に第２の不純物をイオン注入して前記サイドウォールスペーサに整合した第２の半導体領域を形成する工程とを有し、
前記IV族元素のイオン注入は、前記第２の半導体領域形成工程における第２の不純物の注入深さよりも浅く行うことを特徴とする半導体装置の製造方法。
【請求項６】
請求項５に記載の半導体装置の製造方法において、
更に、前記第１の半導体領域形成工程後に、第１の熱処理を行う工程と、
前記第２の半導体領域形成工程後に、第２の熱処理を行う工程と、
を有し、
前記第２の熱処理は、前記第１の熱処理よりも高温短時間で行われることを特徴とする半導体装置の製造方法。
【請求項７】
請求項５に記載の半導体装置の製造方法において、
更に、前記第２の半導体領域形成工程後にレーザーアニールを行う工程を有し、
前記第１の半導体領域に注入される第１の不純物は、ボロンであることを特徴とする半導体装置の製造方法。
【請求項８】
請求項５に記載の半導体装置の製造方法において、
前記第２の半導体領域形成後に、イオン注入された第１及び第２の不純物を熱処理によって活性化させる工程を更に有することを特徴とする半導体装置の製造方法。
【請求項９】
請求項５に記載の半導体装置の製造方法において、
前記第２の半導体領域上に高融点金属膜を形成し、その後、前記第２の半導体領域のシリコンと前記高融点金属膜の金属とを反応させる熱処理を施して、前記第２の半導体領域上に金属・半導体反応層を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項１０】
請求項９に記載の半導体装置の製造方法において、
前記サイドウォールスペーサの形成工程の後であって、前記高融点金属膜の形成工程の前に、前記半導体基板の主面からその内部に第２のIV族元素をイオン注入する工程とを有することを特徴とする半導体装置の製造方法。
【請求項１１】
半導体基板の主面の第１の領域に形成されたｎチャネル導電型電界効果トランジスタと、前記半導体基板の主面の第１の領域と異なる第２の領域に形成されたｐチャネル導電型電界効果トランジスタとを有する半導体装置の製造方法であって、
前記第１の領域上にゲート絶縁膜を介在して第１のゲート電極、並びに前記第２の領域上に前記ゲート絶縁膜を介在して第２のゲート電極を形成する工程と、
前記第２の領域を選択的にマスクした状態で、前記第１の領域に第１の不純物をイオン注入して、前記第１のゲート電極に整合した第１の半導体領域を形成する工程と、
前記第１の領域を選択的にマスクした状態で、前記第２の領域に第２の不純物をイオン注入して、前記第２のゲート電極に整合した第２の半導体領域を形成する工程と、
前記第１及び第２のゲート電極の側壁に夫々サイドウォールスペーサを形成する工程と、
前記第２の領域を選択的にマスクした状態で、前記第１の領域に第３の不純物をイオン注入して、前記第１の半導体領域と同一導電型であって、前記第１のゲート電極の側壁のサイドウォールスペーサに整合した第３の半導体領域を形成する工程と、
前記第１の領域を選択的にマスクした状態で、前記第２の領域に第４の不純物をイオン注入して、前記第２の半導体領域と同一導電型であって、前記第２のゲート電極の側壁のサイドウォールスペーサに整合した第４の半導体領域を形成する工程とを有し、
更に、前記第１及び第２のゲート電極の形成工程の後に、前記第１及び第２の領域にIV族元素を、前記第１及び第２の半導体領域の形成工程における夫々の不純物の注入深さよりも浅くイオン注入する工程を有することを特徴とする半導体装置の製造方法。
【請求項１２】
半導体基板の主面の第１の領域に形成されたｎチャネル導電型電界効果トランジスタと、前記第１の領域と異なる第２の領域に形成されたｐチャネル導電型電界効果トランジスタとを有する半導体装置の製造方法であって、
前記第１の領域上にゲート絶縁膜を介在して第１のゲート電極、並びに前記第２の領域上にゲート絶縁膜を介在して第２のゲート電極を形成する工程と、
前記第２の領域を第１のマスクで選択的に覆った状態で、前記第１の領域に第１の不純物をイオン注入して、前記第１のゲート電極に整合した第１の半導体領域を形成する工程と、
前記第１の領域を第２のマスクで選択的に覆った状態で、前記第２の領域に第２の不純物をイオン注入して、前記第２のゲート電極に整合した第２の半導体領域を形成する工程と、
前記第１及び第２のゲート電極の側壁に夫々サイドウォールスペーサを形成する工程と、
前記第２の領域を選択的にマスクした状態で、前記第１の領域に第３の不純物をイオン注入して、前記第１の半導体領域と同一導電型であって、前記第１のゲート電極の側壁のサイドウォールスペーサに整合した第３の半導体領域を形成する工程と、
前記第１の領域を選択的にマスクした状態で、前記第２の領域に第４の不純物をイオン注入して、前記第２の半導体領域と同一導電型であって、前記第２のゲート電極の側壁のサイドウォールスペーサに整合した第４の半導体領域を形成する工程とを有し、
更に、前記第１の不純物をイオン注入する前に、前記第２の領域を前記第１のマスクで選択的に覆った状態で、前記第１の領域にIV族元素を、前記第１の不純物の注入深さよりも浅くイオン注入する工程と、
前記第２の不純物をイオン注入する前に、前記第１の領域を前記第２のマスクで選択的に覆った状態で、前記第２の領域にIV族元素を、前記第２の不純物の注入深さよりも浅くイオン注入する工程とを有することを特徴とする半導体装置の製造方法。
【請求項１３】
半導体基板の主面の第１の領域に形成されたｎチャネル導電型電界効果トランジスタと、前記半導体基板の主面の第１の領域と異なる第２の領域に形成されたｐチャネル導電型電界効果トランジスタとを有する半導体装置の製造方法であって、
前記第１の領域上に形成された第１のゲート電極、並びに前記第２の領域上に形成された第２のゲート電極を覆うようにして、応力を持つ絶縁膜を形成する工程と、
前記絶縁膜に異方性エッチングを施して、前記第１のゲート電極の側壁に第１のサイドウォールスペーサ、前記第２のゲート電極の側壁に第２のサイドウォールスペーサを形成する工程と、
前記第１の領域をマスクした状態で、前記第２の領域にIV族元素をイオン注入して、前記第２のサイドウォールスペーサの結晶性を破壊する工程とを有することを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１３に記載の半導体装置の製造方法において、
前記絶縁膜の持つ応力は引っ張り応力であり、前記IV族元素をイオン注入する工程後に、前記第１のサイドウォールスペーサの有する引っ張り応力の大きさは前記第２のサイドウォールスペーサの有する引っ張り応力の大きさよりも大きいことを特徴とした半導体装置の製造方法。
【請求項１５】
請求項１３に記載の半導体装置の製造方法において、
前記絶縁膜の持つ応力は圧縮応力であり、前記IV族元素をイオン注入する工程後に、前記第１のサイドウォールスペーサの有する圧縮応力の大きさは前記第２のサイドウォールスペーサの有する圧縮応力の大きさよりも大きいことを特徴とした半導体装置の製造方法。
【請求項１６】
請求項１３に記載の半導体装置の製造方法において、
前記第１及び第２のサイドウォールスペーサの形成工程の後に、前記第１の領域をマスクで覆った状態で、前記第２の領域に不純物をイオン注入して、前記第２のサイドウォールスペーサに整合した半導体領域を形成する工程を更に有し、
前記IV族元素をイオン注入する工程は、前記マスクを用いて行うことを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１６に記載の半導体装置の製造方法において、
前記IV族元素のイオン注入工程は、前記不純物のイオン注入工程の前に行うことを特徴とする半導体装置の製造方法。
【請求項１８】
電界効果トランジスタを有する半導体装置の製造方法であって、
半導体基板の主面上に半導体膜を形成する工程と、
前記半導体膜に、抵抗値を低減する不純物をイオン注入する工程と、
前記半導体膜をパターンニングしてゲート電極を形成する工程とを有し、
更に、前記半導体膜に、この半導体膜と同族の元素をイオン注入する工程を有することを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１８に記載の半導体装置の製造方法において、
更に、前記不純物をイオン注入する工程の後に、前記不純物を熱処理によって活性化させる工程を有し、
前記半導体膜と同族の元素をイオン注入する工程は、前記不純物を熱処理によって活性化させる工程の前に実施することを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１８に記載の半導体装置の製造方法において、
更に、前記不純物をイオン注入する工程の後に、前記不純物を熱処理によって活性化させる工程を有し、
前記半導体膜と同族の元素をイオン注入する工程は、前記不純物をイオン注入する工程の前に実施することを特徴とする半導体装置の製造方法。
【請求項２１】
請求項１８に記載の半導体装置の製造方法において、
前記半導体膜はシリコンであり、前記元素はＧｅイオンであることを特徴とする半導体装置の製造方法。
【請求項２２】
請求項１８に記載の半導体装置の製造方法において、
更に、前記半導体基板の主面の前記ゲート電極に整合した領域に、前記元素をイオン注入する工程と、
前記ゲート電極に整合した領域に不純物をイオン注入する工程と、
を有し、
前記半導体膜にイオン注入する時の前記元素の加速エネルギーは、前記ゲート電極に整合した領域にイオン注入する時の前記元素の加速エネルギーよりも大きいことを特徴とする半導体装置の製造方法。
【請求項２３】
請求項１８に記載の半導体装置の製造方法において、
更に、前記半導体基板の主面の前記ゲート電極に整合した領域に、前記元素をイオン注入する工程と、
前記ゲート電極に整合した領域に不純物をイオン注入する工程と、
を有し、
前記半導体膜にイオン注入する時の前記元素のドーズ量は、前記ゲート電極に整合した領域にイオン注入する時の前記元素のドーズ量よりも大きいことを特徴とする半導体装置の製造方法。
【請求項２４】
半導体基板の主面の第１の領域に形成されたｎチャネル導電型電界効果トランジスタと、前記第１の領域と異なる第２の領域に形成されたｐチャネル導電型電界効果トランジスタとを有する半導体装置の製造方法であって、
前記半導体基板の主面の第１及び第２の領域上に半導体膜を形成する工程と、
前記半導体膜に抵抗値を低減する不純物をイオン注入する工程と、
前記半導体膜をパターンニングして、前記半導体基板の主面の第１及び第２の領域に夫々ゲート電極を形成する工程と、
前記純物を熱処理によって活性化させる工程とを有し、
更に、前記半導体膜を形成する工程の後であって、前記不純物を熱処理によって活性化させる工程の前に、前記半導体膜に、この半導体膜と同族の元素をイオン注入する工程を有することを特徴とする半導体装置の製造方法。
【請求項２５】
電界効果トランジスタを有する半導体装置の製造方法であって、
半導体基板の主面上にゲート絶縁膜を介在してゲート電極を形成する工程と、
前記半導体基板の主面からその内部に不純物をイオン注入して前記ゲート電極に整合した半導体領域を形成する工程と、
前記ゲート電極の形成工程の後に、前記半導体基板の主面からその内部に前記半導体基板と同族の元素を、前記第１の半導体領域の形成工程における不純物の注入深さよりも浅くイオン注入する工程と、
前記同族の元素をイオン注入する工程、及び前記半導体領域を形成する工程の後に、前記半導体基板に洗浄を施す工程とを有し、
前記洗浄工程は、硫酸加水、希フッ酸及び塩酸加水を用いて行うことを特徴とする半導体装置の製造方法。
【請求項２６】
請求項２５に記載の半導体装置の製造方法において、
更に、前記同族の元素をイオン注入する工程、及び前記半導体領域を形成する工程の後に、前記半導体領域の形成工程においてイオン注入された不純物を熱処理によって活性化させる工程を有し、
前記洗浄工程は、前記不純物を熱処理によって活性化させる工程の後に実施することを特徴とする半導体装置の製造方法。
【請求項２７】
（ａ）半導体基板に溝を形成する工程、
（ｂ）前記溝内を埋めるように、前記半導体基板上に絶縁膜を堆積する工程、
（ｃ）前記溝内に絶縁膜を残すように、前記半導体基板を平坦化する工程、
（ｄ）前記（ｃ）工程後に、前記半導体基板表面を洗浄する工程、
（ｅ）前記半導体基板上にゲート絶縁膜を形成する工程、
（ｆ）前記ゲート絶縁膜上にゲート電極を形成する工程、
（ｇ）前記半導体基板にIV族元素を注入する工程、
（ｈ）前記半導体基板に不純物を注入する工程、
（ｉ）前記（ｇ）および（ｈ）工程後に、前記半導体基板表面を洗浄する工程、
を有し、
前記（ｉ）工程の洗浄は、前記（ｄ）工程の洗浄よりもアンモニアの濃度が薄い洗浄液で行うことを特徴とする半導体装置の製造方法。
【請求項２８】
請求項２７に記載の半導体装置の製造方法において、
前記（ｉ）工程の洗浄は、硫酸加水、希フッ酸及び塩酸加水を用いた洗浄液で行うことを特徴とする半導体装置の製造方法。
【請求項２９】
請求項２７に記載の半導体装置の製造方法において、
前記IV族元素はゲルマニウムであり、前記不純物はボロン、２フッ化ボロンまたは砒素であることを特徴とした半導体装置の製造方法。
【請求項３０】
ゲート電極及びソース・ドレイン領域を含む電界効果トランジスタを有する半導体装置であって、
前記ゲート電極は、半導体基板上に絶縁膜を介して形成され、かつ、ゲルマニウムを含んで形成されており、
前記ソース・ドレイン領域は、前記半導体基板に前記ゲート電極に整合されて形成され、かつ、ゲルマニウムを含んで形成されていることを特徴とする半導体装置。
【請求項３１】
請求項３０に記載の半導体装置において、
前記ゲート電極に含まれるゲルマニウムの量は、前記ソース・ドレイン領域に含まれるゲルマニウムの量よりも多いことを特徴とする半導体装置。
【請求項３２】
請求項３０に記載の半導体装置において、
前記ゲート電極表面から深さ方向のＧｅの最大濃度ピーク位置は、前記ソース・ドレイン領域表面から深さ方向のＧｅの最大濃度ピーク位置よりも深い位置に形成されていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造技術に関し、特に、電界効果トランジスタを有する半導体装置の製造技術に適用して有効な技術に関するものである。
【背景技術】
【０００２】
半導体装置に搭載される電界効果トランジスタとして、例えばＭＩＳＦＥＴ（Ｍetal Ｉnsulator Ｓemiconductor Ｆield Ｅffect Ｔransistor）と呼称される絶縁ゲート型電界効果トランジスタが知られている。このＭＩＳＦＥＴは、高集積化し易いという特徴を持っていることから、集積回路を構成するトランジスタ素子として広く用いられている。
【０００３】
ＭＩＳＦＥＴは、ｎチャネル導電型及びｐチャネル導電型を問わず、一般的に、チャネル形成領域、ゲート絶縁膜、ゲート電極、ソース領域及びドレイン領域等を有する構成になっている。ゲート絶縁膜は、半導体基板の主面（素子形成面，回路形成面）の素子形成領域に設けられ、例えば酸化シリコン膜で形成されている。ゲート電極は、半導体基板の主面の素子形成領域上にゲート絶縁膜を介在して設けられ、例えば抵抗値を低減する不純物が導入された多結晶シリコン膜で形成されている。チャネル形成領域は、ゲート電極と対向する半導体基板の領域（ゲート電極直下の領域）に設けられている。ソース領域及びドレイン領域は、チャネル形成領域のチャネル長方向における両側にチャネル形成領域を挟むようにして設けられた一対の半導体領域（不純物拡散領域）で形成されている。
【０００４】
なお、ＭＩＳＦＥＴにおいて、ゲート絶縁膜が酸化シリコン膜からなるものは、通常、ＭＯＳＦＥＴ（Ｍetal Ｏxide Ｓemiconductor Ｆield Ｅffect Ｔransistor）と呼ばれている。また、チャネル形成領域とは、ソース領域とドレイン領域とを結ぶ電流通路（チャネル）が形成される領域を言う。また、電流が半導体基板の厚さ方向（深さ方向）に流れるものを縦型、電流が半導体基板の平面方向（表面方向）に流れるものを横型と呼んでいる。また、ソース領域とドレイン領域との間のチャネル形成領域に電子のチャネル（導電通路）が形成されるものをｎチャネル導電型（又は単にｎ型）、正孔のチャネルが形成されるものをｐチャネル導電型（又は単にｐ型）と呼んでいる。また、ゲート電極に閾値電圧以上の電圧を加えることによって初めてドレイン電流が流れるものをエンハンスント型（又はＥ型、又はノーマリオフ型）と呼び、ゲート電極に電圧を加えなくてもドレイン電流が流れるものをディプレッション型（又はＤ型、又はノーマリオン型）と呼んでいる。
【０００５】
ところで、ＭＩＳＦＥＴは、高集積化や多機能化に伴って微細化の一途を辿っている。ＭＩＳＦＥＴの微細化に伴い短チャネル効果やホットエレクトロンの発生を抑制するため、ゲート長が１［μｍ］以下のサブミクロン世代のＭＩＳＦＥＴにおいては、ドレイン領域のチャネル形成領域側の不純物を低濃度化したＬＤＤ構造が採用されている。ＬＤＤ構造は、ドレイン領域のチャネル形成領域側への拡散量を低減し、チャネル長寸法を確保できるため、短チャネル効果の発生を抑制することができる。また、ドレイン領域とチャネル形成領域との間に形成されるｐｎ接合部の不純物濃度分布の勾配を緩和し、この領域に発生する電界強度を弱められるため、ホットキャリアの発生量を低減することができる。
【０００６】
ＬＤＤ構造のＭＩＳＦＥＴは、主に、半導体基板の主面上にゲート絶縁膜を介在してゲート電極を形成し、その後、半導体基板の主面に不純物をイオン注入してゲート電極に整合した半導体領域（エクステンション領域）を形成し、その後、ゲート電極の側壁にサイドウォールスペーサを形成し、その後、半導体基板の主面に不純物をイオン注入してサイドウォールスペーサに整合した半導体領域（コンタクト領域）を形成することによって得られる。
【０００７】
一方、ＭＩＳＦＥＴの微細化は、ゲート長寸法の縮小に伴うゲート抵抗の増加や、ソース領域及びドレイン領域の浅接合化（シャロー化）に伴うソース抵抗、ドレイン抵抗、及びコンタクト抵抗の増加を招き、メモリＩＣ（Ｉntegrated Ｃircuit）、ロジックＩＣ、メモリ機能及びロジック機能を有する混成ＩＣ等の高速化を妨げる要因となる。
【０００８】
そこで、微細化、高速化に対応して、高融点金属シリサイド膜を用いた低抵抗化技術が注目されている。特に、サリサイド（Ｓalicide：Ｓelf−Ａligned Ｓilicideの略）技術と呼称される低抵抗化技術の採用は、混成ＩＣを実現する上で有効である。
【０００９】
なお、本発明に関連する公知文献としては、下記の特許文献１（特開２０００−８２６７８号公報）がある。この特許文献１には、ゲルマニウム（Ｇｅ）をイオン注入して、接合リークが少なく、かつ高濃度で浅い接合のソース・ドレイン領域を形成する技術が開示されている。
【特許文献１】特開２０００−８２６７８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
近年、電子機器の小型軽量化が進み、ＭＩＳＦＥＴにおいても更なる微細化が要求されている。ＭＩＳＦＥＴの微細化を図る上で問題となるのは、ドレイン電流Ｉds（電流駆動能力）の減少である。ドレイン電流Ｉdsの増加を図るためには、エクステンション領域の抵抗を下げることが有効である。エクステンション領域の低抵抗化を図るためには、半導体基板の主面の極く浅い領域に、非常に高濃度の不純物をイオン注入する必要がある。
【００１１】
しかしながら、従来の技術では、抵抗を下げる為に、砒素（Ａｓ）、燐（Ｐ）、ボロン（Ｂ）、二フッ化ボロン（ＢＦ２）等の不純物を大量にイオン注入しようとしても、シリコン（Ｓｉ）結晶中での注入不純物の活性化が低く、特に浅い部分へのイオン注入はセルフスパッタリング等も発生し、一定以上注入してもＳｉ結晶中に入らず、エクステンション領域を低抵抗にするための改善が少なかった。
【００１２】
また、Ｓｉ結晶中に不純物をイオン注入して半導体領域を形成し、その後、半導体領域上に高融点金属膜を形成し、その後、Ｓｉと高融点金属とを熱処理によって反応させて半導体領域上にシリサイド層を形成する場合、不純物の高濃度化により、シリサイド化工程で非活性の不純物（Ｓｉと結合していない未反応の不純物）がシリサイド化を妨げることが確認されている。
【００１３】
一方、ＭＩＳＦＥＴにおいては、チャネル形成領域に働く応力の向きによってドレイン電流（Ｉds）が変化することが知られている。具体的には、ドレイン電流が流れる方向（チャネル長方向）と同じ向きの応力をチャネル形成領域にかけた場合、
（１）ｎ型ＭＩＳＦＥＴのドレイン電流は、圧縮応力で減少し、引っ張り応力で増加すること、
（２）ｐ型ＭＩＳＦＥＴのドレイン電流は、圧縮応力で増加し、引っ張り応力で減少すること、が知られている。
【００１４】
ＭＩＳＦＥＴのチャネル形成領域に応力をかける方法としては、例えば半導体基板上に形成される層間絶縁膜の膜応力を利用する方法がある。しかしながら、一般的なＣＭＩＳ（Ｃomplementary ＭＩＳ：相補型ＭＩＳ）プロセスでは、半導体基板上に層間絶縁膜を形成する場合、ｎ型ＭＩＳＦＥＴ及びｐ型ＭＩＳＦＥＴ上で同一材料を用いてきた結果、同一チップ内においてＭＩＳＦＥＴのチャネル形成領域に働く応力はほぼ同じであった。即ち、膜応力でｎ型ＭＩＳＦＥＴのドレイン電流を増加しようとするとｐ型ＭＩＳＦＥＴのドレイン電流が減少し、逆にｐ型ＭＩＳＦＥＴのドレイン電流を増加しようとするとｎ型ＭＩＳＦＥＴのドレイン電流が減少してしまう。
【００１５】
本発明の目的は、電界効果トランジスタのドレイン電流Ｉdsの増加（電流駆動能力の向上）を図ることが可能な技術を提供することにある。
【００１６】
本発明の他の目的は、ｎ型電界効果トランジスタ及びｐ型電界効果トランジスタのドレイン電流Ｉdsの増加（電流駆動能力の向上）を図ることが可能な技術を提供することにある。
【００１７】
本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。
【課題を解決するための手段】
【００１８】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
【００１９】
（１）；電界効果トランジスタを有する半導体装置の製造方法であって、
半導体基板であるシリコン層の主面上にゲート絶縁膜を介在してゲート電極を形成する工程と、
前記シリコン層の主面からその内部に不純物をイオン注入して前記ゲート電極に整合した半導体領域を形成する工程とを有し、
更に、前記ゲート電極の形成工程の後であって、前記半導体領域の形成工程の前に、前記シリコン層の主面からその内部にIV族元素（例えばＧｅ）を、前記半導体領域の形成工程における不純物の注入深さよりも浅くイオン注入する工程を有する。
【００２０】
（２）；前記手段（１）において、
前記半導体領域の形成工程の後に、前記半導体領域の形成工程においてイオン注入された不純物を熱処理によって活性化させる工程を更に有する。
【００２１】
（３）電界効果トランジスタを有する半導体装置の製造方法であって、
半導体基板であるシリコン層の主面上にゲート絶縁膜を介在してゲート電極を形成する（ａ）工程と、
前記（ａ）工程の後、前記半導体基板の主面にIV族元素（例えばＧｅ）をイオン注入する（ｂ）と、
前記（ｂ）工程の後、前記シリコン層の主面に不純物をイオン注入して前記ゲート電極に整合した第１の半導体領域を形成する（ｃ）工程と、
前記（ｃ）工程の後、前記ゲート電極の側壁にサイドウォールスペーサを形成する（ｄ）工程と、
前記（ｄ）工程の後、前記シリコン層の主面に不純物をイオン注入して前記サイドウォールスペーサに整合した第２の半導体領域を形成する（ｅ）工程とを有し、
前記IV族元素のイオン注入は、前記（ｃ）工程における不純物の注入深さよりも浅く行う。
【００２２】
（４）；前記手段（３）において、
前記（ｃ）工程の後に、前記（ｃ）工程においてイオン注入された不純物を熱処理によって活性化させる工程を更に有する。
【００２３】
（５）；半導体基板であるシリコン層の主面の第１の領域に形成されたｎチャネル導電型電界効果トランジスタと、前記シリコン層の主面の第１の領域と異なる第２の領域に形成されたｐチャネル導電型電界効果トランジスタとを有する半導体装置の製造方法であって、
前記シリコン層の主面の第１の領域上にゲート絶縁膜を介在して第１のゲート電極、並びに前記シリコン層の主面の第２の領域上にゲート絶縁膜を介在して第２のゲート電極を形成する工程と、
前記シリコン層の主面の第２の領域を選択的にマスクした状態で、前記シリコン層の主面の第１の領域に第１の不純物をイオン注入して、前記第１のゲート電極に整合した第１の半導体領域を形成する工程と、
前記シリコン層の主面の第１の領域を選択的にマスクした状態で、前記シリコン層の主面の第２の領域に第２の不純物をイオン注入して、前記第２のゲート電極に整合した第２の半導体領域を形成する工程と、
前記第１及び第２のゲート電極の側壁に夫々サイドウォールスペーサを形成する工程と、
前記シリコン層の主面の第２の領域を選択的にマスクした状態で、前記シリコン層の主面の第１の領域に第３の不純物をイオン注入して、前記第１の半導体領域と同一導電型であって、前記第１のゲート電極の側壁のサイドウォールスペーサに整合した第３の半導体領域を形成する工程と、
前記シリコン層の主面の第１の領域を選択的にマスクした状態で、前記シリコン層の主面の第２の領域に第４の不純物をイオン注入して、前記第２の半導体領域と同一導電型であって、前記第２のゲート電極の側壁のサイドウォールスペーサに整合した第４の半導体領域を形成する工程とを有し、
更に、前記第１及び第２のゲート電極の形成工程の後であって、前記第１及び第２の半導体領域の形成工程の前に、前記シリコン層の主面の第１及び第２の領域にIV族元素（例えばＧｅ）を、前記第１及び第２の半導体領域の形成工程における夫々の不純物の注入深さよりも浅くイオン注入する工程を有する。
【００２４】
（６）；前記手段（５）において、
前記第１及び第２の半導体領域の形成工程の後に、前記第１及び第２の半導体領域の形成工程においてイオン注入された第１及び第２の不純物を熱処理によって活性化させる工程を更に有する。
【００２５】
（７）；電界効果トランジスタを有する半導体装置の製造方法であって、
半導体基板であるシリコン層の主面上にゲート絶縁膜を介在してゲート電極を形成する工程と、
前記シリコン層の主面からその内部に不純物をイオン注入して前記ゲート電極に整合した第１の半導体領域を形成する工程と、
前記ゲート電極の側壁にサイドウォールスペーサを形成する工程と、
前記シリコン層の主面からその内部に不純物をイオン注入して前記サイドウォールスペーサに整合した第２の半導体領域を形成する工程と、
前記第２の半導体領域上に高融点金属膜を形成し、その後、前記第２の半導体領域のシリコンと前記高融点金属膜の金属とを反応させる熱処理を施して、前記第２の半導体領域上に金属・半導体反応層を形成する工程とを有し、
更に、前記ゲート電極の形成工程の後であって、前記第１の半導体領域の形成工程の前に、前記シリコン層の主面からその内部にIV族元素（例えばＧｅ）を、前記第１の半導体領域の形成工程における不純物の注入深さよりも浅くイオン注入する工程を有する。
【００２６】
（８）；手段（７）において、
前記第１の半導体領域の形成工程の後であって、前記高融点金属膜の形成工程の前に、前記第１及び第２の半導体領域の形成工程においてイオン注入された夫々の不純物を熱処理によって活性化させる工程を更に有する。
【００２７】
（９）；半導体基板であるシリコン層の主面の第１の領域に形成されたｎチャネル導電型電界効果トランジスタと、前記半導体基板の主面の第１の領域と異なる第２の領域に形成されたｐチャネル導電型電界効果トランジスタとを有する半導体装置の製造方法であって、
前記シリコン層の主面の第１の領域上に形成された第１のゲート電極、並びに前記シリコン層の主面の第２の領域上に形成された第２のゲート電極を覆うようにして、引っ張り応力を持つ絶縁膜（例えば窒化シリコン膜）を形成する工程と、
前記絶縁膜に異方性エッチングを施して、前記第１のゲート電極の側壁に第１のサイドウォールスペーサ、前記第２のゲート電極の側壁に第２のサイドウォールスペーサを形成する工程と、
前記シリコン層の主面の第１の領域をマスクした状態で、前記第２のサイドウォールスペーサにIV族元素（例えばＧｅ）をイオン注入して、前記第２のサイドウォールスペーサの結晶性を破壊する工程とを有する。
【００２８】
（１０）；半導体基板であるシリコン層の主面の第１の領域に形成されたｎチャネル導電型電界効果トランジスタと、前記半導体基板の主面の第１の領域と異なる第２の領域に形成されたｐチャネル導電型電界効果トランジスタとを有する半導体装置の製造方法であって、
前記シリコン層の主面の第１の領域上に形成された第１のゲート電極、並びに前記シリコン層の主面の第２の領域上に形成された第２のゲート電極を覆うようにして、圧縮応力を持つ絶縁膜（例えば窒化シリコン膜）を形成する工程と、
前記絶縁膜に異方性エッチングを施して、前記第１のゲート電極の側壁に第１のサイドウォールスペーサ、前記第２のゲート電極の側壁に第２のサイドウォールスペーサを形成する工程と、
前記シリコン層の主面の第２の領域をマスクした状態で、前記第１のサイドウォールスペーサにIV族元素（例えばＧｅ）をイオン注入して、前記第１のサイドウォールスペーサの結晶性を破壊する工程とを有する。
【００２９】
（１１）；半導体基板であるシリコン層の主面の第１の領域に形成されたｎチャネル導電型電界効果トランジスタと、前記半導体基板の主面の第１の領域と異なる第２の領域に形成されたｐチャネル導電型電界効果トランジスタとを有する半導体装置の製造方法であって、
前記シリコン層の主面の第１の領域上にゲート絶縁膜を介在して第１のゲート電極、並びに前記シリコン層の主面の第２の領域上にゲート絶縁膜を介在して第２のゲート電極を形成する工程と、
前記シリコン層の主面の第２の領域を選択的にマスクした状態で、前記シリコン層の主面の第１の領域に第１の不純物をイオン注入して、前記第１のゲート電極に整合した第１の半導体領域を形成する工程と、
前記シリコン層の主面の第１の領域を選択的にマスクした状態で、前記シリコン層の主面の第２の領域に第２の不純物をイオン注入して、前記第２のゲート電極に整合した第２の半導体領域を形成する工程と、
前記第１及び第２のゲート電極を覆うようにして、引っ張り応力を持つ絶縁膜（例えば窒化シリコン膜）を形成し、その後、前記絶縁膜に異方性エッチングを施して、前記第１のゲート電極の側壁に第１のサイドウォールスペーサ、及び前記第２のゲート電極の側壁に第２のサイドウォールスペーサを形成する工程と、
前記シリコン層の主面の第２の領域を選択的にマスクした状態で、前記シリコン層の主面の第１の領域に第３の不純物をイオン注入して、前記第１の半導体領域と同一導電型であって、前記第１のサイドウォールスペーサに整合した第３の半導体領域を形成する工程と、
前記シリコン層の主面の第１の領域を選択的にマスクした状態で、前記シリコン層の主面の第２の領域に第４の不純物をイオン注入して、前記第２の半導体領域と同一導電型であって、前記第２のサイドウォールスペーサに整合した第４の半導体領域を形成する工程とを有し、
更に、前記第１及び第２のゲート電極の形成工程の後であって、前記第１及び第２の半導体領域の形成工程の前に、前記シリコン層の主面の第１及び第２の領域に第１のIV族元素（例えばＧｅ）を、前記第１及び第２の半導体領域の形成工程における夫々の不純物の注入深さよりも浅くイオン注入する工程と、
前記シリコン層の主面の第１の領域をマスクした状態で、前記第２のサイドウォールスペーサに第２のIV族元素（例えばＧｅ）をイオン注入して、前記第２のサイドウォールスペーサの結晶性を破壊する工程とを有する。
【００３０】
（１２）；半導体基板であるシリコン層の主面の第１の領域に形成されたｎチャネル導電型電界効果トランジスタと、前記半導体基板の主面の第１の領域と異なる第２の領域に形成されたｐチャネル導電型電界効果トランジスタとを有する半導体装置の製造方法であって、
前記シリコン層の主面の第１の領域上にゲート絶縁膜を介在して第１のゲート電極、並びに前記シリコン層の主面の第２の領域上にゲート絶縁膜を介在して第２のゲート電極を形成する工程と、
前記シリコン層の主面の第２の領域を選択的にマスクした状態で、前記シリコン層の主面の第１の領域に第１の不純物をイオン注入して、前記第１のゲート電極に整合した第１の半導体領域を形成する工程と、
前記シリコン層の主面の第１の領域を選択的にマスクした状態で、前記シリコン層の主面の第２の領域に第２の不純物をイオン注入して、前記第２のゲート電極に整合した第２の半導体領域を形成する工程と、
前記第１及び第２のゲート電極を覆うようにして、圧縮応力を持つ絶縁膜（例えば窒化シリコン膜）を形成し、その後、前記絶縁膜に異方性エッチングを施して、前記第１のゲート電極の側壁に第１のサイドウォールスペーサ、及び前記第２のゲート電極の側壁に第２のサイドウォールスペーサを形成する工程と、
前記シリコン層の主面の第２の領域を選択的にマスクした状態で、前記シリコン層の主面の第１の領域に第３の不純物をイオン注入して、前記第１の半導体領域と同一導電型であって、前記第１のサイドウォールスペーサに整合した第３の半導体領域を形成する工程と、
前記シリコン層の主面の第１の領域を選択的にマスクした状態で、前記シリコン層の主面の第２の領域に第４の不純物をイオン注入して、前記第２の半導体領域と同一導電型であって、前記第２のサイドウォールスペーサに整合した第４の半導体領域を形成する工程とを有し、
更に、前記第１及び第２のゲート電極の形成工程の後であって、前記第１及び第２の半導体領域の形成工程の前に、前記シリコン層の主面の第１及び第２の領域に第１のIV族元素（例えばＧｅ）を、前記第１及び第２の半導体領域の形成工程における夫々の不純物の注入深さよりも浅くイオン注入する工程と、
前記シリコン層の主面の第２の領域をマスクした状態で、前記第１のサイドウォールスペーサに第２のIV族元素（例えばＧｅ）をイオン注入して、前記第１のサイドウォールスペーサの結晶性を破壊する工程とを有する。
【００３１】
（１３）；電界効果トランジスタを有する半導体装置の製造方法であって、
半導体基板の主面上に半導体膜を形成する工程と、
前記半導体膜に、抵抗値を低減する不純物をイオン注入する工程と、
前記半導体膜をパターンニングしてゲート電極を形成する工程とを有し、
更に、前記半導体膜に、この半導体膜と同族の元素をイオン注入する工程を有する。
【００３２】
（１４）；前記手段（１３）において、
更に、前記不純物をイオン注入する工程の後に、前記不純物を熱処理によって活性化させる工程を有し、
前記半導体膜と同族の元素をイオン注入する工程は、前記不純物を熱処理によって活性化させる工程の前に実施する。
【００３３】
（１５）；前記手段（１３）において、
更に、前記不純物をイオン注入する工程の後に、前記不純物を熱処理によって活性化させる工程を有し、
前記半導体膜と同族の元素をイオン注入する工程は、前記不純物をイオン注入する工程の前に実施する。
【００３４】
（１６）；前記手段（１３）において、
前記半導体膜はシリコンであり、前記元素はＧｅイオンである。
【００３５】
（１７）；半導体基板の主面の第１の領域に形成されたｎチャネル導電型電界効果トランジスタと、前記第１の領域と異なる第２の領域に形成されたｐチャネル導電型電界効果トランジスタとを有する半導体装置の製造方法であって、
前記半導体基板の主面の第１及び第２の領域上に半導体膜を形成する工程と、
前記半導体膜に抵抗値を低減する不純物をイオン注入する工程と、
前記半導体膜をパターンニングして、前記半導体基板の主面の第１及び第２の領域に夫々ゲート電極を形成する工程と、
前記純物を熱処理によって活性化させる工程とを有し、
更に、前記半導体膜を形成する工程の後であって、前記不純物を熱処理によって活性化させる工程の前に、前記半導体膜に、この半導体膜と同族の元素をイオン注入する工程を有する。
【００３６】
（１８）；電界効果トランジスタを有する半導体装置の製造方法であって、
半導体基板の主面上にゲート絶縁膜を介在してゲート電極を形成する工程と、
前記半導体基板の主面からその内部に不純物をイオン注入して前記ゲート電極に整合した半導体領域を形成する工程と、
前記ゲート電極の形成工程の後に、前記半導体基板の主面からその内部に前記半導体基板と同族の元素を、前記第１の半導体領域の形成工程における不純物の注入深さよりも浅くイオン注入する工程と、
前記同族の元素をイオン注入する工程、及び前記半導体領域を形成する工程の後に、前記半導体基板に洗浄を施す工程とを有し、
前記洗浄工程は、硫酸加水、希フッ酸及び塩酸加水を用いて行う。
【００３７】
（１９）；前記手段（１８）において、
更に、前記同族の元素をイオン注入する工程、及び前記半導体領域を形成する工程の後に、前記半導体領域の形成工程においてイオン注入された不純物を熱処理によって活性化させる工程を有し、
前記洗浄工程は、前記不純物を熱処理によって活性化させる工程の後に実施する。
【発明の効果】
【００３８】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
【００３９】
本発明によれば、電界効果トランジスタのドレイン電流Ｉdsの増加（電流駆動能力の向上）を図ることができる。
【００４０】
また、ｎチャネル導電型電界効果トランジスタ及びｐチャネル導電型電界効果トランジスタのドレイン電流の増加を図ることができる。
【００４１】
また、ｎチャネル導電型電界効果トランジスタ及びｐチャネル導電型電界効果トランジスタのゲート電極の低抵抗化を図ることができる。
【発明を実施するための最良の形態】
【００４２】
以下、図面を参照して本発明の実施の形態を詳細に説明する。なお、発明の実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
【００４３】
（実施形態１）
本実施形態１では、相補型ＭＩＳＦＥＴを有する半導体装置に本発明を適用した例について説明する。
【００４４】
図１は、本実施形態１の半導体装置に搭載された相補型ＭＩＳＦＥＴの概略構成を示す模式的断面図である。図１において、向かって左側がｎ型ＭＩＳＦＥＴであり、右側がｐ型ＭＩＳＦＥＴである。
【００４５】
図１に示すように、本実施形態１の半導体装置は、半導体基板として例えば単結晶シリコンからなるｐ型のシリコン基板（半導体基板であるシリコン層）１を主体に構成されている。
【００４６】
シリコン基板１の主面（素子形成面又は回路形成面）は、素子分離領域２によって互いに区画された素子形成領域１ｎ及び１ｐを有し、素子形成領域１ｎには、ｐ型ウエル領域４及びｎ型ＭＩＳＦＥＴが形成され、素子形成領域１ｐには、ｎ型ウエル領域３及びｐ型ＭＩＳＦＥＴが形成されている。素子分離領域２は、例えば浅溝アイソレーション（ＳＧＩ：Ｓhallow Ｇroove Ｉsolation）領域で構成されている。浅溝アイソレーション領域は、シリコン基板１の主面に浅溝を形成し、その後、浅溝の内部に絶縁膜（例えば酸化シリコン膜）を選択的に埋め込むことによって形成される。本実施形態のｎ型及びｐ型ＭＩＳＦＥＴは、ドレイン電流がシリコン基板１の平面方向に流れる横型構造になっている。
【００４７】
ｎ型及びｐ型ＭＩＳＦＥＴは、主に、チャネル形成領域、ゲート絶縁膜５、ゲート電極６、ソース領域及びドレイン領域を有する構成になっている。ゲート絶縁膜５はシリコン基板１の主面に設けられ、ゲート電極６はシリコン基板１の主面上にゲート絶縁膜５を介在して設けられ、チャネル形成領域はゲート電極６の直下におけるシリコン基板１の表層部に設けられている。ソース領域及びドレイン領域は、チャネル形成領域のチャネル長方向における両側にチャネル形成領域を挟むようにして設けられている。
【００４８】
ｎ型ＭＩＳＦＥＴのソース領域及びドレイン領域は、エクステンション領域である一対のｎ型半導体領域８、及びコンタクト領域である一対のｎ型半導体領域１２を有する構成になっている。ｎ型半導体領域８はゲート電極６に整合して形成され、ｎ型半導体領域１２はゲート電極６の側壁に設けられたサイドウォールスペーサ１１に整合して形成されている。
【００４９】
ｐ型ＭＩＳＦＥＴのソース領域及びドレイン領域は、エクステンション領域である一対のｐ型半導体領域９、及びコンタクト領域である一対のｐ型半導体領域１３を有する構成になっている。ｐ型半導体領域９はゲート電極６に整合して形成され、ｐ型半導体領域１３はゲート電極６の側壁に設けられたサイドウォールスペーサ１１に整合して形成されている。
【００５０】
ｎ型及びｐ型ＭＩＳＦＥＴにおいて、ゲート電極６、ｎ型半導体領域１２、ｐ型半導体領域１３の夫々の表面には、低抵抗化を図るため、金属・半導体反応層であるシリサイド層（１５，１６）が形成されている。これらのシリサイド層１５及び１６は、例えばサリサイド（Ｓalicide：Ｓelf Ａligned Ｓilicide）技術により、サイドウォールスペーサ１１に整合して形成されている。即ち、本実施形態のｎ型及びｐ型ＭＩＳＦＥＴはサリサイド構造になっている。
【００５１】
シリコン基板１の主面上には、ｎ型及びｐ型ＭＩＳＦＥＴを覆うようにして、例えば酸化シリコン膜からなる層間絶縁膜１７が設けられている。ｎ型半導体領域１２上及びｐ型半導体領域１３上には、層間絶縁膜１７の表面からシリサイド層１５に到達するソース・ドレイン用コンタクト孔が設けられ、このソース・ドレイン用コンタクト孔の内部には導電性プラグ１９が埋め込まれている。ｎ型及びｐ型半導体領域（１２，１３）は、シリサイド層１５及び導電性プラグ１９を介在して、層間絶縁膜１７上を延在する配線２０と電気的に接続されている。
【００５２】
ｎ型及びｐ型ＭＩＳＦＥＴのゲート電極６上には、図示していないが、層間絶縁膜１７の表面からシリサイド層１６に到達するゲート用コンタクト孔が設けられ、このゲート用コンタクト孔の内部には導電性プラグ１９が埋め込まれている。ゲート電極６は、シリサイド層１６、及びゲート用コンタクト孔の内部の導電性プラグ１９を介在して、層間絶縁膜１７上を延在する配線２０と電気的に接続されている。
【００５３】
ｎ型ＭＩＳＦＥＴのエクステンション領域であるｎ型半導体領域８は、シリコン基板１の主面からその内部に不純物として例えば砒素（Ａｓ）をイオン注入することによって形成されている。このｎ型半導体領域８には、シリコン基板１の主面からその内部にイオン注入によって導入されたIV族元素、例えばゲルマニウム（Ｇｅ）が含まれている。Ｇｅの濃度分布のピーク値は、シリコン基板１の深さ方向において、Ａｓの不純物濃度分布のピーク値よりもシリコン基板１の主面側、即ち浅い位置に位置している。素子形成領域１ｎにおけるＧｅのイオン注入は、後で詳細に説明するが、ゲート電極６の形成工程の後であって、ｎ型ＭＩＳＦＥＴのエクステンション領域であるｎ型半導体領域８の形成工程の前に、ｎ型半導体領域８の形成工程における不純物（例えばＡｓ）の注入深さよりも浅く行われる。
【００５４】
ｐ型ＭＩＳＦＥＴのエクステンション領域であるｐ型半導体領域９は、シリコン基板１の主面からその内部に不純物として例えば二フッ化ボロン（ＢＦ２）をイオン注入することによって形成されている。このｐ型半導体領域９には、シリコン基板１の主面からその内部にイオン注入によって導入されたIV族元素、例えばゲルマニウム（Ｇｅ）が含まれている。Ｇｅの濃度分布のピーク値は、シリコン基板１の深さ方向において、Ａｓの不純物濃度分布のピーク値よりもシリコン基板１の主面側、即ち浅い位置に位置している。素子形成領域１ｐにおけるＧｅのイオン注入は、後で詳細に説明するが、ゲート電極６の形成工程の後であって、ｐ型ＭＩＳＦＥＴのエクステンション領域であるｐ型半導体領域９の形成工程の前に、ｐ型半導体領域９の形成工程における不純物（例えばＢＦ２）の注入深さよりも浅く行われる。
【００５５】
本実施形態１では、素子形成領域１ｎ及び１ｐへのＧｅのイオン注入は、同一工程で行われる。
【００５６】
次に、本実施形態１の半導体装置の製造について、図２乃至図１４を用いて説明する。図２乃至図１４は、半導体装置の製造工程を示す模式的断面図である。
【００５７】
まず、比抵抗１０［Ωｃｍ］を有する単結晶シリコンからなるシリコン基板１を準備し、その後、図２に示すように、シリコン基板１の主面の素子形成領域１ｎにｐ型ウエル領域４、素子形成領域１ｐにｎ型ウエル領域３を選択的に形成する。
【００５８】
次に、図２に示すように、シリコン基板１の主面の素子形成領域１ｎ及び１ｐを区画する素子分離領域２として、例えば浅溝アイソレーション領域を形成する。この浅溝アイソレーション領域は、シリコン基板１の主面に浅溝（例えば３００［ｎｍ］程度の深さの溝）を形成し、その後、シリコン基板１の主面上に例えば酸化シリコン膜からなる絶縁膜をＣＶＤ（Ｃhemical Ｖapor Ｄeposition）法で形成し、その後、絶縁膜が浅溝の内部に選択的に残るようにＣＭＰ（化学的機械研磨：Ｃｈemical Ｍechanical Ｐolishing）法で平坦化することによって形成される。この後、シリコン基板１の表面を洗浄し、素子形成領域１ｎ及び１ｐを含むシリコン基板１表面に付着した砥粒スラリなどの異物や汚染物質を除去する。
【００５９】
次に、熱酸化処理を施してシリコン基板１の主面の素子形成領域１ｎ及び１ｐに例えば厚さが２〜３［ｎｍ］程度の酸化シリコン膜からなるゲート絶縁膜５を形成し、その後、シリコン基板１の主面上の全面に例えば厚さが１５０〜２００［ｎｍ］程度の多結晶シリコン膜を形成し、その後、前記多結晶シリコン膜にパターンニングを施して、図３に示すようにゲート電極６を形成する。多結晶シリコン膜には、抵抗値を低減する不純物がその堆積中又は堆積後に導入される。
【００６０】
次に、ｎ型及びｐ型ＭＩＳＦＥＴのエクステンション領域を形成する工程の前に、図４に示すように、シリコン基板１の主面からその素子形成領域１ｎ及び１ｐの内部に、具体的にはゲート電極６が形成されていないｐ型ウエル領域４及びｎ型ウエル領域３の部分に、IV族元素として例えばＧｅ（ゲルマニウム）をイオン注入する。このＧｅのイオン注入により、シリコン基板１の主面の素子形成領域１ｎ及び１ｐに、ゲート電極６に整合して非晶質層７が形成される。
【００６１】
Ｇｅのイオン注入は、ｎ型及びｐ型ＭＩＳＦＥＴのエクステンション領域の形成工程における不純物のイオン注入深さよりも浅く行う。本実施形態において、Ｇｅのイオン注入は、例えば、加速エネルギーが３ＫｅＶ程度、ドーズ量が５×１０１４〜２×１０１５［atoms／cm2］程度の条件で行う。
【００６２】
次に、図５に示すように、シリコン基板１の主面の素子形成領域１ｐをマスクＭ１で選択的に覆った状態で、シリコン基板１の主面からその素子形成領域１ｎの内部に、具体的にはゲート電極６が形成されていないｐ型ウエル領域４の部分に、不純物として例えばＡｓ（砒素）をイオン注入する。このＡｓのイオン注入により、シリコン基板１の主面の素子形成領域１ｎに、ゲート電極に整合して一対のｎ型半導体領域（エクステンション領域）８が形成される。本実施形態において、Ａｓのイオン注入は、例えば、加速エネルギーが１〜３ＫｅＶ程度、ドーズ量が１×１０１４〜２×１０１５［atoms／cm2］程度の条件で行う。このとき、Ａｓのイオン注入における加速エネルギーは、Ｇｅと同等、もしくはそれ以上とすることが好ましい。これはＡｓの分子量がＧｅの分子量と同程度のため、ＡｓをＧｅよりも深い位置に形成するためである。マスクＭ１としては、例えばフォトリソグラフィ技術によって形成されるフォトレジストマクスを使用する。
【００６３】
次に、マスクＭ１を除去した後、図６に示すように、シリコン基板１の主面の素子形成領域１ｎをマスクＭ２で選択的に覆った状態で、シリコン基板１の主面からその素子形成領域１ｐの内部に、具体的にはゲート電極６が形成されていないｎ型ウエル領域３の部分に、不純物として例えばＢＦ２（二フッ化ボロン）をイオン注入する。このＢＦ２のイオン注入により、シリコン基板１の素子形成領域１ｐに、ゲート電極６に整合して一対のｐ型半導体領域（エクステンション領域）９が形成される。本実施形態において、ＢＦ２のイオン注入は、例えば、加速エネルギーが１〜３ＫｅＶ程度、ドーズ量が１×１０１４〜２×１０１５［atoms／cm2］程度の条件で行う。ここで、ｐ型半導体領域９の形成手段としてＢＦ２を用いているが、これはＢよりも分子量が大きく拡散係数が小さくなるためである。仮にＢを用いた場合では、後述する不純物活性化のための熱処理時にＢが半導体基板の横方向及び深さ方向に拡散しすぎるため、面内の均一性を保てず、結果として、本発明の目的とするところの極浅接合の達成がＢＦ２を用いた場合に比べると困難となる。即ち、本実施の形態においては、Ｂよりも分子量の大きい不純物を採用することで、極浅接合の達成を試みている。マスクＭ２としては、例えばフォトリソグラフィ技術によって形成されるフォトレジストマクスを使用する。
【００６４】
次に、マスクＭ２を除去した後、図８に示すように、ゲート電極６の側壁に、例えばゲート長方向の膜厚が５０〜７０［ｎｍ］程度のサイドウォールスペーサ１１を形成する。サイドウォールスペーサ１１は、図７に示すように、シリコン基板１の主面上の全面に例えば酸化シリコン膜からなる絶縁膜１０をＣＶＤ法で形成し、その後、絶縁膜１０にＲＩＥ（Ｒeactive Ｉon Ｅtching）等の異方性エッチングを施すことによって形成される。サイドウォールスペーサ１１は、ゲート電極６に整合して形成される。
【００６５】
次に、図９に示すように、シリコン基板１の主面の素子形成領域１ｐをマスクＭ３で選択的に覆った状態で、シリコン基板１の主面からその素子形成領域１ｎの内部に、具体的にはゲート電極６が形成されていないｐ型ウエル領域４の部分に、不純物として例えばＡｓをイオン注入する。このＡｓのイオン注入により、シリコン基板１の素子形成領域１ｎに、サイドウォールスペーサ１１に整合して一対のｎ型半導体領域（コンタクト領域）１２が形成される。本実施形態において、Ａｓのイオン注入は、例えば、加速エネルギーが２０〜４５ＫｅＶ程度、ドーズ量が２〜４×１０１５［atoms／cm2］程度の条件で行う。マスクＭ３としては、例えばフォトリソグラフィ技術によって形成されるフォトレジストマスクを使用する。
【００６６】
次に、マスクＭ３を除去した後、図１０に示すように、シリコン基板１の主面の素子形成領域１ｎをマスクＭ４で選択的に覆った状態で、シリコン基板１の主面からその素子形成領域１ｐの内部に、具体的にはゲート電極６が形成されていないｎ型ウエル領域３の部分に不純物として例えばＢＦ２（二フッ化ボロン）をイオン注入する。このＢＦ２のイオン注入により、シリコン基板１の素子形成領域に、サイドウォールスペーサ１１に整合して一対のｐ型半導体領域（コンタクト領域）１３が形成される。本実施形態において、ＢＦ２のイオン注入は、例えば、加速エネルギーが２０〜５０ＫｅＶ程度、ドーズ量が２〜４×１０１５［atoms／cm2］程度の条件で行う。マスクＭ４としては、例えばフォトリソグラフィ技術によって形成されるフォトレジストマクスを使用する。
【００６７】
次に、マスクＭ４を除去した後、ｎ型半導体領域８の形成工程、ｐ型半導体領域９の形成工程、ｎ型半導体領域１２の形成工程、並びにｐ型半導体領域１３の形成工程においてイオン注入された不純物（Ａｓ，ＢＦ２）を熱処理によって活性化させる。熱処理は、昇降温レートが非常に大きい、通常スパイクアニール装置と呼ばれる枚葉式アニール装置を用いて、温度が１０００［℃］、加熱時間が１［秒］の条件で行う。
【００６８】
この工程において、Ｇｅのイオン注入によって形成されたシリコン基板中（シリコン層中）の非晶質部分（非晶質層７）は、図１１に示すように、元の単結晶に回復する。また、不純物（Ａｓ，ＢＦ２）のイオン注入によって形成されたシリコン基板中（シリコン層中）の非晶質部分（半導体領域８，９，１２，１３）も非晶質から元の単結晶に回復する。
【００６９】
また、この工程において、ゲート電極６の形成工程の後であって、半導体領域（８，９，１２，１３）の形成工程の前に、予めシリコン基板１の主面の素子形成領域１ｎ及び１ｐに、シリコン基板（シリコン層）と同族のIV族元素であるＧｅが半導体領域（８，９，１２，１３）の形成工程における不純物（Ａｓ，ＢＦ２）のイオン注入深さよりも浅くイオン注入されているため、Ｓｉ−Ｇｅ−Ｘ（Ｘ：Ａｓ，ＢＦ２）の結合が形成され、Ｓｉ−Ｘ単独の場合よりも、シリコン基板中（シリコン層中）での不純物の活性化が向上し、導電に寄与する不純物の濃度が高くなる（Ｓｉと結合しない未反応の不純物量が少なくなる）。この結果、ｎ型及びｐ型ＭＩＳＦＥＴのエクステンション領域（半導体領域８，９）の抵抗、特に表面における抵抗が下がるため、ｎ型及びｐ型ＭＩＳＦＥＴのドレイン電流Ｉdsの増加（電流駆動能力の向上）を図ることができる。
【００７０】
なお、ｎ型及びｐ型ＭＩＳＦＥＴのコンタクト領域（半導体領域１２，１３）においてもＧｅがイオン注入されている。従って、このコンタクト領域においても、シリコン基板中（シリコン層中）での不純物の活性化が向上し、導電に寄与する不純物の濃度が高くなる（Ｓｉと結合しない未反応の不純物量が少なくなる）ため、コンタクト領域における抵抗、特に表面における抵抗が下がる。
【００７１】
ここで、エクステンション領域（半導体領域８，９）の形成工程における不純物（Ａｓ，ＢＦ２）よりもＧｅを深くイオン注入した場合、Ｇｅのイオン注入による結晶欠陥の影響により、エクステンション領域の形成工程においてイオン注入した不純物が拡散し易くなるため、エクステンション領域（半導体領域８，９）の接合深さが深くなる。従って、本実施形態のように、エクステンション領域の形成工程における不純物の注入深さよりも浅くＧｅをイオン注入することより、エクステンション領域の形成工程においてイオン注入した不純物の拡散を抑制できるため、接合深さが浅い低抵抗のエクステンション領域を形成することができる。
【００７２】
また、エクステンション領域（半導体領域８，９）の形成工程における不純物のイオン注入よりも後にＧｅのイオン注入を行った場合、エクステンション領域の形成工程における不純物（Ａｓ，ＢＦ２）は単結晶中にイオン注入される。原子配列に規則性がある単結晶では、原子配列の間隙を通って不純物が奥深く到達するチャネリング現象が発生し易いため、エクステンション領域の接合深さが深くなる。一方、原子配列が不規則の非晶質層では、チャネリング現象が発生し難い。従って、本実施形態のように、ゲート電極６の形成工程の後であって、エクステンション領域の形成工程の前に、シリコン基板（シリコン層）の主面からその内部にＧｅをイオン注入することにより、接合深さが浅い低抵抗のエクステンション領域を形成することができる。
【００７３】
次に、自然酸化膜等を除去してゲート電極６及び半導体領域（１２，１３）の表面を露出させた後、図１２に示すように、これらの表面上を含むシリコン基板１の主面上の全面に高融点金属膜として例えばコバルト（Ｃｏ）膜１４をスパッタ法で形成し、その後、半導体領域（１２，１３）のシリコン（Ｓｉ）、並びにゲート電極６のＳｉとコバルト膜１４のＣｏとを反応させる熱処理を施して、半導体領域１２、１３表面及びゲート電極６上のＳｉと反応させることにより、図１３に示すように、半導体領域（１２，１３）の表面、並びにゲート電極６の表面に金属・半導体反応層であるシリサイド（ＣｏＳｉ）層１５及び１６を形成する。シリサイド層１５及び１６は、サイドウォールスペーサ１１に整合して形成される。
【００７４】
ここで、半導体領域（１２，１３）上のシリサイド層１５は、半導体領域（１２，１３）におけるシリコン基板のＳｉとコバルト膜１４のＣｏとを熱反応させることで形成されるが、半導体領域（１２，１３）の表面における不純物の活性化が低いと、シリコン基板のＳｉと結合していない未反応の不純物が多くなるため、この未反応の不純物の影響により、シリサイド化が阻害され、シリサイド層１５にこのシリサイド層１５よりも高抵抗であるＣｏＳｉの凝集部が形成され易くなる。シリサイド層１５は、ＭＩＳＦＥＴの微細化に伴うソース・ドレイン抵抗の増加を抑制するために設けられている。従って、未反応の不純物による影響でＣｏＳｉの凝集部が形成されると、ＭＩＳＦＥＴの微細化に伴うソース・ドレイン抵抗の増加を抑制する効果が減少してしまう。
【００７５】
これに対し、本実施形態の半導体領域（１２，１３）の表面は、Ｇｅのイオン注入によるＳｉ−Ｇｅ−Ｘ（Ｘ：Ａｓ，ＢＦ２）の結合によって活性化され、Ｓｉと結合しない未反応の不純物が少なくなっているため、シリサイド化反応におけるＣｏＳｉの凝集を抑制するこができる。
【００７６】
次に、図１４に示すように、シリサイド層（１５，１６）が形成された領域以外の未反応のコバルト膜１４を選択的に除去し、その後、シリサイド層（１５，１６）を活性化させる熱処理を施す。
【００７７】
次に、ｎ型及びｐ型ＭＩＳＦＥＴ上を含むシリコン基板１の主面上の全面に例えば酸化シリコン膜からなる層間絶縁膜１７をＣＶＤ法で形成し、その後、層間絶縁膜１７の表面をＣＭＰ法で平坦化する。
【００７８】
次に、層間絶縁膜１７の表面からシリサイド層１５に到達するソース・ドレイン用コンタクト孔、並びに層間絶縁膜１７の表面からシリサイド層１６に到達するゲート用コンタクト孔を形成し、その後、ソース・ドレイン用コンタクト孔の内部、並びにゲート用コンタクト孔の内部に金属等の導電物を埋め込んで導電性プラグ１９を形成し、その後、層間絶縁膜１７上に配線２０を形成することにより、図１に示す構造となる。
【００７９】
図１５は、Ｇｅを事前に注入した場合とＧｅを事前に注入しなかった場合のエクステンション領域におけるＡｓの不純物濃度プロファイルを示す図であり、
図１６は、Ｇｅを事前に注入した場合とＧｅを事前に注入しなかった場合のエクステンション領域におけるＢＦ２の不純物濃度プロファイルを示す図である。
【００８０】
図１５及び図１６において、Ｇｅを事前に注入した場合の不純物濃度プロファイルは、本実施形態１と同じ条件でＧｅのイオン注入、並びにエクステンション領域の形成工程における不純物のイオン注入を行い、その後、不純物を活性化させる熱処理を施して作成したサンプルを使用して求めたものである。Ｇｅを事前に注入しなった場合の不純物濃度プロファイルは、本実施形態１と同じ条件でエクステンション領域の形成工程における不純物のイオン注入を行い、その後、不純物を活性化させる熱処理を施して作成したサンプルを使用して求めたものである。
【００８１】
図１５に示すように、エクステンション領域の表面のＡｓ濃度は、Ｇｅを事前にイオン注入した場合の方が、Ｇｅを事前にイオン注入しなかった場合よりも高くなっている。また、１０１８［atoms／cm3］でのプロファイル深さは、Ｇｅを事前にイオン注入した場合の方が、Ｇｅを事前にイオン注入しなかった場合よりも浅くなっている。
【００８２】
図１６に示すように、エクステンション領域の表面のＢＦ２濃度は、Ｇｅを事前にイオン注入した場合の方が、Ｇｅを事前にイオン注入しなかった場合よりも高くなっている。また、１０１８［atoms／cm3］でのプロファイル深さは、Ｇｅを事前にイオン注入した場合の方が、Ｇｅを事前にイオン注入しなかった場合よりも浅くなっている。
【００８３】
このようなことから、ゲート電極６の形成工程の後であって、ｎ型及びｐ型ＭＩＳＦＥＴのエクステンション領域（半導体領域８，９）の形成工程の前に、シリコン基板１の主面の素子形成領域１ｎ及び１ｐにIV族元素であるＧｅを、ｎ型及びｐ型ＭＩＳＦＥＴのエクステンション領域の形成工程における夫々の不純物（Ａｓ，ＢＦ２）の注入深さよりも浅くイオン注入することにより、接合深さが浅い低抵抗のエクステンション領域を形成することができるため、ｎ型及びｐ型ＭＩＳＦＥＴのドレイン電流Ｉdsの増加（電流駆動能力の向上）を図ることができる。本実施形態１においては、Ｇｅを事前にイオン注入しなかった場合と比較して、ｎ型及びｐ型ＭＩＳＦＥＴのドレイン電流が共に５％程度増加した。
【００８４】
このように、本実施形態１によれば、ｎ型及びｐ型ＭＩＳＦＥＴの双方のエクステンション領域を、低抵抗で、かつ浅い接合深さで形成することができるため、ｎ型及びｐ型ＭＩＳＦＥＴのドレイン電流Ｉdsが増加（電流駆動能力が向上）する。
【００８５】
また、ｎ型及びｐ型ＭＩＳＦＥＴの双方のコンタクト領域（半導体領域１２，１３）は、Ｇｅのイオン注入によるＳｉ−Ｇｅ−Ｘ（Ｘ：Ａｓ，ＢＦ２）の結合によって活性化され、Ｓｉと結合しない未反応の不純物が少なくなっているため、シリサイド化反応におけるＣｏＳｉの凝集を抑制するこができる。
【００８６】
なお、本実施形態１では、相補型ＭＩＳＦＥＴを有する半導体装置に本発明を適用した例について説明したが、本発明は、ｎ型、ｐ型のうち何れか一方のＭＩＳＦＥＴを有する半導体装置にも適用することができる。
【００８７】
また、本実施形態１では、シリコン基板と同族のIV族元素としてＧｅを用いた例について説明したが、シリコン基板と同族のIV族元素であれば他の元素を用いても良い。
【００８８】
また、本実施形態１では、ｎ型及びｐ型ＭＩＳＦＥＴの双方のエクステンション領域の形成工程における不純物のイオン注入、並びに、双方のコンタクト領域の形成工程における不純物のイオン注入を行った後、これらの不純物を活性化させる熱処理を実施する例について説明したが、不純物を活性化させる熱処理は、ｎ型及びｐ型ＭＩＳＦＥＴのエクステンション領域の形成工程後であって、ｎ型及びｐ型ＭＩＳＦＥＴのコンタクト領域の形成工程前に行い、更に、ｎ型及びｐ型ＭＩＳＦＥＴのコンタクト領域の形成工程後に行っても良い。
【００８９】
但し、この場合は、エクステンション領域の接合深さが深くなるため、不純物を活性化させる熱処理は本実施形態１のように一回で行うことが望ましい。
【００９０】
また、本実施形態１では、ｐ型ＭＩＳＦＥＴのエクステンション領域を形成するための不純物としてＢＦ２を用いた例について説明したが、ボロン（Ｂ）をイオン注入してｐ型ＭＩＳＦＥＴのエクステンション領域を形成する場合においても同様の効果が得られる。
【００９１】
図１７は、Ｇｅを事前に注入した場合とＧｅを事前に注入しなかった場合のエクステンション領域におけるＢの不純物濃度プロファイルを示す図である。図１７に示すＢの不純物濃度プロファイルは、図１８に示すＢＦ２の不純物プロファイルの場合と同じ条件で作成したサンプルを使用して求めたものである。図１７に示すように、エクステンション領域の表面のＢ濃度は、ＢＦ２の場合と同じように、Ｇｅを事前にイオン注入した場合の方が、Ｇｅを事前にイオン注入しなかった場合よりも高くなっている。また、１０１８［atoms/cm3］でのプロファイル深さは、Ｇｅを事前にイオン注入した場合の方が、Ｇｅを事前にイオン注入しなかった場合よりも浅くなっている。従って、ボロンをイオン注入してｐ型ＭＩＳＦＥＴのエクステンション領域を形成する場合においても同様の効果が得られる。
【００９２】
また、本実施形態１では、ｎ型ＭＩＳＦＥＴのエクステンション領域を形成するための不純物としてＡｓを用いた例について説明したが、隣（Ｐ）をイオン注入してｎ型ＭＩＳＦＥＴのエクステンション領域を形成する場合においても同様の効果が得られる。
【００９３】
図１８乃至図２１は、実施形態１の変形例である半導体装置の製造工程を示す模式的断面図である。
【００９４】
前述の実施形態１では、ゲート電極６の形成工程の後であって、ｎ型及びｐ型ＭＩＳＦＥＴのエクステンション領域の形成工程の前に、シリコン基板１の主面の素子形成領域１ｎ及び１ｐにIV族元素であるＧｅを同一工程でイオン注入する例について説明したが、素子形成領域１ｎへのＧｅイオン注入と素子形成領域１ｐへのＧｅイオン注入は別々に行っても良い。以下、Ｇｅイオン注入を別々に行う例について、図１８乃至図２１を用いて説明する。
【００９５】
シリコン基板１の主面の素子形成領域１ｎ及び１ｐにゲート電極６を形成した後、図１８に示すように、シリコン基板１の主面の素子形成領域１ｐをマスクＭ１で選択的に覆った状態で、シリコン基板１の主面からその素子形成領域１ｎの内部に、具体的にはゲート電極６が形成されていないｐ型ウエル領域４の部分に、IV族元素として例えばＧｅをイオン注入する。このＧｅのイオン注入により、シリコン基板１の主面の素子形成領域１ｎに、ゲート電極６に整合して非晶質層７が形成される。Ｇｅのイオン注入は、この後のｎ型ＭＩＳＦＥＴのエクステンション領域の形成工程における不純物のイオン注入深さよりも浅く行う。
【００９６】
次に、図１９に示すように、前記マスクＭ１を使用し、シリコン基板１の主面の素子形成領域１ｐをマスクＭ１で選択的に覆った状態で、シリコン基板１の主面からその素子形成領域１ｎの内部に、具体的にはゲート電極６が形成されていないｐ型ウエル領域４の部分に、不純物として例えばＡｓ（砒素）をイオン注入する。このＡｓのイオン注入により、ｐシリコン基板１の主面の素子形成領域１ｎに、ゲート電極に整合して一対のｎ型半導体領域（エクステンション領域）８が形成される。
【００９７】
次に、マスクＭ１を除去した後、図２０に示すように、シリコン基板１の主面の素子形成領域１ｎをマスクＭ２で選択的に覆った状態で、シリコン基板１の主面からその素子形成領域１ｐの内部に、具体的にはゲート電極６が形成されていないｎ型ウエル領域３の部分に、IV族元素として例えばＧｅをイオン注入する。このＧｅのイオン注入により、シリコン基板１の主面の素子形成領域１ｐに、ゲート電極６に整合して非晶質層７が形成される。Ｇｅのイオン注入は、この後のｐ型ＭＩＳＦＥＴのエクステンション領域の形成工程における不純物のイオン注入深さよりも浅く行う。
【００９８】
次に、図２１に示すように、前記マスクＭ２を使用し、シリコン基板１の主面の素子形成領域１ｎをマスクＭ２で選択的に覆った状態で、シリコン基板１の主面からその素子形成領域１ｐの内部に、具体的にはゲート電極６が形成されていないｎ型ウエル領域３の部分に、不純物として例えばＢＦ２（二フッ化ボロン）をイオン注入する。このＢＦ２のイオン注入により、シリコン基板１の素子形成領域１ｐに、ゲート電極６に整合して一対のｐ型半導体領域（エクステンション領域）９が形成される。
【００９９】
この後、前述の実施形態１と同様の工程を施してｎ型及びｐ型ＭＩＳＦＥＴを形成する。
【０１００】
このように、ｎ型ＭＩＳＦＥＴのエクステンション領域の形成工程における不純物のイオン注入工程の前に、シリコン基板１の主面の素子形成領域１ｐをマスクＭ１で選択的に覆った状態で、シリコン基板１の主面からその素子形成領域１ｎの内部にＧｅを、ｎ型ＭＩＳＦＥＴのエクステンション領域の形成工程における不純物の注入深さよりも浅くイオン注入し、ｐ型ＭＩＳＦＥＴのエクステンション領域の形成工程における不純物のイオン注入工程の前に、シリコン基板１の主面の素子形成領域１ｎをマスクＭ２で選択的に覆った状態で、シリコン基板１の主面からその素子形成領域１ｐの内部にＧｅを、ｐ型ＭＩＳＦＥＴのエクステンション領域の形成工程における不純物の注入深さよりも浅くイオン注入することにより、ｎ型ＭＩＳＦＥＴのエクステンション領域の形成工程における不純物のドーズ量及び注入深さに応じてＧｅのドーズ量及び注入深さを設定でき、ｐ型ＭＩＳＦＥＴのエクステンション領域の形成工程における不純物のドーズ量及び注入深さに応じてＧｅのドーズ量及び注入深さを設定できるため、Ｇｅのイオン注入によるエクステンション領域の低抵抗化をｎ型及びｐ型ＭＩＳＦＥＴで夫々最適にすることができる。
【０１０１】
また、ｎ型ＭＩＳＦＥＴが形成される素子形成領域１ｎへのＧｅのイオン注入（図１８参照）と、ｎ型ＭＩＳＦＥＴのエクステンション領域の形成工程における不純物のイオン注入（図１９参照）とを同一のマスクＭ１を用いて行い、ｐ型ＭＩＳＦＥＴが形成される素子形成領域１ｐへのＧｅのイオン注入（図２０参照）と、ｐ型ＭＩＳＦＥＴのエクステンション領域の形成工程における不純物のイオン注入（図２１参照）とを同一のマスクＭ２を用いて行うことにより、マスクの形成工程を増加することなく、素子形成領域１ｎへのＧｅイオン注入と素子形成領域１ｐへのＧｅイオン注入を別々に行うことができるため、製造コストを増加することなく、Ｇｅのイオン注入によるエクステンション領域の低抵抗化をｎ型及びｐ型ＭＩＳＦＥＴで夫々最適にすることができる。
【０１０２】
半導体装置の高集積化、低コスト化を実現させるためにはマスク（レチクル）の枚数をいかにして低減させるかが重要な課題となっている。なぜならば、マスク枚数の低減は、マスクそのものの制作コストの低減のみならず、マスクを用いたフォトレジストパターン形成のためのフォトレジストの塗布、感光、現像及び洗浄・乾燥の一連の処理を削減することができ、半導体装置のプロセスコストを大幅に低減できるからである。そして、更に、異物による不良発生率を低減でき、半導体装置の歩留まり及び信頼性を向上させることが可能となるからである。
【０１０３】
また、本実施形態では、IV族元素として例えばゲルマニウム（Ｇｅ）を用いているが、これはゲルマニウムが他のIV族元素のなかで、原子量が大きく、シリコン基板または多結晶シリコン膜に対してプレアモルファス化しやすいからである。例えば、ｐ型ＭＩＳＦＥＴで考えた場合、同じIV族元素の中でも炭素（Ｃ）は、原子半径がボロンとほぼ同じ為、Ｓｉ−Ｂ−IV族元素という結合が作れない。シリコン（Ｓｉ）の場合は、シリコン基板または多結晶シリコン膜に対してプレアモルファス化は可能であるが、ゲルマニウムよりも原子量は小さいため、その効果は若干下がる。
【０１０４】
また、ゲルマニウム（Ｇｅ）を用いる上でのメリットとして、イオン注入を行う際にガスソースとして用いることが出来るという点が挙げられる。他のIV族元素のうちアンチモン（Ｓｎ）および鉛（Ｐｂ）は、イオン注入時に固体源を用いることになるため、実用化向きではない。
【０１０５】
以上のことから、本実施形態においては、IV族元素としてゲルマニウムまたはシリコンを用いることが有効であり、より好ましい形態としてゲルマニウムを用いている。これについては、以降の実施形態２〜７についても同様である。
【０１０６】
（実施形態２）
図２２乃至図２４は、本発明の実施形態２である半導体装置の製造工程を示す模式的断面図である。
【０１０７】
本実施形態２では、シリサイド化における高融点金属の凝集の抑制について説明する。
【０１０８】
前述の実施形態１と同様のプロセスを使用し、図２２に示すように、ｎ型及びｐ型ＭＩＳＦＥＴのコンタクト領域（半導体領域１２，１３）まで形成した後、図２３に示すように、シリコン基板１の主面からその素子形成領域１ｎ及び１ｐの内部に、具体的にはコンタクト領域（半導体領域１２，１３）に、IV族元素として例えばＧｅをイオン注入する。このＧｅのイオン注入により、コンタクト領域には、エクステンション領域の形成工程前にイオン注入されたＧｅに加えて更にＧｅが導入されることになる。
【０１０９】
次に、エクステンション領域（半導体領域８，９）の形成工程、及びコンタクト領域の形成工程（半導体領域１２，１３）においてイオン注入された不純物（Ａｓ，ＢＦ２）を熱処理によって活性化させる。熱処理は、前述の実施形態１と同様の条件で行う。
【０１１０】
この工程において、コンタクト領域（半導体領域１２，１３）には、エクステンション領域の形成工程前にイオン注入されたＧｅと、コンタクト領域の形成工程の後にイオン注入されたＧｅが含まれているため、特にコンタクト領域の表面における不純物の活性化が更に向上し、コンタクト領域中でのシリコンと結合しない未反応の不純物が減少する。
【０１１１】
次に、前述の実施形態１と同様の方法で、図２４に示すように、コンタクト領域（半導体領域１２，１３）の表面、並びにゲート電極６の表面にシリサイド層１５及び１６を形成する。
【０１１２】
このように、コンタクト領域（１２，１３）の形成工程の後であって、コバルト膜１４（高融点金属膜）の形成工程の前に、シリコン基板１の主面からその素子形成領域１ｎ及び１ｐの内部に、IV族元素として例えばＧｅを更にイオン注入することにより、特にコンタクト領域の表面における未反応の不純物が更に減少するため、シリサイド化反応におけるＣｏＳｉの凝集（高融点金属の凝集）を更に抑制するこができる。
【０１１３】
なお、本実施形態２では、２回目のＧｅイオン注入の後に、不純物を活性化させる熱処理を実施しているが、不純物を活性化させる熱処理は、ｎ型及びｐ型ＭＩＳＦＥＴのコンタクト領域の形成工程（図５及び図６参照）の後であって、２回目のＧｅイオン注入（図２３参照）の前に行い、更に、２回目のＧｅイオン注入の後であって、コバルト膜１４の形成工程（図１２参照）の前に実施しても良い。但し、この場合は、エクステンション領域の接合深さが深くなるため、不純物を活性化させる熱処理は、本実施形態２のように、２回目のＧｅイオン注入の後であって、コバルト膜１４の形成工程の前に実施することが望ましい。
【０１１４】
また、本実施形態２では、ｎ型及びｐ型ＭＩＳＦＥＴのコンタクト領域の形成工程（図９及び図１０参照）の後に、２回目のＧｅイオン注入（図２３参照）を実施しているが、２回目のＧｅイオン注入は、サイドウォールスペーサ１１の形成工程（図８参照）の後であって、ｎ型及びｐ型ＭＩＳＦＥＴのコンタクト領域の形成工程の前に実施しても良い。
【０１１５】
また、本実施形態２では、２回のＧｅイオン注入により、シリサイド化における高融点金属の凝集を抑制しているが、エクステンション領域の形成工程前のＧｅイオン注入（図４参照）を実施せず、２回目に行ったＧｅイオン注入だけでも、シリサイド化における高融点金属の凝集は抑制できる。
【０１１６】
（実施形態３）
本実施形態では、同一基板に、相補型ＭＩＳＦＥＴ及びＤＲＡＭ（Ｄynamic Ｒandom Ａccess Ｍemory）型のメモリセルを有する半導体装置に本発明を適用した例について説明する。
【０１１７】
図２５は、本実施形態３の半導体装置の概略構成を示す図（（ａ）は相補型ＭＩＳＦＥＴの模式的断面図，（ｂ）はメモリセル選択用ＭＩＳＦＥＴの模式的断面図）であり、
図２６は、本実施形態３の半導体装置に搭載されたメモリセルの等価回路図であり、図２７は、本実施形態３の半導体装置の製造工程を示す模式的断面図である。図２５（ａ）において、向かって左側の素子形成領域１ｎがｎ型ＭＩＳＦＥＴ、右側の素子形成領域１ｐがｐ型ＭＩＳＦＥＴである。
【０１１８】
図２６に示すように、メモリセルＭｃは、ワード線ＷＬとデータ線（ビット線）ＤＬとの交差部に配置されている。メモリセルＭｃは、１つの情報蓄積用容量素子Ｃと、これに直列に接続された１つのメモリセル選択用ＭＩＳＦＥＴＱｓとを有する構成になっている。メモリセル選択用ＭＩＳＦＥＴＱｓを構成する一対の半導体領域のうちの何れか一方はデータ線ＤＬと電気的に接続され、他方は情報蓄積用容量素子Ｃと電気的に接続されている。
【０１１９】
本実施形態３のｎ型及びｐ型ＭＩＳＦＥＴは、図２５（ａ）に示すように、前述の実施形態１と同様の構成になっている。メモリセル選択用ＭＩＳＦＥＴＱｓは、図２５（ｂ）に示すように、シリコン基板１の主面の素子形成領域１ｃに形成されている。素子形成領域１ｃは素子分離領域２で区画され、素子形成領域１ｃにはｐ型ウエル領域４ａが形成されている。
【０１２０】
メモリセル選択用ＭＩＳＦＥＴＱｓは、主に、チャネル形成領域、ゲート絶縁膜５、ゲート電極６、ソース領域及びドレイン領域を有する構成になっている。ゲート絶縁膜５はシリコン基板１の主面に設けられ、ゲート電極６はシリコン基板１の主面上にゲート絶縁膜５を介在して設けられ、チャネル形成領域はゲート電極６の直下におけるシリコン基板１の表層部に設けられている。ソース領域及びドレイン領域は、チャネル形成領域のチャネル長方向における両側にチャネル形成領域を挟むようにして設けられている。
【０１２１】
メモリセル選択用ＭＩＳＦＥＴＱｓのソース領域及びドレイン領域は、エクステンション領域である一対のｎ型半導体領域８ａ、及びコンタクト領域である一対のｎ型半導体領域１２ａを有する構成になっている。ｎ型半導体領域８ａはゲート電極６に整合して形成され、ｎ型半導体領域１２ａはゲート電極６の側壁に設けられたサイドウォールスペーサ１１に整合して形成されている。
【０１２２】
ｎ型及びｐ型ＭＩＳＦＥＴにおいては、図２５（ａ）に示すように、ゲート電極６及びコンタクト領域（半導体領域１２，１３）の表面にシリサイド層（１５，１６）が形成されているが、メモリセル選択用ＭＩＳＦＥＴＱｓにおいては、図２５（ｂ）に示すように、ゲート電極６及びコンタクト領域（半導体領域１２ａ）の表面にシリサイド層は形成されていない。また、図示していないが、ｎ型及びｐ型ＭＩＳＦＥＴにおいては、エクステンション領域（半導体領域８，９）及びコンタクト領域（半導体領域１２，１３）にIV族元素として例えばＧｅがイオン注入されているが、メモリセル選択用ＭＩＳＦＥＴＱｓにおいては、エクステンション領域及びコンタクト領域にＧｅはイオン注入されていない。
【０１２３】
このような構造のｎ型及びｐ型ＭＩＳＦＥＴ、並びにメモリセル選択用ＭＩＳＦＥＴは、ゲート電極６を形成した後、図２７に示すように、シリコン基板１の主面の素子形成領域１ｃをマスクＭ５で選択的に覆った状態で、シリコン基板１の主面からその素子形成領域１ｎ及び１ｐにＧｅをイオン注入し、そして、図示していないが、素子形成領域１ｎ、１ｐ及び１ｃ上を含むシリコン基板１の全面にコバルト膜を形成した後、マスクを用いて素子形成領域１ｃ上のコバルト膜を選択的に除去することによって得られる。
【０１２４】
メモリセル選択用ＭＩＳＦＥＴＱｓにおいては、ソース・ドレイン領域として使用される半導体領域と基板との間の接合リーク電流を極力低減したい。従って、高速動作を必要とするＭＩＳＦＥＴにおいては、前述のｎ型及びｐ型ＭＩＳＦＥＴのように、ゲート電極６及びコンタクト領域にシリサイド層が形成され、エクステンション領域及びコンタクト領域にＧｅがイオン注入された構造とし、接合リーク電流の低減を必要とするＭＩＳＦＥＴにおいては、前述のメモリセル選択用ＭＩＳＦＥＴＱｓのように、ゲート電極６及びコンタクト領域にシリサイド層が形成されておらず、エクステンション領域及びコンタクト領域にＧｅがイオン注入されていない構造とする。これにより、低消費電力化及び高速化が図れる。
【０１２５】
（実施形態４）
本実施形態では、膜応力によってＭＩＳＦＥＴのドレイン電流Ｉdsの増加を狙った例について説明する。
【０１２６】
図２８は、本実施形態４の半導体装置に搭載された相補型ＭＩＳＦＥＴの概略構成を示す模式的断面図であり、図２９乃至図３３は、本実施形態４の半導体装置の製造工程を示す模式的断面図である。図２８において、向かって左側がｎ型ＭＩＳＦＥＴであり、右側がｐ型ＭＩＳＦＥＴである。
【０１２７】
本実施形態４のｎ型及びｐ型ＭＩＳＦＥＴは、基本的に前述の実施形態１と同様の構成になっており、以下の構成が異なっている。
【０１２８】
即ち、ｎ型ＭＩＳＦＥＴのゲート電極６の側壁には、ｎ型ＭＩＳＦＥＴのチャネル形成領域に引っ張り応力を発生させるサイドウォールスペーサ２２が設けられ、ｐ型ＭＩＳＦＥＴのゲート電極６の側壁には、ｐ型ＭＩＳＦＥＴのチャネル形成に引っ張り応力を概ね発生させないサイドウォールスペーサ２３が設けられている。このサイドウォールスペーサ２２及び２３は、同一の絶縁膜で形成されているが、サイドウォールスペーサ２３においては、チャネル形成領域に引っ張り応力を発生させる膜応力が緩和されている。以下、本実施形態４の半導体装置の製造について、図２９及び図３３を用いて説明する。
【０１２９】
前述の実施形態１と同様のプロセスを使用し、ｎ型及びｐ型ＭＩＳＦＥＴのコンタクト領域（半導体領域８，９）の形成工程（図５及び図６参照）まで実施した後、図２９に示すように、素子形成領域１ｎ及び１ｐ上を含むシリコン基板１の主面上の全面に、シリコン基板１の主面に応力を発生させる絶縁膜として例えば窒化シリコン膜２１をプラズマＣＶＤ法で形成する。この窒化シリコン膜２１は、その形成条件（反応ガス、圧力、温度、高周波電力等）を変えることで、シリコン基板１の主面に発生させる応力を制御することが可能である。本実施形態では、成膜時の高周波電力を３５０〜４００Ｗと低電力化して、シリコン基板１の主面に引っ張り応力が発生するように窒化シリコン膜２１を形成する。
【０１３０】
次に、窒化シリコン膜２１にＲＩＥ等の異方性エッチングを施して、図３０に示すように、素子形成領域１ｎ及び１ｐ上のゲート電極６の側壁にサイドウォールスペーサ（２２，２３）を形成する。サイドウォールスペーサ（２２，２３）の形成においては、ゲート長方向に沿うサイドウォールスペーサの膜厚が例えば５０〜７０［ｎｍ］程度となるように、窒化シリコン膜２１の膜厚及びエッチング時間を設定する。この工程において、サイドウォールスペーサ２２及び２３は、シリコン基板１の主面に引っ張り応力を発生させる窒化シリコン膜２１をエッチングすることによって形成されるため、サイドウォールスペーサ２２及び２３は、共にゲート電極６下のチャネル形成領域に引っ張り応力を発生させる膜応力を持つ。
【０１３１】
次に、図３１に示すように、シリコン基板１の主面の素子形成領域１ｐをマスクＭ３で選択的に覆った状態で、シリコン基板１の主面からその素子形成領域１ｎの内部に、具体的にはゲート電極６が形成されていないｐ型ウエル領域４の部分に、不純物として例えばＡｓをイオン注入する。このＡｓのイオン注入により、シリコン基板１の素子形成領域１ｎに、サイドウォールスペーサ２２に整合して一対のｎ型半導体領域（コンタクト領域）１２が形成される。本実施形態において、Ａｓのイオン注入は、前述の実施形態１と同様の条件で行う。
【０１３２】
次に、マスクＭ３を除去した後、図３２に示すように、シリコン基板１の主面の素子形成領域１ｎをマスクＭ４で選択的に覆った状態で、シリコン基板１の主面からその素子形成領域１ｐの内部に、具体的にはゲート電極６が形成されていないｎ型ウエル領域３の部分に不純物として例えばＢＦ２（二フッ化ボロン）をイオン注入する。このＢＦ２のイオン注入により、シリコン基板１の素子形成領域に、サイドウォールスペーサ２３に整合して一対のｐ型半導体領域（コンタクト領域）１３が形成される。本実施形態において、ＢＦ２のイオン注入は、前述の実施形態１と同様の条件で行う。
【０１３３】
次に、マスクＭ４を使用し、図３３に示すように、シリコン基板１の主面の素子形成領域１ｎをマスクＭ４で選択的に覆った状態で、素子形成領域１ｐ上のサイドウォールスペーサ２３にIV族元素として例えばＧｅをイオン注入して、サイドウォールスペーサ２３中の結晶性を破壊する。この工程において、サイドウォールスペーサ２３の膜応力が緩和されるため、サイドウォールスペーサ２３の膜応力によってｐ型ＭＩＳＦＥＴのチャネル形成領域に発生する、ゲート長方向（ドレイン電流方向）の引っ張り応力を緩和、若しくは無くすことができる。
【０１３４】
また、この工程において、ｐ型ＭＩＳＦＥＴのコンタクト領域にもＧｅがイオン注入されるため、Ｇｅの濃度がｎ型ＭＩＳＦＥＴのコンタクト領域よりもｐ型ＭＩＳＦＥＴのコンタクト領域の方が高くなる。
【０１３５】
次に、エクステンション領域（半導体領域８，９）の形成工程、及びコンタクト領域の形成工程（半導体領域１２，１３）においてイオン注入された不純物（Ａｓ，ＢＦ２）を熱処理によって活性化させる。熱処理は、前述の実施形態１と同様の条件で行う。
【０１３６】
この工程において、ｐ型ＭＩＳＦＥＴのコンタクト領域（半導体領域１３）には、エクステンション領域の形成工程（図４参照）の）前にイオン注入されたＧｅと、サイドウォールスペーサ２３の結晶性を破壊する工程（図３３参照）においてイオン注入されたＧｅが含まれているため、ｐ型ＭＩＳＦＥＴのコンタクト領域における不純物の活性化が更に向上し、コンタクト領域中でのシリコンと結合しない未反応の不純物が減少する。
【０１３７】
次に、前述の実施形態１と同様の方法で、図２４に示すように、コンタクト領域（半導体領域１２，１３）の表面、並びにゲート電極６の表面にシリサイド層１５及び１６を形成する。
【０１３８】
このように、シリコン基板１の主面の素子形成領域１ｎに形成されたゲート電極６、並びにシリコン基板１の主面の素子形成領域１ｐに形成されたゲート電極６を覆うようにして、シリコン基板１の主面に引っ張り応力を発生させる窒化シリコン膜２１を形成し、その後、窒化シリコン膜２１に異方性エッチングを施して、素子形成領域１ｎ上におけるゲート電極６の側壁にサイドウォールスペーサ２２、素子形成領域１ｐ上におけるゲート電極６の側壁にサイドウォールスペーサ２３を形成し、その後、シリコン基板１の主面の素子形成領域１ｎをマスクした状態で、サイドウォールスペーサ２３にＧｅをイオン注入して、サイドウォールスペーサ２３の結晶性を破壊することにより、サイドウォールスペーサ２３の膜応力が緩和されるため、サイドウォールスペーサ２３の膜応力によってｐ型ＭＩＳＦＥＴのチャネル形成領域に発生する、ゲート長方向（ドレイン電流方向）の引っ張り応力を緩和、若しくは無くすことができる。この結果、サイドウォールスペーサ２２の膜応力によってｎ型ＭＩＳＦＥＴのドレイン電流の増加を図ることができると共に、ｐ型ＭＩＳＦＥＴのドレイン電流の減少を抑制することができる。
【０１３９】
また、サイドウォールスペーサ２３の結晶性を破壊する工程（図３３参照）において、ｐ型ＭＩＳＦＥＴのコンタクト領域にもＧｅがイオン注入されることから、不純物を活性化させる熱処理工程においてｐ型ＭＩＳＦＥＴのコンタクト領域における不純物の活性化が更に向上し、コンタクト領域中でのシリコンと結合しない未反応の不純物が減少するため、シリサイド化反応におけるＣｏＳｉの凝集（高融点金属の凝集）を更に抑制するこができる。
【０１４０】
また、ｐ型ＭＩＳＦＥＴのコンタクト領域の形成工程（図３２参照）における不純物のイオン注入と、サイドウォールスペーサ２３の結晶性を破壊する工程（図３３参照）におけるＧｅのイオン注入とを同一のマスクＭ４を用いて行うことにより、マスクの形成工程を増加することなく、サイドウォールスペーサ２２の膜応力によってｎ型ＭＩＳＦＥＴのドレイン電流の増加を図ることができると共に、ｐ型ＭＩＳＦＥＴのドレイン電流の減少を抑制することができるため、製造工程数を簡略化できる。
【０１４１】
また、本実施形態４のように、Ｇｅのイオン注入によるＭＩＳＦＥＴのエクステンション領域の低抵抗化と、Ｇｅのイオン注入によるサイドウォールスペーサ２３の膜応力の緩和を組み合わせることにより、ｎ型及びｐ型ＭＩＳＦＥＴの両方のドレイン電流の増加を図ることができる。
【０１４２】
なお、本実施形態４では、サイドウォールスペーサ２３にＧｅをイオン注入してサイドウォールスペーサ２３中の結晶性を破壊する工程（図３３参照）を、ｐ型ＭＩＳＦＥＴのコンタクト領域の形成工程（図３２参照）の後に実施した例について説明したが、サイドウォールスペーサ２３中の結晶性を破壊する工程は、サイドウォールスペーサ（２２，２３）の形成工程の後であって、シリサイド層を形成するための高融点金属膜（本実施形態ではコバルト膜１４）の形成工程（図１２参照）の前に実施しても良い。
【０１４３】
また、本実施形態４では、Ｇｅのイオン注入によるＭＩＳＦＥＴのエクステンション領域の低抵抗化と、Ｇｅのイオン注入によるサイドウォールスペーサ２３の膜応力の緩和を組み合わせた例について説明したが、Ｇｅのイオン注入によるサイドウォールスペーサ２３の膜応力の緩和については単独で実施しても良い。
【０１４４】
（実施形態５）
前述の実施形態４では、膜応力によってｎ型ＭＩＳＦＥＴのドレイン電流の増加を図る例について説明したが、本実施形態５では、膜応力によってｐ型ＭＩＳＦＥＴのドレイン電流の増加を図る例について説明する。
【０１４５】
図３４乃至図３８は、本実施形態５の半導体装置の製造工程を示す模式的断面図である。
【０１４６】
前述の実施形態１と同様のプロセスを使用し、ｎ型及びｐ型ＭＩＳＦＥＴのコンタクト領域（半導体領域８，９）の形成工程（図５及び図６参照）まで実施した後、図３４に示すように、素子形成領域１ｎ及び１ｐ上を含むシリコン基板１の主面上の全面に、シリコン基板１の主面に応力を発生させる絶縁膜として例えば窒化シリコン膜２４をプラズマＣＶＤ法で形成する。この窒化シリコン膜２４は、その形成条件（反応ガス、圧力、温度、高周波電力等）を変えることで、シリコン基板１の主面に発生させる応力を制御することが可能である。本実施形態では、成膜時の高周波電力を６００〜７００Ｗと高電力化して、シリコン基板１の主面に圧縮応力が発生するように窒化シリコン膜２４を形成する。
【０１４７】
次に、窒化シリコン膜２４にＲＩＥ等の異方性エッチングを施して、図３５に示すように、素子形成領域１ｎ及び１ｐ上のゲート電極６の側壁にサイドウォールスペーサ（２５，２６）を形成する。サイドウォールスペーサ（２５，２６）の形成においては、ゲート長方向に沿うサイドウォールスペーサの膜厚が例えば５０〜７０［ｎｍ］程度となるように、窒化シリコン膜２４の膜厚及びエッチング時間を設定する。この工程において、サイドウォールスペーサ２５及び２６は、シリコン基板１の主面に圧縮応力を発生させる窒化シリコン膜２１をエッチングすることによって形成されるため、サイドウォールスペーサ２５及び２６は、共にゲート電極６下のチャネル形成領域に圧縮応力を発生させる膜応力を持つ。
【０１４８】
次に、図３６に示すように、シリコン基板１の主面の素子形成領域１ｐをマスクＭ３で選択的に覆った状態で、シリコン基板１の主面からその素子形成領域１ｎの内部に、具体的にはゲート電極６が形成されていないｐ型ウエル領域４の部分に、不純物として例えばＡｓをイオン注入する。このＡｓのイオン注入により、シリコン基板１の素子形成領域１ｎに、サイドウォールスペーサ２２に整合して一対のｎ型半導体領域（コンタクト領域）１２が形成される。本実施形態において、Ａｓのイオン注入は、前述の実施形態１と同様の条件で行う。
【０１４９】
次に、マスクＭ３を使用し、図３７に示すように、シリコン基板１の主面の素子形成領域１ｐをマスクＭ３で選択的に覆った状態で、素子形成領域１ｎ上のサイドウォールスペーサ２５にIV族元素として例えばＧｅをイオン注入して、サイドウォールスペーサ２５中の結晶性を破壊する。この工程において、サイドウォールスペーサ２５の膜応力が緩和されるため、サイドウォールスペーサ２５の膜応力によってｎ型ＭＩＳＦＥＴのチャネル形成領域に発生する、ゲート長方向（ドレイン電流方向）の圧縮応力を緩和、若しくは無くすことができる。
【０１５０】
また、この工程において、ｎ型ＭＩＳＦＥＴのコンタクト領域にもＧｅがイオン注入されるため、Ｇｅの濃度がｐ型ＭＩＳＦＥＴのコンタクト領域よりもｎ型ＭＩＳＦＥＴのコンタクト領域の方が高くなる。
【０１５１】
次に、マスクＭ３を除去した後、図３８に示すように、シリコン基板１の主面の素子形成領域１ｎをマスクＭ４で選択的に覆った状態で、シリコン基板１の主面からその素子形成領域１ｐの内部に、具体的にはゲート電極６が形成されていないｎ型ウエル領域３の部分に不純物として例えばＢＦ２（二フッ化ボロン）をイオン注入する。このＢＦ２のイオン注入により、シリコン基板１の素子形成領域に、サイドウォールスペーサ２３に整合して一対のｐ型半導体領域（コンタクト領域）１３が形成される。本実施形態において、ＢＦ２のイオン注入は、前述の実施形態１と同様の条件で行う。
【０１５２】
次に、エクステンション領域（半導体領域８，９）の形成工程、及びコンタクト領域の形成工程（半導体領域１２，１３）においてイオン注入された不純物（Ａｓ，ＢＦ２）を熱処理によって活性化させる。熱処理は、前述の実施形態１と同様の条件で行う。
【０１５３】
この工程において、ｐ型ＭＩＳＦＥＴのコンタクト領域（半導体領域１２）には、エクステンション領域の形成工程（図４参照）の）前にイオン注入されたＧｅと、サイドウォールスペーサ２５の結晶性を破壊する工程（図３７参照）においてイオン注入されたＧｅが含まれているため、ｎ型ＭＩＳＦＥＴのコンタクト領域における不純物の活性化が更に向上し、コンタクト領域中でのシリコンと結合しない未反応の不純物が減少する。
【０１５４】
次に、前述の実施形態１と同様の方法で、図２４に示すように、コンタクト領域（半導体領域１２，１３）の表面、並びにゲート電極６の表面にシリサイド層１５及び１６を形成する。
【０１５５】
このように、シリコン基板１の主面の素子形成領域１ｎに形成されたゲート電極６、並びにシリコン基板１の主面の素子形成領域１ｐに形成されたゲート電極６を覆うようにして、シリコン基板１の主面に圧縮応力を発生させる窒化シリコン膜２４を形成し、その後、窒化シリコン膜２４に異方性エッチングを施して、素子形成領域１ｎ上におけるゲート電極６の側壁にサイドウォールスペーサ２５、素子形成領域１ｐ上におけるゲート電極６の側壁にサイドウォールスペーサ２６を形成し、その後、シリコン基板１の主面の素子形成領域１ｐをマスクした状態で、サイドウォールスペーサ２５にＧｅをイオン注入して、サイドウォールスペーサ２５の結晶性を破壊することにより、サイドウォールスペーサ２５の膜応力が緩和されるため、サイドウォールスペーサ２５の膜応力によってｎ型ＭＩＳＦＥＴのチャネル形成領域に発生する、ゲート長方向（ドレイン電流方向）の圧縮応力を緩和、若しくは無くすことができる。この結果、サイドウォールスペーサ２６の膜応力によってｐ型ＭＩＳＦＥＴのドレイン電流の増加を図ることができると共に、ｎ型ＭＩＳＦＥＴのドレイン電流の減少を抑制することができる。
【０１５６】
また、サイドウォールスペーサ２５の結晶性を破壊する工程（図３７参照）において、ｎ型ＭＩＳＦＥＴのコンタクト領域にもＧｅがイオン注入されることから、不純物を活性化させる熱処理工程においてｎ型ＭＩＳＦＥＴのコンタクト領域における不純物の活性化が更に向上し、コンタクト領域中でのシリコンと結合しない未反応の不純物が減少するため、シリサイド化反応におけるＣｏの凝集（高融点金属の凝集）を更に抑制するこができる。
【０１５７】
また、ｎ型ＭＩＳＦＥＴのコンタクト領域の形成工程（図３６参照）における不純物のイオン注入と、サイドウォールスペーサ２５の結晶性を破壊する工程（図３７参照）におけるＧｅのイオン注入とを同一のマスクＭ３を用いて行うことにより、マスクの形成工程を増加することなく、サイドウォールスペーサ２６の膜応力によってｐ型ＭＩＳＦＥＴのドレイン電流の増加を図ることができると共に、ｎ型ＭＩＳＦＥＴのドレイン電流の減少を抑制することができるため、製造工程数を簡略化できる。
【０１５８】
また、本実施形態５のように、Ｇｅのイオン注入によるＭＩＳＦＥＴのエクステンション領域の低抵抗化と、Ｇｅのイオン注入によるサイドウォールスペーサ２３の膜応力の緩和を組み合わせることにより、ｎ型及びｐ型ＭＩＳＦＥＴの両方のドレイン電流の増加を図ることができる。
【０１５９】
なお、本実施形態５では、サイドウォールスペーサ２５にＧｅをイオン注入してサイドウォールスペーサ２５中の結晶性を破壊する工程（図３７参照）を、ｎ型ＭＩＳＦＥＴのコンタクト領域の形成工程（図３６参照）の後に実施した例について説明したが、サイドウォールスペーサ２５中の結晶性を破壊する工程は、サイドウォールスペーサ（２５，２６）の形成工程の後であって、シリサイド層を形成するための高融点金属膜（本実施形態ではコバルト膜１４）の形成工程（図１２参照）の前に実施しても良い。
【０１６０】
また、本実施形態５では、Ｇｅのイオン注入によるＭＩＳＦＥＴのエクステンション領域の低抵抗化と、Ｇｅのイオン注入によるサイドウォールスペーサ２５の膜応力の緩和を組み合わせた例について説明したが、Ｇｅのイオン注入によるサイドウォールスペーサ２５の膜応力の緩和については単独で実施しても良い。
【０１６１】
また、実施形態４及び５では、成膜時の高周波電力を変えて、窒化シリコン膜（２１,２４）の膜応力を変える例について説明したが、窒化シリコン膜の膜応力を変える方法としては、下記の方法がある。
〔１〕原料ガスを変える方法として、窒化シリコン膜２１の形成にはＳｉＨ４とＮＨ3とＮ2を使用し、窒化シリコン膜２４の形成にはＮＨ３を除いてＳｉＨ４とＮ2を使用する、
〔２〕形成温度を変える方法として、窒化シリコン膜２４の形成時よりも、窒化シリコン膜２１の形成時の温度を高くする、
〔３〕圧力を変える方法として、窒化シリコン膜２４の形成時よりも、窒化シリコン膜２１の形成時の圧力を高くする、
などである。
【０１６２】
（実施形態６）
ＭＩＳＦＥＴのドレイン電流を増加する方法としては、ゲート電極の抵抗を下げ、ゲート空乏化を抑制することも有効である。従来の技術では、ポリシリコン抵抗を下げる為に、Ａｓ（砒素）、Ｐ（燐）、Ｂ（ボロン）、ＢＦ２（二フッ化ボロン）等の不純物を大量にイオン注入しようとしても、シリコン膜中での注入不純物の活性化が低く、高濃度化しても効果が薄く、ゲート空乏化の影響が強く見られた。また、高濃度化の結果、アウトディフューズ、ゲート電極の形状異常が発生していた。ゲート空乏化とは、ゲート電極のゲート絶縁膜側の部分が、ゲート電極の高抵抗化に起因してゲート絶縁膜の膜厚が見かけ上厚くなる現象を意味する。従って、シリコン膜中での不純物活性化を高め、ゲート電極全体を高濃度にする必要がある。
【０１６３】
そこで、本実施形態６では、ゲート空乏化を抑制し、ＭＩＳＦＥＴのドレイン電流Ｉdsの増加を狙った例について説明する。
【０１６４】
図３９乃至図４３は、本実施形態６の半導体装置の製造工程を示す模式的断面図である。
【０１６５】
前述の実施形態１と同様のプロセスを使用し、シリコン基板１の主面に素子分離領域２、ゲート絶縁膜５等を形成した後、図３９に示すように、素子形成領域１ｎ及び１ｐのゲート絶縁膜５上を含むシリコン基板１の主面上の全面に、半導体膜として例えば導電に寄与する不純物が導入されていないシリコン膜（ゲート材）６ａをＣＶＤ法で形成する。シリコン膜６ａは、例えば１００〜２５０［ｎｍ］程度の厚さで形成する。この工程において、シリコン膜６ａは、多結晶シリコン（ポリシリコン）の状態になっている。
【０１６６】
次に、抵抗値を低減する不純物をシリコン膜６ａに導入する工程の前に、図４０に示すように、シリコン膜６ａの上方からその内部に、このシリコン膜６ａと同族のIV族元素として例えばＧｅ（ゲルマニウム）をイオン注入する。ここで、前述したゲート空乏化の問題を考慮すると、シリコン膜６ａ全体にＳｉ−Ｇｅ−Ｘ結合領域を形成するのが望ましい。特に、シリコン膜６ａとゲート絶縁膜５の界面付近にＳｉ−Ｇｅ−Ｘ結合領域を形成する必要がある。しかしながら、Ｇｅ濃度のピークをシリコン膜６ａの中心よりも深い位置に設定した場合、Ｇｅイオンがゲート絶縁膜５にまで到達していまい、膜中に欠陥などが発生するため、膜質の劣化を招く恐れがある。このため、Ｇｅのイオン注入は、シリコン膜６ａ下のゲート絶縁膜５に損傷を与えないように、シリコン膜６ａの膜厚方向において、Ｇｅの濃度分布のピーク値が概ね膜の中心（真ん中）もしくはその上層に位置するように行う。
【０１６７】
本実施形態６において、Ｇｅのイオン注入は、加速エネルギーが４０ＫｅＶ程度、ドーズ量が１〜２×１０１５［atoms／cm2］程度もしくはそれ以上の条件で行う。この工程において、シリコン膜６ａの中心部付近（真ん中）もしくはその上層部は非結質になる。
【０１６８】
このとき、シリコン膜６ａへのＧｅイオン注入時の条件は、エクステンション領域（半導体領域８，９）へのＧｅイオン注入時の条件と比較して、加速エネルギーを大きく設定している。これは、シリコン膜６ａは膜厚が厚いので、エクステンション領域（半導体領域８，９）よりも深い位置にＧｅイオンを注入する必要があるからである。仮に、実施の形態１に示す（図４）エクステンション領域（半導体領域８，９）にＧｅイオンを注入する際に、同時にゲート電極（シリコン膜６ａ）へＧｅイオンを注入しようとしても、加速エネルギーが低い為、シリコン膜６ａ表面にしかＳｉ−Ｇｅ−Ｘ結合領域は形成されず、シリコン膜６ａ全体にＳｉ−Ｇｅ−Ｘ結合領域を形成することは出来ない。すなわち、シリコン膜６ａへのＧｅイオン注入の加速エネルギーを、エクステンション領域（半導体領域８，９）へのＧｅイオン注入の加速エネルギーよりも大きく設定することで、シリコン膜６ａ表面から深さ方向のＧｅ最大濃度ピーク位置を、エクステンション領域（半導体領域８，９）表面から深さ方向のＧｅ最大濃度ピーク位置よりも深い位置に設けることができる。これによって、シリコン膜６ａ全体のＳｉ−Ｇｅ−Ｘ結合領域をシリコン膜６ａ全体に形成することができる。このときエクステンション領域はシリコンからなる半導体基板であり、ゲート電極は多結晶シリコン膜からなるので、イオン注入時におけるＧｅ濃度のガウス分布はほぼ同等の値を示している。
【０１６９】
また、ドーズ量についても、ゲート電極（シリコン膜６ａ）の方はＧｅが分布する膜厚を広くする必要があるのでドーズ量を多く設定する。また、エクステンション領域（半導体領域８，９）については、この後に注入するＡｓ，ＢまたはＢＦ２よりも浅く入れる必要があるので、Ｇｅイオンのドーズ量を多くすると、Ａｓ，ＢまたはＢＦ２よりも深い位置にＳｉ−Ｇｅが形成され、極浅接合を実現できない。すなわち、シリコン膜６ａにＧｅイオンを注入する場合のドーズ量は、エクステンション領域（半導体領域８，９）にＧｅイオンを注入する場合のドーズ量よりも多くなるように設定する。
【０１７０】
以上のようにゲート電極（シリコン膜６ａ）へのＧｅイオンの注入条件を設定することで、不純物活性化を高め、ゲート電極全体を高濃度とすることができるので、上記のゲート空乏化による高抵抗化を防ぐことができる。
【０１７１】
次に、図４１に示すように、素子形成領域１ｐ上のシリコン膜６ａをマスクＭ６で選択的に覆った状態で、素子形成領域１ｎ上のシリコン膜６ａにその上方から、抵抗値を低減する不純物として例えば燐（Ｐ）をイオン注入する。本実施形態６において、Ｐのイオン注入は、加速エネルギーが１０〜２０ＫｅＶ程度、ドーズ量が２〜８×１０１５［atoms／cm2］程度の条件で行う。マスクＭ６としては、例えばフォトリソグラフィ技術によって形成されるフォトレジストマスクを使用する。
【０１７２】
次に、マスクＭ６を除去した後、図４２に示すように、素子形成領域１ｎ上のシリコン膜６ａをマスクＭ６で選択的に覆った状態で、素子形成領域１ｐ上のシリコン膜６ａにその上方から、抵抗値を低減する不純物として例えばボロン（Ｂ）をイオン注入する。本実施形態６において、Ｂのイオン注入は、加速エネルギーが５〜１０ＫｅＶ程度、ドーズ量が１〜２×１０１５［atoms／cm2］程度の条件で行う。マスクＭ７としては、例えばフォトリソグラフィ技術によって形成されるフォトレジストマスクを使用する。
【０１７３】
次に、マスクＭ７を除去した後、シリコン膜６ａをパターンニングして、図４３に示すように、素子形成領域１ｎ及び１ｐのゲート絶縁膜５上にゲート電極６を形成する。
【０１７４】
次に、ゲート電極６（シリコン膜６ａ）にイオン注入された不純物（本実施形態６ではＰ，Ｂ）を熱処理によって活性化させる。熱処理は、例えば、９００℃、３０秒の条件で行う。
【０１７５】
この工程において、ゲート電極６中の不純物がゲート電極全体に拡散し、ゲート電極６の抵抗が下がる。
また、ゲート電極６（シリコン膜６ａ）には、ゲート電極６と同族のIV族元素であるＧｅがイオン注入されているため、Ｓｉ−Ｇｅ−Ｘ（Ｘ：Ｐ，Ｂ）の結合が形成され、Ｓｉ−Ｘ単独の場合よりも、ゲート電極６（シリコン膜６ａ）中での不純物の活性化が向上し、導電に寄与する不純物の濃度が高くなる（Ｓｉと結合しない未反応の不純物量が少なくなる）。これにより、ゲート電極６の低抵抗化、及びゲート空乏化の抑制を図ることができるため、ｎ型及びｐ型ＭＩＳＦＥＴのドレイン電流Ｉdsの増加（電流駆動能力の向上）を図ることができる。
また、Ｇｅのイオン注入によって形成されたゲート電極中の非晶質部分は、元の多結晶に回復する。
【０１７６】
この後、前述の実施形態１と同様の工程を施してｎ型及びｐ型ＭＩＳＦＥＴを形成する。
【０１７７】
なお、シリコン膜６ａに導入された不純物を熱処理によって活性化させる工程は、シリコン膜６ａをパターンニングしてゲート電極６を形成する工程の前でも良く、また、半導体領域（８，９，１２，１３）の形成工程において導入された不純物を熱処理によって活性化させる工程と同一工程で行っても良い。
【０１７８】
また、シリコン膜６ａ中へのＧｅのイオン注入は、シリコン膜６ａの形成工程の後であって、シリコン膜６ａに導入された不純物を熱処理によって活性化させる工程の前であれば、シリコン膜６ａに抵抗値を低減する不純物をイオン注入する工程の後でも良く、また、シリコン膜６ａをパターンニングしてゲード電極を形成する工程の後でも良い。
【０１７９】
（実施形態７）
本実施形態７では、Ｇｅイオン注入によるＭＩＳＦＥＴのドレイン電流増加を有効に行う例について説明する。
【０１８０】
図４４乃至図４９は、本実施形態７の半導体装置の製造工程を示す模式的断面図である。
【０１８１】
前述の実施形態１と同様のプロセスを使用し、シリコン基板１の主面に素子分離領域２、ゲート絶縁膜５、ゲート電極６等を形成した後、ｎ型及びｐ型ＭＩＳＦＥＴのエクステンション領域を形成する工程の前に、図４４に示すように、シリコン基板１の主面からその素子形成領域１ｎ及び１ｐの内部に、具体的にはゲート電極６が形成されていないｐ型ウエル領域４及びｎ型ウエル領域３の部分に、IV族元素として例えばＧｅ（ゲルマニウム）をイオン注入する。このＧｅのイオン注入により、シリコン基板１の主面の素子形成領域１ｎ及び１ｐに、ゲート電極６に整合して非晶質層７が形成される。Ｇｅのイオン注入は、ｎ型及びｐ型ＭＩＳＦＥＴのエクステンション領域の形成工程における不純物のイオン注入深さよりも浅く行う。本実施形態６において、Ｇｅのイオン注入は、前述の実施形態１と同様の条件で行う。
【０１８２】
次に、図４５に示すように、シリコン基板１の主面の素子形成領域１ｐをマスクＭ１で選択的に覆った状態で、シリコン基板１の主面からその素子形成領域１ｎの内部に、具体的にはゲート電極６が形成されていないｐ型ウエル領域４の部分に、不純物として例えばＡｓ（砒素）をイオン注入する。このＡｓのイオン注入により、シリコン基板１の主面の素子形成領域１ｎに、ゲート電極に整合して一対のｎ型半導体領域（エクステンション領域）８が形成される。本実施形態６において、Ａｓのイオン注入は、前述の実施形態１と同様の条件で行う。
【０１８３】
次に、マスクＭ１を除去し、その後、図４６に示すように、シリコン基板１の主面の素子形成領域１ｎをマスクＭ２で選択的に覆った状態で、シリコン基板１の主面からその素子形成領域１ｐの内部に、具体的にはゲート電極６が形成されていないｎ型ウエル領域３の部分に、不純物として例えばＢ（ボロン）もしくはＢＦ２（二フッ化ボロン）をイオン注入する。このＢもしくはＢＦ２のイオン注入により、シリコン基板１の素子形成領域１ｐに、ゲート電極６に整合して一対のｐ型半導体領域（エクステンション領域）９が形成される。本実施形態において、Ｂのイオン注入は、例えば、加速エネルギーが０.２〜１ＫｅＶ程度、ドーズ量が１×１０１4〜２×１０１５［atoms／cm2］程度、ＢＦ２のイオン注入は、例えば、加速エネルギーが１〜１０ＫｅＶ程度、ドーズ量が１×１０１4〜２×１０１５［atoms／cm2］程度条件で行う。
【０１８４】
次に、マスクＭ２を除去した後、主に、ｐ型半導体領域９の形成工程においてイオン注入されたＢ（ボロン）もしくはＢＦ２（二フッ化ボロン）を活性化させる目的で、シリコン基板１に低温の熱処理（アニール）を施す。熱処理は、例えば、温度が７００［℃］程度、加熱時間が６０［秒］程度の条件で行う。
【０１８５】
この工程において、Ｇｅのイオン注入によって形成されたシリコン基板１中の非晶質層７は、図４７に示すように、元の単結晶に回復する。また、不純物（Ａｓ，Ｂ、ＢＦ２）のイオン注入によって形成されたシリコン基板１中の非晶質部分も完全ではないが元の単結晶に回復する。
【０１８６】
また、この工程において、予め素子形成領域１ｎ及び１ｐに、シリコン基板１と同族のIV族元素であるＧｅが、半導体領域（８，９）の形成工程における不純物（Ａｓ，Ｂ）のイオン注入深さよりも浅くイオン注入されているため、Ｓｉ−Ｇｅ−Ｘ（Ｘ：Ａｓ，Ｂ）の結合が形成され、Ｓｉ−Ｘ単独の場合よりも、シリコン基板１中での不純物の活性化が向上し、導電に寄与する不純物の濃度が高くなる（Ｓｉと結合しない未反応の不純物量が少なくなる）。特にシリコン基板１の表面における不純物濃度を高くすることができる。この結果、ｎ型及びｐ型ＭＩＳＦＥＴのエクステンション領域（半導体領域８，９）の抵抗、特に表面における抵抗が下がる。
【０１８７】
Ｂ（ボロン）もしくはＢＦ２（二フッ化ボロン）は、低温でも活性化が進むが、拡散は殆ど進まない。低温アニールとこの後の高温短時間アニールを加える事で、ＢもしくはＢＦ２の活性化を高温短時間アニールのみと比べて向上させることができる。低温アニール時においては、素子形成領域１ｎのＡｓは活性化が進まない為、低温アニール追加による素子形成領域１ｎへの影響は殆ど無い。
【０１８８】
次に、有機物及び無機物の汚染物質や異物を除去する目的として、シリコン基板１に洗浄を施す。この洗浄工程において、本願発明者は次のような問題があることを見出した。すなわち、従来用いていたアンモニア、及び過酸化水素水を用いたＲＣＡ洗浄においては、シリコン基板１上の汚染物質や異物を除去すると共に、エクステンション領域（半導体領域８，９）の表面に形成されたＳｉ−Ｇｅ−Ｘ結合領域を削りとる恐れがある。特に、洗浄液中のアンモニアの濃度が高い場合に顕著に表れることを見出した。したがって、この工程において、Ｓｉ−Ｇｅ−Ｘ結合領域を極力削らずに、汚染物質や異物を除去するために、洗浄液中のアンモニア濃度を薄くしたＲＣＡ洗浄液を用いる必要がある。より好ましくは、アンモニア、及び過酸化水素水を用いたＲＣＡ洗浄ではなく、硫酸加水、希フッ酸（ＨＦ）、及び塩酸加水のアンモニアを含まないＳＰＭ洗浄液等を用いて洗浄を行う。
【０１８９】
本願発明者の検討によると、アンモニアを含むＲＣＡ洗浄とアンモニアを含まないＳＰＭ洗浄によるＳｉ−Ｇｅに対するエッチングレートは、Ｓｉに対するエッチングレートに比べて、数十nm/min程度の差となることが判明した。すなわち、ＲＣＡ洗浄はＳＰＭ洗浄よりもＳｉ−Ｇｅ−Ｘ結合領域を削りやすい。
【０１９０】
ここで、異物や汚染物質除去という点では、上記のＲＣＡ洗浄のほうがＳＰＭ洗浄よりも効果が高い。従って、Ｓｉ−Ｇｅ−Ｘ結合が形成される前の状態、例えば、実施の形態１の図３に示すようなＣＭＰ工程の後等に行う洗浄は、ＲＣＡ洗浄を用いた方が、その後のゲート絶縁膜５を形成する際に、膜質の良好なゲート絶縁膜を形成できるので、効果的である。これに対して、Ｇｅイオン注入後の、Ｓｉ−Ｇｅ−Ｘ結合を形成したエクステンション領域（半導体領域８，９）が露出した状態で洗浄を行う時には、上述のように汚染物質や異物を除去すると共に、Ｓｉ−Ｇｅ−Ｘ結合領域を削りとる恐れがあるため、上記のＲＣＡ洗浄液よりもアンモニア濃度の薄い洗浄液、より好ましくはアンモニアを含まないＳＰＭ洗浄液等で洗浄を行う必要がある。
【０１９１】
次に、前述の実施形態１と同様の方法で、図４８に示すように、サイドウォールスペーサ１１、コンタクト領域である一対のｎ型半導体領域１２及びｐ型半導体領域１３を形成する。
【０１９２】
次に、ｎ型半導体領域８の形成工程、ｐ型半導体領域９の形成工程、ｎ型半導体領域１２の形成工程、並びにｐ型半導体領域１３の形成工程においてイオン注入された不純物（Ａｓ，Ｂ，ＢＦ２）を熱処理によって活性化させる。熱処理は、前述のエクステンション領域（半導体領域８，９）形成時の低温熱処理よりも、高温短時間の条件で行う。具体的には、前述の実施形態１と同様の条件（温度が１０００［℃］、加熱時間が１［秒］）で行う。このようにして前述の低温熱処理（第１熱処理）と高温短時間の熱処理（第２熱処理）を加える事で、ＢもしくはＢＦ２の活性化を高温短時間アニールのみと比べて向上させることができる。
【０１９３】
この後、前述の実施形態１と同様の工程を施してｎ型及びｐ型ＭＩＳＦＥＴを形成する。
【０１９４】
このように、エクステンション領域（半導体領域８，９）の形成工程においてイオン注入された不純物を熱処理によって活性化させた後（図４７参照）、シリコン基板１に洗浄を施す工程において、アンモニアの濃度を薄くした洗浄液、特に、硫酸加水、希フッ酸（ＨＦ）、及び塩酸加水を用いて行うことにより、エクステンション領域の表面におけるＳｉ−Ｇｅ−Ｘ結合領域の削れを抑制できるため、Ｇｅイオン注入によるＭＩＳＦＥＴのドレイン電流増加を有効に行うことができる。
【０１９５】
ここで、洗浄工程は、本実施形態７で説明した工程間だけでなく、様々な工程間において実施されている。従って、Ｓｉ−Ｇ−Ｘ結合を形成した後、Ｓｉ−Ｇ−Ｘ結合領域が露出する場合や、Ｓｉ−Ｇ−Ｘ結合領域上の自然酸化膜等を除去する場合の洗浄においては、アンモニアの濃度を薄くした洗浄液、特に、硫酸加水、希フッ酸（ＨＦ）、及び塩酸加水を用いて行うことが望ましい。例えば、前述の実施形態１では、半導体領域（８，９，１２，１３）の形成工程においてイオン注入された不純物を熱処理によって活性化させる工程（図１１参照）の後であって、ゲート電極６及び半導体領域（１２，１３）の表面上にシリサイド化のための高融点金属膜（例えばＣｏ膜）を形成する工程（図１２参照）の前に洗浄工程が実施される。このような工程間の洗浄においても、アンモニアの濃度を薄くした洗浄液、特に、硫酸加水、希フッ酸（ＨＦ）、及び塩酸加水を用いて行うことにより、コンタクト領域の表面におけるＳｉ−Ｇ−Ｘ結合領域の削れを抑制できるため、未反応の不純物に起因する金属・半導体反応（例えばＣｏＳｉ）の凝集を有効に抑制することができる。
【０１９６】
また、前述の実施形態１では、エクステンション領域であるｎ型半導体領域８を形成する工程（図５参照）の後であって、エクステンション領域であるｐ型半導体領域９を形成する工程の前、及び、エクステンション領域であるｐ型半導体領域９を形成する工程の後であって、サイドウォールスペーサ１１を形成する工程（図７及び図８参照）の前に、洗浄工程が実施される。このような工程間の洗浄においても、アンモニアの濃度を薄くした洗浄液、特に、硫酸加水、希フッ酸（ＨＦ）、及び塩酸加水を用いて行うことが望ましい。
また、このようなＲＣＡ洗浄液よりもアンモニアの濃度を薄くした洗浄液、特にＳＰＭ洗浄液（硫酸加水、希フッ酸（ＨＦ）、及び塩酸加水）を、前述の実施の形態１〜６についても適用でき、同様の効果を得ることができる。
【０１９７】
なお、サイドウォールスペーサ１１を形成した後、半導体領域の不純物を熱処理によって活性化させる工程でレーザーアニールを用いる場合は、ｐ型ＭＩＳＦＥＴのエクステンション領域の形成工程でＢ（ボロン）を用いた方が、ＢＦ２よりも活性化率が高くなる。
【０１９８】
また、このレーザーアニールを前述の実施の形態１〜６についても適用でき、同様の効果を得ることができる。
【０１９９】
以上、本発明者によってなされた発明を、前記実施の形態に基づき具体的に説明したが、本発明は、前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【図面の簡単な説明】
【０２００】
【図１】本発明の実施形態１である半導体装置に搭載された相補型ＭＩＳＦＥＴの概略構成を示す模式的断面図である。
【図２】本発明の実施形態１である半導体装置の製造工程を示す模式的断面図である。
【図３】図２に続く半導体装置の製造工程を示す模式的断面図である。
【図４】図３に続く半導体装置の製造工程を示す模式的断面図である。
【図５】図４に続く半導体装置の製造工程を示す模式的断面図である。
【図６】図５に続く半導体装置の製造工程を示す模式的断面図である。
【図７】図６に続く半導体装置の製造工程を示す模式的断面図である。
【図８】図７に続く半導体装置の製造工程を示す模式的断面図である。
【図９】図８に続く半導体装置の製造工程を示す模式的断面図である。
【図１０】図９に続く半導体装置の製造工程を示す模式的断面図である。
【図１１】図１０に続く半導体装置の製造工程を示す模式的断面図である。
【図１２】図１１に続く半導体装置の製造工程を示す模式的断面図である。
【図１３】図１２に続く半導体装置の製造工程を示す模式的断面図である。
【図１４】図１３に続く半導体装置の製造工程を示す模式的断面図である。
【図１５】Ｇｅを事前に注入した場合のＡｓプロファイルとＧｅを事前に注入しなかった場合のＡｓプロファイルを示す図である。
【図１６】Ｇｅを事前に注入した場合のＢＦ２プロファイルとＧｅを事前に注入しなかった場合のＢＦ２プロファイルを示す図である。
【図１７】Ｇｅを事前に注入した場合のＢプロファイルとＧｅを事前に注入しなかった場合のＢプロファイルを示す図である。
【図１８】本発明の実施形態１の変形例である半導体装置の製造工程を示す模式的断面図である。
【図１９】図１８に続く半導体装置の製造工程を示す模式的断面図である。
【図２０】図１９に続く半導体装置の製造工程を示す模式的断面図である。
【図２１】図２０に続く半導体装置の製造工程を示す模式的断面図である。
【図２２】本発明の実施形態２である半導体装置の製造工程を示す模式的断面図である。
【図２３】図２２に続く半導体装置の製造工程を示す模式的断面図である。
【図２４】図２３に続く半導体装置の製造工程を示す模式的断面図である。
【図２５】本発明の実施形態３である半導体装置の概略構成を示す図（（ａ）は相補型ＭＩＳＦＥＴの模式的断面図，（ｂ）はメモリセル選択用ＭＩＳＦＥＴの模式的断面図）である。
【図２６】本発明の実施形態３である半導体装置に搭載されたメモリセルの等価回路図である。
【図２７】本発明の実施形態３である半導体装置の製造工程を示す模式的断面図である。
【図２８】本発明の実施形態４である半導体装置に搭載された相補型ＭＩＳＦＥＴの概略構成を示す模式的断面図である。
【図２９】本発明の実施形態４である半導体装置の製造工程を示す模式的断面図である。
【図３０】図２９に続く半導体装置の製造工程を示す模式的断面図である。
【図３１】図３０に続く半導体装置の製造工程を示す模式的断面図である。
【図３２】図３１に続く半導体装置の製造工程を示す模式的断面図である。
【図３３】図３２に続く半導体装置の製造工程を示す模式的断面図である。
【図３４】本発明の実施形態５である半導体装置の製造工程を示す模式的断面図である。
【図３５】図３４に続く半導体装置の製造工程を示す模式的断面図である。
【図３６】図３５に続く半導体装置の製造工程を示す模式的断面図である。
【図３７】図３６に続く半導体装置の製造工程を示す模式的断面図である。
【図３８】図３７に続く半導体装置の製造工程を示す模式的断面図である。
【図３９】本発明の実施形態６である半導体装置の製造工程を示す模式的断面図である。
【図４０】図３９に続く半導体装置の製造工程を示す模式的断面図である。
【図４１】図４０に続く半導体装置の製造工程を示す模式的断面図である。
【図４２】図４１に続く半導体装置の製造工程を示す模式的断面図である。
【図４３】図４２に続く半導体装置の製造工程を示す模式的断面図である。
【図４４】本発明の実施形態７である半導体装置の製造工程を示す模式的断面図である。
【図４５】図４４に続く半導体装置の製造工程を示す模式的断面図である。
【図４６】図４５に続く半導体装置の製造工程を示す模式的断面図である。
【図４７】図４６に続く半導体装置の製造工程を示す模式的断面図である。
【図４８】図４７に続く半導体装置の製造工程を示す模式的断面図である。
【符号の説明】
【０２０１】
１…シリコン基板、１ｎ，１ｍ，１ｐ…素子形成領域、２…素子分離領域、３…ｎ型ウエル領域、４…ｐ型ウエル領域、５…ゲート絶縁膜、６…ゲート電極、６ａ…半導体膜（ゲート材）、７…非晶質層、８…ｎ型半導体領域（エクステンション領域）、９…ｐ型半導体領域（エクステンション領域）、１０…絶縁膜、１１…サイドウォールスペーサ、１２…ｎ型半導体領域（コンタクト領域）、１３…ｐ型半導体領域（コンタクト領域）、１４…コバルト膜、１５，１６…シリサイド層、１７…層間絶縁膜、１９…導電性プラグ、２０…配線、２１，２４…窒化シリコン膜、２２，２３，２５，２６…サイドウォールスペーサ、
Ｍ１〜Ｍ７…マスク、Ｍｃ…メモリセル、Ｑｓ…メモリセル選択用ＭＩＳＦＥＴ、Ｃ…容量素子、ＷＬ…ワード線、ＤＬ…データ線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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