(57)【要約】【課題】信頼性の高い埋込配線とＭＩＭキャパシタを有する半導体装置の製造方法を提供する。【解決手段】絶縁膜３２〜３７に形成された開口部内に配線４２とキャパシタの下部電極４３とを形成する。それから、配線４２および下部電極４３の上面を含む絶縁膜３７上にバリア絶縁膜として絶縁膜４４を形成する。絶縁膜４４上に絶縁膜４５，４６を形成した後、絶縁膜４５，４６に開口部を形成し、その開口部内にキャパシタの上部電極５０を埋め込む。絶縁膜４４はキャパシタの容量絶縁膜としても機能する。その後、上部電極５０の上面を含む絶縁膜４６上に絶縁膜５１〜５３を形成した後、絶縁膜４４〜４６，５１〜５３に開口部を形成し、その開口部内に配線５８を埋め込む。【選択図】    図１８
2004214550.tif 000002
【特許請求の範囲】
【請求項１】
以下の工程を有することを特徴とする半導体装置の製造方法；
（ａ）半導体基板を準備する工程、
（ｂ）銅を主成分とする第１導体膜を有する第１配線とキャパシタの下部電極とが埋め込まれた第１絶縁膜を、前記半導体基板上に形成する工程、
（ｃ）前記第１配線および前記下部電極が埋め込まれた前記第１絶縁膜上に、第２絶縁膜を形成する工程、
（ｄ）前記第２絶縁膜上に第３絶縁膜を形成する工程、
（ｅ）前記第３絶縁膜を選択的に除去して第１開口部を形成する工程、
（ｆ）前記第１開口部内に第２導体膜を有するキャパシタの上部電極を形成する工程、
（ｇ）前記上部電極が埋め込まれた前記第３絶縁膜上に第４絶縁膜を形成する工程、
（ｈ）前記第４絶縁膜を選択的に除去して第２開口部と前記上部電極を露出する第３開口部とを形成し、前記第２開口部の底部で前記第３絶縁膜および前記第２絶縁膜を選択的に除去して前記第１配線を露出する第４開口部を形成する工程、
（ｉ）前記第２開口部、前記第３開口部および前記第４開口部に銅を主成分とする第３導体膜を埋め込む工程。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記第２絶縁膜は銅の拡散を抑制または防止する機能を有することを特徴とする半導体装置の製造方法。
【請求項３】
請求項１記載の半導体装置の製造方法において、
前記下部電極と前記上部電極との間に位置する前記第２絶縁膜がキャパシタの容量絶縁膜として機能することを特徴とする半導体装置の製造方法。
【請求項４】
請求項１記載の半導体装置の製造方法において、
前記（ｅ）工程では、前記第３絶縁膜および前記第２絶縁膜を選択的に除去して第１開口部を形成し、
前記（ｅ）工程の後で、前記（ｆ）工程の前に、
（ｅ１）前記第１開口部の底部および側壁を含む前記第３絶縁膜上に第５絶縁膜を形成する工程、
を更に有することを特徴とする半導体装置の製造方法。
【請求項５】
請求項４記載の半導体装置の製造方法において、
前記下部電極と前記上部電極との間に位置する前記第５絶縁膜が前記キャパシタの容量絶縁膜として機能することを特徴とする半導体装置の製造方法。
【請求項６】
請求項１記載の半導体装置の製造方法において、
前記（ｅ）工程では、複数の前記第１開口部が形成され、
前記（ｆ）工程では、前記複数の第１開口部のそれぞれに前記上部電極が形成され、
前記（ｈ）工程では、前記第３開口部はその底部において前記複数の第１開口部のそれぞれに形成された前記上部電極を露出するように形成されることを特徴とする半導体装置の製造方法。
【請求項７】
請求項１記載の半導体装置の製造方法において、
前記（ｂ）工程は、
（ｂ１）前記半導体基板上に前記第１絶縁膜を形成する工程、
（ｂ２）前記第１絶縁膜に第５開口部および第６開口部を形成する工程、
（ｂ３）前記第５開口部および前記第６開口部を埋め込むように、銅を主成分とする前記第１導体膜を形成する工程、
（ｂ４）前記第５開口部および前記第６開口部内に埋め込まれた前記第１導体膜を残すように、それ以外の前記第１導体膜を除去して、前記第５開口部内に前記第１配線を形成し、前記第６開口部内に前記下部電極を形成する工程、
を有することを特徴とする半導体装置の製造方法。
【請求項８】
請求項１記載の半導体装置の製造方法において、
前記（ｆ）工程は、
（ｆ１）前記第１開口部を埋め込むように、銅を主成分とする前記第２導体膜を形成する工程、
（ｆ２）前記第１開口部内に埋め込まれた前記第２導体膜を残すように、それ以外の前記第２導体膜を除去して、前記第１開口部内に前記上部電極を形成する工程、
を有することを特徴とする半導体装置の製造方法。
【請求項９】
請求項１記載の半導体装置の製造方法において、
前記（ｉ）工程の後に、
（ｊ）前記第２開口部、前記第３開口部および前記第４開口部内に埋め込まれた前記第３導体膜を残すように、それ以外の前記第３導体膜を除去する工程、
を有することを特徴とする半導体装置の製造方法。
【請求項１０】
請求項９記載の半導体装置の製造方法において、
前記（ｊ）工程では、前記第１配線に電気的に接続された第２配線が、前記第２開口部および前記第４開口部内に埋め込まれた前記第３導体膜により形成され、前記上部電極に電気的に接続された導体部が、前記第３開口部内に埋め込まれた前記第３導体膜により形成されることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造技術に関し、特に、銅を主成分とする主導体膜を含む埋込配線とＭＩＭ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｍｅｔａｌ）キャパシタを有する半導体装置の製造方法に適用して有効な技術に関する。
【０００２】
【従来の技術】
半導体装置の素子間は、例えば多層配線構造により結線され回路が構成される。微細化に伴い配線構造として埋込配線構造が開発されている。埋込配線構造は、例えば絶縁膜に形成された配線溝や孔などのような配線開口部内に、ダマシン（Ｄａｍａｓｃｅｎｅ）技術（シングルダマシン（Ｓｉｎｇｌｅ−Ｄａｍａｓｃｅｎｅ）技術およびデュアルダマシン（Ｄｕａｌ−Ｄａｍａｓｃｅｎｅ）技術）によって、配線材料を埋め込むことで形成される。例えば、絶縁膜の溝内を埋め込むようにめっき法によって銅膜を堆積し、その銅膜をＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法などにより研磨することによって、絶縁膜の溝内に埋込配線が形成される。
【０００３】
また、回路にキャパシタが必要な場合、層間絶縁膜にＭＩＭキャパシタが形成される。特開２００１−２３７３７５号公報には、ダマシン技術を用いてＭＩＭキャパシタの下部電極を下層の埋込銅配線と同時に形成し、ＭＩＭキャパシタの上部電極を上層の埋込銅配線と同時に形成する技術が記載されている（特許文献１参照）。
【０００４】
【特許文献１】
特開２００１−２３７３７５号公報
【０００５】
【発明が解決しようとする課題】
ＭＩＭキャパシタの上部電極と上層埋込銅配線とを同時に形成する技術では、上層埋込銅配線形成用のビア（開口部）底部で下層埋込銅配線を露出させる（下層埋込銅配線上の絶縁膜を除去する）ときに、ＭＩＭキャパシタの上部電極形成用の開口部底部では下部電極上の絶縁膜をキャパシタ絶縁膜として残存させなければならない。これを行うためには、上部電極形成領域が覆われ、上層埋込銅配線形成領域が露出されるようなフォトレジストマスクパターンを半導体基板上に形成する必要がある。そのようなフォトレジストパターンを形成するには、半導体基板の全面に反射防止膜およびフォトレジスト膜を形成した後、フォトリソグラフィ法を用いてフォトレジスト膜をパターン化するが、上層埋込銅配線形成用のビア内に埋め込まれた反射防止膜を除去しなければならない。ビアの直径は比較的小さいので、このビアに埋め込まれた反射防止膜を除去するのは容易ではなく、無理に除去しようとすると、ビアの側壁などもエッチングされてしまい、形成される埋込配線や半導体装置の信頼性を低下させる恐れがある。
【０００６】
本発明の目的は、信頼性の高い埋込配線とＭＩＭキャパシタを有する半導体装置の製造方法を提供することにある。
【０００７】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００８】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【０００９】
本発明の半導体装置の製造方法は、下層の埋込配線とキャパシタの下部電極とをダマシン法で形成した後、キャパシタの上部電極をダマシン法で形成し、その後上層の埋込配線をダマシン法で形成するものである。
【００１０】
【発明の実施の形態】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１１】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【００１２】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００１３】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１４】
また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【００１５】
また、本実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００１６】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００１７】
（実施の形態１）
本実施の形態の半導体装置およびその製造工程を図面を参照して説明する。図１〜図７は、本発明の一実施の形態である半導体装置、例えばＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）、の製造工程中の要部断面図である。
【００１８】
図１に示すように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）１の主面に素子分離領域２が形成される。素子分離領域２は酸化シリコンなどからなり、例えばＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法またはＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄｉｚａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ  ）法などにより形成される。
【００１９】
次に、半導体基板１のｎチャネル型ＭＩＳＦＥＴを形成する領域にｐ型ウエル３を形成する。ｐ型ウエル３は、例えばホウ素（Ｂ）などの不純物をイオン注入することなどによって形成される。
【００２０】
次に、ｐ型ウエル３の表面にゲート絶縁膜４が形成される。ゲート絶縁膜４は、例えば薄い酸化シリコン膜などからなり、例えば熱酸化法などによって形成することができる。
【００２１】
次に、ｐ型ウエル３のゲート絶縁膜４上にゲート電極５が形成される。例えば、半導体基板１上に多結晶シリコン膜を形成し、その多結晶シリコン膜にリン（Ｐ）などをイオン注入して低抵抗のｎ型半導体膜とし、その多結晶シリコン膜をドライエッチングによってパターニングすることにより、多結晶シリコン膜からなるゲート電極５を形成することができる。
【００２２】
次に、ｐ型ウエル３のゲート電極５の両側の領域にリンなどの不純物をイオン注入することにより、ｎ−型半導体領域６が形成される。
【００２３】
次に、ゲート電極５の側壁上に、例えば酸化シリコンなどからなる側壁スペーサまたはサイドウォール７が形成される。サイドウォール７は、例えば、半導体基板１上に酸化シリコン膜を堆積し、この酸化シリコン膜を異方性エッチングすることによって形成することができる。
【００２４】
サイドウォール７の形成後、ｎ＋型半導体領域８（ソース、ドレイン）が、例えば、ｐ型ウエル３のゲート電極５およびサイドウォール７の両側の領域にリンなどの不純物をイオン注入することにより形成される。ｎ＋型半導体領域８は、ｎ−型半導体領域６よりも不純物濃度が高い。
【００２５】
次に、ゲート電極５およびｎ＋型半導体領域８の表面を露出させ、例えばコバルト（Ｃｏ）膜を堆積して熱処理することによって、ゲート電極５とｎ＋型半導体領域８との表面に、それぞれシリサイド膜５ａおよびシリサイド膜８ａを形成する。これにより、ｎ＋型半導体領域８の拡散抵抗と、コンタクト抵抗とを低抵抗化することができる。その後、未反応のコバルト膜は除去する。
【００２６】
このようにして、ｐ型ウエル３にｎチャネル型のＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）９が形成される。
【００２７】
次に、半導体基板１上に窒化シリコンなどからなる絶縁膜１０と、酸化シリコンなどからなる絶縁膜１１を順次堆積する。それから、絶縁膜１１および絶縁膜１０を順次ドライエッチングすることにより、コンタクトホール１２を形成する。コンタクトホール１２の底部では、半導体基板１の主面の一部、例えばｎ＋型半導体領域８（シリサイド膜８ａ）の一部、やゲート電極５（シリサイド膜５ａ）の一部などが露出される。
【００２８】
次に、コンタクトホール１２内に、タングステン（Ｗ）などからなるプラグ１３が形成される。プラグ１３は、例えば、コンタクトホール１２の内部を含む絶縁膜１１上にバリア膜として例えば窒化チタン膜１３ａを形成した後、タングステン膜をＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法などによって窒化チタン膜１３ａ上にコンタクトホール１２を埋めるように形成し、絶縁膜１１上の不要なタングステン膜および窒化チタン膜１３ａをＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法またはエッチバック法などによって除去することにより形成することができる。
【００２９】
次に、図２に示されるように、プラグ１３が埋め込まれた絶縁膜１１上に絶縁膜（エッチングストッパ膜）１４を形成する。絶縁膜１４は、例えば窒化シリコン膜または炭化シリコン（ＳｉＣ）膜からなる。絶縁膜１４は、その上層の絶縁膜（層間絶縁膜）１５に配線形成用の溝や孔をエッチングにより形成する際に、その掘り過ぎにより下層に損傷を与えたり、加工寸法精度が劣化したりすることを回避するために形成される。すなわち、絶縁膜１４は絶縁膜（層間絶縁膜）１５をエッチングする際にエッチングストッパとして機能することができる。
【００３０】
次に、絶縁膜１４上に絶縁膜（層間絶縁膜）１５が形成される。絶縁膜１５は、例えば有機ポリマーまたは有機シリカガラスなどのような低誘電率材料（いわゆるＬｏｗ−Ｋ絶縁膜、Ｌｏｗ−Ｋ材料）からなることが好ましい。なお、低誘電率な絶縁膜（Ｌｏｗ−Ｋ絶縁膜）とは、パッシベーション膜に含まれる酸化シリコン膜（たとえばＴＥＯＳ（Ｔｅｔｒａｅｔｈｏｘｙｓｉｌａｎｅ）酸化膜）の誘電率よりも低い誘電率を有する絶縁膜を例示できる。一般的には、ＴＥＯＳ酸化膜の比誘電率ε＝４．１〜４．２程度以下を低誘電率な絶縁膜と言う。
【００３１】
上記低誘電率材料としての有機ポリマーには、例えばＳｉＬＫ（米Ｔｈｅ  Ｄｏｗ  Ｃｈｅｍｉｃａｌ  Ｃｏ．製、比誘電率＝２．７、耐熱温度＝４９０℃以上、絶縁破壊耐圧＝４．０〜５．０ＭＶ／Ｖｍ）またはポリアリルエーテル（ＰＡＥ）系材料のＦＬＡＲＥ（米Ｈｏｎｅｙｗｅｌｌ  Ｅｌｅｃｔｒｏｎｉｃ  Ｍａｔｅｒｉａｌｓ製、比誘電率＝２．８、耐熱温度＝４００℃以上）がある。このＰＡＥ系材料は、基本性能が高く、機械的強度、熱的安定性および低コスト性に優れるという特徴を有している。上記低誘電率材料としての有機シリカガラス（ＳｉＯＣ系材料）には、例えばＨＳＧ−Ｒ７（日立化成工業製、比誘電率＝２．８、耐熱温度＝６５０℃）、Ｂｌａｃｋ  Ｄｉａｍｏｎｄ（米Ａｐｐｌｉｅｄ  Ｍａｔｅｒｉａｌｓ，Ｉｎｃ．製、比誘電率＝３．０〜２．４、耐熱温度＝４５０℃）またはｐ−ＭＴＥＳ（日立開発製、比誘電率＝３．２）がある。この他のＳｉＯＣ系材料には、例えばＣＯＲＡＬ（米Ｎｏｖｅｌｌｕｓ  Ｓｙｓｔｅｍｓ，  Ｉｎｃ．製、比誘電率＝２．７〜２．４、耐熱温度＝５００℃）、Ａｕｒｏｒａ２．７（日本エー・エス・エム社製、比誘電率＝２．７、耐熱温度＝４５０℃）がある。
【００３２】
また、上記低誘電率材料として、例えばＦＳＧ（ＳｉＯＦ系材料）、ＨＳＱ（ｈｙｄｒｏｇｅｎ  ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）系材料、ＭＳＱ（ｍｅｔｈｙｌ  ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）系材料、ポーラスＨＳＱ系材料、ポーラスＭＳＱ材料またはポーラス有機系材料を用いることもできる。上記ＨＳＱ系材料には、例えばＯＣＤ  Ｔ−１２（東京応化工業製、比誘電率＝３．４〜２．９、耐熱温度＝４５０℃）、ＦＯｘ（米Ｄｏｗ  Ｃｏｒｎｉｎｇ  Ｃｏｒｐ．製、比誘電率＝２．９）またはＯＣＬ  Ｔ−３２（東京応化工業製、比誘電率＝２．５、耐熱温度＝４５０℃）などがある。上記ＭＳＱ系材料には、例えばＯＣＤ  Ｔ−９（東京応化工業製、比誘電率＝２．７、耐熱温度＝６００℃）、ＬＫＤ−Ｔ２００（ＪＳＲ製、比誘電率＝２．７〜２．５、耐熱温度＝４５０℃）、ＨＯＳＰ（米Ｈｏｎｅｙｗｅｌｌ  Ｅｌｅｃｔｒｏｎｉｃ  Ｍａｔｅｒｉａｌｓ製、比誘電率＝２．５、耐熱温度＝５５０℃）、ＨＳＧ−ＲＺ２５（日立化成工業製、比誘電率＝２．５、耐熱温度＝６５０℃）、ＯＣＬ  Ｔ−３１（東京応化工業製、比誘電率＝２．３、耐熱温度＝５００℃）またはＬＫＤ−Ｔ４００（ＪＳＲ製、比誘電率＝２．２〜２、耐熱温度＝４５０℃）などがある。上記ポーラスＨＳＱ系材料には、例えばＸＬＫ（米Ｄｏｗ  Ｃｏｒｎｉｎｇ  Ｃｏｒｐ．製、比誘電率＝２．５〜２）、ＯＣＬ  Ｔ−７２（東京応化工業製、比誘電率＝２．２〜１．９、耐熱温度＝４５０℃）、Ｎａｎｏｇｌａｓｓ（米Ｈｏｎｅｙｗｅｌｌ  Ｅｌｅｃｔｒｏｎｉｃ  Ｍａｔｅｒｉａｌｓ製、比誘電率＝２．２〜１．８、耐熱温度＝５００℃以上）またはＭｅｓｏＥＬＫ（米Ａｉｒ  Ｐｒｏｄｕｃｔｓａｎｄ  Ｃｈｅｍｉｃａｌｓ，  Ｉｎｃ．製、比誘電率＝２以下）がある。上記ポーラスＭＳＱ系材料には、例えばＨＳＧ−６２１１Ｘ（日立化成工業製、比誘電率＝２．４、耐熱温度＝６５０℃）、ＡＬＣＡＰ−Ｓ（旭化成工業製、比誘電率＝２．３〜１．８、耐熱温度＝４５０℃）、ＯＣＬ  Ｔ−７７（東京応化工業製、比誘電率＝２．２〜１．９、耐熱温度＝６００℃）、ＨＳＧ−６２１０Ｘ（日立化成工業製、比誘電率＝２．１、耐熱温度＝６５０℃）またはｓｉｌｉｃａ  ａｅｒｏｇｅｌ（神戸製鋼所製、比誘電率１．４〜１．１）などがある。上記ポーラス有機系材料には、例えばＰｏｌｙＥＬＫ（米Ａｉｒ  Ｐｒｏｄｕｃｔｓａｎｄ  Ｃｈｅｍｉｃａｌｓ，  Ｉｎｃ．製、比誘電率＝２以下、耐熱温度＝４９０℃）などがある。上記ＳｉＯＣ系材料、ＳｉＯＦ系材料は、例えばＣＶＤ法によって形成されている。例えば上記Ｂｌａｃｋ  Ｄｉａｍｏｎｄは、トリメチルシランと酸素との混合ガスを用いたＣＶＤ法などによって形成される。また、上記ｐ−ＭＴＥＳは、例えばメチルトリエトキシシランとＮ２Ｏとの混合ガスを用いたＣＶＤ法などによって形成される。それ以外の上記低誘電率の絶縁材料は、例えば塗布法で形成されている。
【００３３】
このようなＬｏｗ−Ｋ材料からなる絶縁膜１５上に、例えばＣＶＤ法などを用いて絶縁膜１６を形成する。絶縁膜１６は、二酸化シリコン（ＳｉＯ２）に代表される酸化シリコン（ＳｉＯｘ）膜からなる。絶縁膜１６の他の材料として、酸窒化シリコン（ＳｉＯＮ）膜を用いることもできる。また、絶縁膜１６は、例えばＣＭＰ処理時における絶縁膜１５の機械的強度の確保、表面保護および耐湿性の確保等のような機能を有することができる。また、絶縁膜１５が例えばフッ素（Ｆ）を含む酸化シリコン（ＳｉＯＦ）膜からなる場合は、絶縁膜１５中のフッ素の拡散を防止するように機能することもできる。
【００３４】
また、絶縁膜１５が、例えば有機ポリマー系の材料（例えば上記ＳｉＬＫ）やポーラス有機系材料（例えば上記ＰｏｌｙＥＬＫ）などのように酸素プラズマによりダメージを受ける材料からなる場合は、絶縁膜１５上に酸素（Ｏ２）プラズマなどの酸化性プラズマを用いることなく形成した図示しない薄い絶縁膜、例えば窒化シリコン（ＳｉｘＮｙ）膜、炭化シリコン（ＳｉＣ）膜または炭窒化シリコン（ＳｉＣＮ）膜を形成し、その上に絶縁膜１６を形成することもできる。これにより、絶縁膜１５と絶縁膜１６の密着性を向上させることができる。また、窒化シリコン（ＳｉｘＮｙ）膜、炭化シリコン（ＳｉＣ）膜または炭窒化シリコン（ＳｉＣＮ）膜からなる絶縁膜を絶縁膜１６として用いることも可能である。
【００３５】
次に、図３に示されるように、フォトリソグラフィ法およびドライエッチング法を用いて、絶縁膜１４，１５，１６を選択的に除去して開口部（配線開口部、配線溝）１７を形成する。このとき、開口部１７の底部では、プラグ１３の上面が露出される。その後、エッチングマスクとして用いた図示しないフォトレジストパターン（および反射防止膜）をアッシングなどにより除去する。絶縁膜１５が、例えば有機ポリマー系の材料（例えば上記ＳｉＬＫ）やポーラス有機系材料（例えば上記ＰｏｌｙＥＬＫ）などのように酸素プラズマによりダメージを受ける材料からなる場合は、絶縁膜１５をＮＨ３プラズマ処理またはＮ２／Ｈ２プラズマ処理などの還元性プラズマ処理によってエッチングしながら、フォトレジストパターン（および反射防止膜）をアッシングして除去することもできる。
【００３６】
次に、図４に示されるように、半導体基板１の主面上の全面（すなわち開口部１７の底部および側壁上を含む絶縁膜１６上）に、例えば窒化チタン（ＴｉＮ）などからなる厚さ５０ｎｍ程度の比較的薄い導電性バリア膜１８を形成する。導電性バリア膜１８の成膜には、スパッタリング法やＣＶＤ法などを用いることができる。導電性バリア膜１８は、例えば後述の主導体膜形成用の銅の拡散を抑制または防止する機能や主導体膜のリフロー時に銅の濡れ性を向上させる機能などを有している。このような導電性バリア膜１８の材料としては、窒化チタンに代えて、銅と殆ど反応しない窒化タングステン（ＷＮ）または窒化タンタル（ＴａＮ）などのような高融点金属窒化物を用いることもできる。また、導電性バリア膜１８の材料として、高融点金属窒化物にシリコン（Ｓｉ）を添加した材料や、銅と反応し難いタンタル（Ｔａ）、チタン（Ｔｉ）、タングステン（Ｗ）、チタンタングステン（ＴｉＷ）合金などのような高融点金属を用いることもできる。また、導電性バリア膜１８としては、上記材料膜の単体膜だけでなく積層膜を用いることもできる。
【００３７】
次に、導電性バリア膜１８上に、例えば厚さ８００〜１６００ｎｍ程度の相対的に厚い銅からなる主導体膜１９を形成する。主導体膜１９は、例えばＣＶＤ法、スパッタリング法またはめっき法などを用いて形成することができる。また、主導体膜１９は銅を主成分とする導体膜、例えば銅または銅合金（Ｃｕを主成分とし、例えばＭｇ，Ａｇ，Ｐｄ，Ｔｉ，Ｔａ，Ａｌ，Ｎｂ，ＺｒまたはＺｎなどを含む）により形成することができる。また、導電性バリア膜１８上に、相対的に薄い銅（または銅合金）などからなるシード膜をスパッタリング法などによって形成し、その後、シード膜上に相対的に厚い銅（または銅合金）などからなる主導体膜１９をめっき法などによって形成することもできる。その後、例えば４７５℃程度の非酸化性雰囲気（例えば水素雰囲気）中において半導体基板１に対して熱処理を施すことにより主導体膜１９をリフローさせ、銅を開口部１７の内部に隙間なく埋め込む。
【００３８】
次に、主導体膜１９および導電性バリア膜１８を例えばＣＭＰ法によって、絶縁膜１６の上面が露出するまで研磨する。絶縁膜１６上の不要な導電性バリア膜１８および主導体膜１９を除去し、開口部１７内に導電性バリア膜１８および主導体膜１９を残すことにより、図４に示されるように、相対的に薄い導電性バリア膜１８と相対的に厚い主導体膜１９とからなる配線（第１層配線）２０を開口部１７内に形成する。形成された配線２０は、プラグ１３を介してｎ＋型半導体領域（ソース、ドレイン）８やゲート電極５と電気的に接続されている。あるいはエッチング（電解エッチングなど）により、不要な導電性バリア膜１８および主導体膜１９を除去することもできる。
【００３９】
次に、半導体基板１をプラズマＣＶＤ装置の処理室内に配置し、アンモニアガスを導入してプラズマ電源を印加することにより、半導体基板１（特に配線２０が露出するＣＭＰ面）に対して、アンモニア（ＮＨ３）プラズマ処理を施す。あるいは、Ｎ２ガスおよびＨ２ガスを導入して、Ｎ２／Ｈ２プラズマ処理を施す。このような還元性プラズマ処理により、ＣＭＰで酸化された銅配線表面の酸化銅（ＣｕＯ、Ｃｕ２Ｏ、ＣｕＯ２）を銅（Ｃｕ）に還元し、更に、窒化銅（ＣｕＮ）層が配線２０の表面（ごく薄い領域）に形成される。
【００４０】
それから、必要に応じて洗浄を行った後、図５に示されるように、半導体基板１の主面の全面上に絶縁膜（バリア絶縁膜）２１をプラズマＣＶＤ法などによって形成する。すなわち、配線２０の上面上を含む絶縁膜１６上に、絶縁膜２１を形成する。絶縁膜２１は、銅配線のバリア絶縁膜として機能する。従って、絶縁膜２１は、配線２０の主導体膜１９中の銅が、後で形成される絶縁膜２２中に拡散するのを抑制または防止する。絶縁膜２１は、例えば窒化シリコンからなる。絶縁膜２１の他の材料として、例えば炭化シリコン（ＳｉＣ）膜、炭窒化シリコン（ＳｉＣＮ）膜、酸窒化シリコン（ＳｉＯＮ）膜または酸炭化シリコン（ＳｉＯＣ）膜を用いても良い。
【００４１】
次に、絶縁膜２１上に、絶縁膜２２，２３，２４，２５，２６を順に形成する。絶縁膜（層間絶縁膜）２２は、上記絶縁膜１５と同様の材料（低誘電率材料）により形成することができ、絶縁膜２３は、上記絶縁膜１６と同様の材料により形成することができる。絶縁膜２３は不要であればその形成を省略することもできる。絶縁膜（エッチングストッパ膜）２４は、上記絶縁膜１４または絶縁膜２１と同様の材料により形成することができる。絶縁膜（層間絶縁膜）２５は、上記絶縁膜１５と同様の材料（低誘電率材料）により形成することができ、絶縁膜２６は、上記絶縁膜１６と同様の材料により形成することができる。
【００４２】
次に、図６に示されるように、フォトリソグラフィ法およびドライエッチング法などを用いて絶縁膜２１〜２６をドライエッチングすることなどによって、配線開口部すなわち、配線２０に達する開口部（ビア）２７および開口部（配線溝）２８を形成する。開口部２８は、絶縁膜２４〜２６を選択的に除去することにより形成されている。開口部２７は、開口部２８の底部において絶縁膜２１〜２３を選択的に除去することにより形成されている。開口部２７の底部では、配線２０の上面が露出される。
【００４３】
次に、開口部２７の底部で露出する配線２０（下層銅配線）の表面に形成された酸化銅を除去して配線２０の露出した上面を清浄化（クリーニング）する処理を行う。これは、例えば水素（Ｈ２）プラズマ処理のような還元性プラズマ処理により、銅配線表面の酸化銅（ＣｕＯ、Ｃｕ２Ｏ、ＣｕＯ２）を銅（Ｃｕ）に還元することにより行うことができる。
【００４４】
次に、図７に示されるように、開口部２７および開口部２８の底部および側面を含む絶縁膜２６上に、導電性バリア膜１８と同様の材料からなる導電性バリア膜２９を同様の手法を用いて形成する。それから、導電性バリア膜２９上に、開口部２７および開口部２８内を埋めるように、主導体膜１９と同様の材料からなる主導体膜３０を同様の手法を用いて形成する。そして、主導体膜３０および導電性バリア膜２９を例えばＣＭＰ法によって、絶縁膜２６の上面が露出するまで研磨する。絶縁膜２６上の不要な導電性バリア膜２９および主導体膜３０を除去し、開口部２７，２８内に導電性バリア膜２９および主導体膜３０を残すことにより、図７に示されるように、相対的に薄い導電性バリア膜２９と相対的に厚い主導体膜３０とからなる配線（第２層配線）３１を開口部２７および開口部２８内に形成する。開口部２８に埋め込まれた導電性バリア膜２９と主導体膜３０とからなる配線部は、開口部２７に埋め込まれた導電性バリア膜２９と主導体膜３０とからなるビア部を介して下層配線である配線２０と電気的に接続されている。
【００４５】
図８〜図１９は、図７に続く半導体装置の製造工程中における要部断面図または要部平面図を示している。図１４，１７，１９は、それぞれ図１３，１６，１８の半導体装置の要部平面図であり、図１３，１６，１８が、それぞれ図１４，１７，１９のＡ−Ａ線の断面に対応する。図８〜図１９のうち、図１４，１７，１９以外は断面図であり、理解を簡単にするために、図７の絶縁膜２３より下の構造に対応する部分は図示を省略している。
【００４６】
上記のようにして図７の構造が得られた後、図８に示されるように、半導体基板１の主面の全面上に、すなわち、配線３１の上面上を含む絶縁膜２６上に、絶縁膜３２，３３，３４，３５，３６，３７が、絶縁膜２１〜２６と同様の材料により同様の手法で順に形成される。その後、図９に示されるように、開口部（ビア）３８および開口部（配線溝）３９が、開口部２７および開口部２８と同様の手法で形成される。開口部３９は、絶縁膜３５〜３７を選択的に除去することにより形成され、開口部３８は、開口部３９の底部において絶縁膜３２〜３４を選択的に除去することにより形成されている。開口部３８の底部では、配線３１の上面が露出される。
【００４７】
それから、開口部３８および開口部３９の底部および側面を含む絶縁膜３７上に、導電性バリア膜１８と同様の材料からなる導電性バリア膜４０を同様の手法を用いて形成し、導電性バリア膜４０上に、開口部３８および開口部３９内を埋めるように、主導体膜１９と同様の材料からなる主導体膜４１を同様の手法を用いて形成する。そして、配線３１の場合と同様に、主導体膜４１および導電性バリア膜４０を例えばＣＭＰ法によって、絶縁膜３７の上面が露出するまで研磨する。絶縁膜３７上の不要な導電性バリア膜４０および主導体膜４１を除去し、開口部３８，３９内に導電性バリア膜４０および主導体膜４１を残すことにより、図１０に示されるように、相対的に薄い導電性バリア膜４０と相対的に厚い主導体膜４１とからなる配線（第３層配線）４２を開口部３８および開口部３９内に形成する。開口部３９に埋め込まれた導電性バリア膜４０および主導体膜４１からなる配線部は、開口部３８に埋め込まれた導電性バリア膜４０および主導体膜４１からなるビア部を介して下層配線である配線３１と電気的に接続される。このとき、絶縁膜３５〜３７に形成されている開口部３９のうち、キャパシタ形成予定領域に形成された開口部３９ａに埋め込まれた導電性バリア膜４０および主導体膜４１は、キャパシタの下部電極４３を構成する。
【００４８】
次に、図１１に示されるように、配線４２および下部電極４３の上面を覆うように、絶縁膜３７上に絶縁膜（バリア絶縁膜）４４を形成する。絶縁膜４４は、絶縁膜２１と同様の材料、例えば窒化シリコン（ＳｉｘＮｙ）膜、炭化シリコン（ＳｉＣ）膜、炭窒化シリコン（ＳｉＣＮ）膜、酸窒化シリコン（ＳｉＯＮ）膜または酸炭化シリコン（ＳｉＯＣ）膜からなり、配線４２の主導体膜４１中の銅が後で形成される絶縁膜４５中に拡散するのを抑制または防止するよう機能することができる。また、絶縁膜４４は、形成されるキャパシタの容量絶縁膜としても機能する。なお、絶縁膜４４として用いられる上記酸炭化シリコン（ＳｉＯＣ）膜は、炭化シリコン（ＳｉＣ）に酸素（Ｏ）が添加された膜である。また、上記絶縁膜４４として使用できる酸窒化シリコン膜としては、例えばＰＥ−ＴＭＳ（Ｃａｎｏｎ製、誘電率＝３．９）を例示できる。
【００４９】
次に、絶縁膜４４上に絶縁膜４５を形成する。絶縁膜４５は、絶縁膜１５と同様の材料、すなわち低誘電率材料（いわゆるＬｏｗ−Ｋ絶縁膜、Ｌｏｗ−Ｋ材料）からなることが好ましい。それから、絶縁膜４５上に絶縁膜４６を形成する。絶縁膜４６は、絶縁膜１６と同様の材料により形成することができ、例えば酸化シリコン膜または酸窒化シリコン（ＳｉＯＮ）膜からなる。絶縁膜４６は、例えばＣＭＰ処理時における絶縁膜４５の機械的強度の確保、表面保護および耐湿性の確保等のような機能を有することができる。
【００５０】
また、絶縁膜４６が酸素プラズマなどの酸化性プラズマを使用して成膜され、絶縁膜４５が例えば有機ポリマー系の材料（例えば上記ＳｉＬＫ）やポーラス有機系材料（例えば上記ＰｏｌｙＥＬＫ）などのように酸素プラズマによりダメージを受ける材料からなる場合は、絶縁膜４５上に酸素プラズマなどの酸化性プラズマを用いることなく形成した図示しない薄い絶縁膜、例えば窒化シリコン（ＳｉｘＮｙ）膜、炭化シリコン（ＳｉＣ）膜または炭窒化シリコン（ＳｉＣＮ）膜を形成し、その上に絶縁膜４６を形成することもできる。これにより、絶縁膜４５と絶縁膜４６の密着性を向上させることができる。また、窒化シリコン（ＳｉｘＮｙ）膜、炭化シリコン（ＳｉＣ）膜または炭窒化シリコン（ＳｉＣＮ）膜からなる絶縁膜を絶縁膜４６として用いることも可能である。
【００５１】
また、配線などの寄生容量を低減するためには、上記のように絶縁膜４５を低誘電率材料により形成することが好ましいが、寄生容量がそれほど問題とならない場合などには絶縁膜４５としてＣＶＤ法などを用いて形成した酸化シリコン膜などを用いることも可能である。このような場合、絶縁膜４６の形成を省略することもできる。
【００５２】
次に、図１２に示されるように、フォトリソグラフィ法およびドライエッチング法を用いて、絶縁膜４６および絶縁膜４５を選択的に除去して、キャパシタの上部電極を形成すべき領域（下部電極４３の上方領域）に開口部４７を形成する。開口部４７の形成後、エッチングマスクとして用いた図示しないフォトレジストパターン（および反射防止膜）をアッシングなどにより除去する。また、絶縁膜４５が、例えば有機ポリマー系の材料（例えば上記ＳｉＬＫ）やポーラス有機系材料（例えば上記ＰｏｌｙＥＬＫ）などのように酸素プラズマによりダメージを受ける材料からなる場合は、絶縁膜４５をＮＨ３プラズマ処理またはＮ２／Ｈ２プラズマ処理などの還元性プラズマ処理によってエッチングしながら、フォトレジストパターン（および反射防止膜）をアッシングして除去することもできる。還元性プラズマ処理の代わりに低圧低温Ｏ２アッシングを行ってもよい。
【００５３】
開口部４７形成のためのドライエッチング工程では、開口部４７の底部において、絶縁膜４４を残存させる。開口部４７の底部に残存する絶縁膜４４は、キャパシタの容量絶縁膜（誘電体膜）として機能することができる。従って、本実施の形態では、絶縁膜４４を銅配線のバリア絶縁膜（銅の拡散防止膜）およびキャパシタの容量絶縁膜（誘電体膜）として用いることができる。上記のように、絶縁膜４４の材料としては、例えば窒化シリコン（ＳｉｘＮｙ）膜、炭化シリコン（ＳｉＣ）膜、炭窒化シリコン（ＳｉＣＮ）膜、酸窒化シリコン（ＳｉＯＮ）膜または酸炭化シリコン（ＳｉＯＣ）膜を用いることができるが、キャパシタのリーク電流をより低減するためには炭窒化シリコン（ＳｉＣＮ）膜または酸窒化シリコン（ＳｉＯＮ）膜を用いることが好ましく、酸窒化シリコン（ＳｉＯＮ）膜を用いればより好ましい。これにより、絶縁膜４４に銅配線のバリア絶縁膜の機能を持たせるとともに、リーク電流が極めて小さなキャパシタを形成することが可能となる。
【００５４】
次に、半導体基板１の主面上の全面に（すなわち、開口部４７の底面および側壁上を含む絶縁膜４６上に）、導電性バリア膜１８と同様の材料（例えば窒化チタンなど）からなる相対的に薄い導電性バリア膜４８を同様の手法（例えばスパッタリング法など）を用いて形成する。それから、導電性バリア膜４８上に主導体膜１９と同様の材料（例えば銅または銅合金）からなる主導体膜４９を同様の手法（例えばＣＶＤ法、スパッタリング法またはめっき法）を用いて形成する。そして、配線２０の場合と同様に、主導体膜４９および導電性バリア膜４８を例えばＣＭＰ法によって絶縁膜４６の上面が露出するまで研磨する。絶縁膜４６上の不要な導電性バリア膜４８および主導体膜４９を除去し、開口部４７内に導電性バリア膜４８および主導体膜４９を残すことにより、図１３および図１４に示されるように、相対的に薄い導電性バリア膜４８と相対的に厚い主導体膜４９とからなるキャパシタの上部電極５０を開口部４７内に形成する。従って、上部電極５０は、ビア形成層である絶縁膜（層間絶縁膜）４５（および絶縁膜４６）にダマシン（シングルダマシン）技術の手法を用いて形成することができる。下部電極４３、絶縁膜４４および上部電極５０により、キャパシタ（ＭＩＭ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｍｅｔａｌ）キャパシタ）が形成される。
【００５５】
次に、還元性プラズマ処理により、ＣＭＰで酸化された上部電極５０表面の酸化銅（ＣｕＯ、Ｃｕ２Ｏ、ＣｕＯ２）を銅（Ｃｕ）に還元し、更に、窒化銅（ＣｕＮ）層が上部電極５０の表面（ごく薄い領域）に形成される。
【００５６】
それから、必要に応じて洗浄を行った後、図１５に示されるように、半導体基板１の主面の全面上（すなわち上部電極５０の上面上を含む絶縁膜４６上）に絶縁膜５１を形成する。絶縁膜５１は、例えば酸窒化シリコン（ＳｉＯＮ）膜からなる。絶縁膜５１の他の材料として、窒化シリコン（ＳｉｘＮｙ）膜、炭化シリコン（ＳｉＣ）膜、酸炭化シリコン（ＳｉＯＣ）膜または炭窒化シリコン（ＳｉＣＮ）膜を用いてもよい。絶縁膜５１は下部電極５０中の銅が拡散するのを抑制または防止するバリア絶縁膜として機能することができる。また、後述する配線開口部の形成時にエッチングストッパ膜として機能することもできる。なお、絶縁膜５１として用いられる上記酸炭化シリコン（ＳｉＯＣ）膜は、炭化シリコン（ＳｉＣ）に酸素（Ｏ）が添加された膜である。
【００５７】
次に、絶縁膜５１上に絶縁膜５２および絶縁膜５３を順に形成する。絶縁膜５２は、絶縁膜４５（絶縁膜１５）と同様の材料、すなわち低誘電率材料（いわゆるＬｏｗ−Ｋ絶縁膜、Ｌｏｗ−Ｋ材料）からなることが好ましい。また、絶縁膜５３は、絶縁膜４６（絶縁膜１６）と同様の材料により形成することができ、例えば酸化シリコン膜または酸窒化シリコン（ＳｉＯＮ）膜からなる。絶縁膜５３は、例えばＣＭＰ処理時における絶縁膜５２の機械的強度の確保、表面保護および耐湿性の確保等のような機能を有することができる。
【００５８】
また、絶縁膜５３が酸素プラズマなどの酸化性プラズマを使用して成膜され、絶縁膜５２が例えば有機ポリマー系の材料（例えば上記ＳｉＬＫ）やポーラス有機系材料（例えば上記ＰｏｌｙＥＬＫ）などのように酸素プラズマによりダメージを受ける材料からなる場合は、絶縁膜５２上に酸素プラズマなどの酸化性プラズマを用いることなく形成した図示しない薄い絶縁膜、例えば窒化シリコン（ＳｉｘＮｙ）膜、炭化シリコン（ＳｉＣ）膜または炭窒化シリコン（ＳｉＣＮ）膜を形成し、その上に絶縁膜５３を形成することもできる。これにより、絶縁膜５２と絶縁膜５３の密着性を向上させることができる。また、窒化シリコン（ＳｉｘＮｙ）膜、炭化シリコン（ＳｉＣ）膜または炭窒化シリコン（ＳｉＣＮ）膜からなる絶縁膜を絶縁膜５３として用いることも可能である。
【００５９】
また、配線などの寄生容量を低減するためには、上記のように絶縁膜５２を低誘電率材料により形成することが好ましいが、寄生容量がそれほど問題とならない場合などには絶縁膜５２としてＣＶＤ法などを用いて形成した酸化シリコン膜などを用いることも可能である。このような場合、絶縁膜５３の形成を省略することもできる。
【００６０】
次に、開口部２７および開口部２８の形成工程と同様に、図１６および図１７に示されるように、フォトリソグラフィ法およびドライエッチング法などを用いて、開口部（ビア）５４および開口部（配線溝）５５を形成する。開口部５５は、開口部２８と同様にして、絶縁膜５１〜５３を選択的に除去することにより形成されている。開口部５４は、開口部２７と同様にして、開口部５５の底部において絶縁膜４４〜４６を選択的に除去することにより形成されている。
【００６１】
また、配線開口部（開口部５４，５５）の形成法の他の形態として、絶縁膜５１の形成後にフォトリソグラフィ法およびドライエッチング法を用いて絶縁膜４６，５１に開口部５４を形成してから絶縁膜５２，５３を形成し（この場合、図１５の段階で絶縁膜４６，５１に開口部５４が形成されている状態となる）、その後、フォトリソグラフィ法およびドライエッチング法などを用いて、絶縁膜５２，５３に開口部５５を形成し、開口部５５の底部において絶縁膜４６，５１の開口部５４から露出した絶縁膜４５を除去（ドライエッチング）し、開口部５４の底部の絶縁膜４４と開口部５５の底部の絶縁膜５１を除去（ドライエッチング）することにより、図１６の構造を得ることもできる。
【００６２】
次に、半導体基板１の主面上の全面に（すなわち、開口部５４，５５の底面および側壁上を含む絶縁膜５３上に）、導電性バリア膜１８と同様の材料（例えば窒化チタン）からなる相対的に薄い導電性バリア膜５６を同様の手法（スパッタリング法など）を用いて形成する。それから、導電性バリア膜５６上に主導体膜１９と同様の材料（例えば銅または銅合金）からなる主導体膜５７を同様の手法（例えばＣＶＤ法、スパッタリング法またはめっき法）を用いて形成する。そして、配線２０の場合と同様に、主導体膜５７および導電性バリア膜５６を例えばＣＭＰ法によって絶縁膜５３の上面が露出するまで研磨する。絶縁膜５３上の不要な導電性バリア膜５６および主導体膜５７を除去し、開口部５４，５５内に導電性バリア膜５６および主導体膜５７を残すことにより、図１８および図１９に示されるように、相対的に薄い導電性バリア膜５６と相対的に厚い主導体膜５７とからなる配線（第４層配線）５８を開口部５４および開口部５５内に形成することができる。開口部５５に埋め込まれた導電性バリア膜５６および主導体膜５７からなる配線部は、開口部５４に埋め込まれた導電性バリア膜５６および主導体膜５７からなるビア部を介して下層配線である配線４２と電気的に接続される。
【００６３】
また、絶縁膜５１〜５３に形成されている開口部５５のうち、上部電極５０の少なくとも一部を含む領域に形成された開口部５５ａに埋め込まれた導電性バリア膜５６および主導体膜５７は、キャパシタの上部電極５０を引き出すための導体部（キャパシタ上部電極引き出し用導体部）５９を構成する。開口部５５ａは、その底部で上部電極５０の上面の少なくとも一部を露出するように形成されているので、導体部５９は開口部５５ａの底部において上部電極５０と電気的に接続されている。導体部５９のパターンは、上部電極５０と導体部５９とが電気的に接続すれば、すなわち導体部５９（開口部５５ａ）のパターンと上部電極５０（開口部４７）のパターンとが少なくとも一部で重なっていれば（オーバーラップしていれば）、任意のパターンとすることができる。従って、例えば、図１８および図１９のように上部電極５０の一部だけを覆うように導体部５９のパターンを形成することができ、また、図示しないが上部電極５０の全面を覆うように導体部５９のパターンを形成することもできる。
【００６４】
更に、配線５８および導体部５９が埋め込まれた絶縁膜５３上に、絶縁膜２１と同様の材料からなる絶縁膜（バリア絶縁膜）が形成され、必要に応じて更に上層配線が形成されるが、ここではその図示と説明は省略する。
【００６５】
本実施の形態では、キャパシタの下部電極４３を埋込銅配線（配線４２）と同じ工程でダマシン技術を用いて形成する。そして、その上層の埋込銅配線（配線５８）を形成する前に、ビアを形成する層の絶縁膜（層間絶縁膜）にダマシン（シングルダマシン）技術を用いてキャパシタの上部電極５０を形成する。この際、埋込銅配線（配線４２）のバリア絶縁膜（絶縁膜４４）をキャパシタの容量絶縁膜（誘電体膜）として利用する。その後、配線形成層の絶縁膜（層間絶縁膜）を形成し、ダマシン（デュアルダマシン）技術を用いて上層の埋込銅配線（配線５８）を形成する。この際、キャパシタの上部電極５０の引き出し用の導体部５９も同じ工程で形成することができる。
【００６６】
配線５８（上層の埋込銅配線）と同じ工程でキャパシタの上部電極５０を形成した場合、同じエッチング工程で配線５８（上層の埋込銅配線）のビア（開口部５４）の底部では絶縁膜４４を除去しかつキャパシタの上部電極５０形成用の開口部（開口部４７）の底部で絶縁膜４４を残さなければならない。これを行うことは極めて困難である。すなわち、これを行うためには、上部電極５０形成領域が覆われ、それ以外の配線５８形成領域（特にビア形成領域）は露出されるようなフォトレジストマスクパターンを半導体基板１上に形成する必要がある。そのようなフォトレジストパターンを形成するには、半導体基板１の全面に反射防止膜およびフォトレジスト膜を形成した後、フォトリソグラフィ法を用いてフォトレジスト膜をパターン化する。そして、配線形成用の開口部のビア（開口部５４）底部の絶縁膜４４を除去する前に、そのビア（開口部５４）に埋め込まれた反射防止膜を除去しなければならないが、ビア（開口部５４）の径（直径）は比較的小さいので、このビア（開口部５４）に埋め込まれた反射防止膜を除去するのは容易ではない。ビア（開口部５４）に埋め込まれた反射防止膜を（無理に）除去しようとすると、ビア（開口部５４）の側壁などもエッチングされてしまい、形成される配線や半導体装置の信頼性を低下させる恐れがある。
【００６７】
本実施の形態では、キャパシタの下部電極４３は配線４２と同じ工程で形成するが、上部電極５０を先に形成した後に、配線５８を形成する。このため、キャパシタの上部電極５０形成用の開口部４７を形成する工程では、絶縁膜４４をエッチングストッパ膜として機能させて、開口部４７の底部で絶縁膜４４を容易に残存させることができる。また、その後、配線形成用の開口部のビア（開口部５４）底部の絶縁膜４４を除去する際には、開口部底部で露出する絶縁膜４４を全て除去することができるので、除去が困難な（ビア（開口部５４）を埋めるような）反射防止膜やフォトレジスト膜を形成することが不要であり、容易にビア（開口部５４）底部で下層配線（配線４２）を露出させることができる。このため、設計通りのビアを形成することができ、形成される配線や半導体装置の信頼性を向上することができる。
【００６８】
また、キャパシタの上部電極５０を形成するための開口部４７の底部において、絶縁膜４４を残存させてキャパシタの容量絶縁膜（誘電体膜）として用いるので、半導体装置の製造工程数を低減でき、半導体装置の製造コストも低減できる。
【００６９】
また、埋込配線構造において、キャパシタ（ＭＩＭキャパシタ）を形成することができるので、キャパシタの追加などの設計変更が容易である。例えば、半導体基板１に形成するＭＩＳＦＥＴなどの半導体素子は同じにして本実施の形態のようにして埋込配線を形成する層間絶縁膜にキャパシタを形成する。ダマシン技術を用いてキャパシタを形成できるので、露光マスクのパターンを変更することなどにより対応でき、設計の変更が容易に行え、半導体装置の製造コストの増加も抑制できる。
【００７０】
また、本実施の形態のキャパシタは、多層配線構造のいずれの配線層においても形成することができるが、例えば、同層配線の配線間の間隔が比較的広くなる上層配線においてキャパシタを形成すれば（例えば本実施の形態のように比較的上層である第３配線層（配線４２）と同層にキャパシタの下部電極４３を形成すれば）、配線を形成しない空いた領域にキャパシタを容易に形成することができる。このため、半導体装置の小型化が容易である。
【００７１】
また、本実施の形態では、素子分離領域２の上方（上部）にキャパシタ（ＭＩＭキャパシタ）を設けている。これにより、信号のクロストークノイズなどをより低減することが可能となる。また、例えば寄生容量の影響をそれほど考慮しなくともよい場合などは、キャパシタ（ＭＩＭキャパシタ）の下方に半導体素子（例えばＭＩＳＦＥＴ）などを設けることもでき、半導体装置をより小型化することが可能となる。
【００７２】
（実施の形態２）
図２０〜図２５は、本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。図１１までの製造工程は上記実施の形態１と同様であるので、ここではその説明は省略し、図１１に続く製造工程について説明する。なお、図２０〜図２５においても、図７の絶縁膜２３より下の構造に対応する部分は図示を省略している。
【００７３】
図１１に示される構造が得られた後、図２０に示されるように、フォトリソグラフィ法およびドライエッチング法などを用いて、絶縁膜４６、絶縁膜４５および絶縁膜４４を選択的に除去して、キャパシタの上部電極を形成すべき領域（下部電極４３の上方領域）に開口部７１を形成する。開口部７１は上記実施の形態１の開口部４７に対応するが、本実施の形態では開口部７１の底部において絶縁膜４４を除去している。このため、開口部７１の底部では下部電極４３の上面が露出される。また、絶縁膜４５が、例えば有機ポリマー系の材料（例えば上記ＳｉＬＫ）やポーラス有機系材料（例えば上記ＰｏｌｙＥＬＫ）などのように酸素プラズマによりダメージを受ける材料からなる場合は、絶縁膜４５をＮＨ３プラズマ処理またはＮ２／Ｈ２プラズマ処理などの還元性プラズマ処理によってエッチングしながら、フォトレジストパターンをアッシングし、その後、絶縁膜４６をハードマスクとして用いて絶縁膜４４をドライエッチングにより除去することもできる。この場合、絶縁膜４６上に絶縁膜４４と同様の材料からなる絶縁膜を形成しておき、絶縁膜４６のエッチングによる削れを防止することもできる。
【００７４】
次に、図２１に示されるように、半導体基板１の全面上、すなわち開口部７１の底部および側壁上を含む絶縁膜４６上に絶縁膜７２を形成する。絶縁膜７２は、例えば窒化シリコン（ＳｉｘＮｙ）膜からなる。絶縁膜７２の他の材料として、例えば炭化シリコン（ＳｉＣ）膜、炭窒化シリコン（ＳｉＣＮ）膜、酸炭化シリコン（ＳｉＯＣ）膜または酸窒化シリコン（ＳｉＯＮ）膜を用いることができる。絶縁膜７２（開口部７１の底部の絶縁膜７２）は後で形成されるキャパシタの容量絶縁膜（誘電体膜）として機能することができる。なお、絶縁膜７２として用いられる上記酸炭化シリコン（ＳｉＯＣ）膜は、炭化シリコン（ＳｉＣ）に酸素（Ｏ）が添加された膜である。また、絶縁膜７２の材料として炭窒化シリコン（ＳｉＣＮ）膜または酸窒化シリコン（ＳｉＯＮ）膜を用いればより好ましく、キャパシタのリーク電流をより低減させることができる。
【００７５】
次に、半導体基板１の主面上の全面に（すなわち絶縁膜７２上に）、導電性バリア膜４８を形成する。それから、導電性バリア膜４８上に主導体膜４９を形成する。そして、主導体膜４９および導電性バリア膜４８をＣＭＰ法によって絶縁膜７２の上面が露出するまで研磨するなどして、図２２に示されるように、導電性バリア膜４８と主導体膜４９とからなるキャパシタの上部電極５０を開口部４７内に形成する。このＣＭＰ工程において、絶縁膜４６上面上の絶縁膜７２を除去して、絶縁膜４６を露出させることもできる。下部電極４３、絶縁膜７２および上部電極５０により、キャパシタ（ＭＩＭキャパシタ）が形成される。
【００７６】
それから、還元性プラズマ処理や洗浄処理などを必要に応じて行った後、図２３に示されるように、半導体基板１の主面の全面上（すなわち上部電極５０の上面上を含む絶縁膜７２上）に絶縁膜５１を形成する。
【００７７】
それ以降の工程は上記実施の形態１とほぼ同様である。すなわち、絶縁膜５１上に絶縁膜５２および絶縁膜５３を形成する。それから、図２４に示されるように、フォトリソグラフィ法およびドライエッチング法などを用いて、開口部（ビア）５４および開口部（配線溝）５５を形成する。開口部５５は、絶縁膜５１〜５３を選択的に除去することにより形成されており、開口部５４は、開口部５５の底部において絶縁膜４４〜４６，７２を選択的に除去することにより形成されている。そして、図２５に示されるように、導電性バリア膜５６および主導体膜５７を開口部５４，５５を埋めるように形成して、ＣＭＰ法で研磨することにより、配線５８とキャパシタの上部電極５０を引き出すための導体部５９を形成する。
【００７８】
本実施の形態では、キャパシタの上部電極５０を形成するための開口部７１の底部において、絶縁膜４４を除去し、キャパシタの容量絶縁膜（誘電体膜）として絶縁膜７２を形成する。このため、キャパシタの容量絶縁膜（誘電体膜）として全くダメージを受けていない清浄な絶縁膜７２を用いることができ、形成されるキャパシタの信頼性や性能を極めて高くすることができる。
【００７９】
（実施の形態３）
図２６〜図３４は、本発明の他の実施の形態である半導体装置の製造工程中の要部断面図または要部平面図である。図１１までの製造工程は上記実施の形態１と同様であるので、ここではその説明は省略し、図１１に続く製造工程について説明する。なお、図２７，２９，３２，３４は、それぞれ図２６，２８，３１，３３の半導体装置の要部平面図であり、図２６，２８，３１，３３が、それぞれ図２７，２９，３２，３４のＡ−Ａ線の断面に対応する。図２６〜図３４のうち、図２７，２９，３２，３４以外は断面図であり、理解を簡単にするために、図７の絶縁膜２３より下の構造に対応する部分は図示を省略している。
【００８０】
図１１に示される構造が得られた後、図２６および図２７に示されるように、フォトリソグラフィ法およびドライエッチング法などを用いて、絶縁膜４６および絶縁膜４５を選択的に除去して、キャパシタの上部電極を形成すべき領域（下部電極４３の上方領域）に開口部８１を形成する。開口部８１は上記実施の形態１の開口部４７に対応するが、本実施の形態では下部電極４３の上方において、複数の開口部８１が形成される。図２７においては、３つの開口部８１が形成されているが、開口部８１の数はこれに限定されるものではなく、２つ以上の任意の数の開口部８１を形成することができる。各開口部８１の底部においては、絶縁膜４４が残存し、後で形成されるキャパシタの容量絶縁膜（誘電体膜）として機能することができる。
【００８１】
次に、半導体基板１の主面上の全面に（すなわち、各開口部８１の底部および側壁を含む絶縁膜４６上に）、導電性バリア膜４８を形成する。それから、導電性バリア膜４８上に主導体膜４９を各開口部８１を埋めるように形成する。そして、主導体膜４９および導電性バリア膜４８をＣＭＰ法によって絶縁膜４６の上面が露出するまで研磨するなどして、図２８および図２９に示されるように、導電性バリア膜４８と主導体膜４９とからなるキャパシタの上部電極８２を各開口部８１内に形成する。下部電極４３、絶縁膜４４および上部電極８２により、キャパシタ（ＭＩＭキャパシタ）が形成される。この段階では各上部電極８２は電気的に接続されていないが、後述する上部電極を引き出すための導体部により互いに電気的に接続される。
【００８２】
それから、還元性プラズマ処理や洗浄処理などを必要に応じて行った後、図３０に示されるように、半導体基板１の主面の全面上（すなわち上部電極５０の上面上を含む絶縁膜４６上）に絶縁膜５１，５２，５３を順に形成する。そして、上記実施の形態１と同様に、図３１および図３２に示されるように、フォトリソグラフィ法およびドライエッチング法などを用いて、開口部（ビア）５４および開口部（配線溝）５５を形成する。その後、上記実施の形態１と同様に、図３３および図３４に示されるように、導電性バリア膜５６および主導体膜５７を開口部５４，５５を埋めるように形成して、ＣＭＰ法で研磨することにより、開口部５４および開口部５５内に配線５８を形成する。また、絶縁膜５１〜５３に形成されている開口部５５のうち、各上部電極８２の少なくとも一部を含む領域に形成された開口部８３（上記実施の形態１の開口部５５ａに対応）に埋め込まれた導電性バリア膜５６および主導体膜５７は、キャパシタの上部電極８２を引き出すための導体部（キャパシタ上部電極引き出し用導体部）８４を構成する。開口部８３は、その底部で各上部電極８２を露出するように形成されている。このため、導体部８４は開口部８３の底部において各上部電極８２と電気的に接続される。従って、導体部８４は各上部電極８２を電気的に接続する機能も有する。これにより、下部電極４３、キャパシタ絶縁膜としての絶縁膜４４、および各上部電極８２によって形成されたキャパシタ（ＭＩＭキャパシタ）が導体部８４によって並列に接続されて、全体のキャパシタ（ＭＩＭキャパシタ）が構成される。
【００８３】
本実施の形態では、上部電極８２を形成するための開口部８１を比較的小さな複数の開口部として、キャパシタの上部電極を形成する。このため、各開口部８１の大きさをそれ程大きくしなくとも、開口部８１の数を増やすことで、比較的大きな容量のキャパシタを形成することができる。このため、各開口部８１に導電性バリア膜５７および主導体膜５８を埋め込んだ後のＣＭＰ工程において、各開口部８１でのディッシング（Ｄｉｓｈｉｎｇ）やエロージョン（Ｅｒｏｓｉｏｎ）の発生を防止することができる。このため、比較的大きな容量のキャパシタを形成することがより容易になる。また、容量が異なるキャパシタを同層に形成する場合は、例えば同じ大きさの開口部８１の数を調整することにより、ディッシングなどの不具合を生じることなく、種々の容量値のキャパシタを形成することが可能となる。
【００８４】
また、上記実施の形態２のように、各開口部８１の底部で絶縁膜４４を除去し、各開口部８１の底部および側壁を含む絶縁膜４６上にキャパシタ絶縁膜として絶縁膜７２を形成することもできる。
【００８５】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００８６】
前記実施の形態では、ＭＩＭキャパシタとＭＩＳＦＥＴを有する半導体装置について説明したが、本発明は、これに限定されるものではなく、銅を主成分とする主導体膜を含む配線を有する種々の半導体装置に適用することができる。
【００８７】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００８８】
下層の埋込配線とキャパシタの下部電極とをダマシン法で形成した後、キャパシタの上部電極をダマシン法で形成し、その後上層の埋込配線をダマシン法で形成することにより、信頼性の高い埋込配線とキャパシタを有する半導体装置を製造することができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態である半導体装置の製造工程中の要部断面図である。
【図２】図１に続く半導体装置の製造工程中における要部断面図である。
【図３】図２に続く半導体装置の製造工程中における要部断面図である。
【図４】図３に続く半導体装置の製造工程中における要部断面図である。
【図５】図４に続く半導体装置の製造工程中における要部断面図である。
【図６】図５に続く半導体装置の製造工程中における要部断面図である。
【図７】図６に続く半導体装置の製造工程中における要部断面図である。
【図８】図７に続く半導体装置の製造工程中における要部断面図である。
【図９】図８に続く半導体装置の製造工程中における要部断面図である。
【図１０】図９に続く半導体装置の製造工程中における要部断面図である。
【図１１】図１０に続く半導体装置の製造工程中における要部断面図である。
【図１２】図１１に続く半導体装置の製造工程中における要部断面図である。
【図１３】図１２に続く半導体装置の製造工程中における要部断面図である。
【図１４】図１３の半導体装置の要部平面図である。
【図１５】図１３に続く半導体装置の製造工程中における要部断面図である。
【図１６】図１５に続く半導体装置の製造工程中における要部断面図である。
【図１７】図１６の半導体装置の要部平面図である。
【図１８】図１６に続く半導体装置の製造工程中における要部断面図である。
【図１９】図１８の半導体装置の要部平面図である。
【図２０】本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。
【図２１】図２０に続く半導体装置の製造工程中における要部断面図である。
【図２２】図２１に続く半導体装置の製造工程中における要部断面図である。
【図２３】図２２に続く半導体装置の製造工程中における要部断面図である。
【図２４】図２３に続く半導体装置の製造工程中における要部断面図である。
【図２５】図２４に続く半導体装置の製造工程中における要部断面図である。
【図２６】本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。
【図２７】図２６の半導体装置の要部平面図である。
【図２８】図２６に続く半導体装置の製造工程中における要部断面図である。
【図２９】図２８の半導体装置の要部平面図である。
【図３０】図２８に続く半導体装置の製造工程中における要部断面図である。
【図３１】図３０に続く半導体装置の製造工程中における要部断面図である。
【図３２】図３１の半導体装置の要部平面図である。
【図３３】図３１に続く半導体装置の製造工程中における要部断面図である。
【図３４】図３３の半導体装置の要部平面図である。
【符号の説明】
１  半導体基板
２  素子分離領域
３  ｐ型ウエル
４  ゲート絶縁膜
５  ゲート電極
５ａ  シリサイド膜
６  ｎ−型半導体領域
７  サイドウォール
８  ｎ＋型半導体領域
８ａ  シリサイド膜
９  ｎチャネル型ＭＩＳＦＥＴ
１０  絶縁膜
１１  絶縁膜
１２  コンタクトホール
１３  プラグ
１３ａ  窒化チタン膜
１４〜１６  絶縁膜
１７  開口部
１８  導電性バリア膜
１９  主導体膜
２０  配線
２１〜２６  絶縁膜
２７  開口部
２８  開口部
２９  導電性バリア膜
３０  主導体膜
３１  配線
３２〜３７  絶縁膜
３８  開口部
３９  開口部
４０  導電性バリア膜
４１  主導体膜
４２  配線
４３  下部電極
４４〜４６  絶縁膜
４７  開口部
４８  導電性バリア膜
４９  主導体膜
５０  上部電極
５１〜５３  絶縁膜
５４  開口部
５５  開口部
５５ａ  開口部
５６  導電性バリア膜
５７  主導体膜
５８  配線
５９  導体部
７１  開口部
７２  絶縁膜
８１  開口部
８２  上部電極
８３  開口部
８４  導体部
【図１】
2004214550.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
2004214550.tif 000007
【図６】
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【図７】
2004214550.tif 000009
【図８】
2004214550.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
2004214550.tif 000015
【図１４】
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【図１５】
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【図１６】
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【図１７】
2004214550.tif 000019
【図１８】
2004214550.tif 000020
【図１９】
2004214550.tif 000021
【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
2004214550.tif 000030
【図２９】
2004214550.tif 000031
【図３０】
2004214550.tif 000032
【図３１】
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【図３２】
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【図３３】
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【図３４】
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