(57)【要約】      （修正有）【課題】ＩＣチップのための改良されたクラックストップおよび汚染物質バリアを与える。【解決手段】オンチップ重複クラック終了バリア構造を構成する。バリア構造設計内の導電材料は、バリアをコンタクト・パッドおよびデバイス・ピンへ配線され、モニタ・デバイスをチップへ接続し、数層の深さに形成される。ポリイミドのような材料の上部表面付着物が剥離を阻止する。他のバリアは、その構造特性が典型的なクラックストップ構造と比べて吸湿および酸化に対してより完全にシールドする構造を含んでもよい。さらに他のバリアは、クラックストップ保護を与えるよう構成され、モニタ・デバイスへの電気的接続を可能にして、バリアの完全性の状態をユーザへ示すバリア構造のキャパシタンスおよび／または抵抗をテストするよう構成される。クラックあるいは吸湿／酸化によって破壊されたバリアは、キャパシタンスおよび／または抵抗の偏差を示すことになる。【選択図】図１
2004214626.tif 000002
【特許請求の範囲】
【請求項１】
端部とアクティブ回路領域とを有するＩＣチップと、
それぞれが前記ＩＣチップの端部とアクティブ回路領域との間に形成され、導電材料を含む一対のバリアと、
前記一対のバリア領域へ接続され、前記バリア領域の完全性状態を示す前記バリア領域の電気的特性をモニタするモニタ・デバイスと、を備える装置。
【請求項２】
前記モニタ・デバイスは、前記バリア領域のキャパシタンスの大きさをモニタするキャパシタンス・メータである請求項１記載の装置。
【請求項３】
前記モニタ・デバイスは、前記バリア領域の抵抗の大きさをモニタするオーム計である請求項１記載の装置。
【請求項４】
前記バリアは、水平誘電体層と交互して垂直に積層された複数の導電水平層を含み、前記交互の複数の導電層は、前記誘電体層のそれぞれを貫いて延びるバイアによって電気的に接続され、前記ＩＣチップを通してのクラックの拡大を阻止する請求項１記載の装置。
【請求項５】
前記交互の複数の導電層は、前記誘電体層のそれぞれを貫いて延びる複数のバイアによって電気的に接続される請求項４記載の装置。
【請求項６】
上部水平表面と、
ダイス端部と、
アクティブ回路領域と、
前記ダイス端部と前記アクティブ回路領域との間のＩＣチップ内に形成された３つのバリア領域と、を含み、
前記バリア領域のうちの少なくとも１つが、分離が前記ダイス端部から前記アクティブ回路領域の方へ拡大するのを阻止する誘電体材料と導電材料との交互の水平層を含み、
前記バリア領域のうちの少なくとも他の１つが、前記誘電体材料と前記導電材料との交互の水平層を含み、前記誘電体材料の層のうちの少なくとも１つが、隣接する導電層を電気的に接続する複数の導電バイアを有し、前記バリア領域のうちの前記少なくとも他の１つが、汚染物質が前記ダイス端部から前記アクティブ回路領域の方へ拡大するのを阻止するＩＣチップ。
【請求項７】
前記アクティブ回路領域から延びて前記ＩＣチップのバリア領域とダイス端部との間で終了し、前記アクティブ回路領域の方への剥離欠陥の拡大を阻止する前記ＩＣチップの上部表面上の層をさらに備える請求項６記載のＩＣチップ。
【請求項８】
前記誘電体材料は、低ｋ誘電体を含み、前記導電材料は銅を含む請求項７記載のＩＣチップ。
【請求項９】
ＩＣチップを備え、前記ＩＣチップは内部に形成された回路領域を有し、前記回路領域は前記回路領域に構造上の欠陥を引き起こし得る製造上の負荷に敏感であり、
前記回路領域を少なくとも部分的に取り囲む１対の導電バリアと、
前記バリア領域の完全性状態を示す前記バリア領域の電気的特性をモニタする前記１対のバリアへ接続されたモニタ・デバイスと、を備える装置。
【請求項１０】
前記モニタ・デバイスは、前記１対のバリアのキャパシタンスの大きさをモニタするキャパシタンス・メータである請求項９記載の装置。
【請求項１１】
前記モニタ・デバイスは、前記１対のバリアの抵抗の大きさをモニタするオーム計である請求項９記載の装置。
【請求項１２】
前記バリアは水平誘電体層と交互して垂直に積層された複数の導電水平層を含み、前記交互の複数の導電層は前記誘電体層のそれぞれを貫いて延びるバイアによって電気的に接続され、前記回路領域へのクラックの拡大を阻止する請求項９記載の装置。
【請求項１３】
前記交互の複数の導電層は、前記誘電体層のそれぞれを貫いて延びる複数のバイアによって電気的に接続される請求項１２記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＩＣチップ端部近傍のＩＣチップ内に形成され、チップ・ダイシング工程によって典型的に生じるクラックの拡大、そして、これらのクラックを経由しての汚染の移動を阻止するバリアに関する。本発明は、また、これらのチップ・バリアの完全性のモニタに関する。特に、本発明は、改良されたバリア装置を提供し、信頼性の不良を検出することによってバリアの完全性を確認する装置を提供する。
【０００２】
低ｋ誘電体技術は、チップ・ダイシングから生じる機械的ダメージに特に敏感である。二重の犠牲クラックストップが現在多くのＩＣチップ内へ設計されているが、これが破れた場合、酸化および他の吸湿関連障害が続いて生じることがある。これらのタイプの障害の特徴は、例えば短絡のような隣接する回路間の漏れであり、測定キャパシタンスの変化である。モニタ回路をチップ製品内へ設計してクラックストップの完全性を検出し、壊損が生じる前にこの種の障害への注意をユーザに喚起することを本発明者等は提案する。
【０００３】
ウェハ最終仕上またはモジュール・ビルドが低ｋ誘電体半導体のための無保護の吸湿／酸化防止バリアに達する結果として生じる機械的ダメージが、チップ・フィールド障害をもたらし得る。本発明は、物理的なクラックストップとして機能する追加の構造を有する二重のピラミッド形吸湿／酸化防止バリアを含む（図２下段を参照）。この構成は、また、吸湿／酸化防止バリアとクラックストップとの間に位置するポリイミド表面コーティングのクラック終了特性を利用する。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、複数のバリアが１つのＩＣチップ上で組み合わされるＩＣチップのための改良されたクラックストップおよび汚染物質バリアを与えることである。本発明の他の目的は、低ｋ誘電体絶縁材料を用いてＩＣチップのための改良された吸湿／酸化防止バリアを与えることである。本発明の他の目的は、ＩＣチップ内で発生する活動状態の障害メカニズム（active failure mechanism）を早期に検出するために二重クラックストップ構造の完全性をモニタする手段を与えることである。
【課題を解決するための手段】
【０００５】
本発明は、バリア構造の完全性をテストするフィールド・モニタ（field monitoring）を可能にする構造を有するＩＣチップのための新規なバリア構造を含む。ＩＣチップは、少なくとも１つのクラックストップ機械的バリアによって少なくとも部分的に囲まれたアクティブ回路領域を有し、チップ層の剥離そして他の構造上のクラックおよび欠陥がアクティブ回路領域へ拡大するのを阻止する。これに限られないが典型的には、欠陥は、チップ・ダイシング工程から生じ、チップ・ダイシング工程は、ダメージを受けたチップ端部を形成する。クラック拡大を阻止するために数層の深さに形成されたバリアが必要である一方、ポリイミドのような材料の上部表面付着物が剥離を阻止することが示された。他のバリアは、その構造特性が典型的なクラックストップ構造と比べて吸湿および酸化に対してより完全にシールドする構造を含んでもよい。さらに他のバリアは、クラックストップ保護を与えるよう構成され、モニタ・デバイスへの電気的接続を可能にして、バリアの完全性の状態をユーザへ示すバリア構造のキャパシタンスおよび／または抵抗をテストするよう構成される。クラックあるいは吸湿／酸化によって破壊されたバリアは、キャパシタンスおよび／または抵抗の偏差を示すことになる。
【０００６】
バリア構造のいずれかをチップの一部に用いて、例えば、チップ構造の完全性にダメージを与えチップ回路を無能にし得る機械的負荷に敏感な回路領域を少なくとも部分的に囲んでもよい。単一ＩＣチップ上の欠陥拡大を阻止するためにこれらの手法の全てを同時に用いることも本発明の一部である。
【０００７】
１つのチップ上の複数のバリア領域を吸湿／酸化防止用に構成してもよく、機械的クラックストップ用に構成してもよい。バリアは誘電体材料と金属の交互の層から成る。金属層は誘電体層を貫くバイアによって電気的に接続される。自身の誘電体層に複数のバイアを含むバリアは、自身の誘電体層にたった１つのバイアを実装するバリアより好ましい吸湿／酸化防止性を示す。ここに示されるクラックストップ・バリアは、単一バイア構造を含む。これら異なるタイプの多数のバリアを単一ＩＣチップ上に組み合わせてもよい。
【発明を実施するための最良の形態】
【０００８】
図１を参照すると、本発明の新規なチップ実施形態内に存在する様々なバリア形状の代表図が示される。ＩＣチップのダイシング端部から始めてチップ・アクティブ回路領域の方へ内部に向かって移動すると、チップ基板内に形成されたクラックストップ、チップの上部表面上に典型的に存在するポリイミド層、チップ基板内に形成された２つの酸化／吸湿防止バリア、そして最後に、チップのアクティブ回路領域に隣接して配され、チップ基板内に形成されたガード・リングが順次示される。
【０００９】
（正確な縮尺率で書かれてはいない）図２を参照すると、下段の対応する断面図と共に平面図が示される。断面図において、製造されたバリアの積層基板構造が示される。吸湿／酸化防止バリアおよび機械的クラックストップの実際のマイクログラフは、図１１および１２にそれぞれ示される。バリアの層はＭ１…Ｍｎと名付けられた金属と絶縁体材料との交互の層を含み、絶縁体材料は、吸湿／酸化防止バリア構造と機械的クラックストップとの間の空間を含む空白として示される。絶縁体層を貫いて金属層を電気的に接続するバイアがＶ１…Ｖｎと名付けられる。スタックの最上部または底部に近い金属層および誘電体層がマスク名にしたがって名付けられる。
【００１０】
これらのバリア層は、チップ・アクティブ・デバイス領域で用いられる付着金属層およびレベル間誘電体に対応する。これらの層はそれぞれ、単一付着工程すなわちスピンオン工程の際に全チップ上に典型的に形成される。したがって、例えば金属層Ｍ１を全チップの上に付着し、チップ・アクティブ領域内のマスク層によって定めて当該アクティブ領域内に第１レベルのデバイス相互接続パターンを形成する。図に表されたバリアの内部で、適切なマスク・パターンを利用して、これらの金属層を用いてクラックストップ構造および吸湿／酸化防止バリアを形成する。
【００１１】
図２Ａは、また、左側上部において、下段の断面図と共にクラックストップのクローズアップ蛇行パスを示す。蛇行クラックストップ構造のマイクログラフを図１０に示す。金属層と同様に、金属層の間に形成された誘電体層がチップ表面を横切って付着し、アクティブ・チップ領域において金属レベル間のレベル間誘電体として機能し、図示されるクラックストップと吸湿／酸化防止バリアとの間の空間内の“充填材”として機能する。図において、充填絶縁体材料は積層されて示されていないが、誘電体の上部層はフッ化石英ガラスおよび非フッ化（unfluorinated）石英ガラス（ＦＳＧまたはＵＳＧ）、あるいは酸化物充填材を含むことができ、一方下層は低ｋ誘電体を含むことができる。このような誘電体材料は、例えばDow Chemical, Incによって製造販売される商標SiLK（Ｒ）のような周知の商品であり、これ以上の説明は省略する。酸素が低ｋ材料を通過して容易に流れることを低ｋ材料が許容することが知られており、吸湿／酸化防止バリアが内部への酸素の流入を妨げるために機能する。銅は、酸化ダメージ，破壊および劣化に特に敏感である。また、図２に示すバリア構造間の充填材としてこれらの誘電体材料のうちのいずれか１つを用いることは任意である。金属層とレベル間誘電体とを用いるこれらのチップ製造プロセスは当業者に周知であり、本発明の一部ではないので、ここではこれ以上詳細に説明しない。
【００１２】
ピラミッド形吸湿／酸化防止バリアは、誘電体層を貫いて金属層を接続する複数の金属バイアを用いる。これは、１つのレベル間バイアを典型的に用いるクラックストップ構造と比較して吸湿／酸化汚染からの追加の保護を与える。とはいえ、双方の構造は、クラックおよび吸湿／酸化汚染の拡大に対する保護を与える。どちらの場合においても、バイアは、金属の最上部層から下方の最下位金属層までの連続的な電気回路を与える。誘電体のいくつかの下位層はSiLK（Ｒ）のような低誘電率材料（低ｋ）を利用することができ、一方、上部層は、低ｋ材料よりも堅い一般的な酸化物層を用いることができる。バリア構造間の空白は、絶縁層で充填された領域を説明する。多くの企業は現在、全て低ｋ誘電体の充填材を彼らの製品プランに含んでおり、したがって、本実施形態は、低ｋのみの充填材，酸化物のみの充填材，およびガラスのみの充填材を用いるＩＣチップにも適合する。金属層はアルミニウムまたは銅で構成できるが、現在のところ好ましい形態は銅である。
【００１３】
図２に示されるように、ポリイミドを含む上部表面パッシベーション層がアクティブ回路領域から延び最終の２つのバリアの間で終了する。ポリイミド層は、チップ層の剥離または分離がアクティブ・チップ領域の方へ広がるのを阻止する。図８および９は、チップ端部剥離を効果的に終わらせるポリイミド層の実際のマイクログラフを示す。
【００１４】
図３を参照すると、図２に示された二重バリア構造と類似するが“単一柱”構造で製造され、図２に示されたバリア構造のように有用であり、キャパシタンス・メータのようなモニタ・デバイスに接続し、二重バリアの早期の障害を検出する二重バリア構造が示される。図２のバリア構造または図３の単一柱形態は、バリアの金属層を電気的に接続して最上部金属層から下方の底部金属層までの連続的電気パスをもたらすバイア・レベルを含む。二重バリアの障害は、層剥離，分離またはクラックが広がることによって生じ得る。バリア構造がクラックの拡大を低減できない場合には、それによってクラックがバリア自身を通過し、結果として生じた完全性の不良がバリアの電気的特性に検知できる影響を与えることになる。この影響は、キャパシタンス・メータまたはオーム計（抵抗計）をバリアに接続してキャパシタンスおよび／または抵抗の大きさを測定することによってモニタおよび検出できる。期待値からの偏差あるいは事前に測定された値からの偏差は、後述するようなバリアの破壊を示す。典型的には、剥離が２つのバリア構造の間に短絡を生じさせる場合には、キャパシタンスおよび抵抗が降下することになる。酸化および吸湿汚染は、また、当該柱間に短絡接続を生じさせる可能性がある。バリア構造の一部における層分離は、また、モニタ・デバイスによって測定される電気的特性に影響を与えることになる。
【００１５】
上述したように、基準キャパシタンスを２つの構造間で測定できる。最初の測定値を２つの方法で用いることができる。第１に、クラックストップが連続しているか否かを調べるスクリーンとしてこれを用いることができる。チップは吸湿にさらされることがあり、キャパシタンスを再測定できる。例えばキャパシタンス降下のようなキャパシタンスの顕著な変化が存在していた場合には、クラックストップが適切に構成されていなかったと見込まれる。加えて、この同じ原理が使用される時はいつも、この同じ原理をチップへ適用できる。不断のモニタが、長期にわたるクラックストップ間のキャパシタンスのかなりの程度の変化を指摘する場合、それは、（壊損の前の）潜在的な問題が内在していることをユーザに警告することになる。このような実施例は、チップから突出し、自動でテストを実行するシステム側モニタ・ソフトウェアがアクセスできる専用ピンを含んでもよい。他の実施例は、キャパシタンス・メータをチップへ手動で接続する。
【００１６】
クラックストップ層は銅および低ｋ材料で形成され、チップ回路層の延長である。クラックストップ・マスキングは標準のオンチップ・レイアウト・マスクであるが、今のところ、これらのマスクは配線を介して利用できない。図示した代表的な二重バリアは、銅バイア構造と交互して数層の深さの導電単一柱状バリアを形成する銅金属層を含み、導電単一柱状バリアは、チップ上のチップ・アクティブ領域または選択された回路領域を少なくとも部分的に囲んでチップ基板内に形成される。
【００１７】
図４を参照すると、ＩＣチップの代表領域が示される。ここにおいて、レーザ・アブレーション（ablation）によって選択的にヒューズが飛ぶ複数の可溶性回路を含むヒューズ・ベイのような電気回路が、周囲のチップ基板に圧力を加えて構造内に欠陥を生じさせ得る方法で処理され、この欠陥がアクティブ回路領域内の他の領域の方へ広がる可能性がある。ここで述べた二重バリア構成を含むモニタ構造を同様に用いて、この領域を少なくとも部分的に取り囲み、モニタ・デバイスを二重バリアへ接続することによって、起こり得る基板破壊を早期に検出できる。図４はＩＣチップ上の代表的な配置を示し、ここにおいて、ヒューズ・ベイを配して、クラックストップおよびモニタ構造によって少なくとも部分的に取り囲んでもよい。
【００１８】
図５を参照すると、二重バリア構造をコンタクト・パッドへ配線する他の代表的実施形態が示される。コンタクト・パッドは、続いて、チップ・パッケージ内のデバイス・ピンへ接続され、バリア構造の電気的特性を測定するためのアクセス可能なコンタクト・ポイントをモニタ・デバイスへ提供する。図５に示されるように、バリア構造の最上金属層は、バリア構造の電気的特性を測定するモニタ・デバイスによって使用されるボンド・パッドへ配線される。パッドをチップ配線へコンタクトさせるプロセス工程は、チップのプロセス分野で周知であるのでこれ以上説明しない。
【００１９】
図５の配線例を同様に用いて、図２に示す吸湿／酸化防止バリアおよびクラックストップ・バリアの最上金属層をパッドへ電気的に接続し、モニタ・デバイスへアクセスを与えることができる。図５に示すように、上部層金属線の一方は断続しており、他方の線のパッド配線を可能にする。これらのバリア構造をコンタクト・パッドへ配線する他の実施形態を図７に示す。図７において、バリア構造の一方が最上配線層の下の層で横方向に延長されている。この横方向の延長部が、次に、バイアを通して上部配線層またはパッドへ接続される。
【００２０】
図６を参照すると、基板ウェハからダイシングされるチップのそれぞれの上のバリア構造の相対的配置を示す代表的ウェハが示される。説明の便宜上、二重バリア構造および三重バリア構造を備える代表的ダイス・チップをこのウェハ上に示す。典型的には、ウェハ上のチップのそれぞれは、同一にプロセスされエッチングされるので、ウェハ上のチップの全ては、対応する同一のオンチップ領域に位置した同一のバリア構造を有することになる。ダイシング工程によって誘発される剥離からアクティブ・チップ回路領域を保護するために用いられるバリア構造は、ダイシング・ダメージが通常始まる場所に最も近接するチップ端部近くに典型的に配される。図４に示されるように、バリア構造をチップの内部領域に製造して、他のタイプの機械的基板負荷にさらされる回路領域を保護してもよい。
【００２１】
ダイス線とクラックストップとの間に間隔が許容される。一部のチップは外側にガード・リングを用いてもよく、ガード・リングは、時々正バイアスされて移動イオン（mobile ion）がチップ上に広がるのを阻止する。クラックはダイシングから主に生じるが、ウェハが例えば研磨等にさらされるような機械的負荷の多いプロセスが多数存在する。SiLK（Ｒ）を用いると、よりクリーンなダイスとなるように思われるが、特に酸化物レベルにおいてクラックが依然として存在する。低ｋは典型的に下位レベルに用いられ、一方、酸化物は一般的に上位層に利用され、これは、ハイブリッド層構成として知られている。クラックは、層界面を横方向に典型的にたどる（分離）。クラックは、また、垂直に広がり、横方向に移動し、再び垂直に進む、そしてこれらのいかなる組み合せにおいても広がる。
【００２２】
図７を参照すると、バリア構造をボンド・パッドへ配線するための代替の実施形態が示される。図５の配線パターンと比べると、この図の配線パターンは、一方のバリア構造の下位金属層を横方向に延長し、次に、垂直バイアの使用によって上部表面上のパッドまで上方へ延長することによってパッドへコンタクトしている。この配線例を用いて、図２に示された複数のクラックストップおよび吸湿／酸化防止バリア構造を電気的に接続してもよい。この代表的実施形態は、最上位の金属層をコンタクト・パッドへ配線する。例えば次の下層を用いてもよく、さらに深い層は、横方向の金属延長部を含み、チップの最上位表面上のできる限り遠隔の領域に配置されたコンタクト・パッドへ最終的に通じる適切な導電パスを与えてもよい。一方、これらは、上部表面パッド上で終了する必要はない。必要とされるのは、測定を行うための電気的Ｉ／Ｏの可用性だけである。バリア構造のそれぞれの柱は、それに付随した固有のＩ／Ｏを有する。
【００２３】
図８を参照すると、チップ層の分離または剥離が生じている実際のチップ端部の斜視図が示される。剥離の拡大は、チップの上部表面上のポリイミド層によって弱められている。図９は、この現象の平面図を示す。
【００２４】
図１０は、実際のチップの斜視図を示し、図１および２の平面図に示すような（図２はガード・リングを示していないが）蛇行クラックストップ、一対の吸湿防止バリア、それに続くガード・リングの順次的構造を示す。図１１および１２は、二重の吸湿／酸化防止バリアおよびクラックストップの断面マイクログラフをそれぞれ示す。吸湿／酸化防止バリアの誘電体層を貫く複数の金属バイアとピラミッド形構造とが図１１のマイクログラフにおいて認められる。
【００２５】
まとめとして、本発明の構成に関して以下の事項を開示する。
（１）端部とアクティブ回路領域とを有するＩＣチップと、それぞれが前記ＩＣチップの端部とアクティブ回路領域との間に形成され、導電材料を含む一対のバリアと、前記一対のバリア領域へ接続され、前記バリア領域の完全性状態を示す前記バリア領域の電気的特性をモニタするモニタ・デバイスと、を備える装置。
（２）前記モニタ・デバイスは、前記バリア領域のキャパシタンスの大きさをモニタするキャパシタンス・メータである上記（１）記載の装置。
（３）前記モニタ・デバイスは、前記バリア領域の抵抗の大きさをモニタするオーム計である上記（１）記載の装置。
（４）前記バリアは、水平誘電体層と交互して垂直に積層された複数の導電水平層を含み、前記交互の複数の導電層は、前記誘電体層のそれぞれを貫いて延びるバイアによって電気的に接続され、前記ＩＣチップを通してのクラックの拡大を阻止する上記（１）記載の装置。
（５）前記交互の複数の導電層は、前記誘電体層のそれぞれを貫いて延びる複数のバイアによって電気的に接続される上記（４）記載の装置。
（６）上部水平表面と、ダイス端部と、アクティブ回路領域と、前記ダイス端部と前記アクティブ回路領域との間のＩＣチップ内に形成された３つのバリア領域と、を含み、前記バリア領域のうちの少なくとも１つが、分離が前記ダイス端部から前記アクティブ回路領域の方へ拡大するのを阻止する誘電体材料と導電材料との交互の水平層を含み、前記バリア領域のうちの少なくとも他の１つが、前記誘電体材料と前記導電材料との交互の水平層を含み、前記誘電体材料の層のうちの少なくとも１つが、隣接する導電層を電気的に接続する複数の導電バイアを有し、前記バリア領域のうちの前記少なくとも他の１つが、汚染物質が前記ダイス端部から前記アクティブ回路領域の方へ拡大するのを阻止するＩＣチップ。
（７）前記アクティブ回路領域から延びて前記ＩＣチップのバリア領域とダイス端部との間で終了し、前記アクティブ回路領域の方への剥離欠陥の拡大を阻止する前記ＩＣチップの上部表面上の層をさらに備える上記（６）記載のＩＣチップ。
（８）前記誘電体材料は、低ｋ誘電体を含み、前記導電材料は銅を含む上記（７）記載のＩＣチップ。
（９）ＩＣチップを備え、前記ＩＣチップは内部に形成された回路領域を有し、前記回路領域は前記回路領域に構造上の欠陥を引き起こし得る製造上の負荷に敏感であり、前記回路領域を少なくとも部分的に取り囲む１対の導電バリアと、前記バリア領域の完全性状態を示す前記バリア領域の電気的特性をモニタする前記１対のバリアへ接続されたモニタ・デバイスと、を備える装置。
（１０）前記モニタ・デバイスは、前記１対のバリアのキャパシタンスの大きさをモニタするキャパシタンス・メータである上記（９）記載の装置。
（１１）前記モニタ・デバイスは、前記１対のバリアの抵抗の大きさをモニタするオーム計である上記（９）記載の装置。
（１２）前記バリアは水平誘電体層と交互して垂直に積層された複数の導電水平層を含み、前記交互の複数の導電層は前記誘電体層のそれぞれを貫いて延びるバイアによって電気的に接続され、前記回路領域へのクラックの拡大を阻止する上記（９）記載の装置。
（１３）前記交互の複数の導電層は、前記誘電体層のそれぞれを貫いて延びる複数のバイアによって電気的に接続される上記（１２）記載の装置。
【図面の簡単な説明】
【００２６】
【図１】ＩＣチップ上のＩＣチップ端部とアクティブ回路領域との間の様々なバリアを示す図である。
【図２】図１に示した様々なバリアの一部のクローズアップ平面図および断面図である。
【図２Ａ】図１に示した様々なバリアの一部のクローズアップ平面図である。
【図２Ｂ】図１に示した様々なバリアの一部のクローズアップ断面図である。
【図３】モニタ・デバイスへ接続された代表的な二重のバリア構造を示す図である。
【図４Ａ】代表的なヒューズ・ベイとダイスＩＣチップ上のおおよその配置例とを示す図である。
【図４Ｂ】代表的なヒューズ・ベイとダイスＩＣチップ上のおおよその配置例とを示す図である。
【図５】二重バリアをＩＣチップの表面上のコンタクト・パッドへ配線する例を示す図である。
【図６】代表的なチップ上のクラックストップおよび他のバリアのおおよその配置を示すダイス・ウェハの平面図である。
【図７】本発明の二重バリアをＩＣチップの表面上のコンタクト・パッドへ配線する他の例を示す図である。
【図８】ポリイミド・チップ表面層によって弱められているチップ端部剥離のマイクログラフ斜視図である。
【図９】ポリイミド・チップ表面層によって弱められているダイス・チップ端部剥離のマイクログラフ平面図である。
【図１０】ＩＣチップ上の代表的なマイクログラフ蛇行クラックストップおよび他のバリアを示す図である。
【図１１】図２に示される１対の吸湿／酸化防止バリアのマイクログラフ断面図である。
【図１２】図２に示されるクラックストップのマイクログラフ断面図である。
【図１】
2004214626.tif 000003
【図２】
2004214626.tif 000004
【図２Ａ】
2004214626.tif 000005
【図２Ｂ】
2004214626.tif 000006
【図３】
2004214626.tif 000007
【図４Ａ】
2004214626.tif 000008
【図４Ｂ】
2004214626.tif 000009
【図５】
2004214626.tif 000010
【図６】
2004214626.tif 000011
【図７】
2004214626.tif 000012
【図８】
2004214626.tif 000013
【図９】
2004214626.tif 000014
【図１０】
2004214626.tif 000015
【図１１】
2004214626.tif 000016
【図１２】
2004214626.tif 000017