(57)【要約】【課題】相補な信号が交差する電位レベルによらず出力反転の反応速度が一定な入力バッファ回路を提供する。【解決手段】カレントミラ型の入力バッファ回路である入力バッファ回路２０，３０を２つ組み合わせ、両者の出力信号ＯＵＴ１，ＯＵＴ２をノードＮ４において波形合成し、インバータ４０を介して出力信号ＯＵＴを出力する。相補なクロック信号ＣＫ，／ＣＫを反対方向から入力することによって、クロック信号ＣＫ，／ＣＫが逆相であるにもかかわらず、出力信号ＯＵＴ１，ＯＵＴ２は同相にて波形合成される。【選択図】　　　　図２
2004104681.tif 000002
【特許請求の範囲】
【請求項１】
相補な入力信号の交点に応じて出力を反転する入力バッファ回路であって、
カレントミラを構成するように接続された第１および第２のトランジスタを含み、前記第１のトランジスタのゲート端子に入力される入力信号の電圧と、前記第２のトランジスタのゲート端子に入力される基準電圧とを比較し、その比較結果に応じて第１の出力電圧を出力する第１の入力バッファ部と、
前記第１の入力バッファ部と同一の回路構成を有し、前記第１のトランジスタに対応する第３のトランジスタのゲート端子に入力される前記基準電圧と、前記第２のトランジスタに対応する第４のトランジスタのゲート端子に入力される前記入力信号に相補な信号の電圧とを比較し、その比較結果に応じて第２の出力電圧を出力する第２の入力バッファ部と、
前記第１および第２の出力電圧の合成およびバッファリングを行ない、前記入力信号の論理を決定する信号処理部とを備える、入力バッファ回路。
【請求項２】
前記信号処理部は、
前記第１および第２の出力電圧の合成およびバッファリングを行なうインバータ素子を含む、請求項１に記載の入力バッファ回路。
【請求項３】
前記信号処理部は、
前記第１の出力電圧のバッファリングを行なう第１のインバータ素子と、
前記第２の出力電圧のバッファリングを行なう第２のインバータ素子と、
前記第１および第２のインバータ素子からそれぞれ出力される出力電圧を合成するバッファ素子とを含む、請求項１に記載の入力バッファ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、入力バッファ回路に関し、より特定的には、相補な入力信号の交点に応じて出力を反転する、半導体装置の入力バッファ回路に関する。
【０００２】
【従来の技術】
計算機システムや通信システムなどの処理システムにおける処理速度の高速化は最近ますます進んでおり、それら処理システムにおいて主記憶として用いられるダイナミック・ランダム・アクセス・メモリ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ、以下ＤＲＡＭと称する）の高速化も併せて進んでいる。シンクロナスＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ　ＤＲＡＭ、以下ＳＤＲＡＭと称する）は、たとえばシステムクロックであるクロック信号に同期して、アドレス信号および制御信号の取込み、データの入出力を行なうようにしたものであり、外部信号のスキューに対するマージンを考慮する必要がなく、高速で内部動作を行なうことができる。
【０００３】
近年、ＤＲＡＭの動作速度の向上に増してマイクロプロセッサ（ＭＰＵ）の動作速度が飛躍的に向上しており、ＤＲＡＭのアクセスタイムおよびサイクルタイムがボトルネックとなってシステム全体の性能が制約されることが起こりつつある。そこで高速ＭＰＵに対応するため、ＳＤＲＡＭの２倍のデータレートを持つダブルデータレートＳＤＲＡＭ（Ｄｏｕｂｌｅ　Ｄａｔａ　Ｒａｔｅ　ＳＤＲＡＭ、以下ＤＤＲ　ＳＤＲＡＭと称する）が提案されている。これは、通常のＳＤＲＡＭがクロック信号の立上がりエッジのみを同期信号として使用するのに対し、ＤＤＲ　ＳＤＲＡＭはクロック信号の立上がりエッジおよび立下がりエッジをともに同期信号として使用するようにし、さらに高周波の入出力信号を扱うことができるようにしたものである。
【０００４】
図８は、ＤＤＲ　ＳＤＲＡＭ等の半導体装置に用いられる従来のカレントミラ型の入力バッファ回路１００の構成を示す回路図である。
【０００５】
図８に示すように、従来のカレントミラ型の入力バッファ回路１００は、入力バッファ回路活性化信号／ＥＮをゲート駆動電圧とし、電源ノード１０１（電圧ＶＤＤ）に接続されるＰチャネルＭＯＳトランジスタ１０２と、入力電圧ＤＩＮをゲート駆動電圧とし、一端が接地ノードに接続されるＮチャネルＭＯＳトランジスタ１０３と、基準電圧ＶＲＥＦをゲート駆動電圧とし、一端が接地ノードに接続されるＮチャネルＭＯＳトランジスタ１０４と、ＰチャネルＭＯＳトランジスタ１０２とＮチャネルＭＯＳトランジスタ１０４との間に接続され、ＮチャネルＭＯＳトランジスタ１０４との接続ノードＮ１１の電圧をゲート駆動電圧とするＰチャネルＭＯＳトランジスタ１０５と、ＰチャネルＭＯＳトランジスタ１０２とＮチャネルＭＯＳトランジスタ１０３との間に接続され、同じくノードＮ１１の電圧をゲート駆動電圧とするＰチャネルＭＯＳトランジスタ１０６と、ＰチャネルＭＯＳトランジスタ１０６とＮチャネルＭＯＳトランジスタ１０３との接続ノードＮ１２に接続されるバッファ１１０とを含む。
【０００６】
ＰチャネルＭＯＳトランジスタ１０２は、活性化信号／ＥＮがＬレベルにあるときに導通して図８の入力バッファ回路を活性化するとともに、定電流源として動作する。また、バッファ１１０は、ノードＮ１２の電圧に応じて駆動する駆動バッファとして動作する。
【０００７】
次に、このカレントミラ型の入力バッファ回路の動作について説明する。
いま、ＰチャネルＭＯＳトランジスタ１０５のＷ／Ｌ（Ｗはチャネル幅、Ｌはチャネル長を表わす）とＮチャネルＭＯＳトランジスタ１０４のＷ／Ｌとの比が、ＰチャネルＭＯＳトランジスタ１０６のＷ／ＬとＮチャネルＭＯＳトランジスタ１０３のＷ／Ｌとの比と同じであると仮定する。
【０００８】
この場合、ＮチャネルＭＯＳトランジスタ１０３のゲート駆動電圧である入力電圧ＤＩＮがＮチャネルＭＯＳトランジスタ１０４のゲート駆動電圧である基準電圧ＶＲＥＦと等しいとき、ノードＮ１２の電圧は１／２ＶＤＤとなる。一方、入力電圧ＤＩＮが基準電圧ＶＲＥＦから変化すると、その差動電圧に応じてノードＮ１２の電圧が１／２ＶＤＤから変化する。
【０００９】
すなわち、入力電圧ＤＩＮが基準電圧ＶＲＥＦより高いと、ノードＮ１２の電圧は１／２ＶＤＤよりも低くなり、入力電圧ＤＩＮが基準電圧ＶＲＥＦより低いと、ノードＮ１２の電圧は１／２ＶＤＤよりも高くなる。よって、バッファ１１０の閾値を１／２ＶＤＤと設定することにより、バッファ１１０の出力に対して、基準電圧ＶＲＥＦが入力電圧ＤＩＮの閾値となる。
【００１０】
以上説明した図８の入力バッファ回路１００は、基準電圧ＶＲＥＦとしてクロック信号ＣＫ、入力電圧ＤＩＮとしてクロック信号／ＣＫをそれぞれ入力することにより、入力バッファ回路の一つであるクロックバッファ回路として機能する。このクロックバッファ回路は、相補なクロック信号ＣＫ，／ＣＫの交点に応じて出力を反転する。
【００１１】
図９は、ＤＤＲ　ＳＤＲＡＭ等の半導体装置の動作について説明するためのタイミング図である。
【００１２】
相補なクロック信号ＣＫ，／ＣＫは、図８において説明したようなクロックバッファ回路に入力される。クロックバッファ回路は、相補なクロック信号ＣＫ，／ＣＫの交点に応じて出力を反転する。コマンド信号ＣＭＤは、この出力反転に同期してＲＥＡＤコマンドを発生する。半導体装置は、ＲＥＡＤコマンドに従って内部で信号処理動作を行なった後、時刻ｔ２以降にデータ信号ＤＱのデータを半導体装置外部へ出力する。このように、ＤＤＲ　ＳＤＲＡＭ等の半導体装置は、クロックバッファ回路に入力される相補なクロック信号ＣＫ，／ＣＫの交点に同期して内部動作を開始する。
【００１３】
ここで、アクセスタイムｔＡＣは、相補なクロック信号ＣＫ，／ＣＫの交点から、データ信号ＤＱが基準電圧ＶＲＥＦのレベル（時刻ｔ２以前の信号レベル）と交差する時刻までの時間差によって定義される。図９では、たとえば時刻ｔ１からｔ２、および時刻ｔ３からｔ４がアクセスタイムｔＡＣである。
【００１４】
ＤＤＲ　ＳＤＲＡＭの一製品であるＤＤＲ２６６の場合、アクセスタイムｔＡＣは、−７５０ｐｓ≦ｔＡＣ≦７５０ｐｓの範囲に規定されている。アクセスタイムｔＡＣをこの範囲内に収めるため、ＤＤＲ２６６の内部において遅延処理が行なわれ、相補なクロック信号ＣＫ，／ＣＫの交点とデータ信号ＤＱのデータ出力とのタイミングが調整されている。
【００１５】
以上のように、ＤＤＲ　ＳＤＲＡＭ等の半導体装置は、クロックバッファ回路に入力される相補なクロック信号ＣＫ，／ＣＫの交点に同期して内部動作を開始し、アクセスタイムｔＡＣはこの内部動作の開始時刻の影響を受ける。相補なクロック信号ＣＫ，／ＣＫは、基準電圧ＶＲＥＦのレベルで交差すると想定されている。
【００１６】
【特許文献１】
特開２０００−３０６３８２号公報
【００１７】
【発明が解決しようとする課題】
しかしながら、相補なクロック信号ＣＫ，／ＣＫは、実際は常に基準電圧ＶＲＥＦのレベルで交差するわけではない。
【００１８】
図１０は、相補なクロック信号ＣＫ，／ＣＫが基準電圧ＶＲＥＦのレベルからずれた電位で交差する場合を拡大して示したタイミング図である。
【００１９】
図１０に示すように、相補なクロック信号ＣＫ，／ＣＫが基準電圧ＶＲＥＦのレベルからずれた電位で交差すると、クロックバッファ回路がカレントミラ型の入力バッファ回路の場合、出力反転の反応速度がクロック信号の交差する電位レベルに応じて変動する。クロックバッファ回路の出力反転の速度が変動すると、ＤＤＲ　ＳＤＲＡＭ等の半導体装置は、内部動作の開始時刻が変わってくる。
【００２０】
アクセスタイムｔＡＣはこの内部動作の開始時刻の影響を受けるので、相補なクロック信号ＣＫ，／ＣＫが基準電圧ＶＲＥＦのレベルからずれた電位で交差すると、結果としてアクセスタイムｔＡＣの値が変動する。すなわち、クロックバッファ回路がカレントミラ型の入力バッファ回路の場合、相補なクロック信号ＣＫ，／ＣＫが交差する電位レベルによってアクセスタイムｔＡＣが変動するという問題があった。
【００２１】
それゆえに、この発明の目的は、相補な信号が交差する電位レベルによらず出力反転の反応速度が一定な入力バッファ回路を提供することである。
【００２２】
【課題を解決するための手段】
この発明は、相補な入力信号の交点に応じて出力を反転する入力バッファ回路であって、第１の入力バッファ部、第２の入力バッファ部、および信号処理部を備える。第１の入力バッファ部は、カレントミラを構成するように接続された第１および第２のトランジスタを含み、第１のトランジスタのゲート端子に入力される入力信号の電圧と、第２のトランジスタのゲート端子に入力される基準電圧とを比較し、その比較結果に応じて第１の出力電圧を出力する。第２の入力バッファ部は、第１の入力バッファ部と同一の回路構成を有し、第１のトランジスタに対応する第３のトランジスタのゲート端子に入力される基準電圧と、第２のトランジスタに対応する第４のトランジスタのゲート端子に入力される入力信号に相補な信号の電圧とを比較し、その比較結果に応じて第２の出力電圧を出力する。信号処理部は、第１および第２の出力電圧の合成およびバッファリングを行ない、入力信号の論理を決定する。
【００２３】
好ましくは、信号処理部は、第１および第２の出力電圧の合成およびバッファリングを行なうインバータ素子を含む。
【００２４】
より好ましくは、信号処理部は、第１の出力電圧のバッファリングを行なう第１のインバータ素子と、第２の出力電圧のバッファリングを行なう第２のインバータ素子と、第１および第２のインバータ素子からそれぞれ出力される出力電圧を合成するバッファ素子とを含む。
【００２５】
したがって、この発明によれば、入力バッファ部を２つ組み合わせ、相補な信号を反対方向から入力することによって、相補な信号が交差する電位レベルによらず出力反転の反応速度が一定となる。
【００２６】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【００２７】
図１は、この発明の入力バッファ回路を含む半導体装置１の概略的な構成を示す概略ブロック図である。
【００２８】
図１に示すように、半導体装置１は、外部から相補なクロック信号ＣＫ，／ＣＫを受けるクロックバッファ回路２と、外部からアドレス信号Ａ０〜Ａｉを受けるアドレスバッファ回路３と、外部からロウアドレスストローブ信号／ＲＡＳ，コラムアドレスストローブ信号／ＣＡＳ，ライトイネーブル信号／ＷＥを含む制御信号を受ける制御信号バッファ回路４とを含む。
【００２９】
クロックバッファ回路２は、外部から受ける相補なクロック信号ＣＫ，／ＣＫをラッチしてクロック信号を出力する。クロックバッファ回路２については、後に詳述する。
【００３０】
アドレスバッファ回路３は、外部から受けるアドレス信号Ａ０〜Ａｉをラッチして、クロック信号ＣＫ，／ＣＫに同期してアドレス信号を出力する。
【００３１】
制御信号バッファ回路４は、外部から受けるロウアドレスストローブ信号／ＲＡＳ，コラムアドレスストローブ信号／ＣＡＳ，ライトイネーブル信号／ＷＥをラッチして、クロック信号ＣＫ，／ＣＫに同期して上記制御信号を出力する。
【００３２】
半導体装置１は、さらに、制御回路５と、メモリアレイ６と、行デコーダ７と、列デコーダ８と、ビット線対９と、入出力バッファ回路１０とを含む。
【００３３】
制御回路５は、クロックバッファ回路２から出力されるクロック信号ＣＫ，／ＣＫに同期して、アドレスバッファ回路３から出力されるアドレス信号Ａ０〜Ａｉおよび制御信号バッファ回路４から出力されるロウアドレスストローブ信号／ＲＡＳ，コラムアドレスストローブ信号／ＣＡＳ，ライトイネーブル信号／ＷＥを受ける。そして制御回路５は、制御信号バッファ回路４から受けた制御信号の論理レベルの組合せに応じて、アドレスバッファ回路３が取込んだアドレス信号Ａ０〜Ａｉが行アドレス信号であるか列アドレス信号であるかを判断する。アドレス信号Ａ０〜Ａｉが行アドレス信号である場合、制御回路５は、行デコーダ７を活性化する信号を行デコーダ７へ出力する。
【００３４】
行デコーダ７は、制御回路５から受けた活性化信号に応じて活性化されると、アドレスバッファ回路３からアドレス信号Ａ０〜Ａｉを取込み、そのアドレス信号Ａ０〜Ａｉに応じたメモリアレイ６上のワード線を活性化する。
【００３５】
一方、アドレス信号Ａ０〜Ａｉが列アドレス信号である場合、制御回路５は、列デコーダ８を活性化する信号を列デコーダ８へ出力する。
【００３６】
列デコーダ８は、制御回路５から受けた活性化信号に応じて活性化されると、アドレスバッファ回路３からアドレス信号Ａ０〜Ａｉを取込み、そのアドレス信号Ａ０〜Ａｉに応じたメモリアレイ６上のビット線対９を活性化する。
【００３７】
このようにして、アドレス信号Ａ０〜Ａｉに対応するメモリアレイ６上のメモリセルが活性化される。
【００３８】
メモリアレイ６上に複数設けられたビット線対９は、メモリアレイ６上の複数のメモリセルと接続され、メモリセルへのデータの入出力を行なう。
【００３９】
入出力バッファ回路１０は、入力バッファ回路１１と、出力バッファ回路１２とを含む。
【００４０】
入力バッファ回路１１は、外部からデータＤＱ０〜ＤＱｎ、およびデータＤＱ０〜ＤＱｎの読込みタイミングの基準となる相補なデータストローブ信号ＤＱＳ，／ＤＱＳを受ける。そして入力バッファ回路１１は、センスアンプ（図示せず）を介して内部データＩＤＱ０〜ＩＤＱｎをビット線対９へ出力する。
【００４１】
出力バッファ回路１２は、ビット線対９からセンスアンプ（図示せず）を介して内部データＩＤＱ０〜ＩＤＱｎを受け、外部へデータＤＱ０〜ＤＱｎ、およびデータＤＱ０〜ＤＱｎの読出しタイミングの基準となる相補なデータストローブ信号ＤＱＳ，／ＤＱＳを出力する。
【００４２】
次に、この発明の入力バッファ回路の一例であるクロックバッファ回路２の構成について説明する。ここでは、この発明の入力バッファ回路の一例としてクロックバッファ回路を取り上げるが、この発明の入力バッファ回路はクロックバッファ回路だけには限られない。たとえば上記の半導体装置１の場合、アドレスバッファ回路３，制御信号バッファ回路４，および入力バッファ回路１１もまた、この発明における入力バッファ回路として機能させることが可能である。
【００４３】
［実施の形態１］
図２は、この発明の実施の形態１における入力バッファ回路の一例であるクロックバッファ回路２Ａの構成を示す回路図である。
【００４４】
図２に示す実施の形態１のクロックバッファ回路２Ａは、図８において説明した従来のカレントミラ型の入力バッファ回路である入力バッファ回路２０，３０を２つ組み合わせ、両者の出力信号ＯＵＴ１，ＯＵＴ２をノードＮ４において波形合成し、インバータ４０を介して出力信号ＯＵＴを出力する構成となっている。
【００４５】
入力バッファ回路２０は、入力バッファ回路活性化信号／ＥＮをゲート駆動電圧とし、電源ノード２１（電圧ＶＤＤ）に接続されるＰチャネルＭＯＳトランジスタ２２と、クロック信号ＣＫをゲート駆動電圧とし、一端が接地ノードに接続されるＮチャネルＭＯＳトランジスタ２３と、基準電圧ＶＲＥＦをゲート駆動電圧とし、一端が接地ノードに接続されるＮチャネルＭＯＳトランジスタ２４と、ＰチャネルＭＯＳトランジスタ２２とＮチャネルＭＯＳトランジスタ２４との間に接続され、ＮチャネルＭＯＳトランジスタ２４との接続ノードＮ２の電圧をゲート駆動電圧とするＰチャネルＭＯＳトランジスタ２５と、ＰチャネルＭＯＳトランジスタ２２とＮチャネルＭＯＳトランジスタ２３との間に接続され、同じくノードＮ２の電圧をゲート駆動電圧とするＰチャネルＭＯＳトランジスタ２６とを含む。
【００４６】
入力バッファ回路３０は、入力バッファ回路活性化信号／ＥＮをゲート駆動電圧とし、電源ノード３１（電圧ＶＤＤ）に接続されるＰチャネルＭＯＳトランジスタ３２と、基準信号ＶＲＥＦをゲート駆動電圧とし、一端が接地ノードに接続されるＮチャネルＭＯＳトランジスタ３３と、クロック信号／ＣＫをゲート駆動電圧とし、一端が接地ノードに接続されるＮチャネルＭＯＳトランジスタ３４と、ＰチャネルＭＯＳトランジスタ３２とＮチャネルＭＯＳトランジスタ３４との間に接続され、ＮチャネルＭＯＳトランジスタ３４との接続ノードＮ３の電圧をゲート駆動電圧とするＰチャネルＭＯＳトランジスタ３５と、ＰチャネルＭＯＳトランジスタ３２とＮチャネルＭＯＳトランジスタ３３との間に接続され、同じくノードＮ３の電圧をゲート駆動電圧とするＰチャネルＭＯＳトランジスタ３６とを含む。
【００４７】
上記のように、相補なクロック信号ＣＫ，／ＣＫを反対方向から入力することによって、クロック信号ＣＫ，／ＣＫが逆相であるにもかかわらず、出力信号ＯＵＴ１，ＯＵＴ２は同相にて波形合成される。
【００４８】
出力信号ＯＵＴ１，ＯＵＴ２の出力タイミングが近い場合、両信号が波形合成されてインバータ４０から出力される出力信号ＯＵＴの電位レベルは、出力信号ＯＵＴ１とＯＵＴ２との中間値となる。なお、ＤＤＲ　ＳＤＲＡＭ等の半導体装置では、基準電圧ＶＲＥＦは一般に、０．４９ＶＤＤ≦ＶＲＥＦ≦０．５１ＶＤＤの範囲に規定されている。すなわち、基準電圧ＶＲＥＦは、ＨレベルとＬレベルとのほぼ中間電位に設定されている。
【００４９】
図３は、相補なクロック信号ＣＫ，／ＣＫが基準電圧ＶＲＥＦのレベルより高い電位ＶＲＥＦ＋で交差する場合を拡大して示したタイミング図である。
【００５０】
図３において、クロック信号ＣＫ，／ＣＫが基準電位ＶＲＥＦと交差する時刻をそれぞれｔ１，ｔ２とする。このとき、時刻ｔ１，ｔ２の間の時間をＴ、出力信号ＯＵＴ１の反転に要する時間をａ、出力時間ＯＵＴ２の反転に要する時間をｂとすると、出力信号ＯＵＴ１，ＯＵＴ２が波形合成された出力信号ＯＵＴの出力反転タイミングｔは、ｔ＝（Ｔ＋ａ＋ｂ）／２のように表わされる。
【００５１】
図４は、相補なクロック信号ＣＫ，／ＣＫが基準電圧ＶＲＥＦのレベルより低い電位ＶＲＥＦ−で交差する場合を拡大して示したタイミング図である。
【００５２】
図４において、クロック信号／ＣＫ，ＣＫが基準電位ＶＲＥＦと交差する時刻をそれぞれｔ１，ｔ２とする。このとき、時刻ｔ１，ｔ２の間の時間をＴ、出力信号ＯＵＴ１の反転に要する時間をａ、出力時間ＯＵＴ２の反転に要する時間をｂとすると、出力信号ＯＵＴ１，ＯＵＴ２が波形合成された出力信号ＯＵＴの出力反転タイミングｔは、やはり、ｔ＝（Ｔ＋ａ＋ｂ）／２のように表わされる。
【００５３】
このように、クロックバッファ回路２Ａは、カレントミラ型の入力バッファ回路を２つ組み合わせ、相補なクロック信号を反対方向から入力することによって、相補なクロック信号が交差する電位レベルによらず出力反転の反応速度が一定となる。
【００５４】
図５は、この発明の実施の形態１における入力バッファ回路の他の一例であるクロックバッファ回路２Ｂの構成を示す回路図である。
【００５５】
図５に示す実施の形態１のクロックバッファ回路２Ｂは、図８において説明した従来のカレントミラ型の入力バッファ回路である入力バッファ回路２０，３０を２つ組み合わせ、両者の出力信号ＯＵＴ１，ＯＵＴ２をインバータ４１，４２でそれぞれ受けてからノードＮ４において波形合成し、バッファ４３を介して出力信号ＯＵＴを出力する構成となっている。
【００５６】
クロックバッファ回路２Ｂの動作特性はクロックバッファ回路２Ａと同様なので、クロックバッファ回路２Ａにおける図３，図４のようなタイミング図を用いた動作説明はここでは繰り返さない。
【００５７】
このように、クロックバッファ回路２Ｂは、クロックバッファ回路２Ａと同じくカレントミラ型の入力バッファ回路を２つ組み合わせ、相補なクロック信号を反対方向から入力することによって、相補なクロック信号が交差する電位レベルによらず出力反転の反応速度が一定となる。
【００５８】
［実施の形態２］
図６は、この発明の実施の形態２における入力バッファ回路の一例であるクロックバッファ回路２Ｃの構成を示す回路図である。
【００５９】
図６に示す実施の形態２のクロックバッファ回路２Ｃは、図８において説明した従来のカレントミラ型の入力バッファ回路とは異なる構成のカレントミラ型の入力バッファ回路５０，６０を２つ組み合わせ、両者の出力信号ＯＵＴ１，ＯＵＴ２をノードＮ４において波形合成し、インバータ４０を介して出力信号ＯＵＴを出力する構成となっている。実施の形態１のクロックバッファ回路がＮチャネルＭＯＳトランジスタ入力であったのに対し、実施の形態２のクロックバッファ回路はＰチャネルＭＯＳトランジスタ入力である。
【００６０】
入力バッファ回路５０は、クロック信号ＣＫをゲート駆動電圧とし、一端が電源ノード５１（電圧ＶＤＤ）に接続されるＰチャネルＭＯＳトランジスタ５２と、基準電圧ＶＲＥＦをゲート駆動電圧とし、同じく一端が電源ノード５１に接続されるＰチャネルＭＯＳトランジスタ５３と、入力バッファ回路活性化信号ＥＮをゲート駆動電圧とし、接地ノードに接続されるＮチャネルＭＯＳトランジスタ５４と、ＰチャネルＭＯＳトランジスタ５３とＮチャネルＭＯＳトランジスタ５４との間に接続され、ＰチャネルＭＯＳトランジスタ５３との接続ノードＮ５の電圧をゲート駆動電圧とするＮチャネルＭＯＳトランジスタ５５と、ＰチャネルＭＯＳトランジスタ５２とＮチャネルＭＯＳトランジスタ５４との間に接続され、同じくノードＮ５の電圧をゲート駆動電圧とするＮチャネルＭＯＳトランジスタ５６とを含む。
【００６１】
入力バッファ回路６０は、基準電圧ＶＲＥＦをゲート駆動電圧とし、一端が電源ノード６１（電圧ＶＤＤ）に接続されるＰチャネルＭＯＳトランジスタ６２と、クロック信号／ＣＫをゲート駆動電圧とし、同じく一端が電源ノード６１に接続されるＰチャネルＭＯＳトランジスタ６３と、入力バッファ回路活性化信号ＥＮをゲート駆動電圧とし、接地ノードに接続されるＮチャネルＭＯＳトランジスタ６４と、ＰチャネルＭＯＳトランジスタ６３とＮチャネルＭＯＳトランジスタ６４との間に接続され、ＰチャネルＭＯＳトランジスタ６３との接続ノードＮ６の電圧をゲート駆動電圧とするＮチャネルＭＯＳトランジスタ６５と、ＰチャネルＭＯＳトランジスタ６２とＮチャネルＭＯＳトランジスタ６４との間に接続され、同じくノードＮ６の電圧をゲート駆動電圧とするＮチャネルＭＯＳトランジスタ６６とを含む。
【００６２】
ＮチャネルＭＯＳトランジスタ５４，６４は、入力バッファ回路活性化信号ＥＮがＨレベルにあるとき導通する。
【００６３】
クロックバッファ回路２Ｃの動作特性は、実施の形態１のクロックバッファ回路２Ａと同様なので、クロックバッファ回路２Ａにおける図３，図４のようなタイミング図を用いた動作説明はここでは繰り返さない。
【００６４】
このように、クロックバッファ回路２Ｃは、実施の形態１のクロックバッファ回路２Ａとは異なる構成のカレントミラ型の入力バッファ回路を２つ組み合わせ、相補なクロック信号を反対方向から入力することによって、相補なクロック信号が交差する電位レベルによらず出力反転の反応速度が一定となる。
【００６５】
図７は、この発明の実施の形態２における入力バッファ回路の他の一例であるクロックバッファ回路２Ｄの構成を示す回路図である。
【００６６】
図７に示す実施の形態２のクロックバッファ回路２Ｄは、図８において説明したカレントミラ型の入力バッファ回路である入力バッファ回路５０，６０を２つ組み合わせ、両者の出力信号ＯＵＴ１，ＯＵＴ２をインバータ４１，４２でそれぞれ受けてからノードＮ４において波形合成し、バッファ４３を介して出力信号ＯＵＴを出力する構成となっている。
【００６７】
クロックバッファ回路２Ｄの動作特性は、実施の形態１のクロックバッファ回路２Ａと同様なので、クロックバッファ回路２Ａにおける図３，図４のようなタイミング図を用いた動作説明はここでは繰り返さない。
【００６８】
このように、クロックバッファ回路２Ｄは、クロックバッファ回路２Ｃと同じくカレントミラ型の入力バッファ回路を２つ組み合わせ、相補なクロック信号を反対方向から入力することによって、相補なクロック信号が交差する電位レベルによらず出力反転の反応速度が一定となる。
【００６９】
なお、これまで実施の形態１，２で説明してきたクロックバッファ回路２Ａ，２Ｂ，２Ｃ，２Ｄを含むこの発明の入力バッファ回路は、基準電圧ＶＲＥＦが半導体装置の外部から与えられる場合だけでなく、基準電圧ＶＲＥＦを半導体装置の内部で発生させて使用する場合も含まれる。
【００７０】
基準電圧ＶＲＥＦを半導体装置の内部で発生させて使用することにより、基準電圧ＶＲＥＦが半導体装置の外部から与えられない場合でも、この発明の入力バッファ回路を動作させることができる。また、たとえ基準電圧ＶＲＥＦが半導体装置の外部から与えられる場合でも、基準電圧ＶＲＥＦを半導体装置の内部で発生させて使用することにより、外部の基準電圧に対するノイズの影響を回避することが可能である。
【００７１】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００７２】
【発明の効果】
以上のように、この発明によれば、カレントミラ型の入力バッファ回路を２つ組み合わせ、相補な信号を反対方向から入力することによって、相補な信号が交差する電位レベルによらず出力反転の反応速度が一定となる。
【図面の簡単な説明】
【図１】この発明の入力バッファ回路を含む半導体装置１の概略的な構成を示す概略ブロック図である。
【図２】この発明の実施の形態１における入力バッファ回路の一例であるクロックバッファ回路２Ａの構成を示す回路図である。
【図３】相補なクロック信号ＣＫ，／ＣＫが基準電圧ＶＲＥＦのレベルより高い電位ＶＲＥＦ＋で交差する場合を拡大して示したタイミング図である。
【図４】相補なクロック信号ＣＫ，／ＣＫが基準電圧ＶＲＥＦのレベルより低い電位ＶＲＥＦ−で交差する場合を拡大して示したタイミング図である。
【図５】この発明の実施の形態１における入力バッファ回路の他の一例であるクロックバッファ回路２Ｂの構成を示す回路図である。
【図６】この発明の実施の形態２における入力バッファ回路の一例であるクロックバッファ回路２Ｃの構成を示す回路図である。
【図７】この発明の実施の形態２における入力バッファ回路の他の一例であるクロックバッファ回路２Ｄの構成を示す回路図である。
【図８】ＤＤＲ　ＳＤＲＡＭ等の半導体装置に用いられる従来のカレントミラ型の入力バッファ回路１００の構成を示す回路図である。
【図９】ＤＤＲ　ＳＤＲＡＭ等の半導体装置の動作について説明するためのタイミング図である。
【図１０】相補なクロック信号ＣＫ，／ＣＫが基準電圧ＶＲＥＦのレベルからずれた電位で交差する場合を拡大して示したタイミング図である。
【符号の説明】
１　半導体装置、２，２Ａ，２Ｂ，２Ｃ，２Ｄ　クロックバッファ回路、３　アドレスバッファ回路、４　制御信号バッファ回路、５　制御回路、６　メモリアレイ、７　行デコーダ、８　列デコーダ、９　ビット線対、１０　入出力バッファ回路、１１，２０，３０，５０，６０，１００　入力バッファ回路、１２　出力バッファ回路、２１，３１，５１，６１，１０１　電源ノード、２２，２５，２６，３２，３５，３６，５２，５３，６２，６３，１０２，１０５，１０６ＰチャネルＭＯＳトランジスタ、２３，２４，３３，３４，５４，５５，５６，６４，６５，６６，１０３，１０４　ＮチャネルＭＯＳトランジスタ、４３，１１０　バッファ、４０，４１，４２　インバータ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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