(57)【要約】【課題】  複数チャネルのピクセルデータに基づいてＬＣＤパネル上の複数のデータ線を駆動するためのデータドライバを提供する。【解決手段】  該データドライバにおいて、デジタルバッファが数回にわたってピクセルデータを受信し格納し、１チャネルのピクセルデータを一度に選択的に出力する。Ｄ／Ａ変換器が、デジタルバッファが出力するピクセルデータを数回にわたって受信し、このピクセルデータを複数チャネルのアナログピクセルデータに変換し、このアナログピクセルデータを数回にわたって出力する。アナログバッファが、Ｄ／Ａ変換器が出力するアナログピクセルデータを数回にわたって受信し、このアナログピクセルデータを一度に出力する。出力バッファが、アナログバッファが出力するアナログピクセルデータを受信し、データラインを駆動する。【選択図】      図３
2004246325.tif 000002
【特許請求の範囲】
【請求項１】
複数チャネルのピクセルデータに基づいてＬＣＤパネル上の複数のデータ線を駆動するためのデータドライバであって、
デジタルデータバッファと、
Ｄ／Ａ変換器と、
アナログバッファと、
出力バッファと、を具備し、
前記デジタルデータバッファは、数回にわたって前記ピクセルデータを受信し格納し、１チャネルの前記ピクセルデータを一度に選択的に出力し、
前記Ｄ／Ａ変換器は、前記デジタルバッファが出力する前記ピクセルデータを数回にわたって受信し、前記ピクセルデータを複数チャネルのアナログピクセルデータに変換し、前記アナログピクセルデータを数回にわたって出力し、
前記アナログバッファは、前記Ｄ／Ａ変換器が出力する前記アナログピクセルデータを数回にわたって受信し、前記アナログピクセルデータを一度に出力し、
前記出力バッファは、前記アナログバッファが出力する前記アナログピクセルデータを受信し、前記データ線を駆動することを特徴とするデータドライバ。
【請求項２】
請求項１に記載のデータドライバにおいて、
前記デジタルバッファに、前記ピクセルデータを受信するように命令するシフトレジスタをさらに具備することを特徴とするデータドライバ。
【請求項３】
請求項１に記載のデータドライバにおいて、
前記デジタルバッファが第１ラインバッファ及び第２ラインバッファを有し、
前記第１ラインバッファが数回にわたって前記ピクセルデータを受信し格納し、
前記第１ラインバッファは、受信動作を終了すると、格納した全ての前記ピクセルデータを前記第２ラインバッファに並列伝送し、
前記第２ラインバッファが１チャネルのピクセルデータを一度に前記Ｄ／Ａ変換器へ出力することを特徴とするデータドライバ。
【請求項４】
請求項３に記載のデータドライバにおいて、
ラインバッファ制御回路をさらに具備し、前記第２ラインバッファが複数のラインバッファユニットを備え、
前記ラインバッファ制御回路が前記ラインバッファユニットの１つを一度に選択し、
前記第２ラインバッファが、前記選択したラインバッファユニットに格納している前記ピクセルデータを出力することを特徴とするデータドライバ。
【請求項５】
請求項１に記載のデータドライバにおいて、
前記アナログバッファが複数のアナログバッファユニットを具備し、
前記アナログバッファユニットが、前記Ｄ／Ａ変換器が数回にわたって出力する前記アナログピクセルデータを受信することを特徴とするデータドライバ。
【請求項６】
請求項５に記載のデータドライバにおいて、アナログバッファ制御回路をさらに具備し、
前記アナログバッファ制御回路が、
前記アナログバッファに、前記Ｄ／Ａ変換器が出力する前記アナログピクセルデータを受信し前記アナログピクセルデータを数回にわたって前記アナログバッファユニットに格納するように命令し、
前記アナログバッファに、前記アナログバッファの受信動作終了後に前記アナログピクセルデータを前記出力バッファに並列出力するように命令することを特徴とするデータドライバ。
【請求項７】
複数チャネルのピクセルデータに基づいてＬＣＤパネル上の複数のデータ線を駆動するためのデータドライバであって、
前記データドライバが、
デジタルバッファと、
Ｎ個のＤ／Ａ変換器と、
アナログバッファと、
出力バッファと、を具備し、
前記デジタルバッファは、前記ピクセルデータを数回にわたって受信し格納し、Ｎチャネル（Ｎは１より大きく前記データ線の数よりも小さい正の整数）のピクセルデータを一度に選択的に出力し、
前記Ｎ個のＤ／Ａ変換器は、前記デジタルバッファが出力する前記ピクセルデータを受信し、Ｎチャネルの前記ピクセルデータをＮチャネルのアナログピクセルデータに同時に変換し、前記アナログピクセルデータを出力し、
前記アナログバッファは、前記Ｄ／Ａ変換器が出力する前記アナログピクセルデータを数回にわたって受信し、前記アナログピクセルデータを一度に出力し、
前記出力バッファは、前記アナログバッファが出力する前記アナログピクセルデータを受信し、前記データ線を駆動することを特徴とするデータドライバ。
【請求項８】
請求項７に記載のデータドライバにおいて、
前記デジタルバッファに、前記ピクセルデータを受信するように命令するシフトレジスタをさらに具備することを特徴とするデータドライバ。
【請求項９】
請求項８に記載のデータドライバにおいて、
前記デジタルバッファが第１ラインバッファ及び第２ラインバッファを有し、
前記第１ラインバッファが前記ピクセルデータを数回にわたって受信し格納し、
前記第１ラインバッファは、受信動作を終了すると、格納した全ての前記ピクセルデータを前記第２ラインバッファに伝送し、
前記第２ラインバッファがＮチャネルの前記ピクセルデータを前記Ｄ／Ａ変換器に一度に選択的に出力することを特徴とするデータドライバ。
【請求項１０】
請求項９に記載のデータドライバにおいて、
ラインバッファ制御回路をさらに具備し、
前記第２ラインバッファが複数のラインバッファユニットを備え、
前記ラインバッファ制御回路が、前記ラインバッファユニットからＮ個のラインバッファユニットを一度に選択し、
前記第２ラインバッファが、前記選択したラインバッファユニットに格納した前記ピクセルデータを出力することを特徴とするデータドライバ。
【請求項１１】
請求項７に記載のデータドライバにおいて、
前記アナログバッファが複数のアナログバッファユニットを具備し、
前記複数のアナログバッファユニットは、前記Ｄ／Ａ変換器が出力する前記デジタルピクセルデータを数回にわたって受信することを特徴とするデータドライバ。
【請求項１２】
請求項１１に記載のデータドライバにおいて、
アナログバッファ制御回路をさらに具備し、
前記アナログバッファ制御回路が、アナログバッファに、前記Ｄ／Ａ変換器が出力する前記ピクセルデータを受信し、前記ピクセルデータを前記アナログバッファユニットに数回にわたって格納するように命令し、
前記アナログバッファに、前記アナログバッファの受信動作終了後に、前記ピクセルデータを前記出力バッファに並列出力するように命令することを特徴とするデータドライバ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＬＣＤ（液晶ディスプレイ）パネル用のデータドライバに係り、より詳細には、Ｄ／Ａ変換器の数を抑えることのできるデータドライバに関する。
【背景技術】
【０００２】
ＬＣＤは薄さ、軽さ、低電磁放射という利点を持つことから、近年幅広く利用されている。そのため、ＬＣＤの分野においては、コスト削減及び製品競争力強化が重要な課題となっている。
図１は従来のＬＣＤシステムを示す基本設計概念図である。解像度１０２４×７６８のＬＣＤパネル１００を例として示す。ＬＣＤパネル１００は、データドライバ１０２が駆動する１０２４×３本のデータ線と、走査ドライバ１０４が駆動する７６８本の走査線とを有する。
【０００３】
各データドライバ１０２がそれぞれ３８４本のデータ線を駆動し、各走査ドライバ１０４がそれぞれ２５６本のデータ線を駆動する場合、ＬＣＤパネル１００は８つのデータドライバ１０２と３つの走査ドライバ１０４とを必要とする。データドライバ１０２−１乃至１０２−８は、コントローラ１０６が出力するデータ制御信号Ｃｎｔｌ＿Ｄの制御のもとで、コントローラ１０６からの複数チャネルのピクセルデータＰＤを順次受信する。
データドライバ１０２−１乃至１０２−８は受信したピクセルデータＰＤを処理し、ＬＣＤパネル１００の複数のデータ線を駆動する。一方、走査ドライバ１０４は走査信号を順次出力し、コントローラ１０６が出力する走査制御信号Ｃｎｔｌ＿Ｓの制御のもとで、各走査線を走査する。
【０００４】
図２は、図１のデータドライバ１０２−１乃至１０２−８を示す回路ブロック図である。従来のデータドライバ１０２は、シフトレジスタ２１２と、第１ラインバッファ２１４Ａと、第２ラインバッファ２１４Ｂと、Ｄ／Ａ変換回路２１６と、出力バッファ２１８とから成る。シフトレジスタ２１２は制御信号Ｃを出力する。第１ラインバッファ２１４Ａは、コントローラ１０６が出力したピクセルデータＰＤを制御信号Ｃに従って順次受信し、格納する。
【０００５】
第１ラインバッファ２１４Ａの受信動作終了後、第１ラインバッファ２１４Ａは、格納した全てのピクセルデータＰＤを第２ラインバッファ２１４Ｂに同時に伝送する。第２ラインバッファ２１４Ｂは、全てのピクセルデータＰＤをＤ／Ａ変換回路２１６に同時に出力する。出力バッファ２１８は、Ｄ／Ａ変換回路２１６が出力するピクセルデータＰＤを並列受信するとともに、このピクセルデータＰＤをＬＣＤパネル１００のデータ線へ出力する。
【０００６】
図２に示すデータドライバ１０２−１乃至１０２−８の動作を、データドライバ１０２−１を例にとってさらに説明する。コントローラ１０６は２つのポートからのピクセルデータＰＤを一度にラインバッファ２１４−１に出力する。このとき、各ポートのピクセルデータは、１チャネルの赤色ピクセルデータと、１チャネルの青色ピクセルデータと、１チャネルの緑色ピクセルデータとを含む。すなわち、コントローラ１０６は、６チャネルのピクセルデータＰＤを一度にラインバッファ２１４−１に出力する。
【０００７】
ピクセルデータの各チャネルが８ビットを有する場合、第１ラインバッファ２１４Ａ及び第２ラインバッファ２１４Ｂは、それぞれ３８４×８（すなわち６×６４×８）ビットを有することになる。これは、データドライバ１０２−１が３８４本のデータ線を駆動しなければならないためである。コントローラ１０６は、６×８ビットの６チャネルのピクセルデータを一度に出力しなければならない。
１つのデータドライバ１０２−１に対するピクセルデータ入力動作は、６４回の出力を行うと完了する。１つのデータドライバ１０２のピクセルデータ受信動作が完了すると、別のデータドライバ１０２のピクセルデータ受信動作が始まる。
第1ラインバッファ２１４Ａ−１のピクセルデータ受信動作が完了すると、第1ラインバッファ２１４Ａ−１は、格納した６×６４×８ビットのピクセルデータＰＤを第2ラインバッファ２１４Ｂ−１に同時並列伝送する。すると、第2ラインバッファ２１４Ｂ−１は、ピクセルデータＰＤをＤ／Ａ変換回路２１６−１に同時に出力する。
【０００８】
Ｄ／Ａ変換回路２１６−１は、３８４個のＤ／Ａ変換器、すなわちＤ／Ａ変換器（１）乃至Ｄ／Ａ変換器（３８４）を有する。各Ｄ／Ａ変換器は1チャネルのピクセルデータＰＤを変換する。Ｄ／Ａ変換回路２１６−１は、３８４チャネル（６×６４×８ビット）のピクセルデータＰＤを同時にアナログデータに変換する。
Ｄ／Ａ変換回路２１６−１は、６×６４×８ビットのピクセルデータＰＤを同時にアナログデータに変換した後、この３８４チャネルのアナログピクセルデータＰＤを出力バッファ２１８−１に同時に並列入力する。出力バッファ２１８−１は複数のＯＰ増幅器から成り、データドライバ１０２−１が出力する３８４チャネルのアナログピクセルデータＰＤのデータ線駆動機能を高める。
【０００９】
一般的な回路レイアウトでは、Ｄ／Ａ変換器は相対的に広い面積を占めている。従来の各データドライバにおいては、３８４個のＤ／Ａ変換器が必要となる。これは、３８４チャネルのピクセルデータＰＤをアナログデータに変換しなければならないからである。その結果、データドライバ１０２のチップ面積は相対的に大きくなり、コストも高くなる。よって、Ｄ／Ａ変換器に必要な面積を縮小し、コストを削減することが重要である。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
したがって、本発明が解決しようとする課題は、Ｄ／Ａ変換器が占めるチップ面積を効果的に縮小することのできるデータドライバを提供し、コストを削減することにある。
【課題を解決するための手段】
【００１１】
上記の課題を解決するために、本発明が提供するデータドライバは、複数チャネルのピクセルデータに基づいてＬＣＤパネル上の複数のデータ線を駆動する。このデータドライバは、デジタルバッファと、Ｄ／Ａ変換器と、アナログバッファと、出力バッファとを具備する。デジタルバッファは数回にわたってピクセルデータを受信し格納し、１チャネルのピクセルデータを一度に選択的に出力する。
Ｄ／Ａ変換器はデジタルバッファが出力するピクセルデータを数回にわたって受信し、このピクセルデータを複数チャネルのアナログピクセルデータに変換するとともに数回にわたってこのアナログピクセルデータを出力する。アナログバッファはＤ／Ａ変換器が出力するアナログピクセルデータを数回にわたって受信し、このアナログピクセルデータを一度に出力する。出力バッファはアナログバッファが出力するアナログピクセルデータを受信し、データ線を駆動する。
【００１２】
また、上記の課題を解決するために本発明が提供するデータドライバは、複数チャネルのピクセルデータに基づいてＬＣＤパネル上の複数のデータ線を駆動する。このデータドライバは、デジタルバッファと、Ｎ個のＤ／Ａ変換器と、アナログバッファと、出力バッファとを具備する。デジタルバッファは数回にわたってピクセルデータを受信し格納し、Ｎチャネルのピクセルデータを一度に選択的に出力する。このとき、Ｎは１よりも大きくデータ線の数よりも小さい正の整数である。
【００１３】
Ｄ／Ａ変換器はデジタルバッファが出力したピクセルデータを受信し、ＮチャネルのピクセルデータをＮチャネルのアナログピクセルデータに同時に変換し、このアナログピクセルデータを出力する。アナログバッファは、Ｄ／Ａ変換器が出力するアナログピクセルデータを数回にわたって受信し、このアナログピクセルデータを一度に出力する。出力バッファはアナログバッファが出力するアナログピクセルデータを受信し、データ線を駆動する。
【発明の効果】
【００１４】
本発明のデータドライバにおいては従来技術と比較してＤ／Ａ変換器の数が大幅に抑えられるため、Ｄ／Ａ変換器が占めるチップ面積が縮小し、よってコストも削減することができる。
【発明を実施するための最良の形態】
【００１５】
本発明の要点は、各データドライバにおいて１または複数のＤ／Ａ変換器を利用し、１チャネルまたは複数チャネルのピクセルデータが一度にＤ／Ａ変換器に入力されるところにある。その結果、データドライバのチップ面積が抑えられる。
【実施例１】
【００１６】
図３は、本発明の第１実施例による複数のデータドライバを示す回路ブロック図である。ＬＣＤパネルが複数のデータ線を駆動するためには、複数のデータドライバが必要である。図３に、例として８つのドライバを示す。各データドライバ３０２は、シフトレジスタ３１２と、デジタルバッファ３１４と、Ｄ／Ａ変換器３１６と、アナログバッファ３１７と、出力バッファ３１８とを備える。
シフトレジスタ３１２はデジタルバッファ３１４に第１制御信号Ｃ′を出力する。デジタルバッファ３１４は第１制御信号Ｃ′に従ってピクセルデータＰＤを順次受信し格納する。デジタルバッファ３１４はピクセルデータＰＤを数回にわたって選択的に出力し、１チャネルのピクセルデータＰＤを一度にＤ／Ａ変換器３１６に出力する。
【００１７】
Ｄ／Ａ変換器３１６はデジタルバッファ３１４が出力するピクセルデータＰＤを受信し、そのピクセルデータＰＤをアナログピクセルデータＡＰＤに変換する。アナログバッファ３１７は、Ｄ／Ａ変換器３１６が出力するアナログピクセルデータＡＰＤを受信し格納し、格納したアナログピクセルデータＡＰＤを一度に出力する。出力バッファ３１８はアナログバッファ３１７が出力するアナログピクセルデータＡＰＤを受信し、データ線を駆動する。
デジタルバッファ３１４は、第１ラインバッファ３１４Ａと第２ラインバッファ３１４Ｂとから成る。第１ラインバッファ３１４Ａは制御信号Ｃ′に従ってピクセルデータＰＤを順次受信し格納する。第１ラインバッファ３１４Ａは、受信動作を終えると、第１ラインバッファ３１４ＡのピクセルデータＰＤを第２ラインバッファ３１４Ｂに同時に並列伝送する。
【００１８】
本発明のデータドライバ３０２はさらに、ラインバッファ制御回路３２２を備える。第２ラインバッファ３１４Ｂは複数のラインバッファユニット（図示せず）から成る。ラインバッファ制御回路３２２は、第２制御信号Ｃ２を第２ラインバッファ３１４Ｂに出力する。第２ラインバッファ３１４Ｂは、ラインバッファ制御回路３２２の制御のもとで、１チャネルのピクセルデータＰＤを一度に選択的に出力する。すなわち、第２制御信号Ｃ２は一度に１つのラインバッファユニットを選択し、第２ラインバッファ３１４Ｂは選択したラインバッファユニットが格納しているピクセルデータＰＤを出力する。
【００１９】
例えば、各ラインバッファユニットはラッチとスイッチとから構成される。ラッチはピクセルデータＰＤを格納し、スイッチは第２制御信号Ｃ２の制御のもとでオンになったりオフになったりする。選択的にピクセルデータを出力する方法は、例えば、第２制御信号Ｃ２に従って、選択したラインバッファユニットのスイッチをオンにし、選択したラインバッファユニットのラッチが格納しているピクセルデータＰＤを出力する段階を含む。
Ｄ／Ａ変換器３１６は１チャネルのピクセルデータＰＤを一度にアナログデータに変換するとともに、１チャネルのアナログピクセルデータＡＰＤを一度に出力する。
【００２０】
さらに、アナログバッファ３１７は、アナログバッファユニット（１）乃至（３８４）を含む複数のアナログバッファユニットから成る。各アナログバッファユニットは、サンプル及びホールド回路に実装される。アナログバッファ制御回路３２４はアナログバッファ３１７を制御する。また、第３制御信号Ｃ３を出力してアナログバッファ３１７を制御する。第３制御信号は、アナログバッファユニット（１）乃至（３８４）を制御する信号Ｃ３−１乃至Ｃ３−３８４をそれぞれ含む。
【００２１】
アナログバッファユニットは、第３制御信号Ｃ３の制御のもとでＤ／Ａ変換器３１６が出力したアナログピクセルデータＡＰＤを順次受信する。Ｄ／Ａ変換器３１６が出力した１チャネルのアナログピクセルデータＡＰＤは、アナログバッファユニット（１）乃至（３８４）に一度に格納される。アナログバッファ３１７は、受信動作を完了すると、アナログピクセルデータＡＰＤを出力バッファ３１８に同時に並列出力する。
【００２２】
アナログバッファ制御回路３２４が出力する第３制御信号Ｃ３は、以下の方法でアナログバッファ３１７を制御する。
第３制御信号Ｃ３はＤ／Ａ変換器３１６に電気的に接続されたアナログバッファユニットを選択し、Ｄ／Ａ変換器３１６が出力するアナログピクセルデータＡＰＤを受信する。第３制御信号Ｃ３はアナログバッファユニットも制御し、所定の時点でアナログピクセルデータＡＰＤを出力する。例えば、第３制御信号Ｃ３はアナログバッファユニット（１）乃至（３８４）を制御し、３８４チャネルのアナログピクセルデータを受信した後、３８４チャネルのアナログピクセルデータを出力バッファ３１８に同時に出力する。
【００２３】
図３に示したデータドライバ３０２の動作を以下により詳細に説明する。データドライバ３０２−１乃至３０２−８の動作は実質的に同一であるため、データドライバ３０２−１のみを例として示す。
第１ラインバッファ３１４Ａ−１は、２ポートのピクセルデータＰＤ（すなわち、２チャネルの赤色ピクセルデータと、２チャネルの青色ピクセルデータと、２チャネルの緑色ピクセルデータとを含む６チャネルのピクセルデータ）を一度に受信する。ピクセルデータＰＤの各チャネルが８ビットであれば、第１ラインバッファ３１４Ａ−１は毎回４８（＝６×８）ビットのピクセルデータを受信する。
【００２４】
シフトレジスタ３１２−１の６４ビットのうち１ビットをイネーブルにすることによって（すなわち制御信号Ｃ′−１（１）乃至Ｃ′−１（６４）のうち１つをイネーブルにすることによって）、第１ラインバッファ３１４Ａ−１の別の格納アドレスを選択し、受信したピクセルデータＰＤを対応する格納アドレスに格納することが可能になる。
そのため、３８４チャネルのピクセルデータＰＤの受信が完了するのは、第１ラインバッファ３１４Ａ−１が６４回データを受信した後となる。その場合、第１ラインバッファ３１４Ａ−１の容量は６×６４×８ビットである。
【００２５】
第1ラインバッファ３１４Ａ−１は、受信動作の完了後、格納している全てのピクセルデータＰＤを第2ラインバッファ３１４Ｂ−１に同時に並列伝送する。このとき、第2ラインバッファ３１４Ｂ−１の容量も６×６４×８ビットである。
第２ラインバッファ３１４Ｂ−１は、第1ラインバッファ３１４Ａ−１が格納しているピクセルデータＰＤの受信を完了した後、ラインバッファ制御回路３２２−１の制御のもとで１チャネルのピクセルデータＰＤをＤ／Ａ変換器３１６−１に一度に選択的に出力する。このとき、ピクセルデータＰＤをアナログデータに変換する。
【００２６】
第２ラインバッファ３１４Ｂ−１は、例えば、３８４個のラインバッファユニットを有する。このラインバッファユニットは、左から右に選択され、格納しているデジタルピクセルデータＰＤを出力することを前提としている。Ｄ／Ａ変換器３１６−１はＤ／Ａ変換を３８４回行い、第２ラインバッファ３１４Ｂ−１が格納している３８４チャネルのデジタルピクセルデータＰＤを完全に変換する。
つまり、ラインバッファ制御回路３２２−１は第２ラインバッファ３１４Ｂ−１を制御し、格納しているピクセルデータＰＤを１チャネルずつ出力する。Ｄ／Ａ変換器３１６−１はピクセルデータＰＤを１チャネルずつ受信し、１チャネルのピクセルデータは一度にアナログデータに変換される。
【００２７】
したがって、第２ラインバッファ３１４Ｂ−１はピクセルデータＰＤを３８４回出力しなければならない。また、Ｄ／Ａ変換回路３１６−１はＤ／Ａ変換を３８４回行い、第２ラインバッファ３１４Ｂ−１が格納している３８４チャネルのピクセルデータＰＤを完全に変換しなければならない。変換されたアナログピクセルデータＡＰＤは、１度に１チャネルずつ、アナログバッファ制御回路３２４−１が出力する制御信号Ｃ３の制御のもとで、アナログバッファ３１７−１のアナログバッファユニット（１）乃至（３８４）に順次格納される。
【００２８】
３８４チャネルのアナログピクセルデータＡＰＤをアナログバッファ３１７−１に完全に格納した後、アナログバッファ３１７−１は、アナログバッファ制御回路３２４−１が出力する制御信号Ｃ３の制御のもとで、３８４チャネルのアナログピクセルデータＡＰＤを出力バッファ３１８−１に出力する。アナログピクセルデータＡＰＤは、出力バッファ３１８−１の３８４個のＯＰ増幅器など３８４個の出力バッファユニット（１）乃至（３８４）を通過する。出力バッファユニット（１）乃至（３８４）はそれぞれ電気的にデータ線に接続される。
【００２９】
本実施例のＤ／Ａ変換回路３１６におけるＤ／Ａ変換の制限時間の上限は、走査時間の１／３８４である。「走査時間」とは、１本の走査線に対応する１列のピクセルの画像表示時間を意味し、実質的には走査線の数によって分割されるＬＣＤの１フレームの表示時間に等しい。
データピクセルＰＤを第１ラインバッファ３１４Ａに入力する場合、走査時間内に３０９２（＝３８４×８）チャネルのピクセルデータＰＤを第１ラインバッファ３１４Ａ−１乃至３１４Ａ−８に順次入力しなければならない。しかし、各第２ラインバッファ３１４Ｂが走査時間内に出力しなければならないピクセルデータは３８４チャネルのみである（すなわち、各Ｄ／Ａ変換器３１６は走査時間内に３８４チャネルだけピクセルデータを処理すればよい）。
【００３０】
したがって、第２ラインバッファ３１４ＢがピクセルデータＰＤを出力する速度及びＤ／Ａ変換器３１６の処理速度は、第１ラインバッファ３１４ＡがピクセルデータＰＤを受信する速度の１／８でよい。つまり、本発明のＤ／Ａ変換器が必要とする動作頻度はピクセルデータＰＤの入力頻度の８倍であり、ハードウェア要求を満たすのが非常に容易である。
【００３１】
図４は、図３のアナログバッファの内部詳細を示す回路図である。各アナログバッファユニットはサンプル及びホールド回路に実装され、各サンプル及びホールド回路はスイッチＳ１，Ｓ２，Ｓ３，Ｓ４と蓄電器Ｃ１，Ｃ２とから成る。
あるピクセル列中の３８４チャネルのアナログピクセルデータＡＰＤを受信すると、スイッチＳ１（１）乃至Ｓ１（３８４）はオンになり、アナログピクセルデータＡＰＤをイネーブルにして蓄電器Ｃ１（１）乃至Ｃ１（３８４）に順次格納する。
【００３２】
次のピクセル列中の３８４チャネルのアナログピクセルデータＡＰＤを受信すると、スイッチＳ１（１）乃至Ｓ１（３８４）はオフになり、スイッチＳ３（１）乃至Ｓ３（３８４）がオンになる。このスイッチＳ３は、次のピクセル列中の３８４チャネルのアナログピクセルデータＡＰＤをイネーブルにする。このアナログピクセルデータは、蓄電器Ｃ２（１）乃至Ｃ２（３８４）に格納される。
一方、スイッチＳ２（１）乃至Ｓ２（３８４）がオンになると、蓄電器Ｃ１（１）乃至Ｃ１（３８４）に格納されている３８４チャネルのアナログピクセルデータＡＰＤがイネーブルにされ、出力バッファユニット（１）乃至（３８４）にそれぞれ出力される。
【００３３】
さらに次のピクセル列中の３８４チャネルのアナログピクセルデータＡＰＤを受信すると、スイッチＳ１（１）乃至Ｓ１（３８４）はオンになり、スイッチＳ３（１）乃至Ｓ３（３８４）がオフになる。このスイッチＳ３は、蓄電器Ｃ１（１）乃至Ｃ１（３８４）に格納される３８４チャネルのアナログピクセルデータＡＰＤをイネーブルにする。
また一方では、スイッチＳ４（１）乃至Ｓ４（３８４）がオンになり、蓄電器Ｃ２（１）乃至Ｃ２（３８４）に格納されている３８４チャネルのアナログピクセルデータＡＰＤをそれぞれイネーブルにする。このアナログピクセルデータは、出力バッファユニット（１）乃至（３８４）に出力される。
【００３４】
図３に示した本実施例のデータドライバ３０２と図２に示したデータドライバ１０２とを比較すると、以下のような結果が得られる。
データドライバ１０２のＤ／Ａ変換回路２１６が３８４チャネルのデジタルピクセルデータＰＤをアナログデータに変換するには、３８４個のＤ／Ａ変換器が必要である。しかし、本発明のデータドライバ３０２はわずか３１６個のＤ／Ａ変換器しか必要としない。よって、本実施例はチップ面積を大幅に抑えていることになる。
【実施例２】
【００３５】
図５は、本発明の第２の実施例による複数のデータドライバを示す回路ブロック図である。各データドライバ５０２は、シフトレジスタ５１２と、デジタルバッファ５１４と、複数のＤ／Ａ変換器５１６と、アナログバッファ５１７と、出力バッファ５１８とを備える。デジタルバッファ５１４は、第１ラインバッファ５１４Ａ及び第２ラインバッファ５１４Ｂから成る。
第２の実施例と図３に示す第１の実施例との相違点は、第２の実施例のデータドライバ５０２で用いられるＤ／Ａ変換回路５１６が複数のＤ／Ａ変換器から成るところにある。このＤ／Ａ変換器の数は３８４より少なく、例えば６であってもよい。つまり、Ｄ／Ａ変換器はＤ／Ａ変換器５１６（１）乃至５１６（６）を含む。
【００３６】
よって、６チャネルのピクセルデータＰＤは第２ラインバッファ５１４ＢからＤ／Ａ変換器５１６（１）乃至５１６（６）に出力され、ラインバッファ制御回路３２２の制御のもとでデジタルデータからアナログデータへ同時に変換される。変換された６チャネルのアナログピクセルデータＡＰＤは６個のアナログバッファユニットに同時に格納され、アナログバッファ制御回路３２４の制御のもとでさらに処理される。
【００３７】
以上の２つの実施例において、データドライバのシフトレジスタ及びラインバッファの容量は異なる設計に変更してもよい。ＬＣＤの解像度、データドライバに伝送されるピクセルデータのビット数、及びＤ／Ａ変換器が変換するピクセルデータのチャネル数も、設計要求に応じて調節してよい。また、デジタルバッファは選択的にデータを出力できるバッファまたはメモリに置き換えてもよい。
選択的にデジタルピクセルデータをアナログデータに変換するという目的の範囲内での変更は、いかなるものであれ、本発明の範囲内にあるものとする。シフトレジスタ、ラインバッファ制御回路、及びアナログバッファ制御回路は、例においては別々の回路に分割されているが、２またはそれ以上の回路が個別の制御回路に組み込まれてもよい。
【００３８】
以上、好適な実施例を挙げて本発明を説明したが、本発明がこれに制限されないことは明らかである。また、本発明の技術的思想及び範囲を逸脱しない限度内で多様な変化及び変更が可能である。よって、こうした変更や類似の形態が包含されるよう、特許請求の範囲は最も広義での解釈を認められるべきである。
【図面の簡単な説明】
【００３９】
【図１】従来のＬＣＤシステムを示す基本設計概念図である。
【図２】図１のデータドライバ１０２−１乃至１０２−８を示す回路ブロック図である。
【図３】本発明の第１の実施例による複数のデータドライバを示す回路ブロック図である。
【図４】図３のアナログバッファの内部詳細を示す回路図である。
【図５】本発明の第２の実施例による複数のデータドライバを示す回路ブロック図である。
【符号の説明】
【００４０】
３０２    データドライバ
３１２、５１２    シフトレジスタ
３１４、５１４    デジタルバッファ
３１６、５１６    Ｄ／Ａ変換器
３１７、５１７    アナログバッファ
３１８、５１８    出力バッファ
３２２、５２２    ラインバッファ制御回路
３２４、５２４    アナログバッファ制御回路
【図１】
2004246325.tif 000003
【図２】
2004246325.tif 000004
【図３】
2004246325.tif 000005
【図４】
2004246325.tif 000006
【図５】
2004246325.tif 000007