(57)【要約】【課題】極めて短時間に、メモリ端子の不良を確実に検査することができる方法を提供することを目的とする。【解決手段】配線基板に実装されたメモリの試験方法であって、メモリの第１のアドレスに第１のデータを書き込んだ後（Ｓ１−１）、該メモリの第２のアドレスに該第１のデータの各ビットの論理をそれぞれ反転した補数に相当する第２のデータを書き込む（Ｓ１−２）第１のステップと、第１のアドレスからデータを読み出すとともに、読み出したデータを前記第１のデータと照合する（Ｓ２）第２のステップとを有する。【選択図】　図５
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【特許請求の範囲】
【請求項１】
配線基板に実装されたメモリの試験方法であって、
前記メモリの第１のアドレスに第１のデータを書き込んだ後、該メモリの第２のアドレスに該第１のデータの各ビットの論理をそれぞれ反転した補数に相当する第２のデータを書き込む第１のステップと、
前記第１のアドレスからデータを読み出すとともに、読み出したデータを前記第１のデータと照合する第２のステップとを有することを特徴とするメモリの試験方法。
【請求項２】
前記メモリは、ＲＡＭまたはＥＥＰＲＯＭであることを特徴とする請求項１記載のメモリの試験方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、配線基板に実装されたメモリの試験方法に関する。
【０００２】
【従来の技術】
従来、マイコンや各種電子機器などには半導体ＩＣメモリが多用され、その集積度は年々増大している。半導体ＩＣメモリは、不揮発性のＲＯＭと揮発性のＲＡＭに大別され、ＲＡＭは、記憶内容を読み出すたびに新たに充電を行うリフレッシュが必要なダイナミックＲＡＭ（ＤＲＡＭ）と、リフレッシュ動作が不要なスタッティックＲＡＭ（ＳＲＡＭ）とに分けられ、ＲＯＭは、電気的に書き込み、消去が可能なＥＥＰＲＯＭと、その他のＲＯＭとに分けることができる。
【０００３】
これらのＩＣメモリは、集積度が増大するのに伴ってその特性評価、試験方法が複雑化しているが、ＲＡＭやＥＥＰＲＯＭをパッケージのまま検査する場合であっても、またそれらのパッケージを配線基板に実装した後に検査する場合であっても、特定のアドレスにデータを書き込み、その書き込んだデータを読み出し、読み出したデータと書き込んだデータとを照合することにより、ＩＣメモリが正常に動作するか否かを確認するのが一般的である。
したがって、ＩＣメモリの集積度が増大するに伴って１個ごとに要する試験時間も増大化する傾向にあり、その試験時間を如何に短縮するかが課題である。
【０００４】
特開平６−２０３５９７号公報には、ＤＲＡＭにおけるメモリセルのテスト時間を短縮するため、セルアレイを複数のブロックに分割し、ワード線を選択してそこに接続されたメモリセルすべてに同一のデータを書き込み、それらのデータを順次リードライトバス上に読み出し、全メモリセルのデータが同じであればエラーなしとし、異なっているときはエラーありとする技術が開示されている。
この技術によれば、ＮＯＲ論理をとることによりＤＲＡＭの１動作サイクル中に分割したブロック数分のテストを一度に行うことができるという利点がある。
【０００５】
また、特開平５−９９９９６号公報には、プリン基板上に実装した８ビットマイコン用ＲＡＭの検査方法が開示されている。
【０００６】
この検査方法によれば、８ビットマイコン用ＲＡＭの全アドレス空間にＡＡＨ（２進数で１０１０１０１０）を書き込み、次にアドレスＡＡ００ＨＡＡＦＦＨのアドレスのうち、下位ビットアドレスのみ遷移させ、該当するアドレスには、下位ビットアドレスと一致したデータを書き込むと共に書き込んだデータを読み出す検査を行い、読み出したデータと下位ビットアドレスとが一致していなければ、下位ビットアドレス線、またはデータ線に断線、あるいはブリッジ等の異常があるとする。そして、読み出したデータと下位ビットアドレスとが一致し、異常がなければ、さらに５５Ｈ（２進数で０１０１０１０１）を書き込み、アドレス８０５５ＨＦＦ５５Ｈのアドレスのうち上位ビットアドレスのみ遷移させ該当するアドレスには上位ビットアドレスと一致したデータを書き込むとともに、書き込んだデータを読み出す検査を行う。異常がなければ、各々のアドレス空間にＦＦＨ（１１１１１１１１）を書き込み、次に全アドレスのデータを読み出してＦＦＨであることを全アドレス空間で検査し、最後に各々のアドレス空間に００Ｈであることを全アドレス空間で検査を行い検査を終了するものであり、ＲＡＭのビットエラーの検査と、プリンと基板上のアドレス線やデータ線の断線などが一括して検査できる。
【０００７】
【発明が解決しようとする課題】
しかしながら、特開平６−２０３５９７号公報によれば、メモリの足がはんだ付け不良でオープン状態のとき、データを書き込んだ後にすぐに読み出すと、データ線上に残留する電荷により、見掛け上正常と誤判断される場合がある。また、特開平５−９９９９６号公報によれば、検査対象がマイコン用ＲＡＭに限定される上、上位ビットアドレス又は下位ビットアドレスに関するテストが終了しないと端子の不良が判断出来ないため、ある程度時間がかかる。
【０００８】
本発明は、上記事情に鑑み、極めて短時間に、メモリ端子の不良を確実に検査することができる方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記目的を達成する本発明のメモリの検査方法は、配線基板に実装されたメモリの試験方法であって、
上記メモリの第１のアドレスに第１のデータを書き込んだ後、該メモリの第２のアドレスに該第１のデータの各ビットの論理をそれぞれ反転した補数に相当する第２のデータを書き込む第１のステップと、
上記第１のアドレスからデータを読み出すとともに、読み出したデータを上記第１のデータと照合する第２のステップとを有することを特徴とする。
このように、互いに異なるアドレスに、相互に、各ビットの論理をそれぞれ反転した補数からなるデータを書き込んだ後、最初に書き込んだデータと読み出したデータとを比較することにより、プリント基板にメモリをはんだ付けした後の端子のはんだ付け不良を検知することができる。
ここで、上記メモリは、ＲＡＭまたはＥＥＰＲＯＭであることが好ましい態様である。
【００１０】
このように、ＲＡＭまたはＥＥＰＲＯＭであれば、書き込みや読み出しを任意に行うことができる。
【００１１】
【発明の実施の形態】
以下、本発明のメモリの検査方法の実施形態を示す図である。
【００１２】
図１は、本実施形態のプリント基板上に実装されたメモリの検査方法を示すブロック図である。
【００１３】
図１において、プリント基板上には、ＣＰＵ１０と、電気的に書き込み、消去が可能なＥＥＰＲＯＭ３０と、ＲＡＭ２０とが実装されており、検査対象のＥＥＰＲＯＭ３０およびＲＡＭ２０は、アドレスバス１、データバス２、および制御バス３によりＣＰＵ１０と接続されている。ＣＰＵ１０は、メモリ検査用のテストプログラムを外部のメモリなどからダウンロードすることができる。
【００１４】
ここで、本実施形態のＲＡＭ２０は、データバス２に接続された端子５の一部にはんだ付け不良が発生している。
図２は、プリント基板にはんだ付けされた半導体ＩＣメモリのＲＡＭを示す模式図である。
【００１５】
図２に示す本実施形態のＲＡＭ２０は、プリント基板４０に孔を開けず、直にはんだ付けするタイプの端子５を有する。図の右側の端子は、はんだ６が端子５に載り、端子５がプリント基板４０に固着されているが、図の左側の端子５は、はんだ６の載りが悪いため、“オープン”状態となっている。
【００１６】
ここで、本実施形態のＲＡＭ２０は、プリント基板４０に孔を開けずに直にはんだ付けするタイプの端子５を有するが、端子５は、必ずしもこのタイプに限定する必要はなく、ＳＩＰ形の端子であっても、ＤＩＰ形の端子であっても適用される。
【００１７】
図３は、図１のデータバスに接続されたＲＡＭのはんだ付け不良が発生している端子の等価回路を示す図である。
【００１８】
図３に示すように、“オープン”状態となっている端子５は、高抵抗Ｒと静電容量Ｃとが並列に接続された等価回路を構成する。したがって、データバスに２進符号の「１」を表わす電圧が入力されると、その２進符号はＲＡＭ２０には書き込まれず、静電容量Ｃにその電圧に基づく電荷がチャージされる。しかし、この電荷は、並列に接続された抵抗Ｒが高抵抗であるため放電時間が長くなり、書き込んでデータを読み出すと、静電容量Ｃにチャージされた電荷が読み出される場合がある。
【００１９】
図４は、メモリの各アドレスにストアされているデータ配置を示す模式図である。
【００２０】
図４に示すように、各アドレス毎に２進符号からなるデータが記憶されており、アドレスが指定されると、指定されたアドレスに記憶された２進符号からなるデータがその配置の順に出力される。
【００２１】
図５は、ＣＰＵにダウンロードされたＲＡＭ検査用のテストプログラムにしたがって、ＲＡＭの検査を実行する手順を示す図である。
【００２２】
先ずＣＰＵは、第１のアドレス、例えば「０００００１１１１１」（３１番地）を指定して第１のデータ、例えば「０１０１０１０１」を書き込む（Ｓ１−１）。
【００２３】
このとき、データバスに接続されたＲＡＭの第２端子にはんだ付け不良が生じている場合には、その第２端子には、高抵抗Ｒと静電容量Ｃとが並列に接続された等価回路が構成されている。したがって、その第２の端子に２進符号の「１」をあらわす電圧が入力されると、その静電容量Ｃに電荷がチャージされるが、並列に接続された抵抗Ｒが高抵抗であることからディスチャージされずに維持される。このため、第１のアドレスに書き込まれた、第１のデータを読み出したときに、その第２端子にチャージされた電荷が読み出され、はんだ付け不良が検知されない場合が生じる。
【００２４】
そこで、本実施形態では、第１のアドレスに第１のデータを書き込んだ後に、第２のアドレス、例えば「００００１０００００」（３２番地）を指定して第２のデータを書き込む（Ｓ１−２）。
【００２５】
このとき、第２のデータには、第１のデータの各ビットの論理をそれぞれ反転した補数、すなわち、「１０１０１０１０」を用いるので、はんだ付け不良が生じている端子には、２進符号の「０」をあらわす電圧、すなわちＧＲＡＮＤレベルの電圧が入力され、静電容量Ｃにチャージされていた電荷が放電される。
【００２６】
そして、第１のアドレスに書き込まれた、第１のデータを読み出したときは、その第２端子には、既に電荷がチャージされていないので、ＲＡＭの第１のアドレスに、２進符号の「１」が正しく書き込まれていれば「１」を読み出すことができるし、２進符号の「１」が正しく書き込まれていなければ「０」が読み出されるため、ＲＡＭが異常であることが検知される（Ｓ２）。
【００２７】
また、第１のアドレスに、例えば第１のデータ「１０１０１０１０」を書き込む（Ｓ１−１）と、はんだ付け不良が生じている端子には、２進符号の「０」をあらわす電圧、すなわちＧＲＡＮＤレベルの電圧が入力されるので、静電容量には電荷がチャージされない。そして、第２のアドレスに第２のデータを書き込む（Ｓ１−２）と、第２のデータは、第１のデータの補数、すなわち「０１０１０１０１」を用いるので、はんだ付け不良が生じている端子には、２進符号の「１」をあらわす電圧が入力され、静電容量Ｃに電荷がチャージされる。そして、第１のアドレスに書き込まれた、第１のデータを読み出したときは、その第２端子に電荷がチャージされているので、「１」が読み出され、第１のアドレスに書き込まれた２進符号の「０」が正しく書き込まれていないため、端子の不良が検知される（Ｓ２）。
【００２８】
このように、互いに異なるアドレスに、各ビットの論理をそれぞれ反転した補数を書き込んだ後、最初に書き込んだデータと読み出したデータとを比較すればメモリの異常を検知することができる上、書き込むデータを、最初に書き込んだデータの補数を用いて再度行うことにより、プリント基板にメモリをはんだ付けした後のはんだ付け不良を検知することができる。
【００２９】
【発明の効果】
以上、説明したように、本発明のメモリの検査方法によれば、相互に補数の関係にあるデータを用いることにより端子にチャージされる電荷を放電させながら読み出しを行うので、極めて短時間に、メモリ端子の不良を確実に検査することができる。
【図面の簡単な説明】
【図１】本実施形態のプリント基板上に実装されたメモリの検査方法を示すブロック図である。
【図２】プリント基板にはんだ付けされた半導体ＩＣメモリを示す模式図である。
【図３】図１のデータバスに接続されたＲＡＭのはんだ付け不良が発生している端子の等価回路を示す図である。
【図４】メモリの各アドレスにストアされているデータ配置を示す模式図である。
【図５】ＣＰＵにダウンロードされたＲＡＭ検査用のテストプログラムにしたがって、ＲＡＭの検査を実行する手順を示す図である。
【符号の説明】
１　アドレスバス
２　データバス
３　制御バス
５　端子
６　はんだ
１０　ＣＰＵ
２０　ＲＡＭ
３０　ＥＥＰＲＯＭ
４０　プリント基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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