(57)【要約】  【課題】  回路の性能に影響を及ぼすことなく集積回路の消費電力を低減する。  【解決手段】  リーケージを低減するために高スレショルドのアレイ・デバイスおよび選択された他のデバイスを備えた、スタティックＲＡＭ（ＳＲＡＭ）といったアレイを含み得る集積回路。高スレショルドのデバイスは、厚くしたゲート酸化膜または高ｋ誘電体ゲート酸化膜を有する。高スレショルドのデバイスは、例えばテスト回路といった非コア回路にも使用され得る。また、非クリティカル・パスが識別され、非クリティカル・パス・マージンが識別される。規定のスレショルドよりも高いデバイス・スレショルドが、非クリティカル・パス・マージンに基づき、非クリティカル・パスのＦＥＴのために選択される。非クリティカル・パス遅延が再チェックされ、再チェックに合格した非クリティカル・パスのＦＥＴは厚くしたゲート酸化膜で形成され、選択されなかったＦＥＴは通常のゲート酸化膜厚で形成される。  【選択図】  図１
2004185799.tif 000002
【特許請求の範囲】
【請求項１】
規定のデバイス設計スレショルド電圧を有するデバイスを含むクリティカル・パスとして識別された複数の論理パスと、
前記規定のデバイス設計スレショルド電圧を上回る設計スレショルド電圧を有し、第１の伝導端子において第１の供給電圧に接続され、第２の伝導端子において記憶ノードに接続されている選択されたデバイスを含む非クリティカル・パスとして識別された複数の論理パスと、
を含む集積回路（ＩＣ）。
【請求項２】
前記デバイスは電界効果トランジスタ（ＦＥＴ）である、請求項１のＩＣ。
【請求項３】
前記選択されたデバイスとしてのＦＥＴが高ｋ誘電体ゲート酸化膜を有する、請求項２のＩＣ。
【請求項４】
前記選択されたデバイスとしてのＦＥＴが、規定の設計ゲート酸化膜厚より厚いゲート酸化膜を有する、請求項２のＩＣ。
【請求項５】
前記ＩＣはＣＭＯＳ  ＩＣであり、前記ＣＭＯＳ  ＩＣはスタティックＲＡＭ（ＳＲＡＭ）セルのアレイを含み、前記ＳＲＡＭセルの各々は、１対のクロス結合インバータと、
前記設計スレショルド電圧を有する１対のＮＦＥＴパス・ゲートとを含み、
前記クロス結合インバータの各々は、
前記設計スレショルド電圧を有し、ドレイン−ソース・パスが記憶ノードと第１の供給電圧との間に接続されたＮＦＥＴと、
ドレイン−ソース・パスが記憶ノードと第２の供給電圧との間に接続されたＰＦＥＴとを含み、
前記記憶ノードが他方のクロス結合インバータのＮＦＥＴおよびＰＦＥＴの制御端子と接続されており、
ＮＦＥＴパス・ゲートの各々は、記記憶ノードと相補ビット線対の一方との間に接続されている、請求項２のＩＣ。
【請求項６】
前記ＩＣは、部分空乏型（ＰＤ）シリコン・オン・インシュレータ（ＳＯＩ）チップ上にある、請求項５のＩＣ。
【請求項７】
スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）セルのアレイを含むＳＲＡＭであって、前記ＳＲＡＭセルの各々は、１対のクロス結合インバータと、規定のデバイス設計スレショルド電圧を上回る設計スレショルド電圧を有する第１の伝導型の１対のＦＥＴパス・ゲートとを含み、
前記クロス結合インバータの各々は、
前記設計スレショルド電圧を有し、第１の伝導端子が第１の供給電圧に接続され、第２の伝導端子が記憶ノードに接続されている第１の伝導型の第１の電界効果トランジスタ（ＦＥＴ）と、
第１の伝導端子が第２の供給電圧に接続され、第２の伝導端子が前記記憶ノードに接続されている第２の伝導型の第２のＦＥＴとを含み、
前記第１のＦＥＴおよび前記第２のＦＥＴの制御端子は他方のクロス結合インバータの記憶ノードに接続されており、
前記ＦＥＴパス・ゲートの各々は、記憶ノードと相補ビット線対の一方との間に接続されている、ＳＲＡＭ。
【請求項８】
前記第１の伝導型はｎ型であり、前記第２の伝導型はｐ型である、請求項７のＳＲＡＭ。
【請求項９】
各セルのＮＦＥＴは高ｋ誘電体ゲート酸化膜を有する、請求項８のＳＲＡＭ。
【請求項１０】
各セルのＮＦＥＴは規定のゲート酸化膜厚より厚いゲート酸化膜を有する、請求項８のＳＲＡＭ。
【請求項１１】
各セルのＰＦＥＴは前記厚いゲート酸化膜厚を有する、請求項１０のＳＲＡＭ。
【請求項１２】
前記ＳＲＡＭは集積回路（ＩＣ）上にあり、前記ＩＣのテスト回路のＦＥＴが前記厚いゲート酸化膜を有する、請求項１１のＳＲＡＭ。
【請求項１３】
前記ＩＣの他の回路の選択されたＦＥＴが前記厚いゲート酸化膜を有する、請求項１２のＳＲＡＭ。
【請求項１４】
前記選択されたＦＥＴが識別された非クリティカル・パスにある、請求項１３のＳＲＡＭ。
【請求項１５】
少なくとも１つの識別された非クリティカル・パスが前記ＳＲＡＭの外部にある、請求項１３のＳＲＡＭ。
【請求項１６】
前記ＳＲＡＭは、部分空乏型（ＰＤ）シリコン・オン・インシュレータ（ＳＯＩ）チップ上にある、請求項９のＳＲＡＭ。
【請求項１７】
回路リーケージを最小限にする回路設計方法であって、
ａ）非クリティカル・パスを識別する工程と、
ｂ）非クリティカル・パスのデバイスについて規定のデバイス設計スレショルドを上回るデバイス設計スレショルドを識別する工程と、
ｃ）識別された前記デバイス設計スレショルドを前記非クリティカル・パスのデバイスに割り当てる工程と
を含む、回路設計方法。
【請求項１８】
前記デバイス設計スレショルドを割り当てるために設計ゲート酸化膜厚が選択され、前記設計ゲート酸化膜厚は規定の設計ゲート酸化膜厚より厚い、請求項１７の回路設計方法。
【請求項１９】
前記設計ゲート酸化膜厚は、非クリティカル・パス・マージンに基づいて選択される、請求項１８の回路設計方法。
【請求項２０】
前記回路はＳＲＡＭアレイを含み、割り当てる工程（ｃ）は、前記設計ゲート酸化膜厚を選択されたメモリ・セル・デバイスに割り当てる、請求項１９の回路設計方法。
【請求項２１】
前記設計ゲート酸化膜厚は全部のメモリ・セル・デバイスに割り当てられる、請求項２０の回路設計方法。
【請求項２２】
前記設計ゲート酸化膜厚はＳＲＡＭテスト回路のデバイスに割り当てられる、請求項２１の回路設計方法。
【請求項２３】
割り当てる工程（ｃ）は、識別された前記非クリティカル・パスにおいて前記デバイス設計スレショルドを有するデバイスを代替する工程と、到着が早いか遅いかを再チェックする工程とを含み、前記再チェックに合格した非クリティカル・パスのデバイスが前記デバイス設計スレショルドを割り当てられる、請求項１９の回路設計方法。
【請求項２４】
非クリティカル・パスを識別する工程（ａ）は、
前記規定の設計ゲート酸化膜厚に対応するデバイス・スレショルドに基づきブロック遅延を計算する工程と、
前記規定の設計ゲート酸化膜厚に対応するデバイス・スレショルドに基づきラッチ・セットアップおよびホールド時間を加える工程と、
クリティカル・パスを識別し、残りの全てのパスを非クリティカル・パスにする工程と
を含む、請求項２３の回路設計方法。
【請求項２５】
前記デバイス設計スレショルドを割り当てるために高ｋ酸化物が選択される、請求項１７の回路設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路の消費電力、詳細には、スタティックＲＡＭ（ＳＲＡＭ）の消費電力を低減することに関する。
【背景技術】
【０００２】
半導体技術およびチップ製造の進歩は、チップ供給電圧およびチップ・フィーチャ・サイズの対応した減少と結びつき、オンチップクロック周波数、単一チップ上のトランジスタ数およびダイサイズ自体の着実な増大をもたらしている。一般に、すべての他の因子が一定であれば、任意のクロック式装置によって消費される電力は、その内部でのスイッチングの頻度に関して直線的に増大する。従って、チップ供給電圧の減少にもかかわらず、チップ消費電力はやはり増大している。チップ・レベルおよびシステム・レベルの双方において、冷却およびパッケージングのコストは、このチップ・パワーの増大の自然な結果として次第に増加している。バッテリ寿命がきわめて重大なローエンド・システム（例えば、ハンドヘルド型、可搬型および携帯型のシステム）にとって、正味消費電力の低減は重要であるが、許容レベル以下への性能の劣化を伴ってはならない。
【０００３】
消費電力を最小限にするために、そのようなローエンド・システムにおいて（そして他のいずれでも）使用されるほとんどの集積回路（ＩＣ）は、ＣＭＯＳとして知られる周知の相補形絶縁ゲート電界効果トランジスタ（ＦＥＴ）技術で作られている。典型的なＣＭＯＳ回路は、対にされた相補形デバイス、すなわち通常同一信号によってゲートされる、ｐ型ＦＥＴ（ＰＦＥＴ）およびｎ型ＦＥＴ（ＮＦＥＴ）を含む。デバイスの対は、本質的に互いに反対である動作特性を有するので、一方のデバイス（例えばＮＦＥＴ）がオンで導通している（理想的には閉じたスイッチとしてモデル化される）時、他方のデバイス（ＰＦＥＴ）はオフで非導通であり（理想的には開いたスイッチとしてモデル化される）、逆もまた同様である。
【０００４】
例えば、ＣＭＯＳインバータは、電源電圧（Ｖｄｄ）と接地（ＧＮＤ）との間に接続されている直列接続のＰＦＥＴおよびＮＦＥＴの対である。両方が同じ入力によってゲートされ、両方が同じ出力を駆動し、ＰＦＥＴが出力をハイに引き、反対の入力信号状態でＮＦＥＴが出力をローに引く。理想的には、ＮＦＥＴのゲートがそのソースに対してある正のスレショルド電圧（ＶＴ）を下回ると、ＮＦＥＴはオフになる、すなわちスイッチは開く。ＶＴを上回ると、ＮＦＥＴはオンになって電流を流す、すなわちスイッチは閉じる。同様に、ＰＦＥＴは、そのゲートが自己のＶＴを上回るとオフになり、ＶＴを下回るとオンになる。従って、理想的には、特にＣＭＯＳインバータ、一般にはＣＭＯＳ回路は、いかなるスタティック（ＤＣ）電流も通さない。従って、理想的なＣＭＯＳ回路はいかなるＤＣ電力も使用せず、容量性負荷の充放電からの過渡電力を消費するにすぎない。
【０００５】
しかし実際には、回路負荷のための過渡電力は、ＣＭＯＳ回路によって消費される電力の一部を説明するにすぎない。典型的なＦＥＴはスイッチよりもずっと複雑である。ＦＥＴのドレイン−ソース電流（従って、消費される電力）は、回路条件およびデバイス電圧に依存する。ＦＥＴは、ＮＦＥＴの場合スレショルドより下で、ＰＦＥＴの場合その上で、サブスレショルド電流として知られるものを流すことが知られている。サブスレショルド電流は、デバイスのドレイン−ソース電圧（Ｖｄｓ）の大きさにつれて増大し、デバイスのＶＴの大きさにつれて減少する。とりわけ、ＶＴは、ゲート酸化膜厚および、ある程度はチャネル長に反比例し、それらの両方ともフィーチャ・サイズに関連する。さらに、チャネルまたはソースもしくはドレインへのゲート・リーケージ、およびゲート誘導ドレイン・リーケージ（ＧＩＤＬ）もまたスタティック電力に寄与し、特に酸化膜厚とも関連する。従って、チップ・フィーチャが縮小するにつれて、これらのリーケージ源もより顕著になる。これは特に、部分空乏型（ＰＤ）シリコン・オン・インシュレータ（ＳＯＩ）技術として知られるものにおいて当てはまり、この場合、サブスレショルド・リーケージが劇的に増大することが示されており、その結果、それは支配的なリーケージの源となり得る。例えば、最新のＩＣにおける数百万、さらには数十億というデバイス数を掛ければ、たとえ個々のデバイスにおける１００ピコアンペア（１００ｐＡ）のリーケージでさえ、１００ミリアンペア（１００ｍＡ）のオーダでのチップ・リーケージを結果的に生じる。
【０００６】
汎用および専用プロセッサといった論理チップの場合、負荷に無関係な電力消費は、論理全体にわたってかなり不規則に分布する。過渡電力が論理チップの消費電力を支配する傾向にある。しかし、ランダム・アクセス・メモリ（ＲＡＭ）および特にスタティックＲＡＭ（ＳＲＡＭ）といったアレイは、いずれかの１動作中に休止したままでいることができる大きなエリアを有する。従って、これらの休止エリアにおいて、リーケージは消費電力の著しい源になる可能性があり、ほとんど唯一の待機消費電力の源である。
【０００７】
典型的なＳＲＡＭアレイは、それぞれが本質的に、１対のパス・ゲートまたはワード線デバイスによって１対の相補形ビット線に選択的に結合される１対のクロス結合インバータである、ＳＲＡＭセルのアレイである。一般に、セルは、ｎワード線×ｍビット線（相補形ビット線対）×ｋビットに編成され得る。従って、ｋ個の（またはそれ以上の）サブアレイのうちの１つからの１ビットにアクセスすることは、ｎワード線のうちの１つを選択することを伴う。そのワード線により部分的に選択されたｍ個のセルのうち、（ｍビット線のうちの１つの）ただ１つだけが実際にアクセスされ得る。読出しの間に、ビット線対の各々は、センス・アンプのために十分な信号（例えば５０ｍＶ）を生じるために立上りまたは立下る。書込みの間、アクセスされているセルのビット線対は、少なくとも「レール・ツー・レール」と呼ばれるところまで、すなわち両極端（ＶｄｄおよびＧＮＤ）まで駆動され、そして、それらの書込み電圧の一部が短時間の間にセルに渡される。その後、ワード線は降下し、ビット線からセルを分離し、セルは書込まれたもののラッチを完了する。
【０００８】
インバータ負荷、インバータ・デバイスまたはレイアウトを問わず、クロス結合インバータにおけるいかなる不一致も、セルに一方の状態を他方の状態よりも有利にさせるセル感度または雑音を導入し得ることは周知である。こうしたセル感度は、セルの性能や信頼性を害する可能性があり、極端な場合、ＲＡＭを無用にしてしまうこともある。従って、一般に、セル設計者は、完全にバランスが取れたセルを設計するように努力する。
【０００９】
ローエンド・システムはいくつかのチップを含み得るので、各チップにおいて電力を低減することが重要である。しかし一般に、メモリは多数のそうしたチップを有している。特にローエンド・システムでは、それらのメモリ・チップはＳＲＡＭである。従って、ＳＲＡＭチップ電力は、含まれるＳＲＡＭチップの数とともに増大する。大きなチップ電力は単一の（例えばプロセッサ）チップの場合には許されるかもしれないが、ＳＲＡＭチップの数が増えると、その総チップ電力はシステム電力の相当部分を占め、許容可能なシステム・バッテリ寿命と許容不可能なシステム・バッテリ寿命との間に差異を生じさせ得る。従って、ＳＲＡＭ設計および、特にＳＲＡＭセル設計者は、消費電力の問題の、特に性能とリーケージとのバランスを図らなければならない。
【００１０】
従って、ＳＲＡＭチップ消費電力の低減に対する必要性が存在する。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明の目的は、回路の性能に影響を及ぼすことなく集積回路の消費電力を低減することである。
【００１２】
本発明の別の目的は、ＳＲＡＭ性能を低下させることなくＳＲＡＭ消費電力を低減することである。
【００１３】
本発明のさらに別の目的は、ＳＲＡＭアレイにおけるサブスレショルド・リーケージを低減することである。
【課題を解決するための手段】
【００１４】
本発明は、例えばバルク絶縁ゲートＦＥＴ、バルクＣＭＯＳ、ＰＤ  ＳＯＩ  ＣＭＯＳ、完全空乏型ＳＯＩまたは２重ゲートＣＭＯＳなどの特定技術に関して、ゲート酸化膜厚によるスレショルド電圧（ＶＴ）の変動に基づき、アレイにおいて、また選択された他のデバイスにおいて選択的に厚くしたゲート酸化膜を備えるスタティックＲＡＭ（ＳＲＡＭ）といったアレイを含み得る集積回路を提供する。一部または全部のアレイ・デバイスが厚くしたゲート酸化膜を有していてもよい。厚くした酸化膜は、例えばテスト回路といった非コア回路において使用され得る。また、非クリティカル・パスが識別され、非クリティカル・パス・マージンが識別され得る。厚くしたゲート酸化膜は、非クリティカル・パス・マージンに基づき非クリティカル・パスＦＥＴについて選択される。非クリティカル・パス遅延が再チェックされる。ＦＥＴは、再チェックに合格した全ての非クリティカル・パスについて選択された厚くしたゲート酸化膜で形成され、非選択ＦＥＴを含むアレイＦＥＴの場合は、通常のゲート酸化膜厚で形成される。
【００１５】
本発明の第１の態様によれば、規定のデバイス設計スレショルド電圧を有するデバイスを含むクリティカル・パスとして識別された複数の論理パスと、前記規定のデバイス設計スレショルド電圧を上回る設計スレショルド電圧を有し、第１の伝導端子において第１の供給電圧に接続され、第２の伝導端子において記憶ノードに接続されている選択されたデバイスを含む非クリティカル・パスとして識別された複数の論理パスと、を含む集積回路（ＩＣ）が提供される。
【００１６】
デバイスは電界効果トランジスタ（ＦＥＴ）であってもよく、選択されたデバイスとしてのＦＥＴは、高ｋ誘電体ゲート酸化膜、または規定の設計ゲート酸化膜厚より厚いゲート酸化膜を有するものであってよい。
【００１７】
また、第１の態様によるＩＣはＣＭＯＳ  ＩＣであってもよく、このＣＭＯＳ  ＩＣはスタティックＲＡＭ（ＳＲＡＭ）セルのアレイを含み、ＳＲＡＭセルの各々は、１対のクロス結合インバータと、前記設計スレショルド電圧を有する１対のＮＦＥＴパス・ゲートとを含み、クロス結合インバータの各々は、前記設計スレショルド電圧を有し、ドレイン−ソース・パスが記憶ノードと第１の供給電圧との間に接続されたＮＦＥＴと、ドレイン−ソース・パスが記憶ノードと第２の供給電圧との間に接続されたＰＦＥＴとを含み、記憶ノードが他方のクロス結合インバータのＮＦＥＴおよびＰＦＥＴの制御端子と接続されており、ＮＦＥＴパス・ゲートの各々が記憶ノードと相補ビット線対の一方との間に接続されているものであってよい。
【００１８】
第１の態様によるＩＣは、部分空乏型（ＰＤ）シリコン・オン・インシュレータ（ＳＯＩ）チップ上に形成することができる。
【００１９】
本発明の第２の態様によれば、ＳＲＡＭセルのアレイを含むＳＲＡＭであって、ＳＲＡＭセルの各々が、１対のクロス結合インバータと、規定のデバイス設計スレショルド電圧を上回る設計スレショルド電圧を有する第１の伝導型の１対のＦＥＴパス・ゲートとを含み、クロス結合インバータの各々が、前記設計スレショルド電圧を有し、第１の伝導端子が第１の供給電圧に接続され、第２の伝導端子が記憶ノードに接続されている第１の伝導型の第１の電界効果トランジスタ（ＦＥＴ）と、第１の伝導端子が第２の供給電圧に接続され、第２の伝導端子が記憶ノードに接続されている第２の伝導型の第２のＦＥＴとを含み、第１のＦＥＴおよび第２のＦＥＴの制御端子が他方のクロス結合インバータの記憶ノードに接続されており、ＦＥＴパス・ゲートの各々が、記憶ノードと相補ビット線対の一方との間に接続されている、ＳＲＡＭが提供される。
【００２０】
本発明の第２の態様において、第１の伝導型はｎ型であり、第２の伝導型はｐ型であってもよい。その場合、各セルのＮＦＥＴは、高ｋ誘電体ゲート酸化膜、または規定のゲート酸化膜厚より厚いゲート酸化膜を有するものであってもよい。各セルのＰＦＥＴが厚いゲート酸化膜厚を有するようにしてもよい。
【００２１】
本発明の第２の態様によるＳＲＡＭを集積回路（ＩＣ）上に形成した場合、このＩＣのテスト回路のＦＥＴまたは他の回路の選択されたＦＥＴが厚いゲート酸化膜を有するようにしてもよい。選択されたＦＥＴは、識別された非クリティカル・パスにあるのが好ましく、また少なくとも１つの識別された非クリティカル・パスはＳＲＡＭの外部にあってもよい。ＳＲＡＭは、部分空乏型（ＰＤ）シリコン・オン・インシュレータ（ＳＯＩ）チップ上に形成することができる。
【００２２】
本発明の第３の態様によれば、回路リーケージを最小限にする回路設計方法であって、ａ）非クリティカル・パスを識別する工程と、ｂ）非クリティカル・パスのデバイスについて規定のデバイス設計スレショルドを上回るデバイス設計スレショルドを識別する工程と、ｃ）識別されたデバイス設計スレショルドを非クリティカル・パスのデバイスに割り当てる工程とを含む、回路設計方法が提供される。
【００２３】
本発明の第３の態様において、デバイス設計スレショルドを割り当てるために、規定の設計ゲート酸化膜厚より厚い設計ゲート酸化膜厚が選択されてもよい。また、この設計ゲート酸化膜厚は、非クリティカル・パス・マージンに基づいて選択されてもよい。
【００２４】
本発明の第３の態様により設計される回路はＳＲＡＭアレイを含んでいてもよく、その場合、割り当てる工程（ｃ）は、設計ゲート酸化膜厚を選択されたまたは全てのメモリ・セル・デバイスに割り当てるものでもよい。また、設計ゲート酸化膜厚はＳＲＡＭテスト回路のデバイスに割り当てられてもよい。
【００２５】
また、割り当てる工程（ｃ）は、識別された非クリティカル・パスにおいてデバイス設計スレショルドを有するデバイスを代替する工程と、到着が早いか遅いかを再チェックする工程とを含み、この再チェックに合格した非クリティカル・パスのデバイスがデバイス設計スレショルドを割り当てられるようにしてもよい。
【００２６】
また、非クリティカル・パスを識別する工程（ａ）は、規定の設計ゲート酸化膜厚に対応するデバイス・スレショルドに基づきブロック遅延を計算する工程と、規定の設計ゲート酸化膜厚に対応するデバイス・スレショルドに基づきラッチ・セットアップおよびホールド時間を加える工程と、クリティカル・パスを識別し、残りの全てのパスを非クリティカル・パスにする工程とを含んでいてもよい。
【００２７】
本発明の第３の態様においては、デバイス設計スレショルドを割り当てるために高ｋ酸化物が選択されてもよい。
【発明を実施するための最良の形態】
【００２８】
ここで図面に目を向ければ、特に図１は、ＣＭＯＳとして知られる周知の相補形絶縁ゲート電界効果トランジスタ（ＦＥＴ）技術におけるスタティックＲＡＭ（ＳＲＡＭ）セル１００といった好ましい実施形態の６トランジスタ（６Ｔ）記憶ラッチの一例を示す。この技術は、規定の設計ルールのゲート酸化膜厚を有する。好ましくは、セル１００は、部分空乏型（ＰＤ）シリコン・オン・インシュレータ（ＳＯＩ）技術として知られているタイプのものである。セル・リーケージは、例えば、ゲート酸化膜を規定設計のゲート酸化膜厚よりも選択的に厚くする、または高ｋ誘電体でそれらのＦＥＴのゲート酸化膜を選択的に形成するなど、選択したセル１００のＦＥＴ対に増大したスレショルド電圧（ＶＴ）を選択的に付与することによって低減される。従って、適切な高ｋゲート誘電体を使用するかもしくはゲート酸化膜厚を増大させることによって、またはその両方によって、選択したデバイスのスレショルドは増大し、それに応じて、デバイス・リーケージは低減される。高ｋゲート誘電体の例は、Ａｌ２Ｏ３、ＺｒＯ２、ＨｆＯ２、ＩｎＯ２、ＬａＯ２およびＴａＯ２を含む。これらの高ｋ金属酸化物誘電体は例示としてのみ示されている。
【００２９】
ＳＲＡＭおよびＳＲＡＭセルに適用されるＣＭＯＳおよびＰＤ  ＳＯＩ  ＣＭＯＳに関するここでの本発明の説明は、例示にすぎないことに留意するべきである。本発明は、例えばバルク絶縁ゲートＦＥＴ、完全空乏型ＳＯＩ、２重ゲートＣＭＯＳ、ストレインドＳｉＧｅといったシリコン系デバイス構造を含む、あらゆる技術のほとんどあらゆる形式の回路に対するより広範な用途を有する。さらに、好ましい実施形態を、厚くしたゲート酸化膜に関して以下に説明するが、本発明は、上述のように高ｋ誘電体を使用するなどしてスレショルド電圧を選択的に増大させるかまたはサブスレショルド・リーケージを低減する他の方法にもあてはまる。従って、説明の単純さのために、厚くしたゲート酸化膜への言及はそのような他の方策を含む。
【００３０】
データは、１対のクロス結合インバータ１０２、１０４のセル１００に記憶される。第１のインバータ１０２は、Ｖｄｄと接地との間で直列に接続されたＮＦＥＴ  １０２ＮおよびＰＦＥＴ１０２Ｐを含む。第２のインバータ１０４は、Ｖｄｄと接地との間で直列に接続されたＮＦＥＴ１０４ＮおよびＰＦＥＴ１０４Ｐを含む。１対のパス・ゲート１０６、１０８が、クロス結合インバータ１０２、１０４の各々と各自のビット線対１１０、１１２との間に接続されている。ワード線１１４が、ワード方向の多数の並列ＳＲＡＭセル１００のパス・ゲート１１０、１１２を接続し、接続されたＳＲＡＭセルを部分的に選択する。一般に、共通のビット線対１１０、１１２は、ビット線方向すなわち列方向の多数の同一の並列ＳＲＡＭセル１００を接続する。各列のセル１００はそれぞれ、異なるワード線と接続されてＳＲＡＭアレイまたはサブアレイを形成する。各セル１００は、ビット線対１１０、１１２でのワード線１１４の交差によってアドレス／選択される。
【００３１】
従って、第１の好ましい実施形態によれば、厚くしたゲート酸化膜が、デバイスの対、より詳細には、ＮＦＥＴの対１０２Ｎ、１０４Ｎおよび１０６、１０８において形成される。各側でＮＦＥＴ１０２Ｎ、１０６および１０４Ｎ、１０８の両方とも厚くしたゲート酸化膜を有しており、それに対応してそれぞれ、増大したスレショルド電圧（ＶＴ＋）を有し、読出しおよび書込み動作の間の信号分配を維持する。好ましくは、４つのＮＦＥＴ  １０２Ｎ、１０４Ｎ、１０６および１０８のゲート酸化膜は同一であり、ＳＲＡＭチップでの標準のゲート酸化膜厚より厚い。また、パス・ゲート１０６および１０８が厚くしたゲート酸化膜を有するので、ゲート・キャパシタンスは対応して低減され、接続された全てのパス・ゲート１０６、１０８のキャパシタンスを含むワード線キャパシタンスも同様に低減される。別の好ましい実施形態において、ＰＦＥＴ１０２Ｐ、１０４Ｐもまた、ＮＦＥＴ１０２Ｎ、１０４Ｎ、１０６および１０８と同一の、厚くしたゲート酸化膜を有するようにしてもよい。ゲート酸化膜の厚さ、従ってデバイスのスレショルドを増大させることによって、デバイス・リーケージは個々のセル１００において劇的に低減される。従って、アレイにおけるセル１００の数だけ存在するこのセル・リーケージの低減は、ＳＲＡＭマクロ、特に最新のＳＲＡＭチップにとって、著しい省電力につながる。
【００３２】
図２および図３は、典型的な最新ＰＤ  ＳＯＩ  ＣＭＯＳ技術のセルに関するセル・ゲート酸化膜厚の変化による性能および電力の変化の一例を示す。この例において、ゲート酸化膜厚が０．１ｎｍ増加するごとに、セル性能は４％低下するが、リーケージは８％低減される。従って、アレイ・デバイスのゲート酸化膜を選択的に厚くすることによって、８％の改善が実現され得る。
【００３３】
しかし、上述の通り、ＳＲＡＭサポート回路および論理回路への本発明の適用は一般に、ＳＲＡＭアレイ・リーケージを低減することによって実現されるところ以上の付加的な電力の低減を生じる。詳細には、セル・リーケージの低減に加え、デコーダ、アドレス／データ入出力バッファといった非アレイ回路および無関係なチップ論理においても同様にリーケージが低減される。さらに、本発明のリーケージ低減方法は、後述するように汎用論理回路にも適用できる。本質的に、デバイス・リーケージは、例えばゲート酸化膜を厚くさせるか、または非クリティカル・パスのデバイスに高誘電体ゲート酸化膜を使用することによって、あらゆる非クリティカル・パスにおいて低減される。従って、まず、ゲート酸化膜厚（または１つ以上の選択した高ｋ誘電体）に応じたデバイス・スレショルドの変化が、特定の技術、例えば０．１μｍ  ＰＤ  ＳＯＩ  ＣＭＯＳについて特徴づけられる。非クリティカル・パス、すなわちクリティカル・パスよりも前に完了するパス、および、特にそのような完了に使用可能な最大時間を識別するために、パス遅延が回路（例えば、ＳＲＡＭチップ、マクロなど）について特徴づけられる。クリティカル・パスと非クリティカル・パスとの間のマージンに基づきクリティカル・パス・マージンが識別される。（厚くしたゲート酸化膜または高ｋ誘電体を有する）リーケージ低減デバイスが、クリティカル・パス・マージンに基づいて、識別された非クリティカル・パスのＦＥＴに選択される。パス遅延は再チェックされて、より高いスレショルドのデバイスを伴う識別された非クリティカル・パスを確認する。非クリティカル・パスＦＥＴおよび選択アレイＦＥＴは、選択された高ｋ誘電体または厚くしたゲート酸化膜により形成され、非選択ＦＥＴは通常のゲート酸化膜厚を有する。
【００３４】
図４は、例えばＳＲＡＭチップ、ＳＲＡＭマクロなどの好ましい実施形態のアレイ１２０のブロック図の一例を示す。アレイ１２０は、ずっと大規模でより複雑な集積回路（図示せず）の一部であってもよく、レジスタ・ファイルまたは他のアレイであってもよい。簡単のため、ここではアレイ１２０はＳＲＡＭとする。ＳＲＡＭ１２０は、好ましい実施形態のセル（図１の１００）のアレイ１２２を含む。ワード・デコーダ１２４およびビット・デコーダ１２６が、アレイ１２２内のセルを選択する。センス・アンプ１２８は、例えば図１のビット線対１１０、１１２に接続されたビット線（図示せず）上のデータ信号を検出する。データおよびアドレスが、アドレス／データ入出力１３０を通じてチップとの間でやり取りされる。ＲＡＭチップの動作は、クロック１３４によって同期され調時されるグルー論理１３２によって制御される。自己テスト論理１３６（例えば、スキャン・チェーンにおけるスキャン・ラッチなど）といった非コア論理が備わっており、主にチップの初期化または起動時にアクティブであり、一般に、はるかにゆったりした制約の下で動作する。従って、この好ましい実施形態では、ＶＴ＋デバイスはアレイ１２２および自己テスト論理１３６にのみ含まれる。しかし、他の非クリティカル・パスが、ＳＲＡＭ１２０自体または他のチップ回路に存在し得る。これらの他の非クリティカル・パスは、リーケージの源であるが、それらはアレイの一部または自己テスト論理１３６の一部ではないので、リークがあっても構わない。
【００３５】
図５は、図４の実施形態の変種である別の好ましい実施形態におけるデバイス選択のためのフローチャート１４０を示しており、ここにおいて、これらの付加的なパスは識別され、ＶＴ＋デバイスは選択的に代替される。この好ましい実施形態において、アレイ１２２および自己テスト論理１３６に加え、ＶＴ＋デバイス（例えば厚いゲート酸化膜のデバイス）は、例えばグルー論理１３２といった非クリティカル・パス、および、任意選択としてＳＲＡＭ１２０の外部の論理においても、選択的に形成される。従って、例えば図２および図３の例におけるようなデータを付与することによって製造工程を十分に特徴づけた後、クリティカル・パス分析が例えば図４の１３０といったＳＲＡＭ設計で実行され、これはステップ１４２において、個々のパス、ＳＲＡＭ論理ブロックまたは各個別回路による遅延を計算することによって開始する。ステップ１４４において、セットアップおよびホールド時間が個々のラッチに割り当てられる。ステップ１４６において、非クリティカル・パスが識別される。ステップ１４８において、クリティカル・パス分析、すなわち非クリティカル・パス対クリティカル・パスのマージンに基づき、ＶＴ＋デバイスが選択される。ステップ１５０において、その結果は非クリティカル・パスのＶＴ＋デバイスと照合され、遅延、特に、早期モード（early mode）および遅れモード（latemode）の遅延の再計算またはワーストケース／ベストケース分析が実行される。ステップ１５２において、ＶＴ＋デバイスが、ステップ１５０のタイミング分析に合格した個々のパスに割り当てられ、さもなければ通常のゲート酸化膜が使用される（ステップ１５４）。好ましい実施形態のチップは、この割り当てに基づくデバイス・ゲート酸化膜により製造される。ＶＴ＋デバイスのためのデバイス・ゲート酸化膜の選択は、非クリティカル・パスのデバイス・リーケージを低減してチップ消費電力をさらに低減する。
【００３６】
別のより精密な実施形態では、（例えば、いくつかの酸化膜厚に対応する）いくつかのＶＴ＋デバイスが、識別された非クリティカル・パスで使用可能なマージンに応じて割り当てられる。また、そのような割り当ては反復的に行われ、選択されたパスの個別のブロックにゲート酸化膜厚が選択的に割り当てられる。また、（ある方向が他の方向におけるよりも長い、例えばハイからローへの遷移の方がローからハイへの遷移よりも長い）非対称パスの場合は、厚くした酸化膜が、短い方のパスのデバイス（例えば、交互に配置されたＮＦＥＴおよびＰＦＥＴ）のために選択され得る。
【００３７】
このようにして、セル・リーケージは、好ましい実施形態のＳＲＡＭで低減され、ＳＲＡＭ消費電力、特にＳＲＡＭ待機電力を低減する。さらに、非クリティカル・パスのデバイス・スレショルドを調整することによって、省電力は、非コア回路と、選択的にチップ・コア論理およびサポート回路との双方において、実現され得る。
【００３８】
以上、本発明の好ましい実施形態を説明したが、本発明の精神および範囲を逸脱することなく様々な修正および変更が当業者には想起されるであろう。そうした変更および修正はすべて特許請求の範囲に記載された本発明の技術的範囲に含まれるものである。従って、事例および図面は、制限的ではなく例示的なものとしてみなすべきである。
【図面の簡単な説明】
【００３９】
【図１】好ましい実施形態の６トランジスタ（６Ｔ）スタティックＲＡＭ（ＳＲＡＭ）セルの一例を示す図である。
【図２】典型的な最新ＰＤ  ＳＯＩ  ＣＭＯＳ技術におけるセル・ゲート酸化膜厚の変化による性能および電力の変化の一例を示す図である。
【図３】典型的な最新ＰＤ  ＳＯＩ  ＣＭＯＳ技術におけるセル・ゲート酸化膜厚の変化による性能および電力の変化の一例を示す図である。
【図４】好ましい実施形態のＳＲＡＭのブロック図の一例を示す図である。
【図５】図４の実施形態の変種である別の好ましい実施形態におけるデバイス選択のためのフローチャートを示す図である。
【符号の説明】
【００４０】
１００  セル
１０２、１０４  インバータ
１０６、１０８  パス・ゲート
１１０、１１２  ビット線対
１１４  ワード線
１２０  ＳＲＡＭ
１２２  アレイ
１２４  ワード・デコーダ
１２６  ビット・デコーダ
１２８  センス・アンプ
１３０  アドレス／データ入出力
１３２  グルー論理
１３４  クロック
１３６  自己テスト論理
【図１】
2004185799.tif 000003
【図２】
2004185799.tif 000004
【図３】
2004185799.tif 000005
【図４】
2004185799.tif 000006
【図５】
2004185799.tif 000007