(57)【要約】【課題】出力部のｎチャネル形ＭＯＳゲートデバイスのゲート−ソース間に制御回路の電源電圧以下で、５Ｖ未満のゲート電圧を印加できる半導体集積回路装置を提供する。【解決手段】制御回路１の出力とＮ１のソースの間に２つの抵抗（Ｒ１、Ｒ２）と定電圧ダイオードＺＤ１で構成される抵抗分圧回路１ａを接続し、抵抗Ｒ１、抵抗Ｒ２で制御回路の出力電圧を分圧してＮ１のゲートに入力することで、５Ｖ未満のゲート電圧をＮ１のゲートに入力することができる。【選択図】　　　　図１
2004129101.tif 000002
【特許請求の範囲】
【請求項１】
出力部に外部負荷を駆動するｎチャネル形ＭＯＳゲートデバイスと該ｎチャネル形ＭＯＳゲートデバイスのスイッチング動作を制御する制御回路を備えた半導体集積回路装置において、
前記ｎチャネル形ＭＯＳゲートデバイスのゲートとソース間に印加されるゲート電圧が、前記制御回路を動作させるための電源電圧よりも低く、前記ゲート電圧を５Ｖ未満とすることを特徴とする半導体集積回路装置。
【請求項２】
前記出力部のｎチャネル形ＭＯＳゲートデバイスのゲートとソース間に印加されるゲート電圧を、前記制御回路の出力点と前記ｎチャネル形ＭＯＳゲートデバイスのソースとの間に接続される複数個直列接続した抵抗体と、該複数個の抵抗体の最高電位端にカソードが接続し、最低電位端にアノードが接続した定電圧ダイオードとで構成される抵抗分圧回路によって、前記制御回路からの出力電圧を分圧した電圧とすることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
前記出力部のｎチャネル形ＭＯＳゲートデバイスのゲートとソース間に印加されるゲート電圧を、前記制御回路の出力点と前記ｎチャネル形ＭＯＳゲートデバイスのソースとの間に接続される複数個直列接続したダイオードと、該複数個直列接続したダイオードの最高電位端にカソードが接続し、最低電位端にアノードが接続した定電圧ダイオードとで構成されるダイオード分圧回路の前記直列接続したダイオードの順電圧降下を利用して、前記制御回路からの出力電圧を分圧した電圧とすることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項４】
２つのｎチャネル形ＭＯＳゲートデバイスによって構成されたトーテムポール回路を出力部に備え、該トーテムポール回路の上アーム側ｎチャネル形ＭＯＳゲートデバイスを駆動するためのレベルシフタ回路、ならびに前記トーテムポール回路のスイッチング動作を制御する制御回路を備えた半導体集積回路装置において、
前記トーテムポール回路の下アーム側ｎチャネル形ＭＯＳゲートデバイスのゲートとソース間に印加されるゲート電圧を、前記制御回路の出力点と前記下アーム側ｎチャネル形ＭＯＳゲートデバイスのソースとの間に接続される複数個直列接続した抵抗体と、該複数個の抵抗体の最高電位端にカソードが接続し、最低電位端にアノードが接続した定電圧ダイオードとで構成される抵抗分圧回路によって、前記制御回路からの出力電圧を分圧した電圧とし、該ゲート電圧を５Ｖ未満とすることを特徴とする半導体集積回路装置。
【請求項５】
２つのｎチャネル形ＭＯＳゲートデバイスによって構成されたトーテムポール回路を出力部に備え、該トーテムポール回路の上アーム側ｎチャネル形ＭＯＳゲートデバイスを駆動するためのレベルシフタ回路と該レベルシフタの出力信号で駆動されるｐチャネル形ＭＯＳゲートデバイス、ならびに前記トーテムポール回路のスイッチング動作を制御する制御回路を備えた半導体集積回路装置において、
前記トーテムポール回路の下アーム側ｎチャネル形ＭＯＳゲートデバイスのゲートとソース間に印加されるゲート電圧を、前記制御回路の出力点と前記下アーム側ｎチャネル形ＭＯＳゲートデバイスのソースとの間に接続される複数個直列接続したダイオードと、該複数個直列接続したダイオードの最高電位端にカソードが接続し、最低電位端にアノードが接続した定電圧ダイオードとで構成されるダイオード分圧回路の前記直列接続したダイオードの順電圧降下を利用して、前記制御回路からの出力電圧を分圧した電圧とし、該ゲート電圧を５Ｖ未満とすることを特徴とする半導体集積回路装置。
【請求項６】
２つのｎチャネル形ＭＯＳゲートデバイスによって構成されたトーテムポール回路を出力部に備え、該トーテムポール回路の上アーム側ｎチャネル形ＭＯＳゲートデバイスを駆動するためのレベルシフタ回路と該レベルシフタの出力信号で駆動されるｐチャネル形ＭＯＳゲートデバイス、ならびに前記トーテムポール回路のスイッチング動作を制御する制御回路を備えた半導体集積回路装置において、
前記トーテムポール回路の上アーム側ｎチャネル形ＭＯＳゲートデバイスのゲートとソース間に印加されるゲート電圧を、前記ｐチャネル形ＭＯＳゲートデバイスのドレインと上アーム側ｎチャネル形ＭＯＳゲートデバイスのソースとの間に接続される複数個直列接続した抵抗体と、該複数個の抵抗体の最高電位端にカソードが接続し、最低電位端にアノードが接続した定電圧ダイオードとで構成される抵抗分圧回路によって、前記ｐチャネル形ＭＯＳゲートデバイスのドレインと前記上アーム側ｎチャネルＭＯＳゲートデバイスのソースとの間の電圧を分圧した電圧とし、該ゲート電圧を５Ｖ未満とすることを特徴とする半導体集積集積回路装置。
【請求項７】
２つのｎチャネル形ＭＯＳゲートデバイスによって構成されたトーテムポール回路を出力部に備え、該トーテムポール回路の上アーム側ｎチャネル形ＭＯＳゲートデバイスを駆動するためのレベルシフタ回路と該レベルシフタの出力信号で駆動されるｐチャネル形ＭＯＳゲートデバイス、ならびに前記トーテムポール回路のスイッチング動作を制御する制御回路を備えた半導体集積回路装置において、
前記トーテムポール回路の上アーム側ｎチャネル形ＭＯＳゲートデバイスのゲートとソース間に印加されるゲート電圧を、前記ｐチャネル形ＭＯＳゲートデバイスのドレインとｎチャネル形ＭＯＳゲートデバイスのソースとの間に接続される複数個直列接続したダイオードと、該複数個直列接続したダイオードの最高電位端にカソードが接続し、最低電位端にアノードが接続した定電圧ダイオードとで構成されるダイオード分圧回路の前記直列接続したダイオードの順電圧降下を利用して、前記ｐチャネル形ＭＯＳゲートデバイスのドレインと前記上アーム側ｎチャネル形ＭＯＳゲートデバイスのソースとの間の電圧を分圧した電圧とし、該ゲート電圧を５Ｖ未満とすることを特徴とする半導体半導体集積回路装置。
【請求項８】
前記トーテムポール回路の上アーム側ｎチャネル形ＭＯＳゲートデバイスのゲートとソース間に印加されるゲート電圧が、前記制御回路を動作させるための電源電圧よりも低いことを特徴とする請求項６または７に記載の半導体集積回路装置。
【請求項９】
前記抵抗体が、ｎチャネル形ＭＯＳゲートデバイスであることを特徴とする請求項２、４および６のうちいずれか一項に記載の半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、外部負荷を駆動するためのｎチャネル形ＭＯＳゲートデバイスを出力部に搭載した半導体集積回路装置に関する。
【０００２】
【従来の技術】
近年のＭＯＳゲートデバイスを用いた回路技術の進歩はＭＯＳゲートデバイスによるアナログ回路の実現を可能とし、ＭＯＳゲートデバイスを用いた半導体集積回路装置（以下、ＭＯＳ集積回路と略す）の応用分野を大きく広げている。また、半導体微細化技術ならびに素子間分離技術の進歩により、ＭＯＳ集積回路の高集積化とその高耐圧化が可能となっている。特に、高耐圧ＭＯＳゲートデバイスとそれを制御する低耐圧ＭＯＳゲートデバイスを同一基板上に集積したパワーＩＣは、電源システムやモータ駆動システム、またＬＣＤ（液晶ディスプレー）やＰＤＰ（プラズマディスプレーパネル）などのディスプレイ駆動システムに広く適用されている。
【０００３】
ＭＯＳ集積回路では、ハイサイドスイッチなどの特殊な用途を除いて、負荷を駆動するデバイスにはｎチャネル形ＭＯＳゲートデバイスが適用される。これは、オン抵抗がｐチャネル形ＭＯＳゲートデバイスよりも低いこと、またデバイスの基準電圧を制御回路部の基準電圧に一致させることができることによる。
【０００４】
ｎチャネル形ＭＯＳゲートデバイスを出力部に搭載したＭＯＳ集積回路の一例を図６に示す。この回路では負荷を駆動するｎチャネル形ＭＯＳＦＥＴ（Ｎ１）とそれを制御する制御回路１によって構成されている。制御回路は電源電圧ＶＬによって動作し、入力信号Ｖｉｎによってその動作が制御される。そして、この制御回路の動作に応じて出力デバイスＮ１のゲート−ソース間に電源電圧ＶＬが入力され、Ｎ１のオン・オフ動作が制御される。Ｎ１のドレイン端子は負荷が接続される出力端子（Ｖｏｕｔ）と接続しており、Ｎ１の動作に応じて負荷が駆動される。
【０００５】
本回路では出力デバイスＮ１の基準電圧を制御回路の基準電圧Ｖｓｓと一致させることができるため、Ｎ１を駆動するためのレベルシフタ回路を必要としない。
【０００６】
図７に、２つのｎチャネル形ＭＯＳＦＥＴ（Ｎ２、Ｎ３）からなるトーテムポール回路２ａとその周辺回路で構成された半導体集積回路装置の例を示す（例えば、特許文献１参照）。この回路ではＶｏｕｔ端子に負荷が接続される。また、ＶＨ端子には出力側電源が接続される。３ａは上アーム側デバイスＮ３を駆動するための回路であり、本回路ではｐチャネル形ＭＯＳＦＥＴ（Ｐ１）と定電圧ダイオードＺＤ（ツェナーダイオード）、抵抗Ｒから構成されている。この３ａは前段のレベルシフト回路２からの信号を受けて動作する。また、レベルシフト回路２はその前段にある制御回路１によって動作する。
【０００７】
本回路の下アーム側デバイスＮ２の駆動は図６と同様に制御回路１からの出力信号によって制御され、Ｎ２のゲート−ソース間には制御回路の電源電圧ＶＬが印加されることになる。一方、上アーム側デバイスＮ３のゲート−ソ−ス間に印加される電圧はｐチャネル形ＭＯＳＦＥＴ（Ｐ１）から流れる電流と抵抗Ｒの電圧ドロップにより発生し、その大きさは定電圧ダイオードＺＤの逆方向耐圧で制限される。したがって、上アーム側デバイスＮ３のゲート−ソース間に入力される電圧の大きさは定電圧ダイオードＺＤの逆方向耐圧で決まることになる。また、Ｎ２のオフはｎチャネル形ＭＯＳＦＥＴ（Ｎ６）をオフさせることによって行う。
【０００８】
図７のトーテムポール回路は、ｐチャネル形ＭＯＳＦＥＴとｎチャネル形ＭＯＳＦＥＴで構成されるプッシュプル回路と比較して大電流化が容易である。そのため、大電流を必要とするモータ駆動用パワーＩＣやディスプレイ駆動用パワーＩＣに広く適用されている。なお、これらのパワーＩＣでは出力側電源端子ＶＨに数十Ｖ以上の電圧が印加される。そのため、Ｎ２およびＮ３、Ｐ１、またレベルシフト回路を構成するデバイスには高耐圧デバイスが適用される。
【０００９】
図６および図７の出力部に搭載されるＮ１、Ｎ２、Ｎ３のデバイスパラメータ（チャネル長さ、幅などでデバイススペックともいう）は要求耐圧と要求電流の大きさによって通常は最適設計される。しかし最適設計した後で、顧客からＮ１、Ｎ２、Ｎ３の電流駆動能力の低下の要求が出た場合や、最適設計されずに、集積回路製造後に要求電流の大きさより大きくなる場合には、デバイスの電流駆動能力を低下させる必要が生じる。
【００１０】
特に、負荷がコンデンサのようなＰＤＰなどでは、この駆動電流値が大きい（電流駆動能力が大きい）と、コンデンサの充電が急激に行われ電磁ノイズが放射されるという不都合を生じる。
【００１１】
この電流駆動能力を低下させる方法として、（１）デバイスパラメータを変更する方法と、（２）デバイスのゲート−ソース間電圧を制御する方法がある。
（１）の具体的な方法として、デバイスサイズの変更やチャネル領域の削除などが挙げられる。この方法は集積回路製造工程における複数層のパターン変更をともなうため、製造コストが増大する。また、デバイスパラメータを変更したパターンを用いて製造したデバイスの電流駆動能力は、製造前には確認できず、製造後にしか確認できない。そのため、設計通りの電流駆動能力が得られないという場合が生じる。
（２）の手法では、素子電流のゲート−ソース間電圧依存性を、デバイス単体を用いてあらかじめ把握することができる。このため、電流調整を確実に行うことができる。また、デバイスパラメータの変更を行わないため、複数層のパターンの変更もなく、製造コストが（１）の方法に比べて非常に小さくなる。この（２）の手法を、図６と図８を用いて説明する。
【００１２】
図８は５０Ｖ耐圧のｎチャネル形ＭＯＳＦＥＴの電流−電圧特性の一例である。Ｖｇはゲート−ソース間電圧、Ｖｄはドレイン−ソース間電圧、そしてＩｄはドレイン−ソース間電流を示す。この素子を図６のＮ１として適用し、制御回路の電源電圧ＶＬを５Ｖ、要求出力電流を２５ｍＡとした場合について考える。
【００１３】
Ｎ１のゲート−ソース間に５Ｖの電圧が印加されると、Ｎ１には５０ｍＡ近い電流が流れることが図８の波形からわかる。したがって、図６のＶｏｕｔには過大な出力電流が流れることになり、電流低減のための調整が必要になる。ここで図８の波形を眺めると、Ｖｇ＝３Ｖ時のＮ１には約２６ｍＡ程度の電流が流れることがわかる。したがって、図６の回路においてＮ１のゲート−ソース間電圧を３Ｖに設定することで、出力電流を２５ｍＡに調整することが可能となる。この方法ではＮ１のデバイスパラメータを変更することなく、要求電流へのあわせ込みを確実に行うことができる。
【００１４】
【特許文献１】
特開平１１−６８５４０号公報
【００１５】
【発明が解決しようとする課題】
しかし、図６の回路ではＮ１のゲート−ソース間電圧を３Ｖにすることが不可能である。すなわち、３ＶにするためにはＶＬを３Ｖにする必要があり、これを実行すると制御回路の動作電圧も３Ｖとなり、制御回路の誤動作が発生する。また、Ｎ１のゲート−ソース間に定電圧ダイオード（ツェナーダイオード）を挿入する方法も考えられるが、５Ｖ未満の定電圧ダイオードを形成することは不可能なため、この方法も実現できない。したがって、（１）の調整方法しか実行できない。
【００１６】
このことは図７の回路においても同様である。すなわち、図７のトーテムポール回路における上アーム側デバイスＮ３のゲート−ソース間電圧を５Ｖ未満にすることは定電圧ダイオードの性能から不可能であり、上アーム側デバイスＮ３の電流調整はデバイススペックを変更する方法しか実行できない。当然、下アーム側デバイスＮ２に対しても５Ｖ未満のゲート−ソース間電圧で駆動することは不可能である。
【００１７】
以上のように、出力部にｎチャネル形ＭＯＳゲートデバイスを搭載した集積回路において制御回路の電源電圧が５Ｖ以上の場合では、出力デバイスのゲート−ソース間に５Ｖ未満の電圧を印加することが不可能である。このため、集積回路製造後の電流調整にはデバイススペックの変更で対応するしかない。このデバイススペックの変更は集積回路製造工程における複数層のパターン変更をともない、それだけの調整時間とコストが必要になる。またこの方法では、調整したデバイスの電流駆動能力を、電流調整されたデバイスが製造された後にしか確認できない。そのため、調整通りの電流を得られないという危険がある。
【００１８】
この発明の目的は，出力部のｎチャネル形ＭＯＳゲートデバイスのゲート−ソース間に制御回路の電源電圧以下で、５Ｖ未満のゲート電圧を印加できる半導体集積回路装置を提供することにある。
【００１９】
【課題を解決するための手段】
前記の目的を達成するために、出力部に外部負荷を駆動するｎチャネル形ＭＯＳゲートデバイスと該ｎチャネル形ＭＯＳゲートデバイスのスイッチング動作を制御する制御回路を備えた半導体集積回路装置において、前記ｎチャネル形ＭＯＳゲートデバイスのゲートとソース間に印加されるゲート電圧が、前記制御回路を動作させるための電源電圧よりも低く、前記ゲート電圧を５Ｖ未満とする。
【００２０】
また、前記出力部のｎチャネル形ＭＯＳゲートデバイスのゲートとソース間に印加されるゲート電圧を、前記制御回路の出力点と前記ｎチャネル型ＭＯＳゲートデバイスのソースとの間に接続される複数個直列接続した抵抗体と、該複数個の抵抗体の最高電位端にカソードが接続し、最低電位端にアノードが接続した定電圧ダイオードとで構成される抵抗分圧回路によって、前記制御回路からの出力電圧を分圧した電圧とするとよい。
【００２１】
また、前記出力部のｎチャネル形ＭＯＳゲートデバイスのゲートとソース間に印加されるゲート電圧を、前記制御回路の出力点と前記ｎチャネル形ＭＯＳゲートデバイスのソースとの間に接続される複数個直列接続したダイオードと、該複数個直列接続したダイオードの最高電位端にカソードが接続し、最低電位端にアノードが接続した定電圧ダイオードとで構成されるダイオード分圧回路の前記直列接続したダイオードの順電圧降下を利用して、前記制御回路からの出力電圧を分圧した電圧とするとよい。
【００２２】
また、２つのｎチャネル形ＭＯＳゲートデバイスによって構成されたトーテムポール回路を出力部に備え、該トーテムポール回路の上アーム側ｎチャネル形ＭＯＳゲートデバイスを駆動するためのレベルシフタ回路、ならびに前記トーテムポール回路のスイッチング動作を制御する制御回路を備えた半導体集積回路装置において、前記トーテムポール回路の下アーム側ｎチャネル形ＭＯＳゲートデバイスのゲートとソース間に印加されるゲート電圧を、前記制御回路の出力点と前記下アーム側ｎチャネル形ＭＯＳゲートデバイスのソースとの間に接続される複数個直列接続した抵抗体と、該複数個の抵抗体の最高電位端にカソードが接続し、最低電位端にアノードが接続した定電圧ダイオードとで構成される抵抗分圧回路によって、前記制御回路からの出力電圧を分圧した電圧とし、該ゲート電圧を５Ｖ未満とするとよい。
【００２３】
また、２つのｎチャネル形ＭＯＳゲートデバイスによって構成されたトーテムポール回路を出力部に備え、該トーテムポール回路の上アーム側ｎチャネル形ＭＯＳゲートデバイスを駆動するためのレベルシフタ回路と該レベルシフタの出力信号で駆動されるｐチャネル形ＭＯＳゲートデバイス、ならびに前記トーテムポール回路のスイッチング動作を制御する制御回路を備えた半導体集積回路装置において、前記トーテムポール回路の下アーム側ｎチャネル形ＭＯＳゲートデバイスのゲートとソース間に印加されるゲート電圧を、前記制御回路の出力点と前記下アーム側ｎチャネル形ＭＯＳゲートデバイスのソースとの間に接続される複数個直列接続したダイオードと、該複数個直列接続したダイオードの最高電位端にカソードが接続し、最低電位端にアノードが接続した定電圧ダイオードとで構成されるダイオード分圧回路の前記直列接続したダイオードの順電圧降下を利用して、前記制御回路からの出力電圧を分圧した電圧とし、該ゲート電圧を５Ｖ未満とするとよい。
【００２４】
また、２つのｎチャネル形ＭＯＳゲートデバイスによって構成されたトーテムポール回路を出力部に備え、該トーテムポール回路の上アーム側ｎチャネル形ＭＯＳゲートデバイスを駆動するためのレベルシフタ回路と該レベルシフタの出力信号で駆動されるｐチャネル形ＭＯＳゲートデバイス、ならびに前記トーテムポール回路のスイッチング動作を制御する制御回路を備えた半導体集積回路装置において、前記トーテムポール回路の上アーム側ｎチャネル形ＭＯＳゲートデバイスのゲートとソース間に印加されるゲート電圧を、前記ｐチャネル形ＭＯＳゲートデバイスのドレインと上アーム側ｎチャネル形ＭＯＳゲートデバイスのソースとの間に接続される複数個直列接続した抵抗体と、該複数個の抵抗体の最高電位端にカソードが接続し、最低電位端にアノードが接続した定電圧ダイオードとで構成される抵抗分圧回路によって、前記ｐチャネル形ＭＯＳゲートデバイスのドレインと前記上アーム側ｎチャネル形ＭＯＳゲートデバイスのソースとの間の電圧を分圧した電圧とし、該ゲート電圧を５Ｖ未満とするとよい。
【００２５】
また、２つのｎチャネル形ＭＯＳゲートデバイスによって構成されたトーテムポール回路を出力部に備え、該トーテムポール回路の上アーム側ｎチャネル形ＭＯＳゲートデバイスを駆動するためのレベルシフタ回路と該レベルシフタの出力信号で駆動されるｐチャネル形ＭＯＳゲートデバイス、ならびに前記トーテムポール回路のスイッチング動作を制御する制御回路を備えた半導体集積回路装置において、前記トーテムポール回路の上アーム側ｎチャネル形ＭＯＳゲートデバイスのゲートとソース間に印加されるゲート電圧を、前記ｐチャネルＭＯＳゲートデバイスのドレインとｎチャネル形ＭＯＳゲートデバイスのソースとの間に接続される複数個直列接続したダイオードと、該複数個直列接続したダイオードの最高電位端にカソードが接続し、最低電位端にアノードが接続した定電圧ダイオードとで構成されるダイオード分圧回路の前記直列接続したダイオードの順電圧降下を利用して、前記ｐチャネル形ＭＯＳゲートデバイスのドレインと前記上アーム側ｎチャネル形ＭＯＳゲートデバイスのソースとの間の電圧を分圧した電圧とし、該ゲート電圧を５Ｖ未満とするとよい。
【００２６】
また、前記トーテムポール回路の上アーム側ｎチャネル形ＭＯＳゲートデバイスのゲートとソース間に印加されるゲート電圧が、前記制御回路を動作させるための電源電圧よりも低いとよい。
【００２７】
また、前記抵抗体が、ｎチャネル形ＭＯＳゲートデバイスであるとよい。
【００２８】
前記したように、本発明では、制御回路から出力される信号電圧を、抵抗分圧によって出力デバイスとなるｎチャネル形ＭＯＳゲートデバイスのゲート端子に入力したい値に変換し、これを出力デバイスのゲート端子に入力する。これにより、出力デバイスのゲート−ソース間には制御回路の電源電圧よりも低い電圧値を入力することが可能となる。
【００２９】
抵抗分圧回路は出力デバイスとなるｎチャネル形ＭＯＳゲートデバイスのゲートとソース間に搭載する。そして、この抵抗分圧回路には並列に定電圧ダイオードが含まれている。これにより、抵抗分圧回路には定電圧ダイオードの逆方向耐圧値以上の電圧が印加されることはなく、出力デバイスのゲート−ソース間に過大な電圧が印加されることを防止することができる。
【００３０】
２つのｎチャネル形ＭＯＳゲートデバイスから構成されるトーテムポール回路を出力回路として搭載した集積回路において、上アーム側デバイスに本発明を適用する場合にも上記と同様の手段で実施することができる。すなわち、抵抗分割回路に並列に接続される定電圧ダイオードの逆方向耐圧値を抵抗分圧し、上アーム側デバイスのゲート−ソース間に印加すべき電圧値を発生させる。そして、この電圧を上アーム側デバイスのゲート端子に印加すればよい。
【００３１】
シリコン半導体を用いた定電圧ダイオードの最小耐圧値は約５Ｖである。したがって、このダイオードを抵抗分割回路の両端に接続しておけば、上アーム側デバイスのゲート−ソース間には５Ｖ未満の電圧を印加することが可能となる。
【００３２】
本発明では、抵抗分圧回路に用いる抵抗体としてｎチャネル形ＭＯＳＦＥＴのオン抵抗を利用することもできる。また、抵抗分圧ではなく複数個のダイオードを直列接続し、その順方向ドロップによって任意の電圧を発生させるダイオード分圧もある。
【００３３】
なお、本発明においても集積回路製造工程での調整となる。しかし、デバイスパラメータを変更するものではない。したがって、あらかじめ抵抗分圧回路やダイオード分圧回路を集積回路内に搭載しておくことにより、調整に要する工程は配線工程の一層だけとなり、調整時間とそのコストを極力小さく抑えることができる。また、素子電流のゲート−ソース間電圧依存性を、デバイス単体を用いてあらかじめ把握することができるため、調整ミスを犯す危険が非常に小さくなる。
【００３４】
【発明の実施の形態】
図１は、この発明の第１実施例の半導体集積回路装置の要部回路構成図である。
【００３５】
本回路では、図６の回路に対して、２つの抵抗（Ｒ１、Ｒ２）と定電圧ダイオードＺＤ１で構成される抵抗分圧回路１ａが追加されている。抵抗Ｒ１は出力デバイスＮ１のゲートと制御回路１との間に接続され、抵抗Ｒ２は出力デバイスＮ１のゲートとソース間に接続されている。そして、定電圧ダイオードＺＤ１は２つの抵抗（Ｒ１、Ｒ２）の両端に接続されている。Ｎ１のゲートには、制御回路の出力電圧をＲ１とＲ２で分圧したゲート電圧を印加することができる。しかも、定電圧ダイオードの電圧を５Ｖとすると、５Ｖ未満のゲート電圧とすることができる。尚、抵抗の数は増やしても構わない。
【００３６】
図１の回路動作について説明する。出力デバイスＮ１の動作は制御回路からの信号によって制御される。これは図６の回路と同じである。しかし、図１の回路では出力デバイスＮ１のゲートとソース間に入力される電圧値が制御回路の電源電圧ＶＬに相当する電圧ではなく、定電圧ダイオードＺＤ１で制限される電圧のＲ２／（Ｒ１＋Ｒ２）倍した値となる。したがって、ＺＤ１の逆方向耐圧値およびＲ１とＲ２の値を調整することで、出力デバイスＮ１のゲート−ソース間電圧を制御回路の電源電圧値（ＶＬ）以下の値に設定することができる。
【００３７】
ここで、制御回路の電源電圧ＶＬが５Ｖ以上の時に逆方向耐圧５ＶのＺＤ１を採用すると、前記したように、出力デバイスＮ１のゲート−ソース間には５Ｖ未満の電圧を印加することが可能となる。これにより、ゲート−ソ−ス間電圧が５Ｖ未満の特性を利用することができる。
【００３８】
尚、図中のＶｏｕｔは出力端子、Ｖｉｎは制御回路の信号の入力端子、Ｖｓｓは基準電圧端子である。
【００３９】
図２は、この発明の第２実施例の半導体集積回路装置の要部回路構成図である。これは、図７のトーテムポール回路において上アーム側デバイスＮ３に図１の抵抗分圧回路を適用した半導体集積回路装置の要部回路構成図である。
【００４０】
本回路には図７の回路に対して、２つの抵抗（Ｒ３、Ｒ４）と定電圧ダイオードＺＤ２で構成される抵抗分圧回路１ｂが追加されている。抵抗Ｒ３はｐチャネル形ＭＯＳＦＥＴ（Ｐ１）のドレイン端子と上アーム側デバイスＮ３のゲート端子間に接続され、抵抗Ｒ４は上アーム側デバイスＮ３のゲート−ソース間に接続されている。そして、定電圧ダイオードＺＤ２は２つの抵抗（Ｒ３、Ｒ４）の両端に接続されている。
【００４１】
上アーム側デバイスＮ３の駆動は図７と同じである。しかし、図２の回路では上アーム側デバイスのゲート−ソース間に印加される電圧が定電圧ダイオードＺＤ１で制限される電圧のＲ４／（Ｒ３＋Ｒ４）倍した大きさになり、ＺＤ２の制限電圧以下の電圧を印加することが可能になる。したがって、ＺＤ２の制限電圧およびＲ３とＲ４の値を調整することで、上アーム側デバイスＮ２のゲート−ソース間電圧を任意の値に設定することができる。ここで、逆方向耐圧値が５Ｖの定電圧ダイオードを適用することにより、上アーム側デバイスＮ２のゲート−ソース間には５Ｖ未満の電圧を印加することが可能となり、ゲート−ソ−ス間電圧が５Ｖ未満の特性を利用することができる。
【００４２】
図３は、この発明の第３実施例の半導体集積回路装置の要部回路構成図である。これは、ＭＯＳＦＥＴを抵抗体として利用した抵抗分圧回路１ｓを搭載した半導体集積回路装置の要部回路構成図である。
【００４３】
図３では図２の２つの抵抗体（Ｒ３、Ｒ４）として、２つのｎチャネル形ＭＯＳＦＥＴ（Ｎ４、Ｎ５）のオン抵抗を利用したものである。このＮ４とＮ５、そして定電圧ダイオードＺＤ２によって抵抗分割回路１ｃが構成されている。Ｎ４のドレインとゲートはｐチャネル形ＭＯＳＦＥＴ（Ｐ１）のドレインに接続され、ソースは上アーム側デバイスＮ３のゲートに接続されている。一方、Ｎ５のドレイン端子は上アーム側デバイスＮ３のゲートに、ゲートはｐチャネル形ＭＯＳ（Ｐ１）のドレインに、そしてソースは上アーム側デバイスＮ３のソースに接続されている。定電圧ダイオードＺＤ２はＮ４のドレインとＮ５のソース間に接続されている。
【００４４】
この回路ではＮ４とＮ５のオン抵抗比を調整することにより、上アーム側デバイスＮ２のゲート−ソース間に印加する電圧を任意の値に設定することができる。
【００４５】
図４は、この発明の第４実施例の半導体集積回路装置の要部回路構成図である。これは、ダイオード分圧回路１ｄを搭載した半導体集積回路装置の要部回路構成図である。
【００４６】
図４では複数個のダイオードを直列に接続し、そのダイオード直列の順方向ドロップから上アーム側デバイスＮ２のゲート−ソース間電圧を形成するものである。複数個のダイオードＤ１・・・Ｄｎが直列にｐチャネル形ＭＯＳＦＥＴ（Ｐ１）のドレイン端子と上アーム側デバイスＮ２のゲート端子との間に接続され、別の複数個のダイオード直列Ｄｎ＋１・・・Ｄｍが上アーム側デバイスＮ２のゲート端子とソース端子間に接続されている。定電圧ダイオードＺＤ２はｐチャネル形ＭＯＳＦＥＴ（Ｐ１）のドレイン端子と上アーム側デバイスＮ２のソース端子間に接続されている。これらのデバイスの組み合わせにより、上アーム側デバイスＮ２のゲート−ソース間電圧を発生させる回路１ｄが構成されている。
【００４７】
この回路では直列に接続するダイオードの個数を調整することにより、上アーム側デバイスＮ２のゲート−ソース間に印加する電圧を任意の値に設定することができる。
【００４８】
図５は、この発明の第５実施例の半導体集積回路装置の要部回路構成図である。図３の回路に対して下アーム側デバイスＮ２のゲート−ソース間に図１の抵抗分割法を適用した例を示す。この回路では上アーム側デバイスＮ３のゲート−ソース間電圧のみならず、下アーム側デバイスＮ２のゲート−ソース間電圧も任意の値に設定することができる。
【００４９】
なお、図１における抵抗分割回路や図５における下アーム側デバイスの抵抗分割回路に対しても、図３で示したようなｎチャネル形ＭＯＳＦＥＴのオン抵抗を利用すること、また図４で示したダイオード直列の順方向ドロップを利用することが可能である。
【００５０】
上記に述べた本発明の抵抗分圧回路はあらかじめ半導体集積回路装置内に搭載しておくとよい。これにより、集積回路製造後に出力電流を調整する場合には出力デバイスの素子電流におけるゲート−ソース間電圧依存性を利用することができる。そのため、デバイスサイズやゲートチャネル長などのデバイススペックを調整する必要はない。また、あらかじめ知り得ることのできる特性に調整できるため、電流調整のミスを犯す危険が非常に小さくなる。
【００５１】
【発明の効果】
本発明は、外部負荷を駆動する出力デバイスとしてｎチャネル形ＭＯＳゲートデバイスを備え、このデバイスの動作を制御する制御回路を搭載した半導体集積回路装置において、制御回路から出力される信号電圧を抵抗分圧法によって出力デバイスのゲート−ソース間に入力したい値に変換する。そして、この変換された信号を出力デバイスのゲート端子に入力するものである。
【００５２】
本発明により、出力デバイスとなるｎチャネル形ＭＯＳゲートデバイスのゲート−ソース間には制御回路の電源電圧値よりも低い電圧値を入力することが可能となる。その結果、集積回路製造後において出力デバイスの電流調整を行う場合には出力デバイスのデバイススッペックを変更する必要がなく、出力デバイスのゲート−ソース間電圧を広範囲に選ぶことで対応可能となる。そのため、電流調整にともなう時間とそれに要するコストの増加を極力小さく抑えることができる。また、あらかじめ確認可能な特性に設定することができるため、調整ミスを起こす危険が非常に小さくなる。
【図面の簡単な説明】
【図１】この発明の第１実施例の半導体集積回路装置の要部回路構成図
【図２】この発明の第２実施例の半導体集積回路装置の要部回路構成図
【図３】この発明の第３実施例の半導体集積回路装置の要部回路構成図
【図４】この発明の第４実施例の半導体集積回路装置の要部回路構成図
【図５】この発明の第５実施例の半導体集積回路装置の要部回路構成図
【図６】従来の半導体集積回路装置の要部回路構成図で、ｎチャネル形ＭＯＳゲートデバイスを出力部に搭載したＭＯＳ集積回路の一例を示す図
【図７】従来の半導体集積回路装置の別の要部回路構成図で、２つのｎチャネル形ＭＯＳＦＥＴ（Ｎ２、Ｎ３）からなるトーテムポール回路２ａとその周辺回路で構成した図
【図８】ｎチャネル形ＭＯＳＦＥＴの電流−電圧波形図
【符号の説明】
１　　制御回路
１ａ、１ｂ、１ｃ　抵抗分圧回路
１ｄ　　ダイオード分圧回路
２　　レベルシフタ回路
２ａ　　トーテムポール回路
３ａ　　上アーム側デバイス駆動回路
Ｎ１、Ｎ２、Ｎ３、Ｎ４、Ｎ５、Ｎ６　ｎチャネル形ＭＯＳＦＥＴ
Ｐ１　ｐチャネル形ＭＯＳＦＥＴ
Ｒ、Ｒ１、Ｒ２、Ｒ３、Ｒ４　抵抗素子
ＺＤ、ＺＤ１、ＺＤ２　定電圧ダイオード（ツェナーダイオード）
Ｄ１・・・Ｄｎ、Ｄｎ＋１・・・Ｄｍ　直列に接続された複数個のダイオード
ＶＨ　　出力側電源電圧（端子）
ＶＬ　　制御回路の電源電圧（端子）
Ｖｓｓ　　基準電圧端子
Ｖｏｕｔ　　出力端子
Ｖｉｎ　　入力端子
Ｖｄ　　ドレイン−ソース間電圧
Ｉｄ　　ドレイン−ソース間電流
Ｖｇ　　ゲート−ソース間電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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