(57)【要約】【課題】半導体装置の内部の高電界が与える影響で増加するＧＩＤＬを低減する。また、ゲート絶縁膜の比誘電率を高くすれば大きくなる短チャネル効果を低減する。【解決手段】シリコン基板１のチャネル領域１２上に絶縁性界面層２２を形成し、絶縁性界面層２２上にこの界面層の比誘電率よりも高い比誘電率を有するゲート絶縁膜２１を形成し、ゲート絶縁膜２１上にゲート電極５を形成する。絶縁性界面層２２及びゲート絶縁膜２１の側面が、ゲート電極５の側面よりもオフセット量Ｂだけ内側に入り、ゲート電極５とオーバーラップしているソースドレイン領域３，４のオーバーラップ領域Ａ上に位置する。【選択図】        図６
2004186295.tif 000002
【特許請求の範囲】
【請求項１】
基板の表面層に形成されたチャネル領域と、
前記チャネル領域の両側に形成されたソースドレイン領域と、
第１の比誘電率を有し、前記チャネル領域上に形成された絶縁性界面層と、
前記第１の比誘電率よりも高い第２の比誘電率を有し、前記絶縁性界面層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
を備えたことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記絶縁性界面層及び前記ゲート絶縁膜の側面が、前記ゲート電極の側面よりも内側に入っていることを特徴とする半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記ソースドレイン領域の一部が前記ゲート電極の側面よりも内側に形成され、
このソースドレイン領域の一部の上に、前記絶縁性界面層及び前記ゲート絶縁膜の側面が位置することを特徴とする半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
前記ゲート絶縁膜と前記ゲート電極との間に、前記第２の比誘電率よりも低い比誘電率を有する第２の絶縁性界面層を更に備えたことを特徴とする半導体装置。
【請求項５】
請求項４に記載の半導体装置において、
前記絶縁性界面層、前記ゲート絶縁膜及び前記第２の絶縁性界面層の側面が、前記ゲート電極の側面よりも内側に入っていることを特徴とする半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
前記ソースドレイン領域の一部が前記ゲート電極の側面よりも内側に形成され、
このソースドレイン領域の一部の上に、前記絶縁性界面層、前記ゲート絶縁膜及び前記第２の絶縁性界面層の側面が位置することを特徴とする半導体装置。
【請求項７】
請求項１から６の何れかに記載の半導体装置において、
前記第２の比誘電率よりも低い比誘電率を有し、少なくとも前記ゲート絶縁膜の側面を覆う側部絶縁膜を更に備えたことを特徴とする半導体装置。
【請求項８】
基板の表面層に形成されたチャネル領域と、
前記チャネル領域の両側に形成されたソースドレイン領域と、
比誘電率が３０以上であり、前記チャネル領域上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
を備え、
前記ゲート絶縁膜の側面が、前記ゲート電極の側面よりも内側に入っていることを特徴とする半導体装置。
【請求項９】
請求項８に記載の半導体装置において、
前記ソースドレイン領域の一部が前記ゲート電極の側面よりも内側に形成され、
このソースドレイン領域の一部の上に、前記ゲート絶縁膜の側面が位置することを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
本発明は、半導体装置に係り、特にＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｉｌｉｃｏｎ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）のゲート絶縁膜の構造に関する。
【０００２】
【従来の技術】
図１２は、従来の半導体装置（特に、ＭＩＳＦＥＴ）を説明するための断面図である。
図１２に示すように、基板１のウェル層１１の表面層にチャネル領域１２が形成され、このチャネル領域１２の両側にソース領域３及びドレイン領域４が形成されている。チャネル領域１２上にゲート絶縁膜２５が形成され、その上にゲート電極５が形成されている。ゲート絶縁膜２５は、ＳｉＯ２等の単一種類の低い比誘電率を有する材料により形成され、且つ、ゲート電極５下部の全面にわたって形成されている。
【０００３】
また、短チャネル効果を抑制するため、ゲート電極側面を覆うサイドウォールの下に、ソースドレイン領域に連結されたエクステンションを浅く形成したＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造が知られている。
【０００４】
半導体装置の高速・高性能化が進み、半導体装置が微細化されるに伴い、上記エクステンションはより浅く形成される。これにより、エクステンションのシート抵抗が増大する。よって、電流駆動能力を維持するため、電圧を下げにくくなり、電圧のスケーリングが困難になってくる。その結果、半導体装置の内部の電界は高くなってしまう。
【０００５】
半導体装置内の高電界の影響として、ゲート電界に起因するドレイン電流リーク（ＧＩＤＬ：Ｇａｔｅ  Ｉｎｄｕｃｅｄ  Ｄｒａｉｎ  Ｌｅａｋａｇｅ）がある（例えば、非特許文献１参照）。
【０００６】
図１２に示す半導体装置において、上述したＧＩＤＬが生じるメカニズムについて説明する。
ソース領域３にドレイン電圧が印加された場合に、ゲート絶縁膜２５との界面近傍のドレイン領域４のオーバーラップ領域Ａにおいて、チャネル方向のドレイン電圧と、ゲート電極５からのゲート電界とが重畳される。これにより、キャリアがバンド間トンネルにより発生し、それがリークする。
このＧＩＤＬは、ゲート絶縁膜２５が薄くなり、またゲート絶縁膜２５の比誘電率が高くなると増加する。
【０００７】
このＧＩＤＬを抑制する方法として、オーバーラップ領域Ａのゲート絶縁膜２５の膜厚を厚くして、この部分のゲート電界を小さくする構造が提案されている。しかし、この構造では、オーバーラップ領域周辺のゲート絶縁膜が、例えばバーズビークによって厚くなるという問題があり、ＭＩＳＦＥＴの微細化が進むと作製が困難になってしまう。
【０００８】
また、半導体装置の微細化に伴いゲート電圧が低減されるが、ゲート電界を低減させないようにゲート絶縁膜はより薄く形成される。この場合、トンネル電流がゲート絶縁膜を流れるため、ＭＩＳＦＥＴのオフ時のゲート−ドレイン間電流が、ＭＩＳＦＥＴのオフ電流に対して無視できないほど大きくなってしまう。
【０００９】
そこで、ゲート−ドレイン間のトンネル電流を低減するため、図１３に示すように、ゲート絶縁膜２６には、電気的な膜厚が薄くなっても物理的な膜厚を厚くすることができる比誘電率が高い材料が使用されている。
【００１０】
次に、ＭＩＳＦＥＴの微細化を阻害する他の要因について説明する。
上述したように、ＭＩＳＦＥＴ内部の電界は、微細化に伴って高くなる。特に、ソース−ドレイン間の電界は、著しいゲート長の縮小化や、ドレイン電圧の高電圧化によって、極めて高電圧になる。
【００１１】
ソース−ドレイン間の高電界の影響として、ドレイン電界に起因する閾値電圧の低下（ＤＩＢＬ：Ｄｒａｉｎ  Ｉｎｄｕｃｅｄ  Ｂａｒｒｉｅｒ  Ｌｏｗｅｒｉｎｇ）がある。
【００１２】
図１２に示す半導体装置において、上述したＤＩＢＬが生じるメカニズムについて説明する。
ソース領域３にドレイン電圧が印加された場合、ドレイン領域４のオーバーラップ領域Ａとウェル領域１１との界面（接合部分）にドレイン電界が作用して、ドレイン領域４とウェル領域１１との仕事関数差によって形成されたバリアの高さが低下する。これにより、低い閾値電圧で、オン電流が流れるようになる。これは、短チャネル効果によるものである。
【００１３】
このＤＩＢＬを考慮して、図１２に示す半導体装置のデバイスシミュレーションを行った。このシミュレーション結果をゲート長−閾値電圧特性として図１４に示す。ＤＩＢＬを考慮した図１２の構造のデバイスシミュレーション結果は、図１４において実線で示されている。
ここで、デバイスシミュレーションのパラメータの条件は、ドレイン電圧Ｖｄ＝ゲート電圧Ｖｇ＝１．０Ｖ、ソース電圧Ｖｓ＝基板バイアス電圧Ｖｓｕｂ＝０Ｖ、ゲート絶縁膜２５の膜厚＝１．５ｎｍ、ゲート絶縁膜２５の比誘電率ｋ＝３．９とした。
【００１４】
次に、図１３に示す半導体装置についてもデバイスシミュレーションを行った。このシミュレーション結果は、図１４において点線で示されている。ここで、図１３に示す半導体装置において、高い比誘電率（ｋ＝４０）のゲート絶縁膜２６が用いられている。また、このゲート絶縁膜２６の酸化膜換算膜厚は１．５ｎｍである。ゲート絶縁膜２６の物理膜厚は、比誘電率ｋが３．９であるゲート絶縁膜２５（図１２）の膜厚の約１０倍になっている。また、図１３におけるその他の構造は、図１２に示す半導体装置と同じである。
図１４に示すように、ゲート絶縁膜として高い比誘電率を有する材料を用いた場合、低い比誘電率の材料を用いた場合と比較して、短チャネル効果が大きくなることが分かった。
【００１５】
【非特許文献１】
Ｔ．  Ｙ．  Ｃｈａｎ  ｅｔ  ａｌ．，“Ｔｈｅ  Ｉｍｐａｃｔ  ｏｆ  Ｇａｔｅ−Ｉｎｄｕｃｅｄ  Ｄｒａｉｎ  Ｌｅａｋａｇｅ  Ｃｕｒｒｅｎｔ  ｏｎ  ＭＯＳＦＥＴ  Ｓｃａｌｉｎｇ”，ＩＥＤＭ，１９８７，ｐ．７１８−７２１
【００１６】
【発明が解決しようとする課題】
上述したように、ゲート−ドレイン間のトンネル電流を低減するためゲート絶縁膜の比誘電率を高くすれば、短チャネル効果が大きくなり、微細化が困難になってしまうという問題があった。このように、ゲート絶縁膜の比誘電率を高くすると短チャネル効果が大きくなる理由として、ドレインからの電界をゲート絶縁膜が吸収し、さらにそれがソース端部に作用して、バリアの高さを低下させることがある。この効果は、ゲート絶縁膜の比誘電率に関わらず存在するが、比誘電率が高くなることにより顕著になることがデバイスシミュレーションの結果から分かる。
【００１７】
また、比誘電率の高いゲート絶縁膜をチャネル上部に直接形成する場合、ゲート絶縁膜と基板との界面に界面準位が形成されやすく、そのためキャリア移動度が低減し、トランジスタのオン電流が劣化するという問題があった。
また、比誘電率の高いゲート絶縁膜は半導体基板の主成分であるシリコンと熱化学反応しやすいため、通常の半導体製造工程における熱処理安定性が低いという問題があった。
さらに、ゲート電極中に含まれるドーパントが、比誘電率の高いゲート絶縁膜を介して、半導体基板へ拡散しやすいという問題もあった。
【００１８】
本発明は、上記従来の課題を解決するためになされたもので、半導体装置の内部の高電界が与える影響で増加するＧＩＤＬを低減することを目的とする。また、本発明は、ゲート絶縁膜の比誘電率を高くすれば大きくなる短チャネル効果を低減することを目的とする。
【００１９】
【課題を解決する為の手段】
この発明に係る半導体装置は、基板の表面層に形成されたチャネル領域と、
前記チャネル領域の両側に形成されたソースドレイン領域と、
第１の比誘電率を有し、前記チャネル領域上に形成された絶縁性界面層と、
前記第１の比誘電率よりも高い第２の比誘電率を有し、前記絶縁性界面層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
を備えたことを特徴とするものである。
【００２０】
この発明に係る半導体装置は、前記絶縁性界面層及び前記ゲート絶縁膜の側面が、前記ゲート電極の側面よりも内側に入っていることを特徴とするものである。
【００２１】
この発明に係る半導体装置は、前記ソースドレイン領域の一部が前記ゲート電極の側面よりも内側に形成され、
このソースドレイン領域の一部の上に、前記絶縁性界面層及び前記ゲート絶縁膜の側面が位置することを特徴とするものである。
【００２２】
この発明に係る半導体装置は、前記ゲート絶縁膜と前記ゲート電極との間に、前記第２の比誘電率よりも低い比誘電率を有する第２の絶縁性界面層を更に備えたことを特徴とするものである。
【００２３】
この発明に係る半導体装置は、前記絶縁性界面層、前記ゲート絶縁膜及び前記第２の絶縁性界面層の側面が、前記ゲート電極の側面よりも内側に入っていることを特徴とするものである。
【００２４】
この発明に係る半導体装置は、前記ソースドレイン領域の一部が前記ゲート電極の側面よりも内側に形成され、
このソースドレイン領域の一部の上に、前記絶縁性界面層、前記ゲート絶縁膜及び前記第２の絶縁性界面層の側面が位置することを特徴とするものである。
【００２５】
この発明に係る半導体装置は、前記第２の比誘電率よりも低い比誘電率を有し、少なくとも前記ゲート絶縁膜の側面を覆う側部絶縁膜を更に備えたことを特徴とするものである。
【００２６】
この発明に係る半導体装置は、基板の表面層に形成されたチャネル領域と、
前記チャネル領域の両側に形成されたソースドレイン領域と、
比誘電率が３０以上であり、前記チャネル領域上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
を備え、
前記ゲート絶縁膜の側面が、前記ゲート電極の側面よりも内側に入っていることを特徴とするものである。
【００２７】
この発明に係る半導体装置は、前記ソースドレイン領域の一部が前記ゲート電極の側面よりも内側に形成され、
このソースドレイン領域の一部の上に、前記ゲート絶縁膜の側面が位置することを特徴とするものである。
【００２８】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態について説明する。図中、同一または相当する部分には同一の符号を付してその説明を簡略化ないし省略することがある。
【００２９】
実施の形態１．
図１は、本発明の実施の形態１による半導体装置を説明するための断面図である。
図１に示すように、シリコン基板等の半導体基板１に形成されたウェル領域１１の表面層にチャネル領域１２が形成され、このチャネル領域１２の両側にソース領域３及びドレイン領域４が形成されている。チャネル領域１２上に高い比誘電率（ｋ＝４０）を有するゲート絶縁膜２１が形成され、このゲート絶縁膜２１上にゲート電極５が形成されている。
また、ソースドレイン領域３，４の一部（以下「オーバーラップ領域Ａ」という。）が、ゲート電極５とオーバーラップしている。すなわち、チャネル領域１２とソースドレイン領域３，４との境界が、ゲート電極５の側面よりも内側に位置している。そして、ゲート絶縁膜２１の側面が、ゲート電極５側面よりも内側に入っている。詳細には、ゲート絶縁膜２１の側面は、ゲート電極５の側面からオフセット量Ｂだけ内側に入り、オーバーラップ領域Ａ上に位置する。
【００３０】
図１に示す半導体装置でオフセット量Ｂ＝１０ｎｍ，１５ｎｍのものについて、それぞれデバイスシミュレーションを行った。このシミュレーション結果を、ゲート電圧−ドレイン電流特性として図２に示す。図２は、図１に示す半導体装置のデバイスシミュレーション結果を説明するための図である。図２において、ＳｉＯ２（比誘電率ｋ＝３．９）をゲート絶縁膜２５として用いた従来の半導体装置（図１２参照）のシミュレーション結果と、高い比誘電率（ｋ＝４０）のゲート絶縁膜２６を用い、オフセット量Ｂ＝０ｎｍである従来の半導体装置（図１３参照）のシミュレーション結果とを、本実施の形態１の比較例として併せて示している。
ここで、シミュレーションのパラメータの条件は、ドレイン電圧Ｖｄ＝ゲート電圧Ｖｇ＝１．０Ｖ、ソース電圧Ｖｓ＝基板バイアス電圧Ｖｓｕｂ＝０Ｖ、オーバーラップ領域Ａの長さ＝１０ｎｍ、ゲート絶縁膜２１の酸化膜換算膜厚＝１．５ｎｍ、ゲート絶縁膜２１の比誘電率ｋ＝４０とした。
【００３１】
先ず、比較例のシミュレーション結果について説明する。
図２に示すように、図１２に示す半導体装置の場合には、ゲート電圧Ｖｇ＝０Ｖにおけるドレイン電流Ｉｄ、すなわちオフ電流Ｉｏｆｆがサブスレッショルド特性で決まらず、ＧＩＤＬの影響を受けて高くなっている。よって、閾値電圧を高くしてもオフ電流Ｉｏｆｆを低減できないことが明らかであり、これ以上のオフ電流Ｉｏｆｆの低減は困難である。
また、図１３に示す半導体装置の場合には、比誘電率が高いゲート絶縁膜２６がドレイン領域４のオーバーラップ領域Ａを全て覆っているため、ゲート電界がドレイン領域４のオーバーラップ領域Ａに集中しやすくなり、図１２に示す半導体装置の場合よりも、ＧＩＤＬの影響がさらに大きくなり、オフ電流Ｉｏｆｆが増加する。
【００３２】
次に、本実施の形態１による半導体装置のシミュレーション結果、すなわちゲート絶縁膜２１のオフセット量Ｂが１０ｎｍ，１５ｎｍの場合について説明する。
上述したように、オーバーラップ領域Ａの長さ＝１０ｎｍであるので、オフセット量Ｂ＝１０ｎｍの場合は、ゲート絶縁膜２１の側面（オフセット位置）とソースドレイン領域３，４の端部とが一致している状態である。また、オフセット量Ｂ＝１５ｎｍの場合は、チャネル領域１２の一部分（端部近傍）がゲート絶縁膜２１により覆われていない状態である。
図２に示すように、高い比誘電率（ｋ＝４０）を有するゲート絶縁膜２１がオフセット構造（オフセット量Ｂ＝１０ｎｍ，１５ｎｍ）になっているため、大幅にＧＩＤＬの影響が軽減し、それに伴いオフ電流Ｉｏｆｆが低減される。このオフ電流Ｉｏｆｆの低減効果は、オフセット量Ｂ＝１０ｎｍの場合よりもＢ＝１５ｎｍの場合の方がより顕著になる。すなわち、ゲート絶縁膜２１のオフセット量Ｂの増加により、オフ電流Ｉｏｆｆをより低減することができる。
【００３３】
また、図２に示したシミュレーション計算結果を、トランジスタの駆動能力がわかるようにリニア表示したものを図３に示す。
図３に示すように、従来の半導体装置（図１２及び図１３参照）のオン電流Ｉｏｎに対して、オフセット量Ｂ＝１０ｎｍの場合のオン電流Ｉｏｎはほぼ同等の値が得られる。しかし、オフセット量Ｂ＝１５ｎｍの場合のオン電流Ｉｏｎは、従来の半導体装置のオン電流Ｉｏｎよりも減少しており、トランジスタの駆動能力が劣化することが分かった。これは、オン電流Ｉｏｎは、チャネル領域１２上のゲート電界の影響を受けるためである。すなわち、上述したようにオフセット量Ｂ＝１５ｎｍの半導体装置では、チャネル領域１２の一部分がゲート絶縁膜２１により覆われず、その部分でゲート電界が十分作用しないためである。
従って、高い比誘電率（ｋ＝４０）を有するゲート絶縁膜２１のオフセット量Ｂは、オフ電流Ｉｏｆｆとオン電流Ｉｏｎの両方の観点で設定する必要がある。この両方の観点から、例えばオーバーラップ領域Ａの長さが１０ｎｍの場合、オフセット量Ｂは、０ｎｍより大きく且つ１０ｎｍ以下が好適である。
【００３４】
以上説明したように、本実施の形態１による半導体装置においては、半導体基板１上に高い比誘電率を有するゲート絶縁膜２１を形成し、ゲート絶縁膜２１上にゲート電極５を形成した。そして、ゲート絶縁膜２１の側面が、ゲート電極５の側面よりも内側に入り、ゲート電極５とオーバーラップしているソースドレイン領域３，４のオーバーラップ領域Ａ上に位置する。
従って、半導体装置の内部の高電界が与える影響で増加するＧＩＤＬを低減することができる。
【００３５】
なお、本実施の形態１では、オーバーラップ領域Ａの長さが１０ｎｍであるため、オフセット量Ｂの上限を１０ｎｍとした。オーバーラップ領域Ａの長さは１０ｎｍに限られず、適宜変更してもよい。また、オフセット量Ｂの範囲を一般化して表すと、オフセット量Ｂの範囲は、０ｎｍよりも大きく且つオーバーラップ領域Ａの長さ以下となる（後述する実施の形態３及び５についても同様とする）。
【００３６】
また、本実施の形態１では、ゲート絶縁膜２１の比誘電率ｋが４０の場合について説明したが、これに限らず、例えば比誘電率ｋは３０以上であればよい。
【００３７】
実施の形態２．
図４は、本発明の実施の形態２による半導体装置を説明するための断面図である。
図４に示すように、シリコン基板等の半導体基板１に形成されたウェル領域１１の表面層にチャネル領域１２が形成され、このチャネル領域１２の両側にソース領域３及びドレイン領域４が形成されている。チャネル領域１２上に比誘電率ｋ＝３．９である絶縁性界面層２２が形成され、この絶縁性界面層２２上に絶縁性界面層２２の比誘電率よりも高い比誘電率（ｋ＝４０）を有するゲート絶縁膜２１が形成され、さらにゲート絶縁膜２１上にゲート電極５が形成されている。ここで、絶縁性界面層２２は、例えばＳｉＯ２膜、ＳｉＮ膜、ＨｆＳｉＯｘ膜、ＺｒＳｉＯｘ膜、ＡｌＳｉＯｘ膜等である。
また、前述した実施の形態１と同様に、ソースドレイン領域３，４の一部であるオーバーラップ領域Ａが、ゲート電極５とオーバーラップしている。すなわち、チャネル領域１２とソースドレイン領域３，４との境界が、ゲート電極５の側面よりも内側に位置している。
なお、本実施の形態２による半導体装置は、実施の形態１のようにゲート絶縁膜の側面がゲート電極５の側面よりも内側に入るオフセット構造を有していない。
【００３８】
図４に示す半導体装置について、デバイスシミュレーションを行った。そのシミュレーション結果を、ゲート長−閾値電圧特性として図５に示す。図５は、図４に示す半導体装置のデバイスシミュレーション結果を説明するための図である。図５において、ＳｉＯ２（比誘電率ｋ＝３．９）をゲート絶縁膜２５として用いた従来の半導体装置（図１２参照）のシミュレーション結果と、高い比誘電率（ｋ＝４０）のゲート絶縁膜２６を用い、絶縁性界面層を形成していない従来の半導体装置（図１３参照）のシミュレーション結果とを、本実施の形態２の比較例として併せて示している。
ここで、シミュレーションのパラメータの条件は、実施の形態１と同様に、ドレイン電圧Ｖｄ＝ゲート電圧Ｖｇ＝１．０Ｖ、ソース電圧Ｖｓ＝基板バイアス電圧Ｖｓｕｂ＝０Ｖ、オーバーラップ領域Ａの長さ＝１０ｎｍ、ゲート絶縁膜２１の酸化膜換算膜厚＝１．５ｎｍ、ゲート絶縁膜２１の比誘電率ｋ＝４０とした。
【００３９】
図５に示すように、絶縁性界面層２２を介して高い比誘電率（ｋ＝４０）を有するゲート絶縁膜２１を形成した本実施の形態２による半導体装置は、絶縁性界面層２２を形成していない従来の半導体装置（図１３参照）に比べて、短チャネル効果の増加を低減することができる。
ゲート絶縁膜の比誘電率を高くすると短チャネル効果が大きくなる理由として、ドレインからの電界をゲート絶縁膜が吸収し、さらにそれがソース端部に作用してバリアの高さを低下させることが挙げられ、この効果はゲート絶縁膜の比誘電率に関わらず存在し、比誘電率が高くなるとより顕著になることは前述した。
しかし、本実施の形態２では、ゲート絶縁膜２１の比誘電率が高い場合でも、短チャネル効果の増加を抑制できている。これは、高い比誘電率（ｋ＝４０）を有するゲート絶縁膜２１とシリコン基板１との間に形成され、ゲート絶縁膜２１よりも低い比誘電率（ｋ＝３．９）を有する絶縁性界面層２２のシールド効果によって、ドレイン領域４からの電界をゲート絶縁膜２１が吸収しにくくなっているためであり、上述したシミュレーション結果から分かる。
【００４０】
以上説明したように、本実施の形態２による半導体装置においては、半導体基板１上に絶縁性界面層２２を形成し、絶縁性界面層２２上にこの界面層２２の比誘電率よりも高い比誘電率を有するゲート絶縁膜２１を形成し、ゲート絶縁膜２１上にゲート電極５を形成した。従って、ゲート絶縁膜の比誘電率を高くすれば大きくなる短チャネル効果を、絶縁性界面層２２のシールド効果により低減することができる。
【００４１】
また、本実施の形態２では、絶縁性界面層２２を介してゲート絶縁膜２１を形成しているため、次のような効果が更に得られる。
既に説明したように、比誘電率の高いゲート絶縁膜をチャネル領域の上部に直接形成する場合、ゲート絶縁膜と半導体基板との界面には界面準位が形成されやすく、そのためキャリア移動度が低減しトランジスタのオン電流が劣化する。また、比誘電率の高いゲート絶縁膜は比較的半導体基板の主成分であるシリコンと熱化学反応しやすく、通常の半導体製造工程における熱処理安定性が低い、さらに、ゲート電極５中に含まれるドーパントは、比誘電率の高いゲート絶縁膜を介して半導体基板へ拡散しやすい。
従って、高い比誘電率を有するゲート絶縁膜２１と半導体基板１との間に、界面準位を形成しにくく、熱的安定性に優れ、ドーパントの拡散を抑制する絶縁性界面層２２が介在することにより、トランジスタのオン電流Ｉｏｎを劣化させることなく、熱的安定性に優れた半導体装置（トランジスタ）が得られる。
【００４２】
なお、本実施の形態２では、絶縁性界面層２２の比誘電率ｋを３．９として説明したが、これに限らず、ゲート絶縁膜２１の比誘電率（ｋ＝４０）よりも小さければよい。
また、絶縁性界面層２２の膜厚は、少なくとも０よりも厚ければよく、膜厚が厚い方がより大きいシールド効果が得られ、短チャネル効果の増加をより抑制することができる。
また、ゲート絶縁膜２１は、比誘電率ｋ＝４０の膜としたが、これに限られず、絶縁性界面層２２の比誘電率よりも高い比誘電率を有する高誘電率膜であればよい。例えば、Ａｌ２Ｏ３膜、ＺｒＯ２膜、ＨｆＯ２膜、ＨｆＳｉＯｘ膜、ＺｒＳｉＯｘ膜、Ｙ２Ｏ３膜、Ｌａ２Ｏ３膜、ＰｒＯｘ膜等を用いることができる。
【００４３】
また、本実施の形態２では、絶縁性界面層２２、ゲート絶縁膜２１及びゲート電極５の側方に何も形成していないが、ゲート絶縁膜２１の比誘電率よりも低い比誘電率を有する絶縁膜を形成してもよい。この場合、少なくともゲート絶縁膜２１の側面を覆うように形成すればよく、実施の形態２と同様の効果が得られる（後述する実施の形態３−５についても同様）。
【００４４】
実施の形態３．
図６は、本発明の実施の形態３による半導体装置を説明するための断面図である。
図６に示す本実施の形態３による半導体装置は、前述した実施の形態２による半導体装置（図４参照）において、絶縁性界面層２２及びゲート絶縁膜２１の側面が、ゲート電極５の側面よりも内側に入っているものである。詳細には、絶縁性界面層２２及びゲート絶縁膜２１の側面は、ゲート電極５の側面からオフセット量Ｂだけ内側に入り、オーバーラップ領域Ａ上に位置している。
なお、その他の構成要素については、実施の形態２と同様であるので、本実施の形態３ではその詳細な説明を省略する。
【００４５】
図６に示す半導体装置でオフセット量Ｂ＝１０ｎｍのものについて、デバイスシミュレーションを行った。このシミュレーション結果を、ゲート電圧−ドレイン電流特性として図７に示す。図７は、図６に示す半導体装置のデバイスシミュレーション結果を説明するための図である。図７において、ＳｉＯ２（比誘電率ｋ＝３．９）をゲート絶縁膜２５として用いた従来の半導体装置（図１２参照）のシミュレーション結果と、高い比誘電率（ｋ＝４０）のゲート絶縁膜２６を用い、オフセット量Ｂ＝０ｎｍである従来の半導体装置（図１３参照）のシミュレーション結果とを、本実施の形態３の比較例として併せて示している。
ここで、シミュレーションのパラメータの条件は、実施の形態２と同様に、ドレイン電圧Ｖｄ＝ゲート電圧Ｖｇ＝１．０Ｖ、ソース電圧Ｖｓ＝基板バイアス電圧Ｖｓｕｂ＝０Ｖ、オーバーラップ領域Ａの長さ＝１０ｎｍ、ゲート絶縁膜２１の酸化膜換算膜厚＝１．５ｎｍ、ゲート絶縁膜２１の比誘電率ｋ＝４０とした。
【００４６】
先ず、比較例のシミュレーション結果について説明する。
図１２に示す半導体装置の場合には、実施の形態１で説明したように、オフ電流Ｉｏｆｆがサブスレッショルド特性で決まらず、ＧＩＤＬの影響を受けて高くなっており、オフ電流Ｉｏｆｆの低減は困難である。
また、図１３に示す半導体装置の場合には、実施の形態１で説明したように、ゲート電界がドレイン領域４のオーバーラップ領域Ａに集中しやすくなり、図１２に示す半導体装置の場合よりも、ＧＩＤＬの影響が大きくなり、オフ電流Ｉｏｆｆが増加する。
【００４７】
次に、本実施の形態３による半導体装置のシミュレーション結果について説明する。
上述したように、オーバーラップ領域Ａの長さ＝１０ｎｍ、オフセット量Ｂ＝１０ｎｍであるので、絶縁性界面層２２及びゲート絶縁膜２１の側面（オフセット位置）とソースドレイン領域３，４の端部とが一致している状態である。
図７に示すように、絶縁性界面層２２と高い比誘電率（ｋ＝４０）を有するゲート絶縁膜２１とがオフセット構造（オフセット量Ｂ＝１０ｎｍ）になっているため、実施の形態１の場合と同様に、大幅にＧＩＤＬの影響が軽減し、それに伴いオフ電流Ｉｏｆｆが低減される。
【００４８】
また、図７に示したシミュレーション結果を、トランジスタの駆動能力がわかるようにリニア表示したものを図８に示す。
図８に示すように、実施の形態１の場合と同様に、従来の半導体装置（図１２及び図１３参照）のオン電流Ｉｏｎに対して、オフセット量Ｂ＝１０ｎｍの場合のオン電流Ｉｏｎはほぼ同等の値が得られる。
【００４９】
本実施の形態３においても、実施の形態１と同様に、高い比誘電率（ｋ＝４０）を有するゲート絶縁膜２１のオフセット量Ｂは、オフ電流Ｉｏｆｆとオン電流Ｉｏｎの両方の観点で設定する必要がある。この両方の観点から、例えばオーバーラップ領域Ａの長さが１０ｎｍの場合、オフセット量Ｂは、０ｎｍより大きく且つ１０ｎｍ以下が好適である。
【００５０】
次に、短チャネル効果への影響について説明する。
上述したシミュレーション結果を、ゲート長−閾値電圧特性として図９に示す。図９において、ＳｉＯ２（比誘電率ｋ＝３．９）をゲート絶縁膜２５として用いた従来の半導体装置（図１２参照）のシミュレーション結果と、高い比誘電率（ｋ＝４０）のゲート絶縁膜２６を用い、絶縁性界面層を形成していない従来の半導体装置（図１３参照）のシミュレーション結果とを、本実施の形態３の比較例として併せて示している。
図９に示すように、実施の形態２と同様に、絶縁性界面層２２を介して高い比誘電率（ｋ＝４０）を有するゲート絶縁膜２１を形成した本実施の形態３による半導体装置は、高い比誘電率（ｋ＝４０）を有するゲート絶縁膜２６が半導体基板上に直接形成された従来の半導体装置（図１３参照）と比較して、短チャネル効果の増加を低減することができる。
【００５１】
以上説明したように、本実施の形態３による半導体装置においては、半導体基板１上に絶縁性界面層２２を形成し、絶縁性界面層２２上にこの界面層２２の比誘電率よりも高い比誘電率を有するゲート絶縁膜２１を形成し、ゲート絶縁膜２１上にゲート電極５を形成した。従って、実施の形態２と同様の効果が得られる。
また、本実施の形態３では、絶縁性界面層２２及びゲート絶縁膜２１の側面が、ゲート電極５の側面よりもオフセット量Ｂだけ内側に入り、ゲート電極５とオーバーラップしているソースドレイン領域３，４のオーバーラップ領域Ａ上に位置するようにした。従って、半導体装置の内部の高電界が与える影響で増加するＧＩＤＬを低減することができる。
【００５２】
実施の形態４．
図１０は、本発明の実施の形態４による半導体装置を説明するための断面図である。
図１０に示す本実施の形態４による半導体装置は、前述した実施の形態２による半導体装置（図４参照）において、ゲート絶縁膜２１とゲート電極５との間に、ゲート絶縁膜２１の比誘電率（ｋ＝４０）よりも低い比誘電率（ｋ＝３．９）を有する絶縁性界面層２３を介在させたものである。
その他の構成要素については、実施の形態２と同様であるので、本実施の形態４ではその詳細な説明を省略する。
【００５３】
図１０に示す半導体装置について、デバイスシミュレーションを行った。このシミュレーション結果は、前述した実施の形態２による半導体装置のシミュレーション結果（図５参照）と同様になった。
【００５４】
以上説明したように、本実施の形態４による半導体装置においては、半導体装置１上に絶縁性界面層（第１の絶縁性界面層）２２を形成し、絶縁性界面層２２上にこの界面層２２の比誘電率（ｋ＝３．９）よりも高い比誘電率（ｋ＝４０）を有するゲート絶縁膜２１を形成し、ゲート絶縁膜２１上にゲート絶縁膜２１の比誘電率よりも低い比誘電率（ｋ＝３．９）を有する絶縁性界面層（第２の絶縁性界面層）２３を形成し、絶縁性界面層２３上にゲート電極５を形成した。従って、実施の形態２と同様の効果が得られる。
【００５５】
なお、本実施の形態４によれば、２つの絶縁性界面層２２，２３の比誘電率ｋを３．９としたが、これに限らず、ゲート絶縁膜２１の比誘電率よりも低ければよい。また、２つの絶縁性界面層２２，２３の比誘電率がそれぞれ異なっていてもよい。
【００５６】
実施の形態５．
図１１は、本発明の実施の形態５による半導体装置を説明するための断面図である。
図１１に示す本実施の形態５による半導体装置は、前述した実施の形態４による半導体装置（図１０参照）において、絶縁性界面層２２，２３及びゲート絶縁膜２１の側面が、ゲート電極５の側面よりも内側に入っているものである。詳細には、絶縁性界面層２２，２３及びゲート絶縁膜２１の側面は、ゲート電極５の側面からオフセット量Ｂだけ内側に入り、のオーバーラップ領域Ａ上に位置する。
【００５７】
図１１に示す半導体装置でオフセット量Ｂ＝１０ｎｍのものについて、デバイスシミュレーションを行った。このシミュレーション結果は、前述した実施の形態３による半導体装置のシミュレーション結果（図７−９参照）と同様になった。
【００５８】
以上説明したように、本実施の形態５による半導体装置においては、半導体装置１上に絶縁性界面層２２を形成し、絶縁性界面層２２上にこの界面層２２の比誘電率（ｋ＝３．９）よりも高い比誘電率（ｋ＝４０）を有するゲート絶縁膜２１を形成し、ゲート絶縁膜２１上にゲート絶縁膜２１の比誘電率よりも低い比誘電率（ｋ＝３．９）を有する絶縁性界面層２３を形成し、絶縁性界面層２３上にゲート電極５を形成した。そして、絶縁性界面層２２，２３及びゲート絶縁膜２１の側面が、ゲート電極５の側面よりも内側に入り、ゲート電極５とオーバーラップしているソースドレイン領域３，４のオーバーラップ領域Ａ上に位置するようにした。従って。実施の形態３と同様の効果が得られる。
【００５９】
【発明の効果】
本発明によれば、半導体装置の内部の高電界が与える影響で増加するＧＩＤＬを低減することができる。また、ゲート絶縁膜の比誘電率を高くすれば大きくなる短チャネル効果を低減することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１による半導体装置を説明するための断面図である。
【図２】図１に示す半導体装置のデバイスシミュレーション結果（ゲート電圧−ドレイン電流特性）を説明するための図である。
【図３】図２に示すデバイスシミュレーション結果をリニア表示した図である。
【図４】本発明の実施の形態２による半導体装置を説明するための断面図である。
【図５】図４に示す半導体装置のデバイスシミュレーション結果（ゲート長−閾値電圧特性）を説明するための図である。
【図６】本発明の実施の形態３による半導体装置を説明するための断面図である。
【図７】図６に示す半導体装置のデバイスシミュレーション結果（ゲート電圧−ドレイン電流特性）を説明するための図である。
【図８】図７に示すデバイスシミュレーション結果をリニア表示した図である。
【図９】図６に示す半導体装置のデバイスシミュレーション結果（ゲート長−閾値電圧特性）を説明するための図である。
【図１０】本発明の実施の形態４による半導体装置を説明するための断面図である。
【図１１】本発明の実施の形態５による半導体装置を説明するための断面図である。
【図１２】従来の半導体装置を説明するための断面図である。
【図１３】高誘電率膜を用いた従来の半導体装置を説明するための断面図である。
【図１４】図１２及び図１３に示す半導体装置のデバイスシミュレーション結果（ゲート長−閾値電圧特性）を説明するための図である。
【符号の説明】
１  半導体基板（シリコン基板）
３  ソース領域
４  ドレイン領域
５  ゲート電極
１１  ウェル領域
１２  チャネル領域
２１  ゲート絶縁膜
２２  絶縁性界面層
２３  絶縁性界面層
【図１】
2004186295.tif 000003
【図２】
2004186295.tif 000004
【図３】
2004186295.tif 000005
【図４】
2004186295.tif 000006
【図５】
2004186295.tif 000007
【図６】
2004186295.tif 000008
【図７】
2004186295.tif 000009
【図８】
2004186295.tif 000010
【図９】
2004186295.tif 000011
【図１０】
2004186295.tif 000012
【図１１】
2004186295.tif 000013
【図１２】
2004186295.tif 000014
【図１３】
2004186295.tif 000015
【図１４】
2004186295.tif 000016