(57)【要約】【課題】プレートドライバ上の容量負荷を低電圧で制御する。【解決手段】ｎ及びｍが両方とも２以上であり、それぞれのメモリセルが強誘電体コンデンサ２２とスイッチ装置２０とを含み、該メモリセルがワードライン２８、３０とビットライン３２、３４との組み合わせを介して個別的にアクセス可能なｎ×ｍのラインのメモリセル１２、１４、１６、１８と、メモリセルの複数の前記ｍのラインのそれぞれにおいて、複数の前記強誘電体コンデンサに共通の接続を提供するプレートライン２４、２６のいくつかのグループと、プレートラインの前記グループの１つに独自に組み合わされている、前記強誘電体コンデンサを駆動するように構成された複数のＣＭＯＳプレートラインドライバ１０６、１０８、１３４、１３６、１３８とを含んでなる集積装置および方法を提供する。【選択図】　　　　図１
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【特許請求の範囲】
【請求項１】
ｎ及びｍが両方とも２以上であり、それぞれのメモリセルが強誘電体コンデンサとスイッチ装置とを含み、該メモリセルがワードラインとビットラインとの組み合わせを介して個別的にアクセス可能なものであるｎ個×ｍ個のラインのメモリセルと、
プレートラインのそれぞれのグループが、メモリセルの複数の前記ｍ個のラインのそれぞれにおいて、複数の前記強誘電体コンデンサに共通の接続を提供するものであるプレートラインのいくつかのグループと、
それぞれの前記ＣＭＯＳプレートラインドライバがプレートラインの前記グループの１つに独自に組み合わされている前記強誘電体コンデンサを駆動するように構成された複数のＣＭＯＳプレートラインドライバと
を含んでなる集積装置。
【請求項２】
複数のプレートラインデコーダを含み、前記プレートラインのグループのそれぞれが前記プレートラインデコーダの１つに独自に組み合わされており、前記プレートラインデコーダが前記プレートラインドライバを選択的にトリガするようにアドレス制御信号に応答する請求項１に記載の集積装置。
【請求項３】
それぞれの前記プレートラインデコーダが、前記ＣＭＯＳプレートラインドライバと前記グループのプレートラインの数との両方に１対１の対応を有するＮＡＮＤゲートである請求項２に記載の集積装置。
【請求項４】
前記ＣＭＯＳプレートラインデバイスに共通の駆動信号を供給するように接続された全体のＣＭＯＳプレートラインドライバをさらに含む請求項１に記載の集積装置。
【請求項５】
前記メモリセルの前記スイッチ装置がトランジスタであり、それぞれの前記ワードラインがメモリセルの前記ｎ個のラインの特定のラインにおける前記トランジスタのゲートへの共用の接続部であり、それぞれの前記ビットラインがメモリセルの前記ｍ個のラインの特定のラインにおける前記トランジスタのソース／ドレインへの共通の接続部である請求項１に記載の集積装置。
【請求項６】
前記グループのプレートラインの数がｎ個に分割することができ、前記グループがそれぞれの前記グループが動作可能に組み合わされたｎ個のラインの前記部分に関して等しい請求項５に記載の集積装置。
【請求項７】
それぞれの前記グループのプレートラインが前記メモリセルの前記ｍ個のラインのセグメントにおいてのみ前記強誘電体コンデンサに接続されており、それにより、それぞれの前記グループがメモリセルの前記ｎ個のラインの部分と前記ｍ個のラインのセグメントとに動作可能に組み合わされている請求項６に記載の集積装置。
【請求項８】
２以上であるがすべてよりも少ない列と２以上の行とからのメモリセルをそれぞれの部分が含むように、メモリセルの部分を定義するステップと、
メモリセルのそれぞれの前記部分に異なるプレートラインドライバを接続するステップであって、該接続が前記メモリセルの強誘電体コンデンサへのものであり、前記プレートラインドライバをＣＭＯＳ回路として形成することを含むものであるステップと、
前記組み合わされたプレートラインドライバの活性化をイネーブルにする異なるデコーダにそれぞれの前記プレートラインドライバを組み合わせるステップと、
該デコーダを介して前記プレートラインドライバを選択的に活性化して、前記メモリセルの選択された部分におけるすべての前記強誘電体コンデンサを同時に駆動するステップと、
を含んでなる、複数の列及び行に配置された強誘電体メモリセルの駆動方法。
【請求項９】
前記部分の前記定義が前記メモリセルの割当てを含み、それぞれの部分が前記行のすべてよりも少ない複数の行によるメモリセルを含むものである請求項８に記載の方法。
【請求項１０】
前記組み合わせるステップが、それぞれの前記プレートラインドライバにＮＡＮＤゲートデコーダを割当てることを含むものである請求項８に記載の方法。
【請求項１１】
すべての前記ＮＡＮＤゲートデコーダに１つの入力を供給するために全体のプレートラインドライバを制御するステップをさらに含み、それぞれの前記ＮＡＮＤゲートデコーダが第２の入力としてアドレス信号を有するものである請求項１０に記載の方法。
【請求項１２】
読み出し動作及び書込み動作を行なうように、前記メモリセルに接続されたワードラインとビットラインとを選択的に活性化するステップをさらに含み、それぞれのワードラインが特定の前記列におけるトランジスタのゲートに結合されており、それぞれのビットラインが特定の前記行における前記トランジスタのソース／ドレインに結合されている請求項８に記載の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般的にメモリ装置に関し、より詳細には、強誘電体ランダムアクセスメモリセルのアレイ内における強誘電体コンデンサの駆動に関する。
【０００２】
【従来の技術】
多数の異なったタイプの集積メモリ技術が存在する。特定の用途において、メモリのタイプの選択は用途の要求に依存する。周期的なメモリリフレッシュが問題にならない場合には、データの高密度記憶のためにダイナミックランダムアクセスメモリ（ＤＲＡＭ）を使用するのが典型的であるが、ＳＲＡＭの大きなセル寸法が許される場合には、小さいが迅速なデータ記憶及びデータ検索のために、スタティックランダムアクセスメモリ（ＳＲＡＭ）が最も適している。フラッシュメモリは、データの不揮発性の記憶を提供するので、データは、電力を遮断した後でも依然として利用することができる。用途に基づいたメモリ技術の選択は、システムオンチップ（ｓｙｓｔｅｍ　ｏｎ　ｃｈｉｐ：ＳＯＣ）設計におけるように、同じ集積回路チップ内に複数の要求が起きるときにはより困難である。１つの困難は、異なるメモリ技術がそれらの特性を個別的に最大にするために異なる製造ステップと特殊なプロセスとを必要とすることにある。
【０００３】
単一の集積回路チップ内に３つのすべてのメモリ技術（すなわち、ＤＲＡＭとＳＲＡＭとフラッシュ）の利点を利用する要望があるときに生じる困難に対する１つの解決策は、強誘電体ランダムアクセスメモリ（ＦｅＲＡＭ）と呼ばれるメモリ技術を利用することにある。ＦｅＲＡＭは、ＤＲＡＭ等の高いデータ密度を提供し、ＤＲＡＭとは異なり周期的なメモリリフレッシュを必要とせず、フラッシュメモリと同様に電力を遮断したときでもデータを保持する。
【０００４】
図１によれば、ＦｅＲＡＭアレイ１０の一部が、４つのメモリセル１２、１４、１６、１８を含むものとして示されている。ＦｅＲＡＭアレイ内において、メモリセルは列及び行により配列されている。単なる例によれば、メモリセルの５１２の列と１０２４の行とが存在することができる。それぞれのＦｅＲＡＭメモリセルは、通過トランジスタ２０と強誘電体コンデンサ２２とを含む。当該技術分野においてよく知られているように、強誘電体コンデンサ２２におけるデータの記憶は、電荷の分極を介して“０”又は“１”の状態になる。図１に示した配向では、強誘電体コンデンサ２２の底部電極は、プレート電極と呼ばれる。プレートライン（ｐｌａｔｅ　ｌｉｎｅ：以下、「ＰＬ」と呼ぶ）２４及び２６は、列内におけるそれぞれのコンデンサのプレート電極に結合している。同様に、ワードライン（ｗｏｒｄ　ｌｉｎｅ：以下、「ＷＬ」と呼ぶ）２８及び３０は、同じ列のすべての通過トランジスタのゲートに結合している。ビットライン（ｂｉｔ　ｌｉｎｅ：以下、「ＢＬ」と呼ぶ）３２及び３４は、特定の行のすべての対応するソース／ドレインに接続しているので、強誘電体コンデンサ内へとデータを書込むことができる。１つの例として第１のメモリセル１２の強誘電体コンデンサ２２を“０”状態に分極するために、そのセルの通過トランジスタ２０は第１のワードライン２８を介して活性化されるが、対応するビットライン３２は“０”にあり、適当なプレートライン２４は“１”にセットされる。他方において、メモリセル１２の同じ強誘電体コンデンサ２２を“１”状態に分極するために、ワードライン２８は通過トランジスタを活性化して、ビットライン３２は“１”に強制され、適当なプレートライン２４はコンデンサのプレート電極に“０”を強制する。読み出し動作において、強誘電体コンデンサのプレート電極は“高”にパルス制御され、コンデンサはメモリセル通過トランジスタを介してビットラインに“１”又は“０”に関連する分極電荷を放出する。
【０００５】
ＦｅＲＡＭアレイ１０の設計における１つの問題は、プレートライン２４及び２６を駆動するためのプレートラインアーキテクチャの選択にある。１つの可能性として全体のプレートラインドライバをすべてのプレートラインに接続することができるので、列は同じ接続を共用する。この全体のプレートラインアーキテクチャは、図２に示されており、これは、５１２の列に接続された単一のドライバ３６を示している。アーキテクチャの利点は、単一のドライバ３６が大量のチップの実際の地所を必要としないので、必要な面積効率が比較的に高い点にある。欠点は、いつでも１つの活性の列と５１１個の選ばれない列とがあり、これらの列がそれにもかかわらず総合的な容量負荷に寄与することにある。その結果として生じる比較的に大きな容量負荷が、プレートライン信号の上昇時間及び下降時間を低下させる。このため、従って、ＦｅＲＡＭアレイの速度は低速にしなければならない。別の欠点は、接続されたすべてのメモリセルが選ばれなかったときであっても妨害パルスを受けるので、プレートドライバ３６が循環するときに、アレイ内におけるすべての強誘電体コンデンサのプレート電極が循環的に妨害パルスを受けることにある。
【０００６】
代わりのプレート駆動アーキテクチャが図３に示されている。このセグメント化されたアーキテクチャにおいて、単一の全体のプレートラインドライバ３８が存在するが、すべての局部プレートライン（ｌｏｃａｌ　ｐｌａｔｅ　ｌｌｉｎｅ：以下、「ＬＰＬ」と呼ぶ）は伝達ゲート４０を介してドライバに接続されている。典型的には、伝達ゲートはＮＭＯＳ装置（ｎチャネル金属酸化物半導体装置）であり、全体のプレートドライバ３８はＣＭＯＳ装置（相補金属酸化物半導体装置）である。図２のアーキテクチャに対して図３のアーキテクチャの利点は、伝達ゲートの利用により全体のプレートラインドライバ３８における容量負荷が減少するので、メモリアレイの動作速度を増加することができる点にある。欠点は、ＮＭＯＳ伝達ゲートがＮＭＯＳ装置の閾値に打ち勝つために、そのトランジスタゲートにおいて電圧昇圧が必要となる点にある。低電圧回路に対する要求が増加しているので、この電圧昇圧のための要求はその重要度において増大する。別の関心は、選ばれないラインを電気的アースに結合するために追加的な回路を利用しないかぎり、選ばれないビットラインが電気的に“浮動（ｆｌｏａｔ）”してしまうことにある。
【０００７】
別のプレートラインアーキテクチャが図４に示されている。このアーキテクチャにおいて、強誘電体メモリアレイのそれぞれの列は、分離したプレートラインドライバ４２を有する。ドライバは、ＮＭＯＳ装置であることができ、これらの装置は、図３を引用して説明した電圧昇圧を必要とする。したがって、低電圧用途におけるアーキテクチャの利用は困難である。しかも、多数のドライバによってメモリアレイの面積効率が低下する。
【０００８】
伝達ゲート又はプレートラインドライバの利用は説明していないが、ＦｅＲＡＭメモリアレイにプレート電極を接続する代案装置は、Ｐｏｃｈｍｕｌｌｅｒの特許文献１に記載されている。特に、この特許文献１は、２つ以上の多くのワードライン列（又はその代わりに２つ以上のビットライン行）のすべてのプレート電極がプレートラインセグメントを形成するように接続されていることを記載している。
【０００９】
【特許文献１】
米国特許第６，３１４，０１８号明細書
【００１０】
【発明が解決しようとする課題】
種々の従来の技術のアーキテクチャの利用能力は、利用可能なチップの実際の地所と目標供給電圧（例えば低電圧用途）とを含む種々の要因に基づくアーキテクチャの選択をＦｅＲＡＭメモリアレイの設計者にできるようにする。しかしながら、それぞれのアーキテクチャは欠点も有する。集積回路が比較的に速い速度で動作可能になるように、低電圧で面積の有効利用の実現（ａｒｅａ−ｅｆｆｉｃｉｅｎｔ　ｉｍｐｌｅｍｅｎｔａｔｉｏｎ）を可能にし、プレートドライバ上に配置された容量負荷を制御する、ＦｅＲＡＭ集積回路設計及びプレート駆動方法が要求される。
【００１１】
【課題を解決するための手段】
集積回路装置は、メモリセルのｎ個のライン×ｍ個のラインを含み、これらのセルは、強誘電体コンデンサのプレート電極への共通の接続に関してグループ化されている。それぞれのグループは、２以上のｎ個のライン及び２以上のｍ個のラインの強誘電体コンデンサに対して共用された接続部を含む。１つの実施例において、ｎ個のラインはメモリセルの列であり、ｍ個のラインはメモリセルの行である。プレートライン接続部の複数の列及び複数の行のグループ化は、電圧に関する要求と面積に関する制限とを両方とも満たすプレートライン駆動方式の選択に関して、より大きなフレキシビリティを可能にする。
【００１２】
それぞれのグループのプレートライン接続部は、２以上の行と２以上の列との強誘電体コンデンサを結合するが、それぞれのグループは、すべての行より少なくすべての列より少ないものを一般に含む。グループ内における行の数及び列の数の選択は、列及び行の総合数及びプレートラインドライバの意図したタイプを含む要因に依存している。ＣＭＯＳプレートラインドライバは、通過トランジスタ（例えば、ＮＭＯＳトランジスタ）によって要求されるものより大量のチップの実際の地所を必要とする。本発明によるＦｅＲＡＭ設計では、必要なＣＭＯＳプレートラインドライバの数を最小にするために大きなグループを選択することと、すべての列のプレートライングループが組み合わされたドライバに重畳される容量負荷に寄与するのでグループ内のすべての活性列に対して多数の不活性の列を含まない小さなグループを選択することとの間に、トレード・オフが存在する。例えば、５１２個の列を有するアレイは、それぞれ３２個の列からなるプレートライングループを有することができるので、少なくとも１６個（＝５１２／３２）のプレートライングループが存在する。それぞれのグループが、総合数よりも少ない行を含む場合には、プレートライングループの総合数は１６の複数倍である。例えば、１０２４個の行が存在し、それぞれのグループが６４個の行を含む場合には、ＦｅＲＡＭアレイは、１６個のグループ幅×１６個のグループ高さを有する。
【００１３】
本発明の第１の態様として、プレートラインのグループ化は、ＣＭＯＳプレートラインドライバの利用を可能にする。このようなドライバはＮＭＯＳ伝達トランジスタと比較して大きな面積を必要とするが、プレートラインのグループ化はＣＭＯＳドライバの総合数を抑えることを可能にする。さらに、プレートラインあたりの容量負荷はおおいに減少する。なぜならば、単一プレートラインドライバは、１つの活性列のセル及び不活性列（例えば３１列）における比較的に少数のセルを駆動するだけでよいからである。不活性列の負荷は、活性列の負荷のほぼ１パーセントなので、特定のＣＭＯＳドライバにおける容量負荷は管理可能である。ＣＭＯＳドライバに加えて、それぞれのプレートラインのグループは分離したデコーダに動作可能に組み合わせることができるが、全体の回路は集積回路チップの面積に関する制限内に維持されている。ＮＭＯＳではなくＣＭＯＳドライバの利用は、全供給レベルにプレート電圧を駆動するために、昇圧されたゲート電圧の必要性がない。したがって、アーキテクチャの低電圧の適用が、低い電力とわずかなゲート酸化応力とを結果として生じる。
【００１４】
したがって、本発明の第１の態様によれば、ＣＭＯＳドライバは、プレートラインのグループと１対１に対応して利用される。プレートライングループを、３２個のワードラインの列と組み合わせることができる。プレートラインドライバとＮＡＮＤゲートデコーダ等のデコーダとの間にも、１対１の対応が存在できる。それぞれのプレートライングループは、すべての行を通って延びることができるか、又はビットライン行のセグメントだけに制限することができる。他方において、本発明の第２の態様によれば、プレートラインドライバの選択は、ＣＭＯＳ回路に限定されないが、強誘電体コンデンサのプレート電極は、列の部分グループと行の部分セグメントとに基づいて相互に接続される。列のグループ化と行のセグメント化との両方に基づくプレート電極接続能力の分割は、ＣＭＯＳプレートラインドライバを利用しない場合であっても、ある種の用途に重大な利点を提供することができる。
【００１５】
【発明の実施の形態】
図５によれば、プレートラインドライバアーキテクチャの単一のセグメント７８が示されている。１つの可能な実現において、セグメントは、５１２個の列と６４個の行とを有する。行は、１つのビットライン（開いたビットライン）又は２つのビットライン（折返しビットライン）のいずれかからなる場合がある。本発明の権利範囲から逸脱することなく、その他の構成を利用することができる。
【００１６】
図７によれば、異なるプレートライングループへと分割されたものとして、３つのセグメント１２８と１３０と１３２とが示されている。１つのビットライン（ＢＬｍ）と１つの局部プレートライン（ＰＬｎ）とによって二等分されたそれぞれの円は、単一のＦｅＲＡＭセルを表わしている。図１を引用して説明したように、それぞれのＦｅＲＡＭセル１２と１４と１６と１８とは、通過トランジスタ２０等のスイッチ装置と強誘電体コンデンサ２２とを含む。ワードラインドライバの出力端子における論理ハイレベルは、セルから又はここにデータを読み出し又は書込むために、組み合わされた列におけるメモリセルの列の通過トランジスタをターン“オン”する。ワードラインデコーダとワードラインドライバとは、特定のセグメント内のすべての対応する列を通して通過トランジスタを活性化するように接続されている。ビットラインを介するビットアクセスは、図５のセンス増幅器９８によって制御することができる。多くのＤＲＡＭにおいて形成される従来の組み合わされた（ｉｎｔｅｒｄｉｇｉｔａｔｅ）行アプローチを利用することができる。
【００１７】
図５において、プレートグループラインドライバ１０６及び１０８は、ＦｅＲＡＭセルのプレート電極を駆動するために利用される。図示した実施例に対するコード化方式において、文字“ｊ”はセルの特定の部分を識別するが、文字“ｋ”はセルの別のセグメントから特定のセグメントを識別する。
【００１８】
それぞれのプレートグループタイムドイネーブル（ｐｌａｔｅ　ｇｒｏｕｐ　ｔｉｍｅｄｅｎａｂｌｅ　：以下、「ＰＬＧＲＰＴＥＮ」と呼ぶ）の最後における番号は、１６のプレー　トグループのうちのどれがアドレス制御されているかを指定している。しかし　ながら、それぞれのプレートグループのためにＮＡＮＤゲートデコーダ１１０　を利用することは、セグメント７８が活性化されたときにだけ、組み合わされ　たグループの３２の列内における強誘電体コンデンサのプレート電極へのアク　セスが存在することを確実にする。セグメント７８が選ばれたとき、第１のド　ライバ１１２は、それぞれのＮＡＮＤゲート１１０の一方の入力端子に必要な　信号を供給する。駆動すべき特定のプレートグループＰＬ０−ＰＬ１５は、第　２の入力端子におけるそのそれぞれのＰＬＧＲＰＴＥＮ信号によってトリガさ　れる。
【００１９】
寸法に関して、ワードラインのピッチは０．６μｍでありうる。したがって、それぞれのプレートグループドライバに動作可能に組み合わされた３２個のワードラインは、３２×０．６＝１９．２μｍの総合高さを有する。６４個の行を駆動するために、メモリアレイを動作するための所望の速度に依存して、４０μｍ〜６０μｍの範囲内の単純なｐチャネルドライバ幅が必要である。ＮＡＮＤゲートデコードを含むプレートグループドライバを構成するために必要な幅は、１０μｍより小さくすることができる。したがって、１．８μｍの行ピッチによって利用されるプレートグループドライバのためのオーバーヘッド（ｏｖｅｒｈｅａｄ）は、８パーセント（つまり、１０μｍ／（１．８μｍ×６４））より小さい。
【００２０】
図５及び図６によれば、それぞれのプレートライングループは、ＮＡＮＤゲート１１０とドライバ１０６とに組み合わされており、このドライバは、望ましくは低電圧の適用を可能にする共同動作するｎチャネルとｐチャネルトランジスタ１１４及び１１６とを有するＣＭＯＳ回路である。なぜならば、ＣＭＯＳ回路は、電圧昇圧を必要としないからである。さらに、いつでも一度に３２の列の１つだけのワードラインが活性化されているので、ワードラインに組み合わされたプレートグループドライバは、６４の活性セルだけを駆動する。残りの３１列内のメモリセルは、不活性であり、ドライバにわずかな追加的な容量負荷しか提供しない。追加的な負荷は、より小さなストレージノードの寄生容量に直列である強誘電体コンデンサの結果である。単一のドライバに３２の列を組み合わせることによって、実際のインバータドライバと小さなデコーダとを構成するために十分な高さが利用できる。プレートライングループに直接にＣＭＯＳドライバを接続することによってきわめて速い遷移時間が達成でき、メモリアレイの動作のためにより速いアクセス時間とより短いサイクル時間とを可能にする。
【００２１】
図７は、複数のセグメント予測（ｓｅｇｍｅｎｔ　ｐｅｒｓｐｅｃｔｉｖｅ）によるプレートライン駆動アーキテクチャを示している。それぞれのセグメント１２８と１３０と１３２とは６４個の行を有するが、図７の実施例は（図５の３２の列のグループ化ではなく）４個の列のプレートライングループ化を有する。図示された３つのそれぞれのセグメント１２０と１３０と１３２とにおけるセグメントイネーブルドライバ１２９と１３１と１３３とは、それぞれのＮＡＮＤゲートデコーダ１２２と１２４と１２６とに対して１つの入力を提供する。それぞれのデコーダのための第２の入力は、プレートグループ選択信号である。それぞれのデコーダの出力端子は、動作可能に組み合わされたプレートラインドライバ１３４と１３６と１３８とに接続されている。
【００２２】
セグメントイネーブルドライバ１２９と１３１と１３３とは、ドライバのトリガを分離するために使われるデコーダ（図示せず）に個別的に接続されている。したがって、いつでも一度にプレートラインの単一のセグメント１２８と１３０と１３２とが活性化される。さらに、ＮＡＮＤゲートデコーダ１２２と１２４と１２６との動作は、活性セグメント内において単一のプレートグループが駆動されることを確実にする。
【００２３】
９個のプレートライングループだけしか示されていないが、著しく多数のプレートライングループを収容することができる。それぞれのグループは、デコーダ１２２と１２４と１２６と、プレートラインドライバ１３４と１３６と１３８とに動作可能に組み合わされている。アーキテクチャの１つの利点は、全体のプレートラインドライバ１２０がすべてのプレートラインに直接に接続されたアーキテクチャと比較した場合には、プレートラインあたりの容量負荷が著しく減少することにある。前に説明したように、活性列の負荷は、不活性列の負荷よりほぼ１００倍大きい。したがって、ワードラインを介してアクセスされない３つの列（図７に示す実施例において）は、プレートラインドライバに対する容量負荷にそれほど加わらない。さらに、プレートラインの共用が、アーキテクチャをきわめて面積的に有効なものにする。プレートラインドライバは、図６を引用して説明したように、ＣＭＯＳ回路でありうるが、その他のタイプのドライバに置き換えることができる。しかしながら、ＣＭＯＳドライバを利用する利点は、昇圧されたゲート電圧を必要としないことにある。
【図面の簡単な説明】
【図１】本発明において利用するタイプのＦｅＲＡＭアレイの概略図である。
【図２】よく知られた全体のプレートラインドライバアーキテクチャを利用するプレートライン接続の概略図である。
【図３】よく知られたセグメント化したプレートラインドライバアーキテクチャを利用するプレートラインドライバの概略図である。
【図４】よく知られた局部プレートラインドライバアーキテクチャを利用するプレートラインドライバの概略図である。
【図５】本発明によりＦｅＲＡＭメモリアレイを動作するプレートライングループの１つのセグメントのためのプレートラインドライバの回路構成の概略図である。
【図６】図５のセグメントにおいて利用するためのデコーダ及びＣＭＯＳ回路の概略図である。
【図７】本発明によりＦｅＲＡＭアレイに利用するためのプレートライングループの構成の概略図である。
【符号の説明】
１２　メモリセル
１４　メモリセル
１６　メモリセル
１８　メモリセル
２０　スイッチ装置
２２　強誘電体コンデンサ
２４　プレートライン
２６　プレートライン
２８　ワードライン
３０　ワードライン
３２　ビットライン
３４　ビットライン
７８　メモリセルの部分
１０６　プレートラインドライバ
１０８　プレートラインドライバ
１１０　プレートラインデコーダ
１１２　プレートラインドライバ
１２２　プレートラインデコーダ
１２４　プレートラインデコーダ
１２６　プレートラインデコーダ
１２８　メモリセルの部分
１２９　プレートラインドライバ
１３０　メモリセルの部分
１３１　プレートラインドライバ
１３２　メモリセルの部分
１３３　プレートラインドライバ
１３４　プレートラインドライバ
１３６　プレートラインドライバ
１３８　プレートラインドライバ
【図１】
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【図２】
2004005979.tif 000004
【図３】
2004005979.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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