(57)【要約】【課題】従来と同等のハードウエア量で各区画の矛盾したキャッシュヒットを防止する。【解決手段】比較回路２０８は、ある区画のプロセッサが共有キャッシュメモリにアクセス時のウェイのヒット判定時に、アクセス時に指定されたセットにおけるウェイのうちプロセッサが前記共有キャッシュメモリにアクセス時に出力されるアクティブ信号対応に予め割り当てたウェイのみをヒット判定の対象とする。リプレイスメント制御回路２１８は、ミスヒット時、ヒット判定のセットにおけるアクティブ信号対応に割り当てられたウェイの内最も書換が古い前記ウェイのディレクトリ部２０７及びデータアレイ部２１４を更新するように制御する。【選択図】　　　図２
2004030000.tif 000002
【特許請求の範囲】
【請求項１】
複数ウェイセットアソシアティブ方式であってディレクトリ部及びデータアレイ部を含んで構成されるキャッシュメモリが複数プロセッサで共有され、前記複数プロセッサが独立したシステムとして動作するように区画分けされたマルチプロセッサシステムにおける共有キャッシュメモリのヒット判定制御方法において、ある前記区画のプロセッサが前記共有キャッシュメモリにアクセス時の前記ウェイのヒット判定時に前記アクセス時に指定されたセットにおける前記ウェイのうち前記プロセッサが前記共有キャッシュメモリにアクセス時に出力されるアクティブ信号対応に予め割り当てた前記ウェイのみをヒット判定の対象とすることを特徴とする共有キャッシュメモリのヒット判定制御方法。
【請求項２】
前記区画分けがオペレーティングシステム（ＯＳ）単位に行われることを特徴とする請求項１記載の共有キャッシュメモリのヒット判定制御方法。
【請求項３】
前記区画分けが処理単位に行われることを特徴とする請求項１記載の共有キャッシュメモリのヒット判定制御方法。
【請求項４】
前記ヒット判定でミスヒット時、前記セットにおける前記アクティブ信号対応に割り当てられた前記ウェイの内最も書換が古い前記ウェイの前記ディレクトリ部及び前記データアレイ部を更新することを特徴とする請求項１記載の共有キャッシュメモリのヒット判定制御方法。
【請求項５】
前記アクティブ信号が区画分けされた前記区画の区画番号であることを特徴とする請求項１記載の共有キャッシュメモリのヒット判定制御方法。
【請求項６】
前記アクティブ信号が区画分けされていない状態を示す場合は、前記セットにおける全ての前記ウェイをヒット判定の対象とすることを特徴とする請求項１記載の共有キャッシュメモリのヒット判定制御方法。
【請求項７】
複数ウェイセットアソシアティブ方式であってディレクトリ部及びデータアレイ部を含んで構成されるキャッシュメモリが複数プロセッサで共有され、前記複数プロセッサが独立したシステムとして動作するように区画分けされたマルチプロセッサシステムにおける共有キャッシュメモリのヒット判定制御方式において、ある前記区画のプロセッサが前記共有キャッシュメモリにアクセス時の前記ウェイのヒット判定時に前記アクセス時に指定されたセットにおける前記ウェイのうち前記プロセッサが前記共有キャッシュメモリにアクセス時に出力されるアクティブ信号対応に予め割り当てた前記ウェイのみをヒット判定の対象とする比較回路を含んで構成されることを特徴とする共有キャッシュメモリのヒット判定制御方式。
【請求項８】
前記区画分けがオペレーティングシステム（ＯＳ）単位に行われることを特徴とする請求項７記載の共有キャッシュメモリのヒット判定制御方式。
【請求項９】
前記区画分けが処理単位に行われることを特徴とする請求項７記載の共有キャッシュメモリのヒット判定制御方式。
【請求項１０】
前記ヒット判定でミスヒット時、前記セットにおける前記アクティブ信号対応に割り当てられた前記ウェイの内最も書換が古い前記ウェイの前記ディレクトリ部及び前記データアレイ部を更新するリプレイスメント制御回路を含んで構成されることを特徴とする請求項７記載の共有キャッシュメモリのヒット判定制御方式。
【請求項１１】
前記アクティブ信号が区画分けされた前記区画の区画番号であることを特徴とする請求項７記載の共有キャッシュメモリのヒット判定制御方式。
【請求項１２】
前記比較回路は前記アクティブ信号が区画分けされていない状態を示す場合は、前記セットにおける全ての前記ウェイをヒット判定の対象とすることを特徴とする請求項７記載の共有キャッシュメモリのヒット判定制御方式。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は共有キャッシュメモリに関し、特に複数ウェイセットアソシアティブ方式の共有キャッシュメモリにおけるヒット判定制御方法及びヒット判定制御方式に関する。
【０００２】
【従来の技術】
複数プロセッサでキャッシュを共有するマルチプロセッサシステムで、複数のシステムを動作するためにマルチプロセッサシステムを区画わけした場合、各区画は独立したシステム（複数のＯＳ）として動作するため、同一アドレスで異なるメモリ位置を参照することが起きる。
【０００３】
このため、他の区画が同一アドレスで異なるメモリブロックをキャッシュ上に登録した場合、同一アドレスでキャッシュを参照する区画は矛盾したキャッシュヒットを起こす。
【０００４】
この矛盾したキャッシュヒットを図６を用いて説明する。区画１がプロセッサ０，区画２がプロセッサ１で分割されているシステムがあると仮定して，今、例えば、プロセッサ１（区画２）が、メモリブロックＡ，Ｂ，Ｃ，Ｄ内のアドレスＸ，Ｙ，Ｐ，Ｑを順次出力し，その後、プロセッサ０（区画１）がメモリブロックＥ，Ｆ，Ｇ内のア　ドレスＲ，Ｙ，Ｐを順次出力したとする。尚、上記各ブロックＡ〜Ｇは、全て同一のセットｉ内のブロックであり、キャッシュメモリは、初期状態であるとする。
【０００５】
プロセッサ１（区画２）がブロックＡ，Ｂ，Ｃ，Ｄ内のアドレスＸ，Ｙ，Ｐ，Ｑを出力すると、図６（１）に示すように、データアレイ部２１４のセットｉのウェイ０，１，２，３に　ブロックＡ，Ｂ，Ｃ，Ｄの写しが格納される。
【０００６】
その後、プロセッサ０（区画１）が、ブロックＥ内のアドレスＲを出力すると、ミスヒットが発生し、ウェイ０に格納されていたブロックＡの写しがブロックＥの写しに置き換えられる。
【０００７】
その後、プロセッサ０がブロックＦ，Ｇ内のアドレスＹ，Ｐ（ブロックＢ，Ｃと同一アドレス）を順次出力すると、図６（３），（４）に示すように、区画２が登録したウェイ１，２でキャッシュヒットとなり矛盾したキャッシュヒットが起こる。
【０００８】
この矛盾したキャッシュヒットを防止する方法として、例えば、特開２００１−２８２６１７では、全キャッシュタグに区画番号を記憶するビットを拡張してヒット判定時の比較回路でキャッシュに登録した区画を判定している。この結果，他の区画で登録したキャッシュブロックでキャッシュヒットしないように保証し，矛盾したキャッシュヒットを防止している。
【０００９】
【発明が解決しようとする課題】
上述した特開２００１−２８２６１７のようにキャッシュタグにビットを追加し，共有キャッシュ領域を各区画で分割する方法は、従来のハードウエア構成を増大するため、共有キャッシュの小型化または、チップ面積に制限のあるオンチップマルチプロセッサシステム等での小型化，低コスト化が計れないという問題があった。
【００１０】
本発明の目的は、上記問題点を解決し、従来と同等のハードウエア量で各区画の矛盾したキャッシュヒットを防止することが出来、共有キャッシュの小型化または、チップ面積に制限のあるオンチップマルチプロセッサシステム等での小型化，低コスト化が計れる共有キャッシュメモリのヒット判定制御方法及び共有キャッシュメモリのヒット判定制御方式を提供することにある。
【００１１】
【課題を解決するための手段】
本願の第１の発明は、複数ウェイセットアソシアティブ方式であってディレクトリ部及びデータアレイ部を含んで構成されるキャッシュメモリが複数プロセッサで共有され、前記複数プロセッサが独立したシステムとして動作するように区画分けされたマルチプロセッサシステムにおける共有キャッシュメモリのヒット判定制御方法において、ある前記区画のプロセッサが前記共有キャッシュメモリにアクセス時の前記ウェイのヒット判定時に前記アクセス時に指定されたセットにおける前記ウェイのうち前記プロセッサが前記共有キャッシュメモリにアクセス時に出力されるアクティブ信号対応に予め割り当てた前記ウェイのみをヒット判定の対象とすることを特徴とする。
【００１２】
本願の第２の発明は、第１の発明の前記区画分けがオペレーティングシステム（ＯＳ）単位に行われることを特徴とする。
【００１３】
本願の第３の発明は、第１の発明の前記区画分けが処理単位に行われることを特徴とする。
【００１４】
本願の第４の発明は、第１の発明の前記ヒット判定でミスヒット時、前記セットにおける前記アクティブ信号対応に割り当てられた前記ウェイの内最も書換が古い前記ウェイの前記ディレクトリ部及び前記データアレイ部を更新することを特徴とする。
【００１５】
本願の第５の発明は、第１の発明の前記アクティブ信号が区画分けされた前記区画の区画番号であることを特徴とする。
【００１６】
本願の第６の発明は、第１の発明の前記アクティブ信号が区画分けされていない状態を示す場合は、前記セットにおける全ての前記ウェイをヒット判定の対象とすることを特徴とする。
【００１７】
本願の第７の発明は、複数ウェイセットアソシアティブ方式であってディレクトリ部及びデータアレイ部を含んで構成されるキャッシュメモリが複数プロセッサで共有され、前記複数プロセッサが独立したシステムとして動作するように区画分けされたマルチプロセッサシステムにおける共有キャッシュメモリのヒット判定制御方式において、ある前記区画のプロセッサが前記共有キャッシュメモリにアクセス時の前記ウェイのヒット判定時に前記アクセス時に指定されたセットにおける前記ウェイのうち前記プロセッサが前記共有キャッシュメモリにアクセス時に出力されるアクティブ信号対応に予め割り当てた前記ウェイのみをヒット判定の対象とする比較回路を含んで構成されることを特徴とする。
【００１８】
本願の第８の発明は、第７の発明の前記区画分けがオペレーティングシステム（ＯＳ）単位に行われることを特徴とする。
【００１９】
本願の第９の発明は、第７の発明の前記区画分けが処理単位に行われることを特徴とする。
【００２０】
本願の第１０の発明は、第７の発明の前記ヒット判定でミスヒット時、前記セットにおける前記アクティブ信号対応に割り当てられた前記ウェイの内最も書換が古い前記ウェイの前記ディレクトリ部及び前記データアレイ部を更新するリプレイスメント制御回路を含んで構成されることを特徴とする。
【００２１】
本願の第１１の発明は、第７の発明の前記アクティブ信号が区画分けされた前記区画の区画番号であることを特徴とする。
【００２２】
本願の第１２の発明は、第７の発明の前記比較回路は前記アクティブ信号が区画分けされていない状態を示す場合は、前記セットにおける全ての前記ウェイをヒット判定の対象とすることを特徴とする。
【００２３】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照して詳細に説明する。
【００２４】
図１は本発明を適用するシステムの構成例を示すブロック図であり、オンチップマルチプロセッサシステム１１０，オンチップマルチプロセッサシステム１２０と、オフチップキャッシュメモリ１３０と、メインメモリ１４０と、メモリバス１５０，メモリバス１６０とから構成されている。
【００２５】
本実施の形態では、オンチップマルチプロセッサシステム１１０を２分割し、マルチプロセッサシステム１２０を含め３システムで動作する状態とし、プロセッサコア１１１は区画１、プロセッサコア１１２は区画２、プロセッサシステム１２０は区画３で区画番号を割り当てる。
【００２６】
オンチップマルチプロセッサシステム１１０は、プロセッサコア１１１，１１２と、キャッシュコントローラ１１３と、オンチップキャッシュメモリ１１４とを備えている。また、オンチップマルチプロセッサシステム１２０は、プロセッサコア１２１，プロセッサコア１２２と、キャッシュコントローラ１２３と、オンチップキャッシュメモリ１２４とを備えている。尚、オンチップキャッシュメモリ１１４とオンチップキャッシュメモリ１２４は、４ウェイセットアソシアティブ方式のものとする。
【００２７】
図２は、図１に示したキャッシュコントローラ１１３，オンチップキャッシュメモリ１１４の構成例を示したブロック図である。尚、キャッシュコントローラ１２３，オンチップキャッシュメモリ１２４も、同様の構成を有している。
【００２８】
アドレスレジスタ２０１は、プロセッサコア１１１，１１２がメインメモリ１４０をアクセスする際の物理アドレス（３２ビットとする）を保持するレジスタである。この物理アドレスは、ブロックアドレス２０２（１８ビットとする）と、セットアドレス２０３（８ビットとする）と、ブロック内バイトアドレス２０４（６ビットとする）とから構成されている。従って、ディレクトリ部２０７，データアレイ部２１４のセット数は２５６個となる。
【００２９】
データアレイ部２１４の各領域（４ウェイ×２５６セット）には、メインメモリ１４０の適当なブロックの写しが格納される。ディレクトリ部２０７の各領域（４ウェイ×２５６セット）には、データアレイ部２１４の対応する領域に写しが格納されているブロックのブロックアドレスと、その写しが有効であるか否かを示す有効ビットとからなるタグが格納されている。
【００３０】
レジスタ２０９は、セットアドレス２０３を保持するレジスタである。デコーダ２１０は、レジスタ２０９に保持されているセットアドレスを解読し、ディレクトリ部２０７の第０セット〜第２５５セットの内の１つを選択する選択信号を出力する。
【００３１】
レジスタ２１５は、セットアドレス２０３を保持するレジスタである。デコーダ２１６は、レジスタ２１５に保持されているセットアドレスを解読し、データアレイ部２１４の第０セット〜第２５５セットの内の１つを選択する選択信号を出力する。
【００３２】
比較回路２０８には、図４に示すように、ディレクトリ部２０７の２５６個のセットの内の、デコーダ２１０によって選択されたセット中の第０〜第３ウェイの内容（タグ）と、アドレスレジスタ２０１に保持されているブロックアドレス２０２とアクティブ信号４０１とが入力される。アクティブ信号４０１は、区画１、２がメモリアクセスを行った時に出力されるものであり、本実施例では区画番号である。
【００３３】
アクティブ信号４０１は、区画１または２がメモリアクセスを行った時にレジスタ等の記憶素子から出力される。本実施例では，アクティブ信号４０１の内容はメモリアクセス要求を行った区間番号が出力される。区画１の場合，’０１’を，区画２の場合，’１０’を出力し，アクティブ信号は２ビットである。
【００３４】
比較回路２０８の動作を以下に説明する。
【００３５】
・アクティブ信号が区画１を示している場合の動作
区画１に割り当てられたウェイ０、ウェイ１の有効ビットが有効を示しているタグ中のブロックアドレスと、ブロックアドレス２０２とを比較し、一致するものがなければ、ミスヒット信号を出力し、一致するものがあれば、ヒット信号を出力する。
【００３６】
・アクティブ信号が区画２を示している場合の動作
区画２に割り当てられたウェイ２、ウェイ３の有効ビットが有効を示しているタグ中のブロックアドレスと、ブロックアドレス２０２とを比較し、一致するものがなければ、ミスヒット信号を出力し、一致するものがあれば、ヒット信号を出力する。
【００３７】
・アクティブ信号が区画分けされてない状態を示している場合の動作
ウェイ０、ウェイ１、ウェイ２、ウェイ３の有効ビットが有効を示しているタグ中のブロックアドレスと、ブロックアドレス２０２とを比較し、一致するものがなければ、ミスヒット信号を出力し、一致するものがあれば、ヒット信号を出力する。尚、ヒット信号には、一致したブロックアドレスがどのウェイに格納されていたものなのかを示すセレクト情報が含まれる。
【００３８】
レジスタ２１１は、比較回路２０８から出力されるヒット信号，ミスヒット信号を保持するレジスタである。
【００３９】
選択回路２１７は、比較回路２０８からヒット信号が出力された場合、それに含まれているセレクト情報と、デコーダ２１６の出力とによって特定される、データアレイ部２１４の領域に格納されているデータを出力する。
【００４０】
キャッシュタグレジスタ２０５には、ミスヒットが発生したときに、ディレクトリ部２０７に書き込むタグが保持される。一方、データレジスタ２１２には、ミスヒットが発生したときに、データアレイ部２１４に書き込むブロックの写しが保持される。
【００４１】
リプレイスメント制御回路２１８は、比較回路２０８からミスヒット信号が出力された場合、置き換えの対象にするウェイを示す置き換えウェイ信号を出力する。尚、リプレイスメント制御回路２１８の構成，動作については、後で詳細に説明する。
【００４２】
選択回路２０６は、リプレイスメント制御回路２１８からの置き換えウェイ信号に従って、キャッシュタグレジスタ２０５に保持されているタグを、ディレクトリ部２０７の４個のウェイの内の、上記置き換えウェイ信号によって示されるウェイに出力する。ディレクトリ部２０７は、選択回路２０６から出力されたタグを、その出力先のウェイと、デコーダ２１０によって選択されたセット（ミスヒットの発生したセット）とによって特定される領域に書き込む。
【００４３】
一方、選択回路２１３は、リプレイスメント制御回路２１８からの置き換えウェイ信号に従って、データレジスタ２１２に保持されているブロックの写しを、データアレイ部２１４の４個のウェイの内の、上記置き換えウェイ信号によって示されるウェイに出力する。データアレイ部２１４は、選択回路２１３から出力されたブロックの写しを、その出力先のウェイと、デコーダ２１６によって選択されたセット（ミスヒットの発生したセット）とによって特定される領域に書き込む。
【００４４】
図３は、図２に示したリプレイスメント制御回路２１８の構成例を示すブロック図であり、ＬＲＵビット更新回路３０１と、ＬＲＵビット保持部３０２と、置き換え対象選択回路３０３を備えている。
【００４５】
ＬＲＵビット保持部３０２は、第０〜第２５５セットの２５６個のセットから構成され、各セットには、そのセット内の４個のウェイの参照順を示すＬＲＵビットが格納されている。尚、本実施例では、ＬＲＵビットを８ビット構成とし、先頭から２ビットずつをそれぞれ第０，第１，第２，第３ウェイに割り当てるものとする。そして、各ウェイに対応するビットには、参照順が古いものから順番に”００””０１””１０””１１”を設定するものとする。
【００４６】
ＬＲＵビット更新回路３０１は、比較回路２０８からヒット信号が出力された場合、ＬＲＵビット保持部３０２に保持されているＬＲＵビットの内の、セットアドレス２０３によって特定されるセット中のＬＲＵビットを更新する。
【００４７】
置き換え対象選択回路３０３には、比較回路２０８からのミスヒット信号と、ＬＲＵビット保持部３０２の出力（セットアドレスによって選択されているセットの内容）と、アクティブ信号が入力されている。
【００４８】
置き換え対象選択回路３０３は、ディレクトリ部２０７，データアレイ部２１４の４個のウェイを、区画１用のウェイ（ウェイ０，１とする）と、区画２用のウェイ（ウェイ２，３とする）とにグループ分けして管理している。
【００４９】
比較回路２０８からミスヒット信号が出力されたとき、置き換え対象選択回路３０３は、アクティブ信号が示すプロセッサコア（ミスヒットの原因となるメモリアクセスを行ったプロセッサコア）に基づいて下記の動作を行う。
【００５０】
・アクティブ信号が区画１を示している場合の動作
ＬＲＵビット保持部３０２から出力されている８ビット構成のＬＲＵビットの内の、区画１用にグループ分けしてあるウェイ０，１に対応するビット同士を比較し（本実施例では、第０，第１ビットと、第２，第３ビットとを比較する）、どちらのウェイの方が参照順が古いかを調べる。その後、参照順が古い方のウェイを示す置き換えウェイ信号を生成し、出力する。例えば、ウェイ０，１に対応するビットがそれぞれ”００””１０”であれば、ウェイ０を示す置き換えウェイ信号を出力する。この置き換えウェイ信号は、図２の選択回路２０６，２１３に供給される。
【００５１】
・アクティブ信号が区画２を示している場合の動作
ＬＲＵビット保持部３０２から出力されている８ビット構成のＬＲＵビットの内の、区画２用にグループ分けしてあるウェイ２，３に対応するビット同士を比較し（本実施例では、第４，第５ビットと第６，第７ビットとを比較する）、どちらのウェイの方が参照順が古いかを調べる。その後、参照順が古い方のウェイを示す置き換えウェイ信号を生成し、出力する。
【００５２】
・アクティブ信号が区画分けされてない状態を示している場合の動作
ＬＲＵビット保持部３０２から出力されている８ビット構成のＬＲＵビットを比較し、ウェイ０、ウェイ１、ウェイ２、ウェイ３の内、どのウェイが参照順が古いかを調べる。その後、参照順が古い方のウェイを示す置き換えウェイ信号を生成し、出力する。
【００５３】
次に、本発明の実施の形態の動作について図面（図５）を参照して説明する。
【００５４】
今、例えば、プロセッサコア１１１が、ブロックＡ，Ｂ内のアドレスＸ，Ｙを順次出力し、次いで、プロセッサコア１１２がブロックＣ，Ｄ，Ｅ内のアドレスＰ，Ｑ，Ｘを順次出力し、その後、プロセッサコア１１１が再びブロックＡ，Ｂ内のアドレスＸ，Ｙを順次出力したとする。尚、上記各ブロックＡ〜Ｅは、全て同一のセットｉ内のブロックであり、キャッシュメモリは、初期状態であるとする。
【００５５】
プロセッサコア１１１がブロックＡ，Ｂ内のアドレスＸ，Ｙを出力し、その後、プロセッサコア１１２がブロックＣ，Ｄ内でアドレスのＰ，Ｑを出力すると、図５（１）に示すように、データアレイ部２１４のセットｉのウェイ０，１，２，３にブロックＡ，Ｂ，Ｃ，Ｄの写しが格納される。
【００５６】
その後、プロセッサコア１１２が、ブロックＥ内のアドレスＸ（ブロックＡと同一アドレス）を出力すると、プロセッサコア１１２用のウェイは、ウェイ２，３に制限されているので、図５（２）に示すように、ミスヒットが発生し、ウェイ２に格納されていたブロックＣの写しがブロックＥの写しに置き換えられる。
【００５７】
その後、プロセッサコア１１１がブロックＡ，Ｂ内のアドレスＸ，Ｙを順次出力しても、図５（３），（４）に示すように、ウェイ０，１でキャッシュヒットとなる。
【００５８】
尚、上述した実施例においては、キャッシュを共有しているプロセッサ台数は２台であるが、３台以上あっても良いものとし、キャッシュを共有している部分の区画数も２区画であったが３区画以上あっても良いものとする。加えて、ウェイ数は４ウェイであったが、２ウェイ以下、５ウェイ以上であっても良いものとする。
【００５９】
また、上記実施の形態では１次キャッシュであったが下の階層のキャッシュでも良いものとする。例えば、図１のオフチップキャッシュ１３０に適応（この場合区画数は３でとなる）する場合である。アクティブ信号は区画の情報であるが、他の情報（例えばプロセッサ番号）でも良く、それに対応したヒット判定回路、置き換え対象選択回路の論理を対応させることもできるものとする。
【００６０】
【発明の効果】
以上説明したように、本発明は、複数プロセッサでキャッシュを共有するマルチプロセッサシステムにおいて、マルチプロセッサシステムを区画わけした場合、各区画に対応したウェイを割り当て、他の区画に割り当てたウェイをヒット判定から外すようにしたことにより、従来と同等のハードウエア量で各区画の矛盾したキャッシュヒットを防止することが出来、共有キャッシュの小型化または、チップ面積に制限のあるオンチップマルチプロセッサシステム等での小型化，低コスト化が計れる効果がある。
【図面の簡単な説明】
【図１】本発明を適用するシステムの構成例を示すブロック図である。
【図２】本発明のキャッシュコントローラ及びオンチップキャッシュメモリの一実施の形態を示したブロック図である。
【図３】図２に示したリプレイスメント制御回路２１８の構成例を示すブロック図である。
【図４】図２に示した比較回路２０８の入出力信号を説明するブロック図である。
【図５】本発明の実施の形態の動作について説明する説明図である。
【図６】従来技術のの動作について説明する説明図である。
【符号の説明】
１１０、１２０　　オンチップマルチプロセッサシステム
１１１、１２１　　プロセッサコア
１１２、１２２　　プロセッサコア
１１３、１２３　　キャッシュコントローラ
１１４、１２４　　オンチップキャッシュメモリ
１３０　　オフチップキャッシュメモリ
１４０　　メインメモリ
１５０、１６０　　メモリバス
２０１　　アドレスレジスタ
２０２　　ブロックアドレス
２０３　　セットアドレス
２０４　　ブロック内バイトアドレス
２０５　　キャッシュタグレジスタ
２０６　　選択回路
２０７　　ディレクトリ部
２０８　　比較回路
２０９　　レジスタ
２１０　　デコーダ
２１１　　レジスタ
２１２　　データレジスタ
２１３　　選択回路
２１４　　データアレイ部
２１５　　レジスタ
２１６　　デコーダ
２１７　　選択回路
２１８　　リプレイスメント制御回路
３０１　　ＬＲＵビット更新回路
３０２　　ＬＲＵビット保持部
３０３　　置き換え対象選択回路
４０１　　アクティブ信号
【図１】
2004030000.tif 000003
【図２】
2004030000.tif 000004
【図３】
2004030000.tif 000005
【図４】
2004030000.tif 000006
【図５】
2004030000.tif 000007
【図６】
2004030000.tif 000008