(57)【要約】【課題】容量が確保されるキャパシタを備えた半導体装置と、その製造方法を提供する。【解決手段】半導体装置のキャパシタＣにおけるストレージノード１３は、底面、側面および上面を有する柱状の内側導電体部１３ａと、内側導電体部１３ａの底面上（底面と半導体基板との間）、側面上および上面上に位置し、内側導電体部１３ａとは材質の異なる外側導電体部１３ｂ、１３ｃとによって構成される。外側導電体部１３ｂ，１３ｃは膜厚約４０ｎｍ〜８０ｎｍのＲｕ等の金属膜によって形成されている。内側導電体部１３ａは、たとえばＴｉＮ膜、ＴａＮ膜、ＷＮ膜などのＲｕ等の金属膜と密着性の高い膜から形成されている。【選択図】        図１
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【特許請求の範囲】
【請求項１】
第１電極部と第２電極部との間に誘電体膜を介在させたキャパシタを含む半導体装置であって、
前記第１電極部は、
半導体基板の主表面上に形成され、底面、側面および上面を有する内側導電体部と、
前記内側導電体部の前記側面上および前記上面上にそれぞれ形成され、前記内側導電体部とは材質の異なる外側導電体部と
を備えた、半導体装置。
【請求項２】
前記外側導電体部は、前記半導体基板と前記内側導電体部の底面との間に位置する部分に形成された、請求項１記載の半導体装置。
【請求項３】
前記外側導電体部のうち前記内側導電体部の側面上に形成された部分の表面は凹凸状である、請求項１または２に記載の半導体装置。
【請求項４】
内側導電体部および外側導電体部を含む第１電極部を形成する工程と、
前記第１電極部上に誘電体膜を介在させて第２電極部を形成する工程と
を含み、
前記第１電極部を形成する工程は、
半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜に所定の深さを有する開口部を形成する工程と、
前記開口部の底面および側面を覆うように前記外側導電体部となる外側第１導電層を形成する工程と、
前記開口部内の前記外側第１導電層上に、前記外側第１導電層とは材質が異なり前記内側導電体部となる内側導電層を形成する工程と、
前記内側導電層の上面を、前記外側第１導電層と実質的に同じ材質の前記外側導電体部となる外側第２導電層によって覆う工程と、
前記絶縁膜を除去して、前記外側第１導電層および前記外側第２導電層の表面を露出する工程と
を備えた、半導体装置の製造方法。
【請求項５】
前記内側導電層の上面を前記外側第２導電層によって覆う工程は、
前記内側導電層を覆うように、前記絶縁膜上に前記外側第２導電層を形成する工程と、
前記外側第２導電層上に所定のレジストパターンを形成し、前記レジストパターンをマスクとして、前記外側第２導電層にエッチングを施すことにより、前記絶縁膜の上面上に位置する前記外側第２導電層の部分を除去して、前記内側導電層の上面上に位置する前記外側第２導電層の部分を残す工程と
を含む、請求項４記載の半導体装置の製造方法。
【請求項６】
前記内側導電層を形成する工程は、前記開口部内の前記内側導電層の上面が前記絶縁膜の上面よりも低くなるように前記内側導電層を形成する工程を含み、
前記内側導電層の上面を前記外側第２導電層によって覆う工程は、
前記開口部内の前記内側導電層を埋めるように前記絶縁膜上に前記外側第２導電層を形成する工程と、
前記絶縁膜上に位置する前記外側第２導電層の部分を除去して、前記開口部内の前記内側導電層の上面上に位置する前記外側第２導電層の部分を残す工程と
を含む、請求項４記載の半導体装置の製造方法。
【請求項７】
前記開口部を形成した後前記外側第１導電層を形成する前に、前記開口部の側面上に凹凸を有する所定の膜を被覆する工程を備え、
前記外側第１導電層を形成する工程では、前記外側第１導電層は前記所定の膜を覆うように形成され、
前記絶縁膜を除去した後前記誘電体膜を形成する前に、前記所定の膜を除去する工程を備えた、請求項５または６に記載の半導体装置の製造方法。
【請求項８】
内側導電体部および外側導電体部を含む第１電極部を形成する工程と、
前記第１電極部上に誘電体膜を介在させて第２電極部を形成する工程と
を含み、
前記第１電極部を形成する工程は、
半導体基板上に側面および上面を有する内側導電層からなる前記内側導電体部を形成する工程と、
前記内側導電体部を覆うように、前記内側導電層とは材質が異なり前記外側導電体部となる外側導電層を形成する工程と
を備えた、半導体装置の製造方法。
【請求項９】
前記内側導電体部を形成する工程は、
前記半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜に開口部を形成する工程と、
前記開口部内に前記内側導電層を形成する工程と、
前記絶縁膜を除去することにより、前記内側導電層の側面および上面を露出する工程と
を含む、請求項８記載の半導体装置の製造方法。
【請求項１０】
前記外側導電層を形成する工程は、
前記内側導電体部を覆うように、前記外側導電層を形成する工程と、
前記内側導電体部の上面上に位置する前記外側導電層の部分を覆うレジストパターンを形成する工程と、
前記レジストパターンをマスクとして前記外側導電層にエッチングを施すことにより、前記外側導電層のうち、前記内側導電体部の上面上および側面上に位置する前記外側導電層の部分を残して他の部分を除去する工程と
を含む、請求項９記載の半導体装置の製造方法。
【請求項１１】
前記外側導電層を形成する工程は、
前記内側導電体部そのものの段差を利用することにより、前記内側導電体部の上面上に形成される部分の膜厚が前記内側導電体部の上面よりも下方に形成される部分の膜厚よりも厚くなるように、前記内側導電体部を覆う前記外側導電層を形成する工程と、
前記外側導電層に加工を施すことにより、前記内側導電体部の上面上に位置する前記外側導電層の部分を残して他の部分を除去する工程と
を含む、請求項９記載の半導体装置の製造方法。
【請求項１２】
前記内側導電体部を形成した後前記外側導電層を形成する前に、前記内側導電体部の表面に凹凸を有する所定の導電性膜を形成する工程を備え、
前記外側導電層を形成する工程では、前記外側導電層は前記所定の導電性膜上に形成される、請求項１０または１１に記載の半導体装置の製造方法。
【請求項１３】
前記内側導電体部を形成する工程は、
前記半導体基板上に前記内側導電層を形成する工程と、
前記内側導電層に所定の加工を施すことにより、前記第１電極部が配置される所定の領域に位置する部分を残し他の領域に位置する部分を除去して、前記内側導電層の側面および上面を露出する工程と
を含む、請求項８記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置およびその製造方法に関し、特に、半導体メモリを構成するＭＩＭ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｍｅｔａｌ）キャパシタを備えた半導体装置とその製造方法に関するものである。
【０００２】
【従来の技術】
メモリデバイスやメモリ混載デバイス等の半導体装置では、情報としての電荷が所定のキャパシタに蓄積される。半導体装置の微細化および高集積化に伴い、高誘電率のキャパシタ誘電体膜を適用するためにＭＩＭキャパシタが提案されている。
【０００３】
そこで、ＭＩＭキャパシタ部分の製造方法の一例（第１の従来技術）について説明する。まず、半導体基板上に形成された所定の膜厚の層間絶縁膜に開口部が形成される。開口部を埋めるように層間絶縁膜上にストレージノードとなるＲｕなどの所定の金属膜が形成される。
【０００４】
次に、開口部内に金属膜を残して層間絶縁膜の上面上に位置する金属膜が除去される。その後、層間絶縁膜が除去されて金属膜が露出する。露出した金属膜を覆うように、Ｔａ２Ｏ５などの誘電体膜が形成される。
【０００５】
次に、誘電体膜を覆うように、セルプレートとなるＲｕなどの所定の金属膜が形成される。このようにして、Ｒｕ等のストレージノードとセルプレートの間にＴａ２Ｏ５などのキャパシタ誘電体膜を介在させたＭＩＭキャパシタが形成される。
【０００６】
次に、第２の従来技術としてＭＩＭキャパシタ部分の製造方法の他の例（特許文献１参照）について説明する。半導体基板上に所定の膜厚のストレージノードとなる所定の金属膜が形成される。その金属膜上にレジストパターンが形成される。そのレジストパターンをマスクとして金属膜にエッチングが施される。
【０００７】
金属膜の側面上には、エッチングの際にレジストと金属膜との反応によって生成した壁状プレートが形成される。金属膜上にその壁状プレートを覆うように導電層が形成される。金属膜と導電層とによってストレージノードが形成される。そのストレージノード上にＴａ２Ｏ５などのキャパシタ誘電体膜が形成される。
【０００８】
そのキャパシタ誘電体膜上にセルプレートとなる導電層が形成される。このようにして、ストレージノードとセルプレートの間にＴａ２Ｏ５などのキャパシタ誘電体膜を介在させたＭＩＭキャパシタが形成される。
【０００９】
【特許文献１】
ＵＳＰ６，０３７，２０６
【００１０】
【発明が解決しようとする課題】
しかしながら、従来のＭＩＭキャパシタを備えた半導体装置では次のような問題点があった。半導体装置の微細化および高集積化に対応するために、限られた領域内においてＭＩＭキャパシタの容量を確保する手法の一つとして、ＭＩＭキャパシタの高さを高くする手法が採用される。
【００１１】
上述した２つの半導体装置の製造方法において、ＭＩＭキャパシタの高さを高くしようとすると、ストレージノードとなる金属膜をより厚く形成する必要がある。
【００１２】
たとえば、第１の従来技術の場合では、たとえば膜厚約１０００ｎｍ〜１５００ｎｍ程度の層間絶縁膜が形成され、その層間絶縁膜上に膜厚約８０ｎｍ〜１２０ｎｍのＲｕ膜が形成されて開口部内にストレージノードが形成されることになる。
【００１３】
ところが、Ｒｕ膜の膜厚を約数百〜千数百ｎｍ程度にすると、Ｒｕ膜が下地の部分から剥がれやすくなるという問題が発生した。そのため、成膜されるＲｕ膜の膜厚に限界が生じてＭＩＭキャパシタの高さが制限されてしまい、ＭＩＭキャパシタの容量を十分に確保することができないという問題が発生した。
【００１４】
また、第２の従来技術においても、Ｒｕ膜を約数百〜千数百ｎｍ程度の膜厚に成膜すると、Ｒｕ膜が下地から剥がれやすくなって、ＭＩＭキャパシタの容量を十分に確保することができないという問題が発生した。
【００１５】
本発明は上記問題点を解決するためになされたものであり、１つの目的は容量が確保されるキャパシタを備えた半導体装置を提供することであり、他の目的はそのような半導体装置の製造方法を提供することである。
【００１６】
【課題を解決するための手段】
本発明に係る半導体装置は、第１電極部と第２電極部との間に誘電体膜を介在させたキャパシタを含む半導体装置であって、第１電極部は、内側導電体部と外側導電体部とを備えている。内側導電体部は、半導体基板の主表面上に形成され、底面、側面および上面を有する。外側導電体部は、内側導電体部の側面上および上面上にそれぞれ形成され、内側導電体部とは材質が異なる。
【００１７】
【発明の実施の形態】
実施の形態１
本発明の実施の形態１に係る半導体装置の製造方法について説明する。図１に示すように、半導体基板１の主表面にゲート電極４およびソース・ドレイン領域３ａ，３ｂを含むメモリセルトランジスタが形成されている。
【００１８】
そのメモリセルトランジスタを覆うように半導体基板１上にシリコン酸化膜５が形成されている。そのシリコン酸化膜５に形成された開口部に、ソース・ドレイン領域３ａ，３ｂに電気的に接続される所定のポリシリコン膜のパッド６が形成されている。
【００１９】
シリコン酸化膜５上にさらにシリコン酸化膜７が形成されている。そのシリコン酸化膜７上に一のパッド６に電気的に接続されるビットライン８が形成されている。そのビットライン８を覆うように、さらにシリコン酸化膜９が形成されている。
【００２０】
そのシリコン酸化膜９に他のパッド６の表面を露出するストレージノードコンタクトホール９ａが形成されている。そのストレージノードコンタクトホール９ａ内にプラグ１０およびバリアメタル１１が形成されている。
【００２１】
シリコン酸化膜９上にプラグ１０およびバリアメタル１１に電気的に接続されるストレージノード１３が形成されている。ストレージノード１３が位置していない部分では、シリコン酸化膜９上にシリコン窒化膜１２が形成されている。そのストレージノード１３の表面上にＴａ２Ｏ５の誘電体膜１４を介在させてセルプレート１５が形成されている。
【００２２】
ストレージノード１３、誘電体膜１４およびセルプレート１５によってキャパシタＣが構成される。そのキャパシタＣを覆うように半導体基板１上にシリコン酸化膜１６が形成されている。
【００２３】
そのシリコン酸化膜１６上に１層目のアルミニウム配線１７ａが形成されている、そのアルミニウム配線１７ａを覆うようにシリコン酸化膜１９が形成されている。
【００２４】
そのシリコン酸化膜１９上に２層目のアルミニウム配線１７ｂが形成されている。そのアルミニウム配線１７ｂを覆うようにパッシベーションコート膜１８が形成されている。
【００２５】
特に、本半導体装置ではキャパシタＣにおけるストレージノード１３は、底面、側面および上面を有する柱状の内側導電体部１３ａと、内側導電体部１３ａの底面上（底面と半導体基板との間）、側面上および上面上に位置し、内側導電体部１３ａとは材質の異なる外側導電体部１３ｂ、１３ｃとによって構成される。
【００２６】
外側導電体部１３ｂ，１３ｃは膜厚約４０ｎｍ〜８０ｎｍのＲｕ等の金属膜によって形成されている。内側導電体部１３ａは、Ｒｕなどの金属膜と密着性の高い膜から形成されている。Ｒｕ等と密着性の高い膜として、たとえばＴｉＮ膜、ＴａＮ膜、ＷＮ膜等が用いられる。
【００２７】
上述した半導体装置のストレージノード１３では、内側導電体部１３ａの底面上、側面上および上面上にＲｕ膜等の金属膜からなる外側導電体部１３ｂ，１３ｃが形成されている。
【００２８】
これにより、従来、Ｒｕ膜等の金属膜を厚く形成することによってストレージノードの高さを高くするにはＲｕ膜の剥がれによる限界があったのに対して、本半導体装置では、Ｒｕと密着性の高い内側導電体部１３ａによってストレージノード１３の所望の高さが確保されて、その内側導電体部１３ａの側面上および上面上にＲｕの外側導電体部１３ｂ、１３ｃが形成されている。
【００２９】
その結果，Ｒｕ等の金属膜を厚く形成することなくストレージノード１３の高さをより高く形成でき、キャパシタＣの容量を確保することができる。
【００３０】
また、比較的薄いＲｕ膜が外側導電体部１３ｂ，１３ｃとして内側導電体部１３ａの表面に形成されていることで、外側導電体部１３ｂ，１３ｃの剥がれを防止することができ、半導体装置の歩留まりが向上する。
【００３１】
さらに、比較的薄いＲｕ膜が外側導電体部１３ｂ，１３ｃとして形成されることで、高価なＲｕ膜を用いることによる生産コストの上昇も抑えることができる。
【００３２】
実施の形態２
本発明の実施の形態２として、実施の形態１において説明した半導体装置の製造方法の一例について説明する。
【００３３】
まず、図１に示されたキャパシタＣより下方に位置する、素子分離絶縁膜２、ゲート電極４およびソース・ドレイン領域３ａ，３ｂを含むメモリセルトランジスタ、パッド６、ビットライン８、プラグ１０およびバリアメタル１１は、一般に知られた製造方法によって形成される。
【００３４】
次に、図２に示すように、シリコン酸化膜９上にシリコン窒化膜１２が形成される。そのシリコン窒化膜１２上に膜厚約１０００ｎｍ〜１５００ｎｍのシリコン酸化膜２０が形成される。
【００３５】
そのシリコン酸化膜２０上に所定のレジストパターン（図示せず）が形成される。そのレジストパターンをマスクとしてシリコン酸化膜２０に異方性エッチングを施すことにより、シリコン窒化膜１２の表面を露出する開口部２０ａが形成される。
【００３６】
次に、図３に示すように、露出したシリコン窒化膜１２にさらに異方性エッチングを施すことにより、バリアメタル１１の表面を露出する開口部２０ａ，１２ａが形成される。
【００３７】
次に、図４に示すように、その開口部２０ａ，１２ａの底面および側面を含むシリコン酸化膜２０の表面上にＲｕ膜の外側導電体部となる外側導電層１３ｂｂが形成される。
【００３８】
次に、図５に示すように、開口部２０ａ，１２ａを埋めるように外側導電層１３ｂｂ上に内側導電体部となる内側導電層１３ａａが形成される。内側導電層１３ａａとしてＲｕ膜との密着性の高い、たとえばＴｉＮ膜，ＴａＮ膜，ＷＮ膜等が形成される。
【００３９】
次に、図６に示すように、塩素系ガスを用いたドライエッチングを施すことにより、開口部２０ａ，１２ａ内に内側導電層１３ａａを残してシリコン酸化膜２０上面上に位置する内側導電層１３ａａが除去される。
【００４０】
また、この際に、アンモニア系スラリーを用いたＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）処理を施してもよい。これにより、内側導電体部１３ａが形成される。
【００４１】
次に、図７に示すように、半導体基板１上にＲｕの外側導電体部となる外側導電層１３ｃｃが形成される。次に、図８に示すように、その外側導電層１３ｃｃ上にレジストパターン２１が形成される。
【００４２】
そのレジストパターン２１をマスクとして、酸素系ガスを用いたドライエッチングを施すことにより、図９に示すように，シリコン酸化膜２０の上面上に位置する外側導電層１３ｃｃ，１３ｂｂの部分が除去される。
【００４３】
次に、図１０に示すようにレジストパターン２１が除去される。その後、図１１に示すように、バッファードフッ酸（ＢＨＦ）によるウエットエッチングを施すことにより、シリコン酸化膜２０が除去される。
【００４４】
これにより、内側導電体部１３ａおよび外側導電体部１３ｂ、１３ｃからなるストレージノード１３が形成される。次に、図１２に示すように、ストレージノード１３の表面上に膜厚約５ｎｍ〜１５ｎｍのＴａ２Ｏ５などの誘電体膜１４が形成される。
【００４５】
次に、図１３に示すように、誘電体膜１４上に膜厚約４０ｎｍ〜８０ｎｍのＲｕ等のセルプレート１５が形成される。これにより、ストレージノード１３、誘電体膜１４およびセルプレート１５からなるキャパシタＣが形成されたことになる。
【００４６】
その後、図１に示すように、キャパシタＣを覆うように半導体基板１上にシリコン酸化膜１６が形成される。そのシリコン酸化膜１６上に１層目のアルミニウム配線１７ａが形成される。そのアルミニウム配線１７ａを覆うようにシリコン酸化膜１９が形成される。
【００４７】
そのシリコン酸化膜１９上に２層目のアルミニウム配線１７ｂが形成される。そのアルミニウム配線１７ｂを覆うようにパッシベーションコート膜１８が形成される。このようにして、キャパシタＣを備えた半導体装置が完成する。
【００４８】
上述した半導体装置の製造方法では、所定の厚さのシリコン酸化膜２０に形成された開口部の底面上および側面上にＲｕ等の外側導電体部１３ｂが形成される。そして、その開口部を埋めるようにＲｕと密着性の高い内側導電体部１３ａが形成される。さらに、その内側導電体部１３ａを覆うＲｕ等の外側導電体部１３ｃが形成される。
【００４９】
これにより、従来、Ｒｕ等の金属膜を厚く形成することによってストレージノードの高さを高くするにはＲｕ膜の剥がれによる限界があったのに対して、本半導体装置では、Ｒｕと密着性の高い内側導電体部１３ａによってストレージノード１３の所望の高さが確保されて、その内側導電体部１３ａの側面上および上面上にＲｕの外側導電体部１３ｂ、１３ｃが形成されている。
【００５０】
その結果，Ｒｕ等の金属膜を厚く形成することなくストレージノード１３の高さをより高く形成でき、キャパシタＣの容量を確保することができる。
【００５１】
また、比較的薄いＲｕ膜が外側導電体部となる外側導電層１３ｂｂとして内側導電体部１３ａの表面に形成されることで、外側導電体部１３ｂの剥がれを防止することができ、半導体装置の歩留まりが向上する。
【００５２】
さらに、比較的薄いＲｕ膜が外側導電体部１３ｂとして形成されることで、高価なＲｕ膜を用いることによる生産コストの上昇も抑えることができる。
【００５３】
ところで、図１４に示すように、開口部への埋め込みによってストレージノード４４が形成される場合には、ストレージノード４４の上面部分にアスペクト比の比較的高い窪み（枠Ａを参照）が形成されやすくなる。
【００５４】
このような窪みが形成されると、ストレージノード４４上に誘電体膜１４を形成する際に、十分な厚さに誘電体膜１４が形成されずに、この部分において電流がリークしてしまうことになる。
【００５５】
上述した製造方法では、内側導電体部１３ａが形成された後に内側導電体部１３ａの上面を覆うように外側導電体部１３ｃが形成されることで、たとえ、内側導電体部１３ａに窪みが形成されたとしても、外側導電体部１３ｃによってその窪みが覆われて電流のリークを防止することができる。
【００５６】
実施の形態３
前述した製造方法では、ストレージノードの内側導電体部１３ａの上面を覆う外側導電体部１３ｃが、レジストパターンを用いたパターニングによって形成される場合を例に挙げて説明した。ここでは、いわゆるダマシン法を用いて内側導電体部１３ａの上面を覆う外側導電体部１３ｃが形成される場合について説明する。
【００５７】
まず、前述した図５に示す工程の後、内側導電層１３ａａと外側導電層１３ｂｂとのエッチング選択比が比較的高い条件、たとえば塩素系ガスによるドライエッチングを施すことにより、図１５に示すように、シリコン酸化膜２０の上面の位置よりも低い位置に上面が位置する内側導電体部１３ａが形成される。
【００５８】
次に、図１６に示すように、開口部２０ａ内の内側導電体部１３ａの上面を覆うように、Ｒｕの外側導電層１３ｃｃが形成される。次に、図１７に示すように、ＣＭＰ処理を施すことによりシリコン酸化膜２０の上面上に位置する外側導電層１３ｃｃの部分が除去されて、開口部２０ａ内の内側導電体部１３ａの上面上に外側導電体部１３ｃが形成される。
【００５９】
その後、前述した図９〜図１３に示す工程と実質的に同じ工程を経ることにより、キャパシタを備えた半導体装置が完成する。
【００６０】
上述した半導体装置の製造方法では、前述した製造方法により得られる効果に加えて次のような効果が得られる。
【００６１】
すなわち、外側導電体部はＣＭＰ処理を施して開口部内に位置する外側導電体部となる外側導電層の部分を残すことによって形成されて、外側導電体部１３ｃを形成するための写真製版工程が不用になり工程の削減を図ることができる。
【００６２】
実施の形態４
本発明の実施の形態４に係る半導体装置について説明する。図１８に示すように、本半導体装置ではキャパシタＣにおけるストレージノード１３は、側面および上面を有する柱状の内側導電体部１３ａと、内側導電体部１３ａの側面上および上面上に位置し、内側導電体部１３ａとは材質の異なる外側導電体部１３ｂとによって構成される。
【００６３】
外側導電体部１３ｂは膜厚約４０ｎｍ〜８０ｎｍのＲｕ等の金属膜によって形成されている、内側導電体部１３ａは、Ｒｕなどの金属膜と密着性の高い膜から形成されている。Ｒｕ等と密着性の高い膜として、たとえばＴｉＮ膜、ＴａＮ膜、ＷＮ膜等が用いられる。
【００６４】
なお、図１８では、キャパシタＣより下方の構造および上方の構造は図示されていないが、これらの部分については本半導体装置は図１に示される構造と実質的に同じ構造を有する。
【００６５】
上述した半導体装置のストレージノード１３では、内側導電体部１３ａの側面上と上面上にＲｕ等の金属膜からなる外側導電体部１３ｂが形成されている。
【００６６】
これにより、従来、Ｒｕ等の金属膜を厚く形成することによってストレージノードの高さを高くするにはＲｕ膜の剥がれによる限界があったのに対して、本半導体装置では、Ｒｕと密着性の高い内側導電体部１３ａによってストレージノード１３の所望の高さが確保されて、その内側導電体部１３ａの側面上および上面上にＲｕの外側導電体部１３ｂが形成されている。
【００６７】
その結果，Ｒｕ等の金属膜を厚く形成することなくストレージノード１３の高さをより高く形成でき、キャパシタＣの容量を確保することができる。
【００６８】
また、比較的薄いＲｕ膜が外側導電体部となる外側導電層１３ｂｂとして内側導電体部１３ａの表面に形成されていることで、外側導電体部１３ｂの剥がれを防止することができ、半導体装置の歩留まりが向上する。
【００６９】
さらに、比較的薄いＲｕ膜が外側導電体部１３ｂとして形成されることで、高価なＲｕ膜を用いることによる生産コストの上昇も抑えることができる。
【００７０】
また、内側導電体部１３ａとしてＴｉＮを適用した場合には、ＴｉＮは外側導電体部１３ｂをなすＲｕの場合より絶縁膜との密着性が高い。この場合、内側導電体部１３ａの底面がシリコン酸化膜９等の絶縁膜に直接接触していることで、キャパシタＣは倒れにくくなって、半導体装置の歩留まり向上に寄与することができる。
【００７１】
さらに、後述するように、内側導電体部１３ａとしてＴａＮを適用した場合、ＴａＮは酸素の遮断性が高く、Ｔａ２Ｏ５の酸化処理の際に酸素がストレージノードコンタクトホール内に拡散するのを阻止することができ、ストレージノード１３とプラグ１０との接触抵抗の上昇が抑制されることになる。
【００７２】
また、このように内側導電体部１３ａが酸素の高い遮断性を有することにより、ストレージノードコンタクトホール内にバリアメタル１１を形成することなく、内側導電体部１３ａの底面をプラグ１０に直接接触させるようにしてもよい。
【００７３】
実施の形態５
本発明の実施の形態５として、実施の形態４において説明した半導体装置の製造方法の一例について説明する。
【００７４】
まず、図３に示す工程の後、図１９に示すように、開口部２０ａ，１２ａを埋めるようにシリコン酸化膜２０上に膜厚約８０ｎｍ〜１２０ｎｍの内側導電層１３ａａが形成される。内側導電層１３ａａとしてＲｕ膜との密着性の高い、たとえばＴｉＮ膜，ＴａＮ膜、ＷＮ膜等が形成される。
【００７５】
次に、図２０に示すように、たとえば塩素系ガスを用いたドライエッチングを施すことにより、シリコン酸化膜２０上面上に位置する内側導電層１３ａａの部分が除去されて、開口部２０ａ，１２ａ内に内側導電体部１３ａが形成される。なお、ドライエッチングの他にＣＭＰ処理を施して内側導電体部１３ａを形成するようにしてもよい。
【００７６】
次に、図２１に示すように、バッファードフッ酸（ＢＨＦ）によるウエットエッチングを施すことにより、シリコン酸化膜２０が除去される。次に、図２２に示すように、内側導電体部１３ａの側面および上面を覆うように、半導体基板１上に外側導電体部となる外側導電層１３ｂｂが形成される。
【００７７】
次に、図２３に示すように、内側導電体部１３ａの上面上に位置する外側導電層１３ｂｂの部分を覆うレジストパターン２２が形成される。次に、図２４に示すように、レジストパターン２２をマスクとして、酸素系ガスを用いたドライエッチングを施すことにより、シリコン窒化膜１２の上面上に位置する外側導電層１３ｂｂの部分が除去されて、内側導電体部１３ａの側面上および上面上に外側導電体部１３ｂが形成される。
【００７８】
このエッチング処理によって、隣合ったストレージノード間に位置する外側導電層１３ｂｂの部分が除去されたことになる。その後、図２５に示すように、レジストパターン２２が除去される。これにより、内側導電体部１３ａおよび外側導電体部１３ｂからなるストレージノード１３が形成される。
【００７９】
次に、図２６に示すように、ストレージノード１３の表面上に膜厚約５ｎｍ〜１５ｎｍのＴａ２Ｏ５などの誘電体膜１４が形成される。その後、Ｔａ２Ｏ５の膜質を向上するためにＴａ２Ｏ５に酸化処理が施される。
【００８０】
次に、図２７に示すように、誘電体膜１４上に膜厚約４０ｎｍ〜８０ｎｍのＲｕ膜等のセルプレート１５が形成される。これにより、ストレージノード１３、誘電体膜１４およびセルプレート１５からなるキャパシタＣが形成されたことになる。
【００８１】
その後、前述したように、キャパシタＣを覆うシリコン酸化膜、所定のアルミニウム配線１７ａ、１７ｂ等（図１参照）が形成されて、キャパシタＣを備えた半導体装置が完成する。
【００８２】
上述した半導体装置の製造方法では、所定の厚さのシリコン酸化膜２０に形成された開口部２０ａ，１２ａを埋めるように内側導電体部１３ａが形成される。そして、シリコン酸化膜２０の除去後に露出した内側導電体部１３ａの側面と上面を覆うようにＲｕ等の外側導電体部１３ｂが形成される。
【００８３】
これにより、従来、Ｒｕ膜等の金属膜を厚く形成することによってストレージノードの高さを高くするにはＲｕ膜の剥がれによる限界があったのに対して、本半導体装置では、Ｒｕと密着性の高い内側導電体部１３ａによってストレージノード１３の所望の高さが確保されて、その内側導電体部１３ａの側面上および上面上にＲｕの外側導電体部１３ｂが形成されている。
【００８４】
その結果，Ｒｕ等の金属膜を厚く形成することなくストレージノード１３の高さをより高く形成でき、キャパシタＣの容量を確保することができる。
【００８５】
また、比較的薄いＲｕ膜が外側導電体部１３ｂとして形成されることで、高価なＲｕ膜を用いることによる生産コストの上昇も抑えることができる。
【００８６】
さらに、内側導電体部１３ａとしてＴｉＮを適用した場合には、ＴｉＮは外側導電体部１３ｂをなすＲｕの場合より絶縁膜との密着性が高い。この場合、内側導電体部１３ａの底面がシリコン酸化膜９等の絶縁膜に直接接触していることで、キャパシタＣは倒れにくくなって、半導体装置の歩留まり向上に寄与することができる。
【００８７】
また、比較的薄いＲｕ膜が外側導電体部となる外側導電層１３ｂｂとして内側導電体部１３ａの表面に形成されることで、外側導電体部１３ｂの剥がれを防止することができ、半導体装置の歩留まり向上に寄与することができる。
【００８８】
ところで、誘電体膜１４としてＴａ２Ｏ５を適用した場合には、Ｔａ２Ｏ５の膜質を向上させるためにＴａ２Ｏ５膜の形成後にＴａ２Ｏ５に酸化処理が施される。
【００８９】
このとき、ストレージノード１３の外側導電体部１３ｂとしてＲｕが用いられていると、酸化処理の際に、酸素がストレージノードのＲｕの部分を拡散して、ストレージノードコンタクトホール内に形成されたプラグ１０に到達し、プラグ１０が酸化されてしまう。その結果、ストレージノード１３とプラグ１０との接触抵抗が上昇することになる。
【００９０】
内側導電体部１３ａとしてＴａＮを適用した場合、ＴａＮは酸素の拡散を遮断する性質に優れている。この半導体装置では、内側導電体部１３ａの底面がストレージノードコンタクトホールの開口端を直接覆うように形成される。
【００９１】
これにより、酸化処理の酸素がストレージノード１３の部分によって拡散するのが遮断されて、ストレージノードコンタクトホール内のプラグ１０にまで酸素が到達するのが阻止されることになる。その結果、ストレージノード１３とプラグ１０との接触抵抗が上昇するのを阻止することができる。
【００９２】
また、内側導電体部１３ａ自身が高い酸素遮断性を有していることで、ストレージノードコンタクトホール内にバリアメタル１１を形成するのを省くこともでき、工程削減を図ることができる。
【００９３】
また、すでに説明したように、開口部への埋め込みによってストレージノードが形成される場合には、ストレージノードの上面部分に形成される窪みに起因する電流のリークがある。
【００９４】
上述した製造方法では、内側導電体部１３ａが形成された後に内側導電体部１３ａの上面を覆うように外側導電体部１３ｂが形成されることで、内側導電体部１３ａに窪みが形成されたとしても、外側導電体部１３ｂによってその窪みが覆われて電流のリークを防止することができる。
【００９５】
実施の形態６
前述した製造方法では、隣合ったストレージノード間に位置する外側導電体部となる外側導電層１３ｂｂの部分が、内側導電体部１３ａの上面上に位置する外側導電層１３ｂｂの部分を覆うレジストパターン２２をマスクとして所定のエッチングを施すことによって除去される場合を例に挙げて説明した。
【００９６】
ここでは、実施の形態４において説明した半導体装置の他の製造方法として、レジストパターンを形成することなく、内側導電体部１３ａそのものの段差を利用して外側導電層の膜厚に違いをもたせて当該部分を除去する場合を例に挙げて説明する。
【００９７】
まず、前述した図２１に示す工程の後、図２８に示すように、内側導電体部１３ａを覆うように外側導電層１３ｂｂが形成される。
【００９８】
このとき、内側導電体部１３ａの段差によって、内側導電体部１３ａの上面上の部分では比較的膜厚の厚い外側導電層１３ｂｂが形成されるのに対して、内側導電体部１３ａ下部のシリコン窒化膜１２上では、比較的膜厚の薄い外側導電層１３ｂｂが形成されることになる。
【００９９】
すなわち、外側導電層１３ｂｂは、内側導電体部１３ａの段差によって内側導電体部１３ａに対する被覆性が悪くなるように形成される。
【０１００】
その後、外側導電層１３ｂｂの全面にエッチングを施すことにより、シリコン窒化膜１２の上面上に位置する外側導電層１３ｂｂの部分が除去された時点でエッチングが停止される。
【０１０１】
そのため、シリコン窒化膜１２の上面上に位置する部分よりも外側導電層１３ｂｂが厚く形成された内側導電体部１３ａの上面上の部分では、外側導電層１３ｂｂにはエッチングが施されずに残された部分がある。
【０１０２】
これにより、自己整合的に隣合う内側導電体部１３ａの間に位置する外側導電層１３ｂｂの部分が除去されて、前述した図２４に示すように、内側導電体部１３ａの上面上に外側導電体部１３ｂが形成された状態と実質的に同じ状態が形成されることになる。
【０１０３】
その後、前述した図２６、図２７に示す工程と実質的に同じ工程を経ることにより、キャパシタを備えた半導体装置が完成する。
【０１０４】
上述した半導体装置の製造方法では、前述した製造方法により得られる効果に加えて次のような効果が得られる。
【０１０５】
すなわち、隣合ったストレージノード間に位置する外側導電体部となる外側導電層１３ｂｂの部分が自己整合的に除去されて、当該部分を除去するための写真製版工程が不用になり工程の削減を図ることができる。
【０１０６】
実施の形態７
本発明の実施の形態７に係る半導体装置について説明する。図２９に示すように、本半導体装置ではキャパシタＣにおけるストレージノード１３は、側面および上面を有する柱状の内側導電体部３３ａと、内側導電体部３３ａの底面上（底面と半導体基板との間）、側面上および上面上に位置し、内側導電体部３３ａとは材質の異なる外側導電体部３３ｂ，３３ｃとによって構成される。
【０１０７】
外側導電体部３３ｂは膜厚約４０ｎｍ〜８０ｎｍのＲｕ等の金属膜によって形成されている。外側導電体部３３ｂの表面は凹凸状になっている。
【０１０８】
内側導電体部３３ａは、Ｒｕなどの金属膜と密着性の高い膜から形成されている。Ｒｕ等と密着性の高い膜として、たとえばＴｉＮ膜、ＴａＮ膜、ＷＮ膜等が用いられる。
【０１０９】
なお、図２９では、キャパシタＣより下方の構造および上方の構造は図示されていないが、これらの部分について本半導体装置は、図１に示される構造と実質的に同じ構造を有する。
【０１１０】
上述した半導体装置では、内側導電体部３３ａの底面上、側面上および上面上にＲｕ等の金属膜からなる外側導電体部３３ｂ，３３ｃが形成されている。
【０１１１】
これにより、従来、Ｒｕ等の金属膜を厚く形成することによってストレージノードの高さを高くするにはＲｕ膜の剥がれによる限界があったのに対して、本半導体装置では、Ｒｕと密着性の高い内側導電体部３３ａによってストレージノード１３の所望の高さが確保されて、その内側導電体部３３ａの側面上および上面上にＲｕの外側導電体部３３ｂ、３３ｃが形成されている。
【０１１２】
その結果，Ｒｕ等の金属膜を厚く形成することなくストレージノード１３の高さをより高く形成でき、キャパシタＣの容量を確保することができる。
【０１１３】
しかも、内側導電体部３３ａの側面上に形成される外側導電体部３３ｂの表面が凹凸状になっていることによって、キャパシタＣとしての表面積が増加して容量をさらに増加することができる。
【０１１４】
また、比較的薄いＲｕ膜が外側導電体部３３ｂ、３３ｃとして内側導電体部３３ａの表面に形成されていることで、外側導電体部３３ｂ、３３ｃの剥がれを防止することができ、半導体装置の歩留まりが向上する。
【０１１５】
さらに、比較的薄いＲｕ膜が外側導電体部３３ｂ、３３ｃとして形成されることで、高価なＲｕ膜を用いることによる生産コストの上昇も抑えることができる。
【０１１６】
実施の形態８
本発明の実施の形態８として、実施の形態７において説明した半導体装置の製造方法の一例について説明する。
【０１１７】
まず、前述した図２に示す工程の後、図３０に示すように、開口部２０ａの底面上および側面上を含むシリコン酸化膜２０上に、膜厚約２０ｎｍ〜３０ｎｍのアモルファスシリコン膜２３が形成される。
【０１１８】
次に、図３１に示すように、アモルファスシリコン膜２３の全面にエッチングを施すことにより、開口部２０ａの側面上に位置するアモルファスシリコン膜２３の部分を残して、シリコン酸化膜２０の上面上および開口部２０ａの底面上に位置するアモルファスシリコン膜２３の部分が除去される。
【０１１９】
次に、図３２に示すように、開口部２０ａの底面に露出したシリコン窒化膜１２が除去される。次に、図３３に示すように、アモルファスシリコン膜２３に粗面化処理が施されて粗面化アモルファスシリコン膜２３ａが形成される。
【０１２０】
具体的は、Ｓｉ２Ｈ６ガスを流しながら温度約５００〜７５０℃のもとで熱処理が施され、その温度と高真空のもとで維持されることで、アモルファスシリコン膜２３の表面に凹凸が生じて粗面化アモルファスシリコン膜２３ａが形成されることになる。
【０１２１】
次に、図３４に示すように、粗面化アモルファスシリコン膜２３ａの表面上を含むシリコン酸化膜２０上に、膜厚約４０ｎｍ〜８０ｎｍのＲｕの外側導電体部となる外側導電層３３ｂｂが形成される。このとき、粗面化アモルファスシリコン膜２３ａ表面の凹凸が反映されて外側導電層３３ｂｂの表面が凹凸状になる。
【０１２２】
次に、図３５に示すように、開口部２０ａ、１２ａを埋めるように外側導電層３３ｂｂ上に内側導電体部となる内側導電層３３ａａが形成される。内側導電層３３ａａとしてＲｕ膜との密着性の高い、たとえばＴｉＮ膜，ＴａＮ膜、ＷＮ膜等が形成される。
【０１２３】
次に、図３６に示すように、塩素系ガスを用いたドライエッチングを施すことにより、シリコン酸化膜２０上面上に位置する内側導電層３３ａａの部分が除去されて、開口部２０ａ内に内側導電体部３３ａが形成される。なお、エッチングの他にＣＭＰ処理を施すことにより、内側導電体部３３ａを形成するようにしてもよい。
【０１２４】
次に、図３７に示すように、半導体基板１上に外側導電体部となるＲｕの外側導電層３３ｃｃが形成される。次に、図３８に示すように、その外側導電層３３ｃｃ上にレジストパターン２４が形成される。
【０１２５】
そのレジストパターン２４をマスクとして、酸素系ガスを用いたドライエッチングを施すことにより、図３９に示すように，シリコン酸化膜２０の上面上に位置する外側導電層３３ｃｃ，３３ｂｂの部分が除去される。
【０１２６】
次に、図４０に示すように、レジストパターン２４が除去される。次に、バッファードフッ酸（ＢＨＦ）によるウエットエッチングを施すことにより、シリコン酸化膜２０が除去される。その後、図４１に示すように、アンモニア水によるウエットエッチングを施すことにより、粗面化アモルファスシリコン膜２３ａが除去される。
【０１２７】
これにより、内側導電体部３３ａおよび外側導電体部３３ｂ、３３ｃからなるストレージノード１３が形成される。このストレージノード１３では、特に，外側導電体部３３ｂの表面が凹凸状になっている。
【０１２８】
次に、図４２に示すように、ストレージノード１３の表面上に膜厚約５ｎｍ〜１５ｎｍのＴａ２Ｏ５などの誘電体膜１４が形成される。
【０１２９】
次に、図４３に示すように、誘電体膜１４上に膜厚約４０ｎｍ〜８０ｎｍのＲｕ膜等のセルプレート１５が形成される。これにより、ストレージノード１３、誘電体膜１４およびセルプレート１５からなるキャパシタＣが形成されたことになる。
【０１３０】
その後、前述したように、キャパシタＣを覆うシリコン酸化膜、所定のアルミニウム配線１７ａ、１７ｂ等（図１参照）が形成されて、キャパシタＣを備えた半導体装置が完成する。
【０１３１】
上述した半導体装置の製造方法では、所定の厚さのシリコン酸化膜２０に形成された開口部の側面上に粗面化アモルファスシリコン膜２３ａが形成され、その粗面化アモルファスシリコン膜２３ａの表面上に、Ｒｕ等の外側導電体部３３ｂが形成される。
【０１３２】
そして、その開口部を埋めるようにＲｕと密着性の高い内側導電体部３３ａが形成される。さらに、その内側導電体部３３ａを覆うＲｕ等の外側導電体部３３ｃが形成される。
【０１３３】
これにより、従来、Ｒｕ等の金属膜を厚く形成することによってストレージノードの高さを高くするにはＲｕ膜の剥がれによる限界があったのに対して、本半導体装置では、Ｒｕと密着性の高い内側導電体部３３ａによってストレージノード１３の所望の高さが確保されて、その内側導電体部３３ａの側面上および上面上にＲｕの外側導電体部３３ｂ、３３ｃが形成されている。
【０１３４】
その結果，Ｒｕ等の金属膜を厚く形成することなくストレージノード１３の高さをより高く形成でき、キャパシタＣの容量を確保することができる。
【０１３５】
しかも、粗面化アモルファスシリコン膜２３ａの表面上に外側導電体部３３ｂが形成されることで、外側導電体部３３ｂの表面にが凹凸状になって、キャパシタとしての表面積が増加して容量をさらに増加することができる。
【０１３６】
また、比較的薄いＲｕ膜が外側導電体部となる外側導電層３３ｂｂ、３３ｃｃとして内側導電体部３３ａの表面に形成されることで、外側導電体部３３ｂ、３３ｃの剥がれを防止することができ、半導体装置の歩留まりが向上する。
【０１３７】
さらに、比較的薄いＲｕ膜が外側導電体部３３ｂ、３３ｃとして形成されることで、高価なＲｕ膜を用いることによる生産コストの上昇も抑えることができる。
【０１３８】
さらに、すでに説明したように、開口部への埋め込みによってストレージノードが形成される場合には、ストレージノードの上面部分に形成される窪みに起因する電流のリークがある。
【０１３９】
上述した製造方法では、内側導電体部３３ａが形成された後に内側導電体部３３ａの上面を覆うように外側導電体部３３ｃが形成されることで、内側導電体部３３ａに窪みが形成されたとしても、外側導電体部３３ｃによってその窪みが覆われて電流のリークを防止することができる。
【０１４０】
実施の形態９
前述した製造方法では、ストレージノードの内側導電体部３３ａの上面を覆う外側導電体部３３ｃが、レジストパターンを用いたパターニングによって形成される場合を例に挙げて説明した。ここでは、いわゆるダマシン法を用いて内側導電体部３３ａの上面を覆う外側導電体部３３ｃが形成される場合について説明する。
【０１４１】
まず、前述した図３５に示す工程の後、内側導電層３３ａａと外側導電層３３ｂｂとのエッチング選択比が比較的高い条件、たとえば塩素系ガスによるドライエッチングを施すことにより、図４４に示すように、シリコン酸化膜２０の上面の位置よりも低い位置に上面が位置する内側導電体部３３ａが形成される。
【０１４２】
次に、図４５に示すように、開口部２０ａ、１２ａ内の内側導電体部３３ａの上面を覆うように、Ｒｕの外側導電層３３ｃｃが形成される。次に、図４６に示すように、ＣＭＰ処理を施すことによりシリコン酸化膜２０の上面上に位置する外側導電層３３ｃｃの部分が除去される。
【０１４３】
これにより、開口部２０ａ内の内側導電体部３３ａの上面に外側導電体部３３ｃが形成される。このようにして外側導電体部３３ｃを形成する方法はダマシン法と呼ばれる。
【０１４４】
その後、前述した図３９〜図４３に示す工程と実質的に同じ工程を経ることにより、キャパシタを備えた半導体装置が完成する。
【０１４５】
上述した半導体装置の製造方法では、前述した製造方法により得られる効果に加えて次のような効果が得られる。
【０１４６】
すなわち、ストレージノードの内側導電体部３３ａの上面を覆う外側導電体部３３ｃはダマシン法によって形成されることで，外側導電体部３３ｃを形成するための写真製版工程が不用になり工程の削減を図ることができる。
【０１４７】
実施の形態１０
本発明の実施の形態１０に係る半導体装置について説明する。図４７に示すように、本半導体装置ではキャパシタＣにおけるストレージノード１３は、側面および上面を有する柱状の内側導電体部１３ａと、内側導電体部１３ａの側面上に位置する粗面化アモルファスシリコン膜２３ａと、粗面化アモルファスシリコン膜２３ａの表面上および内側導電体部１３ａの上面上に位置し、内側導電体部１３ａとは材質の異なる外側導電体部３３ｂとによって構成される。
【０１４８】
外側導電体部３３ｂは膜厚約４０ｎｍ〜８０ｎｍのＲｕ等の金属膜によって形成されている。外側導電体部３３ｂのうち、内側導電体部３３ａの側面上に位置する部分では表面が凹凸状になっている。
【０１４９】
内側導電体部１３ａは、Ｒｕ等の金属膜と密着性の高い膜から形成されている。Ｒｕ等と密着性の高い膜として、たとえばＴｉＮ膜、ＴａＮ膜、ＷＮ膜等が用いられる。
【０１５０】
なお、図４７では、キャパシタＣより下方の構造および上方の構造は図示されていないが、これらの部分については本半導体装置は、図１に示される構造と実質的に同じ構造を有する。
【０１５１】
上述した半導体装置では、内側導電体部１３ａの側面上および上面上にＲｕ等の金属膜からなる外側導電体部３３ｂが形成されている。
【０１５２】
これにより、従来、Ｒｕ等の金属膜を厚く形成することによってストレージノードの高さを高くするにはＲｕ膜の剥がれによる限界があったのに対して、本半導体装置では、Ｒｕと密着性の高い内側導電体部１３ａによってストレージノード１３の所望の高さが確保されて、その内側導電体部１３ａの側面上および上面上にＲｕの外側導電体部３３ｂが形成されている。
【０１５３】
その結果，Ｒｕ等の金属膜を厚く形成することなくストレージノード１３の高さをより高く形成でき、キャパシタＣの容量を確保することができる。
【０１５４】
しかも、内側導電体部１３ａの側面上に位置する外側導電体部３３ｂの部分は、粗面化アモルファスシリコン膜２３ａを介在させて形成されていることで、その表面が凹凸状になっている。これによって、キャパシタＣとしての表面積が増加して容量をさらに増加することができる。
【０１５５】
また、比較的薄いＲｕ膜が外側導電体部３３ｂとして内側導電体部１３ａの表面に形成されていることで、外側導電体部３３ｂの剥がれを防止することができ、半導体装置の歩留まりが向上する。
【０１５６】
さらに、比較的薄いＲｕ膜が外側導電体部３３ｂとして形成されることで、高価なＲｕ膜を用いることによる生産コストの上昇も抑えることができる。
【０１５７】
また、内側導電体部１３ａとしてＴｉＮを適用した場合には、ＴｉＮは外側導電体部１３ｂをなすＲｕの場合より絶縁膜との密着性が高く、内側導電体部１３ａの底面がシリコン酸化膜９等の絶縁膜に直接接触していることで、キャパシタＣは倒れにくくなって、半導体装置の歩留まり向上に寄与することができる。
【０１５８】
さらに、後述するように、内側導電体部１３ａとしてＴａＮを適用した場合、ＴａＮは酸素の遮断性が高く、Ｔａ２Ｏ５の酸化処理の際に酸素がストレージノードコンタクトホール内に拡散するのを阻止することができ、ストレージノード１３とプラグ１０との接触抵抗の上昇が抑制されることになる。
【０１５９】
また、このように内側導電体部１３ａが酸素の高い遮断性を有することにより、ストレージノードコンタクトホール内にバリアメタル１１を形成することなく、内側導電体部１３ａの底面をプラグ１０に直接接触させるようにしてもよい。
【０１６０】
実施の形態１１
本発明の実施の形態１１として、実施の形態１０において説明した半導体装置の製造方法の一例について説明する。
【０１６１】
まず、前述した図３２に示す工程の後、図４８に示すように、開口部２０ａ，１２ａを埋めるようにシリコン酸化膜２０上に膜厚約８０ｎｍ〜１２０ｎｍの内側導電体部となる内側導電層１３ａａが形成される。内側導電層１３ａａとしてＲｕ膜との密着性の高い、たとえばＴｉＮ膜，ＴａＮ膜、ＷＮ膜等が形成される。
【０１６２】
次に、図４９に示すように、たとえば塩素系ガスを用いたドライエッチングを施すことにより、シリコン酸化膜２０上面上に位置する内側導電層１３ａａの部分が除去されて、開口部２０ａ，１２ａ内に内側導電体部１３ａが形成される。なお、ＣＭＰ処理を施すことにより、内側導電体部１３ａを形成するようにしてもよい。
【０１６３】
次に、図５０に示すように、バッファードフッ酸（ＢＨＦ）によるウエットエッチングを施すことにより、シリコン酸化膜２０が除去されて、内側導電体部１３ａの側面上にアモルファスシリコン膜２３が露出する。
【０１６４】
次に、図５１に示すように、アモルファスシリコン膜２３に粗面化処理が施されて粗面化アモルファスシリコン膜２３ａが形成される。
【０１６５】
具体的は、Ｓｉ２Ｈ６ガスを流しながら温度約５００〜７５０℃のもとで熱処理が施され、その温度および高真空のもとで維持することで、アモルファスシリコン膜２３の表面に凹凸が生じて、粗面化アモルファスシリコン膜２３ａが形成されることになる。
【０１６６】
次に、図５２に示すように、内側導電体部１３ａの側面および上面を覆うように、半導体基板１上に外側導電体部となる外側導電層３３ｂｂが形成される。このとき、内側導電体部１３ａの側面上では粗面化アモルファスシリコン膜２３ａを介在させて外側導電層３３ｂｂが形成されることで、この部分における外側導電層３３ｂｂの表面は凹凸状になる。
【０１６７】
次に、図５３に示すように、内側導電体部１３ａの上面上に位置する外側導電層３３ｂｂの部分を覆うレジストパターン２５が形成される。次に、図５４に示すように、レジストパターン２５をマスクとして、酸素系ガスを用いたドライエッチングを施すことにより、シリコン窒化膜１２の上面上に位置する外側導電層３３ｂｂの部分が除去される。
【０１６８】
このエッチング処理によって、隣合ったストレージノード間に位置する外側導電層３３ｂｂの部分が除去されたことになる。その後、図５５に示すように、レジストパターン２５が除去される。これにより、内側導電体部１３ａ、粗面化アモルファスシリコン膜膜２３ａおよび外側導電体部３３ｂからなるストレージノード１３が形成される。
【０１６９】
次に、図５６に示すように、ストレージノード１３の表面上に膜厚約５ｎｍ〜１５ｎｍのＴａ２Ｏ５などの誘電体膜１４が形成される。その後、Ｔａ２Ｏ５の膜質を向上するためにＴａ２Ｏ５に酸化処理が施される。
【０１７０】
次に、図５７に示すように、誘電体膜１４上に膜厚約４０ｎｍ〜８０ｎｍのＲｕ膜等のセルプレート１５が形成される。これにより、ストレージノード１３、誘電体膜１４およびセルプレート１５からなるキャパシタＣが形成されたことになる。
【０１７１】
その後、前述したように、キャパシタＣを覆うシリコン酸化膜、所定のアルミニウム配線１７ａ、１７ｂ等（図１参照）が形成されて、キャパシタＣを備えた半導体装置が完成する。
【０１７２】
上述した半導体装置の製造方法では、所定の厚さのシリコン酸化膜２０に形成された開口部２０ａを埋めるように内側導電体部１３ａが形成される。そして、シリコン酸化膜２０の除去後に露出した内側導電体部１３ａの側面と上面を覆うようにＲｕ膜等の外側導電体部３３ｂが形成される。
【０１７３】
これにより、従来、Ｒｕ等の金属膜を厚く形成することによってストレージノードの高さを高くするにはＲｕ膜の剥がれによる限界があったのに対して、本半導体装置では、Ｒｕと密着性の高い内側導電体部１３ａによってストレージノード１３の所望の高さが確保されて、その内側導電体部１３ａの側面上および上面上にＲｕの外側導電体部３３ｂが形成されている。
【０１７４】
その結果，Ｒｕ等の金属膜を厚く形成することなくストレージノード１３の高さをより高く形成でき、キャパシタＣの容量を確保することができる。
【０１７５】
しかも、内側導電体部１３ａの側面上には粗面化アモルファスシリコン膜２３ａが形成されていることにより、この部分に形成される外側導電体部３３ａの表面が凹凸状になる。これにより、キャパシタとしての表面積が増加して、キャパシタの容量をさらに増加することができる。
【０１７６】
また、比較的薄いＲｕ膜が外側導電体部となる外側導電層３３ｂｂとして形成されることで、高価なＲｕ膜を用いることによる生産コストの上昇も抑えることができる。
【０１７７】
さらに、内側導電体部１３ａとしてＴｉＮを適用した場合には、ＴｉＮは外側導電体部１３ｂをなすＲｕの場合より絶縁膜との密着性が高くなり、内側導電体部１３ａの底面がシリコン酸化膜９等の絶縁膜に直接接触していることで、キャパシタＣは倒れにくくなって、半導体装置の歩留まり向上に寄与することができる。
【０１７８】
また、比較的薄いＲｕ膜が外側導電体部となる外側導電層３３ｂｂとして内側導電体部１３ａの表面に形成されることで、外側導電体部３３ｂの剥がれを防止することができ、半導体装置の歩留まり向上に寄与することができる。
【０１７９】
さらに、すでに説明したように、酸素の拡散を遮断する性質に優れたＴａＮを内側導電体部１３ａに適用し、その内側導電体部１３ａの底面がストレージノードコンタクトホールの開口端を直接覆うように形成される。
【０１８０】
これにより、Ｔａ２Ｏ５に施す酸化処理の酸素がストレージノード１３の部分によって拡散するのが遮断されて、ストレージノードコンタクトホール内のプラグ１０にまで酸素が到達するのが阻止されることになる。その結果、ストレージノード１３とプラグ１０との接触抵抗が上昇するのを阻止することができる。
【０１８１】
また、内側導電体部１３ａ自身が高い酸素遮断性を有していることで、ストレージノードコンタクトホール内にバリアメタル１１を形成するのを省くこともでき、工程削減を図ることができる。
【０１８２】
さらに、すでに説明したように、開口部への埋め込みによってストレージノードが形成される場合には、ストレージノードの上面部分に形成される窪みに起因する電流のリークがある。
【０１８３】
上述した製造方法では、内側導電体部１３ａが形成された後に内側導電体部１３ａの上面を覆うように外側導電体部３３ｂが形成されることで、内側導電体部１３ａに窪みが形成されたとしても、外側導電体部３３ｂによってその窪みが覆われて電流のリークを防止することができる。
【０１８４】
実施の形態１２
前述した製造方法では、隣合ったストレージノード間に位置する外側導電体部となる外側導電層３３ｂｂの部分が、内側導電体部１３ａの上面上に位置する外側導電層３３ｂｂの部分を覆うレジストパターン２５をマスクとして所定のエッチングを施すことによって除去される場合を例に挙げて説明した。
【０１８５】
ここでは、レジストパターンを形成することなく、内側導電体部１３ａそのものの段差を利用して外側導電層の膜厚に違いをもたせて当該部分を除去する場合を例に挙げて説明する。
【０１８６】
まず、前述した図５１に示す工程の後、図５８に示すように、内側導電体部１３ａおよび粗面化アモルファスシリコン膜２３ａを覆うように外側導電体部となる外側導電層３３ｂｂが形成される。
【０１８７】
このとき、内側導電体部１３ａの段差によって、内側導電体部１３ａの上面上の部分では比較的膜厚の厚い外側導電層３３ｂｂが形成されるのに対して、内側導電体部１３ａ下部のシリコン窒化膜１２上では、比較的薄い外側導電層３３ｂｂが形成されることになる。
【０１８８】
すなわち、外側導電層３３ｂｂは、内側導電体部１３ａの段差によって内側導電体部１３ａに対する被覆性が悪くなるように形成される。
【０１８９】
その後、外側導電層３３ｂｂの全面にエッチングを施すことにより、シリコン窒化膜１２の上面上に位置する外側導電層３３ｂｂの部分が除去されて、その時点でエッチングが停止される。
【０１９０】
これにより、シリコン窒化膜１２の上面上に位置する部分よりも外側導電層３３ｂｂが厚く形成された内側導電体部１３ａの上面上の部分では、外側導電層３３ｂｂにはエッチングが施されずに残された部分がある。
【０１９１】
つまり、前述した図５５に示す状態と同様に，隣合うストレージノード間に位置する外側導電層３３ｂｂの部分が自己整合的に除去されて、内側導電体部１３ａの上面上に位置する外側導電層３３ｂｂの部分が残された状態になる。
【０１９２】
その後、前述した図５６、図５７に示す工程と実質的に同じ工程を経ることにより、キャパシタを備えた半導体装置が完成する。
【０１９３】
上述した半導体装置の製造方法では、前述した製造方法により得られる効果に加えて次のような効果が得られる。
【０１９４】
すなわち、隣合ったストレージノード間に位置する外側導電層３３ｂｂの部分が自己整合的に除去されて、当該部分を除去するための写真製版工程が不用になり工程の削減を図ることができる。
【０１９５】
実施の形態１３
実施の形態４に係る半導体装置の製造方法について説明した実施の形態５，６では、シリコン酸化膜に形成された開口部内にストレージノードが形成される場合を例に挙げて説明した。
【０１９６】
ここでは、実施の形態４において説明した半導体装置のさらに他の製造方法として、開口部を形成することなく、ストレージノードを形成する場合を例に挙げて説明する。
【０１９７】
まず、図５９に示すように、シリコン酸化膜９上に膜厚約１０００ｎｍ〜１５００ｎｍの内側導電体部となる内側導電層１３ａａが形成される。内側導電層１３ａａとしてＲｕ膜との密着性の高い、たとえばＴｉＮ膜，ＴａＮ膜、ＷＮ膜等が形成される。
【０１９８】
次に、図６０に示すように、その内側導電層１３ａａ上に、内側導電層１３ａａとは材質の異なる膜厚約４０ｎｍ〜８０ｎｍのＲｕの外側導電体部となる外側導電層１３ｃｃが形成される。
【０１９９】
次に、図６１に示すように、外側導電層１３ｃｃにおいてストレージノードが配置される所定の領域を覆うようにレジストパターン２６が形成される。次に、図６２に示すように、レジストパターン２６をマスクとして、酸素系ガスを用いたドライエッチングを施すことにより、ストレージノードコンタクトホールの直上に位置する部分を除いて外側導電層１３ｃｃの部分が除去される。
【０２００】
さらに、図６３に示すように、レジストパターン２６をマスクとして、塩素系ガスを用いたドライエッチングを施すことにより、ストレージノードコンタクトホールの直上に位置する部分を除いて内側導電層１３ａａの部分が除去される。
【０２０１】
これにより、内側導電体部１３ａとその内側導電体部１３ａの上面を覆う外側導電体部１３ｃが形成されたことになる。その後、図６４に示すように、レジストパターン２６が除去される。
【０２０２】
次に、図６５に示すように、内側導電体部１３ａおよび外側導電体部１３ｃを覆うように半導体基板１上に、さらに外側導電体部となる外側導電層１３ｂｂが形成される。
【０２０３】
次に、図６６に示すように、外側導電層１３ｂｂの全面にエッチングを施すことにより、シリコン酸化膜９の上面上に位置する外側導電層１３ｂｂの部分が除去されて、その時点でエッチングが停止される。
【０２０４】
これにより、シリコン酸化膜９の上面上に位置する外側導電層１３ｃｃの部分にはエッチングが施されずに、外側導電層１３ｃｃは外側導電体部１３ｃとして残された状態になる。これにより、内側導電体部１３ａ，外側導電体部１３ｂ，１３ｃからなるストレージノード１３が形成される。
【０２０５】
次に、図６７に示すように、ストレージノード１３の表面上に膜厚約５ｎｍ〜１５ｎｍのＴａ２Ｏ５などの誘電体膜１４が形成される。次に、図６８に示すように、誘電体膜１４上に膜厚約４０ｎｍ〜８０ｎｍのＲｕ膜等のセルプレート１５が形成される。これにより、ストレージノード１３、誘電体膜１４およびセルプレート１５からなるキャパシタＣが形成されたことになる。
【０２０６】
その後、前述したように、キャパシタＣを覆うシリコン酸化膜、所定のアルミニウム配線１７ａ、１７ｂ等（図１参照）が形成されて、キャパシタＣを備えた半導体装置が完成する。
【０２０７】
上述した半導体装置の製造方法では、実施の形態６において説明した製造方法と同様に、実施の形態５において説明した製造方法により得られる効果に加えて次のような効果が得られる。すなわち、隣合ったストレージノード間に位置する外側導電体部となる外側導電層１３ｂｂの部分を除去するための写真製版工程が不用になり工程の削減を図ることができる。
【０２０８】
なお、上記各実施の形態では、内側導電体部としてＴｉＮ，ＴａＮ，ＷＮ等、外側導電体部としてＲｕ、誘電体膜としてＴａ２Ｏ５をそれぞれ例に挙げて説明した。
【０２０９】
外側導電体部としては、誘電体膜との関係で誘電体膜の誘電率を高めることができる性質を有してはいるものの、比較的厚く形成されると剥がれやすくなる傾向にあるものであり、内側導電体部としてはそのような外側導電体部を密着させる性質のあるものであれば、上記材質のものに限られない。
【０２１０】
以上説明したように、実施の形態１，４，７，１０において説明した半導体装置では、ストレージノードとしての第１電極部は、内側導電体部と外側導電体部とを備えている。内側導電体部は、半導体基板の主表面上に形成され、底面、側面および上面を有する。外側導電体部は、内側導電体部の側面上および上面上にそれぞれ形成され、内側導電体部とは下地に対する剥がれ特性の異なる材質によって形成されている。
【０２１１】
これにより、従来、外側導電体部をなす外側導電層のみでストレージノードの高さを高くするにはその外側導電層の剥がれによる限界があったのに対して、本半導体装置では、内側導電体部によって第１電極部の所望の高さが確保されて、その内側導電体部の側面上および上面上に比較的薄い外側導電層を形成することによって外側導電体部が形成される。これにより、外側導電層を厚く形成することなく第１電極部の高さをより高く形成することができ、キャパシタＣの容量を確保することができる。
【０２１２】
実施の形態２，３，８，９では、まず、シリコン酸化膜に形成された開口部内に外側第１導電層が形成され、次に、その開口部を埋めるように外側第１導電層上に内側導電層が形成される。その後、その内側導電層の上面上に外側第２導電層が形成される。これにより、内側導電層によって内側導電体部が形成され、その内側導電体部の側面上では外側第１導電層によって外側導電体部の部分が形成され、内側導電体部の上面上では外側第２導電層によって外側導電体部の部分が形成された状態になる。
【０２１３】
また、実施の形態５，６，１１，１２，１３では、まず、内側導電体部が形成されて、その内側導電体部の側面上および上面上に外側導電層を形成することによって外側導電体部が形成される。
【０２１４】
これにより、いずれの場合も内側導電体部によってストレージノード（第１電極部）の所望の高さが確保されて、その内側導電体部の側面上および上面上に比較的薄い外側導電体部が形成されたことになる。その結果、外側導電体部を厚く形成することなく第１電極部の高さをより高く形成することができ、キャパシタＣの容量を確保することができる。
【０２１５】
今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明は上記の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０２１６】
【発明の効果】
本発明に係る半導体装置によれば、従来、外側導電体部をなす外側導電層のみで第１電極部（キャパシタ）の高さを高くするにはその外側導電層の剥がれによる限界があったのに対して、本半導体装置では、内側導電体部によって第１電極部の所望の高さが確保されて、その内側導電体部の側面上および上面上に外側導電体部が形成される。これにより、外側導電層を厚く形成することなく第１電極部の高さをより高く形成することができ、キャパシタＣの容量を確保することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係る半導体装置の断面図である。
【図２】本発明の実施の形態２に係る半導体装置の製造方法の一工程を示す断面図である。
【図３】同実施の形態において、図２に示す工程の後に行なわれる工程を示す断面図である。
【図４】同実施の形態において、図３に示す工程の後に行なわれる工程を示す断面図である。
【図５】同実施の形態において、図４に示す工程の後に行なわれる工程を示す断面図である。
【図６】同実施の形態において、図５に示す工程の後に行なわれる工程を示す断面図である。
【図７】同実施の形態において、図６に示す工程の後に行なわれる工程を示す断面図である。
【図８】同実施の形態において、図７に示す工程の後に行なわれる工程を示す断面図である。
【図９】同実施の形態において、図８に示す工程の後に行なわれる工程を示す断面図である。
【図１０】同実施の形態において、図９に示す工程の後に行なわれる工程を示す断面図である。
【図１１】同実施の形態において、図１０に示す工程の後に行なわれる工程を示す断面図である。
【図１２】同実施の形態において、図１１に示す工程の後に行なわれる工程を示す断面図である。
【図１３】同実施の形態において、図１２に示す工程の後に行なわれる工程を示す断面図である。
【図１４】同実施の形態において、半導体装置の効果を説明するための断面図である。
【図１５】本発明の実施の形態３に係る半導体装置の製造方法の一工程を示す断面図である。
【図１６】同実施の形態において、図１５に示す工程の後に行なわれる工程を示す断面図である。
【図１７】同実施の形態において、図１６に示す工程の後に行なわれる工程を示す断面図である。
【図１８】本発明の実施の形態４に係る半導体装置の断面図である。
【図１９】本発明の実施の形態５に係る半導体装置の製造方法の一工程を示す断面図である。
【図２０】同実施の形態において、図１９に示す工程の後に行なわれる工程を示す断面図である。
【図２１】同実施の形態において、図２０に示す工程の後に行なわれる工程を示す断面図である。
【図２２】同実施の形態において、図２１に示す工程の後に行なわれる工程を示す断面図である。
【図２３】同実施の形態において、図２２に示す工程の後に行なわれる工程を示す断面図である。
【図２４】同実施の形態において、図２３に示す工程の後に行なわれる工程を示す断面図である。
【図２５】同実施の形態において、図２４に示す工程の後に行なわれる工程を示す断面図である。
【図２６】同実施の形態において、図２５に示す工程の後に行なわれる工程を示す断面図である。
【図２７】同実施の形態において、図２６に示す工程の後に行なわれる工程を示す断面図である。
【図２８】本発明の実施の形態６に係る半導体装置の製造方法の一工程を示す断面図である。
【図２９】本発明の実施の形態７に係る半導体装置の断面図である。
【図３０】本発明の実施の形態８に係る半導体装置の製造方法の一工程を示す断面図である。
【図３１】同実施の形態において、図３０に示す工程の後に行なわれる工程を示す断面図である。
【図３２】同実施の形態において、図３１に示す工程の後に行なわれる工程を示す断面図である。
【図３３】同実施の形態において、図３２に示す工程の後に行なわれる工程を示す断面図である。
【図３４】同実施の形態において、図３３に示す工程の後に行なわれる工程を示す断面図である。
【図３５】同実施の形態において、図３４に示す工程の後に行なわれる工程を示す断面図である。
【図３６】同実施の形態において、図３５に示す工程の後に行なわれる工程を示す断面図である。
【図３７】同実施の形態において、図３６に示す工程の後に行なわれる工程を示す断面図である。
【図３８】同実施の形態において、図３７に示す工程の後に行なわれる工程を示す断面図である。
【図３９】同実施の形態において、図３８に示す工程の後に行なわれる工程を示す断面図である。
【図４０】同実施の形態において、図３９に示す工程の後に行なわれる工程を示す断面図である。
【図４１】同実施の形態において、図４０に示す工程の後に行なわれる工程を示す断面図である。
【図４２】同実施の形態において、図４１に示す工程の後に行なわれる工程を示す断面図である。
【図４３】同実施の形態において、図４２に示す工程の後に行なわれる工程を示す断面図である。
【図４４】本発明の実施の形態９に係る半導体装置の製造方法の一工程を示す断面図である。
【図４５】同実施の形態において、図４４に示す工程の後に行なわれる工程を示す断面図である。
【図４６】同実施の形態において、図４５に示す工程の後に行なわれる工程を示す断面図である。
【図４７】本発明の実施の形態１０に係る半導体装置の断面図である。
【図４８】本発明の実施の形態１１に係る半導体装置の製造方法の一工程を示す断面図である。
【図４９】同実施の形態において、図４８に示す工程の後に行なわれる工程を示す断面図である。
【図５０】同実施の形態において、図４９に示す工程の後に行なわれる工程を示す断面図である。
【図５１】同実施の形態において、図５０に示す工程の後に行なわれる工程を示す断面図である。
【図５２】同実施の形態において、図５１に示す工程の後に行なわれる工程を示す断面図である。
【図５３】同実施の形態において、図５２に示す工程の後に行なわれる工程を示す断面図である。
【図５４】同実施の形態において、図５３に示す工程の後に行なわれる工程を示す断面図である。
【図５５】同実施の形態において、図５４に示す工程の後に行なわれる工程を示す断面図である。
【図５６】同実施の形態において、図５５に示す工程の後に行なわれる工程を示す断面図である。
【図５７】同実施の形態において、図５６に示す工程の後に行なわれる工程を示す断面図である。
【図５８】本発明の実施の形態１２に係る半導体装置の製造方法の一工程を示す断面図である。
【図５９】本発明の実施の形態１３に係る半導体装置の製造方法の一工程を示す断面図である。
【図６０】同実施の形態において、図５９に示す工程の後に行なわれる工程を示す断面図である。
【図６１】同実施の形態において、図６０に示す工程の後に行なわれる工程を示す断面図である。
【図６２】同実施の形態において、図６１に示す工程の後に行なわれる工程を示す断面図である。
【図６３】同実施の形態において、図６２に示す工程の後に行なわれる工程を示す断面図である。
【図６４】同実施の形態において、図６３に示す工程の後に行なわれる工程を示す断面図である。
【図６５】同実施の形態において、図６４に示す工程の後に行なわれる工程を示す断面図である。
【図６６】同実施の形態において、図６５に示す工程の後に行なわれる工程を示す断面図である。
【図６７】同実施の形態において、図６６に示す工程の後に行なわれる工程を示す断面図である。
【図６８】同実施の形態において、図６７に示す工程の後に行なわれる工程を示す断面図である。
【符号の説明】
１  半導体基板、２  素子分離絶縁膜、３ａ，３ｂ  ソース・ドレイン領域、４  ゲート電極、５，７，９，１６，１９，２０  シリコン酸化膜、６  パッド、８  ビットライン、９ａ  コンタクトホール、１０  プラグ、１１  バリアメタル、１２  シリコン窒化膜、１３ａａ，３３ａａ  内側導電層、１３ｂｂ，１３ｃｃ，３３ｂｂ、３３ｃｃ  外側導電層、１３ａ，３３ａ  内側導電体部、１３ｂ，１３ｃ，３３ｂ、３３ｃ  外側導電体部、１３  ストレージノード、１４誘電体膜、１５  セルプレート、１７ａ，１７ｂ  アルミニウム配線、１８  パッシベーションコート膜、２１〜２６  レジストパターン、２３  アモルファスシリコン膜、２３ａ  粗面化アモルファスシリコン膜、Ｃ  キャパシタ。
【図１】
2004186487.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2004186487.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
2004186487.tif 000049
【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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