(57)【要約】【課題】電圧グリッチ検出回路と、それを備える集積回路装置、そして電圧グリッチアタックから集積回路装置を保護する装置および方法を提供する。【解決手段】本発明の電圧グリッチ検出回路は、相異なるキャパシタンスの入力端子を有する電圧比較器を備え、電圧比較器の二つ入力端子には分圧回路が各々連結され、分圧回路は供給電圧を共通的に提供され、分圧回路の出力の中のいずれか一つは電圧比較器にそれの基準電圧として提供され、他の一つは電圧比較器にそれのグリッチ検出電圧として提供されるもので、本発明の電圧グリッチ検出回路はその構成が簡単で低電力に動作可能なので、スマートカード等のような低電力集積回路装置に有用に適用される。【選択図】　　　図１
2004007676.tif 000002
【特許請求の範囲】
【請求項１】
集積回路チップを駆動するための動作電圧および接地の間に直列に順次的に連結された少なくとも二つの抵抗を各々含む第１電圧分配手段および第２電圧分配手段と、
前記第１電圧分配手段の二つの抵抗の間の第１ノードに連結されて第１ノード電圧を供給される第１入力端と、前記第２電圧分配手段の二つの抵抗の間の第２ノードに連結されて第２ノード電圧を供給される第２入力端と、を備えて、これら二つの入力端の電圧差により出力端で第１比較信号を発生する第１電圧比較手段と、
前記第１比較信号をバッファリングして第１検出信号を出力する第１バッファリング手段と、を備え、
前記二つのノードの中のいずれか一つは大きいキャパシタンスを有する接地されたキャパシタを備える、ことを特徴とする集積回路チップの電圧グリッチ検出回路。
【請求項２】
請求項１に記載の集積回路チップの電圧グリッチ検出回路において、
前記第２電圧分配手段は前記第２ノードに前記接地されたキャパシタを備え、前記第１バッファリング手段は二個の連続されたインバータから構成され、
前記第２ノード電圧は前記第１ノード電圧より大きくて前記第１比較信号は論理ハイであり、
前記チップ動作電圧を短時間中増加させるハイグリッチが発生すると前記第１電圧比較手段の第１比較信号が論理ハイから論理ロー状態に変わり、前記第１バッファリング手段により論理ハイ状態の検出信号が発生してハイグリッチを検出する、ことを特徴とする集積回路チップの電圧グリッチ検出回路。
【請求項３】
請求項１に記載の集積回路チップの電圧グリッチ検出回路において、
前記第２電圧分配手段は前記第２ノードに前記接地されたキャパシタを備え、前記第１バッファリング手段は一つのインバータから構成され、
前記第２ノード電圧は前記第１電圧ノードより小さくて前記第１比較信号は論理ローであり、
前記チップ動作電圧を短時間中減少させるローグリッチが発生すると、前記第１電圧比較手段の第１比較信号が論理ロー状態から論理ハイ状態に変わり、前記第１バッファリング手段により論理ロー状態の検出信号が発生してローグリッチを検出する、ことを特徴とする集積回路チップの電圧グリッチ検出回路。
【請求項４】
請求項１に記載の集積回路チップの電圧グリッチ検出回路において、
前記動作電圧および接地の間に直列に順次的に連結された少なくとも二つの抵抗を含む第３電圧分配手段と、
前記第３電圧分配手段の二つの抵抗の間の第３ノードに連結されて第３ノード電圧を供給される第１入力端と前記第２ノードの前記第２ノード電圧を供給される第２入力端とを備えて、これら二つ入力端の電圧差により出力端で第２比較信号を発生する第２電圧比較手段と、
前記第２ノード電圧は前記第１ノード電圧および前記第３ノード電圧の間の値を有し、
前記第２比較信号をバッファリングして第２検出信号を出力する第２バッファリング手段と、
前記二つの検出信号を論理積演算して出力する論理積手段とを付加的に備え、前記第２電圧分配手段が前記接地されたキャパシタを備える、ことを特徴とする集積回路チップの電圧グリッチ検出回路。
【請求項５】
請求項４に記載の集積回路チップの電圧グリッチ検出回路において、
前記第３ノード電圧は前記第１ノード電圧より大きく、前記第１バッファリング手段は二個のインバータから構成され、前記第２バッファリング手段は一個のインバータから構成される、ことを特徴とする集積回路チップの電圧グリッチ検出回路。
【請求項６】
請求項５に記載の集積回路チップの電圧グリッチ検出回路において、
前記第１ノードに配置された接地された第１キャパシタと、前記第２ノードに配置された接地された第３キャパシタとについて、
前記第１キャパシタと第３キャパシタのキャパシタンスが、ハイキャパシタンスを有する接地されたキャパシタのキャパシタンスより小さい、ことを特徴とする集積回路チップの電圧グリッチ検出回路。
【請求項７】
請求項１に記載の集積回路チップの電圧グリッチ検出回路において、
前記動作電圧および接地の間に直列に順次的に連結された少なくとも二つの抵抗を含む第３電圧分配手段と、
前記第３電圧分配手段の二つの抵抗の間の第３ノードに連結されて第３ノード電圧を供給される第１入力端と前記第２ノードの前記第２ノード電圧を供給される第２入力端とを備えて、これら二つの入力端の電圧差により出力端で第２比較信号を発生する第２電圧比較手段と、
前記第２ノード電圧は前記第１ノード電圧および前記第３ノード電圧の間の値を有し、
前記第２比較信号をバッファリングして第２検出信号を出力する第２バッファリング手段と、
前記二つの検出信号を論理積演算して出力する論理積手段と、を付加的に備えて、
前記第１ノードおよび前記第３ノードに各々前記接地されたキャパシタを備え、前記第３ノード電圧は前記第１ノード電圧より大きく、前記第１バッファリング手段は直列に連結された二個のインバータから構成され、前記第２バッファリング手段は一個のインバータから構成される、ことを特徴とする集積回路チップの電圧グリッチ検出回路。
【請求項８】
集積回路チップを駆動するためのチップ動作電圧および接地の間に直列に順次的に連結された少なくとも二つの抵抗を使用して、前記動作電圧を、第１電圧差を有する第１電圧および第２電圧に分圧する第１電圧分配手段および第２電圧分配手段と、
前記第１電圧分配手段の二つの抵抗の間の第１ノードに連結されて前記第１ノードの前記第１電圧を供給される第１入力端と、前記第２電圧分配手段の二つの抵抗の間の第２ノードに連結されて前記第２ノードの前記第２電圧を供給される第２入力端、およびこれら二つの電圧の差である前記第１電圧差により第１比較信号を出力する第１比較器出力端を含む第１電圧比較手段と、
前記第１比較信号を入力されてこれをバッファリングした第１検出信号を第１バッファ出力端から出力する第１バッファリング手段と、を含み、
前記動作電圧にグリッチが発生して前記第１ノードの第１電圧および前記第２ノードの第２電圧が各々第１グリッチ電圧および第２グリッチ電圧に変わる時、これら二つのグリッチ電圧の第２電圧差が前記第１電圧差に対して反対符号を有するようにキャパシタンスの差が生ずる第１キャパシタおよび第２キャパシタを、前記第１ノードと接地および前記第２ノードと接地との間に各々含む、ことを特徴とする集積回路チップの電圧グリッチ検出回路。
【請求項９】
請求項８に記載の集積回路チップの電圧グリッチ検出回路において、
前記第２キャパシタが前記第１キャパシタよりさらに大きい値のキャパシタンスを有し、前記第１バッファリング手段は前記第１比較器出力端に直列に連結された二個の反転器から構成されて、前記第２電圧が前記第１電圧よりさらに大きくて前記第１比較器出力端は論理ハイの第１比較信号を出力し、前記第１バッファリング手段を通じて前記第１バッファ出力端は論理ハイの第１検出信号を出力し、
前記集積回路動作電圧にハイグリッチアタックが発生して前記動作電圧が高くなると、前記第２グリッチ電圧は前記第２電圧に比べて実質的に増加せず前記第１グリッチ電圧は前記第２グリッチ電圧よりさらに高くなって前記第１比較器出力端は論理ローの第１比較信号を出力し、前記第１バッファリング手段を通じて前記第１バッファ出力端が論理ローの第１検出信号を出力してハイグリッチアタックを検出することができる、ことを特徴とする集積回路チップの電圧グリッチ検出回路。
【請求項１０】
請求項８に記載の集積回路チップの電圧グリッチ検出回路において、
前記第２キャパシタが前記第１キャパシタよりさらに大きい値のキャパシタンスを有し、前記第１バッファリング手段は前記第１比較器出力端に連結された一個の反転器から構成され、前記第１電圧が前記第２電圧よりさらに大きくて前記第１比較器出力端は論理ローの第１比較信号を出力し、前記第１バッファリング手段を経て前記第１バッファ出力端は論理ハイの第１検出信号を出力し、
前記集積回路動作電圧にローグリッチアタックが発生して前記動作電圧が低くなると、前記第２グリッチ電圧は前記第２電圧に比べて実質的に減少せず前記第１グリッチ電圧は前記第２グリッチ電圧よりさらに低くなって前記第１比較器出力端が論理ハイの第１比較信号を出力し、前記第１バッファリング手段を経て前記第１バッファ出力端が論理ローの第１検出信号を出力してローグリッチアタックを検出することができる、ことを特徴とする集積回路チップの電圧グリッチ検出回路。
【請求項１１】
請求項８に記載の集積回路チップの電圧グリッチ検出回路において、
前記検出器入力端および接地の間に直列に連結された二つの抵抗を使用して前記動作電圧を第３電圧に分圧し、前記第２電圧が前記第１電圧および第３電圧の間になり、前記第２電圧および第３電圧は第２電圧差を有するように分圧する第３電圧分配手段と、
前記第３電圧分配手段の二つの抵抗の間の第３ノードに連結されて第３ノードの前記第３電圧を供給される第１入力端と、前記第２電圧を供給される第２入力端およびこれら二つ入力電圧の差である前記第２電圧差により第２比較信号を出力する第２比較器出力端を含む第２電圧比較手段と、
前記第２比較信号を入力としてこれをバッファリングした第２検出信号を第２バッファ出力端に出力する第２バッファリング手段と、
前記第１検出信号および第２検出手段を論理積演算して出力する論理積手段と、を付加的に備え、
前記第３電圧分配手段は前記第１キャパシタと実質的に同一なキャパシタンスを有する第３キャパシタを前記第３ノードおよび接地の間に含む、ことを特徴とする集積回路チップの電圧グリッチ検出回路。
【請求項１２】
請求項１１に記載の集積回路チップの電圧グリッチ検出回路において、
前記第１電圧が前記第１電圧比較手段の検出電圧に、前記第３電圧が前記第２比較手段の検出電圧に、前記第２電圧が前記第１電圧比較手段および第２電圧比較手段の基準点に供給され、前記第３電圧が前記第１電圧より大きく、前記第１バッファリング手段は前記第１比較器出力端に直列に順次的に連結された二個の反転器から構成され、前記第２バッファリング手段は前記第１比較器出力端に連結された一つの反転器から構成される、ことを特徴とする集積回路チップの電圧グリッチ検出回路。
【請求項１３】
請求項１２に記載の集積回路チップの電圧グリッチ検出回路において、
前記第２キャパシタのキャパシタンスは前記第１および第３キャパシタのキャパシタンスより大きい、ことを特徴とする集積回路チップの電圧グリッチ検出回路。
【請求項１４】
請求項１２に記載の集積回路チップの電圧グリッチ検出回路において、
前記第２キャパシタのキャパシタンスは前記第１および第３キャパシタのキャパシタンスより小さい、ことを特徴とする集積回路チップの電圧グリッチ検出回路。
【請求項１５】
請求項８または請求項１１に記載の集積回路チップの電圧グリッチ検出回路において、
前記電圧グリッチ検出回路は、これを含む集積回路チップが内蔵されたスマートカードとして構成される、ことを特徴とする集積回路チップの電圧グリッチ検出回路。
【請求項１６】
中央処理装置を備えた半導体集積回路チップが内蔵されたスマートカードにおいて、
前記チップを駆動するための動作電圧を供給される検出器入力端と、
前記検出器入力端に供給される前記動作電圧を、前記検出器入力端および接地の間に直列に連結された二つの抵抗を用いて、第１電圧、前記第１電圧より大きい第２電圧、および前記第２電圧より大きい第３電圧に各々分圧する第１電圧分配回路、第２電圧分配回路および第３電圧分配回路と、
前記第１電圧分配回路の二つの抵抗の間の第１ノードに連結されて前記第１ノードの前記第１電圧を供給される第１比較器第１入力端（−）、前記第２電圧分配回路の二つの抵抗の間の第２ノードに連結されて前記第２ノードの前記第２電圧を供給される第１比較器第２入力端（＋）およびこれら二つの電圧の差である第１電圧差により論理ハイの比較信号を出力する第１比較器出力端を含む第１電圧比較器と、
前記第３分配回路の二つの抵抗の間の第３ノードに連結されて前記第３ノードの前記第３電圧を供給される第２比較器第１入力端（−）、前記第２ノードに連結されて前記第２ノードの前記第２電圧を供給される第２比較器第２入力端（＋）およびこれら二つの電圧の差である第２電圧差により論理ローの比較信号を出力する第２比較器出力端を含む第２電圧比較器と、
前記第１比較器出力端の論理ハイの比較信号をバッファリングして論理ハイの第１バッファリング信号を第１バッファ出力端から出力する第１バッファリング手段と、
前記第２比較器出力端の論理ローの比較信号をバッファリングして論理ハイの第２バッファリング信号を第２バッファ出力端から出力する第２バッファリング手段と、
前記第１バッファ出力端および第２バッファ出力端の二つのバッファリング信号を論理積演算して論理ハイの検出信号を出力する論理積手段と、
前記論理積手段の論理ハイ検出信号を供給される検出器出力端と、を含み、
前記第１ノードおよび接地の間、前記第２ノードおよび接地の間、そして前記第３ノードおよび接地の間に各々第１キャパシタ、第２キャパシタ、そして第３キャパシタを含み、前記第１キャパシタおよび第３キャパシタのキャパシタンスは、実質的に同一ながら前記第２キャパシタのキャパシタンスとは異なり、ハイグリッチおよびローグリッチを全て検出することができることを特徴とするスマートカードの電圧グリッチ検出回路。
【請求項１７】
請求項１６に記載のスマートカードの電圧グリッチ検出回路において、
前記第１バッファリング手段は、前記第１比較器出力端に反転器二つが連続して直列に連結されて成され、前記第２バッファリング手段は前記第２比較器出力端に連結された反転器一つより成され、
前記第２キャパシタのキャパシタンスは前記第１および第３キャパシタのキャパシタンスより大きい、ことを特徴とするスマートカードの電圧グリッチ検出回路。
【請求項１８】
請求項１６に記載のスマートカードの電圧グリッチ検出回路において、
前記第１バッファリング手段は前記第１比較器出力端に反転器二つが連続して直列に連結されて成され、前記第２バッファリング手段は前記第２比較器出力端に反転器一つが連結されて成され、
前記第２キャパシタのキャパシタンスは前記第１および第３キャパシタのキャパシタンスよりさらに小さい、ことを特徴とするスマートカードの電圧グリッチ検出回路。
【請求項１９】
外部グリッチアタックから集積回路装置を保護する方法において、
前記集積回路装置を駆動する動作電圧を使用して基準電圧および検出電圧を生成する段階と、
前記基準電圧は前記検出電圧に比べてグリッチ変化に鈍感であり、
前記基準電圧および検出電圧を比較して前記集積回路装置の動作電圧に発生するグリッチアタックを検出する段階と、
前記グリッチアタックが検出される時強制的に前記集積回路装置をリセットさせる段階、とを含むことを特徴とする集積回路装置保護方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は電圧グリッチ検出回路に関するものである。
【０００２】
また、本発明は半導体集積回路装置に関するものであり、より詳しくは、グリッチアタックから集積回路スマートカードを保護する回路に関するものである。
【０００３】
【従来の技術】
スマートカードは、中央処理装置ＣＰＵまたはマイクロプロセッサ、運営体系ＣＯＳ（Ｃｈｉｐ　Ｏｐｅｒａｔｉｎｇ　Ｓｙｓｔｅｍ）、そして、安全な貯蔵領域としてのＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ　Ｅｒａｓａｂｌｅ　ａｎｄ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ）等を含む集積回路ＩＣチップが、一般的な信用カードと同一な材質とサイズであるプラスティックカードの表面に付着された電子式カードである。
【０００４】
スマートカードでは、単純にメモリのみ内蔵されたメモリカードとは違って、情報の貯蔵と処理が可能である。スマートカード内に貯蔵されたデータおよびプログラムに対する読み取り・書き取り・消去作業、そして、スマートカードとその外部間の通信は、スマートカード自体の物理的な保安と精巧な暗号記法を通じて厳格に統制・保護される。このような特性により、例えば、携帯電話使用料の支払、インターネット銀行に接続する時の身元確認、駐車費や地下鉄・汽車・バス等の運賃の支払、別途の様式に記載することのない病院や医者への直接的な個人情報の提供、インターネット電子商店での物品購入、注油所での注油などのような多くの分野で使用される。
【０００５】
以上のような機能を行うためには、スマートカード内部に搭載された集積回路チップに現金を充電するか、信用カードの情報や番号、個人の身上明細などが貯蔵されなければならない。従って、スマートカードの安全な使用のためには、スマートカード内部チップに貯蔵された情報に対する保安が必須である。
【０００６】
近年には、スマートカードの使用の増加に伴なって、スマートカードＩＣに対するセキュリティー技術が多く登場しているが、それに反して、セキュリティー技術を破壊して金銭的利益などを得ようとするアタック（Ａｔｔａｃｋ）技術なども、非常に多様なものが登場している。
【０００７】
スマートカードへの非認承のアクセス方法として、“タンパリング（Ｔａｍｐｅｒｉｎｇ）”と呼ばれるものが一般的に普及されてきている。タンパリングのための技術は、マイクロプローブ技術（Ｍｉｃｒｏｐｒｏｂｉｎｇ　Ｔｅｃｈｎｉｑｕｅ）、ソフトウェアアタック技術（Ｓｏｆｔｗａｒｅ　Ａｔｔａｃｋ　Ｔｅｃｈｎｉｑｕｅ）、盗聴技術（Ｅａｖｅｓｄｒｏｐｐｉｎｇ　Ｔｅｃｈｎｉｑｕｅ）、そして、誤謬生成技術（Ｆａｕｌｔ　Ｇｅｎｅｒａｔｉｏｎ　Ｔｅｃｈｎｉｑｕｅ）の、広く四つの重要な技術に大別されることができる。
【０００８】
マイクロプローブ技術は、チップ表面を直接アクセスするために使用されることができる。ソフトウェアアタック技術は、プロセッサの一般的な通信インターフェースを用い、プロトコルから発生されるセキュリティー脆弱点（Ｓｅｃｕｒｉｔｙ　Ｖｕｌｎｅｒａｂｉｌｉｔｙ）、暗号アルゴリズム、またはアルゴリズム実行を活用する。盗聴技術は、全ての供給およびインターフェース接続のアナログ特性と正常的な動作間プロセッサにより生成される電磁気放射を測定する。誤謬生成技術は、非正常的な環境条件を用いて追加的なアクセスを提供するプロセッサの誤動作を生成する。マイクロプローブ技術は、直接的なアタック技術（Ｉｎｖａｓｉｖｅ　Ａｔｔａｃｋ　Ｔｅｃｈｎｉｑｕｅ）であり、この技術はかなりの時間を必要とする。残りの技術は、間接的なアタック技術（Ｎｏｎ−Ｉｎｖａｓｉｖｅ　Ａｔｔａｃｋ　Ｔｅｃｈｎｉｑｕｅ）である。
【０００９】
間接的なアタック技術として、グリッチアタック（Ｇｌｉｔｃｈ　Ａｔｔａｃｋ）技術は、スマートカードが予測不可能に動作されるように、外部から印加される信号または電源に異常な信号を加えることにより、スマートカードを自由にハッキングすることを言う
【００１０】
例えば、スマートカード内部チップを駆動するための動作電圧にグリッチを与えて、ＥＥＰＲＯＭからデータを流出する方法が試されることができる。
【００１１】
グリッチアタックの一例として、スマートカード内部チップを駆動するための動作電圧にハイグリッチが発生する場合に現れる問題点を、以下で具体的に説明する。スマートカードとスマートカード端末機との通信は、下のような一連の連続的な動作を通じて成される。先ず、カード端末機へのカードの挿入時（接触式スマートカードの場合）カードとカード端末機が相互に接続される。カード端末機は、カードに電源電圧と共にリセット信号を提供し、カードは、電源電圧からチップを動作させるための一定電圧のチップ動作電圧Ｖｄｄを得る。リセット信号によりカードがリセットされると、カードはリセット応答ＡＴＲ（Ａｎｓｗｅｒ　Ｔｏ　Ｒｅｓｅｔ）を発生するが、これでカードと端末機との情報交換が成される。ＡＴＲ構造はＩＳＯ／ＴＥＣ７８１６ｐａｒｔ３に定義されており、カードチップの物理的特性、交換プロトコルの論理的特性などを示すパラメータより成る。
【００１２】
ＡＲＴ伝送のためにスマートカードチップ内部のＥＥＰＲＯＭ特定番地からｎ個のデータをリード（ＲＥＡＤ）する時、チップ動作電圧Ｖｄｄを非常に短い時間中急激に増加させるハイグリッチが発生すると、ＥＥＰＲＯＭのｆｆｈ番地から全てのデータがリードされるＥＥＰＲＯＭダンプ（Ｄｕｍｐ）が発生する。
【００１３】
【発明が解決しようとする課題】
本発明の目的は、電圧グリッチを正確に検出することができる電圧グリッチ検出回路を提供することである。
【００１４】
本発明の他の目的は、電圧グリッチから内部情報を安全に保護することができる集積回路装置およびその方法を提供することである。
【００１５】
本発明のさらに他の目的は、電圧グリッチから内部情報を安全に保護することができるスマートカードのセキュリティー回路およびその方法を提供することである。
【００１６】
【課題を解決するための手段】
前述した目的を達成するために、本発明は、集積回路チップを駆動するためのチップ動作電圧を電圧分配回路により所定の電圧差を有する電圧に分配して、これら分配された電圧を電圧比較器の二つ入力電圧として使用する。電圧比較器はこれら二つ電圧の電圧差により出力信号を発生する。本発明は、別途の電源供給源を使用して、電圧比較器に供給せずに、チップ駆動するためのチップ動作電圧から二つ電圧を形成（分圧）して、これら電圧比較器の入力電圧として使用する。電圧分配回路は、各々チップ動作電圧および接地の間に直列に連結された少なくとも二つ個の抵抗を含む第１電圧分配回路および第２電圧分配回路から構成される。各電圧分配回路は、二つ抵抗の間のノード（第１ノードおよび第２ノード）の電圧を電圧比較器の入力電圧として使用する。この際、いずれか一つのノードおよび接地の間に大きいキャパシタンスを有するキャパシタを連結して、そのノードでの電圧上昇または降下時間、すなわちキャパシタの充電時間または放電時間を長くする。従って、チップ動作電圧を非常に短時間中増加または減少させるハイまたはローグリッチが発生すると、大容量（キャパシタンス）のキャパシタを有するノードでは、キャパシタの充放電時間が大きいので、ノード電圧の変動が非常に微弱である。しかし、キャパシタを有しない他のノードの電圧は、発生したグリッチに反応して即刻的に変動してキャパシタを有するノードでの電圧より大きいように増加するか、または小さいように減少する。これにより、チップ動作電圧に非常に短時間中グリッチが発生すると、電圧比較器出力信号の状態が変わるのでグリッチを検出することができる。
【００１７】
大きいキャパシタンスのキャパシタを有するノードの電圧を電圧比較器の基準電圧（非反転入力端電圧）と言い、キャパシタを有しないノードの電圧を電圧比較器の検出電圧（反転入力端電圧）という。チップ動作電圧と接地との間に連結される抵抗のサイズを調節して基準電圧を検出電圧よりさらに大きくすると、ハイグリッチを検出することができる。逆に、検出電圧がさらに大きければ、ローグリッチを検出することができる。また基準電圧を供給するノードにキャパシタを接地させず、検出電圧を供給するノードに大きいキャパシタンスのキャパシタを接地させ得る。この場合、基準電圧が検出電圧より大きければ、ローグリッチを検出し、逆に検出電圧がさらに大きければ、ハイグリッチを検出することができる。
【００１８】
一方、回路の安定性のためキャパシタを有しないノードにも、小さいキャパシタンスを有するキャパシタを接地させ得る。この場合、キャパシタンスが小さくてキャパシタの充放電時間（すなわち、ノード電圧の上昇および降下時間）が非常に短くなる。従って、グリッチが発生すると、大きいキャパシタンスのキャパシタを有するノードの場合、前述したようにノード電圧変動幅が非常に微弱であり、小さいキャパシタンスのキャパシタを有するノードの場合、ノード電圧変動幅が大きいので、電圧比較器出力信号の状態が変わってグリッチを検出することができる。
【００１９】
本発明で、電圧比較器に入力される二つ電圧の電圧差は、検出しようとするグリッチの仕様書に依存し、単純に抵抗のサイズを調節することにより、容易に電圧差を形成することができる。キャパシタのキャパシタンス（または二つキャパシタのキャパシタンスの差）は電圧比較器の電圧差、グリッチ発生時間などを考慮して多様に決定することができ、グリッチが発生する場合、各ノードでの電圧差がグリッチ発生前後で相異なる符号を有するように決定する。
【００２０】
前述した検出回路に電圧比較器をもう一つ追加すると、ローグリッチおよびハイグリッチを全て検出することができる。追加的な電圧比較器の二つの入力電圧を提供するために、第３電圧分配回路を付加的に備える。追加的な電圧比較器は第３電圧分配回路から一電圧を供給され、第１および第２電圧分配回路の中いずれか一つから一電圧を供給されて、これら二つの電圧の電圧差により出力信号を発生する。すなわち、第１および第２電圧分配回路の中いずれか一つは二つの電圧比較器に同時に電圧を供給する。例えば、第２電圧分配回路が二つ電圧比較器の基準電圧（第２電圧）を供給し、第１電圧分配回路が一つの電圧比較器の検出電圧（第１電圧）を、第３電圧分配回路が他の電圧比較器（追加的な電圧比較器）の検出電圧（第３電圧）を供給する。この場合、第２電圧は第１電圧および第３電圧の間の電圧を有し、第２電圧分配回路の第２ノードが大きいキャパシタンスのキャパシタを備える。第３電圧が第１電圧より大きいという場合、ハイグリッチが発生すると第１電圧比較器の出力信号状態が変わるので、ハイグリッチを検出することができる。また、ローグリッチが発生すると、第２電圧比較器の出力信号状態が変わるのでローグリッチを検出することができる。
【００２１】
前述した目的を達成するための、外部グリッチアタックから集積回路装置を保護する方法は、集積回路装置の動作電圧を使用して基準電圧および検出電圧を生成する段階と、基準電圧は検出電圧に比べてグリッチ変化に鈍感であり、基準電圧および検出電圧を比較して集積回路装置の動作電圧に発生するグリッチアタックを検出する段階と、グリッチアタックが検出される時強制的に集積回路装置をリセットさせる段階と、を含む。
【００２２】
前述した本発明のグリッチ検出回路によると、比較器に入力される二つ電圧供給のため、別途の電源供給源を使用せず、チップ動作電圧を分配して使用することにより、回路が簡単になり、製作コストが減少される。
【００２３】
また、検出しようとするグリッチサイズに合わせてチップ動作電圧から所定の電圧差を有する電圧を容易に分配することができる。
【００２４】
【発明の実施の形態】
以下、添付した図面を参照して、本発明による電圧グリッチ検出器の望ましい実施形態について詳細に説明する。
【００２５】
図１は、本発明のハイまたはローグリッチを検出することができるグリッチ検出検出回路を概略的に示した回路図である。図１で、本発明をより明確にして図を簡略にするために、本発明によるグリッチ検出回路および中央処理装置のみを示した。本発明によるグリッチ検出回路１００は、集積回路チップを駆動するための動作電圧ＶＤＤに発生するグリッチを検出することを一つの特徴とする。また、本発明によるグリッチ検出回路１００によると、電圧比較器の二つの入力端に供給される電圧が、別途の電圧供給源から提供されることではなく、集積回路チップを駆動するための動作電圧を分圧して使用することを他の特徴とする。
【００２６】
図１を参照して、本発明の一実施形態によるグリッチ検出回路の動作を説明する。
本発明の一実施形態によるグリッチ検出回路１００は、検出器入力端ＤＩＮ、電圧分配回路１２０、バッファリング手段１６０を含む。
電圧分配回路１２０は、検出器入力端ＤＩＮに提供されたチップ動作電圧ＶＤＤを所定の差を有する電圧Ｖ１およびＶ２に分圧する。
電圧比較器１４０は、電圧分配回路１２０により分圧された電圧Ｖ１およびＶ２を、二つの入力端ＣＯＭＰＩＮ１およびＣＯＭＰＩＮ２を通じて入力し、二つの入力電圧の電圧差により出力端ＣＯＭＰＯＵＴに比較信号Ｖｃｏｍｐを発生する。
そして、バッファリング手段１６０は、電圧比較器１４０出力端ＣＯＭＰＯＵＴの比較信号Ｖｃｏｍｐをバッファリングして、検出器出力端ＤＯＵＴに検出信号１８０を発生する。
検出器出力端ＤＯＵＴは、グリッチが発生していない時には論理ハイ状態の検出信号１８０を発生し、グリッチが発生すると、論理ロー状態の検出信号を発生して、ＣＰＵ２００をリセットさせて集積回路チップを強制的にリセットさせる。
【００２７】
電圧分配回路１２０は、検出器入力端ＤＩＮのチップ動作電圧ＶＤＤを第１電圧Ｖ１に分圧する第１電圧分配回路１２２と、第２電圧Ｖ２に分圧する第２電圧分配回路１２４とを含む。第１電圧分配回路１２２は、検出器入力端ＤＩＮと接地ＧＮＤとの間に直列に順次的に連結された二つの抵抗Ｒ１２，Ｒ１１を含む。これにより二つの抵抗Ｒ１２，Ｒ１１の間のノード（第１ノード）Ｓ１には、下式１のように、第１電圧Ｖ１が形成される。
第１電圧　Ｖ１＝（ＤＩＮ）×　｛Ｒ１１／（Ｒ１１＋Ｒ１２）　｝　　・・・・（１）
【００２８】
そして、第２電圧分配回路１２４は、検出器入力端ＤＩＮと接地ＧＮＤとの間に直列に連結された二つの抵抗Ｒ２２，Ｒ２１を含む。これにより二つ抵抗Ｒ２２，Ｒ２１の間のノード（第２ノード）Ｓ２には下式２により第２電圧Ｖ２が形成される。
第２電圧　Ｖ２＝（ＤＩＮ）×　｛Ｒ２１／（Ｒ２１＋Ｒ２２）　｝　　・・・・（２）
【００２９】
この際、第１電圧Ｖ１および第２電圧Ｖ２は、各々二つの抵抗Ｒ１２およびＲ１１、Ｒ２２およびＲ２１の大きさにより左右され、これら二つの電圧の電圧差（Ｖ２−Ｖ１）は、検出しようとするグリッチの強さに左右される。本発明によると、第１電圧および第２電圧は、抵抗Ｒ１２，Ｒ１１，Ｒ２２，Ｒ２１の比率を適切に調節することにより、チップ動作電圧ＶＤＤから容易に設定されることができる。
【００３０】
第１電圧分配回路１２２により得られた第１電圧Ｖ１は、電圧比較器１４０の第１入力端ＣＯＭＰＩＮ１，反転入力端（−）に供給されて、電圧比較器１４０の検出電圧として作用する。第２電圧分配回路１２４により得られた第２電圧Ｖ２は、電圧比較器１４０の第２入力端ＣＯＭＰＩＮ２，非反転入力端（＋）に供給されて、電圧比較器１４０の基準電圧として作用する。本発明によると、電圧比較器１４０に入力される二つの電圧が、全てチップ動作電圧から得られる。従って、別途の基準電圧を提供するための手段が不要である。電圧比較器１４０は、検出電圧Ｖ１が基準電圧Ｖ２より大きければ、その出力端ＣＯＭＰＯＵＴに論理ロー状態の比較信号を発生し、逆に検出電圧Ｖ１が基準電圧Ｖ１より小さければ、その出力端ＣＯＭＰＯＵＴに論理ハイ状態の比較信号を発生する。
【００３１】
また、本発明によると、第１電圧分配回路１２２は、第１ノードＳ１および接地の間に第１キャパシタＣ１を備え、第２電圧分配回路１２４は、第２ノードＳ２と接地との間に第２キャパシタＣ２を備える。望ましくは、第１キャパシタＣ１および第２キャパシタＣ２は、キャパシタンスが大きい差異を示し、二つのいずれか一つのキャパシタ（例えばＣ２）は大きい値のキャパシタンスを有し、他の一つ（例えばＣ１）は非常に小さい値のキャパシタンスを有する。
【００３２】
従って、検出器入力端の電圧を瞬間的に増加させるハイグリッチが発生する時、第２電圧分配回路１２４の第２ノードＳ２および接地の間に大きいキャパシタンスのキャパシタＣ２が連結されているので、第２ノードＳ２での初期第２電圧Ｖ２は遅延されながら徐々に、そして非常に少し増加した後、再び初期第２電圧Ｖ２に戻る（図２参照）。これは、第２キャパシタＣ２のキャパシタンスが大きいので、キャパシタＣ２の充電時間が長くなり（すなわち、ハイグリッチ発生による電圧上昇時間が長くなり）、キャパシタＣ２が充分に充電される前に発生したハイグリッチがなくなるからである。これに反して、第１電圧分配回路１２２の第１ノードＳ１および接地の間には、非常に小さいキャパシタンスのキャパシタＣ１が連結されているので、第１ノードＳ１での初期第１電圧Ｖ１は実質的に遅延なしで早く、そして第２ノードＳ２の電圧より大きく増加した後、再び初期第１電圧Ｖ１に戻る。これは第１キャパシタＣ１のキャパシタンスが小さいのでキャパシタ充電時間が短くて（すなわち、ハイグリッチによる電圧上昇時間が短くて）グリッチ発生時間中にキャパシタＣ１が充分に充電されるからである。従って、電圧比較器１４０の第２入力端ＣＯＭＰＩＮ２に供給される第２ノードＳ２でのグリッチ電圧より、電圧比較器１４０の第１入力端ＣＯＭＰＩＮ１に供給される第１ノードＳ１でのグリッチ電圧が、さらに高くなる。結果的に、電圧比較器１４０に入力される二つ電圧のサイズが反対になって、電圧比較器１４０の出力端ＣＯＭＰＯＵＴの出力信号状態が論理ハイから論理ローに変えられる。結果的に、電圧比較器１４０の出力端に発生した信号が、バッファリング手段１６０を通じて検出器出力端ＤＯＵＴで論理ローのグリッチ検出信号ｇｌｄｅｃを発生し、これにより中央処理装置１８０がリセットされる。
【００３３】
前述した実施形態で、第１ノードＳ１の小さいキャパシタンスのキャパシタＣ１は、形成されないこともありうる。理想的にキャパイタ充電時間が０になるので、第１ノードＳ１での電圧上昇時間を０にすることができるからである。
【００３４】
本発明で二つのキャパシタのキャパシタンスのサイズおよび差異は、電圧比較器二つの入力端に提供される二つの電圧の電圧差および検出をしようとするグリッチの仕様により適切に選択され、こうしたキャパシタのキャパシタンス差異は本発明の技術的思想を外れない範囲で多様に変更されることができる。
【００３５】
また、大きいキャパシタンスのキャパシタＣ２を有するノード（例えばＳ２）での時定数（Ｒ２１×Ｃ１）が、小さいキャパシタンスのキャパシタＣ１を有するノード（例えばＳ１）での時定数（Ｒ１１×Ｃ１）よりさらに大きく設定されると、Ｒ１１×Ｃ１＞Ｒ２１×Ｃ２であり、グリッチ検出においてさらに効果的であるようになりうる。
このように、キャパシタンスの差異が大きくならなくても、各ノードに連結された抵抗のサイズ（大きさ、強さ）を適切に調節することにより、時定数に大きい差異を置いてグリッチを検出することもできる。
【００３６】
図２および図３は、図１のグリッチ検出回路１００において、チップ動作電圧ＶＤＤにハイグリッチおよびローグリッチが発生した時の電圧比較器１４０の二つの入力端に供給されるグリッチ電圧波形を概略的に示した図面である。
【００３７】
図１のグリッチ検出回路１００において、第２電圧Ｖ２が第１電圧Ｖ１より高くて（Ｖ２＞Ｖ１）、　第２キャパシタＣ２のキャパシタンスが第１キャパシタＣ１のキャパシタンスより大きい場合を考えてみよう。すなわち、｛Ｒ１１／（Ｒ１１＋Ｒ１２）　｝を、｛Ｒ２１／（Ｒ２１＋Ｒ２２）　｝より小さくすることにより、容易に第１電圧Ｖ１より大きい第２電圧Ｖ２を形成することができる。この場合、バッファリング手段１６０は反転器二つが連続して構成され、グリッチ検出回路１００はハイグリッチを検出することができる。
【００３８】
具体的に説明すると、グリッチ検出回路１００が正常的に動作している時（グリッチ発生がない時）、基準電圧である第２電圧Ｖ２が検出電圧である第１電圧Ｖ１より高いので、電圧比較器１４０はその出力端ＣＯＭＰＯＵＴに論理ハイ（論理‘１’）状態の比較信号を生成する。比較器出力端ＣＯＭＰＯＵＴで生成された論理ハイの比較信号が反転器二つより構成されたバッファリング手段１６０を通過して、結果的に検出器出力端ＤＯＵＴで論理ハイ状態の検出信号１８０が発生する。
【００３９】
今、非常に短い時間中にチップ動作電圧ＶＤＤを急激に増加させるグリッチＶｇｌｈ（ハイグリッチ）が発生したとしよう。これにより、初期（グリッチ発生前）電圧比較器の第１入力電圧である第１電圧Ｖ１を示す第１ノードＳ１、および初期電圧比較器の第２入力電圧であるＶ２を示す第２ノードＳ２に、各々初期電圧より大きいグリッチ電圧Ｖｇｌｈ１とＶｇｌｈ２が、下式３および式４により示されることである。
【００４０】
式３：第１ノード（Ｓ１）の第１グリッチ電圧（Ｖｇｌｈ１）
＝　Ｖ１　　＋　Ｖｇｌｈ１×｛Ｒ１１／（Ｒ１１＋Ｒ１２）　｝　　・・・・（３）
【００４１】
式４：第２ノード（Ｓ２）の第２グリッチ電圧（Ｖｇｌｈ２）
＝　Ｖ２　＋　Ｖｇｌｈ２×｛Ｒ２１／（Ｒ２１＋Ｒ２２）　｝　・・・・（４）
【００４２】
だが、第２電圧分配回路１２４の第２ノードＳ２と接地との間に大きいキャパシタンスのキャパシタＣ２が連結されているので、式４の右辺の二番目項のＶｇｌｈ２×｛Ｒ２１／（Ｒ２１＋Ｒ２２）　｝　は、遅延されながらも徐々に、そして非常に少し増加する（△Ｖ２）。すなわち、第２ノードでのグリッチ電圧Ｖｇｌｈ２は、非常に短時間中に発生されたグリッチを充分に従うことができなくて、グリッチ発生前の第２電圧Ｖ２と殆ど似たものを示す。これは大きいキャパシタＣ２が大きいキャパシタンスを有するので充電時間が長いからである。従って、図２に示されたように、初期の第２電圧Ｖ２と殆ど同じ第２グリッチ電圧Ｖｇｌｈ２が第２ノードＳ２に示されて、電圧比較器１４０の第２入力端ＣＯＭＰＩＮ２に供給される。一方、第１電圧分配回路１２２は、小さいキャパシタンスのキャパシタＣ１を備えるので、式３の右辺の二番目項の値　Ｖｇｌｈ１×｛Ｒ１１／（Ｒ１１＋Ｒ１２）　｝　は実質的に遅延なしで早く初期の第１電圧Ｖ１から大きく増加する（△Ｖ１）。
第１ノードでの第１グリッチ電圧Ｖｇｌｈ１は、第２ノードのグリッチ電圧Ｖｇｌｈ２より大きくなった後、再び初期の第１電圧Ｖ１になる。すなわち、キャパシタンスが小さいので、発生されたグリッチに実質的に従う。第２ノードの第２グリッチ電圧Ｖｇｌｈ２より大きい第１グリッチ電圧Ｖｇｌｈ１が、電圧比較器１４０の第１入力端ＣＯＭＰＩＮ１に供給される。結果的に、電圧比較器１４０の出力端ＣＯＭＰＯＵＴで論理ロー信号が発生する。発生された論理ロー信号がバッファリング手段１６０を経て、検出器出力端ＤＯＵＴで論理ローの検出信号１８０が発生され、この信号により中央処理装置がリセットされる。従って、ハイグリッチを検出する。
【００４３】
一方、図１のグリッチ検出回路で、第１電圧Ｖ１が第２電圧Ｖ２より高く（Ｖ１＞Ｖ２）、第２キャパシタＣ２のキャパシタンスが第１キャパシタＣ１のキャパシタンスより大きい場合（Ｃ２＞Ｃ１）を考えて見よう。すなわち、｛Ｒ１１／（Ｒ１１＋Ｒ１２）　｝　を　｛Ｒ２１／（Ｒ２１＋Ｒ２２）　｝　より大きくすることにより、所望の電圧Ｖ１およびＶ２を得ることができる。この場合、バッファリング手段１６０は反転器一つより成り、グリッチ検出回路１００はローグリッチ（非常に短い時間中に動作電圧を急激に減少させるグリッチ）を検出することができる。
【００４４】
回路が正常的に動作している時（ローグリッチ発生がない時）、第１電圧Ｖ１が第２電圧Ｖ２より高いので、電圧比較器１４０はその出力端ＣＯＭＰＯＵＴに論理ロー状態（論理‘０’）の比較信号を生成する。出力端ＣＯＭＰＯＵＴで生成された論理ロー比較信号が、バッファリング手段１６０を経て、結果的に検出器出力端ＤＯＵＴで論理ハイ状態の検出信号が発生する。
【００４５】
だが、動作電圧にローグリッチが発生すると、図３に示されたように、第２ノードＳ２には、第２電圧Ｖ２より非常に少し小さい（△Ｖ２）第２グリッチ電圧Ｖｇｌｌ２が示されて、電圧比較器１４０の第２入力端に供給される。だが、第１ノードＳ１には、初期第１電圧Ｖ１より非常に大きく（△Ｖ１）減少して第２ノードＳ２の第２グリッチ電圧Ｖｇｌｌ２より小さい第１グリッチ電圧Ｖｇｌｌ１が示されて、電圧比較器１４０の第１入力端に供給される。これにより電圧比較器１４０の出力端ＣＯＭＰＯＵＴに論理ハイの比較信号が発生し、バッファリング手段１６０を経て、論理ローの検出信号１８０が検出器出力端ＤＯＵＴに発生して、中央処理装置ＣＰＵをリセットさせる。
【００４６】
前述した実施形態から、次のような多数の変形できる実施形態が可能である。すなわち、第１電圧Ｖ１を第２電圧より小さくし（Ｖ１＜Ｖ２）、第１キャパシタＣ１のキャパシタンスを第２キャパシタＣ２より大きくすると（Ｃ１＞Ｃ２）、電圧検出回路１００はローグリッチを検出することができる（図４参照）。また、第１電圧Ｖ１を第２電圧より大きくすると（Ｖ１＞Ｖ２）、ハイグリッチを検出することができる（図５参照）。
【００４７】
また、一定した場合、すなわち集積回路チップをテストする場合には、グリッチ検出回路の動作を暫く中断させる必要がある。このため、別途の電圧供給源を使用して、電圧比較器の出力を一定した信号に維持することができる。ここに関しては、後述する。
【００４８】
図６および図７は、図１のグリッチ検出回路１００の構成をより詳細に示した詳細回路図であって、各々ハイグリッチ検出回路図３００およびローグリッチ検出回路図４００である。
【００４９】
先ず、図６のハイグリッチ検出回路図３００を説明する。電圧比較器は、差動増幅器３４０と、所定サイズのバイアス電圧（Ｖｂｇｐ）３１０をバイアス回路（図示せず）から供給されてゲート電極を通じて差動増幅器３４０に提供するバイアス提供ＮＭＯＳトランジスタＮ５と、から構成される。差動増幅器３４０は、二つのＰＭＯＳトランジスタＰ１，Ｐ２および二つのＮＭＯＳトランジスタＮ１，Ｎ２から構成される。ＰＭＯＳトランジスタＰ２のソース電極は、検出器入力端ＤＩＮに連結されてチップ動作電圧ＶＤＤを供給され、ゲート電極とドレーン電極は互いに連結される。ＰＭＯＳトランジスタＰ１は、チップ動作電圧と連結されたソース電極、ＰＭＯＳトランジスタＰ２のゲート電極と連結されたゲート電極、そして比較信号を出力する出力ノードＳＯＵＴに連結されたドレーン電極、を有する。ＮＭＯＳトランジスタＮ２は、ＰＭＯＳトランジスタＰ２のドレーン電極と連結されたドレーン電極、第２電圧分配回路３２４の第２ノードＳ２に連結されて第２電圧Ｖ２を受けるゲート電極、そしてバイアス提供ＮＭＯＳトランジスタＮ５のドレーン電極に連結されたソース電極、を有する。ＮＭＯＳトランジスタＮ１は、ＰＭＯＳトランジスタＰ１のドレーン電極および比較信号を出力する出力ノードＳＯＵＴと連結されたドレーン電極、第１電圧分配回路３２２の第１ノードＳ１に連結されて第１電圧Ｖ１を供給されるゲート電極、そしてバイアス提供ＮＭＯＳトランジスタＮ５のドレーン電極に連結されたソース電極、を有する。バイアス提供のＮＭＯＳトランジスタＮ５は、ＮＭＯＳトランジスタＮ１，Ｎ２のソース電極と連結されたドレーン電極、バイアス回路から所定のバイアス電圧を供給されるゲート電極、そして接地電圧ＧＮＤと連結されたソース電極、を有する。
【００５０】
第１電圧分配回路３２２は、チップ動作電圧ＶＤＤを供給される検出器入力端ＤＩＮおよび接地ＧＮＤの間に直列に順次的に連結された抵抗Ｒ１２，Ｒ１１、そして二つの抵抗Ｒ１２およびＲ１１を連結する第１ノードＳ１と接地ＧＮＤとの間に連結されたキャパシタＣ１、から構成される。
【００５１】
第２電圧分配回路３２４は、検出器入力端ＤＩＮおよび接地の間に直列に順次的に連結された二つの抵抗Ｒ２２，Ｒ２１、そして二つの抵抗Ｒ２２およびＲ２１を連結する第２ノードＳ２と接地ＧＮＤの間に連結されたキャパシタＣ２、から構成される。
【００５２】
第１電圧分配回路３２２の第１ノードＳ１の電圧Ｖ１は式１により決められ、第２電圧分配回路３２４の第２ノードＳ２の電圧Ｖ２は式２により決められる。ここで、各電圧分配回路の抵抗値を調整して、第２電圧Ｖ２を第１電圧Ｖ１よ大きくする。これら二つの電圧の電圧差（Ｖ２−Ｖ１）は、検出しようとするハイグリッチサイズにより多様に変更することが可能である。一方、前述したように、第１電圧分配回路３２２の第１キャパシタＣ１および第２電圧分配回路３２４の第２キャパシタＣ２は、相異なるサイズのキャパシタンスを有する。第１キャパシタＣ１のキャパシタンスは小さい値を有し、第２キャパシタＣ２のキャパシタンスは大きい値を有する。
【００５３】
バッファリング手段３６０は、二つのＣＭＯＳ反転器３６２，３６４から構成される。第１反転器３６２は、検出器入力端ＤＩＮおよび接地の間に直列に順次的に連結されたＰＭＯＳトランジスタＰ３およびＮＭＯＳトランジスタＮ３から構成される。ＰＭＯＳトランジスタＰ３のソース電極は、検出器入力端ＤＩＮに連結されてチップ動作電圧ＶＤＤを供給され、ＮＭＯＳトランジスタＮ３のソース電極は接地電極に連結される。ＰＭＯＳトランジスタＰ３およびＮＭＯＳトランジスタＮ３のゲート電極は互いに連結されて差動増幅器３４０の出力ノードＳＯＵＴに連結され、ＰＭＯＳトランジスタＰ３のドレーン電極およびＮＭＯＳトランジスタＮ３のドレーン電極は互いに連結されて第１反転器の出力ノードＩＯＵＴ１を構成する。第２反転器３６４は、検出器入力端ＤＩＮおよび接地の間に直列に順次的に連結されたＰＭＯＳトランジスタＰ４およびＮＭＯＳトランジスタＮ４から構成される。ＰＭＯＳトランジスタＰ４のソース電極は検出器入力端ＤＩＮに連結されてチップ動作電圧ＶＤＤを供給され、ＮＭＯＳトランジスタＮ４のソース電極は接地電極に連結される。ＰＭＯＳトランジスタＰ４およびＮＭＯＳトランジスタＮ４のゲート電極は互いに連結されて第１反転器の出力ノードＩＯＵＴ１に連結され、ＰＭＯＳトランジスタＰ４のドレーン電極およびＮＭＯＳトランジスタＮ４のドレーン電極は互いに連結されて第２反転器出力ノードＩＯＵＴ２を構成する。第２反転器の出力ノードＩＯＵＴ２に検出器出力端ＤＯＵＴが連結される。
【００５４】
ハイグリッチが発生していない時のハイグリッチ検出回路３００の動作を説明する。差動増幅器３４０は、ＮＭＯＳトランジスタＮ２のゲート電極に入力される第２電圧Ｖ２とＮＭＯＳトランジスタＮ１のゲート電極に入力される第１電圧Ｖ１を比較して、これらの電圧差（Ｖ２−Ｖ１）に対応する比較信号をその出力端ＳＯＵＴに生成する。すなわち、第２電圧Ｖ２が第１電圧Ｖ１より大きいので、比較信号として論理ハイ状態の信号が出力端ＳＯＵＴに生成され、これにより第１反転器３６２のＮＭＯＳトランジスタＮ３がターンオンされて、その反転器出力端ＩＯＵＴ１には論理ロー状態０Ｖの信号が発生される。第１反転器３６２の出力信号である論理ロー状態の信号が第２反転器３６４に供給されると、ＰＭＯＳトランジスタＰ４がターンオンされて、出力端ＩＯＵＴ２には動作電圧ＶＤＤを有する論理ハイ状態の信号が発生される。結局、検出器出力端ＤＯＵＴで論理ハイの検出信号３８０が発生されて、中央処理装置がリセットされず、正常的なチップ動作がなされる。
【００５５】
今、チップ動作電圧を非常に短い時間中に急激に増加させるハイグリッチが発生したとしよう（図２参照）。差動増幅器３４０は、ＮＭＯＳトランジスタＮ２のゲート電極に入力される第２電圧Ｖｇｌｈ２とＮＭＯＳトランジスタＮ１のゲート電極に入力される第１電圧Ｖｇｌｈ１を比較して、これらの電圧差（Ｖｇｌｈ２−Ｖｇｌｈ１）に対応する比較信号を、その出力端ＳＯＵＴに形成する。ハイグリッチが発生すると、第２ノードＳ２のグリッチ電圧Ｖｇｌｈ２が第１ノードＳ１のグリッチ電圧Ｖｇｌｈ１より小さくなるので、差動増幅器３４０は比較信号に論理ロー信号を出力端ＳＯＵＴに生成し、論理ロー比較信号により第１反転器３６２のＰＭＯＳトランジスタＰ３がターンオンされて、その出力端ＩＯＵＴ１には論理ハイ（動作電圧ＶＤＤ）状態の信号が発生される。論理ハイ状態の信号が第２反転器３６４に供給されると、ＮＭＯＳトランジスタＮ４がターンオンされて、出力端ＩＯＵＴ２で論理ロー状態（接地電圧、０Ｖ）の検出信号３８０に生成される。これにより、中央処理装置がリセットされる。
【００５６】
図７は、ローグリッチ検出回路４００を示している。ローグリッチ検出回路４００は、やはりグリッチ検出回路３００と同一な構成の差動増幅器４４０、第３電圧分配回路４２２、および第２電圧分配回路４２４、を備えている。差異があったら、各電圧分配回路の構成抵抗Ｒ３１，Ｒ３２，Ｒ２１，Ｒ２２のサイズ（大きさ）を調節して、第２電圧分配回路の構成抵抗Ｒ３１，Ｒ３２，Ｒ２１，Ｒ２２のサイズ（大きさ）を調節して、第２電圧分配回路４２４の第２ノードＳ２の第２電圧Ｖ２を、第３電圧分配回路４２２の第３ノードＳ３の第３電圧Ｖ３より小さくする。すなわち、第２電圧である（ＶＤＤ×｛Ｒ２１／（Ｒ２１＋Ｒ２２）｝）を、第３電圧である（ＶＤＤ×｛Ｒ３１／（Ｒ３１＋Ｒ３２）｝）より小さいように、各抵抗の大きさ（サイズ）を選択する。また、バッファリング手段に、反転器一つから構成された第２バッファリング手段４６０を備える。
【００５７】
ローグリッチが発生していない時のローグリッチ検出回路の動作を説明する。差動増幅器４４０は、ＮＭＯＳトランジスタＮ２のゲート電極に入力される第２電圧Ｖ２と、ＮＭＯＳトランジスタＮ１のゲート電極に入力される第３電圧Ｖ３とを比較して、これらの電圧差（Ｖ２−Ｖ３）に対応する比較信号を、その出力端ＳＯＵＴに形成する。すなわち、第２電圧Ｖ２が第３電圧Ｖ３より小さいので、比較信号に論理ロー状態の比較信号が出力端ＳＯＵＴに生成され、これにより、第１反転器４６２のＰＭＯＳトランジスタＰ３がターンオンされて、その出力端ＩＯＵＴには論理ハイ状態の信号が発生される。結局、検出器出力端ＤＯＵＴで論理ハイの検出信号４８０が発生されて、中央処理装置がリセットされず、正常的なチップ動作が成される。
【００５８】
今、チップ動作電圧を非常に短い時間中に減少させるローグリッチが発生したとしよう。これにより、差動増幅器３４０は、ＮＭＯＳトランジスタＮ２のゲート電極に入力されるグリッチ電圧Ｖｇｌｌ２と、ＮＭＯＳトランジスタＮ１のゲート電極に入力されるグリッチ電圧Ｖｇｌｌ３とを比較して、これらの電圧差（Ｖｇｌｌ２−Ｖｇｌｌ３）に対応する比較信号を、その出力端ＳＯＵＴに生成する。ローグリッチが発生すると、第２ノードＳ２に発生するグリッチ電圧Ｖｇｌｌ２が、第３ノードＳ３に発生するグリッチ電圧Ｖｇｌｌ３より大きくなるので、論理ハイ状態の比較信号が出力端ＳＯＵＴに生成され、第１反転器４６２のＮＭＯＳトランジスタＮ３がターンオンされて、その出力端ＩＯＵＴには論理ロー状態の信号（０Ｖ、接地電圧）が発生する。従って、検出器出力端ＤＯＵＴに論理ロー状態の検出信号４８０が発生され、中央処理装置をリセットさせる。
【００５９】
以下では、図８を参照して、本発明の他の実施形態を説明する。図８は、本発明の他の実施形態による電圧グリッチ検出回路５００を概略的に示した回路図であって、ローグリッチおよびハイグリッチを同時に検出することができる。本実施形態によるグリッチ検出回路５００は、二つの電圧比較器を使用し、二つの電圧比較器の出力を各々バッファリングした後、論理積演算結果に発生した信号によりグリッチを検出する。
【００６０】
具体的に、本実施形態によるグリッチ検出回路５００は、二つの電圧比較器、すなわち第１電圧比較器５４２および第２電圧比較器５４４を含み、三つの電圧分配回路、すなわち第１電圧分配回路５２２、第２電圧分配回路５２４および第３電圧分配回路５２６を含み、二つ電圧比較器の出力端ＣＯＭＰＯＵＴ１，ＣＯＭＰＯＵＴ２に発生した比較信号を各々バッファリングする第１バッファリング手段５６２および第２バッファリング手段５６４を含み、これらバッファリング手段の出力端ＢＯＵＴ１，ＢＯＵＴ２に発生した信号を入力されて論理積して出力する論理積手段５７０としてＡＮＤゲートを含む。第１電圧分配回路５２２は、検出器入力端ＤＩＮおよび接地の間に直列に順次的に連結された二つの抵抗Ｒ１２，Ｒ１１を使用して、チップ動作電圧ＶＤＤを第１電圧Ｖ１に分圧して第１電圧比較器５４２の第１入力端ＣＯＭＰＩＮ１、第１検出電圧である反転入力端に供給し、二つの抵抗Ｒ１２，Ｒ１１の間のノードＳ１と接地の間にキャパシタＣ１を含む。第２電圧分配回路５２４は、検出器入力端ＤＩＮおよび接地の間に直列に順次的に連結された二つの抵抗Ｒ２２，Ｒ２１を使用して、チップ動作電圧ＶＤＤを第２電圧Ｖ２に分圧して、第１電圧比較器５４２および第２電圧比較器５４４の第２入力端ＣＯＭＰＩＮ２、基準電圧である非反転入力端に供給し、二つの抵抗Ｒ２２，Ｒ２１の間のノードＳ２と接地との間にキャパシタＣ２を含む。第３電圧分配回路５２６は、検出器入力端ＤＩＮおよび接地の間に直列に連結された二つの抵抗Ｒ３２，Ｒ３１を使用して、チップ動作電圧ＶＤＤを第３電圧Ｖ３に分圧して、第２電圧比較器５４４の第１入力端（ＣＯＭＰＩＮ１，第２検出電圧）である反転入力端に供給し、二つの抵抗Ｒ３２，Ｒ３１の間のノードＳ３と接地との間にキャパシタＣ３を含む。
【００６１】
本実施形態で、第１電圧比較器５４２および第２電圧比較器５４４に共通に供給される第２電圧Ｖ２は、第１電圧Ｖ１および第３電圧Ｖ３の間の値を有する。また、第２キャパシタＣ２のキャパシタンスは、第１キャパシタＣ１および第３キャパシタＣ３より大きく、大きい値を有する。第１キャパシタＣ１および第３キャパシタＣ３は殆ど同一なキャパシタンスを有し、非常に小さい値のキャパシタンスを有する。従って、チップ動作電圧にハイグリッチまたはローグリッチが発生すると、第２キャパシタＣ２のキャパシタンスが大きいので、各電圧比較器の第２入力端に電圧を供給するノードＳ２のグリッチ電圧Ｖｇｌｈ２またはＶｇｌｌ２は、初期の第２電圧Ｖ２と比較して殆ど変動がない。だが、第１キャパシタＣ１および第３キャパシタｃ３のキャパシタンスは非常に小さいので、ノードＳ１およびＳ３のグリッチ電圧（Ｖｇｌｈ１およびＶｇｌｈ３またはＶｇｌｌ１およびＶｇｌｌ３）は初期の第１電圧Ｖ１および第３電圧Ｖ３に比べて大きい幅に増加または減少される。
【００６２】
具体的に説明すると、第３電圧Ｖ３が第１電圧Ｖ１より大きい場合である（すなわち、Ｖ３＞Ｖ２＞Ｖ１）。この際、第１バッファリング手段５６２は二つの反転器から構成され、第２バッファリング手段５６４は一つの反転器から構成される。第１電圧比較器５４２はハイグリッチを検出し（ハイグリッチ発生時その出力端の比較信号の状態が変わり）、第２電圧比較器５４４はローグリッチを検出する（ローグリッチ発生時出力端の比較信号の状態が変わる）。
【００６３】
先ず、回路が正常的に動作している時のグリッチ検出回路５００の動作を説明する。第２電圧Ｖ２が第１電圧Ｖ１より大きいので、第１電圧比較器５４２の出力端ＣＯＭＰＯＵＴ１で論理ハイ状態の比較信号が発生し、第１バッファリング手段５６２を経て論理ハイの信号が論理積手段５７０に入力される。一方、第３電圧Ｖ３が第２電圧Ｖ２より大きいので、第２電圧比較器５４４の出力端ＣＯＭＰＯＵＴ２で論理ロー状態の比較信号が発生し、第２バッファリング手段５６４を経て論理ハイの信号が論理積手段５７０に入力される。その結果、検出器出力端ＤＯＵＴに論理ハイの検出信号５８０が発生する。
【００６４】
今、動作電圧にハイグリッチが発生した場合を考えて見よう。ハイグリッチが発生すると、図９の左部分に示されたように、第１ノードＳ１のグリッチ電圧Ｖｇｌｈ１が第２ノードのグリッチ電圧Ｖｇｌｈ２より大きくなる。これにより、第１電圧比較器５４２の出力端では、初期（グリッチ発生前）の論理ハイの比較信号が論理ローの比較信号に変わり、第２電圧比較器５４４の出力端の比較信号は論理ハイ状態を維持する。結果的に、検出器出力端ＣＯＭＰＯＵＴで論理ローの検出信号が発生されて中央処理装置をリセットさせる。
【００６５】
これと反対で、ローグリッチが発生すると、第２電圧比較器５４４の出力端では初期の論理ハイの比較信号が論理ローの比較信号に変わり、第１電圧比較器５４２の出力端では初期論理ハイが維持されて、結局、検出器出力端ＣＯＭＰＯＵＴで論理ローの検出信号が発生して中央処理装置をリセットさせる。
【００６６】
前述したグリッチ検出回路５００で、第２キャパシタＣ２のキャパシタンスが第１キャパシタＣ１および第３キャパシタＣ３より小さくなることがある。この場合において、ハイグリッチおよびローグリッチが発生した時のノード電圧波形を概略的に図１０に示した。第２キャパシタＣ２はキャパシタンスが小さいので、グリッチが発生すると、第２ノードの電圧Ｖ２の電圧には大きい変動が発生するが、第１および第３キャパシタはキャパシタンスが小さいので、第１および第３ノードの電圧が大きい幅に変わる。従って、ハイグリッチが発生すると、第２電圧比較器５４４の出力が変わり、ローグリッチが発生すると、第１電圧比較器５４２の出力が変わって、ハイグリッチおよびローグリッチを全て検出することができる。
【００６７】
図１１は、図８のグリッチ検出回路を備えた集積回路チップが内蔵されたスマートカード構成を概略的に示した構成図である。スマートカード１０００は、グリッチ検出器７００、温度検出器、光露出検出器、周波数検出器、パッシベーション除去検出器等のその他検出ブロック７０５、Ｉ／Ｏ（入出力）装置７１７、ＣＰＵ（中央処理装置）９００，保安制御装置７３０、各種メモリ、例えば、ＥＥＰＲＯＭ７２１、ＲＯＭ７２３およびＲＡＭ７１９、レジスタファイル７２５、ＲＦインターフェース７１５、を含む。ＲＯＭ７２３には、集積回路チップを運営させるカード運営体制ＣＯＳと基本インストラクションがプログラムされている。ＥＥＰＲＯＭ７２１には、ＣＰＵ９００およびカード運営体制により外部の接近に対して保護される使用者データ、例えばカード発行者データ、使用者データ等を有しているデータセット、各種アプリケーションで実現可能な関数が保管されている。ＲＡＭ７１９は、臨時データを管理して中間計算結果を訂正するため使用されるメモリである。
【００６８】
グリッチ検出器７００およびその他検出ブロック７０５の中の両方または少なくとも一つが、ロー状態の検出信号を出力すると、ＣＰＵ９００がリセットされる。
【００６９】
すなわち、スマートカード１０００およびカード端末機（図示せず）の間の通信が正常的に成されている時、集積回路チップを駆動する動作電圧を非常に短い時間振らせるハイグリッチが発生すると、前述したようにグリッチ検出器７００によりロー状態の検出信号が発生する。これにより、ＣＰＵ７００がリセットされる。
【００７０】
図１２は、図１１のスマートカードに適用された図８のグリッチ検出回路の望ましい詳細回路図である。前述したように、ハイグリッチを検出する第１電圧比較器８４２およびローグリッチを検出する第２電圧比較８４４は、各々二つのＰＭＯＳトランジスタＰ１，Ｐ２および二つのＮＭＯＳトランジスタＮ１，Ｎ２より成った差動増幅器、そして、所定サイズのバイアス電圧（Ｖｂｇｐ）８１０をバイアス回路（図示せず）から供給されてゲート電極を通じて差動増幅器に提供するバイアス提供ＮＭＯＳトランジスタＮ５、から構成される。
【００７１】
第１電圧比較器８４２の出力端ＳＯＵＴ１には二つの連続されたインバータより成った第１バッファリング手段８６２が連結され、第２電圧比較器８４４の出力端ＳＯＵＴ２には反転器一つより成った第２バッファリング手段８６４が連結され、各バッファリング手段の出力信号が論理積手段であるＡＮＤゲート８７０に入力され、論理積演算を通じて検出器出力端ＤＯＵＴで検出信号が出力される。
【００７２】
第１電圧分配回路８２２は、動作電圧を分圧して第１電圧検出器８４２に第１電圧Ｖ１を供給し、第３電圧分配回路８２６は、動作電圧を分圧して第２電圧検出器８４４に第３電圧Ｖ３を供給し、第２電圧分配回路８２４は、第１電圧検出器８４２および第２電圧検出器８４４に共通に第２電圧Ｖ２を供給する。各電圧分配回路は、既に説明したように、検出器入力端および接地の間に連結された抵抗と、これら抵抗間のノードおよび接地間のキャパシタを含んで構成される。
【００７３】
図１２のグリッチ検出回路８００は、図８のグリッチ検出回路５００と比較して、グリッチ検出中断手段と、検出器出力端ＤＯＵＴの検出信号を一つ入力端にグリッチ検出中断手段の出力端ＤＧＳＴＯＰのグリッチ中断信号ＧＳＴＯＰを他の入力端とする論理和手段であるＯＲゲート８９０、を付加的に含む。これは、集積回路チップの性能テスト等の場合に、グリッチ検出回路の動作を暫く中断させるためである。
【００７４】
グリッチ検出中断手段は、グリッチ検出中断が必要である場合、ハイグリッチを検出する第１電圧比較器８４２の出力端ＳＯＵＴ１の比較信号が常に論理ハイ状態になるようにし、ローグリッチを検出する第２電圧比較器８４４の出力端ＳＯＵＴ２の比較信号を常に論理ロー状態になるようにして、検出器出力端ＤＯＵＴの検出信号がグリッチ発生と関係なく常に論理ハイになるようにし、検出中断出力端ＤＧＳＴＯＰの検出中断信号ＧＳＴＯＰを論理ハイ状態として、ＯＲゲート８９０の出力端ＤＯＵＴ　Ｆが常に論理ハイ状態になるようにする。
【００７５】
具体的に、グリッチ検出中断手段は遮断信号発生源（図示せず）が供給する検出中断信号（ｇｓｔｏｐ）１２００に順次的に直列に連結された信号供給第１反転器（Ｓ　ＩＮＶ１）９１０および信号供給第２反転器（Ｓ　ＩＮＶ２）９３０、そして、検出中断信号に順次的に直列に連結された遅延第１反転器（Ｄ　ＩＮＶ１）９５０および遅延第２反転器（Ｄ　ＩＮＶ２）９７０を含む。遅延第２反転器（Ｄ　ＩＮＶ１）９７０の出力は、検出中断出力端ＤＧＳＴＯＰに連結されてＯＲゲート８９０に入力される。
【００７６】
グリッチ検出中断手段は、検出中断信号（ｇｓｔｏｐ）１２００の状態により各電圧分配回路８２２，８２４，８２６に供給されるチップ動作電圧を遮断する三つの遮断ＰＭＯＳトランジスタＳ　Ｐ１，Ｓ　Ｐ２，Ｓ　Ｐ３、各電圧比較器８４２，８４４に供給される動作電圧を遮断する二つの遮断ＰＭＯＳトランジスタＳ　Ｐ４，Ｓ　Ｐ５、第１バッファリング手段８６２に入力される入力信号（ノードＳ４での電圧）を動作電圧まで引き上げるプルアップＰＭＯＳトランジスタＰＵ　Ｐ１、第２バッファリング手段８６４に入力される信号（ノードＳ５での電圧）を接地電圧に引き下げるプルダウンＮＭＯＳトランジスタＰＤ　Ｎ１、を付加的に含む。このとき、プルアップＰＭＯＳトランジスタＰＵ　Ｐ１のゲート電極は、検出中断信号ｇｓｔｏｐを供給されて反転された反転検出信号ｇｓｔｏｐを出力する信号供給第１反転器（Ｓ　ＩＮＶ１）９１０に連結される。プルダウンＮＭＯＳトランジスタＰＤ　Ｎ１、三つの遮断ＰＭＯＳトランジスタＳ　Ｐ１，Ｓ　Ｐ２，Ｓ　Ｐ３、および二つの遮断ＰＭＯＳトランジスタＳ　Ｐ４，Ｓ　Ｐ５の各ゲート電極は、信号供給第２反転器（Ｓ　ＩＮＶ２）９３０に連結される。
【００７７】
信号供給第１反転器９１０は、ＰＭＯＳトランジスタＧＳ　Ｐ１およびＮＭＯＳトランジスタＧＳ　Ｎ１から構成され、信号供給第２反転器９３０は、やはりＰＭＯＳトランジスタＧＳ　Ｐ２およびＮＭＯＳトランジスタＧＳ　Ｎ２から構成される。ＰＭＯＳトランジスタＧＳ　Ｐ１のゲート電極およびＮＭＯＳトランジスタＧＳ　Ｎ１のゲート電極は互いに連結されて検出中断信号（ｇｓｔｏｐ）１２００を供給される。ＰＭＯＳトランジスタＧＳ　Ｐ１およびＮＭＯＳトランジスタＧＳ　Ｎ１のドレーン電極は互いに連結されて信号供給第１反転器９１０の出力端を形成し、ＮＭＯＳトランジスタＧＳ　Ｎ１のソース電極は接地電極に連結される。信号供給第２反転器９３０のＰＭＯＳトランジスタＧＳ　Ｐ２およびＮＭＯＳトランジスタＧＳ　Ｎ２のゲート電極が互いに連結されて信号供給第１反転器９１０の出力端に連結され、ＰＭＯＳトランジスタＧＳ　Ｐ２のソース電極はチップ動作電圧を供給される。ＰＭＯＳトランジスタＧＳ　Ｐ２およびＮＭＯＳトランジスタＧＳ　Ｎ２のドレーン電極が互いに連結されて信号供給第２反転器９３０の出力端を形成し、ＮＭＯＳトランジスタＧＳ　Ｎ２のソース電極は接地電極に連結される。
【００７８】
三つの遮断ＰＭＯＳトランジスタＳ　Ｐ１，Ｓ　Ｐ２，Ｓ　Ｐ３のソース電極は、チップ動作電圧を供給される検出器入力端ＤＩＮに連結され、ゲート電極は信号供給第２反転器９３０の出力端に連結されて検出中断信号（ｇｓｔｏｐ）１２００を供給され、ドレーン電極は、各電圧分配回路の各ノードＳ１，Ｓ２，Ｓ３に連結された抵抗Ｒ１２，Ｒ２２，Ｒ３２に各々連結される。二つの遮断ＰＭＯＳトランジスタＳ　Ｐ４，Ｓ　Ｐ５のソース電極は、チップ動作電圧を供給される検出器入力端ＤＩＮに連結され、ゲート電極は、信号供給第２反転器９３０の出力端に連結されて検出中断信号ｇｓｔｏｐを供給され、ドレーン電極は、各電圧比較器８４２，８４４に連結される。プルアップＰＭＯＳトランジスタＰＵＰ１のゲート電極は、信号供給第２反転器９３０の出力端に連結されて、検出中断信号ｇｓｔｏｐを供給され、ソース電極はチップ動作電圧を供給される検出器入力端ＤＩＮに連結され、ドレーン電極は第１電圧比較器８４２の出力端ＳＯＵＴ１に連結されたノードＳ４に連結される。プルダウンＮＭＯＳトランジスタＰＤ　Ｎ１のゲート電極は、信号供給第１反転器９１０の出力端に連結されて検出中断信号ｇｓｔｏｐの反転された信号ｇｓｔｏｐを供給され、ソース電極はチップ動作電圧を供給される検出器入力端ＤＩＮに連結され、ドレーン電極は第２電圧比較器８４４の出力端ＳＯＵＴ２に連結されたノードＳ５に連結される。
【００７９】
遅延第１反転器９５０は、四つのＰＭＯＳトランジスタＤ　Ｐ１，Ｄ　Ｐ２，Ｄ　Ｐ３，Ｄ　Ｐ４および一つのＮＭＯＳトランジスタＤ　Ｎ１から構成される。各トランジスタのゲート電極は検出中断信号１２００に連結され、ＮＭＯＳトランジスタＤ　Ｎ１のソース電極は接地電極に連結される。四つのＰＭＯＰトランジスタＤ　Ｐ１，Ｄ　Ｐ２，Ｄ　Ｐ３，Ｄ　Ｐ４は、チップ動作電圧ＶＤＤに順次的に直列に連結される。この際、一番目ＰＭＯＳトランジスタＤ　Ｐ１のソース電極がチップ動作電圧に連結され、四番目ＰＭＯＳトランジスタＤ　Ｐ４のドレーン電極がＮＭＯＳトランジスタＤ　Ｎ１のドレーン電極と連結されて遅延第１反転器９５０の出力端を形成する。遅延第１反転器９５０の出力端と接地電極との間に、遅延キャパシタＣｄを含む。遅延第２反転器９７０は、ＰＭＯＳトランジスタＤ　Ｐ５およびＮＭＯＳトランジスタＤ　Ｎ２から構成される。ＰＭＯＳトランジスタＤ　Ｐ５およびＮＭＯＳトランジスタＤ　Ｎ１のゲート電極は互いに連結されて遅延第１反転器９５０の出力端に連結され、ドレーン電極は互いに連結されて出力端ＤＧＳＴＯＰを形成し、ＯＲゲート８９０の一入力端を構成する。ＰＭＯＳトランジスタＤ　Ｐ５のソース電極はチップ動作電圧に連結され、ＮＭＯＳトランジスタＤ　Ｎ２のソース電極は接地電極に連結される。
【００８０】
図１２のグリッチ検出中断手段を備えたグリッチ検出回路動作を簡単に説明する。グリッチ検出を暫く中断する必要がある場合、検出中断信号発生源で論理ハイ状態の検出中断信号（ｇｓｔｏｐ）１２００を供給する。これにより、遅延第１反転器９５０のＰＭＯＳトランジスタＤ　Ｐ１，Ｄ　Ｐ２，Ｄ　Ｐ３，Ｄ　Ｐ４は全てターンオフされて、ＮＭＯＳトランジスタＤ　Ｎ１はターンオンされてその出力が論理ローになり、遅延第２反転器９７０の出力は論理ハイになってＯＲゲート８９０の一端に入力される。一方、各電圧分配回路８２２，８２４，８２６および各電圧比較器８４２，８４４のＰＭＯＳトランジスタは、そのゲート電極が信号供給第２反転器９３０から論理ハイの検出中断信号を供給されるので、ターンオフされる。プルダウンＮＭＯＳトランジスタＰＤ　Ｎ１は、そのゲート電極が信号供給第２反転器９３０から論理ハイ信号を供給されるのでターンオンされ、プルアップＰＭＯＳトランジスタＰＵ　Ｐ１は、そのゲート電極は信号供給第１反転器９１０から論理ロー信号を供給されるのでターンオンされる。従って、第１電圧比較器８４２および第１バッファリング手段８６２の間のノードＳ４電圧は論理ハイ（動作電圧ＶＤＤ）に維持され、第２電圧比較器８４４および第２バッファリング手段８６４の間のノードＳ５電圧は論理ロー（接地電圧、０Ｖ）に維持される。結局、各バッファリング手段を通じて論理ハイ信号になって論理積手段８７０に入力されて、検出器出力端ＤＯＵＴには論理ハイの検出信号が発生されて、ＯＲゲート８９０の他端に入力される。結果的に、ＯＲゲート７９０の出力端ＤＯＵＴ　Ｆには論理ハイ状態の信号が発生され、従って、グリッチ検出を暫く中断させ得る。
【００８１】
だが、検出中断信号発生源で論理ロー状態の検出中断信号ｇｓｔｏｐを供給すると、第１遅延反転器９５０のＰＭＯＳトランジスタＤ　Ｐ１，Ｄ　Ｐ２，Ｄ　Ｐ３，Ｄ　Ｐ４は全てターンオンされ、ＮＭＯＳトランジスタＤ　Ｎ１はターンオフされてその出力は論理ハイになり、遅延第２反転器９７０の出力端ＤＧＳＴＯＰには論理ロー信号が発生されてＯＲゲート８９０の一端に入力される。一方、各電圧分配回路８２２，８２４，８２６および各電圧比較器８４２，８４４のＰＭＯＳトランジスタはターンオンされ、プルアップＰＭＯＳトランジスタＰＵＰ１およびプルダウンＮＭＯＳトランジスタＰＤ　Ｎ１はターンオフされる。従って、図１２のグリッチ検出回路は、図８のグリッチ検出回路と同一に作用する。すなわち、各電圧比較器の出力はグリッチ発生により状態が変わってグリッチ検出回路が正常的に動作し、これら二つグリッチ検出回路の出力端信号がＡＮＤゲート８７０により論理積演算されてＯＲゲート８９０に連結される。遅延第２反転器出力端ＤＧＳＴＯＰに論理ハイ状態の信号が発生されるので、結局、ＯＲゲート８９０の出力はＡＮＤゲート８７０の出力によりその値が決定される。
【００８２】
例示的な望ましい実施形態を上げて本発明を説明したが、本発明の範囲は開示された実施形態に限定されず、多様な変形例およびその類似した構成を全て含む。従って、特許請求の範囲はそうした変形例およびその類似した構成の全てを含むものであり、可能な限り幅広く解釈されなければならない。
【００８３】
【発明の効果】
前述したような本発明のグリッチ検出回路によると、別途の電源供給源が不要になるので回路が簡単になるという効果がある。
【００８４】
また、簡単に抵抗の比率としてチップ動作電圧を分配して電圧比較器入力することにより、検出しようとするグリッチ範囲を容易に調節することができる。
【図面の簡単な説明】
【図１】本発明によるグリッチ検出回路を概略的に示した回路図である。
【図２】図１の分圧ノードの電圧波形を概略的に示した図であり、ハイグリッチが発生する場合を示している。
【図３】図１の分圧ノードの電圧波形を概略的に示した図であり、ローグリッチが発生する場合を示している。
【図４】図１の分圧ノードの電圧波形を概略的に示した図であり、ローグリッチが発生する場合を示している。
【図５】図１の分圧ノードの電圧波形を概略的に示した図であり、　ハイグリッチが発生する場合を示している。
【図６】本発明によるハイグリッチ検出回路の詳細回路図である。
【図７】本発明によるローグリッチ検出回路の詳細回路図である。
【図８】本発明によるハイグリッチおよびローグリッチを全て検出することができるグリッチ検出回路を概略的に示した回路図である。
【図９】図５のグリッチ検出回路でハイグリッチおよびローグリッチが発生した時の各電圧比較器入力になるノード電圧波形を概略的に示した電圧波形図である。
【図１０】図５のグリッチ検出回路でハイグリッチおよびローグリッチが発生した時の各電圧比較器入力になるノード電圧波形を概略的に示した電圧波形図である。
【図１１】本発明によるグリッチ検出回路を備えたスマートカードの構成を概略的に示したブロック図である。
【図１２】図１１のグリッチ検出器の望ましい実施形態の詳細回路図である。
【符号の説明】
１００，３００，４００，５００，７００，８００　グリッチ検出回路
１２０　電圧分配手段
１４０　電圧比較手段
１６０，３６０，４６２，５６２，５６４，７６２，７６４　バッファリング手段
１８０，３８０，４８０，５８０，８８０　検出信号
１２２，３２２，４２２，５２２，８２２　第１電圧分配回路
１２４，３２４，４２４，５２４，８２４　第２電圧分配回路
５２６，８２６　第３電圧分配回路
１４２，３４２，５４２，５４４，７４２，７４４　電圧比較器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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