(57)【要約】【課題】自動配置配線ツールを用いて、マクロ内部に設けられた電源配線に対しベーシックセルから強化電源配線を行う場合に、マクロのリング電源付近で強化電源の折れ曲がりの発生を防止すること。【解決手段】ベーシックセル領域３０とマクロ領域２０を含み、３層以上の配線層を有する半導体集積装置１０である。第１の配線層のリング電源４０，４２と、第１の配線層とは異なる第２の配線層において、前記第１の電源と電気的に接続されたＶＳＳ６０，ＶＤＤ６２と、第１の配線層及び第２の配線層とは異なる第３の配線層おいて、リング電源４０，４２とＶＳＳ６０又はＶＤＤ６２の重複エリアに配置され、前記第１のリング電源４０，４２と電気的に接続された第３の補助電源配線８０と、前記第３の配線層において、前記第３の補助電源配線８０と電気的に接続された強化電源配線５０−１，５０−２を含む。【選択図】        図６
2004241406.tif 000002
【特許請求の範囲】
【請求項１】
ベーシックセル領域とマクロ領域を含み、３層以上の配線層を有する半導体集積装置であって、
第１の配線層において、マクロ領域の周囲に環状に配置された第１の電源配線と、
前記第１の配線層とは異なる第２の配線層において、マクロ内部に配置され、前記第１の電源と電気的に接続された第２の電源配線と、
前記第１の配線層及び前記第２の配線層とは異なる第３の配線層おいて、前記第１の電源配線と前記第２の電源配線の重複エリアに配置され、前記第１の電源配線と電気的に接続された第３の電源配線と、
を含むことを特徴とする半導体装置。
【請求項２】
請求項１において、
前記第３の配線層において、前記第３の電源配線と電気的に接続され前記第３の電源配線に対し垂直方向にのびてベーシックセルに電位を供給する強化電源配線を含むことを特徴とする半導体装置。
【請求項３】
請求項１乃至２のいずれかにおいて、
前記第２の電源配線として電源電位供給用の電源配線と接地電位供給用の電源配線とが交互に複数配置され、前記複数の電源電位供給用の電源配線と基準電位供給用の電源配線に対応して設けられた複数の前記第３の電源配線を含み、
所与の前記第３の電源配線の前記第１の電源配線の長手方向の長さは、前記第２の電源配線の幅以上で、隣り合う他の前記第３の電源配線と電気的なショートを起こさない長さ以下に設定されていることを特徴とする半導体装置。
【請求項４】
請求項１乃至３のいずれかに記載の半導体装置を用いて形成されていることを特徴とするマイクロコンピュータ。
【請求項５】
請求項４に記載のマイクロコンピュータと、
前記マイクロコンピュータの処理対象となるデータの入力手段と、
前記マイクロコンピュータにより処理されたデータを出力するための出力手段とを含むことを特徴とする電子機器。
【請求項６】
ベーシックセル領域とマクロ領域を含み、３層以上の配線層を有する半導体集積装置の配線方法であって、
第１の配線層において、マクロ領域の周囲に環状に配置された第１の電源配線の配線を行い、
前記第１の配線層とは異なる第２の配線層において、マクロ内部に配置され、前記第１の電源配線と電気的に接続された第２の電源配線の配線を行い、
前記第１の配線層及び前記第２の配線層とは異なる第３の配線層おいて、前記第１の電源配線と前記第２の電源配線の重複エリアに、前記第１の電源配線と電気的に接続された第３の電源配線の配線を行うことを特徴とする半導体装置の配線方法。
【請求項７】
請求項６において、
前記第３の配線層において前記第３の電源配線と電気的に接続されベーシックセルに電位を供給する強化電源の配線を、自動配置配線ツールを用いて行うことを特徴とする半導体装置の配線方法。
【請求項８】
請求項６乃至７のいずれかにおいて、
前記第２の電源配線として電源電位供給用の電源配線と接地電位供給用の電源配線とが交互に複数配置され、前記複数の電源電位供給用の電源配線と基準電位供給用の電源配線に対応して設けられた複数の前記第３の電源配線を含み、
所与の前記第３の電源配線の前記第１の電源配線の長手方向の長さは、前記第２の電源配線の幅以上で、隣り合う他の前記第３の電源配線と電気的なショートを起こさない長さ以下に設定することを特徴とする半導体装置の配線方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置およびその配線方法に関し、特に自動配置配線ツールを用いて配線を行う際に有効な技術に関するものである。
【０００２】
【背景技術】
半導体装置の高集積化や開発期間短縮の要求から、予め用意された特定の機能を有するマクロとベーシックセルを組み合わせてＩＣを製造するケースが多くなっている。
【０００３】
また配線も自動配置配線ツールを用いて行った後、自動配線を自動配置配線ツールの有するデザインルールチェック機能を用いた自動修正とマニュアルによる修正を行っている。
【０００４】
【特許文献１】
特開平５−３２６８４３号
【０００５】
【発明が解決しようとする課題】
従来自動配置配線ツールを用いて、このようなベーシックセル領域とマクロ領域を含む半導体装置のマクロ内部に設けられた電源配線に対しベーシックセルから強化電源の配線を行うと、マクロのリング電源付近で強化電源の回避（折れ曲がり）が発生していた。
【０００６】
通常強化電源の折れ曲がりが発生すると、デザインルールチェックエラーが検出されるのでマニュアルによる修正を行っていた。しかし強化電源の折れ曲がりが発生してもデザインルールチェックエラーが発生しなければ、特に修正を行っていなかった。
【０００７】
ところがリング電源の一辺の長さが長いと、強化電源の折れ曲がりが多数発生してしまう。この場合デザインルールチェックエラーが多発するため、マニュアルによる修正量が増大するという問題点があった。
【０００８】
また強化電源の折れ曲がりの発生がデザインルールチェックエラーで検出されない場合には修正は行わないが、折れ曲がりにより使用されるチャネル幅が増大して配線効率が悪くなってしまう。
【０００９】
本発明は以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、ベーシックセル領域とマクロ領域を含む半導体装置において、自動配置配線ツールを用いて、マクロ内部に設けられた電源配線に対しベーシックセルから強化電源配線を行う場合に、マクロのリング電源付近で強化電源の回避（折れ曲がり）の発生を防止することが可能な半導体装置およびその配線方法を提供することにある。
【００１０】
【課題を解決するための手段】
（１）本発明は、ベーシックセル領域とマクロ領域を含み、３層以上の配線層を有する半導体集積装置であって、
第１の配線層において、マクロ領域の周囲に環状に配置された第１の電源配線と、
前記第１の配線層とは異なる第２の配線層において、マクロ内部に配置され、前記第１の電源と電気的に接続された第２の電源配線と、
前記第１の配線層及び前記第２の配線層とは異なる第３の配線層おいて、前記第１の電源配線と前記第２の電源配線の重複エリアに配置され、前記第１の電源配線と電気的に接続された第３の電源配線と、
を含むことを特徴とする。
【００１１】
第１の配線層においてマクロ領域の周囲に環状に配置された第１の電源配線とは、例えばマクロセルに接続されマクロセルに電源電位（ＶＤＤ）、接地電位（ＶＳＳ）を供給するリング電源等である。
【００１２】
第１の配線層とは異なる第２の配線層において、マクロ内部に配置され、前記第１の電源配線と電気的に接続された第２の電源配線とは、例えばマクロセルと接続されマクロセルに、電源電位（ＶＤＤ）、接地電位（ＶＳＳ）のいずれかを供給するためのマクロ内部電源等である。
【００１３】
第３の電源配線が前記第１の電源配線と前記第２の電源配線の重複エリアに配置されとは、第３の電源配線と重複エリア等しい場合でもよいし、第３の電源配線の一部又は全部が重複エリアに含まれる場合でもよいし、第３の電源配線が重複エリアの一部又は全部を含む場合でも良い。
【００１４】
本発明によれば、第１の配線層及び第２の配線層とは異なる第３の配線層おいて、前記第１の電源配線と前記第２の電源配線の重複エリアに配置され、前記第１の電源配線と電気的に接続された第３の電源配線を有するので、自動配置配線ツールを用いて第３の配線層にベーシックセルの強化電源の配線を行う際に、折れ曲がりが発生せずに、まっすぐ伸びて第３の電源配線と接続される。
【００１５】
（２）本発明の半導体装置は、
前記第３の配線層において、前記第３の電源配線と電気的に接続され前記第３の電源配線に対し垂直方向にのびてベーシックセルに電位を供給する強化電源配線を含むことを特徴とする。
【００１６】
（３）本発明の半導体装置は、
前記第２の電源配線として電源電位供給用の電源配線と接地電位供給用の電源配線とが交互に複数配置され、前記複数の電源電位供給用の電源配線と基準電位供給用の電源配線に対応して設けられた複数の前記第３の電源配線を含み、
所与の前記第３の電源配線の前記第１の電源配線の長手方向の長さは、前記第２の電源配線の幅以上で、隣り合う他の前記第３の電源配線と電気的なショートを起こさない長さ以下に設定されていることを特徴とする。
【００１７】
（４）本発明のマイクロコンピュータは、
上記のいずれかに記載の半導体装置を用いて形成されていることを特徴とする。
【００１８】
（５）本発明の電子機器は、
上記記載のマイクロコンピュータと、
前記マイクロコンピュータの処理対象となるデータの入力手段と、
前記マイクロコンピュータにより処理されたデータを出力するための出力手段とを含むことを特徴とする。
【００１９】
（６）本発明の半導体装置の配線方法は、
ベーシックセル領域とマクロ領域を含み、３層以上の配線層を有する半導体集積装置の配線方法であって、
第１の配線層において、マクロ領域の周囲に環状に配置された第１の電源配線の配線を行い、
前記第１の配線層とは異なる第２の配線層において、マクロ内部に配置され、前記第１の電源配線と電気的に接続された第２の電源配線の配線を行い、
前記第１の配線層及び前記第２の配線層とは異なる第３の配線層おいて、前記第１の電源配線と前記第２の電源配線の重複エリアに、前記第１の電源配線と電気的に接続された第３の電源配線の配線を行うことを特徴とする。
【００２０】
（７）本発明の半導体装置の配線方法は、
前記第３の配線層において前記第３の電源配線と電気的に接続されベーシックセルに電位を供給する強化電源の配線を、自動配置配線ツールを用いて行うことを特徴とする。
【００２１】
（８）本発明の半導体装置の配線方法は、
前記第２の電源配線として電源電位供給用の電源配線と接地電位供給用の電源配線とが交互に複数配置され、前記複数の電源電位供給用の電源配線と基準電位供給用の電源配線に対応して設けられた複数の前記第３の電源配線を含み、
所与の前記第３の電源配線の前記第１の電源配線の長手方向の長さは、前記第２の電源配線の幅以上で、隣り合う他の前記第３の電源配線と電気的なショートを起こさない長さ以下に設定することを特徴とする。
【００２２】
【発明の実施の形態】
１．半導体装置
以下、本発明の好適な実施形態について図面を用いて詳細に説明する。
【００２３】
図１は、本実施形態の半導体装置（ＩＣチップ）について説明するための図である。
【００２４】
本実施の形態の半導体装置１０は、ベーシックセル領域３０とマクロ領域２０を含み３層以上の配線層を有する。
【００２５】
ここで３２はベーシックセル、７０、７２は周囲電源配線、７４，７６は周囲電源配線とベーシックセルに接続された電源配線である。また４０、４２はマクロ領域の外周におかれマクロ内部のセルに接続されたリング電源１（ＶＳＳ）（第１の電源配線）、リング電源２（ＶＤＤ）（第１の電源配線）であり、６０、６２はマクロ内部におかれマクロ内部のセルに接続されたマクロ内部電源１（ＶＳＳ）（第２の電源配線）、マクロ内部電源２（ＶＤＤ）（第２の電源配線）である。また５０、５２はそれぞれベーシックセルに電源電位（ＶＤＤ）、接地電位（ＶＳＳ）を供給するための強化電源配線である。
【００２６】
図２〜図５は、従来の半導体装置において自動配置配線ツールにより引かれるベーシックセル３２の強化電源について説明するための図である。
【００２７】
図２は、強化電源５０’−１、５０’−２とリング電源４０、マクロ内部電源１（ＶＳＳ）６０の接続部付近の様子を示す平面図である。
【００２８】
また図３は図２のａ−ａ線の要部断面図であり、図４は図２のｂ−ｂ線の要部断面図であり、図５は図２のｃ−ｃ線の要部断面図である。
【００２９】
図３〜図５の１１０はマクロ領域で１２０はベーシックセル領域で１３０は絶縁層でＭ１，Ｍ２，Ｍ３はそれぞれメタル１層（第２の配線層）、メタル２層（第１の配線層）、メタル３層（第３の配線層）、Ｂはビアを示している。
【００３０】
リング電源４０、４２はメタル２層（第１の配線層）Ｍ２に配線されており、マクロ内部電源（ＶＳＳ）６０は、メタル１層（第２の配線層）Ｍ１に配線されている（図３参照）。
【００３１】
ここで自動配置配線ツールを用いて強化電源５０’−１、５０’−２をそれぞれメタル１層（第２の配線層）Ｍ１、メタル３層（第３の配線層）Ｍ３に配線する場合、強化電源５０’−１はメタル１層（第２の配線層）Ｍ１において横方向にまっすぐ伸びてマクロ内部電源１（ＶＳＳ）６０に接続される（図２、図４参照）。
【００３２】
ところが強化電源５０’−２をメタル３層（第３の配線層）Ｍ３において配線する場合折れ曲がりが発生してしまう（図２の７０参照）。これは自動配置配線ツールを用いて強化電源５０’−２の配線を行う際に、メタル層が３層に渡ってビアＢを介して電気的に接続される状態となるので、自動配置配線ツールがそれを回避するように配線を行うからである。
【００３３】
従ってメタル３層（第３の配線層）Ｍ３において強化電源５０’−２は、リング電源４０とマクロ内部電源６０の重複エリアを回避してリング電源４０と接続されるように配線されるため、上記折れ曲がりが発生してしまう。
【００３４】
図６〜図８は、本実施の形態の半導体装置において自動配置配線ツールにより引かれるベーシックセルの強化電源について説明するための図である。
【００３５】
図６は、強化電源５０−１、５０−２とリング電源４０、マクロ内部電源１（ＶＳＳ）６０の接続部付近の様子を示す平面図である。
【００３６】
また図７は図６のｄ−ｄ線の要部断面図であり、図８は図６のｅ−ｅ線の要部断面図である。
【００３７】
図７〜図８の１１０はマクロ領域で１２０はベーシックセル領域で１３０は絶縁層でＭ１，Ｍ２，Ｍ３はそれぞれメタル１層（第２の配線層）、メタル２層（第１の配線層）、メタル３層（第３の配線層）、Ｂはビアを示している。
【００３８】
図６のリング電源４０、４２はメタル２層（第１の配線層）Ｍ２に配線されており、マクロ内部電源（ＶＳＳ）６０は、メタル１層（第２の配線層）Ｍ１に配線されている（図７参照）。
【００３９】
本実施の形態における特徴的な構成は、メタル２層（第１の配線層）Ｍ２及びメタル１層（第２の配線層）Ｍ１とは異なるメタル３層（第３の配線層）Ｍ３において、リング電源（第１の電源配線）４０と前記マクロ内部電源配線（第２の電源配線）６０の重複エリアに配置され、前記リング電源（第１の電源配線）４０とビア９０を介して電気的に接続された補助電源配線（第３の電源配線）８０を有する点にある。
【００４０】
自動配置配線ツールを用いてベーシックセル３２の強化電源５０−１、５０−２の配線を行う際に補助電源配線８０が存在すると、強化電源５０−２をメタル３層（第３の配線層）Ｍ３において配線する場合、折れ曲がりが発生しない。
【００４１】
従って本実施の形態の半導体装置ではメタル３層（第３の配線層）Ｍ３において強化電源５０−２は、横方向にまっすぐ伸びて補助電源配線８０と接続される（図６の７０、図８参照）。
【００４２】
なお強化電源５０−１は、メタル１層（第２の配線層）Ｍ１において横方向にまっすぐ伸びてマクロ内部電源１（ＶＳＳ）６０に接続される（図６、図８参照）。
【００４３】
このように本発明によれば自動配置配線ツールを用いても強化電源が直線で引かれるのでデザインルールチェックエラーがおこりにくくなる。従ってマニュアルによる修正を行わなくて済み配線の作業効率をあげることが出来る。
【００４４】
また折れ曲がりにより使用されるチャネル幅の増大を自動的に防止することができる。
【００４５】
図９は本実施の形態の補助電源の縦方向（リング電源の長手方向と同方向）長さについて説明するための図である。
【００４６】
３１０は電源電位（ＶＤＤ）供給用のマクロ内部電源１（第２の電源配線）であり、３２０は接地（基準）電位（ＶＳＳ）供給用のマクロ内部電源２（第２の電源配線）である。本実施の形態では３１０と３２０が交互に複数配置されている。３４０、３５０はそれぞれマクロ内部電源１（第２の電源配線）３１０、マクロ内部電源２（第２の電源配線）３２０に対応して設けられた複数の補助電源配線（第３の電源配線）である。
【００４７】
ここにおいて補助電源配線（第３の電源配線）３４０の長さは、マクロ内部電源１（第２の電源配線）３１０の幅（ｌｍｉｎ）以上で、隣り合う他の補助電源配線（第３の電源配線）３５０と電気的なショートを起こさない長さ（ｌｍａｘ）以下に設定される。
【００４８】
同様に補助電源配線（第３の電源配線）３５０の長さは、マクロ内部電源２（第２の電源配線）３２０の幅（ｌｍｉｎ）以上で、隣り合う他の補助電源配線（第３の電源配線）３４０と電気的なショートを起こさない長さ（ｌｍａｘ）以下に設定される。
【００４９】
なおマクロ内部電源１（第１の電源配線）３１０又はマクロ内部電源２（第２の電源配線）３２０の電源幅を確保することが難しい場合には、自動配置配線ツールで回避が行われてもデザインチェックエラーがおこらないようにマクロ内部電源１（第１の電源配線）３１０又はマクロ内部電源２（第２の電源配線）３２０を作成するようにしてもよい。
【００５０】
図１０及び図１１は本実施の形態の補助電源の横方向（リング電源の長手方向と直角方向）長さについて説明するための図である。
【００５１】
図１０は、強化電源５０−１、５０−２とリング電源４０、マクロ内部電源１（ＶＳＳ）６０の接続部付近の様子を示す平面図であり、図１１は図１０のｆ−ｆ線の要部断面図である。
【００５２】
図１０及び図１１に示すように補助電源配線（第３の電源配線）４４０の横方向（リング電源の長手方向と直角方向）長さ４４２をマクロ内部方向にのばすようにしてもよい。
【００５３】
２．マイクロコンピュータ
図１２は、本実施の形態のマイクロコンピュータのハードウエアブロック図の一例である。
【００５４】
本マイクロコンピュータ７００は、ＣＰＵ５１０、キャッシュメモリ５２０、メモリマネジメントユニット（ＭＭＵ）７３０、ＬＣＤコントローラ５３０、リセット回路５４０、プログラマブルタイマ５５０、リアルタイムクロック（ＲＴＣ）５６０、ＤＭＡコントローラＦ５７０、割り込みコントローラ５８０、通信制御回路５９０、バスコントローラ６００、Ａ／Ｄ変換器６１０、Ｄ／Ａ変換器６２０、入力ポート６３０、出力ポート６４０、Ｉ／Ｏポート６５０、クロック発生装置５６０、プリスケーラ５７０及びそれらを接続する各種バス６８０等、各種ピン６９０等を含む。
【００５５】
ここでマイクロコンピュータ７００は、例えば図６〜図１１で説明した構成を有する半導体装置を用いて形成されている。
【００５６】
３．電子機器
図１３に、本実施の形態の電子機器のブロック図の一例を示す。本電子機器８００は、マイクロコンピュータ（またはＡＳＩＣ）８１０、入力部８２０、メモリ８３０、電源生成部８４０、ＬＣＤ８５０、音出力部８６０を含む。
【００５７】
ここで、入力部８２０は、種々のデータを入力するためのものである。マイクロコンピュータ８１０は、この入力部８２０により入力されたデータに基づいて種々の処理を行うことになる。メモリ８３０は、マイクロコンピュータ８１０などの作業領域となるものである。電源生成部８４０は、電子機器８００で使用される各種電源を生成するためのものである。ＬＣＤ８５０は、電子機器が表示する各種の画像（文字、アイコン、グラフィック等）を出力するためのものである。  音出力部８６０は、電子機器８００が出力する各種の音（音声、ゲーム音等）を出力するためのものであり、その機能は、スピーカなどのハードウェアにより実現できる。
【００５８】
ここでマイクロコンピュータ（またはＡＳＩＣ）８１０は、例えば図１２で説明したような構成を有している。
【００５９】
図１４（Ａ）に、電子機器の１つである携帯電話９５０の外観図の例を示す。この携帯電話９５０は、入力部として機能するダイヤルボタン９５２や、電話番号や名前やアイコンなどを表示するＬＣＤ９５４や、音出力部として機能し音声を出力するスピーカ９５６を備える。
【００６０】
図１４（Ｂ）に、電子機器の１つである携帯型ゲーム装置９６０の外観図の例を示す。この携帯型ゲーム装置９６０は、入力部として機能する操作ボタン９６２、十字キー９６４や、ゲーム画像を表示するＬＣＤ９６６や、音出力部として機能しゲーム音を出力するスピーカ９６８を備える。
【００６１】
図１４（Ｃ）に、電子機器の１つであるパーソナルコンピュータ９７０の外観図の例を示す。このパーソナルコンピュータ９７０は、入力部として機能するキーボード９７２や、文字、数字、グラフィックなどを表示するＬＣＤ９７４、音出力部９７６を備える。
【００６２】
なお、本実施形態を利用できる電子機器としては、図１４（Ａ）、（Ｂ）、（Ｃ）に示すもの以外にも、携帯型情報端末、ページャー、電子卓上計算機、タッチパネルを備えた装置、プロジェクタ、ワードプロセッサ、ビューファインダ型又はモニタ直視型のビデオテープレコーダ、カーナビゲーション装置等のＬＣＤを使用する種々の電子機器を考えることができる。
【００６３】
なお、本発明は本実施形態に限定されず、本発明の要旨の範囲内で種々の変形実施が可能である。
【図面の簡単な説明】
【図１】本実施形態の半導体装置（ＩＣチップ）について説明するための図である。
【図２】従来例の強化電源とリング電源、マクロ内部電源１（ＶＳＳ）の接続部付近の様子を示す平面図である。
【図３】図２のａ−ａ線の要部断面図である。
【図４】図２のｂ−ｂ線の要部断面図である。
【図５】図２のｃ−ｃ線の要部断面図である。
【図６】本実施の形態の強化電源とリング電源、マクロ内部電源１（ＶＳＳ）の接続部付近の様子を示す平面図である。
【図７】図６のｄ−ｄ線の要部断面図である。
【図８】図６のｅ−ｅ線の要部断面図である。
【図９】本実施の形態の補助電源の縦方向（リング電源の長手方向と同方向）長さについて説明するための図である。
【図１０】本実施の形態の補助電源の横方向（リング電源の長手方向と直角方向）長さについて説明するための図である。
【図１１】図１０のｆ−ｆ線の要部断面図である
【図１２】本実施の形態のマイクロコンピュータのハードウエアブロック図の一例である。
【図１３】マイクロコンピュータを含む電子機器のブロック図の一例を示す。
【図１４】図１４（Ａ）（Ｂ）（Ｃ）は、種々の電子機器の外観図の例である。
【符号の説明】
１０  半導体装置、  ２０  マクロ領域、３０  ベーシックセル領域、
３２  ベーシックセル、  ４０  リング電源１（ＶＳＳ）
４２  リング電源２（ＶＤＤ）、  ５０、５２  強化電源配線
６０  マクロ内部電源１（ＶＳＳ）、  ６２  マクロ内部電源２（ＶＤＤ）
７０、７２  周囲電源配線、  ７４，７６  周囲電源配線
８０  補助電源配線（第３の電源配線）、  ９０  ビア、１１０  マクロ領域
１２０  ベーシックセル領域、  １３０  絶縁層、
Ｍ１  メタル１層（第２の配線層）、  Ｍ２  メタル２層（第１の配線層）、
Ｍ３  メタル３層（第３の配線層）、  ５００  マイクロプロセッサ、
５１０  ＣＰＵ、  ５２０  キャッシュメモリ、５３０  ＬＣＤコントローラ
５４０  リセット回路、  ５５０  プログラマブルタイマ、
５６０  リアルタイムクロック（ＲＴＣ）、  ５７０  ＤＭＡコントローラ、
５８０  割り込みコントローラ、  ５９０  通信制御回路、
６００  バスコントローラ、  ６１０  Ａ／Ｄ変換器、  ６２０  Ｄ／Ａ変換器
６３０  入力ポート、  ６４０  出力ポート、  ６５０  Ｉ／Ｏポート、
６６０  クロック発生装置（ＰＬＬ）、  ６７０  プリスケーラ、
６８０  各種バス、  ６９０  各種ピン、  ７００  マイクロコンピュータ、
７１０  ＲＯＭ、  ７２０  ＲＡＭ、  ７３０  ＭＭＵ、  ８００  電子機器
【図１】
2004241406.tif 000003
【図２】
2004241406.tif 000004
【図３】
2004241406.tif 000005
【図４】
2004241406.tif 000006
【図５】
2004241406.tif 000007
【図６】
2004241406.tif 000008
【図７】
2004241406.tif 000009
【図８】
2004241406.tif 000010
【図９】
2004241406.tif 000011
【図１０】
2004241406.tif 000012
【図１１】
2004241406.tif 000013
【図１２】
2004241406.tif 000014
【図１３】
2004241406.tif 000015
【図１４】
2004241406.tif 000016