(57)【要約】　　　（修正有）【課題】液晶表示基板等に用いる薄膜積層構造の一部または全部の薄膜を、真空処理装置を用いずに成膜し、製造コストを大幅に低減することができる薄膜デバイス及びその製造方法を提供する。【解決手段】ＴＦＴを構成する絶縁膜、シリコン膜及び導電膜のうちのいずれかの薄膜を液体を塗布し熱処理することにより形成する。スピンコータ１０２では、塗布液保管部１０５から供給される、薄膜成分を含む液体を基板上にスピンコートする。塗布液が塗布された基板は、熱処理部１０３にて熱処理され、基板上に塗布膜が形成される。さらにレーザアニールなどを施せば、結晶性、緻密化、あるいは密着性のいずれかの膜質が向上する。【選択図】図１
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【特許請求の範囲】
【請求項１】
　少なくとも１層の絶縁層と少なくとも１層の導電層を含む複数層の薄膜から成る薄膜積層構造を有する薄膜デバイスであって、
　前記薄膜積層構造のうちの少なくとも１層の前記薄膜が、該薄膜の構成成分を含む液体が塗布された後に熱処理されて得られる塗布膜（シロキサン結合を基本構造とするSpin On Glass膜を除く）にて形成されていることを特徴とする薄膜デバイス。
【請求項２】
　請求項１において、
　前記薄膜積層構造は半導体層を含むことを特徴とする薄膜デバイス。
【請求項３】
　請求項２において、
　前記薄膜積層構造は、ソース領域、ドレイン領域及びその間のチャネル領域を有するシリコン半導体層と、ゲート絶縁層と、ゲート電極と、を有する薄膜トランジスタを含むことを特徴とする薄膜デバイス。
【請求項４】
　請求項３において、
　前記薄膜トランジスタの下層に、下地絶縁層をさらに有することを特徴とする薄膜デバイス。
【請求項５】
　請求項３または４において、
　前記ソース領域に接続されるソース電極と、
　前記ドレイン領域に接続されるドレイン電極と、
　前記ゲート電極、ソース電極及びドレイン電極を絶縁する１層以上の層間絶縁層と、
をさらに有することを特徴とする薄膜デバイス。
【請求項６】
　請求項３乃至５のいずれかにおいて、
　前記薄膜トランジスタの上層に、保護用絶縁層をさらに有することを特徴とする薄膜デバイス。
【請求項７】
　請求項３乃至６のいずれかにおいて、
　前記薄膜積層構造に含まれる全ての前記絶縁層が、前記塗布膜にて形成されていることを特徴とする薄膜デバイス。
【請求項８】
　請求項４乃至６のいずれかにおいて、
　前記ゲート絶縁層以外の全ての前記絶縁層が前記塗布膜にて形成されていることを特徴とする薄膜デバイス。
【請求項９】
　請求項１乃至６のいずれかにおいて、
　前記薄膜積層構造に含まれる２層以上の前記薄膜が、前記塗布膜にて形成されていることを特徴とする薄膜デバイス。
【請求項１０】
　請求項１乃至９のいずれかにおいて、
　前記少なくとも１層の絶縁層は、Ｓｉ−Ｎ結合を有するポリマーを含む液体が塗布されかつ酸素雰囲気にて第１の熱処理がなされて得られるＳｉＯ2の塗布膜にて形成されていることを特徴とする薄膜デバイス装置。
【請求項１１】
　請求項１０において、
　前記少なくとも１層の絶縁層は、前記第１の熱処理後に該第１の熱処理よりも高温にて第２の熱処理がなされて、前記第１の熱処理後よりもその界面が清浄にされていることを特徴とする薄膜デバイス。
【請求項１２】
　請求項２乃至９のいずれかにおいて、
　前記半導体層は、シリコン粒子を含む液体が塗布されかつ第１の熱処理がなされたシリコン塗布膜中に、不純物が含有されていることを特徴とする薄膜デバイス。
【請求項１３】
　請求項１２において、
　前記半導体層は、前記第１の熱処理後に該第１の熱処理よりも高温にて第２の熱処理がなされて、前記第１の熱処理後よりもその結晶性が向上されていることを特徴とする薄膜デバイス。
【請求項１４】
　請求項１乃至９のいずれかにおいて、
　前記少なくとも１層の導電層は、導電性粒子を含む液体が塗布されかつ第１の熱処理がなされた導電性塗布膜にて形成されていることを特徴とする薄膜デバイス。
【請求項１５】
　請求項１４において、
　前記少なくとも１層の導電層は、前記第１の熱処理後に該第１の熱処理よりも高温にて第２の熱処理がなされて、前記第１の熱処理後よりも低抵抗にされていることを特徴とする薄膜デバイス。
【請求項１６】
　請求項１４において、
　前記導電性塗布膜は塗布ＩＴＯ膜であることを特徴とする薄膜デバイス。
【請求項１７】
　請求項１６において、
　前記塗布ＩＴＯ膜表面に金属メッキがなされていることを特徴とする薄膜デバイス。
【請求項１８】
　請求項１３乃至１７のいずれかにおいて、
　前記少なくとも１層の導電層は、そのコンタクト面に、スパッタにより形成された導電性スパッタ膜をさらに有することを特徴とする薄膜デバイス。
【請求項１９】
　請求項１において、
　前記薄膜積層構造は、複数のデータ線と複数の走査線の各交点付近に形成される各画素毎に配置された画素スイッチング素子と、それに接続された画素電極とを含むことを特徴とする薄膜デバイス。
【請求項２０】
　請求項１９において、
　前記画素スイッチング素子が薄膜トランジスタであることを特徴とする薄膜デバイス。
【請求項２１】
　請求項２０において、
　前記薄膜トランジスタは、
　前記データ線に電気的に接続されるソース領域と、
　前記走査線に電気的に接続されるゲート電極と、
　前記画素電極に電気的に接続されるドレイン電極と、
を含み、
　前記画素電極が導電性塗布膜にて形成されていることを特徴とする薄膜デバイス。
【請求項２２】
　請求項２１において、
　前記導電性塗布膜が塗布ＩＴＯ膜であることを特徴とする薄膜デバイス。
【請求項２３】
　請求項２１または２２において、
　前記薄膜トランジスタは、前記ゲート電極の表面側に形成された層間絶縁膜を有し、前記データ線および前記画素電極が、前記層間絶縁膜に形成されたコンタクトホールを介して、前記ソース領域および前記ドレイン領域にそれぞれ電気的接続されることを特徴とする薄膜デバイス。
【請求項２４】
　請求項２３において、
　前記層間絶縁膜は、下層側に位置する下層側層間絶縁膜と、該下層側層間絶縁膜の表面に形成された上層側層間絶縁膜とを有し、
　前記データ線は、前記下層側層間絶縁膜に形成された第１のコンタクトホールを介して前記ソース領域に電気的に接続され、
　前記画素電極は、前記下層側層間絶縁膜および前記上層側層間絶縁膜に形成された第２のコンタクトホールを介して、前記ドレイン領域に電気的接続され、
　前記画素電極の外周縁が前記データ線および前記走査線の上方に位置していることを特徴とする薄膜デバイス。
ス基板。
【請求項２５】
　請求項２３または２４において、
　前記導電性塗布膜にて形成された前記画素電極は、導電性スパッタ膜を介して前記ドレイン電極と電気的に接続されることを特徴とする薄膜デバイス。
【請求項２６】
　請求項２５において、
　前記導電性スパッタ膜がスパッタＩＴＯ膜であることを特徴とする薄膜デバイス。
【請求項２７】
　請求項２５または２６において、
　前記導電性塗布膜と前記導電性スパッタ膜とが同一パターンであることを特徴とする薄膜デバイス。
【請求項２８】
　請求項２５または２６において、
　前記導電性塗布膜の外周縁が、前記導電性スパッタ膜の外周縁よりも外側に位置していることを特徴とする薄膜デバイス。
【請求項２９】
　請求項２５乃至２８のいずれかにおいて、
　前記導電性スパッタ膜が前記データ線と同層に位置し、かつ同一金属材料にて形成されていることを特徴とする薄膜デバイス。
【請求項３０】
　請求項２５乃至２８のいずれかにおいて、
　前記導電性スパッタ膜が前記データ線よりも上層に位置していることを特徴とする薄膜デバイス。
【請求項３１】
　請求項２３において、
　前記層間絶縁膜は、下層側に位置する下層側層間絶縁膜と、該下層側層間絶縁膜の表面に積層された上層側層間絶縁膜とを備え、前記上層側層間絶縁膜の表面上には、前記データ線と同層にて形成される導電性スパッタ膜が設けられ、
　前記データ線は、前記下層側層間絶縁膜に形成された第１のコンタクトホールを介して前記ソース領域に電気的に接続され、
　前記導電性スパッタ膜は、前記上層側層間絶縁膜および前記下層側層間絶縁膜に形成された第２のコンタクトホールを介して前記ドレイン領域に電気的に接続され、
　前記導電性スパッタ膜の表面上に前記導電性塗布膜が積層されていることを特徴とする薄膜デバイス。
リクス基板。
【請求項３２】
　請求項２３において、
　前記層間絶縁膜は、下層側に位置する下層側層間絶縁膜と、該下層側層間絶縁膜の表面に積層された上層側層間絶縁膜とを備え、前記下層側層間絶縁膜の表面
上に前記データ線と同層で形成される前記導電性スパッタ膜が設けられ、
　前記データ線は前記下層側層間絶縁膜に形成された第１のコンタクトホールを介して前記ソース領域に電気的に接続され、
　前記導電性スパッタ膜は前記下層側層間絶縁膜に形成された第２のコンタクトホールを介して前記ドレイン領域に電気的に接続され、
　前記導電性塗布膜は、前記上層側層間絶縁膜の表面上に積層され、前記上層側層間絶縁膜に形成された第３のコンタクトホールを介して前記導電性スパッタ膜に電気的に接続されていることを特徴とする薄膜デバイス。
【請求項３３】
　請求項１９乃至３２のいずれかに記載の薄膜デバイスが形成されたアクティブマトリクス基板と、
　前記アクティブマトリクス基板と対向して配置される対向基板と、
　前記アクティブマトリクス基板と前記対向基板間に封入された液晶層と、
を有することを特徴とする液晶パネル。
【請求項３４】
　請求項３４に記載の液晶パネルを有することを特徴とする電子機器。
【請求項３５】
　基板上に、少なくとも１層の導電層と少なくとも１層の絶縁層とを含む複数層の薄膜から成る薄膜積層構造を有する薄膜デバイスの製造方法であって、
　前記薄膜積層構造のうちの少なくとも１層の前記薄膜の形成工程は、
　前記基板上に、該薄膜の構成成分を含む塗布液を塗布する工程と、
　前記基板上の塗布面に熱処理を施して塗布膜（シロキサン結合を基本構造とするSpin On Glass膜を除く）を形成する工程と、
を有することを特徴とする薄膜デバイスの製造方法。
【請求項３６】
　請求項３５において、
　前記少なくとも１層の絶縁層の形成工程は、
　Ｓｉ−Ｎ結合を有するポリマーを含む塗布液を前記基板上に塗布する第１工程と、
　その塗布面に酸素雰囲気にて第１の熱処理を施してＳｉＯ2の絶縁性塗布膜を形成する第２工程と、
　を有し、前記少なくとも１層の絶縁層を前記絶縁性塗布膜にて形成することを特徴とする薄膜デバイス装置の製造方法。
【請求項３７】
　請求項３６において、
　前記第２工程後に、前記第１の熱処理よりも高温にて前記基板に第２の熱処理を施して、前記第１の熱処理後よりも前記少なくとも１層の絶縁層の界面を清浄にする第３工程をさらに有することを特徴とする薄膜デバイス。
【請求項３８】
　請求項３７において、
　前記第２の熱処理をレーザアニールまたはランプアニールにて実施することを特徴とする薄膜デバイスの製造方法。
【請求項３９】
　請求項３５において、
　前記薄膜積層構造はシリコン半導体層をさらに有し、
　前記シリコン半導体層の形成工程は、
　シリコン粒子を含む塗布液を前記基板上に塗布する第１工程と、
　その塗布面に第１の熱処理を施してシリコン塗布膜を形成する第２工程と、
　前記シリコン塗布膜中に不純物を含有させて前記シリコン半導体層を形成する第３工程と、
を有することを特徴とする薄膜デバイスの製造方法。
【請求項４０】
　請求項３９において、
　前記第２工程後に、前記第１の熱処理よりも高温にて第２の熱処理を施して、前記第１の熱処理後よりも前記シリコン塗布膜の結晶性を向上させる第４工程をさらに有することを特徴とする薄膜デバイスの製造方法。
【請求項４１】
　請求項４０において、
　前記第２の熱処理をレーザアニールまたはランプアニールにて実施することを特徴とする薄膜デバイスの製造方法。
【請求項４２】
　請求項３９乃至４１のいずれかにおいて、
　前記第３工程は、
　前記シリコン塗布膜上に、不純物含有層を塗布形成する工程と、
　前記不純物含有層を加熱して、前記不純物を前記シリコン塗布膜中に拡散させる工程と、
　を含むことを特徴とする薄膜デバイスの製造方法。
【請求項４３】
　請求項３５において、
　前記少なくとも１層の導電層の形成工程は、
　導電性粒子を含む塗布液を前記基板上に塗布する第１工程と、
　その塗布面に第１の熱処理を施して導電性塗布膜を形成する第２工程と、
　を有し、前記少なくとも１層の導電層を前記導電性塗布膜にて形成することを特徴とする薄膜デバイスの製造方法。
【請求項４４】
　請求項４３において、
　前記第２工程後に、前記第１の熱処理よりも高温にて第２の熱処理を施して、前記第１の熱処理後よりも前記導電性塗布膜を低抵抗にする第３工程さをさらに有することを特徴とする薄膜デバイスの製造方。
【請求項４５】
　請求項４４において、
　前記第２の熱処理をレーザアニールまたはランプアニールにて実施することを特徴とする薄膜デバイスの製造方法。
【請求項４６】
　請求項３５において、
　前記少なくとも１層の導電層の形成工程は、
　前記塗布面を酸素雰囲気もしくは非還元性雰囲気にて熱処理する第１熱処理工程と、
　前記塗布面を水素雰囲気もしくは還元性雰囲気にて熱処理する第２熱処理工程と、
　を有し、前記少なくとも１層の導電層を透明導電性塗布膜にて形成することを特徴とする薄膜デバイスの製造方法。
【請求項４７】
　請求項４６において、
　前記第２熱処理工程での熱処理温度を、前記第１熱処理工程での熱処理温度よりも低く設定したことを特徴とする薄膜デバイスの製造方法。
【請求項４８】
　請求項４６または４７において、
　前記第２熱処理工程後に、前記基板の温度が２００℃以下になるまで、非酸化雰囲気に保持することを特徴とする薄膜デバイスの製造方法。
【請求項４９】
　請求項４６乃至４８のいずれかにおいて、
　インジウム（Ｉｎ）及びスズ（Ｓｎ）を含む塗布液を前記基板上に塗布し、前記透明導電性塗布膜を塗布ＩＴＯ膜にて形成することを特徴とする薄膜デバイスの製造方法。
【請求項５０】
　請求項４９において、
　前記第２熱処理工程後に、前記塗布ＩＴＯ膜表面に金属メッキを施す工程をさらに有することを特徴とする薄膜デバイスの製造方法。
【請求項５１】
　請求項４９において、
　前記塗布ＩＴＯ膜のコンタクト面に、導電性スパッタ膜をスパッタ法により形成する工程をさらに有することを特徴とする薄膜デバイスの製造方法。
【請求項５２】
　請求項３５乃至５１において、
　前記液体の塗布工程では、前記基板上の塗布領域にのみ前記液体を塗布して、パターニングされた塗布膜を基板上に形成することを特徴とする薄膜デバイスの製造方法。
【請求項５３】
　複数の吐出口を有する塗布液吐出ノズルを用意し、
　基板と前記複数の塗布液吐出ノズルとの位置を相対的に変化させながら、基板上の塗布領域にのみ前記塗布液を吐出して、パターニングされた塗布膜を基板上に形成することを特徴とする薄膜デバイスの製造方法。
【請求項５４】
　請求項５３において、
　複数の前記吐出口は、前記塗布液の吐出状態及び非吐出状態がそれぞれ独立に制御され、各々の前記吐出口での塗布タイミングを制御しながら、前記基板と前記複数の塗布液吐出ノズルとの位置を相対的に変化させことを特徴とする薄膜デバイスの製造方法。
【請求項５５】
　請求項５３または５４において、
　前記塗布液がレジスト液であり、前記レジスト液を所定のパターンに従って塗布した後に、熱処理して、レジスト膜をパターン形成することを特徴とする薄膜デバイスの製造方法。
【請求項５６】
　請求項５３または５４において、
　前記塗布液が前記基板上にパターン形成される薄膜の構成成分を含む液であり、前記塗布液を所定のパターンに従って塗布した後に、熱処理して前記薄膜をパターン形成することを特徴とする薄膜デバイスの製造方法。
【請求項５７】
　請求項５６において、
　前記薄膜は、所定パターンの導電層であることを特徴とする薄膜デバイスの製造方法。
【請求項５８】
　請求項５６において、
　前記薄膜は、所定パターンの絶縁層であることを特徴とする薄膜デバイスの製造方法。
【請求項５９】
　請求項５８において、
　前記絶縁層には、コンタクトホールが同時に形成されることを特徴とする薄膜デバイスの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
　本発明は、薄膜トランジスタ（以下ＴＦＴと略す）などの薄膜積層構造を含む薄膜デバイス及びその製造方法に関し、特に初期の設備投資が少なく、低コストで製造可能な薄膜デバイス及びその製造方法に関する。本発明はさらに、その薄膜デバイスを用いた液晶パネル及び電子機器に関する。
【背景技術】
【０００２】
　近年、この種の薄膜デバイスを用いた液晶表示装置はノート型パソコン、車載用のナビゲーションシステム、ビデオカメラ、各種の携帯情報機器などに使用され、応用分野と生産数量が急速に拡大している。これは、液晶表示装置の価格低下と、画面サイズの拡大、解像度向上、低消費電力化などの性能の向上に依っている。しかし、さらなる市場の拡大、応用分野の拡大のためには、より一層のコスト低減が求められている。
【０００３】
　液晶表示装置の主流は、ＴＦＴを画素用スイッチング素子とするアクティブマトリクス型液晶表示装置である。この液晶表示装置はＴＦＴとそれに接続される画素電極がマトリクス状に形成されるＴＦＴ基板と、共通電極が形成される対向基板の間に液晶が封入されて構成される。図１７にＴＦＴ基板６０の主要部を示す。図１７において、列方向に配線される複数のソース線またはデータ信号線Ｓ１、Ｓ２、・・・Ｓｎと、行方向に配線される複数のゲート線または走査信号線Ｇ１、Ｇ２、・・・Ｇｍの各交点付近の画素位置に、ＴＦＴ６１が形成される。このＴＦＴ６１のソース電極はソース線に接続され、ドレイン電極は画素電極６２に接続される。ソース線から供給されるデータ信号は、ゲート線から供給される走査タイミング信号に基づいて、ＴＦＴ６１を介して画素電極６２に印加される。液晶は、画素電極６２と共通電極（図示せず）間の電界によりその状態が変化して、表示駆動される。
【０００４】
　液晶表示装置は、ＴＦＴ基板６０と対向基板間への液晶封入などのパネル組立、ソース線やゲート線を駆動する駆動回路の実装などにより構成されるが、そのコストはＴＦＴ基板６０のコストに大きく依存している。そしてＴＦＴ基板６０のコストはＴＦＴの製造方法に依存する。駆動回路の一部は、その能動素子をＴＦＴにより構成することで、ＴＦＴ基板６０上に形成されることもあるが、この場合には特に、液晶表示装置のコストの中に占めるＴＦＴ基板のコストの割合が高くなる。
【０００５】
　ここでＴＦＴは、絶縁層、導電層、ソース、ドレイン及びチャネル領域を有するシリコン半導体層を少なくとも有する複数の薄膜から成る薄膜積層構造を有する。ＴＦＴのコストは、この薄膜積層構造の製造コストの大きく依存している。
【０００６】
　この薄膜積層構造のうちの絶縁層の形成には、一般にＮＰＣＶＤ（Nomal Pressure Chemical Vapor Deposition）では膜厚の均一性が低いために、ＬＰ（Low Pressure）ＣＶＤやＰＥ（Plasma Enhanced）ＣＶＤが用いられる。金属層で代表される導電層は、スパッタにより形成される。シリコン半導体層を形成するためのシリコン膜も、ＰＥＣＶＤやＬＰＣＶＤにて形成される。さらに、このシリコン膜に対して、イオン打ち込み法やイオンドーピング法により不純物を導入する方法が用いられていた。あるいは、ソース・ドレイン領域となる高濃度不純物領域は、ＣＶＤ装置により、不純物ドープのシリコン膜で形成する方法が採用されていた。
【特許文献１】特開平６−２８１９５８号公報
【特許文献２】特開昭６１−７８１６５号公報
【特許文献３】特開平３−１０２３２４号公報
【特許文献４】特開平５−１０５４８６号公報
【特許文献５】特開平８−３２０８５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
　上述の各種成膜に用いられるＣＶＤ装置、スパッタ装置などはいずれも真空下にて処理する真空処理装置であり、大規模な真空排気設備を必要として初期投資コストが増大している。さらに、真空処理装置では、真空排気、基板加熱、成膜、ベントの順に基板が搬送されることにより、成膜などの処理がなされる。このため基板雰囲気を大気−真空に置換する必要があり、スループットにも限界がある。
また、イオン打ち込み装置やイオンドーピング装置も基本的に真空処理装置であり上記と同じ問題が生ずる。さらにこのイオン打ち込み装置やイオンドーピング装置では、プラズマの生成、イオンの引き出し、イオンの質量分析（イオン打ち込み装置の場合）、イオンの加速、イオンの集束、イオンの走査など極めて複雑な機構が必要であり、初期投資がかなり高価となる。
【０００８】
　このように、薄膜積層構造を製造するための薄膜形成技術やその加工技術は、基本的にはＬＳＩの製造技術と同様である。従って、ＴＦＴ基板のコスト低減の主要な手段は、ＴＦＴを形成する基板サイズの大型化、薄膜形成とその加工工程の効率向上及び歩留まり向上である。
【０００９】
　しかし、コスト低減と大型の液晶表示装置の製造とを目的とした基板サイズの大型化は、真空処理装置内での基板の高速搬送の障害になるだけでなく、成膜工程の熱ストレスによって基板が割れ易くなるなどの問題があり、成膜装置のスループット向上は極めて困難である。また、基板サイズの大型化は、同時に成膜装置の大型化を強いることになる。この結果、真空排気される容積の増大に起因した成膜装置の価格アップにより、初期投資のさらなる増大を招くことになり、結局大幅なコスト低減が困難となる。
【００１０】
　尚、ＴＦＴの歩留まり向上はコスト低減の有力な手段であるが、既に極限に近い歩留まりが達成されており、大幅な歩留まり向上は数字的にも困難な状況になっている。
【００１１】
　また、各種層のパターニングのために、フォトリソグラフィ工程が実施されている。このフォトリソグラフィ工程では、レジスト膜の塗布工程、露光工程、現像工程が必要となる。さらにその後にエッチング工程、レジスト除去工程が必要であり、パターニングのための工程が薄膜形成方法の工程数を増大する要因ともなっている。これが薄膜デバイスの製造コストアップの原因ともなっている。
【００１２】
　このフォトリソグラフィ工程の中のレジスト塗布工程についても、基板上に滴下されたレジスト液のうち、スピン塗布後にレジスト膜として残存するのは１％に満たない量であり、レジスト液の使用効率が悪化しているという問題がある。
【００１３】
　また、露光工程に用いられる大型の露光装置にかわる低コストな方法として、印刷法などが提案されているが、加工精度などの問題があり実用には至っていない。
【００１４】
　前述のように、現在の液晶表示装置は市場から大幅な価格低減を要求されていながら、ＴＦＴ基板の大幅なコスト低減が困難な状況にある。
【００１５】
　本発明の目的は、液晶表示基板等に用いられる薄膜積層構造の一部または全部の薄膜を、真空処理装置を用いずに成膜して、初期投資コスト及びランニングコストの低減と共にスループットを高めて、もって製造コストを大幅に低減することができる薄膜デバイス及びその製造方法を提供することにある。
【００１６】
　本発明の他の目的は、塗布膜により薄膜を形成してコストダウンを図りながら、ＣＶＤ膜、スパッタ膜の特性に近づけることのできる薄膜デバイス及びその製造方法を提供することにある。
【００１７】
　本発明のさらに他の目的は、塗布膜により薄膜を形成する際の塗布液の消費量を低減して、コストダウンを図ることのできる薄膜デバイス及びその製造方法を提供することにある。
【００１８】
　本発明のさらに他の目的は、フォトリソグラフィ工程を用いずに形成膜のパターニングを可能とし、もってコストダウンを図ることができる薄膜デバイス及びその製造方法を提供することにある。
【００１９】
　本発明のさらに他の目的は、塗布膜により画素電極を形成することにより、液晶と接する面を平坦化することができる薄膜デバイス及びそれを用いた液晶パネル並びに電子機器を提供することにある。
【００２０】
　本発明のさらに他の目的は、配線層をブラックマトリクスのための遮光層として兼用でき、しかも開口率の高い薄膜デバイス、液晶パネル及びそれを用いた電子機器を提供することにある。
【００２１】
　本発明のさらに他の目的は、低コストの薄膜デバイス用いることで、コストダウンを図ることのできる液晶パネル及び電子機器を提供することにある。
【課題を解決するための手段】
【００２２】
　本発明の一態様によれば、少なくとも１層の絶縁層と少なくとも１層の導電層を含む複数層の薄膜から成る薄膜積層構造を有する薄膜デバイスであって、
　前記薄膜積層構造のうちの少なくとも１層の前記薄膜が、該薄膜の構成成分を含む液体が塗布された後に熱処理されて得られる塗布膜（シロキサン結合を基本構造とするSpin On Glass膜を除く）にて形成されていることを特徴とする。
【００２３】
　この薄膜デバイスの製造方法は、
　基板上に、該薄膜の構成成分を含む塗布液を塗布する工程と、
　前記基板上の塗布面に熱処理を施して塗布膜（シロキサン結合を基本構造とするSpin On Glass膜を除く）を形成する工程と、
を有する。
【００２４】
　本発明は、薄膜積層構造のうちの少なくとも１層が、真空処理装置によらずに塗布膜として形成される。この種の塗布膜として、平坦化層として用いられる、シロキサン結合を基本構造とするSpin On Glass（ＳＯＧ）膜が知られている。しかし、有機ＳＯＧ膜は酸素プラズマ処理に対してエッチングされ易く、無機ＳＯＧ膜は数千Åの膜厚でもクラックが発生し易すいなどの問題があり、単層で層間絶縁膜などに使用されることは殆どなく、ＣＶＤ絶縁膜の上層の平坦化層として利用される程度である。
【００２５】
　本発明は、このＳＯＧ膜以外の塗布膜により、薄膜積層構造を構成する絶縁層や導電層自体を形成するものであり、同時に薄膜の平坦化も可能となる。この塗布膜は、ＣＶＤ装置やスパッタ装置などの真空処理装置によらずに形成できるので、量産ラインを従来に比較して極めて少ない投資で構築することができ、製造装置のスループットが高くでき、薄膜デバイスのコストを大幅に削減することができる。
【００２６】
　前記薄膜積層構造としては、半導体層を含むもの、薄膜トランジスタを含むもの、下地絶縁層や上層の保護用絶縁層を含むものなど、種々の構造が対象となる。
【００２７】
　このとき、薄膜積層構造に含まれる全ての絶縁層を塗布膜することが好ましい。ただし、薄膜トランジスタの特性を確保するのに膜質の条件が厳しいゲート絶縁層は、塗布膜以外の方法で形成しても良い。
【００２８】
　特に本発明の目的であるデバイスコストを低減するには、薄膜積層構造に含まれる２層以上の薄膜が塗布膜にて形成されていることが望ましい。
【００２９】
　絶縁層は、Ｓｉ−Ｎ結合を有するポリマー（ポリシラザン）を含む液体が塗布されかつ酸素雰囲気にて第１の熱処理がなされて得られるＳｉＯ2の塗布膜にて形成することができる。上記の組成で示されるポリシラザンは、クラック耐性が高く、耐酸素プラズマ性があり、単層でもある程度の膜厚の絶縁層として使用できる。
【００３０】
　この絶縁層は、第１の熱処理後に該第１の熱処理よりも高温にて第２の熱処理がなされて、前記第１の熱処理後よりもその界面が清浄にされていることが好ま
しい。この第２の熱処理を、レーザアニールまたはランプアニールにより、高温短時間にて実施することができる。
【００３１】
　半導体層は、シリコン粒子を含む液体が塗布されかつ第１の熱処理がなされたシリコン塗布膜中に、不純物が含有されて構成される。
【００３２】
　この半導体層も、第１の熱処理後に該第１の熱処理よりも高温にて第２の熱処理がなされて、前記第１の熱処理後よりもその結晶性が向上されていることが好ましい。この第２の熱処理も、レーザアニールまたはランプアニールにより、高温短時間にて実施することができる。
【００３３】
　シリコン塗布膜中に不純物を拡散させる方法として、
　前記シリコン塗布膜上に、不純物含有層を塗布形成する工程と、
　前記不純物含有層を加熱して、前記不純物を前記シリコン塗布膜中に拡散させる工程と、
　を含むことが好ましい。
【００３４】
　従来、ソース・ドレイン領域となる高濃度不純物領域はＣＶＤ装置により不純物ドープのシリコン膜で形成する方法や、イオン打ち込み法やイオンドーピング法により不純物を導入する方法が用いられていたが、本発明では液体を塗布し焼成することにより不純物を含有する薄膜を形成し、該薄膜をランプアニールやレーザアニールなどの高温短時間の熱処理をして高濃度不純物領域を形成することによりソース・ドレイン領域を形成する。イオン打ち込み装置やイオンドーピング装置は基本的に真空装置であると同時にプラズマの生成、イオンの引き出し、イオンの質量分析（イオン打ち込み装置の場合）、イオンの加速、イオンの集束、イオンの走査など極めて複雑な機構が必要であり、不純物を含有する薄膜を塗布して熱処理をする装置に比較して装置価格の差は歴然としている。
【００３５】
　導電層は、２つの形成方法があり、その一つは金属薄膜を形成する方法であり、他の一つは透明導電薄膜を形成する方法である。
【００３６】
　導電層として金属薄膜を形成するには、導電性粒子を含む液体が塗布された後に、第１の熱処理により液体成分を蒸発させ、これにより導電性塗布膜を形成できる。
【００３７】
　この導電層も、第１の熱処理後に該第１の熱処理よりも高温にて第２の熱処理がなされて、前記第１の熱処理後よりも低抵抗にされていることが好ましい。この第２の熱処理も、レーザアニールまたはランプアニールにより、高温短時間にて実施することができる。
【００３８】
　導電層として透明導電薄膜を形成する方法としては、
　前記塗布面を酸素雰囲気もしくは非還元性雰囲気にて熱処理する第１熱処理工程と、
　前記塗布面を水素雰囲気もしくは還元性雰囲気にて熱処理する第２熱処理工程と、
　を有することが好ましい。
【００３９】
　導電層として透明電極を形成する場合には、塗布液として例えばインジウムとスズを含む有機酸が用いられる。この場合、好ましくは塗布後に粘度制御用に用いられた溶剤を蒸発（例えば１００℃程度の温度で）させた後に、上述の第１，第２の熱処理が実施される。第１の熱処理でインジウム酸化物およびスズ酸化物が形成され、第２の熱処理は水素雰囲気もしくは還元性雰囲気にて還元処理を行う。
【００４０】
　ここで、前記第２熱処理工程での熱処理温度を、前記第１熱処理工程での熱処理温度よりも低く設定することが好ましい。
【００４１】
　このようにすると、第１熱処理工程を経た透明導電性塗布膜が、第２熱処理工程にて熱劣化することを防止できる。
【００４２】
　前記第２熱処理工程後に、前記基板の温度が２００℃以下になるまで、非酸化雰囲気に保持するとよい。こうすると、第２熱処理工程にて還元処理を受けた透明導電性塗布膜が大気中で再酸化することが抑制されるので、透明導電性塗布膜のシート抵抗値が増大しない。再酸化を確実に防止するには、大気への取り出し時の基板温度を１００℃以下とすると良い。特に、塗布ＩＴＯ膜の比抵抗は膜中の酸素欠陥が多いほど低くなるので、大気中の酸素によって透明導電性塗布膜に再酸化が起きると比抵抗が増大するからである。
【００４３】
　この透明導電性塗布膜を形成するには、インジウム（Ｉｎ）及びスズ（Ｓｎ）を含む塗布液が前記基板上に塗布される。この塗布膜は第１熱処理にて酸化されてＩＴＯ膜になる。この塗布ＩＴＯ膜を用いれば、導電層を透明電極としても利用できる。
【００４４】
　塗布ＩＴＯ膜表面に金属メッキがなされると、透明電極以外の導電層として利用でき、しかも金属メッキによりコンタクト抵抗を下げることができる。
【００４５】
　このコンタクト抵抗を下げるためには、塗布ＩＴＯのコンタクト面に、スパッタにより形成された導電性スパッタ膜をさらに設けると良い。
【００４６】
　薄膜積層構造としては、複数のデータ線と複数の走査線の各交点付近に形成される各画素毎に配置された画素スイッチング素子と、それに接続された画素電極とを含むアクティブマトリクス基板を挙げることができる。
【００４７】
　このアクティブマトリクス基板に用いられる代表的な画素スイッチング素子は、薄膜トランジスタである。この画素スイッチング素子としての薄膜トランジスタは、前記データ線に電気的に接続されるソース領域と、前記走査線に電気的に接続されるゲート電極と、前記画素電極に電気的に接続されるドレイン電極と、を含んでいる。
【００４８】
　このような、薄膜積層構造では、画素電極を導電性塗布膜にて形成することが好ましい。この画素電極が形成される面は通常段差があるが、導電性塗布膜にて画素電極を形成すると、導電性塗布膜の表面はほぼ平坦になるからである。このため、ラビングが良好に実施され、リバースチルドドメインの発生を防止できる。
【００４９】
　画素電極に用いられる導電性塗布膜としては、塗布ＩＴＯ膜が好ましい。塗布ＩＴＯは透明電極となり、透過型液晶表示装置のアクティブマトリクス基板を製造するのに適している。
【００５０】
　画素スイッチング素子としての薄膜トランジスタは、前記ゲート電極の表面側に形成された層間絶縁膜を有し、前記データ線および前記画素電極が、前記層間絶縁膜に形成されたコンタクトホールを介して、前記ソース領域および前記ドレイン領域にそれぞれ電気的接続される構造を有することができる。
【００５１】
　このとき、層間絶縁膜は、下層側に位置する下層側層間絶縁膜と、該下層側層間絶縁膜の表面に形成された上層側層間絶縁膜とを有することができる。この場合、前記データ線は、前記下層側層間絶縁膜に形成された第１のコンタクトホールを介して前記ソース領域に電気的に接続される。一方、前記画素電極は、前記下層側層間絶縁膜および前記上層側層間絶縁膜に形成された第２のコンタクトホールを介して、前記ドレイン領域に電気的接続される。
【００５２】
　このように構成すると、データ線と画素電極とは異なる層に形成されるので、互いに重なり合う位置に形成されてもショートは生じない。このため、画素電極の外周縁を、データ線および走査線の上方に位置させることができる。
【００５３】
　こうすると、データ線及び走査線と、画素電極との間には、平面的に隙間が存在しなくなる。このため、データ線及び走査線がブラックマトリクスとして遮光機能を発揮することができる。従って、別工程を追加してブラックマトリクスだけのために遮光層を形成する必要が無くなる。
【００５４】
　また、画素電極の形成範囲が拡大されるので、画素領域の開口率も増大し、表示が明るくなる利点も生ずる。
【００５５】
　導電性塗布膜にて形成された画素電極は、導電性スパッタ膜を介してドレイン電極と電気的に接続されることが好ましい。
【００５６】
　導電性塗布膜はスパッタ膜と比べてコンタクト抵抗が低いので、導電性スパッタを導電性塗布膜とソース領域との間に介在させれば、コンタクト抵抗を下げることができる。
【００５７】
　この導電性スパッタ膜もスパッタＩＴＯ膜であることが好ましい。開口率を下げないためである。
【００５８】
　前記導電性塗布膜と前記導電性スパッタ膜とが同一パターンであると、画素電極のパターニング精度を上げることができる。なぜなら、レジストマスクとの密着性の高い導電性塗布膜にのみレジストマスクを形成し、導電性塗布膜と導電性スパッタ膜とを同時にパターニングできるからである。レジストマスクとの密着性の低い導電性スパッタにレジストマスクを形成する必要が無く、それに起因したパターニング精度の低下は生じないからである。
【００５９】
　前記導電性塗布膜と前記導電性スパッタ膜とが同一パターンでない場合には、前記導電性塗布膜の外周縁が、前記導電性スパッタ膜の外周縁よりも外側に位置していることが好ましい。
【００６０】
　この場合、導電性塗布膜と導電性スパッタ膜のそれぞれにレジストマスクを形成して、別工程にてそれぞれパターニングが実施される。このとき、画素電極の外周縁のパターン精度は、導電性スパッタ膜よりも大きい導電性塗布膜のパターン精度のみに依存する。従って、レジストマスクとの密着性の低い導電性スパッタ膜のパターン精度による悪影響が、画素電極のパターン精度に及ばない。
【００６１】
　前記導電性スパッタ膜と前記データ線とを同層に位置させれば、両層は同一金属材料にて同時に形成することができる。
【００６２】
　これに代えて、前記導電性スパッタ膜を前記データ線よりも上層に位置させることもできる。この場合には、各膜の形成工程が別工程となるため、同一材料、異種材料の選択が可能となる。
【００６３】
　前記層間絶縁膜が、下層側に位置する下層側層間絶縁膜と、該下層側層間絶縁膜の表面に積層された上層側層間絶縁膜とを備え、前記上層側層間絶縁膜の表面上には、前記データ線と導電性スパッタ膜とを同層にて形成することができる。このとき、前記データ線は、前記下層側層間絶縁膜に形成された第１のコンタクトホールを介して前記ソース領域に電気的に接続される。一方、前記導電性スパッタ膜は、前記上層側層間絶縁膜および前記下層側層間絶縁膜に形成された第２のコンタクトホールを介して前記ドレイン領域に電気的に接続される。そして、前記導電性スパッタ膜の表面上に前記導電性塗布膜が積層される。
【００６４】
　これに代えて、前記下層側層間絶縁膜の表面上に前記データ線と前記導電性スパッタ膜とを同層で形成することができる。この場合、前記データ線は前記下層側層間絶縁膜に形成された第１のコンタクトホールを介して前記ソース領域に電気的に接続される。前記導電性スパッタ膜は前記下層側層間絶縁膜に形成された第２のコンタクトホールを介して前記ドレイン領域に電気的に接続される。そして、前記導電性塗布膜は、前記上層側層間絶縁膜の表面上に積層され、前記上層側層間絶縁膜に形成された第３のコンタクトホールを介して前記導電性スパッタ膜に電気的に接続される。
【００６５】
　本発明の他の態様によれば、
　上述した薄膜デバイスが形成されたアクティブマトリクス基板と、
　前記アクティブマトリクス基板と対向して配置される対向基板と、
　前記アクティブマトリクス基板と前記対向基板間に封入された液晶層と、
を設けて、液晶パネルを構成することができる。
【００６６】
　本発明のさらに他の態様によれば、その液晶パネルを有する電子機器を構成することができる。
【００６７】
　いずれの場合も、薄膜デバイスのコストダウンによって、液晶パネル及びそれを用いた電子機器の大幅なコストダウンが図れる。
【００６８】
　上述した液体の塗布工程では、前記基板上の塗布領域にのみ前記液体を塗布して、パターニングされた塗布膜を基板上に形成することが好ましい。こうすると、工程の多いフォトリソグラフィ工程が不要となるからである。また、この塗布方法によると塗布液の消費量も減少するので、ランニングコストを低下させることができる。
【００６９】
　本発明の薄膜デバイスの製造方法のさらに他の態様によれば、
　複数の吐出口を有する塗布液吐出ノズルを用意し、
　基板と前記複数の塗布液吐出ノズルとの位置を相対的に変化させながら、基板上の塗布領域にのみ前記塗布液を吐出して、パターニングされた塗布膜を基板上に形成することを特徴とする。
【００７０】
　この方法は例えばインクジエット方式を利用して実現できる。こうすると、無駄な塗布液を塗布せずに節約できることに加えて、フォトリソグラフィ工程が不要であるので、設備コストの低減とスループットの向上に大きく寄与する。例えばレジスト膜の形成においては、従来の塗布技術では滴下量の１％前後の量しか塗布膜として利用されていなかったが、本発明により滴下量の１０％以上のレジストが塗布膜として利用できる。この塗布効率の高さはレジストだけでなく、本発明による他の塗布膜についても当然有効であり、塗布材料の削減と塗布工程の時間短縮により液晶表示装置のコスト低減を達成できるものである。
【００７１】
　複数の前記吐出口は、前記塗布液の吐出状態及び非吐出状態がそれぞれ独立に制御され、各々の前記吐出口での塗布タイミングを制御しながら、前記基板と前記複数の塗布液吐出ノズルとの位置を相対的に変化させことが好ましい。より精密なパータン塗布が可能となるからである。
【００７２】
　このような塗布方法は、レジストパターンを形成するためのレジスト塗布の他、上述した塗布膜形成のための各種塗布液の塗布に適用できる。例えば塗布絶縁膜をパターン塗布できれば、塗布と同時にコンタクトホールも形成できる。
【００７３】
　このように本発明によれば、一部または全ての薄膜を液体を塗布し熱処理することにより形成できるので、価格が安く且つ高いスループットを有する製造装置で薄膜デバイスを製造できる。
【発明を実施するための最良の形態】
【００７４】
　以下本発明を図面に基づいて詳しく説明する。
【００７５】
　（第１実施例）
　（薄膜デバイス構造の説明）
　ＴＦＴを含む薄膜デバイスの２つの基本的構造例を、図３及び図４にそれぞれ示す。
【００７６】
　図３はコプレナ型の多結晶シリコンを用いたＴＦＴの断面図である。ガラス基板１０上に下地絶縁膜１２が形成され、その上に多結晶シリコンＴＦＴが形成されている。図３において、多結晶シリコン層１４は不純物が高濃度にドープされたソース領域１４Ｓ及びドレイン領域１４Ｄと、それらの間のチャネル領域１４Ｃで構成される。
この多結晶シリコン層１４の上にゲート絶縁膜１６、さらにその上にゲート電極１８及びゲート線（図示せず）が形成される。層間絶縁膜２０及びその下のゲート絶縁膜１６に形成された開口部を介して、透明導電膜からなる画素電極２２がドレイン領域１４Ｄに接続され、ソース線２４がソース領域１４Ｓに接続される。最上層の保護膜２６は省略されることもある。尚、下地絶縁膜１２はガラス基板１０からの汚染を防ぎ、多結晶シリコン膜１４が形成される表面状態を整えることを目的としているが、省略されることもある。
【００７７】
　図４は、逆スタガ型の非晶質シリコンＴＦＴの断面図である。ガラス基板３０上に下地絶縁膜３２が形成され、その上に非晶質シリコンＴＦＴが形成される。尚、下地絶縁膜３２は省略されることが多い。図４において、ゲート電極３４及びそれに接続されたゲート線の下に、１層または多層のゲート絶縁膜３６が形成される。ゲート電極３４の上には、非晶質シリコンのチャネル領域３８Ｃが形成され、さらに、非晶質シリコン中に不純物が拡散されることでソース・ドレイン領域３８Ｓ，３８Ｄが形成されている。また、画素電極４０は、金属配線層４２を介して、ドレイン領域３８Ｄと電気的に接続され、ソース線４４はソース領域３８Ｓと電気的に接続される。なお、金属配線層４２とソース線４４とは同時に形成される。
【００７８】
　尚、チャネル領域３８Ｃ上に形成されたチャネル保護膜４６は、ソース・ドレイン領域膜３８Ｓ及び３８Ｄをエッチングする際にチャネル領域３８Ｃを保護する膜であり、省略されることもある。
【００７９】
　図３及び図４は、基本的なＴＦＴは構造を示すものであり、これらのバリエーションは非常に多岐にわたっている。例えば、図３のコプレナ型のＴＦＴにおいては、開口率を上げるために画素電極２２とソース線２４の間に第２の層間絶縁膜を設けて、画素電極２２とソース線２４の間隔を狭める構造とすることができる。あるいは、ゲート電極１８に接続される図示しないゲート線やソース線２４の配線抵抗の低減や配線の冗長化を目的として、該ゲート線、ソース線を多層膜とすることができる。さらには、ＴＦＴ素子の上または下に、遮光層を形成することもできる。図４の逆スタガ型のＴＦＴにおいても、開口率向上、配線抵抗の低減、欠陥低減を目的とした配線や絶縁膜の多層化などを行うことができる。
【００８０】
　これらの改良構造はいずれも、図３または図４の基本構造に対して、ＴＦＴを構成する薄膜の積層数が増える場合がほとんどである。
【００８１】
　下記の実施例では、図３，図４で示した薄膜積層構造を構成する各種薄膜を、真空処理装置の不要な塗布膜にて形成する場合について説明する。
【００８２】
　（塗布絶縁膜の形成方法）
　図１は、液体を塗布し熱処理することにより薄膜例えば絶縁膜を形成する塗布型絶縁膜形成装置を示す。塗布された後に熱処理されることで絶縁膜となる液体として、ポリシラザン（Ｓｉ−Ｎ結合を有する高分子の総称である）を挙げることができる。ポリシラザンのひとつは、［ＳｉＨ2ＮＨ］ｎ（ｎは正の整数）であり、ポリペルヒドロシラザンと言われる。この製品は、東燃（株）より「東燃ポリシラザン」の製品名で市販されている。なお、［ＳｉＨ2ＮＨ］ｎ中のＨがアルキル基（例えばメチル基、エチル基など）で置換されると、有機ポリシラザンとなり、無機ポリシラザンとは区別されることがある。本実施例では無機ポリシラザンを使用することが好ましい。
【００８３】
　このポリシラザンをキシレンなどの液体に混合して、基板上に例えばスピン塗布する。この塗布膜は、水蒸気または酸素を含む雰囲気で熱処理することにより、ＳｉＯ2に転化する。
【００８４】
　比較例として、塗布された後に熱処理することで絶縁膜となるＳＯＧ（SpinーOnーGlass）膜を挙げることができる。このＳＯＧ膜は、シロキサン結合を基本構造とするポリマーで、アルキル基を有する有機ＳＯＧとアルキル基を持たない無機ＳＯＧがあり、アルコールなどが溶媒として使用される。ＳＯＧ膜は平坦化を目的としてＬＳＩの層間絶縁膜に使用されている。有機ＳＯＧ膜は酸素プラズマ処理に対してエッチングされ易く、無機ＳＯＧ膜は数千Åの膜厚でもクラックが発生し易すいなどの問題があり、単層で層間絶縁膜などに使用されることは殆どなく、ＣＶＤ絶縁膜の上層の平坦化層として利用される。
【００８５】
　この点、ポリシラザンはクラック耐性が高く、また耐酸素プラズマ性があり、単層でもある程度厚い絶縁膜として使用可能である。従って、ここではポリシラザンを使用する場合について説明する。
【００８６】
　なお本発明は、薄膜積層構造の少なくとも１層好ましくは複数層を、シロキサン結合を基本構造とするＳＯＧ膜以外の塗布膜にて形成するものであり、この条件を満足する限りにおいて、ＳＯＧ膜を付加的に使用するものであっても良い。
【００８７】
　図１において、ローダ１０１は、カセットに収納されている複数枚のガラス基板を一枚づつ取り出し、スピンコータ１０２にガラス基板を搬送する。スピンコータ１０２では、図１２に示すように、ステージ１３０上に基板１３２が真空吸着され、ディスペンサ１３４のノズル１３６からポリシラザン１３８が基板１３２上に滴下される。滴下されたポリシラザン１３８は基板中央部に図１２のように広がる。ポリシラザンとキシレンの混合液ははキャニスター缶と呼ばれる容器に入れられおり、図１，図１２に示す液体保管部１０５に保管される。ポリシラザンとキシレンの混合液は、液体保管部１０５から供給管１４０を介してディスペンサ１３４に供給され、基板上に塗布される。さらに、ステージ１３０の回転により、図１３に示すように、ポリシラザン１３８がガラス基板１３２の全面に引き延ばされて塗布される。このとき、大部分のキシレンは蒸発する。ステージ１３０の回転数や回転時間は、図１に示す制御部１０６で制御され、数秒間で１０００ｒｐｍまで回転数が上昇し、１０００ｒｐｍで２０秒程度保持され、さらに数秒後に停止する。この塗布条件にて、ポリシラザンの塗布膜の膜厚は約７０００Åとなる。
【００８８】
　次に、ガラス基板は熱処理部１０３に搬送され、水蒸気雰囲気で温度１００−３５０℃、１０−６０分間熱処理され、ＳｉＯ2に変成される。この熱処理は、温度制御部１０７で制御される。熱処理部１０３は、塗布型絶縁膜形成装置の処理能力を高くするため、前記スピンコータ１０２のタクトタイムと熱処理時間が整合するように、熱処理部１０３の長さや該炉内の基板収容枚数が設定される。ポリシラザンが混合される液体には例えばキシレンが用いられ、また変成時に水素やアンモニアなどが発生するため、少なくともスピンコータ１０２と熱処理部１０３には排気設備１０８が必要である。熱処理され絶縁膜が形成されたガラス基板はアンローダ１０４でカセットに収納される。
【００８９】
　図１に示す本発明の塗布型絶縁膜形成装置は、従来のＣＶＤ装置に比較して、装置構成が著しく簡単であり、従って装置価格が格段に安くなる。しかもＣＶＤ装置に比較してスループットが高く、メンテナンスが簡単であり装置の稼動率が高いなどの特徴がある。この特徴により液晶表示装置のコストを大幅に低減することができる。
【００９０】
　図１に示す塗布型絶縁膜形成装置では、図３に示す下地絶縁膜１２、ゲート絶縁膜１６、層間絶縁膜２０、保護膜２６の全ての絶縁膜を成膜することができる。また、画素電極２２とソース配線２４の間に絶縁膜を追加形成する場合に、その追加の絶縁膜を図１の装置を利用して塗布膜にて形成することで、絶縁膜表面を平坦化する効果もあり、特に有効である。尚、下地絶縁膜１２や保護膜２６は省略されることもある。
【００９１】
　ここで、ゲート絶縁膜１６はＴＦＴの電気的特性を左右する重要な絶縁膜であり、膜厚、膜質と同時にシリコン膜との界面特性も制御されなければならない。
【００９２】
　このためには、ゲート絶縁膜１６の塗布形成前のシリコン膜１４の表面状態を清浄にすることの他に、図２に示す塗布型絶縁膜形成装置を使用することが好ましい。図２に示す装置は、図１に示す装置の熱処理部１０３と同じ機能の第１の熱処理部１０３Ａと、アンローダ１０４との間に、第２の熱処理部１０３Ｂを設けている。この第２の熱処理部１０３Ｂでは、第１の熱処理部１０３Ａでの上述した熱処理の後に、第１の熱処理部１０３Ａでの熱処理温度より高い４００−５００℃にて３０−６０分の熱処理を行うか、あるいはランプアニール、レーザアニールなどの高温短時間の熱処理を行うのが望ましい。
【００９３】
　これにより、ゲート絶縁膜１６などの絶縁膜は、図１の熱処理部１０３での熱処理のみの場合と比較して、より緻密化され、膜質及び界面特性が改善される。
【００９４】
　なお、界面特性に関して言えば、塗布絶縁膜に比べて真空雰囲気で形成されるＣＶＤ膜の方が制御し易いため、高性能なＴＦＴが要求される場合には、ＴＦＴを構成する絶縁膜のうちゲート絶縁膜はＣＶＤ膜で形成し、その他の絶縁膜を本発明による塗布絶縁膜で形成してもよい。
【００９５】
　図４のＴＦＴ構造においては、下地絶縁膜３２、ゲート絶縁膜３６、チャネル保護膜４６に本発明の塗布絶縁膜を使用できる。
【００９６】
　（塗布シリコン膜の形成方法）
　図１または図２に示す塗布液保管部１０５内に保管される塗布液として、シリコン粒子を含む液体を用意することで、図１または図２の装置と同じ装置を利用して、塗布シリコン膜を形成することができる。
【００９７】
　塗布液に含有されるシリコン粒子の粒径は、例えば０．０１〜１０μｍのものを使用することができる。このシリコン粒子の粒径は、塗布されるシリコン膜の膜厚に応じて選択される。本発明者等が入手したシリコン粒子の粒径は、１μｍ程度のものが１０％、１０μｍ以下のものが９５％を占めた。この粒径のシリコン粒子を、微粒子化装置によりさらに微粒子化することで、所望の粒径のシリコン粒子を得ることができる。
【００９８】
　所定範囲の粒径を持つシリコン粒子は例えばアルコール等の液体に混ぜられた懸濁液とされ、塗布液保管部１０５に保管される。そして、ローダ１０５よりスピンコータ１０６に搬入された基板上に、シリコン粒子とアルコールとの懸濁液を吐出する。そして、塗布絶縁膜の形成と同様な塗布条件にてステージ１３０を回転させて、シリコン粒子の塗布膜を基板上にて引き延ばし、このとき大部分のアルコールが蒸発される。
【００９９】
　次に、熱処理部１０３または第１の熱処理部１０３Ａにて、塗布絶縁膜形成の場合と同様な熱処理条件にて基板を熱処理する。このとき、シリコン同士の反応により結晶化されたシリコン膜が基板に形成される。
【０１００】
　図２の装置を用いた場合には、さらに第２の熱処理部１０３Ｂにて、その基板を第１の熱処理部１０３Ａでの熱処理温度より高い温度で熱処理する。この熱処理は、レーザアニールまたはランプアニールにより短時間で行うことが好ましい。
【０１０１】
　この第２の熱処理部１０３Ｂにて再度熱処理することで、第１の熱処理部１０３Ａのみで熱処理されたものと比較して、シリコン膜の結晶性、緻密性及び他の膜との密着性が向上する。
【０１０２】
　図５、図６は、塗布シリコン膜及び塗布絶縁膜を連続して形成する成膜装置の構成図である。
【０１０３】
　図５の成膜装置は、ローダ１０１、第１のスピンコータ１０２Ａ、第１の熱処理部１０３Ａ、第２の熱処理部１０３Ｂ、第２のスピンコータ１０２Ｂ、熱処理部１０３及びアンローダ１０４をインライン接続している。第１のスピンコータ１０２Ａには、シリコン粒子とアルコールとの懸濁液を保管する第１の塗布液保管部１０５Ａと第１の制御部１０６Ａとが接続される。第２のスピンコータ部１０２Ｂには、ポリシラザンとキシレンとの混合液を保管する第２の塗布液保管部１０５Ｂと第２の制御部１０６Ｂとが接続される。
【０１０４】
　図５の装置を使用すれば、ロード、アンロードの回数が１回ずつ減るので、スループットがさらに高まる。
【０１０５】
　図６の成膜装置は、図５の成膜装置の第２の熱処理部１０３Ｂを、塗布絶縁膜の熱処理部１０３の後に配置した変形例を示している。この場合は、絶縁膜のキャップ層がついたシリコン膜を、レーザアニール等を実施する第２の熱処理部１０３Ｂによって結晶化することになる。絶縁膜はシリコン表面の反射率を下げる効果があるので、レーザエネルギが効率よくシリコン膜に吸収されるという利点がある。また、レーザアニール後のシリコン膜の表面が平滑であることなどの特徴がある。なお、図６中の熱処理部１０３と第２の熱処理部１０３Ｂとを、一つの熱処理部で兼用しても良い。この場合には、この兼用された一つの熱処理部において、塗布絶縁膜の焼成と、その上のシリコン膜の結晶化の熱処理とを、同時に行うことができる。
【０１０６】
　（塗布シリコン膜の他の形成方法）
　塗布液を塗布し、その後熱処理することによりシリコン膜を形成する他の塗布型シリコン膜形成装置を図７に示す。ＣＶＤ法でシリコン膜を形成するときにはモノシラン（ＳｉＨ4）やジシラン（Ｓｉ2Ｈ6）が用いられるが、本発明ではジシランやトリシラン（Ｓｉ3Ｈ8）などの高次のシランを用いる。シラン類の沸点は、モノシランが−１１１．９℃、ジシランが−１４．５℃、トリシランが５２．９℃、テトラシラン（Ｓｉ4Ｈ10）が１０８．１℃である。モノシランとジシランは常温、常圧で気体であるが、トリシラン以上の高次のシランは液体である。ジシランはマイナス数十℃にすれば液体となり塗布膜として利用することができる。ここでは主にトリシランを使用する場合について説明する。
【０１０７】
　図７において、ローダ２０１でカセットからガラス基板が１枚づつ取り出されてロードロック室２０２に搬送され、ロードロック室２０２は排気装置７１１により減圧される。所定の圧力に達した後、ガラス基板は前記圧力と同程度の減圧状態となっているスピンコータ２０３に移動し、トリシランがトリシラン保管部２０７からディスペンサを介してガラス基板上に塗布される。スピンコート部２０３では回転数数１００乃至２０００ｒｐｍで数秒から２０秒基板が回転しトリシランがスピンコートされる。トリシランがスピンコートされたガラス基板は前記圧力と同程度となっている第１の熱処理部２０４に直ちに搬送され、３００−４５０℃で数１０分熱処理され膜厚が数１００Åのシリコン膜が形成される。次に、ガラス基板は前記圧力と同程度となっている第２の熱処理部２０５に搬送され、レーザアニールやランプアニールなどの高温短時間の熱処理を受ける。これにより、シリコン膜が結晶化される。次に、ガラス基板はロードロック室２０６に搬送され、窒素ガスにより大気圧に戻された後、アンローダ２０７に搬送されカセットに収納される。
【０１０８】
　ここで排気装置２１１は、２つのロードロック室２０２，２０６に接続される１台と、スピンコート部２０３、第１，第２の熱処理部２０４，２０５に接続される１台の計２台で構成するのが望ましい。そしてスピンコータ２０３、第１の熱処理部２０４及び第２の熱処理部２０５は、排気装置２１１により常に排気され、不活性雰囲気の減圧状態（１．０−０．５気圧程度）が保持される。シラン類は毒性がありガス化したシラン類が装置外に漏れないようにするためである。モノシランの許容濃度（ＴＬＶ）は５ｐｐｍであり、ジシランなど高次のシランも同程度の許容濃度であると考えられている。また、シラン類は常温空気中で自然燃焼し、濃度が高いと爆発的に燃焼する。従って、少なくともスピンコータ２０３、第１，第２の熱処理部２０４，２０５に接続される排気装置２１１の排気は、シラン類を無害化する排ガス処理装置２１２に接続する。尚、図７の各処理室２０１〜２０７は互いにゲートバルブで接続され、ガス化したシラン類が２つのロードロック室に流れ込まないように、ガラス基板の搬送時に該ゲートバルブが開閉される。
【０１０９】
　スピンコータ２０３の主要部は図１２とほぼ同じであるが、図７においてガラス基板が真空チャックされるステージの温度は、温度制御部２１０で制御されることが好ましい。ここで、トリシランのときは常温望ましくは０℃程度、ジシランを使用するときは−４０℃以下望ましくは−６０℃以下に制御される。また、ジシランやトリシランの保管部２０８や供給ライン（図示せず）も温度制御部２１０により、ステージ温度とほぼ同程度の温度に制御されることが好ましい。
【０１１０】
　ジシランやトリシランを液体として塗布するためには、これらの沸点より低い温度で塗布作業が行われなければならないが、トリシランの蒸気圧は常温常圧で約０．４気圧、ジシランの蒸気圧は常圧、−４０℃で約０．３気圧であることを考慮し、該蒸気圧をできるだけ下げる必要がある。このために、これらシラン類や基板の温度をできるだけ下げることが好ましい。
【０１１１】
　ジシランやトリシランなどの蒸気圧をより低くし、塗布膜の均一性を向上させるために、スピンコータ２０３や第１，第２の熱処理部２０４，２０５を、不活性ガスによる加圧状態としてもよい。加圧状態ではジシランなどの沸点温度が上昇し、同じ温度における蒸気圧が低くなるため、スピンコータ２０３の温度を前述の設定温度より高めにし、室温に近い温度に設定することもできる。この場合には、万一トリシランなどが漏洩したときのことを考慮して、加圧状態が可能な構造の外側に減圧状態にできる２重構造とし、漏洩したトリシランなどを別に設ける排気装置で排気することが好ましい。この該排気ガスは、排ガス処理部２１２にて処理される。
【０１１２】
　また、スピンコータ２０３や第１，第２の熱処理部２０４，２０５の内部に滞留するシランガスも、排気装置２１１で排気される。
【０１１３】
　図８に示すシリコン膜形成装置は、図７に示すシリコン膜形成装置と、図１に示す絶縁膜形成装置をインライン結合したものである。即ち、図７の第２の熱処理部２０５とロードロック室２０６の間に、図１のスピンコート部１０２及び熱処理炉１０３を導入した構成となっている。
【０１１４】
　図８において、シリコン膜は第２の熱処理部２０５でレーザアニールにより結晶化される処理までは、図７の装置の動作と同じである。結晶化されたシリコン膜は、スピンコータ１０２において、ポリシラザンや無機のＳＯＧ膜が塗布される。次に熱処理部１０３において、塗布された膜が絶縁膜に変成される。
【０１１５】
　スピンコータ２０３、第１，第２の熱処理部２０４，２０５は、図７と同様に不活性ガス雰囲気の減圧状態である。図１では絶縁膜のスピンコータ１０２及び熱処理部１０３は常圧であったが、図８の装置では不活性ガス雰囲気の減圧状態とする。このための排気は排気装置１０８で行う。
【０１１６】
　図８により形成されるシリコン膜は、該シリコン膜の上に不活性雰囲気で絶縁膜が形成されるため、大気に晒されることがない。従って、ＴＦＴ素子の特性を左右するシリコン膜と絶縁膜の界面を制御できるので、ＴＦＴ素子の特性や該特性の均一性を向上させることができる。
【０１１７】
　なお、図８ではシリコン膜の上の絶縁膜形成はシリコン膜の結晶化の後で行ったが、図６の装置と同様にして、シリコン膜の第１の熱処理後に絶縁膜を形成し、シリコン膜の結晶化をその絶縁膜の熱処理後に行ってもよい。この場合も、図６の場合と同様に、絶縁膜のキャップ層がついたシリコン膜をレーザアニールによって結晶化することになる。絶縁膜はシリコン表面の反射率を下げる効果があるので、レーザエネルギが効率よくシリコン膜に吸収されるという利点がある。また、レーザアニール後のシリコン膜の表面が平滑であることなどの特徴がある。
【０１１８】
　（塗布シリコン膜への不純物拡散方法）
　シリコン膜へ不純物を拡散させる方法は、従来のイオン注入装置などを用いて実施しても良いが、図１０または図１１に示すように、不純物含有絶縁層を塗布した後に、その下層のシリコン膜に不純物を拡散させることが好ましい。
【０１１９】
　この不純物含有絶縁膜の形成は、図２に示す装置と同じ装置を用いることができる。本実施例では、リンガラスまたはボロンガラスを含むＳＯＧ膜を、不純物含有塗布膜として塗布するものとする。Ｎ型の高濃度不純物領域を形成する場合は、エタノール及び酢酸エチルを溶媒としてＳｉ濃度が数ｗｔ％となるようにシロキサンポリマーを含有する液体に、該液体１００ｍｌあたり数百μｇのＰ２Ｏ５を含有するＳＯＧ膜を不純物含有塗布膜として使用する。この場合、図２の塗布液保管部１０５に、その塗布液を保管し、スピンコータ１０２より該塗布液を基板上に塗布する。さらにスピンコータ１０２において、回転数が数１０００ｒｐｍで基板を回転することで、前記記ＳＯＧ膜として数１０００Åの膜厚が得られる。この不純物含有塗布膜は、第１の熱処理部１０３Ａで３００℃乃至５００℃で熱処理され、数モル％のＰ2Ｏ5を含むリンガラス膜となる。リンガラス膜が形成されたＴＦＴ基板は、第２の熱処理部１０３Ｂにおいて、ランプアニールまたはレーザアニールの高温短時間の熱処理を受け、ＳＯＧ膜中の不純物がその下層のシリコン膜中に固相拡散して、該シリコン膜中に高濃度不純物領域が形成される。ＴＦＴ基板は最後にアンローダ１０４でカセットに収納される。
【０１２０】
　このソース・ドレイン領域の形成では、塗布工程及び高温短時間のアニール工程とも１分以内の処理が可能であり、非常に高い生産性を有する。尚、熱処理工程は数１０分程度必要であるが熱処理炉の長さや構造を工夫することによりタクト時間を削減できる。
【０１２１】
　前記不純物含有塗布膜が塗布されたＴＦＴの断面図を図１０及び図１１に示す。図１０は図３に対応するコプレナ型のＴＦＴで、ガラス基板１４に下地絶縁膜１２が形成され、その上にシリコン層１４がパターニングされている。ゲート絶縁膜１６はゲート電極１８をマスクにエッチング除去され、ソース・ドレインとなるべき領域のシリコン層が一旦露出される。従って、不純物含有塗布膜５０は前記シリコン膜のソース・ドレインとなる領域１４Ｓ、１４Ｄに接して形成される。そして、前述した高温短時間の熱処理により、不純物含有塗布膜５０に含まれるリンが固相拡散により前記シリコン膜中に拡散し、シート抵抗が１ＫΩ／□以下のＮ型のソース・ドレイン領域１４Ｓ、１４Ｄが形成される。
【０１２２】
　これ以降の工程は図３に示すＴＦＴの断面図から分かるように、層間絶縁膜の形成、コンタクトホール開口、画素電極形成、ソース配線の順に形成される。ここで、層間絶縁膜形成の際、不純物含有塗布膜５０を除去した後に改めて前述した塗布膜による層間絶縁膜を形成してもよいし、不純物含有塗布膜５０の上に新たに層間絶縁膜を形成してもよい。不純物含有塗布膜５０の上に新たに層間絶縁膜を形成する方法では、絶縁膜が２層になり液晶表示装置におけるソース線とゲート線の短絡欠陥が少なくなる。
【０１２３】
　図１１は図４に対応する逆スタガ型のＴＦＴで、ガラス基板３０上に下地絶縁膜３２が形成され、その上にゲート電極３５が形成され、さらにゲート絶縁膜３４を介してシリコン層３３がパターニングされている。絶縁膜５２は、チャネル領域の保護膜であると同時に不純物拡散のマスクとなり、塗布絶縁膜により形成される。
【０１２４】
　不純物含有絶縁膜５４は、マスクとなる絶縁膜５２及びシリコン膜３３のソース・ドレイン領域となるべき領域３３Ｓ、３３Ｄに接して、塗布絶縁膜として形成される。不純物含有絶縁膜５４が高温短時間の熱処理されると、不純物含有絶縁塗布膜５４中に含まれるリンが固相拡散により前記シリコン膜３３中に拡散し、シート抵抗が１ＫΩ／□程度のＮ型のソース・ドレイン領域３３Ｓ、３３Ｄが形成される。
【０１２５】
　これ以降の工程は、図４に示すＴＦＴの断面図から分かるように、不純物含有絶縁膜５４を除去した後、画素電極、ソース配線及びドレイン電極と、それらの接続部の順に形成される。
【０１２６】
　本実施例によれば、図３に示すコプレナ型のＴＦＴにおいて、ソース・ドレイン領域の形成は、従来のイオン打ち込みやイオンドーピングの代わりに塗布膜の形成と高温短時間の熱処理により行われるので、安価で且つスループットの高い装置を用いてＴＦＴを製造することができる。また、図４に示す逆スタガ型のＴＦＴにおいては、ＣＶＤ法によるソース・ドレイン領域の形成が、塗布膜の形成と高温短時間の熱処理に置き換わることになり、コプレナ型のＴＦＴの場合と同様に安価で且つスループットの高い装置を用いて液晶表示装置を製造することができる。
【０１２７】
　（塗布導電膜の形成方法）
　次に、導電性粒子を含有した液体を塗布して塗布導電膜を形成する方法について説明する。この塗布導電膜も、図１または図２に示す装置を用いて製造することができる。このとき、図１，図２の塗布液保管部１０５に保管される液体は、金属などの導電性物質の微粒子を液体例えば有機溶媒に分散させたものを用いる。例えば、粒径８０−１００Åの銀微粒子をテルピネオールやトルエンなどの有機溶媒に分散させたものを、スピンコータ１０２より基板上に吐出する。その後、基板を１０００ｒｐｍで回転させてその塗布液を基板上にスピンコートする。さらに、図１の熱処理部１０３あるいは図２の第１の熱処理部１０３Ａにて、２５０−３００℃で熱処理すれば、数千Åの導電膜を得ることができる。導電性物質の微粒子には、そのほかにＡｕ、Ａｌ、Ｃｕ、Ｎｉ、Ｃｏ、Ｃｒ、ＩＴＯなどがあり、塗布型導電膜形成装置により導電膜を形成することができる。
【０１２８】
　得られた導電膜は微粒子の集合であり非常に活性であるため、スピンコータ１０２と、熱処理部１０３または第１の熱処理部１０３Ａは不活性ガス雰囲気にする必要がある。
【０１２９】
　また、塗布導電膜の抵抗値はバルクの抵抗値に比べると１桁程度高くなることがある。この場合には、図２の第２の熱処理部１０３Ｂにて、塗布導電膜を３００乃至５００℃にてさらに熱処理すると、導電膜の抵抗値が低下する。このとき同時に、ＴＦＴのソース領域と、塗布導電膜で形成したソース配線とのコンタクト抵抗、さらにはドレイン領域と、塗布導電膜で形成した画素電極とのコンタクト抵抗を低減することができる。第２の熱処理部１０３Ｂにて、ランプアニールやレーザアニールなどの高温短時間の熱処理を行うと、塗布導電膜の低抵抗化とコンタクト抵抗の低減をより効果的に行うことができる。また、異種の金属を多層形成して、信頼性を向上させることもできる。Ａｇは比較的空気中で酸化され易いので、Ａｇの上に空気中で酸化されにくいＡｌやＣｕなどを形成するとよい。
【０１３０】
　（透明電極の形成方法）
　次に、塗布ＩＴＯ膜を用いた透明電極の成形方法について説明する。この塗布ＩＴＯの成膜も、図２と同じ装置を用いて実施できる。本実施例で用いる塗布液は、有機インジウムと有機スズとがキシロール中に９７：３の比率で８％配合された液状のもの（たとえば、旭電化工業株式会社製の商品名：アデカＩＴＯ塗布膜／ＩＴＯ−１０３Ｌ）である。なお、塗布液としては、有機インジウムと有機スズとの比が９９：１から９０：１０までの範囲にあるものを使用することができる。この塗布液が図２の塗布液保管部１０５に保管される。
【０１３１】
　この塗布液が、スピンコータ１０２にて基板上に吐出され、さらに基板を回転させることでスピンコートされる。
【０１３２】
　次に、塗布膜の熱処理が実施されるが、このときの熱処理条件は下記の通り設定した。まず、図２の第１の熱処理部１０３Ａにて、２５０℃〜４５０℃の空気中あるいは酸素雰囲気中で３０分から６０分の第１の熱処理を行った。次に、第２の熱処理部１０３Ｂにて、２００℃〜４００℃の水素含有雰囲気中で３０分から６０分の第２の熱処理を行った。その結果、有機成分が除去され、インジウム酸化物と錫酸化物の混合膜（ＩＴＯ膜）が形成される。上記熱処理により、膜厚が約５００オングストローム〜約２０００オングストロームのＩＴＯ膜は、シート抵抗が１０2Ω／□〜１０4Ω／□で、光透過率が９０％以上となり、画素電極４１として十分な性能を備えたＩＴＯ膜とすることができる。前記第１の熱処理後のＩＴＯ膜のシート抵抗は１０5〜１０6Ω／□のオーダであるが、前記第２の熱処理のよりシート抵抗は１０2〜１０4Ω／□のオーダまで低下する。
【０１３３】
　この塗布ＩＴＯ膜の形成は、図５または図６に示す装置によって、塗布ＩＴＯ膜と塗布絶縁膜とをインラインにて製造することができる。このようにすれば形成直後の活性な塗布ＩＴＯ膜の表面を絶縁膜で保護することができる。
【０１３４】
　（導電層の他の形成方法）
　この方法は、上述した塗布ＩＴＯ膜の上に、金属メッキ層を形成する方法である。
【０１３５】
　図９は、塗布ＩＴＯ表面にＮｉメッキを施すフローチャートを示している。図９のステップ１にて、上述した方法で塗布ＩＴＯ膜を形成する。次にステップ２にて、塗布ＩＴＯ表面を例えばライトエッチングして、その表面を活性化させる。ステップ３では、ステップ４のＮｉメッキ処理の前処理として、まず塗布ＩＴＯの表面に、Ｐｄ／Ｓｎの錯塩を付着させ、次に表面にＰｄを析出させる処理を行う。
【０１３６】
　ステップ４のＮｉメッキ工程では、例えば無電解メッキ工程を実施することで、塗布ＩＴＯ表面に析出されたＰｄが、Ｎｉに置換されてＮｉメッキ処理がなされる。ステップ４にてさらにＮｉメッキ層をアニールすることで、そのメッキ層が緻密化される。最後に、ステップ５にて、Ｎｉメッキ上に酸化防止層としての貴金属メッキ例えばＡｕメッキ処理することで、導電層が完成する。
【０１３７】
　この方法により、塗布ＩＴＯ膜をベースとしながらも、メッキ層を形成して透明電極以外の導電層を形成することができる。
【０１３８】
　（スピンコート以外の塗布方法）
　図１４乃至図１６は、薄膜を形成するための液体やフォトエッチング時のマスクに使用されるレジストなどの液体を塗布する塗布装置を示す図である。本実施例では塗布する液体としてレジストを例に挙げて説明する。レジスト塗布に限らず、もちろん上述した各種塗布膜の形成にも利用できる。図１４において、ステージ３０１上に基板３０２が真空吸着されている。レジストは液体保管部３０７から供給管３０６を通してディスペンサヘッド３０４に供給される。レジストはさらに、ディスペンサヘッド３０７に設けられた複数のノズル３０５から、基板３０２上に非常に多くのドット３０３として塗布される。
【０１３９】
　ノズル３０５の詳細断面図を図１５に示す。図１５はインクジェットプリンタのヘッドと同様な構造であり、ピエゾ素子の振動でレジストを吐出するようになっている。レジストは入り口部３１１から供給口３１２を介してキャビティ部３１３に溜まる。振動板３１５に密着しているピエゾ素子３１４の伸縮により該振動板３１５が動き、キャビティ３１３の体積が減少または増加する。レジストはキャビティ３１３の体積が減少するときノズル口３１６から吐出され、キャビティ３１３の体積が増加するとき、レジストは供給口３１２からキャビティ３１３に供給される。ノズル口３１６は例えば図１６に示すように２次元的に複数個配列されており、図１４に示したように、基板３０２またはディスペンサ３０４が相対的に移動することによって、基板全面にレジストがドット状に塗布される。　　　
【０１４０】
　図１６において、ノズル口３１６の配列ピッチは、横方向ピッチＰ１が数１００μｍ、縦方向ピッチＰ２が数ｍｍである。ノズル口３１６の口径は数１０μｍ乃至数１００μｍである。一回の吐出量は数１０ｎｇ乃至数１００ｎｇで、吐出されるレジストの液滴の大きさは直径数１０μｍ乃至数１００μｍである。ドット状に塗布されるレジストは、ノズル３０５から吐出された直後は数１００μｍの円形である。レジストを基板全面に塗布する場合は、前記ドット３０３のピッチも数１００μｍとし、回転数が数百乃至数千ｒｐｍで数秒間基板を回転すれば、均一な膜厚の塗布膜が得られる。塗布膜の膜厚は基板の回転数や回転時間だけでなく、ノズル口３１６の口径及びドット３０３のピッチによっても制御可能である。
【０１４１】
　　このレジスト塗布方式はインクジェット方式の液体塗布方式であり、基板全面にドット状に塗布されるため、ドット３０３間のレジストのない部分にレジストが塗布されるように基板を移動例えば回転させればよいので、レジストを効率的に使用することができる。この方式はレジストだけでなく、前述した塗布膜にて形成される絶縁膜、シリコン膜、導電膜の形成にも同様に適用できるので、液晶表示装置のコスト低減に非常に大きな効果をもたらすものである。
【０１４２】
　また、インクジェット方式の液体塗布において、ノズル口３１６の口径は更に小さくすることができるので、１０〜２０μｍ幅の線状のパタンに塗布することも可能である。この技術をシリコン膜や導電膜の形成に用いれば、フォトリソグラフィ工程が不要な直接描画が可能となる。ＴＦＴのデザインルールが数１０μｍ程度であれば、この直接描画と塗布方式の薄膜形成技術を組み合わせることにより、ＣＶＤ装置、スパッタ装置、イオン打ち込みやイオンドーピング装置、露光装置、エッチング装置を使用しない液晶表示装置の製造が可能となる。即ち、本発明によるインクジェット方式の液体塗布装置と、レーザアニール装置やランプアニール装置などの熱処理装置のみで液晶表示装置が製造できるのである。
【０１４３】
　なお、この第１実施例はＴＦＴアクティブマトリクス基板を例に挙げて薄膜デバイスを説明したが、同じアクティブマトリクス基板としてＭＩＭ（金属−絶縁−金属）、ＭＩＳ（金属−絶縁−シリコン）などの他の２端子、３端子素子を画素スイッチング素子とするものにも同様に適用できる。例えばＭＩＭを用いたアクティブマトリクス基板の薄膜積層構造は半導体層を含まず、導電層と絶縁層のみで構成されるが、この場合にも本発明を適用できる。さらには、本発明はアクティブマトリクス基板にのみでなく、表示要素としても液晶によらずに例えばＥＬ（エレクトロ　ルミネッセンス）などを用いるものでも良い。さらには、ＴＦＴを含む半導体デバイス、ＤＭＤ（デジタル　ミラー　デバイス）など、導電層と絶縁層を含み、さらには半導体層を含む種々の薄膜積層構造を有する薄膜デバイスに本発明を適用可能である。
【０１４４】
　次に、本発明を液晶表示装置用のアクティブマトリクス基板に適用し、特に、画素電極を導電性塗布膜にて形成する第２〜第７実施例について説明する。
【０１４５】
　（第２実施例）
　図１８は、液晶表示装置用のアクティブマトリクス基板に区画形成されている画素領域の一部を拡大して示す平面図、図１９は、そのＩ−Ｉ′線に相当する位置での断面図である。
【０１４６】
　図１８および図１９において、液晶表示装置用のアクティブマトリクス基板４００は、絶縁基板４１０上がデータ線Ｓｎ，Ｓｎ＋１…と走査線Ｇｍ，Ｇｍ＋１とによって複数の画素領域４０２に区画形成され、各画素領域４０２の各々に対してはＴＦＴ４０４が形成されている。このＴＦＴ４０４は、ソース領域４１４とドレイン領域４１６との間にチャネルを形成するためのチャネル領域４１７、該チャネル領域４１７にゲート絶縁膜４１３を介して対峙するゲート電極４１５、該ゲート電極４１５の表面側に形成された層間絶縁膜４２１、該層間絶縁膜４２１のコンタクトホール４２１Ａを介してソース領域４１４に電気的接続するソース電極４３１、および層間絶縁膜４２１のコンタクトホール４２１Ｂを介してドレイン領域４１６に電気的接続するＩＴＯ膜からなる画素電極４４１を有している。ソース電極４３１はデータ線Ｓｎ，Ｓｎ＋１…の一部であり、ゲート電極４１５は走査線Ｇｍ，Ｇｍ＋１…の一部である。
【０１４７】
　ここで、画素電極４４１は、ソース電極（データ線）４３１と同様、層間絶縁膜４２１の表面に形成される。このため、これらの電極同士が短絡しないように、画素電極４４１は、データ線Ｓｎ，Ｓｎ＋１と平行な外周縁４４１Ａ、４４１Ｂがデータ線Ｓｎ，Ｓｎ＋１よりもかなり内側に位置するように構成されている。
【０１４８】
　図２０（Ａ）〜（Ｄ）、図２１（Ａ）〜（Ｃ）は、本実施例のアクティブマトリクス基板の製造方法を示す工程断面図である。
【０１４９】
　このようなアクティブマトリクス基板４００の製造方法では、まず、図２０（Ａ）に示すように、絶縁基板４１０として汎用の無アリカリガラスを用いる。まず、絶縁基板４１０を清浄化した後、絶縁基板４１０の上にＣＶＤ法（Chemical Vapor Deposition）やＰＶＤ法（Physical Vapor Deposition）によりシリコン酸化膜などからなる下地保護膜４１１を形成する。ＣＶＤ法としては、たとえば減圧ＣＶＤ法（ＬＰＣＶＤ法）やプラズマＣＶＤ法（ＰＥＣＶＤ法）などがある。ＰＶＤ法としては、たとえばスパッタ法などがある。尚、下地保護膜１１は、絶縁基板４１０に含まれる不純物や該基板表面の清浄度などにより省略することも可能である。
【０１５０】
　次に、ＴＦＴ４０４の能動層となるべき真性のシリコン膜などの半導体膜４０６を形成する。この半導体膜４０６もＣＶＤ法やＰＶＤ法により形成できる。このようにして得られる半導体膜４０６は、そのままアモルファスシリコン膜としてＴＦＴのチャネル領域などの半導体層として用いることができる。また、半導体膜１２０は、図２０（Ｂ）に示すように、レーザ光などの光学エネルギーまたは電磁エネルギーを短時間照射して結晶化を進めてもよい。
【０１５１】
　次に、所定のパターンをもつレジストマスクを形成した後、このレジスト
マスクを用いて半導体膜４０６をパターニングし、図２０（Ｃ）に示すように、島状の半導体膜４１２とする。半導体膜４１２にパターニングした後は、ＰＶＤ法やＣＶＤ法などでゲート絶縁膜４１３を形成する。
【０１５２】
　次に、ゲート電極となるアルミニウム膜などの薄膜をスパッタ形成する。通常はゲート電極とゲート配線とは、同一の金属材料などで同一の工程により形成される。ゲート電極となる薄膜を堆積した後、図２０（Ｄ）に示すように、パターニングを行い、ゲート電極４１５を形成する。このとき走査線も形成される。次に、半導体膜４１２に対して不純物イオンを導入し、ソース領域４１４およびドレイン領域４１６を形成する。不純物イオンが導入されなかった部分はチャネル領域４１７となる。この方法では、ゲート電極４１５がイオン注入のマスクとなるため、チャネル領域４１７は、ゲート電極４１５下のみに形成される自己整合構造となるが、オフセットゲート構造やＬＤＤ構造のＴＦＴを構成してもよい。不純物イオンの導入は、質量非分離型イオン注入装置を用いて注入不純物元素の水素化合物と水素とを注入するイオン・ドーピング法、あるいは質量分離型イオン注入装置を用いて所望の不純物イオンのみを注入するイオン打ち込み法などを適用することができる。イオン・ドーピング法の原料ガスとしては、水素中に希釈された濃度が０．１％程度のホスフィン（ＰＨ3）やジボラン（Ｂ2Ｈ6）などの注入不純物の水素化物を用いる。
【０１５３】
　次に、図２１（Ａ）に示すように、シリコン酸化膜からなる層間絶縁膜４２１をＣＶＤ法あるいはＰＶＤ法で形成する。イオン注入と層間絶縁膜４２１の形成後、３５０℃程度以下の適当な熱環境下にて数十分から数時間の熱処理を施して注入イオンの活性化及び層間絶縁膜４２１の焼き締めを行う。
【０１５４】
　次に、図２１（Ｂ）に示すように、層間絶縁膜４２１のうち、ソース領域４１４及びドレイン領域４１６に相当する位置にコンタクトホール４２１Ａ及び４２１Ｂを形成する。次に、ソース電極を形成するためのアルミニウム膜などをスパッタ形成した後、それをパターニングして、ソース電極４３１を形成する。このときデータ線も形成される。
【０１５５】
　次に、図２１（Ｃ）に示すように、層間絶縁膜４２１の表面全体にＩＴＯ膜４０８を塗布成膜する。
【０１５６】
　この塗布成膜にあたっては、各種の液状またはペースト状の塗布材を用いることができる。これらの塗布材のうち、液状のものであればディップ法やスピンコート法などを用いることができ、ペースト状のものであればスクリーン印刷法などを用いることができる。この第２実施例で塗布材は、第１実施例と同様に、有機インジウムと有機スズとがキシロール中に９７：３の比率で８％配合された液状のもの（たとえば、旭電化工業株式会社製の商品名：アデカＩＴＯ塗布膜／ＩＴＯ−１０３Ｌ）であり、絶縁基板４１０の表面側（層間絶縁膜２０の表面）にスピンコート法で塗布できる。ここで、塗布材としては、有機インジウムと有機スズとの比が９９／１から９０／１０までの範囲にあるものを使用することができる。
【０１５７】
　この第２実施例でも、絶縁基板４１０の表面側に塗布した膜については、溶剤を乾燥、除去した後、熱処理（焼成）を行う。このとき熱処理条件としては、たとえば、２５０℃〜４５０℃の空気中あるいは酸素雰囲気中で３０分から６０分の第１の熱処理を行った後、２００℃〜４００℃の水素含有雰囲気中で３０分から６０分の第２の熱処理を行う。その結果、有機成分が除去され、インジウム酸化物と錫酸化物の混合膜（ＩＴＯ膜）が形成される。上記熱処理により、膜厚が約５００オングストローム〜約２０００オングストロームのＩＴＯ膜は、シート抵抗が１０2Ω／□〜１０4Ω／□で、光透過率が９０％以上となり、画素電極４４１として十分な性能を備えたＩＴＯ膜とすることができる。第１の熱処理後のＩＴＯ膜のシート抵抗は１０5〜１０6Ω／□のオーダであるが、第２の熱処理のよりシート抵抗は１０2〜１０4Ω／□のオーダまで低下する。
【０１５８】
　このようにしてＩＴＯ膜４０８を形成した後、パターニングして、図１９に示すように、画素電極４４１を形成すると、各画素領域４０２にＴＦＴ４０４が形成される。従って、走査線Ｇｍを介して供給される制御信号によってＴＦＴ４０４を駆動すれば、画素電極４４１と対向基板（図示せず）との間に封入されている液晶セルには、データ線ＳｎからＴＦＴ４０４を介して画像情報が書き込まれ、所定の表示を行うことができる。
【０１５９】
　このように、第２実施例では、画素電極４４１を形成するためのＩＴＯ膜を形成するにあたって、液状の塗布材を、大型基板の処理に適しているスピンコート法などの塗布成膜法によって絶縁基板４１０上に塗布したため、スパッタ法などの真空系を備えた大がかりな成膜装置を必要とする成膜法と違って、安価な成膜装置で成膜できる。
【０１６０】
　しかも、塗布成膜法よれば、図２５（Ｂ）に示すように、画素電極４４１を構成するための液状またはペースト状の塗布材を、層間絶縁膜４２１の表面に塗布した際に塗布材がコンタクトホール４２１Ｂをスムーズに埋めるので、画素電極４４１の表面形状は下層側の凹凸などの影響を受けにくい。それ故、表面に段差のない平坦な画素電極４４１（導電膜）を形成できるので、ラビングを安定に行えるとともに、リバースチルトドメインの発生などを防止できる。よって、この第２実施例によれば、表示品位が向上する。
【０１６１】
　これに対して図２５（Ａ）のように、画素電極をスパッタＩＴＯ膜４５０で形成すると、このスパッタＩＴＯ膜４５０が形成される面の段差にならってスパッタＩＴＯ膜４５０が形成されてしまう。スパッタＩＴＯ膜４５０の表面に形成される段差は、不安定なラビングとリバースチルトドメインの原因となって、表示品質を低下させてしまう。しかも、スパッタＩＴＯ膜４５０は、コンタクトホール４２１Ｂを全て埋め込むように形成することが困難であるので、そこに開口部が形成されてしまう。この開口部の存在も、不安定なラビングとリバースチルトドメインの原因となる。従って、図２５（Ｂ）のように塗布ＩＴＯ膜にて画素電極４４１を形成することが有用である。
【０１６２】
　（第３実施例）
　図２２は、液晶表示装置用のアクティブマトリクス基板に区画形成されている画素領域の一部を拡大して示す平面図、図２３は、そのＩＩ−ＩＩ′線に相当する位置での断面図である。
【０１６３】
　図２２および図２３において、第３の実施例に係る液晶表示装置用のアクティブマトリクス基板４０１上の薄膜デバイス構造が、第２の実施例のアクティブマトリクス基板４００上の薄膜デバイス構造と相違する点は下記の通りである。
【０１６４】
　まず、この第３実施例では、層間絶縁膜を、ゲート電極４１５の表面側において、下層側に位置する下層側層間絶縁膜４２１と、該下層側層間絶縁膜４２１の表面に形成された上層側層間絶縁膜４２２との２層構造としている。ここで、ソース電極４３１は、下層側層間絶縁膜４２１の表面に形成され、下層側層間絶縁膜４２１のコンタクトホール４２１Ａを介してソース領域４１４に電気的接続している。
【０１６５】
　これに対して、画素電極４４１は上層側層間絶縁膜４２２の表面に形成され、
上層側層間絶縁膜４２２および下層側層間絶縁膜４２１のコンタクトホール４２２Ａを介してドレイン領域４１６に電気的接続している。このように画素電極４４１はソース電極４３１と異なる層に構成されているので、これらの電極同士が短絡することはない。
【０１６６】
　そこで、第３実施例では、図２２からわかるように、いずれの画素領域４０２においても、画素電極４４１は、データ線Ｓｎ，Ｓｎ＋１と平行な２辺の外周縁４４１Ａ、４４１Ｂが、隣接画素間においてデータ線Ｓｎ，Ｓｎ＋１の上方に位置するように形成されている。また、画素電極４４１は、走査線Ｇｍ，Ｇｍ＋１に平行な２辺の外周縁４４１Ｃ，４４１Ｄが、隣接画素間において走査線Ｇｍ，Ｇｍ＋１の上方に位置するように形成されている。すなわち、画素電極４４１は、その一部がデータ線Ｓｎ，Ｓｎ＋１および走査線Ｇｍ，Ｇｍ＋１の上方に被さっている。従って、画素電極４４１の４辺の外周縁４４１Ａ〜４４１Ｄと、データ線Ｓｎ，Ｓｎ＋１、走査線Ｇｍ，Ｇｍ＋１との間には、平面から見て隙間がない。それ故、データ線Ｓｎ，Ｓｎ＋１、走査線Ｇｍ，Ｇｍ＋１は、それら自身がブラックマトリクスとして機能する。この結果、ブラックマトリスクス層形成のための工程数を増やさなくても、高品位の表示を行うことができる。
【０１６７】
　このようなアクティブマトリクス基板４０１の製造方法は、第２実施例で説
明した図２０（Ａ）〜図２０（Ｄ）が共通する。そこで、以下の説明では、図２０（Ｄ）に示す工程を行った以降の工程について、図２４（Ａ）〜（Ｄ）を参照して説明する。
【０１６８】
　まず、図２４（Ａ）に示すように、ソース領域４１４、ドレイン領域４１６、チャネル領域４１７、ゲート絶縁膜４１３、およびゲート電極４１５を形成した後、ゲート電極４１５の表面側に、シリコン酸化膜からなる下層側層間絶縁膜４２１をＣＶＤ法あるいはＰＶＤ法で形成する。
【０１６９】
　次に、図２４（Ｂ）に示すように、下層側層間絶縁膜４２１のうち、ソース領域４１４に相当する位置にコンタクトホール４２１Ａを形成する。次に、ソース電極４３１およびデータ線を形成するためのアルミニウム膜をスパッタ形成した後、それをパターニングして、ソース電極４３１およびデータ線Ｓｎ，Ｓｎ＋１…を形成する。
【０１７０】
　次に、図２４（Ｃ）に示すように、下層側層間絶縁膜４２１の表面にシリコン酸化膜からなる上層側層間絶縁膜４２２をＣＶＤ法あるいはＰＶＤ法で形成する。次に、下層側層間絶縁膜４２１および上層側層間絶縁膜４２２のうち、ドレイン領域４１６に相当する位置にコンタクトホール４２２Ａを形成する。
【０１７１】
　次に、図２４（Ｄ）に示すように、層間絶縁膜４２２の表面全体にＩＴＯ膜４０９を塗布成膜する。
【０１７２】
　この塗布成膜にあたっても、第１，第２実施例と同様、各種の液状またはペースト状の塗布材を用いることができる。これらの塗布材のうち、液状のものであればディップ法やスピンコート法などを用いることができ、ペースト状のものであればスクリーン印刷法などを用いることができる。また、この第３実施例でも、塗布したＩＴＯ膜４０９については、上述した第１，第２の熱処理が実施され、シート抵抗が低下される。
【０１７３】
　しかる後に、ＩＴＯ膜４０９をパターニングして、図２３に示すように、画素電極４４１を形成する。この際に、図２２を参照して説明したように、いずれの画素領域２においても、画素電極４４１の４辺の外周縁４４１Ａ〜４４１Ｄが隣接する画素間においてデータ線Ｓｎ，Ｓｎ＋１、走査線Ｇｍ，Ｇｍ＋１に被さるようにパターニングされる。通常、データ線および走査線は金属膜で形成されるので、これらのデータ線および走査線が遮光膜となり、ブラックマトリクスとして利用できる。それ故、工程数を増やさなくても高品位の表示を行うことができる。
【０１７４】
　しかも、画素領域４４１がデータ線および走査線に被さるまでその形成範囲を最大限拡張したので、画素領域４０２の開口率が高い。これによっても表示の品位が向上する。
【０１７５】
　また、この第３実施例では、画素電極４４１を形成するためのＩＴＯ膜を形成するにあたって、液状の塗布材を、大型基板の処理に適しているスピンコート法（塗布成膜法）によって絶縁基板４１０上に塗布したため、図１０（Ｂ）に示すように、画素電極４４１は下層側が凹部となっている部分ではその分厚く、凸部となっている部分ではその分薄く形成される。従って、データ線に起因する凹凸が画素電極４４１の表面に反映されない。それ故、表面に段差のない平坦な画素電極４４１を形成できるので、ラビングを安定に行えるとともに、リバースチルトドメインの発生などを防止できる。このような利点は、走査線の上層側においても同様である。よって、本発明によれば、表示品位が向上する。
【０１７６】
　さらに、画素電極４４１を形成するためのＩＴＯ膜を形成するにあたって、液状の塗布材をスピンコート法によって絶縁基板４１０上に塗布するため、スパッタ法などといった真空系を備えた大がかりな成膜装置を必要とする成膜法と違って、安価な成膜装置で成膜できる。
【０１７７】
　しかも、塗布成膜法は段差被覆性に優れているので、下層側に下層側層間絶縁膜４２１および上層側層間絶縁膜４２２のコンタクトホール４２１Ａ、４２２Ａが存在していても、その大きな凹凸は画素電極４４１（ＩＴＯ膜）の表面形状に影響を及ぼさない。すなわち、下層側層間絶縁膜４２１および上層側層間絶縁膜４２２からなる２層構造の層間絶縁膜を形成したため、コンタクトホール４２１Ａ、４２２Ａに起因する凹凸が大きくても、表面に段差のない平坦な画素電極４４１を形成できる。従って、画素電極４４１がドレイン領域４１６に直接接続する構造を採用でき、下層側層間絶縁膜４２１と上層側層間絶縁膜４２２との層間にドレイン領域４１６に電気的接続する中継電極（ビア）を形成しなくてもよい分、製造工程を簡略化できる。
【０１７８】
　なお、第３実施例でも、画素電極４４１を形成するにあたって、液状の塗布材からＩＴＯ膜を形成したため、スピンコート法を用いたが、ペースト状の塗布材を用いれば印刷法を用いてＩＴＯ膜を形成することができる。さらに、ペースト状の塗布材を用いればスクリーン印刷を利用することもできるので、画素電極４４１を形成すべき領域のみにペースト状の塗布材を印刷し、それに乾燥、熱処理を行ったものをそのまま画素電極４４１として用いてもよい。この場合にはエッチングによるＩＴＯ膜に対するパターニングが不要であるため、製造コストを大幅に低減できるという利点がある。
【０１７９】
　また、第２，第３実施例のいずれでも、層間絶縁膜のコンタクトホールの存在が画素電極４４１の表面形状に影響を及ぼしやすいプレーナ型のＴＦＴを例に説明したが、逆スタガ型等のＴＦＴにおいても、下層側に凹凸のある領域に画素電極を形成する場合に本発明を適用すれば、かかる凹凸が画素電極の表面形状に及ぼす影響を除去することができる。
【０１８０】
　（第４実施例）
　この第４実施例の構造として、図２２のＩＩ−ＩＩ’断面が第３実施例の図２３とは異なる構造を、図２６に示す。
【０１８１】
　この第４実施例においても、層間絶縁膜４２０は、下層側に位置する下層側層間絶縁膜４２１と、この下層側層間絶縁膜４２１の表面上に積層された上層側層間絶縁膜４２２との２層構造になっている。
【０１８２】
　図２６に示す構造が図２３と異なる点として、画素電極４４１が、上層側層間絶縁膜４２２の表面にスパッタ形成されたスパッタＩＴＯ膜４４６（導電性スパッタ膜）と、このスパッタＩＴＯ膜４４６の表面上に塗布成膜された塗布ＩＴＯ膜４４７（導電性透明塗布膜）との２層構造になっている点である。
【０１８３】
　従って、塗布ＩＴＯ膜４４７は、その下層側に位置するスパッタＩＴＯ膜４４６を介してドレイン領域４１６に電気的接続している。スパッタＩＴＯ膜４４６と塗布ＩＴＯ膜４４７とは、後述するように一括してパターニング形成されたも
のであるため、それらの形成領域は同一である。
【０１８４】
　この点以外の構造は図２３と同じであるので、図２３で用いた符号と同一符号を付して、その詳細な説明を省略する。
【０１８５】
　この第４実施例の構造においても、その平面的レイアウトは、第３実施例で説明した図２２と同一となるので、データ線Ｓｎ，Ｓｎ＋１…および走査線Ｇｍ，Ｇｍ＋１…は、それら自身がブラックマトリクスとして機能する。従って、工程数を増やさなくても高品位の表示を行うことができる。
【０１８６】
　第３実施例においてドレイン領域４１６にコンタクトする塗布ＩＴＯ膜４４７は、スパッタＩＴＯ膜に比較してのコンタクト抵抗が高い傾向にある。第４実施例では塗布ＩＴＯ膜４４７はあくまで、スパッタＩＴＯ膜４４６を介してドレイン領域４１６に電気的接続しているので、コンタクト抵抗が大きいという問題点を解消できる利点がある。
【０１８７】
　このようなアクティブマトリクス基板４０１の製造方法を、図２７（Ａ）〜（Ｅ）および図２８（Ａ）〜（Ｅ）を参照して説明する。ここで、図２７（Ａ）〜（Ｅ）は、第３実施例の工程を示す図２０（Ａ）〜（Ｄ）および図２４（Ａ）と同じであるので、その説明を省略する。また、図２８（Ｂ）（Ｃ）は、第３実施例の工程を示す図２４（Ｂ）（Ｃ）と同一である。
【０１８８】
　図２８（Ａ）は、図２８（Ｂ）の前工程としてのレジストパターン形成工程を示している。図２８（Ｂ）に示すソース電極４３１及びソース線を形成するために、図２８（Ａ）ではアルミニウム膜４６０をスパッタ法により形成している。その後、このアルミニウム膜４６０の上に、パターニングされたレジストマスク４６１を形成している。このレジスト膜４６１を用いてアルミニウム膜４６０をエッチングすることで、図２８（Ｂ）に示すようにソース電極４３１およびデータ線が形成される。
る。
【０１８９】
　次に、図２８（Ｃ）に示すように、下層側層間絶縁膜４２１の表面にシリコン酸化膜からなる上層側層間絶縁膜４２２をＣＶＤ法あるいはＰＶＤ法で形成する。
イオン注入と層間絶縁膜の形成後、３５０℃程度以下の適当な熱環境下にて数
十分から数時間の熱処理を施して注入イオンの活性化、および層間絶縁膜４２０
（下層側層間絶縁膜４２１および上層側層間絶縁膜４２２）の焼き締めを行う。次に、下層側層間絶縁膜４２１および上層側層間絶縁膜４２２のうち、ドレイン領域４１６に相当する位置にコンタクトホール４２２Ａを形成する。
【０１９０】
　次に、図２８（Ｄ）に示すように、下層側層間絶縁膜４２１および上層側層間絶縁膜４２２からなる層間絶縁膜４２０の表面全体にスパッタ法によりスパッタＩＴＯ膜４４６（導電性スパッタ膜）を形成する。
【０１９１】
　続いて、図２８（Ｅ）に示すように、スパッタＩＴＯ膜４４６の表面上に塗布
ＩＴＯ膜４４７（導電性透明塗布膜）を形成する。
【０１９２】
　この塗布ＩＴＯ膜４４７の形成にあたっては、第１〜第３実施例と同一のプロセス条件を採用できる。この第４実施例に表面側に塗布した液状またはペースト状の塗膜については、溶剤を乾燥、除去した後、熱処理装置内で熱処理を行う。このとき熱処理条件としては、たとえば、温度が２５０℃〜５００℃、好ましくは２５０℃〜４００℃の空気中あるいは酸素含有雰囲気中または非還元性雰囲気中で３０分から６０分の第１の熱処理（焼成）を行った後、温度が２００℃以上、好ましくは２００℃〜３５０℃の水素含有の還元性雰囲気中で３０分から６０分の第２の熱処理を行う。いずれの場合でも、第１の熱処理で安定化した皮膜が熱劣化しないように、第２の熱処理での処理温度は第１の熱処理での処理温度よりも低く設定する。このような熱処理を行うと、有機成分が除去されるとともに、塗膜はインジウム酸化物と錫酸化物の混合膜（塗布ＩＴＯ膜４４７）となる。その結果、膜厚が約５００オングストローム〜約２０００オングストロームの塗布ＩＴＯ膜４４７は、シート抵抗が１０2Ω／□〜１０4Ω／□で、光透過率が９０％以上となり、スパッタＩＴＯ膜４４６とともに十分な性能を備えた画素電極４４１を構成することができる。
【０１９３】
　しかる後に、基板温度が２００℃以下になるまで絶縁基板４１０を第２の熱処理を行った還元性雰囲気中または窒素ガスなどの非酸化性雰囲気中、あるいはその他の非酸化性雰囲気中に保持し、基板温度が２００℃以下になった以降、絶縁基板４１０を熱処理装置から大気中に取り出す。このように、絶縁基板４１０の温度が約２００℃以下に低下した後に大気にさらすのであれば、水素含有雰囲気下での第２の熱処理での還元により低抵抗化した皮膜が再び酸化してしまうことを防止できるので、シート抵抗の小さな塗布ＩＴＯ膜４４７を得ることができる。絶縁基板４１０を熱処理装置から大気中に取り出すときの温度は、塗布ＩＴＯ膜４４７の再酸化を防止するためには１００℃以下であることがより望ましい。塗布ＩＴＯ膜４４７の比抵抗は膜中の酸素欠陥が多い程低くなるので、大気中の酸素によって塗布ＩＴＯ膜４４７の再酸化が起きると比抵抗が増大するからである。
【０１９４】
　このようにしてスパッタＩＴＯ膜４４６および塗布ＩＴＯ膜４４７を形成した後、図２８（Ｅ）に示すようにレジストマスク４６２を形成し、それらを一括して王水系やＨＢｒなどのエッチング液で、またはＣＨ4などを用いたドライエッチングによりパターニングして、図２６に示すように、画素電極４４１を形成する。これにより、各画素領域４０２のそれぞれにＴＦＴが形成される。従って、走査線Ｇｍを介して供給される制御信号によってＴＦＴを駆動すれば、画素電極４４１と対向基板（図示せず。）との間に封入されている液晶には、データ線ＳｎからＴＦＴを介して画像情報が書き込まれ、所定の表示を行うことができる。
【０１９５】
　また本実施例では、画素電極４４１を形成するにあたっては塗布ＩＴＯ膜４４７を用いている。この塗布成膜法は段差被覆性に優れているので、図３９（Ｂ）に示すように、塗布ＩＴＯ膜４４７を構成するための液状またはペースト状の塗布材は、コンタクトホール４２２Ａに起因して生じたスパッタＩＴＯ膜４４６表面の凹凸などをスムーズに埋める。また、塗布材を絶縁基板４１０上に塗布すると、塗布ＩＴＯ膜４４７は凹部となっている部分ではその分厚く、凸部となっている部分ではその分薄く形成される。従って、データ線４３１に起因する凹凸も画素電極４４１の表面に反映されない。走査線４１５の上層側においても同様である。それ故、表面に段差のない平坦な画素電極４４１を形成できるので、ラビングを安定に行えるとともに、リバースチルトドメインの発生などを防止できる。よって、本発明によれば、表示品位が向上する。
【０１９６】
　一方図３９（Ａ）のように、画素電極をスパッタＩＴＯ膜４４６のみで形成すると、このスパッタＩＴＯ膜４４６が形成される面の段差にならってスパッタＩＴＯ膜４４６が形成されてしまう。スパッタＩＴＯ膜４４６の表面に形成される段差は、不安定なラビングとリバースチルトドメインの原因となって、表示品質を低下させてしまう。しかも、スパッタＩＴＯ膜４４６は、コンタクトホール４２２Ａを全て埋め込むように形成することが困難であるので、そこに開口部が形成されてしまう。この開口部の存在も、不安定なラビングとリバースチルトドメインの原因となる。従って、塗布ＩＴＯ膜４４７を形成することが有用である。
【０１９７】
　また、第４実施例のように、画素電極４４１とソース電極４３１とを異なる層間に形成することを目的に層間絶縁膜４２０を２層構造とした場合には、コンタクトホール４２２Ａのアスペクト比が大きくなるが、塗布ＩＴＯ膜４４７を用いると、平坦な画素電極４４１を形成できるという効果が顕著である。
【０１９８】
　また、スパッタＩＴＯ膜４４６は塗布ＩＴＯ膜４４７に比較してレジストマスクとの密着性が悪いという傾向にあるが、本実施例では、塗布ＩＴＯ膜４４７の表面にレジストマスク４６２を形成するので、パターニング精度が低くなるという問題点も生じない。それ故、高精細パターンをもつ画素電極４４１を構成できる。
【０１９９】
　（第５実施例）
　図２９は、本発明を適用した液晶表示用のアクティブマトリクス基板に区画形成されている画素領域の一部を拡大して示す平面図であり、図３０はそのＩＩＩ−ＩＩＩ′線に相当する位置での断面図である。なお、この第５実施例において、第４実施例と共通する部分については同一の符号を付してそれらの説明を省略する。
【０２００】
　図２９において、この第５実施例に係る液晶表示用のアクティブマトリクス基板４０１も、絶縁基板４１０上がデータ線４３１と走査線４１５とによって複数の画素領域４０２に区画形成され、各画素領域４０２の各々に対してはＴＦＴが形成されている。
【０２０１】
　この第５実施例の構造においても、その平面的レイアウトはスパッタＩＴＯ膜を除いて、第３，第４実施例で説明した図２２と同一となるので、データ線Ｓｎ，Ｓｎ＋１…および走査線Ｇｍ，Ｇｍ＋１…は、それら自身がブラックマトリクスとして機能する。従って、工程数を増やさなくても高品位の表示を行うことができる。
【０２０２】
　この第５実施例が第４実施例と相違する点は、スパッタＩＴＯ膜４５６と塗布ＩＴＯ膜４５７とは、後述するように別々にパターニング形成されたものであるため、それらの形成領域は相違し、塗布ＩＴＯ膜４５７の形成領域はスパッタＩＴＯ膜４５６の形成領域よりも広くなっている。
【０２０３】
　ここで、第４実施例のように、塗布ＩＴＯ膜とスパッタＩＴＯ膜とを同一の領域に形成する場合には、両ＩＴＯ膜を一括してパターニングすることができる。すなわち、レジストマスクは、それとの密着性のよい塗布ＩＴＯ膜の表面にのみ形成され、レジストマスクとの密着性のわるいスパッタＩＴＯ膜の表面に形する必要はなかった。それ故、高精細パターンを達成できる。
【０２０４】
　これに対して第５実施例の場合には、スパッタＩＴＯ膜の表面にもレジストマスクを形成する必要が生ずる。しかし、塗布ＩＴＯ膜がスパッタＩＴＯ膜の形成領域よりも広い領域に形成されている場合には、たとえスパッタＩＴＯ膜とレジストマスクとの密着性がわるくてパターニング精度が低くても、レジストマスクとの密着性がよい塗布ＩＴＯ膜のパターニング精度が最終的なパターンを規定するので、高精細パターンを達成できる。
【０２０５】
　このような構成のアクティブマトリクス基板４０１の製造方法は、第４実施例で説明した図２７（Ａ）〜図２７（Ｅ）に示す工程が共通し、さらに、図３１（Ａ）〜（Ｃ）の工程も共通する。そこで、以下の説明では、図３１（Ｄ）に示す工程以降の工程のみについて、図３１（Ｄ）〜（Ｆ）を参照して説明する。
【０２０６】
　図３１（Ｃ）では、下層側層間絶縁膜４２１の表面にシリコン酸化膜からなる上層側層間絶縁膜４２２が形成され、かつ、コンタクトホール４２２Ａが形成されている。
【０２０７】
　次に、図３１（Ｄ）に示すように、下層側層間絶縁膜４２１および上層側層間絶縁膜４２２からなる層間絶縁膜４２０の表面全体にスパッタ法によりＩＴＯ膜４５６（導電性スパッタ膜）を形成する。ここまでの工程も第４実施例と同様である。
【０２０８】
　但し、この第５実施例では、スパッタＩＴＯ膜４５６だけをまず王水系やＨＢｒなどのエッチング液、またはＣＨ4などを用いたドライエッチングによりパターニングする。すなわち、スパッタＩＴＯ膜４５６を形成した後、図３１（Ｄ）に示すように、レジストマスク４６４を形成し、それをパターニングする。このレジストマスク４６４を使用してスパッタＩＴＯ膜４５６をエッチングして、図３１（Ｅ）に示すように、画素電極４４１の形成予定領域よりも狭い領域にスパッタＩＴＯ膜４５６を残す。次にスパッタＩＴＯ膜４５６の表面側に塗布ＩＴＯ膜４５７（導電性透明塗布膜）を形成する。この塗布ＩＴＯ膜４５７の形成にあたっても、上述した各実施例にて説明した塗布材を用いることができる。
【０２０９】
　このようにして塗布ＩＴＯ膜４５７を形成した後、図３１（Ｆ）に示すように、レジストマスク４６２を形成し、それを王水系やＨＢｒなどのエッチング液、またはＣＨ4などを用いたドライエッチングによりパターニングして、図３０に示すように、画素電極４４１を形成する。
【０２１０】
　この第５実施例の構造においても、第４実施例の構造と同様の効果を奏することができる。特に、ドレイン領域４１６にコンタクトする塗布ＩＴＯ膜４５７は、スパッタＩＴＯ膜に比較してのコンタクト抵抗が高い傾向にあるが、第５実施例では塗布ＩＴＯ膜４５７はあくまで、スパッタＩＴＯ膜４５６を介してドレイン領域４１６に電気的接続しているので、コンタクト抵抗が大きいという問題点を解消できる利点がある。また、スパッタＩＴＯ膜４５６は薄くてよいため、たとえレジストマスク４６４との密着性が悪くても短時間のエッチングで済むので、パターニングに支障がない。また、パターニング精度の高い塗布ＩＴＯ膜４５７に対するパターニング精度が画素電極４０の最終的なパターン精度を規定するので、高精細パターンを達成できる。
【０２１１】
　（第６実施例）
　図３２は、本発明を適用した液晶表示用のアクティブマトリクス基板に区画形成されている画素領域の一部を拡大して示す平面図、図３３は、そのＩＶ−ＩＶ′線に相当する位置での断面図である。
【０２１２】
　この第６実施例の特徴的構造は、画素電極４４１は上層側層間絶縁膜４２２の表面に塗布成膜された塗布ＩＴＯ膜４６８（導電性透明塗布膜）から構成され、この塗布ＩＴＯ膜４６８は、下層側層間絶縁膜４２１の表面にスパッタ法により形成されたアルミニウム膜からなる中継電極４６６に対して、上層側層間絶縁膜４２２のコンタクトホール４２２Ａを介して電気的に接続されている。また、中継電極４６６は下層側層間絶縁膜４２１のコンタクトホール４２１Ｂを介してドレイン領域４１６に電気的に接続されている。従って、画素電極４４１は、その下層側に位置する中継電極４６６を介してドレイン領域４１６に電気的接続していることになる。
【０２１３】
　ここで、中継電極４６６はアルミニウム膜であり、光透過性がないので、開
口率を低下させないように、その形成領域はコンタクトホール４２１Ｂの内部および周囲に限定されている。
【０２１４】
　このような構成のアクティブマトリクス基板４０１の製造方法は、第４の実施例で説明した図２７（Ａ）〜図２７（Ｅ）に示す工程が共通する。そこで、以下の説明では、図２７（Ｅ）に示す工程の後に行う工程のみについて図３４（Ａ）〜（Ｄ）を参照して説明する。
【０２１５】
　図３４（Ａ）に示すように、下層側層間絶縁膜４２１のうち、ソース領域４１４およびドレイン領域４１６に相当する位置にコンタクトホール４２１Ａ，４２１Ｂを形成した後、ソース電極４３１およびデータ線を形成するためのアルミニウム膜４６０（導電性スパッタ膜／金属膜）をスパッタ形成する。次に、レジストマスク４７０を形成し、このレジストマスク４７０を用いてアルミニウム膜４６０をパターニングする。この結果、図３４（Ｂ）に示すように、ソース電極４３１、データ線、および中継電極４６６を同時形成する。
【０２１６】
　次に、図３４（Ｃ）に示すように、下層側層間絶縁膜４２１の表面にシリコン酸化膜からなる上層側層間絶縁膜４２２をＣＶＤ法あるいはＰＶＤ法で形成する。次に、上層側層間絶縁膜４２２のうち、中継電極４６６に相当する位置（ドレイン領域４１６に相当する位置）にコンタクトホール４２２Ａを形成する。
【０２１７】
　次に、図３４（Ｄ）に示すように、下層側層間絶縁膜４２１および上層側層間絶縁膜４２２からなる層間絶縁膜４２０の表面全体に塗布ＩＴＯ膜４６８（導電性透明塗布膜）を形成する。
【０２１８】
　この塗布ＩＴＯ膜４６８の形成にあたっても、上述した各実施例にて説明した塗布材を用いることができる。
【０２１９】
　このようにしてＩＴＯ膜４６８を形成した後、レジストマスク４６２を形成し、それをパターニングして、図３３に示すように、画素電極４４１を形成する。
【０２２０】
　この際にも、図３２からわかるように、データ線Ｓｎ，Ｓｎ＋１…および走査線Ｇｍ，Ｇｍ＋１…からなるブラックマトリクスを構成できる。しかも、画素領域４０２の開口率が高くなり、表面に段差のない平坦な画素電極４４１を形成できるので、ラビングを安定に行えるとともに、リバースチルトドメインの発生などを防止できる。
【０２２１】
　また、塗布ＩＴＯ膜４６８からなる画素電極４４１はスパッタＩＴＯ膜などに比較してドレイン領域４１６（シリコン膜）とのコンタクト抵抗が高い傾向にあるが、この第６の実施例では塗布ＩＴＯ膜４６８がスパッタ形成したアルミニウム膜からなる中継電極４６６を介してドレイン領域４１６に電気的接続しているので、コンタクト抵抗が大きいという問題点も解消できる。
【０２２２】
　なお、本実施例では中継電極４６６としてアルミニウムを用いたが、アルミニウムと高融点金属との２層膜を中継電極４６６に用いれば、塗布ＩＴＯ膜４６８とのコンタクト抵抗をより低く抑えることができる。すなわち、タングステンやモリブデンなどの高融点金属はアルミニウムに比して酸化されにくいため、酸素を多量に含む塗布ＩＴＯ膜４６８と接触しても酸化されることがない。それ故、中継電極４６６と塗布ＩＴＯ膜４６８とのコンタクト抵抗を低く保つことができる。
【０２２３】
　（第７実施例）
　図３５は、本発明を適用した液晶表示用のアクティブマトリクス基板に区画
形成されている画素領域の一部を拡大して示す平面図、図３６は、そのＶ−Ｖ′線に相当する位置での断面図である。
【０２２４】
　この第７実施例は、図１８及び図１９に示す第２実施例の構造を改良し、中継電極４８０により塗布ＩＴＯ膜４４１とドレイン領域４１６との電気的接続を確保した点に特徴がある。
【０２２５】
　図３５において、この第７実施例に係るアクティブマトリクス基板４０１も、絶縁基板４１０上がデータ線４３１と走査線４１５とによって複数の画素領域４０２に区画形成され、各画素領域４０２の各々に対してはＴＦＴ（画素スイッチング用の非線型素子）が形成されている。ここで、画素電極の平坦化やそのコンタクト抵抗の低減だけを目的とするのであれば、以下のように構成できる。
【０２２６】
　すなわち、図３６に示すように、第７実施例では、層間絶縁膜４２１は、１層のシリコン酸化膜だけからなっている。
【０２２７】
　塗布ＩＴＯ膜から成る画素電極４４１は、その下層側において層間絶縁膜４２１の表面にスパッタ法により形成されたアルミニウム膜（導電性スパッタ膜／金属膜）からなる中継電極４８０の表面側に形成されている。従って、画素電極４４１は中継電極４８０を介してドレイン領域４１６に電気的に接続されている。ここでも、中継電極４８０はアルミニウム膜であり、光透過性がないので、その形成領域はコンタクトホール４２１Ｂの内部およびその周囲のみに限定されている。
【０２２８】
　この第７実施例では、画素電極４４１はソース電極４３１と同一の層間に構成されているので、これらの電極同士が短絡しないように配置される。（図３５、図３６参照）
　このような構成のアクティブマトリクス基板４０１の製造方法は、第４実施例
で説明した図２７（Ａ）〜図２７（Ｅ）に示す工程が概ね共通する。そこで、以下の説明では、図２７（Ｅ）に示す工程の後に行う工程のみについて図３７（Ａ）〜図３７（Ｃ）を参照して説明する。
【０２２９】
　図３７（Ａ）に示すように、層間絶縁膜４２１のうち、ソース領域４１４およびドレイン領域４１６に相当する位置にコンタクトホール４２１Ａ，４２１Ｂを形成する。次に、ソース電極４３１およびデータ線を形成するためのアルミニウム膜４６０をスパッタ形成した後、レジストマスク４７０を形成する。次に、レジストマスク４７０を用いてアルミニウム膜４６０をパターニングして、図３７（Ｂ）に示すように、ソース電極４３１、データ線、および中継電極４８０を形成する。
【０２３０】
　次に、図３７（Ｃ）に示すように、層間絶縁膜４２１の表面側全体に塗布ＩＴ
Ｏ膜４８２（導電性透明塗布膜）を形成する。この塗布ＩＴＯ膜４８２を形成するにあたっても、上述した各実施例の塗布材を用いることができる。
【０２３１】
　このようにして塗布ＩＴＯ膜４８２を形成した後、レジストマスク４８４を形成し、それを用いてＩＴＯ膜４８２をパターニングして、図３６に示すように、画素電極４４１を形成する。
【０２３２】
　この第７実施例でも画素電極４４１を形成するにあたっては、段差被覆性に優れている塗布成膜法を用いるため、表面に段差のない平坦な画素電極４４１を形成できる。従って、ラビングを安定に行えるとともに、リバースチルトドメインの発生などを防止できる。また、中継電極が介在することで、塗布成膜法により形成したＩＴＯ膜からなる画素電極４４１とドレイン領域４１６とのコンタクト抵抗が高くなる問題を解消できる。
【０２３３】
　なお、本発明は上記実施例に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。
【０２３４】
　例えば、第６，第７実施例では、工程数を最小限とするという観点から中継電極４６６，４８０をソース電極４３１およびデータ線と同時形成してそれらと同一材質からなる金属膜（アルミニウム膜）から構成した。これに代えて、図３８（Ａ）に示すように、層間絶縁膜４２０を下層側層間絶縁膜４２１および上層側層間絶縁膜４２２から構成した場合に、塗布成膜により形成したＩＴＯ膜からなる画素電極４４１および導電性スパッタ膜から形成した中継電極４８６の双方を、上層側層間絶縁膜４２２の表面上に形成してもよい。このように構成した場合には、第６実施例と違って、画素電極４４１の形成領域を拡張できるので、デー
タ線および走査線をブラックマトリクスとして利用できる。また、中継電極４
８６（導電性スパッタ膜）をソース電極４３１と異なる工程で形成することにな
るので、その材質についてはソース電極４３１と同一の金属材料、あるいは異な
る材料のいずれであってもよい。
【０２３５】
　また、第６，第７実施例ではいずれも、層間絶縁膜のコンタクトホールの存在が画素電極の表面形状に影響を及ぼしやすいプレーナ型のＴＦＴを例に説明したが、逆スタガ型等のＴＦＴに本発明を適用することも可能である。特に、凹凸のある領域の上に画素電極を形成せざるを得ない場合に、本発明のように塗布成膜により形成した導電性透明塗布膜を用いた画素電極を形成すれば、かかる凹凸が画素電極の表面形状に及ぼす影響を除去することができる。
【０２３６】
　たとえば、図３８（Ｂ）に示す逆スタガ型のＴＦＴにおいて、画素電極４４１に塗布ＩＴＯ膜を用いれば、画素電極４４１表面の平坦化を図ることができる。図３８（Ｂ）に示すＴＦＴでは、絶縁基板４１０の表面側に下地保護膜４１１、ゲート電極４１５、ゲート絶縁膜４１３、チャネル領域４１７を構成する真性のアモルファスシリコン膜、およびチャネル保護用の絶縁膜４９０がこの順序で積層されている。チャネル保護用の絶縁膜４９０の両側には高濃度Ｎ型のアモルファスシリコン膜がソース・ドレイン領域４１４、４１６が構成され、これらのソース・ドレイン領域４１４、４１６の表面にはクロム、アルミニウム、チタンなどのスパッタ膜からなるソース電極４３１および中継電極４９２が構成されている。さらに、それらの表面側には層間絶縁膜４９４および画素電極４４１が構成されている。ここで、画素電極４４１は塗布ＩＴＯ膜から構成されているので、表面が平坦である。また、画素電極４４１は、層間絶縁膜４４１のコンタクトホールを介して中継電極４９６に電気的接続している。すなわち、画素電極４４１は、スパッタ膜からなる中継電極４９６を介してドレイン領域４１６に電気接続しているため、塗布ＩＴＯ膜からなる画素電極４４１はドレイン領域４１６（シリコン膜）とのコンタクト抵抗が高いという問題を解消できる。さらに、画素電極４４１は、ソース電極４３１と異なる層間に構成されているため、これらの電極が短絡することがない。それ故、画素電極４４１がデータ線や走査線（図示せず）に被さる位まで画素電極４４１を広い領域に形成できるので、データ線や走査線自身をブラックマトリクスとして利用できるとともに、画素領域の開口率を高めることができる。
【０２３７】
　さらに画素電極を形成するにあたって、液状の塗布材から塗布ＩＴＯ膜を形成するためスピンコート法を用いたが、ペースト状の塗布材を用いれば印刷法を用いて塗布ＩＴＯ膜を形成することができる。さらに、ペースト状の塗布材を用いればスクリーン印刷を利用することもできるので、画素電極を形成すべき領域のみにペースト状の塗布材を印刷し、それに乾燥、熱処理を行ったものをそのまま画素電極として用いてもよい。この場合にはエッチングによるＩＴＯ膜に対するパターニングが不要であるため、製造コストを大幅に低減できるという利点がある。
【０２３８】
　なお、第２実施例〜第７実施例は、画素電極のみを塗布膜にて形成する例を説明したが、第１実施例にて説明した通り、画素電極以外の絶縁層、導電層、半導体層のいずれかを塗布膜にて形成できることは言うまでもない。
【０２３９】
　（第８実施例）
　上述の実施例の液晶表示装置を用いて構成される電子機器は、図４０に示す表示情報出力源１０００、表示情報処理回路１００２、表示駆動回路１００４、液晶パネルなどの表示パネル１００６、クロック発生回路１００８及び電源回路１０１０を含んで構成される。表示情報出力源１０００は、ＲＯＭ、ＲＡＭなどのメモリ、テレビ信号を同調して出力する同調回路などを含んで構成され、クロック発生回路１００８からのクロックに基づいて、ビデオ信号などの表示情報を出力する。表示情報処理回路１００２は、クロック発生回路１００８からのクロックに基づいて表示情報を処理して出力する。この表示情報処理回路１００２は、例えば増幅・極性反転回路、相展開回路、ローテーション回路、ガンマ補正回路あるいはクランプ回路等を含むことができる。表示駆動回路１００４は、走査側駆動回路及びデータ側駆動回路を含んで構成され、液晶パネル１００６を表示駆動する。電源回路１０１０は、上述の各回路に電力を供給する。
【０２４０】
　このような構成の電子機器として、図４１に示す液晶プロジェクタ、図４２に示すマルチメディア対応のパーソナルコンピュータ（ＰＣ）及びエンジニアリング・ワークステーション（ＥＷＳ）、図４３に示すページャ、あるいは携帯電話、ワードプロセッサ、テレビ、ビューファインダ型又はモニタ直視型のビデオテープレコーダ、電子手帳、電子卓上計算機、カーナビゲーション装置、ＰＯＳ端末、タッチパネルを備えた装置などを挙げることができる。
【０２４１】
　図４１に示す液晶プロジェクタは、透過型液晶パネルをライトバルブとして用いた投写型プロジェクタであり、例えば３板プリズム方式の光学系を用いている。　図４１において、プロジェクタ１１００では、白色光源のランプユニット１１０２から射出された投写光がライトガイド１１０４の内部で、複数のミラー１１０６および２枚のダイクロイックミラー１１０８によってＲ、Ｇ、Ｂの３原色に分けられ、それぞれの色の画像を表示する３枚の液晶パネル１１１０Ｒ、１１１０Ｇおよび１１１０Ｂに導かれる。そして、それぞれの液晶パネル１１１０Ｒ、１１１０Ｇおよび１１１０Ｂによって変調された光は、ダイクロイックプリズム１１１２に３方向から入射される。ダイクロイックプリズム１１１２では、レッドＲおよびブルーＢの光が９０°曲げられ、グリーンＧの光が直進するので各色の画像が合成され、投写レンズ１１１４を通してスクリーンなどにカラー画像が投写される。
【０２４２】
　図４２に示すパーソナルコンピュータ１２００は、キーボード１２０２を備えた本体部１２０４と、液晶表示画面１２０６とを有する。
【０２４３】
　図４３に示すページャ１３００は、金属製フレーム１３０２内に、液晶表示基板１３０４、バックライト１３０６ａを備えたライトガイド１３０６、回路基板１３０８、第１，第２のシールド板１３１０，１３１２、２つの弾性導電体１３１４，１３１６、及びフィルムキャリアテープ１３１８を有する。２つの弾性導電体１３１４，１３１６及びフィルムキャリアテープ１３１８は、液晶表示基板１３０４と回路基板１３０８とを接続するものである。
【０２４４】
　ここで、液晶表示基板１３０４は、２枚の透明基板１３０４ａ，１３０４ｂの間に液晶を封入したもので、これにより少なくともドットマトリクス型の液晶表示パネルが構成される。一方の透明基板に、図４０に示す駆動回路１００４、あるいはこれに加えて表示情報処理回路１００２を形成することができる。液晶表示基板１３０４に搭載されない回路は、液晶表示基板の外付け回路とされ、図４３の場合には回路基板１３０８に搭載できる。
【０２４５】
　図４３はページャの構成を示すものであるから、液晶表示基板１３０４以外に回路基板１３０８が必要となるが、電子機器用の一部品として液晶表示装置が使用される場合であって、透明基板に表示駆動回路などが搭載される場合には、その液晶表示装置の最小単位は液晶表示基板１３０４である。あるいは、液晶表示基板１３０４を筺体としての金属フレーム１３０２に固定したものを、電子機器用の一部品である液晶表示装置として使用することもできる。さらに、バックライト式の場合には、金属製フレーム１３０２内に、液晶表示基板１３０４と、バックライト１３０６ａを備えたライトガイド１３０６とを組み込んで、液晶表示装置を構成することができる。これらに代えて、図４４に示すように、液晶表示基板１３０４を構成する２枚の透明基板１３０４ａ，１３０４ｂの一方に、金属の導電膜が形成されたポリイミドテープ１３２２にＩＣチップ１３２４を実装したＴＣＰ（Ｔａｐｅ　Ｃａｒｒｉｅｒ　Ｐａｃｋａｇｅ）１３２０を接続して、電子機器用の一部品である液晶表示装置として使用することもできる。
【図面の簡単な説明】
【０２４６】
【図１】本発明の第１実施例に用いる塗布膜形成装置の構成図である。
【図２】本発明の第１実施例に用いる他の塗布膜形成装置の構成図である。
【図３】コプレナ型ＴＦＴの断面図である。
【図４】逆スタガ型ＴＦＴの断面図である。
【図５】本発明の第１実施例に用いるインライン型の塗布膜形成装置の構成図である。
【図６】本発明の第１実施例に用いる他のインライン型の塗布膜形成装置の構成図である。
【図７】本発明の第１実施例に用いる塗布シリコン膜形成装置の構成図である。
【図８】本発明の第１実施例に用いる他の塗布シリコン膜形成装置の構成図である。
【図９】塗布ＩＴＯ膜表面への金属メッキ方法を説明するフローチャートである。
【図１０】本発明による不純物含有絶縁層を用いたコプレナ型ＴＦＴの製造過程の断面図である。
【図１１】図１１は、本発明による不純物含有絶縁層を用いた逆スタガ型ＴＦＴの製造過程の断面図である。
【図１２】図１２は、本発明の第１実施例に用いる液体塗布装置の構成図である。
【図１３】図１３は、図１２の液体塗布装置でのスピンコート後の状態を示す概略説明図である。
【図１４】本発明による他の液体塗布装置の構成図である。
【図１５】図１４に示す液体塗布装置の部分拡大図である。
【図１６】図１４に示す液体塗布装置の部分拡大図である。
【図１７】液晶表示装置を構成するＴＦＴ基板を示す図である。
【図１８】本発明の第２実施例に係る液晶表示装置用アクティブマトリクス基板に区画形成されている画素領域の一部を拡大して示す平面図である。
【図１９】図１８のＩ−Ｉ′線に相当する位置で切断した断面図である。
【図２０】図２０（Ａ）〜図２０（Ｄ）は、図１９に示すアクティブマトリクス基板の製造方法を示す断面図である。
【図２１】図２０に示す工程以降に行う各工程を示す断面図である。
【図２２】本発明の第３実施例に係る液晶表示装置用アクティブマトリクス基板に区画形成されている画素領域の一部を拡大して示す平面図である。
【図２３】図２２のＩＩ−ＩＩ′線に相当する位置での断面図である。
【図２４】図２２に示すアクティブマトリクス基板を製造するにあたって、図２０に示す工程以降に行う各工程を示す断面図である。
【図２５】図２５（Ａ）、（Ｂ）は、比較例及び本発明の実施例のコンタクトホール付近をそれぞれ拡大して示す縦断面図である。
【図２６】図２２のＩＩ−ＩＩ′線に相当する位置で切断した本発明の第４実施例の構造を示す縦断面図である。
【図２７】図２７（Ａ）〜図２７（Ｅ）は、図２６に示すアクティブマトリクス基板の製造方法を示す断面図である。
【図２８】図２８（Ａ）〜図２８（Ｅ）は、図２７の工程に引き続き実施される工程を示す断面図である。
【図２９】本発明の第５実施例に係る液晶表示用アクティブマトリクス基板に区画形成されている画素領域の一部を拡大して示す平面図である。
【図３０】図２９のＩＩＩ−ＩＩＩ′線に相当する位置での断面図である。
【図３１】図３１（Ａ）〜図３１（Ｆ）は、図２９に示すアクティブマトリクス基板を製造するにあたって、図２７に示す工程以降に行う各工程を示す断面図である。
【図３２】本発明の第６実施例に係る液晶表示用アクティブマトリクス基板に区画形成されている画素領域の一部を拡大して示す平面図である。
【図３３】図３２のＩＶ−ＩＶ′線に相当する位置での断面図である。
【図３４】図３４（Ａ）〜図３４（Ｄ）は、図３２に示すアクティブマトリクス基板を製造するにあたって、図２７に示す工程以降に行う各工程を示す断面図である。
【図３５】図３５は、本発明の第７実施例に係る液晶表示用アクティブマトリクス基板に区画形成されている画素領域の一部を拡大して示す平面図である。
【図３６】図３５のＶ−Ｖ′線に相当する位置での断面図である。
【図３７】図３７（Ａ）〜図３７（Ｃ）は、図３５に示すアクティブマトリクス基板を製造するにあたって、図２７に示す工程以降に行う各工程を示す断面図である。
【図３８】図３８（Ａ）（Ｂ）は、その他の実施の形態に係る液晶表示用アクティブマトリクス基板の説明図である。
【図３９】図３９（Ａ）、（Ｂ）は、比較例及び本願発明の実施例のコンタクトホール付近をそれぞれ拡大して示す縦断面図である。
【図４０】本発明の第８実施例に係る電子機器に含まれる液晶表示装置を示すブロック図である。
【図４１】図４０の液晶表示装置を用いた電子機器の一例であるプロジェクタの概略断面図である。
【図４２】電子機器の他の一例であるパーソナルコンピュータの概略説明図である。
【図４３】電子機器のさらに他の一例であるページャの組立分解斜視図である。
【図４４】ＴＣＰを有する液晶表示装置を示す概略説明図である。
【符号の説明】
【０２４７】
１０，３０　ガラス基板、　１２，３２　下地絶縁膜、　１４　多結晶シリコン膜、
１４Ｓ，３３Ｓ，３８Ｓ　ソース領域、　１４Ｄ，３３Ｄ，３８Ｄ　ドレイン領域、
１４Ｃ，３３Ｃ，３８Ｃ　チャネル領域、　１６，３６　ゲート絶縁膜、
１８，３４，３５　ゲート電極、　２０　層間絶縁膜、　２２　画素電極、
２４，４４　ソース線、　２６　保護膜、　４２　金属配線層、
４６　チャネル保護膜、　６１　ＴＦＴ、　６２　画素電極（ＩＴＯ）
【図１】
2004145333.tif 000003
【図２】
2004145333.tif 000004
【図３】
2004145333.tif 000005
【図４】
2004145333.tif 000006
【図５】
2004145333.tif 000007
【図６】
2004145333.tif 000008
【図７】
2004145333.tif 000009
【図８】
2004145333.tif 000010
【図９】
2004145333.tif 000011
【図１０】
2004145333.tif 000012
【図１１】
2004145333.tif 000013
【図１２】
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【図１３】
2004145333.tif 000015
【図１４】
2004145333.tif 000016
【図１５】
2004145333.tif 000017
【図１６】
2004145333.tif 000018
【図１７】
2004145333.tif 000019
【図１８】
2004145333.tif 000020
【図１９】
2004145333.tif 000021
【図２０】
2004145333.tif 000022
【図２１】
2004145333.tif 000023
【図２２】
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【図２３】
2004145333.tif 000025
【図２４】
2004145333.tif 000026
【図２５】
2004145333.tif 000027
【図２６】
2004145333.tif 000028
【図２７】
2004145333.tif 000029
【図２８】
2004145333.tif 000030
【図２９】
2004145333.tif 000031
【図３０】
2004145333.tif 000032
【図３１】
2004145333.tif 000033
【図３２】
2004145333.tif 000034
【図３３】
2004145333.tif 000035
【図３４】
2004145333.tif 000036
【図３５】
2004145333.tif 000037
【図３６】
2004145333.tif 000038
【図３７】
2004145333.tif 000039
【図３８】
2004145333.tif 000040
【図３９】
2004145333.tif 000041
【図４０】
2004145333.tif 000042
【図４１】
2004145333.tif 000043
【図４２】
2004145333.tif 000044
【図４３】
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【図４４】
2004145333.tif 000046