(57)【要約】【課題】電子部品が絶縁膜に埋設され、また電子部品及び絶縁膜に形成されたビアホールを介して複数の電子部品が相互接続された構造を有し、かつ簡易な方法により製造することができる電子部品実装構造を提供する。【解決手段】所定の配線パターン３２ａを備えた配線基板３０と、配線パターン３２ａに、素子形成面の接続端子１０ａがフリップチップ実装された電子部品２０と、電子部品２０を被覆する絶縁膜３４ａと、接続端子１０ａの上の電子チップ２０及び絶縁膜３４ａの所定部に形成されたビアホール３６と、絶縁膜３４ａ上に形成され、ビアホール３６を介して、接続端子１０ａに接続された上側配線パターン３２ｂとを含む。【選択図】  図１０
2004186422.tif 000002
【特許請求の範囲】
【請求項１】
所定の配線パターンを備えた配線基板と、
前記配線パターンに、電子部品の素子形成面の接続端子がフリップチップ接続された前記電子部品と、
前記電子部品を被覆する絶縁膜と、
前記接続端子の上の前記電子部品及び前記絶縁膜の所定部に形成されたビアホールと、
前記絶縁膜上に形成され、前記ビアホールを介して、前記接続端子に接続された上側配線パターンとを有することを特徴とする電子部品実装構造。
【請求項２】
前記電子部品及び前記絶縁膜に形成されたビアホールの側面は、連続した同一面となっていることを特徴とする請求項１に記載の電子部品実装構造。
【請求項３】
所定の配線パターンを備えた配線基板と、
前記配線パターンに、電子部品の素子形成面の接続端子がフリップチップ接続されていると共に、前記電子部品に形成された第１ビアホールを介して前記接続端子に接続された貫通電極を背面に備えた前記電子部品と、
前記電子部品を被覆する絶縁膜と、
前記貫通電極上の前記絶縁膜の所定部に形成された第２ビアホールと、
前記絶縁膜上に形成され、前記第２ビアホールを介して、前記貫通電極に接続された上側配線パターンとを有することを特徴とする電子部品実装構造。
【請求項４】
前記電子部品に形成された前記ビアホールの底部以外の側面部は、無機絶縁膜により被覆されていることを特徴とする請求項１乃至３のいずれか一項に記載の電子部品実装構造。
【請求項５】
前記電子部品は、厚みが１５０μｍ程度以下の半導体チップであることを特徴とする請求項１乃至４のいずれか一項に記載の電子部品実装構造。
【請求項６】
前記配線基板の配線パターンの上に形成された、前記電子部品、前記絶縁膜及び前記上側配線パターンと同一の構造体が、前記上側配線パターンの上にｎ回（ｎは１以上の整数）繰り返されて多層化されて形成されており、複数の前記電子部品が前記ビアホールを介して相互接続されていることを特徴とする請求項１乃至５のいずれか一項に記載の電子部品実装構造。
【請求項７】
前記上側配線パターンに上側電子部品の接続端子がフリップチップ接続されていることを特徴とする請求項１乃至６のいずれか一項に記載の電子部品実装構造。
【請求項８】
ベース基板の上又は上方に形成された配線パターンに、素子形成面に接続端子を備えた電子部品の該接続端子をフリップチップ接続する工程と、
前記電子部品を被覆する絶縁膜を形成する工程と、
前記絶縁膜の上面所定部から前記電子部品の素子形成面までをエッチングすることにより、前記接続端子に到達する深さのビアホールを形成する工程と、
前記ビアホールを介して、前記接続端子に接続される上側配線パターンを前記絶縁膜上に形成する工程とを有することを特徴とする電子部品実装構造の製造方法。
【請求項９】
ベース基板の上又は上方に形成された配線パターンに、素子形成面に接続端子を備え、かつ背面に第１ビアホールを介して前記接続端子に接続された貫通電極を備えた電子部品の該接続端子をフリップチップ接続する工程と、
前記電子部品を被覆する絶縁膜を形成する工程と、
前記貫通電極上の前記絶縁膜の所定部をエッチングすることにより、前記貫通電極に到達する深さの第２ビアホールを形成する工程と、
前記第２ビアホールを介して、前記貫通電極に接続される上側配線パターンを前記絶縁膜上に形成する工程とを有することを特徴とする電子部品実装構造の製造方法。
【請求項１０】
前記ビアホールを形成する工程において、ＲＩＥ又はレーザにより前記絶縁膜及び前記電子部品をエッチングすることを特徴とする請求項８に記載の電子部品実装構造の製造方法。
【請求項１１】
前記上側配線パターンを形成する工程は、
前記ビアホールを含む所定部に開口部を有するレジスト膜を前記絶縁膜上に形成する工程と、
前記配線パターンと該配線パターンに接続された前記電子部品の接続端子とをめっき給電層に利用した電解めっきにより、前記ビアホールの底部に露出する接続端子から上側に向けてめっきを施して、前記ビアホールと前記レジスト膜の開口部に導電膜パターンを形成する工程と、
前記レジスト膜を除去して前記上側配線パターンを得る工程とを含むことを特徴とする請求項８又は１０に記載の電子部品実装構造の製造方法。
【請求項１２】
前記ビアホールを形成する工程の後であって、前記上側配線を形成する工程の前に、
前記ビアホールの内面及び前記絶縁膜上に無機絶縁膜を形成する工程と、
前記ビアホールの底部の前記無機絶縁膜を除去して、前記ビアホールの底部に前記接続端子を露出させる工程とをさらに有することを特徴とする請求項８又は１０に記載の電子部品実装構造の製造方法。
【請求項１３】
前記電子部品を配線パターンにフリップチップ接続する工程から前記上側配線パターンを形成する工程までをｎ回（ｎは１以上の整数）繰り返すことに基づいて、複数の電子部品が３次元的に多層化されて前記ビアホールを介して相互接続された構造を形成することを特徴とする請求項８乃至１２のいずれか一項に記載の電子部品実装構造の製造方法。
【請求項１４】
前記上側配線パターンを形成する工程の後に、前記上側配線パターンに、接続端子を有する上側電子部品の該接続端子をフリップチップ接続する工程をさらに有することを特徴とする請求項８乃至１３のいずれか一項に記載の電子部品実装構造の製造方法。
【請求項１５】
前記電子部品は、厚みが１５０μｍ程度以下の半導体チップであることを特徴とする請求項８乃至１４のいずれか一項に記載の電子部品実装構造の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は電子部品実装構造及びその製造方法に係り、より詳しくは、複数の電子部品が絶縁膜に埋設された状態で相互接続された構造を有する電子部品実装構造及びその製造方法に関する。
【０００２】
【従来の技術】
マルチメディア機器を実現するためのキーテクノロジーであるＬＳＩ技術はデータ伝送の高速化、大容量化に向かって着実に開発が進んでいる。これに伴って、ＬＳＩと電子機器とのインターフェイスとなる実装技術の高密度化が進められている。
【０００３】
さらなる高密度化の要求から、配線基板上に複数の半導体チップを３次元的に積層して実装したマルチチップパッケージ（半導体装置）が開発されている。その一例として、配線基板上に複数の半導体チップが絶縁膜に埋設された状態で３次元的に実装され、かつ絶縁膜に形成されたビアホール及び配線パターンを介して複数の半導体チップが相互接続された構造を有する半導体装置がある。（例えば、特許文献１、２及び３）。
【０００４】
【特許文献１】
特開２００１−１９６５２５号公報
【特許文献２】
特開２００１−１７７０４５号公報
【特許文献３】
特開２０００−３２３６４５号公報
【０００５】
【発明が解決しようとする課題】
近年、さらなる高密度化実装に対応するために、複数の半導体チップが絶縁膜に埋設されて実装され、かつ半導体チップと絶縁膜とに形成されたビアホールを介して複数の半導体チップが相互接続された構造が検討されている。上記した特許文献１〜３は、いずれも絶縁膜に形成されたビアホールを介して複数の半導体チップが相互接続されている構造に関するものであって、上記したような実装構造に関しては何ら考慮されていない。
【０００６】
本発明は以上の課題を鑑みて創作されたものであり、電子部品が絶縁膜に埋設され、かつ電子部品及び絶縁膜に形成されたビアホールを介して複数の電子部品が相互接続された構造を有し、かつ簡易な方法により製造することができる電子部品実装構造及びその製造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】
上記課題を解決するため、本発明は電子部品実装構造に係り、所定の配線パターンを備えた配線基板と、前記配線パターンに、電子部品の素子形成面の接続端子がフリップチップ接続された前記電子部品と、前記電子部品を被覆する絶縁膜と、前記接続端子の上の前記電子部品及び前記絶縁膜の所定部に形成されたビアホールと、前記絶縁膜上に形成され、前記ビアホールを介して、前記接続端子に接続された上側配線パターンとを有することを特徴とする。
【０００８】
本発明の電子部品実装構造では、まず、配線基板の配線パターンに電子部品（半導体チップなど）の接続端子がフリップチップ接続される。その後、電子部品を被覆する絶縁膜が形成される。続いて、接続端子上の電子部品及び絶縁膜の所定部がＲＩＥやレーザにより連続的にエッチングされて、接続端子が露出するビアホールが形成される。その後に、電子部品と絶縁膜とに形成されたビアホールを介して接続端子に接続される上側配線パターンが絶縁膜上に形成される。
【０００９】
このように、本発明の電子部品実装構造では、例えば、絶縁膜と電子部品とに一回のエッチングで連続的にビアホールが形成され、しかも接続端子にビアホールを介して接続されて絶縁膜上に延びる上側配線パターンは一回の電解めっきにより形成される。すなわち、本発明の電子部品実装構造は極めて簡易な製造方法により製造されるため、その製造コストが低減される共に、製造納期の遅延が防止される。
【００１０】
本発明の一つの好適な態様では、前記電子部品として、その厚みが１５０μｍ程度以下に薄型化された半導体チップが用いられる。また、前記配線パターンの上に形成された、前記電子部品、前記絶縁膜、及び前記上側配線パターンと同一の構造体が、前記上側配線パターンの上にｎ回（ｎは１以上の整数）繰り返されて多層化されて形成されており、複数の前記電子部品が前記ビアホールを介して相互接続されているようにしてもよい。
【００１１】
この場合、電子部品実装構造をそのトータルの厚みを薄くすることができるので、高密度化に対応することができる。さらには、上下の電子部品を垂直方向の配線で相互接続を行なうようにしたので、ワイヤで結線する場合や横方向の配線引き回しを伴って配線する場合より配線長を短くすることができる。これにより、高周波用途の電子部品では信号速度の高速化に対応できるようになる。
【００１２】
また、上記した課題を解決するため、本発明は電子部品実装構造の製造方法に係り、ベース基板の上又は上方に形成された配線パターンに、素子形成面に接続端子を備えた電子部品の該接続端子をフリップチップ接続する工程と、前記電子部品を被覆する絶縁膜を形成する工程と、前記絶縁膜の上面所定部から前記電子部品の素子形成面までをエッチングすることにより、前記接続端子に到達する深さのビアホールを形成する工程と、前記ビアホールを介して、前記接続端子に接続される上側配線パターンを前記絶縁膜上に形成する工程とを有することを特徴とする。
【００１３】
本発明の電子部品実装構造の製造方法を用いることにより、上記したように本発明の電子部品実装構造を極めて簡易に製造することができる。
【００１４】
本発明の一つの好適な態様では、前記上側配線パターンを形成する工程は、前記ビアホールを含む所定部に開口部を有するレジスト膜を前記絶縁膜上に形成する工程と、前記配線パターンと該配線パターンに接続された前記電子部品の接続端子とをめっき給電層に利用した電解めっきにより、前記ビアホールの底部に露出する接続端子から上側に向けてめっきを施して、前記ビアホールと前記レジスト膜の開口部に導電膜パターンを形成する工程と、前記レジスト膜を除去して前記上側配線パターンを得る工程とを有する。
【００１５】
このようにすることにより、ビアホール内とレジスト膜の開口部に導電膜パターンを形成する工程において、ビアホールの底部に露出する接続端子から上側に向けて順次めっきが施されて導電膜パターンが形成されるため、ビアホール内にボイドが発生することなく導電膜が埋め込まれて形成される。従って、電子部品の接続端子と上側配線パターンとのビアホールを介した電気的な接続の信頼性を向上させることができるので、電子部品実装構造の製造歩留りを向上させることができる。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態について、添付の図面を参照して説明する。
【００１７】
（第１の実施の形態）
図１〜図４は本発明の第１実施形態の電子部品実装構造の製造方法を順に示す断面図である。本発明の第１実施形態の電子部品実装構造の製造方法は、まず、図１（ａ）に示すように、所定の素子や多層配線（不図示）などが形成された半導体ウェハ１０を用意する。この半導体ウェハ１０の素子形成面にはＡｌなどからなる接続パッド１０ａが露出して設けられている。その後、図１（ｂ）に示すように、半導体ウェハ１０の素子不形成面（背面）を研削することにより、半導体ウェハ１０の厚みを１５０μｍ程度以下にする。
【００１８】
次いで、図１（ｃ）に示すように、接続パッド１０ａの所定部に対応する部分に開口部１２ａを有するレジスト膜１２を半導体ウェハ１０の背面に形成する。続いて、このレジスト膜１２をマスクにして半導体ウェハ１０をその背面側からＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）によりエッチングすることにより、半導体ウェハ１０の素子形成面側の接続パッド１０ａに到達する深さのビアホール１０ｂを形成する。
【００１９】
次いで、図１（ｄ）に示すように、レジスト膜１２を除去した後に、半導体チップ１０のビアホール１０ｂ内面及び背面にＣＶＤなどによりシリコン酸化膜などの無機絶縁膜１４を形成する。続いて、ビアホール１０ｂの底部の無機絶縁膜１４をレーザなどにより除去することにより、ビアホール１０ｂの底部に接続パッド１０ａを露出させる（図１（ｄ）のＡで示す部分）。無機絶縁膜１４は、ビアホール１０ｂ内に充填される導電体と半導体ウェハ１０とを絶縁するために形成される。
【００２０】
次いで、図２（ａ）に示すように、半導体ウェハ１０のビアホール１０ｂ内面及び背面に無電解めっきやスパッタ法によりシードＣｕ膜（不図示）を形成し、ビアホール１０ｂを含む所定部に開口部１２ａを有するレジスト膜１２をシードＣｕ膜上に形成する。続いて、このシードＣｕ膜をめっき給電層に利用した電解めっきにより、ビアホール１０ｂ内及びレジスト膜１２の開口部１２ａにＣｕ膜パターン１６ａを形成する。
【００２１】
次いで、図２（ｂ）に示すように、レジスト膜１２を除去した後に、Ｃｕ膜パターン１６ａをマスクにしてシードＣｕ膜をエッチングすることにより、ビアホール１０ｂを介して接続パッド１０ａに接続された貫通電極１６とする。その後に、図２（ｃ）に示すように、半導体ウェハ１０をダイシングすることにより、個片化された半導体チップ２０を得る。半導体チップ２０の接続パッド１０ａに接続されたバンプ１１は半導体ウェハ１０がダイシングされる前又は後に形成される。接続パッド１０ａ及びバンプ１１は接続端子の一例である。なお、半導体チップ２０の他に、コンデンサ部品などの各種電子部品を使用することができる。
【００２２】
次いで、図３（ａ）に示すように、半導体チップ２０が実装される配線基板４０を用意する。この配線基板４０では、樹脂などから構成されるベース基板３０にスルーホール３０ａが設けられていて、その内面にベース基板３０上の第１配線パターン３２に繋がるスルーホールめっき層３０ｂが形成され、その孔は樹脂体３０ｃで埋め込まれている。
【００２３】
また、第１配線パターン３２上にはビアホール３４ｘを有する第１層間絶縁膜３４が形成されている。さらに、第１層間絶縁膜３４上にはビアホール３４ｘを介して第１配線パターン３２に接続された第２配線パターン３２ａが形成されている。
【００２４】
続いて、図３（ｂ）に示すように、このような配線基板４０の第２配線パターン３２ａに前述した半導体チップ２０のバンプ１１をフリップチップ接続する。その後に、半導体チップ２０と第２配線パターン３２ａ及び第１層間絶縁膜３４との隙間にアンダーフィル樹脂１８を充填する。
【００２５】
次いで、半導体チップ２０を被覆する第２層間絶縁膜３４ａを形成する。続いて、半導体チップ２０の貫通電極１６上の第２層間絶縁膜３４ａの所定部をレーザなどによりエッチングして貫通電極１６の上面に到達する深さのビアホール３４ｙを形成する。
【００２６】
続いて、図３（ｃ）に示すように、前述した半導体ウェハ１０のビアホール１０ｂに貫通電極１６を形成する方法と同様な方法（セミアディティブ法など）により、ビアホール３４ｙを介して貫通電極１６に接続された第３配線パターン３２ｂ（上側配線パターン）を形成する。
【００２７】
なお、その後に、前述した半導体チップ２０のバンプ１１を第２配線パターン３２ａにフリップチップ接続する工程から、第３配線パターン３２ｂを形成する工程まで所定回数繰り返してもよい。この場合、複数の半導体チップ２０がそれぞれ層間絶縁膜に埋設されて３次元的に実装され、かつ複数の半導体チップ２０が半導体チップ２０と層間絶縁膜とに形成されたビアホールを介して相互接続される。
【００２８】
次いで、図４に示すように、第３配線パターン３２ｂの接続部に開口部を有するソルダレジスト膜２１を形成した後、第３配線パターン３２ｂの接続部に無電解めっきによりＮｉ／Ａｕ膜４２を形成する。
【００２９】
続いて、バンプ１１を備えた上側半導体チップ２０ａのバンプ１１を第３配線パターン３２ｂ上のＮｉ／Ａｕ膜４２にフリップチップ接続する。以上により、本実施形態の電子部品実装構造１が得られる。
【００３０】
第１実施形態の電子部品実装構造１では、１５０μｍ程度（好適には５０μｍ程度）以下に薄型化された半導体チップ２０が第２層間絶縁膜３４ａに埋設された状態で第２配線パターン３２ａにフリップチップ接続されている。そして、半導体チップ２０にはビアホール１０ｂが形成されていて、その素子形成面の接続パッド１０ａがビアホール１０ｂを介して背面の貫通電極１６に接続されている。また、半導体チップ２０を被覆する第２層間絶縁膜３４ａにビアホール３４ｙが形成されていて、このビアホール３４ｙを介して貫通電極１６に接続された第３配線パターン３２ｂが形成されている。
【００３１】
さらに、同様な構成の複数の半導体チップ２０が多層化されて３次元的に実装され、これらの半導体チップ２０がそれらに形成された貫通電極１６と層間絶縁膜に形成されたビアホールとを介して相互接続されるようにしてもよい。
【００３２】
また、第３配線パターン３２ｂ上のＮｉ／Ａｕ膜４２には上側半導体チップ２０ａのバンプ１１がフリップチップ接続されている。
【００３３】
このような実装構造とすることにより、電子部品実装構造のトータルの厚みを薄くすることができると共に、上下の半導体チップ２０を垂直方向の配線で相互接続を行なうようにしたので、ワイヤで結線する場合や横方向の配線引き回しを伴って配線する場合より配線長を短くすることができる。これにより、高周波用途の半導体装置では信号速度の高速化に対応できるようになる。
【００３４】
（第２の実施の形態）
図５〜図１０は本発明の第２実施形態の電子部品実装構造の製造方法を順に示す断面図である。前述した第１実施形態では、まず、貫通電極１６を有する半導体チップ２０が配線基板４０にフリップチップ実装された後に、第２層間絶縁膜３４ａが形成されて貫通電極１６を露出させるビアホール３４ｙが形成される。その後に、第２層間絶縁膜３４ａのビアホール３４ｙを介して半導体チップ２０の背面の貫通電極１６に接続された第３配線パターン３２ｂが第２層間絶縁膜３４ａ上に形成される。
【００３５】
このように、第１実施形態では、半導体チップ２０の接続パッド１０ａにビアホールを介して接続される第３配線パターン３２ｂを、第２層間絶縁膜３４ａ上に持ち上げて形成するには、まず、半導体チップ２０と第２層間絶縁膜３４ａとにビアホールを１０ｂ，３４ｙをそれぞれ別工程で形成する必要がある（ビアホール形成用のＲＩＥ工程やレーザ工程が２回必要）。しかも、半導体チップ２０のビアホール１０ｂに貫通電極１６を形成し、さらに後工程で第２層間絶縁膜３４ａのビアホール３４ｙに配線パターン３２ｂを形成する必要がある（電解めっき工程が２回必要）。
【００３６】
上記したＲＩＥ工程（又はレーザ工程）や電解めっき工程で使用される製造装置は比較的高価であるため、第１実施形態のようにＲＩＥや電解めっきの工数が多くなると、必然的に多くの設備投資を必要とし、その結果、製造コストの上昇を招く場合が想定される。さらには、製造工数が多くなるため、製品の納期が遅延してしまうといった不具合が発生する場合がある。
【００３７】
第２実施形態の電子部品実装構造の製造方法は、このような不具合を解消することができる。
【００３８】
本発明の第２実施形態の電子部品実装構造の製造方法は、図５（ａ）に示すように、まず、ビルドアップ配線基板を製造するためのベース基板３０を用意する。このベース基板３０は樹脂などの絶縁性材料から構成されている。そして、このベース基板３０には、スルーホール３０ａが設けられていて、そのスルーホール３０ａ内には、ベース基板３０の両面に設けられた配線パターン３２に繋がるスルーホールめっき層３０ｂが形成されている。さらに、スルーホール３０ａの孔には樹脂体３０ｃが充填されている。
【００３９】
その後に、このベース基板３０の両面に第１配線パターン３２を被覆する第１層間絶縁膜３４をそれぞれ形成する。第１層間絶縁膜３４としては、例えば、エポキシ系樹脂、ポリイミド系樹脂、ポリフェニレンエーテル系樹脂などが使用される。すなわち、ベース基板３０の両面の第１配線パターン３２上にこれらの樹脂フィルムをそれぞれラミネートした後、８０〜１４０℃で熱処理して硬化させることにより樹脂層とする。
【００４０】
なお、第１層間絶縁膜３４としての樹脂膜は、上記した樹脂フィルムをラミネートする方法の他に、樹脂膜をスピンコート法又は印刷により形成するようにしてもよい。また、樹脂膜の他にＣＶＤ法により形成されたシリコン酸化膜などの無機絶縁膜を使用してもよい。
【００４１】
次いで、ベース基板３０の両面側の第１配線パターン３２上の第１層間絶縁膜３４の所定部をレーザによりそれぞれエッチングすることにより、第１ビアホール３４ｘを形成する。続いて、第１ビアホール３４ｘを介して第１配線パターン３２に接続される第２配線パターン３２ａを例えばセミアディティブ法によりベース基板３０の両面側の第１層間絶縁膜３４上にそれぞれ形成する。
【００４２】
すなわち、まず、第１ビアホール３４ｘの内面上及び第１層間絶縁膜３４上に無電解めっきやスパッタ法によりシードＣｕ膜（不図示）を形成する。その後、シードＣｕ膜上に第２配線パターンに対応する開口部を有するレジスト膜（不図示）を形成する。続いて、シードＣｕ膜をめっき給電層層に利用した電解めっきによりレジス膜の開口部にＣｕ膜パターン（不図示）を形成する。
【００４３】
次いで、レジスト膜を除去した後に、Ｃｕ膜パターンをマスクにしてシードＣｕ膜をエッチングすることにより、第２配線パターン３２ａとする。なお、セミアディティブ法の代わりに、サブトラクティブ法又はフルアディティブ法を用いて第２配線パターン３２ａを形成してもよい。
【００４４】
次いで、図５（ｂ）に示すように、素子形成面に接続パッド１０ａとそれに接続されたバンプ１１とを有する半導体チップ２０を用意する。すなわち、前述した第１実施形態の図１（ａ）及び（ｂ）と同様に、所定素子及び接続パッド１０ａを備え、厚みが４００μｍ程度の半導体ウェハ１０の素子不形成面（背面）が研削されてその厚みが１５０μｍ程度以下（好適には５０μｍ以下）に薄型化される。その後に、半導体ウェハ１０がダイシングされて個片化された半導体チップ２０が得られる。半導体チップ２０のバンプ１１は半導体ウェハがダイシングされる前又は後に形成される。
【００４５】
なお、接続パッド１０ａ及びバンプ１１は接続端子の一例である。また、電子部品の一例として半導体チップ２０を挙げたが、この他にコンデンサ部品などの各種電子部品を使用することができる。
【００４６】
第２実施形態においては、この時点では、半導体チップ２０にビアホールが形成されておらず、後述するように半導体チップ２０が実装された後にビアホールが形成される。
【００４７】
その後、同じく図５（ｂ）に示すように、半導体チップ２０のバンプ１１を第２配線パターン３２ａにフリップチップ接続する。続いて、半導体チップ２０と第２配線パターン３２ａ及び第１層間絶縁膜３４との隙間にアンダーフィル樹脂１８を充填する。あるいは、半導体チップ２０を接合する前に予め半導体チップ２０の実装部分を含む領域に絶縁樹脂（ＮＣＦ又はＮＣＰ）を塗布し、この樹脂を介在させた状態でフリップチップ接続を行なうようにしてもよい。
【００４８】
次いで、図５（ｃ）に示すように、半導体チップ２０及び第２配線パターン３２ａ上に第２層間絶縁膜３４ａを形成することにより、半導体チップ２０を第２層間絶縁膜３４ａ内に埋設させる。第２層間絶縁膜３４ａは前述した第１層間絶縁膜３４と同様な材料及び方法により形成される。このとき、ベース基板３０の半導体チップ２０が実装されていない面の第２配線パターン３２ａ上にも第２層間絶縁膜３４ａが形成される。
【００４９】
続いて、図６（ａ）に示すように、半導体チップ２０の接続パッド１０ａ上の第２層間絶縁膜３４ａの所定部を露出させる開口部１３ａを有するレジスト膜１３をフォトリソグラフィにより形成する。その後、レジスト膜１３をマスクにして、ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）により第２層間絶縁膜３４ａと半導体チップ２０とをエッチングすることにより、半導体チップ２０の接続パッド１０ａに到達する深さのビアホール３６を形成する。
【００５０】
この工程の好適な一例について詳しく説明すると、最初に、エッチングガスとして酸素（Ｏ２）、圧力が１０〜１００Ｐａ、ステージ温度が室温〜１００℃程度のＲＩＥ条件で第２層間絶縁膜（樹脂膜）３４ａをエッチングする。その後に、エッチングガスとして六フッ化イオウ（ＳＦ６）、圧力が１０〜１００Ｐａ、ステージ温度が室温〜１００℃程度のＲＩＥ条件で半導体チップ（シリコンチップ）２０をエッチングする。このとき、Ａｌなどからなる接続パッド１０ａでエッチングがストップする。その後に、レジスト膜１３を除去する。
【００５１】
このＲＩＥ工程では、一つのＲＩＥ装置の異なるチャンバで第１層間絶縁膜３４ａと半導体チップ２０とをそれぞれエッチングするようにしてもよいし、あるいは同一チャンバ内でエッチングガスを切替えてエッチングするようにしてもよい。
【００５２】
なお、この工程は、図６（ｂ）に示すように、上記したＲＩＥに代えて、レーザによりビアホール３６を形成するようにしてもよい。その場合の好適な一例としては、発振波長が３５５ｎｍ、周波数が１０００〜５０００ＨｚのＹＡＧレーザにより第１層間絶縁膜（樹脂膜）３４ａと半導体チップ（シリコンチップ）２０とを同一条件で連続してエッチングすることができる。この場合も、レーザでのエッチングは接続パッド１０ａでストップする。
【００５３】
このように、本実施形態の電子部品実装構造の製造方法では、半導体チップ２０上に第２層間絶縁膜３４ａを形成した後に、ＲＩＥ又はレーザを使用することにより、第２層間絶縁膜３４ａ及び半導体チップ２０を連続してエッチングしてビアホール３６を形成するようにしている。つまり、極めて簡易な方法で第２層間絶縁膜３４ａ及び半導体チップ２０に同時にビアホール３６が形成される。
【００５４】
なお、前述した第１実施形態では、薄型化されて剛性の弱い半導体ウェハ１０をエッチングしてビアホール１０ｂを形成する必要があるので、薄型の半導体ウェハ１０をＲＩＥ装置などでエッチングする際のハンドリングなどを考慮すると薄型化に限界がある。しかしながら、第２実施形態では、薄型化された半導体チップ２０が剛性の強い配線基板４０に実装された状態でビアホール３６を形成するようにしていることから、第１実施形態より半導体チップ１０の厚みを薄くできるという観点からも都合がよい。
【００５５】
次いで、図７（ａ）に示すように、ビアホール３６内面及び第２層間絶縁膜３４ａ上にＣＶＤなどによりシリコン酸化膜などの無機絶縁膜３８を形成する。この無機絶縁膜３８は、後工程でビアホール３６内に充填される導電体と半導体チップ２０との間を絶縁するために形成される。なお、無機絶縁膜３８も層間絶縁膜として残るので、無機絶縁膜３８を含めて第２層間絶縁膜３４ａ（絶縁膜）という場合もある。
【００５６】
次いで、図７（ｂ）に示すように、ビアホール３６の底部の無機絶縁膜３８をレーザなどによりエッチングして除去する。これにより、ビアホール３６の底部に半導体チップ２０の接続パッド１０ａの一部が露出する（図７（ｂ）のＢで示される部分）。
【００５７】
次に、半導体チップ２０の接続パッド１０ａにビアホール３６を介して接続される第３配線パターンを電解めっきにより形成する方法について説明する。図８（ａ）に示すように、本実施形態では、第３配線パターンを形成する前の時点では、第２配線パターン３２ａはその外周部に設けられた外枠配線部３３に繋がっており、この外枠配線部３３にはめっき電流を供給するためのめっき給電部３３ｘが画定されている。このめっき給電部３３ｘ上の第２層間絶縁膜３４ａ及び無機絶縁膜３８がエッチングされて開口部３４ｘが形成されており、めっき給電部３３ｘが開口部３４ｘ内に露出した状態となっている。
【００５８】
そして、電解めっきを施す際に、この外枠配線部３３のめっき給電部３３ｘに電解めっき装置の陰極電極１５が接続されて、外枠配線部３３に繋がる第２配線パターン３２ａがめっき給電層として機能するようにしている。つまり、第２配線パターン３２ａとそれに接続された半導体チップ２０のバンプ１１とを介して半導体チップ２０の接続パッド１０ａにめっき電流が供給されるようになっている。
【００５９】
この様子を図８（ａ）の平面方向から透視したものが図８（ｂ）である。なお、図８（ａ）は図８（ｂ）のＩ−Ｉに沿った断面図とＩＩ−ＩＩに沿った断面図とを合成したものに相当する。また図８（ｂ）ではレジスト膜１９が省略されて描かれている。
【００６０】
図８（ｂ）に示すように、くし歯状の第２配線パターン３２ａに半導体チップ２０のバンプ１１が接合されている。これらの第２配線パターン３２ａは半導体チップ２０の実装領域の外周部に設けられた外枠配線部３３に繋がっている。さらに、この外枠配線部３３に画定されためっき給電部３３ｘ上には開口部３４ｘが形成されおり、電解めっき装置の陰極電極１５がめっき給電部３３ｘに接続される。そして、上記したようにめっき給電部３３ｘから第２配線パターン３２ａ及びバンプ１１経由して、ビアホール３６の底部に露出する接続パッド１０ａにめっき電流が供給される。
【００６１】
図８（ｂ）には特に明記されていないが、複数の半導体チップ２０が複数の実装領域に同様な構成でそれぞれ実装されており、複数の実装領域のそれぞれの第２配線パターン３２ａは上記した外枠配線部３３に繋がっている。このようにして、複数の実装領域に形成された第２配線パターン３２ａにめっき電流を同時に供給することができるようになっている。
【００６２】
外枠配線部３３のめっき給電部３３ｘを露出させるには、前述したビアホール３６を形成する工程及びビアホール３６の底部の無機絶縁膜３８を除去する工程において、めっき給電部３３ｘ上の第２層間絶縁膜３４ａ及び無機絶縁膜３８をそれぞれの工程で同時にエッチングするようにすればよい。
【００６３】
そして、図８（ａ）に示すように、無機絶縁膜３８上に電解めっきのマスクとなるレジスト膜１９がパターニングされる。このレジスト膜１９は、外枠配線部３３のめっき給電部３３ｘが露出し、かつビアホール３６を含む所定部に開口部１９ａが形成されるようにパターニングされる。
【００６４】
その後、Ｃｕ膜用の電解めっき装置を用いてその陰極電極１５を外枠配線部３３のめっき給電部３３ｘに接続させてレジスト膜１９をマスクにしてＣｕ膜のめっきを開始する。
【００６５】
このとき、上記したように、めっき給電層としての第２配線パターン３２ａは、半導体チップ２０のバンプ１１を介して接続パッド１０ａに電気的に接続されているため、めっき電流が半導体チップ２０の接続パッド１０ａに供給されることになる。
【００６６】
これにより、Ｃｕ膜（導電膜）は、ビアホール３６の底部に露出する接続パッド１０ａの上面からその上側に向って順次成膜される（ボトムアップ方式）。つまり、ビアホール３６内にＣｕ膜（導電膜）が充填された後に、レジスト膜１９の開口部１９ａにＣｕ膜パターン（導電膜パターン）が成膜される。その後に、レジスト膜１９が除去される。
【００６７】
これにより、図９（ａ）に示すように、Ｃｕプラグ３１とそれに繋がる第３配線パターン３２ｂとが形成されて、半導体チップ２０の接続パッド１０ａと第３配線パターン３２ｂとがビアホール３６を介して電気的に接続される。
【００６８】
このように、ビアホール３６の底部に露出する接続パッド１０ａをめっき給電層に利用してビアホール３６の底部から上側にＣｕ膜を順次成膜することにより、ビアホール３６内でのボイドの発生が防止されてＣｕ膜がビアホール３６内に安定して充填される。このため、例えばビアホール３６の径が２０μｍ程度以下、深さが４０μｍ程度以上の高アスペクト比の場合であっても、ボイドの発生が防止されて接続パッド１０ａと第３配線パターン３２ｂとの電気的な接続の信頼性を向上させることができる。
【００６９】
なお、第３配線パターン３２ｂを形成する工程において、第２配線パターン３２ａを形成する工程で説明したセミアディティブ法、又はサブトラクティブ法もしくはフルアディティブ法を用いて形成するようにしてもよい。
【００７０】
その後に、ベース基板１０の半導体チップ２０が実装されていない面側の第２層間絶縁膜３４ａに第２ビアホール３４ｙが形成され、さらにこの第２ビアホール３４ｙを介して第２配線パターン３２ａに接続された第３配線パターン３２ｂが形成される。
【００７１】
次いで、図９（ｂ）に示すように、第３配線パターン３２ｂの接続部３２ｘに開口部２１ａを有するソルダレジスト膜２１をベース基板１０の両面側にそれぞれ形成する。続いて、ベース基板１０の両面側の第３配線パターン３２ｂの接続部３２ｘに，ソルダレジスト膜２１をマスクにして無電解めっきによりＮｉ／Ａｕ膜４２を形成する。
【００７２】
その後に、バンプ１１を備えた上側半導体チップ２０ａのバンプ１１を第３配線パターン３２ｂ上のＮｉ／Ａｕ膜４２にフリップチップ接続する。
【００７３】
続いて、図９（ｂ）の構造体を所定数の半導体チップ２０を含む所要領域が得られるようにして分割する。このとき、前述した第２配線パターン３２ａに繋がる外枠配線部３３は廃棄される。なお、ソルダレジスト膜２１が形成された状態の図９（ａ）の構造体を分割した後に、上側半導体チップ２０ａを実装するようにしてもよい。
【００７４】
これにより、図１０に示すように、本発明の第２実施形態の電子部品実装構造１ａが得られる。本実施形態の電子部品実装構造１ａでは、ＬＧＡ（Ｌａｎｄ  Ｇｒｉｄ  Ａｒｒａｙ）タイプのものを例示しており、この場合、はんだボールが実装基板（マザーボード）側の配線パッドに搭載され、そのはんだボールが電子部品実装構造１ａの背面側の第３配線パターン３２ｂに電気的に接続される。あるいは、逆に、電子部品実装構造１ａの第３配線パターン３２ｂの接続部３２ｘにバンプを搭載するようにしてもよい。
【００７５】
次に、第２実施形態に係るその他の形態を例示する。図１１は本発明の第２実施形態の電子部品実装構造に係るその他の形態を示す断面図である。なお、図１１において図１０と同一要素には同一符号を付してその説明を省略する。
【００７６】
すなわち、前述した図９（ａ）の工程の後（第３配線パターン３２ｂを形成した後）に、前述した図５（ｂ）の半導体チップ２０を実装する工程から、図９（ａ）の第３配線パターン３２ｂを形成する工程をｎ回（ｎは１以上の整数）繰り返すようにしてもよい。さらには、図１０のベース基板３０の半導体チップ２０が実装されていない面側に一以上の半導体チップ２０を同様な構造で実装するようにしてもよい。
【００７７】
図１１には上記したその他の形態の一例の電子部品実装構造１ｂが示されており、ベース基板３０の一方の面側に２つの半導体チップ２０がそれぞれ第２、第３層間絶縁膜３４ａ，３４ｂに埋設された状態で、そのバンプ１１がそれぞれ第２、第３配線パターン３２ａ，３２ｂにフリップチップ接続されている。そして、２つの半導体チップ２０はそれらと第２、第３層間絶縁膜３４ａ，３４ｂとにそれぞれ形成されたビアホール３６を介して相互接続されている。さらに、最上層の第４配線パターン３２ｃ上のＮｉ／Ａｕ膜４２に上側半導体チップ２０ａのバンプ１１がフリップチップ接続されている。
【００７８】
またベース基板３０の他方の面側にも半導体チップ２０が同様な構造で実装されていて、ベース基板３０の両面側に実装された複数の半導体チップ２０はビアホール３６及びベース基板３０のスルーホール３０ａを介して相互接続されている。
【００７９】
このように、複数の半導体チップ２０がベース基板３０の両面側にそれぞれ層間絶縁膜に埋設されて多層化されて実装され、かつ複数の半導体チップ２０がビアホール３６などを介して相互接続された形態としてもよい。
【００８０】
以上説明したように、本実施形態の電子部品実装構造１ａ，１ｂでは、ベース基板３０の両面に層間絶縁膜と配線パターンとが交互に形成され、半導体チップ２０が所定の層間絶縁膜に埋設された状態で所定の配線パターンにフリップチップ接続されている。そして、半導体チップ２０とそれを被覆する層間絶縁膜の所定部には、半導体チップ２０の素子形成面側の接続パッド１０ａに到達する深さのビアホール３６が形成されている。
【００８１】
また、このビアホール３６を介して、半導体チップ２０の接続パッド１０ａに接続された配線パターンが半導体チップ２０を被覆する層間絶縁膜上に形成されている。このビアホール３６は、層間絶縁膜と半導体チップ２０とが１回のエッチングで連続して形成されるため、その側面全体にわたって連続した同一面となって形成されている。さらに、最上層の配線パターンには上側半導体チップ２０ａのバンプ１１が接続されている。
【００８２】
このようにして複数の半導体チップ２０を３次元的に多層化して実装することにより、層間絶縁膜に埋設された複数の半導体チップ２０がビアホール３６を介して相互接続された形態とすることができる。
【００８３】
第２実施形態の電子部品実装構造は第１実施形態と同様な効果を奏する。
【００８４】
また、本実施形態の電子部品実装構造１ａ，１ｂの製造方法では、第２層間絶縁膜３４ａと半導体チップ２０とをＲＩＥ又はレーザにより連続してエッチングしてビアホール３６を形成するようにしている。このようにすることにより、工定数が少ない極めて簡易な方法でビアホール３６を形成することができる。しかも、ビアホール３６を介して半導体チップ２０の接続パッド１０ａに接続される第３配線パターン３２ｂを１回の電解めっきで層間絶縁膜上に持ち上げて形成することができるようになる。
【００８５】
このため、第１実施形態のような半導体チップ２０に貫通電極１６を形成した後に半導体チップ２０を実装する場合に比べて、高価な製造装置を用いるＲＩＥ工程や電解めっき工程の工数を削減することができるので、製造コストが上昇したり、納期が遅延したりするなどの不具合が解消される。
【００８６】
また、ビアホール３６内に第３配線パターン３２ｂを電解めっきで形成する際に、ビアホール３６の底部に露出する接続パッド１０ａをめっき給電層として利用することにより、ビアホール３６内でのボイドの発生が防止される。これにより、半導体チップ２０の接続パッド１０ａと第３配線パターン３２ｂとの接続の信頼性を向上させることができるので、電子部品実装構造の製造歩留りを向上させることができる。
【００８７】
【発明の効果】
以上説明したように、本発明の電子部品実装構造は、配線基板の配線パターンに電子部品の接続端子がフリップチップ接続され、電子部品とその上に形成された絶縁膜との所定部にビアホールが形成されている。そして、ビアホールを介して接続端子に接続された上側配線パターンが絶縁膜上に形成されている。
【００８８】
このような実装構造とすることにより、絶縁膜と電子部品とに一回のエッチングで連続的にビアホールが形成され、しかも接続端子にビアホールを介して接続されて絶縁膜上に延びる上側配線パターンは一回の電解めっきにより形成される。
【００８９】
このように、本発明の電子部品実装構造は、極めて簡易な製造方法により製造されるため、その製造コストが低減される共に、製造納期の遅延が防止される。
【図面の簡単な説明】
【図１】図１（ａ）〜（ｄ）は本発明の第１実施形態の電子部品実装構造の製造方法を示す断面図（その１）である。
【図２】図２（ａ）〜（ｃ）は本発明の第１実施形態の電子部品実装構造の製造方法を示す断面図（その２）である。
【図３】図３（ａ）〜（ｃ）は本発明の第１実施形態の電子部品実装構造の製造方法を示す断面図（その３）である。
【図４】図４は本発明の第１実施形態の電子部品実装構造の製造方法を示す断面図（その３）である。
【図５】図５（ａ）〜（ｃ）は本発明の第２実施形態の電子部品実装構造の製造方法を示す断面図（その１）である。
【図６】図６（ａ）及び（ｂ）は本発明の第２実施形態の電子部品実装構造の製造方法を示す断面図（その２）である。
【図７】図７（ａ）及び（ｂ）は本発明の第２実施形態の電子部品実装構造の製造方法を示す断面図（その３）である。
【図８】図８（ａ）及び（ｂ）は本発明の第２実施形態の電子部品実装構造の製造方法を示す断面図（その４）である。なお、図８（ｂ）は図８（ａ）を平面方向から透視した透視平面図である。
【図９】図９（ａ）及び（ｂ）は本発明の第２実施形態の電子部品実装構造の製造方法を示す断面図（その５）である。
【図１０】図１０は本発明の第２実施形態の電子部品実装構造の製造方法を示す断面図（その６）である。
【図１１】図１１は本発明の第２実施形態の電子部品実装構造に係るその他の形態を示す断面図である。
【符号の説明】
１，１ａ，１ｂ…半導体装置、１０…半導体ウェハ、１０ａ…接続パッド、１０ｂ…ビアホール、１１…バンプ、１２，１３，１９…レジスト膜、１２ａ，１３ａ，１９ａ，３４ｘ…開口部、１５…陰極電極、１６ａ…Ｃｕ膜パターン、１６…貫通電極、１８…アンダーフィル樹脂、２０，２０ａ…半導体チップ、２１…ソルダレジスト膜、３０…ベース基板、３０ａ…スルーホール、３０ｂ…スルーホールめっき層、３０ｃ…樹脂体、３１…Ｃｕプラグ、３２…第１配線パターン、３２ａ…第２配線パターン、３２ｂ…第３配線パターン、３２ｃ…第４配線パターン、３３…外枠配線、３３ｘ…めっき給電部、３４…第１層間絶縁膜、３４ａ…第２層間絶縁膜、３４ｂ…第３層間絶縁膜、３４ｘ…第１ビアホール、３４ｙ，３６…第２ビアホール、３８…無機絶縁膜、４０…配線基板、４２…Ｎｉ／Ａｕ膜。
【図１】
2004186422.tif 000003
【図２】
2004186422.tif 000004
【図３】
2004186422.tif 000005
【図４】
2004186422.tif 000006
【図５】
2004186422.tif 000007
【図６】
2004186422.tif 000008
【図７】
2004186422.tif 000009
【図８】
2004186422.tif 000010
【図９】
2004186422.tif 000011
【図１０】
2004186422.tif 000012
【図１１】
2004186422.tif 000013