(57)【要約】【課題】集積回路内でダーリントン回路４１を構成し、Ｎ型エピタキシャル層の面積が大きいＰＮＰトランジスタＱＰ１のベースおよびＮＰＮトランジスタＱＮ１のコレクタにそれぞれ発生する光リーク電流Ｉ１，Ｉ２を補償する補償回路４２において、高精度に補償を行うとともに、チップ面積を抑制する。【解決手段】ＰＮＰトランジスタＱＰ１のベース電流で補償する場合には、補償電流を前記ベース電流に加算するためにカレントミラー回路等が必要になり、素子数が増えてチップ面積が増大してしまうのに対して、コレクタ電流で補償するようにし、略同じ面積のＮ型エピタキシャル層を有するＰＮＰトランジスタＱＰ１１およびＮＰＮトランジスタＱＮ１１のダーリントン回路から成る前記補償回路４２を光の影響が等しくなるように形成することで、光リーク電流Ｉｌｅａｋを高精度に補償しつつ、前記チップ面積を抑制することができる。【選択図】  図１
2004214924.tif 000002
【特許請求の範囲】
【請求項１】
集積回路内に構成され、第１のＰＮＰトランジスタと、その第１のＰＮＰトランジスタのベースがコレクタに接続される第２のＮＰＮトランジスタとのダーリントン回路に発生する光リーク電流を補償する光リーク電流補償回路において、前記第１のＰＮＰトランジスタのコレクタにエミッタが接続され、コレクタが接地されて前記第１のＰＮＰトランジスタのコレクタ電流を吸い込むことで補償を行う第３のＰＮＰトランジスタと、前記第３のＰＮＰトランジスタのベースがコレクタに接続され、ベースとエミッタとが相互に接続されたダイオード構造の第４のＮＰＮトランジスタとのダーリントン回路を備えて構成されることを特徴とする光リーク電流補償回路。
【請求項２】
前記第１のＰＮＰトランジスタおよび第２のＮＰＮトランジスタのＮ型エピタキシャル層の面積をそれぞれＳ１，Ｓ２とし、前記第３のＰＮＰトランジスタおよび第４のＮＰＮトランジスタのＮ型エピタキシャル層の面積をそれぞれＳ３，Ｓ４とするとき、
Ｓ１≦Ｓ３、かつＳ２≦Ｓ４
に形成することを特徴とする請求項１記載の光リーク電流補償回路。
【請求項３】
前記第１のＰＮＰトランジスタのコレクタ電流がベースに与えられる第５のＮＰＮトランジスタを備えることを特徴とする請求項２記載の光リーク電流補償回路。
【請求項４】
前記各トランジスタがラテラル構造であることを特徴とする請求項１〜３の何れか１項に記載の光リーク電流補償回路。
【請求項５】
前記請求項１〜４の何れか１項に記載の光リーク電流補償回路を用いることを特徴とする光信号用回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、集積回路内に形成されるダーリントン回路の光リーク電流を補償する回路に関し、さらにその光リーク電流補償回路を備え、発光ダイオードやフォトダイオードなどの電気−光変換素子や光−電気変換素子に近接して設けられる光信号用回路に関する。
【０００２】
【従来の技術】
赤外線リモコンの受信用ＩＣ、光ピックアップ信号受信用ＩＣ、ＬＥＤ駆動用ＩＣ等の前記発光ダイオードやフォトダイオードなどの電気−光変換素子や光−電気変換素子に近接して設けられる集積回路では、信号光による回折光や散乱光、さらに蛍光灯等のノイズ光によって、寄生フォトダイオードに光電流が発生し、回路誤動作の原因となる。特に、ラテラル（横型）構造のトランジスタでは、Ｎ型エピタキシャル層（ＰＮＰトランジスタではベース拡散領域、ＮＰＮトランジスタではコレクタ拡散領域）の面積が大きいので、前記寄生フォトダイオードによる光電流で、ベース電流（ＰＮＰトランジスタ）やコレクタ電流（ＮＰＮトランジスタ）が増加し、回路の特性に大きな影響を与える。図６〜図２１を用いて、その様子を説明する。から成るベース拡散層
図６はラテラルＰＮＰトランジスタ１の構造を模式的に示す図であり、図７はその等価回路図である。Ｐ型のサブストレート層２上にＮ型エピタキシャル層３が積層され、そのＮ型エピタキシャル層３がトレンチ４によって分離されて各素子領域となる。そして、集積回路の構造上、ベース拡散領域となる前記Ｎ型エピタキシャル層３とサブストレート層２との間に寄生フォトダイオード５が発生し、該寄生フォトダイオード５がＰＮＰトランジスタ１のベース端子とサブストレート層２（接地）との間に接続されることになる。
【０００３】
したがって、光入射によって、図６で示すようにＮ型エピタキシャル層３からサブストレート層２へ光電流Ｉｐｄが生じると、該光電流ＩｐｄはＰＮＰトランジスタ１のベース電流Ｉｂとして作用し、回路の特性に多大な影響を与える。この光電流Ｉｐｄは、入射光量に対応して増加するので、光電変換素子と近接して配置される場合に大きくなり、またＮ型エピタキシャル層３の面積に対応して増加するので、該ＰＮＰトランジスタ１の電流容量が大きくなる程、大きくなる。
【０００４】
同様に、図８はラテラルＮＰＮトランジスタ１１の構造を模式的に示す図であり、図９はその等価回路図である。Ｐ型のサブストレート層１２上にＮ型エピタキシャル層１３が積層され、そのＮ型エピタキシャル層１３がトレンチ１４によって分離されて各素子領域となる。そして、コレクタ拡散領域となる前記Ｎ型エピタキシャル層１３とサブストレート層１２との間に寄生フォトダイオード１５が発生し、該寄生フォトダイオード１５がＮＰＮトランジスタ１１のコレクタ端子とサブストレート層１２（接地）との間に接続されることになる。
【０００５】
したがって、光入射によって、図８で示すようにＮ型エピタキシャル層１３からサブストレート層１２へ光電流Ｉｐｄが生じると、該光電流ＩｐｄはＮＰＮトランジスタ１１のコレクタ電流をバイパスし、回路の特性に多大な影響を与える。この光電流Ｉｐｄは、入射光量に対応して増加し、またＮ型エピタキシャル層１３の面積に対応して増加する。しかしながら、ＮＰＮトランジスタ１１はＰＮＰトランジスタ１に比べて電流駆動能力が大きく、前記Ｎ型エピタキシャル層１３の面積を小さくでき、また発生する光電流がコレクタ電流に影響するので、電流増幅率ｈｆｅ分、その影響は小さいと考えられる。
【０００６】
また、バーチカルトランジスタでも、前記光電流の影響は小さく、図１０および図１１を用いて、その構造を説明する。図１０はバーチカルＰＮＰトランジスタ２１の構造を模式的に示す図であり、図１１はその等価回路図である。Ｐ型のサブストレート層２２上にＮ型エピタキシャル層２３が積層され、そのＮ型エピタキシャル層２３がトレンチ２４によって分離されて各素子領域となる構造は、前記ラテラル構造のトランジスタ１，２１と同様である。そして、サブストレート層２２とＮ型エピタキシャル層２３との間に寄生フォトダイオード２５が発生するけれども、バーチカルトランジスタの構造上、Ｎ型エピタキシャル層２３は、予め定める電位（一般的に電源電圧Ｖｃｃ）が与えられるだけであり、光リーク電流はトランジスタ動作には影響しない。また、ベース拡散領域（Ｎ）とコレクタ拡散領域（Ｐ）との間にも寄生フォトダイオード２６が存在するけれども、ベース拡散面積が小さいので、その影響は前記ラテラルＰＮＰトランジスタに比べ、非常に小さい。
【０００７】
しかしながら、マスク枚数の削減などの関係で、前記構造上、ラテラルトランジスタを採用しなければならない場合があり、また一般的に、入力インピーダンスを向上させるためにＮＰＮトランジスタのコレクタをＰＮＰトランジスタのベースに接続したダーリントン回路がよく用いられる。このダーリントン回路の場合、ＮＰＮトランジスタのコレクタで発生した光リーク電流がＰＮＰトランジスタのベース電流となるので、前記バーチカルトランジスタであっても、前記光リーク電流は問題となる。
【０００８】
図１２は、そのようなダーリントン回路３１の電気回路図である。ＰＮＰトランジスタｑｐ１のエミッタはハイレベルの電源などのバイアス源に接続され、コレクタが出力端となり、ベースは前記のようにＮＰＮトランジスタｑｎ１のコレクタに接続される。このＮＰＮトランジスタｑｎ１のベースが入力端となり、エミッタは前記出力端に接続される。
【０００９】
そして、前記Ｎ型エピタキシャル層から成るＰＮＰトランジスタｑｐ１のベースに寄生フォトダイオードｄｐ１が発生し、ＮＰＮトランジスタｑｎ１のコレクタに寄生フォトダイオードｄｎ１が発生し、それぞれ光リーク電流ｉ１，ｉ２が流れる。ここで、それぞれのＮ型エピタキシャル層、すなわちＰＮＰトランジスタｑｐ１のベース拡散領域およびＮＰＮトランジスタｑｎ１のコレクタ拡散領域の面積をｓ１，ｓ２とすると、前記光リーク電流は、ｉ１＝ｓ１＊Ｉｐｄ（ｐ），ｉ２＝ｓ２＊Ｉｐｄ（ｎ）となる。ただし、Ｉｐｄ（ｐ）はＰＮＰトランジスタのＮ型エピタキシャル層の単位面積当りの光リーク電流量であり、Ｉｐｄ（ｎ）はＮＰＮトランジスタのＮ型エピタキシャル層の単位面積当りの光リーク電流量である。
【００１０】
したがって、これらの光リーク電流ｉ１，ｉ２の影響は、ＰＮＰトランジスタｑｐ１でｈｆｅ倍され、出力端からは、以下の光リーク電流Ｉｌｅａｋが出力され、回路特性に大きな影響を与える。
【００１１】
Ｉｌｅａｋ＝ｈｆｅ（ｐ）＊｛ｓ１＊Ｉｐｄ（ｐ）＋ｓ２＊Ｉｐｄ（ｎ）｝…（１）
ただし、ｈｆｅ（ｐ）はＰＮＰトランジスタｑｐ１の電流増幅率である。
【００１２】
このような寄生フォトダイオードｄｐ１，ｑｎ１による光リーク電流の影響を低減する方法として、先ず素子表面を配線用メタルで覆い、該素子表面から侵入する光を遮断する方法がある。しかしながら、遮光できない部分であるチップ側面やチップエッジから侵入する光には充分な対策ができない場合があり、また最近では低コスト化のためにチップ面積の縮小やマスク枚数の削減が求められ、この配線用メタルによる遮光が充分行えなくなっている。さらにまた、省エネルギ化のために低消費電流化が進み、このような寄生フォトダイオードによる光電流の影響は相対的に増加する傾向にある。
【００１３】
そこで、このような問題を解決するために、典型的な従来技術である特開平３−２６２１５３号公報および特開平６−４５５３６号公報に記載の光電流補償用回路が提案された。これらの従来技術では、単体のＰＮＰトランジスタのベース電流における光リーク電流を補償することが示されているけれども、前記ＮＰＮトランジスタを組合わせたダーリントン回路に適用した例について、図１３に示す。なお、図１３において、図１２の構成に対応する部分には、同一の参照符号を付して、その説明を省略する。
【００１４】
補償回路３２は、ＰＮＰトランジスタｑｐ１１，ｑｐ１２と、ＮＰＮトランジスタｑｎ１１とを備えて構成される。ＰＮＰトランジスタｑｐ１１のエミッタは前記ハイレベルの電源などのバイアス源に接続され、コレクタから補償電流ｉｏを流し出す。前記ＰＮＰトランジスタｑｐ１１のベースはカレントミラー回路を構成するＰＮＰトランジスタｑｐ１２のベースおよびコレクタと接続され、このＰＮＰトランジスタｑｐ１２のエミッタは前記ハイレベルの電源などのバイアス源に接続され、コレクタは前記ＰＮＰトランジスタｑｐ１１のベースおよびＮＰＮトランジスタｑｎ１１のコレクタと接続される。ＮＰＮトランジスタｑｎ１１のベースは、エミッタとともに接地される。
【００１５】
したがって、前述のようにＰＮＰトランジスタｑｐ１１，ｑｐ１２のベースおよびＮＰＮトランジスタｑｎ１１のコレクタに寄生フォトダイオードｄｐ１１，ｄｐ１２，ｄｎ１１がそれぞれ発生し、光リーク電流ｉ３，ｉ４，ｉ５が流れる。ここで、それぞれのＮ型エピタキシャル層、すなわちＰＮＰトランジスタｑｐ１１，ｑｐ１２のベース拡散領域およびＮＰＮトランジスタｑｎ１１のコレクタ拡散領域の面積をｓ３，ｓ４，ｓ５とすると、ｉ３＝ｓ３＊Ｉｐｄ（ｐ），ｉ４＝ｓ４＊Ｉｐｄ（ｐ），ｉ５＝ｓ５＊Ｉｐｄ（ｎ）となる。
【００１６】
ここで、簡単のためトランジスタのベース電流を無視する、すなわち電流増幅率ｈｆｅ→∞と仮定すると、
ｉｏ（ｑｐ１１）＝（ｍ１／ｍ２）＊｛ｓ５＊Ｉｐｄ（ｎ）＋（ｓ３＋ｓ４）＊Ｉｐｄ（ｐ）｝…（２）
Ｉｌｅａｋ＝ｈｆｅ（ｐ）＊〔｛ｓ１＊Ｉｐｄ（ｐ）＋ｓ２＊Ｉｐｄ（ｎ）｝
−（ｍ１／ｍ２）＊｛ｓ５＊Ｉｐｄ（ｎ）＋（ｓ３＋ｓ４）＊Ｉｐｄ（ｐ）｝〕…（３）
となる。ただし、ｍ１，ｍ２は、カレントミラー回路を構成するＰＮＰトランジスタｑｐ１１，ｑｐ１２の電流比である。
【００１７】
このようにして、前記寄生フォトダイオードｄｐ１，ｄｎ１で発生した光リーク電流ｉ１，ｉ２を、補償回路３２内のトランジスタｑｐ１１，ｑｐ１２、ｑｎ１１の寄生フォトダイオードｄｐ１１，ｄｐ１２，ｄｎ１１で発生した前記光リーク電流ｉ３，ｉ４，ｉ５でキャンセルする構成となっている。
【００１８】
【特許文献１】
特開平３−２６２１５３号公報
【００１９】
【特許文献２】
特開平６−４５５３６号公報
【００２０】
【発明が解決しようとする課題】
しかしながら、上述のような従来技術において、光リーク電流ｉ１，ｉ２を完全にキャンセルできるのは、以下の２式を同時に満たす場合である。
【００２１】
ｓ２＝（ｍ１／ｍ２）＊ｓ５                                  …（４）
ｓ１＝（ｍ１／ｍ２）＊（ｓ３＋ｓ４）                        …（５）
したがって、上式を満たすのは、ｍ１：ｍ２＝１：１としても、ｓ１：ｓ２：ｓ３：ｓ４：ｓ５＝２：１：１：１：１：１であり、Ｎ型エピタキシャル層の総面積は６トランジスタ分必要となり、素子数が増えてチップ面積が増大してしまうという問題がある。
【００２２】
また、上述の説明では、簡単のためベース電流の影響を無視、すなわちｈｆｅ→∞と仮定したが、実際の電流増幅率ｈｆｅの値は、一般的に１００前後であり、その影響は無視できないという問題もある。特に、一般的に、コレクタ電流が微小になると、前記電流増幅率ｈｆｅは小さくなる傾向があり、ベース電流による影響が大きくなる。また、ラテラルＰＮＰトランジスタの電流増幅率ｈｆｅは、ラテラルＮＰＮトランジスタおよびバーチカルＰＮＰトランジスタの電流増幅率ｈｆｅより小さく、前記ベース電流の影響が大きくなる。
【００２３】
そこで、ベース電流Ｉｂを考慮すると、各トランジスタでは、コレクタ電流Ｉｃとの関係は、
Ｉｂ＝Ｉｃ／ｈｆｅ                                          …（６）
であり、したがって前記式２，３は、式７，８になる。
【００２４】
ｉｏ（ｑｐ１１）＝｛ｈｆｅ（ｐ）／（ｈｆｅ（ｐ）＋２）｝
＊（ｍ１／ｍ２）＊｛ｓ５＊Ｉｐｄ（ｎ）＋（ｓ３＋ｓ４）＊Ｉｐｄ（ｐ）｝…（７）
Ｉｌｅａｋ＝（ｈｆｅ（ｐ）−１）＊〔｛ｓ１＊Ｉｐｄ（ｐ）＋ｓ２＊Ｉｐｄ（ｎ）｝
−｛ｈｆｅ（ｐ）／（ｈｆｅ（ｐ）＋２）｝＊（ｍ１／ｍ２）
＊｛ｓ５＊Ｉｐｄ（ｎ）＋（ｓ３＋ｓ４）＊Ｉｐｄ（ｐ）｝〕…（８）
したがって、ダーリントン回路に対して、より効果的に、光リーク電流の影響を低減する補償回路が要求される。
【００２５】
本発明の目的は、ダーリントン回路の光リーク電流を高精度に補償することができるとともに、チップ面積を抑制することができる光リーク電流補償回路およびそれを用いる光信号用回路を提供することである。
【００２６】
【課題を解決するための手段】
本発明の光リーク電流補償回路は、集積回路内に構成され、第１のＰＮＰトランジスタと、その第１のＰＮＰトランジスタのベースがコレクタに接続される第２のＮＰＮトランジスタとのダーリントン回路に発生する光リーク電流を補償する光リーク電流補償回路において、前記第１のＰＮＰトランジスタのコレクタにエミッタが接続され、コレクタが接地されて前記第１のＰＮＰトランジスタのコレクタ電流を吸い込むことで補償を行う第３のＰＮＰトランジスタと、前記第３のＰＮＰトランジスタのベースがコレクタに接続され、ベースとエミッタとが相互に接続されたダイオード構造の第４のＮＰＮトランジスタとのダーリントン回路を備えて構成されることを特徴とする。
【００２７】
上記の構成によれば、集積回路内に構成され、第１のＰＮＰトランジスタのベースが第２のＮＰＮトランジスタのコレクタに接続されて構成され、入力インピーダンスを向上させるために好適なダーリントン回路の光リーク電流を補償するにあたって、前記第１のＰＮＰトランジスタのコレクタにエミッタが接続され、コレクタが接地される第３のＰＮＰトランジスタと、前記第３のＰＮＰトランジスタのベースがコレクタに接続され、ベースとエミッタとが相互に接続されたダイオード構造の第４のＮＰＮトランジスタとのダーリントン回路で補償回路を構成し、前記第３のＰＮＰトランジスタのエミッタから前記第１のＰＮＰトランジスタのコレクタ電流を吸い込むことで補償を行う。
【００２８】
したがって、前記図１３のように第１のＰＮＰトランジスタのベース電流で補償する場合には、補償電流を前記ベース電流に加算するためにカレントミラー回路等が必要になり、素子数が増えてチップ面積が増大してしまうのに対して、コレクタ電流で補償することで、略同じ面積のＮ型エピタキシャル層を有する第３のＰＮＰトランジスタおよび第４のＮＰＮトランジスタから成るダーリントン回路を、同じ集積回路上において、相互に近接して配置するなど、光の影響が等しくなるように形成すれば、光リーク電流を高精度に補償しつつ、前記チップ面積を抑制することができる。
【００２９】
また、本発明の光リーク電流補償回路は、前記第１のＰＮＰトランジスタおよび第２のＮＰＮトランジスタのＮ型エピタキシャル層の面積をそれぞれＳ１，Ｓ２とし、前記第３のＰＮＰトランジスタおよび第４のＮＰＮトランジスタのＮ型エピタキシャル層の面積をそれぞれＳ３，Ｓ４とするとき、Ｓ１≦Ｓ３、かつＳ２≦Ｓ４に形成することを特徴とする。
【００３０】
上記の構成によれば、第１のＰＮＰトランジスタのＮ型エピタキシャル層、すなわちベース拡散領域の面積Ｓ１と、第２のＮＰＮトランジスタのＮ型エピタキシャル層、すなわちコレクタ拡散領域の面積Ｓ２と、補償回路における第３のＰＮＰトランジスタのＮ型エピタキシャル層、すなわちベース拡散領域の面積Ｓ３と、第４のＮＰＮトランジスタのＮ型エピタキシャル層、すなわちコレクタ拡散領域の面積Ｓ４とを、上記のように選ぶことによって、光リーク電流以上の補償電流を得ることができ、確実に補償を行うことができる。
【００３１】
特に、Ｓ１＜Ｓ３、かつＳ２＜Ｓ４とすると、素子のミスマッチ等によって光リーク電流と補償電流とがずれた場合でも、確実に補償を行うことができる。
【００３２】
さらにまた、本発明の光リーク電流補償回路は、前記第１のＰＮＰトランジスタのコレクタ電流がベースに与えられる第５のＮＰＮトランジスタを備えることを特徴とする。
【００３３】
上記の構成によれば、第１のＰＮＰトランジスタの後段に、さらに第５のＮＰＮトランジスタを設けて入力インピーダンスを向上するようにした回路において、前記光リーク電流と補償電流との差はこの第５のＮＰＮトランジスタのｈｆｅ倍されてしまうことになるけれども、前記のように光リーク電流以上の補償電流を得ることができるようにしておくと、前記差を０にすることができ、増幅率が高くなっても、前記光リーク電流の影響を無くすことができる。
【００３４】
また、本発明の光リーク電流補償回路は、前記各トランジスタがラテラル構造であることを特徴とする。
【００３５】
上記の構成によれば、ラテラル構造のトランジスタは、ＰＮＰトランジスタではベース拡散領域、ＮＰＮトランジスタではコレクタ拡散領域となるＮ型エピタキシャル層が広く露出することになるので、本発明が特に効果的である。
【００３６】
さらにまた、本発明の光信号用回路は、前記の光リーク電流補償回路を用いることを特徴とする。
【００３７】
したがって、光信号用回路に上記の効果を奏することができる。
【００３８】
【発明の実施の形態】
本発明の実施の一形態について、図１〜図４に基づいて説明すれば、以下のとおりである。
【００３９】
図１は、本発明の実施の一形態の電気回路図である。この回路では、被補償回路として、同じ集積回路上に形成されるＰＮＰトランジスタＱＰ１と、ＮＰＮトランジスタＱＮ１とを備えて構成され、入力インピーダンスを向上させるようにしたダーリントン回路４１が用いられる。このダーリントン回路４１は、前記図１２のダーリントン回路３１と同様に構成されており、ＰＮＰトランジスタＱＰ１のエミッタはハイレベルの電源などのバイアス源に接続され、コレクタが出力端となり、ベースは前記ＮＰＮトランジスタＱＮ１のコレクタに接続される。前記ＮＰＮトランジスタＱＮ１のベースが入力端となり、エミッタは前記出力端に接続される。
【００４０】
そして、Ｎ型エピタキシャル層、すなわち前記ＰＮＰトランジスタＱＰ１のベースおよびＮＰＮトランジスタＱＮ１のコレクタに形成される寄生フォトダイオードＤＰ１，ＤＮ１による光リーク電流Ｉ１，Ｉ２を補償する補償回路４２も、前記ダーリントン回路４１と同様に、ＰＮＰトランジスタＱＰ１１と、ＮＰＮトランジスタＱＮ１１とを備えて構成されるダーリントン回路から構成されている。前記ダーリントン回路４１と補償回路４２とは、同じ集積回路上に、光の影響が等しくなるように近接して配置される。前記ＰＮＰトランジスタＱＰ１１のエミッタは前記ＰＮＰトランジスタＱＰ１のコレクタに接続され、コレクタは接地され、ベースは前記ＮＰＮトランジスタＱＮ１１のコレクタに接続される。前記ＮＰＮトランジスタＱＮ１１のベースは、コレクタとともに接地される。
【００４１】
したがって、前記Ｎ型エピタキシャル層から成るＰＮＰトランジスタＱＰ１１のベースおよびＮＰＮトランジスタＱＮ１１のコレクタに寄生フォトダイオードＤＰ１１，ＤＮ１１が形成され、それらるよる光リーク電流Ｉ３，Ｉ４が流れる。
【００４２】
ここで、それぞれのＮ型エピタキシャル層であるＰＮＰトランジスタＱＰ１，ＱＰ１１のベース拡散領域およびＮＰＮトランジスタＱＮ１，ＱＮ１１のコレクタ拡散領域の面積をＳ１，Ｓ３およびＳ２，Ｓ４とすると、前記光リーク電流は、Ｉ１＝Ｓ１＊Ｉｐｄ（ｐ），Ｉ２＝Ｓ２＊Ｉｐｄ（ｎ）、Ｉ３＝Ｓ３＊Ｉｐｄ（ｐ），Ｉ４＝Ｓ４＊Ｉｐｄ（ｎ）となる。ただし、Ｉｐｄ（ｐ）はＰＮＰトランジスタのＮ型エピタキシャル層の単位面積当りの光リーク電流量であり、Ｉｐｄ（ｎ）はＮＰＮトランジスタのＮ型エピタキシャル層の単位面積当りの光リーク電流量である。
【００４３】
したがって、簡単のためにトランジスタのベース電流を無視する、すなわち電流増幅率ｈｆｅ→∞と仮定すると、キルヒホッフの法則から、出力端からは、以下の電流Ｉｏｕｔが出力されることになる。
【００４４】
Ｉｏｕｔ＝Ｉｌｅａｋ−Ｉｏ
＝ｈｆｅ（ｐ）＊｛Ｓ１＊Ｉｐｄ（ｐ）＋Ｓ２＊Ｉｐｄ（ｎ）｝
−ｈｆｅ（ｐ）＊｛Ｓ３＊Ｉｐｄ（ｐ）＋Ｓ４＊Ｉｐｄ（ｎ）｝…（９）
したがって、Ｓ１＝Ｓ３、かつＳ２＝Ｓ４に形成することで、前記光リーク電流Ｉｌｅａｋをキャンセルすることができる。そして、この場合、Ｓ１：Ｓ２：Ｓ３：Ｓ４＝１：１：１：１であり、Ｎ型エピタキシャル層の総面積を４トランジスタ分とし，チップ面積を抑えることができる。ただし、ｈｆｅ（ｐ）はＰＮＰトランジスタＱＰ１，ＱＰ１１の電流増幅率であり、ＩｌｅａｋはＰＮＰトランジスタＱＰ１のコレクタから出力される光リーク電流の総量であり、Ｉｏは補償回路４２が前記出力端から吸い込む補償電流である。
【００４５】
以上のようにして、ダーリントン回路４１に発生した光リーク電流Ｉｌｅａｋを補償するにあたって、同様のダーリントン回路で構成される補償回路４２を用い、ＰＮＰトランジスタＱＰ１のコレクタ電流で補償を行うことで、該光リーク電流Ｉｌｅａｋを高精度に補償することができる。これによって、外部から侵入してくる光を遮断できない集積回路で、微小電流を扱っている回路や寄生フォトダイオードの影響を無視できない回路の高精度化に極めて有効である。
【００４６】
また、前記図１３の構成では、補償電流ｉｏを前記ベース電流に加算するためにカレントミラー回路等が必要になり、素子数が増えてチップ面積が増大してしまうのに対して、コレクタ電流で補償する場合には、補償回路４２側に略同じ面積のＮ型エピタキシャル層を有するＰＮＰトランジスタＱＰ１１およびＮＰＮトランジスタＱＮ１１を設ければよく、上記のようにチップ面積を抑制することができる。
【００４７】
さらにまた、上記の説明では、Ｓ１＝Ｓ３、かつＳ２＝Ｓ４、すなわちダーリントン回路４１側のトランジスタＱＰ１，ＱＮ１と補償回路４２側のトランジスタＱＰ１１，ＱＮ１１とのＮ型エピタキシャル層の面積がそれぞれ等しく形成されているけれども、それをＳ１＜Ｓ３、かつＳ２＜Ｓ４、すなわち補償回路４２側の面積を大きく形成することで、素子のミスマッチ等によって光リーク電流と補償電流Ｉｃとがずれた場合でも、確実に補償を行うことができるようになる。
【００４８】
ここで、本発明に類似した構成として、特開平３−２９２７７５号公報による光リーク電流の補償回路を図２に示す。この従来技術において、図１の構成に対応する部分には、同一の参照符号を付して示す。この従来技術では、単段構成の出力のＰＮＰトランジスタＱＰ１の光リーク電流Ｉｌｅａｋを、同様に単段のＰＮＰトランジスタＱＰ１１から成る補償回路４０が補償電流Ｉｏを吸い込むことで補償している。
【００４９】
この従来技術は、ＰＮＰトランジスタＱＰ１のコレクタ電流をＰＮＰトランジスタＱＰ１１のエミッタ電流で補償することで、ベース電流で補償を行う場合に比べて、高精度に補償を行う点が本発明に類似している。しかしながら、ダーリントン回路４１に対応しておらず、前記ＰＮＰトランジスタＱＰ１１だけでＮＰＮトランジスタＱＮ１の光リーク電流Ｉ２までも高精度に補償することは、困難である。
【００５０】
図３は、前述のようなダーリントン回路４１および補償回路４２の一使用例である検波回路の放電回路５０のブロック図を示し、図４は、その放電回路５０を検波回路５８として使用する赤外線リモコンの受信機５１の構成を示すブロック図である。この受信機５１は、赤外線の送信コード信号を外付けのフォトダイオード５２で光電流信号Ｉｉｎに変換した後、集積回路化された受信チップ５３に入力し、該受信チップ５３で復調した出力信号ＲＸＯＵＴを、電子機器を制御するマイコン等に出力するものである。前記赤外線信号は、たとえば３０〜６０ｋＨｚ程度の予め定められたキャリアで変調されたＡＳＫ信号である。
【００５１】
前記受信チップ５３内で、前記光電流信号Ｉｉｎは、初段アンプ（ＨＡ）５４、２段目アンプ（２ｎｄＡＭＰ）５５および３段目アンプ（３ｒｄＡＭＰ）５６において順次増幅され、キャリアの周波数に適合されているバンドパスフィルタ（ＢＰＦ）５７においてキャリア成分Ｓｉｇが取出される。そして、次段の前記検波回路５８において前記キャリア成分Ｓｉｇがキャリア検出レベルＤｅｔで検波され、さらに積分回路５９においてキャリアのある時間が積分されて、その積分出力Ｉｎｔがヒステリシスコンパレータ６０において予め定める弁別レベルと比較されることで、キャリアの有無が判別されて前記出力信号ＲＸＯＵＴとしてデジタル出力される。
【００５２】
前記初段アンプ５４の出力側にはローパスフィルタ６１が設けられており、これによって蛍光灯や太陽光による直流レベルが検出され、次段の２段目アンプ５５では、初段アンプ５４の直接の出力からその直流レベル分が除去されて増幅されることで、前記蛍光灯や太陽光等のノイズによる影響が或る程度除去されている。また、前記初段アンプ５４に関連してＡＢＣＣ回路６２が設けられており、このＡＢＣＣ回路６２によって前記ローパスフィルタ６１の出力に対応して初段アンプ５４の直流バイアスが制御される。さらに、バンドパスフィルタ５７に関連してｆｏトリミング回路６３が設けられており、このｆｏトリミング回路６３内の図示しない直列に接続された抵抗の接続点から引出された端子ＴＲＭ１〜ＴＲＭ５間の図示しないツェナダイオードにパルス電流を印加して該ツェナダイオードがトリミングされることによって、バンドパスフィルタ５７の中心周波数ｆｏが調整される。
【００５３】
放電回路５０は、ＮＰＮトランジスタＱＮ１のベースが接続される入力端には、ノイズ除去用のコンデンサＣ１が接続され、ＰＮＰトランジスタＱＰ１のコレクタが接続される出力端は定電流源Ｆ１を介して接地され、コレクタ接地回路を構成している。この放電回路５０は、前記検波回路５８の出力バッファとして使用され、通常、次段の回路の入力インピーダンスは高いので、前記ＰＮＰトランジスタＱＰ１の流し出す電流と定電流源Ｆ１の吸い込む定電流Ｉ１との差に対応して出力電圧Ｖ１が変化する。すなわち、ｌｅａｋ＞Ｉｏ＋Ｉ１となると出力電圧Ｖ１は上昇してしまう。このため、ｌｅａｋ＜Ｉｏ＋Ｉ１とすることで、前記出力電圧Ｖ１の上昇を防ぐことができ、余分に発生した補償電流は、ＰＮＰトランジスタＱＰ１、ＱＰ１１を流れる。
【００５４】
前述のように本発明のダーリントン回路４１および補償回路４２は、光リーク電流ｌｅａｋを補償し、高い入力インピーダンスを実現できるので、高い入力インピーダンスが必要であるコンデンサＣ１内蔵の検波回路等に好適に用いることができる。
【００５５】
本発明の実施の他の形態について、図５に基づいて説明すれば、以下のとおりである。
【００５６】
図５は、本発明の実施の他の形態の電気回路図である。この回路は、被補償回路として、前記図２の回路と同様に構成されるダーリントン回路４１に、前記ＰＮＰトランジスタＱＰ１のコレクタ電流がベースに与えられるＮＰＮトランジスタＱＮ３を追加し、３段構成とすることで、さらに入力インピーダンスを大きくしている。
【００５７】
この場合、Ｓ１≦Ｓ３、かつＳ２≦Ｓ４を満たすとき、同様の効果を得ることができ、出力電流Ｉｏｕｔは、
Ｉｏｕｔ＝ｈｆｅ（ｎ）
＊〔ｈｆｅ（ｐ）＊｛Ｓ１＊Ｉｐｄ（ｐ）＋Ｓ２＊Ｉｐｄ（ｎ）｝
−ｈｆｅ（ｐ）＊｛Ｓ３＊Ｉｐｄ（ｐ）＋Ｓ４＊Ｉｐｄ（ｎ）｝〕…（１０）
となる。
【００５８】
このようにして、ＰＮＰトランジスタＱＰ１の後段に、さらにＮＰＮトランジスタＱＮ３を設けて入力インピーダンスを向上するようにした回路の場合、前記光リーク電流Ｉｌｅａｋと補償電流Ｉｏとの差は、このＮＰＮトランジスタＱＮ３のｈｆｅ（ｎ）倍されてしまうことになるけれども、前記のように光リーク電流以上の補償電流を得ることができるようにしておくと、前記差を０にすることができ、増幅率が高くなっても、前記光リーク電流Ｉｌｅａｋの影響を無くすことができる。
【００５９】
さらに、３段以上の多段構成とした場合でも、光リーク電流補償回路を同様に設けることで、影響を低減することができる。また、本発明は、ラテラル（横型）構造のトランジスタで特に大きな効果を得ることができるけれどもバーテカル（縦型）構造のトランジスタに適用されてもよい。
【００６０】
【発明の効果】
本発明の光リーク電流補償回路は、以上のように、集積回路内に構成され、第１のＰＮＰトランジスタのベースが第２のＮＰＮトランジスタのコレクタに接続されて構成され、入力インピーダンスを向上させるために好適なダーリントン回路の光リーク電流を補償するにあたって、前記第１のＰＮＰトランジスタのコレクタにエミッタが接続され、コレクタが接地される第３のＰＮＰトランジスタと、前記第３のＰＮＰトランジスタのベースがコレクタに接続され、ベースとエミッタとが相互に接続されたダイオード構造の第４のＮＰＮトランジスタとのダーリントン回路で補償回路を構成し、前記第３のＰＮＰトランジスタのエミッタから前記第１のＰＮＰトランジスタのコレクタ電流を吸い込むことで補償を行う。
【００６１】
それゆえ、前記図１３のように第１のＰＮＰトランジスタのベース電流で補償する場合には、補償電流を前記ベース電流に加算するためにカレントミラー回路等が必要になり、素子数が増えてチップ面積が増大してしまうのに対して、コレクタ電流で補償することで、略同じ面積のＮ型エピタキシャル層を有する第３のＰＮＰトランジスタおよび第４のＮＰＮトランジスタから成るダーリントン回路を、同じ集積回路上において、相互に近接して配置するなど、光の影響が等しくなるように形成すれば、光リーク電流を高精度に補償しつつ、前記チップ面積を抑制することができる。
【００６２】
また、本発明の光リーク電流補償回路は、以上のように、前記第１のＰＮＰトランジスタおよび第２のＮＰＮトランジスタのＮ型エピタキシャル層の面積をそれぞれＳ１，Ｓ２とし、前記第３のＰＮＰトランジスタおよび第４のＮＰＮトランジスタのＮ型エピタキシャル層の面積をそれぞれＳ３，Ｓ４とするとき、Ｓ１≦Ｓ３、かつＳ２≦Ｓ４に形成する。
【００６３】
それゆえ、光リーク電流以上の補償電流を得ることができ、確実に補償を行うことができる。特に、Ｓ１＜Ｓ３、かつＳ２＜Ｓ４とすると、素子のミスマッチ等によって光リーク電流と補償電流とがずれた場合でも、確実に補償を行うことができる。
【００６４】
さらにまた、本発明の光リーク電流補償回路は、以上のように、前記第１のＰＮＰトランジスタのコレクタ電流がベースに与えられる第５のＮＰＮトランジスタを設けて、入力インピーダンスを向上する。
【００６５】
それゆえ、前記光リーク電流と補償電流との差はこの第５のＮＰＮトランジスタのｈｆｅ倍されてしまうことになるけれども、前記のように光リーク電流以上の補償電流を得ることができるようにしておくと、前記差を０にすることができ、増幅率が高くなっても、前記光リーク電流の影響を無くすことができる。
【００６６】
また、本発明の光リーク電流補償回路は、以上のように、前記各トランジスタを、ＰＮＰトランジスタではベース拡散領域、ＮＰＮトランジスタではコレクタ拡散領域となるＮ型エピタキシャル層が広く露出するラテラル構造とする。
【００６７】
それゆえ、本発明が特に効果的である。
【００６８】
さらにまた、本発明の光信号用回路は、以上のように、前記の光リーク電流補償回路を用いる。
【００６９】
それゆえ、光信号用回路に上記の効果を奏することができる。
【図面の簡単な説明】
【図１】本発明の実施の一形態の電気回路図である。
【図２】従来技術の電気回路図である。
【図３】図１で示すダーリントン回路および補償回路の一使用例である検波回路の放電回路のブロック図である。
【図４】図３で示す放電回路を検波回路として使用する赤外線リモコンの受信機の構成を示すブロック図である。
【図５】本発明の実施の他の形態の電気回路図である。
【図６】ラテラルＰＮＰトランジスタの構造を模式的に示す図である。
【図７】図６の等価回路図である。
【図８】ラテラルＮＰＮトランジスタの構造を模式的に示す図である。
【図９】図８の等価回路図である。
【図１０】バーチカルＰＮＰトランジスタの構造を模式的に示す図である。
【図１１】図１０の等価回路図である。
【図１２】ダーリントン回路の電気回路図である。
【図１３】典型的な従来技術を図１２のダーリントン回路に適用した電気回路図である。
【符号の説明】
１    ラテラルＰＮＰトランジスタ
２，１２，２２    Ｐ型のサブストレート層
３，１３，２３    Ｎ型エピタキシャル層
４，１４，２４    トレンチ
５，１５，２５    寄生フォトダイオード
１１    ラテラルＮＰＮトランジスタ
２１    バーチカルＰＮＰトランジスタ
４１    ダーリントン回路（被補償回路）
４２    補償回路
５０    放電回路
５１    赤外線リモコンの受信機
５２    フォトダイオード
５３    受信チップ（集積回路）
５４    初段アンプ（ＨＡ）
５５    ２段目アンプ（２ｎｄＡＭＰ）
５６    ３段目アンプ（３ｒｄＡＭＰ）
５７    バンドパスフィルタ（ＢＰＦ）
５８    検波回路
５９    積分回路
６０    ヒステリシスコンパレータ
６１    ローパスフィルタ
６２    ＡＢＣＣ回路
６３    ｆｏトリミング回路
Ｃ１    ノイズ除去用のコンデンサ
ＤＮ１，ＤＮ１１    寄生フォトダイオード
ＤＰ１，ＤＰ１１    寄生フォトダイオード
Ｆ１    定電流源
ＱＮ１    ＮＰＮトランジスタ（第２のトランジスタ）
ＱＮ２    ＮＰＮトランジスタ（第５のトランジスタ）
ＱＮ１１  ＮＰＮトランジスタ（第４のトランジスタ）
ＱＰ１    ＰＮＰトランジスタ（第１のトランジスタ）
ＱＰ１１  ＰＮＰトランジスタ（第３のトランジスタ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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