(57)【要約】【課題】　面積および配線の増加なしに、大きな電源安定化容量を得る。【解決手段】　第５配線層Ｍ５の第１電位Ｖｓｓが割り当てられた配線と第４配線層Ｍ４の第２電位Ｖｄｄが割り当てられた配線とが交差する部分、および、第５配線層Ｍ５の第２電位Ｖｄｄが割り当てられた配線と第４配線層Ｍ４の第１電位Ｖｓｓが割り当てられた配線とが交差する部分に、電源安定化用のキャパシタＣを形成するものである。また、キャパシタＣは、半導体基板１（チップ）の少なくとも内部領域１ａにおいてほぼ均一に分散して形成される。【選択図】　　　図１ 
2004104136.tif 000002
【特許請求の範囲】
【請求項１】
　複数の配線層を有し、前記配線層のうち最上層を除く任意の第１配線層と、前記第１配線層の上層の任意の第２配線層とを含む半導体集積回路装置の製造方法であって、
（ａ）前記第１配線層を覆う層間絶縁膜を形成し、前記第１配線層を構成する配線上の前記層間絶縁膜に孔を形成する工程、
（ｂ）前記孔のうち、一部の孔を覆うマスク膜を形成する工程、
（ｃ）前記マスク膜の存在下でエッチング処理を施し、前記孔の底部または前記孔の内面を含む前記層間絶縁膜上に形成された絶縁膜を除去する工程、
（ｄ）前記マスク膜を除去し、前記孔の内部に導電部材を形成する工程、
を含むことを特徴とする半導体集積回路装置の製造方法。
【請求項２】
　請求項１記載の半導体集積回路装置の製造方法であって、
　前記絶縁膜は、前記層間絶縁膜の形成前に前記第１配線層上に形成される第１の工程、または、前記層間絶縁膜の孔の形成後、前記孔の内面を含む層間絶縁膜上の全面に形成される第２の工程、の何れかの工程により形成されることを特徴とする半導体集積回路装置の製造方法。
【請求項３】
　請求項１または２記載の半導体集積回路装置の製造方法であって、
　前記導電部材は、前記第２配線層を構成する配線と一体に形成される第１の工程、または、前記孔を埋め込む導電膜の形成後、前記孔以外の前記層間絶縁膜上の前記導電膜の除去により形成される第２の工程、の何れかの工程により形成されることを特徴とする半導体集積回路装置の製造方法。
【請求項４】
　複数の配線層を有し、前記配線層のうち最上層を除く任意の第１配線層と、前記第１配線層の上層の任意の第２配線層とを含む半導体集積回路装置の製造方法であって、
（ａ）前記第１配線層上に第１絶縁膜、第２絶縁膜および第３絶縁膜を順次堆積する工程、
（ｂ）前記第３絶縁膜上に、孔が形成される領域に開口を有する第１マスク膜をパターニングし、前記第１マスク膜の存在下で前記第３絶縁膜をエッチングする工程、
（ｃ）前記第１マスク膜を除去し、前記第３および第２絶縁膜上に第４絶縁膜および第５絶縁膜を順次堆積する工程、
（ｄ）前記第５絶縁膜上に、溝が形成される領域に開口を有する第２マスク膜をパターニングし、前記第２マスク膜の存在下で前記第５絶縁膜をエッチングする工程、
（ｅ）前記第２マスク膜または前記第５絶縁膜をマスクとして前記第４絶縁膜をエッチングして前記第５絶縁膜にパターニングされた溝を前記第４絶縁膜に形成し、さらに、前記第３絶縁膜をマスクとして前記第２絶縁膜をエッチングして前記第３絶縁膜にパターニングされた孔を前記第２絶縁膜に形成する工程、
（ｆ）前記溝および孔の底部に露出した前記第３絶縁膜および前記第１絶縁膜を除去する工程、
（ｇ）前記溝および孔の内面を含む半導体基板の全面に第６絶縁膜を堆積する工程、
（ｈ）前記孔の一部を覆う第３マスク膜をパターニングする工程、
（ｉ）前記第３マスク膜の存在下で、前記第６絶縁膜をエッチングする工程、
（ｊ）前記第３マスク膜を除去し、前記溝および孔を埋め込む導電膜を形成する工程、
（ｋ）前記溝以外の領域の前記導電膜を除去し、前記第２配線層を構成する配線および導電部材を形成する工程、
　を含むことを特徴とする半導体集積回路装置の製造方法。
【請求項５】
　複数の配線層を有し、前記配線層のうち最上層を除く任意の第１配線層と、前記第１配線層の上層の任意の第２配線層とを含む半導体集積回路装置の製造方法であって、
（ａ）前記第１配線層上に第１絶縁膜、第２絶縁膜および第３絶縁膜を順次堆積する工程、
（ｂ）前記第３絶縁膜上に、孔が形成される領域に開口を有する第１マスク膜をパターニングし、前記第１マスク膜の存在下で前記第３絶縁膜をエッチングする工程、
（ｃ）前記第１マスク膜を除去し、前記第３および第２絶縁膜上に第４絶縁膜および第５絶縁膜を順次堆積する工程、
（ｄ）前記第５絶縁膜上に、溝が形成される領域に開口を有する第２マスク膜をパターニングし、前記第２マスク膜の存在下で前記第５絶縁膜をエッチングする工程、
（ｅ）前記第２マスク膜または前記第５絶縁膜をマスクとして前記第４絶縁膜をエッチングして前記第５絶縁膜にパターニングされた溝を前記第４絶縁膜に形成し、さらに、前記第３絶縁膜をマスクとして前記第２絶縁膜をエッチングし、前記第３絶縁膜にパターニングされた孔を前記第２絶縁膜に形成する工程、
（ｆ）前記孔の一部を覆う第３マスク膜をパターニングする工程、
（ｇ）前記第３マスク膜およびパターニングされた前記第５絶縁膜の存在下で、前記孔底部の前記第１絶縁膜および前記溝底部の前記第３絶縁膜をエッチングする工程、
（ｈ）前記第３マスク膜を除去し、前記溝および孔を埋め込む導電膜を形成する工程、
（ｉ）前記溝以外の領域の前記導電膜を除去し、前記第２配線層を構成する配線および導電部材を形成する工程、
　を含むことを特徴とする半導体集積回路装置の製造方法。
【請求項６】
　複数の配線層を有し、前記配線層のうち最上層を除く任意の第１配線層と、前記第１配線層の上層の任意の第２配線層とを含む半導体集積回路装置の製造方法であって、
（ａ）前記第１配線層上に第１絶縁膜、第２絶縁膜、第３絶縁膜、第４絶縁膜および第５絶縁膜を順次堆積する工程、
（ｂ）前記第５絶縁膜上に、孔が形成される領域に開口を有する第１マスク膜をパターニングし、前記第１マスク膜の存在下で前記第５、第４、第３および第２絶縁膜をエッチングして孔を形成する工程、
（ｃ）前記第１マスク膜を除去した後、第５絶縁膜上に第２マスク膜を形成し、溝が形成される領域を露光した後に前記第２マスク膜を現像し、前記溝が形成される領域以外および前記孔内に前記第２マスク膜を残存させる工程、
（ｄ）前記第２マスク膜の存在下で前記第５および第４絶縁膜をエッチングし、溝を形成する工程、
（ｅ）前記第２マスク膜を除去し、前記孔の一部を覆う第３マスク膜をパターニングする工程、
（ｆ）前記第３マスク膜の存在下で、前記孔底部の前記第１絶縁膜をエッチングする工程、
（ｇ）前記第３マスク膜を除去し、前記溝および孔を埋め込む導電膜を形成する工程、
（ｈ）前記溝以外の領域の前記導電膜を除去し、前記第２配線層を構成する配線および導電部材を形成する工程、
　を含むことを特徴とする半導体集積回路装置の製造方法。
【請求項７】
　請求項５または６記載の半導体集積回路装置の製造方法であって、
　前記第３マスク膜の形成前に、さらに、前記溝および孔の内面を含む半導体基板の全面に第６絶縁膜を堆積する工程を有し、前記孔底部の前記第１絶縁膜のエッチング工程において、前記第３マスク膜で覆われない前記第６絶縁膜を前記第１絶縁膜とともに除去することを特徴とする半導体集積回路装置の製造方法。
【請求項８】
　複数の配線層を有し、前記配線層のうち最上層を除く任意の第１配線層と、前記第１配線層の上層の任意の第２配線層とを含む半導体集積回路装置の製造方法であって、
（ａ）前記第１配線層を覆う第７絶縁膜を堆積する工程、
（ｂ）前記第７絶縁膜上に、孔が形成される領域に開口を有する第１マスク膜をパターニングし、前記第１マスク膜の存在下で前記第７絶縁膜をエッチングして、前記第１配線層を構成する配線上に前記第７絶縁膜を除去する工程、
（ｃ）前記孔の内面を含む半導体基板の全面に第６絶縁膜を堆積する工程、
（ｄ）前記孔の一部を覆う第３マスク膜をパターニングする工程、
（ｅ）前記第３マスク膜の存在下で、前記第６絶縁膜をエッチングする工程、
（ｆ）前記第３マスク膜を除去し、前記孔を埋め込む導電膜を形成する工程、
（ｇ）前記孔以外の領域の前記導電膜を除去し、前記第２配線層を構成する配線に接続される導電部材を形成する工程、
（ｈ）前記半導体基板の全面に第２導電膜を堆積し、前記第２導電膜をパターニングして前記第２配線層を形成する工程、
　を含むことを特徴とする半導体集積回路装置の製造方法。
【請求項９】
　請求項４〜８の何れか一項に記載の半導体集積回路装置の製造方法であって、
　前記第１および第３絶縁膜は、前記第２および第４絶縁膜に対してエッチング選択比を有する材料で構成され、前記第１絶縁膜の膜厚は前記第３絶縁膜の膜厚と同等であることを特徴とする半導体集積回路装置の製造方法。
【請求項１０】
　請求項４〜９の何れか一項に記載の半導体集積回路装置の製造方法であって、
　前記第１または第６絶縁膜の膜厚は、前記第２絶縁膜の膜厚よりも薄いことを特徴とする半導体集積回路装置の製造方法。
【請求項１１】
　請求項４〜１０の何れか一項に記載の半導体集積回路装置の製造方法であって、
　前記第１または第６絶縁膜の誘電率は、前記第２絶縁膜の誘電率よりも高いことを特徴とする半導体集積回路装置の製造方法。
【請求項１２】
　複数の配線層を有し、前記配線層のうち最上層を除く任意の第１配線層と、前記第１配線層の上層の任意の第２配線層とを含む半導体集積回路装置の製造に用いられるマスクパターンの生成方法であって、
　前記第１配線層を構成する電源配線のうち第１電位が割り当てられる第１電源配線と、前記第２配線層を構成する電源配線のうち前記第１電位とは異なる電位の第２電位が割り当てられる第２電源配線とが交差する交差領域を判別する第１のステップと、
　前記交差領域に孔パターンを生成する第２のステップと、
　前記孔パターンの幅を、前記孔パターンに隣接する前記第１および第２配線層の配線領域に至らない範囲で拡張する第３のステップと、
　を有することを特徴とするマスクパターンの生成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
　本発明は、半導体集積回路装置およびその製造方法に関し、特に、高性能な半導体集積回路装置の電源安定化および電源ノイズの低減に適用して有効な技術に関するものである。
【背景技術】
【０００２】
　半導体集積回路装置の高性能化および微細化に伴い、多層配線技術は半導体集積回路装置製造の必須の技術となっている。たとえば、半導体集積回路における配線層の形成法として、絶縁膜上にアルミニウム（Ａｌ）合金またはタングステン（Ｗ）などの高融点金属薄膜を成膜した後、フォトリソグラフィ工程により配線用薄膜上に配線パターンと同一形状のレジストパターンを形成し、それをマスクとしてドライエッチング工程により配線パターンを形成する方法が知られている。しかし、このＡｌ合金等を用いる方法では配線の微細化に伴い、配線抵抗の増大が顕著となり、それに伴い配線遅延が増加し、半導体集積回路装置の性能が低下する等の問題がある。特に高性能なロジックＬＳＩにおいては、その性能阻害要因として大きな問題が生じている。
【０００３】
　このため、たとえば、絶縁膜に形成した溝上に銅（Ｃｕ）を主導体層とする配線用金属を埋め込んだ後、溝外部の余分な金属をＣＭＰ法（化学機械研磨法）を用いて除去することにより溝内に配線パターンを形成する方法（いわゆるダマシン法）が検討されている。
【０００４】
　一方、配線抵抗とともに半導体集積回路装置の動作遅延を生ずる要素として配線容量の問題がある。半導体集積回路装置の高集積化、微細化は、配線間寸法を縮小することから配線間容量が大きくなり、回路動作の遅延を大きくして好ましくない。そこで、配線間を絶縁する層間絶縁膜には低誘電率の材料、たとえばシリコン酸化膜等を用いるのが一般的である。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
　しかし、半導体集積回路装置の高集積化、高速化および低電圧化に伴って、回路動作時のＡＣノイズの発生が問題になることを本発明者らは認識した。すなわち、微細化された回路素子が特定部において高速動作等した場合には、局所的にその部分の電源インピーダンスが低下する現象が生じる。これは回路に供給される電源電圧の局所的な低下として観察され、また、時間的に変動する電圧として観察されるため、局所的なＡＣノイズの発生として把握される。低電圧駆動されている回路においては、このようなＡＣノイズの影響は特に大きく、回路動作の不安定化、著しい場合には誤動作の原因にもなる場合がある。
【０００６】
　本発明者らの考察によれば、このようなＡＣノイズの発生に対する対策としては、電源ライン（Ｖｄｄ、Ｖｓｓ、（Ｖｄｄ＞Ｖｓｓ））間に適当な容量素子（電源安定化容量）を接続することが考えられる。公知の技術ではないが、具体的な対策として、以下のような手段を検討した。
【０００７】
　第１の手段は、半導体集積回路装置が標準セル方式等のセルベースＩＣ（CBIC;Cell Based Integrated Curcuit）である場合には、ゲート絶縁膜等を用いてＩＣ内のある領域に電源安定化用の容量素子（ＭＩＳ容量素子）を別途形成し、これを電源ラインに接続する対策である。すなわち、図３４（ａ）に示すように、容量セルＣを別途設け、図３４（ｃ）に示すように、その容量セル内のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）のゲート電極長Ｌおよび幅Ｗを大きくして十分な容量値とすることができる。なお、図３４は、本発明の課題を説明するための図面であり、（ａ）は内部領域に標準セルが形成された半導体集積回路装置の平面図を示し、（ｂ）は容量セル領域を拡大して示した平面図、（ｃ）は容量セルを拡大して示した平面図であり、（ｄ）は図３４（ｃ）におけるｄ−ｄ' 線断面図である。このように、たとえば容量セル内のＭＩＳＦＥＴのゲート電極に電源ラインＶｄｄを電気的に接続して容量素子の一方の電極とし、ｐウェル領域（Ｖｓｓ電位）およびソース・ドレイン領域を容量素子の他方の電極とし、ゲート絶縁膜を容量素子の誘電体膜として容量素子が構成される。また、容量セル内のｐＭＩＳＦＥＴのゲート電極に電源ラインＶｓｓを電気的に接続して容量素子の一方の電極とし、ｎウェル領域（Ｖｄｄ電位）およびソース・ドレイン領域を容量素子の他方の電極とし、ゲート絶縁膜を容量素子の誘電体膜として容量素子が構成される。この方策によれば専用の容量セルを半導体集積回路装置内に配置するため、比較的大きな安定化容量を得ることができるという利点がある。
【０００８】
　しかし、この対策では、電源安定化用に専用の容量素子を必要とするため、容量素子形成のための余分な面積が必要であり、高集積化を阻害する問題がある。しかも、図３４（ｂ）に示すように、容量セルＣの形成位置がチップ内の特定の位置に限定されるため、たとえば論理ブロックＲのようなＡＣノイズの発生するすなわち安定化容量を必要とする領域から離れた位置に容量セルが形成されることとなる。このため、ＡＣノイズの発生位置と安定化容量の形成位置が相違し、有効にノイズを除去できない恐れがある。
【０００９】
　第２の手段は、半導体集積回路装置がゲートアレイ回路である場合には、未使用のベーシック（基本）セルを容量素子（ＭＩＳ容量素子）として利用し、これを電源ライン間に接続する対策である。すなわち、図３５（ｂ）に示すように、ベーシックセルを構成するＭＩＳＦＥＴを安定化容量に用いる方策である。なお、図３５は、本発明の課題を説明するための他の図面であり、（ａ）は内部領域にゲートアレーが形成された半導体集積回路装置の平面図を示し、（ｂ）はゲートアレーのベーシックセルを示した平面図である。このようにゲートアレイ方式を採用する半導体集積回路装置においては、セルベースＩＣ（ＣＢＩＣ）のように専用の容量セルを設けるのではなく、未使用の基本セルを用いて、図３４（ｃ）、（ｄ）に示す容量素子（ＭＩＳ容量素子）と同様な容量素子（ＭＩＳ容量素子）を構成する。この方策によれば、未使用のベーシックセルを用いるため、余分な配線の増加（配線のオーバーヘッド）は存在するものの、安定化容量のための余分な面積（面積のオーバーヘッド）を必要とせず、高集積化に対して有利である。
【００１０】
　しかし、この方策では、図３５（ｂ）に示すように、既存のベーシックセルを用いることから、一般にゲート電極長Ｌが短く、ＭＯＳトランジスタ１個あたりの容量が小さいため大きな安定化容量を得ることは困難である。また、安定化容量として使用できるベーシックセルの形成位置がチップ内の特定の位置に制限されるため、ＡＣノイズの発生する領域の近傍に配置できるとは限らない。このため、ＡＣノイズの発生位置と安定化容量の形成位置が相違し、有効にノイズを除去できない恐れがある。
【００１１】
　本発明の目的は、面積および配線の増加なしに、大きな電源安定化容量を得ることができる半導体集積回路装置の構造および製造方法を提供することにある。
【００１２】
　また、本発明の目的は、電源ライン（ＶｄｄおよびＶｓｓ）間に大きな安定化容量を付加し、ＡＣノイズを低減して半導体集積回路装置の動作安定性および動作信頼性を向上することにある。
【００１３】
　また、本発明の目的は、安定化容量をチップ内に均一に配置できる技術を提供することにある。すなわち、局所的なＡＣノイズの発生が生じても、そのノイズ発生部の近傍に配置された安定化容量により有効にノイズを除去し、半導体集積回路装置の安定性をさらに高める技術を提供することにある。
【００１４】
　本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１５】
　本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
１．本発明の半導体集積回路装置は、複数の配線層を有し、配線層のうち最上層を除く任意の第１配線層と、第１配線層の上層の任意の第２配線層とを含むものであって、第１配線層に含まれる第１電位の第１電源配線と、第２配線層に含まれる第２電位の第２電源配線との交差領域に容量素子が形成されていることを特徴とする。
２．前記項１記載の半導体集積回路装置であって、容量素子は、半導体基板の素子形成領域において分散して形成されている。
３．前記項１または２記載の半導体集積回路装置であって、第１電源配線と第２電源配線とが上面から見てメッシュ状に形成され、メッシュの交点に容量素子が形成されている。
４．前記項１〜３の何れか一項に記載の半導体集積回路装置であって、第１および第２配線層は、複数の配線層のうち上層部分に配置されている。
５．前記項１〜４の何れか一項に記載の半導体集積回路装置であって、容量素子は、第１電源配線を一方の電極とし、第２電源配線の下部に第２電源配線と一体にまたは電気的に接続して形成された導電部材を他方の電極とし、一方および他方の電極の間に形成された誘電体膜とで構成され、誘電体膜の膜厚は、第１および第２配線層間の層間絶縁膜の膜厚よりも薄いものである。
６．前記項１〜４の何れか一項に記載の半導体集積回路装置であって、容量素子は、第１電源配線を一方の電極とし、第２電源配線の下部に第２電源配線と一体にまたは電気的に接続して形成された導電部材を他方の電極とし、一方および他方の電極の間に形成された誘電体膜とで構成され、誘電体膜の誘電率は、第１および第２配線層間の層間絶縁膜の誘電率よりも高いものである。
７．前記項５または６記載の半導体集積回路装置であって、誘電体膜は、酸化タンタル膜、シリコン窒化膜または酸化タンタル膜とシリコン窒化膜との積層膜である。
８．前記項５、６または７記載の半導体集積回路装置であって、導電部材は、第１および第２配線層間を電気的に接続する接続部材と同一工程で形成されたものである。
９．前記項５〜８の何れか一項に記載の半導体集積回路装置であって、導電部材は、デュアルダマシン法を用いて第２電源配線と一体に形成されるものである。
１０．前記項５〜９の何れか一項に記載の半導体集積回路装置であって、導電部材は、第１および第２配線層間を絶縁する層間絶縁膜に形成された孔に埋め込んで形成されたものである。
１１．前記項５〜１０の何れか一項に記載の半導体集積回路装置であって、第１電源配線の表面および導電部材の底面が対向して容量素子を構成する領域幅が、第１電源配線の幅および第２電源配線の幅よりも広いものである。
１２．前記項１〜１１の何れか一項に記載の半導体集積回路装置であって、第１および第２配線層は、複数の配線層のうち上層部分に配置され、複数の配線層のうちの下層部分に配置される電源配線の線幅は、第１および第２電源配線の配線幅よりも小さく構成されるものである。
１３．本発明の半導体集積回路装置の製造方法は、複数の配線層を有し、配線層のうち最上層を除く任意の第１配線層と、第１配線層の上層の任意の第２配線層とを含むものであって、（ａ）第１配線層を覆う層間絶縁膜を形成し、第１配線層を構成する配線上の層間絶縁膜に孔を形成する工程、（ｂ）孔のうち、一部の孔を覆うマスク膜を形成する工程、（ｃ）マスク膜の存在下でエッチング処理を施し、孔の底部または孔の内面を含む層間絶縁膜上に形成された絶縁膜を除去する工程、（ｄ）マスク膜を除去し、孔の内部に導電部材を形成する工程、を含む。
１４．前記項１３記載の半導体集積回路装置の製造方法であって、絶縁膜は、層間絶縁膜の形成前に第１配線層上に形成される第１の工程、または、層間絶縁膜の孔の形成後、孔の内面を含む層間絶縁膜上の全面に形成される第２の工程、の何れかの工程により形成される。
１５．前記項１３または１４に記載の半導体集積回路装置の製造方法であって、導電部材は、第２配線層を構成する配線と一体に形成される第１の工程、または、孔を埋め込む導電膜の形成後、孔以外の層間絶縁膜上の導電膜の除去により形成される第２の工程、の何れかの工程により形成される。
１６．本発明の半導体集積回路装置の製造方法は、複数の配線層を有し、配線層のうち最上層を除く任意の第１配線層と、第１配線層の上層の任意の第２配線層とを含むものであって、（ａ）第１配線層上に第１絶縁膜、第２絶縁膜および第３絶縁膜を順次堆積する工程、（ｂ）第３絶縁膜上に、孔が形成される領域に開口を有する第１マスク膜をパターニングし、第１マスク膜の存在下で第３絶縁膜をエッチングする工程、（ｃ）第１マスク膜を除去し、第３および第２絶縁膜上に第４絶縁膜および第５絶縁膜を順次堆積する工程、（ｄ）第５絶縁膜上に、溝が形成される領域に開口を有する第２マスク膜をパターニングし、第２マスク膜の存在下で第５絶縁膜をエッチングする工程、（ｅ）第２マスク膜または第５絶縁膜をマスクとして第４絶縁膜をエッチングして第５絶縁膜にパターニングされた溝を第４絶縁膜に形成し、さらに、第３絶縁膜をマスクとして第２絶縁膜をエッチングして第３絶縁膜にパターニングされた孔を第２絶縁膜に形成する工程、（ｆ）溝および孔の底部に露出した第３絶縁膜および第１絶縁膜を除去する工程、（ｇ）溝および孔の内面を含む半導体基板の全面に第６絶縁膜を堆積する工程、（ｈ）孔の一部を覆う第３マスク膜をパターニングする工程、（ｉ）第３マスク膜の存在下で、第６絶縁膜をエッチングする工程、（ｊ）第３マスク膜を除去し、溝および孔を埋め込む導電膜を形成する工程、（ｋ）溝以外の領域の導電膜を除去し、第２配線層を構成する配線および導電部材を形成する工程、を含む。
１７．本発明の半導体集積回路装置の製造方法は、複数の配線層を有し、配線層のうち最上層を除く任意の第１配線層と、第１配線層の上層の任意の第２配線層とを含む半導体集積回路装置の製造方法であって、（ａ）第１配線層上に第１絶縁膜、第２絶縁膜および第３絶縁膜を順次堆積する工程、（ｂ）第３絶縁膜上に、孔が形成される領域に開口を有する第１マスク膜をパターニングし、第１マスク膜の存在下で第３絶縁膜をエッチングする工程、（ｃ）第１マスク膜を除去し、第３および第２絶縁膜上に第４絶縁膜および第５絶縁膜を順次堆積する工程、（ｄ）第５絶縁膜上に、溝が形成される領域に開口を有する第２マスク膜をパターニングし、第２マスク膜の存在下で第５絶縁膜をエッチングする工程、（ｅ）第２マスク膜または第５絶縁膜をマスクとして第４絶縁膜をエッチングして第５絶縁膜にパターニングされた溝を第４絶縁膜に形成し、さらに、第３絶縁膜をマスクとして第２絶縁膜をエッチングし、第３絶縁膜にパターニングされた孔を第２絶縁膜に形成する工程、（ｆ）孔の一部を覆う第３マスク膜をパターニングする工程、（ｇ）第３マスク膜およびパターニングされた第５絶縁膜の存在下で、孔底部の第１絶縁膜および溝底部の第３絶縁膜をエッチングする工程、（ｈ）第３マスク膜を除去し、溝および孔を埋め込む導電膜を形成する工程、（ｉ）溝以外の領域の導電膜を除去し、第２配線層を構成する配線および導電部材を形成する工程、を含む。
１８．本発明の半導体集積回路装置の製造方法は、複数の配線層を有し、配線層のうち最上層を除く任意の第１配線層と、第１配線層の上層の任意の第２配線層とを含むものであって、（ａ）第１配線層上に第１絶縁膜、第２絶縁膜、第３絶縁膜、第４絶縁膜および第５絶縁膜を順次堆積する工程、（ｂ）第５絶縁膜上に、孔が形成される領域に開口を有する第１マスク膜をパターニングし、第１マスク膜の存在下で第５、第４、第３および第２絶縁膜をエッチングして孔を形成する工程、（ｃ）第１マスク膜を除去した後、第５絶縁膜上に第２マスク膜を形成し、溝が形成される領域を露光した後に第２マスク膜を現像し、溝が形成される領域以外および孔内に第２マスク膜を残存させる工程、（ｄ）第２マスク膜の存在下で第５および第４絶縁膜をエッチングし、溝を形成する工程、（ｅ）第２マスク膜を除去し、孔の一部を覆う第３マスク膜をパターニングする工程、（ｆ）第３マスク膜の存在下で、孔底部の第１絶縁膜をエッチングする工程、（ｇ）第３マスク膜を除去し、溝および孔を埋め込む導電膜を形成する工程、（ｈ）溝以外の領域の導電膜を除去し、第２配線層を構成する配線および導電部材を形成する工程、を含む。
１９．前記項１７または１８記載の半導体集積回路装置の製造方法であって、第３マスク膜の形成前に、さらに、溝および孔の内面を含む半導体基板の全面に第６絶縁膜を堆積する工程を有し、孔底部の第１絶縁膜のエッチング工程において、第３マスク膜で覆われない第６絶縁膜を第１絶縁膜とともに除去するものである。
２０．本発明の半導体集積回路装置の製造方法は、複数の配線層を有し、配線層のうち最上層を除く任意の第１配線層と、第１配線層の上層の任意の第２配線層とを含むものであって、（ａ）第１配線層を覆う第７絶縁膜を堆積する工程、（ｂ）第７絶縁膜上に、孔が形成される領域に開口を有する第１マスク膜をパターニングし、第１マスク膜の存在下で第７絶縁膜をエッチングして、第１配線層を構成する配線上に第７絶縁膜を除去する工程、（ｃ）孔の内面を含む半導体基板の全面に第６絶縁膜を堆積する工程、（ｄ）孔の一部を覆う第３マスク膜をパターニングする工程、（ｅ）第３マスク膜の存在下で、第６絶縁膜をエッチングする工程、（ｆ）第３マスク膜を除去し、孔を埋め込む導電膜を形成する工程、（ｇ）孔以外の領域の導電膜を除去し、第２配線層を構成する配線に接続される導電部材を形成する工程、（ｈ）半導体基板の全面に第２導電膜を堆積し、第２導電膜をパターニングして第２配線層を形成する工程、を含む。
２１．前記項１６〜２０の何れか一項に記載の半導体集積回路装置の製造方法であって、第１および第３絶縁膜は、第２および第４絶縁膜に対してエッチング選択比を有する材料で構成され、第１絶縁膜の膜厚は第３絶縁膜の膜厚と同等である。
２２．前記項１６〜２１の何れか一項に記載の半導体集積回路装置の製造方法であって、第１または第６絶縁膜の膜厚は、第２絶縁膜の膜厚よりも薄いものである。
２３．前記項１６〜２２の何れか一項に記載の半導体集積回路装置の製造方法であって、第１または第６絶縁膜の誘電率は、第２絶縁膜の誘電率よりも高いものである。
２４．本発明のマスクパターン生成方法は、複数の配線層を有し、配線層のうち最上層を除く任意の第１配線層と、第１配線層の上層の任意の第２配線層とを含む半導体集積回路装置の製造に用いられるものであって、第１配線層を構成する電源配線のうち第１電位が割り当てられる第１電源配線と、第２配線層を構成する電源配線のうち第１電位とは異なる電位の第２電位が割り当てられる第２電源配線とが交差する交差領域を判別する第１のステップと、交差領域に孔パターンを生成する第２のステップと、孔パターンの幅を、孔パターンに隣接する第１および第２配線層の配線領域に至らない範囲で拡張する第３のステップと、を有する。
２５．前記項１〜１２の何れか一項に記載の半導体集積回路装置であって、容量セルを有するものである。
２６．前記項１〜１２または２５の何れか一項に記載の半導体集積回路装置であって、第２配線層は、最上層の配線層である。
２７．前記項１〜４の何れか一項に記載の半導体集積回路装置であって、容量素子は、第１電源配線を一方の電極とし、第２電源配線の下部に第２電源配線と一体にまたは電気的に接続して形成された導電部材を他方の電極とし、一方および他方の電極の間に形成された誘電体膜とで構成され、第１および第２配線層間の層間絶縁膜は、誘電体膜の誘電率よりも低い誘電率を有する絶縁膜を含む。
２８．前記項１〜１２または２５〜２７の何れか一項に記載の半導体集積回路装置であって、容量素子は、メモリブロックおよび論理ブロック上に分散して形成される。
２９．前記項２５記載の半導体集積回路装置であって、容量セルは、ＭＩＳ容量素子を構成する。
３０．前記項１〜１２または２５〜２９の何れか一項に記載の半導体集積回路装置であって、第１配線層と第２配線層の配線間を電気的に接続するための接続孔を形成する工程を利用して、交差領域に孔が形成され、孔に形成された導電部材が第２電源配線に電気的に接続されるとともに容量素子の一方の電極として作用し、第１電源配線が容量素子の他方の電極として作用するものである。
【発明の効果】
【００１６】
　本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
（１）面積および配線の増加なしに、大きな電源安定化容量を得ることができる半導体集積回路装置を実現できる。
（２）電源ライン（ＶｄｄおよびＶｓｓ）間に大きな安定化容量を付加し、ＡＣノイズを低減して半導体集積回路装置の動作安定性および動作信頼性を向上できる。
（３）安定化容量をチップ内に均一に配置でき、局所的なＡＣノイズの発生が生じても、そのノイズ発生部の近傍に配置された安定化容量により有効にノイズを除去できる。これにより半導体集積回路装置の安定性をさらに高めることができる。
【発明を実施するための最良の形態】
【００１７】
　以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００１８】
　　（実施の形態１）
　図１は、本発明の一実施の形態である半導体集積回路装置の一例を示した平面図であり、（ａ）はチップ全体を示した平面図、（ｂ）は内部領域の一部を拡大して示した平面図である。
【００１９】
　図１（ａ）に示すように、本実施の形態の半導体集積回路装置には、半導体基板１の中央部に内部領域１ａ、その外周部に入出力制御用のＩ／Ｏ領域１ｂ、および周辺部にリード取り出し用のパッド（外部端子）１ｃが配置されている。内部領域１ａには、たとえば論理回路、ＲＡＭ（Random Access Memory）またはＲＯＭ（Read Only Memory）などのメモリ回路（メモリブロック）、クロック回路等が配置され、Ｉ／Ｏ領域１ｂには入出力回路が配置される。論理回路、メモリ回路、入出力回路等は、たとえば半導体素子で構成された基本セルを用いて構成され、基本セル間および半導体素子間は配線で結線される。内部領域１ａの上層部には配線層が形成されており、図１（ｂ）においては最上層である第５配線層Ｍ５とその下層の第４配線層Ｍ４が表されている。なお、本実施の形態では最上層を第５配線層Ｍ５とする５層配線を例示しているが、５層以上の配線層を有しても良いし、４層以下の配線層でもよい。ただし、多層配線であることを要するから２層以上の配線構造を有することが必要である。
【００２０】
　図１（ｂ）に示すように、たとえば第５配線層Ｍ５を構成する配線のうち、電源配線には、第１の電位であるＶｓｓあるいは第２の電位であるＶｄｄが所定の間隔Ｍｙを有するように割り当てられる。同様に、たとえば第４配線層Ｍ４を構成する電源配線にも、第１の電位のＶｓｓあるいは第２の電位のＶｄｄが所定の間隔Ｍｘを有するように割り当てられる。なお、図１（ｂ）では図面を見やすくするために電源配線以外の配線を省略して示している。また、第１電位Ｖｓｓはたとえば基準電位で０Ｖ、第２電位Ｖｄｄは第１電位Ｖｓｓよりも高く、たとえば１．５〜３．３Ｖである。
【００２１】
　また、図１（ｂ）に示すように、第５配線層Ｍ５と第４配線層Ｍ４とが上面から見てメッシュ状に構成され、第５配線層Ｍ５の第１電位Ｖｓｓが割り当てられた配線と第４配線層Ｍ４の第２電位Ｖｄｄが割り当てられた配線とが交差する部分、および、第５配線層Ｍ５の第２電位Ｖｄｄが割り当てられた配線と第４配線層Ｍ４の第１電位Ｖｓｓが割り当てられた配線とが交差する部分には、電源安定化用のキャパシタ（容量素子）Ｃが形成されている。本実施の形態では、図１（ｂ）に示すように、上面から見て、キャパシタＣが半導体基板１（チップ）の少なくとも内部領域１ａにおいてほぼ均一に分散して形成されている。すなわち、内部領域１ａ上の全領域において、容量素子Ｃがほぼ均一に分散して構成される。このため、内部領域１ａの任意の領域で局所的に消費電力が大きくなり電源電圧の不安定化を誘発させる要因が発生しても、その近傍のキャパシタＣが有効に作用し、電源電圧を速やかに安定化してＡＣノイズの発生を効果的に抑制できる。
【００２２】
　図２は、図１（ｂ）の内部領域をさらに拡大した平面図であり、図３は、図２のIII-III線断面図である。
【００２３】
　第５配線層Ｍ５には、前記した電源配線として、第１電位Ｖｓｓが割り当てられた配線Ｍ５ｓ、および、第２電位Ｖｄｄが割り当てられた配線Ｍ５ｄが形成され、また、信号が割り当てられた信号配線Ｍ５ｓｉｇが形成されている。第４配線層Ｍ４には、前記した電源配線として、第１電位Ｖｓｓが割り当てられた配線Ｍ４ｓ、および、第２電位Ｖｄｄが割り当てられた配線Ｍ４ｄが形成され、信号が割り当てられた信号配線Ｍ４ｓｉｇが形成されている。
【００２４】
　配線Ｍ５ｓと配線Ｍ４ｓとが交差する部分、および配線Ｍ５ｄと配線Ｍ４ｄとが交差する部分には接続部材Ｐが各々形成されており、この接続部材Ｐを介して上下層が互いに電気的に接続される。接続部材Ｐは、図３に示すように、配線Ｍ５ｓと一体に形成され、いわゆるデュアルダマシン法で形成された導電部材とすることができる。
【００２５】
　配線Ｍ５ｓと配線Ｍ４ｄとが交差する部分、および配線Ｍ５ｄと配線Ｍ４ｓとが交差する部分には、前記したキャパシタＣが形成される。キャパシタＣは、配線Ｍ５ｓあるいは配線Ｍ５ｄと一体に形成された導電部材Ｍｅを一方の電極とし、配線Ｍ４ｄあるいは配線Ｍ４ｓを他方の電極とする。そして、両電極（導電部材Ｍｅと配線Ｍ４ｄまたは配線Ｍ４ｓ）の間に誘電体膜であるキャパシタ絶縁膜Ｉｃが形成され、このキャパシタ絶縁膜Ｉｃによって両電極が絶縁されてキャパシタＣが構成される。
【００２６】
　第５配線層Ｍ５および第４配線層Ｍ４を構成する配線（配線Ｍ５ｓ，Ｍ５ｄ，Ｍ４ｓ，Ｍ４ｄ、信号配線Ｍ５ｓｉｇ，Ｍ４ｓｉｇ）は、配線形成用の絶縁膜の溝内に形成され、主導電層Ｍｍとバリア層Ｍｂとで構成される。主導電層Ｍｍは銅（Ｃｕ）からなり、バリア層Ｍｂはたとえば窒化チタン（ＴｉＮ）とすることができる。バリア層Ｍｂは主導電層からの銅の拡散を防止するために形成される。また、接続部材Ｐおよび導電部材Ｍｅは、前記配線の下部に形成された孔内に形成され、前記のとおり配線Ｍ５ｓ，Ｍ５ｄと一体に形成される。接続部材Ｐおよび導電部材Ｍｅも主導電層Ｍｍおよびバリア層Ｍｂからなり、主導電層Ｍｍは銅、バリア層Ｍｂは窒化チタンからなる。
【００２７】
　キャパシタ絶縁膜Ｉｃは、たとえば酸化タンタル（ＴａＯx）からなる。酸化タンタルの比誘電率は２０以上と大きく、十分に大きなキャパシタＣの容量値を確保できる。また、キャパシタ絶縁膜Ｉｃの膜厚ｔｃは、接続部材Ｐおよび導電部材Ｍｅが形成された第５配線層Ｍ５と第４配線層Ｍ４との間の層間絶縁膜の膜厚ｔ（ｔ＜ｔｃ）よりも小さく、十分大きな容量値を確保できる。
【００２８】
　なお、配線形成用の絶縁膜および層間絶縁膜の材料として低誘電率の材料を用いることができる。たとえばシリコン酸化膜を主な構成材料とすることができる。配線間を低誘電率材料で絶縁することにより配線間容量を小さくし、信号の伝送速度を向上することができる。
【００２９】
　このように、本実施の形態では、配線間の絶縁にはたとえば低誘電率ＳＯＧ（Spin On Glass）膜、シリコン酸化膜等低誘電率の材料を用い、これにより信号に対する応答速度（信号伝送速度）を高品質に維持する一方、キャパシタ絶縁膜Ｉｃの材料として高誘電率材料たとえば酸化タンタルを用い、また、キャパシタ絶縁膜Ｉｃの膜厚を薄く構成するため、異種電圧の電源配線間の容量を大きくして、電源電圧の安定化およびＡＣノイズの除去を図ることができる。
【００３０】
　また、本実施の形態のキャパシタＣは、異なる配線層間の異電圧電源配線間に形成するものであり、半導体基板１に容量セルを別途設ける必要がない。このため、電源安定化用のキャパシタ形成のための面積オーバーヘッドがなく、高集積化に有利である。また、電源安定化用のキャパシタに接続するための余分な配線を形成する必要もなく配線のオーバーヘッドも防止できる。
【００３１】
　さらに、本実施の形態のキャパシタＣは、前記のとおり大きな容量値を確保できる構造であるため、ゲートアレーの未使用ベーシックセルを流用してキャパシタを構成する場合のように容量値の不足を懸念する必要もない。すなわち、面積および配線のオーバーヘッドを抑え、かつ、大きな電源安定化容量を確保できる。
【００３２】
　しかも、本実施の形態のキャパシタＣは、ほぼチップ（半導体基板１）の全体に均一に分散して形成されるため、任意の位置で局所的に消費電力が増加等して電圧不安定化（ＡＣノイズ発生）の要因が生じても、その近傍に存在するキャパシタＣにより速やかに電源電圧を安定化し、効果的にＡＣノイズの発生を抑制できる。
【００３３】
　第５配線層Ｍ５に形成される電源配線Ｍ５ｄ、Ｍ５ｓおよび信号配線Ｍ５ｓｉｇは、主にＸ方向（第１方向）に延在するように配置され、第４配線層Ｍ４に形成される電源配線Ｍ４ｄ、Ｍ４ｓおよび信号配線Ｍ４ｓｉｇは、主にＸ方向に交差するＹ方向（第２方向）に延在するように配置される。また、第３配線層Ｍ３に形成される電源配線Ｍ３ｄ、Ｍ３ｓおよび信号配線Ｍ３ｓｉｇは、主にＸ方向に延在するように配置され、第２配線層Ｍ２に形成される電源配線Ｍ２ｄ、Ｍ２ｓおよび信号配線Ｍ２ｓｉｇは、主にＹ方向に延在するように配置される。第１配線層Ｍ１には電源配線Ｍ１ｄ、Ｍ１ｓおよび信号配線Ｍ１ｓｉｇが形成され、電源配線Ｍ１ｄ、Ｍ１ｓは主にＸ方向に延在するように配置される。電源配線Ｍ１ｓは、たとえばｎチャネルＭＩＳＦＥＴＱｎのソース領域に電気的に接続され、電源配線Ｍ１ｄは、たとえばｐチャネルＭＩＳＦＥＴＱｐのソース領域に電気的に接続される。電源配線Ｍ５ｄ、Ｍ４ｄ、Ｍ３ｄ、Ｍ２ｄ、Ｍ１ｄは互いに電気的に接続され、第２電位Ｖｄｄは電源配線Ｍ５ｄから電源配線Ｍ１ｄに供給される。また、電源配線Ｍ５ｓ、Ｍ４ｓ、Ｍ３ｓ、Ｍ２ｓ、Ｍ１ｓは互いに電気的に接続され、第１電位Ｖｓｓは電源配線Ｍ５ｓから電源配線Ｍ１ｓに供給される。基本セル内は主に信号配線Ｍ１ｓｉｇで結線され、基本セル間は主に信号配線Ｍ１ｓｉｇ、Ｍ２ｓｉｇ、Ｍ３ｓｉｇ、Ｍ４ｓｉｇ、Ｍ５ｓｉｇで結線される。
【００３４】
　本実施の形態においては、たとえば上層部分である第５配線層Ｍ５に形成される電源配線Ｍ５ｄ、Ｍ５ｓおよび第４配線層Ｍ４に形成される電源配線Ｍ４ｄ、Ｍ４ｓは下層部分である第１配線層Ｍ１に形成される電源配線Ｍ１ｄ、Ｍ１ｓ、第２配線層Ｍ２に形成される電源配線Ｍ２ｄ、Ｍ２ｓ、第３配線層Ｍ３に形成される電源配線Ｍ３ｄ、Ｍ３ｓよりも配線幅が広く構成される。本実施の形態においては、下層部分よりも配線幅が広い上層部分の電源配線Ｍ５ｄ、Ｍ５ｓ、Ｍ４ｄ、Ｍ４ｓを用いてキャパシタＣを構成しているので、プロセスの増加を抑えつつキャパシタＣの容量を大きくすることができる。また、下層部分の電源配線Ｍ１ｄ、Ｍ１ｓ、Ｍ２ｄ、Ｍ２ｓ、Ｍ３ｄ、Ｍ３ｓの配線幅を小さくして信号配線Ｍ３ｓｉｇ，Ｍ２ｓｉｇ，Ｍ１ｓｉｇを密に構成することにより、基本セル内および基本セル間の結線の自由度を向上し、論理を高集積化することができる。
【００３５】
　このように、上層部である第５配線層Ｍ５および第４配線層Ｍ４の電源配線Ｍ５ｄ，Ｍ５ｓ，Ｍ４ｄ，Ｍ４ｓを用いて、それらの間でキャパシタＣを構成することにより、電源の供給を安定化するとともにキャパシタ容量を増大することができる。また、プロセスの増加を最小限に抑えることができる。
【００３６】
　本実施の形態においては、５層配線を例に用いて説明したが、たとえば７層配線の構造の場合、上層部の配線として第７配線層Ｍ７と第６配線層Ｍ６とを用いてキャパシタＣを構成することができる。
【００３７】
　このように電源配線の配線幅の広い上層部分の配線層でキャパシタＣを構成することで、論理を高集積化するとともにキャパシタＣの容量を増大させ、電圧不安定化（ＡＣノイズ発生）を低減できる。また、本実施の形態においては、上層部分として、最上層とその下の配線層の２層を用いたが、３層を用いてもよいのは無論である。
【００３８】
　なお、本実施の形態では、外部端子としてパッド１ｃを用いているが、これに限られず、第５配線層Ｍ５に電気的に接続されるバンプ電極（外部端子）を第５配線層Ｍ５上のファイナルパッシベーション膜上に設ける構造にしてもよい。電源配線用および信号用のバンプ電極は、内部領域１ａの上に設けてもよい。
【００３９】
　なお、第３配線層以下の配線構造、半導体基板１の主面上に形成されたＭＩＳＦＥＴ等の構造は、以下の製造方法の説明において併せて説明する。
【００４０】
　図４〜図１９は、本実施の形態の半導体集積回路装置の製造方法の一例を工程順に示した断面図である。以下図面を用いて工程順に説明する。
【００４１】
　まず、図４に示すように、たとえばｐ-型の単結晶シリコンからなる半導体基板１を用意し、半導体基板１の主面に素子分離領域２を形成する。素子分離領域２はたとえば以下のようにして形成できる。まず、半導体基板１の主面上にシリコン酸化膜（ＳｉＯ）およびシリコン窒化膜（ＳｉＮ）を順次形成し、このシリコン窒化膜をパターニングされたフォトレジスト膜を用いてエッチングし、このエッチングされたシリコン窒化膜をマスクとして半導体基板１に浅溝を形成する。その後、浅溝を埋め込む絶縁膜たとえばシリコン酸化膜を堆積し、ＣＭＰ（Chemical Mechanical Polishing）法等を用いて浅溝以外の領域のシリコン酸化膜を除去し、さらにウェットエッチング法等によりシリコン窒化膜を除去する。これにより素子分離領域２が形成される。
【００４２】
　次に、パターニングされたフォトレジスト膜をマスクとして不純物をイオン注入し、ｐウェル３およびｎウェル４を形成する。ｐウェル３にはｐ型の導電型を示す不純物たとえばボロン（Ｂ）をイオン注入し、ｎウェル４にはｎ型の導電型を示す不純物たとえばリン（ｐ）をイオン注入する。この後、各ウェル領域にＭＩＳＦＥＴのしきい値を制御するための不純物をイオン注入してもよい。
【００４３】
　次に、ゲート絶縁膜５となるシリコン酸化膜、ゲート電極６となる多結晶シリコン膜およびキャップ絶縁膜７となるシリコン酸化膜を順次堆積して積層膜を形成し、フォトリソグラフィによりパターニングされたフォトレジスト膜をマスクとして前記積層膜をエッチングする。これにより、ゲート絶縁膜５、ゲート電極６およびキャップ絶縁膜７を形成する。ゲート絶縁膜５はたとえば熱ＣＶＤ法により形成することができ、ゲート電極６はＣＶＤ（Chemical Vapor Deposition）法により形成することができる。ゲート電極６の抵抗値を低減するためにｎ型あるいはｐ型の不純物をＭＩＳＦＥＴのチャネル型に応じてドープしてもよい。すなわち、ｎチャネルＭＩＳＦＥＴのゲート電極にはｎ型不純物を、ｐチャネルＭＩＳＦＥＴのゲート電極にはｐ型不純物をドープしてもよい。この場合イオン注入法を用いることができる。なお、ゲート電極６の上部にＷＳｉx 、ＭｏＳｉx 、ＴｉＳｉx 、ＴａＳｉx などの高融点金属シリサイド膜を積層してもよく、窒化チタン、窒化タングステン等のバリアメタル層を介してタングステン等の金属層を形成してもよい。これによりゲート電極６のシート抵抗値を低減し、ＭＩＳＦＥＴの動作速度を向上できる。キャップ絶縁膜７はたとえばＣＶＤ法により堆積することができる。
【００４４】
　次に、半導体基板１上にたとえばＣＶＤ法でシリコン酸化膜を堆積した後、このシリコン酸化膜を異方性エッチングすることにより、ゲート電極６の側壁にサイドウォールスペーサ８を形成する。その後、フォトレジスト膜をマスクとして、ｐウェル３にｎ型不純物（たとえばリン、ヒ素）をイオン注入し、ｐウェル３上のゲート電極６の両側にｎ型半導体領域９を形成する。ｎ型半導体領域９は、ゲート電極６およびサイドウォールスペーサ８に対して自己整合的に形成される。また、ｎ型半導体領域９は、ｎチャネルＭＩＳＦＥＴＱｎのソース、ドレイン領域として機能する。同様に、フォトレジスト膜をマスクとして、ｎウェル４にｐ型不純物（たとえばボロン）をイオン注入し、ｎウェル４上のゲート電極６の両側にｐ型半導体領域１０を形成する。ｐ型半導体領域１０は、ゲート電極６およびサイドウォールスペーサ８に対して自己整合的に形成され、ｐチャネルＭＩＳＦＥＴＱｐのソース、ドレイン領域として機能する。
【００４５】
　なお、サイドウォールスペーサ８の形成前に低濃度の不純物半導体領域を形成し、サイドウォールスペーサ８の形成後に高濃度の不純物半導体領域を形成していわゆるＬＤＤ（Lightly Doped Drain）構造としてもよい。
【００４６】
　次に、図５に示すように、半導体基板１上にスパッタ法またはＣＶＤ法でシリコン酸化膜を堆積した後、そのシリコン酸化膜をたとえばＣＭＰ法で研磨することにより、表面が平坦化された第１層間絶縁膜１１を形成する。
【００４７】
　次に、フォトリソグラフィ技術を用いて第１層間絶縁膜１１に接続孔１２を形成する。この接続孔１２は、ｎ型半導体領域９あるいはｐ型半導体領域１０上の必要部分に形成する。
【００４８】
　次に、接続孔１２内にプラグ１３をたとえば以下のようにして形成する。まず、接続孔１２の内部を含む半導体基板１の全面に窒化チタン（ＴｉＮ）膜を形成する。窒化チタン膜はたとえばＣＶＤ法により形成できる。ＣＶＤ法は被膜の段差被覆性に優れるため、微細な接続孔１２内にも均一な膜厚で窒化チタン膜を形成できる。次に、接続孔１２を埋め込むタングステン（Ｗ）膜を形成する。タングステン膜は、たとえばＣＶＤ法で形成できる。ＣＶＤ法であれば同様に微細な接続孔１２内をタングステンで埋め込むことができる。次に、接続孔１２以外の領域の窒化チタン膜およびタングステン膜をたとえばＣＭＰ法により除去してプラグ１３を形成できる。なお、窒化チタン膜の形成前にたとえばチタン（Ｔｉ）膜を堆積し、熱処理を行って接続孔１２の底部における半導体基板（ｎ型あるいはｐ型の半導体領域９，１０）をシリサイド化してもよい。このようなシリサイド層を形成することにより、接続孔１２底部でのコンタクト抵抗を低減できる。
【００４９】
　次に、半導体基板１の全面にタングステン膜を形成し、このタングステン膜をフォトリソグラフィ技術を用いてパターニングし、第１配線層の配線１４を形成する。タングステン膜は、ＣＶＤ法あるいはスパッタ法により形成できる。
【００５０】
　次に、図６に示すように、配線１４を覆う絶縁膜たとえばシリコン酸化膜を形成し、この絶縁膜をＣＭＰ法により平坦化して第２層間絶縁膜１５を形成する。
【００５１】
　次に、第２層間絶縁膜１５上に接続孔が形成される領域に開口を有するフォトレジスト膜を形成し、このフォトレジスト膜をマスクとしてエッチングを施る。これにより第２層間絶縁膜１５の所定の領域に接続孔１６を形成する。
【００５２】
　次に、接続孔１６内にプラグ１７を形成する。プラグ１７は以下のようにして形成できる。まず、接続孔１６の内部を含む半導体基板１の全面にバリア層を形成し、さらに接続孔１６を埋め込む銅（Ｃｕ）膜を形成する。その後、接続孔１６以外の領域の銅膜およびバリア膜をＣＭＰ法により除去してプラグ１７を形成する。
【００５３】
　バリア層は銅の第２層間絶縁膜１５等周辺への拡散を防止する機能を有し、たとえば窒化チタン膜を例示できる。なお、窒化チタン膜には限られず、銅の拡散防止機能を有する限り他の金属膜であってもよい。たとえば、窒化チタンに代えてタンタル（Ｔａ）、窒化タンタル（ＴａＮ）を用いることもできる。次工程以下のバリア層については窒化チタン膜を例示して説明するが、タンタル、窒化タンタル等に代えることができることは前記と同様である。
【００５４】
　銅膜は主導電層として機能し、たとえばメッキ法で形成できる。メッキ膜の形成前にシード膜として薄い銅膜をスパッタ法により形成できる。また、銅膜は、スパッタ法により形成してもよい。この場合、スパッタにより銅膜を形成後、熱処理により銅膜を流動化させて、接続孔または配線溝へ埋め込み特性を向上するようにしてもよい。次工程以下の銅膜についてはメッキ法で形成する場合を例示するが、スパッタ法を用いてもよいことは前記と同様である。
【００５５】
　次に、図７に示すように、第２層間絶縁膜１５上にストッパ絶縁膜１８を形成し、さらに第２配線層形成用の絶縁膜１９を形成する。ストッパ絶縁膜１８は、絶縁膜１９への溝加工の際にエッチングストッパとなる膜であり、絶縁膜１９に対してエッチング選択比を有する材料を用いる。ストッパ絶縁膜１８は、たとえばシリコン窒化膜とする。絶縁膜１９は、配線間の線間容量を低く抑えるため、誘電率の小さな材料を用いる。絶縁膜１９は、たとえばシリコン酸化膜とする。なお、ストッパ絶縁膜１８と絶縁膜１９には次に説明する第２層配線が形成される。このため、その合計膜厚は第２配線層に必要な設計膜厚で決められる。また、配線間容量を低減することを考慮すれば、誘電率の高いシリコン窒化膜からなるストッパ絶縁膜１８の膜厚はスットパ機能を達するに十分な膜厚であればできるだけ薄いことが望ましい。
【００５６】
　次に、絶縁膜１９上に配線パターンに開口が形成されたフォトレジスト膜をパターニングし、このフォトレジスト膜をマスクとして第１のエッチングを施す。この第１のエッチングにより絶縁膜１９に配線溝２０の一部を形成する。このエッチングの際にはシリコン酸化膜がエッチングされ易くシリコン窒化膜がエッチングされ難い条件を選択する。これによりストッパ絶縁膜１８（シリコン窒化膜）をエッチングストッパとして用いる。その後、シリコン窒化膜がエッチングされる条件を選択して第２のエッチングを施す。前記したようにストッパ絶縁膜１８の膜厚は十分に薄く形成されているため、第２のエッチングでのオーバーエッチングは少なくてよく、第２層間絶縁膜１５の過剰エッチングを抑制できる。このように２段階のエッチングを用いることにより、配線溝２０の深さを均一かつ確実に形成することができる。
【００５７】
　次に、配線溝２０の内部に第２配線層の配線２１を形成する。配線２１は、バリア層および主導電層からなり、バリア層はたとえば窒化チタン膜、主導電層はたとえば銅である。配線２１の形成は以下のようにして行う。まず、配線溝２０の内部を含む半導体基板１の全面に窒化チタン膜を形成し、その後配線溝２０を埋め込む銅膜を形成する。窒化チタン膜の形成にはたとえばＣＶＤ法を、銅膜の形成にはたとえばメッキ法を用いる。メッキ法による銅膜の形成前にたとえばスパッタ法により銅のシード膜を形成できる。その後、配線溝２０以外の領域の銅膜および窒化チタン膜をＣＭＰ法により除去して配線２１を形成できる。なお、窒化チタン膜を他の材料に代えることができる点、銅膜をスパッタ法等他の製法により形成できる点は前記の通りである。
【００５８】
　次に、図８に示すように、第２配線層の配線２１および絶縁膜１９上にストッパ絶縁膜２２、層間絶縁膜２３、配線形成用のストッパ絶縁膜２４、配線形成用の絶縁膜２５を順次形成する。ストッパ絶縁膜２２，２４は、層間絶縁膜２３あるいは絶縁膜２５に対してエッチング選択比を有する材料で構成され、たとえばシリコン窒化膜とすることができる。一方層間絶縁膜２３あるいは絶縁膜２５はシリコン酸化膜とすることができる。
【００５９】
　次に、絶縁膜２５上に、第３配線層の配線パターンに開口が形成されたフォトレジスト膜をパターニングし、このフォトレジスト膜をマスクとして絶縁膜２５をエッチングする。このエッチングの際には、シリコン窒化膜がエッチングされ難く、シリコン酸化膜がエッチングされ易い条件を選択する。これによりストッパ絶縁膜２４をエッチングストッパとして絶縁膜２５をエッチングできる。さらに、シリコン窒化膜がエッチングされる条件を選択してストッパ絶縁膜２４をエッチングする。これにより第３配線層の配線パターンに配線溝２６が形成される。２段階のエッチングにより層間絶縁膜２３の過剰エッチングを抑制できる点は前記した第２配線層の配線溝２０の場合と同様である。
【００６０】
　次に、第３配線層と第２配線層とを接続する接続孔のパターンに形成されたフォトレジスト膜をマスクとして層間絶縁膜２３およびストッパ絶縁膜２２をエッチングする。このエッチングは前記と同様に２段階で行い、層間絶縁膜２３のエッチング（第１エッチング）の際にはストッパ絶縁膜２２をエッチングストッパとして機能させ、その後ストッパ絶縁膜２２をエッチング（第２エッチング）する。これにより接続孔２７を形成する。
【００６１】
　次に、配線溝２６および接続孔２７の内部に第３配線層の配線２８を形成する。この配線２８と下層配線である配線２１とを接続する接続部材は、配線２８と一体に形成される。すなわち、配線２８はいわゆるデュアルダマシン法により形成される。配線２８の形成方法はたとえば以下のように行なう。まず、配線溝２６および接続孔２７の内部を含む半導体基板１の全面にバリア層となる窒化チタン膜をたとえばＣＶＤ法により形成し、その後配線溝２６および接続孔２７を埋め込む銅膜をたとえばメッキ法により形成する。その後、ＣＭＰ法を用いて配線溝２６以外の領域の銅膜および窒化チタン膜を除去し、接続部材と一体に形成された配線２８を形成する。
【００６２】
　なお、前記した第２配線層のように、まず接続部材（プラグ）を形成し、その後配線溝に配線２８を形成するいわゆるシングルダマシン法を用いてもよい。また、前記のデュアルダマシン法の場合、配線溝２６を形成後、接続孔２７を形成する方法（先溝方式）を説明したが、先に接続孔２７をフォトリソグラフィにより形成し、その後配線溝２６をフォトリソグラフィにより形成する方法（先孔方式）により配線溝２６および接続孔２７を形成してもよい。
【００６３】
　次に、図９に示すように、絶縁膜２５および配線２８上に、ストッパ絶縁膜２９、層間絶縁膜３０、配線形成用のストッパ絶縁膜３１、配線形成用の絶縁膜３２を順次形成する。これらの絶縁膜２９〜３２については、各々前記ストッパ絶縁膜２２、層間絶縁膜２３、配線形成用のストッパ絶縁膜２４、配線形成用の絶縁膜２５と同様である。また、ストッパ絶縁膜２９および層間絶縁膜３０に接続部材用の接続孔を、ストッパ絶縁膜３１および絶縁膜３２に配線溝を前記第３配線層の場合と同様に形成し、さらに、第３配線層の配線２８と同様に第４配線層の配線３３を形成する。配線３３は前記の通り下層の配線２８と接続する接続部材と一体に形成されるデュアルダマシン法で形成されるが、接続部材と配線とが別々に形成されるシングルダマシン法で形成してもよいことは第３配線層の場合と同じである。
【００６４】
　なお、絶縁膜２９〜３２、接続孔、配線溝および配線３３の形成方法については、各々第３配線層の対応する部材と同様であるため説明を省略する。但し、第３配線層よりも上層に形成されることから設計ルールが緩和でき、図１０の断面図に示すように、第３配線層よりも配線幅等寸法が大きく形成されている。しかしながら本実施の形態が前記寸法が大きくなる点に限定されることはなく、第３配線層の配線２８と同じ寸法（設計ルール）で形成されてもよいことは言うまでもない。
【００６５】
　次に、図１０に示すように、第４配線層の配線３３および絶縁膜３２上に絶縁膜３４，３５，３６を順次形成する。
【００６６】
　絶縁膜３４は、絶縁膜３５に対してエッチング選択比を有する材料で構成され、たとえばシリコン窒化膜からなる。絶縁膜３４は、後に説明するように絶縁膜３５をエッチングする際のエッチングストッパとして機能する。絶縁膜３４の膜厚は、エッチングストッパとしての機能を果たすに十分な膜厚が必要である一方、線間容量を低減する観点から薄いことが好ましい。絶縁膜３４の膜厚は、たとえば５０ｎｍを例示できる。
【００６７】
　絶縁膜３５は、第４配線層と第５配線層とを絶縁する層間絶縁膜として機能する。このため絶縁膜３５の材料には、誘電率の小さな材料が用いられ、たとえばシリコン酸化膜を適用できる。さらに誘電率の小さな材料として、絶縁膜３５はフッ素が添加されたシリコン酸化膜あるいはＳＯＧ（Spin On Glass）膜であってもよい。後に説明するように、絶縁膜３５には第４配線層の配線３３と第５配線層の配線とが接続される接続部材、および、キャパシタＣを構成する電極となる導電部材が形成される。絶縁膜３５の膜厚はたとえば４００ｎｍである。
【００６８】
　絶縁膜３６は、その上層に形成される絶縁膜（シリコン酸化膜）および絶縁膜３５に対してエッチング選択比を有する材料で構成される。たとえばシリコン窒化膜を例示できる。絶縁膜３６の膜厚は、上層の絶縁膜（シリコン酸化膜）のエッチングの際にエッチングストッパとしての機能が果たせる膜厚であればよい。一方、絶縁膜３６とその上層の絶縁膜に形成される第５配線層の配線間容量を低減する観点から、絶縁膜３６の膜厚は薄いことが好ましい。絶縁膜３６の膜厚として５０ｎｍが例示できる。
【００６９】
　次に、図１１に示すように、接続部材あるいは導電部材が形成される領域に開口を有するフォトレジスト膜３７を絶縁膜３６上に形成し、フォトレジスト膜３７をマスクとして絶縁膜３６をエッチングする。このエッチング条件は絶縁膜３６（たとえばシリコン窒化膜）がエッチングされる条件であり、一般的にはシリコン酸化膜をもエッチングする条件であるが、絶縁膜３６の膜厚が絶縁膜３５の膜厚よりも十分に薄いので絶縁膜３５が過剰にエッチングされる危惧はない。後に説明するように、パターニングされた絶縁膜３６は、絶縁膜３５に接続孔あるいは導電部材形成用の孔を形成する際のエッチングマスクに用いられる。なお、このフォトリソグラフィの際に用いられるマスクは、接続部材形成用のマスクと導電部材（キャパシタＣ）形成用のマスクとを組み合わせて用いることができる。
【００７０】
　次に、図１２に示すように、パターニングされた絶縁膜３６上に絶縁膜３８および絶縁膜３９を形成する。
【００７１】
　絶縁膜３８は、第５配線層の配線をダマシン法により形成するための絶縁膜であり、たとえばシリコン酸化膜からなる。絶縁膜３８は、第５配線層の配線の配線間を絶縁する機能をも有するため、誘電率の低い材料で構成されることが好ましく、シリコン酸化膜であればその条件を満足する。絶縁膜３８は、さらに誘電率の低いフッ素を含有するシリコン酸化膜あるいはＳＯＧ膜で構成してもよい。絶縁膜３８の膜厚は、第５配線層の配線に設計上求められる膜厚で決定され、たとえば第５配線層Ｍ５を最上層とした場合には１０００ｎｍを例示できる。
【００７２】
　絶縁膜３９は、第５配線層の配線を形成するための配線溝を加工する際に用いるハードマスクとして用いる。絶縁膜３９は、絶縁膜３８に対してエッチング選択比を有することが好ましく、たとえば原料ガスとしてＴＥＯＳ（テトラエトキシシラン）ガスを用い、プラズマＣＶＤ法で形成されたシリコン酸化膜（以下ＴＥＯＳ酸化膜という）を用いることができる。
【００７３】
　次に、図１３に示すように、フォトレジスト膜４０を形成する。フォトレジスト膜４０は、第５配線層の配線が形成される領域に開口を有する。フォトレジスト膜４０をマスクとして絶縁膜３９をエッチングし、絶縁膜３９をパターニングする。
【００７４】
　次に、図１４に示すように、フォトレジスト膜４０あるいは絶縁膜３９をマスクとして絶縁膜３８をエッチングする。これにより配線溝４１を形成する。さらに連続してエッチングを行い、パターニングされた絶縁膜３６をもマスクに用いて絶縁膜３５をエッチングする。これにより、接続孔４２の一部および導電部材形成用の孔４３を形成する。このエッチングの際にはシリコン酸化膜がエッチングされ易くシリコン窒化膜がエッチングされ難い条件を選択する。このような条件を選択することにより、シリコン窒化膜からなる絶縁膜３６が配線溝４１の形成の際のエッチングストッパとして機能し、同時に接続孔４２および孔４３の形成の際のマスクとして機能する。
【００７５】
　次に、フォトレジスト膜４０を除去し、図１５に示すように、露出している絶縁膜３６をエッチングして除去する。このエッチングはシリコン窒化膜がエッチングされる条件を選択する。このように余分なシリコン窒化膜（絶縁膜３６）エッチングすることにより、配線間の線間容量を低減でき、半導体集積回路装置の応答速度を向上できる。
【００７６】
　次に、図１６に示すように、半導体基板１の全面に酸化タンタル膜４４を形成する。酸化タンタル膜４４はキャパシタＣのキャパシタ絶縁膜として機能する。酸化タンタル膜４４はシリコン窒化膜等と比較して比誘電率が２０以上と高く、小さな専有面積でも大きなキャパシタ容量を得ることができる。なお、ここでは酸化タンタルを例示しているが、ＢＳＴ、ＰＺＴ等のさらに高い誘電率を有する材料を用いてもよい。酸化タンタル膜４４の膜厚は、リーク電流が発生しない膜厚であって、できるだけ薄いことが好ましい。たとえば５０ｎｍを例示できる。酸化タンタル膜４４の形成にはたとえばＣＶＤ法を用いる。ＣＶＤ法で形成するため、段差被覆性に優た膜が形成できる。また、ＣＶＤ法により形成した被膜のアズデポ状態では非晶質であるのが一般的である。このため、酸化タンタル膜４４を結晶化するための熱処理を行ってもよい。結晶化された酸化タンタル膜の比誘電率は約４０とさらに高くなり、キャパシタ容量をさらに大きくできる。また、アズデポ状態あるいは結晶化した状態では酸化タンタルに酸素欠陥が存在することがあり、このような酸素欠陥はリーク電流の原因となり得る。このため酸化タンタル膜４４の酸素欠陥を回復するための酸化性雰囲気における熱処理を行ってもよい。酸素欠陥が回復された酸化タンタル膜４４では膜厚を薄くできるため、さらに大きなキャパシタ容量が確保できる。
【００７７】
　次に、図１７に示すように、酸化タンタル膜４４上にフォトレジスト膜４５を形成する。フォトレジスト膜４５は、キャパシタＣが形成される領域を被覆するように形成する。この場合のフォトリソグラフィマスクは、前記図１１で用いた導電部材形成用のマスクを用いることができる。図１１の工程とは逆パターンで形成されるため、前記工程とはフォトレジストのポジ型あるいはネガ型を逆にして用いる。また、本工程では、フォトレジスト膜４５のパターンをマスクパターンよりも若干広く形成する。このようにフォトレジスト膜４５パターンを大きく形成することによりマスク合わせのずれを補償してキャパシタ絶縁膜を確実に形成できる。このようなフォトレジストパターンの拡張は露光条件の調整により行うことができる。
【００７８】
　次に、フォトレジスト膜４５をマスクとして酸化タンタル膜４４をエッチングし、キャパシタ絶縁膜Ｉｃを形成する。
【００７９】
　次に、図１８に示すように、フォトレジスト膜４５を除去し、半導体基板１の全面に窒化チタン膜４７を形成する。窒化チタン膜４７は銅の拡散バリア膜として機能するものであり、先に説明したバリア層Ｍｂとなるものである。銅の拡散を阻止する機能を有する限り、窒化チタンには限られず、タンタル、窒化タンタル等で構成されてもよい。窒化チタン膜４５は、たとえばＣＶＤ法により形成される。ＣＶＤ法によれば段差被覆性に優れた膜が形成でき、接続孔４２あるいは孔４３の底部コーナー部分においてもボイド等を形成することがなく、銅の拡散防止に優れたブロッキング膜を構成できる。
【００８０】
　次に、図１９に示すように、半導体基板１の全面に銅膜４８を形成する。銅膜４８は、先に説明した主導電層Ｍｍとなるものである。銅を用いることにより配線抵抗を低減し、半導体集積回路装置の応答速度を向上して性能向上を図れる。
【００８１】
　その後、銅膜４８および窒化チタン膜４７をＣＭＰ法により研磨して、絶縁膜３９上の銅膜４８および窒化チタン膜４７を除去する。これにより、図３に示したような半導体集積回路装置がほぼ完成する。なお、さらにパッシベーション膜、ボンディングパッド部の形成、およびパッケージング等の工程を経て半導体集積回路装置が完成されるが、その後の工程は省略する。
【００８２】
　本実施の形態の半導体集積回路装置によれば、第５配線層の電源配線と第４配線層の電源配線との間にキャパシタＣが形成されているため、電源電圧の変動が生じても変動を平滑化し、ＡＣノイズの発生を抑制して半導体集積回路装置の動作信頼性を向上できる。また、このキャパシタＣは配線層間に形成されるため、キャパシタを形成するための半導体基板の専有面積の増加がなく、半導体集積回路装置の集積化を図りやすい構造となっている。さらに、キャパシタＣは半導体基板１のほぼ全面に均一に分布して形成しているため、局所的な消費電力の増加等が特定の箇所に発生してもその近傍の何れかのキャパシタＣが有効に作用して効果的にＡＣノイズを低減することができる。
【００８３】
　なお、本実施の形態では、第５配線層と第４配線層との間の接続部材Ｐおよび導電部材Ｍｅが単一の孔内に形成された場合を例示したが、図２０に示すように、接続部材Ｐ1〜Ｐ4、導電部材Ｍｅ1〜Ｍｅ4に４分割されて形成されてもよい。このように小さな孔パターンを複数個形成して接続部材あるいは導電部材を形成する場合には、下層の孔パターンと同じ設計ルールで孔加工ができるため、フォトリソグラフィの条件等を共用でき、プロセス開発期間を短縮し、また、プロセスの安定性を向上できる効果がある。一方、多数の孔を形成するため、接続抵抗を上昇させ、あるいはキャパシタＣの容量を低下させることはない。なお、分割数は４分割に限られず、より少なく（２分割等）あるいはより多く（９分割等）されてもよいことは言うまでもない。
【００８４】
　また、本実施の形態では、酸化タンタル膜４４が一層で形成される場合を説明しているが、酸化タンタル膜４４が２層以上の多層膜で構成されてもよい。この場合、酸化タンタル膜４４のリーク電流を低減できる。すなわち、酸化タンタル膜４４が多結晶膜で構成される場合、そのリーク経路は多くは結晶粒界に存在すると考えられる。このような場合に酸化タンタル膜４４が一層で構成されているとリーク経路が膜厚方向に貫通して形成されることとなる。一方、酸化タンタル膜４４が２層で構成されると粒界が界面で不連続となり、リーク経路が遮断される。これによりリーク電流を低減できるという効果がある。
【００８５】
　　（実施の形態２）
　図２１〜図２３は、本発明の他の実施の形態である半導体集積回路装置の製造方法を工程順に示した断面図である。本実施の形態の製造方法は、実施の形態１における図１４までの工程と同様である。
【００８６】
　図１４におけるフォトレジスト膜４０を除去した後、図２１に示すように、フォトレジスト膜５０を形成する。フォトレジスト膜５０は、実施の形態１の図１７におけるフォトレジスト膜４５と同様である。すなわち、キャパシタＣが形成される領域の孔４３を覆うように形成する。
【００８７】
　このフォトレジスト膜５０の存在下でシリコン窒化膜がエッチングされる条件を選択してエッチング処理を施す。図２２に示すように、キャパシタＣが形成される領域の孔４３の底部にはシリコン窒化膜である絶縁膜３４が残存し、絶縁膜３４がキャパシタＣのキャパシタ絶縁膜Ｉｃとして機能する。一方、接続孔４２の底部の絶縁膜３４はエッチングされて第４配線層の配線表面が露出する。また、配線溝４１底部の絶縁膜３６（シリコン窒化膜）もエッチングして除去される。
【００８８】
　その後、実施の形態１と同様に窒化チタン膜および銅膜を形成し、この後ＣＭＰ法により不要な窒化チタン膜および銅膜を除去して第５配線層の配線Ｍ５ｓ，Ｍ５ｓｉｇ，Ｍ５ｄを形成する。
【００８９】
　本実施の形態によれば、絶縁膜３４をキャパシタ絶縁膜に用いることができ、製造工程を簡略化することができる。
【００９０】
　　（実施の形態３）
　図２４および図２５は、本発明のさらに他の実施の形態である半導体集積回路装置の製造方法を工程順に示した断面図である。本実施の形態の製造方法は、実施の形態１における図１４までの工程と同様である。
【００９１】
　図１４におけるフォトレジスト膜４０を除去した後、絶縁膜３４をエッチングすることなく、図２４に示すように酸化タンタル膜５１を形成する。このように酸化タンタル膜５１の下部にシリコン窒化膜からなる絶縁膜３４を残存させることにより、酸化タンタル膜５１の酸化性雰囲気における熱処理（酸化改質処理）を十分に行うことができる。すなわち、酸化タンタル膜５１の酸化改質処理の際の酸素ブロッキング膜に絶縁膜３４を用いることができる。このため、酸化タンタル膜５１のリーク電流を低減し、薄い酸化タンタル膜５１を構成できる。このためキャパシタＣの容量を増加できる。また酸化タンタル膜５１の誘電率を向上し、キャパシタＣの容量を増加できる。さらに、絶縁膜３４が存在しない場合には、下層配線層の金属が酸化されて金属と酸化タンタル膜５１との接着性が低下する危惧が存在するが、本実施の形態では酸素ブロッキング膜となる絶縁膜３４が存在するためそのような心配はない。
【００９２】
　次に、図２５に示すように、フォトレジスト膜５２の存在下でエッチング処理を施し、酸化タンタル膜５１および絶縁膜３４、絶縁膜３６を除去する。これにより酸化タンタル膜５１および絶縁膜３４からなるキャパシタ絶縁膜Ｉｃを形成する。この後の工程は実施の形態１と同様である。
【００９３】
　本実施の形態によれば、絶縁膜３４を酸素ブロッキング膜に用いることにより、酸化タンタル膜５１のリーク特性を改善し、また、誘電率を向上できる。また、酸化タンタル膜５１の接着安定性を向上できる。これらの効果により、半導体集積回路装置の信頼性を向上し、安定な動作の向上を図れる。
【００９４】
　　（実施の形態４）
　図２６〜図３０は、本発明の他の実施の形態である半導体集積回路装置の製造方法を工程順に示した断面図である。本実施の形態の製造方法は、実施の形態１における図９までの工程と同様である。
【００９５】
　図９に示す第４配線層を形成後、図２６に示すように、絶縁膜６１〜６５を順次形成し、絶縁膜６５上に、キャパシタＣの一方の電極となる導電部材Ｍｅが形成される領域と接続部材Ｐが形成される領域に開口を有するフォトレジスト膜６６を形成する。フォトレジスト膜６６は、実施の形態１のフォトレジスト膜３７と同様である。
【００９６】
　絶縁膜６１は、たとえばシリコン窒化膜からなり、実施の形態１における絶縁膜３４と同様である。絶縁膜６２は、たとえばシリコン酸化膜からなり実施の形態の絶縁膜３５と同様である。絶縁膜６３は、たとえばＴＥＯＳ酸化膜からなる。絶縁膜６４は、たとえばシリコン酸化膜からなり、実施の形態１の絶縁膜３８と同様である。また、絶縁膜６５は実施の形態１の絶縁膜３９と同様である。
【００９７】
　次に、図２７に示すように、フォトレジスト膜６６をマスクとして絶縁膜６５，６４，６３，６２をエッチングする。このとき、絶縁膜６１をエッチングストッパとして作用するように、シリコン酸化膜がエッチングされ、シリコン窒化膜がエッチングされ難い条件を選択する。これにより、導電部材Ｍｅが形成される孔６７と接続部材Ｐが形成される接続孔６８の一部とが形成される。
【００９８】
　次に、図２８に示すように、フォトレジスト膜６６を除去し、新たなフォトレジスト膜を成膜後、第５配線層の配線が形成される領域に開口が形成されるようにフォトレジスト膜を露光する。この後露光された部分が除去されるようにフォトレジスト膜を現像し、パターニングされたフォトレジスト膜６９を形成する。このパターニングの際、孔６７と接続孔６８の内部のフォトレジスト膜は十分に露光されず、孔内にフォトレジスト膜６９が残存する。
【００９９】
　次に、図２９に示すように、フォトレジスト膜６９の存在下で絶縁膜６５および絶縁膜６４をエッチングする。絶縁膜６４のエッチングの際にはその下層に位置する絶縁膜６３がエッチングストッパとして機能する。このようにして配線溝７０を形成する。
【０１００】
　次に、図３０に示すように、フォトレジスト膜６９を除去し、実施の形態１のフォトレジスト膜４５と同様に、導電部材Ｍｅが形成される孔６７を覆うフォトレジスト膜７１を形成する。このフォトレジスト膜７１の存在下でシリコン窒化膜がエッチングされる条件を選択してエッチング処理を施す。これにより、接続孔６８底部の絶縁膜６１（シリコン窒化膜）を除去し、下層配線層の配線表面を露出する。また、導電部材Ｍｅが形成される孔６７の底部には絶縁膜６１が残存され、キャパシタＣのキャパシタ絶縁膜Ｉｃを構成する。その後の工程は、実施の形態１と同様である。
【０１０１】
　本実施の形態の製造方法によれば、実施の形態１〜３と相違して、先に接続孔６８および孔６７を形成し、その後配線溝７０を形成する。このため、配線溝７０と接続孔６８および孔６７とのマスク合わせにずれが存在しても、接続孔６８および孔６７の開口は確保される。このため、接続孔６８の下部での接触面積が確保され、接触抵抗の増加がない。また、キャパシタＣの電極となる導電部材Ｍｅの対向面積が確保され、キャパシタ容量値が確保できる。
【０１０２】
　なお、本実施の形態において、実施の形態３と同様に、フォトレジスト膜７１の形成前に半導体基板１の全面に酸化タンタル膜を形成し、この酸化タンタル膜と絶縁膜６１とでキャパシタ絶縁膜Ｉｃが構成されるようにしてもよい。
【０１０３】
　　（実施の形態５）
　図３１および図３２は、本発明のさらに他の実施の形態である半導体集積回路装置の製造方法を工程順に示した断面図である。本実施の形態の製造方法は、実施の形態１の第４配線層の形成までは同様である。なお、図３１および図３２においては、第４配線層より下層の構造は前記した実施の形態１〜４とほぼ同様であるため省略している。また、図面の左側にキャパシタＣが形成される領域を、右側を接続部材Ｐが形成される領域を示している。
【０１０４】
　第４配線層の配線Ｍ４ｄ，Ｍ４ｓｉｇ，Ｍ４ｓを形成後、図３１（ａ）に示すように、第４配線層を覆う層間絶縁膜８０を形成する。層間絶縁膜８０はたとえばシリコン酸化膜からなり、ＣＶＤ法によりあるいはスパッタ法により形成できる。
【０１０５】
　次に、図３１（ｂ）に示すように、層間絶縁膜８０上にフォトレジスト膜８１を形成する。フォトレジスト膜８１は、接続孔が形成される領域およびキャパシタＣが形成される領域に開口を有するようにパターニングされる。その後、フォトレジスト膜８１をマスクとして層間絶縁膜８０をエッチングし、第４配線層の配線Ｍ４ｄ，Ｍ４ｓの表面を露出する。
【０１０６】
　次に、フォトレジスト膜８１を除去した後、図３１（ｃ）に示すように、高誘電率の絶縁膜８２、たとえば酸化タンタル膜を形成する。酸化タンタル膜の形成は実施の形態１と同様である。
【０１０７】
　次に、図３１（ｄ）に示すように、キャパシタＣが形成される領域を覆うようにフォトレジスト膜８３を形成し、このフォトレジスト膜８３をマスクとして絶縁膜８２をエッチングする。これにより、キャパシタＣが形成される領域には高誘電率の絶縁膜８２が残存してキャパシタ絶縁膜を構成し、接続部材が形成される領域では下層配線の表面が露出される。フォトレジスト膜８３の形成は、実施の形態１のフォトレジスト膜４５と同様である。
【０１０８】
　次に、フォトレジスト膜８３を除去した後、図３１（ｅ）に示すように、全面に金属膜８４を形成する。金属膜８４は、たとえばＣＶＤ法により形成されたタングステン膜とすることができ、タングステン膜の下層にはバリアメタルとしてチタン、窒化チタン、またはそれらの積層膜を適用できる。
【０１０９】
　次に、図３２（ｆ）に示すように、層間絶縁膜８０上の不要な金属膜８４をエッチバックあるいはＣＶＤ法により除去してプラグＰおよびキャパシタＣの電極となる導電部材Ｍｅを形成する。さらに、全面に金属膜８５を形成する。金属膜８５は第５配線層の配線となるものであり、たとえばアルミニウム膜を例示できる。アルミニウム膜の上層あるいは下層にはチタン、窒化チタン、またはそれらの積層膜をキャップ膜あるいはベース膜として適用できる。
【０１１０】
　次に、図３２（ｇ）に示すように、配線パターンにパターニングされたフォトレジスト膜８６を形成し、このフォトレジスト膜８６をマスクとして、図３２（ｈ）に示すように、金属膜８５をエッチングする。これにより第５配線層の配線Ｍ５ｓを形成する。
【０１１１】
　本実施の形態のようにダマシン法を用いず、フォトレジスト膜によるパターニングによっても第５配線層を形成でき、従来からよく使用されているパターニングによる配線形成にも本発明のキャパシタＣを適用できる。
【０１１２】
　　（実施の形態６）
　図３３は、本発明の他の実施の形態であるパターン生成方法の一例を示した平面図である。
【０１１３】
　まず、図３３（ａ）に示すように、第５配線層の配線パターン９０と、キャパシタＣが形成される領域のキャパシタパターン９１を抽出する。ここで、キャパシタパターン９１の幅（縦および横の双方の幅）は、配線パターン９０に隣接する他の配線パターンに接触しない範囲で拡大されている。
【０１１４】
　次に、配線パターン９０とキャパシタパターン９１に図形演算を施し、両パターンのＡＮＤパターン９２を生成する。このＡＮＤパターン９２が第５配線層のマスクパターンとして用いられる。
【０１１５】
　一方、図３３（ｂ）に示すように、第４配線層の配線パターン９３と、前記のキャパシタパターン９１を抽出する。ここで、キャパシタパターン９１の幅（縦および横の双方の幅）は、配線パターン９３に隣接する他の配線パターンに接触しない範囲で拡大されている。
【０１１６】
　次に、配線パターン９３とキャパシタパターン９１に図形演算を施し、両パターンのＡＮＤパターン９４を生成する。このＡＮＤパターン９４が第４配線層のマスクパターンとして用いられる。
【０１１７】
　このようにして生成されたＡＮＤパターン９２，９４およびキャパシタパターン９１を、前記した実施の形態１〜５において、各々第５配線層、第４配線層のパターニングマスクに、また、キャパシタＣの電極となる導電部材Ｍｅ形成用の孔形成パターンに適用すれば、図３３（ｃ）に示すように、キャパシタＣの形成領域９５が拡大して形成され、キャパシタＣの容量を大きくすることができる。
【０１１８】
　以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【０１１９】
　たとえば、前記実施の形態では第５層までを例示したがそれ以上の配線層を有するものであってもよい。また、それ以下の配線層（但し２層以上）であってもよい。
【０１２０】
　また、前記実施の形態では、ゲートアレーの場合を示したが、それに限られず、標準セル等セルベースＩＣ（ＣＢＩＣ）にも適用できる。たとえば図３４（ａ）に示すセルベースＩＣ（ＣＢＩＣ）を採用した半導体集積回路装置において、Ｉ／Ｏ領域に周囲を囲まれた内部領域に論理ブロック、メモリブロック（ＲＡＭ、ＲＯＭ）が配置され、論理ブロックおよびメモリブロックを含む内部領域上の配線層の上層部分に実施の形態１〜６に示すと同様に、下層部分の電源配線の配線幅よりも広い配線幅を有する電源配線が上層から見てメッシュ状に構成され、メッシュの各交点部分に容量素子（キャパシタ）Ｃが構成される。
【０１２１】
　また、本発明による容量素子（キャパシタ）Ｃと、図３４（ａ），（ｂ），（ｃ），（ｄ）に示す容量化セルを用いたＭＩＳ容量素子とを併用してもよい。この場合、容量セルを論理ブロックやメモリブロックなどのブロック間の空き領域に設けることにより、面積を増大させることなく大きな安定化容量を設けることができる。
【０１２２】
　また、本発明による容量素子（キャパシタ）Ｃと、図３５（ａ），（ｂ）に示す未使用の基本セルを用いたＭＩＳ容量素子とを併用してもよい。すなわち、実施の形態１〜６において、未使用の基本セルを容量セルとして用い、容量素子を構成する。これにより、面積を増大させることなく大きな安定化容量を設けることができる。
【０１２３】
　また、前記実施の形態では最上層とその下層との間でキャパシタＣが構成された場合を示した。このような場合、上層配線であるほど配線の設計ルールが緩和されており、配線寸法が大きく形成される。このため上層配線間にキャパシタＣを形成することは大きなキャパシタ容量を得ることが容易となるという効果がある。また、上層配線であるほど電源配線に割り当てられる場合が多くなり、この点からもキャパシタ数を多くすることができるという効果がある。しかし、本発明が上層配線間でキャパシタＣが構成されることに限定されるものではなく、より下層に位置する配線間でキャパシタが構成されてもよいことは言うまでもない。
【０１２４】
　また、前記実施の形態では、半導体集積回路素子（半導体素子）としてＭＩＳＦＥＴを例示したが、バイポーラトランジスタ、Ｂｉ−ＣＭＯＳトランジスタであってもよいことは言うまでもない。
【０１２５】
　また、前記実施の形態では、電源配線が２種の場合すなわち単一電源の場合を説明したが、２種以上の電源すなわち電源配線の種類が３種以上の場合にも適用できる。この場合異種電圧の配線間にキャパシタが形成される。
【産業上の利用可能性】
【０１２６】
　以上のように、本発明の半導体集積回路装置およびその製造方法ならびにマスクパターン生成方法は、半導体集積回路装置のＡＣノイズの低減に適用して有効なキャパシタを有するものであり、特にキャパシタ形成面積および配線の増加が無く大きな容量値を得ることが可能なものである。
【図面の簡単な説明】
【０１２７】
【図１】本発明の一実施の形態である半導体集積回路装置の一例を示した平面図であり、（ａ）はチップ全体を示した平面図、（ｂ）は内部領域の一部を拡大して示した平面図である。
【図２】図１（ｂ）の内部領域をさらに拡大した平面図である。
【図３】図２のIII-III線断面図である。
【図４】実施の形態１の半導体集積回路装置の製造方法の一例を工程順に示した断面図である。
【図５】実施の形態１の半導体集積回路装置の製造方法の一例を工程順に示した断面図である。
【図６】実施の形態１の半導体集積回路装置の製造方法の一例を工程順に示した断面図である。
【図７】実施の形態１の半導体集積回路装置の製造方法の一例を工程順に示した断面図である。
【図８】実施の形態１の半導体集積回路装置の製造方法の一例を工程順に示した断面図である。
【図９】実施の形態１の半導体集積回路装置の製造方法の一例を工程順に示した断面図である。
【図１０】実施の形態１の半導体集積回路装置の製造方法の一例を工程順に示した断面図である。
【図１１】実施の形態１の半導体集積回路装置の製造方法の一例を工程順に示した断面図である。
【図１２】実施の形態１の半導体集積回路装置の製造方法の一例を工程順に示した断面図である。
【図１３】実施の形態１の半導体集積回路装置の製造方法の一例を工程順に示した断面図である。
【図１４】実施の形態１の半導体集積回路装置の製造方法の一例を工程順に示した断面図である。
【図１５】実施の形態１の半導体集積回路装置の製造方法の一例を工程順に示した断面図である。
【図１６】実施の形態１の半導体集積回路装置の製造方法の一例を工程順に示した断面図である。
【図１７】実施の形態１の半導体集積回路装置の製造方法の一例を工程順に示した断面図である。
【図１８】実施の形態１の半導体集積回路装置の製造方法の一例を工程順に示した断面図である。
【図１９】実施の形態１の半導体集積回路装置の製造方法の一例を工程順に示した断面図である。
【図２０】本発明の一実施の形態である半導体集積回路装置の他の例を示した平面図である。
【図２１】実施の形態２の半導体集積回路装置の製造方法の一例を工程順に示した断面図である。
【図２２】実施の形態２の半導体集積回路装置の製造方法の一例を工程順に示した断面図である。
【図２３】実施の形態２の半導体集積回路装置の製造方法の一例を工程順に示した断面図である。
【図２４】実施の形態３の半導体集積回路装置の製造方法の一例を工程順に示した断面図である。
【図２５】実施の形態３の半導体集積回路装置の製造方法の一例を工程順に示した断面図である。
【図２６】実施の形態４の半導体集積回路装置の製造方法の一例を工程順に示した断面図である。
【図２７】実施の形態４の半導体集積回路装置の製造方法の一例を工程順に示した断面図である。
【図２８】実施の形態４の半導体集積回路装置の製造方法の一例を工程順に示した断面図である。
【図２９】実施の形態４の半導体集積回路装置の製造方法の一例を工程順に示した断面図である。
【図３０】実施の形態４の半導体集積回路装置の製造方法の一例を工程順に示した断面図である。
【図３１】（ａ）〜（ｅ）は、実施の形態５の半導体集積回路装置の製造方法を工程順に示した断面図である。
【図３２】（ｆ）〜（ｈ）は、実施の形態５の半導体集積回路装置の製造方法を工程順に示した断面図である。
【図３３】（ａ）〜（ｃ）は、本発明の他の実施の形態であるパターン生成方法の一例を示した平面図である。
【図３４】本発明の課題を説明するための図面であり、（ａ）は内部領域に標準セルが形成された半導体集積回路装置の平面図を示し、（ｂ）は容量セル領域を拡大して示した平面図、（ｃ）は容量セルを拡大して示した平面図を示し、（ｄ）は（ｃ）のｄ−ｄ 線断面図である。
【図３５】本発明の課題を説明するための他の図面であり、（ａ）は内部領域にゲートアレーが形成された半導体集積回路装置の平面図を示し、（ｂ）はゲートアレーのベーシックセルを示した平面図である。
【符号の説明】
【０１２８】
　１　半導体基板
１ａ　内部領域
１ｂ　Ｉ／Ｏ領域
１ｃ　パッド（外部端子）
　２　素子分離領域
　３　ｐウェル
　４　ｎウェル
　５　ゲート絶縁膜
　６　ゲート電極
　７　キャップ絶縁膜
　８　サイドウォールスペーサ
　９　ｎ型半導体領域
１０　ｐ型半導体領域
１１　第１層間絶縁膜
１２　接続孔
１３　プラグ
１４　配線
１５　第２層間絶縁膜
１６　接続孔
１７　プラグ
１８　ストッパ絶縁膜
１９　絶縁膜
２０　配線溝
２１　配線
２２　ストッパ絶縁膜
２３　層間絶縁膜
２４　ストッパ絶縁膜
２５　絶縁膜
２６　配線溝
２７　接続孔
２８　配線
２９〜３２　絶縁膜
３３　配線
３４〜３６　絶縁膜
３７　フォトレジスト膜
３８、３９　絶縁膜
４０　フォトレジスト膜
４１　配線溝
４２　接続孔
４３　孔
４４　酸化タンタル膜
４５　フォトレジスト膜
４７　窒化チタン膜
４８　銅膜
５０　フォトレジスト膜
５１　酸化タンタル膜
５２　フォトレジスト膜
６１〜６５　絶縁膜
６６　フォトレジスト膜
６７　孔
６８　接続孔
６９　フォトレジスト膜
７０　配線溝
７１　フォトレジスト膜
８０　層間絶縁膜
８１　フォトレジスト膜
８２　絶縁膜
８３　フォトレジスト膜
８４、８５　金属膜
８６　フォトレジスト膜
９０　配線パターン
９１　キャパシタパターン
９２　ＡＮＤパターン
９３　配線パターン
９４　ＡＮＤパターン
Ｃ　キャパシタ
Ｉｃ　キャパシタ絶縁膜
Ｐ　接続部材
【図１】
2004104136.tif 000003
【図２】
2004104136.tif 000004
【図３】
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【図４】
2004104136.tif 000006
【図５】
2004104136.tif 000007
【図６】
2004104136.tif 000008
【図７】
2004104136.tif 000009
【図８】
2004104136.tif 000010
【図９】
2004104136.tif 000011
【図１０】
2004104136.tif 000012
【図１１】
2004104136.tif 000013
【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
2004104136.tif 000019
【図１８】
2004104136.tif 000020
【図１９】
2004104136.tif 000021
【図２０】
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【図２１】
2004104136.tif 000023
【図２２】
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【図２３】
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【図２４】
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【図２５】
2004104136.tif 000027
【図２６】
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【図２７】
2004104136.tif 000029
【図２８】
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【図２９】
2004104136.tif 000031
【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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