(57)【要約】【課題】  接合容量の増加等の弊害を伴わずに分離耐圧の低下を適切に回避し得る、半導体装置及びその製造方法を得る。【解決手段】  凹部１４を形成することによってシリコン層３が予め薄膜化された後に、不純物導入領域１１が形成される。従って、素子分離絶縁膜５の底面とＢＯＸ層２の上面との間に位置している部分のｐ型のシリコン層３内に、ｎ型の不純物が注入されないため、分離耐圧が低下することを回避できる。しかも、不純物導入領域１１はＢＯＸ層２の上面に到達して形成されるため、ソース・ドレイン領域１２の接合容量が増加することもない。【選択図】        図１ 
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【特許請求の範囲】
【請求項１】
半導体基板、絶縁層、及び第１導電型の半導体層がこの順に積層された構造を有するＳＯＩ基板と、
前記半導体層の主面内に部分的に形成され、前記絶縁層とによって前記半導体層の一部を挟む底面を有する素子分離絶縁膜と、
前記素子分離絶縁膜によって規定される素子形成領域内において、前記半導体層の前記主面上に部分的に形成されたゲート構造と、
前記素子形成領域内において、前記ゲート構造から露出している部分の前記半導体層の前記主面内に形成され、前記ゲート構造の下方のチャネル形成領域を挟んで対を成す凹部と、
前記凹部の底面内に形成され、前記チャネル形成領域を挟んで対を成し、その底面又はその空乏層が前記絶縁層に到達し、前記第１導電型とは異なる第２導電型のソース・ドレイン領域と
を備える、半導体装置。
【請求項２】
前記ゲート構造が形成されている部分の前記半導体層の前記主面と、前記凹部の側面とが成す角度は、９０°よりも大きい、請求項１に記載の半導体装置。
【請求項３】
前記凹部の端部は、前記ゲート構造の端部の下方に潜り込んでいる、請求項１又は２に記載の半導体装置。
【請求項４】
前記ソース・ドレイン領域は、
前記半導体層の前記主面内に形成された、比較的低濃度の第１の不純物導入領域と、
前記第１の不純物導入領域よりも深く形成された、比較的高濃度の第２の不純物導入領域と
を有し、
前記半導体層の前記主面から前記凹部の前記底面までの深さは、前記半導体層の前記主面から前記第１の不純物導入領域の底面までの深さよりも浅い、請求項１〜３のいずれか一つに記載の半導体装置。
【請求項５】
前記ソース・ドレイン領域は、前記第２の不純物導入領域よりも浅く前記半導体層の前記主面内に形成された第３の不純物導入領域をさらに有する、請求項４に記載の半導体装置。
【請求項６】
前記ソース・ドレイン領域は、
前記半導体層の前記主面内に形成された、比較的低濃度の第１の不純物導入領域と、
前記第１の不純物導入領域よりも深く形成された、比較的高濃度の第２の不純物導入領域と、
前記半導体層の前記主面内に形成された第３の不純物導入領域と
を有し、
前記半導体層の前記主面から前記第３の不純物導入領域の底面までの深さは、前記半導体層の前記主面から前記第１の不純物導入領域の底面までの深さよりも深く、
前記半導体層の前記主面から前記凹部の前記底面までの深さは、前記半導体層の前記主面から前記第３の不純物導入領域の前記底面までの深さよりも浅い、請求項１〜３のいずれか一つに記載の半導体装置。
【請求項７】
前記ゲート構造は、
前記半導体層の前記主面上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極の側面に形成された第１のサイドウォールと
を有し、
前記半導体装置は、
前記第１のサイドウォールに接して前記凹部の前記底面上に形成された第２のサイドウォールと、
前記第２のサイドウォールから露出している部分の前記ソース・ドレイン領域上に形成された、金属−半導体化合物層と
をさらに備える、請求項１〜６のいずれか一つに記載の半導体装置。
【請求項８】
前記素子分離絶縁膜に接して前記凹部の前記底面上に形成された第３のサイドウォールをさらに備え、
前記金属−半導体化合物層は、前記第２及び第３のサイドウォールから露出している部分の前記ソース・ドレイン領域上に形成されている、請求項７に記載の半導体装置。
【請求項９】
前記凹部の底面上に形成された半導体領域と、
前記半導体領域上に形成された金属−半導体化合物層と
をさらに備える、請求項１〜６のいずれか一つに記載の半導体装置。
【請求項１０】
前記ＳＯＩ基板内にはＮＭＯＳトランジスタ及びＰＭＯＳトランジスタが形成されており、
前記半導体装置は、前記ＮＭＯＳトランジスタ及び前記ＰＭＯＳトランジスタのうちのいずれか一方である、請求項１〜９のいずれか一つに記載の半導体装置。
【請求項１１】
前記ＳＯＩ基板内には、比較的低い電源電圧で動作する第１のトランジスタと、比較的高い電源電圧で動作する第２のトランジスタとが形成されており、
前記半導体装置は、前記第１及び第２のトランジスタのうちのいずれか一方である、請求項１〜９のいずれか一つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ＳＯＩ基板を用いた半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
ＳＯＩ基板は、半導体基板、絶縁層、及び第１導電型の半導体層がこの順に積層された構造を有している。ＳＯＩ基板を用いた従来の半導体装置の製造方法では、（ａ）いわゆる部分分離型の素子分離絶縁膜を、半導体層の上面内に部分的に形成する工程と、（ｂ）素子形成領域内において、半導体層の上面上にゲート構造を部分的に形成する工程と、（ｃ）半導体層の上面内に不純物をイオン注入することにより、第２導電型のソース・ドレイン領域を、半導体層の上面から絶縁層に到達して形成する工程とが、この順に実行されていた。
【０００３】
なお、ＳＯＩ基板を用いた半導体装置及びその製造方法に関する技術は、下記の特許文献１に開示されている。
【０００４】
【特許文献１】特開平１０−２０９１６７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来の半導体装置の製造方法において、ソース・ドレイン領域を絶縁層に到達させるべくイオン注入の注入エネルギーを高くしたのでは、素子分離絶縁膜の底面と絶縁層の上面との間に位置する部分の半導体層内にも第２導電型の不純物が注入されてしまい、その部分の第１導電型の濃度が薄くなって、分離耐圧が低下するという問題がある。
【０００６】
この問題を解決すべく、不純物が素子分離絶縁膜を突き抜けないようにイオン注入の注入エネルギーを低くしたのでは、ソース・ドレイン領域が絶縁層に到達しないために、ソース・ドレイン領域の接合容量が増加する。その結果、動作速度の低下や消費電力の増大等の弊害が生じてしまう。
【０００７】
また、上記問題を解決すべく、素子分離絶縁膜の底面が絶縁層の上面に近付くように素子分離絶縁膜を深く形成したのでは、素子分離絶縁膜の底面と絶縁層の上面との間に位置する部分の半導体層の抵抗値が増加してしまうという弊害が生じる。
【０００８】
さらに、上記問題を解決すべく、素子分離絶縁膜の上面が半導体層の上面よりも極端に上方に位置するように素子分離絶縁膜の膜厚を厚くしたのでは、素子分離絶縁膜の上面と半導体層の上面との段差に起因して、ゲート電極を高精度に形成することが困難となる。その結果、動作速度の低下や特性のばらつき等の弊害が生じてしまう。
【０００９】
本発明はかかる問題を解決するために成されたものであり、接合容量の増加等の弊害を伴わずに分離耐圧の低下を適切に回避し得る、半導体装置及びその製造方法を得ることを目的とするものである。
【課題を解決するための手段】
【００１０】
この発明によれば、半導体装置は、半導体基板、絶縁層、及び第１導電型の半導体層がこの順に積層された構造を有するＳＯＩ基板と、半導体層の主面内に部分的に形成され、絶縁層とによって半導体層の一部を挟む底面を有する素子分離絶縁膜と、素子分離絶縁膜によって規定される素子形成領域内において、半導体層の主面上に部分的に形成されたゲート構造と、素子形成領域内において、ゲート構造から露出している部分の半導体層の主面内に形成され、ゲート構造の下方のチャネル形成領域を挟んで対を成す凹部と、凹部の底面内に形成され、チャネル形成領域を挟んで対を成し、その底面又はその空乏層が絶縁層に到達し、第１導電型とは異なる第２導電型のソース・ドレイン領域とを備える。
【発明の効果】
【００１１】
この発明によれば、凹部を形成することによって半導体層を予め薄膜化した後に、ソース・ドレイン領域を形成することができる。従って、素子分離絶縁膜の底面と絶縁層の上面との間に位置している部分の第１導電型の半導体層内に、第２導電型の不純物が注入されないため、分離耐圧が低下することを回避できる。しかも、ソース・ドレイン領域は絶縁層に到達して形成されているため、ソース・ドレイン領域の接合容量が増加することもない。
【発明を実施するための最良の形態】
【００１２】
実施の形態１．
図１は、本発明の実施の形態１に係る半導体装置の構造を示す断面図である。ＳＯＩ基板４は、シリコン基板１、ＢＯＸ（buried oxide）層２、及びｐ型のシリコン層３がこの順に積層された構造を有している。シリコン層３の上面内には、いわゆる部分分離型の素子分離絶縁膜５が部分的に形成されている。素子分離絶縁膜５の材質は、例えばシリコン酸化膜である。素子分離絶縁膜５の底面とＢＯＸ層２の上面とによって、シリコン層３の一部が挟まれている。
【００１３】
素子分離絶縁膜５によって規定される素子形成領域内において、シリコン層３の上面上には、ゲート構造が部分的に形成されている。ゲート構造は、シリコン層３の上面上に形成された、シリコン酸化膜から成るゲート絶縁膜６と、ゲート絶縁膜６上に形成された、ポリシリコンから成るゲート電極７と、ゲート電極７の側面に形成された、シリコン窒化膜から成るサイドウォール９と、ゲート電極７の上面上に形成されたコバルトシリサイド層８とを有している。ゲート構造の下方に位置する部分のシリコン層３は、チャネル形成領域として規定される。ここで、各部の材質は、上記の例に限定されるものではない。ゲート絶縁膜６の材質は、シリコン酸窒化膜又は高誘電体膜等であっても良い。ゲート電極７の材質は、タングステン、アルミニウム、又はタンタル等の金属であっても良い。サイドウォール９の材質は、シリコン酸化膜とシリコン窒化膜との複合膜であっても良い。コバルトシリサイド層８の代わりに、ニッケルシリサイド層又はチタンシリサイド層等が形成されていても良い。
【００１４】
素子形成領域内において、ゲート構造から露出している部分のシリコン層３の上面内には、チャネル形成領域を挟んで対を成す凹部１４が形成されている。また、シリコン層３内には、チャネル形成領域を挟んで対を成す、ｎ型のソース・ドレイン領域１２が形成されている。ソース・ドレイン領域１２は、シリコン層３の上面内に浅く形成された、比較的低濃度の不純物導入領域（「エクステンション」とも称される）１０と、不純物導入領域１０よりも深く形成された、比較的高濃度の不純物導入領域１１とを有している。不純物導入領域１１は、凹部１４の底面からＢＯＸ層２の上面に到達して形成されている。また、ゲート構造から露出している部分のソース・ドレイン領域１２の上面上には、コバルトシリサイド層１３が形成されている。
【００１５】
図１には、不純物導入領域１１の底面がＢＯＸ層２の上面に接触している構造を示したが、この構造の代わりに、不純物導入領域１１とシリコン層３との界面に形成される空乏層が、ＢＯＸ層２の上面に到達する構造が採用されても良い。但し、接合容量の低減を図る観点からは、不純物導入領域１１の底面がＢＯＸ層２の上面に接触している構造が望ましいため、本明細書では、この構造が採用された場合について説明する。
【００１６】
図２〜８は、本実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。図２を参照して、周知のＬＯＣＯＳ分離技術又はトレンチ分離技術によって、素子分離絶縁膜５をシリコン層３の上面内に部分的に形成する。次に、熱酸化法によって、シリコン酸化膜１５をシリコン層３の上面上に形成する。次に、ＣＶＤ法によって、ポリシリコン膜１６及びシリコン酸化膜１７をこの順に全面的に形成する。
【００１７】
図３を参照して、次に、写真製版法及び異方性ドライエッチング法によって、ポリシリコン膜１６及びシリコン酸化膜１７をパターニングする。これにより、ポリシリコン膜１９及びシリコン酸化膜２０が形成される。また、シリコン酸化膜１５の一部がエッチングされて、シリコン酸化膜１８が形成される。
【００１８】
図４を参照して、次に、イオン注入法によって、ｎ型の不純物をシリコン酸化膜１８を介してシリコン層３の上面内に注入することにより、不純物導入領域１０を形成する。このとき、ショートチャネル効果を抑制するために、比較的低濃度のｐ型の不純物層（一般的に「ポケット領域」と称される）を形成しても良い。但し、説明の簡略化のため、以後の説明ではポケット領域については省略する。
【００１９】
図５を参照して、次に、ＣＶＤ法によってシリコン窒化膜を全面的に形成する。次に、エッチバックを行うことにより、ポリシリコン膜１９及びシリコン酸化膜２０の側面にサイドウォール９を形成する。
【００２０】
図６を参照して、次に、シリコン酸化膜はエッチングされやすく、シリコン、ポリシリコン、及びシリコン窒化膜はエッチングされにくい条件で、エッチングを行う。これにより、シリコン酸化膜２０が除去されて、ポリシリコン膜１９の上面が露出する。また、サイドウォール９及びポリシリコン膜１９から露出している部分のシリコン酸化膜１８が除去されて、ゲート絶縁膜６が形成される。なお、図面には現さないが、このエッチングによって素子分離絶縁膜５も若干エッチングされる。
【００２１】
図７を参照して、次に、シリコン及びポリシリコンはエッチングされやすく、シリコン酸化膜及びシリコン窒化膜はエッチングされにくい条件で、異方性ドライエッチングを行う。これにより、ゲート絶縁膜６及び素子分離絶縁膜５から露出している部分のシリコン層３が膜厚Ｄ１だけエッチングされて、凹部１４が形成される。また、ポリシリコン膜１９の上部が併せてエッチングされて、ゲート電極７が形成される。凹部１４の底面とＢＯＸ層２の上面とによって挟まれている部分のシリコン層３の膜厚は、Ｄ２である。
【００２２】
図８を参照して、次に、イオン注入法によって、ｎ型の不純物をシリコン層３の上面内に注入することにより、不純物導入領域１１を形成する。このイオン注入の注入エネルギーは、凹部１４の底面に注入された不純物がシリコン層３の底面にまで到達し、かつ、素子分離絶縁膜５の上面に注入された不純物が素子分離絶縁膜５を突き抜けない大きさに設定される。
【００２３】
また、このイオン注入によって、ｎ型の不純物はゲート電極７内にも併せて注入される。ポリシリコン膜１９が薄膜化されてゲート電極７が形成されているため、不純物はゲート電極７の深部、即ちゲート絶縁膜６との界面付近にまで到達する。その結果、ゲート空乏化を抑制することができる。ゲート空乏化を抑制することによって、電流駆動能力を向上できる。
【００２４】
その後、ゲート電極７及びソース・ドレイン領域１２の各上面をシリサイド化してコバルトシリサイド層８，１３を形成することにより、図１に示した構造が得られる。
【００２５】
このように本実施の形態１に係る半導体装置及びその製造方法によると、凹部１４を形成することによってシリコン層３が予め薄膜化された後に、イオン注入法によって不純物導入領域１１が形成される。従って、素子分離絶縁膜５の底面とＢＯＸ層２の上面との間に位置する部分のｐ型のシリコン層３内に、ｎ型の不純物が注入されないため、分離耐圧が低下することを回避できる。しかも、不純物導入領域１１はＢＯＸ層２の上面に到達して形成されるため、ソース・ドレイン領域１２の接合容量が増加することもない。
【００２６】
また、凹部１４を形成するためのドライエッチングによって、シリコン層３内に欠陥が形成される。この欠陥はライフタイムキラーとして機能するため、ＳＯＩ基板を用いた半導体装置に特有の問題である、基板フローティング効果の発生を抑制することもできる。
【００２７】
なお、本実施の形態１ではＮＭＯＳトランジスタを例にとり説明したが、ＰＭＯＳトランジスタの場合であっても、あるいはＮＭＯＳトランジスタとＰＭＯＳトランジスタとが混載されたＣＭＯＳトランジスタの場合であっても、上記と同様の効果を得ることができる。後述の他の実施の形態についても同様である。
【００２８】
実施の形態２．
図９は、本発明の実施の形態２に係る半導体装置の構造を示す断面図である。サイドウォール９の底面は、ゲート絶縁膜６の底面よりも下方に位置している。即ち、サイドウォール９が形成されている部分のシリコン層３の膜厚は、ゲート絶縁膜６が形成されている部分のシリコン層３の膜厚よりも薄い。
【００２９】
図１０〜１５は、本実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。まず、上記実施の形態１と同様の方法により、図２に示した構造を得る。
【００３０】
図１０を参照して、次に、写真製版法及び異方性ドライエッチング法によって、シリコン酸化膜１５、ポリシリコン膜１６、及びシリコン酸化膜１７をパターニングする。これにより、ゲート絶縁膜６、ポリシリコン膜１９、及びシリコン酸化膜２０が形成される。また、オーバーエッチングによって、ゲート絶縁膜６及び素子分離絶縁膜５から露出している部分のシリコン層３を膜厚Ｄ３だけエッチングすることにより、凹部２１を形成する。
【００３１】
図１１を参照して、次に、イオン注入法によって、ｎ型の不純物をシリコン層３の上面内に注入することにより、不純物導入領域１０を形成する。不純物導入領域１０は、凹部２１の底面内に形成される。不純物導入領域１０を形成するためのイオン注入の注入エネルギーは、本実施の形態２と上記実施の形態１とで同一である。
【００３２】
図１２を参照して、次に、ＣＶＤ法によってシリコン窒化膜を全面的に形成した後にエッチバックを行うことにより、サイドウォール９を形成する。サイドウォール９は、ゲート絶縁膜６、ポリシリコン膜１９、及びシリコン酸化膜２０の各側面に接して、凹部２１の底面上に形成されている。
【００３３】
図１３を参照して、次に、シリコン酸化膜はエッチングされやすく、シリコン、ポリシリコン、及びシリコン窒化膜はエッチングされにくい条件で、エッチングを行う。これにより、シリコン酸化膜２０が除去されて、ポリシリコン膜１９の上面が露出する。
【００３４】
図１４を参照して、次に、シリコン及びポリシリコンはエッチングされやすく、シリコン酸化膜及びシリコン窒化膜はエッチングされにくい条件で、異方性ドライエッチングを行う。これにより、サイドウォール９、ゲート絶縁膜６、及び素子分離絶縁膜５から露出している部分のシリコン層３が膜厚Ｄ１だけエッチングされて、凹部１４が形成される。また、ポリシリコン膜１９の上部が併せてエッチングされて、ゲート電極７が形成される。凹部１４の底面とＢＯＸ層２の上面とによって挟まれている部分のシリコン層３の膜厚Ｄ４は、図７に示した膜厚Ｄ２よりも、膜厚Ｄ３分だけ薄い。
【００３５】
図１５を参照して、次に、上記実施の形態１と同様に、ｎ型の不純物をシリコン層３の上面内にイオン注入することにより、不純物導入領域１１を形成する。上記の通り、本実施の形態２に係るシリコン層３の膜厚Ｄ４は、上記実施の形態１に係るシリコン層３の膜厚Ｄ２よりも薄い。従って、本実施の形態２においては、不純物導入領域１１を形成するためのイオン注入の注入エネルギーを、上記実施の形態１よりも下げることができる。
【００３６】
その後、ゲート電極７及びソース・ドレイン領域１２の各上面をシリサイド化してコバルトシリサイド層８，１３を形成することにより、図９に示した構造が得られる。
【００３７】
このように本実施の形態２に係る半導体装置及びその製造方法によると、不純物導入領域１１を形成するためのイオン注入の注入エネルギーを、上記実施の形態１よりも下げることができる。そのため、素子分離絶縁膜５の上面に注入された不純物が素子分離絶縁膜５を突き抜けることを、上記実施の形態１よりも確実に回避することができる。
【００３８】
図１６は、本実施の形態２の変形例に係る半導体装置の製造方法の一工程を示す断面図である。図１４に示した工程ではシリコン層３が膜厚Ｄ１だけエッチングされたが、図１６に示すように、膜厚Ｄ５（＜Ｄ１）だけシリコン層３をエッチングすることによって、凹部２２を形成してもよい。凹部２２の底面とＢＯＸ層２の上面とによって挟まれている部分のシリコン層３の膜厚は、図７に示した膜厚Ｄ２に等しい。
【００３９】
このように本実施の形態２の変形例に係る半導体装置及びその製造方法によると、対を成す不純物導入領域１１同士の間隔を、上記実施の形態１と同程度に保つことができる。そのため、図９に示した構造と比較して、ショートチャネル効果の影響を抑制することができる。
【００４０】
また、上記実施の形態１と比較して、不純物導入領域１０が膜厚Ｄ３分だけ深くに形成される。そのため、不純物導入領域１０と不純物導入領域１１とが互いに重なり合う度合いを、上記実施の形態１よりも大きくできる。その結果、ソース・ドレイン領域１２の寄生抵抗を、上記実施の形態１よりも低減することが可能となる。
【００４１】
実施の形態３．
図１７，１８は、図７に示した構造のうち、凹部１４が形成されている付近の構造を拡大して示す断面図である。図１７を参照して、ゲート絶縁膜６が形成されている部分のシリコン層３の上面と、凹部１４の側面とが成す角度αは、９０°よりも大きい。角度αは、Ｃｌ2やＨＢｒ等のエッチングガスに添加するＯ2ガスの量によって調整することができる。
【００４２】
このように角度αを９０°よりも大きく設定することにより、図１に示した構造において、コバルトシリサイド層１３とチャネル形成領域との間の距離を、比較的長く保つことができる。その結果、コバルトシリサイド層１３とチャネル形成領域との間に流れる接合リーク電流を低減することができる。
【００４３】
また、図１７を参照して、シリコン層３の上面から凹部１４の底面までの深さ（膜厚Ｄ１）は、シリコン層３の上面から不純物導入領域１０の底面までの深さＤ６よりも浅い。
凹部１４の深さは、エッチング時間によって調整することができる。
【００４４】
このようにＤ１＜Ｄ６に設定することにより、凹部１４の形成に起因して不純物導入領域１０の寄生抵抗が増加することを、抑制することができる。
【００４５】
図１８を参照して、凹部１４の端部は、ゲート絶縁膜６の端部の下方に潜り込んでいても良い。例えば、等方性エッチングによってシリコン層３をエッチングすることにより、かかる構造を得ることができる。
【００４６】
このようにゲート構造の端部の下方に潜り込むように凹部１４を形成することにより、ライフタイムキラーとして機能する欠陥を、よりチャネル形成領域に近付けて形成することができる。その結果、基板フローティング効果の発生を、より効果的に抑制することができる。
【００４７】
実施の形態４．
図１９は、本発明の実施の形態４に係る半導体装置の構造を示す断面図である。ＳＯＩ基板４内には、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとが形成されている。ＮＭＯＳトランジスタは、ｐ型のシリコン層３1、ゲート絶縁膜６1、ゲート電極７1、コバルトシリサイド層８1，１３1、サイドウォール９1、及びｎ型のソース・ドレイン領域１２1を備えている。ソース・ドレイン領域１２1は、不純物導入領域１０1，１１1を有している。ＮＭＯＳトランジスタに関しては、上記実施の形態１と同様に、凹部１４1の底面内にソース・ドレイン領域１２1が形成された構造（以下、本明細書において「リセスソース・ドレイン構造」と称する）が採用されている。
【００４８】
上記実施の形態１で述べたように、リセスソース・ドレイン構造を採用すると、基板フローティング効果の発生を抑制することができる。一般的に、基板フローティング効果は、ＰＭＯＳトランジスタよりもＮＭＯＳトランジスタのほうが問題となる。そのため、ＮＭＯＳトランジスタにリセスソース・ドレイン構造を採用することにより、ＮＭＯＳトランジスタに関して基板フローティング効果の発生を抑制することができる。
【００４９】
また、リセスソース・ドレイン構造を採用すると、チャネル形成領域がコバルトシリサイド層１３1に引っ張られることによってシリコン層３1の内部に発生する応力が、リセスソース・ドレイン構造が採用されていない場合よりも増加する。その結果、キャリアの移動度が増加するため、ＮＭＯＳトランジスタにリセスソース・ドレイン構造を採用することにより、電流駆動能力を向上できる。
【００５０】
ＰＭＯＳトランジスタは、ｎ型のシリコン層３2、ゲート絶縁膜６2、ゲート電極７2、コバルトシリサイド層８2，１３2、サイドウォール９2、及びｐ型のソース・ドレイン領域１２2を備えている。ソース・ドレイン領域１２2は、不純物導入領域１０2，１１2を有している。ＰＭＯＳトランジスタに関しては、リセスソース・ドレイン構造が採用されておらず、従来の半導体装置と同様に、シリコン層３2の上面内に不純物導入領域１０2，１１2が形成された、通常のソース・ドレイン構造が採用されている。
【００５１】
リセスソース・ドレイン構造を採用しない場合は、リセスソース・ドレイン構造を採用した場合と比較すると、特にシリコン層３の深部において、対を成す不純物導入領域１１同士の間隔を広げることができる。そのため、ショートチャネル効果の発生を抑制することができる。一般的に、ショートチャネル効果は、ＮＭＯＳトランジスタよりもＰＭＯＳトランジスタのほうが問題となる。そのため、分離耐圧よりもトランジスタの性能が優先される場合には、ＰＭＯＳトランジスタにリセスソース・ドレイン構造を採用しないことにより、ＰＭＯＳトランジスタに関してショートチャネル効果を改善することができる。
【００５２】
また、上記の通り、リセスソース・ドレイン構造を採用すると、チャネル形成領域がコバルトシリサイド層１３に引っ張られることによってシリコン層３の内部に発生する応力が増加する。ＰＭＯＳトランジスタに関しては、ＮＭＯＳトランジスタとは逆に、上記応力が増加するとキャリアの移動度が低下してしまう。そのため、ＰＭＯＳトランジスタにはリセスソース・ドレイン構造を採用しないことにより、電流駆動能力が低下することを回避できる。
【００５３】
ＮＭＯＳトランジスタとＰＭＯＳトランジスタとの間には、底面の一部がＢＯＸ層２の上面に到達する、いわゆる完全分離型の素子分離絶縁膜２３が形成されている。これにより、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとは、互いに電気的に分離されている。この分離構造を用いることにより、ラッチアップを抑制することができる。この分離構造は、他の全ての実施の形態にも適用可能である。
【００５４】
図２０〜２７は、本実施の形態４に係る半導体装置の製造方法を工程順に示す断面図である。図２０を参照して、熱酸化法によって、シリコン酸化膜１５をシリコン層３1，３2の上面上に形成する。次に、ＣＶＤ法によって、ポリシリコン膜１６を全面的に形成する。
【００５５】
図２１を参照して、次に、写真製版法及び異方性ドライエッチング法によって、ポリシリコン膜１６をパターニングする。これにより、ポリシリコン膜１９1及びゲート電極７2が形成される。また、シリコン酸化膜１５の一部がエッチングされて、シリコン酸化膜１８1，１８2が形成される。
【００５６】
図２２を参照して、次に、写真製版法及びイオン注入法によって、ｎ型の不純物をシリコン酸化膜１８1を介してシリコン層３1の上面内に注入することにより、不純物導入領域１０1を形成する。次に、写真製版法及びイオン注入法によって、ｐ型の不純物をシリコン酸化膜１８2を介してシリコン層３2の上面内に注入することにより、不純物導入領域１０2を形成する。
【００５７】
図２３を参照して、次に、ＣＶＤ法によってシリコン窒化膜を全面的に形成した後にエッチバックを行う。これにより、ポリシリコン膜１９1の側面にサイドウォール９1が形成されるとともに、ゲート電極７2の側面にサイドウォール９2が形成される。また、ゲート絶縁膜６1，６2が形成される。
【００５８】
図２４を参照して、次に、写真製版法によって、ＰＭＯＳトランジスタの形成予定領域を覆ってフォトレジスト２４を形成する。
【００５９】
図２５を参照して、次に、フォトレジスト２４をエッチングマスクに用いて、シリコン及びポリシリコンはエッチングされやすく、シリコン酸化膜及びシリコン窒化膜はエッチングされにくい条件で、異方性ドライエッチングを行う。これにより、フォトレジスト２４、ゲート絶縁膜６1、及び素子分離絶縁膜５，２３から露出している部分のシリコン層３1がエッチングされて、凹部１４1が形成される。また、ポリシリコン膜１９1の上部が併せてエッチングされて、ゲート電極７1が形成される。
【００６０】
図２６を参照して、次に、フォトレジスト２４を注入マスクに用いて、イオン注入法によって、ｎ型の不純物をシリコン層３1の上面内に注入することにより、不純物導入領域１１1を形成する。ｎ型の不純物は、ゲート電極７1内にも注入される。その後、フォトレジスト２４を除去する。
【００６１】
図２７を参照して、次に、写真製版法によって、ＮＭＯＳトランジスタの形成予定領域を覆ってフォトレジスト２５を形成する。次に、フォトレジスト２５を注入マスクに用いて、イオン注入法によって、ｐ型の不純物をシリコン層３2の上面内に注入することにより、不純物導入領域１１2を形成する。ｐ型の不純物は、ゲート電極７2内にも注入される。その後、フォトレジスト２５を除去する。
【００６２】
その後、ゲート電極７1，７2及びソース・ドレイン領域１２1，１２2の各上面をシリサイド化してコバルトシリサイド層８1，８2，１３1，１３2を形成することにより、図１９に示した構造が得られる。
【００６３】
図２８は、本実施の形態４の変形例に係る半導体装置の構造を示す断面図である。ＰＭＯＳトランジスタに関しては、上記実施の形態１と同様に、凹部１４2の底面内にソース・ドレイン領域１２2が形成された、リセスソース・ドレイン構造が採用されている。
【００６４】
上記実施の形態１で述べたように、リセスソース・ドレイン構造の採用によってゲートポリシリコンを薄膜化することにより、ゲート空乏化を抑制することができる。一般的に、ゲート空乏化は、ＮＭＯＳトランジスタよりもＰＭＯＳトランジスタのほうが問題となる。そのため、ＰＭＯＳトランジスタにリセスソース・ドレイン構造を採用することにより、ＰＭＯＳトランジスタのゲート空乏化を効果的に抑制することができる。
【００６５】
ＮＭＯＳトランジスタに関しては、リセスソース・ドレイン構造が採用されておらず、従来の半導体装置と同様に、通常のソース・ドレイン構造が採用されている。
【００６６】
リセスソース・ドレイン構造を採用しない場合は、リセスソース・ドレイン構造を採用した場合と比較すると、ソース・ドレイン領域１２の寄生抵抗が小さくなる。凹部１４が形成されない分だけ、不純物導入領域１０2，１１2の面積の縮小を回避できるからである。一般的に、高速動作が要求されるロジック回路等においては、ＰＭＯＳトランジスタよりもＮＭＯＳトランジスタが多用されている。ＮＭＯＳトランジスタにリセスソース・ドレイン構造を採用しないことにより、ソース・ドレイン領域１２の寄生抵抗の増加に起因して動作速度が低下することを、回避することができる。
【００６７】
なお、図１９，２８では、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのうちのいずれか一方のみにリセスソース・ドレイン構造が採用されている場合を示したが、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの双方にリセスソース・ドレイン構造が採用されていても構わない。
【００６８】
実施の形態５．
図２９は、本発明の実施の形態５に係る半導体装置の構造を示す断面図である。ＳＯＩ基板４内には、比較的低い電源電圧（例えば１．０Ｖ）で動作するＭＯＳトランジスタ（以下「低電圧動作トランジスタ」と称する）と、比較的高い電源電圧（例えば３．３Ｖ）で動作するＭＯＳトランジスタ（以下「高電圧動作トランジスタ）とが形成されている。低電圧動作トランジスタは、例えばＣＰＵコアを構成するトランジスタである。高電圧動作トランジスタは、例えば入出力回路を構成するトランジスタである。
【００６９】
低電圧動作トランジスタは、ゲート絶縁膜６、ゲート電極７、コバルトシリサイド層８，１３、サイドウォール９、及びソース・ドレイン領域１２を備えている。ソース・ドレイン領域１２は、不純物導入領域１０，１１を有している。低電圧動作トランジスタに関しては、リセスソース・ドレイン構造が採用されている。
【００７０】
リセスソース・ドレイン構造を採用することにより、低電圧動作トランジスタに関して、基板フローティング効果の発生や分離耐圧の低下を抑制することができる。
【００７１】
高電圧動作トランジスタは、ゲート絶縁膜３０、ゲート電極３１、コバルトシリサイド層３２，３７、サイドウォール３３、及びソース・ドレイン領域３６を備えている。ソース・ドレイン領域３６は、不純物導入領域３４，３５を有している。高電圧動作トランジスタに関しては、リセスソース・ドレイン構造が採用されていない。
【００７２】
一例として、低電圧動作トランジスタのゲート長が８０ｎｍ程度であるのに対して、高電圧動作トランジスタのゲート長は０．４μｍ程度である。即ち、高電圧動作トランジスタは、低電圧動作トランジスタよりもゲート長が長い。従って、高電圧動作トランジスタに関しては、素子分離絶縁膜５の上面とシリコン層３の上面との段差が大きくなるように素子分離絶縁膜５の膜厚を厚くすることによって、分離耐圧の低下を抑制することができる。上記段差に起因してゲート電極３１の寸法に変動が生じたとしても、そもそもゲート長が長いため、寸法の変動が動作速度の低下や特性のばらつきに及ぼす影響が少ないからである。
【００７３】
また、ＳＯＩ基板４の上面のうち入出力回路が占める面積は、ＣＰＵコアが占める面積よりも十分に小さい。従って、入出力回路に関してデザインルールを大きく設定したとしても、ＩＣチップの大型化に対する影響は比較的少ない。デザインルールを大きく設定すると、素子分離絶縁膜５の分離長も長くなるため、リセスソース・ドレイン構造を採用するまでもなく、所望の分離耐圧を確保できる。
【００７４】
以上のように、素子分離絶縁膜５の膜厚を厚くしたり、デザインルールを大きく設定することができる場合は、高電圧動作トランジスタに関してリセスソース・ドレイン構造を採用することなく、低電圧動作トランジスタに関してのみ採用することが可能である。上記の通り、リセスソース・ドレイン構造を採用しないことにより、寄生抵抗の増加に起因する動作速度の低下を回避することができる。
【００７５】
図３０は、本実施の形態５の変形例に係る半導体装置の構造を示す断面図である。高電圧動作トランジスタに関しては、凹部３８の底面内にソース・ドレイン領域３６が形成された、リセスソース・ドレイン構造が採用されている。
【００７６】
入出回路に関して、素子分離絶縁膜５の膜厚を厚くしたり、デザインルールを大きく設定することができない場合もある。このような場合、高電圧動作トランジスタについては、低電圧動作トランジスタよりも高い分離耐圧が要求される。高電圧動作トランジスタには、低電圧動作トランジスタよりも高い電源電圧が印加されるからである。従って、このような場合は高電圧動作トランジスタにリセスソース・ドレイン構造を採用することによって、分離耐圧を高めることができる。
【００７７】
一方、低電圧動作トランジスタに関しては、リセスソース・ドレイン構造が採用されておらず、通常のソース・ドレイン構造が採用されている。
【００７８】
上記の通り、リセスソース・ドレイン構造を採用しない場合は、凹部１４が形成されない分だけソース・ドレイン領域１２の寄生抵抗が小さくなる。従って、高速動作が要求されるＣＰＵコアにおいては、低電圧動作トランジスタにリセスソース・ドレイン構造を採用しないことにより、寄生抵抗の増加に起因する動作速度の低下を回避することができる。
【００７９】
なお、図２９，３０では、低電圧動作トランジスタ及び高電圧動作トランジスタのうちのいずれか一方のみにリセスソース・ドレイン構造が採用されている場合を示したが、低電圧動作トランジスタ及び高電圧動作トランジスタの双方にリセスソース・ドレイン構造が採用されていても構わない。
【００８０】
低電圧動作トランジスタ及び高電圧動作トランジスタのうちのいずれか一方のみにリセスソース・ドレイン構造を採用したい場合には、上記実施の形態４と同様に、フォトレジスト２４，２５を用いて、ソース・ドレイン領域の構造を作り分ければよい。
【００８１】
また、ＮＭＯＳ構造の低電圧トランジスタとＰＭＯＳ構造の低電圧トランジスタとが混在している場合に、上記実施の形態４と同様に、ＮＭＯＳ及びＰＭＯＳの一方のトランジスタのみにリセスソース・ドレイン構造を採用しても良い。ＮＭＯＳ構造の高電圧トランジスタとＰＭＯＳ構造の高電圧動作トランジスタとが混在している場合についても同様である。
【００８２】
実施の形態６．
図３１は、本発明の実施の形態６に係る半導体装置の製造方法の一工程を示す断面図である。上記実施の形態１等では、ポリシリコン膜１９上に形成されたシリコン酸化膜２０が除去された後に、凹部１４を形成するためのエッチングが行われた。そのため、図７に示したように、エッチングによってポリシリコン膜１９が薄膜化された結果として、ゲート電極７が形成された。
【００８３】
これに対し本実施の形態６では、図３１に示すように、ポリシリコン膜１９上に、シリコン酸化膜２０ではなくシリコン窒化膜４０を形成する。すると、図６に示した工程でシリコン窒化膜４０がエッチングされないため、凹部１４を形成するためのエッチング工程において、シリコン窒化膜４０がエッチングマスクとして機能することにより、ポリシリコン膜１９はエッチングされない。従って、ポリシリコン膜１９がそのままゲート電極となる。
【００８４】
不純物導入領域１１を形成するためのイオン注入工程（図８）において、シリコン窒化膜４０を介してポリシリコン膜１９内にも不純物がイオン注入される。
【００８５】
このように本実施の形態６に係る半導体装置及びその製造方法によると、上記実施の形態１と比較してゲート電極の膜厚が厚くなる。従って、不純物導入領域１１を形成するためのイオン注入工程において、ポリシリコン膜１９内に注入された不純物がポリシリコン膜１９を突き抜けて、ゲート絶縁膜６やチャネル形成領域にまで到達することを抑制できる。その結果、不純物の突き抜けに起因するしきい値電圧の変動を、抑制することができる。
【００８６】
また、ポリシリコン膜１９の膜厚がそのままゲート電極の膜厚となるため、上記実施の形態１等と比較して、ゲート電極の膜厚制御が容易となる。
【００８７】
本実施の形態６に係るリセスソース・ドレイン構造は、他の全ての実施の形態にも適用することができる。
【００８８】
実施の形態７．
図３２，３３は、本発明の実施の形態７に係る半導体装置の製造方法を工程順に示す断面図である。図３２を参照して、図３１に示す構造を得た後、ＣＶＤ法によって、シリコン窒化膜又はシリコン酸化膜を全面に形成する。次に、そのシリコン窒化膜又はシリコン酸化膜をエッチバックすることにより、サイドウォール４１，４２を形成する。サイドウォール４１は、サイドウォール９の側面に接して、凹部１４の底面上に形成されている。サイドウォール４２は、素子分離絶縁膜５の側面に接して、凹部１４の底面上に形成されている。
【００８９】
図３３を参照して、次に、イオン注入法によって不純物導入領域１１を形成する。次に、ソース・ドレイン領域１２の上面をシリサイド化することにより、コバルトシリサイド層４３を形成する。コバルトシリサイド層４３は、サイドウォール４１，４２から露出している部分の凹部１４の底面上に形成されている。
【００９０】
なお、以上の説明では、上記実施の形態６を基礎として本実施の形態７に係る半導体装置の製造方法について述べたが、本実施の形態７に係る発明は、他の全ての実施の形態に適用することができる。
【００９１】
また、サイドウォール４１を形成した後に不純物導入領域１１を形成したが、これとは逆に、不純物導入領域１１を形成した後にサイドウォール４１を形成してもよい。
【００９２】
さらに、素子分離絶縁膜５の上面と凹部１４の底面との段差が小さい場合には、サイドウォール４２が形成されないこともある。
【００９３】
また、本実施の形態７に係る半導体装置の製造方法が、シリサイドプロテクション膜の形成工程（シリサイドプロテクション工程）を備える場合には、シリサイドプロテクション膜の一部としてサイドウォール４１，４２を形成してもよい。シリサイドプロテクション工程は、シリサイド化されないことによって高抵抗のポリシリコン膜を形成する工程である。シリサイドプロテクション工程においてサイドウォール４１，４２を併せて形成することにより、製造工程数の増加を防止することができる。
【００９４】
このように本実施の形態７に係る半導体装置及びその製造方法によると、サイドウォール４１が形成されることに起因して、コバルトシリサイド層４３とチャネル形成領域との間の距離が長くなる。その結果、コバルトシリサイド層４３とチャネル形成領域との間に流れる接合リーク電流を低減することができる。
【００９５】
また、サイドウォール４２が形成されることに起因して、コバルトシリサイド層４３と、素子分離絶縁膜５の下方に位置する部分のシリコン層３との間の距離が長くなる。その結果、コバルトシリサイド層４３と、この部分のシリコン層３との間に流れる接合リーク電流を低減することができる。
【００９６】
実施の形態８．
図３４，３５は、本発明の実施の形態８に係る半導体装置の製造方法を工程順に示す断面図である。図３４を参照して、図８に示す構造を得た後、選択的エピタキシャル成長法によって、ゲート電極７上及びソース・ドレイン領域１２上に、シリコン層５０，５１をそれぞれ形成する。次に、イオン注入法によって、シリコン層５０，５１内にｎ型の不純物を高濃度で注入する。
【００９７】
図３５を参照して、次に、シリコン層５０，５１の各上面をシリサイド化することにより、コバルトシリサイド層５２，５３を形成する。シリコン層５０，５１内にｎ型の不純物が注入されているため、シリコン層５０，５１とコバルトシリサイド層５２，５３との接触抵抗は低減されている。
【００９８】
このように本実施の形態８に係る半導体装置及びその製造方法によると、コバルトシリサイド層５３は、ソース・ドレイン領域１２上に形成されたシリコン層５１上に形成されている。従って、コバルトシリサイド層５３とチャネル形成領域との間の距離が長くなるため、両者間に流れる接合リーク電流を低減することができる。
【００９９】
実施の形態９．
図３６〜３８は、本発明の実施の形態９に係る半導体装置の製造方法を工程順に示す断面図である。図３６を参照して、図４に示す構造を得た後、ＣＶＤ法によって、シリコン窒化膜６０を全面的に形成する。次に、写真製版法によって、素子分離絶縁膜５の上方に位置する部分のシリコン窒化膜６０上に、フォトレジスト６１を形成する。
【０１００】
図３７を参照して、次に、フォトレジスト６１をエッチングマスクに用いて、異方性ドライエッチング法によってシリコン窒化膜６０をエッチバックする。これにより、サイドウォール９が形成されるとともに、素子分離絶縁膜５上にシリコン窒化膜６２が形成される。次に、フォトレジスト６１を除去する。
【０１０１】
図３８を参照して、次に、シリコン酸化膜２０と、サイドウォール９及びポリシリコン膜１９から露出している部分のシリコン酸化膜１８とを除去する。次に、ゲート絶縁膜６及び素子分離絶縁膜５から露出している部分のシリコン層３をエッチングすることにより、凹部１４を形成する。また、ポリシリコン膜１９の上部を併せてエッチングすることにより、ゲート電極７を形成する。その後は、図８に示した工程以降の工程が順に実行される。
【０１０２】
このように本実施の形態９に係る半導体装置及びその製造方法によると、素子分離絶縁膜５上にシリコン窒化膜６２が形成された構造と、リセスソース・ドレイン構造とを組み合わせることにより、分離耐圧の低下を効果的に抑制することが可能となる。即ち、サイドウォール９を形成する工程において、シリコン窒化膜６２が素子分離絶縁膜５上に併せて形成されることにより、実質的に素子分離絶縁膜５の膜厚が厚くなる。そのため、不純物導入領域１１を形成するためのイオン注入工程において、ｎ型の不純物が素子分離絶縁膜５を突き抜けてシリコン層３内に注入されることを、さらに抑制することができる。
【０１０３】
なお、図３７には、全体が素子分離絶縁膜５上に形成された、幅狭のシリコン窒化膜６２を示したが、端部がシリコン酸化膜１８上に形成された、幅広のシリコン窒化膜６２を形成しても良い。この場合、不純物導入領域１１の面積が小さくなるため、接合容量を低減することができる。
【０１０４】
実施の形態１０．
図３９は、本発明の実施の形態１０に係る半導体装置の構造を示す断面図である。図１に示した上記実施の形態１に係る半導体装置を基礎として、ｎ型の不純物導入領域７０が、シリコン層３の上面内にさらに形成されている。すなわち、ソース・ドレイン領域１２は、いずれもｎ型の不純物導入領域１０，１１，７０を有している。
【０１０５】
図４０，４１は、本実施の形態１０に係る半導体装置の第１の製造方法を工程順に示す断面図である。まず、上記実施の形態１と同様の方法により、図６に示した構造を得る。
【０１０６】
図４０を参照して、次に、イオン注入法によって、エネルギーが１〜３０ＫｅＶ程度、濃度が１×１０15／ｃｍ2程度の条件で、ヒ素等のｎ型の不純物をシリコン層３の上面内に注入することにより、不純物導入領域７０を形成する。
【０１０７】
図４１を参照して、次に、シリコン及びポリシリコンはエッチングされやすく、シリコン酸化膜及びシリコン窒化膜はエッチングされにくい条件で、異方性ドライエッチングを行う。これにより、ゲート絶縁膜６及び素子分離絶縁膜５から露出している部分のシリコン層３が膜厚Ｄ１だけエッチングされて、凹部１４が形成される。また、ポリシリコン膜１９の上部が併せてエッチングされて、ゲート電極７が形成される。その後、図８に示した工程以降の工程が実行されて、半導体装置が完成する。
【０１０８】
図４２は、図４１に示した構造のうち、凹部１４が形成されている付近の構造を拡大して示す断面図である。シリコン層３の上面から不純物導入領域７０の底面までの深さＤ７は、シリコン層３の上面から不純物導入領域１０の底面までの深さＤ６よりも深い。また、シリコン層３の上面から凹部１４の底面までの深さ（膜厚Ｄ１）は、深さＤ７よりも浅い。図４１に示した工程では、膜厚Ｄ１が深さＤ７未満となるように、エッチングが制御される。なお、図４２には、膜厚Ｄ１が深さＤ６未満である構造を示したが、本実施の形態１０において、膜厚Ｄ１は深さＤ６以上であってもよい。
【０１０９】
図４３，４４は、本実施の形態１０に係る半導体装置の第２の製造方法を工程順に示す断面図である。まず、上記実施の形態１と同様の方法により、図７に示した構造を得る。
【０１１０】
図４３を参照して、次に、イオン注入法によって、エネルギーが１〜３０ＫｅＶ程度、濃度が１×１０15／ｃｍ2程度の条件で、ヒ素等のｎ型の不純物７１をシリコン層３内に注入することにより、不純物導入領域７０を形成する。不純物７１の注入方向は、ＳＯＩ基板４の上面の法線方向に対して、３０°程度傾斜している。
【０１１１】
図４４を参照して、次に、図８に示した工程と同様に、ｎ型の不純物をシリコン層３の上面内にイオン注入することにより、不純物導入領域１１を形成する。その後、ゲート電極７及びソース・ドレイン領域１２の各上面をシリサイド化することにより、半導体装置が完成する。
【０１１２】
このように本実施の形態１０に係る半導体装置及びその製造方法によると、凹部１４の形成に起因してソース・ドレイン領域１２の寄生抵抗が増加することを、不純物導入領域７０を追加することによってさらに抑制することができる。
【０１１３】
また、図４１に示した工程では膜厚Ｄ１が深さＤ６ではなく深さＤ７未満となるようにエッチングが制御されるため、上記実施の形態１よりも凹部１４を深く形成することができる。そのため、不純物導入領域１１の形成工程（図８，４４）におけるイオン注入の注入エネルギーを、上記実施の形態１よりも低く設定することができる。従って、素子分離絶縁膜５の底面とＢＯＸ層２の上面との間に位置する部分のｐ型のシリコン層３内にｎ型の不純物が注入されることを、上記実施の形態１よりも確実に回避でき、その結果、分離耐圧が低下することをより確実に回避することができる。
【０１１４】
さらに、不純物導入領域７０を形成するためのイオン注入によって、ｎ型の不純物はゲート電極７内にも併せて注入される。その結果、ゲート空乏化をさらに抑制できるため、電流駆動能力をさらに向上することができる。
【０１１５】
なお、不純物導入領域７０を追加するのではなく、上記実施の形態１において、シリコン層３の上面から不純物導入領域１０の底面までの深さＤ６をより大きく設定することによっても、ソース・ドレイン領域１２の寄生抵抗の増加を抑制することは可能である。しかしながら、深さＤ６の値はショートチャネル効果に支配的に影響し、深さＤ６が大きいほどショートチャネル効果の影響が大きくなる。従って、上記実施の形態１において、深さＤ６をより大きく設定することは望ましくない。これに対して、本実施の形態１０に係る半導体装置及びその製造方法によると、深さＤ６をより大きく設定する必要がないため、ショートチャネル効果の影響が大きくなることを回避できる。
【０１１６】
以上では、本実施の形態１０に係る発明を上記実施の形態１に適用した例について述べたが、本実施の形態１０に係る発明は、他の全ての実施の形態にも適用することが可能である。
【０１１７】
実施の形態１１．
上記実施の形態１０では、ＮＭＯＳトランジスタのみを形成する例について述べたが、本実施の形態１１では、上記実施の形態１０に係る発明をＣＭＯＳトランジスタの形成に適用する場合の製造方法について説明する。
【０１１８】
図４５〜５１は、本発明の実施の形態１１に係る半導体装置の第１の製造方法を工程順に示す断面図である。まず、上記実施の形態４と同様の方法により、図２４に示した構造を得る。
【０１１９】
図４５を参照して、次に、フォトレジスト２４を注入マスクに用いて、イオン注入法によって、ｎ型の不純物をシリコン層３1の上面内に注入することにより、不純物導入領域７０1を形成する。
【０１２０】
図４６を参照して、次に、フォトレジスト２４をエッチングマスクに用いて、シリコン及びポリシリコンはエッチングされやすく、シリコン酸化膜及びシリコン窒化膜はエッチングされにくい条件で、異方性ドライエッチングを行う。これにより、フォトレジスト２４、ゲート絶縁膜６1、及び素子分離絶縁膜５，２３から露出している部分のシリコン層３1がエッチングされて、凹部１４1が形成される。また、ポリシリコン膜１９1の上部が併せてエッチングされて、ゲート電極７1が形成される。
【０１２１】
図４７を参照して、次に、フォトレジスト２４を注入マスクに用いて、イオン注入法によって、ｎ型の不純物をシリコン層３1の上面内に注入することにより、不純物導入領域１１1を形成する。ｎ型の不純物は、ゲート電極７1内にも注入される。
【０１２２】
図４８を参照して、次に、フォトレジスト２４を除去する。次に、写真製版法によって、ＮＭＯＳトランジスタの形成予定領域を覆ってフォトレジスト２５を形成する。
【０１２３】
図４９を参照して、次に、フォトレジスト２５を注入マスクに用いて、イオン注入法によって、ｐ型の不純物をシリコン層３2の上面内に注入することにより、不純物導入領域７０2を形成する。
【０１２４】
図５０を参照して、次に、フォトレジスト２５をエッチングマスクに用いて、シリコン及びポリシリコンはエッチングされやすく、シリコン酸化膜及びシリコン窒化膜はエッチングされにくい条件で、異方性ドライエッチングを行う。これにより、フォトレジスト２５、ゲート絶縁膜６2、及び素子分離絶縁膜５，２３から露出している部分のシリコン層３2がエッチングされて、凹部１４2が形成される。また、ポリシリコン膜１９2の上部が併せてエッチングされて、ゲート電極７2が形成される。
【０１２５】
図５１を参照して、次に、フォトレジスト２５を注入マスクに用いて、イオン注入法によって、ｐ型の不純物をシリコン層３2の上面内に注入することにより、不純物導入領域１１2を形成する。ｐ型の不純物は、ゲート電極７2内にも注入される。
【０１２６】
その後、フォトレジスト２５を除去した後、ゲート電極７1，７2及びソース・ドレイン領域１２1，１２2の各上面をシリサイド化することにより、半導体装置が完成する。
【０１２７】
図５２〜５６は、本実施の形態１１に係る半導体装置の第２の製造方法を工程順に示す断面図である。まず、上記実施の形態４と同様の方法により、図２３に示した構造を得る。
【０１２８】
図５２を参照して、次に、写真製版法によって、ＰＭＯＳトランジスタの形成予定領域を覆ってフォトレジスト２４1を形成する。次に、フォトレジスト２４1を注入マスクに用いて、イオン注入法によって、ｎ型の不純物をシリコン層３1の上面内に注入することにより、不純物導入領域７０1を形成する。
【０１２９】
図５３を参照して、次に、フォトレジスト２４1を除去する。次に、写真製版法によって、ＮＭＯＳトランジスタの形成予定領域を覆ってフォトレジスト２５1を形成する。次に、フォトレジスト２５1を注入マスクに用いて、イオン注入法によって、ｐ型の不純物をシリコン層３2の上面内に注入することにより、不純物導入領域７０2を形成する。
【０１３０】
図５４を参照して、次に、フォトレジスト２５1を除去する。次に、シリコン及びポリシリコンはエッチングされやすく、シリコン酸化膜及びシリコン窒化膜はエッチングされにくい条件で、異方性ドライエッチングを行う。これにより、ゲート絶縁膜６1，６2及び素子分離絶縁膜５，２３から露出している部分のシリコン層３1，３2がエッチングされて、凹部１４1，１４2が形成される。また、ポリシリコン膜１９1，１９2の上部が併せてエッチングされて、ゲート電極７1，７2が形成される。
【０１３１】
図５５を参照して、次に、写真製版法によって、ＰＭＯＳトランジスタの形成予定領域を覆ってフォトレジスト２４2を形成する。次に、フォトレジスト２４2を注入マスクに用いて、イオン注入法によって、ｎ型の不純物をシリコン層３1の上面内に注入することにより、不純物導入領域１１1を形成する。
【０１３２】
図５６を参照して、次に、フォトレジスト２４2を除去する。次に、写真製版法によって、ＮＭＯＳトランジスタの形成予定領域を覆ってフォトレジスト２５2を形成する。次に、フォトレジスト２５2を注入マスクに用いて、イオン注入法によって、ｐ型の不純物をシリコン層３2の上面内に注入することにより、不純物導入領域１１2を形成する。
【０１３３】
その後、フォトレジスト２５2を除去した後、ゲート電極７1，７2及びソース・ドレイン領域１２1，１２2の各上面をシリサイド化することにより、半導体装置が完成する。
【０１３４】
本実施の形態１１に係る半導体装置の第１の製造方法によると、図４５〜５１に示した工程内では写真製版工程がトータル２回で足りる。そのため、図５２〜５６に示した工程内で写真製版工程がトータル４回必要である上記第２の製造方法と比較して、製造工程数を削減できるという効果が得られる。
【０１３５】
一方、本実施の形態１１に係る半導体装置の第２の製造方法によると、図５４に示した１回のエッチング工程によって、凹部１４1，１４2が併せて形成される。そのため、凹部１４1，１４2が別個のエッチング工程によって形成される上記第１の製造方法と比較すると、エッチングに伴ってエッチングチャンバ内に発生するゴミを低減できる。その結果、歩留まりを向上できるという効果が得られる。また、エッチング及びイオン注入の双方の影響を受けるフォトレジスト２４，２５と比較すると、イオン注入の影響のみを受けるフォトレジスト２４2，２５2はアッシングによって除去しやすいという効果も得られる。
【０１３６】
実施の形態１２．
図５７は、本発明の実施の形態１２に係る半導体装置の製造方法の一工程を示す断面図である。まず、上記実施の形態１と同様の方法により、図６に示した構造を得る。
【０１３７】
次に、イオン注入法によって、凹部１４の形成予定領域におけるシリコン層３内に、シリコンイオン８０を注入する。注入濃度は、１０15／ｃｍ2程度のオーダーである。但し、シリコンイオン８０の代わりに、アルゴンイオン又はゲルマニウムイオン等を注入してもよい。これにより、凹部１４の形成予定領域におけるシリコン層３がアモルファス化されて、アモルファスシリコン領域８１が形成される。イオン注入法によってアモルファスシリコン領域８１が形成されるため、シリコン層３の上面からアモルファスシリコン領域８１の底面までの深さは、ウェハ面内において均一となる。その後は、図７に示した工程以降の工程が順に実行される。
【０１３８】
このように本実施の形態１２に係る半導体装置の製造方法によると、凹部１４の形成予定領域におけるシリコン層３をアモルファス化した後に、アモルファスシリコン領域８１をエッチングすることによって、凹部１４が形成される。アモルファスシリコン領域８１は、シリコン層３の他の部分（即ち単結晶シリコン領域）に比べてエッチングレートが十分に高い。従って、アモルファスシリコン領域８１と単結晶シリコン領域とのエッチングレートの差に起因して、ウェハ面内において凹部１４の深さを均一にすることができる。
【０１３９】
以上では、本実施の形態１２に係る発明を上記実施の形態１に適用した例について述べたが、本実施の形態１２に係る発明は、他の全ての実施の形態にも適用することが可能である。
【図面の簡単な説明】
【０１４０】
【図１】本発明の実施の形態１に係る半導体装置の構造を示す断面図である。
【図２】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図３】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図４】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図５】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図６】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図７】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図８】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図９】本発明の実施の形態２に係る半導体装置の構造を示す断面図である。
【図１０】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図１１】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図１２】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図１３】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図１４】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図１５】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図１６】本発明の実施の形態２の変形例に係る半導体装置の製造方法の一工程を示す断面図である。
【図１７】本発明の実施の形態３に関して、図７に示した構造のうち、凹部が形成されている付近の構造を拡大して示す断面図である。
【図１８】本発明の実施の形態３に関して、図７に示した構造のうち、凹部が形成されている付近の構造を拡大して示す断面図である。
【図１９】本発明の実施の形態４に係る半導体装置の構造を示す断面図である。
【図２０】本発明の実施の形態４に係る半導体装置の製造方法を工程順に示す断面図である。
【図２１】本発明の実施の形態４に係る半導体装置の製造方法を工程順に示す断面図である。
【図２２】本発明の実施の形態４に係る半導体装置の製造方法を工程順に示す断面図である。
【図２３】本発明の実施の形態４に係る半導体装置の製造方法を工程順に示す断面図である。
【図２４】本発明の実施の形態４に係る半導体装置の製造方法を工程順に示す断面図である。
【図２５】本発明の実施の形態４に係る半導体装置の製造方法を工程順に示す断面図である。
【図２６】本発明の実施の形態４に係る半導体装置の製造方法を工程順に示す断面図である。
【図２７】本発明の実施の形態４に係る半導体装置の製造方法を工程順に示す断面図である。
【図２８】本発明の実施の形態４の変形例に係る半導体装置の構造を示す断面図である。
【図２９】本発明の実施の形態５に係る半導体装置の構造を示す断面図である。
【図３０】本発明の実施の形態５の変形例に係る半導体装置の構造を示す断面図である。
【図３１】本発明の実施の形態６に係る半導体装置の製造方法の一工程を示す断面図である。
【図３２】本発明の実施の形態７に係る半導体装置の製造方法を工程順に示す断面図である。
【図３３】本発明の実施の形態７に係る半導体装置の製造方法を工程順に示す断面図である。
【図３４】本発明の実施の形態８に係る半導体装置の製造方法を工程順に示す断面図である。
【図３５】本発明の実施の形態８に係る半導体装置の製造方法を工程順に示す断面図である。
【図３６】本発明の実施の形態９に係る半導体装置の製造方法を工程順に示す断面図である。
【図３７】本発明の実施の形態９に係る半導体装置の製造方法を工程順に示す断面図である。
【図３８】本発明の実施の形態９に係る半導体装置の製造方法を工程順に示す断面図である。
【図３９】本発明の実施の形態１０に係る半導体装置の構造を示す断面図である。
【図４０】本発明の実施の形態１０に係る半導体装置の第１の製造方法を工程順に示す断面図である。
【図４１】本発明の実施の形態１０に係る半導体装置の第１の製造方法を工程順に示す断面図である。
【図４２】本発明の実施の形態１０に関して、図４１に示した構造のうち、凹部が形成されている付近の構造を拡大して示す断面図である。
【図４３】本発明の実施の形態１０に係る半導体装置の第２の製造方法を工程順に示す断面図である。
【図４４】本発明の実施の形態１０に係る半導体装置の第２の製造方法を工程順に示す断面図である。
【図４５】本発明の実施の形態１１に係る半導体装置の第１の製造方法を工程順に示す断面図である。
【図４６】本発明の実施の形態１１に係る半導体装置の第１の製造方法を工程順に示す断面図である。
【図４７】本発明の実施の形態１１に係る半導体装置の第１の製造方法を工程順に示す断面図である。
【図４８】本発明の実施の形態１１に係る半導体装置の第１の製造方法を工程順に示す断面図である。
【図４９】本発明の実施の形態１１に係る半導体装置の第１の製造方法を工程順に示す断面図である。
【図５０】本発明の実施の形態１１に係る半導体装置の第１の製造方法を工程順に示す断面図である。
【図５１】本発明の実施の形態１１に係る半導体装置の第１の製造方法を工程順に示す断面図である。
【図５２】本発明の実施の形態１１に係る半導体装置の第２の製造方法を工程順に示す断面図である。
【図５３】本発明の実施の形態１１に係る半導体装置の第２の製造方法を工程順に示す断面図である。
【図５４】本発明の実施の形態１１に係る半導体装置の第２の製造方法を工程順に示す断面図である。
【図５５】本発明の実施の形態１１に係る半導体装置の第２の製造方法を工程順に示す断面図である。
【図５６】本発明の実施の形態１１に係る半導体装置の第２の製造方法を工程順に示す断面図である。
【図５７】本発明の実施の形態１２に係る半導体装置の製造方法の一工程を示す断面図である。
【符号の説明】
【０１４１】
１  シリコン基板、２  ＢＯＸ層、３  シリコン層、４  ＳＯＩ基板、５  素子分離絶縁膜、６  ゲート絶縁膜、７  ゲート電極、８，１３，４３，５２，５３  コバルトシリサイド層、９，４１，４２  サイドウォール、１０，１１，７０  不純物導入領域、１２  ソース・ドレイン領域、１４，２１，２２  凹部、１５，１７，１８，２０  シリコン酸化膜、１６，１９  ポリシリコン膜、４０，６０，６２  シリコン窒化膜、５０，５１  シリコン層。
【図１】
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【図２】
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【図３】
2004241755.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
2004241755.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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