(57)【要約】【課題】貯蔵電極と誘電体膜の界面に発生するシリコン酸化膜の発生を抑えて誘電率の減少を防ぎ、高い静電容量を提供するキャパシタの形成方法とする。【解決手段】半導体素子のキャパシタ形成方法に、（ａ）貯蔵電極コンタクトプラグを備えた層間絶縁膜の上部に貯蔵電極用酸化膜を形成する段階、（ｂ）貯蔵電極用酸化膜の所定領域をエッチングして貯蔵電極コンタクトプラグの上部面を露出させる貯蔵電極領域を形成する段階、（ｃ）貯蔵電極コンタクトプラグに接続する貯蔵電極を貯蔵電極領域に形成する段階、（ｄ）貯蔵電極用酸化膜を除去する段階、（ｅ）貯蔵電極の表面にＡｌ−ｒｉｃｈ  ＨｆＯ２−Ａｌ２Ｏ３混合膜及びＨｆ−ｒｉｃｈ  ＨｆＯ２−Ａｌ２Ｏ３混合膜の積層構造でなる誘電体膜を形成する段階、（ｆ）誘電体膜を熱処理する段階、及び（ｇ）誘電体膜の上部にプレート電極を形成する段階を含む。【選択図】        図９
2004214602.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）貯蔵電極コンタクトプラグを備えた層間絶縁膜の上部に貯蔵電極用酸化膜を形成する段階、
（ｂ）前記貯蔵電極用酸化膜の所定領域をエッチングして前記貯蔵電極コンタクトプラグの上部面を露出させる貯蔵電極領域を形成する段階、
（ｃ）前記貯蔵電極コンタクトプラグに接続する貯蔵電極を前記貯蔵電極領域に形成する段階、
（ｄ）前記貯蔵電極用酸化膜を除去する段階、
（ｅ）前記貯蔵電極の表面にＡｌ−ｒｉｃｈ  ＨｆＯ２−Ａｌ２Ｏ３混合膜及びＨｆ−ｒｉｃｈ  ＨｆＯ２−Ａｌ２Ｏ３混合膜の積層構造でなる誘電体膜を形成する段階、
（ｆ）前記誘電体膜を熱処理する段階、及び
（ｇ）前記誘電体膜の上部にプレート電極を形成する段階を含むことを特徴とする半導体素子のキャパシタ形成方法。
【請求項２】
前記（ｄ）段階を行った後、ＮＨ４ＯＨ：Ｈ２Ｏ２：Ｈ２Ｏ＝１：（４〜５）：（２０〜５０）の組成比を有する洗浄液で前記貯蔵電極の表面を洗浄し、３〜５オングストロ−ムの厚さを有する酸化膜を形成する段階をさらに含むことを特徴とする請求項１に記載の半導体素子のキャパシタ形成方法。
【請求項３】
前記（ｄ）段階を行った後、ＨＦ又はＢＯＥ溶液を利用して前記貯蔵電極の表面を洗浄し、ＲＴＯ工程を利用して８〜１５オングストロ−ムの厚さを有する酸化膜を形成する段階をさらに含むことを特徴とする請求項１に記載の半導体素子のキャパシタ形成方法。
【請求項４】
前記（ｅ）段階は、ＡＬＤ方法を利用してそれぞれ５〜３０Ａ及び１０〜１００オングストロ−ムの厚さで形成する工程であることを特徴とする請求項１に記載の半導体素子のキャパシタ形成方法。
【請求項５】
前記（ｅ）段階は、ＡｌのソースにＡｌ（ＣＨ４）３、ＨｆのソースにＨｆＣｌ４、及びＯのソースにＨ２Ｏ、Ｏ３、Ｏ２、Ｎ２Ｏ及びこれらの混合ガスのうち何れか１つを用いてＡｌパルス、Ｎ２パージ、Ｏパルス及びＮ２パージの工程をＡｌ２Ｏ３の１サイクルにし、Ｈｆパルス、Ｎ２パージ、Ｏパルス及びＮ２パージの工程をＨｆＯ２の１サイクルにするＡＬＤ方法であることを特徴とする請求項１に記載の半導体素子のキャパシタ形成方法。
【請求項６】
前記（ｅ）段階は、１５０〜６００℃の温度で行われるＡＬＤ又はＣＶＤ工程であることを特徴とする請求項１に記載の半導体素子のキャパシタ形成方法。
【請求項７】
前記（ｅ）段階はＨｆのソースにＨｆＣｌ４、Ｈｆ［Ｎ（Ｃ２Ｈ５）２］４、ＨＦ［Ｎ（ＣＨ３）２］４、Ｈｆ［Ｎ（ＣＨ３）（Ｃ２Ｈ５）］４、Ｈｆ［ＯＣ（ＣＨ３）３］４、Ｈｆ（ＮＯ３）４及びこれらの組合せのうち選択された何れか１つを用い、ＯのソースにＨ２Ｏ、Ｏ２、Ｎ２Ｏ、Ｏ３及びこれらの組合せのうち何れか１つを用いてＨｆパルス、Ｎ２パージ、Ｏパルス及びＮ２パージをＨｆＯ２の１サイクルにするＡＬＤ方法であることを特徴とする請求項１に記載の半導体素子のキャパシタ形成方法。
【請求項８】
前記Ａｌ−ｒｉｃｈ  ＨｆＯ２−Ａｌ２Ｏ３混合膜は、ＨｆＯ２：Ａｌ２Ｏ３＝（１サイクル：１サイクル）〜（９サイクル：１サイクル）の比率で形成することを特徴とする請求項１に記載の半導体素子のキャパシタ形成方法。
【請求項９】
Ｈｆ−ｒｉｃｈ  ＨｆＯ２−Ａｌ２Ｏ３混合膜は、ＨｆＯ２：Ａｌ２Ｏ３＝（９サイクル：１サイクル）〜（２サイクル：１サイクル）の比率で形成することを特徴とする請求項１に記載の半導体素子のキャパシタ形成方法。
【請求項１０】
前記（ｆ）段階は、５００〜９００℃の温度及び酸素又は窒素ガス雰囲気で１〜１０分間行われることを特徴とする請求項１に記載の半導体素子のキャパシタ形成方法。
【請求項１１】
前記（ｆ）段階は、５００〜９００℃の温度及び酸素、窒素又はＮ２Ｏガス雰囲気で１０〜６０分間ファーネスで行われることを特徴とする請求項１に記載の半導体素子のキャパシタ形成方法。
【請求項１２】
前記（ｇ）段階はＴａＮ、ＴｉＮ、ＷＮ、Ｗ、Ｐｔ、ルテニウム、イリジウム、ドーピングされた多結晶シリコン及びこれらの組合せのうち選択された何れか１つで貯蔵電極を形成するＣＶＤ工程であることを特徴とする請求項１に記載の半導体素子のキャパシタ形成方法。
【請求項１３】
（ａ）貯蔵電極コンタクトプラグを備えた層間絶縁膜の上部に貯蔵電極用酸化膜を形成する段階、
（ｂ）前記貯蔵電極用酸化膜の所定領域をエッチングして前記貯蔵電極コンタクトプラグの上部面を露出させる貯蔵電極領域を形成する段階、
（ｃ）前記貯蔵電極コンタクトプラグに接続する貯蔵電極を前記貯蔵電極領域に形成する段階、
（ｄ）前記貯蔵電極用酸化膜を除去する段階、
（ｅ）前記貯蔵電極の表面にＡｌ−ｒｉｃｈ  ＨｆＯ２−Ａｌ２Ｏ３混合膜で成る誘電体膜を形成する段階、
（ｆ）前記誘電体膜を熱処理する段階、及び
（ｇ）前記誘電体膜の上部にプレート電極を形成する段階を含むことを特徴とする半導体素子のキャパシタ形成方法。
【請求項１４】
（ａ）貯蔵電極コンタクトプラグを備えた層間絶縁膜の上部に貯蔵電極用酸化膜を形成する段階、
（ｂ）前記貯蔵電極用酸化膜の所定領域をエッチングし、前記貯蔵電極コンタクトプラグの上部面を露出させる貯蔵電極領域を形成する段階、
（ｃ）前記貯蔵電極コンタクトプラグに接続する貯蔵電極を前記貯蔵電極領域に形成する段階、
（ｄ）前記貯蔵電極用酸化膜を除去する段階、
（ｅ）前記貯蔵電極の表面にＡｌ２Ｏ３膜及びＨｆ−ｒｉｃｈ  ＨｆＯ２−Ａｌ２Ｏ３混合膜の積層構造でなる誘電体膜を形成する段階、
（ｆ）前記誘電体膜を熱処理する段階、及び
（ｇ）前記誘電体膜の上部にプレート電極を形成する段階を含むことを特徴とする半導体素子のキャパシタ形成方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体素子のキャパシタ形成方法に関し、特に、キャパシタの誘電体膜をＡｌ−ｒｉｃｈ  ＨｆＯ２−Ａｌ２Ｏ３混合膜とＨｆ−ｒｉｃｈ  ＨｆＯ２−Ａｌ２Ｏ３混合膜の積層構造、又はＡｌ２Ｏ３膜とＨｆ−ｒｉｃｈ  ＨｆＯ２−Ａｌ２Ｏ３混合膜の積層構造で形成することにより、貯蔵電極と誘電体膜の界面に発生するシリコン酸化膜の発生を抑えて誘電率の減少を防ぎ、高い静電容量を提供するキャパシタの形成方法に関する。
【０００２】
【従来の技術】
半導体素子が高集積化されてセルの大きさが減少するに伴い、貯蔵電極の面積に比例するキャパシタの静電容量を充分確保するのが困難になっている。
特に、単位セルが１つのＭＯＳトランジスタとキャパシタから構成されるディラム素子では、相対的に多い面積を占めるキャパシタの静電容量は増加させながらその面積を減少させるのが、ディラム素子の高集積化を達成するために重要な要因の１つである。
【０００３】
したがって、（εｏ×εｒ×Ａ）／Ｔ（但し、前記εｏは真空誘電率、前記εｒは誘電膜の誘電率、前記Ａは貯蔵電極の面積、また前記Ｔは誘電膜の厚さ）で示されるキャパシタの静電容量Ｃを増加させるため、誘電定数の高い物質を誘電体膜に用いるか、又は誘電体膜を薄く形成するか、又は貯蔵電極の表面積を増加させる等の方法を用いた。
【０００４】
最近は、前記貯蔵電極の表面積を増加させる方法中の１つでコンケーブキャパシタの側壁に半球形多結晶シリコンを形成して半導体素子の高集積化を可能にしたが、０．１２μｍ以下のデザインルールに従う高集積半導体素子のＭＩＳ構造で誘電体膜に用いるタンタリウム酸化膜は２８オングストロ−ム以下の低い酸化膜換算厚さ（Ｔｏｘ、Ｏｘｉｄｅ  Ｅｑｕｉｖａｌｅｎｔ  Ｔｈｉｃｋｎｅｓｓ）の確保が困難であるという問題点がある。
【０００５】
図１は、従来の技術に係る半導体素子のキャパシタ形成方法を示す部分断面図である。
図１に示されているように、前記半導体基板（図示省略）の素子分離膜（図示省略）、不純物接合領域（図示省略）、ワードライン（図示省略）、ビットライン（図示省略）及び貯蔵電極用コンタクトプラグ（図示省略）が備えられる層間絶縁膜（図示省略）を形成する。
全体表面の上部に貯蔵電極用酸化膜（図示省略）を形成する。このとき、前記酸化膜（図示省略）は不純物が含まれた酸化膜で形成する。
貯蔵電極マスク（図示省略）を利用した写真エッチング工程で貯蔵電極に予定された領域の前記貯蔵電極用酸化膜（図示省略）を除去し、前記貯蔵電極コンタクトプラグ（図示省略）を露出させる貯蔵電極領域（図示省略）を定義する。
【０００６】
次に、前記貯蔵電極コンタクトプラグ（図示省略）に接続されるよう前記貯蔵電極領域（図示省略）を含む全体表面の上部に貯蔵電極用導電層（図示省略）を蒸着する。このとき、前記貯蔵電極用導電層はドーピングされた多結晶シリコン膜１１で形成する。
前記貯蔵電極領域（図示省略）を埋め込む感光膜（図示省略）を全体表面の上部に形成し、前記貯蔵電極用酸化膜（図示省略）が露出するよう平坦化エッチングする。
前記感光膜（図示省略）を除去して前記貯蔵電極領域（図示省略）の表面に貯蔵電極を形成する。ここで、前記貯蔵電極の表面に半球形多結晶シリコン膜を形成することも可能である。
【０００７】
前記貯蔵電極用酸化膜（図示省略）を除去し、前記貯蔵電極のドーピングされた多結晶シリコン膜１１の表面に誘電体膜のタンタリウム酸化膜１５を形成する。このとき、タンタリウム酸化膜１５とドーピングされた多結晶シリコン膜１１の界面にシリコン酸化膜１３が形成される。
【０００８】
タンタリウム酸化膜１５の結晶化及び酸素の欠乏を解決するためＮ２Ｏ又はＯ２アニーリング工程を行う。ここで、ドーピングされた多結晶シリコン膜１１とタンタリウム酸化膜１５の界面にシリコン酸化窒化膜１７が形成され、シリコン酸化窒化膜１７を含むタンタリウム酸化膜１５の酸化膜換算厚さが２８オングストロ−ムより大きくなるので、０．１２μｍデザインルールに適したキャパシタの静電容量の確保が困難であるという問題点がある。
したがって、半導体素子の高集積化に十分な静電容量を確保するため貯蔵電極の高さを増加させなければならないが、貯蔵電極の高さが大きくなると貯蔵電極の倒れ等により素子の不良及び収率の低下が発生するという問題点がある。
【０００９】
図２〜図４は、それぞれ従来の技術の他の実施の形態に係る半導体素子のキャパシタを部分的に示した断面写真と、スパッタリング時間に従う高誘電率酸化膜の強度を示したグラフ等を示す図である。
図２は、貯蔵電極用導電層のドーピングされた多結晶シリコン膜２１上に高誘電率酸化膜のＨｆＯ２膜２５を蒸着しこれをアニーリングして誘電体膜を形成した後、プレート電極２７を形成したことを示す部分断面写真である。
前記アニーリング工程により前記ＨｆＯ２膜２５とドーピングされた多結晶シリコン膜２１の界面に低誘電率のシリコン酸化膜又はＨｆＳｉＯｘ膜２３が生成されて誘電体膜の誘電率を低下させる。
【００１０】
図３及び図４は、ＡＥＳ（Ａｕｇｅｒ  ｅｌｅｃｔｒｏｎ  ｓｐｅｃｔｒｏｓｃｏｐｙ）深さプロファイル（Ｄｅｐｔｈ  Ｐｒｏｆｉｌｅ）資料で、ここでスパッタリング時間は薄膜をＡｒイオンを利用してスパッタリングエッチングした時間を示すものであり、時間の増加に伴い薄膜の表面からバルク（ｂｕｌｋ）内部に入っていくことを意味する。さらに、強度（ｉｎｔｅｎｓｉｔｙ）はＡＥ（Ａｕｇｅｒ  ｅｌｅｃｔｒｏｎ）の強度を示すもので強度が大きいというのは含量が多いことを意味する。
【００１１】
前記のように、従来の技術に係る半導体素子のキャパシタ形成方法において誘電体膜にタンタリウム酸化膜だけを用いる場合は、厚い酸化膜換算厚さにより半導体素子の高集積化に十分な静電容量を確保することができず、ＨｆＯ２膜を用いる場合アニーリング工程時に低誘電率薄膜が生成されて素子の誘電率が低下し、半導体素子の高集積化に十分な静電容量を確保することができないという問題点がある。
【００１２】
【発明が解決しようとする課題】
本発明は、キャパシタの誘電体膜をＡｌ−ｒｉｃｈ  ＨｆＯ２−Ａｌ２Ｏ３混合膜とＨｆ−ｒｉｃｈ  ＨｆＯ２−Ａｌ２Ｏ３混合膜の積層構造、又はＡｌ２Ｏ３膜とＨｆ−ｒｉｃｈ  ＨｆＯ２−Ａｌ２Ｏ３混合膜の積層構造で形成することにより、貯蔵電極と誘電体膜の界面に発生するシリコン酸化膜の発生を抑えて誘電率の減少を防ぎ、高い静電容量を提供するキャパシタの形成方法を提供することにその目的がある。
【００１３】
【課題を解決するための手段】
本発明に係る半導体素子のキャパシタ形成方法は、（ａ）貯蔵電極コンタクトプラグを備えた層間絶縁膜の上部に貯蔵電極用酸化膜を形成する段階、（ｂ）前記貯蔵電極用酸化膜の所定領域をエッチングして前記貯蔵電極コンタクトプラグの上部面を露出させる貯蔵電極領域を形成する段階、（ｃ）前記貯蔵電極コンタクトプラグに接続する貯蔵電極を前記貯蔵電極領域に形成する段階、（ｄ）前記貯蔵電極用酸化膜を除去する段階、（ｅ）前記貯蔵電極の表面にＡｌ−ｒｉｃｈ  ＨｆＯ２−Ａｌ２Ｏ３混合膜及びＨｆ−ｒｉｃｈ  ＨｆＯ２−Ａｌ２Ｏ３混合膜の積層構造でなる誘電体膜を形成する段階、（ｆ）前記誘電体膜を熱処理する段階、及び
（ｇ）前記誘電体膜の上部にプレート電極を形成する段階を含むことを第１の特徴とする。
【００１４】
本発明に係る半導体素子のキャパシタ形成方法は、（ａ）貯蔵電極コンタクトプラグを備えた層間絶縁膜の上部に貯蔵電極用酸化膜を形成する段階、（ｂ）前記貯蔵電極用酸化膜の所定領域をエッチングして前記貯蔵電極コンタクトプラグの上部面を露出させる貯蔵電極領域を形成する段階、（ｃ）前記貯蔵電極コンタクトプラグに接続する貯蔵電極を前記貯蔵電極領域に形成する段階、（ｄ）前記貯蔵電極用酸化膜を除去する段階、（ｅ）前記貯蔵電極の表面にＡｌ−ｒｉｃｈ  ＨｆＯ２−Ａｌ２Ｏ３混合膜で成る誘電体膜を形成する段階、（ｆ）前記誘電体膜を熱処理する段階、及び（ｇ）前記誘電体膜の上部にプレート電極を形成する段階を含むことを第２の特徴とする。
【００１５】
本発明に係る半導体素子のキャパシタ形成方法は、（ａ）貯蔵電極コンタクトプラグを備えた層間絶縁膜の上部に貯蔵電極用酸化膜を形成する段階、（ｂ）前記貯蔵電極用酸化膜の所定領域をエッチングし、前記貯蔵電極コンタクトプラグの上部面を露出させる貯蔵電極領域を形成する段階、（ｃ）前記貯蔵電極コンタクトプラグに接続する貯蔵電極を前記貯蔵電極領域に形成する段階、（ｄ）前記貯蔵電極用酸化膜を除去する段階、（ｅ）前記貯蔵電極の表面にＡｌ２Ｏ３膜及びＨｆ−ｒｉｃｈ  ＨｆＯ２−Ａｌ２Ｏ３混合膜の積層構造でなる誘電体膜を形成する段階、（ｆ）前記誘電体膜を熱処理する段階、及び（ｇ）前記誘電体膜の上部にプレート電極を形成する段階を含むことを第３の特徴とする。
【００１６】
【発明の実施の形態】
以下、図面を参照して本発明に係る実施の形態について詳しく説明する。
図５〜図１０は、本発明の実施の形態に係る半導体素子のキャパシタ形成方法を示す断面図である。
【００１７】
図５に示されているように、半導体素子（図示省略）に素子分離膜（図示省略）、不純物接合領域（図示省略）、ワードライン（図示省略）及びビットライン（図示省略）を形成し、その上部に平坦化形成された層間絶縁膜３１を形成する。
【００１８】
次に、層間絶縁膜３１の上部にエッチング障壁層３３の窒化膜を形成した後、貯蔵電極コンタクトマスク（図示省略）を利用した写真エッチング工程で層間絶縁膜３１をエッチングして貯蔵電極コンタクトホールを形成し、これを導電層で埋め込んで貯蔵電極コンタクトプラグ３５を形成する。
図６に示されているように、全体表面の上部に貯蔵電極用酸化膜３７を形成する。貯蔵電極用酸化膜３７は、半導体素子の製造工程に用いられる通常の酸化膜である。
【００１９】
図７に示されているように、貯蔵電極マスク（図示省略）を利用した写真エッチング工程で前記貯蔵電極用酸化膜３７をエッチングし、前記貯蔵電極コンタクトプラグ３５を露出させる貯蔵電極領域３９を形成する。
【００２０】
図８に示されているように、貯蔵電極領域３９を含む全体表面の上部に貯蔵電極用導電層のドーピングされた多結晶シリコン膜（図示省略）を形成する。次に、全体表面の上部に感光膜（図示省略）を塗布し貯蔵電極用酸化膜３７が露出するよう平坦化エッチングした後、前記感光膜を除去して貯蔵電極４１を形成する。貯蔵電極４１は、表面に半球形多結晶シリコン膜（図示省略）を追加的に含むことができる。ここで、貯蔵電極４１が半球形多結晶シリコン膜を含む場合は、ドーピングされた非晶質シリコン膜とアンドーピングされた非晶質シリコン膜を積層し、前記アンドーピングされた非晶質シリコン膜を半球形多結晶シリコン膜に成長させる熱処理工程を行った後、後続熱処理工程を行って貯蔵電極と半球形多結晶シリコン膜を形成する。
図９に示されているように、貯蔵電極用酸化膜３７を周辺層とのエッチング選択比の差を利用して除去する。
【００２１】
次に、ＮＨ４ＯＨ：Ｈ２Ｏ２：Ｈ２＝１：（４〜５）：（２０〜５０）の組成比を有する洗浄液で貯蔵電極４１の表面を洗浄し、３〜５オングストロ−ムの厚さを有する化学酸化膜（図示省略）を形成するか、ＨＦ又はＢＯＥ溶液を利用して貯蔵電極４１の表面を洗浄し、ＲＴＯ工程を利用して８〜１５オングストロ−ムの厚さを有する酸化膜（図示省略）を形成する。
【００２２】
その次に、全体表面の上部に誘電体膜４３を形成する。ここで、誘電体膜４３は貯蔵電極４１の表面にＡｌ−ｒｉｃｈ  ＨｆＯ２−Ａｌ２Ｏ３混合膜４７とＨｆ−ｒｉｃｈＨｆＯ２−Ａｌ２Ｏ３混合膜４９を順次積層し、これを熱処理して形成したものである。ここで、Ａｌ−ｒｉｃｈ  ＨｆＯ２−Ａｌ２Ｏ３混合膜４７に代えて純粋なＡｌ２Ｏ３膜を用いることができ、誘電体膜４３はＨｆ−ｒｉｃｈ  ＨｆＯ２−Ａｌ２Ｏ３混合膜４９を形成せずＡｌ−ｒｉｃｈ  ＨｆＯ２−Ａｌ２Ｏ３混合膜だけで成る単一膜で形成することもできる。ドーピングされたポリシリコンから成る貯蔵電極４１とＡｌ−ｒｉｃｈ  ＨｆＯ２−Ａｌ２Ｏ３混合膜４７の界面にはシリコン酸化膜４５が形成されるが、ＳｉＯ２より酸化力の大きいＡｌ２Ｏ３が前記熱処理工程でＳｉＯ２をＡｌ２Ｏ３に変更させてシリコン酸化膜４５が全て除去されるので、シリコン酸化膜４５による誘電率の低下問題は発生しない。
【００２３】
Ａｌ−ｒｉｃｈ  ＨｆＯ２−Ａｌ２Ｏ３混合膜４７とＨｆ−ｒｉｃｈ  ＨｆＯ２−Ａｌ２Ｏ３混合膜４９は、ＡＬＤ方法を利用してそれぞれ５〜３０オングストロ−ム及び１０〜１００オングストロ−ムの厚さで形成するのが好ましい。具体的には、ＡｌのソースにＡｌ（ＣＨ４）３、ＨｆのソースにＨｆＣｌ４、及びＯのソースにＨ２Ｏを用い、Ａｌパルス（ｐｕｌｓｅ）、Ｎ２パージ（ｐｕｒｇｅ）、Ｈ２Ｏパルス及びＮ２パージの工程をＡｌ２Ｏ３の１サイクルにし、Ｈｆパルス、Ｎ２パージ、Ｈ２Ｏパルス及びＮ２パージの工程をＨｆＯ２の１サイクルにし、１５０〜６００℃温度の範囲でＡＬＤ方法で形成する。
さらに、ＨｆのソースにＨｆＣｌ４、Ｈｆ［Ｎ（Ｃ２Ｈ５）２］４、ＨＦ［Ｎ（ＣＨ３）２］４、Ｈｆ［Ｎ（ＣＨ３）（Ｃ２Ｈ５）］４、Ｈｆ［ＯＣ（ＣＨ３）３］４、Ｈｆ（ＮＯ３）４及びこれらの組合せのうち選択された何れか１つを用い、ＯのソースにＨ２Ｏ、Ｏ２、Ｎ２Ｏ、Ｏ３及びこれらの組合せのうち何れか１つを用いてＨｆパルス、Ｎ２パージ、Ｏパルス及びＮ２パージをＨｆＯ２の１サイクルにすることもできる。
【００２４】
Ａｌ−ｒｉｃｈ  ＨｆＯ２−Ａｌ２Ｏ３混合膜４７はＨｆＯ２：Ａｌ２Ｏ３＝（１サイクル：１サイクル）〜（９サイクル：１サイクル）の比率で蒸着するのが好ましく、Ｈｆ−ｒｉｃｈ  ＨｆＯ２−Ａｌ２Ｏ３混合膜はＨｆＯ２：Ａｌ２Ｏ３＝（９サイクル：１サイクル）〜（２サイクル：１サイクル）の比率で蒸着するのが好ましい。
【００２５】
前記熱処理工程は、５００〜９００℃の温度及び酸素又は窒素ガス雰囲気で１〜１０分間急速熱処理工程で行うか、又は５００〜９００℃の温度及び酸素、窒素又はＮ２Ｏガス雰囲気で１０〜６０分間ファーネス（ｆｕｒｎａｃｅ）で行う。
【００２６】
図１０に示されているように、誘電体膜４３の上部にプレート電極５１を形成する。プレート電極５１はＴａＮ、ＴｉＮ、ＷＮ、Ｗ、Ｐｔ、ルテニウム、イリジウム、ドーピングされた多結晶シリコン及びこれらの組合せで成る群から選択された何れか１つで形成するが、ＣＶＤ方法で形成するのが好ましい。
【００２７】
図１１は、本発明と従来の技術に係る薄膜の蒸着厚さに伴う誘電体膜の厚さを比較して示したグラフ図であり、本発明に係るＨｆＯ２−Ａｌ２Ｏ３混合膜の厚さがより小さいことが分かる。
【００２８】
【発明の効果】
本発明に係る半導体素子のキャパシタ形成方法は、キャパシタの誘電体膜をＡｌ−ｒｉｃｈ  ＨｆＯ２−Ａｌ２Ｏ３混合膜とＨｆ−ｒｉｃｈ  ＨｆＯ２−Ａｌ２Ｏ３混合膜の積層構造、又はＡｌ２Ｏ３膜とＨｆ−ｒｉｃｈ  ＨｆＯ２−Ａｌ２Ｏ３混合膜の積層構造で形成することにより、貯蔵電極と誘電体膜の界面に発生するシリコン酸化膜の発生を抑えて誘電率の減少を防ぎ、高い静電容量を提供するという効果がある。
【図面の簡単な説明】
【図１】従来の技術に係る半導体素子のキャパシタを示す部分断面図である。
【図２】従来技術の他の実施の形態に基づき形成されたキャパシタの断面図写真と、前記キャパシタの誘電体膜の特性変化を示すグラフ図である。
【図３】従来技術の他の実施の形態に基づき形成されたキャパシタの断面図写真と、前記キャパシタの誘電体膜の特性変化を示すグラフ図である。
【図４】従来技術の他の実施の形態に基づき形成されたキャパシタの断面図写真と、前記キャパシタの誘電体膜の特性変化を示すグラフ図である。
【図５】本発明の実施の形態に基づき形成された半導体素子のキャパシタ形成方法を示す断面図である。
【図６】本発明の実施の形態に基づき形成された半導体素子のキャパシタ形成方法を示す断面図である。
【図７】本発明の実施の形態に基づき形成された半導体素子のキャパシタ形成方法を示す断面図である。
【図８】本発明の実施の形態に基づき形成された半導体素子のキャパシタ形成方法を示す断面図である。
【図９】本発明の実施の形態に基づき形成された半導体素子のキャパシタ形成方法を示す断面図である。
【図１０】本発明の実施の形態に基づき形成された半導体素子のキャパシタ形成方法を示す断面図である。
【図１１】高誘電率薄膜の蒸着厚さに従う誘電体膜の厚さを示すグラフ図である。
【符号の説明】
１１、２１  ドーピングされた多結晶シリコン膜、貯蔵電極
１３、４５  シリコン酸化膜
１５  タンタリウム酸化膜
１７  シリコン酸化窒化膜
２３  シリコン酸化膜又はＨｆＳｉＯｘ
２５  ＨｆＯ２膜
２７、５１  プレート電極
３１  層間絶縁膜
３３  エッチング障壁層
３５  貯蔵電極コンタクトプラグ
３７  貯蔵電極用酸化膜
３９  貯蔵電極領域
４１  貯蔵電極、ドーピングされた多結晶シリコン膜
４３  誘電体膜
４７  Ａｌ−ｒｉｃｈ  ＨｆＯ２−Ａｌ２Ｏ３混合膜
４９  Ｈｆ−ｒｉｃｈ  ＨｆＯ２−Ａｌ２Ｏ３混合膜
【図１】
2004214602.tif 000003
【図２】
2004214602.tif 000004
【図３】
2004214602.tif 000005
【図４】
2004214602.tif 000006
【図５】
2004214602.tif 000007
【図６】
2004214602.tif 000008
【図７】
2004214602.tif 000009
【図８】
2004214602.tif 000010
【図９】
2004214602.tif 000011
【図１０】
2004214602.tif 000012
【図１１】
2004214602.tif 000013