(57)【要約】【課題】効率よくプログラム回路内のデータを出力して、歩留まり向上を目的として不良解析を行なうことが可能な半導体記憶装置を提供する。【解決手段】複数の正規メモリセルが行列状に配置されたメモリセルアレイを備え、メモリセルアレイは、複数の正規メモリセルのうちの不良メモリセルを所定単位ごとに置換する複数のスペアメモリセルを含み、不良メモリセルを含む所定単位を特定する不良アドレスを不揮発的に記憶するプログラム回路と、入力アドレスと不良アドレスとの一致比較を判定する機能を有し、通常モード時において一致比較の結果に基づいて複数のスペアメモリセルへのアクセスを制御する冗長制御部と、テストモード時において、一致比較の結果を出力するテスト出力回路とをさらに備える。【選択図】　　　　図１
2004145957.tif 000002
【特許請求の範囲】
【請求項１】
通常モードとテストモードとを動作モードとして有する半導体記憶装置であって、
複数の正規メモリセルが行列状に配置されたメモリセルアレイを備え、
前記メモリセルアレイは、前記複数の正規メモリセルのうちの不良メモリセルを所定単位ごとに置換する複数のスペアメモリセルを含み、
前記不良メモリセルを含む前記所定単位を特定する不良アドレスを不揮発的に記憶するプログラム回路と、
入力アドレスと前記不良アドレスとの一致比較を判定する機能を有し、前記通常モード時において前記一致比較の結果に基づいて前記複数のスペアメモリセルへのアクセスを制御する冗長制御部と、
前記テストモード時において、前記一致比較の結果を出力するテスト出力回路とをさらに備える、半導体記憶装置。
【請求項２】
前記メモリセルアレイに対してデータ読出しおよびデータ書込みを実行する読出書込制御回路と、
外部との間でデータ授受可能なデータ端子とをさらに備え、
前記テスト出力回路は、前記動作モードに応じて、前記読出書込制御回路および前記冗長制御部を、選択的に前記データ端子と接続するセレクタ回路を含む、請求項１に記載の半導体記憶装置。
【請求項３】
前記データ端子は、前記テストモード時に前記冗長制御部からの前記一致比較の結果を出力し、前記通常モード時には前記メモリセルアレイへ書込まれるデータおよび前記メモリセルアレイから読出されるデータを入出力する、請求項２に記載の半導体記憶装置。
【請求項４】
前記プログラム回路は、少なくとも１つの前記不良アドレスを記憶し、
前記冗長制御部は、
前記少なくとも１つの不良アドレスの各々に対応して設けられた、各々が対応する前記不良アドレスと前記入力アドレスとの一致比較を実行する少なくとも１つのアドレス比較回路と、
前記少なくとも１つのアドレス比較回路のそれぞれからの出力に応じて、前記一致比較の結果を出力する検出回路とを含み、
前記複数のスペアメモリセルは、前記少なくとも１つのアドレス比較回路のそれぞれからの出力に応じてアクセスされる、請求項１に記載の半導体記憶装置。
【請求項５】
前記冗長制御部は、前記通常モード時に、前記入力アドレスおよび前記不良アドレスが一致する場合に、前記複数の正規メモリセルへのアクセスの中止を指示するとともに、前記複数のスペアメモリセルへのアクセスを指示する、請求項１に記載の半導体記憶装置。
【請求項６】
前記入力アドレスは、第１および第２のアドレスを含み、
前記不良アドレスは、前記第１および第２のアドレスによってそれぞれ示される第１および第２のプログラムアドレスを含み、
前記冗長制御部は、
前記第１のアドレスおよび前記第１のプログラムアドレスの一致比較を実行する第１の冗長制御回路と、
前記第２のアドレスおよび前記第２のプログラムアドレスの一致比較を実行する第２の冗長制御回路とを含み、
前記半導体記憶装置は、前記複数の正規メモリセルおよび前記複数のスペアメモリセルのうちの前記第１および第２のアドレスによって選択されたメモリセルに対してデータ読出しを実行する読出回路をさらに備え、
前記テスト出力回路は、前記テストモード時に、前記第１の冗長制御回路での前記一致比較の結果に応じて、前記読出回路および前記第２の冗長制御回路の出力を選択的に出力するセレクタ回路を含む、請求項１に記載の半導体記憶装置。
【請求項７】
前記冗長制御部は、前記テストモード時に、前記テスト出力回路からの前記一致比較の結果にかかわらず、前記複数のスペアメモリセルへのアクセスを禁止するアクセス禁止回路をさらに含む、請求項１に記載の半導体記憶装置。
【請求項８】
前記第１の冗長制御回路は、前記テストモード時において、前記第１のアドレスおよび前記第１のプログラムアドレスの前記一致比較の結果にかかわらず、前記複数のスペアメモリセルへのアクセスの中止を指示するとともに、前記複数の正規メモリセルへのアクセスを指示し、
前記第２の冗長制御回路は、前記テストモード時において、前記第２のアドレスおよび前記第２のプログラムアドレスの一致を検出した場合には、前記複数の正規メモリセルへのアクセスの中止を指示するとともに、前記複数のスペアメモリセルへのアクセスを指示する、請求項６に記載の半導体記憶装置。
【請求項９】
前記第１の冗長制御回路は、前記テストモード時において、前記第１のアドレスおよび前記第１のプログラムアドレスの前記一致比較の結果にかかわらず、前記複数のスペアメモリセルへのアクセスの中止を指示するとともに、前記複数の正規メモリセルへのアクセスを指示し、
前記第２の冗長制御回路は、前記テストモード時において、前記第２のアドレスおよび前記第２のプログラムアドレスの前記一致比較の結果にかかわらず、前記複数のスペアメモリセルへのアクセスの中止を指示するとともに、前記複数の正規メモリセルへのアクセスを指示する、請求項６に記載の半導体記憶装置。
【請求項１０】
前記入力アドレスは、第１および第２のアドレスを含み、
前記不良アドレスは、前記第１および第２のアドレスによってそれぞれ示される第１および第２のプログラムアドレスを含み、
前記第１および２のアドレスは、複数ビットから構成され、
前記プログラム回路は、複数の前記第１のプログラムアドレスをそれぞれ記憶する複数のプログラム素子群を含み、
前記冗長制御部は、
前記複数のプログラム素子群にそれぞれ対応して設けられた、各々が対応する前記第１のプログラムアドレスと前記第１のアドレスとの一致比較を実行する複数のアドレス比較回路と、
前記複数のアドレス比較回路にそれぞれ対応して設けられた複数の論理演算回路とを含み、
前記複数の論理演算回路は、前記第２のアドレスを構成する前記複数ビットのうちの異なる１ビットずつをそれぞれ受け、
前記複数の論理演算回路の各々は、対応する前記アドレス比較回路からの出力と前記複数ビットのうちの対応する１ビットとの論理演算結果をテストデータとして出力し、
前記テストモード時において、前記第２のアドレスは、前記異なる１ビットずつが、それぞれ異なる既知の周期で変化するように順次更新される、請求項１に記載の半導体記憶装置。
【請求項１１】
前記複数の論理演算回路の各々は、前記対応する第１のプログラムアドレスと前記第１のアドレスとが不一致のときは、前記テストデータを一定レベルに固定し、前記対応する第１のプログラムアドレスと前記第１のアドレスとが一致したときは、前記対応する１ビットずつに応じて前記テストデータを設定する、請求項１０に記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は半導体記憶装置に関し、より特定的には、欠陥メモリセルを救済するための冗長構成を備える半導体記憶装置に関する。
【０００２】
【従来の技術】
近年、半導体記憶装置は、大容量化および高集積化がますます進んでいる。集積度の高い半導体記憶装置では、スペアメモリセルを備え、製造段階にて一部のメモリセルに欠陥が生じた場合でもその欠陥が生じた不良メモリセルを当該スペアメモリセルによって置換して救済するのが一般的である。このような冗長置換を行なうことで、歩留りの向上が図られる。（例えば、特許文献１参照）。
【０００３】
冗長置換を行なうためには、不良メモリセルのアドレス（以下、単に、不良アドレスとも称する）をプログラム素子を用いて不揮発的に記憶させておく必要がある。代表的には、ヒューズ素子がプログラム素子として用いられる。ヒューズ素子には、電気ブローヒューズやアンチヒューズと呼ばれるものもある。一般的に、ヒューズ素子は、レーザビームなどを使用して切断される。
【０００４】
図１４は、冗長置換構成を備える従来の半導体記憶装置１０６の構成を示すブロック図である。
【０００５】
図１４を参照して、半導体記憶装置１０６は、行列状に配置された複数のメモリセルを有するメモリセルアレイ１０と、アドレス信号ＡＤＤの入力を受けるアドレス端子２１と、行デコーダ１１と、列デコーダ１３と、読出／書込制御回路１２と、読出／書込制御回路１２とデータ信号ＤＴの授受を行なうデータ端子２２とを備える。
【０００６】
メモリセルアレイ１０は、（ｎ＋１）行×（ｍ＋１）列（ｎ，ｍ：自然数）に配列される正規メモリセルＭＣと、（ｐ＋１）行および（ｐ＋１）列（ｐ：自然数）にそれぞれ配列される不良が生じたメモリセルを置換救済するためのスペアメモリセルＳＭＣとを含む。なお、以下においては、正規メモリセルＭＣによるメモリセル行およびメモリセル列をそれぞれ「正規メモリセル行」および「正規メモリセル列」とも称し、スペアメモリセルＳＭＣによるメモリセル行およびメモリセル列をそれぞれ「スペア行」および「スペア列」とも称する。
【０００７】
また、以下においては、欠陥メモリセルが存在するメモリセル行（以下、不良ロウとも称する）を示すロウアドレスを行の不良アドレスとも称する。同様に、欠陥メモリセルが存在するメモリセル列（以下、不良コラムとも称する）を示すコラムアドレスを列の不良アドレスとも称する。
【０００８】
正規メモリセル行にそれぞれ対応して、ワード線ＷＬ０〜ＷＬｎが配置される。また、スペア行にそれぞれ対応して、スペアワード線ＳＷＬ０〜ＳＷＬｐが配置される。正規メモリセル列にそれぞれ対応して、ビット線ＢＬ０〜ＢＬｍが配置される。スペア列にそれぞれ対応して、スペアビット線ＳＢＬ０〜ＳＢＬｐが配置される。
【０００９】
以下においては、ワード線、ビット線、スペアビット線およびスペアワード線のそれぞれを総括的に表現する場合には、符号ＷＬ、ＢＬ、ＳＢＬおよびＳＷＬをそれぞれ用いて表記することとし、特定のワード線、ビット線、スペアビット線およびスペアワード線を示す場合には、これら符号に添え字を付して、ＷＬ１、ＢＬ１、ＳＢＬ１およびＳＷＬ１のように表記するものとする。
【００１０】
行デコーダ１１は、アドレス信号ＡＤＤによって示されるロウアドレスＲＡに応じて、メモリセルアレイ１０における行選択を実行する。列デコーダ１３は、アドレス信号ＡＤＤによって示されるコラムアドレスＣＡに応じて、メモリセルアレイ１０における列選択を実行する。なお、以下においては、ロウアドレスＲＡおよびコラムアドレスＣＡによって、データ読出しもしくはデータ書込みの対象に指定されたメモリセルを「選択メモリセル」とも称する。
【００１１】
読出／書込制御回路１２は、データ読出し時に、選択メモリセルに対応する選択メモリセル列（以下、選択列とも称する）のビット線の電圧・電流に応じて、選択メモリセルからの読出しデータをデータ端子２２に出力するための回路群、ならびに、データ書込み時に、データ端子２２への入力データを選択列のビット線の電圧・電流制御によって選択メモリセルへ書込むための回路群を総括的に表記したものである。
【００１２】
次に、半導体記憶装置１０６の冗長構成について説明する。
半導体記憶装置１０６は、さらに、行プログラム回路１４と、冗長制御回路１９とを備える。
【００１３】
行プログラム回路１４は、ウエハテスト等によって得られた行の不良アドレスをスペアワード線ＳＷＬの数だけ、すなわち（ｐ＋１）個記憶できる。行の不良アドレスは（ｈ＋１）（ｈ：自然数）ビットで表現される。たとえば、ｈ＝７の場合、ワード線ＷＬの本数は２５６本となる。そのため、１つの行の不良アドレスが行プログラム回路１４内に記憶される場合、たとえば、８ビットの行の不良アドレスは、アドレス行プログラム回路１４の内部に設けられた８つのヒューズ（図示せず）が切断されているか否かによって記憶される。（ｐ＋１）個の行の不良アドレスを記憶する場合は、８つのヒューズからなるヒューズ群を１組として、（ｐ＋１）組のヒューズ群（図示せず）に行の不良アドレスがそれぞれ記憶される。
【００１４】
行プログラム回路１４は、（ｐ＋１）組のヒューズ群が記憶している行の不良アドレスを不良アドレスＲＡＰＧ＜０：ｐ＞として冗長制御回路１９へ出力する。
【００１５】
ここで、ＲＡＰＧ＜０：ｐ＞は、（ｈ＋１）ビットのＲＡＰＧ＜０＞〜ＲＡＰＧ＜ｐ＞を総括的に表記したものである。なお、以下、本明細書においては、同一信号を構成する複数の信号を総括的に示す場合には、同様の表記を用いるものとする。また、信号および信号線の２値的な高電圧状態（電源電圧Ｖｃｃ）および低電圧状態（接地電圧Ｖｓｓ）のそれぞれを、「Ｈレベル」，「１」および「Ｌレベル」，「０」とも称する。
【００１６】
冗長制御回路１９は、通常動作時において、ロウアドレスＲＡと行プログラム回路１４に記憶されている複数の行の不良アドレスの各々と比較することによって、データ読出しまたはデータ書込み対象として、不良ロウが選択されたかどうかを判定する。
【００１７】
図１５は、冗長制御回路１９の構成を示す回路図である。
図１５を参照して、冗長制御回路１９は、行プログラム回路１４から入力される不良アドレスＲＡＰＧ＜０＞〜ＲＡＰＧ＜ｐ＞にそれぞれ対応して設けられる比較回路３１．０〜３１．ｐと、ＯＲ回路３２と、インバータ３３とを含む。比較回路３１．０〜３１．ｐの各々に対して、ロウアドレスビットＲＡＢ＜０：ｈ＞（ＲＡＢ＜０＞〜ＲＡＢ＜ｈ＞，ｈ：自然数）で構成される（ｈ＋１）ビットのロウアドレスＲＡが入力される。また、比較回路３１．０〜３１．ｐの各々に対して、行プログラム回路１４からの不良アドレスＲＡＰＧ＜０＞〜ＲＡＰＧ＜ｐ＞がそれそれ入力される。不良アドレスＲＡＰＧ＜０＞〜ＲＡＰＧ＜ｐ＞の各々は、ロウアドレスＲＡと同様に、（ｈ＋１）ビットを有する。
【００１８】
比較回路３１．０〜３１．ｐは、ロウアドレスＲＡと不良アドレスＲＡＰＧ＜０＞〜ＲＡＰＧ＜ｐ＞との比較結果に基いて、スペアイネーブル信号ＲＳＰＥ＜０＞〜ＲＳＰＥ＜ｐ＞をそれぞれＨまたはＬレベルに設定する。
【００１９】
以下においては、比較回路３１．０〜３１．ｐ、不良アドレスＲＡＰＧ＜０＞〜ＲＡＰＧ＜ｐ＞およびスペアイネーブル信号ＲＳＰＥ＜０＞〜ＲＳＰＥ＜ｐ＞のそれぞれを総称して、比較回路３１、不良アドレスＲＡＰＧおよびスペアイネーブル信号ＲＳＰＥとも称する。
【００２０】
各比較回路３１は、ロウアドレスＲＡと対応する不良アドレスＲＡＰＧが一致する場合に、対応するスペアイネーブル信号ＲＳＰＥをＨレベルに設定する。たとえば、比較回路３１．０は、ロウアドレスＲＡと不良アドレスＲＡＰＧ＜０＞が一致する場合に、スペアイネーブル信号ＲＳＰＥ＜０＞をＨレベルに設定する。
【００２１】
ＯＲ回路３２は、比較回路３１．０〜３１．ｐからそれぞれ出力されるスペアイネーブル信号ＲＳＰＥ＜０＞〜ＲＳＰＥ＜ｐ＞を論理和演算した信号を出力する。インバータ３３は、ＯＲ回路３２からの出力信号の反転レベルをノーマルイネーブル信号ＲＮＥとして出力する。
【００２２】
再び図１４を参照して、行デコーダ１１は、冗長制御回路１９からノーマルイネーブル信号ＲＮＥおよびスペアイネーブル信号ＲＳＰＥ＜０：ｐ＞の入力を受ける。行デコーダ１１は、ロウアドレスＲＡと行プログラム回路１４内の不良アドレスＲＡＰＧが一致せずノーマルイネーブル信号ＲＮＥがＨレベルになった場合、ロウアドレスＲＡに対応するワード線ＷＬを選択する。一方、ロウアドレスＲＡと行プログラム回路１４内の不良アドレスＲＡＰＧが一致し、ノーマルイネーブル信号ＲＮＥがＬレベルになった場合、行デコーダ１１は、ロウアドレスＲＡに対応するワード線ＷＬのアクセスを禁止し、スペアイネーブル信号ＲＳＰＥに対応するスペアワード線ＳＷＬを選択状態（Ｈレベル）にする。たとえば、スペアイネーブル信号ＲＳＰＥ＜０＞がＨレベルの場合、ワード線ＷＬ０が選択状態になる。
【００２３】
半導体記憶装置１０６は、さらに、列プログラム回路１６と、冗長制御回路１９ａとを備える。
【００２４】
列プログラム回路１６は、行プログラム回路１４と同様にウエハテスト等によって得られた列の不良アドレスを（ｐ＋１）本のスペアビット線の数だけ記憶できる。列プログラム回路１６は、行プログラム回路１４と同様に構成されて、不良アドレスＣＡＰＧ＜０：ｐ＞を記憶する。列アドレス回路１６から読み出された不良アドレスＣＡＰＧ＜０：ｐ＞は、冗長制御回路１９ａへ入力される。
【００２５】
コラムアドレスＣＡは、コラムアドレスビットＣＡＢ＜０：ｈ＞（ＣＡＢ＜０＞〜ＣＡＢ＜ｐ＞，ｐ：自然数）で構成される（ｐ＋１）ビットを有する。不良アドレスＣＡＰＧ＜０＞〜ＣＡＰＧ＜ｐ＞の各々は、コラムアドレスＣＡと同様に（ｈ＋１）ビットを有する。
【００２６】
以下においては、不良アドレスＣＡＰＧ＜０＞〜ＣＡＰＧ＜ｐ＞を総称して、不良アドレスＣＡＰＧとも称する。
【００２７】
冗長制御回路１９ａは、図１５に示した冗長制御回路１９と同様の構成を有し、コラムアドレスＣＡおよび不良アドレスＣＡＰＧ＜０：ｐ＞を受けて、両者の一致比較結果を示すノーマルイネーブル信号ＣＮＥおよびスペアイネーブル信号ＣＳＰＥ＜０：ｐ＞を出力する。すなわち、図１５の構成において、ロウアドレスＲＡをコラムアドレスＣＡに、不良アドレスＲＡＰＧ＜０：ｐ＞を不良アドレスＣＡＰＧ＜０：ｐ＞に置換すれば、ノーマルイネーブル信号ＲＮＥおよびスペアイネーブル信号ＲＳＰＥ＜０：ｐ＞に代えてノーマルイネーブル信号ＣＮＥおよびスペアイネーブル信号ＣＳＰＥ＜０：ｐ＞を得ることができる。したがって、冗長制御回路１９ａは、通常動作時において、データ読出しまたはデータ書込み対象として、不良ロウが選択されたか否かを判定する。
【００２８】
以下においては、スペアイネーブル信号ＣＳＰＥ＜０：ｐ＞を総称して、スペアイネーブル信号ＣＳＰＥとも称する。
【００２９】
列デコーダ１３は、冗長制御回路１９ａからノーマルイネーブル信号ＣＮＥおよびスペアイネーブル信号ＣＳＰＥ＜０：ｐ＞の入力を受ける。列デコーダ１３は、コラムアドレスＣＡと列プログラム回路１６内の不良アドレスＣＡＰＧが一致せず、ノーマルイネーブル信号ＣＮＥがＨレベルになった場合、コラムアドレスＣＡに対応するビット線ＢＬを選択する。また、列デコーダ１３は、コラムアドレスＣＡと列プログラム回路１６内の不良アドレスＣＡＰＧが一致し、ノーマルイネーブル信号ＣＮＥがＬレベルになった場合、コラムアドレスＣＡに対応するビット線ＢＬのアクセスを禁止し、スペアイネーブル信号ＣＳＰＥに対応するスペアビット線ＳＢＬを選択状態（Ｈレベル）にする。たとえば、スペアイネーブル信号ＣＳＰＥ＜０＞がＨレベルの場合、スペアビット線ＳＢＬ０が選択状態になる。
【００３０】
次に、半導体記憶装置１０６における置換救済の動作を説明する。
まず、データ読出し動作について説明する。ロウアドレスＲＡと不良アドレスＲＡＰＧが一致し、コラムアドレスＣＡと不良アドレスＣＡＰＧが一致しなかった場合、冗長制御回路１９は、行デコーダ１１に対して、Ｌレベルのノーマルイネーブル信号ＲＮＥおよびスペアイネーブル信号ＲＳＰＥを出力し、スペアイネーブル信号ＲＳＰＥに対応するスペアワード線に対するアクセスを指示するとともに、ロウアドレスＲＡに対応するワード線ＷＬのアクセスの停止を指示する。
【００３１】
一方、列デコーダ１３には、コラムアドレスＣＡが入力され、コラムアドレスＣＡに対応するビット線ＢＬが選択される。
【００３２】
これにより、ロウアドレスＲＡが行デコーダ１１に入力されると、ロウアドレスＲＡで示されたメモリセル行に代えて選択されたスペアワード線および選択されたビット線ＢＬに対応するスペアメモリセル内のデータが読出／書込制御回路１２によって、データ端子２２から出力される。
【００３３】
次に、ロウアドレスＲＡと不良アドレスＲＡＰＧが一致せず、コラムアドレスＣＡと不良アドレスＣＡＰＧが一致した場合、冗長制御回路１９ａは、列デコーダ１３に対して、Ｌレベルのノーマルイネーブル信号ＣＮＥおよびスペアイネーブル信号ＣＳＰＥを出力し、スペアイネーブル信号ＣＳＰＥに対応するスペアビット線に対するアクセスを指示するとともに、コラムアドレスＣＡに対応するビット線ＢＬのアクセスの停止を指示する。
【００３４】
一方、行デコーダ１１には、ロウアドレスＲＡが入力され、ロウアドレスＲＡに対応するワード線ＷＬが選択される。さらに、コラムアドレスＣＡが列デコーダ１３に入力されると、コラムアドレスＣＡで示されたメモリセル列に代えて選択されたスペアビット線ＢＬおよび選択されたワード線ＷＬに対応するスペアメモリセル内のデータが読出／書込制御回路１２によって、データ端子２２から出力される。
【００３５】
次に、ロウアドレスＲＡおよび不良アドレスＲＡＰＧと、コラムアドレスＣＡおよび不良アドレスＣＡＰＧとがそれぞれ一致した場合、行デコーダは、不良アドレスＲＡＰＧに対応するスペアワード線ＳＷＬを選択し、列デコーダは、不良アドレスＣＡＰＧに対応するスペアビット線ＳＢＬを選択する。
【００３６】
これにより、ロウムアドレスＲＡで示されたメモリセル行に代えて選択されたスペアワード線ＷＬおよびコラムアドレスＣＡで示されたメモリセル列に代えて選択されたスペアビット線ＢＬに対応するスペアメモリセル内のデータが読出／書込制御回路１２によって、データ端子２２から出力される。
【００３７】
データ書込み動作時における置換救済は、データ読出し動作と同様に、スペアメモリセルが選択され、読出／書込制御回路１２によって、データ端子２２からのデータが選択されたスペアメモセルに記憶される。詳細な動作の説明は、データ読出し動作と同様であるので繰り返さない。
【００３８】
以上説明したように、冗長置換構成を備える半導体記憶装置は、不良メモリセルをスペアメモリセルと置き換えることにより、製造工程で発生した不良メモリセルを含んだ半導体記憶装置を救済することができ、歩留まりを向上させることができる。
【００３９】
【特許文献１】
特開２００１−３５１８７号公報（第３−５頁、第１図）
【００４０】
【発明が解決しようとする課題】
一般的に、半導体記憶装置は、製造工程において、数パーセントの確率で不良メモリセルが発生してしまう。そこで、不良メモリセルのアドレスをプログラム回路内のヒューズを切断することで記憶させるが、その後のウエハ状態でのテストで半導体記憶装置内の冗長置換回路が正常に動作するか調べる必要が生じる。
【００４１】
したがって、半導体記憶装置内のメモリセルのどのあたりに不良が発生しやすいか解析することで、例えば、毎回同じ位置のメモリセルが不良となっていた場合、回路の設計ミスを突き止めることができる。また、同じ位置のメモリセルが不良となる確率が高いことが解析できれば、例えば、そのメモリセルで使用されているトランジスタをマージンの大きいものに変更することで不良メモリセルが生じる確率を低減させることができる。
【００４２】
また、ヒューズ切断後の半導体記憶装置の動作テストにおいて、不良アドレスを記憶しているヒューズがうまく切断されていなかったことが原因で、欠陥品と判定されることもある。したがって、ヒューズが正常に切断されているか否かを解析して、たとえば、同じ場所のヒューズばかりが、正常に切断されていない確率が高いことが解析できれば、ヒューズ素子を切断するレーザーのエネルギーを調整することで、所望のヒューズ素子を確実に切断させる確率も向上する。すなわち、プログラム回路側の不良によって欠陥品と判定された半導体記憶装置も救済することができる。
【００４３】
以上のことから、プログラム回路内に記憶されている不良アドレスを出力させ、そのデータを解析すれば、半導体記憶装置の歩留まりをさらに向上させることができる。以下においては、プログラム回路内のデータを出力させ、データを解析することを不良解析とも称する。
【００４４】
プログラム回路内に記憶されている不良アドレスを出力させるための１例として、プログラム回路に対応づけてシフトレジスタを設ける構成が考えられる。
【００４５】
図１６は、プログラム回路内に記憶されている不良アドレスを出力させるためのシフトレジスタ６１の構成図である。なお、図１４のシフトレジスタは、１例として、８ビットのデータを出力させるための構成である。なお、図１４には、説明のため８ビットの不良アドレスを記憶可能なプログラム回路２４と、シフトレジスタからのデータを出力する出力端子２３も記載している。
【００４６】
図１６を参照して、シフトレジスタ６１は、各々が直列に接続されたフリップフロップ６２．０〜６２．７を含む。以下においては、フリップフロップ６２．０〜６２．７を総称して、フリップフロップ６２とも称する。
【００４７】
各フリップフロップ６２には、プログラム回路２４に記憶されている８ビットの不良アドレスが、１ビットずつ記憶される。シフトレジスタ６１内のデータを読み出すときは、外部からクロック制御信号ＣＴＲをシフトレジスタに入力させれば、各フリップフロップ６２に記憶されているデータが出力端子２３からシリアルに出力される。
【００４８】
以上のように、プログラム回路に対応づけてシフトレジスタを設ければ、プログラム回路内の不良アドレスを出力させることも可能である。しかし、プログラム回路の記憶可能な不良アドレスの数が多くなれば、シフトレジスタの数も対応して多くしなければならない。そのため、半導体記憶装置の回路の集積度が下がってしまうという問題が発生する。
【００４９】
また、シフトレジスタのデータを出力するためのデータピン等もさらに設ける必要がある。そのため、シフトレジスタを用いて、プログラム回路内のデータを出力させる構成は、集積度を少しでも高める必要性がある半導体記憶装置においてはあまり適さない。さらに、上記構成においては、シフトレジスタを制御するためのプログラムも別途作成する必要がある。
【００５０】
一方、別の問題として、従来の冗長置換構成を備える半導体記憶装置は、所望のヒューズが正しく切断されているか否かの判定は、ヒューズの切断後の不良救済の動作テストによって不良メモリセルが正常に置換されているか否かによってでしか判定が困難であった。
【００５１】
特に、プログラム回路内に記憶される複数の不良アドレスが、どのヒューズ群に対応して記憶されているかを判定することが困難であった。そのため、不良アドレスを記憶するプログラム回路内の不良解析が困難であった。
【００５２】
また、従来の冗長置換構成を備える半導体記憶装置は、ヒューズ切断後においては、冗長置換回路が動作してしまうため、不良メモリセルにアクセスすることができなかった。したがって、ヒューズ切断後の実際のメモリ上の不良メモリセルの位置の解析は困難であった。
【００５３】
この発明は、以上のような問題点を解決するためになされたものであって、この発明の目的は、わずかな回路変更で、効率よくプログラム回路内のデータを出力して、歩留まり向上を目的として不良解析を行なうことが可能な半導体記憶装置を提供することである。
【００５４】
【課題を解決するための手段】
この発明に従う半導体記憶装置は、通常モードとテストモードとを動作モードとして有する半導体記憶装置であって、複数の正規メモリセルが行列状に配置されたメモリセルアレイを備え、メモリセルアレイは、複数の正規メモリセルのうちの不良メモリセルを所定単位ごとに置換する複数のスペアメモリセルを含み、
不良メモリセルを含む所定単位を特定する不良アドレスを不揮発的に記憶するプログラム回路と、入力アドレスと不良アドレスとの一致比較を判定する機能を有し、通常モード時において一致比較の結果に基づいて複数のスペアメモリセルへのアクセスを制御する冗長制御部と、テストモード時において、一致比較の結果を出力するテスト出力回路とをさらに備える。
【００５５】
【発明の実施の形態】
以下において、本発明の実施の形態について、図面を参照しながら説明する。なお、図中同一符号は同一または相当部分を示す。
【００５６】
［実施の形態１］
図１は、実施の形態１に従う半導体記憶装置１０１の構成を示すブロック図である。半導体記憶装置１０１は、行プログラム回路１４内に記憶されている不良アドレスを出力する機能を有する。
【００５７】
図１を参照して、半導体記憶装置１０１は、図１４の従来の半導体記憶装置１０６と比較して、セレクタ１８をさらに備える点と、冗長制御回路１９の代わりに冗長制御回路１９ｃを備える点とが異なる。
【００５８】
半導体記憶装置１０１は、半導体記憶装置１０６と比較して、冗長制御回路１９ｃからセレクタ１８に信号ＲＰＤが入力されている点と、セレクタ１８にテストモード信号ＴＭが入力されている点とがさらに異なる。それ以外の構成は、図１４に示した半導体記憶装置１０６と同じであるので詳細な説明は繰り返さない。なお、メモリセルアレイ１０は、１例として２５６行×２５６列にメモリセルが配置される構成であるとする。また、以下においては、テストモード信号ＴＭがＨレベルのときは、半導体記憶装置は、テストモード時であるとする。
【００５９】
また、本願発明の適用は、メモリセルの種類に限定されることなく、欠陥が生じた正規メモリセルを同一構成のスペアメモリセルによって置換救済する冗長構成を備えた半導体記憶装置全体に適用することが可能である。すなわち、図１に示された、正規メモリセルＭＣおよびスペアメモリセルＳＭＣとしては、ＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）セル、ＳＲＡＭ（Ｓｔａｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）セル、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）セル、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ　Ｅｒａｓａｂｌｅ　Ｐｒｏｇｒａｍａｂｌｅ　Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ）（フラッシュメモリ）セル等の種々のタイプのものを総括的に示している。
【００６０】
セレクタ１８は、テストモード信号ＴＭがＨレベルのときは、冗長制御回路１９ｃとデータ端子２２とを電気的に結合し、冗長制御回路１９ｃからの信号ＲＰＤをデータ端子２２から出力可能とする。一方、テストモード信号ＴＭがＬレベルのときは、読出／書込制御回路１２とデータ端子２２を電気的に結合し、読出／書込制御回路１２とデータ端子２２との間でデータ信号ＤＴの授受を可能とする。セレクタ１８は、テストモード信号ＴＭがＨレベルのとき、すなわちテストモード時に信号ＲＰＤを出力するテスト出力回路として動作する。
【００６１】
図２は、実施の形態１に従う冗長制御回路１９ｃの構成を示す回路図である。
図２を参照して、冗長制御回路１９ｃは、図１５に示した冗長制御回路１９と比較して、ＯＲ回路３２からの出力信号ＲＰＤをセレクタ１８へ導く信号経路が新たに設けられている点が異なる。それ以外の構成は、冗長制御回路１９と同様であるので詳細な説明は繰り返さない。
【００６２】
冗長制御回路１９ｃは、冗長制御回路１９と同様に、ロウアドレスＲＡと行プログラム回路１４に記憶されている不良アドレスＲＡＰＧが一致する場合に、対応するスペアイネーブル信号ＲＳＰＥをＨレベルに設定する。この場合、ＯＲ回路３２の出力信号ＲＰＤはＨレベルに設定される。
【００６３】
次に、図１および図２を用いて、半導体記憶装置１０１における、行プログラム回路１４に記憶された不良アドレスＲＡＰＧの出力動作を説明する。一例として、行プログラム回路１４には、行の不良アドレスとして、行アドレスで示される“０”〜“２５５”のうちの“１４０”および“１８０”が記憶されているとする。
【００６４】
まず、テストモード信号ＴＭをＨレベルに設定する。その結果、セレクタ１８からは、信号ＲＰＤが出力されることになる。次に、コラムアドレスＣＡを例えば“０”に固定させ、ロウアドレスＲＡを“０”から“２５５”まで順に冗長制御回路１９ａに入力する。データ端子２２には、ロウアドレスＲＡが“１４０”および“１８０”になったとき、Ｈレベルの信号ＲＰＤが出力される。それ以外の時は、信号ＲＰＤはＬレベルである。この結果、行プログラム回路１４に記憶されている不良アドレスを簡単に知ることができる。
【００６５】
図３は、不良アドレスの位置をメモリセルアレイと対応づけて視覚的に示した概念図である。以下においては、不良アドレスの位置をメモリセルアレイと対応づけて視覚的に示した図をフェイルビットマップとも称する。フェイルビットマップにおいて、縦軸はワード線ＷＬ０〜ＷＬｎに対応し、横軸は、ビット線ＢＬ０〜ＢＬｍに対応する。また、以下においては、フェイルビットマップ上の白の部分は正常データ（Ｌレベルのデータ）が出力されたものとし、フェイルビットマップ上の黒または斜線領域の部分は不良データ（Ｈレベルのデータ）が出力されたものとする。
【００６６】
フェイルビットマップの斜線領域ＢおよびＣとＤおよびＥは、行プログラム回路１４および列プログラム回路１６内にそれぞれ記憶されている不良アドレスの一例を示した図である。なお、黒く塗りつぶされている領域は、実際の不良メモリセルの位置を示す。一例として、行プログラム回路１４に記憶されている行の不良アドレスが“１４０”および“１８０”である場合、フェイルビットマップ上に、それぞれ斜線領域ＢおよびＣとして示される。
【００６７】
したがって、フェイルビットマップを用いることにより、不良のアドレスの分布を視覚的に認識でき、不良解析が行ないやすくなる。
【００６８】
次に、再び図１および図２を参照して、半導体記憶装置１０１において、行プログラム回路１４内に所望の不良アドレスが記憶されているか否かを判定する動作を説明する。
【００６９】
まず、テストモード信号ＴＭをＨレベルに設定する。次に、ウエハテストによって得られた行の不良アドレスＲＡを冗長制御回路１９ｃへ入力する。このとき、行の不良アドレスＲＡと行プログラム回路１４に記憶されている不良アドレスＲＡＰＧとが一致したとき、すなわち行の不良アドレスに対応するヒューズ群が正しく切断されていれば、データ端子２２からは、Ｈレベルの信号ＲＰＤが出力される。
【００７０】
一方、行の不良アドレスＲＡと行プログラム回路１４に記憶されている不良アドレスＲＡＰＧとが一致しない場合、データ端子２２からは、Ｌレベルの信号ＲＰＤが出力される。本来、Ｈレベルとなるはずの信号ＲＰＤがＬレベルとして出力されているので、行プログラム回路１４内に正しく不良アドレスが記憶されていない、すなわち、行の不良アドレスＲＡに対応するヒューズ群が正しく切断されていないことが認識できる。
【００７１】
なお、半導体記憶装置１０１におけるデータ書込み動作およびデータ読込み動作時における置換救済の動作は、テストモード信号ＴＭをＬレベルに設定すれば、半導体記憶装置１０６と同様であるので、詳細な説明は繰り返さない。
【００７２】
以上説明したように、実施の形態１に従う半導体記憶装置１０１は、通常動作時に使用されるデータ端子２２から出力可能な１ビット信号ＲＰＤによって、行プログラム回路で正しくヒューズが切断されて不良アドレスが正常に記憶されているかどうかを検知できる。すなわち、わずかな回路変更で、効率よくプログラム回路内のデータを出力して、半導体記憶装置の歩留まり向上を目的として不良解析を行なうことができる。
【００７３】
［実施の形態１の変形例］
図４は、実施の形態１の変形例に従う半導体記憶装置１０２の構成を示すブロック図である。半導体記憶装置１０２は、列プログラム回路１６内に記憶されている不良アドレスを出力する機能を有する。
【００７４】
図４を参照して、半導体記憶装置１０２は、図１に示した半導体記憶装置１０１と比較して、冗長制御回路１９ｃの代わりに冗長制御回路１９を備える点と、冗長制御回路１９ａの代わりに冗長制御回路１９ｄを備える点とが異なる。
【００７５】
半導体記憶装置１０２は、半導体記憶装置１０１と比較して、冗長制御回路１９ｄからセレクタ１８に信号ＣＰＤが入力されている点がさらに異なる。それ以外の構成は、図１に示した半導体記憶装置１０１と同じであるので詳細な説明は繰り返さない。なお、メモリセルアレイ１０は、半導体記憶装置１０１と同様に、１例として２５６行×２５６列にメモリセルが配置される構成であるとする。
【００７６】
冗長制御回路１９ｄは、冗長制御回路１９ｃと同様な構成および機能を有する。冗長制御回路１９ｄは、図２に示した冗長制御回路１９ｃと同様の構成を有し、コラムアドレスＣＡおよび不良アドレスＣＡＰＧ＜０：ｐ＞を受けて、両者の一致比較結果を示すノーマルイネーブル信号ＣＮＥ、スペアイネーブル信号ＣＳＰＥ＜０：ｐ＞および信号ＣＰＤを出力する。すなわち、図２の構成において、ロウアドレスＲＡをコラムアドレスＣＡに、不良アドレスＲＡＰＧ＜０：ｐ＞を不良アドレスＣＡＰＧ＜０：ｐ＞に置換すれば、ノーマルイネーブル信号ＲＮＥ、スペアイネーブル信号ＲＳＰＥ＜０：ｐ＞および信号ＲＰＤに代えてノーマルイネーブル信号ＣＮＥ、スペアイネーブル信号ＣＳＰＥ＜０：ｐ＞および信号ＣＰＤをそれぞれ得ることができる。したがって、冗長制御回路１９ｄは、データ読出しまたはデータ書込み対象として、不良コラムが選択されたか否かを判定する。
【００７７】
冗長制御回路１９ｄは、冗長制御回路１９ｃと同様に、コラムアドレスＣＡと列プログラム回路１６に記憶されている不良アドレスＣＡＰＧが一致する場合に、対応するスペアイネーブル信号ＣＳＰＥをＨレベルに設定する。この場合、ＯＲ回路３２の出力信号ＣＰＤはＨレベルに設定される。
【００７８】
次に、図４を参照して、半導体記憶装置１０２における、列プログラム回路１６に記憶された不良アドレスＣＡＰＧの出力動作を説明する。一例として、列プログラム回路１６には、列の不良アドレスとして、列アドレスで示される“０”〜“２５５”のうちの“１２０”および“２００”が記憶されているとする。
【００７９】
まず、テストモード信号ＴＭをＨレベルに設定する。その結果、セレクタ１８からは、信号ＣＰＤが出力されることになる。次に、ロウアドレスＲＡを例えば“０”に固定させ、コラムアドレスＣＡを“０”から“２５５”まで順に冗長制御回路１９ｄに入力する。データ端子２２には、コラムアドレスＣＡが“１２０”および“２００”になったとき、Ｈレベルの信号ＣＰＤが出力される。それ以外の時は、信号ＣＰＤはＬレベルである。この結果、列プログラム回路１６に記憶されている不良アドレスを簡単に知ることができる。
【００８０】
再び図３を参照して、列の不良アドレス“１２０”および“２００”は、フェイルビットマップ上に、斜線領域ＤおよびＥとして示される。
【００８１】
したがって、実施の形態１と同様、フェイルビットマップを用いることにより、不良のアドレスの分布を視覚的に認識でき、不良解析が行ないやすくなる。
【００８２】
半導体記憶装置１０２において、列プログラム回路１６内に所望の不良アドレスが記憶されているか否かを判定する動作は、半導体記憶装置１０１のときと同様なので詳細な説明は繰り返さない。
【００８３】
半導体記憶装置１０２におけるデータ書込み動作およびデータ読込み動作時における置換救済の動作は、テストモード信号ＴＭをＬレベルに設定すれば、半導体記憶装置１０６と同様であるので、詳細な説明は繰り返さない。
【００８４】
以上説明したように、実施の形態１の変形例に従う半導体記憶装置１０２は、実施の形態１と同様、通常動作時に使用されるデータ端子２２から出力可能な１ビット信号ＲＰＤによって、列プログラム回路で正しくヒューズが切断されて不良アドレスが正常に記憶されているかどうかを検知できる。すなわち、わずかな回路変更で、効率よくプログラム回路内のデータを出力して、半導体記憶装置の歩留まり向上を目的として不良解析を行なうことができる。
【００８５】
［実施の形態２］
図５は、実施の形態２に従う半導体記憶装置１０３の構成を示すブロック図である。半導体記憶装置１０３は、行プログラム回路１４および列プログラム回路１６内に記憶されている不良アドレスを出力する機能を有する。
【００８６】
図５を参照して、半導体記憶装置１０３は、図４の半導体記憶装置１０２と比較して、冗長制御回路１９の代わりに冗長制御回路１５を備える点と、インバータ３６およびＡＮＤ回路３７をさらに備える点とが異なる。
【００８７】
インバータ３６は、テストモード信号ＴＭのレベルを反転させた信号を冗長制御回路１５へ出力する。ＡＮＤ回路３７は、冗長制御回路１９ｄからの信号ＣＰＤとテストモード信号ＴＭの論理績演算の結果をセレクタ１８に出力する。
【００８８】
また、セレクタ１８へは、直接テストモード信号ＴＭが入力されるのではなく、ＡＮＤ回路３７の出力が入力される。すなわち、セレクタ１８は、ＡＮＤ回路３７の出力信号がＨレベルの時は、冗長制御回路１９ｄとデータ端子２２とを電気的に結合し、冗長制御回路１９ｄからの信号ＣＰＤをデータ端子２２から出力可能とする。一方、ＡＮＤ回路３７の出力信号がＬレベルの時は、読出／書込制御回路１２とデータ端子２２を電気的に結合し、読出／書込制御回路１２とデータ端子２２との間でデータ信号ＤＴの授受を可能とする。それ以外の構成は、図４に示した半導体記憶装置１０２と同じであるので詳細な説明は繰り返さない。なお、メモリセルアレイ１０は、半導体記憶装置１０２と同様に１例として２５６行×２５６列にメモリセルが配置される構成であるとする。
【００８９】
図６は、実施の形態２に従う冗長制御回路の構成を示す回路図である。
図６を参照して、冗長制御回路１５は、図２の冗長制御回路１９ｃと比較して、各比較回路３１にそれぞれ対応するＡＮＤ回路３４．０〜３４．ｐをさらに含む点が異なる。
【００９０】
冗長制御回路１５は、冗長制御回路１９ｃと比較して、テストモード信号ＴＭの反転レベルの信号／ＴＭが、ＡＮＤ回路３４．０〜３４．ｐの各々に入力されている点と、各比較回路３１の出力信号がスペアイネーブル信号ＲＳＰＥ＜０＞〜ＲＳＰＥ＜ｐ＞の代わりに、比較信号ＣＰ＜０＞〜ＣＰ＜ｐ＞である点とがさらに異なる。それ以外の構成は、冗長制御回路１９ｃと同様であるので詳細な説明は繰り返さない。
【００９１】
以下においては、ＡＮＤ回路３４．０〜３４．ｐおよび比較信号ＣＰ＜０＞〜ＣＰ＜ｐ＞のそれぞれを総称して、ＡＮＤ回路３４および比較信号ＣＰとも称する。
【００９２】
ＡＮＤ回路３４．０〜３４．ｐは、比較回路３１．０〜３１．Ｐから出力される比較信号ＣＰ＜０＞〜ＣＰ＜ｐ＞とテストモード信号ＴＭとの論理績演算されたスペアイネーブル信号ＲＳＰＥ＜０＞〜ＲＳＰＥ＜ｐ＞をそれぞれ出力する。
【００９３】
冗長制御回路１５において、たとえば、テストモード信号ＴＭがＬレベルの場合、各スペアイネーブル信号ＲＳＰＥは、全てＬレベルに設定される。したがって、対応するスペアワード線ＳＷＬへのアクセスは不可能となる。テストモード信号ＴＭがＨレベルで、かつ、比較回路３１．０から出力される比較信号ＣＰ＜０＞がＨレベルのとき、スペアイネーブル信号ＲＳＰＥ＜０＞はＨレベルに設定される。すなわち、冗長制御回路１５は、テストモード信号ＴＭがＨレベルであり、かつ、ロウアドレスＲＡと不良アドレスＲＡＰＧが一致する場合、不良アドレスＲＡＧＰに対応するスペアイネーブル信号ＲＳＰＥおよび信号ＲＰＤをＨレベルに設定する。
【００９４】
次に、図５および図６を用いて、半導体記憶装置１０３における、行プログラム回路１４および列プログラム回路１６内に記憶された不良アドレスの出力動作を説明する。一例として、行プログラム回路１４には、行の不良アドレスとして、行アドレスで示される“０”〜“２５５”のうちの“１４０”および“１８０”が記憶されているとする。また、列プログラム回路１６には、列の不良アドレスとして、列アドレスで示される“０”〜“２５５”のうちの“１２０”および“２００”が記憶されているとする。
【００９５】
まず、テストモード信号ＴＭをＨレベルに設定する。その結果、冗長制御回路１５の出力信号ＲＳＰＥ＜０：ｐ＞はすべてＬレベルとなり、信号ＲＳＰＥ＜０：ｐ＞に対応するスペアワード線ＳＷＬへのアクセスは不可能となる。
【００９６】
次に、ロウアドレスＲＡを“０”に固定させ、コラムアドレスＣＡを“０”から“２５５”まで順に冗長制御回路１９ｄに入力する。データ端子２２には、コラムアドレスＣＡが“１２０”および“２００”になったとき、信号ＣＰＤはＨレベルとなる。それに伴い、ＡＮＤ回路３７の出力もＨレベルとなり、セレクタ１８からは、Ｈレベルの信号ＣＰＤが出力されることになる。
【００９７】
次に、ロウアドレスＲＡに“１”を足して固定させ、コラムアドレスＣＡのみ“０”から“２５５”まで順に冗長制御回路１９ｄに入力する。上記と同様な動作を、ロウアドレスＲＡ“２”〜“２５５”まで繰り返す。これにより、ロウアドレスＲＡが“１４０”および“１８０”になっても、スペアワード線ＳＷＬへのアクセスはできない。したがって、半導体記憶装置１０３は、正規のメモリセルおよびスペアメモリセルにもアクセス不能状態となるので、セレクタ１８からは、ＬまたはＨのどちらかの信号ＤＴが不定データとして出力される。以上のデータをフェイルビットマップとして出力させると、図７のような図が得られる。
【００９８】
図７は、実施の形態２に従う不良アドレスの位置をメモリセルアレイと対応づけて視覚的に示した概念図である。
【００９９】
図７を参照して、行の不良アドレス“１４０”および“１８０”がフェイルビットマップ上に、それぞれ領域ＢおよびＣとして示される。領域ＢおよびＣにおいては、ＨまたはＬレベルのどちらかわからない不定データを出力させたために、領域ＢおよびＣ内で、ＬおよびＨレベルをそれぞれ示す白と黒の部分がランダムに表示されている。
【０１００】
一方、列の不良アドレス“１２０”および“２００”は、フェイルビットマップ上に、斜線領域ＤおよびＥとして示される。したがって、フェイルビットマップを用いることで、行および列の不良アドレスの位置を視覚的に認識でき、不良解析が行ないやすくなる。
【０１０１】
次に、再び図５および図６を参照して、半導体記憶装置１０３において、行プログラム回路１４および列プログラム回路１６内に所望の不良アドレスが記憶されているか否かを判定する動作を説明する。
【０１０２】
まず、全正規メモリセルにＬレベルのデータを書込む。次に、テストモード信号ＴＭをＨレベルに設定する。そして、ウエハテストによって得られた列の不良アドレスＣＡを冗長制御回路１９ｄへ入力する。このとき、列の不良アドレスと列プログラム回路１４内に記憶されている不良アドレスＣＡＰＧとが一致すれば、データ端子２２からは、Ｈレベルの信号ＣＰＤが出力される。
【０１０３】
一方、列の不良アドレスＣＡと列プログラム回路１４に記憶されている不良アドレスＣＡＰＧとが一致しない場合、データ端子２２からは、Ｌレベルの信号ＲＰＤが出力される。本来、Ｈレベルとなるはずの信号ＣＰＤがＬレベルとして出力されているので、列プログラム回路１６内に正しく不良アドレスが記憶されていない、すなわち、列の不良アドレスＣＡに対応するヒューズ群が正しく切断されていないことが認識できる。
【０１０４】
次に、ウエハテストによって得られた行の不良アドレスＲＡを冗長制御回路１５へ入力し、コラムアドレスは“０”から“２５５”まで順に冗長制御回路１９ｄへ入力する。このとき、行の不良アドレスＲＡと行プログラム回路１４に記憶されている不良アドレスＲＡＰＧとが一致すれば、データ端子２２からは、ＨまたはＬレベルのいづれかのデータが不規則に出力される。
【０１０５】
行の不良アドレスと行プログラム回路１６に記憶されている不良アドレスＲＡＰＧとが一致しない場合、データ端子２２からは、各メモリセル内にＬレベルのデータが記憶されているため、Ｌレベルの信号ＲＰＤが連続して出力される。本来、データ端子２２からは、ＨまたはＬレベルのいづれかのデータが不規則に出力される代わりに、Ｌレベルの信号が連続して出力されると、行プログラム回路１６内に正しく不良アドレスが記憶されていない、すなわち、行の不良アドレスＲＡに対応するヒューズ群が正しく切断されていないことが認識できる。
【０１０６】
なお、半導体記憶装置１０３におけるデータ書込み動作およびデータ読込み動作時における置換救済の動作は、テストモード信号ＴＭをＬレベルに設定すれば、半導体記憶装置１０６と同様であるので、詳細な説明は繰り返さない。
【０１０７】
以上説明したように、実施の形態２に従う半導体記憶装置１０３は、実施の形態１または実施の形態１の変形例のように、行または列プログラム回路のいずれか一方ではなく、行および列プログラム回路両方において正しくヒューズが切断されて不良アドレスが正常に記憶されているかどうかを検知できる。すなわち、わずかな回路変更で、効率よく行プログラム回路だけでなく列プログラム回路内のデータも出力して、半導体記憶装置の歩留まり向上を目的として不良解析を行なうことができる。
【０１０８】
［実施の形態３］
図８は、実施の形態３に従う半導体記憶装置１０４の構成を示すブロック図である。半導体記憶装置１０４は、行プログラム回路１４内に記憶されている不良アドレスがどのヒューズ群に記憶されているかを特定する機能を有する。
【０１０９】
図８を参照して、半導体記憶装置１０４は、図１の半導体記憶装置１０１と比較して、冗長制御回路１９ｃの代わりに冗長制御回路４０を備える点が異なる。それ以外の構成は、図１に示した半導体記憶装置１０１と同じであるので詳細な説明は繰り返さない。なお、メモリセルアレイ１０は、半導体記憶装置１０１と同様に、１例として２５６行×２５６列にメモリセルが配置される構成であるとする。また、コラムアドレスＣＡは、ＣＡ＜７：０＞の８ビットで構成されるとする。たとえば、コラムアドレスＣＡが列アドレスで示される“０”〜“２５５”のうちの“１４”である場合、１０進数の“１４”を２進数で表すと“００００１１１０”となる。したがって、最下位ビットＣＡ＜０＞＝０、ＣＡ＜１＞＝１、ＣＡ＜２＞＝１、ＣＡ＜３＞＝１、ＣＡ＜４＞＝０、ＣＡ＜５＞＝０、ＣＡ＜６＞＝０、最上位ビットＣＡ＜７＞＝０となる。
【０１１０】
図９は、冗長制御回路４０の構成を示す回路図の１例である。
図９を参照して、冗長制御回路４０は、ｐ＝３とした場合の図１５の冗長制御回路１９と比較して、各比較回路３１にそれぞれ対応するＡＮＤ回路３５．０〜３５．３と、ＯＲ回路３８とをさらに含む点とが異なる。
【０１１１】
ＡＮＤ回路３５．０〜３５．３には、各比較回路３１からのスペアイネーブル信号ＲＳＰＥ＜０＞〜ＲＳＰＥ＜３＞およびコラムアドレスＣＡの最下位ビットＣＡ＜０＞からＣＡ＜３＞までの反転信号／ＣＡ＜０＞〜／ＣＡ＜３＞がそれぞれ入力される。ＯＲ回路３８には、ＡＮＤ回路３５．０〜３５．３の出力信号が入力される。それ以外の構成は、冗長制御回路１９と同様であるので詳細な説明は繰り返さない。
【０１１２】
ＡＮＤ回路３５．０〜３５．３は、スペアイネーブル信号ＲＳＰＥ＜０＞〜ＲＳＰＥ＜３＞とスペアイネーブル信号ＲＳＰＥ＜０＞〜ＲＳＰＥ＜３＞にそれぞれ対応する信号／ＣＡ＜０＞〜／ＣＡ＜３＞との論理積演算の結果をそれぞれ出力する。以下においては、ＡＮＤ回路３５．０〜３５．３を総称して、ＡＮＤ回路３５とも称する。なお、冗長制御回路４０の構成は１例であって、比較回路３１およびＡＮＤ回路３５は、コラムアドレスＣＡのビット数よりも少なければ、４つ以上であってもよい。
【０１１３】
次に、図８および図９を用いて、半導体記憶装置１０４における、行プログラム回路１４内の不良アドレスを出力させる動作を説明する。一例として、行プログラム回路１４には、行の不良アドレスとして、行アドレスで示される“０”〜“２５５”のうちの“２０”、“４０”、“７０”および“１００”の４つが記憶されているとする。行プログラム回路１４はフューズ群０〜３（図示せず）を含むとする。一般的に、フューズ群０〜３に対し、行の不良アドレスが昇順にそれぞれ記憶されるとは限らない。しかし、ここでは、説明を簡単にするため、一例として、フューズ群０、１、２および３のそれぞれに対応して、行の不良アドレス“２０”、“４０”、“７０”および“１００”が記憶されているとする。また、不良アドレスＲＡＰＧ＜０＞〜ＲＡＰＧ＜３＞に行の不良アドレス“２０”、“４０”、“７０”および“１００”がそれぞれ対応するものとする。
【０１１４】
まず、テストモード信号ＴＭをＨレベルに設定する。次に、ロウアドレスＲＡを“０”に固定させ、コラムアドレスＣＡのみ“０”から“２５５”まで順に冗長制御回路１９に入力する。
【０１１５】
次に、ロウアドレスＲＡに“１”を足して固定させ、コラムアドレスＣＡのみ“０”から“２５５”まで順に冗長制御回路１９に入力する。上記と同様な動作を、ロウアドレスＲＡ“２”〜“２５５”まで繰り返す。
【０１１６】
これにより、ロウアドレスＲＡが“２０”になったとき、ロウアドレスＲＡは固定で、コラムアドレスＣＡのみ“０”から“２５５”が順に冗長制御回路１９に入力されるので、１０進数の“０”から“２５５”を２進数で表現するコラムアドレスの最下位ビットＣＡ＜０＞は、“０，１”すなわちＬ、Ｈレベルの順で切り替わる。したがって、行の不良アドレス２０を表す不良アドレスＲＡＰＧ＜０＞が比較回路３１．０に入力されるとスペアイネーブル信号ＲＳＰＥ＜０＞はＨレベルとなる。ＡＮＤ回路３５．０には、コラムアドレスＣＡが“０”から“２５５”になるまで、Ｈレベルのスペアイネーブル信号ＲＳＰＥ＜０＞および、Ｌ，Ｈレベルの順で切り替わるＣＡ＜０＞の反転信号が入力される。したがって、ＡＮＤ回路３５．０の出力信号は、Ｈ、Ｌレベルと交互に切り替わる。その結果、ＯＲ回路３８の出力信号ＲＰＤもＨ，Ｌレベルと交互に切り替わり、出力端子２２からは、Ｈ，Ｌレベルの交互の信号が出力される。
【０１１７】
次に、ロウアドレスＲＡが“４０”になり、コラムアドレスＣＡが“０”から“２５５”まで変化すると、ＣＡ＜１＞は、“０，０，１，１”すなわち“Ｌ，Ｌ，Ｈ、Ｈ”レベルを１つの周期として切り替わる。したがって、ＣＡ＜０＞のときと同様な動作で、信号ＲＰＤは、“Ｈ，Ｈ，Ｌ，Ｌ”レベルを１つの周期として切り替わる。
【０１１８】
同様に、ロウアドレスＲＡが“７０”のときは、ＣＡ＜２＞は、“０，０，０，０，１，１，１，１”すなわち“Ｌ，Ｌ，Ｌ，Ｌ，Ｈ，Ｈ，Ｈ，Ｈ”レベルを１つの周期として切り替わる。したがって、信号ＲＰＤは、“Ｈ、Ｈ、Ｈ、Ｈ、Ｌ、Ｌ、Ｌ、Ｌ”レベルを１つの周期として切り替わる。
【０１１９】
同様に、ロウアドレスが“１００”のときは、ＣＡ＜３＞が、８回連続した“０”すなわちＬレベルの次に８回連続した“１”すなわちＨレベルを１つの周期として切り替わる。したがって、信号ＲＰＤは、８回連続したＨレベルの次に８回連続したＬレベルを１つの周期として切り替わる。
【０１２０】
図１０は、実施の形態３に従う不良アドレスの位置をメモリセルアレイの一部と対応づけて視覚的に示した概念図である。
【０１２１】
図１０を参照して、行の不良アドレス“２０”、“４０”、“７０”および“１００”がフェイルビットマップ上に、それぞれ領域Ｏ、Ｐ，ＱおよびＲとして示される。領域Ｓは、一例として、半導体記憶装置１０１の構成において出力された、行プログラム回路内の行の不良アドレスの１つを示している。すなわち、領域Ｓは、図３のフェイルビットマップの領域Ｃと同様に行方向にＨレベルが出力されたものと同様である。
【０１２２】
フェイルビットマップに示された、領域Ｏ、Ｐ、Ｑ、Ｒのパターンを不良アドレスがそれぞれ記憶されるヒューズ群０〜３とそれぞれ対応づけておけば、複数の行の不良アドレスをそれぞれ所定のパターンをもって出力させることで、フェイルビットマップ上で、どの行の不良アドレスが行プログラム回路１４の中のどのヒューズ群か特定することができる。
【０１２３】
たとえば、領域Ｏに示されるパターンがフェイルビットマップ上に表示された場合、不良アドレスはヒューズ群０に記憶されているものとして対応づけておく。ヒューズ群０に行の不良アドレスとして“２０”が記憶されていた場合、フェイルビットマップ上のＷＬ２０の位置に領域Ｏと同じパターンが表示される。したがって、行の不良アドレス“２０”はヒューズ群０に記憶されているということがわかる。
【０１２４】
本実施の形態においては、複数の行の不良アドレスに対応する行プログラム回路１４内に対応するヒューズ群を特定する構成としているが、半導体記憶装置１０２において、冗長制御回路１９ｄに代えて冗長制御回路４０とし、ＡＮＤ回路３５．０〜３５．３への入力信号を／ＲＡ＜０＞〜／ＲＡ＜３＞とすれば、同様に、列の不良アドレスが列プログラム回路内の中のどのヒューズ群に対応するか特定することができる。
【０１２５】
次に、再び図８および９を参照して、半導体記憶装置１０４において、行プログラム回路１４内に所望の不良アドレスが記憶されているか否かを判定する動作を説明する。
【０１２６】
まず、テストモード信号ＴＭをＨレベルに設定する。そして、ウエハテストによって得られた行の不良アドレスＲＡを冗長制御回路４０へ入力する。そして、行の不良アドレスＲＡを固定して、コラムアドレスＣＡのみ０から２５５まで順に冗長制御回路１９へ入力する。行の不良アドレスＲＡと行プログラム回路１４内に記憶されている不良アドレスＲＡＰＧとが一致すれば、データ端子２２からは、Ｈ、Ｌレベルの所定の周期の信号ＲＰＤが出力される。
【０１２７】
行の不良アドレスと行プログラム回路１６内に記憶されている不良アドレスＲＡＰＧとが一致しないときは、データ端子２２からは、Ｌレベルの信号ＲＰＤが連続して出力される。本来、所定周期でＨ、Ｌレベルが変化する信号ＲＰＤの代わりに連続したＬレベルの信号ＲＰＤがデータ端子２２から出力された場合、行プログラム回路１４内に正しく不良アドレスが記憶されていない、すなわち、所望のヒューズが正しく切断されていないことが認識できる。
【０１２８】
また、Ｈ，Ｌレベルからなる異なる周期のパターンをもつ複数の信号ＲＰＤと不良アドレスが記憶される複数のヒューズ群とを対応づけておくことで、入力された不良アドレスに対応するヒューズ群が正しく切断されているかどうか判定することができる。
【０１２９】
なお、半導体記憶装置１０４におけるデータ書込み動作およびデータ読込み動作時における置換救済の動作は、テストモード信号ＴＭをＬレベルに設定すれば、半導体記憶装置１０６と同様であるので、詳細な説明は繰り返さない。
【０１３０】
以上説明したように、実施の形態３に従う半導体記憶装置１０４は、実施の形態１の半導体記憶装置１０１の奏する効果に加えて、不良アドレスに対応するヒューズ群を特定することができる。したがって、プログラム回路内の不良解析をより効率よくでき、半導体記憶装置の歩留まりの向上をさらに図ることができる。
【０１３１】
［実施の形態４］
図１１は、実施の形態４に従う半導体記憶装置１０５の構成を示すブロック図である。半導体記憶装置１０５は、冗長制御回路を非活性状態にする機能を有する。
【０１３２】
図１１を参照して、半導体記憶装置１０５は、図１４の従来の半導体記憶装置１０６と比較して、冗長制御回路１９の代わりに冗長制御回路１５ｂを備える点と、冗長制御回路１９ａの代わりに冗長制御回路１５ｃを備える点と、インバータ４１および４２とをさらに備える点とが異なる。インバータ４１および４２は、テストモード信号ＴＭの反転レベルの信号を出力する。
【０１３３】
半導体記憶装置１０５は、半導体記憶装置１０６と比較して、冗長制御回路１５ｂおよび１５ｃにテストモード信号ＴＭの反転レベルの信号が入力されている点がさらに異なる。それ以外の構成は、図１４に示した半導体記憶装置１０６と同じであるので詳細な説明は繰り返さない。なお、メモリセルアレイ１０は、半導体記憶装置１０６と同様に、１例として２５６行×２５６列にメモリセルが配置される構成であるとする。
【０１３４】
図１２は、実施の形態４に従う冗長制御回路１５ｂの構成を示す回路図である。
【０１３５】
図１２を参照して、冗長制御回路１５ｂは、図６の冗長制御回路１５と比較して、インバータ３３の代わりにＮＡＮＤ回路３９を含む点が異なる。
【０１３６】
冗長制御回路１５ｂは、冗長制御回路１５と比較して、ＮＡＮＤ回路３９に、ＯＲ回路３２の出力信号およびテストモード信号ＴＭの反転レベルの信号／ＴＭが入力されている点と、ＯＲ回路３２からの出力信号をセレクタ１８へ出力しない点とがさらに異なる。それ以外の構成は、冗長制御回路１５と同様であるので詳細な説明は繰り返さない。
【０１３７】
冗長制御回路１５ｂにおいて、テストモード時、Ｈレベルのテストモード信号ＴＭの反転レベルの信号／ＴＭがＮＡＮＤ回路３９に入力されるので、ノーマルイネーブル信号ＲＮＥは常にＨレベルとなる。したがって、スペアワード線と置換され、本来アクセスできない不良ワード線にアクセス可能となる。また、冗長制御回路１５ｂにおいて、通常モード時、Ｌレベルのテストモード信号ＴＭの反転レベルの信号／ＴＭがＮＡＮＤ回路３９に入力されるので、ノーマルイネーブル信号ＲＮＥは、ロウアドレスＲＡと不良アドレスＲＡＰＧ＜０；ｐ＞が一致したとき、Ｌレベルとなる。
【０１３８】
再び図１１を参照して、冗長制御回路１５ｃは冗長制御回路１５ｂと同様な機能を有する。冗長制御回路１５ｃは、冗長制御回路１５ｂと比較して、ロウアドレスＲＡの代わりにコラムアドレスＣＡが入力される点と、不良アドレスＲＡＰＧ＜０：ｐ＞の代わりに不良アドレスＣＡＰＧ＜０：ｐ＞が入力される点と、ノーマルイネーブル信号ＲＮＥの代わりにノーマルイネーブル信号ＣＮＥを出力する点と、スペアイネーブル信号ＲＳＰＥ＜０：ｐ＞の代わりにスペアイネーブル信号ＣＳＰＥ＜０：ｐ＞を出力する点とが異なる。したがって、コラムアドレスＣＡおよび不良アドレスＣＡＰＧ＜０：ｐ＞を受けて、両者の一致比較結果を示すノーマルイネーブル信号ＣＮＥおよびスペアイネーブル信号ＣＳＰＥ＜０：ｐ＞を出力する。
【０１３９】
冗長制御回路１５ｃにおいて、テストモード時、Ｈレベルのテストモード信号ＴＭの反転レベルの信号／ＴＭが入力されるので、冗長制御回路１５ｂと同様に、スペアビット線と置換され、本来アクセスできない不良ビット線にアクセス可能となる。
【０１４０】
次に、冗長制御回路１５ｂおよび１５ｃを非活性状態にした場合の半導体記憶装置１０５の動作について説明する。
【０１４１】
テストモード信号ＴＭをＨレベルに設定すると、冗長制御回路１５ｂおよび１５ｃ内のスペアイネーブル信号ＲＳＰＥおよびＣＳＰＥはそれぞれ常にＬレベルとなり、半導体記憶装置１０５は、冗長置換動作ができなくなる。すなわち、半導体記憶装置１０５を仮想的にヒューズ切断前の状態に復帰させることができる。
【０１４２】
そして、ロウアドレスＲＡを“０”に固定して、コラムアドレスＣＡを“０”から“２５５”まで順に冗長制御回路１５ｃに入力する。
【０１４３】
次に、ロウアドレスＲＡに“１”を足して固定させ、コラムアドレスＣＡを“０”から“２５５”まで順に冗長制御回路１５ｃに入力する。上記と同様な動作を、ロウアドレスＲＡ“２”〜“２５５”まで繰り返す。
【０１４４】
これにより、ロウアドレスＲＡおよびコラムアドレスＣＡに対応する、メモリセルアレイ１０内の実際の不良メモリセルが特定可能となる。
【０１４５】
図１３は、実施の形態４に従う不良アドレスの位置をメモリセルアレイの一部と対応づけて視覚的に示した概念図である。
【０１４６】
図１３を参照して、フェイルビットマップの黒の分布の状態により、ヒューズ切断後においても、メモリセルアレイ１０内の不良メモリセルの位置を判定可能である。
【０１４７】
なお、半導体記憶装置１０５におけるデータ書込み動作およびデータ読込み動作時における置換救済の動作は、テストモード信号ＴＭをＬレベルに設定すれば、半導体記憶装置１０６と同様であるので、詳細な説明は繰り返さない。
【０１４８】
以上説明したように、実施の形態４に従う半導体記憶装置１０５は、冗長制御回路を非活性状態とし、仮想的にヒューズ切断前の状態に復帰させることができる構成であるため、ヒューズ切断後においても、メモリセルアレイ内の実際の不良メモリセルを特定可能である。したがって、ヒューズ切断後においても不良解析が可能となる。
【０１４９】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１５０】
【発明の効果】
入力アドレスとプログラム回路内に記憶される不良アドレスとの一致比較を判定する機能を有し、通常モード時において一致比較の結果に基づいて複数のスペアメモリセルへのアクセスを制御する冗長制御部と、テストモード時において、一致比較の結果を出力することにより、効率よくプログラム回路内のデータを出力して、半導体記憶装置の歩留まり向上を目的として不良解析を行なうことができる。
【図面の簡単な説明】
【図１】実施の形態１に従う半導体記憶装置の構成を示すブロック図である。
【図２】実施の形態１に従う冗長制御回路の構成を示す回路図である。
【図３】不良アドレスの位置をメモリセルアレイと対応づけて視覚的に示した概念図である。
【図４】実施の形態１の変形例に従う半導体記憶装置の構成を示すブロック図である。
【図５】実施の形態２に従う半導体記憶装置の構成を示すブロック図である。
【図６】実施の形態２に従う冗長制御回路の構成を示す回路図である。
【図７】実施の形態２に従う不良アドレスの位置をメモリセルアレイと対応づけて視覚的に示した概念図である。
【図８】実施の形態３に従う半導体記憶装置の構成を示すブロック図である。
【図９】冗長制御回路の構成を示す回路図の１例である。
【図１０】実施の形態３に従う不良アドレスの位置をメモリセルアレイの一部と対応づけて視覚的に示した概念図である。
【図１１】実施の形態４に従う半導体記憶装置の構成を示すブロック図である。
【図１２】実施の形態４に従う冗長制御回路の構成を示す回路図である。
【図１３】実施の形態４に従う不良アドレスの位置をメモリセルアレイの一部と対応づけて視覚的に示した概念図である。
【図１４】冗長置換構成を備える従来の半導体記憶装置の構成を示すブロック図である。
【図１５】冗長制御回路の構成を示す回路図である。
【図１６】プログラム回路内に記憶されている不良アドレスを出力させるためのシフトレジスタの構成図である。
【符号の説明】
１０　メモリセルアレイ、１１　行デコーダ、１２　読出／書込制御回路、１３　列デコーダ、１４　行プログラム回路、１８　セレクタ、１５，１５ｂ，１５ｃ，１９，１９ａ，１９ｃ，１９ｄ，４０　冗長制御回路、２１　アドレス端子、２２　データ端子、３３，３６，４１，４２　インバータ、３４，３５，３７　ＡＮＤ回路、３２，３８　ＯＲ回路、３９　ＮＡＮＤ回路、１０１，１０２，１０３，１０４，１０５　半導体記憶装置。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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