(57)【要約】【課題】シリアル受信データにノイズが重畳することによりクロック同期信号のクロック間隔が変化しても、ＦＩＦＯに格納されるシリアルデータとライトアドレスポインタ値の対応関係を維持することが可能なシリアルデータ受信回路を得る。【解決手段】差動レシーバ１から出力されるシリアル受信データＲＸ、位相同期発振器２から出力されるクロック信号ＣＫＲをシリアル受信データＲＸによりトラッキングしたクロック同期信号ＣＫＷ及びシリアルデータＤＸを出力する。データエンド信号ＥＳがデータエンド検出回路６より出力されるタイミングからアイドル検出回路５より出力されるアイドル信号ＩＳの供給が停止されるまでホールド信号ＨＳを出力し、ＦＩＦＯ４への書込みを禁止する。【選択図】　　　図１
2004104352.tif 000002
【特許請求の範囲】
【請求項１】
互いに逆相となる第１及び第２の信号の差動出力をシリアル受信データとして出力する差動レシーバと、
クロック信号を出力する位相同期発振器と、
前記クロック信号を前記シリアル受信データによりトラッキングしたクロック同期信号、及び前記クロック同期信号に同期するシリアルデータを出力するトラッキング回路と、
前記第１及び第２の信号が同位相になるとアイドル信号を出力するアイドル検出回路と、
前記クロック同期信号の変化に応じて前記シリアルデータをレジスタに格納し、前記クロック信号の変化に応じて前記格納されたデータを出力するメモリと、
前記シリアルデータの終端の検出から前記アイドル信号の出力が停止されるまで前記メモリを入力禁止状態にするホールド信号を出力するデータ保護回路
とを備えることを特徴とするシリアルデータ受信回路。
【請求項２】
前記データ保護回路は、
前記シリアルデータの終端を検出し、データエンド信号を出力するデータエンド検出回路と、
前記データエンド信号が出力されるタイミングから前記アイドル信号の出力が停止するタイミングまで前記ホールド信号を出力するホールド制御回路
とを備えることを特徴とする請求項１に記載のシリアルデータ受信回路。
【請求項３】
互いに逆相となる第１及び第２の信号の差動出力をシリアル受信データとして出力する差動レシーバと、
クロック信号を出力する位相同期発振器と、
前記クロック信号を前記シリアル受信データによりトラッキングしたクロック同期信号、及び前記クロック同期信号に同期するシリアルデータを出力するトラッキング回路と、
前記第１及び第２の信号が同位相になるとアイドル信号を出力するアイドル検出回路と、
前記クロック同期信号の変化に応じて前記シリアルデータをレジスタに格納し、前記クロック信号の変化に応じて前記格納されたデータを出力するメモリと、
前記シリアルデータの終端の検出から前記アイドル信号の出力が停止されるまで前記クロック同期信号が前記メモリに供給されるのを停止するデータ保護回路
とを備えることを特徴とするシリアルデータ受信回路。
【請求項４】
前記データ保護回路は、
前記シリアルデータの終端を検出し、データエンド信号を出力するデータエンド検出回路と、
前記データエンド信号の出力から前記アイドル信号の出力が停止するまで前記クロック同期信号が前記メモリに供給されるのを停止するクロック制御回路
とを備えることを特徴とする請求項３に記載のシリアルデータ受信回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、シリアルデータ受信回路に係り、特にパケット方式の非同期シリアルデータ受信回路に関する。
【０００２】
【従来の技術】
従来のシリアルデータ受信回路は、図５に示すように、差動レシーバ２０１と、差動レシーバ２０１の出力端子に接続されたトラッキング回路２０３と、トラッキング回路２０３の出力側に接続されたメモリ（ＦＩＦＯ）２０４と、トラッキング回路２０３及びＦＩＦＯ２０４にそれぞれ接続された位相同期発振器２０２とにより構成される。
【０００３】
図５に示す従来のシリアルデータ受信回路は、入力端子２５１から入力信号Ｓ１を、入力端子２５２から入力信号Ｓ２を入力する。次に、差動レシーバ２０１は入力信号Ｓ１，Ｓ２を入力し、２つの入力信号の差動信号であるシリアル受信データＲＸを出力端子から出力する。また、位相同期発振器２０２は、位相の安定したクロック信号ＣＫＲを出力する。次に、トラッキング回路２０３はクロック信号ＣＫＲとシリアル受信データＲＸを入力し、シリアル受信データＲＸの変化に合わせてトラッキングしたクロック同期信号ＣＫＷ及びシリアルデータＤＸを出力する。次に、ＦＩＦＯ２０４は、クロック同期信号ＣＫＷの変化に応じてシリアルデータＤＸを内部レジスタに格納し、同時にライトアドレスポインタをカウントアップする。次に、ＦＩＦＯ２０４はクロック信号ＣＫＲに同期してリードアドレスポインタをカウントアップしながら格納データを出力端子２５３から出力する。
【０００４】
【発明が解決しようとする課題】
図５に示すシリアルデータ受信回路のようにデータ転送に差動方式を用いている場合、図６（ａ）に示すように、時刻Ｔ１００と時刻Ｔ１０１との間、２つの入力信号が逆相状態から同相状態に移行するときにリンギングノイズが発生する場合がある。このリンギングノイズの影響により、図６（ｂ）に示すように、シリアル受信データＲＸにノイズが重畳することがある。シリアル受信データＲＸにノイズが重畳した場合、トラッキング回路２０３は、図６（ｃ）に示すように、パルス間隔の狭い狭クロック信号を出力する場合がある。ＦＩＦＯ２０４のライトアドレスカウンタはクロック同期信号ＣＫＷによってカウントアップしているため、狭クロック信号が出力されるとライトアドレスカウンタが正常に動作しないことがある。すなわち、実際に格納されるデータとライトアドレスポインタ値にずれが生じ、ライトアドレスポインタの示す位置がずれてしまうという問題があった。
【０００５】
本発明の目的は、シリアル受信データＲＸにノイズが重畳することによりクロック同期信号ＣＫＷのクロック間隔が変化しても、ＦＩＦＯ２０４に格納されるシリアルデータとライトアドレスポインタ値の対応関係を維持することが可能なシリアルデータ受信回路を提供することである。
【０００６】
【課題を解決するための手段】
上記目的を達成するために、本発明の特徴は、互いに逆相となる第１及び第２の信号の差動出力をシリアル受信データとして出力する差動レシーバと、クロック信号を出力する位相同期発振器と、クロック信号をシリアル受信データによりトラッキングしたクロック同期信号、及びクロック同期信号に同期するシリアルデータを出力するトラッキング回路と、第１及び第２の信号が同位相になるとアイドル信号を出力するアイドル検出回路と、クロック同期信号の変化に応じてシリアルデータをレジスタに格納し、クロック信号の変化に応じてレジスタに格納されたデータを出力するメモリと、シリアルデータの終端の検出からアイドル信号の出力が停止されるまでメモリを入力禁止状態にするホールド信号を出力するデータ保護回路とを備えることを要旨とする。
【０００７】
本発明の特徴によれば、シリアル受信データにノイズが重畳することによりクロック同期信号のクロック間隔が変化しても、ＦＩＦＯに格納されるシリアルデータとライトアドレスポインタ値の対応関係を維持することが可能なシリアルデータ受信回路を提供できる。
【０００８】
【発明の実施の形態】
次に、図面を参照して本発明の第１及び第２の実施の形態を説明する。以下の図面の記載において、同一または類似の部分には同一または類似の符号を付している。
【０００９】
（第１の実施の形態）
本発明の第１の実施の形態に係るシリアルデータ受信回路１０ａは、図１に示すように、第１の信号Ｓ１及び第２の信号Ｓ２が逆相のとき、第１の信号Ｓ１及び第２の信号Ｓ２の差動出力をシリアル受信データＲＸとして出力する差動レシーバ１と、クロック信号ＣＫＲを出力する位相同期発振器２と、クロック信号ＣＫＲをシリアル受信データＲＸによりトラッキングしたクロック同期信号ＣＫＷ、及びクロック同期信号ＣＫＷに同期するシリアルデータＤＸを出力するトラッキング回路３と、第１の信号Ｓ１及び第２の信号Ｓ２が同位相になるとアイドル信号ＩＳを出力するアイドル検出回路５と、クロック同期信号ＣＫＷの変化に応じてシリアルデータＤＸをレジスタに格納し、クロック信号ＣＫＲの変化に応じてシリアルデータＤＸを出力するＦＩＦＯ４と、シリアルデータＤＸの終端の検出からアイドル信号ＩＳの出力が停止されるまでＦＩＦＯ４を入力禁止状態にするホールド信号ＨＳを出力するデータ保護回路９ａとを備える。
【００１０】
データ保護回路９ａは、シリアルデータＤＸの終端を検出しデータエンド信号ＥＳを出力するデータエンド検出回路６と、データエンド信号ＥＳが出力されるタイミングからアイドル信号ＩＳの出力が停止するタイミングまでホールド信号ＨＳを出力するホールド制御回路７とを備える。
【００１１】
差動レシーバ１の第１の入力端子は信号入力端子５１に、第２の入力端子は信号入力端子５２にそれぞれ電気的に接続される。また、アイドル検出回路の第１の入力端子は信号入力端子５１に、第２の入力端子は信号入力端子５２にそれぞれ電気的に接続される。差動レシーバ１の出力側はトラッキング回路３の第１の入力側に電気的に接続される。トラッキング回路３の第１の出力側はＦＩＦＯ４の入力側及びデータエンド回路の入力側にそれぞれ電気的に接続される。トラッキング回路３の第２の出力側はＦＩＦＯ４のライト制御端子に電気的に接続される。位相同期発振器２の出力側はトラッキング回路３の第２の入力側及びＦＩＦＯ４のリード制御端子にそれぞれ電気的に接続される。データエンド回路６の出力側はホールド制御回路７の第１の入力側に電気的に接続される。アイドル検出回路５の出力側はホールド制御回路の第２の入力側に電気的に接続される。ホールド制御回路７の出力側はＦＩＦＯ４のホールド端子に電気的に接続される。ＦＩＦＯ４の出力側は出力端子５３に電気的に接続される。
【００１２】
本発明の第１の実施の形態に係るシリアルデータ受信回路１０ａの動作を、図２を用いて説明する。ただし、図２（ａ）に示すように、ここで用いるシリアルデータＤＸは、スタートデータＳＹ１、受信情報ＤＡＴＡ１、及びエンドデータＥＰ１を含むパケットデータＰＤ１である。スタートデータＳＹ１とは、データの読出し開始位置を指定するデータであり、エンドデータＥＰ１は、データの読出し終了位置を指定するデータである。スタートデータＳＹ１、受信情報ＤＡＴＡ１、エンドデータＥＰ１は互いに逆相となる第１の信号Ｓ１及び第２の信号Ｓ２からなる信号群のことを意味している。互いに逆相となる第１の信号Ｓ１と第２の信号Ｓ２は、差動状態で動作する信号のことを言う。ここでは、図２（ａ）で示すパケットデータＰＤ１は、信号群を時間軸に対して機能別に分類したものを模式的に表現したものである。また、パケットデータＰＤ１には冗長なデータが付加される可能性があるが、ここでは冗長なデータは付加されないとして説明する。
【００１３】
（イ）先ず、時刻ｔ１において、シリアルデータ受信回路１０ａは、互いに逆相の第１の信号Ｓ１と第２の信号Ｓ２からなる信号群である第１のパケットデータＰＤ１を受信する。第１の信号Ｓ１と第２の信号Ｓ２はそれぞれ差動レシーバ１の第１の入力端子と第２の入力端子に入力される。次に、差動レシーバ１は、出力端子から第１の信号Ｓ１と第２の信号Ｓ２の差動信号をシリアル受信データＲＸとして出力する。トラッキング回路３は、入力されたシリアル受信データＲＸによりクロック信号ＣＫＲをトラッキングしたクロック同期信号ＣＫＷと、クロック同期信号ＣＫＷに同期するシリアルデータＤＸを出力する。また、互いに逆相である第１の信号Ｓ１と第２の信号Ｓ２が入力されると、図２（ｂ）に示すように、アイドル検出回路５はローレベル信号を出力する。時刻ｔ１以降、第１のパケットデータＰＤ１の受信が終了するまでの間、ＦＩＦＯ４は、クロック同期信号ＣＫＷの変化に応じてライトアドレスポインタをカウントアップしながらシリアルデータＤＸを順にレジスタに格納する。また、ＦＩＦＯ４は、クロック信号ＣＫＲの変化に応じてリードアドレスポインタをカウントアップしながら、レジスタに格納されたデータを出力端子５３に出力する。
【００１４】
（ロ）次に、時刻ｔ２において、シリアルデータＲＸのエンドデータＥＰ１の受信が終了すると、データエンド検出回路６はデータエンド信号ＥＳを出力する。ただし、データエンド信号ＥＳは、図２（ｃ）に示すように、ワンショットパルス信号として説明している。ホールド制御回路７は、図２（ｅ）に示すように、データエンド信号ＥＳが出力されるタイミングでＦＩＦＯ４にホールド信号ＨＳを出力する。ＦＩＦＯ４は、ホールド信号ＨＳが入力されると入力禁止状態に移行し、ライトアドレスポインタの現状のカウント値を維持する。また、アイドル検出回路５はハイレベル信号となりアイドル信号ＩＳを出力する。
【００１５】
（ハ）次に、時刻ｔ３において、第２のパケットデータＰＤ２が入力されると、図２（ｂ）に示すように、アイドル検出回路５はアイドル信号ＩＳの出力を停止しローレベルとなる。アイドル検出回路５の出力がローレベルになると、ホールド制御回路７は、ホールド信号ＨＳの出力を停止し、ＦＩＦＯ４への入力禁止状態を解除する。
【００１６】
本発明の第１の実施の形態に係るシリアルデータ受信回路１０ａによれば、シリアル受信データＲＸにノイズが重畳することによりクロック同期信号ＣＫＷのクロック間隔が変化しても、ＦＩＦＯ４に格納されるシリアルデータＤＸとライトアドレスポインタ値の対応関係を維持することが可能となる。
【００１７】
（第２の実施の形態）
本発明の第２の実施の形態に係るシリアルデータ受信回路１０ｂのデータ保護回路９ｂは、図３に示すように、図１に示すホールド制御回路７をクロック制御回路８としている点で異なる。レジスタ保持制御部がＦＩＦＯ４のホールド端子に接続されいたのに対し、クロック制御回路８は、トラッキング回路３の第２の出力端子とＦＩＦＯ４のクロック端子との間に接続されている。
【００１８】
本発明の第２の実施の形態に係るシリアルデータ受信回路１０ｂの動作を図４を用いて説明する。
【００１９】
（イ）先ず、時刻ｔ１において、シリアルデータ受信回路１０ｂは、互いに逆相となる第１の信号Ｓ１と第２の信号Ｓ２からなる信号群である第１のパケットデータＰＤ１を受信する。第１の入力Ｓ１は第１の入力端子に、第２の信号Ｓ２は第２の入力端子に入力される。次に、差動レシーバ１は、出力端子から第１の信号Ｓ１と第２の信号Ｓ２の差動信号をシリアル受信データＲＸとして出力する。トラッキング回路３は、シリアル受信データＲＸによりクロック信号ＣＫＲをトラッキングしたクロック同期信号ＣＫＷ１と、クロック同期信号ＣＫＷ１に同期するシリアルデータＤＸを出力する。また、互いに逆相である第１の信号Ｓ１と第２の信号Ｓ２が入力されると、図４（ｂ）に示すように、アイドル検出回路５はローレベル信号を出力する。時刻ｔ１以降、第１のパケットデータＰＤ１の受信が終了するまでの間、クロック制御回路８は、図４（ｅ）に示すように、クロック同期信号ＣＫＷ１をそのまま第２のクロック同期信号ＣＫＷ２として出力する。ＦＩＦＯ４は、第２のクロック同期信号ＣＫＷ２の変化に応じてライトアドレスポインタをカウントアップしながらシリアルデータＤＸを順にレジスタに格納する。また、ＦＩＦＯ４は、クロック信号ＣＫＲの変化に応じてリードアドレスポインタをカウントアップしながら、レジスタに格納されたデータを出力端子５３に出力する。
【００２０】
（ロ）次に、時刻ｔ２において、シリアルデータＲＤのエンドデータＥＰ１の受信が終了すると、データエンド検出回路６はデータエンド信号ＥＳを出力する。ただし、データエンド信号ＥＳは、ワンショットパルス信号として説明している。クロック制御回路８は、データエンド信号ＥＳが出力されるタイミングで、図４（ｅ）に示すように、第２のクロック同期信号ＣＫＷ２の出力を停止する。第２のクロック同期信号ＣＫＷ２の出力が停止すると、ＦＩＦＯ４はライトアドレスポインタの現状のカウント値を維持する。また、アイドル検出回路５はハイレベルとなりアイドル信号ＩＳを出力する。
【００２１】
（ハ）次に、時刻ｔ３において、第２のパケットデータＰＤ２が入力されると、図４（ｂ）に示すように、アイドル検出回路５はアイドル信号ＩＳの出力を停止しローレベルとなる。アイドル検出回路５の出力がローレベルになると、クロック制御回路８は再び第２のクロック同期信号を出力する。
【００２２】
本発明の第２の実施の形態に係るシリアルデータ受信回路１０ｂによれば、シリアル受信データＲＸにノイズが重畳することによりクロック同期信号ＣＫＷ１のクロック間隔が変化しても、ＦＩＦＯ４に格納されるシリアルデータとライトアドレスポインタ値の対応関係を維持することが可能となる。
【００２３】
（その他の実施の形態）
上記のように、本発明は第１〜第２の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【００２４】
既に述べた第１及び第２の実施の形態の説明においては、位相同期発振器２はＰＬＬを用いることが好適であるが、安定した位相が得られる発振源であればこれに限定されない。
【００２５】
また、図１及び図３で示すＦＩＦＯ４は、先入れ先出しメモリであるとして説明しているが、ライトアドレス及びリードアドレスを別々に且つ同時に制御可能なメモリを用いることも可能である。
【００２６】
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【００２７】
【発明の効果】
本発明によれば、シリアル受信データにノイズが重畳することによりクロック同期信号ＣＫＷのクロック間隔が変化しても、ＦＩＦＯに格納されるシリアルデータとライトアドレスポインタ値の対応関係を維持することが可能なシリアルデータ受信回路及び半導体集積回路を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係るシリアルデータ受信回路を説明する図である。
【図２】本発明の第１の実施の形態に係るシリアルデータ受信回路の動作タイミングチャートを説明する図である。
【図３】本発明の第２の実施の形態に係るシリアルデータ受信回路を説明する図である。
【図４】本発明の第３の実施の形態に係るシリアルデータ受信回路を説明する図である。
【図５】従来のシリアルデータ受信回路について説明する図である。
【図６】従来のシリアルデータ受信回路の動作タイミングチャートを説明する図である。
【符号の説明】
１，２０１…差動レシーバ
２，２０２…位相同期発振器
３，２０３…トラッキング回路
４…メモリ
５…アイドル検出回路
６…データエンド検出回路
７…ホールド制御回路
８…クロック制御回路
１０ａ，１０ｂ…シリアルデータ受信回路
ＣＫＲ…クロック信号
ＣＫＷ…クロック同期信号
ＤＸ…シリアルデータ
ＥＳ…データエンド信号
ＨＳ…ホールド信号
ＩＳ…アイドル信号
ＲＸ…シリアル受信データ
Ｓ１…第１の信号
Ｓ２…第２の信号
【図１】
2004104352.tif 000003
【図２】
2004104352.tif 000004
【図３】
2004104352.tif 000005
【図４】
2004104352.tif 000006
【図５】
2004104352.tif 000007
【図６】
2004104352.tif 000008
【手続補正書】
【提出日】平成15年10月30日(2003.10.30)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
互いに逆相となる第１及び第２の信号を入力し、前記第１及び第２の信号の差動出力をシリアル受信データとして出力する差動レシーバと、
クロック信号を発生する位相同期発振器と、
前記シリアル受信データ及びクロック信号を入力し、前記クロック信号を前記シリアル受信データによりトラッキングしたクロック同期信号、及び前記クロック同期信号に同期するシリアルデータを出力するトラッキング回路と、
前記第１及び第２の信号を入力し、これらのアイドル期間を検出して、アイドル信号を出力するアイドル検出回路と、
前記クロック同期信号の変化に応じて前記シリアルデータを格納し、前記クロック信号の変化に応じて前記格納されたデータを出力し、ホールド信号に基づいて前記格納を停止するメモリと、　前記アイドル信号を入力して前記ホールド信号を生成し、前記メモリに出力するデータ保護回路と、
を有することを特徴とするシリアルデータ受信回路。
【請求項２】
前記データ保護回路は、
前記クロック同期信号に同期するシリアルデータである同期シリアルデータを入力して前記同期シリアルデータの終端を検出し、データエンド信号を出力するデータエンド検出回路と、
前記アイドル信号及び前記データエンド信号を入力し、データエンド信号が出力されてから前記アイドル信号に基づいて次のデータが検知されるまでの期間前記ホールド信号を出力するホールド制御回路と、
を有することを特徴とする請求項１記載のシリアルデータ受信回路。
【請求項３】
互いに逆相となる第１及び第２の信号の差動出力をシリアル受信データとして出力する差動レシーバと、
クロック信号を出力する位相同期発振器と、
前記クロック信号を前記シリアル受信データによりトラッキングしたクロック同期信号、及び前記クロック同期信号に同期するシリアルデータを出力するトラッキング回路と、
前記第１及び第２の信号のアイドル期間を検出して、アイドル信号を出力するアイドル検出回路と、
前記クロック同期信号が入力され、前記クロック同期信号の変化に応じて前記シリアルデータをレジスタに格納し、前記クロック信号の変化に応じて前記格納されたデータを出力するメモリと、
前記クロック同期信号及び前記アイドル信号を入力し、前記メモリに前記クロック同期信号を供給し、このアイドル信号に基づいて前記クロック同期信号を前記メモリに供給することを停止するデータ保護回路と、
を有することを特徴とするシリアルデータ受信回路。
【請求項４】
前記アイドル検出回路は、前記第１及び第２の信号が同位相になるとアイドル信号を出力することを特徴とする請求項１または３のいずれか一項に記載のシリアルデータ受信回路。
【請求項５】
前記データ保護回路は、
同期シリアルデータを入力して前記シリアルデータの終端を検出し、データエンド信号を出力するデータエンド検出回路と、
前記アイドル信号及び前記データエンド信号を入力し、データエンド信号が出力されてから前記アイドル信号に基づいて次のデータが検知されるまでの期間前記クロック同期信号を前記メモリに供給することを停止するクロック制御回路と、
を有することを特徴とする請求項３記載のシリアルデータ受信回路。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正の内容】
【０００６】
【課題を解決するための手段】
上記目的を達成するために、本発明の特徴は、互いに逆相となる第１及び第２の信号を入力し、前記第１及び第２の信号の差動出力をシリアル受信データとして出力する差動レシーバと、クロック信号を発生する位相同期発振器と、前記シリアル受信データ及びクロック信号を入力し、前記クロック信号を前記シリアル受信データによりトラッキングしたクロック同期信号、及び前記クロック同期信号に同期するシリアルデータを出力するトラッキング回路と、前記第１及び第２の信号を入力し、これらのアイドル期間を検出して、アイドル信号を出力するアイドル検出回路と、前記クロック同期信号の変化に応じて前記シリアルデータを格納し、前記クロック信号の変化に応じて前記格納されたデータを出力し、ホールド信号に基づいて前記格納を停止するメモリと、前記アイドル信号を入力して前記ホールド信号を生成し、前記メモリに出力するデータ保護回路と、を有することを要旨とする。