(57)【要約】【課題】製造中における静電放電破壊保護をなすとともに、電蝕の問題を回避しつつ、製造後の電子装置の通常使用中において消費電力を極力抑える。【解決手段】各画素１２を指定する行及び列アドレスライン１８，２０が配列された画素１２のアレイを有する電子装置１０。各アドレスラインは、放電回路３８を介し放電ライン３０，３２に接続される。この回路は、アドレスラインが第１放電ラインの電位より低い電位にあるときにアドレスラインと第１放電ライン３０との間において電荷の通過を、アドレスラインが第２放電ラインの電位より高い電位にあるときにアドレスラインと第２放電ライン３２との間における電荷の通過を許容する。放電エレメントは、装置の通常動作において電気的フローティング状態とされる構成、或いは、装置の通常動作において生じる放電デバイスの漏れ電流を周辺回路において使用可能なように導通させる導電路を有する。【選択図】  図１
2004246202.tif 000002
【特許請求の範囲】
【請求項１】
各々がスイッチング素子を有し基板上に行列配置にて設けられた画素のアレイと、各画素をアドレス指定するための複数の行及び列アドレスラインとを有する電子装置であって、
当該行及び列アドレスラインの各々は、第１放電デバイスを介して第１放電エレメントに接続され、第２放電デバイスを介して第２放電エレメントに接続され、
前記第１放電デバイスは、前記アドレスラインが前記第１放電エレメントの電位を下回る電位にあるときに前記アドレスラインと前記第１放電エレメントとの間の電荷の通過を許容し、
前記第２放電デバイスは、前記アドレスラインが前記第２放電エレメントの電位を上回る電位にあるときに前記アドレスラインと前記第２放電エレメントとの間の電荷の通過を許容し、
前記第１及び第２放電エレメントの少なくとも一方は、当該電子装置の通常動作において電気的フローティング状態とされる構成を有する、
電子装置。
【請求項２】
請求項１に記載の装置であって、前記第１放電エレメントは、前記行及び列アドレスラインがそれぞれの第１放電デバイスを介して接続される少なくとも１つの導電路を有し、当該導電路は、前記画素アレイの周辺近傍に配されている、電子装置。
【請求項３】
請求項１又は２に記載の装置であって、前記第２放電エレメントは、前記行及び列アドレスラインがそれぞれの第２放電デバイスを介して接続される少なくとも１つの導電路を有し、当該導電路は、前記画素アレイの周辺近傍に配されている、電子装置。
【請求項４】
請求項２又は３に記載の装置であって、前記導電路は、前記画素アレイの周囲を囲むように延在している、電子装置。
【請求項５】
請求項１ないし４のうちいずれか１つに記載の装置であって、各放電デバイスは、少なくとも１つの単方向導電性素子を有する、電子装置。
【請求項６】
請求項１ないし５のうちいずれか１つに記載の装置であって、前記第１放電エレメントと前記第２放電エレメントとの間に一時的短絡回路が設けられている、電子装置。
【請求項７】
請求項６に記載の装置であって、前記短絡回路は、当該電子装置の動作前に切断される、電子装置。
【請求項８】
請求項１ないし７のうちいずれか１つに記載の装置であって、前記第１放電エレメントと前記第２放電エレメントとの間に、周辺回路の組込後及び／又は当該電子装置の通常動作時は当該エレメント間を電気的に絶縁するとともに周辺回路の組込完了前及び／又は当該通常動作時以外は当該エレメント間における電荷の通過を許容する電気的絶縁／伝導手段が設けられている、電子装置。
【請求項９】
請求項８に記載の装置であって、前記電気的絶縁／伝導手段は、周辺回路の組込後及び／又は当該電子装置の通常動作時にオフとされて前記第１放電エレメントと前記第２放電エレメントとの間に高インピーダンスを呈するとともに周辺回路の組込完了前及び／又は当該通常動作時以外はオンとされて前記第１放電エレメントと前記第２放電エレメントとの間を導通させることの可能なスイッチング素子を有する、電子装置。
【請求項１０】
請求項９に記載の装置であって、前記スイッチング素子は、前記第１放電エレメントと前記第２放電エレメントとにそれぞれ接続される２つの入出力電極と制御電極とを有するトランジスタにより構成され、前記電気的絶縁／伝導手段は、前記制御電極と前記入出力電極の一方又は前記第２放電エレメントとの間に結合する抵抗性要素と、周辺回路の組込完了前及び／又は当該電子装置の通常動作時以外は前記第１放電エレメントと前記第２放電エレメント間に生じた電圧に基づき前記抵抗性要素を介して前記制御電極に前記トランジスタをオンとする電圧を供給する一方周辺回路の組込後及び／又は当該通常動作時は前記制御電極に前記トランジスタをオフとする電圧を供給するよう構成された回路部とをさらに有する、電子装置。
【請求項１１】
請求項１０に記載の装置であって、前記回路部は、当該通常動作時において前記制御電極と前記入出力電極の他方又は前記第１放電エレメントとの間を短絡する接続部を有する、電子装置。
【請求項１２】
各々がスイッチング素子を有し基板上に行列配置にて設けられた画素のアレイと、各画素をアドレス指定するための複数の行及び列アドレスラインとを有する電子装置であって、
当該行及び列アドレスラインの各々は、第１放電デバイスを介して第１放電エレメントに接続され、第２放電デバイスを介して第２放電エレメントに接続され、
前記第１放電デバイスは、前記アドレスラインが前記第１放電エレメントの電位を下回る電位にあるときに前記アドレスラインと前記第１放電エレメントとの間の電荷の通過を許容し、
前記第２放電デバイスは、前記アドレスラインが前記第２放電エレメントの電位を上回る電位にあるときに前記アドレスラインと前記第２放電エレメントとの間の電荷の通過を許容し、
前記第１及び第２放電エレメントの少なくとも一方は、当該電子装置の通常動作において生じる前記放電デバイスの漏れ電流を当該画素アレイの周辺回路において使用可能なように導通させる導電路を有する、
電子装置。
【請求項１３】
請求項１２に記載の装置であって、前記導電路は、前記第２放電エレメントと前記列アドレスラインに信号を供給する駆動回路の給電ラインとの間を接続している、電子装置。
【請求項１４】
請求項１ないし１３のうちいずれか１つに記載の電子装置であって、前記行及び列アドレスライン以外の少なくとも１つの導電性ラインも、前記第１放電デバイスを介して前記第１又は第２放電エレメントに接続される、電子装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、画素のアレイを有する電子機器の静電放電保護に関する。本発明は特に、低消費電力の要求される機器に用いられる表示装置に好適な静電放電保護回路及びこのような保護の講じられた表示装置に関する。
【０００２】
【従来の技術】
静電放電（Ｅｌｅｃｔｒｏｓｔａｔｉｃ  ｄｉｓｃｈａｒｇｅ：ＥＳＤ）破壊は、金属酸化物半導体（ＭＯＳ）構造体のような半導体装置の製造において生じてしまう、よく知られた現象である。特に、ＥＳＤ破壊は、ゲート絶縁層の破壊、閾値電圧の大幅なシフト及びトランジスタ電極間の大きな漏れ電流をもたらすことになる。
【０００３】
ＥＳＤ破壊は、画素形成される機器において画素スイッチング素子を担うもののような薄膜トランジスタ（ＴＦＴ）のアレイを用いた機器の製造において特有の問題であると認識されている。これらトランジスタのアレイは、例えばアクティブマトリクス液晶ディスプレイその他のアクティブマトリクス表示装置の他、放射線画像形成ディテクタのような検出アレイ機器にも用いられる。製造の間、大量の電荷が当該ＴＦＴのソース及びドレイン電極に形成されることがある。特に、当該アレイにおいて個々の画素をアドレス指定するのに用いられる行及び列導電体は、静電電荷を取り込みその後に当該ＴＦＴ電極に伝搬することを可能にする長い導電体とされている。
【０００４】
この静電電荷によって、ゲート絶縁層の破壊をもたらし、ゲート電極とソース電極との間又はゲート電極とドレイン電極との間の電圧差が生じ、もってＴＦＴの閾値電圧をシフトさせてしまうこともある。
【０００５】
かかるＥＳＤ破壊の問題は、ＴＦＴアレイデバイスに限らず、例えば薄膜ダイオードのような２端子デバイスその他の非線形デバイスなどの代替可能な種類のスイッチング素子を用いたアレイデバイスにも認識されるものである。
【０００６】
ＥＳＤ破壊を回避する必要性は広く認識されるものであり、種々のアプローチが幾つも開発されている。一例として、個々のＴＦＴのソースライン及びゲートラインの全てを共に結合する、当該ＴＦＴアレイを囲む短絡導線を用いるものがある。かかる短絡ラインは、ゲート及びソースラインと同時に製造されるので、当該製造工程中においてゲート及びソース電極を同電位に保つことになる。これにより、トランジスタの電極間において電圧差が生じるのを回避し、もってそのＴＦＴデバイス内のＥＳＤ破壊を防止している。
【０００７】
しかしながら、かかる短絡ラインは、当該スイッチングアレイを用いることができるようになる前に除去されなければならない。これには、切断処理が必要であり、追加の処理工程を招くとともに、当該切断処理から周辺回路をＴＦＴアレイに接続するまでの間はＥＳＤ保護ができなくなってしまうことになる。
【０００８】
機器の動作中においても存在箇所をそのままとしたＥＳＤ破壊保護回路（サージ保護回路）を提供することも知られている（例えば、特許文献１）。
【０００９】
【特許文献１】
特開平１１−１１９２５６号公報（＊１段落番号［００１９］ないし［００２１］及び図９、並びに＊２段落番号［００２９］ないし［００６０］及び図１）
【００１０】
このような保護回路は、通常、電圧差がある基準を超過したときに放電エレメント（基準電位線）と行又は列ライン（走査線又は信号線）との間に電荷が流れることを許容する。こうした保護回路の問題は、当該機器に見積もられる全電力のうちかなりの割合分を消費してしまう可能性がある、ということである。例えば、低電力アクティブマトリクスＬＣＤの用途においては、見積もられる全表示電力の５０％を超える電力をその保護回路が消費してしまう可能性がある。したがって、かかる保護回路は、ＴＦＴアレイの製造中の他に周辺回路の接続中にも保護をなすことができるが、容認できないほど多大な消費電力を、その製造された装置の動作中にかけてしまうことになる。
【００１１】
この文献には、当該放電エレメントに所定の電圧を供給することにより、その装置の通常動作中における保護回路自身の電力消費を抑制する手法も開示されている（＊２）。しかしながら、依然としてその電力消費抑制効果は不十分である。特に、低消費電力であることが製品の品質として極めて重要視されているような、例えば、限られたバッテリー容量で長時間動作することの要求される携帯機器などに用いられる表示装置においては、なお一層の電力消費抑制効果の向上が求められる。このようなタイプの表示装置では、一見して僅かな電力の浪費と思われるものでも、深刻な製品品質上の欠陥とみなされかねない。故に、少しでも無駄な消費電力を省きたいものである。
【００１２】
また、上記文献に記載の技術においては、当該放電エレメントへの電圧供給のために、電源又は電圧供給元からその放電エレメントへと接続する給電用導電線を設ける必要がある。かかる導電線は、一定の値の固定電圧が印加されるとともに、アレイ基板の外縁側から表示領域寄りの放電エレメントへと延びるものであり、経験上電蝕が生じやすいと推察される。
【００１３】
【発明が解決しようとする課題】
本発明は、上述した点に鑑みてなされたものであり、ＴＦＴアレイの製造中にも周辺回路の組み込み中にも静電放電破壊保護をなすとともに、製造後の電子装置の通常使用中において消費電力を極力抑えることのできる静電放電保護回路及びこれを有する電子装置を提供することを主たる目的としている。
【００１４】
本発明はまた、上述したような電蝕の問題を回避することのできる静電放電保護回路及びこれを有する電子装置を提供することも目的としている。
【００１５】
【課題を解決するための手段】
上記目的を達成するため、本発明の一態様は、各々がスイッチング素子を有し基板上に行列配置にて設けられた画素のアレイと、各画素をアドレス指定するための複数の行及び列アドレスラインとを有する電子装置であって、当該行及び列アドレスラインの各々は、第１放電デバイスを介して第１放電エレメントに接続され、第２放電デバイスを介して第２放電エレメントに接続され、前記第１放電デバイスは、前記アドレスラインが前記第１放電エレメントの電位を下回る電位にあるときに前記アドレスラインと前記第１放電エレメントとの間の電荷の通過を許容し、前記第２放電デバイスは、前記アドレスラインが前記第２放電エレメントの電位を上回る電位にあるときに前記アドレスラインと前記第２放電エレメントとの間の電荷の通過を許容し、前記第１及び第２放電エレメントの少なくとも一方は、当該電子装置の通常動作において電気的フローティング状態とされる構成を有する、電子装置としている。
【００１６】
各行及び列には、２つの放電エレメントが連係づけられている。その１つは、当該行又は列アドレスラインにおける電圧を上昇させる静電電荷を放電させるのに用いられ、他の１つは、当該行又は列アドレスラインにおける電圧を下降させる静電電荷を放電させるのに用いられる。製造された装置の動作中においてこの２つの放電エレメントの少なくとも一方を電気的フローティングにことによって、当該放電エレメントに結合された放電デバイスが多量の漏れ電流を伴って動作するのを回避することができることが判明された。特に注目すべきは、当該装置の動作中において、行及び列アドレスラインに供給される通常の全動作電圧に対し、放電デバイスの全てが逆バイアスされるよう当該放電エレメントに電圧を供給する形態よりも相当に消費電極が削減されることが分かったのである。しかも、この構成は、別の給電ラインから固定電圧を放電エレメントに供給するための導線を必要としないので、そのような導線の電蝕の問題を生じることがなく極めて好ましいのである。
【００１７】
この態様において、前記第１放電エレメントは、前記行及び列アドレスラインがそれぞれの第１放電デバイスを介して接続される少なくとも１つの導電路を有し、当該導電路は、前記画素アレイの周辺近傍に配されているものとしたり、前記第２放電エレメントは、前記行及び列アドレスラインがそれぞれの第２放電デバイスを介して接続される少なくとも１つの導電路を有し、当該導電路は、前記画素アレイの周辺近傍に配されているものとすることができ、好ましいのは全ての行及び列アドレスラインを当該導電路に結合することである。また、これらに加えて前記導電路は、前記画素アレイの周囲を囲むように延在しているものとすることもできる。これによれば、簡単にして効果的な導電路パターンを形成することが可能となる。
【００１８】
また、各放電デバイスは、少なくとも１つの単方向導電性素子を有するものとされうる。ここでの単方向導電性素子は、代表的にダイオード接続トランジスタとすることができる。当該電子装置の製造の間、放電エレメントには外部電圧が供給されず、有効なダイオードのオン電圧を超えるのに十分な高い電圧のチャージをもたらす静電電荷がダイオード接続トランジスタの順方向バイアスを奏することになるので、一方又は他方の放電エレメントに電荷が放散することが可能となる。但し、当該電子装置の動作中は、かかる静電電荷による高電圧は生じないので、ダイオード接続トランジスタが多量の漏れ電流を伴うような動作が防止される。
【００１９】
当該電子装置の製造中は、かかる２つの放電エレメントを共通接続するのが好ましい。これは、第１放電エレメントと第２放電エレメントとの間の一時短絡回路によってなされ、製造された電子装置の動作前に切断するようにすることができる。或いは、前記第１放電エレメントと前記第２放電エレメントとの間に、周辺回路の組込後及び／又は当該電子装置の通常動作時は当該エレメント間を電気的に絶縁するとともに周辺回路の組込完了前及び／又は当該通常動作時以外は当該エレメント間における電荷の通過を許容する電気的絶縁／伝導手段が設けられるようにしてもよい。これにより、当該一時短絡回路が切断された場合にも、またそのような切断工程を必要とすることなく、当該電子装置の静電放電保護と通常動作時の放電デバイスの漏れ電流抑制を果たすことができる。ここで、第１放電エレメントと第２放電エレメントとの間にダイオードラダーを設けてもよい。このダイオードラダーは、供給電圧が放電エレメントに印加されたときに当該装置の動作中にダイオードラダーがその場所に残っていても少しの電力消費しか生じないような十分高い抵抗を有することになる。
【００２０】
かかるダイオードラダーの如き構成によるもの以外にも、前記電気的絶縁／伝導手段は、周辺回路の組込後及び／又は当該電子装置の通常動作時にオフとされて前記第１放電エレメントと前記第２放電エレメントとの間に高インピーダンスを呈するとともに周辺回路の組込完了前及び／又は当該通常動作時以外はオンとされて前記第１放電エレメントと前記第２放電エレメントとの間を導通させることの可能なスイッチング素子を有するものとする構成もあり、さらに発展した形として、前記スイッチング素子は、前記第１放電エレメントと前記第２放電エレメントとにそれぞれ接続される２つの入出力電極と制御電極とを有するトランジスタにより構成され、前記電気的絶縁／伝導手段は、前記制御電極と前記入出力電極の一方又は前記第２放電エレメントとの間に結合する抵抗性要素と、周辺回路の組込完了前及び／又は当該電子装置の通常動作時以外は前記第１放電エレメントと前記第２放電エレメント間に生じた電圧に基づき前記抵抗性要素を介して前記制御電極に前記トランジスタをオンとする電圧を供給する一方周辺回路の組込後及び／又は当該通常動作時は前記制御電極に前記トランジスタをオフとする電圧を供給するよう構成された回路部とをさらに有するものとしてもよい。これによれば、当該絶縁／伝導手段を比較的簡単な回路構成で実現可能となる。そしてさらに簡単な構成の１つとして、前記回路部は、当該通常動作時において前記制御電極と前記入出力電極の他方又は前記第１放電エレメントとの間を短絡する接続部を有するものも可能である。
【００２１】
また、上記目的を達成するため、本発明の他の態様は、各々がスイッチング素子を有し基板上に行列配置にて設けられた画素のアレイと、各画素をアドレス指定するための複数の行及び列アドレスラインとを有する電子装置であって、当該行及び列アドレスラインの各々は、第１放電デバイスを介して第１放電エレメントに接続され、第２放電デバイスを介して第２放電エレメントに接続され、前記第１放電デバイスは、前記アドレスラインが前記第１放電エレメントの電位を下回る電位にあるときに前記アドレスラインと前記第１放電エレメントとの間の電荷の通過を許容し、前記第２放電デバイスは、前記アドレスラインが前記第２放電エレメントの電位を上回る電位にあるときに前記アドレスラインと前記第２放電エレメントとの間の電荷の通過を許容し、前記第１及び第２放電エレメントの少なくとも一方は、当該電子装置の通常動作において生じる前記放電デバイスの漏れ電流を当該画素アレイの周辺回路において使用可能なように導通させる導電路を有するものとしている。
【００２２】
こうすることにより、放電デバイスで生じた漏れ電流を有効活用することができるので、当該電子装置の通常動作における消費電力を削減することに貢献することができる。また、この構成は、給電電圧を放電エレメントに供給するための導電路を必要とするが、この導電路は比較的低電圧を供給するものに留めることが可能なので、上述したような電蝕の問題は軽減される。
【００２３】
この態様における１つの具体例として、前記導電路は、前記第２放電エレメントと前記列アドレスラインに信号を供給する駆動回路の給電ラインとの間を接続しているものとすることができる。当該通常動作において、行アドレスラインの電位が列アドレスラインへの信号供給駆動回路の電源電圧よりも大きくなる場合に、第２放電デバイスに順方向電圧がかかり、漏れ電流を生じうる。この漏れ電流を当該導電路を通じて当該駆動回路の電源すなわち駆動エネルギーに使うことを実現しているのである。
【００２４】
なお、上記態様において、前記行及び列アドレスライン以外の少なくとも１つの導電性ラインも、前記第１放電デバイスを介して前記第１又は第２放電エレメントに接続されるものとしてもよいことは勿論である。かかる導電性ラインの中には、液晶表示装置などで用いられるようないわゆる蓄積キャパシタ接続ラインや共通電極接続ラインなどの補助的ラインが含まれる。
【００２５】
本発明の装置の代表的なものとして液晶ディスプレイがある。
【００２６】
本発明は、ＴＦＴを含む画素を有する画素形成装置に特に有益であるが、例えば薄膜ダイオード素子などの２端子非線形デバイスのような代替可能な種類のスイッチングエレメントを用いたアレイ装置にも適用可能である。
【００２７】
【発明の実施の形態】
以下、上記態様を含む本発明の実施の形態を、添付図面を参照しつつ実施例に基づいて詳しく説明する。
【００２８】
なお、図は、概略的なものであって一律の尺度で描かれていない。図面を通して同等又は同様の部分を示すのに同一の符号を用いている。
【００２９】
図１は、行１４と列１６とに配列された画素１２のアレイを有する液晶表示装置などの電子装置１０を示している。各行１４の画素は、共通の行導電体１８を共有し、各列１６の画素は、共通の列導電体２０を共有している。したがって、各画素１２は、行及び列導電体１８，２０の独自の組み合わせに連係付けられ、個々の画素がアドレス指定されることを可能にしている。
【００３０】
図１に概略的に示されるように、各画素１２は、駆動トランジスタ２２及び画素電極２４を有する。各画素の駆動トランジスタ２２のゲートは、対応する行導電体１８に接続される。この態様において、行導電体１８に供給される信号は、当該画素トランジスタ２２をオン又はオフすることを可能にする。駆動トランジスタ２２がオンとされると、列導電体２０と画素電極２４との間に電流が流れることが可能となる。
【００３１】
上述した構造は、慣例的なものであり、色々なタイプの電子装置にこうした構造を採用することができる。例えば、かかる電子装置には、画素電極２４を液晶材料の層の対応する一部分を変調するのに用いるアクティブマトリクス型液晶表示装置や、電気泳動表示装置又はトランジスタをＬＥＤ表示エレメントを通じる電流を制御するのに用いるアクティブマトリクス型ＬＥＤ表示装置などの他のアクティブマトリクス型表示装置が含まれる。或いは、当該電子装置には、画素電極２４がフォトダイオードその他の光感応部材の受光電極を有しうる放射線画像形成装置のような検出アレイ装置が含まれる。それぞれの適用例において、各画素がキャパシタなどの付加的な構成要素を有するものとしてよく、図１に示したものは概略的なものに過ぎない。
【００３２】
本発明は、トランジスタ、特に薄膜トランジスタのような能動型のスイッチング素子のアレイが共通の基板に作られる全てのタイプの装置に関連する。この理由として、各画素１２の各々が駆動トランジスタ２２及び画素電極２４として単純に表されるが、他の種類のスイッチングエレメントも用いることができることを認識すべきからである。
【００３３】
上述したように、このタイプのアレイ装置の製造においては、静電電荷が行及び列導電体１８，２０に蓄積ないし発生することが可能となるときに問題が生じる。これは、かかる電荷が駆動トランジスタ２２を形成する層に破壊を引き起こすことがあるからである。
【００３４】
本発明によれば、各行及び列導電体１８，２０は、画素アレイの周囲を取り囲んで延びる導電性ラインの形態の一対の放電エレメント３０，３２に結合される。行及び列導電体１８，２０は、それぞれ、第１放電デバイス３４を介して第１放電ライン３０に結合され、第２放電デバイス３６を介して第２放電ライン３２に結合される。
【００３５】
各放電デバイス３４，３６は、ダイオードの様な特性を呈し、したがって行又は列導電体１８，２０とこれに対応する放電ライン３０，３２との間の電圧がターンオン閾値を超えたときに電荷の導通を可能とする。
【００３６】
図２は、図１において任意の一対の放電エレメント接続部分を丸で囲んだ領域３８をより詳しく示している。他の対の放電エレメントも、同様にそれぞれ対応する行及び列導電体と関連付けられている。
【００３７】
図２の左側に示されるように、第１放電デバイス３４は、駆動トランジスタ２２に必要とされるようなものと同じトランジスタ形成処理工程を用いて形成される薄膜トランジスタ４０を有する。トランジスタ４０のドレインは、第１放電ライン３０に接続され、ソースは行導電体１８に接続される。このドレインは、ゲートに結合されており、ダイオードと同様の動作特性を呈するようにされている。換言すれば、ドレインの電圧がソースの電圧を十分上回るレベルである場合に、トランジスタ４０は導通する。この態様において、第１放電デバイス３４は、行導電体１８が第１放電ライン３０の電位を十分下回る電位すなわち少なくとも当該ダイオード接続トランジスタのターンオン電圧だけ下がった電位にあるときに導通する。
【００３８】
第２放電デバイス３６も、そのゲート及びドレインが行導電体１８において共通結合されたトランジスタ４２を有し、上記トランジスタ形成処理工程により形成される。この第２トランジスタ４２は、行導電体１８が第２放電ライン３２の電位より十分に高い電位にあるときに導通する。図２の右側には、ダイオード接続トランジスタを等価ダイオード４４として表す、この放電エレメント接続部分の等価回路を示している。
【００３９】
個々の行又は列導電体１８，２０に静電電荷が蓄積ないし発生すると、当該導電体の電位が（その他の行及び列導電体の電位に対し）チャージされ、放電ライン３０，３２の一方へその過剰な電荷が放散又は消散するよう放電デバイス３４，３６のうちの一方が導通することになる。放電ライン３０，３２間が単にフローティング状態であると、それぞれの行及び列導電体１８，２０の電圧に差ができてしまうので、これを回避するために、放電ライン３０，３２は、何らかの形態で連結されてることが望ましい。
【００４０】
１つの実現例として、２つの放電ライン３０，３２を電気的に接続するものがある。これは、図３に示される等価回路を呈する。
【００４１】
この場合、行導電体１８の電圧変化は、ただ単に共有放電ライン４５に影響を与えるのではない。ここでは放電デバイス３４，３６が他の行や列の導体と連結されており、それらが導通しているので、共有放電ライン４５は、常に全ての行及び列導電体１８，２０に呈する電圧のほぼ平均に保つことになる。但し、図３に示されるような単一の放電ライン４５を使用（残存）したままでいると、当該電子装置の通常動作時に高い消費電力を招来することになる。通常動作中は、行導電体１８における電圧は駆動トランジスタ２２の最大ゲート電圧と最小ゲート電圧との間で変化し、また列導電体２０における電圧は駆動トランジスタ２２の最大ソース電圧と最小ソース電圧との間で変化することになる。この結果、画素の通常動作によって、放電デバイスに幾分かの電流が流れ、無駄な電力消費が伴うことになる。
【００４２】
本発明は、当該アレイの製造中においてＥＳＤ破壊保護がなされることを可能とするだけでなく、当該電子装置の使用中には当該保護回路の電力消費を格段に減らすことも可能とするものである。そのために、当該電子装置の動作中においては、放電ライン３０，３２に所定の固定電圧を印加するのではなく、それぞれを電気的フローティング状態にしている。このことは、放電ライン３０，３２に対し、行及び列導電体１８，２０以外には何らこの放電ライン３０，３２に電圧を供給する手段を擁しない、すなわち行及び列導電体１８，２０からの信号による以外は電位の付与がないことを意味する。これを具体的に実現するため、図１に示されるように、放電ライン３０，３２を、放電デバイス３４，３６を介して行列導電体１８，２０に結合する以外は、画素アレイを取り囲むよう（本例ではリング状に）延在させるだけでどこにも接続しないようにしている。
【００４３】
本発明者らは、当該電子装置の動作中において、放電デバイス３４，３６が導通しないようこれらに逆バイアスをかけるよう（又はこれに近い状態にするよう）放電ライン３０，３２に所定の固定電圧を印加するよりも、このように放電ライン３０，３２をフローティングにしておく方が放電デバイス３４，３６の消費電力が減ることを見出した。しかも、放電ライン３０，３２に電圧を供給する手段として別の何らかの給電ラインから放電ライン３０，３２へ結合するための導線を必要としないので、先述したような、かかる導線の電蝕を防止することにもなって好都合であることを判明せしめたのである。なお、ここで触れた放電ライン３０，３２に所定の固定電圧を印加する手法は、本出願の先願である英国特許出願第０１１９２９９．６号明細書に記載されている。
【００４４】
他にも、当該導線をなくしたことにより、放電ライン３０，３２その他の配線レイアウトが容易になるという効果もある。また、当該電子装置の通常動作中において放電ライン３０，３２に呈される平均的電圧は低い値となることが見込めるので、何らかの原因で放電デバイス３４，３６が破壊し放電ライン３０，３２が行又は列導電体１８，２０と短絡しても、いわゆる線欠陥による表示画像品質の極端な悪化を抑えることが可能となる、という効果も期待することができる。
【００４５】
また、本例においては、放電ラインを、画素アレイを完全に取り囲む連続した環状の導電路としたことにより、簡単にして効率的かつ効果的に放電ラインのパターンを形成することができるという利点も奏している。
【００４６】
上述したように、放電ライン３０，３２は、当該アレイの製造中においてＥＳＤ保護を改善するよう共通接続するのが望ましいが、かかる接続は、当該電子装置が用いられようとするときには存続しておかない方がよい。
【００４７】
図４に示したように、一時的短絡回路６０は、放電ライン３０，３２間に設けられ、この２つの放電ラインを共に結合するトラック（導電路）として構成されるようにしてもよい。このトラックは、図４に示した破線６４に沿って製造後に除去されるべき当該基板の領域６２に延びるものとすることができる。これにより、トランジスタアレイの製造中に短絡回路が設けられるが、この短絡回路は当該電子装置を動作させようとする前には切断させられる。
【００４８】
基板の部分を物理的に除去する必要性を回避するため、２つの放電ライン３０，３２を、図５に示されるようにダイオード接続ＴＦＴラダー（梯子型ダイオード接続ＴＦＴ）を用いて共に接続してもよい。これは、動作中にそこに流れる電流を最小限に留めるように構成されるものであり、これにより除去の必要性がなくなる。かかるラダーに流れる電流量を最小化するため、各トランジスタの幅対長さの比（縦横比）や直列接続のデバイス数が特定セットの放電ラインについて選定される。
【００４９】
このダイオードラダーは、電気的絶縁／伝導手段を担い、当該アレイの製造中は放電ライン間に静電気放電による非常に高い電圧がかかると導通可能となる一方、当該電子装置の動作中は放電ライン間の電圧がそれほど上昇しないことに基づいて非導通状態を保証し当該ライン間に実質的に絶縁された状態に相当する高インピーダンスを呈するものである。
【００５０】
一時的短絡回路の使用に当たっての１つの問題は、その短絡回路が一但除去されると、もはや有効に働かなくなる、という点である。通常は、製造処理後ではあるが周辺回路の当該アレイへの接続前に短絡回路が除去されることになる。したがって、製造処理中にＥＳＤ保護はなされるものの、ＩＣ実装（又は組み込み）中は依然として破壊が生じる可能性がある。
【００５１】
図６は、放電ライン３０，３２間に設けられた追加の保護回路７０（電気的絶縁／伝導手段）を示しており、画素アレイと一体的に形成される。或いは、この保護回路はＩＣの実装（又は組み込み）前に独立して作られ当該画素アレイに付属されるものとしてもよい。この保護回路は、一時的短絡回路６０が除去された後のＩＣ実装（又は組み込み）中に保護をなすよう当該短絡回路を補助するために用いることができる。或いは、この保護回路は、製造中もＩＣ実装（又は組み込み）中もＥＳＤ破壊保護がなされるよう用いてもよい。この場合、保護回路部分の除去の必要はない。
【００５２】
保護回路７０は、第１放電ライン３０と第２放電ライン３２との間に第１パス７２と第２パス７４とを有する。第１パス７２は、第２放電ライン３２及び第１放電ライン３０にソース電極及びドレイン電極がそれぞれ接続されるトランジスタ８３を有する。第２パス７４は、第２放電ライン３２に一端が接続される抵抗エレメント８６と、抵抗エレメント８６の他端及び第１放電ライン３０にソース電極及びドレイン電極がそれぞれ接続されるトランジスタ８４とを有する。抵抗エレメント８６とトランジスタ８４との接続点は、第１パス７２のトランジスタ８３のゲート電極に接続される。保護回路７０はまた、トランジスタ８４のゲート電極とドレイン電極との間に他の抵抗エレメント８８を有し、トランジスタ８４のゲート電極は保護回路７０の出力として引き出されている。
【００５３】
ブロック７６は、このアレイの周辺回路部分を表しており、周辺回路の組込後及び／又は当該電子装置の通常動作時に放電ライン３２とトランジスタ８４のゲート電極からの引出線とが電気的に接続されることを示しており、周辺回路の組込完了前及び／又は当該通常動作以外は放電ライン３２とトランジスタ８４のゲート電極からの引出線とは電気的に開放される。
【００５４】
このような構成の保護回路において、アレイ製造中及び周辺ＩＣの実装中（引出線非接続時）には、トランジスタ８４はオフ状態を保ち、静電電荷により放電ライン３２に放電ライン３０に対し十分高い電圧が発生（又は放電ライン３０に放電ライン３２に対し十分低い電圧が発生）すると、トランジスタ８３はオンとなり抵抗エレメント８６とトランジスタ８３は、ダイオード接続トランジスタとして有効に動作し、放電ライン３０，３２間の結合をなす。これにより静電放電破壊保護がなされる。
【００５５】
一方、周辺ＩＣの実装後の当該電子装置稼働時（引出線接続時）には、当該稼働時において呈される放電ライン３０，３２の電圧によりトランジスタ８４が常時オンとなり、これに伴いトランジスタ８３がオフとされ、第１パス７２は断とされる。ここで抵抗エレメント８６は十分に高いインピーダンスを呈するものとされているので、第２パス７４には無視できる程の僅かな電流しか流れず、放電ライン３０と放電ライン３２との間は実質上電気的に分離された状態となる。
【００５６】
なお、他の抵抗エレメント８８は、オプションであり、トランジスタ８４が正しくオフとなることを確実にするための補助的な役割を担っている。
【００５７】
保護回路７０における全ての構成要素は、薄膜トランジスタを用いて実現可能である。特に、抵抗エレメント８６，８８は、単一又は複数のダイオード接続トランジスタとして形成可能であり、逆バイアス方向における設定可能な抵抗を担う。
【００５８】
図７は、図６の保護回路７０をさらに簡単にした例を示している。
【００５９】
図７における保護回路７０Ａは、図６におけるトランジスタ８４と抵抗エレメント８８を省略した形態を採っており、トランジスタ８３のゲート電極とトランジスタ８３のドレイン電極が当該保護回路７０Ａの外部周辺回路部分７６に引き出されている。
【００６０】
ここでも同様に、当該引出線非接続時には、静電電荷により放電ライン３２に放電ライン３０に対し十分高い電圧が発生（又は放電ライン３０に放電ライン３２に対し十分低い電圧が発生）すると、抵抗エレメント８６とトランジスタ８３は、ダイオード接続トランジスタとして有効に動作し、放電ライン３０，３２間の結合をなす。これにより静電放電破壊保護がなされる。
【００６１】
一方、周辺ＩＣの実装後の当該電子装置稼働時（引出線接続時）には、当該稼働時において呈される放電ライン３０，３２の電圧によりトランジスタ８３がオフとされ、パス７２は断とされる。そしてここでも抵抗エレメント８６は十分に高いインピーダンスを呈するものとされているので、抵抗エレメント８６及び当該引出線を含むパスには無視できる程の電流しか流れず、放電ライン３０と放電ライン３２との間は実質上電気的に分離された状態となる。
【００６２】
図８及び図９には、図７に示した構成をさらに確実性の高いものとした例が示されている。
【００６３】
図８における保護回路７０Ｂは、放電ライン３０と放電ライン３２との間に設けられた縦続接続された複数のトランジスタ８３ａ，８３ｂ，８３ｃと、これらトランジスタのゲート電極と放電ライン３２との間に接続されたそれぞれの抵抗エレメント８６ａ，８６ｂ，８６ｃとを有し、各ゲート電極が周辺回路部７６Ｂに引き出され、当該電子装置の通常動作時に相互接続される形態を採っている。
【００６４】
図９における保護回路７０Ｃは、放電ライン３０と放電ライン３２との間に設けられた縦続接続された複数のトランジスタ８３ａ，８３ｂ，８３ｃと、各トランジスタのゲート電極とソース電極との間に接続された抵抗エレメント８６ａ，８６ｂ，８６ｃとを有し、各ゲート電極が周辺回路部７６Ｃに引き出され、当該電子装置の通常動作時に相互接続される形態を採っている。
【００６５】
このような構成とすることにより、１つのトランジスタが何らかの原因で欠陥となっても、他のトランジスタ及びそれに連係づけられた回路パスによって上述したようなアレイ製造中及び周辺回路形成中の静電放電破壊保護と当該電子装置の通常動作時の放電ライン３０，３２の電気的分離をなすことができる。故に、信頼性の高い形態が提供されることになる。
【００６６】
以上の実施例においては、専ら、図１の如く（放電デバイスからの信号以外には）放電ラインに電圧を供給する手段を持たないことによって、当該電子装置の通常動作中において放電ラインをフローティングにする構成を述べたが、かかる手段を持たないことで放電ラインのフローティングを実現しなくとも、放電ラインが実質的にフローティング状態になるように、例えば、放電ラインを十分大なる抵抗要素を介して電源ラインに結合する形態や、適正な容量要素を介して接地電位に結合する形態なども実現可能である。また、以下の如き別の形態とすることによっても特有の効果を得ることができる。
【００６７】
図１０は、さらに他の実施例を示しており、図１に示したものと同等の部分には同一の符号を付している。
【００６８】
ここでは放電ライン３２をソースドライバ１０１の給電線に接続する付加的導線１０２を設けている。ソースドライバ１０１は、周知のように、各列導電体２０に画素信号を供給するための出力増幅器を備えており、各増幅器には電源１０３から当該給電線を通じて電力が供給されている。
【００６９】
電源１０３の電圧は、大抵は行導電体１８に供給される画素駆動トランジスタのゲート制御信号の最大電圧値よりも低い値を有する。例えば、当該電源電圧は、５Ｖ程度の値である一方、当該ゲート制御信号は−１０〜＋１５Ｖとされる。当該ゲート制御信号が電源電圧より高いときには第２放電デバイス３６は、順方向に電圧がかかることになり、第２放電ライン３２及び付加的導線１０２を通じて漏れ電流１０４が当該給電線へと流れることになる。したがって、ソースドライバ１０１はこの給電線へ流入した電流を再利用することが可能となる。
【００７０】
なお、本来このように放電デバイス３６に漏れ電流が流れ無駄な電力消費の生じてしまうのを防止するためには先述した英国特許出願明細書に示唆されているように放電デバイス３６に常時逆バイアスを掛けるよう行導電体１８に供給される最大電圧の値以上に大きな値の電圧を放電ライン３２に供給しておくべきものとされていた。しかし、本例においては、敢えてこのような逆バイアスをする代わりに、行導電体１８に供給される電圧範囲の中間的値の電圧を放電ライン３２に結合している。このようにすることにより、ソースドライバ１０５の電源電圧をそのまま用いることができるとともに、ソースドライバ１０５の給電線に、放電デバイス３６に流れてしまった漏れ電流１０４をリサイクルさせることに成功したのである。別言すれば、行導電体１８に当該中間的値以下の電圧が供給されているときには放電デバイス３６は導通しないことを保証するとともに、当該中間的値を超える電圧が供給されているときには当該リサイクルがなされるようにして放電デバイス３６の導通電流をソースドライバ１０５の動作に活用している。
【００７１】
かかる中間的値の電圧を放電ラインに結合することの効果は他にもある。すなわち、当該英国特許出願におけるが如き放電デバイス３６を常に逆バイアスさせるような高い電圧を放電ラインに供給しつづけると、その高電圧の給電用導線が電蝕しやすいのに対し、これより低めの当該中間的値の電圧を放電ラインに結合するための導電線は、電蝕し難いことが分かったのである。このように、本実施例においても、先の実施例においてなされたような電蝕対策を講じることができる。
【００７２】
また、本実施例においても、当該電子装置の通常動作中において放電ライン３０，３２の電圧が低くなるので、同様に上述したような線欠陥による表示画像品質の極端な悪化への抑制効果を期待することができる。
【００７３】
上述においては、放電ライン３０，３２は、全ての行及び列導電体間において共有されるものとして示したが、これ以外にも、分離（又は独立）した行及び列放電線を設けてもよい。図１１は、分離された行放電ライン９０，９２及び列放電ライン９４，９６が設けられた装置１０を示している。これらの放電デバイスは、上述したものと全く同様に動作する回路９８として概略的に表されている。但し、かかる分離した行及び列放電ラインを用いることによって、この放電回路は、当該装置の通常動作中に当該行及び列ラインに想定される特定電圧に適合して構成可能である。例えば、液晶表示装置の行ドライバは、その画素トランジスタの必要なオンオフ特性を呈するよう、行導電体に概ね＋２０Ｖないし−２０Ｖの電圧レベルを呈するのが普通である。これに対し、列ドライバは、列導電体の電圧に、わずか約５Ｖだけ電圧振幅を与えるのが普通である。
【００７４】
図１１に示される例では、放電回路９８は行及び列導電体の各々の両端部に設けられる。これにより、個々の画素回路とこれから最短距離にある放電回路との間のパス長を短くすることができるとともに、導電体のどちらの端部で生じた静電電荷も直ちに放電回路を経るようにすることができて好ましい。
【００７５】
行の一端における放電ライン９４，９６の対は、当該行の他端における放電ライン９４，９６の対に接続してもしなくてもよく、同様に、列の一端における放電ライン９０，９２の対も、当該列の他端における放電ラインの対に接続してもしなくてもよい。
【００７６】
なお、上記実施例においては、放電デバイスを、単一のダイオード接続トランジスタとして表したが、各放電デバイス３４，３６を形成するのに複数のダイオード接続トランジスタを用いてもよいことは勿論である。また、別のタイプの単方向導電性デバイスを用いてもよい。
【００７７】
また、上述においては、放電デバイス３４，３６はアドレスラインたる行及び列導電体１８，２０に結合しているが、これらアドレスライン以外の導電性ライン、例えば液晶表示装置に用いられる蓄積キャパシタ接続ラインや共通電極接続ラインなど、静電放電保護が必要な他の導電性ラインに同様の放電デバイスを結合するのが望ましい。かかる導電性ラインも、アドレスラインと同じアレイ基板に形成され同様に静電放電破壊を生じる可能性があるからである。
【００７８】
これまでは、特定の例として、放射線センサや液晶ディスプレイを述べたが、当業者にとっては周知であるのでこれらのタイプの装置の各々の細かい画素配置については詳しく触れていない。本発明は、いずれのアレイ装置の製造中においても破壊を防止するのに用いることが可能である。
【００７９】
当業者であれば、色々な変形例を見出すことは可能である。
【図面の簡単な説明】
【図１】本発明の一実施例による電子装置の主要な画素アレイ構造体を示す図。
【図２】図１の電子装置における各行列導電体に連係づけられた第１及び第２放電デバイスの一例及びその等価回路を示す図。
【図３】放電エレメントが共に接続された場合の図２の等価回路を示す図。
【図４】第１及び第２の放電エレメントを結合する第１の構成（一時的短絡回路）を示す図。
【図５】第１及び第２の放電エレメントを結合する第２の構成（電気的絶縁／伝導手段としてのダイオードラダー）を示す図。
【図６】第１及び第２の放電エレメントを結合する第３の構成（電気的絶縁／伝導手段としての保護回路）を示す図。
【図７】当該第３の構成の一改良例を示す図。
【図８】当該第３の構成の他の改良例を示す図。
【図９】当該第３の構成のまたさらに他の改良例を示す図。
【図１０】本発明の他の実施例による電子装置の主要な画素アレイ構造体を示す図。
【図１１】本発明の実施例の変形形態を示す図。
【符号の説明】
１０…電子装置
１２…画素
１４…行
１６…列
１８…行導電体
２０…列導電体
２２…駆動トランジスタ
２４…画素電極
３０…第１放電エレメント
３２…第２放電エレメント
３４…第１放電デバイス
３６…第２放電デバイス
４０…第１トランジスタ
４２…第２トランジスタ
４４…等価ダイオード
４５…共通接続線
６０…一時的短絡回路
７０，７０Ａ，７０Ｂ，７０Ｃ…保護回路
７２…第１パス
７４…第２パス
７６，７６Ａ，７６Ｂ，７６Ｃ…周辺回路部
７８，８０…放電エレメント引出ライン
８２…ゲート制御信号ライン
８３，８３ａ，８３ｂ，８３ｃ，８４…トランジスタ
８６，８６ａ，８６ｂ，８６ｃ，８８…抵抗エレメント
１０１…ソースドライバ
１０２…給電ライン接続用導電路
１０３…電源
１０４…漏れ電流
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【手続補正書】
【提出日】平成15年3月26日(2003.3.26)
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
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【図２】
2004246202.tif 000015
【図３】
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【図４】
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【図５】
2004246202.tif 000018
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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