(57)【要約】【課題】ノイズによる誤動作の原因を特定しようとしても、ノイズによる誤動作によって暴走検知割り込みやリセットがかかってしまい、誤動作したときの半導体集積回路の状態を保持することができないため、誤動作原因の特定が困難である。【解決手段】半導体集積回路に、通常モードとノイズ評価モードを選択するモード選択端子１０７と、このモード選択端子１０７からのモード選択信号Ｓ１によって制御されるモード制御手段１０２と、記憶手段１０５を外部から記憶手段１０５を制御するためのメモリ制御端子１０８と、記憶手段１０５のデータを出力するためのデータ出力端子１１１を設けることにより、ノイズ評価モードで誤動作したときに、内部の状態を保持でき、また、その状態での記憶手段１０５のデータを読み出すことができ、ノイズによる誤動作原因の特定を容易に行える。【選択図】　図１
2004046444.tif 000002
【特許請求の範囲】
【請求項１】
通常動作モード時に暴走検知信号が入力されたときに割込処理をかけてＣＰＵの動作を継続させるように構成された半導体集積回路において、ノイズ評価モードを設けて、前記通常動作モードと前記ノイズ評価モードとを切り換え可能に構成し、前記ノイズ評価モード時に前記暴走検知信号が入力されたときは前記ＣＰＵに対する割込処理はかけずに前記ＣＰＵの動作を停止させるように構成してあることを特徴とする半導体集積回路。
【請求項２】
ＣＰＵに対する割込処理を制御する割込制御手段と、前記ＣＰＵに対する動作停止を制御する停止制御手段と、モード選択信号に基づいて動作モードの設定を行うモード制御手段とを備え、
前記モード制御手段は、前記モード選択信号に加えて暴走検知信号を入力し、前記モード選択信号が通常動作モードを示す状態で前記暴走検知信号がアクティブになったとき、前記割込制御手段に対する割込信号をアクティブにするとともに前記停止制御手段に対する停止制御信号をインアクティブにする一方、前記モード選択信号がノイズ評価モードを示す状態で前記暴走検知信号がアクティブになったとき、前記割込制御手段に対する割込信号をインアクティブにするとともに前記停止制御手段に対する停止制御信号をアクティブにするように構成されている半導体集積回路。
【請求項３】
通常動作モード時にリセット信号が入力されたときにＣＰＵをリセットするように構成された半導体集積回路において、ノイズ評価モードを設けて、前記通常動作モードと前記ノイズ評価モードとを切り換え可能に構成し、前記ノイズ評価モード時に前記リセット信号が入力されたときは前記ＣＰＵに対するリセット処理は行わずに前記ＣＰＵの動作を停止させるように構成してあることを特徴とする半導体集積回路。
【請求項４】
ＣＰＵに対するリセット機能と、前記ＣＰＵに対する動作停止を制御する停止制御手段と、モード選択信号に基づいて動作モードの設定を行うモード制御手段とを備え、
前記モード制御手段は、前記モード選択信号に加えてリセット信号を入力し、前記モード選択信号が通常動作モードを示す状態で前記リセット信号がアクティブになったとき、前記ＣＰＵに対する実効リセット信号をアクティブにするとともに前記停止制御手段に対する停止制御信号をインアクティブにする一方、前記モード選択信号がノイズ評価モードを示す状態で前記リセット信号がアクティブになったとき、前記ＣＰＵに対する実効リセット信号をインアクティブにするとともに前記停止制御手段に対する停止制御信号をアクティブにするように構成されている半導体集積回路。
【請求項５】
さらに、前記ＣＰＵとの間でデータのやりとりをする記憶手段に対するメモリ制御信号を外部から入力するメモリ制御端子と、前記記憶手段のデータを外部出力するデータ出力端子と、前記ＣＰＵおよび前記メモリ制御端子と前記記憶手段との間に介在されたセレクタとを備え、
前記セレクタは、前記モード制御手段から前記停止制御手段への停止制御信号をセレクト信号に兼用して、この停止制御・セレクト信号がインアクティブのときに前記ＣＰＵからの内部のメモリ制御信号を選択する一方、前記停止制御・セレクト信号がアクティブのときに前記メモリ制御端子からの外部のメモリ制御信号を選択して、それぞれ前記記憶手段に与えるように構成されていることを特徴とする請求項２または請求項４に記載の半導体集積回路。
【請求項６】
さらに、通常動作モード時の出力データとノイズ評価モード時のＣＰＵ停止直前の前記記憶手段の出力データとを選択して前記データ出力端子に出力する第２のセレクタを設け、前記第２のセレクタを前記停止制御・セレクト信号によって切り換えるように構成してあることを特徴とする請求項５に記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路にかかわり、特には、ノイズによる誤動作の原因を容易に解析するための技術に関する。
【０００２】
【従来の技術】
近年、プロセスの微細化、電源電圧の低下、セットの小型化・軽量化に伴う高密度実装が進んでいる。それに伴い、ノイズによる不具合が深刻化し、ディジタル機器の信頼性においてノイズ対策は避けては通れない問題となっている。
【０００３】
そこで、ノイズによる誤動作の原因を特定しようとすると、外部から電磁波を照射するなどして強制的にノイズを与えて半導体集積回路を誤動作させ、そのときの半導体集積回路の状態、動作を推測する方法がある。
【０００４】
図５は従来の半導体集積回路の概略的な構成を示すブロック図である。図５において、４００は半導体集積回路、４０１はＣＰＵ（中央演算処理装置）、４０２は割込制御手段、４０３はＲＡＭ（ランダムアクセスメモリ）や特殊レジスタ等の読み出し・書き込み自在な記憶手段、４０４はバス、４０５はリセット端子である。
【０００５】
ＣＰＵ４０１が記憶手段４０３との間で、アドレス信号、リードイネーブル信号などのメモリ制御信号Ｓ２０を用いてバス４０４を介してデータのやりとりを行っている状態で、いずれかの部分に暴走が発生したとする。この結果、ＣＰＵ４０１に対して暴走検知信号Ｓ２１が入力されると、ＣＰＵ４０１における割込制御手段４０２が暴走検知信号Ｓ２１を受けて、暴走検知割込処理を行う。そして、半導体集積回路４００は引き続いて動作を遂行することになる。
【０００６】
このような状態で、リセット端子４０５に対して外部よりリセットをかけると、リセット端子４０５からＣＰＵ４０１に対してリセット信号Ｓ２２が入力され、ＣＰＵ４０１が初期化される。これにより、暴走状態を解消することができる。
【０００７】
【発明が解決しようとする課題】
しかしながら、上記の従来の半導体集積回路４００においては、暴走発生時に割込制御手段４０２による暴走検知割込処理を行うために、暴走に伴う誤動作発生時の半導体集積回路４００の内部状態が保持されることはない。暴走検知割込処理によって引き続き動作を継続させることは、誤動作原因究明の観点からは、却ってマイナス要因となり、誤動作発生時の内部状態がクリアされてしまったことになる。
【０００８】
また、記憶手段４０３に対して外部からアクセスすることができない構成となっている。したがって、暴走検知信号Ｓ２１の入力時点での記憶手段４０３のデータを読み出すこともできない。
【０００９】
以上のように、従来の技術においては、リセットにより誤動作時の状態がクリアされてしまうために、誤動作の原因を特定することが困難となっている。また、半導体集積回路の内部状態を推測しようとすると、その推測をプログラム上で行わなければならないために、プログラムの変更が必要になってくる。
【００１０】
【課題を解決するための手段】
本発明は、上記の課題を解決するために次のような手段を講じる。通常動作モードとは別にノイズ評価モードを設ける。通常動作モードでは暴走検知割込処理を行ってＣＰＵを引き続き動作させるが、ノイズ評価モードでは暴走検知割込処理を行わず、ＣＰＵの動作を停止させるようにする。ＣＰＵが動作停止するので誤動作発生時の内部状態を保持することが可能となる。
【００１１】
すなわち、第１の解決手段として、本発明は、通常動作モード時に暴走検知信号が入力されたときに割込処理をかけてＣＰＵの動作を継続させるように構成された半導体集積回路において、通常動作モードとは別にノイズ評価モードを設け、前記通常動作モードと前記ノイズ評価モードとを切り換え可能に構成する。そして、前記ノイズ評価モード時に前記暴走検知信号が入力されたときは前記ＣＰＵに対する割込処理はかけずに前記ＣＰＵの動作を停止させるように構成する。
【００１２】
ノイズに起因して発生するＣＰＵの暴走がどのようなものであるかを検証するためのノイズ評価モードを追加している。外部からの電磁波照射等によ半導体集積回路に対してノイズを強制的に与える。これがノイズ評価モードである。ノイズ評価モード時において前記の強制的なノイズの印加により暴走を発生させる。
このときの暴走検知信号が入力されると、通常動作モード時とは違って、ＣＰＵには割込処理はかけないで、ＣＰＵの動作を停止させる。これによって、ノイズ起因の暴走発生時の半導体集積回路の内部状態を保持することができる。
【００１３】
上記構成をより具体的レベルで次のように記述することができる。すなわち、本発明による半導体集積回路は、ＣＰＵに対する割込処理を制御する割込制御手段と、前記ＣＰＵに対する動作停止を制御する停止制御手段と、モード選択信号に基づいて動作モードの設定を行うモード制御手段とを備える。そして、前記モード制御手段は、前記モード選択信号に加えて暴走検知信号を入力し、前記モード選択信号が通常動作モードを示す状態で前記暴走検知信号がアクティブになったとき、前記割込制御手段に対する割込信号をアクティブにするとともに前記停止制御手段に対する停止制御信号をインアクティブにする一方、前記モード選択信号がノイズ評価モードを示す状態で前記暴走検知信号がアクティブになったとき、前記割込制御手段に対する割込信号をインアクティブにするとともに前記停止制御手段に対する停止制御信号をアクティブにするように構成されている。
【００１４】
この構成による作用は次のとおりである。暴走検知信号に基づく割込制御手段と停止制御手段とに対する制御の仕方を、モード制御手段において、通常動作モードとノイズ評価モードとで異なるようにしている。通常動作モードがモード制御手段に設定されている状態で、ノイズに起因する暴走検知信号が入力されると、モード制御手段は、従来技術と同様に、割込制御手段をアクティブにし、停止制御手段はインアクティブのままとする。これにより、ＣＰＵは暴走検知割込処理を行う。一方、ノイズ評価モードをモード制御手段に設定した上で、強制的にノイズを印加して暴走を発生させた場合には、モード制御手段は暴走検知信号を入力すると、上記とは逆に、割込制御手段をインアクティブにし、停止制御手段をアクティブにして、ＣＰＵの動作を停止させる。これにより、ノイズに起因した暴走発生時の半導体集積回路の内部状態を保持することができる。
【００１５】
第２の解決手段として、本発明は、通常動作モード時にリセット信号が入力されたときにＣＰＵをリセットするように構成された半導体集積回路において、通常動作モードとは別にノイズ評価モードを設けて、前記通常動作モードと前記ノイズ評価モードとを切り換え可能に構成する。そして、前記ノイズ評価モード時に前記リセット信号が入力されたときは前記ＣＰＵに対するリセット処理は行わずに前記ＣＰＵの動作を停止させるように構成する。
【００１６】
ノイズに起因して発生するＣＰＵのリセットがどのようなものであるかを検証するためのノイズ評価モードを追加している。外部からの電磁波照射等により半導体集積回路に強制的にノイズを与える。ノイズ評価モード時において前記の強制的なノイズの印加によりリセット信号を発生させる。このときのリセット信号が入力されると、通常動作モード時とは違って、ＣＰＵにはリセット処理はかけないで、ＣＰＵの動作を停止させる。これによって、ノイズ起因のリセット発生時の半導体集積回路の内部状態を保持することができる。
【００１７】
上記構成をより具体的レベルで次のように記述することができる。すなわち、本発明による半導体集積回路は、ＣＰＵに対するリセット機能と、前記ＣＰＵに対する動作停止を制御する停止制御手段と、モード選択信号に基づいて動作モードの設定を行うモード制御手段とを備える。そして、前記モード制御手段は、前記モード選択信号に加えてリセット信号を入力し、前記モード選択信号が通常動作モードを示す状態で前記リセット信号がアクティブになったとき、前記ＣＰＵに対する実効リセット信号をアクティブにするとともに前記停止制御手段に対する停止制御信号をインアクティブにする一方、前記モード選択信号がノイズ評価モードを示す状態で前記リセット信号がアクティブになったとき、前記ＣＰＵに対する実効リセット信号をインアクティブにするとともに前記停止制御手段に対する停止制御信号をアクティブにするように構成されている。
【００１８】
この構成による作用は次のとおりである。リセット信号に基づくリセット機能と停止制御手段に対する制御の仕方を、モード制御手段において、通常動作モードとノイズ評価モードとで異なるようにしている。通常動作モードがモード制御手段に設定されている状態で、ノイズに起因するリセット信号が入力されると、モード制御手段は、従来技術と同様に、実効リセット信号をアクティブにし、停止制御手段はインアクティブのままとする。これにより、ＣＰＵはリセット処理を行う。一方、ノイズ評価モードをモード制御手段に設定した上で、強制的にノイズを印加してリセットを発生させた場合には、モード制御手段はリセット信号を入力すると、上記とは逆に、リセット機能をインアクティブにし、停止制御手段をアクティブにして、リセットをかけずにＣＰＵの動作を停止させる。これにより、ノイズに起因したリセット発生時の半導体集積回路の内部状態を保持することができる。
【００１９】
第３の解決手段として、本発明は、上記の第１または第２の解決手段において、さらに、前記ＣＰＵとの間でデータのやりとりをする記憶手段に対するメモリ制御信号を外部から入力するメモリ制御端子と、前記記憶手段のデータを外部出力するデータ出力端子と、前記ＣＰＵおよび前記メモリ制御端子と前記記憶手段との間に介在されたセレクタとを設ける。前記モード制御手段から前記停止制御手段への停止制御信号を前記セレクタに対するセレクト信号に兼用する。この兼用される信号を停止制御・セレクト信号と称することにする。前記セレクタは、前記停止制御・セレクト信号がインアクティブのときに前記ＣＰＵからの内部のメモリ制御信号を選択する一方、前記停止制御・セレクト信号がアクティブのときに前記メモリ制御端子からの外部のメモリ制御信号を選択して、それぞれ前記記憶手段に与えるように構成されている。
【００２０】
ノイズ評価モードにおいて、ノイズに起因した暴走発生時またはリセット発生時に半導体集積回路の内部状態を保持させた状態で、その直前に記憶手段に格納されているデータを外部読み出しする。ＣＰＵは、モード制御手段から停止制御手段に与えられる停止制御・セレクト信号がアクティブになることで、動作が停止されている。それゆえに、半導体集積回路の内部状態を保持することができる。しかし、ＣＰＵが停止していると、ＣＰＵによる内部のメモリ制御信号で記憶手段をアクセスすることができない。そこで、メモリ制御端子を設けて、記憶手段に対するアクセスのためのメモリ制御信号を外部からメモリ制御端子を介して記憶手段に与えるようにする。これが外部のメモリ制御信号である。併せて、ＣＰＵからの内部のメモリ制御信号とメモリ制御端子からの内部のメモリ制御信号とを切り換えるためのセレクタを設ける。そして、セレクタを停止制御・セレクト信号で制御するように構成する。
【００２１】
この構成による作用は次のとおりである。通常動作モードがモード制御手段に設定されている状態では、セレクタはＣＰＵからの内部のメモリ制御信号を選択している。この内部のメモリ制御信号によって記憶手段にアクセスし、データのやりとりを行う。一方、ノイズ評価モードをモード制御手段に設定している状態で、ノイズに起因した暴走またはリセットの発生によりＣＰＵを停止させた場合には、停止制御・セレクト信号の論理が反転し、セレクタはメモリ制御端子からの外部のメモリ制御信号を選択するようになる。したがって、半導体集積回路の内部状態の保持のためにＣＰＵが停止しても、メモリ制御端子からの外部のメモリ制御信号によって記憶手段を制御することができる。したがって、ノイズに起因した暴走またはリセットの発生時の記憶手段の内容をデータ出力端子から外部読み出しすることができる。これにより、ノイズに起因した誤動作の解析をより有利に進めることができる。
【００２２】
上記において好ましい態様は、さらに、通常動作モード時の出力データとノイズ評価モード時のＣＰＵ停止直前の前記記憶手段の出力データとを選択して前記データ出力端子に出力する第２のセレクタを設け、前記第２のセレクタを前記停止制御・セレクト信号によって切り換えるように構成することである。
【００２３】
【発明の実施の形態】
以下、本発明にかかわる半導体集積回路の実施の形態について図面を参照しながら説明する。
【００２４】
（実施の形態１）
図１は本発明の実施の形態１における半導体集積回路の構成を示すブロック図である。図１において、１００は半導体集積回路、１０１はＣＰＵ、１０２はモード制御手段、１０３は割込制御手段、１０４はＣＰＵ１０１の動作を停止させる制御を行う停止制御手段、１０５はＲＡＭ（ランダムアクセスメモリ）や特殊レジスタ等の読み出し・書き込み自在な記憶手段、１０６はバス、１０７はＣＰＵ１０１の動作モードを通常動作モードとノイズ評価モードのいずれかに設定するためのモード選択信号Ｓ１を外部から入力するモード選択端子、１０８は記憶手段１０５を外部から制御するためのメモリ制御信号Ｓ６を入力するメモリ制御端子、１０９は第１のセレクタ、１１０は第２のセレクタ、１１１はデータ出力端子である。
【００２５】
モード制御手段１０２は、モード選択端子１０７からのモード選択信号Ｓ１の論理に応じて動作が切り換えられるように構成されている。すなわち、モード選択信号Ｓ１が通常動作モードを示している状態で、暴走検知信号Ｓ２がアクティブになると、従来技術と同様に、割込制御手段１０３に対する割込信号Ｓ３をアクティブにし、停止制御手段１０４および第１のセレクタ１０９と第２のセレクタ１１０に対する停止制御・セレクト信号Ｓ４については、これをインアクティブのままとするように構成されている。また、モード選択信号Ｓ１がノイズ評価モードを示している状態で、暴走検知信号Ｓ２がアクティブになると、従来技術とは逆に、割込制御手段１０３に対する割込信号Ｓ３については、これをインアクティブにし、停止制御手段１０４および第１のセレクタ１０９と第２のセレクタ１１０に対する停止制御・セレクト信号Ｓ４については、これをアクティブにするように構成されている。
【００２６】
停止制御手段１０４は、停止制御・セレクト信号Ｓ４がアクティブになると、ＣＰＵ１０１の動作を停止するように構成されている。
【００２７】
第１のセレクタ１０９は、ＣＰＵ１０１からの内部のメモリ制御信号Ｓ５とメモリ制御端子１０８からの外部のメモリ制御信号Ｓ６とを入力端子に入力するとともに、モード制御手段１０２からの停止制御・セレクト信号Ｓ４を制御端子に入力し、停止制御・セレクト信号Ｓ４がインアクティブのときはＣＰＵ１０１からの内部のメモリ制御信号Ｓ５を選択し、停止制御・セレクト信号Ｓ４がアクティブのときはメモリ制御端子１０８からの外部のメモリ制御信号Ｓ６を選択して、選択されたメモリ制御信号Ｓ７として記憶手段１０５に出力するように構成されている。メモリ制御信号Ｓ５，Ｓ６は、アドレス信号、リードイネーブル信号などの記憶手段１０５を制御するための信号である。
【００２８】
第２のセレクタ１１０は、通常動作モード時の出力データＳ８とノイズ評価モード時における記憶手段１０５からの出力データＳ９とを入力端子に入力するとともに、モード制御手段１０２からの停止制御・セレクト信号Ｓ４を制御端子に入力し、停止制御・セレクト信号Ｓ４がインアクティブのときは通常動作モード時の出力データＳ８を選択し、停止制御・セレクト信号Ｓ４がアクティブのときは記憶手段１０５からの出力データＳ９を選択して、選択された出力データＳ１０としてデータ出力端子１１１に出力するように構成されている。
【００２９】
上記において、第１のセレクタ１０９が請求項５に記載の「セレクタ」に相当し、第２のセレクタ１１０が請求項６に記載の「第２のセレクタ」に相当している。
【００３０】
次に、以上のように構成された実施の形態１の半導体集積回路１００の動作を図２のタイミングチャートに従って説明する。
【００３１】
図２において、Ｔ１は通常動作モード期間を示し、Ｔ２はノイズ評価モード期間を示している。
【００３２】
まず、通常動作モード期間Ｔ１の動作を説明する。通常動作モード期間Ｔ１においては、モード選択端子１０７から入力されるモード選択信号Ｓ１が通常動作モードを指示する“Ｌ”レベルに設定されている。このとき、モード制御手段１０２から第１のセレクタ１０９および第２のセレクタ１１０に与えられる停止制御・セレクト信号Ｓ４はインアクティブの“Ｌ”レベルが設定されている。したがって、第１のセレクタ１０９はＣＰＵ１０１からの内部のメモリ制御信号Ｓ５を選択して、選択されたメモリ制御信号Ｓ７として記憶手段１０５に与えられ、また、第２のセレクタ１１０は通常動作モード時の出力データＳ８を選択して、選択された出力データＳ１０としてデータ出力端子１１１に出力する状態に設定されている。
【００３３】
通常動作モードにおいて、ＣＰＵ１０１が内部のメモリ制御信号Ｓ５によって記憶手段１０５を制御し、バス１０６を介して記憶手段１０５との間でデータのやりとりを行っている状態で、いずれかの部分に暴走が発生したとする。この結果、暴走検知信号Ｓ２が発生され、ＣＰＵ１０１におけるモード制御手段１０２に暴走検知信号Ｓ２が入力される。暴走検知信号Ｓ２は、アクティブロウの信号である。モード制御手段１０２は、モード選択信号Ｓ１が通常動作モード（“Ｌ”）を示していることから、アクティブロウの暴走検知信号Ｓ２の立ち下がりに同期して割込信号Ｓ３を立ち下げてアクティブとする。アクティブの割込信号Ｓ３を入力した割込制御手段１０３は暴走検知割込処理を実行する。したがって、ＣＰＵ１０１は動作を続行する。Ｔ３は通常動作モード期間Ｔ１における暴走検知期間であり、この暴走検知期間Ｔ３では上記の暴走検知割込処理が行われる。
停止制御・セレクト信号Ｓ４は、暴走検知期間Ｔ３においても“Ｌ”レベルのインアクティブ状態を維持し、したがって、第１のセレクタ１０９および第２のセレクタ１１０の状態は変わらない。
【００３４】
次に、ノイズ評価モード期間Ｔ２の動作を説明する。ノイズ評価モード期間Ｔ２においては、モード選択端子１０７から入力されるモード選択信号Ｓ１がノイズ評価モードを指示する“Ｈ”レベルに設定されている。このとき、モード制御手段１０２から第１のセレクタ１０９および第２のセレクタ１１０に与えられる停止制御・セレクト信号Ｓ４はインアクティブの“Ｌ”レベルが設定されている。したがって、通常動作モード期間Ｔ１の場合と同様に、第１のセレクタ１０９はＣＰＵ１０１からの内部のメモリ制御信号Ｓ５を選択して選択されたメモリ制御信号Ｓ７として記憶手段１０５に与えられ、また、第２のセレクタ１１０は通常動作モード時の出力データＳ８を選択して選択された出力データＳ１０としてデータ出力端子１１１に出力する状態に設定されている。
【００３５】
ノイズ評価モードにおいて、ＣＰＵ１０１が内部のメモリ制御信号Ｓ５によって記憶手段１０５を制御し、バス１０６を介して記憶手段１０５との間でデータのやりとりを行っている状態で、半導体集積回路１００の外部から電磁波を照射するなどして強制的にノイズを与え、半導体集積回路１００を誤動作させる。これにより、いずれかの部分に暴走が発生したとする。この結果、暴走検知信号Ｓ２が発生され、ＣＰＵ１０１におけるモード制御手段１０２に暴走検知信号Ｓ２が入力される。モード制御手段１０２は、モード選択信号Ｓ１がノイズ評価モード（“Ｈ”）を示していることから、アクティブロウの暴走検知信号Ｓ２の立ち下がりにもかかわらず、割込信号Ｓ３をインアクティブの“Ｈ”レベルのままとし、代わりに、停止制御・セレクト信号Ｓ４を立ち上げてアクティブとする。この点が通常動作モードとは逆の関係になっている。
【００３６】
アクティブロウの割込信号Ｓ３が“Ｈ”レベルを保つので、割込制御手段１０３は暴走検知割込処理を発動することはない。代わって、アクティブハイの停止制御・セレクト信号Ｓ４が“Ｈ”レベルに立ち上がるので、停止制御手段１０４はＣＰＵ１０１の動作を停止させる。この結果、ノイズに起因した暴走発生時の半導体集積回路１００の内部状態が保持される。同時に、第１のセレクタ１０９および第２のセレクタ１１０の入力が切り換えられる。すなわち、“Ｈ”レベルの停止制御・セレクト信号Ｓ４を入力して、第１のセレクタ１０９は、メモリ制御端子１０８から入力される外部のメモリ制御信号Ｓ６を選択する状態に切り換えられ、これを選択されたメモリ制御信号Ｓ７として記憶手段１０５に与える。また、第２のセレクタ１１０は、記憶手段１０５からの出力データＳ９を選択する状態に切り換えられ、これを選択された出力データＳ１０としてデータ出力端子１１１に出力する。Ｔ４はノイズ評価モード期間Ｔ２における暴走検知期間である。暴走検知期間Ｔ４が終了して、アクティブロウの暴走検知信号Ｓ２が“Ｈ”レベルに復帰しても、停止制御・セレクト信号Ｓ４はアクティブの“Ｈ”レベルを保つ。したがって、記憶手段１０５からの出力データＳ９をデータ出力端子１１１からの外部に取り出せる状態が維持される。なお、“Ｈ”レベルにある停止制御・セレクト信号Ｓ４は、モード選択信号Ｓ１を“Ｌ”レベルに切り換えることで、“Ｌ”レベルに初期化される。
【００３７】
以上のように、ノイズ評価モード期間Ｔ２において強制的なノイズ発生に起因する暴走を検知した場合には、ＣＰＵ１０１の動作を停止するとともに、記憶手段１０５からの出力データＳ９をデータ出力端子１１１より外部に取り出せるので、ノイズによる暴走・誤動作の原因究明が容易になる。
【００３８】
（実施の形態２）
図３は本発明の実施の形態２における半導体集積回路の構成を示すブロック図である。図３において、実施の形態１の図１におけるのと同じ符号は同一構成要素を指しているので、詳しい説明は省略する。簡単に説明すると、１０１はＣＰＵ、１０４は停止制御手段、１０５は記憶手段、１０６はバス、１０７はモード選択端子、１０８はメモリ制御端子、１０９は第１のセレクタ、１１０は第２のセレクタ、１１１はデータ出力端子である。なお、実施の形態１の場合の割込制御手段１０３はない。２００は実施の形態２の半導体集積回路、新たな構成要素としての１１２は外部より半導体集積回路２００に対するリセット信号Ｓ１１を入力するためのリセット端子、１０２ａはモード制御手段である。
【００３９】
モード制御手段１０２ａは、モード選択端子１０７からのモード選択信号Ｓ１の論理に応じて動作が切り換えられるように構成されている。すなわち、モード選択信号Ｓ１が通常動作モードを示している状態で、リセット信号Ｓ１１がアクティブになると、従来技術と同様に、実効リセット信号Ｓ１２をアクティブにし、ＣＰＵ１０１をリセットして初期化するとともに、停止制御手段１０４および第１のセレクタ１０９と第２のセレクタ１１０に対する停止制御・セレクト信号Ｓ４については、これをインアクティブのままとするように構成されている。また、モード選択信号Ｓ１がノイズ評価モードを示している状態で、リセット信号Ｓ１１がアクティブになると、従来技術とは逆に、ＣＰＵ１０１に対する実効リセット信号Ｓ１２については、これをインアクティブにし、停止制御手段１０４および第１のセレクタ１０９と第２のセレクタ１１０に対する停止制御・セレクト信号Ｓ４については、これをアクティブにするように構成されている。
【００４０】
次に、以上のように構成された実施の形態２の半導体集積回路２００の動作を図４のタイミングチャートに従って説明する。
【００４１】
まず、通常動作モード期間Ｔ１の動作を説明する。通常動作モード期間Ｔ１においては、モード選択端子１０７から入力されるモード選択信号Ｓ１が通常動作モードを指示する“Ｌ”レベルに設定されている。このとき、モード制御手段１０２ａから第１のセレクタ１０９および第２のセレクタ１１０に与えられる停止制御・セレクト信号Ｓ４はインアクティブの“Ｌ”レベルが設定されている。したがって、第１のセレクタ１０９はＣＰＵ１０１からの内部のメモリ制御信号Ｓ５を選択して、選択されたメモリ制御信号Ｓ７として記憶手段１０５に与えられ、また、第２のセレクタ１１０は通常動作モード時の出力データＳ８を選択して、選択された出力データＳ１０としてデータ出力端子１１１に出力する状態に設定されている。
【００４２】
通常動作モードにおいて、ＣＰＵ１０１が内部のメモリ制御信号Ｓ５によって記憶手段１０５を制御し、バス１０６を介して記憶手段１０５との間でデータのやりとりを行っている状態で、リセット端子１１２からリセット信号Ｓ１１が入力されたとする。このリセット信号Ｓ１１はモード制御手段１０２ａに入力される。リセット信号Ｓ１１は、アクティブロウの信号である。モード制御手段１０２ａは、モード選択信号Ｓ１が通常動作モード（“Ｌ”）を示していることから、アクティブロウのリセット信号Ｓ１１の立ち下がりに同期して実効リセット信号Ｓ１２を立ち下げてアクティブとする。アクティブの実効リセット信号Ｓ１２を入力したＣＰＵ１０１は初期化される。Ｔ５は通常動作モード期間Ｔ１におけるリセット期間であり、このリセット期間Ｔ５では上記の初期化処理が行われる。停止制御・セレクト信号Ｓ４は、リセット期間Ｔ５においても“Ｌ”レベルのインアクティブ状態を維持し、したがって、第１のセレクタ１０９および第２のセレクタ１１０の状態は変わらない。また、停止制御手段１０４は動作せず、したがって、上記のＣＰＵ１０１による初期化処理が有効となる。
【００４３】
次に、ノイズ評価モード期間Ｔ２の動作を説明する。ノイズ評価モード期間Ｔ２においては、モード選択端子１０７から入力されるモード選択信号Ｓ１がノイズ評価モードを指示する“Ｈ”レベルに設定されている。このとき、モード制御手段１０２ａから第１のセレクタ１０９および第２のセレクタ１１０に与えられる停止制御・セレクト信号Ｓ４はインアクティブの“Ｌ”レベルが設定されている。したがって、通常動作モード期間Ｔ１の場合と同様に、第１のセレクタ１０９はＣＰＵ１０１からの内部のメモリ制御信号Ｓ５を選択して選択されたメモリ制御信号Ｓ７として記憶手段１０５に与えられ、また、第２のセレクタ１１０は通常動作モード時の出力データＳ８を選択して選択された出力データＳ１０としてデータ出力端子１１１に出力する状態に設定されている。
【００４４】
ノイズ評価モードにおいて、ＣＰＵ１０１が内部のメモリ制御信号Ｓ５によって記憶手段１０５を制御し、バス１０６を介して記憶手段１０５との間でデータのやりとりを行っている状態で、半導体集積回路２００の外部から電磁波を照射するなどして強制的にノイズを与え、半導体集積回路１００にリセットをかける。この結果、リセット端子１１２からリセット信号Ｓ１１が入力されたとする。このリセット信号Ｓ１１を入力したモード制御手段１０２ａは、モード選択信号Ｓ１がノイズ評価モード（“Ｈ”）を示していることから、アクティブロウのリセット信号Ｓ１１の立ち下がりにもかかわらず、実効リセット信号Ｓ１２をインアクティブの“Ｈ”レベルのままとし、代わりに、停止制御・セレクト信号Ｓ４を立ち上げてアクティブとする。この点が通常動作モードとは逆の関係になっている。
【００４５】
アクティブロウの実効リセット信号Ｓ１２が“Ｈ”レベルを保つので、ＣＰＵ１０１はリセットされることはない。代わって、アクティブハイの停止制御・セレクト信号Ｓ４が“Ｈ”レベルに立ち上がるので、停止制御手段１０４はＣＰＵ１０１の動作を停止させる。この結果、リセット時の半導体集積回路１００の内部状態が保持される。同時に、第１のセレクタ１０９および第２のセレクタ１１０の入力が切り換えられる。すなわち、“Ｈ”レベルの停止制御・セレクト信号Ｓ４を入力して、第１のセレクタ１０９は、メモリ制御端子１０８から入力される外部のメモリ制御信号Ｓ６を選択する状態に切り換えられ、これを選択されたメモリ制御信号Ｓ７として記憶手段１０５に与える。また、第２のセレクタ１１０は、記憶手段１０５からの出力データＳ９を選択する状態に切り換えられ、これを選択された出力データＳ１０としてデータ出力端子１１１に出力する。Ｔ６はノイズ評価モード期間Ｔ２におけるリセット期間である。リセット期間Ｔ６が終了して、アクティブロウのリセット信号Ｓ１１が“Ｈ”レベルに復帰しても、停止制御・セレクト信号Ｓ４はアクティブの“Ｈ”レベルを保つ。したがって、記憶手段１０５からの出力データＳ９をデータ出力端子１１１からの外部に取り出せる状態が維持される。なお、“Ｈ”レベルにある停止制御・セレクト信号Ｓ４は、モード選択信号Ｓ１を“Ｌ”レベルに切り換えることで、“Ｌ”レベルに初期化される。
【００４６】
以上のように、ノイズ評価モード期間Ｔ２においてリセットした場合には、ＣＰＵ１０１をリセットせずにその動作を停止して半導体集積回路２００の内部状態を保持するとともに、記憶手段１０５からの出力データＳ９をデータ出力端子１１１より外部に取り出せるので、ノイズに起因するリセットの原因究明が容易になる。
【００４７】
上記の実施の形態１および実施の形態２において、各信号のアクティブハイ、アクティブロウの関係は一例にすぎず、もちろん、他の論理の組み合わせで実施してもよい。
【００４８】
また、上記の実施の形態１と実施の形態２との組み合わせで実施してもよい。
【００４９】
【発明の効果】
本発明は、通常動作モードとは別に設けたノイズ評価モードでは暴走発生時に暴走検知割込処理を行わず、ＣＰＵの動作を停止させて、強制的なノイズに起因する暴走発生時の半導体集積回路の内部状態を保持させるため、ノイズによる暴走の場合の誤動作の原因の推測を容易化することができる。
【００５０】
また、ノイズ評価モードではリセット時にＣＰＵのリセット処理は行わず、ＣＰＵの動作を停止させて、強制的なノイズに起因するリセット発生時の半導体集積回路の内部状態を保持させるため、ノイズによるリセットの場合の誤動作の原因の推測を容易化することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１における半導体集積回路の構成を示すブロック図
【図２】本発明の実施の形態１の半導体集積回路の動作を示すタイミングチャート
【図３】本発明の実施の形態２における半導体集積回路の構成を示すブロック図
【図４】本発明の実施の形態１の半導体集積回路の動作を示すタイミングチャート
【図５】従来の技術における半導体集積回路の構成を示すブロック図
【符号の説明】
１００，２００　半導体集積回路
１０１　ＣＰＵ
１０２，１０２ａ　モード制御手段
１０３　割込制御手段
１０４　停止制御手段
１０５　記憶手段
１０６　バス
１０７　モード選択端子
１０８　メモリ制御端子
１０９　第１のセレクタ
１１０　第２のセレクタ
１１１　データ出力端子
１１２　リセット端子
Ｓ１　モード選択信号
Ｓ２　暴走検知信号
Ｓ３　割込信号
Ｓ４　停止制御・セレクト信号
Ｓ５　内部のメモリ制御信号
Ｓ６　外部のメモリ制御信号
Ｓ７　選択されたメモリ制御信号
Ｓ８　通常動作モード時の出力データ
Ｓ９　ノイズ評価モード時の出力データ
Ｓ１０　選択された出力データ
Ｓ１１　リセット信号
Ｓ１２　実効リセット信号
Ｔ１　通常動作モード期間
Ｔ２　ノイズ評価モード期間
Ｔ３　通常動作モード期間中の暴走検知期間
Ｔ４　ノイズ評価モード期間中の暴走検知期間
Ｔ５　通常動作モード期間中のリセット期間
Ｔ６　ノイズ評価モード期間中のリセット期間
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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