(57)【要約】【課題】  GOLD構造TFTは、そのゲートオーバーラップ領域における不純物濃度によって信頼性が大きく左右される。そこで本発明は、ゲートオーバーラップ領域においてゲート電極のテーパ形状に対応した抵抗分布を得ることを課題とする。【解決手段】  本発明は、マスクアライメントを数μm間隔でずらしたLov抵抗モニタ−として複数のTEGを作製し、それぞれ抵抗測定を行う。その結果、チャネル形成領域、ゲートオーバーラップ領域及びソース／ドレイン領域において、テーパ形状に対応した抵抗分布を得ることができる。【選択図】  図１
2004214638.tif 000002
【特許請求の範囲】
【請求項１】
追加
半導体膜上に設けられたゲート電極と、ソース／ドレイン領域とを有するＴＥＧと、ＴＦＴとを同一基板上に形成するステップと、
前記ＴＥＧのソース／ドレイン領域の抵抗を測定するステップと、
前記抵抗から、前記ＴＦＴのソース／ドレイン領域の不純物濃度を予測することを特徴とするＴＦＴの評価方法。
【請求項２】
半導体膜上にゲート電極を有し、前記半導体膜は前記ゲート電極と重なる低濃度不純物領域を有するように形成されるＴＥＧと、ＴＦＴとを同一基板上に形成するステップと、
前記ＴＥＧの低濃度不純物領域の抵抗を測定するステップと、
前記抵抗から、前記ＴＦＴの低濃度不純物領域の不純物濃度を予測することを特徴とするＴＦＴの評価方法。
【請求項３】
半導体膜上に第１の導電膜と第２の導電膜とが積層したゲート電極を有し、前記半導体膜は前記ゲート電極と重なる低濃度不純物領域を有し、
前記第１の導電膜の端は前記第２の導電膜の端を越えて延在し、前記第１の導電膜の端と前記第２の導電膜の端との間に前記半導体膜の側端部が設けられるように形成されるＴＥＧと、ＴＦＴとを同一基板上に形成するステップと、
前記ＴＥＧの低濃度不純物領域の抵抗を測定するステップと、
前記抵抗から、前記ＴＦＴの低濃度不純物領域の不純物濃度を予測することを特徴とするＴＦＴの評価方法。
【請求項４】
半導体膜上にＴａＮ膜とＷ膜とが積層したゲート電極を有し、前記半導体膜は前記ゲート電極と重なる低濃度不純物領域を有し、
前記ＴａＮ膜の端は前記Ｗ膜の端を越えて延在し、前記ＴａＮ膜の端と前記Ｗ膜の端との間に前記半導体膜の側端部が設けられるように形成されるＴＥＧと、ＴＦＴとを同一基板上に形成するステップと、
前記ＴＥＧの低濃度不純物領域の抵抗を測定するステップと、
前記抵抗から、前記ＴＦＴの低濃度不純物領域の不純物濃度を予測することを特徴とするＴＦＴの評価方法。
【請求項５】
半導体膜上にテーパーを有するゲート電極を有し、前記半導体膜は前記ゲート電極のテーパーと重なる低濃度不純物領域を有するように形成されるＴＥＧと、ＴＦＴとを同一基板上に形成するステップと、
前記ＴＥＧの低濃度不純物領域の抵抗を測定するステップと、
前記抵抗から、前記テーパーに応じた前記ＴＦＴの低濃度不純物領域の不純物濃度を予測することを特徴とするＴＦＴの評価方法。
【請求項６】
半導体膜上にテーパーを有する第１の導電膜と第２の導電膜とが積層したゲート電極を有し、前記半導体膜は前記ゲート電極のテーパーと重なる低濃度不純物領域を有し、
前記第１の導電膜の端は前記第２の導電膜の端を越えて延在し、前記第１の導電膜の端と前記第２の導電膜の端との間に前記半導体膜の側端部が設けられるように形成されるＴＥＧと、ＴＦＴとを同一基板上に形成するステップと、
前記ＴＥＧの低濃度不純物領域の抵抗を測定するステップと、
前記抵抗から、前記テーパーに応じた前記ＴＦＴの低濃度不純物領域の不純物濃度を予測することを特徴とするＴＦＴの評価方法。
【請求項７】
半導体膜上にテーパーを有するＴａＮ膜とＷ膜とが積層したゲート電極を有し、前記半導体膜は前記ゲート電極のテーパーと重なる低濃度不純物領域を有し、
前記ＴａＮ膜の端は前記Ｗ膜の端を越えて延在し、前記ＴａＮ膜の端と前記Ｗ膜の端との間に前記半導体膜の側端部が設けられるように形成されるＴＥＧと、ＴＦＴとを同一基板上に形成するステップと、
前記ＴＥＧの低濃度不純物領域の抵抗を測定するステップと、
前記抵抗から、前記テーパーに応じた前記ＴＦＴの低濃度不純物領域の不純物濃度を予測することを特徴とするＴＦＴの評価方法。
【請求項８】
半導体膜上に第１の導電膜と第２の導電膜とが積層したゲート電極を有し、前記半導体膜は前記ゲート電極と重なる低濃度不純物領域と、チャネル形成領域と、一対の不純物領域とを有するＴＥＧと、ＴＦＴとを同一基板上に形成するステップと、
前記第１のＴＥＧの低濃度不純物の抵抗を測定するステップと、
前記第２のＴＥＧのチャネル形成領域の抵抗を測定するステップと、
前記第３のＴＥＧの不純物領域の抵抗を測定するステップと、を有し、
前記抵抗から前記ＴＦＴにおける低濃度不純物領域、前記チャネル形成領域及び前記不純物領域の不純物濃度を予測するＴＦＴの評価方法であって、
前記ＴＥＧは前記第１の導電膜の端と前記第２の導電膜の端との間に前記半導体膜の側端部が設けられるように形成される第１のＴＥＧと、
前記第２の導電膜の端が前記半導体膜の側端部を越えて延在するように形成される第２のＴＥＧと、
前記第１の導電膜の端が前記半導体膜の側端部を越えないように形成される第３のＴＥＧと、を有することを特徴とするＴＦＴの評価方法。
【請求項９】
請求項８において、前記第１乃至第３のＴＥＧは複数設けられていることを特徴とするＴＦＴの評価方法。
【請求項１０】
請求項８又は９において、前記第１の導電膜はＴａＮ膜であり、前記第２の導電膜はＷ膜であることを特徴とするＴＦＴの評価方法。
【請求項１１】
請求項８乃至１０のいずれか一において、前記第１の導電膜及び前記第２の導電膜の端はテーパーを有することを特徴とするＴＦＴの評価方法。
【請求項１２】
請求項１乃至１１のいずれか一において、前記ＴＥＧにおける、前記抵抗と、前記第１の導電膜又は前記第２の導電膜と、前記半導体膜との重ね合わせ位置との相関を求めることを特徴とするＴＦＴの評価方法。
【請求項１３】
請求項１乃至１２のいずれか一において、前記ＴＥＧは低濃度不純物の抵抗を測定するための評価素子を有することを特徴とするＴＦＴの評価方法。
【請求項１４】
請求項１乃至１３のいずれかに記載の評価方法を用いて作製するＴＦＴを有することを特徴とする半導体装置の作製方法。
【請求項１５】
絶縁基板上に形成された不純物領域を有する半導体膜と、前記半導体膜上にマスクを用いて形成されたゲート電極と、を有するＴＦＴを備えた半導体装置の作製方法において、
前記絶縁基板上の複数の領域に不純物領域を有するＴＥＧを形成し、
前記ＴＦＴの活性化工程前後において、前記ＴＥＧのマスクのアライメントずれを求め、前記求められたマスクのアライメントずれから前記基板の収縮又は膨張を求めることを特徴とする半導体装置の作製方法。
【請求項１６】
絶縁基板上に形成された低濃度不純物領域及び不純物領域を有する半導体膜と、前記低濃度不純物領域と重なるように、前記半導体膜上にマスクを用いて形成されたゲート電極と、を有するＴＦＴを備えた半導体装置の作製方法において、
前記絶縁基板上の複数の領域に低濃度不純物領域及び不純物領域を有するＴＥＧを形成し、
前記ＴＦＴの活性化工程前後において、前記ＴＥＧのマスクのアライメントずれを求め、前記求められたマスクのアライメントずれから前記基板の収縮又は膨張を求めることを特徴とする半導体装置の作製方法。
【請求項１７】
追加
半導体膜上に設けられたゲート電極と、ソース／ドレイン領域とを有するＴＥＧと、ＴＦＴとを同一基板上に有することを特徴とする素子基板。
【請求項１８】
半導体膜上にゲート電極を有し、前記半導体膜は前記ゲート電極と重なる低濃度不純物領域を有するように形成されるＴＥＧと、ＴＦＴとを同一基板上に有することを特徴とする素子基板。
【請求項１９】
半導体膜上に第１の導電膜と第２の導電膜とが積層したゲート電極を有し、前記半導体膜は前記ゲート電極と重なる低濃度不純物領域を有し、
前記第１の導電膜の端は前記第２の導電膜の端を越えて延在し、前記第１の導電膜の端と前記第２の導電膜の端との間に前記半導体膜の側端部が設けられるように形成されるＴＥＧと、ＴＦＴとを同一基板上に有することを特徴とする素子基板。
【請求項２０】
半導体膜上にＴａＮ膜とＷ膜とが積層したゲート電極を有し、前記半導体膜は前記ゲート電極と重なる低濃度不純物領域を有し、
前記ＴａＮ膜の端は前記Ｗ膜の端を越えて延在し、前記ＴａＮ膜の端と前記Ｗ膜の端との間に前記半導体膜の側端部が設けられるように形成されるＴＥＧと、ＴＦＴとを同一基板上に有することを特徴とする素子基板。
【請求項２１】
請求項１８乃至２０のいずれか一において、半導体膜上にテーパーを有するゲート電極を有し、前記半導体膜は前記ゲート電極のテーパーと重なる低濃度不純物領域を有することを特徴とする素子基板。
【請求項２２】
半導体膜上にゲート電極を有し、前記半導体膜は前記ゲート電極と重なる低濃度不純物領域を有するように形成されるＴＥＧと、ＴＦＴとを有することを特徴とするパネル。
【請求項２３】
半導体膜上に第１の導電膜と第２の導電膜とが積層したゲート電極を有し、前記半導体膜は前記ゲート電極と重なる低濃度不純物領域を有し、
前記第１の導電膜の端は前記第２の導電膜の端を越えて延在し、前記第１の導電膜の端と前記第２の導電膜の端との間に前記半導体膜の側端部が設けられるように形成されるＴＥＧと、ＴＦＴとを有することを特徴とするパネル。
【請求項２４】
半導体膜上にＴａＮ膜とＷ膜とが積層したゲート電極を有し、前記半導体膜は前記ゲート電極と重なる低濃度不純物領域を有し、
前記ＴａＮ膜の端は前記Ｗ膜の端を越えて延在し、前記ＴａＮ膜の端と前記Ｗ膜の端との間に前記半導体膜の側端部が設けられるように形成されるＴＥＧと、ＴＦＴとを有することを特徴とするパネル。
【請求項２５】
請求項２２乃至２４のいずれか一において、半導体膜上にテーパーを有するゲート電極を有し、前記半導体膜は前記ゲート電極のテーパーと重なる低濃度不純物領域を有することを特徴とするパネル。
【請求項２６】
ＴＥＧと同一基板上に設けられたＴＦＴの不純物添加量を制御するコンピュータを、
前記ＴＥＧの抵抗分布を求める演算手段、
ＴＦＴの作製条件又はデバイスの設計条件を記憶させる手段、
前記記憶させる手段に基づいて不純物の添加量を判断させる手段、
前記判断させる手段から得られた添加量をドーピング装置へ設定する手段、として機能させるためのドーズ量制御プログラム。
【請求項２７】
ＴＥＧと同一基板に設けられ、マスクを用いて形成されるゲート電極を有するＴＦＴの不純物添加量を制御するコンピュータを、
前記マスクのアライメントずれを演算させ、ＴＥＧの抵抗分布を求める演算手段、
ＴＦＴの作製条件又はデバイスの設計条件を記憶させる手段、
前記記憶させる手段に基づいて不純物の添加量を判断させる手段、
前記判断させる手段から得られた添加量をドーピング装置へ設定する手段、として機能させるためのドーズ量制御プログラム。
【請求項２８】
ＴＥＧと同一基板上に設けられたＴＦＴの不純物添加量を制御するコンピュータを、
前記ＴＥＧの抵抗分布を求める演算手段、
ＴＦＴの作製条件又はデバイスの設計条件を記憶させる手段、
前記記憶させる手段に基づいて不純物の添加量を判断させる手段、
前記判断させる手段から得られた添加量をドーピング装置へ設定する手段、として機能させるためのドーズ量制御プログラムを記録したコンピュータ読み取り可能な記録媒体。
【請求項２９】
ＴＥＧと同一基板に設けられ、マスクを用いて形成されるゲート電極を有するＴＦＴの不純物添加量を制御するコンピュータを、
前記マスクのアライメントずれを演算させ、ＴＥＧの抵抗分布を求める演算手段、
ＴＦＴの作製条件又はデバイスの設計条件を記憶させる手段、
前記記憶させる手段に基づいて不純物の添加量を判断させる手段、
前記判断させる手段から得られた添加量をドーピング装置へ設定する手段、として機能させるためのドーズ量制御プログラムを記録したコンピュータ読み取り可能な記録媒体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタの評価方法や作製方法又は当該薄膜トランジスタを有する半導体装置の作製方法に関する。更に本発明は、評価方法に基づき不純物添加量を制御するプログラム又は記録媒体に関する。
【背景技術】
【０００２】
薄膜トランジスタ（以下、ＴＦＴと表記する）を代表とする半導体素子における寿命に関する物理現象として、ホットキャリアによる特性劣化現象が挙げられる。ホットキャリアは格子系の温度を上回る非平衡状態の正孔と電子とに起因し、特にその電子をホットエレクトロンという。デバイスの寸法が小さくなるにつれ、局所的な電界が大きくなってしまう。その結果生じるホットキャリアにより、半導体装置の動作不良や動作機能の低下、ドレイン電圧に対するドレイン電流の低下を引き起こし、半導体装置のデバイス特性、性能を劣化させている。
【０００３】
ここで、ホットエレクトロンによる劣化の現象を説明する。半導体素子を動作させると、ドレイン領域、特にチャネル形成領域とドレイン領域との接合領域の近傍に高電界領域が形成され、この高電界領域に流れ込んだ電子は非常に高いエネルギーを有するホットエレクトロンとなる。この時、一部のホットエレクトロンはゲート酸化膜に注入されたり、Ｓｉ-ＳｉＯ2界面に界面準位を発生させたりして素子特性の変動をもたらす。また上記チャネル電子によるホットエレクトロン以外に基板ホットエレクトロンもある。
【０００４】
さらに衝突電離またはアバランシェ増倍で発生したキャリアが、ホットキャリアとして酸化膜中に注入されること（ドレインアバランシェホットキャリア：Drain Avalanche Hot Carrier :DAHC）や、２次衝突電離によって発生したホットエレクトロン注入（Secondarily Generated Hot Electron:SGHE）がある。なお詳細は、サブミクロンデバイス2ｐ１
２１〜１４２（小柳光正著、丸善株式会社出版）に記載されている。
【０００５】
このホットキャリアによる劣化を防ぐ手段として、チャネル形成領域と、ソース領域またはドレイン領域との間に低濃度に不純物元素を添加した領域(第１の低濃度不純物領域)を設けたLightly Doped Drain(LDD)構造TFTが知られている。さらに、LDD領域の寄生抵抗による性能低下も防ぐ手段として、ゲート絶縁膜を介してLDD領域をゲート電極と重ねて配置させたゲートオーバーラップ領域(第２の低濃度不純物領域)を設けたGate-Overlapped LDD(GOLD)構造TFTが知られている。このような構造とすることで、ドレイン近傍の高電界が緩和されてホットキャリア注入を防ぎ、劣化現象の防止に有効であることが知られている。
【０００６】
このGOLD構造TFTは、ゲートオーバーラップ領域における不純物濃度によって信頼性が大きく左右される。ゲートオーバーラップ領域の不純物濃度が高い場合、チャネル形成領域とゲートオーバーラップ領域との界面において強い電界が発生し、ホットキャリア発生量が多くなり、TFTの特性劣化、例えばオン電流低下も大きくなる。
【０００７】
一方、ゲートオーバーラップ領域の不純物濃度をある程度減少させた場合、チャネル形成領域とゲートオーバーラップ領域との界面の電界強度が減少するとともに、ドレイン領域とゲートオーバーラップ領域との界面の電界強度が増加するが、電界の最大値は小さくなり、TFTの特性劣化も小さくなり好ましい。
【０００８】
しかし更にゲートオーバーラップ領域の不純物濃度を低下させると、ドレイン領域とゲートオーバーラップ領域との界面において強い電界が発生してしまうため、ゲートオーバーラップ領域の不純物濃度が低い場合であってもTFTの特性劣化は増大する。従って半導体素子の信頼性向上の為には、ゲートオーバーラップ領域の不純物濃度をより正確に把握することが重要となる。
【０００９】
そこでＬＳＩの分野において、ドーズ量依存性を考慮した不純物導入及び熱拡散領域の不純物濃度分布をシミュレーションにて予測する方法が用いられてきた。これは、半導体基板に不純物を導入し、熱処理を行って不純物を拡散させて不純物拡散領域を得る場合において、該不純物拡散領域の不純物の濃度分布を導入された不純物の総量に基づく計算を含む工程によりシミュレーションする方法である（特許文献１参照）。
【特許文献１】特開平８−１３９０４４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
特に、薄膜トランジスタの分野では、ゲート電極の下部導電膜とのみ重なっているゲートオーバーラップ領域（Lov領域）の不純物濃度を把握するため、半導体膜上に下部導電膜のみを形成し、その後不純物を添加して形成された測定素子の抵抗を測定する方法が用いられてきた。この場合、別基板にゲートオーバーラップ領域の抵抗測定用の素子だけを作製したり、マスク枚数を増やして基板の一部に抵抗測定用の素子を作製していた。
【００１１】
しかし、これらの方法では工程数が増加するだけでなく、自己整合プロセスで作製するゲートオーバーラップ領域のゲート電極はテーパーエッチング及び異方性エッチングによって作製する為、Lov領域の抵抗を正確に測定することは困難であった。これは、ＴＦＴと測定素子とを同一基板且つ同一プロセスで作製することができなかったからである。
【００１２】
そこで本発明は、Lov抵抗測定用の素子を作製する方法、該Lov抵抗測定用の素子を使用した評価方法、該Lov抵抗測定用の素子を有する素子基板、及びパネルを提供することを課題とする。
【課題を解決するための手段】
【００１３】
上記課題を鑑み本発明は、評価素子（ゲートオーバーラップ領域の不純物濃度を測定するための評価素子を特にLov抵抗モニタ−と表記する）を有するＴＥＧ（評価用単体素子群；Test Element Group）を形成することを特徴とする。特にＬｏｖ抵抗モニターのゲート電極の作製時に用いるマスクのアライメント（マスクアライメント）をあえてずらして作製し、ソース／ドレイン領域（高濃度不純物領域）、ゲートオーバーラップ領域及びチャネル形成領域に沿ったシート抵抗分布を得ることにより、各領域の不純物濃度を正確に把握することを特徴とする。
【００１４】
また本発明は、ＳＥＭ等による観察を行うことなく、Lov抵抗モニタ−の電気特性を測定することによって、マスクのアライメントずれを評価することを特徴とする。なおマスクのアライメントずれ等は、ＧＯＬＤ構造以外、例えばシングルゲート構造のであっても評価することができる。
【００１５】
具体的には、図1に示すように、マスクアライメントをサブμm間隔でずらしたLov抵抗モニタ−として作製された評価素子（Ａ）〜（Ｄ）を作製し、それぞれ抵抗測定を行う。このとき評価素子のゲート電極は、下部導電膜（第１の導電膜）１０１と上部導電膜（第２の導電膜）１０２との積層構造を有し、下部導電膜の端は上部導電膜の端を越えて延在する構造を有している。
【００１６】
評価素子（Ａ）は、ソース／ドレイン領域のシート抵抗を測定するためのＬｏｖ抵抗モニターを構成し、上面またはＡ−Ａ’の断面図の拡大図からみると、下部導電膜１０１及び上部導電膜１０２の端が、半導体膜１０３の側端部（図１において、キャリアが流れる方向と平行な端の一方）を越えないように設けられている。
【００１７】
評価素子（Ｂ）は、ゲートオーバーラップ領域のシート抵抗を測定するためのＬｏｖ抵抗モニターを構成し、上面またはＢ−Ｂ’の断面図の拡大図からみると、下部導電膜１０１の端が、半導体膜１０３の側端部と一致するように設けられている。
【００１８】
評価素子（Ｃ）も、ゲートオーバーラップ領域のシート抵抗を測定するためのＬｏｖ抵抗モニターを構成し、上面またはＣ−Ｃ’の断面図の拡大図からみると、下部導電膜１０１の端及び上部導電膜１０２の端の間に半導体膜１０３の側端部がくるように設けられている。
【００１９】
評価素子（Ｄ）は、チャネル形成領域のシート抵抗を測定するためのＬｏｖ抵抗モニターを構成し、上面またはＤ−Ｄ’の断面図の拡大図からみると、上部導電膜１０２の端が半導体膜の側端部に一致する、又は上部導電膜１０２及び下部導電膜１０１の端が、半導体膜１０３の側端部を越えるように設けられている。
【００２０】
次にシート抵抗の測定について説明する。例えば、評価素子（Ａ）を使用し、ソース／ドレイン領域におけるシート抵抗を測定する場合、シート抵抗は、長さLに比例し、幅Wに反比例することから、1/(−Ｘ−α)に比例することがわかっている。ここで、Ｘはマスクアライメントをあえてずらした条件（アライメント条件）、αは各評価素子をどの程度マスクをずらして形成したのかという、マスクアライメントのずれ（アライメントずれ）を示す。
【００２１】
この特性を利用して、アライメントずれαを求めることができ、算出したαを使ってゲートオーバーラップ領域等のシート抵抗を算出することができる。また本発明により、光学顕微鏡やSEM等の観察を行うことなく、電気特性測定によってマスクのアライメントずれを評価することが可能となる。
【００２２】
図８（Ａ）にはＴＦＴ素子が設けられたパネル部（基板上のパネルとして使用する領域であって、画素部や駆動回路部を含む）８０１と、Ｌｏｖ抵抗モニター８０２とが形成された基板８００を示す。このように本発明は、Ｌｏｖ抵抗モニター等のＴＥＧとＴＦＴとを同一基板に形成できることを特徴とする。すなわち、ＴＦＴのゲート電極と、Ｌｏｖ抵抗モニター等のＴＥＧのゲート電極とに対する、テーパーエッチングや異方性エッチングを同時に行うことができるため、ゲートオーバーラップ領域に形成される低濃度不純物領域の評価を正確に把握することができる。
【００２３】
また図８（Ｂ）はＬｏｖ抵抗モニタ−の拡大図を示す。Ｌｏｖ抵抗モニター８０２には半導体膜８０４と、ゲート電極８０５を有し、ゲート電極、ソース電極及びドレイン電極に接続されるパッドが形成されたＬｏｖ抵抗モニタ−を有するＴＥＧが設けられている。そしてＬｏｖ抵抗モニタ−の評価素子のアライメント条件をふっておけばよく、図８（Ｂ）ではアライメント条件をＸ＝ａ、ｂ、ｃ、ｄとしている。
【００２４】
このように形成されたＬｏｖ抵抗モニタ−のシート抵抗を測定することにより、従来の方法では得ることのできないゲート電極のテーパー形状に対応したゲートオーバーラップ領域の抵抗分布を得ることができる。すなわち本発明により、ゲートオーバーラップ領域、ソース／ドレイン領域及びチャネル形成領域の不純物濃度をより正確に把握することが可能となる。
【００２５】
また本発明は、得られた抵抗分布をデータベース化し、回路等の様々な設計条件における、最適な不純物添加量を選択することが可能となる。そして本発明は、データベースから選択させるプログラム又はコンピュータ読み取り可能な記録媒体を提供することができ、実施者の経験に頼らず、短時間で所望の不純物添加量（ドーズ量）を得ることができる。そして、得られたドーズ量をドーピング装置へ出力させ、効率よく所望の特性を有するデバイスを設計する半導体装置の作製方法（設計管理システム）を提供することができる。
【００２６】
また本発明により、Ｌｏｖ抵抗モニター等のＴＥＧの電気特性の測定によりアライメントずれαを求めることにより、ＳＥＭ等により観察することなく、マクスのアライメントずれを正確に評価することもできる。この場合、Ｌｏｖ抵抗モニター等のＴＥＧはソースドレイン領域よりも低濃度に不純物元素を添加した領域(低濃度不純物領域)を設けたLightly Doped Drain(LDD)領域を有するいわゆるＬＤＤ構造であっても、ＬＤＤ領域がゲート電極にオーバーラップしているいわゆるＧＯＬＤ構造であっても、低濃度不純物領域を有さない、いわゆるシングルドレイン構造であってもよい。
【００２７】
そして本発明は、このようなＬｏｖ抵抗モニター等のＴＥＧを有する素子基板、パネル、及びそれらの作製方法を提供することができる。パネルとは、液晶素子を有する表示装置（液晶表示装置）、発光素子を有する表示装置（発光装置）、等の半導体装置の表示部に搭載される表示装置のパネルであって、該パネルは画素部や駆動回路部を有する。無論、パネルとして完成される段階で、Ｌｏｖ抵抗モニター等のＴＥＧは切断して、除去する場合もある。
【発明の効果】
【００２８】
本発明により、ＴＦＴ基板の一部に評価素子を有するTEGを作製することができ、ＴＦＴ素子と評価素子とに対して、同時にテーパーエッチ等のエッチングが行われるため、別基板に作製した評価素子よりも、正確にLov領域の抵抗、つまりLov領域の不純物濃度を把握することができる。
【００２９】
また本発明により得られた半導体素子による不純物濃度や形成条件及びそれらと信頼性の相関をデータベース化することにより、実施者の経験に頼らず、短時間で最適な不純物添加量を得ることができる。そして更に、抵抗測定結果を判断基準にして劣化の評価を行うことができる。
【発明を実施するための最良の形態】
【００３０】
以下、本発明の実施の形態を図面に基づいて説明する。なお以下の実施の形態で説明するＬｏｖ抵抗モニター評価時のゲートオーバーラップ領域にドープする不純物はドナーでもアクセプターでも構わない。
【００３１】
（実施の形態１）
本実施の形態では、Ｌｏｖ抵抗モニタ−の評価素子（Ａ）〜（Ｄ）の作製方法及びソース／ドレイン領域、ゲートオーバーラップ領域及びチャネル形成領域におけるシート抵抗の求め方について具体的に説明する。
【００３２】
図２にはパネル部に設けられたGOLD構造TFT（以下、ＴＦＴと表記する）及び図１に示す評価素子（Ａ）〜（Ｄ）の作製工程を示し、ａ−ａ’、ｂ−ｂ’、ｃ−ｃ’、ｄ−ｄ’からみた断面図を記載している。まず図２（Ａ）に示すように、絶縁表面を有する基板（絶縁基板）２００上に当該基板からの不純物の侵入を防ぐために下地膜２０１を形成する。そして下地膜上に結晶化された半導体膜２０２にしきい値を制御するために不純物を添加し（チャネルドープ）、ゲート絶縁膜２０４を形成し、ゲート電極の下部導電膜としてTaN膜２０５ａを、上部導電膜としてW膜２０５ｂを形成する。そして、Ｗ膜上に第１のレジスト２０６を形成し、Ｗ膜２０５ａとＴａＮ膜２０５ｂとにテーパーエッチングを行う。
【００３３】
その後図２（Ｂ）に示すように、レジスト２０６を除去せずに、異方性エッチングによりＷ膜をエッチングしゲート電極を形成した。
【００３４】
次いで図２（Ｃ）に示すように、ソース／ドレイン領域２０９及びゲートオーバーラップ領域２０８を形成するためリン（P）イオンを打ち込んだ。なお、今回のＬｏｖ抵抗モニターでは、ソース／ドレイン領域とゲートオーバーラップ領域を同時に添加している。
【００３５】
そして図２（Ｄ）に示すように、パッシベーション膜２１０及び層間絶縁膜２１５を形成する。
【００３６】
以上のように、ＴＦＴと同時に同一基板上に形成されたＴＥＧであるＬｏｖ抵抗モニターに対して、抵抗測定を行う。
【００３７】
次に抵抗測定について説明する。なお本実施の形態で測定する各Ｌｏｖ抵抗モニターでは、アライメント条件Ｘを図１に記載の基準線より右をプラス、左をマイナスとして、0、±０．５、±１．０、±１．５、±２．０と０．５μｍ間隔でずらしている。
【００３８】
まず評価素子（Ａ）において、チャネル形成領域及びゲートオーバーラップ領域での抵抗を無視すると、
Ｒ1＝ＲSD・Ｌ／（−Ｘ1−α）  ・・・(1)
Ｒ2＝ＲSD・Ｌ／（−Ｘ2−α）  ・・・(2)
が成立する。但し、Ｘ1、Ｘ2はマスクアライメントをあえてずらしたアライメント条件、Ｒ1、Ｒ2はＸ1、Ｘ2で測定される抵抗値、ＲSDはソース／ドレイン領域のシート抵抗、Ｌは下部導電膜の幅、αはマスクのアライメントずれを示す。但し、Ｌはゲートオーバーラップ領域の幅より十分大きいこととする。
【００３９】
上記式(1)、(2)より、
α＝（−Ｒ1・Ｘ1＋Ｒ2・Ｘ2）／（Ｒ1−Ｒ2）  ・・・(3)
式(3)が成立するため、この式に測定値Rとアライメント条件Ｘを代入することでアライメントずれαを算出できる。すなわち、式(4)が成立する。
ＲSD＝Ｒ（−Ｘ−α）／Ｌ  ・・・(4)
【００４０】
なお評価素子（Ａ）では、マスクのアライメントずれαはα≒0.3となった。
【００４１】
また評価素子（Ｂ）及び評価素子（Ｃ）では、チャネル形成領域での抵抗を無視すると以下の式が成立する。
Ｒ＝ＲLov・Ｌ／｛ＬLov−（Ｘ＋α）｝  ・・・(5)
但し、ＲLovはゲートオーバーラップ領域のシート抵抗、ＬLovはゲートオーバーラップ領域の長さを示す。
【００４２】
式(5)より、
ＲLov＝Ｒ（ＬLov−Ｘ−α）／Ｌ  ・・・(6)
が導かれる。
【００４３】
更に評価素子（Ｄ）では、以下の式が成立する。
Ｒ＝Ｒch・Ｌ／Ｗ  ・・・(7)
但し、Ｒchはチャネル形成領域のシート抵抗を示す。
【００４４】
式(7)により、
Ｒch＝Ｒ・Ｗ／Ｌ  ・・・(8)
が導かれる。
【００４５】
以上のように式(4)、(6)、(8)から各領域のシート抵抗を求めることができる。
【００４６】
そして図４及び図５には、評価素子（Ａ）に示す構造を有し、チャネルドープ量を1.8×１０13 ions/cm2としたもの（測定素子１、２）、1.5×１０13 ions/cm2としたもの（測定素子３、４）を用いて測定されたソース／ドレイン領域の抵抗値を示す。なお、図４はマスクのアライメントずれの補正を考慮しない場合であり、図５は式(4)から求められたマスクのアライメントずれの補正を考慮したグラフである。
【００４７】
図４に示す補正前においては、抵抗Ｒと−１／Ｘとは比例関係にないが、図５に示すようにマスクのアライメントずれの補正することにより、抵抗Ｒと−１／（−Ｘ−α）とは比例関係となり、算出したαが正しいことが確認できる。図５や式(4)を変形したＲ＝（Ｌ／ＲSD）・（１／−Ｘ−α）からもわかるように本発明は、抵抗Ｒと(1/−Ｘ−α)は比例関係を有するとの相関を求めることができる。
【００４８】
またマスクのアライメントずれαと式(4),(6),(8)を用いることによって、図６に示すように、ゲート電極のテーパー形状に対応したチャネル形成領域、ゲートオーバーラップ領域及びソース／ドレイン領域のチャネル長方向の抵抗分布をより正確に得ることができる。更に図７には、図６の抵抗をシート抵抗に換算したグラフを示す。
【００４９】
従来の方法では、ゲートオーバーラップ領域の抵抗は、ゲート電極のテーパー形状に対応せず、平均値としてしか算出できなかったが、本発明によりゲート電極のテーパー形状に対応した抵抗分布を得ることが可能となる。図７をみるとわかるが、本発明はゲートオーバーラップ領域のテーパーに応じたシート抵抗を正確に示しており、これを平均値とする従来の方法と比べて本発明は、正確な電気特性を得ることができる。
【００５０】
また特にGOLD構造は、ゲートオーバーラップ領域の不純物濃度によって信頼性が大きく左右される為、得られたゲートオーバーラップ領域のシート抵抗値を用いることで、長期信頼性試験を行うことなくTFTの寿命予測の目安となる。
【００５１】
（実施の形態２）
本発明は評価素子のマスクのアライメントずれαの特性を利用することにより、電気特性測定によって実際のアライメントずれを測定することが可能となる。実際のアライメントずれとは、基板の収縮等により設計した位置からずれてしまうことを指す。このアライメントずれを、アライメントずれαを用いて電気特性測定から求めることにより、正確に評価することができる。このときＴＦＴやＴＥＧはＧＯＬＤ構造以外であってもよく、例えば単純なシングルドレイン（低濃度不純物領域を有さない）構造であってもよい。すなわち実際のアライメントずれは、半導体膜とゲート電極を形成する導電膜とを積層し、基準線においてαずらした評価素子により評価することができる。
【００５２】
そこで本実施の形態では、電気特性測定によって実際のアライメントずれを測定する方法を説明する。
【００５３】
基板に複数の評価素子を、好ましくは基板の４角に配置することにより、加熱工程による基板の収縮や膨張を把握する。すなわち、図８（Ｂ）に示すような評価素子を基板の４角に配置させ、活性化等の加熱処理後に各評価素子のマスクのアライメントずれαを算出し、それらの差から基板の収縮や膨張を評価でき、実際のアライメントずれを評価することができる。なおこのとき、Ｘ軸及びＹ軸方向のずれを算出するため、図８（Ｂ）に示すＴＥＧの向きを９０度回転させたＴＥＧを各列に形成するとよい。
【００５４】
例えば、図９のように基板の４角に設けた評価素子のアライメントずれα１とα３との差、及びα２とα４との差から、基板の収縮や膨張を評価することができる。なお、求めた基板の収縮や膨張は１５〜２０ｐｐｍ以下であるとよい。
【００５５】
このような評価素子の電気特性の測定に基づきアライメントずれを求めることによって、ＳＥＭ等により観察することなく、マクスのアライメントずれを正確に評価することができる。
【００５６】
（実施の形態３）
本実施の形態では、ゲートオーバーラップ領域のシート抵抗値及びそのチャネル長方向の長さ依存性（ゲートオーバーラップ長条件）、活性化条件依存性、活性層のチャネル長方向の長さ依存性（チャネル長条件）、TFT構造、信頼性の条件等の条件をデータベース化し、不純物添加量（ドーズ量）を制御するコンピュータシステムについて、図３を用いて説明する。
【００５７】
図３（Ａ）は、コンピュータシステムの構成を示し、端末３０１と、ドーピング装置３０２と、コンピュータ３１１と、測定手段３２１とを有している。
【００５８】
端末３０１は、半導体素子の作製条件やデバイス（半導体素子が複数集まって所定の機能を有するもの、例えばシフトレジスタや信号線駆動回路等）の設計条件等を入力する手段を有している。なお端末３０１は、携帯情報端末（ＰＤＡ）や、コンピュータ等を利用すればよい。そして、端末３０１とドーピング装置３０２は、デバイスを作製する場所（例えばクリーンルーム）に設けられている。
【００５９】
コンピュータ３１１は、パーソナルコンピュータ、ワークステーション、メインフレームコンピュータ等各種のコンピュータが含まれる。そしてコンピュータは中央演算処理装置（ＣＰＵ）、主記憶装置（メインメモリ：ＲＡＭ）、コプロセッサ、画像アクセラレータ、キャッシュメモリ、入出力制御装置（Ｉ／Ｏ）等、一般的なコンピュータに備えられるハードウェア手段を備えている。また、ハードディスク装置等の外部記憶装置、インターネット等の通信手段を備えることができる。
【００６０】
また測定手段３２１は、ＴＥＧの抵抗を測定する機能を有している。
【００６１】
そしてコンピュータ３１１は、測定手段３２１により測定された抵抗値からマスクのアライメントずれを演算させ、抵抗分布を求めさせる演算手段３１２と、端末から入力される半導体素子やデバイスの条件、ゲートオーバーラップ領域の最適抵抗値等の信頼性情報が入力され、当該条件をデータベース化して記録させる記憶手段３１３と、データベースから最適な不純物添加量を判断、選択させる判断手段３１４と、選択された添加量をドーピング装置に設定させる設定手段３１５とを有している。なおコンピュータ３１１は、所定の添加量を印刷や表示により出力することもできる出力手段を有してもよい。また好ましくは、記憶手段３１３に各ドーピング装置の固有条件を記録しておき、判断手段３１４により最適な添加量を選択させるとよい。
【００６２】
そして、データベースから最適な添加量を選択する場合（実線で記載した経路）、演算手段３１２に求めさせた相関や記憶手段３１３に記憶させた条件に基づいて判断手段３１４に最適な添加量を判断・選択させ、設定手段３１５によりドーピング装置３０２に添加量を設定させる。
【００６３】
または測定された抵抗値を利用して添加量を設定する場合（点線で記載した経路）は、測定手段３２１から得られる抵抗に基づいて、演算手段３１２にマスクのアライメントずれを算出させ、相関を求めさせて正確な抵抗分布であることの確認を行わせ、設定手段３１５により得られる相関に基づいてドーピング装置３０２に添加量を設定させてもよい。
【００６４】
このようなコンピュータ３１１は、デバイスを作製する場所に設けても、別の場所に設けてもよい。別の場所に設けるときは、端末３０１の各条件を、ネットワークを介して判断手段３１４へ入力すればよい。測定手段３２１も、デバイスを作製する場所に設けても、別の場所に設けてもよい。別の場所に設けるときは、測定手段での各結果を、ネットワークを介して演算手段３１２へ入力すればよい。また測定手段３２１と、コンピュータ３１１とを同一の場所に設けてもよい。
【００６５】
次に図３（Ｂ）に示すフローチャートを用いて、実線で記載して経路に関するシステムフローを説明する。まず各条件で形成された評価素子（Ａ）〜（Ｄ）の抵抗を測定し、コンピュータに抵抗値に基づいて上式よりアライメントずれαを演算させ、抵抗と（−Ｘ−α）との相関を得る。これらの形成条件（具体的には活性化条件、チャネル長条件、ゲートオーバーラップ条件、信頼性条件及びその他の条件や、ＴＦＴ構造）、抵抗値やアライメントずれα等を保存させておいた、データベースにアクセスし、求めるデバイス用途に応じて、最適なゲートオーバーラップ領域の不純物濃度を判断させ、選択させる。
【００６６】
その後、選択された添加量の結果を表示させ、添加量をドーピング装置へ設定したり、印刷したりして出力すればよい。そして更に、得られた添加量等のデータを保存させ、データベースに記録させればよい。
【００６７】
このようなコンピュータシステムはプログラム等のソフトウェアを用いても、ハードウェアを用いて作製しても構わない。そしてコンピュータシステムはドーピング装置に搭載してもよいし、ネットワーク通信を通じて行ってもよい。
【００６８】
以上のような添加量を制御するためのコンピュータシステムにより、効率よく不純物の添加量の決定を行うことができる。そして更に本発明のコンピュータシステムにより、実施者の経験に頼らず、一定結果を短時間で得ることができる。
【００６９】
また更に、ゲートオーバーラップ領域の不純物濃度と信頼性及び初期特性の相関をデータベース化しておけば、ＴＥＧを評価することで、寿命予測等の判断基準とすることができる。例えば、量産工場等では、時間のかかる信頼性評価（劣化試験）をするのは難しいが、抵抗測定結果を判断基準にして劣化の評価を行うことができる。
【００７０】
（実施の形態４）
本発明の技術思想を用いて、シングルドレイン構造のＴＦＴの抵抗測定を行うことが可能である。そこで本実施の形態では、シングルドレイン構造の評価素子を用いた抵抗測定について説明する。シングルドレイン構造の評価素子（ソース／ドレイン領域の不純物濃度を測定するための評価素子をＳＤ抵抗モニタ−と表記する）によりソース／ドレイン領域、及びチャネル形成領域におけるシート抵抗を求めることができる。
【００７１】
上記実施の形態と同様に、同一作製条件及び作製工程によりパネル部にシングルドレイン構造ＴＦＴ、及びＳＤ抵抗モニターを形成する。例えば、図１において、上部導電膜１０２を設けない構造として、シングルドレイン構造ＴＦＴ、及びＳＤ抵抗モニターを形成すればよい。このとき、基準線によりマイナス側に端部が設けられた導電膜と、基準線に接するように端部が設けられた導電膜と、基準線よりプラス側に端部が設けられた導電膜とを有するＳＤ抵抗モニターを形成する。
【００７２】
その後、各ＳＤ抵抗モニターに対して、抵抗測定を行う。そして測定したＳＤ抵抗モニター（測定素子）における、ソース／ドレイン領域、及びチャネル形成領域におけるシート抵抗を求めることができる。さらに同時に評価素子であるＳＤ抵抗モニターのマスクのアライメントずれの特性を利用することにより、電気特性測定によって実際のアライメントずれを測定することが可能となる。このような評価素子の電気特性の測定に基づきアライメントずれを求めることによって、ＳＥＭ等により観察することなく、マクスのアライメントずれを正確に評価することができる。
【００７３】
シングルドレイン構造のＴＦＴは、ＧＯＬＤ構造のＴＦＴ以上にパネル部に搭載されることが多い。そのため、本実施の形態のようにシングルドレイン構造のＴＦＴに対する抵抗測定は多く利用される。
【００７４】
またパネル部には、シングルドレイン構造のＴＦＴ、及びＧＯＬＤ構造のＴＦＴが混在して形成されることが多い。この場合、評価素子としてＬｏｖ抵抗モニターとＳＤ抵抗モニターとを形成し、抵抗測定を行うとよい。
【図面の簡単な説明】
【００７５】
【図１】本発明のＴＥＧを示す図。
【図２】本発明のＴＥＧの作製工程を示す図。
【図３】本発明のコンピュータシステムを示す図。
【図４】本発明の実験結果を示す図。
【図５】本発明の実験結果を示す図。
【図６】本発明の実験結果を示す図。
【図７】本発明の実験結果を示す図。
【図８】本発明のＴＥＧを示す図。
【図９】本発明を用いたマスクのアライメントずれの評価方法を示す図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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