(57)【要約】      （修正有） 【課題】配線基板とパワーＭＯＳＦＥＴ等との接続構造において、接続抵抗が５００μΩより低い低損失・高密度の接続を可能にする。 【解決手段】相互接続構造において、基板の接続電極が絶縁層によって相互に隔てられた複数の高密度の接続電極、例えばボールグリッドアレイ（ＢＧＡ）で形成される。好適な実施例としては、ソース電極同士やドレイン電極同士が交互に相互接続されたＢＧＡのラテラルパワーＭＯＳＦＥＴ等の高密度アレイを組み込む事によって、超低抵抗の相互接続を実現することが出来る。かかる実施例では、ソース及びドレイン電流は絶縁層によって隔てられ且つ互いに相互接続された個々の接続電極に分流される。【選択図】  図５
2004214646.tif 000002
【特許請求の範囲】
【請求項１】
基板上に実装された相互接続素子のアレイを有する回路を含み、前記アレイが少なくとも相互接続素子の３つの行及び３つの列を含むことを特徴とする装置であって、前記基板が、
前記相互接続素子の第１のサブセットに接続されて第１の終端を形成する第１の導電層を含み、前記相互接続素子の第１のサブセットは第１の反復パターンを形成することを特徴とし、
前期基板は、前記相互接続素子の第２のサブセットに接続されて第２の終端を形成する第２の導電層をさらに含み、前記相互接続素子の第２のサブセットは前記第１の反復パターンと交互に起こる第２の反復パターンを形成することを特長とし、
前記第１の導電層が、前記相互接続素子の第２のサブセットの位置に合致する位置で側方向の非導電領域の第１のアレイを画定し、
前記第２の導電層が絶縁材料によって前記第１の導電層と隔てられており、
前記第２の導電層が、前記絶縁材料を通る導電コネクタの第１の組によって前記側方向の非導電領域の範囲内の位置で前記相互接続素子の第２のサブセットに接続されることを特徴とする装置。
【請求項２】
前記相互接続素子がボールグリッドアレイを含むことを特徴とする請求項１記載の装置。
【請求項３】
電流が前記アレイの周囲の少なくとも３つの側面に沿って前記第１の端子にフローすることを特徴とする請求項１記載の装置。
【請求項４】
前記回路はパワーＭＯＳＦＥＴ金型であることを特徴とする請求項１記載の装置。
【請求項５】
前記金型はラテラルＭＯＳＦＥＴ素子を含むことを特徴とする請求項４記載の装置。
【請求項６】
前記第１及び第２のサブセットにおける相互接続素子は互いに近接し、前記第１のサブセットにおける相互接続素子同士の間の距離は前記第１及び第２のサブセットにおける近接する相互接続素子同士の間の距離より大きいことを特徴とする請求項１記載の装置。
【請求項７】
前記第１のサブセットにおける相互接続素子同士の間の距離は前記第１及び第２のサブセットにおける近接する相互接続素子同士の間の距離より約√２大きいことを特徴とする請求項６記載の装置。
【請求項８】
前記相互接続素子の第１のサブセットはドレイン接点を含むことを特徴とする請求項５記載の装置。
【請求項９】
前記相互接続素子の第２のサブセットはソース接点を含むことを特徴とする請求項８記載の装置。
【請求項１０】
前記基板はプリント配線基板であることを特徴とする請求項１記載の装置。
【請求項１１】
前記回路は、前記第１の層によって少なくとも一部分が画定された前記プリント配線基板の第１の表面上へ実装されることを特徴とする請求項１０記載の装置。
【請求項１２】
前記絶縁材料は上面及び底面を有する層から成り、前記第１導電層は前記上面上に位置し、前記第２導電層は前記底面上に位置することを特徴とする請求項１１記載の装置。
【請求項１３】
前記絶縁材料層内に孔をさらに含み、前記孔の位置は前記側方向の非導電領域の中心に合致することを特徴とする請求項１２記載の装置。
【請求項１４】
前記導電コネクタは前記孔を通る支柱であることを特徴とする請求項１３記載の装置。
【請求項１５】
前記基板は、絶縁材料から成る付加層によって他の導電層と隔てられた付加導電層をさらに含み、前記付加導電層の１つ以上が前記相互接続素子の第１のサブセットに接続されることを特徴とする請求項１記載の装置。
【請求項１６】
前記付加導電層の１つ以上が、前記相互接続素子の第２のサブセットに接続されることを特徴とする請求項１記載の装置。
【請求項１７】
前記付加導電層の１つ以上が前記相互接続素子の第１のサブセットに接続され、前記付加導電層の１つ以上が前記相互接続素子の第２のサブセットに接続されることを特徴とする請求項１記載の装置。
【請求項１８】
前記ボールグリッド接点がはんだボールを含むことを特徴とする請求項２記載の装置。
【請求項１９】
前記ボールグリッド接点が導電性エポキシを含むことを特徴とする請求項２記載の装置。
【請求項２０】
前記装置は、前記第１の導電層と第２の導電層との間に位置して絶縁材料によって前記第１及び第２の導電層と隔てられた第３の導電層を含み、前記第３の導電層は前記導電支柱の第１の組の位置と合致する位置で側方向の非導電領域の第２のアレイを含み、前記側方向の非導電領域の第２のアレイは前記導電支柱の第１の組を前記第３の導電層から絶縁することを特徴とする請求項１４記載の装置。
【請求項２１】
前記第３の導電層は導電コネクタの第２の組によって前記第１の導電層に接続され、前記導電コネクタの第２の組の位置は前記相互接続素子の第１のサブセットの位置に合致することを特徴とする請求項２０記載の装置。
【請求項２２】
前記導電層及び前記コネクタは銅から成り、前記相互接続素子ははんだボールから成ることを特徴とする請求項２１記載の装置。
【請求項２３】
各々の端子は前記アレイの周囲に沿って３つの側面から成ることを特徴とする請求項２２記載の装置。
【請求項２４】
前記回路の前記相互接続素子と前記端子との間の総抵抗は５００マイクロオームと等しいかそれより小さいことを特徴とする請求項１記載の装置。
【請求項２５】
前記回路の相互接続素子と前記端子との間の総抵抗は２５０マイクロオームと等しいかそれより小さいことを特徴とする請求項１記載の装置。
【請求項２６】
前記コネクタが導電層と導電パッドとの間に掛かる支柱であることを特徴とする請求項１記載の装置。
【請求項２７】
前記層が、前記基板の表面領域の大部分に及ぶ導電パターンを形成する導電エッチングであることを特徴とする請求項１記載の装置。
【請求項２８】
相互接続の少なくとも３つの行及び３つの列から成るアレイを有する金型に対する基板を含む装置であって、前記基板は、
前記相互接続素子の第１のサブセットに接続されるよう成されて第１の端子を形成する第１の導電層を含み、前記相互接続素子の第１のサブセットは第１の反復パターンを形成し、
前記基板は、前記相互接続素子の第２のサブセットに接続されるよう成されて第２の端子を形成する第２の導電層をさらに含み、前記相互接続素子の第２のサブセットは前記第１の反復パターンと交互に起こる第２の反復パターンを形成し、
前記第１の導電層は前記相互接続素子の第２のサブセットの位置に合致する位置で側方向の非導電領域の第１のアレイを画定し、
前記第２の導電層は絶縁材料によって前記第１の導電層と隔てられており、
前記第２導電層は、前記絶縁材料が通る導電コネクタの第１の組によって前記側方向の非導電領域の範囲内の位置で前記相互接続素子の第２のサブセットに接続されることを特徴とする装置。
【請求項２９】
前記相互接続素子がボールグリッドアレイを含むことを特徴とする請求項２８記載の装置。
【請求項３０】
電流が前記アレイの周囲の少なくとも３つの側面に沿って前記第１の端子にフローすることを特徴とする請求項２８記載の装置。
【請求項３１】
パワーＭＯＳＦＥＴ金型をさらに含む請求項２８記載の装置。
【請求項３２】
前記金型はラテラルＭＯＳＦＥＴ素子を含むことを特徴とする請求項３１記載の装置。
【請求項３３】
前記第１及び第２サブセットにおける相互接続素子は互いに近接し、前記第１のサブセットにおける接続素子同士の間の距離は前記第１及び第２のサブセットにおける近接する相互接続素子同士の間の距離より大きいことを特徴とする請求項２８記載の装置。
【請求項３４】
前記第１のサブセットにおける相互接続素子同士の間の距離は前記第１及び第２のサブセットにおける近接する相互接続素子同士の間の距離より約√２大きいことを特徴とする請求項３５記載の装置。
【請求項３５】
前記相互接続素子の第１のサブセットはドレイン接点を含むことを特徴とする請求項３２記載の装置。
【請求項３６】
前記相互接続素子の第２のサブセットはソース接点を含むことを特徴とする請求項３５記載の装置。
【請求項３７】
前記基板はプリント配線基板であることを特徴とする請求項２８記載の装置。
【請求項３８】
前記金型は前記プリント配線基板の第１の面に実装され、前記第１の面は前記第１の導電層を含むことを特徴とする請求項３７記載の装置。
【請求項３９】
前記絶縁材料は上面及び底面を有する層から成り、前記第１導電層は前記上面上に位置し、前記第２導電層は前記底面上に位置することを特徴とする請求項３８記載の装置。
【請求項４０】
前期絶縁材料層内に孔をさらに含み、前記孔の位置は前記側方向の非導電領域の位置に合致することを特徴とする請求項３９記載の装置。
【請求項４１】
前記導電コネクタは前記孔を通る支柱であることを特徴とする請求項３９記載の装置。
【請求項４２】
前記基板は、絶縁材料から成る付加層によって他の導電層と隔てられた付加導電層をさらに含み、前記付加導電層の１つ以上が前記相互接続素子の第１のサブセットに接続されることを特徴とする請求項２８記載の装置。
【請求項４３】
前記付加導電層の１つ以上が、前記相互接続素子の第２のサブセットに接続されることを特徴とする請求項４２記載の装置。
【請求項４４】
前記付加導電層の１つ以上が前記相互接続素子の第１のサブセットに接続され、前記付加導電層の１つ以上が前記相互接続素子の第２サブセットに接続されることを特徴とする請求項４２記載の装置。
【請求項４５】
前記ボールグリッド接点ははんだボールに接続するよう成されることを特徴とする請求項２９記載の装置。
【請求項４６】
前記ボールグリッド接点は導電性エポキシによって接続されるよう成されることを特徴とする請求項２９記載の装置。
【請求項４７】
前記装置は、前記第１の導電層と第２の導電層との間に位置して絶縁材料によって前記第１及び第２の導電層と隔てられた第３の導電層を含み、前記第３の導電層は前記導電支柱の第１の組の位置と合致する位置で側方向の非導電領域の第２のアレイを含み、前記側方向の非導電領域の第２のアレイは前記導電支柱の第１の組と前記第３の導電層との間の電気的接触を妨げることを特徴とする請求項３１記載の装置。
【請求項４８】
前記第３の導電層は導電コネクタの第２の組によって前記第１の導電層に接続され、前記導電コネクタの第２の組の位置は前記相互接続素子の第１のサブセットの位置に合致することを特徴とする請求項４７記載の装置。
【請求項４９】
前記導電層及び前記コネクタは銅から成り、前記相互接続素子ははんだボールから成ることを特徴とする請求項４８記載の装置。
【請求項５０】
各々の端子は前記アレイの周囲に沿って３つの側面から成ることを特徴とする請求項４９記載の装置。
【請求項５１】
前記金型と前記端子との間の総抵抗は５００マイクロオームと等しいかそれより小さいことを特徴とする請求項２８記載の装置。
【請求項５２】
前記金型と前記端子との間の総抵抗は２５０マイクロオームと等しいかそれより小さいことを特徴とする請求項２８記載の装置。
【請求項５３】
前記コネクタが導電層と導電パッドとの間に掛かる支柱であることを特徴とする請求項２８記載の装置。
【請求項５４】
前記層が、前記基板の表面領域の実質的部分に及ぶ導電パターンを形成する導電エッチングであることを特徴とする請求項２８記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は集積回路及びプリント配線基板などの電子素子の相互接続に関する。
【技術背景】
【０００２】
通常、電子部品は、ＭＯＳＦＥＴパワートランジスタを含む半導体集積回路などの複数のコンポーネントを含み、プリント配線基板（ＰＣＢ）などの基板またはセラミック板に実装される。基板は導体素子（例えば、パッド、トレース、及び／または平面）のパターンを含み、所定の方法で基板をコンポーネントに相互接続する。コンポーネント上の導電終端と基板上の導体素子との間で相互接続を成す様々な方法がある。例えば、半導体の金型はリードフレームに有線結合されるか、または標準化されたフットプリントを有するパッケージ内にオーバーモールドされ得る。リードフレームは基板表面上のパッドにはんだ付けされた多数のリード線を含み得る。かかる実施例の従来例にはデュアルインライン（「ＤＩＰ」）パッケージ及びスモールアウトライン（「ＳＯ」）パッケージにおける集積回路が含まれる。かかるパッケージにおいて、パッケージ化された素子の全体容積は、通常、パッケージ内の半導体金型の容積よりも極めて大きい。例えば低電圧ＭＯＳＦＥＴパワートランジスタなどのパワー素子に対して、通常、かかるパッケージは有意のリード線相互接続抵抗及びインダクタンスを示す。
【０００３】
半導体コンポーネントはまた、直接基板に実装されるかもしれない。これを行う１つの方法は、図１Ａ及び１Ｂに示されており、領域アレイ相互接続（例えば、ボールグリッドアレイ相互接続１６ａ、１６ｂ、１６ｃ）を用いて、基板１２の表面上の導電パッド（例えば、１０ａ、１０ｂ、１０ｃ）を半導体金型１４の表面上の相互接続パッド（図示せず）に直接接続することである。領域アレイ相互接続は例えばはんだまたは導電性エポキシでできているかもしれない。スタッドバンプも用いられるかもしれない。図１で示した実装方法は「フリップチップ」実装として時々参照される。
【０００４】
いくつかの半導体コンポーネントについて、金型表面上で複数の相互接続が成されてコンポーネントの終端が形成される。かかるコンポーネントの例はパワーＭＯＳＦＥＴであり、複数（いくつかの場合においては、数千）のアクティブセルを含み得る。各々のセルはドレイン、ソース、及びゲート終端から成る。コンポーネントのドレイン端子は、基本的にアクティブセルの全ドレイン端子を一緒に接続することによって形成され得る。同様にソース及びゲート端子は、基本的にアクティブセルの全てのソース及びゲート端子を一緒に接続することによって形成され得る。
【０００５】
図１３Ａは相互接続のボールグリッドアレイを含む垂直ＤＭＯＳパワーＭＯＳＦＥＴ金型２００の例を示す。垂直ＭＯＳＦＥＴは、（「電流フロー」と標示して図中に矢印で示したように）金型内で垂直に電流を運ぶ複数のアクティブセルを含む。金型の第１の面は複数のドレイン接点を含み、第２の面は複数のソース及びゲート接点を含む。複数の低電力ゲート接点は金型の第２の面上でメタライゼーションによって（図示せず）一緒に接続され、例えば図１３Ａの相互接続２０５などのボールグリッドゲート相互接続接点へ運ばれる。個々のソース接点も金型２００の第２の面上にあるボールグリッドソース相互接続２０４のアレイへ運ばれる。金型の第１の面上にあるドレイン接点のアレイは、ドレイン接点メタライゼーションシート２０２によって一緒に接続される。かかる素子をパッケージ化する１つの方法が図１３Ｂに示される。図において、ドレイン接点メタライゼーション２０２は導電フレーム２０６に（例えばはんだによって、図示されず）接続される。金型２００上のソース相互接続２０４及びフレーム上のドレイン相互接続２０７などのボールグリッド接点は、金型及びフレームから成るアセンブリの底面から伸びている。図１４に示したように、図１３Ｂの素子は、ドレイン相互接続２０７及びソース相互接続２０４を基板２０９（ゲート相互接続は図示されず）の表面上のドレインエッチング面２１１及びソースエッチング面２１３に接続することによってプリント配線基板２０９に実装されるかもしれない。米国メイン州サウスポートランドのフェアチャイルドセミコンダクターコーポレーションは、パーツ番号ＦＤＺ２０１Ｎ、「Ｎチャネル２．５ＶスペシファイドパワートレンチＢＧＡ  ＭＯＳＦＥＴ」として、図１３Ａに示したような種類の素子を製造する。
【０００６】
ラテラルパワーＭＯＳＦＥＴ素子も公知である。かかる素子は、並列に接続されたドレイン、ソース、及びゲート端子より成る複数のアクティブセルを含み得る。しかしながら、上記で検討した垂直ＭＯＳＦＥＴとは異なり、ラテラルＭＯＳＦＥＴのセル内の電流は金型内で水平にフローする。このように、ゲート、ソース、及びドレイン接点のすべては金型の同じ表面上に存在し得る。図１３及び１４で示されたパッケージ化及び実装技術はかかるラテラル素子と共に使用するのに適さない。特にソース及びドレインが金型の同じ面に配置されている場合においてである。
【０００７】
ラテラルパワーＭＯＳＦＥＴ素子は、３ｍｍ×３ｍｍの寸法の金型の範囲内で１０００マイクロオームより低い有効チャネルオン状態抵抗を設けるかもしれない。シリコン上で使用可能な薄い金属相互接続層の平方毎の相対的に高い抵抗のせいで、ソース及びドレイン端子が金型の範囲内における全てのアクティブセルへ近接するには、有効素子オン状態抵抗の比較的低い値を実現する必要がある。金型の実装面に亘って、０．５ｍｍ以下のソース及びドレインボールピッチを有する高密度ボールグリッドアレイ（ＢＧＡ）などの、交互のソース及びドレイン素子を備えたドレイン相互接続素子のサブセット及びソース相互接続素子のサブセットを含む一組の相互接続素子を分割することによって、有効素子オン状態抵抗の低い値が保持されるかもしれない。しかしながら、かかる素子の低損失性能を十分利用するために、低損失・高密度アレイ相互接続を設ける基板又はプリント配線基板が必要とされる。相互接続構造は、５００マイクロオームより実質的に低い基板相互接続抵抗を実現して、１０００マイクロオームのオン状態抵抗を有するラテラルパワーＭＯＳＦＥＴ素子を十分にサポートすべきである。
【０００８】
金型の同じ面に配置された複数の接続を相互接続する１つの方法は、バーステイン氏その他による米国特許第６，２７８，２６４号の「フリップチップスイッチングレギュレータ」における電圧レギュレータ集積回路に関連して説明されている。通常、該方法は、金型上に個々の相互接続を配置して、ボールグリッドアレイが金型の端に通常平行なソース及びドレイン接続の行を形成するようにすることから成る。ＭＯＳＦＥＴドレインに接続されたボールの直線の行はＭＯＳＦＥＴソースに接続されたボールの通常直線の行と交互に起こる。ボールが配置される基板は基板の上面上の導電エッチングの互いに入り込んだ指状突起を含む。導電エッチングの互いに入り込んだ指状突起は交互の行を一緒に接続し、ＭＯＳＦＥＴソースの全てを一緒に接続する基板の上面上の導電領域と、ＭＯＳＦＥＴドレインの全てを一緒に接続する上面上の別の導電領域とを生成する。しかしながら、ある程度、必要なライン間隔の分解能でエッチングされる銅の平方当たりの抵抗により、上記に概要を示した相互接続構造は高い基板相互接続抵抗及び上記に特定した受け入れ可能な限界より高い損失を引き起こす。
【発明の概要】
【０００９】
相互接続構造であって、プリント配線基板などの基板が１つ以上の挿入された絶縁層によって隔てられた複数の導電層を含み、導電層はＢＧＡなどの相互接続素子の高密度アレイを収容するように成されている。いくつかの好適実施例では、プリント配線基板は、ＢＧＡなどの交互のソース及びドレイン相互接続素子から成る高密度アレイを組み込んでいるラテラルパワーＭＯＳＦＥＴ素子のドレイン及びソース端子を形成する超低抵抗相互接続を設けるかもしれない。かかる実施例において、ソース及びドレイン電流は１つ以上の挿入された絶縁層で隔てられた異なる導電層上にルーティングされるかもしれない。上側の導電層は、相互接続素子のサブセットの位置に合致する導電支柱を収容するラテラルな非導電領域を含むかもしれない。サブセットはドレインまたはソース端子のいずれかと関係し、絶縁層を通って下側の導電層をそのサブセットの相互接続素子に接続する。かかる実施例における総相互接続抵抗は、ＦＥＴの下の複数のソース及びドレインボールからＦＥＴ金型の周囲に沿った導電エッジへの接続を含み、２００マイクロオーム以下であるかもしれない。
【具体的実施例の詳細説明】
【００１０】
最初に図面を簡単に説明する。
【００１１】
様々な図面における同じ参照番号は同じ素子を示す。
【００１２】
図２はボールグリッド接点１７及び１９を有する半導体金型１４の表面を示す。半導体金型１４は、金型への第１の終端が金型表面上のボールの第１サブセットに低抵抗接続が成されることを必要とし、金型への第２の終端は低抵抗接続が金型の同じ表面上にあるボールの第２サブセットに生成されることを必要とし、第１の終端を形成するボールは第２の終端を形成するボールのパターンと交互に起こるパターンに配列される、といった種類のものである。図２に示した例はラテラルＭＯＳＦＥＴである。図２において、ソースはんだボール１７及びドレインボール１９は金型の同じ表面上にあり、金型１４の端に通常平行である行及び列内に交互に並ぶ。ソースボール１７及びドレインボール１９は、ソース端子に対する相互接続パターン及びドレイン端子に対する相互接続パターンが空間的なオフセットまたは回転角度の点に関してだけ異なる交互のパターンを形成する。金型１４は付加端子も含むかもしれない。例えば、半導体金型１４は他の回路だけでなくＭＯＳＦＥＴスイッチを含むかもしれない。かかる金型上の端子は、他の回路のための１つ以上のパワー端子及びグランド端子だけでなくＭＯＳＦＥＴに対するソース端子及びドレイン端子を含むかもしれない。かかる例では、２を越える端子を含むボール（例えば、ソース、ドレイン、パワー、グランド）が金型の１つの領域または種々の領域内で交互に並ぶかもしれない。
【００１３】
ＭＯＳＦＥＴドレインに接続されたボールの直線行がＭＯＳＦＥＴソースに接続されたボールの通常直線行と交互に起こる実施例において、ソースボール１７のピッチとドレインボール１９のピッチは同じである。しかしながら、図２に示された構成において、ソースボール１７同士の間のピッチは√２（２の平方根）という因数だけ増える。同様に、ドレインボール１９のピッチは√２だけ増える。ソースはんだボール１７及びドレインはんだボール１９が整列した市松模様にない他の実施例では、ソースはんだボール１７及びドレインはんだボール１９のそれぞれのピッチが約１．１以上という因数だけ増えるかもしれない。
【００１４】
低電圧ラテラルＭＯＳＦＥＴスイッチングパワー素子はいくつかの垂直ＭＯＳＦＥＴ素子を用いて実現され得るより低いオン抵抗の値を実現し得る。しかしながら、ソース及びドレイン接続が通常金型の反対側の面から出る垂直ＭＯＳＦＥＴと異なり、ラテラルＭＯＳＦＥＴへの全ての接続は、通常金型の１つの表面上にある。さらに、通常、低オン抵抗ラテラルＭＯＳＦＥＴは相互接続素子のアレイを含み、ＭＯＳＦＥＴセルにそれぞれ近接してソース及びドレイン接続を設ける。ラテラルＭＯＳＦＥＴの低回路内抵抗に対する可能性を十分に活用するために、ラテラルＭＯＳＦＥＴとラテラルＭＯＳＦＥＴが実装される基板との間の相互接続の総抵抗は大変低く成されるかもしれない。
【００１５】
図２の金型１４の有効な端子を実現するための基板２０の一部が図３Ａ及び３Ｂに説明される。図３Ａ及び３Ｂにおいて、基板２０は最上層の導電層２４、最下層の導電層２６、及び非導電コア１３を備えた２層プリント配線基板２３より成る。基板２０の一番上にある非導電はんだマスク２２（図３Ｂに示される）は領域２７で除去され、例えば、図２に示した金型１４上のドレインはんだボール１９への接続のために「はんだ−マスクで画定される」位置を形成する。はんだマスク２２は領域２５でも除去され、パッド２８の周囲にマスクを取り除いた領域を生成する。はんだマスクは領域２５で露出される導電層２７の露出した端を覆うよう構成され得る。パッド２８は、例えば図２の金型１４上のソースはんだボール１７への接続のための「パッドが画定される」位置を形成する。パッド２８は支柱２９に接続し、支柱２９はコア１３内の孔４５（図３Ｂに示される）の内側表面上にめっきされてパッド２８を最下層導電層２６に接続する。孔４５をレーザードリルすることによって、支柱２９の直径及びスルーホール３０の寸法は小さく保たれるかもしれない。
【００１６】
図４Ａ及び４Ｂはそれぞれ、はんだボール１７及び１９をリフローする前後の、図２に示した種類の基板に実装された図３Ａで示した種類の金型の部分断面図を示す。図４Ａにおいて、ドレインはんだボール１９ははんだ−マスクで画定される領域２７の中にあり、ソースはんだボール１７はパッドが画定される領域２５の中にある。図４Ｂにおいて、はんだボール１７及び１９はリフローされて、金型１４と最上層の導電層２４との間のはんだ付けされたドレイン接続３１及びはんだ付けされたソース接続３３を形成する。いくつかの実施例において、はんだは露出パッドにだけウェットであり、露出非導電コア１３にはウェットでないだろう。
【００１７】
図５は相互に入り込んだ端子のエッチング構造を備えたプリント配線基板の最上層の導電層を示す。図６は、（図３及び４を参照して上記に説明したような）終端エッチング構成を用いるプリント配線基板の最上層の導電層を示す。導体素子のパターンは図５及び６の各々に配置され、図２に示した種類のＭＯＳＦＥＴ金型のソース及びドレイン接続を終端する。図５において、ドレインはんだボール接続の位置は「Ｄ」の印の付いた円によって示され、ソースはんだボール接続の位置は「Ｓ」の印の付いた円によって示される。図６において、ドレインはんだボール接続の位置は「Ｄ」の印の付いた円によって示され、ソースはんだボールはソースパッド２８に接続される。
【００１８】
図５において、ドレイン端子エッチング４０は、ドレインエッチング指状突起４０ａ−４０ｄを含み、ソースエッチング指状突起４２ａ−４２ｃを含むソース端子エッチング４２と互に入り込んでいる。ドレイン端子エッチング４０へフローする電流は、図５に矢印で示したように、ソース端子エッチング４２の外へ流出する。電流はエッチング指状突起で画定されるパスに沿って流れるように強いられて、エッチング指状突起４０及び４２の長さに沿って電圧降下を生じさせる。さらに、ドレイン端子エッチング４０及びソース端子エッチング４２の両方は回路基板の１つの面上にあるので、相互接続エッチングパターンの周囲の一部はドレイン電流のフローを金型へ運ぶために確保しておかなければならない（即ち、周囲エッチング領域４３ａ及び４３ｂ）。周囲の残りの部分はソース電流が金型から外へフローするために確保しておかなければならない（即ち、周囲エッチング領域４３ｃ及び４３ｄ）。ソース及びドレイン内の電流は基本的に同一なので、周囲の半分がソース電流に対して取っておかれ、残りの半分がドレイン電流に対して確保されるとき、損失は最小化されるだろう。
【００１９】
図６の相互接続構造において、基本的に最上層の導電層２４の全ては、ソースはんだボールパッド２８を取り囲む側方向の非導電領域２５があることを除き、ドレインはんだボール接続へ電流を運ぶことが可能である。さらに、図６のエッチングパターンは、電流が周囲エッチングパターン４３ａ−４３ｄの内の３または４個からドレイン中へ効率的にフローすることを可能にする。対照的に、周囲エッチング領域のたった２個が利用されて、図５に示されたエッチングパターン内のドレインへ効率的に電流が運ばれる。電流はドレイン接続へ周囲全部からフローし、図５の構成においてのように、電流のフローが実質的抵抗でパスの方へ進むよう強いられないが、いかなる方向からいかなるドレイン接続へもフローし得るので、外部回路とドレイン接点との間の総抵抗は図６の構造に対して相対的に低く、ドレインパッド間の電圧降下はより小さい。同じことはソース接続に適用される。なんとなれば、上記に検討したように、基本的に最下層導電層２６全体がソース電流のフローに専念するからである。
【００２０】
図６の構造は、接点のボールグリッドが同じ種類の交互の行に配列されている半導体金型に適用され得る。図７に示したように、かかる素子に対する基板は図３Ａの基板２０の同じ基本構造配置を用いるだろう。相違しているのは、例えばドレインはんだボール１９へ接続するための「はんだ−マスクで画定された」位置と、例えばソースはんだボール１７及びそれらのそれぞれの除去領域２５へ接続するためのパッド２８の位置とを形成する領域２７の相対的位置であるかもしれない。
【００２１】
同じ大きさのボールグリッドアレイ及び同じ大きさの除去領域２５を有する基板に対して、（ソースボール及びドレインボールが、金型の端に通常平行である行と列の範囲内で交互に並ぶＭＯＳＦＥＴの実施例と互換性がある）図３Ａの相互接続構造は、基板の表面上の領域２５同士の間のより大きな間隔のために、（ＭＯＳＦＥＴドレインに接続されたボールの直線行がＭＯＳＦＥＴソースに接続されたボールの直線行と交互に並ぶＭＯＳＦＥＴ実施例と互換性がある）図７の相互接続構造より低い総抵抗を示すかもしれない。このより大きな間隔は、図７に示したように、行または列に沿って配置されることに対し図３Ａのアレイ内で対角線に沿って位置する領域２５によるものである。このように、図３Ａにおけるソース相互接続素子同士の中央の間の距離は、図７のソース相互接続素子の相互接続素子の中央との間の距離より約√２大きい。非導電領域２５のピッチがより細かく成されて、側方向の非導電領域２５の直径に近づくにつれて、側方向の非導電領域同士の間における電流のフローはピンチオフされる。このピンチオフ効果は、図７の相互接続構造が高密度ＢＧＡに対して図３Ａの相互接続構造より高い相互接続抵抗を示す原因となる。
【００２２】
図５の相互接続構造に関連して相互接続抵抗を実質的に減少させるには相互接続素子の最低数の行及び列が必要とされる。さらに、相互接続損失の減少はアレイの大きさとともに急増する。具体的には、相互接続素子の２つの行及び２つの列だけで、合計４つの相互接続素子がある。４つの相互接続素子だけを有するＭＯＳＦＥＴ素子のオン状態抵抗は相対的に高く、総回路内オン状態抵抗への制限要因を構成するかもしれない。有効素子オン状態抵抗の低い値を実現するために、相互接続素子の３つ以上の行及び列を含むボールグリッドアレイが用いられるかもしれない。ＭＯＳＦＥＴ  ＢＧＡは、相互接続素子の少なくとも５つの行及び５つの列を含んで、ＭＯＳＦＥＴ素子の１０００マイクロオーム以下の超低オン状態抵抗を設けることが望ましい。かかる実施例では、ここで説明した低損失・高密度アレイ相互接続を実現して低い回路内オン状態抵抗を維持することが特に有利である。
【００２３】
本発明は２つの導電層を有する基板を用いることに限定されない。むしろ、上記に説明した２層構造を変更し高めるために用いられ得る層及び支柱の配置の多くの可能な変化形がある。例えば、図８はプリント配線基板などの、導電エッチング２４、２６及び４１から成る３層を有する基板２０ａを示す。基板表面上の番号を付された特徴２２、２４、２５、２７及び２８の全ては図３の基板２０に対してすでに説明したと同様である。しかしながら、図８の基板は付加絶縁コア１３ｂ及び付加導電層４１を有する。付加導電層４１は支柱２９ａ及び付加支柱２９ｂを用いて導電層２６及びパッド２８へ接続される。図９に示した別の例では、付加列５１ａ及び５１ｂが用いられて最上層の導電層２４を付加最下層導電層４１に接続する。列５１ａ及び５１ｂは「パッド内経由」構造を形成するために「はんだ−マスクで画定された」位置を形成する露出領域２７の下に位置するかもしれない。
【００２４】
図１０、１１、及び１２は好適実施例の１つの例を説明する。図１０は３６個の相互接続素子から成る通常正方形のアレイを有し、１７個の（図において「Ｄ」の標示を付された）ドレイン相互接続素子及び１７個の（図において「Ｓ」の標示を付された）ソース相互接続素子を含む、ＭＯＳＦＥＴ素子８０の底面図を示す。図１０の「Ｇ」の標示を付された１個の相互接続素子は共通ゲート接続である。「Ｘ」の標示を付されたもう１つの相互接続素子は従来技術で公知であるようなＭＯＳＦＥＴの範囲内のドレインセル接続である。相互接続素子Ｄ、Ｓ、Ｇ及びＸは０．５ｍｍのピッチ（即ち、図の「Ａ」の標示を付された大きさ）で間隔をあけた可溶性のはんだボール（例えば、直径０．０１４６インチ（０．３７ｍｍ）の共融すずリード線はんだボール）である。ドレイン及びソース接続は図２に示した種類の交互のパターンに配列され、ソースボール（図１０のＳ）及びドレインボール（図１０のＤ）が金型の端に通常平行な行及び列内で交互に並ぶ。
【００２５】
図１１は、ＭＯＳＦＥＴ素子８０を含むフリップチップ実装とＭＯＳＦＥＴ素子がその上に実装されるプリント配線基板との間の空間的関係を示す分解図である。ＭＯＳＦＥＴ素子８０は図１０に示した種類のものである。位置関係の参照として、ドレインはんだボール８２ａ及びソースはんだボール８３ａが、図１０の一番上の両隅に示されており、図１１のＭＯＳＦＥＴ素子８０の図において接点の最前列に現れる。図１１及び１２に示したように、プリント配線基板１０６は銅エッチングの３層から成る。即ち、公称０．００２８インチ（０．０７１ｍｍ）の厚さの最下層９１、公称０．００２２インチ（０．０５６ｍｍ）の厚さの中間層８９、公称０．００１８インチ（０．０４６ｍｍ）の厚さの最上層８７である。（図１１には示されていないが）図１２に示したように、最上層８７と中間層８９とは絶縁コア１０２で隔てられており、中間層８９と最下層９１とは別の絶縁コア１０４で隔てられている。絶縁層１０２と１０４の各々は公称０．００４インチ（０．１０２ｍｍ）の厚さであって、例えば、米国ニューヨーク州ニューバーグのニューイングランドラミネーティングカンパニーによって製造された型式４０００−１３ラミネートを含むかもしれない。はんだマスク８５の層が最上層８７の一番上の表面を覆う。
【００２６】
プリント配線基板１０６の最上層８７はＦＥＴドレインのための１７個のパッドで画定された接続を含み、それらは側方向の非導電領域を画定すると位置づけられるかもしれない。各々のドレインパッド９０（図１１に示されているもののうちの２つ）は直径０．０１２インチ（０．３０５ｍｍ）である。最上層８７はＦＥＴソースのための１７個のはんだ−マスクで画定された接続も含む。各々は同様に直径０．０１２インチ（０．３０ｍｍ）である。２つの接続の位置は図１１に円９４で示されている。０．００５インチ（０．１２７ｍｍ）の間隔領域９２はドレインパッド９０と最上層８７の残りの部分とを分ける。はんだマスク層８５は、各々が直径０．０１２インチ（０．３０５ｍｍ）の円９４（ソース間隔孔８６として図１１に示されているもののうちの２つ）の上方の１７個の除去領域、及び各々が直径０．０１７インチ（０．４３２ｍｍ）で除去領域９２の円周の位置に合致する（ドレイン除去孔８８として図１１に示されたもののうちの２つ）１７個の除去領域、を含む。
【００２７】
直径が０．００４インチ（０．１０２ｍｍ）の１７個の中空の銅の支柱９７は最上層８７を中間層８９に接続する。同様に、１７の中空の銅の支柱９６もまた直径０．００４インチ（０．１０２ｍｍ）であって、最上層８７上のドレインパッド９０を中間層８９上のドレインパッド９９に接続する。０．００５インチ（０．１２７ｍｍ）の除去領域９８はドレインパッド９９と中間層８９の残りの部分とを隔てる。直径０．０１０インチ（０．２５４ｍｍ）の１７個の銅の支柱１００、は中間層８９上の１７個のドレインパッド９９を最下層９１に接続する。
【００２８】
図１１及び１２のプリント配線基板構成において、最上層８７及び中間層８９（ドレインパッド９０及び９９並びにその関連する除去領域９２及び９８を除く）並びに支柱９７はＭＯＳＦＥＴ素子８０のソース端子を形成する。最下層９１は、その関連する支柱９６及び１００並びにパッド９０及び９９を備えており、ドレイン端子を形成する。かかる構成の総抵抗は、ソース及びドレイン端子の一連の抵抗を含んでおり、各々の端子はＭＯＳＦＥＴの３つの側に伸びて、ＭＯＳＦＥＴ素子８０上の可溶性はんだボール接点を含むが、ＭＯＳＦＥＴ素子の他の部分を含んでおらず、約２００マイクロオームである。この相互接続抵抗は図５においてなどの相互接続構成の相互接続抵抗より実質的に低い。４つすべての側面を用いるＭＯＳＦＥＴを終端するとは約２００マイクロオームと等しいかそれより低い相互接続抵抗という結果になり得る。側面のうちの２つを用いるＭＯＳＦＥＴを終端すると約２００マイクロオームより高い相互接続抵抗という結果になり得る。通常、図１１及び１２に示した構成について約５００マイクロオームと等しいかそれより低い、望ましくは３００マイクロオームと等しいかそれより低い、さらに望ましくは約２００マイクロオームと等しいかそれより低い総相互接続抵抗を実現することが可能である。
【００２９】
銅の支柱は以下の処理で形成されるかもしれない。孔のパターンは配線基板ラミネートの第１の銅の層へエッチングされ（ラミネートは非導電コアの２つの外面上の第１及び第２の銅の層を含む）、各々のエッチング位置で非導電コアの表面を露出する。レーザーが各々のエッチング位置で孔をあける。孔はコアを通ってずっと第２の銅の層の内側面に伸びている（孔は銅によるレーザービームの反射のせいで通常第２の銅の層を通り抜けない。）。孔の内側面はメッキされて中空の銅の円筒が形成される。
【００３０】
図１２の基板１０６は２つのラミネートを含む。即ち、最上層８７、コア１０２、及び第１内側層８９ａを含む第１ラミネート、並びに最下層９１、コア１０４、及び第２内側層８９ｂを含む第２ラミネートである。支柱９６は、最上層８７へ孔のパターンを最初にエッチングすることによって形成され得る。孔の直径は支柱９６の外側の直径と合致する。各々の孔の位置でコア１０２をレーザーであけて支柱９６の直径を有する孔を形成する。孔は第１の内側層８９ａの内側面へ伸びている。孔の内側面をめっきして支柱９６を形成する。各々の支柱は孔領域３０ａを含む。支柱１００は同一の処理で形成される。支柱はコア１０４を通って内側層８９ｂの内側面に伸びる。第１及び第２ラミネートは次に、一緒に合わされて基板１０６を形成する。
【００３１】
上記で検討し説明した特定の実施例は単に具体例であり、ここで示される低損失アレイ相互接続構造に基づき容易に変更され再構成されるかもしれない。限定されない例として、上記に説明され示された交互のパターンは相互接続の様々なタイプ及び構造を実装するために変更されるかもしれない。例えば、図２に示した市松模様のようなパターンは反復セルが５つより多いボールを含むように、または反復セル状パターンは１つ以上の軸について内部で対称であるように、またはその他に変更されるかもしれない。相互接続の様々なタイプが用いられ、金属はんだ、導電性エポキシ、金属線、またはスタッドバンプを含むがこれらに限定されない。複数の相互接続層が用いられて金型または基板上の他の回路に実装されるかもしれない。基板はセラミックの平面、プリント配線基板、または回路素子を相互接続するために適用された他の基板であり得る。基板に実装された回路は金型、他のプリント配線基板、または他の適当な基板上に配置され得る。回路素子はラテラルまたは垂直のパワーＭＯＳＦＥＴである必要はなく、むしろ低抵抗相互接続を必要とする相互接続素子のパターンを有するなんらかの素子であり得る。絶縁及び導電層はトレースのみを含むかもしれない。替わりに、層が基板の表面領域を実質的に覆うかもしれない。導電層は、銅、アルミニウム、ポリシリコン、及びポリサリドを含む何らかの適当な導電または半導体の材質で形成され得る。ここで検討されたマスクは同様になんらかの適当な絶縁材質で形成されるかもしれない。または、それらはいくつかの実施例では完全に除外されるかもしれない。導電支柱は、単独でまたは他の素子と連携して相互接続素子（はんだボールなど）と導電層との間の距離におよぶ適当なコネクタで取って代わられるかもしれない。所望の数の複数の導電層基板または基板部分が用いられ、Ｒｄｓオンをさらに減少させるために有効であるかもしれない。いくつかの導電層は共通の端子を有するかもしれない。
【００３２】
本発明の多くの実施例が説明されてきた。それでもなお、様々な変化形が本発明の精神及び範囲から乖離することなく成されるかもしれないということが理解されるだろう。よって、他の実施例は以下の請求項の範囲内にある。
【図面の簡単な説明】
【００３３】
【図１Ａ】フリップチップ実装の分解斜視図を示す。
【図１Ｂ】フリップチップ実装の斜視図を示す。
【図２】半導体素子上の相互接続の配列を示す。
【図３Ａ】上から見た基板の部分断面斜視図である。
【図３Ｂ】図３Ａの線Ａ−Ａでの基板の断面図である。
【図４Ａ】はんだリフロー前の基板上に実装された相互接続のはんだボールグリッドアレイを有する半導体素子の断面図を示す。
【図４Ｂ】はんだリフロー後の基板上に実装された相互接続のはんだボールグリッドアレイを有する半導体素子の断面図を示す。
【図５】パターンが成された金型上のソース及びドレイン金属トレース配列における電流フローを示す。
【図６】プリント配線基板上のエッチングを通る電流フローを示す。
【図７】基板の斜視図を示す。
【図８】基板の断面図を示す。
【図９】基板の断面図を示す。
【図１０】相互接続を有する半導体素子の底面図を示す。
【図１１】ＭＯＳＦＥＴ素子及び回路基板を含む実装の分解斜視図を示す。
【図１２】図１１の回路基板の部分断面図を示す。
【図１３Ａ】垂直ＭＯＳＦＥＴ金型の斜視図を示す。
【図１３Ｂ】パッケージ内に含まれる金型の側面図を示す。
【図１４】基板に実装された図１３Ｂのパッケージ化された金型の斜視図を示す。
【図１Ａ】
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【図１Ｂ】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３Ａ】
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【図１３Ｂ】
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【図１４】
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【手続補正書】
【提出日】平成16年2月25日(2004.2.25)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項３４
【補正方法】変更
【補正の内容】
【請求項３４】
前記第１のサブセットにおける相互接続素子同士の間の距離は前記第１及び第２のサブセットにおける近接する相互接続素子同士の間の距離より約√２大きいことを特徴とする請求項２８記載の装置。
【外国語明細書】
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【図１Ａ】
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【図１Ｂ】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３Ａ】
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【図１３Ｂ】
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【図１４】
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