(57)【要約】【課題】高速メモリに適した欠陥救済を実現する。【解決手段】所定の複数Ｎビットの連続したメモリセルからなるデータ記憶領域を単位としてデータが格納されているメモリセル行２１と、Ｎビットの予備データ、参照情報、フラグをそれぞれ格納する領域２２，２３，２４を有する冗長メモリセルセットと、入出力制御回路３３〜３５と、を有する。入出力制御回路３３〜３５は、メモリセル行２１のアクセス時に、所定のフラグがフラグ領域２４に立っていないときは特定のデータ記憶領域に対するデータの入出力許可を維持し、当該所定のフラグが立っているときは、領域２３内の参照情報に基づいて特定のデータ記憶領域に対するデータの入出力を禁止し、特定のデータ記憶領域に代えて予備データの格納領域２２に対しデータの入出力を許可する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
所定の複数Ｎビットの連続したメモリセルからなるデータ記憶領域を単位としてデータが格納されているメモリセル行と、
Ｎビットの予備データ、特定の上記データ記憶領域に対応した参照情報、および、上記予備データに対する入出力許可のフラグを、それぞれ格納する領域を有する冗長メモリセルセットと、
上記メモリセル行のアクセス時に、上記入出力許可のフラグが上記冗長メモリセルセットのフラグ領域に立っていないときは、上記特定のデータ記憶領域に対するデータの入出力許可を維持し、上記入出力許可のフラグが立っているときは、上記参照情報に基づいて上記特定のデータ記憶領域に対するデータの入出力を禁止し、当該特定のデータ記憶領域に代えて上記予備データの格納領域に対しデータの入出力を許可する入出力制御回路と、を有する半導体メモリ装置。
【請求項２】
上記フラグ領域が複数のメモリセルから構成されている請求項１に記載の半導体メモリ装置。
【請求項３】
上記フラグ領域を構成するメモリセル数がＭ（Ｍ：２以上の整数）であるとした場合、２Ｍ個の異なるフラグ値のうち何れか１つの第１のフラグ値が上記フラグ領域に立っているときに、上記入出力許可を行う請求項２に記載の半導体メモリ装置。
【請求項４】
前記第１のフラグ値の全てのビットを反転した第２のフラグ値により上記フラグ領域が初期化されている請求項３に記載の半導体メモリ装置。
【請求項５】
上記入出力制御回路に、複数の上記Ｎビットのデータを同時に出力するために複数のデータバスが接続され、
特定の上記データバスの識別値が、上記参照情報として上記冗長メモリセルセット内に格納され、
上記入出力制御回路は、上記フラグ領域のフラグ値が上記入出力許可を示すときは、上記データバスの識別値に対応して一意に決まる上記特定のデータ記憶領域からのデータの入出力経路を切り離し、上記予備データの入出力経路の接続先を上記複数のデータバス内で割り当てる請求項１に記載の半導体メモリ装置。
【請求項６】
所定の複数Ｎビットの連続したメモリセルからなるデータ記憶領域を単位としてデータが格納されるメモリセル行と、Ｎビットの予備データ、特定の上記データ記憶領域に対応した参照情報、および、上記予備データに対する入出力許可のフラグを、それぞれ格納する領域を含む冗長メモリセルセットと、を有する半導体メモリ装置のデータ入出力方法であって、
上記メモリセル行のアクセス時に、上記入出力許可のフラグが上記冗長メモリセルセットのフラグ領域に立っていないときは、上記特定のデータ記憶領域に対する上記Ｎビットを単位としたデータの入出力許可を維持し、上記入出力許可のフラグが立っているときは、上記参照情報に基づいて上記特定のデータ記憶領域からのデータの入出力を禁止し、当該特定のデータ記憶領域に代えて上記予備データの格納領域に対し上記Ｎビットを単位としたデータの入出力を許可する半導体メモリ装置のデータ入出力方法。
【請求項７】
上記フラグ領域が複数のメモリセルから構成されている請求項６に記載の半導体メモリ装置のデータ入出力方法。
【請求項８】
上記フラグ領域を構成するメモリセル数がＭ（Ｍ：２以上の整数）であるとした場合、２Ｍ個の異なるフラグ値のうち何れか１つの第１のフラグ値が上記フラグ領域に立っているときに、上記入出力許可を行う請求項７に記載の半導体メモリ装置のデータ入出力方法。
【請求項９】
前記第１のフラグ値の全てのビットを反転した第２のフラグ値により上記フラグ領域を予め初期化する請求項８に記載の半導体メモリ装置のデータ入出力方法。
【請求項１０】
複数の上記Ｎビットのデータを同時に出力するために複数のデータバスのうち、特定の上記データバスの識別値が、上記参照情報として上記冗長メモリセルセット内に格納され、
上記メモリセル行のアクセス時に、上記フラグ領域のフラグ値が上記入出力許可を示すときは、上記データバスの識別値に対応して一意に決まる上記特定のデータ記憶領域からのデータの入出力経路を切り離し、上記予備データの入出力経路の接続先を上記複数のデータバス内で割り当てる請求項６に記載の半導体メモリ装置のデータ入出力方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、メモリセルアレイを構成する特定のデータ記憶領域に格納されているデータを予備のデータに置き替えて出力が可能な半導体メモリ装置と、そのデータ入出力方法に関する。
【０００２】
【従来の技術】
近年半導体微細加工技術の進展に伴って半導体メモリの大容量化が著しい進展を見せている。しかしその一方で、微細なメモリセルから発生する信号は非常に微弱となっており、製造工程のばらつきやダスト等によってセル欠陥が発生する確率が高まっている。
このような欠陥を事後的に救済すべく様々な冗長技術が提案されているが、その多くは欠陥セルをワード線またはビット線単位で予備の冗長用セルと置き替えるものであり、冗長用セルが占める面積的制約から、ランダムに発生する多数のセル欠陥を置き替えるのは困難である。
【０００３】
これに対し、ロウアドレスごとに冗長用セルと欠陥アドレス格納用セル行をセットで設け、欠陥アドレス格納用セル行内に行中の欠陥セルの所在を記憶させることにより、行中の任意のセルを電気的に置換する手法が提案されている（例えば、特許文献１参照）。
【０００４】
図４に、行中の任意のセルを電気的に置換するための構成を有している半導体メモリ装置を示す。
図４に図解した半導体メモリ装置に、通常のデータを記憶するメモリアレイ１００、冗長メモリセルアレイ１０２、アドレス用セルアレイ１０３、および、１ビット幅のフラグ用セルアレイ１０４が設けられている。ここで、“カラム”は１列のメモリセル群であると定義すると、冗長メモリセルアレイ１０２は、メモリセルアレイの行ごとに、データを格納するカラムを所定数有する。上記特許文献１では、カラム数が１の場合と４の場合が例示されている。アドレス用セルアレイ１０３は、冗長メモリセルアレイ１０２に格納したデータがメモリセルアレイのどのアドレスに対応するかを記憶している。冗長メモリセルアレイ１０２のカラム数が１の場合、メモリセルアレイ１０２と同じカラム数を記述できるビット数がアドレス用セルアレイ１０３に必要である。例えば、メモリセルアレイのカラム数が５１２の場合、アドレス用セルアレイ１０３の各行のビット数は最低でも９ビットとなる。
これらの各種セルアレイを制御する手段として、ロウデコーダ１３１、単一またはアレイ状のセンスアンプ群１１１，１１２，１１３および１１４、入出力セレクタ１３３、アドレス比較回路１３４が設けられている。また、図示を省略したカラムデコーダ、ワード線やセンスアンプ等を駆動する各種駆動回路、電源回路なども必要である。
【０００５】
このような構成のメモリ装置において実施できるランダムな欠陥セルの救済方法の一例を述べれば、以下のごとくである。
メモリアレイ１００内に欠陥セル１１０が存在する場合、そのカラムアドレスが同一行の欠陥アドレス格納用セル行１２３に予め記憶され、さらに同一行のフラグ格納用セル１２４には、例えば“１”が記憶される。一方、行中に欠陥セルが無い場合、フラグには“０”が記憶される。
ここでロウデコーダ１３１によって行が選択され、対応するワード線がアクセスされると、ワード線に接続されたメモリセル行１２１からのデータがセンスアンプ群１１１に読み出される。このとき同時に冗長用セル１２２、欠陥アドレス格納用セル行１２３及びフラグ格納用セル１２４からもそれぞれデータまたはアドレス等がセンスアンプ１１２，１１３，１１４に読み出される。
次に、外部から入力されたカラムアドレスに従ってセンスアンプ１１１内のデータにアクセスがなされようとすると、この入力されたカラムアドレスはアドレス比較回路１３４によって、センスアンプ１１３に読み出されている欠陥セルのアドレスと比較される。両者が一致しないか、フラグ格納セル１２４のフラグが“０”であれば、入出力データバスが入出力セレクタ１３３により通常のセンスアンプに接続される。不図示のカラムスイッチを介してセンスアンプ群１１１中の、入力アドレスに対応するカラムに接続されたセンスアンプに入出力データバスが接続される。一方、入力されたカラムアドレスが欠陥セルのアドレスと一致し、かつ、フラグが“１”であれば、入出力データバスは入出力セレクタ１３３により冗長用セルに対応するセンスアンプ１１２に接続される。
【０００６】
上記手法を用いれば、ロウアドレスごとに、冗長用セル１２２にランダムな点欠陥のデータをセル単位で格納でき、格納したデータを外部からのアクセスに応じて用いることで、ランダムな多数の点欠陥を救済することができる。
このような欠陥セルの救済手法は、エラー補正による欠陥救済よりはるかに高速なアクセスが可能であり、特にメモリセルが不揮発である強誘電体メモリや高速のフラッシュメモリ、磁性抵抗を用いたメモリ等に有効である。
【０００７】
【特許文献１】
特開平１１−１２０７８８号公報
【０００８】
【発明が解決しようとする課題】
上記特許文献１に記載された技術では、冗長用セル１２２にランダムな点欠陥のデータをセル単位で格納することから、同一行に複数のランダムな欠陥セルが存在する場合、その異なる箇所のセルデータが同じ冗長セルアレイに混在することになる。したがって、データバスに排出するデータが例えば８ビット単位で、入出力データピン数が８本の半導体メモリにおいては、アクセスされた１データ単位内に正常なセルデータとして本来のメモリセルアレイ１００から読み出されたセルデータに、欠陥セルデータに対応し冗長セルアレイから読み出されたセルデータが混在することになる。このような１データ単位を揃えてデータバスに排出するためには、入出力セレクタ１３３および不図示のカラムスイッチ回路の制御が複雑になり、それらの回路規模が大きくなる。その結果として、データの入出力速度が低下し、高速なアクセスが不可能となるという不利益がある。
【０００９】
本発明の目的は、高速性を阻害することなく欠陥救済が可能な構成の半導体メモリ装置、および、その制御方法を提供することにある。
【００１０】
【課題を解決するための手段】
本発明に係る第１の半導体メモリ装置は、所定の複数Ｎビットの連続したメモリセルからなるデータ記憶領域を単位としてデータが格納されているメモリセル行と、Ｎビットの予備データ、特定の上記データ記憶領域に対応した参照情報、および、上記予備データに対する入出力許可のフラグを、それぞれ格納する領域を有する冗長メモリセルセットと、上記メモリセル行のアクセス時に、上記入出力許可のフラグが上記冗長メモリセルセットのフラグ領域に立っていないときは、上記特定のデータ記憶領域に対するデータの入出力許可を維持し、上記入出力許可のフラグが立っているときは、上記参照情報に基づいて上記特定のデータ記憶領域に対するデータの入出力を禁止し、当該特定のデータ記憶領域に代えて上記予備データの格納領域に対しデータの入出力を許可する入出力制御回路と、を有する。
【００１１】
好適に、上記フラグ領域が複数のメモリセルから構成されている。
また、好適に、上記フラグ領域を構成するメモリセル数がＭ（Ｍ：２以上の整数）であるとした場合、２Ｍ個の異なるフラグ値のうち何れか１つの第１のフラグ値が上記フラグ領域に立っているときに、上記入出力許可を行う。この場合、さらに好適に、当該第１のフラグ値の全てのビットを反転した第２のフラグ値により上記フラグ領域が初期化されている。
【００１２】
好適に、上記入出力制御回路に、複数の上記Ｎビットのデータを同時に出力するために複数のデータバスが接続され、特定の上記データバスの識別値が、上記参照情報として上記冗長メモリセルセット内に格納され、上記入出力制御回路は、上記フラグ領域のフラグ値が上記入出力許可を示すときは、上記データバスの識別値に対応して一意に決まる上記特定のデータ記憶領域からのデータの入出力経路を切り離し、上記予備データの入出力経路の接続先を上記複数のデータバス内で割り当てる。
【００１３】
本発明に係る半導体メモリ装置のデータ入出力方法は、所定の複数Ｎビットの連続したメモリセルからなるデータ記憶領域を単位としてデータが格納されるメモリセル行と、Ｎビットの予備データ、特定の上記データ記憶領域に対応した参照情報、および、上記予備データに対する入出力許可のフラグを、それぞれ格納する領域を含む冗長メモリセルセットと、を有する半導体メモリ装置のデータ入出力方法であって、上記メモリセル行のアクセス時に、上記入出力許可のフラグが上記冗長メモリセルセットのフラグ領域に立っていないときは、上記特定のデータ記憶領域に対する上記Ｎビットを単位としたデータの入出力許可を維持し、上記入出力許可のフラグが立っているときは、上記参照情報に基づいて上記特定のデータ記憶領域からのデータの入出力を禁止し、当該特定のデータ記憶領域に代えて上記予備データの格納領域に対し上記Ｎビットを単位としたデータの入出力を許可する。
【００１４】
本発明の半導体メモリ装置においては、メモリセル行内に、データが所定の複数Ｎビットを単位として記憶されている。このビット数Ｎのデータを記憶した個々のメモリセル行部分を、データ記憶領域という。メモリセル行に、例えば欠陥セルが存在する場合、冗長メモリセルセット内の所定の領域に、欠陥セルを含むデータ記憶領域（特定のデータ記憶領域）に書き込まれたと同じＮビットデータが予備データとして予め格納されている。この予備データとメモリセル行内のデータと対応関係は、参照情報として冗長メモリセルセットの所定の領域に予め記憶されている。参照情報としては、例えば、予備データと同じＮビットデータが書き込まれているメモリセル行のデータ記憶領域のアドレス、あるいは、そのデータ記憶領域からデータを読み出し、あるいは、当該データ記憶領域にデータを書き込む際のデータバスの識別値の何れかとする。また、予備データの入出力許可のフラグが冗長メモリセルセットのフラグ領域に予め記憶されている。
【００１５】
本発明の半導体メモリ装置のデータ出力では、上記メモリセル行のアクセス時に、予備データの入出力許可のフラグを調べ、そのフラグ値が入出力許可を示すものであるときは、参照情報に基づいて特定のデータ記憶領域からのデータの入出力を禁止し、当該特定のデータ記憶領域に代えて予備データを出力させる。一方、入出力許可のフラグが立っていないときは、特定のデータ記憶領域に対するデータの入出力許可を維持する。
なお、本発明の半導体メモリ装置において、これらのデータ出力の制御は入出力制御回路が行う。入出力制御回路は、複数Ｎビットごとのデータを１まとまりとして扱い、Ｎビットのデータ内で特定のビットを入れ替える制御は行わない。
【００１６】
上記構成においてフラグを複数ビットからなるとすると、予備データ出力の許可の値と不許可の値との間の数値上の距離を大きくすることができる。例えば、フラグが２ビットからなる場合、入出力許可のフラグ値（第１のフラグ値）を例えば“１１”とし、不許可を示すフラグ値の初期設定値（第２のフラグ値）を、“１１”からビット間距離で最も遠い“００”に設定する。この場合、欠陥セルを含むデータ記憶領域と、欠陥セルを含まないデータ記憶領域の存在確率は、後者の正常なものが殆どを占めているのは通常であることから、殆どのフラグ値は初期設定時の第２のフラグ値“１１”を取る。このとき、第２のフラグ値“１１”の何れか１ビットに欠陥が生じ、誤って“０１”または“１０”となっても判定は出力不許可のままである。２ビットとも欠陥となって初めて誤判定が起こる。メモリの点欠陥の発生モードでは、このような連続したビットの欠陥の発生は極めてまれであることから、本発明では、予備データ出力の許可／不許可の誤判定の発生確率が極めて小さい。
【００１７】
一方、冗長メモリセルセット内の参照情報が、データバスの識別値である場合、入出力制御回路は、フラグ領域のフラグ値が入出力許可を示すときは、データバスの識別値に対応して一意に決まる特定のデータ記憶領域からのデータの入出力経路を切り離し、予備データの入出力経路の接続先を複数のデータバス内で割り当てる。この制御では、いわゆるバースト転送が可能となる。
【００１８】
【発明の実施の形態】
［第１の実施の形態］
図１は、本発明の第１の実施形態に係る半導体メモリ装置の構成を示すブロック図である。
図１に図解した半導体メモリ装置のメモリセルアレイ２に、例えば、各行に８ビットを単位としてデータが記憶される。各行に、この８ビットデータの記憶領域（データ記憶領域）が、例えば６４個配置されている。この８ビットのデータ記憶領域のメモリセルアレイ２の列を、以下、単に“カラム”と称する。また、アラムのアドレスを“カラムアドレス”という。
【００１９】
半導体メモリ装置は、冗長用の予備データ、カラムアドレスおよびフラグを記憶する予備のメモリセルアレイを有する。ここでは、この予備のメモリセルアレイに記憶されたカラムアドレスが本発明の“参照情報”の実施の形態を構成する。予備のメモリセルアレイは、１行が８ビットの予備データ格納領域２、１行が６ビットの参照情報記憶領域３、および、１行が４ビットのフラグを記憶するフラグ領域４を有する。本実施の形態において、フラグのビット数は複数であればよいが、ここでは、４ビットの場合を例示する。予備データ格納領域２、参照情報記憶領域３およびフラグ領域４の各セルは、メモリセルと同様な構成を有する。
【００２０】
メモリセルアレイ１と予備のメモリセルアレイの各行を同時に選択するためのロウデコーダ３１が、メモリセルアレイ１の、図示を省略した各ワード線に接続されている。
また、メモリセルアレイ１に、図示を省略した各ビット線に接続され、記憶データを検出するセンスアンプからなるセンスアンプアレイ１１が接続されている。予備データ格納領域２のビット線に接続され、予備データ格納領域２に記憶されている予備のデータを検出するセンスアンプからなるセンスアンプアレイ１２が、予備データ格納領域２に接続されている。参照情報記憶領域３のビット線に接続され、参照情報記憶領域３に記憶されている参照情報を検出するセンスアンプからなるセンスアンプアレイ１３が、参照情報記憶領域３に接続されている。
フラグ領域４のビット線に接続され、フラグ値を検出するセンスアンプからなるセンスアンプアレイ１４が、フラグ領域４に接続されている。
【００２１】
図１に示す半導体メモリ装置は、さらに、カラムスイッチ回路３２、入出力セレクタ３３、比較器３４およびラッチ回路３５を有する。これらカラムスイッチ回路３２、入出力セレクタ３３、比較器３４およびラッチ回路３５は、本発明の“入出力制御回路”の実施の形態を構成する。
ラッチ回路３５は、外部から入力されるカラムアドレス（以下、入力アドレスという）を一時的に記憶する。比較器３４は、センスアンプアレイ１４により検出されたフラグ値を参照しながら、ラッチ回路３５に保持されている入力アドレスを、センスアンプアレイ１３により検出された参照情報と比較する。
一方、カラムスイッチ回路３２は、ラッチ回路３５から出力される入力アドレスに応じて、メモリセルアレイの１データ（８ビット）分の列を選択する。入出力セレクタ３３は、カラムスイッチ回路３２により選択され出力される８ビットデータ（以下、カラムデータという）と、センスアンプアレイ１２から出力される予備データ格納領域の１カラムデータ（以下、予備カラムデータという）の何れかを選択し、８ビットのデータバス３６に出力する。このように、入出力セレクタ３３は、出力すべきカラムデータの選択を、比較器３４からの比較結果に基づいて行う。
【００２２】
つぎに、このように構成された半導体メモリ装置の動作を、データ読み出しの場合を例に説明する。なお、データの書き込み時には、データの流れが読み出し時と逆となる違いがあるが、アクセス対象のカラムの置き替え処理は読み出し時と共通するため、ここでの説明は省略する。
メモリアレイ１内に欠陥セル１０が存在する場合、そのカラムアドレスが同一行の参照情報記憶領域３内の参照情報格納用セル行に参照情報として予め記憶される。さらに、同一行のフラグ用セル２４に予備データの入出力許可を示す第１のフラグ値、例えば“１１１１”が記憶される。一方、同じ行中に欠陥セルが無い場合、フラグ用セル２４に予備データの入出力の不許可を示すフラグ値の初期設定値（第２のフラグ値）、例えば“００００”が記憶される。
これらの処理は、例えば、ＩＣ出荷時あるいは定期的に行う機能テスト時に実行される。
【００２３】
データの読み出し時に、ロウデコーダ３１によって行が選択され、対応するワード線がアクセスされると、ワード線に接続されたメモリセル行２１からのデータがセンスアンプアレイ１１に読み出される。このとき同時に、８ビットの冗長用セル２２、６ビットの参照情報格納用セル行２３、および、４ビットのフラグ格納用セル行２４からも、それぞれデータ、アドレスおよびフラグがセンスアンプアレイ１２，１３，１４に読み出される。なお、８ビットの冗長用セル２２、６ビットの参照情報格納用セル行２３、および、４ビットのフラグ格納用セル行２４により、１つの冗長メモリセルセットが構成される。
【００２４】
次に、外部から入力された入力アドレスに従ってセンスアンプアレイ１１内のデータにアクセスがなされようとする。このとき、ラッチ回路３５に一時的に保持された当該入力アドレスが比較器３４によって、センスアンプアレイ１３に読み出されている欠陥セルを含むデータ記憶領域の参照アドレス（参照情報）と比較される。両者が一致しないか、センスアンプアレイ１４によって読み出されたフラグが“１１１１”以外であれば、８ビットの入出力データバス３６は入出力セレクタ３３により、通常のセンスアンプに接続される。即ち、入出力データバス３６は、カラムスイッチ回路３２を介してセンスアンプアレイ１１中の入力アドレスに対応するカラムに接続された８ビットのセンスアンプに接続される。一方、両者が一致し、かつ、フラグが“１１１１”であれば、入出力データバス３６は入出力セレクタ３３により冗長用セルに対応する８ビットのセンスアンプアレイ１２に接続される。
【００２５】
上述のようにフラグを４ビットで構成し、特定値“１１１１”の時のみ冗長セル２２を使用するようにすれば、上記フラグの４ビット中３ビットが欠陥で、例えばフラグ格納セル２４から“０１１１”が出力されても、冗長セル２２に代わってメモリセルアレイ内１のセルが誤って選択されることが無い。また、上記フラグの４ビット中２ビットが欠陥で、例えば“１１００”、“１０１０”、“１００１”、“０１１０”、“０１０１”、“００１１”が出力されても、冗長セル２２に代わってメモリセルアレイ１内のセルが誤って選択されることが無い。これらの連続した欠陥セルの発生は、通常極めて稀である。さらに、４ビット中１ビットが欠陥で、例えば“１１１０”、“１１０１”、“１０１１”、“０１１１”が出力されても、冗長セル２２に代わってメモリセルアレイ１内のセルが誤って選択されることが無い。
【００２６】
これに対し、データのビット数を８とし、カラム数を６４とした本例と同じメモリセルアレイ構成で、フラグを１ビットとすると、その場合の冗長メモリセルセットには、予備データに８ビット、アドレスに６ビット、フラグに１ビットの計１５ビットを必要とする。この場合、フラグに欠陥セルが存在すると、冗長セル２２へのアクセスが禁止され、誤ってメモリセルアレイ１内のセルが選択されてしまう。
このような欠陥セルのうち、特にリーク電流の増大、或いは隣接セルとの電気的ショート等による不良となったセルは、データ読み出し時のタイミングやデータ配列によって“１”と“０”の異なるビットデータを不規則に出力することが多い。フラグが１ビット構成の場合、アクセス対象が冗長セルと正規のメモリセルとで不規則に切り替わってしまう。その結果、所望のデータの書き込み或いは読み出しができなくなってしまう。
【００２７】
これに対し、本実施の形態では、フラグのビット数Ｍを複数にするだけで、上記誤動作の発生確率を桁違いに小さくすることができる。前述したように、（Ｍ−１）個のビットのランダムな誤りまでは、予備データ入出力（冗長置き換え）の不許可が維持されるからである。上記例ではフラグのビット数が１ビットから４ビットになっただけ冗長メモリセルセットのビット数が、合計１８ビットに増加するが、アレイ全体の中での面積増加の割合は僅かである。また、入出力制御回路は、複数Ｎビット（上記例では８ビット）を１まとまりのデータとして制御し、従来のようにビットごとの入れ替えは行わないので、動作速度が格段に向上し、また回路構成が簡略化できるという大きな利点がある。
【００２８】
以下、さらにアクセス速度を改善した第２および第３の実施の形態を説明する。なお、これらの実施の形態では、第１の実施の形態と同じ構成は、同一符号を付して、その説明を省略する。
【００２９】
［第２の実施の形態］
図２は、第２の実施の形態に係る半導体メモリ装置の構成を示すブロック図である。
前述した第１の実施の形態では８ビットの入出力データバス３６に対応する８個の隣接セルを１行とするようにカラムを定義し、カラムごとにメモリセルをグループ化していた。
【００３０】
第２の実施の形態では、入出力データバスの数を８本とした場合、メモリセルアレイ１Ｂ内で、そのデータバス数と同じ数のデータグループ（第１の実施形態では８カラム分のデータ）を一括して入出力可能なメモリセル領域を１カラムと定義する。つまり、本実施形態では、カラムの１行が連続した６４（＝８×８）個のメモリセルから構成される。メモリセルアレイ１Ｂのデータの置き替え単位と同様に、予備データ格納領域２Ｂの各行のビット数も６４ビットとなっている。また、参照情報記憶領域３Ｂは、欠陥セル１０Ｂを含む１つのカラムに対応したデータバス（以下、欠陥データバスという）を８本のデータバスＢ１１〜Ｂ１８から識別する情報を記憶する。第２および第３の実施の形態では、この欠陥データバスの識別情報が、本発明の“参照情報”の実施の形態を構成する。図２の例では、欠陥セル１０Ｂを含む第４番目のカラムに対応したデータバスＢ１４が欠陥データバスとなる。この入出力データバスの数を８本とした場合、参照情報記憶領域３Ｂの各行が３ビットで構成されている。フラグ領域４は第１の実施の形態と同様に、その各行が複数Ｍビット、例えば４ビットで構成されている。
【００３１】
センスアンプアレイ１１に、正規のデータ用のカラムスイッチ回路３２Ｂを介して入出力セレクタ３７Ｂが接続されている。また、センスアンプアレイ１２Ｂに、予備データ用のカラムスイッチ回路３２Ｒを介して入出力セレクタ３７Ｂが接続されている。本例の入出力セレクタ３７Ｂおよびカラムスイッチ回路３２Ｂ，３２Ｒは、カラムごとに６４個のセンスアンプ群と入出力データバスＢ２１〜Ｂ２８との接続と遮断を制御する。この入出力セレクタ３７Ｂおよびカラムスイッチ回路３２Ｂ，３２Ｒは、本発明における“入出力制御回路”の実施の形態を構成する。
【００３２】
より詳細に、本例の入出力セレクタ３７Ｂは、センスアンプアレイ１４に読み出されたフラグ値により入出力が許可されているときは、センスアンプアレイ１３Ｂから読み出された欠陥データバスＢ１４の識別値に応じて欠陥データバスＢ１４を入出力データバスＢ２１〜Ｂ２８と切り離し、代わりに、予備のスイッチング回路３２Ｒに接続された予備データバスＢＲを入出力データバスＢ２１〜Ｂ２８のいずれかと接続する。データバスＢ１１〜Ｂ１８およびＢＲは、通常内部バスと称され、本発明における“データの入出力経路”の具体例に該当する。
【００３３】
メモリアレイ１Ｂ内に欠陥セル１０Ｂが存在する場合、その欠陥データバスを識別する３ビットの値が同一行の参照情報格納用セル行２３Ｂに予め記憶され、さらに、同一行のフラグ格納用セル行２４Ｂには、例えば“１１１１”が記憶される。一方、同一行中に欠陥セルが無い場合、フラグ格納用セル行２４Ｂには初期値として“００００”が記憶される。
【００３４】
データの入出力時に、ロウデコーダ３１によって行が選択され、対応するワード線がアクセスされると、ワード線に接続されたメモリセル行２１Ｂからのデータがセンスアンプアレイ１１に読み出される。このとき同時に、６４ビットの冗長セル行２２Ｂ、３ビットの参照情報格納用セル行２３Ｂ、および、４ビットのフラグ格納用セル行２４Ｂからもそれぞれ予備データ等がセンスアンプアレイ１２Ｂ，１３Ｂ，１４Ｂに読み出される。
【００３５】
入出力セレクタ３７Ｂは、センスアンプアレイ１４Ｂに呼び出されたフラグが“１１１１”であれば、センスアンプアレイ１３Ｂに読み出された欠陥データバスの識別値に応じてデータバスの接続状態を、例えばシフトさせ、欠陥データバスを入出力データバス側から切り離す。本例ではデータバスＢ１４が欠陥セル１０Ｂを含むカラムに対応した内部バスであることから、これが欠陥データバスとして識別されると、データバスＢ１１，Ｂ１２，Ｂ１３が、それぞれ入出力データバスＢ２１，Ｂ２２，Ｂ２３に、データバスＢ１５〜Ｂ１８及び予備データバスＢＲが、それぞれ入出力データバスＢ２４〜Ｂ２８に接続される。
【００３６】
一方、センスアンプアレイ１４に呼び出されたフラグ値が“１１１１”以外であれば、入出力セレクタ３７Ｂによるデータバスの接続シフトは行われず、各々のデータバスＢ１１〜Ｂ１８は入出力データバスＢ２１〜Ｂ２８と接続される。
【００３７】
以上の結果として、予備データの入出力許可（フラグが“１１１１”）の場合は、データバスの識別値に応じた特定のカラムに対するデータの入出力経路、即ち欠陥データバスＢ１４に対し、入出力データバス側からのデータの入力または出力が禁止される。と同時に、予備データの入出力経路、即ち予備データバスＢＲに対し、入出力データバス側からのデータの入力または出力が許可される。
したがって、以後の読み出し時には、欠陥セル１０Ｂを含むカラムの選択行のデータ記憶領域の代わりに、冗長セル行２２Ｂから予備データが読み出される。
また、書き込み時には、るいは、欠陥セル１０Ｂを含むカラムの選択行のデータ記憶領域の代わりに、冗長セル行２２Ｂに対し、所定のデータが書き込まれる。
【００３８】
第２の実施の形態では、第１の実施の形態と同様、複数Ｎビットのデータを１まとまりとして、書き込みまたは読み出しが行われるため、動作速度が向上し、入出力制御回路の構成が簡素化されている。
また、第２の実施の形態の特有の利点として、バースト転送という高速なデータ入出力方式を採用しているが、ワード線がアクセスされた際に１度だけバス接続のセットアップが行われ、その後のカラム選択では余分な信号操作はなされない。このとき、アドレスの参照は行わないので、カラムアドレスが変更されるごとに欠陥セルを含むカラムアドレスとの一致を検出する必要がない。データバスの識別値によってバス接続のセットアップが行われた後は、データの入力先および排出先を意識することなくバースト転送を高速に実施することが可能である。
【００３９】
なお、上記説明では、図２に示すように、データ入出力が禁止された内部バスＢ１４より後（図では右側）の内部バスＢ１５〜Ｂ１８の接続先を上位に１つずつシフトさせた例を示すが、これに限らず、シフトさせずに、通常は内部バスＢ１４の接続先であり、本例では空いている入出力データバスＢ２４に予備の内部バスＢＲを接続させてもよい。
【００４０】
［第３の実施の形態］
上記の第２の実施の形態では、説明を簡単にするため、８ビットの入出力データバスに対応した８ビットの内部データバスを有する場合について説明したが、メモリアレイに接続される内部データバスのビット数（バス幅）は必ずしもチップの入出力データバス構成とは一致しなくてもよい。近年、高速化の要求に従ってバス幅を広くとる傾向があり、例えばチップの入出力ビット数が８ビットでも内部バスのビット数は６４ビットとなっているケースもある。
【００４１】
このようなケースでは６ビットのカラムアドレスが上位３ビットと下位３ビットに分けられ、上位３ビットはセンスアンプから６４ビットの内部バスへの接続時の選択に使用され、下位３ビットは６４ビットの内部バスから８ビットの入出力データバスを選択するのに使用される。
【００４２】
以下、上記の例を用いて、第３の実施の形態を説明する。
図３は、第３の実施の形態に係る半導体メモリ装置の構成を示すブロック図である。
【００４３】
第３の実施の形態では、冗長メモリセルセットをさらにもう１セット追加するための構成として、予備データ格納領域５、参照情報記憶領域６、および、フラグ領域７が追加されている。
【００４４】
本例では、第１の実施形態と同様、データバスごとに８ビットのセルをグループ化して配置している。これに伴って置き替え単位もその１グループに対応する８ビットとなり、予備データ格納領域２，５の各行が８ビットとなっている。また、参照情報記憶領域３，６は６４本のデータバスから択一的に欠陥データバスを識別するために、その各行が６ビットとなっている。フラグ領域４，７は第１および第２の実施の形態と同様に、その各行が４ビットである。
【００４５】
メモリアレイ１内に欠陥セル１０，２０が存在する場合、そのデータバスを識別する６ビットの値が同一行の参照情報格納用セル行２３，２６に予め記憶され、さらに、同一行のフラグ格納用セル行２４，２７に、例えば“１１１１”が記憶される。一方、同じ行中に欠陥セルが無い場合、フラグ格納用セル行２４，２７に“００００”が記憶される。
【００４６】
ロウデコーダ３１によって行が選択され、対応するワード線がアクセスされると、ワード線に接続されたメモリセル行２１からのデータがセンスアンプアレイ１１に読み出される。このとき同時に、８ビットの冗長用セル行２２，２５、６ビットの参照情報格納用セル行２３，２６及び４ビットのフラグ格納用セル行２４，２７からも、それぞれデータ等が対応する各センスアンプアレイに読み出される。
【００４７】
本例の第１のセレクタ回路３７Ｃは、センスアンプアレイ１４または１７に読み出されたフラグ値が“１１１１”であれば、センスアンプアレイ１３または１６に読み出された参照情報としてのバス識別値に応じてデータバスの接続状態をシフトさせ、欠陥データバスを入出力データバスから切り離す。また、第１のセレクタ回路３７Ｃは、カラムスイッチ回路３２Ｒ，３２Ｌに接続された予備データバスＢＲ，ＢＬを適宜入出力データバスと接続する。
例えば２本のデータバスＢ１０３，Ｂ１６２が欠陥データバスとして識別されると、予備データバスＢＬ、データバスＢ１０１及びＢ１０２が入出力データバスＢ２０１〜Ｂ２０３に、データバスＢ１０４〜Ｂ１６１が入出力データバスＢ２０４〜Ｂ２６１に、データバスＢ１６３，Ｂ１６４及び予備データバスＢＲが入出力データバスＢ２６２〜Ｂ２６４にそれぞれ接続される。
【００４８】
一方、センスアンプアレイ１４及び１７に読み出されたフラグ値が共に“１１１１”以外であれば、第１のセレクタ回路３７Ｃによる接続シフトは行われず、予備データバスＢＲ，ＢＬが第１のセレクタ回路３７Ｃから切り離され、各々のデータバスＢ１０１〜Ｂ１６４が入出力データバスＢ２０１〜Ｂ２６４と接続された状態が維持される。
【００４９】
次に、外部から入力されたカラムアドレスの上位３ビットに従って、センスアンプアレイ１１の中からカラムごとに１ビットずつセンスアンプがカラムスイッチ回路３２Ｃで選択され、各データバスＢ１０１〜Ｂ１６４に接続される。
さらに、冗長用セルに対応するセンスアンプアレイ１２，１５からも入力されたカラムアドレスに対応する各１ビットが予備データバスＢＲ，ＢＬに接続される。
【００５０】
このようにして、それぞれ適切なデータが６４本の入出力データバスＢ２０１〜Ｂ２６４に入出力される。そのうち、カラムアドレスの下位３ビットに対応した８本のバスが第２のカラムスイッチ回路３８により選択され、８ビットの入出力データバス３６Ｃに接続される。
【００５１】
本例では各冗長メモリセルセットは、データが８ビット、アドレスが６ビット、フラグが４ビットの合計１８ビットよりなり、それを２セット設けている。これにより、ワード線ごとに、２５６ビットのセル行から独立した２ヶ所の欠陥を救済することが出来る。
【００５２】
なお、第１〜第３の実施形態の欠陥救済方法を、通常のワード線やビット線単位の冗長方式と組み合わせて使用しても良く、このようにすればあらゆる欠陥モードに対応でき、半導体メモリの製造歩留まりを飛躍的に向上させることが出来る。
また、例えばシステム立ち上げ時にテストを行い、その場で欠陥セルを検出して冗長セルをセットすることもでき、そのようにすれば揮発性メモリにも適用できる。
【００５３】
上述した第１〜第３の実施の形態では、以下の効果を奏する。
複数Ｎビットからなるデータ記憶領域を単位として、メモリセルへのデータの入出力を制御する構成において、欠陥救済用のデータの置き替え処理も、この複数Ｎビットを単位として行う。これにより、入出力制御回路の構成および制御が簡素化されて、高速なアクセスが可能となる。
【００５４】
フラグ格納用セル行の欠陥に伴う誤選択を防止するため、フラグ格納用セル行に複数ビットを使用し、それが特定値の時のみ冗長セルを使用するようにする。
冗長メモリセルセットを不使用にする場合、フラグ格納セル行に、上記特定値のビット反転値を予め書き込んでおく。
このため、フラグ格納用セル行内に欠陥セルがあっても、複数ビットのフラグ値中に１ビットでも正常なら誤って冗長セルが選択されることはない。従って、上述の致命的欠陥を劇的に低減できる。
【００５５】
さらに、第２および第３の実施の形態では、バースト転送の速度を向上させるため、センスアンプに読み出された欠陥アドレスをもとに回路の接続状態を変え、アドレス比較なしに直接冗長が行える仕組みを提供する。
具体的には参照情報格納用セル行にはカラムアドレスではなく欠陥セルに対応するデータバスの所在を記録し、そのデータをもとにバスの接続をシフトさせることによって欠陥セルへのアクセスを禁止し、かつ冗長セルへアクセスされるようにする。
また、第２および第３の実施の形態では、カラムアクセスにおけるアドレス比較を不要にでき、その結果、カラムアドレスが変わるごとに回路状態を変更する必要もなく、高速なバースト転送が可能になり、メモリのアクセス性能を大幅に向上させることが出来る。
【００５６】
【発明の効果】
本発明の半導体メモリ装置およびその制御方法によれば、複数のビット数単位でのデータ入出力に適合した欠陥救済が可能となり、このため欠陥救済のための処理が高速なメモリのデータ入出力速度を阻害しない。その結果、高速メモリに適した欠陥救済が実現できる。
【図面の簡単な説明】
【図１】第１の実施形態に係る半導体メモリ装置の構成を示すブロック図である。
【図２】第２の実施の形態に係る半導体メモリ装置の構成を示すブロック図である。
【図３】第３の実施の形態に係る半導体メモリ装置の構成を示すブロック図である。
【図４】行中の任意のセルを電気的に置換するための構成を有している従来の半導体メモリ装置のブロック図である。
【符号の説明】
１，１Ｂ…メモリセルアレイ、２，２Ｂ，５…予備データ格納領域、３，３Ｂ，６…参照情報記憶領域、４，７…フラグ領域、１０，２０…欠陥セル、３１…ロウアドレスデコーダ、３２，１２〜１７…センスアンプアレイ、３３，３７，３７Ｂ，３７Ｃ，３８…入出力セレクタ、３４…比較器、３５…ラッチ回路。
【図１】
2004241019.tif 000003
【図２】
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【図３】
2004241019.tif 000005
【図４】
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