(57)【要約】【目的】ＣＰＵが暴走又は停止しても、原因特定のための有用な情報を効率よく蓄積可能なことを課題とする。【構成】ＣＰＵ１と所定の機能を実現するための１又は２以上の機能デバイス２ａ〜２ｂを含む周辺回路２とがＣＰＵ１の共通バス３を介して相互に接続するＣＰＵシステム４の障害監視装置において、外部よりＣＰＵ１の動作状態を推定可能な所定の信号に基づきＣＰＵ１の処理に支障を来たすであろう所定の状態を検出する検出手段６と、前記所定の状態の検出によりＣＰＵ１が周辺回路２との間でやり取りする所定の信号を取得して不揮発性メモリ８に記録するログ情報記録手段７とを備えるものである。【選択図】    図１
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【特許請求の範囲】
【請求項１】
ＣＰＵと所定の機能を実現するための１又は２以上の機能デバイスを含む周辺回路とがＣＰＵの共通バスを介して相互に接続するＣＰＵシステムの障害監視装置において、
外部よりＣＰＵの動作状態を推定可能な所定の信号に基づきＣＰＵの処理に支障を来たすであろう所定の状態を検出する検出手段と、
前記所定の状態の検出によりＣＰＵが周辺回路との間でやり取りする所定の信号を取得して不揮発性メモリに記録するログ情報記録手段とを備えることを特徴とするＣＰＵシステムの障害監視装置。
【請求項２】
検出手段は、ＣＰＵにより定期的にリセットされるべきウォッチドッグタイマの値が所定閾値を超えたこと、又は機能デバイスからのバスアサートに対する応答時間が所定閾値を超えたこと、又は機能デバイスからの割込要求に関して所定の高負荷状態を検出したことにより、ＣＰＵの処理に支障を来たすであろう所定の状態を検出することを特徴とする請求項１記載のＣＰＵシステムの障害監視装置。
【請求項３】
ＣＰＵが周辺回路との間でやり取りする所定の信号は、共通バスのバスアクセスに関する信号、機能デバイスからＣＰＵへの割込要求に関する信号、又はＣＰＵにより起動されるＤＭＡアクセスに関する信号であることを特徴とする請求項１記載のＣＰＵシステムの障害監視装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はＣＰＵシステムの障害監視装置に関し、更に詳しくは、ＣＰＵと所定の機能を実現するための１又は２以上の機能デバイスを含む周辺回路とがＣＰＵの共通バスを介して相互に接続するＣＰＵシステムの障害監視装置に関するものである。
【０００２】
今日、多く装置はこの種のＣＰＵシステムによって実現されているが、特に複雑かつ高度な通信サービスを提供する伝送装置等では、ＣＰＵの配下で多数の機能デバイスが協動するために、システム障害発生時の原因特定が非常に困難になりつつある。
【０００３】
【従来の技術】
従来は、ＣＰＵシステム内の障害処理をＣＰＵの割込処理ファームで行っていた。しかし、ＣＰＵのハードウェアは正常であるにも関わらず、該ハードウェア以外の状態、即ち、ＣＰＵファームウェアのバグ、周辺回路の障害、多数の障害が重なったことによるＣＰＵ処理の過負荷状態、又はノイズ等の原因によってＣＰＵが暴走し又は停止する場合も少なくなく、係る場合には、迅速な対処のみならず、再発防止のための原因特定が不可欠である。
【０００４】
係る状況の下、従来は、ウォッチドッグタイマによりＣＰＵの暴走を検出し、暴走を検出すると、該ＣＰＵをリセット状態にすると共に、この区間のＣＰＵバスの制御をメモリから読み出した所定の制御用データで行い、これによって周辺機器を安全な状態で停止させた後、ＣＰＵのリセット状態を開放するものが知られている（例えば特許文献１）。
【０００５】
【特許文献１】
特開平５−１６５６５７号公報（「要約」，「００１３」、図１）。
【０００６】
【発明が解決しようとする課題】
しかし、上記従来方式ではＣＰＵシステムの異常時における迅速かつ安全な対処は可能であるが、再発防止のための有用な情報は得られない。
【０００７】
本発明は上記従来技術の問題点に鑑みなされたもので、その目的とする所は、ＣＰＵが暴走又は停止しても、原因特定のための有用な情報を効率よく蓄積可能なＣＰＵシステムの障害監視装置を提供することにある。
【０００８】
【課題を解決するための手段】
上記の課題は例えば図１の構成により解決される。即ち、本発明（１）のＣＰＵシステムの障害監視装置５は、ＣＰＵ１と所定の機能を実現するための１又は２以上の機能デバイス２ａ〜２ｂを含む周辺回路２とがＣＰＵ１の共通バス３を介して相互に接続するＣＰＵシステム４の障害監視装置において、外部よりＣＰＵ１の動作状態を推定可能な所定の信号に基づきＣＰＵ１の処理に支障を来たすであろう所定の状態を検出する検出手段６と、前記所定の状態の検出によりＣＰＵ１が周辺回路２との間でやり取りする所定の信号を取得して不揮発性メモリ８に記録するログ情報記録手段７とを備えるものである。
【０００９】
本発明（１）によれば、ＣＰＵ１の処理に支障を来たすであろう所定の状態を検出したことにより，該ＣＰＵ１が周辺回路２との間でやり取りする所定の信号を取得して不揮発性メモリ８に記録するため、その後にＣＰＵ１が暴走又は停止しても、原因特定のための有用な情報を効率よく蓄積可能となる。
【００１０】
本発明（２）では、上記本発明（１）において、検出手段は、ＣＰＵにより定期的にリセットされるべきウォッチドッグタイマの値が所定閾値を超えたこと、又は機能デバイスからのバスアサートに対する応答時間が所定閾値を超えたこと、又は機能デバイスからの割込要求に関して所定の高負荷状態を検出したことにより、ＣＰＵの処理に支障を来たすであろう所定の状態を検出するものである。
【００１１】
なお、上記機能デバイスからの割込要求に関する所定の高負荷状態とは、例えば緊急に割込処理すべき割込要求が略同時に多発した状態、又は過去にＣＰＵが暴走又は停止状態に到ったことがある場合と同一又は類似のパターンの割込要求が略同時に又はシーケンシャルに発生した状態等を意味する。従って、本発明（２）によれば、外部よりＣＰＵ１の動作状態を推定可能な所定の信号に基づきＣＰＵの処理に支障を来たすであろうシステムの状態を的確に検出できる。
【００１２】
本発明（３）では、上記本発明（１）において、ＣＰＵが周辺回路との間でやり取りする所定の信号は、共通バスのバスアクセスに関する信号、機能デバイスからＣＰＵへの割込要求に関する信号、又はＣＰＵにより起動されるＤＭＡアクセスに関する信号である。従って、これらの信号を記録に残すことで、ＣＰＵが処理障害に到った際のシステム環境を詳細に分析できる。
【００１３】
【発明の実施の形態】
以下、添付図面に従って本発明に好適なる実施の形態を詳細に説明する。なお、全図を通して同一符号は同一又は相当部分を示すものとする。
【００１４】
図２は実施の形態による障害監視方式の構成を示す図で、データ伝送装置への適用例を示している。図において、１０は例えば２回線分の伝送路を収容可能な通信制御部、１１は通信制御部１０の主制御を行うプロセッサ部、１２はそのＣＰＵ、１３はＣＰＵ１２が使用する主メモリ（ＭＭ）、１４はＣＰＵ１２が上位モジュール２０との間でやり取りするデータをＤＭＡ転送するためのＤＭＡ制御部（ＤＭＡ）、１５はＣＰＵ１２のプロセッサバス（ＰＲＢ）、１８ａ，１８ｂは各入出力回線を終端する機能デバイス（回線終端部）、１７は各機能デバイス１８ａ，１８ｂを収容するローカルバス（ＬＯＢ）、１６はプロセッサバス１５とローカルバス１７との間を接続する（プロトコル整合させる）ためのバスインタフェース部（ＢＩＦ）、１９は各機能デバイス１８ａ，１８ｂ等からの割込要求ＩＮＴを収容する割込バス（ＩＮＴＢ）、そして、２０は複数のこのような通信制御部１０に関する上位の管理・処理を行う上位モジュール、２１はＤＭＡ１４と上位モジュール２０との間を接続するＤＭＡバス（ＤＭＡＢ）である。
【００１５】
更に、３０は通信制御部（ＣＰＵシステム）１０の障害監視を行う障害監視部、３１はＤＭＡバス２１のアクセス信号を監視・取得するＤＭＡ監視部、３２はＰＲＢ１５のアクセス信号を監視・取得するＰＢＡ監視部、３３はプロセッサバス１５の所定のバスアクセス信号に基づきＣＰＵ１２の高負荷状態を検出する高負荷判定部、３４は割込バス１９上の割込要求に係る信号ＩＮＴ０〜ＩＮＴｎを監視・取得する割込監視部、３５は割込要求ＩＮＴ０〜ＩＮＴｎに対するＣＰＵ１２の処理が高負荷状態になるであろう所定の状態を検出する高負荷判定部、３６は所定のクロック信号でカウントアップすると共にＣＰＵ１２により定期的にリセット（ＲＳ）されるべきウォッチドッグタイマ（ＷＤＴ）、３７はＷＤＴ３６の計数値ｔが所定閾値ＴＨ２を超えたことによりＣＰＵ１２の高負荷状態を検出してその判定出力（即ち、メモリ書込イネーブル信号）ＷＥ１を出力する高負荷判定部、３９はフラッシュメモリやＥＥＰＲＯＭ等からなる不揮発性メモリ、３８は、高負荷状態の各判定出力ＷＥ１〜ＷＥ３により起動され、ＤＭＡバス２１，プロセッサバス１５及び又は割込バス１９から取得された各所定の信号を不揮発性メモリ３９に書き込むためのメモリ制御部、４０は上記各部の間を接続するメモリバス（ＭＢ）、４１は機能デバイス１８等からの割込要求に相当する信号ＩＮＴ０’〜ＩＮＴｎ’を擬似的に発生する擬似割込発生部、そして、５０は不揮発性メモリ３９に記録された内容をメモリ制御部３８を介して外部に読み出し、障害状況を解析するための保守端末である。
【００１６】
一例の高負荷判定部３３は、ＰＢＡ監視部３２から抽出された、ある機能デバイス１８からのバスアサートとＣＰＵ１２からのバスアックに関する各タイミング信号に基づき、前記バスアサートからバスアックに到るまでの時間を計数するためのカウンタＣＴＲと、該カウンタＣＴＲのカウント出力Ｑと所定閾値ＴＨ１とを比較する比較器ＣＭＰとを備え、該ＣＭＰは、ある機能デバイス１８からのバスアサートに対するＣＰＵ１２の応答時間Ｑが所定閾値ＴＨ１を超えたことにより、ＣＰＵ１２が高負荷状態にあることを示す判定出力（即ち、メモリ書込イネーブル信号）ＷＥ２を出力する。
【００１７】
また一例の高負荷判定部３５は、予め割込要求信号ＩＮＴ０〜ＩＮＴｎに関する所定の発生パターンＰを設定・保持するレジスタＲＥＧと、該ＲＥＧの出力パターンＰと、割込監視部３４により割込バス１９から抽出された割込要求信号ＩＮＴ０〜ＩＮＴｎとを比較する比較器ＣＭＰとを備え、該ＣＭＰは、割込バス１９から抽出された割込要求信号ＩＮＴ０〜ＩＮＴｎが所定のパターンＰであることにより、ＣＰＵ１２が高負荷状態である、又は高負荷状態になるであろうことを示す判定出力（即ち、メモリ書込イネーブル信号）ＷＥ３を出力する。なお、上記割込要求信号ＩＮＴ０〜ＩＮＴｎに関する所定の発生パターンＰとは、例えばＣＰＵ１２が緊急に割込処理すべき割込要求が略同時に多発したパターン、又は過去にＣＰＵ１２が暴走又は停止状態に到ったことがある場合と同一又は類似のパターンであって、各割込要求が略同時に又はシーケンシャルに発生した場合のパターン等を意味する。
【００１８】
擬似割込発生部４１は、周辺回路部（各機能デバイス１８を含む）における各種障害に対応する各擬似割込要求ＩＮＴ０’〜ＩＮＴｎ’を発生可能である。従来、この種の障害に対するＣＰＵの割込処理については、周辺回路部の各対応部位（例えばＣＰＵに対する動作プロトコル違反等）をその都度実際に生成（回路を改造）しないと起こせなかったが、本実施の形態によれば、各種障害に基づく擬似割込要求を１箇所に集約して能率よく発生可能である。これにより、ＣＰＵ１２への疑似負荷状態や、ＣＰＵ１２への応答違反も疑似可能であり、実運用状態で起こりうる様々な状態を再現可能となる。従って、ハードウェア障害又はファームウェアのバグに対する処理能力や処理信頼性の大幅な改善が図れる。
【００１９】
このような障害監視装置３０は、好ましくは，専用ＬＳＩ又は改版可能なＦＰＧＡ等により実現され、プロセッサ部１１及び各機能デバイス１８ａ，１８ｂと共に、同一の基盤（ボード）上に配置される。
【００２０】
図３に実施の形態による不揮発性メモリの記憶フォーマットを示す。一例の不揮発性メモリ３９は、ＣＰＵ１２と上位モジュール２０との間で行われるＤＭＡのアクセス発生回数を記憶するエリア３９ａと、配下の機能デバイス１８ａ，１８ｂを含む周辺回路部についての各種障害情報を記憶するエリア３９ｂと、周辺回路部からの割込要求信号ＩＮＴ０〜ＩＮＴ３１を記憶するエリア３９ｃとを備える。
【００２１】
上記エリア３９ｂの障害情報には、本システム上で検出される各種のアラーム信号ＡＬＭ、プロセッサバス１５上で検出されるデータパリティエラー信号ＤＡＴＰＥＲ、アドレスパリティーエラー信号ＡＤＤＰＥＲ、ＣＰＵ１２における演算オーバフローＯＶＦを知らせるための各種ステータス信号等が含まれる。また、機能ブロック１８で発生する各種障害については、一次的には割込要求信号ＩＮＴ０〜ＩＮＴ３１によって代表され、エリア３９ｃに記憶されるが、該割込要求の原因となった障害の詳細情報（ハードウェアの個別障害、ローカルバスのパリティ障害、外部インタフェース上のプロトコルエラー、電源系障害、クロックの同期障害等）については、割込要求信号ＩＮＴ０〜ＩＮＴ３１と共にエリア３９ｃに記憶してもよいし、又はエリア３９ｂに記憶してもよい。
【００２２】
以上述べた構成により、次に障害監視の動作を説明する。図２に戻り、ＣＰＵ１２は、内部に割込マスク（不図示）を備えており、適宜に必要な割込要求のみを受付け、処理可能である。一方、不揮発性メモリ３９にはＣＰＵ１２によって処理を受付けられた割込要求のみならず、未処理（即ち，処理待ち又は処理をマスクされた）の割込要求も記録可能である。従って、ＣＰＵ１２の割込処理負担が必要最小限のものに軽減されると共に、ＣＰＵ高負荷検出時の未処理の割込要求も失われずに不揮発性メモリ３９に記録される。
【００２３】
図４は実施の形態による割込情報取得のタイミングチャートであり、図において、ＷＴＤはウォッチドッグタイマ、ＷＥ１はメモリ３９への書込イネーブル信号、ＳＰは割込要求信号のサンプリングパルス、ＭＷＣはメモリ３９の書込タイミングを生成するためのカウント信号、ＭＡＤはメモリ３９の書込アドレス信号、ＭＣＳはメモリ３９のチップセレクト信号、ＭＯＥはメモリ３９のデータ読出イネーブル信号、ＭＷＥはメモリ３９のデータ書込イネーブル信号、ＭＤＡＴはメモリ３９に書き込まれるデータ信号である。
【００２４】
ウォッチドッグタイマ３６はＣＰＵ１２からの前回のリセットパルスＲＳによりリセットされて後、クロック信号ＣＬＫＡによりカウントアップしている。高負荷判定部３７は、ウォッチドッグタイマ３６のカウント値ｔが所定の閾値ＴＨ２を超えると、書込イネーブル信号ＷＥ１＝１にすると共に、割込要求信号のサンプリングパルスＳＰを発生する。これを受けたメモリ制御部３９では、該サンプリングパルスＳＰによりメモリバス４０上の割込要求信号ＩＮＴ０〜ＩＮＴｎをサンプリングすると共に、これを所定のタイミングで不揮発性メモリ３９に書き込む。
【００２５】
更に、この高負荷判定部３７は、上記書込イネーブル信号ＷＥ１＝１にした後は、例えばＴｍｓ毎の定期的に第２，第３のサンプリングパルスＳＰを発生し，これを受けたメモリ制御部３９では該パルスＳＰに同期して各時点の割込要求信号ＩＮＴ０〜ＩＮＴｎをサンプリングすると共に、これらを不揮発性メモリ３９の次アドレスに順次蓄積する。こうして、もし、ウォッチドッグタイマ３６のカウント値が所定の上限値Ｍになる前に、ウォッチドッグタイマ３６がＣＰＵ１２によりリセットされた場合には、それ以上の割込要求信号ＩＮＴ０〜ＩＮＴｎのサンプリング及びメモリ３９への書込は停止される。しかし、ＣＰＵ１２の暴走又は停止によって、ウォッチドッグタイマ３６がリセットされずに、やがてそのカウント値が上限値Ｍを超えた場合には、その直前までにどのような割込要求がどのようなパターンで発生していたかのログ情報が不揮発性メモリ２９に記憶されている。
【００２６】
なお、上記割込要求信号ＩＮＴ０〜ＩＮＴｎのサンプリング及びメモリ３９への書込は、ウォッチドッグタイマ３６のカウント値が上限値Ｍを超えた後も適当な時間だけ継続してもよい。こうすれば、ＣＰＵ１２の障害前のみならず，障害後のシステム状況も有効に記録される。
【００２７】
図５は実施の形態によるＣＰＵバスアクセス情報取得のタイミングチャートであり、図において、ＡＤ／ＤＡＴはアドレス／データ信号、ＣＭＤはリード／ライト等のコマンド信号、Ｆｒａｍｅはバスアクセスの開始信号、Ｉｒｄｙは入力レディ信号、Ｄｅｖｓｅｌはデバイス選択信号、Ｔｒｄｙは転送レディ信号、Ａｃ−ｃｎｔはバスアクセス区間を監視するためのタイミング信号、Ａｃ−ｅｎｄはバスアクセスの終了信号、ＷＥ２はメモリ３９への書込イネーブル信号で得ある。
【００２８】
図の左側に正常時のバスアクセスを示す。一例のデータ転送シーケンスはＡｃ−ｃｎｔ＝「Ａ」までに終了している。これは、ＣＰＵ１２が高負荷状態にないことを表しており，よって書込イネーブル信号ＷＥ２はセットされない。一方，図の右側は正常時ではないバスアクセスを示している。この場合のデータ転送シーケンスはＡｃ−ｃｎｔ＝「Ａ」を経過しても終了しておらず、これはＣＰＵ１２が高負荷状態（又は異常）であることを表している。これによって書込イネーブル信号ＷＥ２はセットされ、その後は、図示しないが，バスアクセス信号が適宜にサンプリングされると共に、メモリ３９に順次記憶される。
【００２９】
なお、上記バスアクセス信号の監視は、単にアクセス時間の上限を監視するのみではなく、各途中のタイミングで発生すべき各信号レベルの発生パターンを監視するようにしてもよい。こうすれば、バスアクセスの異常状態（又はＣＰＵ１２の高負荷状態）をより早期に発見でき、よってＣＰＵ１２が暴走又は停止にいたる前のより多くのバスアクセス信号をサンプリングし、メモリ３９に記憶できる。
【００３０】
図６は実施の形態によるＤＭＡ転送回数情報取得のタイミングチャートであり、図において、ＷＤＴはウォッチドッグタイマ、ＷＥ１はメモリ３９への書込イネーブル信号、ＡＷＲはアドレス開始ビット、ＡＤＥはビットシリアルからなるコマンド／アドレスデータ信号、ＷＤＡＴはビットシリアルからなる書込データ、Ａｅｎｄは１ＤＭＡアクセスの終了を表すアクセス終了ビット、ＤＭＡｃｎｔはＤＭＡアクセスの発生回数である。
【００３１】
ＣＰＵ１２の高負荷状態が検出（即ち、ＷＥ１＝１）されると、ＤＭＡアクセス回数のカウント及びカウント値のメモリ３９への書込制御が行われる。即ち、ＤＭＡｃｎｔはアドレス開始ビットＡＷＲ毎にカウントアップされ、やがてウォッチドッグタイマＷＤＴが最大値Ｍを超えると、その時点における計数値ｎがメモリ３９に記憶される。本実施の形態におけるＤＭＡアクセスは、上位モジュール２０へのデータ転送（即ち，障害報告等）が頻発している場合に多く発生するため、障害時のシステム状況を解析する上で有用な記録情報となり得る。
【００３２】
なお、この例ではＷＥ１＝１により、ＤＭＡアクセス回数の監視・記録を開始したが、ＷＥ２＝１又はＷＥ３＝１によりＤＭＡアクセス回数の監視・記録を開始してもよい。他の割込要求情報、バスアクセス情報の監視・記録についても同様である。この場合は、メモリバス４０ヘのデータ書込アクセスが競合しないようにバスアクセスの調停部が設けられる。こうして、システム障害の解析に必要な最小限のログ情報を効率よく取得・記録できる。
【００３３】
そして、保守端末５０では、メモリ３９に記録された情報を適宜に読み出し、これを統計的に分析することで、ＣＰＵ１２の障害がシステムのどの部分での障害によるかを容易に分析できる。  逆に、特定の部分での障害が発生した際に、ハードウェアがどのようにリアクションし、それがＣＰＵ１２のアプリケ―ションソフトにどう伝わり、かつハードウェア及びアプリケーションソフトが正常に対処動作出来るかどうかを検証することも出来、問題があれば再発防止の変更を折り込む処置を取るサイクルを繰り返すなど、さらなる品質向上を目指す事が可能となる。
【００３４】
なお、図示しないが、ＣＰＵ１２が高負荷状態にあることを示す各信号ＷＥ１〜ＷＥ３でランプを点灯し、外部に警告してもよい。これにより、システムダウンの可能性がある事を事前に保守者に示唆することが可能となる。また、この警告情報ＷＥ１〜ＷＥ３は、一装置内のみならず通信対向する相手側装置への警告情報としても活用でき、こうすれば通信システム全体としての運用の信頼性向上にも極めて有効となる。
【００３５】
また、上記本発明に好適なる実施の形態を述べたが、本発明思想を逸脱しない範囲内で各部の構成、制御、処理及びこれらの組み合わせの様々な変更が行えることは言うまでも無い。
【００３６】
（付記１）  ＣＰＵと所定の機能を実現するための１又は２以上の機能デバイスを含む周辺回路とがＣＰＵの共通バスを介して相互に接続するＣＰＵシステムの障害監視装置において、外部よりＣＰＵの動作状態を推定可能な所定の信号に基づきＣＰＵの処理に支障を来たすであろう所定の状態を検出する検出手段と、前記所定の状態の検出によりＣＰＵが周辺回路との間でやり取りする所定の信号を取得して不揮発性メモリに記録するログ情報記録手段とを備えることを特徴とするＣＰＵシステムの障害監視装置。
【００３７】
（付記２）  検出手段は、ＣＰＵにより定期的にリセットされるべきウォッチドッグタイマの値が所定閾値を超えたこと、又は機能デバイスからのバスアサートに対する応答時間が所定閾値を超えたこと、又は機能デバイスからの割込要求に関して所定の高負荷状態を検出したことにより、ＣＰＵの処理に支障を来たすであろう所定の状態を検出することを特徴とする付記１記載のＣＰＵシステムの障害監視装置。
【００３８】
（付記３）  ＣＰＵが周辺回路との間でやり取りする所定の信号は、共通バスのバスアクセスに関する信号、機能デバイスからＣＰＵへの割込要求に関する信号、又はＣＰＵにより起動されるＤＭＡアクセスに関する信号であることを特徴とする付記１記載のＣＰＵシステムの障害監視装置。
【００３９】
（付記４）  不揮発性メモリの内容を外部接続の装置に読み出すためのインタフェース手段を備えることを特徴とする付記１記載のＣＰＵシステムの障害監視装置。
【００４０】
（付記５）  機能デバイスからの割込要求に相当する信号を擬似的に発生してＣＰＵに対する割込要求とする擬似割込発生手段を備えることを特徴とする付記１記載のＣＰＵシステムの障害監視装置。
【００４１】
【発明の効果】
以上述べた如く本発明によれば、稼働中のＣＰＵが暴走又は停止しても、その前後のシステム稼働状況の情報を自律で記録可能となるため、障害分析に有用な情報が得られると共に、再発防止に活用できる。従って、この種のＣＰＵシステムの信頼性向上に寄与するところが極めて大きい。
【図面の簡単な説明】
【図１】本発明の原理を説明する図である。
【図２】実施の形態による障害監視方式の構成を示す図である。
【図３】実施の形態による不揮発性メモリの記憶フォーマットを説明する図である。
【図４】実施の形態による割込情報取得のタイミングチャートである。
【図５】実施の形態によるＣＰＵバスアクセス情報取得のタイミングチャートである。
【図６】実施の形態によるＤＭＡ転送回数情報取得のタイミングチャートである。
【符号の説明】
１０  通信制御部
１１  プロセッサ部
１２  主メモリ（ＭＭ）
１４  ＤＭＡ制御部（ＤＭＡ）
１５  プロセッサバス（ＰＲＢ）
１６  バスインタフェース部（ＢＩＦ）
１７  ローカルバス（ＬＯＢ）
１８ａ，１８ｂ  機能デバイス（回線終端部等）
１９  割込バス（ＩＮＴＢ）
２０  上位モジュール
２１  ＤＭＡバス（ＤＭＡＢ）
３０  障害監視部
３１  ＤＭＡ監視部
３２  ＰＢＡ監視部
３３，３５，３７  高負荷判定部
３４  割込監視部
３６  ウォッチドッグタイマ（ＷＤＴ）
３８  メモリ制御部
３９  不揮発性メモリ
４１  擬似割込発生部
５０  保守端末
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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