(57)【要約】【課題】バイアス電圧を必要とする前置増幅器及び出力増幅器を有する音声出力装置を備えた電子装置において、出力増幅器を個別にオンオフ可能にするとともに、そのオン時のポップ音を低減すること。【解決手段】前置増幅器と、その前置増幅器の出力が入力され、個別にオンオフ可能な、少なくとも１つの出力増幅器と、前置増幅器への第１バイアス電圧を発生する第１バイアス回路と、抵抗及びコンデンサを含んで出力増幅器へのオン信号に応じて緩やかに増加する第２バイアス電圧を発生するように動作する第２バイアス回路を備える。また、第２バイアス回路に、バイアス電圧の立ち上げを早くする加速回路を設ける。【選択図】      図１
2004214815.tif 000002
【特許請求の範囲】
【請求項１】
第１バイアス電圧を必要とする前置増幅器と、
個別にオンオフ可能であり、第２バイアス電圧を必要とし、前記前置増幅器の出力が入力される、少なくとも１つの出力増幅器と、
前記前置増幅器への第１バイアス電圧を発生する第１バイアス回路と、
抵抗及びコンデンサを含んで前記出力増幅器へのオン信号に応じて緩やかに増加する前記第２バイアス電圧を発生するように動作する第２バイアス回路を有することを特徴とする、音声出力装置を備えた電子装置。
【請求項２】
個別にオンオフ可能であり、バイアス電圧を必要とし、前置増幅器の出力が入力される、少なくとも１つの出力増幅器と、
抵抗及びコンデンサを含んで前記出力増幅器へのオン信号に応じて緩やかに増加する前記バイアス電圧を発生するように動作するバイアス回路と、
前記オン信号に応じて前記バイアス回路で発生されるバイアス電圧の大きさを時間とともにさらに増加させるバイアス調整回路と、を備えることを特徴とする、音声出力装置を備えた電子装置。
【請求項３】
前記バイアス調整回路は、前記バイアス回路の出力点に定電流を供給する定電流回路と、前記オン信号に応じて、動作を開始し、前記バイアス電圧が所定電圧になるまで前記定電流回路を動作させる電圧比較回路とを有することを特徴とする、請求項２記載の音声出力装置を備えた電子装置。
【請求項４】
前記バイアス調整回路は、前記バイアス回路の出力点と電源電圧間に接続され、１または複数のスイッチにより抵抗値が変更可能である抵抗回路網と、前記オン信号に応じて動作を開始し、前記抵抗回路網の抵抗値を、大きい値から順次小さい値に変更し、次いで小さい値から順次大きい値に変更させるように前記スイッチを制御するスイッチ制御信号を発生するスイッチ制御回路と、を有することを特徴とする、請求項２記載の音声出力装置を備えた電子装置。
【請求項５】
前記スイッチ制御回路は、前記オン信号とクロック信号とが入力されるように構成され、前記オン信号を受けてから前記クロック信号をカウントして、所定のカウント信号を出力するカウンタと、前記カウント信号に応じて、前記スイッチ制御信号を発生する論理回路を有することを特徴とする、請求項４記載の音声出力装置を備えた電子装置。
【請求項６】
前記スイッチ制御回路は、前記バイアス電圧をそれぞれ異なる比較電圧と比較し、比較結果を出力する複数の比較器と、これら複数の比較器の比較出力に応じて前記スイッチ制御信号を発生する論理回路を有することを特徴とする、請求項４記載の音声出力装置を備えた電子装置。
【請求項７】
前記スイッチ制御回路は、前記オン信号とクロック信号とが入力されるように構成され、前記オン信号を受けてから前記クロック信号をカウントして、最初のスイッチ制御信号を含む前半期間に使用される所定のカウント信号を出力するカウンタと、前記バイアス電圧をそれぞれ異なる比較電圧と比較し、最後のスイッチ制御信号を含む後半期間に使用される比較結果を出力する複数の比較器と、前記カウント信号と前記複数の比較器の比較出力が入力され、最初のスイッチ制御制御信号を含む前半期間は前記カウント信号に応じて前記スイッチ制御信号を発生し、最後のスイッチ制御信号を含む後半期間は前記比較出力に応じて前記スイッチ制御信号を発生する論理回路を有することを特徴とする、請求項４記載の音声出力装置を備えた電子装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、起動時のポップ音を低減した、音声出力装置を有する電子装置に関する。
【０００２】
【従来の技術】
音声出力装置を有する電子装置では、耳に不快なポップ音（いわゆる、ボツ音）の発生を防止する（或いは低減する）ために、その出力増幅回路などのバイアスを、起動時にある時定数をもって緩やかに立ち上げるように構成されている。
【０００３】
図１２は、従来の音声出力装置を有する電子装置の構成例を示す図である。この図において、音声信号処理ＩＣ２００には、前置増幅器１０と出力増幅器２０、２０Ａとが設けられ、信号入力端子Ｐｉｎから入力される入力信号Ｖｉｎを信号処理して、信号出力端子Ｐｏｕｔ、ＰｏｕｔＡから出力信号Ｖｏｕｔを出力する。信号出力端子Ｐｏｕｔの出力信号Ｖｏｕｔは結合コンデンサＣｃを通してスピーカＳｐに供給される。また、信号出力端子ＰｏｕｔＡの出力信号は、例えばイアホン用に用いられる。
【０００４】
前置増幅器１０は、演算増幅器１１とその入出力端子間に接続された抵抗１３と入力抵抗１２を有し、演算増幅器１１の他入力に第１バイアス電圧Ｖｂ１が供給される。この前置増幅器１０は、インピーダンス整合や、バッファリングなどの機能を果たす。出力増幅器２０は、演算増幅器２１とその入出力端子間に接続された抵抗２３と入力抵抗２２、入力信号スイッチ２４を有し、演算増幅器２１の他入力にバイアス電圧Ｖｂ１が供給される。出力増幅器２０Ａも、出力増幅器２０と同様である。
【０００５】
第１バイアス回路３０は電源電圧Ｖｄｄとグランド間に直列接続された抵抗３１、３２の接続点のバイアス電圧Ｖｂ１を前置増幅器１０や出力増幅器２０、２０Ａやその他必要個所に供給するものであり、コンデンサ接続端子Ｐｃ１を介して外付けコンデンサ３３が抵抗３２に並列に接続されている。
【０００６】
図１２の音声信号処理ＩＣ２００に電源電圧Ｖｄｄが印加されると、バイアス電圧Ｖｂ１は零電圧から緩やかに立ち上がり、時間を掛けて所定電圧に到達する。したがって、前置増幅器１０、出力増幅器２０などが動作可能状態にある場合でも、結合コンデンサＣｃの出力側の直流電圧の変化は小さく抑えられ、ポップ音は低減されている。このようにバイアスを必要とする複数の増幅器などに対して共通に設けたバイアス源から、それぞれバイアス電圧を供給することにより、全体として構成を簡略化することができる。
【０００７】
また、このように共通のバイアス源から複数の回路ブロックにバイアス電圧を供給するように構成されている音声出力装置は広く使用されている（特許文献１、特許文献２参照）。
【０００８】
【特許文献１】特開平８−１８３４２号公報
【特許文献２】
特開平５−１３６６３４号公報
【０００９】
【発明が解決しようとする課題】
しかし、電子装置として、携帯電話を例に挙げると、図１２に示すように、例えば、出力増幅器２０の出力信号を出力するスピーカ用の信号出力端子Ｐｏｕｔ、出力増幅器２０Ａの出力信号を出力するイヤホン用の信号出力端子ＰｏｕｔＡ、前置増幅器１０の出力信号を出力する外部出力用の信号出力端子ＰｏｕｔＢのように複数の出力を備えている。携帯電話では、電池を電源として用いるから、消費電力をできるだけ低減して、電池電源の長寿命化を計ることが望まれる。したがって、その時点で使用する出力増幅回路のみを動作させ、使用しない出力増幅回路は停止させるように、出力増幅回路毎にオンオフ制御信号Ｖｐｏｎがオンオフ信号入力端子Ｐｏｎ、ＰｏｎＡから入力されるように構成される。これにより、携帯電話の使用中にオンされる出力増幅回路からは、オン時にポップ音が発生してしまう。
【００１０】
そこで、本発明は、バイアス電圧を必要とする前置増幅器及び少なくとも１つの出力増幅器を備え、出力増幅器を個別にオンオフ可能にするとともに、そのオン時のポップ音を低減する、音声出力装置を備えた電子装置を提供することを目的とする。
【００１１】
また、本発明は、バイアス電圧を必要とする出力増幅器を個別にオンオフ可能にするとともに、バイアス電圧の立ち上がりを早くし、かつオン時のポップ音を低減する、音声出力装置を備えた電子装置を提供することを目的とする。
【００１２】
【課題を解決するための手段】
請求項１記載の音声出力装置を備えた電子装置は、第１バイアス電圧を必要とする前置増幅器と、個別にオンオフ可能であり、第２バイアス電圧を必要とし、前記前置増幅器の出力が入力される、少なくとも１つの出力増幅器と、前記前置増幅器への第１バイアス電圧を発生する第１バイアス回路と、抵抗及びコンデンサを含んで前記出力増幅器へのオン信号に応じて緩やかに増加する前記第２バイアス電圧を発生するように動作する第２バイアス回路を有することを特徴とする。
【００１３】
請求項２記載の音声出力装置を備えた電子装置は、個別にオンオフ可能であり、バイアス電圧を必要とし、前置増幅器の出力が入力される、少なくとも１つの出力増幅器と、抵抗及びコンデンサを含んで前記出力増幅器へのオン信号に応じて緩やかに増加する前記バイアス電圧を発生するように動作するバイアス回路と、前記オン信号に応じて前記バイアス回路で発生されるバイアス電圧の大きさを時間とともにさらに増加させるバイアス調整回路と、を備えることを特徴とする。
【００１４】
請求項３記載の音声出力装置を備えた電子装置は、請求項２記載の音声出力装置を備えた電子装置において、前記バイアス調整回路は、前記バイアス回路の出力点に定電流を供給する定電流回路と、前記オン信号に応じて、動作を開始し、前記バイアス電圧が所定電圧になるまで前記定電流回路を動作させる電圧比較回路とを有することを特徴とする。
【００１５】
請求項４記載の音声出力装置を備えた電子装置は、請求項２記載の音声出力装置を備えた電子装置において、前記バイアス調整回路は、前記バイアス回路の出力点と電源電圧間に接続され、１または複数のスイッチにより抵抗値が変更可能である抵抗回路網と、前記オン信号に応じて動作を開始し、前記抵抗回路網の抵抗値を、大きい値から順次小さい値に変更し、次いで小さい値から順次大きい値に変更させるように前記スイッチを制御するスイッチ制御信号を発生するスイッチ制御回路と、を有することを特徴とする。
【００１６】
請求項５記載の音声出力装置を備えた電子装置は、請求項４記載の音声出力装置を備えた電子装置において、前記スイッチ制御回路は、前記オン信号とクロック信号とが入力されるように構成され、前記オン信号を受けてから前記クロック信号をカウントして、所定のカウント信号を出力するカウンタと、前記カウント信号に応じて、前記スイッチ制御信号を発生する論理回路を有することを特徴とする。
【００１７】
請求項６記載の音声出力装置を備えた電子装置は、請求項４記載の音声出力装置を備えた電子装置において、前記スイッチ制御回路は、前記バイアス電圧をそれぞれ異なる比較電圧と比較し、比較結果を出力する複数の比較器と、これら複数の比較器の比較出力に応じて前記スイッチ制御信号を発生する論理回路を有することを特徴とする。
【００１８】
請求項７記載の音声出力装置を備えた電子装置は、請求項４記載の音声出力装置を備えた電子装置において、前記スイッチ制御回路は、前記オン信号とクロック信号とが入力されるように構成され、前記オン信号を受けてから前記クロック信号をカウントして、最初のスイッチ制御信号を含む前半期間に使用される所定のカウント信号を出力するカウンタと、前記バイアス電圧をそれぞれ異なる比較電圧と比較し、最後のスイッチ制御信号を含む後半期間に使用される比較結果を出力する複数の比較器と、前記カウント信号と前記複数の比較器の比較出力が入力され、最初のスイッチ制御制御信号を含む前半期間は前記カウント信号に応じて前記スイッチ制御信号を発生し、最後のスイッチ制御信号を含む後半期間は前記比較出力に応じて前記スイッチ制御信号を発生する論理回路を有することを特徴とする。
【００１９】
【発明の実施の形態】
以下、図面を参照して、本発明の音声出力装置を有する電子装置の実施の形態について説明する。なお、本発明において、「音声」は、音、音響を意味するものである。
【００２０】
図１は、本発明の音声出力装置を有する電子装置の第１の実施の形態に係る構成を示す図であり、図２は、オン時の特性を示す図である。
【００２１】
図１において、第２バイアス回路４０が設けられており、その第２バイアス回路４０からの第２バイアス電圧Ｖｂ２が出力増幅器２０に供給されるように構成されている点で図１２と異なっている。その他の構成は、図１２と同様であり、対応する構成要素には同じ参照番号を付している。
【００２２】
第１バイアス回路３０から発生される第１バイアス電圧Ｖｂ１は、前置増幅器１０に供給される。前置増幅器１０の出力は、スピーカ用の出力増幅器２０、イアホン用の出力増幅器２０Ａ及び信号出力端子ＰｏｕｔＢに供給される。
【００２３】
本発明で新たに設けられる第２バイアス回路４０は、電源電圧Ｖｄｄとグランド間に、Ｐ型ＭＯＳトランジスタ（ＰＭＯＳ）４４と抵抗４１と抵抗４２を直列に接続する。抵抗４１と抵抗４２の接続点をコンデンサ接続端子Ｐｃ２に接続し、このコンデンサ接続端子Ｐｃ２を介して外付けコンデンサ４３が抵抗４２に並列に接続されている。抵抗４１と抵抗４２の接続点に発生する第２バイアス電圧Ｖｂ２が出力増幅器２０の演算増幅器２１に供給される。なお、コンデンサ３３、４３は、音声信号処理ＩＣ１００の内部に設けるようにしてもよい。
【００２４】
ＰＭＯＳ４４のゲートには、インバータ回路４５を介して、オンオフ制御信号Ｖｐｏｎが印加され、出力増幅器２０の演算増幅器２１に電源電圧Ｖｄｄが供給されて動作するときに、ＰＭＯＳ４４が導通（スイッチオン）する。
【００２５】
抵抗４１と抵抗４２の抵抗値は、電源電圧Ｖｄｄを分圧して所定のバイアス電圧Ｖｂ２が得られると共に、消費電力を許容値内に制限できるように決定される。また、コンデンサ４３のキャパシタンスは、ＰＭＯＳ４４がスイッチオンした後のバイアス電圧Ｖｂ２の立ち上がり速度をどの程度にするかの他、電源電圧Ｖｄｄにノイズが重畳した場合にバイアス電圧Ｖｂ２に生じる変動の割合である電源電圧変動除去比ＰＳＲＲを考慮して、決定される。
【００２６】
図１の音声信号処理ＩＣ１００に電源電圧Ｖｄｄが印加されると、第１バイアス回路３０のバイアス電圧Ｖｂ１は零電圧から緩やかに立ち上がり、時間を掛けて所定電圧に到達する。バイアス電圧Ｖｂ１が立ち上がることにより、前置増幅器１０内の演算増幅器１１のバイアス電圧が定まり、入力信号Ｖｉｎが前置増幅された音声信号を発生し、その音声信号が出力増幅器２０、出力増幅器２０Ａに供給される。
【００２７】
この状態で、オンオフ制御信号Ｖｐｏｎが高（Ｈ）レベルになると、まず、出力増幅器２０に電源が印加され、動作（オン）を開始する。同時に、第２バイアス回路４０にオンオフ制御信号Ｖｐｏｎが供給されて、ＰＭＯＳ４４がスイッチオンし、バイアス電圧Ｖｂ２が立ち上がりを開始する。
【００２８】
図２に、出力増幅器２０のオン時の特性が示されている。時点ｔ１でオンオフ制御信号Ｖｐｏｎが低（Ｌ）レベルからＨレベルにされると、バイアス電圧Ｖｂ２は抵抗４１、４２及びコンデンサ４３の値により決まる時定数にしたがって緩やかに上昇する。出力増幅器２０の出力信号Ｖｏｕｔはバイアス電圧Ｖｂ２と同様に増加して行くから、結合コンデンサＣｃの入力側であるＸ点の電圧Ｖｘはバイアス電圧Ｖｂ２と同様に緩やかに増加する。一方、結合コンデンサＣｃの出力側であるＹ点の電圧Ｖｙは電圧Ｖｘの変化分に応じた値となる。
【００２９】
したがって、電圧Ｖｙは緩やかに変化するから、スピーカＳｐから発生されるポップ音は小さい値に制限されている。これを従来の電圧Ｖｙの変化を参考に破線で示している特性と比較すると、著しく小さくなっている。
【００３０】
出力増幅器２０の入力信号スイッチ２４は、出力増幅器２０がオンされる以前は開放されており、バイアス電圧Ｖｂ２が所定値に立ち上がった後に閉成される。これにより、前置増幅器１０からの音声信号が増幅されて出力される。また、入力信号スイッチ２４は、出力増幅器２０の動作停止（オフ）に先だって開放される。
【００３１】
また、出力増幅器２０をオフした時には、演算増幅器２１の高インピーダンスや放電用に設けたインピーダンス回路により、再オンに備えて、結合コンデンサＣｃに充電されている電荷をポップ音を、発生させないように放電させる。
【００３２】
また、出力増幅器２０Ａのバイアス電圧は、図１では、第１バイアス回路３０のバイアス電圧Ｖｂ１を使用している。しかし、これに代えて、出力増幅器２０Ａ用に、第２バイアス回路４０と同様な構成の専用のバイアス回路をさらに設けてもよい。
【００３３】
なお、図１では、オンオフ信号入力端子Ｐｏｎ、ＰｏｎＡを出力増幅器２０、２０Ａに対応させてそれぞれ設けているが、これらのオンオフ信号入力端子を共用する１つの端子とすることもできる。この場合には、入力されるオンオフ信号をＩＣ１００の内部でロジック処理し、その入力に応じて各出力増幅器２０、２０Ａを個別にオンオフ制御するように構成する。
【００３４】
このように、バイアス電圧を必要とする前置増幅器１０と１つまたは複数の出力増幅器２０、２０Ａを備えた音声出力装置において、出力増幅器２０を個別にオンオフ可能にするとともに、その出力増幅器用のバイアス回路４０を設けることによりオン時のポップ音を低減する。
【００３５】
図３は、本発明の音声出力装置を有する電子装置の第２の実施の形態に係り、バイアス調整回路（以下、バイアス加速回路、という）を設けた構成を示す図である。図４は、本発明の第３の実施の形態に係り、バイアス加速回路に定電流回路を用いた構成を示す図である。図５は、図４におけるオン時の特性を示す図である。
【００３６】
図３において、第２バイアス回路４０Ａにバイアス加速回路５０を設けている点で、図１と異なっている。なお、このバイアス加速回路５０を、第２バイアス回路４０Ａ中に設ける代わりに、別回路として設けてもよい。
【００３７】
バイアス加速回路５０は、オンオフ制御信号ＶｐｏｎのＨレベルに応じて動作を開始し、バイアス電圧Ｖｂ２の上昇を、ポップ音が許容される範囲内で、早めるようにコンデンサ４３への充電電流を供給する。そして、バイアス電圧Ｖｂ２が所定値に達した時点で動作を停止する。
【００３８】
バイアス電圧Ｖｂ２の定常時の大きさを決定する抵抗４１、４２は、消費電力を少なくするためにその抵抗値が大きくされる。一方、コンデンサ４３のキャパシタンスは、抵抗４１、４２の抵抗値が決まれば、バイアス電圧Ｖｂ２の所望の立ち上がり特性、即ち時定数（Ｃ×Ｒ）、を設定するために、必然的に決定される。したがって、消費電力を低減するために抵抗４１、４２の抵抗値を大きくした場合には、コンデンサ４３のキャパシタンスは小さい値に設定されることになる。
【００３９】
しかし、コンデンサ４３には、電源電圧変動除去比ＰＳＲＲをよくして、電源電圧にノイズが重畳した場合にもバイアス電圧Ｖｂ２に生じる変動を少なくするために、できるだけ大きいキャパシタンスを持たせることも、望まれている。このことが、安定した増幅動作を可能とし、質のよい出力信号を発生することに、直結する。この点は、電源容量に制限のある、電池を電源として用いる携帯電子装置では、特に重要な問題となる。
【００４０】
本発明のバイアス加速回路５０を設けることにより、バイアス電圧Ｖｂ２の立ち上がりを所定期間内に行うようにし、かつバイアス電圧Ｖｂ２の立ち上がりに伴うポップ音を制限するとともに、バイアス回路４０Ａに大きな抵抗値の抵抗４１、４２と大きなキャパシタンスのコンデンサ４３を用いて、消費電力を少なくすると共に電源電圧変動除去比ＰＳＲＲをよくすることを可能にする。
【００４１】
図４の本発明の第３の実施の形態において、バイアス加速回路５０Ａは、ドレインがバイアス電圧Ｖｂ２の出力点に接続されたカレントミラー回路の出力側ＰＭＯＳ５２と、このＰＭＯＳ５２のゲートにゲートとドレインが接続されたカレントミラー回路の入力側ＰＭＯＳ５１とが設けられている。ＰＭＯＳ５１のドレインがＮ型ＭＯＳトランジスタ（以下、ＮＭＯＳ）５３を介して定電流源５４に接続されている。
【００４２】
また、バイアス電圧Ｖｂ２と基準電圧Ｖｒｅｆ１とを比較し、その比較出力でＮＭＯＳ５３のオンオフを制御する比較器５５を設ける。この比較器５５は、オンオフ制御信号ＶｐｏｎのＨレベルで動作が開始される。
【００４３】
図４の動作を、オン時の特性を示す図５をも参照して説明する。オンオフ制御信号ＶｐｏｎがＨレベルになると、出力増幅器２０がオンされると共に、ＰＭＯＳ４４がスイッチオンしてコンデンサ４３に充電を開始する。同時に、比較器５５も動作を開始し、その出力によりＮＭＯＳ５３がスイッチオンし、定電流源５４の電流に応じた定電流が出力側ＰＭＯＳ５２を通ってコンデンサ４３への充電が開始される。この状態が、図５の時点ｔ１である。
【００４４】
時点ｔ１から、バイアス電圧Ｖｂ２は定電流により時間と共に直線的に上昇する。勿論、抵抗４１、抵抗４２にも電流が流れるが、出力側ＰＭＯＳ５２を流れる電流に比較すると小さいので、直線にて表している。コンデンサ４３が充電され、バイアス電圧Ｖｂ２が基準電圧Ｖｒｅｆ１に達すると、比較器５５の出力はＬレベルに反転し、カレントミラー動作は終了し、出力側ＰＭＯＳ５２はスイッチオフする。
【００４５】
結合コンデンサＣｃの一端のＸ点の電圧Ｖｘはバイアス電圧Ｖｂ２と同様に変化するから、結合コンデンサＣｃの他端のＹ点の電圧Ｖｙは電圧Ｖｘの変化率に応じた値になる。この電圧Ｖｙは、バイアス加速回路５０Ａを設けないときの特性（図中一点鎖線で示している）に比べると、かなり短い時間でその変化が終了している。また、その電圧Ｖｙの大きさは、若干大きくはなるが、従来の特性（図中破線で示している）に比べると、著しく小さい値にとどまっている。
【００４６】
これにより、コンデンサ４３の容量を大きくして電源電圧変動除去比ＰＳＲＲを向上したバイアス回路４０Ａでも、バイアス電圧Ｖｂ２の立ち上がりを早くし、かつオン時のポップ音を低減することができる。
【００４７】
図６は、本発明の第４の実施の形態に係り、バイアス加速回路５０Ｂにラダー型の抵抗回路網と、その抵抗値を時間制御する回路を用いた構成を示す図である。図７（ａ）（ｂ）（ｃ）は、図６におけるオン時の動作説明及び特性を示す図である。
【００４８】
図６において、バイアス加速回路５０Ｂは、バイアス電圧Ｖｂ２の出力点と電源電圧Ｖｄｄとの間に、ＰＭＯＳ６４と第１加速抵抗６１（抵抗値Ｒ１）、ＰＭＯＳ６５と第２加速抵抗６２（抵抗値Ｒ２）、ＰＭＯＳ６６と第３加速抵抗６３（抵抗値Ｒ３）が並列に接続される。また、クロックＣＬＫが入力され、オンオフ制御信号ＶｐｏｎのＨレベルによりクロックＣＬＫをカウントし、カウント出力０１〜０６を順次発生するカウンタ６７と、これらカウント出力０１〜０６を受けて、ＰＭＯＳ６４〜６６をスイッチオンあるいはスイッチオフするためのゲート制御信号を出力する論理回路６８を備えている。
【００４９】
この論理回路６８は、図のように構成されたナンド回路ＮＡＮＤ１〜ＮＡＮＤ３及びインバータ回路ＮＯＴ１〜ＮＯＴ３から構成されている。その動作は、図７（ａ）に示されるように、オンオフ制御信号ＶｐｏｎがＨレベルとなった時点ｔ１からカウント出力０１がＨレベルとなるまでの第１期間Ｔ１はＰＭＯＳ６４〜６６は全てスイッチオフ、それからカウント出力０２がＨレベルとなるまでの第２期間Ｔ２はＰＭＯＳ６４のみスイッチオン、それからカウント出力０３がＨレベルとなるまでの第３期間Ｔ３はＰＭＯＳ６４，６５がスイッチオン、それからカウント出力０４がＨレベルとなるまでの第４期間Ｔ４はＰＭＯＳ６４，６５，６６が全てスイッチオン、それからカウント出力０５がＨレベルとなるまでの第５期間Ｔ５はＰＭＯＳ６４，６５がスイッチオン、それからカウント出力０６がＨレベルとなるまでの第６期間Ｔ６はＰＭＯＳ６４のみがスイッチオン、最後にカウント出力０６がＨレベルとなったあとの期間Ｔ７はＰＭＯＳ６４，６５，６６は全てスイッチオフとなる。
【００５０】
この図６の抵抗ラダー型の抵抗回路網を用いたバイアス回路４０Ａの動作を図７をも参照して説明する。
【００５１】
時点ｔ１でオンオフ制御信号ＶｐｏｎがＨレベルになると、カウンタ６７はクロックＣＬＫのカウントを開始する。期間Ｔ１では、抵抗４１（抵抗値Ｒ０とする）のみを介してコンデンサ４３が充電される。抵抗値Ｒ０は大きいので、バイアス電圧Ｖｂ２の増加はきわめて緩やかである。
【００５２】
期間Ｔ２では抵抗４１と抵抗６１が並列（Ｒ０//Ｒ１，なお、//は並列を意味する）になり、期間Ｔ３では抵抗４１と抵抗６１と抵抗６２が並列（Ｒ０//Ｒ１//Ｒ２）になり、期間Ｔ４では抵抗４１と抵抗６１と抵抗６２と抵抗６３が並列（Ｒ０//Ｒ１//Ｒ２//Ｒ３）になる。この期間Ｔ１から期間Ｔ４迄はコンデンサ４３を充電するための並列抵抗値が段々と小さくなり、単位時間当たりのバイアス電圧Ｖｂ２の増加率は段々と大きくなっている。
【００５３】
期間Ｔ５では抵抗４１と抵抗６１と抵抗６２が並列（Ｒ０//Ｒ１//Ｒ２）になり、期間Ｔ６では抵抗４１と抵抗６１が並列（Ｒ０//Ｒ１）になり、期間Ｔ７では抵抗４１（Ｒ０）のみになる。この期間Ｔ５から期間Ｔ７迄はコンデンサ４３を充電するための並列抵抗値が段々と大きくなり、単位時間当たりのバイアス電圧Ｖｂ２の増加率は段々と小さくなっている。
【００５４】
この時間経過（Ｔ１−Ｔ７）とバイアス電圧Ｖｂ２との関係が、図７（ｂ）に模式的に示されている。各期間Ｔ１〜Ｔ６の長さと各抵抗４１，抵抗６１〜６３の抵抗値を適切に設定して、バイアス電圧Ｖｂ２の変化を時間と共に滑らかに変更する。この図では各期間におけるバイアス電圧Ｖｂ２の変化は、実際には抵抗とコンデンサによる曲線の特性になるが、簡単にするために直線で表している。
【００５５】
この実施形態では、クロックＣＬＫの計数による時間と、抵抗４１，抵抗６１〜６３の抵抗値によって、バイアス電圧Ｖｂ２の精度が決まる。したがって、例えば抵抗値が所定値（即ち、設計値）と異なる場合には、図７（ｂ）中に１点鎖線で示したように、期間Ｔ６の終了時に所定のバイアス電圧Ｖｂ２Ｒからずれることがある。この場合には、期間Ｔ７で、抵抗４１（あるいは抵抗４２）を介してコンデンサ４３が、抵抗４１、４２の分圧比で決まる所定のバイアス電圧Ｖｂ２Ｒ迄充電（あるいは放電）される。
【００５６】
この抵抗ラダー型の抵抗回路網を用いたバイアス回路４０Ａでは、Ｙ点電圧Ｖｙは、図７（ｃ）に示されるように、従来のものと比較するともちろんであるが、図４の定電流方式に比しても、変化がより滑らかになる。したがって、ポップ音はより効果的に抑制できる。しかも、そのための制御手段は、カウンタとロジック回路との簡単な回路で構成することができる。
【００５７】
図８は、本発明の第５の実施の形態に係り、バイアス加速回路５０Ｃにラダー型の抵抗回路網と、その抵抗値を電圧制御する回路を用いた構成を示す図である。図９は、図８におけるオン時の特性を示す図である。
【００５８】
図８のバイアス加速回路５０Ｃにおいては、ラダー型の抵抗回路網の抵抗値を、バイアス電圧Ｖｂ２の電圧値を検出して制御するようにしている。図７のバイアス加速回路５０Ｂとはこの点で異なっている。そのほかの点は同様である。
【００５９】
図８では、バイアス電圧Ｖｂ２と第１電圧Ｖ１〜第６電圧Ｖ６とをそれぞれ比較する第１比較器７１〜第６比較器７６と、これら比較器７１〜７６の比較結果に基づいてＰＭＯＳ６４〜６６を制御する論理回路７７を備えている。論理回路７７は、ナンド回路ＮＡＮＤ１〜ＮＡＮＤ３を有している。第１電圧Ｖ１〜第６電圧Ｖ６は、Ｖ１＜Ｖ２＜Ｖ３＜Ｖ４＜Ｖ５＜Ｖ６に設定されており、第６電圧Ｖ６は所定のバイアス電圧Ｖｂ２Ｒに等しく設定されている（Ｖ６＝Ｖｂ２Ｒ）。
【００６０】
この図８の抵抗ラダー型の抵抗回路網を電圧制御するバイアス回路４０Ａの動作を図９をも参照して説明する。
【００６１】
時点ｔ１でオンオフ制御信号ＶｐｏｎがＨレベルになると、ＰＭＯＳ４４がスイッチオンし、抵抗４１のみを介してコンデンサ４３が充電される。抵抗値Ｒ０は大きいので、バイアス電圧Ｖｂ２の増加はきわめて緩やかである。バイアス電圧Ｖｂ２が第１電圧Ｖ１に達すると比較器７１の出力が反転（Ｌ→Ｈレベル）し、抵抗６１が抵抗４１に並列に接続される。以下同様にして、バイアス電圧Ｖｂ２が第２電圧Ｖ２〜第６電圧Ｖ６に達する毎に、比較器７２〜比較器７６が反転（Ｌ→Ｈレベル、あるいはＨ→Ｌレベル）していく。抵抗回路網の抵抗値の変更シーケンスは、図６におけるものと同様である。
【００６２】
この実施形態では、比較器７１〜７６を用いて、電圧制御を行っているから、抵抗４１，抵抗６１〜６３の抵抗値のばらつきなどによりバイアス電圧Ｖｂ２の精度が左右されない。第６比較器７６が反転動作した時点で、所定のバイアス電圧Ｖｂ２Ｒが得られている。したがって、抵抗４１、４２のみによる追加的充放電時間は不要である。また、クロックＣＬＫが得られない場合にも、抵抗回路網の抵抗値の変更シーケンスを進めることができる。なお、その他の効果は、図６の第４の実施の形態におけると同様である。
【００６３】
図１０は、本発明の第６の実施の形態に係り、バイアス加速回路５０Ｄにラダー型の抵抗回路網と、その抵抗値を時間制御及び電圧制御する回路を用いた構成を示す図である。図１１は、図１０におけるオン時の特性を示す図である。
【００６４】
図１０のバイアス加速回路５０Ｄにおいては、ラダー型の抵抗回路網の抵抗値の変更シーケンスを、最初のスイッチ制御信号を含む前半期間では、時間制御するためのカウンタのカウント信号を用いて行い、最後のスイッチ信号を含む後半期間では、バイアス電圧Ｖｂ２の電圧値を検出する比較器の比較出力を用いて、行うようにしている。図７のバイアス加速回路５０Ｂ、図８のバイアス加速回路５０Ｃとは、このように混合型の制御としている点で異なっている。そのほかの点は同様である。
【００６５】
図１０では、クロックＣＬＫが入力され、オンオフ制御信号ＶｐｏｎのＨレベルによりクロックＣＬＫをカウントし、カウント出力０１〜０３を順次発生するカウンタ７８と、バイアス電圧Ｖｂ２と第４電圧Ｖ４〜第６電圧Ｖ６とをそれぞれ比較する第４比較器７４〜第６比較器７６と、これらカウント出力０１〜０３及び比較器７４〜７６の比較結果に基づいてＰＭＯＳ６４〜６６を制御する論理回路７７を備えている。論理回路７７は、ナンド回路ＮＡＮＤ１〜ＮＡＮＤ３を有している。カウント出力０１〜０３はこの順序で順次Ｈレベルになり、その後、比較器７４〜７６の比較出力が順次出力される。第４電圧Ｖ４〜第６電圧Ｖ６は、Ｖ４＜Ｖ５＜Ｖ６に設定されており、第６電圧Ｖ６は所定のバイアス電圧Ｖｂ２Ｒに等しく設定されている（Ｖ６＝Ｖｂ２Ｒ）。
【００６６】
この図１０の抵抗ラダー型の抵抗回路網を時間制御及び電圧制御するバイアス回路４０Ａの動作を図１１をも参照して説明する。
【００６７】
時点ｔ１でオンオフ制御信号ＶｐｏｎがＨレベルになると、ＰＭＯＳ４４がスイッチオンし、抵抗４１のみを介してコンデンサ４３が充電される。この期間Ｔ１では、抵抗値Ｒ０は大きいので、バイアス電圧Ｖｂ２の増加はきわめて緩やかである。同時に、カウンタ７８はクロックＣＬＫのカウントを開始する。
【００６８】
カウンタ出力０１が発生されると期間Ｔ２に入り、カウンタ出力０２が発生されると期間Ｔ３に入り、さらにカウンタ出力０３が発生されると期間Ｔ４に入る。この期間Ｔ１から期間Ｔ４迄はコンデンサ４３を充電するための並列抵抗値が段々と小さくなり、単位時間当たりのバイアス電圧Ｖｂ２の増加率は段々と大きくなっている。
【００６９】
そして、期間Ｔ４で、コンデンサ４３の充電が進行し、バイアス電圧Ｖｂ２がＶ４に達すると比較器７４の比較出力がＬレベルに反転し、バイアス電圧Ｖｂ２がＶ５に達すると比較器７５の比較出力がＬレベルに反転し、最後にバイアス電圧Ｖｂ２がＶ６に達すると比較器７６の比較出力がＬレベルに反転する。この状態では、抵抗４１、抵抗４２、コンデンサ４３でバイアス電圧Ｖｂ２が決定されている状態になる。
【００７０】
このように、ラダー型の抵抗回路網の抵抗値の変更シーケンスを、前半期間では、カウンタ７８のカウント信号０１〜０３を用いて行い、後半期間では、比較器７４〜７６の比較出力を用いて行うようにしている。しかし、抵抗回路網の抵抗値の変更シーケンスは、図６、図８におけるものと同様である。
【００７１】
この実施形態では、前半期間では、カウンタ７８のカウント信号０１〜０３を用いて時間制御を行い、後半期間では、比較器７４〜７６を用いて、電圧制御を行っている。したがって、電圧制御を行うための比較器を少なくすることができる。
【００７２】
また、抵抗４１，抵抗６１〜６３の抵抗値のばらつきなどにより図１１中に１点鎖線で示すように、バイアス電圧Ｖｂ２の特性が予定のものと異なっても、後半期間で第４比較器７４が反転動作した時点でそのばらつきは吸収され、第６比較器７６が反転動作した時点で、所定の所定のバイアス電圧Ｖｂ２Ｒが得られている。したがって、抵抗４１、４２のみによる追加的充放電時間は不要である。なお、比較器を用いて電圧制御する後半期間をさらに短くする（例えば、期間Ｔ６のみ）ことも可能である。
【００７３】
この実施の形態は、クロック信号が得られる場合に、精度の高いバイアス電圧Ｖｂ２が得られ、かつ必要な回路構成を少なくできるから、実用効果が高い。
【００７４】
なお、抵抗回路網の抵抗ラダーの段数を３段の例で説明したが、勿論この段数は例示であり、バイアス電圧Ｖｂ２に必要な特性に合わせて、１以上の任意の段数とすることができる。
【００７５】
【発明の効果】
本発明によれば、バイアス電圧を必要とする前置増幅器及び少なくとも１つの出力増幅器を備えた音声出力装置を備えた電子装置において、出力増幅器を個別にオンオフ可能にするとともに、その出力増幅器オン時のポップ音を低減することができる。
【００７６】
また、本発明によれば、バイアス電圧を必要とする出力増幅器を個別にオンオフ可能にするとともに、バイアス回路にあるいはバイアス回路とともにバイアス電圧の大きさを時間とともに急速に増加させるバイアス加速回路を設ける。これにより、バイアス回路に含まれるコンデンサの容量を大きくして電源電圧変動除去比ＰＳＲＲを向上したものでも、バイアス電圧の立ち上がりを早くし、かつオン時のポップ音を低減することができる。
【図面の簡単な説明】
【図１】本発明の音声出力装置を有する電子装置の第１の実施の形態に係る構成を示す図。
【図２】図１におけるオン時の特性を示す図。
【図３】本発明の音声出力装置を有する電子装置の第２の実施の形態に係るバイアス加速回路を設けた構成を示す図。
【図４】本発明の第３の実施の形態に係り、バイアス加速回路５０Ａに定電流回路を用いた構成を示す図。
【図５】図４におけるオン時の特性を示す図。
【図６】本発明の第４の実施の形態に係り、バイアス加速回路５０Ｂにラダー型の抵抗回路網と、その抵抗値を時間制御する回路を用いた構成を示す図。
【図７】図６におけるオン時の動作説明及び特性を示す図。
【図８】本発明の第５の実施の形態に係り、バイアス加速回路５０Ｃにラダー型の抵抗回路網と、その抵抗値を電圧制御する回路を用いた構成を示す図。
【図９】図８におけるオン時の特性を示す図。
【図１０】本発明の第６の実施の形態に係り、バイアス加速回路５０Ｄにラダー型の抵抗回路網と、その抵抗値を時間及び電圧制御する回路構成を示す図。
【図１１】図１０におけるオン時の特性を示す図。
【図１２】従来の音声出力装置を有する電子装置の構成例を示す図。
【符号の説明】
１００、２００  音声信号処理ＩＣ
１０  前置増幅器
２０、２０Ａ  出力増幅器
１１、２１  演算増幅器
１２、１３、２２、２３  抵抗
２４  入力信号スイッチ
３０  第１バイアス回路
４０、４０Ａ  第２バイアス回路
３１、３２、４１、４２  抵抗
３３、４３  コンデンサ
４４  ＰＭＯＳ
４５  インバータ回路
５０、５０Ａ〜５０Ｄ  バイアス加速回路
５１、５２、６４〜６６  ＰＭＯＳ
５３  ＮＭＯＳ
５４  定電流源
５５、７１〜７６  比較器
６１〜６３  加速抵抗
６７、７８  カウンタ
６８、７７  論理回路
Ｖｉｎ  入力信号
Ｖｏｕｔ  出力信号
Ｃｃ  結合コンデンサ
Ｓｐ  スピーカ
Ｖｐｏｎ  オンオフ制御信号
Ｖｂ１  第１バイアス電圧
Ｖｂ２  第２バイアス電圧
ＣＬＫ  クロック
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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