(57)【要約】【課題】高速性能とともに高利得の位相比較器利得を維持する。【解決手段】クロックアンプ１１は、外部から入力するクロックを増幅し正転クロックｂとして出力する。Ｄ型フリップフロップ５は、外部から入力する入力データ信号ａを正転クロックで識別して正相出力ｃおよび逆相出力ｄを出力する。遅延回路１２は正相出力をクロックの一周期分だけ遅延させ反転して出力し、遅延回路１０はそれをＤ型フリップフロップの遅延時間の２倍だけ遅延させ出力する。第１のＡＮＤゲート７は入力データ信号と逆相出力との論理積演算を行い、第２のＡＮＤゲート８は正相出力と遅延回路１０の出力ｆとの論理積演算を行う。加算器９は第１のＡＮＤゲートの出力ｇと第２のＡＮＤゲートの出力ｈを加算して位相差信号ｉとして外部へ出力する。【選択図】　　　　図１
2004104325.tif 000002
【特許請求の範囲】
【請求項１】
外部から入力する入力データ信号とクロックとの位相差信号を出力する位相比較回路において、
前記クロックを増幅し正転クロックとして出力するクロックアンプと、
前記入力データ信号を前記正転クロックで識別して正相出力および逆相出力を出力するＤ型フリップフロップと、
前記正相出力を前記クロックの一周期分および前記Ｄ型フリップフロップの遅延時間の２倍だけ遅延させ反転して出力する遅延回路と、
前記入力データ信号と前記逆相出力との論理積演算を行う第１の論理積ゲートと、
前記正相出力と前記遅延回路の出力との論理積演算を行う第２の論理積ゲートと、
前記第１の論理積ゲートの出力と前記第２の論理積ゲートの出力を加算して前記位相差信号として外部へ出力する加算器とを有することを特徴とする位相比較回路。
【請求項２】
遅延回路は、前記正相出力を前記クロックの一周期分だけ遅延させ反転して出力する第１の遅延回路と、該第１の遅延回路の出力を前記Ｄ型フリップフロップの遅延時間の２倍だけ遅延させて出力する第２の遅延回路とで構成したことを特徴とする請求項１に記載の位相比較回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、位相比較回路に関し、特に、ＰＬＬ（位相同期ループ）方式のクロック・データ識別再生回路における位相比較回路に関する。位相比較回路は位相差信号を出力し、入力データ信号をクロックで識別する時に、クロックの位相をデータ信号の中央位置である最適ポイントに自動調整させるために用いられる。
【０００２】
【従来の技術】
この種の従来技術（非特許文献１参照）を図９のブロック図と図１０〜図１２のタイムチャートを用いて説明する。
【０００３】
図９において、入力端子１から入力したＮＲＺの入力データ信号ａは、Ｄ型フリップフロップ（以下、「Ｄ−Ｆ／Ｆ」と記す）５のＤ端子に供給され、クロック端子２から入力したクロックのクロックアンプ１１における正転クロックｂがＣ端子に供給される。この結果、入力データ信号ａは正転クロックｂの立上りで識別されて、Ｑ端子にＤ−Ｆ／Ｆ５の正相出力ｃが得られる。
【０００４】
また、入力データ信号ａは、遅延回路１０において、Ｄ−Ｆ／Ｆ５の内部遅延時間だけ遅延された遅延回路１０出力ｆとされる。Ｄ−Ｆ／Ｆ５の正相出力ｃと遅延回路１０出力ｆは排他的論理和回路（以下、「ＥＸ−ＯＲ」と記す）１３に入力する。ＥＸ−ＯＲ１３は、両者の位相差、すなわち入力データ信号ａの立上りと正転クロックｂの立上りの位相差に応じた比較パルスｇを出力する。
【０００５】
ここで、遅延回路１０を挿入した理由は、入力データ信号ａの中央位置に正転クロックｂの立上りが合った最適位相時（図１０）には、比較パルスｇのパルス幅をクロック半周期分とするためであり、これにより比較パルスｇのパルス幅の変化は最適位相ポイントを中心とすることができる。これに対し、入力データ信号ａに対して正転クロックｂの位相が進んだ状態（図１１）では比較パルスｇのパルス幅が広くなり、入力データ信号ａに対して正転クロック信号ｂの位相が遅れた状態（図１２）では比較パルスｇのパルス幅が狭くなる。
【０００６】
次に、Ｄ−Ｆ／Ｆ５の正相ｂ出力ｃをＤ−Ｆ／Ｆ６のＤ端子に入力し、Ｃ端子に入力するクロックアンプ１１からの反転クロックｄの立上りで識別する。そして、ＥＸ−ＯＲ１４にＤ−Ｆ／Ｆ５の正相出力ｃとＤ−Ｆ／Ｆ６の正相出力ｅを入力する。ここで、Ｄ−Ｆ／Ｆ５の正相出力ｃとＤ−Ｆ／Ｆ６の正相出力ｅの位相差は、常にクロック半周期分であり常に一定であるため、ＥＸ−ＯＲ１４は、比較パルスｇの最適位相ポイントに相当する一定幅の基準パルスｈを出力する。そして、比較パルスｇと、反転した基準パルスｈを加算器９で加算した位相差信号ｉを出力端子３に出力する。
【０００７】
加算器９の位相差出力ｉのパルス幅は、入力データ信号ａの中央位置に正転クロックｂの立上りが合った最適位相時（図１０）には正負で同じとなる。これに対して、入力データ信号ａに対して正転クロックｂの位相が進んだ状態（図１１）または入力データ信号ａに対して正転クロック信号ｂの位相が遅れた状態（図１２）では正負で異なる。この結果、加算器９の位相差出力ｉのパルス幅によって最適位相かどうかを判断できる。
【０００８】
次に、他の従来技術（特許文献１参照）を図５のブロック図と図６〜図８のタイムチャートを用いて説明する。
【０００９】
図５において、Ｄ−Ｆ／Ｆ５は、入力端子１から入力したＮＲＺの入力データ信号ａをクロックアンプ１１からの正転クロックｂの立上りで識別する。そして、その逆相出力ｄと入力データ信号ａを論理積ゲート（以下、「ＡＮＤゲート」と記す）７に入力して論理積をとる。これにより、ＡＮＤゲート７の出力ｈは入力データ信号ａの立上りと正転クロックｂの立上りの位相差に応じたパルス幅の比較パルスを出力する。ここで、比較パルスであるＡＮＤゲート７の出力ｈは、図７に示すように入力データ信号ａに対して正転クロックｂの位相が進んだ状態ではパルス幅が広くなり、図８に示すように入力データ信号ａに対して正転クロックｂの位相が遅れた状態ではパルス幅が狭くなる。
【００１０】
次に、Ｄ−Ｆ／Ｆ５の正相出力ｃをＤ−Ｆ／Ｆ６に入力しクロックアンプ１１からの反転クロックｅの立上りで識別する。そして、Ｄ−Ｆ／Ｆ５の正相出力ｃとＤ−Ｆ／Ｆ６の逆相出力を遅延回路１０でＤ−Ｆ／Ｆ６の遅延量に相当する遅延を持たせた遅延回路１０出力ｇをＡＮＤゲート８に入力し論理積をとる。これにより、ＡＮＤゲート８は、クロック半周期分とＤ−Ｆ／Ｆの遅延量を足したパルス幅を持ち、入力データ信号ａと正転クロックｂの位相が最適な状態における比較パルスｈと同じパルス幅を持つ基準パルスｉを出力する。そして、比較パルスｈと反転した基準パルスｉを加算器９で加算した加算器９出力（位相差信号）ｊを出力端子３に出力する。
【００１１】
加算器９の出力ｊのパルス幅は、入力データ信号ａの中央位置に正転クロックｂの立上りが合った最適位相時（図６）には正負で同じとなる。これに対して、入力データ信号ａに対して正転クロックｂの位相が進んだ状態（図７）または入力データ信号ａに対して正転クロック信号ｂの位相が遅れた状態（図８）では正負で異なる。この結果、加算器９の出力ｊのパルス幅によって最適位相かどうかを判断できる。
【００１２】
【非特許文献１】
Ｃ．Ｒ．Ｈｏｏｇｅ，ＪＲ．，”Ａ　Ｓｅｌｆ　Ｃｏｒｒｅｃｔｉｎｇ　Ｃｌｏｃｋ　Ｒｅｃｏｖｅｒｙ　Ｃｉｒｃｕｉｔ”Ｊｏｕｒｎａｌ　ｏｆ　Ｌｉｈｔｗａｖｅ　Ｔｅｃｈ．，Ｖｏｌ．ＬＴ−３，Ｎｏ．６，１９８５，ｐ１３１２
【特許文献１】
特許第３２３７８２９号公報（第１〜５頁，図２，図５）
【００１３】
【発明が解決しようとする課題】
上述した従来技術１では、比較パルスｇおよび基準パルスｈは、排他的論理和の結果として生成されるため、図１０〜図１２に示すように、ともに入力データ信号ａの立上りと立下りごとに発生する。また、入力データ信号ａに対して正転クロックｂの位相が進んだ場合、図１１に示すように比較パルスｇのパルス幅は大きくなるが、隣接する比較パルスｇとの間隔が狭くなる。一方、入力データ信号ａに対して正転クロックｂの位相が遅れた場合は、図１２に示すように比較パルスｇのパルス幅が狭くなる。このため、この回路技術を高速領域で使用するには、信号の分解能を確保するべく、ＥＸ−ＯＲ回路に十分な高速性能が要求されるという問題点がある。
【００１４】
一方、従来技術２の回路では、比較パルスｈおよび基準パルスｉを生成するのに論理積をとるため、図６〜図８に示すように、比較パルスｈは入力データ信号ａの立上り、基準パルスｉは入力データ信号ａの立下りと、どちらか一方のみにしか発生しない。このため、隣接するパルスとの間隔は十分広くなる。また、比較パルスｈおよび基準パルスｉは、クロック半周期分のパルス幅にＤ−Ｆ／Ｆの遅延幅を加算したパルス幅であって広くなるので高速性に有利となる。
【００１５】
ところで、位相比較器の設計パラメータである位相比較回路利得は、入力データ信号と正転クロックの位相差［ｒａｄ］の変化に対する、加算器の平均値電圧の変化量［Ｖ］であり、この利得が減少するとＰＬＬ全体のループ利得が減少することになるので、定常位相誤差が大きくなるなどの問題が発生する。
【００１６】
ここで、従来技術１の位相比較回路（図９）における加算器９の出力電圧の平均値は、図１１のタイムチャートの場合を例にすると、基準パルスｈの１パルスの値をＡ［Ｖ］とし、比較パルスｇの１パルスを（３／２）×Ａ［Ｖ］と定義すると、それぞれのパルスの数が４つであるため｛４×（３／２）×Ａ｝−（４×Ａ）で表され２Ａ［Ｖ］となる。
【００１７】
これに対して、従来技術２の位相比較回路（図５）では、図７のタイムチャートの場合を例にすると、それぞれのパルスの数が２つしかないので、｛２×（３／２）×Ａ｝−（２×Ａ）で表され、Ａ［Ｖ］となってしまう。すなわち、従来技術２の位相比較回路は、設計パラメータである位相比較利得が、従来技術１の場合に比べて半分になってしまうという問題転がある。図１３は、入力データ信号と正転クロックの位相差［ｒａｄ］の変化に対する位相比較回路の位相比較利得を従来技術１と従来技術２について、それぞれ実線と点線で示す。
【００１８】
したがって、本発明の目的は、従来技術２と同じ高速性能を維持するとともに、位相比較器の利得を従来技術２の２倍とする位相比較回路を提供することにある。
【００１９】
【課題を解決するための手段】
本発明の位相比較回路は、外部から入力する入力データ信号とクロックとの位相差信号を出力する位相比較回路において、クロックを増幅し正転クロックとして出力するクロックアンプ（図１の１１）と、入力データ信号を正転クロックで識別して正相出力および逆相出力を出力するＤ型フリップフロップ（図１の５）と、正相出力をクロックの一周期分およびＤ型フリップフロップの遅延時間の２倍だけ遅延させ反転して出力する遅延回路（図１の１２および１０）と、入力データ信号と逆相出力との論理積演算を行う第１のＡＮＤゲート（図１の７）と、正相出力と遅延回路の出力との論理積演算を行う第２のＡＮＤゲート（図１の８）と、第１のＡＮＤゲートの出力と第２のＡＮＤゲートの出力を加算して位相差信号として外部へ出力する加算器とを有することを特徴とする。
【００２０】
本発明では、加算器における加算の対象となる比較信号は入力データ信号と逆相出力との論理積演算により、また第２比較信号は正相出力と第２の遅延回路の出力との論理積演算によりそれぞれ生成するため、比較信号および第２比較信号のパルス幅が従来技術２と同じ幅になるので、高速性能を維持することができる。
【００２１】
また、本発明では、比較パルスの立上りから第２比較パルスの立下り間での時間は一定であるため、比較パルスの立下りと第２比較パルスの立上りを画するクロックの位相がずれると比較信号と第２比較信号のパルス幅の差が従来技術２と比較して２倍となるので、位相比較器利得が大きくなる。
【００２２】
【発明の実施の形態】
次に、本発明の実施例について図面を参照しながら説明する。
【００２３】
【構成の説明】
図１は、本発明の位相比較回路の一実施例を示すブロック図である。この実施例は、入力端子１と、クロック端子２と、２つの出力端子３，４と、Ｄ−Ｆ／Ｆ５と、２つのＡＮＤゲート７，８と、加算器９と、２つの遅延回路１０，１２と、クロックアンプ１１とから構成されている。
【００２４】
入力端子１は、Ｄ−Ｆ／Ｆ５のデータ入力端子（Ｄ端子）とＡＮＤゲート７の入力端子および遅延回路１２の入力端子に接続され、外部から入力データ信号ａをこれらの回路に供給する。クロック端子２は、クロックアンプ１１の入力端子に接続され、外部からクロックを入力する。クロックアンプ１１は、そのクロックを増幅し、正転クロックｂをＤ−Ｆ／Ｆ５のクロック入力端子（Ｃ端子）に供給する。
【００２５】
Ｄ−Ｆ／Ｆ５の正相出力端子（Ｑ端子）は出力端子４とＡＮＤゲート８の入力端子に接続され、Ｄ−Ｆ／Ｆ５の逆相出力端子（Ｑバー端子）はＡＮＤゲート７の他の入力端子に接続にされる。また、遅延回路１２と遅延回路１０は直列接続され、遅延回路１０の出力はＡＮＤゲート８の他の入力端子に接続される。ＡＮＤゲート７の出力とＡＮＤゲート８の出力は加算器９の入力端子に接続され、加算器９の出力端子は外部への出力端子３に導かれる。
【００２６】
Ｄ−Ｆ／Ｆ５は、入力データ信号ａを正転クロックｂの立上りで識別し、そのＱ端子上のＤ−Ｆ／Ｆ５出力（正相出力）ｃを出力端子４とＡＮＤ８の入力端子へ、Ｑバー端子上のＤ−Ｆ／Ｆ５出力（逆相出力）ｄをＡＮＤ７に供給する。
【００２７】
遅延回路１２は、入力データ信号ａをクロック周期分だけ遅延させ、かつ反転させる。遅延回路１２出力ｅは遅延回路１０に入力し、そこでＤ−Ｆ／Ｆ５の遅延時間の２倍分だけ遅延される。
【００２８】
ＡＮＤゲート７は、入力データ信号ａとＤ−Ｆ／Ｆ５出力ｄとの論理積をとり、加算器９に出力する。また、ＡＮＤゲート８は、Ｄ−Ｆ／Ｆ５出力ｃと遅延回路１０出力ｆとの論理積をとり、加算器９に出力する。加算器９は、ＡＮＤゲート７の出力とＡＮＤゲート８の出力を加算して、その結果を位相差信号として出力端子３から外部へ出力する。
【００２９】
【動作の説明】
次に、本実施例の動作について図２〜図４に示すタイムチャートを用いて説明する。
【００３０】
図１において、外部から入力端子１に入力データ信号ａが入力し、入力データ信号ａはＤ−Ｆ／Ｆ５のＤ端子，ＡＮＤゲート７および遅延回路１２に供給される。また、外部からクロック端子２にクロックが入力するクロックは、クロックアンプ１１から正転クロックｂとしてＤ−Ｆ／Ｆ５に供給される。
【００３１】
Ｄ−Ｆ／Ｆ５は、正転クロックｂの立上りで入力データ信号ａを識別して、入力データ信号ａをＤ−Ｆ／Ｆ５の遅延時間分だけ遅延させたＤ−Ｆ／Ｆ５正相出力ｃと、Ｄ−Ｆ／Ｆ５逆相出力ｄを出力する。入力データ信号ａとＤ−Ｆ／Ｆ５逆相出力ｄは、ＡＮＤゲート７において論理積演算され、その結果は比較パルスｇとして加算器９に出力される。比較パルスｇのパルス幅は、入力データ信号ａの立上りと正転クロックｂの立上りの位相差に応じたものとなる。
【００３２】
次に、入力データ信号ａは、遅延回路１２においてクロック一周期分だけ遅らされ、かつ反転させられる。遅延回路１２出力ｅは遅延回路１０へ入力し、遅延回路１０ではＤ−Ｆ／Ｆ５の遅延量の２倍に相当する時間だけ遅延する。Ｄ−Ｆ／Ｆ５正相出力ｃと遅延回路１０出力ｆは、ＡＮＤゲート８において論理積演算され、その結果は第２比較パルスｈとして加算器９に出力される。第２比較パルスｈのパルス幅は、正転クロックｂの立上りと入力データ信号ａの立下りとの位相差に相当する。
【００３３】
比較パルスｇの立下りと第２比較パルスｈの立上りは同時点である。これは、比較パルスｇの立下りはＡＮＤゲート７においてＤ−Ｆ／Ｆ５逆相出力ｄの立下りで定まり、第２比較パルスｈの立上りはＡＮＤゲート８においてＤ−Ｆ／Ｆ５正相出力ｃの立上りで定まるからである。
【００３４】
入力データ信号ａの中央位置に正転クロックｂの立上りが合った最適位相時（図２）には、比較パルスｇのパルス幅と第２比較パルスｈのパルス幅は同じである。これは、入力データ信号ａの立上りで定まる比較パルスｇの立上りから、入力データ信号ａを一定時間だけ遅延させた遅延回路１０出力ｆの立下りで定まる第２比較パルスｈの立下り間での時間は一定であるが、比較パルスｇの立下り（第２比較パルスｈの立上りでもある）は、その中央に位置するからである。
【００３５】
これに対して、入力データ信号ａに対して正転クロックｂの位相が進んだ場合は、図３に示すように、比較パルスｇのパルス幅は広くなり、第２比較パルスｈのパルス幅は狭くなる。これは、比較パルスｇの立上りから第２比較パルスｈの立下り間での時間は上述のように一定であるが、比較パルスｇの立下り（第２比較パルスｈの立上りでもある）は、右方にずれてくるからである。
【００３６】
また、入力データ信号ａに対して正転クロックｂの位相が遅れた場合は、図４に示すように、比較パルスｇのパルス幅が狭くなり、第２比較パルスｈのパルス幅は広くなる。これは、比較パルスｇの立上りから第２比較パルスｈの立下り間での時間は上述のように一定であるが、比較パルスｇの立下り（第２比較パルスｈの立上りでもある）は、左方にずれてくるからである。
【００３７】
加算器９は、ＡＮＤゲート７の出力とＡＮＤゲート８の出力を加算して、その結果を位相差信号ｉとして出力端子３から外部へ出力する。加算器９の出力ｉのパルス幅は、入力データ信号ａの中央位置に正転クロックｂの立上りが合った最適位相時（図２）には正負で同じとなる。これに対して、入力データ信号ａに対して正転クロックｂの位相が進んだ状態（図３）または入力データ信号ａに対して正転クロック信号ｂの位相が遅れた状態（図４）では正負で異なる。この結果、加算器９の出力（位相差信号）ｉのパルス幅によって最適位相かどうかを判断できる。
【００３８】
ここで、図２，図３図および４と、図６，図７および図８との比較から明らかなように、本発明で発生する比較パルスｇ，第２比較パルスｈの内の最小パルス幅は、従来技術における比較パルスｈおよび基準パルスｉの内の最小パルス幅と同じであって、従来技術１における比較パルスｇおよび基準パルスｈ（図１０，図１１および図１２）の内の最小パルス幅より、Ｄ−Ｆ／Ｆ５，６の遅延時間分だけ広くなっている。これは、比較パルスｇおよび第２比較パルスｈを生成するのに、図５の従来技術２と同様にＡＮＤゲート７，８を使用しているからである。したがって、図１の位相比較回路の高速性能は、図５のそれと同じである。
【００３９】
しかし、第２比較パルスｈのパルス幅は基準パルスｉと異なってくる。すなわち、比較パルスｇの立上りから第２比較パルスｈの立下り間での時間は一定であるため、比較パルスｇの立下りと第２比較パルスｈの立上りを画するクロックの位相がずれると比較信号ｇと第２比較信号ｈのパルス幅の差がひらてくる。図３のタイムチャートの場合を例にとると、加算器９出力ｉの平均値はそれぞれのパルスの数が２つであるが、第２比較パルスｈのパルス幅は（１／２）×Ａと定義されるため、｛２×（３／２）×Ａ｝−｛２×（１／２）×Ａ｝と表され、２Ａ［Ｖ］となる。したがって、図１の位相比較回路の位相比較器利得は、図５のそれに対して２倍となる。
【００４０】
なお、本発明は、以上に説明した実施例に限られることなく、例えば、遅延回路１２と遅延回路１０を一体化してもよい。その遅延回路は、正相出力ｃをクロックの一周期分およびＤ型フリップフロップ５の遅延時間の２倍だけ遅延させ反転してＡＮＤゲート８に出力する。
【００４１】
【発明の効果】
本発明の第１の効果は、加算器における加算の対象となる比較信号は入力データ信号と逆相出力との論理積演算により、また第２比較信号は正相出力と遅延回路の出力との論理積演算によりそれぞれ生成するため、比較信号および第２比較信号のパルス幅が従来技術２と同じ幅であるので、高速性能を維持することができるということである。
【００４２】
また、本発明の第２の効果は、比較パルスの立上りから第２比較パルスの立下り間での時間は一定であるため、比較パルスの立下りと第２比較パルスの立上りを画するクロックの位相がずれると比較信号と第２比較信号のパルス幅の差が従来技術２と比較して２倍となるので、位相比較器利得が大きくなるということである。
【図面の簡単な説明】
【図１】本発明の位相比較回路の一実施例を示すブロック図
【図２】図１に示した実施例の最適位相時におけるタイムチャート
【図３】図１に示した実施例でクロック位相が進んでいる時におけるタイムチャート
【図４】図１に示した実施例でクロック位相が遅れている時におけるタイムチャート
【図５】従来技術１の位相比較回路を示すブロック図
【図６】図５に示した従来例の最適位相時におけるタイムチャート
【図７】図５に示した従来例でクロック位相が進んでいる時におけるタイムチャート
【図８】図５に示した従来例でクロック位相が遅れている時におけるタイムチャート
【図９】従来技術２の位相比較回路を示すブロック図
【図１０】図９に示した従来例の最適位相時におけるタイムチャート
【図１１】図９に示した従来例でクロック位相が進んでいる時におけるタイムチャート
【図１２】図９に示した従来例でクロック位相が遅れている時におけるタイムチャート
【図１３】図５の従来例１（実線）と図９の従来例２（点線）の入力データ信号とクロックの位相差に対する加算器出力電圧の平均値を示す図
【符号の説明】
１　　　　　　　入力端子
２　　　　　　　クロック端子
３，４　　　　　出力端子
５，６　　　　　Ｄ−Ｆ／Ｆ
７，８　　　　　ＡＮＤゲート
９　　　　　　　加算器
１０，１２　　　遅延回路
１１　　　　　　クロックアンプ
１３，１４　　　ＸＯＲゲート
【図１】
2004104325.tif 000003
【図２】
2004104325.tif 000004
【図３】
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【図４】
2004104325.tif 000006
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2004104325.tif 000012
【図１１】
2004104325.tif 000013
【図１２】
2004104325.tif 000014
【図１３】
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