(57)【要約】【課題】リセス内に設けられるゲート電極の位置を高精度に制御できる半導体装置の製造方法を提供すること。【解決手段】能動層１２を有する半導体基板１０上に第１絶縁膜１４および第２絶縁膜１５を順に形成する工程と、第１絶縁膜１４および第２絶縁膜１５に、ゲート電極用開口１８ｇおよび第１、第２のリセス幅設定用開口１８ｓ、１８ｄを設ける工程と、ゲート電極用開口１８ｇ内および第１、第２のリセス幅設定用開口１８ｓ、１８ｄ内を第３絶縁膜１９で埋める工程と、第３絶縁膜上に形成したレジスト膜２０にレジスト開口パターン２１を設け、ゲート電極用開口１８ｇ内の第３絶縁膜を除去する工程と、第１、第２のリセス幅設定用開口１８ｓ、１８ｄ間の第１絶縁膜１３をエッチング除去する工程と、第２絶縁膜１５のゲート電極用開口１８ｇを通してゲート電極Ｇを形成する工程とからなる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
能動層を有する半導体基板上に第１絶縁膜および第２絶縁膜を順に形成する第１工程と、前記第１絶縁膜および前記第２絶縁膜に、ゲート電極用開口およびこのゲート電極用開口の両側に位置する第１、第２のリセス幅設定用開口を設ける第２工程と、前記第２絶縁膜上に第３絶縁膜を形成し、かつ前記ゲート電極用開口内および前記第１、第２のリセス幅設定用開口内を前記第３絶縁膜で埋める第３工程と、前記第３絶縁膜上にレジスト膜を塗布する第４工程と、前記レジスト膜の前記ゲート電極用開口を含む領域にレジスト開口パターンを設ける第５工程と、前記レジスト開口パターンを通して前記第３絶縁膜をエッチングし、前記ゲート電極用開口内の前記第３絶縁膜を除去する第６工程と、前記第１リセス幅設定用開口内の前記第３絶縁膜と前記第２リセス幅設定用開口内の前記第３絶縁膜とで挟まれた領域の前記第１絶縁膜をエッチング除去する第７工程と、前記レジスト開口パターンを通して前記半導体基板の前記能動層を所定深さまでエッチングする第８工程と、前記第２絶縁膜に形成された前記ゲート電極用開口を通してゲート電極を形成する第９工程とからなることを特徴とする半導体装置の製造方法。
【請求項２】
能動層およびｎ＋層を有する半導体基板上に第１絶縁膜および第２絶縁膜を順に形成する第１工程と、前記第１絶縁膜および前記第２絶縁膜に、ゲート電極用開口およびこのゲート電極用開口の両側に位置する第１、第２のリセス幅設定用開口を設ける第２工程と、前記第２絶縁膜上に第３絶縁膜を形成し、かつ前記ゲート電極用開口内および前記第１、第２のリセス幅設定用開口内を前記第３絶縁膜で埋める第３工程と、前記第３絶縁膜上にレジスト膜を塗布する第４工程と、前記レジスト膜の前記ゲート電極用開口を含む領域にレジスト開口パターンを設ける第５工程と、前記レジスト開口パターンを通して前記第３絶縁膜をエッチングし、前記ゲート電極用開口内の前記第３絶縁膜を除去する第６工程と、前記第１リセス幅設定用開口内の前記第３絶縁膜と前記第２リセス幅設定用開口内の前記第３絶縁膜とで挟まれた領域の前記第１絶縁膜をエッチング除去する第７工程と、前記レジスト開口パターンを通して前記半導体基板上の前記ｎ＋層をエッチングし除去する第８工程と、前記第２絶縁膜に形成された前記ゲート電極用開口を通して前記能動層上にゲート電極を形成する第９工程とからなることを特徴とする半導体装置の製造方法。
【請求項３】
第６工程において除去する第３絶縁膜の膜厚と、第３工程で形成された前記第３絶縁膜の膜厚とがほぼ等しい請求項１または請求項２記載の半導体装置の製造方法。
【請求項４】
第５工程で設けられるレジスト開口パターンは、第２工程で設けられるゲート電極用開口よりも大きい請求項１または請求項２記載の半導体装置の製造方法。
【請求項５】
第１絶縁膜を形成する材料と第３絶縁膜を形成する材料が相違する請求項１または請求項２記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置の製造方法に関する。
【０００２】
【従来の技術】
半導体装置たとえばＧａＡｓなどの化合物半導体を用いた電界効果型トランジスタ（以下ＦＥＴという）は、優れた高周波特性を有し、マイクロ波帯で動作する半導体装置として広く実用化されている。
【０００３】
ここで、従来の半導体装置について、ＦＥＴを例にとり図２の断面図を参照して説明する。半導体基板３０は、たとえば半絶縁性半導体のＧａＡｓ基板３１およびＧａＡｓ基板３１上に設けられたショットキ接合を形成する能動層３２、能動層３２部分よりも不純物濃度が大きく、良好なオーム性接触を得るためのｎ＋層３３などから構成されている。
【０００４】
ｎ＋層３３上にソ−ス電極Ｓおよびドレイン電極Ｄが形成されている。ｎ＋層３３の一部、たとえばソ−ス電極Ｓおよびドレイン電極Ｄ間に、能動層３２まで達する窪みいわゆるリセス３４が形成されている。リセス３４内の能動層３２上にゲ−ト電極Ｇが配置されている。
【０００５】
上記したＦＥＴの特性を改善する方法として、たとえばソース抵抗の低減、およびゲート・ドレイン電極間の耐圧向上がある。ソース抵抗を低減する方法としては、たとえばソ−ス電極Ｓとゲート電極Ｇ間のリセス３４Ｓを狭くし、ソ−ス電極Ｓとゲート電極Ｇとの間隔を小さくする方法がある。ゲート・ドレイン電極間の耐圧を向上する方法としては、ゲート電極Ｇおよびドレイン電極Ｄ間のリセス３４Ｄを広くする方法がある。
【０００６】
したがって、従来の半導体装置たとえばＦＥＴでは、図２に示すように、ゲート電極Ｇの一方の側に位置するソ−ス側リセス３４Ｓを、他方の側に位置するドレイン側リセス３４Ｄよりも狭くする構造、いわゆるリセス内オフセットゲート電極構造が採用されている。
【０００７】
上記したようなリセス内オフセットゲート電極構造の半導体装置は特許文献１および特許文献２などにも記載されている。
【０００８】
【特許文献１】
特開平７−４５６３７号公報
【０００９】
【特許文献２】
特開平１１−１９５６５６号公報
【００１０】
【発明が解決しようとする課題】
従来の半導体装置たとえばリセス内オフセットゲート電極構造のＦＥＴの場合、その高周波特性は、ソ−ス側リセス３４Ｓおよびドレイン側リセス３４Ｄの各寸法に依存する。
【００１１】
ところで、リセス内オフセットゲート電極構造のＦＥＴは、たとえばフォトリソグラフィ・エッチングプロセスを用いてリセス３４を形成し、その後、リセス３４内の所定位置にゲート電極Ｇをパターニングする方法で製造される。
【００１２】
この場合、リセス３４とゲート電極Ｇとの配置関係は、リセス３４およびゲート電極Ｇをそれぞれ形成する際の露光装置の重ね合わせ精度で決まる。高性能なＦＥＴを実現するためには、たとえば０．０５μｍ以上の高精度の重ね合わせが求められる。
【００１３】
しかし、ＦＥＴの製造工程では、必要とされる熱履歴あるいは堆積物から受ける応力などの影響で、製造中のウェーハに反りが生じ、製造工程が進むにつれて重ね合わせ精度が悪化する。その結果、ソ−ス側リセス３４Ｓおよびドレイン側リセス３４Ｄの寸法精度が低下し、ＦＥＴ特性にばらつきが発生し、製造歩留りが悪化する。
【００１４】
本発明は、上記した欠点を解決し、リセス内に設けられるゲート電極の位置を高精度に制御できる半導体装置の製造方法を提供することを目的とする。
【００１５】
【課題を解決するための手段】
本発明の半導体装置の製造方法は、能動層を有する半導体基板上に第１絶縁膜および第２絶縁膜を順に形成する第１工程と、前記第１絶縁膜および前記第２絶縁膜に、ゲート電極用開口およびこのゲート電極用開口の両側に位置する第１、第２のリセス幅設定用開口を設ける第２工程と、前記第２絶縁膜上に第３絶縁膜を形成し、かつ前記ゲート電極用開口内および前記第１、第２のリセス幅設定用開口内を前記第３絶縁膜で埋める第３工程と、前記第３絶縁膜上にレジスト膜を塗布する第４工程と、前記レジスト膜の前記ゲート電極用開口を含む領域にレジスト開口を設ける第５工程と、前記レジスト開口を通して前記第３絶縁膜をエッチングし、前記ゲート電極用開口内の前記第３絶縁膜を除去する第６工程と、前記第１リセス幅設定用開口内の前記第３絶縁膜と前記第２リセス幅設定用開口内の前記第３絶縁膜とで挟まれた領域の前記第１絶縁膜をエッチング除去する第７工程と、前記レジスト開口を通して前記半導体基板の前記能動層を所定深さまでエッチングする第８工程と、前記第２絶縁膜に形成された前記ゲート電極用開口を通してゲート電極を形成する第９工程とからなることを特徴とする。
【００１６】
【発明の実施の形態】
本発明の実施形態について、ＦＥＴを製造する場合を例にとり図１を参照して説明する。
【００１７】
図１（ａ）に示すように、半導体基板１０は、たとえば半絶縁性半導体のＧａＡｓ基板１１およびＧａＡｓ基板１１上に設けられたショットキ接合を形成する能動層１２、能動層１２部分よりも不純物濃度が大きく、良好なオーム性接触を得るためのｎ＋層１３などから構成されている。能動層１２およびｎ＋層１３は、たとえばエピタキシャル結晶成長法によりＧａＡｓ基板１１上に順に形成され、ｎ＋層１３上にソ−ス電極Ｓおよびドレイン電極Ｄが形成されている。
【００１８】
そして、ソ−ス電極Ｓおよびドレイン電極Ｄ、ｎ＋層１３上に、第１絶縁膜１４たとえばＳｉＯ２  、そして第２絶縁膜１５たとえばＳｉＮ、さらにレジスト膜１６が順に形成される。
【００１９】
さらに、レジスト膜１６にゲート電極用開口パターン１７ｇが形成され、ゲート電極用開口パターン１７ｇを挟んだその一方の側、たとえば図示左側にゲート電極用開口パターン１７ｇよりも狭い第１リセス幅設定用開口パターン１７ｓが形成される。また、図示右側にゲート電極用開口パターン１７ｇよりも狭い第２リセス幅設定用開口パターン１７ｄが形成される。この場合、ゲート電極用開口パターン１７ｇと第１リセス幅設定用開口パターン１７ｓとの間隔の方が、ゲート電極用開口パターン１７ｇと第２リセス幅設定用開口パターン１７ｄとの間隔よりも小さくなっている。
【００２０】
次に、図１（ｂ）に示すように、レジスト膜１６をマスクにして、たとえばＲＩＥ（反応性イオンエッチング）により、第２絶縁膜１５および第１絶縁膜１４を除去し、ゲート電極用開口１８ｇおよび第１リセス幅設定用開口１８ｓ、第２リセス幅設定用開口１８ｄを形成する。
【００２１】
次に、レジスト膜１６を剥離した後、図１（ｃ）に示すように、第２絶縁膜１５上の全面に、第３絶縁膜１９たとえばＳｉＮを第２絶縁膜１５よりも薄い厚さに成膜する。このとき、第３絶縁膜１９の膜厚は、第１および第２のリセス幅設定用開口１８ｓ、１８ｄが埋まる厚さに設定する。
【００２２】
次に、図１（ｄ）に示すように、新たなレジスト膜２０を塗布する。そして、ゲート電極用開口パターン１７ｇ、すなわちゲート電極用開口１８ｇよりも大きく、ゲート電極用開口１８ｇの図示上方領域を包含する大きさのレジスト開口パターン２１を形成する。その後、レジスト開口パターン２１を通して、ゲート電極用開口１８ｇ内の第３絶縁膜１９を除去する。さらに、第３絶縁膜１９を除去した後、第１絶縁膜１４の一部たとえば第１および第２のリセス幅設定用開口１８ｓ、１８ｄを埋めた第３絶縁膜１９で挟まれた領域の第１絶縁膜１４をエッチングで除去する。
【００２３】
この場合、たとえば第１絶縁膜１４をＳｉＯ２  で形成し、第２絶縁膜１５および第３絶縁膜１９をＳｉＮで形成する。そして第３絶縁膜１９のエッチングは、たとえば等方性のＣＤＥ（ｃｈｅｍｉｃａｌ  ｄｒｙ  ｅｔｃｈｉｎｇ）で行い、たとえば図１（ｃ）の工程で形成された第３絶縁膜１９の膜厚に等しい膜厚分を除去する。第１絶縁膜１４のエッチングはたとえばＮＨ４  Ｆを用い、第２絶縁膜１５および第３絶縁膜１９に対して、第１絶縁膜１４を選択的に除去する。
【００２４】
次に、図１（ｅ）に示すように、レジスト開口パターン２１を通して、ｎ＋層１３部分の一部をエッチングで除去し、リセス２２を形成する。
【００２５】
次に、図１（ｆ）に示すように、レジスト開口パターン２１および第２絶縁膜１５に形成されたゲート電極用開口１８ｇ（図１のｅ）を利用してゲート電極Ｇを全面蒸着し、リフトオフすることによりＦＥＴを完成する。
【００２６】
上記した方法によれば、リセス２２およびゲート電極Ｇの配置は、図１（ａ）の工程で説明した第１リセス幅設定用開口パターン１７ｓおよび第２リセス幅設定用開口パターン１７ｄ、ゲート電極用開口パターン１７ｇで規定され、ゲート電極Ｇはリセス２２内に高精度に配置される。
【００２７】
上記の実施形態では、ゲート電極用開口１８ｇ内の第３絶縁膜１９を除去する場合、除去する膜厚を、その前の工程で形成されている第３絶縁膜１９の膜厚に等しくしている。この方法によれば、第３絶縁膜１９を除去する際に、第２絶縁膜１５のゲート電極用開口１８ｇの形状や寸法の変化が抑えられ、ゲート電極Ｇを所望の位置に形成できる。
【００２８】
また、上記の実施形態では、能動層およびｎ＋層をエピタキシャル結晶成長法で形成した半導体基板の場合で説明している。しかし、この発明は、能動層およびｎ＋層をイオン注入法で形成した半導体基板にも適用できる。
【００２９】
また、能動層上に、良好なオーム性接触を得るために、不純物濃度の大きいｎ＋層を設けている。しかし、能動層全体の膜厚を低抵抗のコンタクト抵抗が得られる厚さに形成すれば、ｎ＋層を設けない構造にすることもできる。この場合、上記の実施形態におけるｎ＋層のエッチング工程（図１ｅ）に代えて、能動層が所定深さまでエッチングされる。また、この構造の場合、ソース電極およびドレイン電極は能動層上に形成される。
【００３０】
また、本発明は、能動層が単層構造の場合に限らず、高電子移動度トランジスタなどのような多層構造に対しても適用できる。
【００３１】
上記の実施形態では、レジスト２０のレジスト開口パターン２１を、第２絶縁膜１５のゲート電極用開口１８ｇよりも大きくしている。この場合、レジスト開口パターン２１に位置ずれが生じても、ゲート電極用開口１８ｇ内の第３絶縁膜１９を確実に除去できる。
【００３２】
上記した構成によれば、リセスの形成位置およびゲート電極の形成位置が同一のマスクで規定される。したがって、リセスの形成およびゲート電極の形成に相違するマスクを使用する場合のような重ね合わせ精度の影響がなくなる。その結果、リセス内のゲート電極の配置精度が向上し、ＦＥＴの特性のばらつきを防止できる半導体装置の製造方法を提供できる。
【００３３】
【発明の効果】
本発明によれば、リセス内に設けられるゲート電極の位置を高精度に制御でき、特性のばらつきを防止した半導体装置の製造方法を実現できる。
【図面の簡単な説明】
【図１】本発明の実施形態を説明するための工程図である。
【図２】従来例を説明するための断面図である。
【符号の説明】
１０…半導体基板
１１…ＧａＡｓ基板
１２…能動層
１３…ｎ＋層
１４…第１絶縁膜
１５…第２絶縁膜
１６…レジスト膜
１７ｇ…ゲート電極用開口パターン
１７ｓ…第１リセス幅設定用開口パターン
１７ｄ…第２リセス幅設定用開口パターン
１８ｇ…ゲート電極用開口
１８ｓ…第１リセス幅設定用開口
１８ｄ…第２リセス幅設定用開口
１９…第３絶縁膜
２０…レジスト膜
２１…レジスト開口パターン
２２…リセス
Ｓ…ソース電極
Ｄ…ドレイン電極
Ｇ…ゲート電極
【図１】
2004214321.tif 000003
【図２】
2004214321.tif 000004