(57)【要約】【課題】集積回路上の表面積を減らすことができ、かつ出力に生じるノイズを減らすことができるデジタル−アナログ変換器を提供する。【解決手段】エスカレータコード発生器とエスカレータコード−アナログ変換器を含む。前記発生器はカウント方向の変化に従うキャッシュコード部分のマルチビット変化を除去するように、下が１０である数をコインコード部分とキャッシュコード部分を有する混合コードで表現し、コインコードとキャッシュコードの合計で第１方向にカウントを表現する。コインコードのカウント能力が超過するまでキャッシュコードが同一の状態にあり、カウントが方向を変更する時にコインコードを変え、この時に、キャッシュコードを可変することができる。隣接した下が１０である数の間の循環はキャッシュコードを同一の状態に維持しながら、コインコード部分によって吸収する。【選択図】　　　図１１
2004007635.tif 000002
【特許請求の範囲】
【請求項１】
外部から提供されるカウントトリガ信号に応答してエスカレータコードを発生するエスカレータコード発生器と、
前記発生器からの前記エスカレータコードを変換するエスカレータコード−アナログ変換器（ＥＣＡＣ）とを含み、
前記発生器は
カウント方向の変化に従うキャッシュコード部分のマルチビット変化を除去するように、下が１０である数をコインコード部分とキャッシュコード部分を有する混合コードで表現し、前記コインコードは前記キャッシュコードの最下位ビットのうち一つまたはそれより多いビットに対応するが、前記キャッシュコードのすべてのビットより少なく、
前記コインコードで表現された下が１０である数と前記キャッシュコードで表現された下が１０である数の合計で第１方向にカウントを表現し、
前記発生器は前記コインコードのカウントの能力が超過されるまで前記キャッシュコードが同一の状態にある間、前記カウントが方向を変更する時に、前記コインコードを変え、前記キャッシュコードは前記コードのカウントの能力が超過した後に、可変し、
隣接した下が１０である数の間の循環は前記キャッシュコードを同一の状態に維持しながら、前記コインコード部分内で処理され、
前記循環によって前記エスカレータコード−アナログ変換器の出力に生じるノイズは前記循環が前記コインコード部分で処理されるので減少することを特徴とするデジタル−アナログ変換器
【請求項２】
前記コインコードはサーモメータコードであり、前記キャッシュコードは２進加重値コードであることを特徴とする請求項１に記載のデジタル−アナログ変換器。
【請求項３】
前記キャッシュコードは２進加重値コードとサーモメータコードのうち一つであることを特徴とする請求項１に記載のデジタル−アナログ変換器。
【請求項４】
外部から提供されるカウントトリガ信号に応答してエスカレータコードを発生するエスカレータコード発生器と、
前記発生器からの前記エスカレータコードを変換するエスカレータコード−アナログ変換器（ＥＣＡＣ）とを含み、
前記発生器は
カウント方向の変化に従うキャッシュコード部分のマルチビット変化を除去するように、１０進数をコインコード部分とキャッシュコード部分を有する混合コードで表現し、前記コインコードは前記キャッシュコードの最下位ビットのうち一つまたはそれより多いビットに対応するが、前記キャッシュコードのすべてのビットより少なく、
前記コインコードで表現された下が１０である数と前記キャッシュコードで表現された下が１０である数の合計で第１方向にカウントを表現し、
前記発生器はコインコードを使用し、トリガ信号に応答してカウントを試み、前記コインコードが上位バウンダリに到達する時のみ前記コインコードをアップカウントし、前記コインコードが下位制限に到達する時のみ前記キャッシュコードをダウンカウントし、
隣接した下が１０である数の間の循環は前記キャッシュコードを同一の状態に維持しながら、前記コインコード部分内で処理され、
前記循環によって前記エスカレータコード−アナログ変換器の出力に生じるノイズは前記循環が前記コインコード部分で処理されるので減少することを特徴とするデジタル−アナログ変換器。
【請求項５】
外部から提供されるカウントトリガ信号に応答してエスカレータコードを発生するエスカレータコード発生器と、
前記発生器からの前記エスカレータコードを変換するエスカレータコード−アナログ変換器（ＥＣＡＣ）とを含み、
前記発生器は
カウントの方向の変化によるキャッシュコード部分のマルチビット変化を除去するように、下が１０である数をコインコード部分とキャッシュコード部分を有する混合コードで表現し、前記コインコードは前記キャッシュコードの最下位ビットのうち一つまたはそれより多いビットに対応し、前記コインコードは第１バウンダリと第２バウンダリを有する１０進数の範囲を示し、
前記発生器は前記カウントトリガ信号が第１方向であるか、または前記第１方向と反対の第２方向であるかを決め、
前記トリガ信号が前記第１方向であれば、前記コインコード部分が現在前記第１方向と関連した第１バウンダリ値に到達したか否かを決め、
前記コインコードの現在到達された値が前記第１バウンダリ値ではなければ、前記コインコード部分を利用して前記第１方向にカウントし、
前記コインコードの現在到達された値が前記第１バウンダリ値であれば、前記キャッシュコード部分を利用して前記第１方向にカウントし、
前記トリガ信号が前記第２方向であれば、前記コインコード部分が現在前記第２方向と関連した第２バウンダリ値に到達したか否かを決め、
前記コインコードの現在到達された値が前記第２バウンダリ値ではなければ、前記コインコード部分を利用して前記第２方向にカウントし、
前記コインコードの現在到達された値が前記第２バウンダリ値であれば、前記キャッシュコード部分を利用して前記第２方向にカウントし、
前記カウント方向の変化は隣接した下が１０である数の間の循環は前記キャッシュコードを同一の状態に維持しながら、前記コインコード部分内で処理されるように、前記キャッシュコード部分で表現された下が１０である数内の変化に処理される前に、前記コインコード部分で表現された下が１０である数の変化に常に処理され、
前記循環によって前記エスカレータコード−アナログ変換器の出力に生じるノイズは前記循環が前記コインコード部分で処理されるので減少することを特徴とするデジタル−アナログ変換器。
【請求項６】
外部から提供されるカウントトリガ信号に応答してエスカレータコードを発生するエスカレータコード手段と、
前記コード手段からの前記エスカレータコードを変換するエスカレータコード−アナログ変換（ＥＣＡＣ）手段とを含み、
前記コード手段はカウント方向の変化に従うキャッシュコード部分のマルチビット変化を除去するように、下が１０である数をコインコード部分とキャッシュコード部分を有する混合コードで表現し、
前記コード手段は前記コインコードのカウント能力が超過されるまで前記キャッシュコードが同一の状態にある間前記カウントが方向を変更する時に、前記コインコードを変え、前記キャッシュコードは前記コインコードのカウントの能力が超過した後に可変し、
隣接した下が１０である数の間の循環は前記キャッシュコードを同一の状態に維持しながら、前記コインコード部分内で処理され、
前記循環によって前記エスカレータコード−アナログ変換器の出力に生じるノイズは前記循環が前記コインコード部分で処理されるので減少することを特徴とするデジタル−アナログ変換器。
【請求項７】
請求項１に記載のデジタル−アナログ変換器を含むことを特徴とする遅延同期ループ。
【請求項８】
基準クロックが入力されて遅延ローカルクロックを出力する可変遅延ライン配列と、
前記基準クロックと前記ローカルクロックを比較してアップ／ダウン表示を提供する位相比較器装置と、
前記アップ／ダウンカウント表示に応答して前記可変遅延ライン配列に減少したノイズ遅延制御信号を提供し、エスカレータコード配列を利用して前記アップ／ダウン表示をカウントする遅延制御回路とを含むことを特徴とする遅延同期ループ。
【請求項９】
前記遅延制御回路は、
外部から提供されるカウントトリガ信号に応答してエスカレータコードを発生するエスカレータコード発生器と、
前記発生器からの前記エスカレータコードを変換するエスカレータコード−アナログ変換器（ＥＣＡＣ）を含むことを特徴とする請求項８に記載の遅延同期ループ。
【請求項１０】
前記発生器は、
カウント方向の変化によるキャッシュコード部分のマルチビット変化を除去するように、下が１０である数をコインコード部分とキャッシュコード部分を有する混合コードで表現し、前記コインコードは前記キャッシュコードの最下位ビットのうち一つまたはそれより多いビットに対応するが、前記キャッシュコードのすべてのビットよりは少なく、
前記コインコードで表現された下が１０である数と前記キャッシュコードで表現された下が１０である数の合計で第１方向にカウントを表現することを特徴とする請求項９に記載の遅延同期ループ。
【請求項１１】
前記コインコードはサーモメータコードであり、前記キャッシュコードは２進加重値コードであることを特徴とする請求項１０に記載の遅延同期ループ。
【請求項１２】
前記キャッシュコードは２進加重値コードとサーモメータコードのうち一つであることを特徴とする請求項１０に記載の遅延同期ループ。
【請求項１３】
基準クロックが入力されて遅延ローカルクロックを出力する可変遅延ライン手段と、
前記基準クロックと前記ローカルクロックを比較してアップ／ダウン表示を提供する位相比較器手段と、
前記アップ／ダウンカウント表示に応答して前記可変遅延手段に減少したノイズ遅延制御信号を提供し、エスカレータコード配列を利用して前記アップ／ダウン表示をカウントする遅延制御手段とを含むことを特徴とする遅延同期ループ。
【請求項１４】
請求項８に記載の遅延同期ループを含むことを特徴とするメモリ装置。
【請求項１５】
前記メモリ装置は同期型ＤＲＡＭであることを特徴とする請求項１４に記載のメモリ装置。
【請求項１６】
各々が請求項７の遅延同期ループを含む複数のメモリ装置と、
前記複数のメモリ装置を各々制御するメモリコントローラとを含むことを特徴とするメモリシステム。
【請求項１７】
外部から提供されるカウントトリガ信号に応答するコード発生器と、コードを変換するための複数のビット変換器とを有するデジタル−アナログ変換器のカウント方法において、
カウント方向の変化によるキャッシュコード部分のマルチビット変化を除去するように、下が１０である数をコインコード部分とキャッシュコード部分を有する混合コードで表現する段階で、前記コインコードは前記キャッシュコードの最下位ビットのうち一つまたはそれより多いビットに対応するが、前記キャッシュコードのすべてのビットよりは少ない前記表現段階と、
前記コインコードで表現された下が１０である数と前記キャッシュコードで表現された下が１０である数の合計で第１方向にカウントを表現する段階と、
前記発生器は前記コインコードのカウント能力が超過されるまで前記キャッシュコードが同一の状態にある間前記カウントが方向を変更する時に、前記コインコードに変える段階とを含み、
前記キャッシュコードは前記コインコードのカウント能力が超過した後に可変し、隣接した下が１０である数の間の循環は前記キャッシュコードを同一の状態に維持しながら、前記コインコード部分内で処理され、前記循環によって前記エスカレータコード−アナログ変換器の出力に生じるノイズは前記循環が前記コインコード部分で処理されるので減少することを特徴とするカウント方法。
【請求項１８】
外部から提供されるカウントトリガ信号に応答するコード発生器と、コードを変換するための複数のビット変換器とを有するデジタル−アナログ変換器のカウント方法において、
カウント方向の変化によるキャッシュコード部分のマルチビット変化を除去するように、下が１０である数をコインコード部分とキャッシュコード部分を有する混合コードで表現する段階で、前記コインコードは前記キャッシュコードの最下位ビットのうち一つまたはそれより多いビットに対応するが、前記キャッシュコードのすべてのビットよりは少ない前記表現段階と、
前記コインコードで表現された下が１０である数と前記キャッシュコードで表現された下が１０である数の合計で第１方向にカウントを表現する段階と、
前記発生器はコインコードを使用し、トリガ信号に応答してカウントを試みる段階と、
前記コインコードが上位バウンダリに到達する時のみ前記コインコードをアップカウントする段階と、
前記コインコードが下位制限に到達する時のみ前記キャッシュコードをタウンカウントする段階とを含み、
隣接した下が１０である数の間の循環は前記キャッシュコードを同一の状態に維持しながら、前記コインコード部分内で処理され、
前記循環によって前記エスカレータコード−アナログ変換器の出力に生じるノイズは前記循環が前記コインコード部分で処理されるので減少することを特徴とするカウント方法。
【請求項１９】
外部から提供されるカウントトリガ信号に応答するコード発生器と、コードを変換するための複数のビット変換器とを有するデジタル−アナログ変換器のカウント方法において、
カウント方法の変化によるキャッシュコード部分のマルチビット変化を除去するように、下が１０である数をコインコード部分とキャッシュコード部分を有する混合コードで表現する段階で、前記コインコードは前記キャッシュコードの最下位ビットのうち一つまたはそれより多いビットに対応するが、前記キャッシュコードのすべてのビットよりは少なく、前記混合コードのコインコード部分は第１バウンダリと第２バウンダリを有する下が１０である数の範囲を示す前記表現段階と、
前記カウントトリガ信号が第１方向であるか、または前記第１方向と反対の第２方向であるかを決める段階と、
前記トリガ信号が前記第１方向であれば、前記コインコード部分が現在前記第１方向と関連した第１バウンダリ値に到達したか否かを決める段階と、
前記コインコードの現在到達された値が前記第１バウンダリ値ではなければ、前記コインコード部分を利用して前記第１方向にカウントする段階と、
前記コインコードの現在到達された値が前記第１バウンダリ値であれば、前記キャッシュコード部分を利用して前記第１方向にカウントする段階と、
前記トリガ信号が前記第２方向であれば、前記コインコード部分が現在前記第２方向と関連した第２バウンダリ値に到達したか否かを決める段階と、
前記コインコードの現在到達された値が前記第２バウンダリ値ではなければ、前記コインコード部分を利用して前記第２方向にカウントする段階と、
前記コインコードの現在到達された値が前記第２バウンダリ値であれば、前記キャッシュコード部分を利用して前記第２方向にカウントする段階とを含み、
前記カウント方向の変化は隣接した下が１０である数の間の循環は前記キャッシュコードを同一の状態に維持しながら、前記コインコード部分内で処理されるように、前記キャッシュコード部分で表現された下が１０である数内の変化に処理される前に、前記コインコード部分で表現された下が１０である数の変化に常に処理され、
前記循環によって前記エスカレータコード−アナログ変換器の出力に生じるノイズは前記循環が前記コインコード部分で処理されるので減少することを特徴とするカウント方法。
【請求項２０】
前記外部から提供されるカウントトリガ信号はアップカウント信号またはダウンカウント信号の形態を有し、
前記発生器は
前記アップカウント信号と前記ダウンカウント信号を選択的にカウントして前記コインコード部分を出力するコインカウンタと、
前記コインコード部分と前記アップカウント及びダウンカウント信号に応答して動作し、前記アップカウント信号と前記ダウンカウント信号を選択的にカウントし、前記キャッシュコード部分を出力するキャッシュカウンタとを含むことを特徴とする請求項１に記載のデジタル−アナログ変換器。
【請求項２１】
前記外部から提供されるカウントトリガ信号はアップカウント信号またはダウンカウント信号の形態を有し、
前記発生器は
前記アップカウント信号と前記ダウンカウント信号を選択的にカウントし、前記コインコード部分を出力するコインカウンタと、
前記コインコード部分と前記アップカウント及びダウンカウント信号に応答して動作し、前記アップカウント信号と前記ダウンカウント信号を選択的にカウントして前記キャッシュコード部分を出力するキャッシュカウンタとを含むことを特徴とする請求項４に記載のデジタル−アナログ変換器。
【請求項２２】
前記外部から提供されるカウントトリガ信号はアップカウント信号またはダウンカウント信号の形態を有し、
前記発生器は、
前記アップカウント信号と前記ダウンカウント信号を選択的にカウントして前記コインコード部分を出力するコインカウンタと、
前記コインコード部分と前記アップカウント及びダウンカウント信号に応答して動作し、前記アップカウント信号と前記ダウンカウント信号を選択的にカウントして前記キャッシュコード部分を出力するキャッシュカウンタとを含むことを特徴とする請求項５に記載のデジタル−アナログ変換器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はデジタル−アナログ変換器（ｄｉｇｉｔａｌ−ａｎａｌｏｇ　ｃｏｎｖｅｒｔｅｒ：ＤＡＣ）及び遅延同期ループ（ｄｅｌａｙ−ｌｏｃｋｅｄ−ｌｏｏｐ：ＤＬＬ）に関するものであり、さらに具体的にはエスカレータコードに基づいたＤＡＣ及びＤＬＬに関するものである。
【０００２】
【従来の技術】
印刷回路基板（ＰＣＢ）に付着された最近の集積回路（例えば、同期型ＤＲＡＭ（ＳＤＲＡＭ）、ＲＡＭＢＵＳ　ＤＲＡＭなど）はＤＬＬ回路を含む。ＤＬＬ回路は内部クロックと外部基準またはシステムクロック（例えば、メモリコントローラから供給される）間の所定の位相関係を維持する。
【０００３】
一番簡単な形態でＤＬＬはプログラム可能な遅延ラインといくらかの制御ロジックを有する。遅延ラインは基準クロック信号を遅延させる。遅延されたクロック信号はＤＬＬの一部構成である集積回路（例えば、ＤＲＡＭ　ＩＣ）の他の内部回路に供給される。内部クロック信号は、ＩＣの他の内部回路に供給されると共に、ＤＬＬの遅延制御ロジックにフィードバックされる。遅延制御ロジックはプログラム可能な遅延ラインによって生じる遅延量を調整するために、フィードバックされたクロック信号を基準クロック信号と比較する。
【０００４】
図１は背景技術によるＤＬＬを示す。ＤＬＬ１００には可変遅延ライン１１０に供給される基準クロックＲＥＦＣＬＫが入力される。遅延クロック信号ＣＬＫＯＵＴはＩＣ（図示せず）の残りの回路に出力される。出力クロック信号ＣＬＫＯＵＴはＦＢＣＬＫ信号としてレプリカ遅延ユニット１４０を通じて位相比較器１３０にフィードバックされる。位相比較器１３０はまた基準クロック信号ＲＥＦＣＬＫを受け入れる。前記位相比較器１３０はアップ／ダウンカウント信号を遅延制御回路（ＤＣＣ）１２０に提供する。ＤＣＣ１２０はＮビット出力をＮビットデジタル−アナログ変換器（ＤＡＣ）に提供するカウンタ１２２を含む。ＤＡＣ１２１すなわち、ＤＣＣ１２０は遅延調整信号ＤＬＹＡＤＪを可変遅延ライン１１０に出力する。
【０００５】
ＤＬＬ１００の機能は基準クロック信号ＲＥＦＣＬＫと出力クロック信号ＣＬＫＯＵＴとの間の所定の量の位相差を得るためのものである。便宜上、ＤＬＬ１００動作は所定の遅延量が３６０°または１サイクルという仮定下で説明されるだろう。ＤＬＬ１００の動作は図２の波形を基礎に論議されるだろう。図２には基準クロックＲＥＦＣＬＫの波形が図示されている。ＲＥＦＣＬＫ波形の下にはフィードバッククロックＦＢＣＬＫに示されている。期待のように、フィードバッククロックＦＢＣＬＫは位相遅延すなわち、基準クロックＲＥＦＣＬＫ波形と関連して右側にシフトされる。所定の位相が１サイクルという点を想起すると、１６０〜１６８の矢印はフィードバッククロックＦＢＣＬＫ波形の上昇エッジと次のサイクルの上昇エッジとの間の遅延を強調するために提供される。図２を見ると、ＤＬＬ１００の効果が矢印１６０〜１６８で表記された遅延を短縮させることが分かる。
【０００６】
また、位相比較器１３０のアップカウント波形とダウンカウント波形は図２に示されている。矢印１６０〜１６８の各々は波形１６０〜１６８の量より少ないが、追加的な遅延が必要であることを示す。したがって、アップカウント波形で四角パルス１７０〜１７８のデュレーションは波形１７０から波形１７８まで減少する。
【０００７】
フィードバッククロックＦＢＣＬＫと基準クロック信号ＲＥＦＣＬＫ間の位相大きさも図２に示されている。位相（ＰＨ）波形を見ると、位相差の大きさが上向き矢印１８０〜１８８で表記されたように、パルス１７０〜１７８を通じて徐々に減少することが分かる。同様に、ＮビットＤＡＣ１２１によって出力された遅延調整信号ＤＬＹＡＤＪは位相差の減少に半比例して増加する。同様に、遅延波形、すなわち遅延がプルサイクルにどのくらい近接するかを示す波形は位相（ＰＨ）波形の矢印１８０〜１８８で表示された減少に対応して左側から右側に減少する。
【０００８】
ＤＡＣ１２１は多くの方法により実現することができる。簡単には、ＤＡＣ１２０内の個別トランジスタに２進加重値を割り当てることである。図７は背景技術による２進加重値ＤＡＣ３００の概略的なブロック図である。ＤＡＣ３００は４ビット加重値システム（４という数は便宜上選択されたものである：一般的にＤＡＣはより多いビットを含む）の仮定を示す４個の１ビット変換器３０２，３０６，３１０，３１４を含む。１ビット変換器３０２は単位電流ｉを生成するようにするチャネル縦横比Ｗ／Ｌを有する出力トランジスタ３２２を含む。１ビット変換器３０６は２ｉの電流を減少させることができる２Ｗ／Ｌのチャネル縦横比を有する出力トランジスタ３２４を有する。１ビット変換器３１０は４ｉの電流を減少させることができる４Ｗ／Ｌのチャネル縦横比を有する出力トランジスタ３２６を有する。１ビット変換器３１４は８ｉの電流を減少させることができる８Ｗ／Ｌのチャネル縦横比を有する出力トランジスタ３２８を有する。
【０００９】
２進システムは個別ビットの組み合わせに従って数字を表現し、各ビットは相対的な位置に従って、そして各ビットが０状態にあるか、または１状態にあるかにより下位値ｓｕｂ−ｖａｌｕｅを示す。４ビット２進数はｂ３ｂ２ｂ１ｂ０を有し、ｂ０＝２０＝１、ｂ１＝２１＝２、ｂ２＝２２＝４、そしてｂ３＝２３＝８である。すなわち、ｂ３＝８ｂ１、ｂ２＝４ｂ１そしてｂ２＝２ｂ１である。１ビット変換器３１４，３１０，３０６，３０２を見ると、各電流が４ビット２進数の２進加重値を示すことが分かる。
【００１０】
ＤＡＣ３００はバッファ３２０をさらに含む。バッファ３２０の出力３１８は１ビット変換器３０２，３０６，３１０、３１４の入力３０４，３０８，３１２，３１６に各々連結される。１ビット変換器の各々に印加される制御信号、すなわち、変換器３０２のためのｂ０及びｂ０ｂ、変換器３０６のためのｂ１及びｂ１ｂ、変換器３１０のためのｂ２及びｂ２ｂ、そして変換器３１４のためのｂ２及びｂ２ｂに従って、１ビット変換器の各々は選択的にターンオン／オフされる。ターンオンされる時に、各１ビット変換器は対応する電流を引く。全てのトランジスタがターンオンされれば、すべてのトランジスタは出力ライン３１８上のバッファ３２０から個別的な電流の合計を集中的に引く。同様に、バッファ３２０の第２出力ライン３２１は出力ライン３１８から引かれたことと同一の量の電流を出力する。第２出力ライン３２１上の電流は遅延調整信号ＤＬＹＡＤＪＵを示す。
【００１１】
図３はＤＬＬ１００のクロック出力ＣＬＫＯＵＴと基準クロックＲＥＦＣＬＫ間の例示的な遅延量を示す。波形ＤＬＹを見ると、その波形ＤＬＹは所定の遅延量２０８まで減少する典型的な減幅（ｄａｍｐｉｎｇ）曲線である。出力クロックＣＬＫＯＵＴが連続的に変わることができるアナログ信号であることに注目すべきである。一方、遅延制御回路（ＤＣＣ）１２０は位相比較器１３０からのアップ／ダウンカウント信号を２進加重値に変換するデジタル装置である。熱的変動、システム電圧変動、ノイズなどのような多様な理由により、ＤＬＬがロック状態を達成した後に、すなわち波形ＤＬＹが所定の遅延量２０８に安定した後に、遅延波形ＤＬＹ内に発振またはジッタ２１０が生じることができる。このジッタ２１０は所定の範囲の値内で減少する。ＤＬＬ１００のロック状態は、図示したように、４μｓの後に達成される。
【００１２】
図４は６ビット２進ワード及び１０進等値（ｅｑｕｉｖａｌｅｎｔ）を示す。説明の便宜上、ジッタ２１０がカウンタ１２２から出力されるカウント値３１１０，３２１０に対応すると仮定すれば、図４において、３１１０から３２１０への遷移がビットｂ０〜ｂ５各々の状態変化を含むことが分かる。カウント値が３１１０と３２１０との間で繰り返すことによって、ビットｂ０〜ｂ５各々は０状態と１状態との間で繰り返して変化する。
【００１３】
カウンタ１２２によって出力されたカウントのビットのうちどれかが０から１へ、または１から０に変化する時に、電流は１ビット変換器の対応するトランジスタを通じて流れるか、または流れない。もし最下位ビットに対応するトランジスタが、ターンオンまたはオフされれば、電流差は無視することができる。しかし、トランジスタが全部導通状態に変わると、図４に示した３１１０から３２１０に、または３２１０から３１１０への遷移のように、相当量の電流が関連する。
【００１４】
図５はすべてのトランジスタが各々ターンオンまたはターンオフされるすなわち、マルチビット遷移の理論的な状況に対する電流量を示す。Ｘ軸は時間に対応し、Ｙ軸は電流に対応する。２４０ラインはマルチビット遷移時間２４６でスイッチオフされる総電流を示す一方、２４２ラインは遷移時間または点２４６でスイッチオンされる総電流を示す。２４４ラインは２４０及び２４２ラインの合計を示す。このような理論的な条件で、ターンオフされる電流量はターンオンされる電流量と十分に同一であるので、関連した総電流量の変化はほとんどない。
【００１５】
図６はマルチビット遷移点２４６と関連した電流量に対する実質的な値を示す。２４６ラインはマルチビット遷移点２４６でスイッチオフされる総電流量を示すという点において２４０ラインに対応する。２５０ラインはマルチビット遷移点２４６でターンオンされる総電流量を示すという点において、２４２ラインに対応する。２４８及び２５０ラインを見ると、２４８及び２５０ラインの遷移が理論的なライン２４０，２４２の急激な遷移と比較すると、相当に緩慢であることが分かる。２５２ラインを見ると、マルチビット遷移点２４６と関連した総電流がかなり減少することが分かる。これは対応する理論的な状況の２４４ラインとかなり対照的である。
【００１６】
図６の２５２ラインに表示されたように、マルチビット遷移の間ＤＡＣ１２１を通じて流れる総電流の大きい変化は集積回路で相当量のノイズを発生する。これは問題である。ＤＡＣ１２１がマルチビット遷移、例えば、３１１０から３２１０に、そして３２１０から３１１０への遷移を繰り返す時に、そのような問題は一番深刻である。
【００１７】
背景技術ではＤＡＣ１２１を簡単な２進加重値コードよりはむしろ相違なコードを基づいてこの問題を取り扱った。特に、２進加重値コードとサーモメータコードの混合が採用された。ハイブリットコードで、数字は２進加重値コードの一部とサーモメータコードの一部で表現される。サーモメータコードにおいて、各ビットは所定の１０進値を示す。
【００１８】
図８は例示的なハイブリットサーモメータ／バイナリコードのテーブルである。最下位ビットは２進コード部分（すなわち、ｃ０とｃ１）に対応する。上位ビットはサーモメータコード部分（すなわち、ｂ０，ｂ１，ｂ２，ｂ４）で表現される。図８のハイブリットコードは、便宜上、最大１９１０を表現するための状況を仮定する。
【００１９】
０１０〜３１０に対応する図８の行を見ると、サーモメータコードがすべて０値を有する一方、２進コード部分は典型的な２進進行を示すことがわかる。４１０で、２進コード部分は０にリセットされる一方、サーモメータコードのｂ０ビットは１の値を取り、ｂ１〜ｂ３ビットは０に残っている。４１０〜７１０を見ると、２進コード部分は正常的な２進進行を通じて再び増加する一方、サーモメータコード部分は同一である。しかし、８１０で、２進コード部分は０にリセットされる一方、サーモメータコードのｂ１ビットは１の値を取る。８１０から１１１０までの進行を見ると、２進コード部分は正常的な２進進行を通じて再び増加する一方、サーモメータコード部分は同一である。１２１０で、２進コード部分はリセットされる一方、サーモメータコードのｂ２ビットは１の値に変化する。
【００２０】
図９は図８のハイブリットコードを発生する回路の概略的なブロック図である。４ビットカウンタ４１０はアップ／ダウンカウント信号（比較器１３０から出力される）を受け入れる。二つの最上位ビットｃ３，ｃ２はサーマルデコーダ（ｔｈｅｒｍａｌ　ｄｅｃｏｄｅｒ）４２０に提供され、デコーダ４２０は４ビットサーモメータコードｂ３ｂ２ｂ１ｂ０を出力する。
【００２１】
図１０は図８及び図９のハイブリットコードに従うＤＡＣ４３０の概略的なブロック図である。ＤＡＣ４３０は６個の１ビット変換器４３１１，４３１２，４３１３，４３１４，４３１１，４３１２を含む。１ビット変換器４３１１は単位電流ｉを生成することができる縦横比Ｗ／Ｌを有する。２進加重値と一致して、１ビット変換器４３１２は２ｉの電流を生成することができる縦横比２Ｗ／Ｌを有する。４個の１ビット変換器４３１１〜４３１４は各々４ｉの電流を生成することができる縦横比４Ｗ／Ｌを有する。変換器４３２１，４３２２は出力ｃ０，ｃ１が各々入力される。変換器４３１１〜４３１４は出力ｂ０〜ｂ２が各々入力される。
【００２２】
マルチビット遷移に基づいて、図８のハイブリットコードは３１０と４１０との間、７１０と８１０との間、１１１０と１２１０との間、及び１５１０と１６１０との間で最悪のシナリオを示す。しかし、２進コードビットｃ０，ｃ１とサーモメータコードビットのうち一つである３ビットのみが遷移の間変化することを目撃することができる。結局、ハイブリットコードに基づいたＤＡＣは純粋２進コード型ＤＡＣよりマルチビット遷移の間総電流のさらに少ない変化を示す。これがハイブリットコードのサーモメータコードの特徴によって得られる利点である。
【００２３】
【発明が解決しようとする課題】
しかし、サーモメータコードの特徴はいくらか問題点がある。比較的少数のビットで２進コード部分を維持するために、サーモメータコードの各ビットは比較的少ない１０進等価を表現することができる。図８の例として、サーモメータコード部分の各ビットは４１０を示し、４１０は２２に対応する。結局、図８のハイブリットコードにおいて、２進コード部分は単なる２つの２進ビットｃ０，ｃ１に維持される。２進コード部分の最上位ビットが２２＝４１０を示す値を有するように、２進コード部分が３ビットに増加すると、サーモメータコードの各ビットは２３＝８１０を示さなければならない。
【００２４】
このような関係は、特定値を示すのに必要なサーモメータコードの数が、各サーモメータビットによって表現される１０進等価が減少することによって増加するので、重要である。図８の例において、ハイブリットコードは最大１９１０を表現することができる。これは小さい数であり、４ビットサーモメータコードを要求する。サーモメータコードを使用することによる問題は、相当に大きい数を表現するために、多いビットを要求することである。結局、対応するトランジスタ回路は集積回路上の相当な表面積を占め、回路配線は集積回路の一部分であるＤＡＣの構造を複雑にする。
【００２５】
【課題を解決するための手段】
本発明によるデジタル−アナログ変換器は、外部から提供されるカウントトリガ信号に応答してエスカレータコードを発生するエスカレータコード発生器と、前記発生器からの前記エスカレータコードを変換するエスカレータコード−アナログ変換器（ＥＣＡＣ）とを含み、前記発生器はカウント方向の変化に従うキャッシュコード部分のマルチビット変化を除去するように、１０進数をコインコード部分とキャッシュコード部分を有する混合コードで表現し、前記コインコードは前記キャッシュコードの最下位ビットのうち一つまたはそれより多いビットに対応するが、前記キャッシュコードのすべてのビットよりは少なく、前記コインコードで表現された１０進数と前記キャッシュコードで表現された１０進数の合計で第１方向にカウントを表現し、前記発生器は前記コインコードのカウント能力が超過されるまで前記キャッシュコードが同一の状態にある間、前記カウントが方向を変更する時に、前記コインコードを変え、前記キャッシュコードは前記コインコードのカウント能力が超過した後に可変し、隣接した１０進数の間の循環は前記キャッシュコードを同一の状態に維持しながら、前記コインコード部分内で処理され、前記循環によって前記エスカレータコード−アナログ変換器の出力に生じるノイズは前記循環が前記コインコード部分で処理されるので減少することを特徴とする。
【００２６】
本発明によるエスカレータコード発生器はコインコードカウンタとキャッシュコードカウンタを含む。コインコードカウンタはコインコードの値をカウントし、位相検出器から出力されるカウントアップ及びカウントダウン信号ＵＰ，ＤＮに応答して動作する。キャッシュコードカウンタはコインコードカウンタの出力信号Ｓ１，Ｓ０とカウントアップ及びカウントダウン信号ＵＰ，ＤＮに応答して動作する。すなわちコインカウンタは位相検出器からのカウントパルスを受け入れて２ビットコインコード（Ｓ［１：０］）を出力する。コインカウンタはカウントパルスに従って００，０１及び１１状態のうちいずれか一つを有する。コインカウンタが１１状態、すなわち充満状態に到達する時に、カウントアップ信号ＵＰはコインカウンタの値を増加させることができないが、キャッシュカウンタの値を増加させることができる。
【００２７】
例えば、コインカウンタが００状態、すなわち、空いている状態に到達した後に、カウントダウン信号ＤＮはコインカウンタの値を減少されることができないが、キャッシュカウンタの値を減少させることができる。キャッシュカウンタは位相検出器からのカウントパルスとコインカウンタからのコインコード（Ｓ［１：０］）を受け入れてキャッシュコード（Ｂ［７：０］）を出力する。コインコードが充満状態にある時（そして増加されることができない時）に、キャッシュカウンタの状態はカウントアップ信号ＵＰに従って次の状態に増加する。しかし、コインコードが空いている状態である時に、キャッシュカウンタの状態は維持される一方、コインカウンタの状態はカウントパルスに応答して増加する。コインカウンタは遅延同期ループの同期状態の間生じるバングバングジッタ（または循環またはリンギング）がキャッシュカウンタの値の変化を引き起こさない程度に十分に大きい。すなわち、バングバングジッタによって生じるカウントアップ及びカウントダウン信号ＵＰ，ＤＮの繰り返しはコインコードによって表現される値を変化させることができるが、キャッシュカウンタの値を攪乱させることができない。例えば、バングバングジッタの大きさがキャッシュカウンタの二番目の加重値内にあると、コインコードの大きさはキャッシュカウンタ２２４の二番目のビットと同一である。
【００２８】
【発明の実施の形態】
本発明の追加的な特徴及び利点は次の例示的な実施形態、特許請求の範囲及び図面の詳細な説明から十分に自明である。
【００２９】
本発明の実施形態によるカウンタ装置の動作は下がＮである数を下がＮではないコインコード部分と下がＮではないキャッシュコード部分を有する混合コードで表現する段階と、前記コインコードは前記キャッシュコードの最下位ビットのうち一つまたはそれより多いビットに対応するが、前記キャッシュコードのすべてのビットよりは少なく、前記混合コードのコインコード部分は上位バウンダリと下位バウンダリを有する下がＮである数の範囲を示し、トリガ信号がアップカウントであれば、前記コインコード部分の現在到達された値が上位バウンダリ値であるか否かを決める段階と、前記コインコード部分の現在到達された値がアップカウントバウンダリ値より小さいものと判断されれば、前記コインコード部分を利用してアップカウントする段階と、前記コインコード部分の現在到達された値がアップカウントバウンダリ値と同一であると判別されれば、前記キャッシュコード部分を利用してアップカウントする段階と、トリガ信号がダウンカウントであれば、前記コインコード部分の現在到達された値が下位バウンダリ値であるか否かを決める段階と、前記コインコード部分の現在到達された値が上位バウンダリ値より大きいと判別されれば、前記コインコード部分を利用してダウンカウントする段階と、前記コインコード部分の現在到達された値が下位バウンダリ値と同一であると判別されれば、前記キャッシュコード部分を利用してダウンカウントする段階とを含み、カウント方向の変化はキャッシュコード部分の値が同一に維持されながら、コインコード部分の値の変化として処理される。
【００３０】
例えば、変数Ｎは１０である。そのようなコインコードは、例えば、サーモメータコードまたは２進コードであり、そのようなキャッシュコードは、例えば、２進コードである。
【００３１】
本発明の実施形態によるカウンタ装置の動作は下がＮである数を下がＮではないコインコード部分と下がＮではないキャッシュコード部分を有する混合コードで表現する段階と、前記コインコードは前記キャッシュコードの最下位ビットのうち一つまたはそれより多いビットに対応するが、前記キャッシュコードのすべてのビットよりは少なく、前記コインコードで表現された下がＮである数と前記キャッシュコードで表現された下がＮである数の合計でカウントを表現することによってカウントする段階と、前記コインコードのカウント能力が超過されるまで前記コインコードを変えることによって、カウントの方向を変更する段階とを含み、前記キャッシュコードは前記コインコードのカウント能力が超過した後に、可変可能であり、隣接した下がＮである数の間の循環は前記キャッシュコード部分を同一の状態に維持しながら、前記コインコード部分の値内で処理される。
【００３２】
本発明の実施形態によるカウンタ装置の動作は下がＮである数を下がＮではないコインコード部分と下がＮではないキャッシュコード部分を有する混合コードで表現する段階と、前記コインコードは前記キャッシュコードの最下位ビットのうち一つまたはそれより多いビットに対応するが、前記キャッシュコードのすべてのビットよりは少なく、前記コインコードで表現された下がＮである数と前記キャッシュコードで表現された下がＮである数を加えることによってカウントされ、コインコードを使用し、トリガ信号に応答してカウントを試みる段階と、前記コインコードが上位バウンダリに到達する時のみ前記コインコードをアップカウントする段階と、前記コインコードが下位制限に到達する時のみ前記キャッシュコードをダウンカウントする段階とを含み、隣接した下がＮである数の間の循環は前記キャッシュコードを同一の状態に維持しながら、前記コインコード部分内で処理される。
【００３３】
図１１は本発明の実施形態による遅延同期ループ（ＤＬＬ）回路５００の概略的なブロック図である。回路５００は遅延ユニット５１１，５１２，５１３，５１４を有する、よく知られた可変遅延ライン５１０を含む。４個の遅延ユニットのみが図示されているが、さらに多いまたはさらに少ない数の遅延ユニットで構成することができる。回路５００は位相検出器／比較器５４０と遅延制御回路５１６をさらに含む。遅延制御回路５１６内にはエスカレータコード発生器５３０とエスカレータコードデジタル−アナログ変換器５２０が含まれる。
【００３４】
第１遅延ユニット５１１と位相比較器５４０にはシステムクロック信号ＣＬＫＳＲＣが各々印加される。遅延ユニット５１１〜５１４は出力クロック信号ＣＬＫＯＵＴを形成するように、よく知られた方法によって、共に連結された出力と従属接続される。出力クロック信号はフィードバッククロックＦＢＣＬＫとして位相比較器５４０にフィードバックされる。比較器５４０は出力クロックＣＬＫＯＵＴの位相が基準クロックＣＬＫＳＲＣに先立つか、または遅れるかに従ってアップカウント信号またはダウンカウント信号を出力する。エスカレータコード発生器５３０はアップ／ダウン信号に応答してエスカレータコードを発生する。以下詳細に説明されるように、エスカレータコードはコインコード部分（Ｓ［ｉ：０］）とキャッシュコード部分（Ｂ［ｊ：０］）を有し、これはエスカレータコードＤＡＣ５２０に提供される。ＤＡＣ５２０は遅延ユニット５１１〜５１４の各々に並列に遅延調整信号ＤＬＹＡＤＪを提供する。
【００３５】
図１２は本発明の実施形態によるエスカレータコードの例を示すテーブルを示す。テーブルのうち一つ６１０はキャッシュコード部分を示し、これは便宜上、１０ビット２進加重値コードの形態をとる。各ビット部分の例示的な状態が表示されている。他のテーブル６２０は例示的な２ビットコインコードと各ビット部分の例示的な状態を示している。２ビットコインコードはサーモメータコード形態をとる。図１２のエスカレータコードは３３６１０を示し、これはキャッシュコード３３４１０とコインコード２１０の組み合わせで表現される。エスカレータコードはキャッシュコードとコインコードの組み合わせに従って多様な方法で１０進数を表現することができる。
【００３６】
図１４は多様な方法で１０進数を表現することができるエスカレータコードの例を示す。２進コード部分と同一の１０進数が図１４の大括弧（“［］”）内に表現されている。図１４で、１０進数３２はキャッシュコードとコインコードの組み合わせに従って三つの方法で表現することができる。
【００３７】
図１３は図示された例示的なコインコードが３ビット２進加重値コードの形態を取る３ビットコインコードという点を除いては図１２と類似である。図１３で、各ビット部分の例示的な状態が示されている。図１３のエスカレータコードはキャッシュコード３３４１０とコインコード５１０の組み合わせで表現された３３９１０を示す。
【００３８】
図１５は本発明の実施形態によるエスカレータコード発生器５３０の概略的なブロック図である。発生器５３０はコインカウンタ７１０とキャッシュカウンタ７２０を含む。この実施形態において、コインカウンタは２ビットスタックメモリであり、キャッシュカウンタは３ビット２進カウンタである。コインカウンタとキャッシュカウンタは他の形態を使用することができる。
【００３９】
コインカウンタ７１０とキャッシュカウンタ７２０の各々には位相比較器５４０からアップカウント及びダウンカウント信号が入力される。コインカウンタ７１０はコインコード（Ｓ［１：０］）を出力し、これは便宜上２ビットと仮定する。コインカウンタ７１０の出力はキャッシュカウンタ７２０に提供される。キャッシュカウンタ７２０はキャッシュコードを出力し、これは便宜上３ビットコード（Ｂ［２：０］）の例をとる。
【００４０】
図１６はコインカウンタ７１０から出力されたコインコードの状態図である。図１６の実施形態において、コインコードは２ビットスタックメモリによって生成された２ビットサーモメータコードである。コインカウンタ７１０の動作はコインコードを三つの状態に制限する。この状態が７１２，７１４及び７１６ブロックに示されている。コインコードビットＳ０，Ｓ１の各々は一つの１０進数を表現する。
【００４１】
カウント動作が０でスタートすると仮定すれば、コインカウンタ７１０の出力は０１０と同一の００状態であり、これは７１２ボックスに表示されている。カウントが増加される時に、コインカウンタ７１０の出力は１１０に対応する０１になり、これは７１４ボックスに表示されている。カウントが増加することによって、コインカウンタ７１０の出力は２１０と同一の１１になり、これは７１６ボックスに表示されている。位相比較器５４０が他のアップカウント信号を提供すると、コインカウンタ７１０は出力を変更しない。すなわち、出力は７１６ボックスに表示されたように残る。
【００４２】
コインカウンタがオーバフローされる（ｏｖｅｒｆｌｏｗｅｄ）のに代えて、キャッシュカウンタは対応して出力を増加させる。図１７はキャッシュカウンタ７２０によって出力されるキャッシュコードの状態図である。カウント動作が０でスタートすると仮定すれば、キャッシュコードは初期に０００状態をとり、０１０，１１０及び２１０に対応する三つの第１カウントの間その状態を維持する。しかし、第４カウントで、コインカウントがオーバフローされる時に、キャッシュコードは００１に増加する。図１７の例において、キャッシュコードは２進加重値コードの形態をとる。位相比較器が続いてアップカウントパルスをカウンタ７１０，７２０に提供すれば、コインカウンタ７１０はオーバフロー状態で残っており、キャッシュカウンタは増加分を受け入れて００１状態から０１０状態、０１１状態、１００状態などに進行する。
【００４３】
ダウンカウントパルスが位相比較器５４０によって提供されれば、キャッシュコードではなく、コインコードに変化が反映される。すなわち、キャッシュコードの状態は同一に維持される一方、コインコードは７１６状態から７１４状態に減少する。他のダウンカウントが入力されれば、コインコードは再びそのような減少を反映して７１４状態から７１２状態に変化する。他のダウンカウントが入力されれば、コインカウンタはもう減少しないアンダフロー（ｕｎｄｅｒｆｌｏｗ）状態に到達する。したがって、コインコードは７１２状態にある一方、対応して減少するキャッシュコードに減少が反映されるだろう。
【００４４】
比較的小さい上位バウンダリと比較的小さい下位バウンダリを設定することによって、大部分の数表現はキャッシュコードによって処理することができる。２進加重値形態のキャッシュコードを選択することによって、必要な１ビット変換器の数がかなり減少する。または、キャッシュカウンタのための他のコードを使用することができる。例えば、マルチビット遷移に対する最悪のシナリオの間遷移ビット数を減らすことが重要であれば、サーモメータコードを使用することができ、遷移ビット数はＩＣ表面積消費を減らす因子である。
【００４５】
コインコードは、キャッシュコードよりはむしろ、カウント方向の変化を吸収する利点を有する。これは、例えば、ＤＬＬがロックされ、ジッタにより循環を示す状況で重要である。循環を吸収するコインコードと関連した１ビット変換器のさらに小さいトランジスタはキャッシュコードと関連した１ビット変換器の大部分のトランジスタよりさらい少ないノイズを生成する。
【００４６】
図１８は本発明の実施形態による９ビットエスカレータコードを示す。エスカレータコードは２ビットコインコードと７ビットキャッシュコードを含む。この例において、キャッシュコードは２進加重値コード形態をとる一方、コインコードは各ビットの位置が同一の値（例えば、１）を示す単純な２進コード形態をとる。図１８は背景技術図４に示した状況と類似の状況を示す。すなわち、３１１０と３２１０値の周辺で循環が生じる。図１８で、全部１１０を表現するキャッシュコードに対応する余分の２ビットなので、図４の背景技術での３１１０と３２１０の周辺の前後循環は図１８で３３１０と３４１０との間の循環に対応する。図１８に示した循環状況は本発明の実施形態によるエスカレータコードによって循環が処理されるという点において、図４の背景技術と異なる。
【００４７】
ＤＬＬのロック状態のジッタにより循環が生じる。コインコードの大きさはジッタを吸収することができるように設計する。コインコードとキャッシュコードの適切なビットの長さはエスカレータコードが使用される環境に依存する。循環の範囲が増加することによって、コインカウンタで対応するビット数は増加する。
【００４８】
位相比較器が続けてアップカウント信号を提供すると仮定すれば、エスカレータコードは０１のコインコードと００１１１１０のキャッシュコードに対応する３１１０に到達する。次のアップカウントはコインコードを１１状態に増加させ、キャッシュコードは同一に維持する。３３１０に増加することによってコインコードはそのまま維持され、キャッシュコードは００１１１１１状態に増加する。３４１０への継続的な増加は、７３１行に示したように、コインコードが同一に維持されるようにし、キャッシュコードが０１０００００状態に増加されるようにする。３３１０と３４１０への遷移７３０はキャッシュコードでマルチビット遷移である。位相比較器５４０からの次の信号がダウンカウントであれば、例えば、１ビット変換器各々の６個の出力トランジスタの状態変化による関連ノイズなので、他のマルチビット遷移７３０を防止することが要求される。
【００４９】
位相比較器５４０からの次のカウント信号が減少信号と仮定すれば、コインカウンタはその減少を吸収して７３２行で０１状態を有する。減少信号がその次に入力されれば、コインコードは再びその減少を吸収して７３４行で００状態を有する。しかし、位相比較器５４０からの次のカウント信号がアップカウント信号であれば、その増加はコインコードによって反映され、７３６行に示したように０１状態になる。追加的な増加は再びコインコードによって吸収され、７３８行に示したように１１状態になる。しかし、この点で、コインコードは上位バウンダリに到達する。すぐ続く増加はキャッシュコードによって吸収されるだろう。
【００５０】
しかし、続けるカウント信号がダウンカウントであれば、コインコードはその増加を吸収して７４０行に表示されたように０１状態を有する。３３１０と３４１０との間の循環はキャッシュコードでの遷移よりはむしろコインコードでの遷移に吸収される。これは図４に示した対応する背景技術ＤＡＣが受ける繰り返しマルチビット遷移を除去する。
【００５１】
図１９は３４１０と３２１０との間の循環（ジッタにより生じる）がどのようにコインコードによって吸収されるかを示す図である。図１９は図１８の様相をより詳細に表現している。図１９で、Ｘ軸は時間に対応し、Ｙ軸はコインコードによって表現される数の大きさに対応する。７４２行は３２１０に対応するコインコード状態００を有する。７４４行は３３１０に対応するコインコード状態０１を有する。７４６行は３４１０に対応するコインコード状態１１を有する。時間増加ｔ７３１，ｔ７３２．．．ｔ７４０は７３１，７３２，７３４．．．７４０行に表示された状態に各々対応する。図１９を参照すると、コインコードによって循環が完全に吸収されることが分かる。
【００５２】
図２０は本発明の実施形態によるフローチャート８００である。手順は８０２ブロックからスタートして決定ブロック８０４に進行する。決定ブロック８０４では、位相比較器５４０からのカウントパルスがアップカウントまたはダウンカウントであるか否かが決められる。アップカウントが入力されれば、手順は８０４ブロックから８０６に進行する。８０６ブロックでは、コインコードがいっぱい満たされるか否か（すなわち、コインコードの状態が上位バウンダリにあるか否か）が判別される。いっぱい満たされれば、８１０ブロックに進行して増加がキャッシュカウンタによって吸収される。すなわち、キャッシュカウンタが増加する。８１０ブロックから８１２ブロックに進行してコインコードとキャッシュコードの合計がエスカレータコードの値を表現する。
【００５３】
８０６ブロックでコインカウンタがいっぱい満たされないと判別されれば、８１４ブロックに進行してコインカウンタによって増加が吸収される。すなわち、コインカウンタが増加する。８１４ブロックから８１２ブロックに進行してコインコードとキャッシュコードが加えてエスカレータコードを提供する。
【００５４】
８０４ブロックで、カウントパルスがダウンカウントに決められると、手順は８０８ブロックに進行する。８０８ブロックで、コインコードが空いているか否かが決められる。すなわち、コインカウンタが現在下位バウンダリにあるか否かが決められる。下位バウンダリにあると、８１０ブロックに進行してキャッシュコードによって減少が吸収される。すなわち、キャッシュコードの値は減少する。上述のように、手順は８１０ブロックから８１２ブロックに進行する。しかし、８０８ブロックでコインコードが空いていないと判別されれば、手順は８１４ブロックに進行してコインコードによって減少が吸収される。すなわち、コインコードは減少する。手順は８１４ブロックから８１２ブロックに進行する。
【００５５】
図２１は２ビットコインコードと７ビットキャッシュコードを有する本発明の実施形態によるエスカレータコードの例に対する状態図である。コインコードは。サーモメータコードであり得る。コインコードの上位バウンダリ状態が１１である一方、下位バウンダリ状態は００である。キャッシュコードは２進加重値コードである。図２１はどのようにエスカレータコードのコインコード部分がカウント方向に変化し、キャッシュコード部分は影響を受けないかを示す。さらに、図２１はエスカレータコードのコインコード部分とキャッシュコード部分にとられた値の他の組み合わせがどのように同一の値を表現するかを示す。
【００５６】
図２１で、各楕円形はエスカレータコードの状態を示す。“＋”の前の６ビットはキャッシュコードに対応する一方、“＋”の後の２ビットはコインコードを示す。さらに、楕円形内の下線が引かれた部分はエスカレータコードの１０進数を示す。本発明の実施形態によるＤＬＬの典型的な動作の間、ＤＬＬがロック状態に到達する時に、エスカレータコード発生器５３０はジッタノイズを調整するために二つの数字の間で循環するように設定することができる。
【００５７】
まず、ロック状態と関連してジッタノイズが９２９１と９３０１の楕円形で表示されるように、２９と３０との間で循環することで表示される状況を考慮すれば、９２９１状態で、コインコードは００状態をとり、キャッシュコードは０１１１０１状態をとる。アップカウントが入力されれば、９３０１状態に反映された３０１０に対応するコインコードによって増加が吸収される。９３０１状態で減少信号が入力されれば、コインコードによって減少が吸収され、エスカレータコードは２９１０に対応する９２９１状態に戻る。ジッタノイズによる循環はキャッシュコードに影響を及ぼさず、９２９１と９３０１状態の間に生じる。すなわち、この状態各々のキャッシュコードはコインコードによって循環が吸収されるので同一である。
【００５８】
エスカレータコードが９２９１状態にある間減少信号が入力されれば、コインコードが現在下位バウンダリ００にあるので、キャッシュコードによって減少が吸収される。それによって、９２９１状態からの減少に従ってエスカレータコードは９２８状態を有する。９２８状態でコインコードは００であり、キャッシュコードは０１１１００である。増加信号が入力されれば、００状態にあるので、コインコードによって増加が吸収される。それによって、エスカレータコードは２９１０に対応する９２９２状態に遷移する。９２９２状態のキャッシュコードは９２８状態と同一であるが、コインコードは０１に変化する。エスカレータコードが９２９２状態で減少信号が入力されれば、減少はコインコード０１によって吸収され、その理由は、コインコードが下位バウンダリ００にないためである。したがって、エスカレータコードは９２９２状態から９２８状態に遷移する。９２９１と９２９２状態の両方は２９１０を示し、これはコインコードとキャッシュコードの異なる組み合わせによって達成されることが分かる。
【００５９】
ＤＬＬのロック状態と関連したジッタノイズが９３１と９３０２の楕円形で表示されたように、３１と３０との間で循環することで表示される状況を考慮すれば、９３１状態で、コインコードは０１であり、キャッシュコードは０１１１１０である。エスカレータコードが９３１状態にある間減少信号が入力されれば、９３１状態でコインコード０１が下位バウンダリ００にないので、９３０２状態に遷移する。すなわち、コインコードは減少を吸収する。９３１と９３０２状態を見ると、キャッシュコードは同一である一方、コインコードは異なる。また、９３１状態から９３０２状態への遷移は３１１０から３０１０への遷移を反映する。９３０１と９３０２状態の両方は３０１０を表現し、これはコインコードとキャッシュコードの異なる組み合わせによって達成される。
【００６０】
９３０２状態で減少信号が入力されれば、エスカレータコードは９２９１状態に遷移する。このような遷移はキャッシュコードによって吸収される。なぜなら、９３０２状態で、コインコード００は下位バウンダリにあるためである。エスカレータコードが９３０２状態にある間増加信号が入力されれば、増加はコインコードによって吸収される。なぜなら、９３０２状態で、コインコード００は上位バウンダリにないためである。したがって、９３０２状態での増加はエスカレータコードが９３１状態に遷移するようにする。９３０２と９３１状態間の循環はキャッシュコードではなく、コインコードによって吸収される。
【００６１】
３１１０に対応する９３１状態で、コインコード０１は上位バウンダリ１１にない。９３１状態で増加信号が入力されれば、コインコードによって増加が吸収され、エスカレータコードは９３２１状態（３２１０に対応する）に遷移する。９３１と９３２１状態を見ると、キャッシュコードは同一である一方、コインコードは異なる。９３２１状態で、コインコード１１は上位バウンダリにある。９３２１状態で減少信号が入力されれば、コインコードによって減少が吸収されるので、エスカレータコードは９３１状態に遷移する。
【００６２】
９３２１状態で、増加信号が入力されれば、増加はコインコード１１によって吸収されない。なぜなら、コインコードが上位バウンダリにあるためである。したがって、増加はキャッシュコードによって吸収され、９３３１状態への遷移に反映されている。９３２１と９３３１状態を見ると、コインコードは同一である一方、キャッシュコードは異なる。
【００６３】
ＤＬＬのロック状態と関連したジッタノイズが９３４と９３３１の楕円形で表示されたように、３４と３３との間で循環することで表示される状況を考慮すれば、エスカレータコードが９３３１状態にある間増加信号が入力されれば、エスカレータコードは９３４状態に遷移する。９３３１状態で、コインコード１１は上位バウンダリにあるので、コインコードは増加を吸収することができない。代わりに、増加はキャッシュコードによって吸収される。９３３１と９３４状態を見ると、キャッシュコードは異なる一方、コインコードは同一である。また、９３３１状態から９３４状態への遷移はキャッシュコードでマルチビット遷移である。
【００６４】
９３２１と９３２２状態はキャッシュコードとコインコードの異なる組み合わせを使用するが、両方とも３２１０の値を示す。また、３３１０と３２１０との間の循環は９３３１と９３２２状態の間の循環に対応する。ここで、差はコインコードによって吸収される。すなわち、コインカウンタのみが９３３１と９３２２状態の間で循環する。
【００６５】
エスカレータコードが９３３１状態にある間増加信号が入力あれれば、エスカレータコードは９３４状態に遷移する。９３３１状態で、コインコード１１は上位バウンダリにあるので、コインコードで増加を吸収することができない。代わりに、キャッシュコードによって増加が吸収される。９３３１と９３４状態を見ると、キャッシュコードは異なり、コインコードは同一である。また、９３３１状態から９３４状態への遷移はキャッシュコードでマルチビット遷移である。
【００６６】
９３４状態（３４１０状態に対応する）で減少信号が入力されれば、減少信号は下位バウンダリ００ではないコインコード１１によって吸収される。したがって、エスカレータコードは減少信号に応答して９３４状態から９３３１状態ではなく、９３３２状態（３３１０を示す）に遷移する。９３４と９３３２状態を見ると、キャッシュコードは同一である一方、コインコードは異なる。９３３２状態で増加信号が入力されれば、増加はコインコード１０によって吸収される。なぜなら、コインコードは上位バウンダリ１１にないためである。したがって、９３３２状態で入力された増加はエスカレータコードが９３３２と９３４状態の間で循環するようにする。９３３２と９３４状態間の遷移の間、キャッシュコードではなく、コインコードによって変化が吸収される。
【００６７】
図２１は循環がスタートすると、キャッシュコードのマルチビット遷移が回避されることを示す。そのような循環誘発マルチビット遷移は背景技術によるＤＬＬ構造で回避することができない。
【００６８】
図２２は本発明の実施形態による遅延制御回路５１６の実施形態の回路図である。エスカレータコード発生器５３０はキャッシュカウンタ７２０内にコインカウンタ７１０を含むことで図示されている。エスカレータコードＤＡＣ５２０はコインカウンタに対応するブロック１２００内に二つの等加重値トランジスタを含み、キャッシュカウンタに対応する変換ブロック１１００内に８個の２進加重値トランジスタを含むことで図示されている。トランジスタＳＷＳ０，ＳＷＳ１はコインコードのビットＳ０，Ｓ１に対応する。トランジスタＳＷ０〜ＳＷＢ７はキャッシュカウンタのビットＢ０〜Ｂ７に対応する。この例において、キャッシュカウンタは図示及び説明の便宜上８ビットに制限される。キャッシュコード及びコインコードビットの適切な数は本発明の実施形態が適用される環境に依存する。
【００６９】
背景技術のように、２進コード変換器１１００の加重値を与えることは各々のトランジスタの幅と長さを変更することによって達成することができる。図２２の例示的な回路に含まれたエスカレータコードにおいて、エスカレータコードの以前の例のように、Ｓ０，Ｓ１及びＢ０ビットは全部同一の値（例えば、１）を示す。したがって、トランジスタＳＷＳ０，ＳＷＳ１，ＳＷＳＢ０の縦横比Ｗ／Ｌは同一である。しかし、トランジスタＳＷＢ１〜ＳＷＢ７の縦横比は２進加重値に従う。例えば、トランジスタＳＷＢ０の縦横比がＷ／Ｌであれば、ＳＷＢ１＝２Ｗ／Ｌ、ＳＷＢ５＝３２Ｗ／Ｌ、ＳＷＢ６＝６４Ｗ／Ｌなどとなる。エスカレータコードＤＡＣ（ＥＣ−ＤＡＣ）５２０はまた背景技術のバッファ３２０と類似な形態のバッファ１３００を含む。動作において、各トランジスタによって引かれた総電流はトランジスタＭＰ０と抵抗器Ｒを通じてバッファ１３００により供給される。十分に同一の電流が遅延調整信号ＤＬＹＡＤＪとしてトランジスタＭＰ１を通じてバッファ１３００によって出力される。
【００７０】
図２３及び図２４は本発明の実施形態によるエスカレータコード発生器（ＥＣ−ＧＥＮ）５３０の例示的な回路図である。コインカウンタ７１０はロジック装置２２２で実現される一方、キャッシュコードは複数の直列連結されたロジック装置ＵＣ０〜ＵＣ７で実現される。図２３及び図２４の例はキャッシュコード部分がロジック装置ＵＣ０〜ＵＣ７に対応して８ビットＢ０〜Ｂ７を有する場合である。
【００７１】
図２５を参照すると、コインカウンタロジック装置２２２がさらに詳細に図示されている。コインカウンタロジック装置２２２はリセット信号ＲＥＳＥＴによって初期化され、カウントアップ信号ＵＰとカウントダウン信号ＤＮに応答してコインコード（Ｓ［ｉ：０］）（この実施形態において、ｉ＝０，１）を発生する。この実施形態において、コインコードは均一の加重値数体系で表現される２ビットサーモメータコードである。コインコードＳＩＳ０は次の段に配列されたキャッシュコードカウンタ７２０に伝達される。コインコードカウンタ２２２はＮＡＮＤゲートＧ１０，Ｇ１２、ＰＭＯＳトランジスタＭＰ１０，ＭＰ１２，ＭＰ１４，ＭＰ１８，ＭＰ２０、ＮＭＯＳトランジスタＭＮ１０，ＭＮ１２，ＭＮ１４，ＭＮ１６，ＭＮ１８，ＭＮ２０，ＭＮ２２，ＭＮ２４及びインバータＩＮＶ１０，ＩＮＶ１２．．．ＩＮＶ３０を含み、図２５に示したように連結されている。各一対のインバータ（ＩＮＶ１２，ＩＮＶ１４）、（ＩＮＶ１６，ＩＮＶ１８）、（ＩＮＶ２２，ＩＮＶ２４）、及び（ＩＮＶ２６，ＩＮＶ１２８）は各々ラッチを構成するように連結される。
【００７２】
以上の回路構成において、コインコード信号Ｓ０が“１”である時に、カウントアップ信号ＵＰはコインコード信号Ｓ１に伝達される。コインコード信号Ｓ１が“１”である時に、カウントアップ信号ＵＰはキャッシュコードカウンタ２２４に伝達される。詳細な説明は次の通りである。
【００７３】
リセット信号ＲＥＳＥＴがハイになる時に、ラッチＬＡＴ１，ＬＡＴ３は初期化される。これ以後、カウントアップ信号ＵＰが活性化される時に、ＰＭＯＳトランジスタＭＰ１０は反転されたカウントアップ信号ＵＰＢによってターンオンされる。この場合に、ラッチＬＡＴ１に貯蔵された値は“０”から“１”に反転される。その次に、カウントアップ信号ＵＰが非活性化される時に、ＮＭＯＳトランジスタＭＮ１４，ＭＮ１６とＰＭＯＳトランジスタＭＰ１２，ＭＰ１４はターンオンされる。結果的に、ラッチＬＡＴ１に貯蔵された値はＮＭＯＳトランジスタＭＮ１４，ＭＮ１６とＰＭＯＳトランジスタＭＰ１２，ＭＰ１４を通じてラッチＬＡＴ２に伝達される。すなわち、カウントアップ信号ＵＰが活性化されることによってコインコードＳ１Ｓ０は“０１”になる。
【００７４】
カウントアップ信号ＵＰが再び活性化される時に、ＮＡＮＤゲートＧ１２の出力信号ＵＰＢはローになり、ラッチＬＡＴ３に貯蔵された値は“０”から“１”に反転される。これはラッチＬＡＴ２の出力信号Ｓ０がハイになるためである。その次に、カウントアップ信号ＵＰが非活性化される時に、ＮＭＯＳトランジスタＭＮ２２，ＭＮ２４とＰＭＯＳトランジスタＭＰ１８，ＭＰ２０がターンオンされる。結果的に、ラッチＬＡＴ３に貯蔵された値はＮＭＯＳトランジスタＭＮ２２，ＭＮ２４とＰＭＯＳトランジスタＭＰ１８，ＭＰ２０を通じてラッチＬＡＴ４に伝達される。すなわち、カウントアップ信号がもう一度活性化される時に、コインコードＳＩＳ０は“１１”になる。
【００７５】
コインコードＳＩＳ０が“１１”になり、カウントアップ信号が再び活性化される時に、コインコードＳＩＳ０はキャッシュコード値が変わっても維持される。これは以後詳細に説明されるだろう。結局、コインコード値が増加する間キャッシュコードは入力２進コードによって影響を受けない。
【００７６】
コインコード信号Ｓ０ｂが“１”である時に、カウントダウン信号ＤＮはキャッシュコードカウンタ２２４に伝達される。コインコード信号Ｓ１ｂが“１”である時に、カウントダウン信号ＤＮはコインコード信号Ｓ０に伝達される。これは以後詳細に説明されるだろう。
【００７７】
コインコードＳ１Ｓ０が“１１”であり、カウントダウン信号ＤＮが活性化される時に、ラッチＬＡＴ３はＮＭＯＳトランジスタＭＮ１８を通じて初期化される。カウントダウン信号ＤＮが非活性化される時に、ラッチＬＡＴ３に貯蔵された値はＮＭＯＳトランジスタＭＮ２２，ＭＮ２４とＰＭＯＳトランジスタＭＰ１８，ＭＰ２０を通じてラッチＬＡＴ４に伝達される。結果的に、コインコード信号Ｓ１は“１”から“０”に変化し、コインコード信号Ｓ０は以前の値に維持される。カウントダウン信号ＤＮがもう一度活性化する時に、ラッチＬＡＴ１はＮＭＯＳトランジスタＭＮ１０を通じて初期化される。ＮＭＯＳトランジスタＭＮ１０はインバータＩＮＶ１０の出力によって制御される。“１”の信号Ｓ１ｂがＮＡＮＤゲートＧ１０の一入力端子に伝達されるので、ＮＭＯＳトランジスタＭＮ１０はカウントダウン信号ＤＮが活性化される時にターンオンされる。カウントダウン信号ＤＮが非活性化される時に、ラッチＬＡＴ１に貯蔵された値はＮＭＯＳトランジスタＭＮ１４，ＭＮ１６とＰＭＯＳトランジスタＭＰ１２，ＭＰ１４を通じてラッチＬＡＴ２に伝達される。結果的に、コインコード信号Ｓ０は“１”から“０”に変化する。
【００７８】
コインコードＳ１Ｓ０が“００”であり、カウントダウン信号ＤＮが再び活性化する時に、コインコードＳ１Ｓ０はキャッシュコード値が変化しても、そのまま維持される。これは以後詳細に説明されるだろう。結局、コインコード値が減少する間、キャッシュコードは入力２進コードの変化に影響を受けない。
【００７９】
再び図２３及び図２４を参照すると、キャッシュコードカウンタ２２４はコインコードカウンタ２２２の出力値と位相検出器５４０からのカウントアップ及びカウントダウン信号ＵＰ，ＤＮに応答して動作する。キャッシュコードカウンタ２２４は８個の単位カウンタＵＣ０〜ＵＣ７を含み、単位カウンタはリセット信号ＲＥＳＴＥによって初期化され、８ビットカウンタを構成する。偶数番目のユニットカウンタＵＣ０，ＵＣ２，ＵＣ４，ＵＣ６はカウントアップ及びカウントダウン信号ＵＰ，ＤＮに応答して動作する。奇数番目のユニットカウンタＵＣ１，ＵＣ３，ＵＣ５，ＵＣ７は反転されたカウントアップ及びカウントダウン信号ＵＰＢ，ＤＮＢに応答して動作する。キャッシュコードカウンタ２２４はカウントアップ／ダウン動作を実行し、これはキャッシュコードカウンタ２２４がコインコードカウンタ２２２の出力に影響を受けるという点を除いては２進カウンタと類似である。
【００８０】
偶数番目のカウンタＵＣ０，ＵＣ２，ＵＣ６，ＵＣ８のうちいずれか一つの詳細の回路が図２６に示されている。単位カウンタＵＣｉ（ｉ＝０，２，４，６）は５個のＮＡＮＤゲートＧ４，Ｇ１６，Ｇ１８，Ｇ２０，Ｇ２とフリップフロップＦＦ１を含み、図に示したように連結されている。単位カウンタＵＣｉはカウントアップ及びカウントダウン信号ＵＰ，ＤＮと前段の単位カウンタに貯蔵された値に応答して動作する。フリップフロップＦＦ１はインバータＩＮＶ４４，ＩＮＶ４６で構成されたラッチＬＡＴ５、伝達ゲートＴＧ１０，ＴＧ１２、ＮＭＯＳトランジスタＭＮ２６及びインバータＩＮＶ４８，ＩＮＶ５０，ＩＮＶ５２，ＩＮＶ５４で構成され、図２７に示したように連結されている。
【００８１】
リセット信号ＲＥＳＥＴが活性化される時に、フリップフロップＦＦ１のラッチＬＡＴ５はＮＭＯＳトランジスタＭＮ２６を通じて初期化される。入力信号Ｉｎ＿Ｃａｒｒｙ＿Ｕｐがハイになり、カウントアップ信号ＵＰが活性化される時に、ＮＡＮＤゲートＧ１８の出力信号Ｆｌａｇ＿Ｉｎｖはハイになる。入力信号Ｉｎ＿Ｃａｒｒｙ＿Ｕｐがハイである時に、これは前段（またはコインコードカウンタのＳ１値）に貯蔵された値が“１”であることを意味する。ハイレベルの出力信号Ｆｌａｇ＿Ｉｎｖは伝達ゲートＴＧ１０が非活性化されるようにし、伝達ゲートＴＧ１２が活性化されるようにする。ラッチＬＡＴ５は出力値Ｑｂに従って以前値を維持するか、反転する。伝達ゲートＴＧ１０が非導通状態にあるので、フリップフロップＦＦ１の出力信号Ｑ，Ｑｂは以前値に維持される。以後、カウントアップ信号ＵＰが活性化される時に、ＮＡＮＤゲートＧ１８の出力信号Ｆｌａｇ＿Ｉｎｖはローになる。これは伝達ゲートＴＧ１０が活性化されるようにし、伝達ゲートＴＧ１２が非活性化されるようにする。ラッチＬＡＴ１５に貯蔵された値は伝達ゲートＴＧ１０を通じて出力信号Ｑとして出力される。出力信号Ｑ，Ｑｂは対応するＮＡＮＤゲートＧ２０，Ｇ２２を通じて次の段の単位カウンタに伝達される。
【００８２】
例えば、出力信号Ｑがハイである時に、フリップフロップＦＦ１のラッチＬＡＴ５のラッチノードＮＤ１はハイになり、ラッチノードＮＤ２はローになる。前段から伝達された信号Ｉｎ＿Ｃａｒｒｙ＿Ｕｐ，Ｉｎ＿Ｃａｒｒｙ＿Ｄｎが各々ハイとローであれば（前段に位置した単位カウンタのすべての値が“１”であれば）、ＮＡＮＤゲートＧ１８の出力信号Ｆｌａｇ＿Ｉｎｖはカウントアップ信号ＵＰが活性化される時にハイになる。これは伝達ゲートＴＧ１２が活性化されるようにし、伝達ゲートＴＧ１０が非活性化されるようにする。ラッチノードＮＤ１は伝達ゲートＴＧ１２を通じて出力信号Ｑｂに連結される。すなわち、ラッチＬＡＴ５に貯蔵された値は伝達ゲートＴＧ１０を通じて出力信号Ｑとして出力される。すなわち、ラッチＬＡＴ５に貯蔵された値は“１”から“０”に反転される。以後、カウントアップ信号ＵＰが非活性化される時に、ＮＡＮＤゲートＧ１８の出力信号Ｆｌａｇ＿Ｉｎｖはローになり、ラッチＬＡＴ５に貯蔵された値は伝達ゲートＴＧ１０を通じて出力信号Ｑとして出力される。単位カウンタＵＣｉの出力信号Ｑ，Ｑｂは対応するＮＡＮＤゲートＧ２０，Ｇ２２を通じて次の段の単位カウンタに伝達される。
【００８３】
一方、入力信号Ｉｎ＿Ｃａｒｒｙ＿Ｄｎがハイであり、カウントダウン信号ＤＮが活性化される時に、ＮＡＮＤゲートＧ１８の出力信号Ｆｌａｇ＿Ｉｎｖはハイになる。これは伝達ゲートＴＧ１０が非活性化されるようにし、伝達ゲートＴＧ１２が活性化されるようにする。ラッチＬＡＴ５は出力値Ｑｂに従って以前値に維持されるか、反転される。伝達ゲートＴＧ１０が非活性化状態にあるので、フリップフロップＦＦ１の出力信号Ｑ，Ｑｂは以前値に維持される。以後、カウントダウン信号ＤＮが非活性化される時に、ＮＡＮＤゲートＧ１８の出力信号Ｆｌａｇ＿Ｉｎｖはローになる。これは伝達ゲートＴＧ１０が活性化されるようにし、伝達ゲートＴＧ１２が非活性化されるようにする。ラッチＬＡＴ５に貯蔵された値は伝達ゲートＴＧ１０を通じて出力信号Ｑとして出力される。出力信号Ｑ，ＱｂはＮＡＮＤゲートＧ２０，Ｇ２２を通じて次の段の単位カウンタに伝達される。
【００８４】
例えば、出力信号Ｑがハイである時に、フリップフロップＦＦ１のラッチＬＡＴ５のラッチノードＮＤ１はハイになり、ラッチノードＮＤ２はローになる。前段から伝達された信号Ｉｎ＿Ｃａｒｒｙ＿Ｕｐ，Ｉｎ＿Ｃａｒｒｙ−Ｄｎが各々ロー及びハイであれば、（前段に位置した単位カウンタのすべての値が“０”であれば）、ＮＡＮＤゲートＧ１８の出力信号Ｆｌａｇ＿ＩｎｖはカウントダウンＤＮが活性化される時にハイになる。これは伝達ゲートＴＧ１２が活性化されるようにし、伝達ゲートＴＧ１０が非活性化されるようにする。ラッチノードＮＤ１は伝達ゲートＴＧ１２を通じて出力信号Ｑｂに連結される。すなわち、ラッチＬＡＴ５に貯蔵された値は“１”から“０”に反転される。以後、カウントアップ信号ＵＰが非活性化された時に、ＮＡＮＤゲートＧ１８の出力信号Ｆｌａｇ＿Ｉｎｖはローになり、ラッチＬＡＴ５に貯蔵された値は伝達ゲートＴＧ１０を通じて出力信号Ｑｂとして出力される。単位カウンタＵＣｉの出力信号Ｑ，Ｑｂは対応するＮＡＮＤゲートＧ２０，Ｇ２２を通じて次の段の単位カウンタに伝達される。
【００８５】
奇数番目のカウンタＵＣ１，ＵＣ３，ＵＣ５，ＵＣ７のうちいずれか一つの詳細回路が図２８に示されている。単位カウンタＵＣｉ（ｉ＝１，３，５，７）は５個のＮＯＲゲートＧ２４，Ｇ２６，Ｇ２８，Ｇ３０，Ｇ３２とフリップフロップＦＦ２を含み、図に示したように連結されている。単位カウンタＵＣｉは反転されたカウントアップ及びカウントダウン信号ＵＰＢ，ＤＮＢと前段の単位カウンタに貯蔵された値に応答して動作する。フリップフロップＦＦ２はインバータＩＮＶ５６，ＩＮＶ５８で構成されたラッチＬＡＴ６、伝達ゲートＴＧ１４，ＴＧ１６、ＮＭＯＳトランジスタＮ２８、及びインバータＩＮＶ６０，ＩＮＶ６４，ＩＮＶ６６で構成され、図２９に示したように連結されている。
【００８６】
リセット信号ＲＥＳＥＴが活性化される時に、フリップフロップＦＦ２のラッチＬＡＴ６はＮＭＯＳトランジスタＭＮ２８を通じて初期化される。入力信号Ｉｎ＿Ｃａｒｒｙ＿Ｕｐがローになり、カウントアップ信号ＵＰが活性化される時に、ＮＯＲゲートＧ２８の出力信号Ｆｌａｇ＿Ｉｎｖｂはローになる。これは伝達ゲートＴＧ１４が非活性化されるようになり、伝達ゲートＴＧ１６が活性化されるようにする。ラッチＬＡＴ６は出力値Ｑｂに従って以前値を維持するか、反転する。伝達ゲートＴＧ１４が非導通状態にあるので、フリップフロップＦＦ２の出力信号Ｑ，Ｑｂは以前値に維持される。以後、カウントアップ信号ＵＰが非活性化される時に、ＮＯＲゲートＧ２８の出力信号Ｆｌａｇ＿Ｉｎｖｂはハイになる。これは伝達ゲートＴＧ１４が活性化されるようにし、伝達ゲートＴＧ１６が非活性化されるようにする。ラッチＬＡＴ６に貯蔵された値は伝達ゲートＴＧ１４を通じて出力信号Ｑとして出力される。出力信号Ｑ，Ｑｂは対応するＮＯＲゲートＧ３０，Ｇ３２を通じて次の段の単位カウンタに伝達される。
【００８７】
例えば、出力信号Ｑがハイである時に、フリップフロップＦＦ２のラッチＬＡＴ６のラッチノードＮＤ３はハイになり、ラッチノードＮＤ４はローになる。前段から伝達された信号Ｉｎ＿Ｃａｒｒｙ＿Ｕｐ，Ｉｎ＿Ｃａｒｒｙ＿Ｄｎが各々ローとハイであれば（前段に位置した単位カウンタのすべての値が“１”であれば）、ＮＯＲゲートＧ２８の出力信号Ｆｌａｇ＿Ｉｎｖｂはカウントアップ信号ＵＰが活性化される時にローになる。これは伝達ゲートＴＧ１６ｇ活性化されるようにし、伝達ゲートＴＧ１４を非活性化されるようにする。ラッチノードＮＤ３は伝達ゲートＴＧ１６を通じて出力信号Ｑｂに連結される。すなわち、ラッチＬＡＴ６に貯蔵された値は“１”から“０”に反転される。以後、カウントアップ信号ＵＰが非活性化される時に、ＮＯＲゲートＧ２８の出力信号Ｆｌａｇ＿Ｉｎｖｂはハイになり、ラッチＬＡＴ６に貯蔵された値は伝達ゲートＴＧ１４を通じて出力信号Ｑとして出力される。単位カウンタＵＣｉの出力信号Ｑ，Ｑｂは対応するＮＯＲゲートＧ３０，Ｇ３２を通じて次の段の単位カウンタに伝達される。
【００８８】
一方、入力信号Ｉｎ＿Ｃａｒｒｙ＿Ｄｎがローであり、カウントダウン信号ＤＮが活性化される時に、ＮＯＲゲートＧ２８の出力信号Ｆｌａｇ＿Ｉｎｖｂはハイになる。これは伝達ゲートＴＧ１４が非活性化されるようにし、伝達ゲートＴＧ１６が活性化されるようにする。ラッチＬＡＴ６は出力値Ｑｂに従って以前値に維持されるか、反転される。伝達ゲートＴＧ１４が非活性化状態にあるので、フリップフロップＦＦ２の出力信号Ｑ，Ｑｂは以前値に維持される。以後、カウントダウン信号ＤＮが非活性化される時に、ＮＯＲゲートＧ２８の出力信号Ｆｌａｇ＿Ｉｎｖｂはハイになる。これは伝達ゲートＴＧ１４が活性化されるようにし、伝達ゲートＴＧ１６が非活性化されるようにする。ラッチＬＡＴ６に貯蔵された値は伝達ゲートＴＧ１４を通じて出力信号Ｑとして出力される。出力信号Ｑ，ＱｂはＮＯＲゲートＧ３０，Ｇ３２を通じて次の段の単位カウンタに伝達される。
【００８９】
例えば、出力信号Ｑがハイである時に、フリップフロップＦＦ２のラッチＬＡＴ６のラッチノードＮＤ３はハイになり、ラッチノードＮＤ４はローになる。前段から伝達された信号Ｉｎ＿Ｃａｒｒｙ＿Ｕｐ，Ｉｎ＿Ｃａｒｒｙ＿Ｄｎが各々ハイ及びローであれば、（前段に位置した単位カウンタのすべての値が“０”であれば）、ＮＯＲゲートＧ２８の出力信号Ｆｌａｇ＿Ｉｎｖｂはカウントダウン信号ＤＮが活性化される時にローになる。これは伝達ゲートＴＧ１６が活性化されるようにし、伝達ゲートＴＧ１４が非活性化されるようにする。ラッチノードＮＤ３は伝達ゲートＴＧ１６を通じて出力信号Ｑｂに連結される。すなわち、ラッチＬＡＴ６に貯蔵された値は“１”から“０”に反転される。以後、カウントダウン信号ＤＮが非活性化される時に、ＮＯＲゲートＧ２８の出力信号Ｆｌａｇ＿Ｉｎｖｂはハイになり、ラッチＬＡＴ６に貯蔵された値は伝達ゲートＴＧ１４を通じて出力信号Ｑとして出力される。単位カウンタＵＣｉの出力信号Ｑ，Ｑｂは対応するＮＯＲゲートＧ３０，Ｇ３２を通じて次の段の単位カウンタに伝達される。
【００９０】
図３０は本発明の実施形態によるメモリ装置、例えば、同期型ＤＲＡＭ（ＳＲＡＭ）の概略的なブロック図である。ＳＤＲＡＭ１８００は本発明の実施形態によるＤＬＬ１８０２を含む。ＤＬＬ１８０２は本発明の実施形態によるＥＣ−ＤＡＣ１８０４を含む。
【００９１】
図３１は本発明の実施形態によるメモリシステム１８０６の概略的なブロック図である。システム１８０６はよく知られたメモリコントローラ１８０８と本発明の実施形態による複数のＳＤＲＡＭ１８００を含む。図において、メモリコントローラと複数のＳＤＲＡＭ１８００は各々システムクロックＲＥＦＣＬＫが入力される。
【００９２】
コインコードの適切な大きさは予想されるジッタの振幅スイングを決めることによって選択することができる。これは背景技術図３の範囲２２０に対応する。コインコードはその範囲２２０を受け入れるように選択することができる。これはジッタを吸収するためのキャッシュコードに依存する必要がなく、ジッタ２１０によって生じる循環を吸収するのに十分に大きいキャッシュコードに提供することによって達成することができる。すなわち、キャッシュコードのそのような設計に従って、循環により生じるマルチビット遷移が提供される。図２１に反映したように、ＤＬＬロック状態で生じる循環はキャッシュコード内で１ビット遷移として取り扱うことができる。
【００９３】
コインコードとキャッシュコードのような用語の起源は貨幣の一番一般的な二つの形態、すなわち銅銭と紙の貨幣にある。銅銭が技術的に貨幣として思われても、多くの人はキャッシュを参照する時に、紙の金のみを暗示する。一般的に、人は少量のコインと多量のキャッシュを所持している。コインコードとキャッシュコードのような用語がこのような大小２分によって生じる。
【００９４】
本発明は思想と必須的な特徴から逸脱せずに、他の形態で実施することができる。開示された実施形態は本発明を制限しない例と思われるだろう。本発明の範囲は特許請求の範囲の記載によって判断されるだろう。特許請求の範囲の意味及び等価内で生じるすべての変化は発明の範囲内に含まれるだろう。
【００９５】
【発明の効果】
以上のように本発明によれば、集積回路上の表面積を減らすことができ、かつ出力に生じるノイズを減らすことができる。
【図面の簡単な説明】
【図１】背景技術による遅延同期ループ（ＤＬＬ）の概略的なブロック図。
【図２】背景技術による図１のＤＬＬの動作を示す一連の波形を示す図。
【図３】背景技術による図１のＤＬＬによるロック状態に進行して安定することを示す図。
【図４】背景技術による図３に示したロック条件に対応する例示的な２進コード値を示すテーブル。
【図５】背景技術による２進コードＤＡＣのすべての出力トランジスタがターンオンまたはターンオフされる理論的な状況の電流を示す図。
【図６】図５の理論的な電流に対応する背景技術による実質的な電流を示す図。
【図７】背景技術による２進加重値ＤＡＣ３００のトランジスタレベル図。
【図８】ハイブリットコードのための０１０から１９１０までの進行によるビット値を示すテーブル。
【図９】図８のハイブリットコードに対応する背景技術によるハイブリットサーモメータ／バイナリコード発生器の概略的なブロック図。
【図１０】図８のハイブリットコードに対応する背景技術によるハイブリットサーモメータ／バイナリコード基盤ＤＡＣの概略的なブロック図。
【図１１】本発明の実施形態による遅延同期ループ（ＤＬＬ）の概略的なブロック図。
【図１２】本発明の実施形態によるエスカレータコードの例を示すテーブル。
【図１３】本発明の実施形態によるエスカレータコードの例を示すテーブル。
【図１４】本発明の実施形態によるエスカレータコードの他の例を示す図面。
【図１５】本発明の実施形態によるエスカレータコード発生器の概略的なブロック図。
【図１６】図１５のコインカウンタに対応する状態図。
【図１７】図１５のキャッシュカウンタに対応する状態図。
【図１８】本発明の実施形態による例示的なエスカレータコードのビット値の変化を示すテーブル。
【図１９】図１８の循環をより詳細に示すテーブル。
【図２０】本発明の実施形態による動作のフローチャート。
【図２１】本発明の実施形態による例示的なエスカレータコードのビット値の変化を示す状態図。
【図２２】本発明の実施形態によるＤＡＣの例示的な回路図。
【図２３】本発明の実施形態によるエスカレータコード発生器の例示的な回路図。
【図２４】本発明の実施形態によるエスカレータコード発生器の例示的な回路図。
【図２５】本発明の実施形態によるコインカウンタの例示的な回路図。
【図２６】図２３及び図２４の偶数番目のロジックユニットの例示的な回路図。
【図２７】図２６のフリップフロップユニットの例示的な回路図。
【図２８】図２３及び図２４の奇数番目のロジックユニットの例示的な回路図。
【図２９】図２８のフリップフロップユニットの例示的な回路図。
【図３０】本発明の実施形態によるメモリ装置の概略的なブロック図。
【図３１】本発明の実施形態によるメモリシステムの概略的なブロック図。
【符号の説明】
５００　　遅延同期ループ（ＤＬＬ）回路
５１１，５１２，５１３，５１４　　遅延ユニット
５１０　　可変遅延ライン
５４０　　位相検出器／比較器
５１６　　遅延制御回路
５３０　　エスカレータコード発生器
５２０　　エスカレータコードデジタル−アナログ変換器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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