(57)【要約】【課題】高耐圧を確保しつつオン抵抗の大幅な低減を図れる半導体電力素子を提供する。【解決手段】ｐ＋形ソース領域４とｎ＋形ドレイン領域１との間にｎ−形ドリフト領域２が形成されたＳｉＣ基板１Ａを備える。また、ソース電極に対して高電位側となるような電圧が印加されるゲート電極１２およびｐ＋形ソース領域４に対応する部位に設けられ上記電圧が印加されたときにｐ＋形ソース領域４から供給された電子を放出させる多数のカーボンナノチューブ１３ａからなる電子放出部１３を有する電子源１０と、電子放出部１３の周囲が真空領域１５となるようにＳｉＣ基板１Ａへ固着されるガラス製のキャップ２０と、ｎ−形ドリフト領域２にｎ＋形ドリフトコンタクト領域９を介して電気的に接続され電子放出部１３から真空領域１５へ放出された電子を収集するコレクタ電極２２とを備える。【選択図】      図１
2004241366.tif 000002
【特許請求の範囲】
【請求項１】
厚み方向の一表面側にｐ形のソース領域が形成されるとともに他表面側にｎ形のドレイン領域が形成されソース領域とドレイン領域との間にｎ形のドリフト領域が形成されたＳｉよりバンドギャップエネルギの大きい半導体材料からなる半導体基板と、ソース領域に接続されたソース電極と、ドレイン領域に接続されたドレイン電極と、ソース電極に対して高電位側となるような電圧が印加されるゲート電極および前記半導体基板の前記一表面側においてソース領域に対応する部位に設けられ前記電圧が印加されたときにソース領域から供給された電子を放出させる電子放出部を有する電子源と、電子放出部の周囲が真空領域となるように前記半導体基板の前記一表面側へ固着されるキャップと、ドリフト領域に電気的に接続され電子放出部から真空領域へ放出された電子を収集するコレクタ電極とを備えてなることを特徴とする半導体電力素子。
【請求項２】
前記電子源は、前記半導体基板の前記一表面側に形成され前記ソース領域に対応する部位に開口窓が開孔された絶縁膜を備え、前記電子放出部が前記開口窓内に配置され、前記ゲート電極が前記絶縁膜の表面における前記開口窓の周部に形成されてなることを特徴とする請求項１記載の半導体電力素子。
【請求項３】
前記コレクタ電極は、前記キャップにおける前記電子放出部との対向面に被着された導電性膜からなることを特徴とする請求項１または請求項２記載の半導体電力素子。
【請求項４】
前記コレクタ電極が前記ゲート電極の側方に設けられ、前記半導体基板の前記一表面側において前記ゲート電極と前記コレクタ電極との間に前記電子放出部から放出された電子を収束させる収束電極が設けられてなることを特徴とする請求項１または請求項２記載の半導体電力素子。
【請求項５】
前記電子源は、前記電子放出部の先端位置を前記厚み方向において前記ゲート電極の位置と揃えてなることを特徴とする請求項１ないし請求項４のいずれかに記載の半導体電力素子。
【請求項６】
前記電子放出部は、カーボンナノチューブからなることを特徴とする請求項１ないし請求項５のいずれかに記載の半導体電力素子。
【請求項７】
前記電子放出部は、先端が尖った錘状に形成されてなることを特徴とする請求項１ないし請求項５のいずれかに記載の半導体電力素子。
【請求項８】
前記電子放出部は、ナノワイヤからなることを特徴とする請求項１ないし請求項５のいずれかに記載の半導体電力素子。
【請求項９】
前記電子源は、前記ソース領域に対して前記電子放出部を複数備えてなることを特徴とする請求項１ないし請求項８のいずれかに記載の半導体電力素子。
【請求項１０】
前記半導体基板は、前記一表面側における前記ソース領域の近傍に前記ドリフト領域と前記コレクタ電極とを電気的に接続する前記ドリフト領域よりも高濃度のｎ形のドリフトコンタクト領域が形成され、ドリフトコンタクト領域における前記ソース領域側とは反対側でドリフトコンタクト領域を囲むｐ形の表面電界緩和領域が形成されてなることを特徴とする請求項１ないし請求項９のいずれかに記載の半導体電力素子。
【請求項１１】
前記半導体基板は、前記一表面側に前記ドリフト領域と前記コレクタ電極とを電気的に接続する前記ドリフト領域よりも高濃度のｎ形のドリフトコンタクト領域が形成され、前記ゲート電極は、前記半導体基板における前記ソース領域とドリフトコンタクト領域との間の領域の上方まで延設されてなることを特徴とする請求項２記載の半導体電力素子。
【請求項１２】
前記半導体基板は、前記一表面側に前記ドリフト領域と前記コレクタ電極とを電気的に接続する前記ドリフト領域よりも高濃度のｎ形のドリフトコンタクト領域が形成され、前記ソース領域とドリフトコンタクト領域との間に前記ソース領域よりも低濃度の表面電界緩和領域が形成されてなることを特徴とする請求項１ないし請求項９のいずれかに記載の半導体電力素子。
【請求項１３】
前記表面電界緩和領域は、前記ソース領域側から前記ドリフトコンタクト領域側に向かって濃度が低くなるような濃度勾配を有することを特徴とする請求項１２記載の半導体電力素子。
【請求項１４】
前記半導体基板は、前記一表面側に前記ドリフト領域と前記コレクタ電極とを電気的に接続する前記ドリフト領域よりも高濃度のｎ形のドリフトコンタクト領域が形成され、且つ、前記ソース領域およびドリフトコンタクト領域の平面形状がそれぞれ櫛形状であって前記ソース領域の隣り合う櫛歯部間それぞれにドリフトコンタクト領域の各櫛歯部を位置させてあり、前記電子源は、前記ソース領域の各櫛歯部ごとに前記電子放出部を複数備え、前記ソース領域の各櫛歯部ごとに櫛歯部の延長方向に沿って前記電子放出部が配列されてなることを特徴とする請求項１ないし請求項８のいずれかに記載の半導体電力素子。
【請求項１５】
前記電子源は、前記半導体基板の前記一表面からの前記電子放出部の突出寸法が前記ゲート電極と前記半導体基板の前記一表面との間の距離よりも大きく設定されてなることを特徴とする請求項２記載の半導体電力素子。
【請求項１６】
前記電子源は、前記半導体基板の前記一表面側において前記厚み方向に絶縁層を挟んで配置され且つ互いに電気的に接続された複数のゲート層により前記ゲート電極が構成され、各ゲート層は、前記電子放出部に対応する部位にそれぞれゲート窓が開孔され且つ前記半導体基板の前記一表面から離れたゲート層ほどゲート窓が大きいことを特徴とする請求項２記載の半導体電力素子。
【請求項１７】
厚み方向の一表面側にｐ形のウェル領域が形成されるとともにウェル領域内の前記一表面側にｎ形のソース領域が形成され且つ前記厚み方向の他表面側にｎ形のドレイン領域が形成されウェル領域とドレイン領域との間にｎ形のドリフト領域が形成されたＳｉよりバンドギャップエネルギの大きい半導体材料からなる半導体基板と、ソース領域に接続されたソース電極と、ドレイン領域に接続されたドレイン電極と、前記半導体基板の前記一表面において少なくともウェル領域とドリフト領域とに跨って形成された絶縁膜と、絶縁膜直下でソース領域とドリフト領域との間に形成された真空領域と、絶縁膜に積層されソース電極に対して高電位側となるような電圧が印加されるゲート電極および真空領域に臨みソース領域から供給された電子を真空領域へ放出させる電子放出部を有する電子源とを備えてなることを特徴とする半導体電力素子。
【請求項１８】
前記電子源は、前記電子放出部が前記ソース領域から前記真空領域側へ突出していることを特徴とする請求項１７記載の半導体電力素子。
【請求項１９】
前記絶縁膜直下において前記ソース領域と前記電子放出部との間に前記ウェル領域の一部を介在させてなることを特徴とする請求項１８記載の半導体電力素子。
【請求項２０】
前記電子放出部は、前記ソース領域における前記真空領域側に形成されトンネル現象が起こる膜厚のトンネル絶縁膜と、前記ゲート電極に電気的に接続されトンネル絶縁膜における前記真空領域側に形成された表面電極とからなり、トンネル絶縁膜をトンネルした電子が表面電極を通して前記真空領域へ放出されることを特徴とする請求項１７記載の半導体電力素子。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、例えば、交流電力を直流電力に変換したり、ある周波数の交流電力を所望の周波数の交流電力に変換する場合などに用いる半導体電力素子に関するものである。
【０００２】
【従来の技術】
従来から、この種の半導体電力素子として、図２３に示す構成のＶＤＭＯＳＦＥＴが知られている（例えば、非特許文献１）。
【０００３】
図２３に示す構成のＶＤＭＯＳＦＥＴは、単結晶のｎ＋形シリコン基板５１上にｎ−形シリコンエピタキシャル層５２が形成され、ｎ−形シリコンエピタキシャル層５２内の主表面側にｐ＋形ウェル領域５３が形成され、ｐ＋形ウェル領域５３内の主表面側にｎ＋形ソース領域５４が形成されている。このＶＤＭＯＳＦＥＴでは、ｎ＋形シリコン基板５１がｎ＋形ドレイン領域を構成するとともに、ｎ−形シリコンエピタキシャル層５２がｎ−形ドリフト領域を構成しており、ｎ−形ドリフト領域５２の主表面側に、ｎ−形ドリフト領域５２とｐ＋形ウェル領域５３とｎ＋形ソース領域５４とに跨ってゲート酸化膜５５が形成され、ゲート酸化膜５５上にゲート電極５６が積層されている。また、ｎ＋形ソース領域５４にはソース電極５７が接続され、ｎ＋形ドレイン領域５１にはドレイン電極５８が接続されている。なお、ｐ＋形ウェル領域５３とｎ＋形ソース領域５４とは、いわゆる二重拡散技術を利用して形成されている。
【０００４】
上述のＶＤＭＯＳＦＥＴは、ゲート電極５６とソース電極５７との間にゲート電極５６が高電位側となるような電圧を印加することにより、ｐ＋形ウェル領域５３におけるゲート酸化膜５５直下の部分にチャネルが形成されるから、電流がドレイン電極５８−ｎ＋形ドレイン領域５１−ｎ−形ドリフト領域５２−チャネル−ｎ＋形ソース領域５４−ソース電極５７の経路で流れる。ここにおいて、上述のＶＤＭＯＳＦＥＴのオン抵抗は、ドレイン電極５８・ソース電極５７間に存在する抵抗成分を合計したものであるが、ｎ−形ドリフト領域５２の抵抗成分であるドリフト抵抗Ｒｄｒｉｆｔとチャネルの抵抗成分であるチャネル抵抗ＲＣＨとが大部分を占める。したがって、電流がｎ−形ドリフト領域５２を通って縦方向（ｎ−形ドリフト領域５２の厚み方向）に流れるので、ドリフト抵抗Ｒｄｒｉｆｔを低減でき、高耐圧かつ低オン抵抗の半導体電力素子として用いることができる。
【０００５】
【非特許文献１】
山崎浩著「パワーＭＯＳＦＥＴの応用技術」日刊工業新聞社出版、１９９６年１０月１５日、ｐ．５２−５３
【０００６】
【発明が解決しようとする課題】
しかしながら、図２３に示した構成の半導体電力素子（ＶＤＭＯＳＦＥＴ）は、Ｓｉを用いたデバイスであり、Ｓｉの物性限界に直面し、低オン抵抗化の限界に直面している。なお、理論的には耐圧が５００Ｖでオン抵抗が４０ｍΩ・ｃｍ２となる。
【０００７】
ところで、ＶＤＭＯＳＦＥＴのようなＭＯＳＦＥＴ構造でのオン抵抗は上述のようにドリフト抵抗Ｒｄｒｉｆｔとチャネル抵抗ＲＣＨとが支配的であり、近年では、Ｓｉに代わる半導体材料として物性限界においてＳｉに比べてオン抵抗を理論的に２〜３桁低減することが期待されるＳｉＣ（シリコンカーバイド）が注目されている。
【０００８】
しかしながら、Ｓｉの代わりにＳｉＣを用いたとしても、耐圧が数百Ｖの高耐圧領域においてはＭＯＳＦＥＴ構造でのオン抵抗の大幅な低減が困難となっている。これは、Ｓｉの代わりにＳｉＣを用いることによりドリフト抵抗Ｒｄｒｉｆｔは大幅に低減することができるが、チャネル抵抗ＲＣＨの低減にはチャネルを移動するキャリアの移動度（チャネル移動度）の向上が必要でチャネル移動度の向上が困難となっているからである。
【０００９】
本発明は上記事由に鑑みて為されたものであり、その目的は、高耐圧を確保しつつオン抵抗の大幅な低減を図れる半導体電力素子を提供することにある。
【００１０】
【課題を解決するための手段】
請求項１の発明は、上記目的を達成するために、厚み方向の一表面側にｐ形のソース領域が形成されるとともに他表面側にｎ形のドレイン領域が形成されソース領域とドレイン領域との間にｎ形のドリフト領域が形成されたＳｉよりバンドギャップエネルギの大きい半導体材料からなる半導体基板と、ソース領域に接続されたソース電極と、ドレイン領域に接続されたドレイン電極と、ソース電極に対して高電位側となるような電圧が印加されるゲート電極および前記半導体基板の前記一表面側においてソース領域に対応する部位に設けられ前記電圧が印加されたときにソース領域から供給された電子を放出させる電子放出部を有する電子源と、電子放出部の周囲が真空領域となるように前記半導体基板の前記一表面側へ固着されるキャップと、ドリフト領域に電気的に接続され電子放出部から真空領域へ放出された電子を収集するコレクタ電極とを備えてなることを特徴とする。この請求項１の発明の構成によれば、ゲート電極とソース電極との間にゲート電極を高電位側として電圧を印加するとともに、ドレイン電極とソース電極との間にドレイン電極を高電位側として電圧を印加することにより、ソース電極−ソース領域−電子放出部−真空領域−コレクタ電極−ドリフト領域−ドレイン領域−ドレイン電極の経路で電子が流れる。したがって、この請求項１の発明の構成によれば、ドリフト領域がＳｉよりバンドギャップエネルギの大きい半導体材料により形成されているので、数百Ｖの高耐圧領域において従来のようにドリフト領域がＳｉにより形成されているＶＤＭＯＳＦＥＴからなる半導体電力素子に比べて耐圧を確保しつつドリフト抵抗を大幅に低減することができ、しかも、ソース領域からドリフト領域へ流れる電子が真空領域を通ることにより、ＶＤＭＯＳＦＥＴにおけるチャネル抵抗に相当する抵抗成分を大幅に低減することができるので、高耐圧を確保しつつオン抵抗の大幅な低減を図ることができる。
【００１１】
請求項２の発明は、請求項１の発明において、前記電子源は、前記半導体基板の前記一表面側に形成され前記ソース領域に対応する部位に開口窓が開孔された絶縁膜を備え、前記電子放出部が前記開口窓内に配置され、前記ゲート電極が前記絶縁膜の表面における前記開口窓の周部に形成されてなることを特徴とする。この請求項２の発明の構成によれば、前記電子放出部の先端と前記ゲート電極とを近づけることができるから、電子を放出させるために前記ゲート電極と前記ソース電極との間に印加する電圧の低電圧化を図ることができ、低消費電力化を図ることができる。
【００１２】
請求項３の発明は、請求項１または請求項２の発明において、前記コレクタ電極は、前記キャップにおける前記電子放出部との対向面に被着された導電性膜からなることを特徴とする。この請求項３の発明の構成によれば、前記コレクタ電極の表面積を大きくすることができ、前記電子放出部から放出された電子を効率良く収集することができるとともに前記コレクタ電極の低抵抗化を図ることができる。
【００１３】
請求項４の発明は、請求項１または請求項２の発明において、前記コレクタ電極が前記ゲート電極の側方に設けられ、前記半導体基板の前記一表面側において前記ゲート電極と前記コレクタ電極との間に前記電子放出部から放出された電子を収束させる収束電極が設けられてなることを特徴とする。この請求項４の発明の構成によれば、前記コレクタ電極を前記半導体基板の前記一表面側に形成することができ、製造プロセスの簡略化を図ることが可能となる。
【００１４】
請求項５の発明は、請求項１ないし請求項４の発明において、前記電子源は、前記電子放出部の先端位置を前記厚み方向において前記ゲート電極の位置と揃えてなることを特徴とする。この請求項５の発明の構成によれば、前記電子放出部の先端に効率良く高電界を印加することができ、低消費電力化を図ることが可能となる。
【００１５】
請求項６の発明は、請求項１ないし請求項５の発明において、前記電子放出部が、カーボンナノチューブからなることを特徴とする。この請求項６の発明の構成によれば、前記電子放出部の先端に電界集中が生じやすく、電子を放出させるために前記ゲート電極と前記ソース電極との間に印加する電圧の低電圧化を図ることができ、低消費電力化を図ることができる。
【００１６】
請求項７の発明は、請求項１ないし請求項５の発明において、前記電子放出部が、先端が尖った錘状に形成されてなることを特徴とする。この請求項７の発明の構成によれば、前記電子放出部の先端に電界集中が生じやすく、電子を放出させるために前記ゲート電極と前記ソース電極との間に印加する電圧の低電圧化を図ることができ、低消費電力化を図ることができる。また、前記電子源をいわゆるスピント（Ｓｐｉｎｄｔ）型電界放出素子と同様の製造プロセスで製造することができる。
【００１７】
請求項８の発明は、請求項１ないし請求項５の発明において、前記電子放出部が、ナノワイヤからなることを特徴とする。この請求項８の発明の構成によれば、前記電子放出部の先端に電界集中が生じやすく、電子を放出させるために前記ゲート電極と前記ソース電極との間に印加する電圧の低電圧化を図ることができ、低消費電力化を図ることができる。
【００１８】
請求項９の発明は、請求項１ないし請求項８の発明において、前記電子源は、前記ソース領域に対して前記電子放出部を複数備えてなることを特徴とする。この請求項９の発明の構成によれば、大電流化を図ることができて、ＶＤＭＯＳＦＥＴのチャネル抵抗に相当する抵抗成分のより一層の低減を図ることができるから、オン抵抗のより一層の低減を図ることができる。
【００１９】
請求項１０の発明は、請求項１ないし請求項９の発明において、前記半導体基板は、前記一表面側における前記ソース領域の近傍に前記ドリフト領域と前記コレクタ電極とを電気的に接続する前記ドリフト領域よりも高濃度のｎ形のドリフトコンタクト領域が形成され、ドリフトコンタクト領域における前記ソース領域側とは反対側でドリフトコンタクト領域を囲むｐ形の表面電界緩和領域が形成されてなることを特徴とする。この請求項１０の発明の構成によれば、ドリフトコンタクト領域における前記ソース領域側とは反対側でドリフトコンタクト領域を囲むｐ形の表面電界緩和領域が形成されていることにより、前記ソース電極から前記ドレイン電極へ電子が流れていないオフ状態において前記半導体基板における前記ソース領域とドリフトコンタクト領域との間の領域の表面電界を緩和することができ、耐圧を向上させることができる。
【００２０】
請求項１１の発明は、請求項２の発明において、前記半導体基板は、前記一表面側に前記ドリフト領域と前記コレクタ電極とを電気的に接続する前記ドリフト領域よりも高濃度のｎ形のドリフトコンタクト領域が形成され、前記ゲート電極は、前記半導体基板における前記ソース領域とドリフトコンタクト領域との間の領域の上方まで延設されてなることを特徴とする。この請求項１１の発明の構成によれば、前記ゲート電極が前記半導体基板における前記ソース領域とドリフトコンタクト領域との間の領域の上方まで延設されていることにより、前記ソース電極から前記ドレイン電極へ電子が流れていないオフ状態において前記半導体基板における前記ソース領域とドリフトコンタクト領域との間の領域の表面電界を緩和することができ、耐圧を向上させることができる。
【００２１】
請求項１２の発明は、請求項１ないし請求項９の発明において、前記半導体基板は、前記一表面側に前記ドリフト領域と前記コレクタ電極とを電気的に接続する前記ドリフト領域よりも高濃度のｎ形のドリフトコンタクト領域が形成され、前記ソース領域とドリフトコンタクト領域との間に前記ソース領域よりも低濃度の表面電界緩和領域が形成されてなることを特徴とする。この請求項１２の発明の構成によれば、前記ソース領域とドリフトコンタクト領域との間に前記ソース領域よりも低濃度の表面電界緩和領域が形成されていることにより、前記ソース電極から前記ドレイン電極へ電子が流れていないオフ状態において前記半導体基板における前記ソース領域とドリフトコンタクト領域との間の領域の表面電界を緩和することができ、耐圧を向上させることができる。
【００２２】
請求項１３の発明は、請求項１２の発明において、前記表面電界緩和領域は、前記ソース領域側から前記ドリフトコンタクト領域側に向かって濃度が低くなるような濃度勾配を有することを特徴とする。この請求項１３の発明の構成によれば、前記ソース電極から前記ドレイン電極へ電子が流れていないオフ状態において前記半導体基板における前記ソース領域とドリフトコンタクト領域との間の領域の表面電界をより緩和することができ、耐圧をより向上させることができる。
【００２３】
請求項１４の発明は、請求項１ないし請求項８の発明において、前記半導体基板は、前記一表面側に前記ドリフト領域と前記コレクタ電極とを電気的に接続する前記ドリフト領域よりも高濃度のｎ形のドリフトコンタクト領域が形成され、且つ、前記ソース領域およびドリフトコンタクト領域の平面形状がそれぞれ櫛形状であって前記ソース領域の隣り合う櫛歯部間それぞれにドリフトコンタクト領域の各櫛歯部を位置させてあり、前記電子源は、前記ソース領域の各櫛歯部ごとに前記電子放出部を複数備え、前記ソース領域の各櫛歯部ごとに櫛歯部の延長方向に沿って前記電子放出部が配列されてなることを特徴とする。この請求項１４の発明の構成によれば、前記電子源が前記電子放出部を複数備えていることにより、大電流化を図ることができて、ＶＤＭＯＳＦＥＴのチャネル抵抗に相当する抵抗成分のより一層の低減を図ることができるから、オン抵抗のより一層の低減を図ることができ、しかも、前記ソース領域およびドリフトコンタクト領域の平面形状をそれぞれ櫛形状とし前記ソース領域の隣り合う櫛歯部間それぞれにドリフトコンタクト領域の各櫛歯部を位置させてあることにより、前記ドリフト領域を流れる電子のドリフト距離が前記厚み方向におけるドリフトコンタクト領域と前記ドレイン領域との最短距離よりも長くなるのを抑制することができ、前記ドリフト領域での損失を低減することができる。
【００２４】
請求項１５の発明は、請求項２の発明において、前記電子源は、前記半導体基板の前記一表面からの前記電子放出部の突出寸法が前記ゲート電極と前記半導体基板の前記一表面との間の距離よりも大きく設定されてなることを特徴とする。この請求項１５の発明の構成によれば、前記電子放出部の先端と前記ゲート電極との間の空間における電界集中を緩和することができ、前記電子放出部の先端から前記ゲート電極へ向かって電子が流れるのを抑制することができるから、オン抵抗を低減することができる。
【００２５】
請求項１６の発明は、請求項２の発明において、前記電子源は、前記半導体基板の前記一表面側において前記厚み方向に絶縁層を挟んで配置され且つ互いに電気的に接続された複数のゲート層により前記ゲート電極が構成され、各ゲート層は、前記電子放出部に対応する部位にそれぞれゲート窓が開孔され且つ前記半導体基板の前記一表面から離れたゲート層ほどゲート窓が大きいことを特徴とする。この請求項１６の発明の構成によれば、前記電子放出部の先端と前記ゲート電極との間の空間における電界集中を緩和することができ、前記電子放出部の先端から前記ゲート電極へ向かって電子が流れるのを抑制することができるから、オン抵抗を低減することができる。
【００２６】
請求項１７の発明は、厚み方向の一表面側にｐ形のウェル領域が形成されるとともにウェル領域内の前記一表面側にｎ形のソース領域が形成され且つ前記厚み方向の他表面側にｎ形のドレイン領域が形成されウェル領域とドレイン領域との間にｎ形のドリフト領域が形成されたＳｉよりバンドギャップエネルギの大きい半導体材料からなる半導体基板と、ソース領域に接続されたソース電極と、ドレイン領域に接続されたドレイン電極と、前記半導体基板の前記一表面において少なくともウェル領域とドリフト領域とに跨って形成された絶縁膜と、絶縁膜直下でソース領域とドリフト領域との間に形成された真空領域と、絶縁膜に積層されソース電極に対して高電位側となるような電圧が印加されるゲート電極および真空領域に臨みソース領域から供給された電子を真空領域へ放出させる電子放出部を有する電子源とを備えてなることを特徴とする。この請求項１７の発明の構成によれば、ゲート電極とソース電極との間にゲート電極を高電位側として電圧を印加するとともに、ドレイン電極とソース電極との間にドレイン電極を高電位側として電圧を印加することにより、ソース電極−ソース領域−電子放出部−真空領域−ドリフト領域−ドレイン領域−ドレイン電極の経路で電子が流れる。したがって、この請求項１７の発明の構成によれば、ドリフト領域がＳｉよりバンドギャップエネルギの大きい半導体材料により形成されているので、数百Ｖの高耐圧領域において従来のようにドリフト領域がＳｉにより形成されているＶＤＭＯＳＦＥＴからなる半導体電力素子に比べて耐圧を確保しつつドリフト抵抗を大幅に低減することができ、しかも、ソース領域からドリフト領域へ流れる電子が真空領域を通ることにより、ＶＤＭＯＳＦＥＴにおけるチャネル抵抗に相当する抵抗成分を大幅に低減することができるので、高耐圧を確保しつつオン抵抗の大幅な低減を図ることができる。
【００２７】
請求項１８の発明は、請求項１７の発明において、前記電子源は、前記電子放出部が前記ソース領域から前記真空領域側へ突出していることを特徴とする。この請求項１８の発明の構成によれば、前記電子放出部の先端に電界集中が生じやすく、電子を放出させるために前記ゲート電極と前記ソース電極との間に印加する電圧の低電圧化を図ることができ、低消費電力化を図ることができる。
【００２８】
請求項１９の発明は、請求項１８の発明において、前記絶縁膜直下において前記ソース領域と前記電子放出部との間に前記ウェル領域の一部を介在させてあることを特徴とする。この請求項１９の発明の構成によれば、前記ゲート電圧への印加電圧に応じて前記絶縁膜直下において前記ソース領域と前記電子放出部との間に介在する前記ウェル領域の表面側にチャネルが形成されるから、前記ソース領域と前記電子放出部との間に流れる電流を制御することができる。
【００２９】
請求項２０の発明は、請求項１７の発明において、前記電子放出部は、前記ソース領域における前記真空領域側に形成されトンネル現象が起こる膜厚のトンネル絶縁膜と、前記ゲート電極に電気的に接続されトンネル絶縁膜における前記真空領域側に形成された表面電極とからなり、トンネル絶縁膜をトンネルした電子が表面電極を通して前記真空領域へ放出されることを特徴とする。この請求項２０の発明の構成によれば、前記電子放出部を先端の尖った形状に形成する必要がなく、前記電子放出部を先端の尖った形状に形成したものに比べて信頼性を向上させることができる。
【００３０】
【発明の実施の形態】
（実施形態１）
以下、本実施形態の半導体電力素子について図１〜図３を参照しながら説明する。
【００３１】
本実施形態の半導体電力素子は、単結晶のｎ＋形ＳｉＣ基板１上にｎ−形ＳｉＣエピタキシャル層２が形成され（エピタキシャル成長され）、ｎ−形ＳｉＣエピタキシャル層２内の主表面側にｐ＋形ソース領域４が形成されている。ここに、本実施形態の半導体電力素子では、ｎ＋形ＳｉＣ基板１がｎ＋形ドレイン領域を構成するとともに、ｎ−形ＳｉＣエピタキシャル層２がｎ−形ドリフト領域を構成し、ｎ＋形ＳｉＣ基板１とｎ−形ＳｉＣエピタキシャル層２とでＳｉＣ基板（いわゆるＳｉＣエピ基板）１Ａを構成している。要するに、本実施形態の半導体電力素子では、厚み方向の一表面側（図１における上面側）にｐ＋形ソース領域４が形成されるとともに他表面側（図１における下面側）にｎ＋形ドレイン領域１が形成されｐ＋形ソース領域４とｎ＋形ドレイン領域１との間にｎ−形ドリフト領域２が形成されたＳｉＣ基板１Ａを備えている。また、ｐ＋形ソース領域４には金属材料からなるソース電極（図示せず）が接続され、ｎ＋形ドレイン領域１には金属材料からなるドレイン電極８が接続されている。なお、本実施形態では、ＳｉＣ基板１Ａが、Ｓｉよりバンドギャップエネルギの大きい半導体材料からなる半導体基板を構成している。
【００３２】
ところで、本実施形態の半導体電力素子は、ソース電極に対して高電位側となるような電圧が印加されるゲート電極１２およびＳｉＣ基板１Ａの上記一表面側においてｐ＋形ソース領域４に対応する部位に設けられ上記電圧（以下、ゲート−ソース間電圧と称す）が印加されたときにｐ＋形ソース領域４から供給された電子を放出させる多数のカーボンナノチューブ１３ａからなる電子放出部１３を有する電子源１０と、電子放出部１３の周囲が真空領域１５となるようにＳｉＣ基板１Ａの上記一表面側へ固着されるガラス製のキャップ２０と、ｎ−形ドリフト領域２にｎ＋形ドリフトコンタクト領域９を介して電気的に接続され電子放出部１３から真空領域１５へ放出された電子を収集するコレクタ電極２２とを備えている。電子放出部１３を構成する各カーボンナノチューブ１３ａは長手方向（軸方向）がＳｉＣ基板１Ａの厚み方向と一致するように形成されている。すなわち、電子放出部１３を構成する各カーボンナノチューブ１３ａは、ＳｉＣ基板１Ａの上記一表面の法線方向へ突出するように配向されている。ここにおいて、電子源１０は、高電界の印加によるトンネル効果により電子放出部１３の先端（本実施形態では、各カーボンナノチューブ１３ａそれぞれの先端）から電子が真空領域１５へ放出される（このように高電界の印加によるトンネル効果により電子を放出する現象は電界放出と呼ばれている）。なお、図１中の一点鎖線は電子放出部１３から放出された電子の流れを示している。
【００３３】
また、電子源１０は、ＳｉＣ基板１Ａの上記一表面側に形成されｐ＋形ソース領域４に対応する部位に開口窓１１ａが開孔されたＳｉＯ２膜からなる絶縁膜１１を備えており、電子放出部１３が開口窓１１ａ内に配置され、上述のゲート電極１２が絶縁膜１１の表面における開口窓１１ａの周部に全周に亘って形成されている。
【００３４】
また、キャップ２０は、電子放出部１３との対向面側に凹部２１が形成され、上述のコレクタ電極２２は、凹部２１の内底面および内周面と凹部２１の周部とに跨って被着された導電性材料（例えば、アルミニウム、銅などの金属材料）からなる導電性膜により構成されており、コレクタ電極２２は、金属材料からなる接続電極１９および上述のｎ＋形ドリフトコンタクト領域９を介してｎ−形ドリフト領域２と電気的に接続されている。なお、ｎ＋形ドリフトコンタクト領域９は、ＳｉＣ基板１Ａの厚み方向の上記一表面側において上記厚み方向に直交する面内でｐ＋形ソース領域４と離間して形成されている。また、接続電極１９はソース電極と同じ金属材料を採用しており、ソース電極と同時に形成している。また、接続電極１９は絶縁膜１１に開孔したコンタクトホール１１ｂを埋め込むように形成してある。
【００３５】
以上説明した本実施形態の半導体電力素子では、ゲート電極１２とソース電極との間にゲート電極１２を高電位側としてゲート−ソース間電圧を印加するとともに、ドレイン電極８とソース電極との間にドレイン電極８を高電位側として電圧（以下、ドレイン−ソース間電圧と称す）を印加することにより、ソース電極−ｐ＋形ソース領域４−電子放出部１３−真空領域１５−コレクタ電極２２−接続電極１９−ｎ＋形ドリフトコンタクト領域９−ｎ−形ドリフト領域２−ｎ＋形ドレイン領域１−ドレイン電極８の経路で電子が流れる。
【００３６】
しかして、本実施形態の半導体電力素子では、ｎ−形ドリフト領域２がＳｉＣにより形成されているので、数百Ｖの高耐圧領域において図２３に示した従来例のようにｎ−形ドリフト領域５２がＳｉにより形成されているＶＤＭＯＳＦＥＴからなる半導体電力素子に比べて耐圧を確保しつつドリフト抵抗Ｒｄｒｉｆｔ（図２３参照）を大幅に低減することができ、しかも、ｐ＋形ソース領域４からｎ−形ドリフト領域２へ流れる電子が従来のようなチャネルを通ることなく真空領域１５を通ることにより、ＶＤＭＯＳＦＥＴにおけるチャネル抵抗ＲＣＨに相当する抵抗成分を大幅に低減することができるので、高耐圧を確保しつつオン抵抗の大幅な低減を図ることができる。なお、本実施形態の半導体電力素子においてゲート−ソース間電圧を零ボルトにした場合には、電子放出部１３から電子は放出されず、ドレイン電極８・ソース電極間に高電圧が印加されるが、ｐ＋形ソース領域４とｎ−形ドリフト領域２とのｐｎ接合の逆バイアス時の耐電圧特性により高耐圧を確保することができる。
【００３７】
また、上述のように電子源１０は、ＳｉＣ基板１Ａの上記一表面側に形成されｐ＋形ソース領域４に対応する部位に開口窓１１ａが開孔された絶縁膜１１を備え、電子放出部１３が開口窓１１ａ内に配置され、ゲート電極１２が絶縁膜１１の表面における開口窓１１ａの周部に形成されているので、電子放出部１３の先端とゲート電極１２とを近づけることができるから、電子を放出させるためにゲート電極１２とソース電極との間に印加するゲート−ソース間電圧の低電圧化を図ることができ、低消費電力化を図ることができる。ここにおいて、本実施形態では、図３に示すように、電子源１０における電子放出部１３の先端位置をＳｉＣ基板１Ａの厚み方向においてゲート電極１２の位置と揃えてある（ゲート電極１２と絶縁膜１１との界面を含む仮想平面をＰ１、ゲート電極１２の表面を含む仮想平面をＰ２とすれば、電子放出部１３の先端位置は両仮想平面Ｐ１，Ｐ２の間に位置している）ので、電子放出部１３の先端に効率良く高電界を印加することができ、低消費電力化を図ることが可能となる。
【００３８】
また、本実施形態では、電子放出部１３が、カーボンナノチューブ１３ａにより構成されており、各カーボンナノチューブ１３ａは先端が尖った形状に形成されているので、電子を放出させるためにゲート電極１２とソース電極との間にゲート−ソース間電圧を印加したときに電子放出部１３に高電界が印加されやすく（電子放出部１３の先端に電界集中が生じやすく）、ゲート−ソース間電圧の低電圧化を図ることができ、低消費電力化を図ることができる。
【００３９】
また、本実施形態では、上述のコレクタ電極２２が、キャップ２０における電子放出部１３との対向面に被着された導電性膜からなるので、コレクタ電極２２の表面積を大きくすることができ、電子放出部１３から放出された電子を効率良く収集することができるとともにコレクタ電極２２の低抵抗化を図ることができる。
【００４０】
次に、本実施形態の半導体電力素子の製造方法について図４および図５を参照しながら簡単に説明する。
【００４１】
まず、ＳｉＣ基板１Ａの上記一表面側にｐ＋形ソース領域４およびｎ＋形ドリフトコンタクト領域９それぞれの形成予定領域に対応した部位が開孔されたイオン注入用のマスク層（以下、第１のマスク層と称す）を形成し、第１のマスク層をマスクとして比較的高温（例えば、５００℃）でｐ形不純物、ｎ形不純物をＳｉＣ基板１Ａの上記一表面側へ高温でイオン注入した後、高温（例えば、１５００℃）でアニールすることにより、ｐ＋形ソース領域４とｎ＋形ドリフトコンタクト領域９とを形成し、続いて、第１のマスク層を除去してから、ＳｉＣ基板１Ａの上記一表面側の全面に熱酸化法によってＳｉＯ２膜からなる絶縁膜１１Ａを形成し、その後、絶縁膜１１Ａ上に絶縁膜１１Ａのうち開口窓１１ａに対応する部分を開孔するためにパターニングしたマスク層（以下、第２のマスク層と称す）を形成し、第２のマスク層をマスクとして絶縁膜１１Ａをドライエッチング或いはウェットエッチングし、第２のマスク層を除去することによって、図４（ａ）に示す構造を得る。
【００４２】
次に、ＳｉＣ基板１Ａの上記一表面（本実施形態では、ＳｉＣ基板１Ａの上記一表面が（０００１）面となっている）側においてｐ＋形ソース領域４に対応する部位からＳｉＣ基板１Ａの上記一表面の法線方向へ突出するカーボンナノチューブ１３ａをＳｉＣ表面分解法により形成することによって、図４（ｂ）に示す構造を得る。なお、ＳｉＣ表面分解法は、真空高温処理であって、真空中で高温加熱されたＳｉＣ基板１Ａ表面からＳｉ原子が分解除去され残ったＣ原子が表面に対して垂直方向に配向したカーボンナノチューブ１３ａが形成される。ここに、ＳｉＣ表面分解法の処理条件としては、例えば、真空中にて所定の加熱温度（例えば、１７００℃）で所定時間（例えば、３０分）の加熱処理を行うが、加熱温度および所定時間を適宜設定することによりカーボンナノチューブ１３ａの長さを制御することができる。また、カーボンナノチューブ１３ａの形成方法は、ＳｉＣ表面分解法に限定するものではなく、例えば、ＣＶＤ法を採用するようにしてもよい。
【００４３】
その後、ＳｉＣ基板１Ａの上記一表面側にＳｉＯ２膜からなる絶縁膜１１Ｂを堆積させ、ゲート電極１２および接続電極１９および陽極接合用のダミー電極２５を形成し、絶縁膜１１Ｂにおいて開口窓１１ａに対応する部位を除去することによって、図４（ｃ）に示す構造を得る。なお、絶縁膜１１Ａと絶縁膜１１Ｂとで図１における絶縁膜１１を構成している。
【００４４】
次に、ＳｉＣ基板１Ａの上記一表面側に、あらかじめ凹部２１およびコレクタ電極２２が形成されたガラス基板からなるキャップ２０を真空中にて陽極接合することによって、図４（ｄ）に示す構造を得る。ここにおいて、ガラス基板からなるキャップ２０は、陽極接合以前に、サンドブラスト法により凹部２１を形成することで図５（ａ）に示す構造を得て、さらに導電性膜（例えば、Ａｌ膜、Ｃｕ膜など）からなるコンタクト電極２２を例えば蒸着法などによって形成することで図５（ｂ）に示す構造を得ておく。
【００４５】
その後、ＳｉＣ基板１Ａの上記他表面側にドレイン電極８を形成してから、図示しないキャン・パッケージ内に気密封止することで外部から保護することができる。
【００４６】
なお、本実施形態では、電子源１０における電子放出部１３を多数のカーボンナノチューブ１３ａにより構成しているが、図６に示すように先端が尖った錘状（例えば、円錐状）のエミッタ１３ｂにより構成してもよいし、図７に示すように多数本のナノワイヤ１３ｃにより構成するようにしてもよい。ここに、電子放出部１３を、先端が尖った錘状のエミッタ１３ｂにより構成した場合にも、電子放出部１３の先端に電界集中が生じやすく、電子を放出させるためにゲート電極１２とソース電極との間に印加するゲート−ソース間電圧の低電圧化を図ることができ、低消費電力化を図ることができ、しかも、電子源１０をいわゆるスピント（Ｓｐｉｎｄｔ）型電界放出素子と同様の製造プロセスで製造することができるという利点がある。また、電子放出部１３をナノワイヤ１３ｃにより構成した場合にも、電子放出部１３の先端に電界集中が生じやすく、電子を放出させるためにゲート電極１２とソース電極との間に印加するゲート−ソース間電圧の低電圧化を図ることができ、低消費電力化を図ることができる。
【００４７】
（実施形態２）
本実施形態の半導体電力素子の基本構成は実施形態１と略同じであって、電子源１０の電子放出部１３から放出された電子を収集するコレクタ電極２２を実施形態１のようにキャップ２０に設ける代わりに、図８に示すように、コレクタ電極２２をゲート電極１２の側方に設け、ＳｉＣ基板１Ａの上記一表面側においてゲート電極１２とコレクタ電極２２との間に電子放出部１３から放出された電子を収束させる収束電極２３を設けている点が相違する。ここにおいて、コレクタ電極２２は、ｎ＋形ドリフトコンタクト領域９上に形成され、ｎ＋形ドリフトコンタクト領域９と電気的に接続されている。また、ゲート電極１２とコレクタ電極２２と収束電極２３とは、材料として同一の金属材料を採用しており、同時に形成されている。なお、ＳｉＣ基板１Ａの上記一表面側には、実施形態１と同様にガラス製のキャップ２０を陽極接合により固着してもよい（キャップ２０を固着しない場合にはパッケージ内の空間を真空領域１５とする）。また、コレクタ電極２２は、絶縁膜１１に開孔したコンタクトホール１１ｂを埋め込むように形成してある。なお、実施形態１と同様の構成要素には同一の符号を付して説明を省略する。
【００４８】
本実施形態の半導体電力素子においても、実施形態１と同様、ゲート電極１２とソース電極との間にゲート電極１２を高電位側としてゲート−ソース間電圧を印加するとともに、ドレイン電極８とソース電極との間にドレイン電極８を高電位側として電圧（以下、ドレイン−ソース間電圧と称す）を印加することにより、ソース電極−ｐ＋形ソース領域４−電子放出部１３−真空領域１５−コレクタ電極２２−ｎ＋形ドリフトコンタクト領域９−ｎ−形ドリフト領域２−ｎ＋形ドレイン領域１−ドレイン電極８の経路で電子が流れる。つまり、収束電極２３へ適宜電圧を印加しておくことにより、電子放出部１３からＳｉＣ基板１Ａの上記一表面の法線方向へ放出された電子が収束電極２３により曲げられてコレクタ電極２２へ到達し（なお、図８中の一点鎖線は電子放出部１３から放出された電子の流れを示す）、上述のコレクタ電極２２−ｎ＋形ドリフトコンタクト領域９−ｎ−形ドリフト領域２−ｎ＋形ドレイン領域１−ドレイン電極８の経路で流れる。
【００４９】
しかして、本実施形態の半導体電力素子では、実施形態１と同様に、ｎ−形ドリフト領域２がＳｉＣにより形成されているので、数百Ｖの高耐圧領域において図２３に示した従来例のようにｎ−形ドリフト領域５２がＳｉにより形成されているＶＤＭＯＳＦＥＴからなる半導体電力素子に比べて耐圧を確保しつつドリフト抵抗Ｒｄｒｉｆｔ（図２３参照）を大幅に低減することができ、しかも、ｐ＋形ソース領域４からｎ−形ドリフト領域２へ流れる電子が従来のようなチャネルを通ることなく真空領域１５を通ることにより、ＶＤＭＯＳＦＥＴにおけるチャネル抵抗ＲＣＨ（図２３参照）に相当する抵抗成分を大幅に低減することができるので、高耐圧を確保しつつオン抵抗の大幅な低減を図ることができるという効果に加えて、コレクタ電極２２をＳｉＣ基板１Ａの上記一表面側に形成することができ、製造プロセスの簡略化を図ることが可能となるという利点がある。
【００５０】
（実施形態３）
本実施形態の半導体電力素子の基本構成は実施形態１と略同じであって、図９（ａ）に示すように、ＳｉＣ基板１Ａ内の上記一表面側に、ｎ＋形ドリフトコンタクト領域９におけるｐ＋形ソース領域４側とは反対側でｎ＋形ドリフトコンタクト領域９を全周に亘って囲むｐ＋形の表面電界緩和領域５が形成されている点などが相違する。なお、実施形態１と同様の構成要素には同一の符号を付して説明を省略する。
【００５１】
ここにおいて、ｎ＋形ドリフトコンタクト領域９の平面形状はｐ＋形ソース領域４を全周に亘って囲む円環状に形成され、表面電界緩和領域５の平面形状はｎ＋形ドリフトコンタクト領域９を全周に亘って囲む円環状に形成されている。なお、ｐ＋形の表面電界緩和領域５の濃度はｐ＋形ソース領域４の濃度と略同等の濃度に設定してある。
【００５２】
また、本実施形態では、実施形態１に比べてｎ＋形ドリフトコンタクト領域９の形成位置を変更することなしにｐ＋形ソース領域４の平面形状を大きくしてあり、ｐ＋形ソース領域４とｎ＋形ドリフトコンタクト領域９との距離が実施形態１に比べて短くなっているので、結果的に、ｎ＋形ドリフトコンタクト領域９がｐ＋形ソース領域４の近傍に形成されている。
【００５３】
本実施形態の半導体電力素子では、実施形態１と同様に、ゲート電極１２とソース電極との間にゲート電極１２を高電位側としてゲート−ソース間電圧を印加するとともに、ドレイン電極８とソース電極との間にドレイン電極８を高電位側として電圧（以下、ドレイン−ソース間電圧と称す）を印加することにより、ソース電極−ｐ＋形ソース領域４−電子放出部１３−真空領域１５−コレクタ電極２２−接続電極１９−ｎ＋形ドリフトコンタクト領域９−ｎ−形ドリフト領域２−ｎ＋形ドレイン領域１−ドレイン電極８の経路で電子が流れる。
【００５４】
しかして、本実施形態の半導体電力素子においても、ｎ−形ドリフト領域２がＳｉＣにより形成されているので、数百Ｖの高耐圧領域において図２３に示した従来例のようにｎ−形ドリフト領域５２がＳｉにより形成されているＶＤＭＯＳＦＥＴからなる半導体電力素子に比べて耐圧を確保しつつドリフト抵抗Ｒｄｒｉｆｔ（図２３参照）を大幅に低減することができ、しかも、ｐ＋形ソース領域４からｎ−形ドリフト領域２へ流れる電子が従来のようなチャネルを通ることなく真空領域１５を通ることにより、ＶＤＭＯＳＦＥＴにおけるチャネル抵抗ＲＣＨ（図２３参照）に相当する抵抗成分を大幅に低減することができるので、高耐圧を確保しつつオン抵抗の大幅な低減を図ることができる。
【００５５】
ところで、図１に示した実施形態１の半導体電力素子においてゲート−ソース間電圧を零ボルトにした場合には、電子放出部１３から電子は放出されず（つまり、ソース電極からドレイン電極８へ電子が流れていないオフ状態にあり）、ドレイン電極８・ソース電極間に逆バイアス電圧が印加されるとＳｉＣ基板１Ａにおける等電位線が図１０中に一点鎖線で示すような分布となって、ＳｉＣ基板１Ａにおけるｐ＋形ソース領域４とｎ＋形ドリフトコンタクト領域９との間の領域の表面近傍で電界集中が起こりやすく、耐圧低下の原因となる恐れがある。
【００５６】
これに対して、本実施形態の半導体電力素子では、上述のように、ｎ＋形ドリフトコンタクト領域９とｐ＋形ソース領域４との間の距離が短く、ｎ＋形ドリフトコンタクト領域９におけるｐ＋形ソース領域４側とは反対側にｎ＋形ドリフトコンタクト領域９を囲むｐ＋形の表面電界緩和領域５が形成されていることにより、ソース電極からドレイン電極８へ電子が流れていないオフ状態で逆バイアス電圧が印加されたときの等電位線が図９（ｂ）に一点鎖線で示すようになってＳｉＣ基板１Ａにおけるｐ＋形ソース領域４とｎ＋形ドリフトコンタクト領域９との間の領域の表面電界が実施形態１に比べて緩和されるから、耐圧を向上させることができる。
【００５７】
（実施形態４）
本実施形態の半導体電力素子の基本構成は実施形態１と略同じであって、図１１（ａ）に示すように、ゲート電極１２がＳｉＣ基板１Ａにおけるｐ＋形ソース領域４とｎ＋形ドリフトコンタクト領域９との間の領域の上方まで延設されており、ＳｉＣ基板１Ａにおけるｎ＋形ドリフトコンタクト領域９近傍の領域の上方までゲート電極１２の一部が存在している点が相違する。なお、実施形態１と同様の構成要素には同一の符号を付して説明を省略する。
【００５８】
要するに、本実施形態では、ゲート電極１２のうちＳｉＣ基板１Ａにおけるｐ＋形ソース領域４とｎ＋形ドリフトコンタクト領域９との間の領域の上方まで延設された部分がフィールドプレートを構成している。
【００５９】
しかして、本実施形態の半導体電力素子では、ソース電極からドレイン電極８へ電子が流れていないオフ状態で逆バイアス電圧が印加されたときの等電位線が図１１（ｂ）に一点鎖線で示すようになってＳｉＣ基板１Ａにおけるｐ＋形ソース領域４とｎ＋形ドリフトコンタクト領域９との間の領域の表面電界が実施形態１に比べて緩和されるから、耐圧を向上させることができる。
【００６０】
（実施形態５）
本実施形態の半導体電力素子の基本構成は実施形態１と略同じであって、図１２（ａ）に示すように、ｐ＋形ソース領域４とｎ＋形ドリフトコンタクト領域９との間にｐ−形の表面電界緩和領域６が形成されている点が相違する。ここにおいて、表面電界緩和領域６の濃度は、ｐ＋形ソース領域４の濃度よりも低く設定されている。なお、実施形態１と同様の構成要素には同一の符号を付して説明を省略する。
【００６１】
しかして、本実施形態の半導体電力素子では、ｐ＋形ソース領域４とｎ＋形ドリフトコンタクト領域９との間にｐ−形の表面電界緩和領域６が形成されていることにより、ソース電極からドレイン電極８へ電子が流れていないオフ状態で逆バイアス電圧が印加されたときの等電位線が図１２（ｂ）に一点鎖線で示すようになってＳｉＣ基板１Ａにおけるｐ＋形ソース領域４とｎ＋形ドリフトコンタクト領域９との間の領域の表面電界が実施形態１に比べて緩和されるから、耐圧を向上させることができる。
【００６２】
（実施形態６）
本実施形態の半導体電力素子の基本構成は実施形態５と略同じであって、図１３（ａ）に示すように、ｐ＋形ソース領域４とｎ＋形ドリフトコンタクト領域９との間に形成された表面電界緩和領域６が、ｐ＋形ソース領域４から離れｎ＋形ドリフト領域９に近づくほど濃度が低くなる濃度勾配を有している点が相違する。要するに、本実施形態の半導体電力素子における表面電界緩和領域６は、ｐ＋形ソース領域４とｎ＋形ドリフトコンタクト領域９との並設方向においてｎ＋形ドリフトコンタクト領域９側の濃度が低くなるような濃度勾配を有している。他の構成は実施形態５と同じである。
【００６３】
しかして、本実施形態の半導体電力素子では、表面電界緩和領域６がｐ＋形ソース領域４側からｎ＋形ドリフトコンタクト領域９側に向かって濃度が低くなるような濃度勾配を有しているので、ソース電極からドレイン電極８へ電子が流れていないオフ状態で逆バイアス電圧が印加されたときの等電位線が図１３（ｂ）に一点鎖線で示すようになってＳｉＣ基板１Ａにおけるｐ＋形ソース領域４とｎ＋形ドリフトコンタクト領域９との間の領域の表面電界が実施形態５に比べてより緩和されるから、耐圧をより向上させることができる。
【００６４】
（実施形態７）
本実施形態の半導体電力素子の基本構成は実施形態３と略同じであって、図１４（ａ），（ｂ）に示すように、電子源１０が１つのｐ＋形ソース領域４上に複数の電子放出部１３を備えている点が相違する。ここに、複数の電子放出部１３はｐ＋形ソース領域４上でマトリクス状（２次元アレイ状）に配列されている（図１４（ａ）では電子放出部１３が左右方向に配列されているが、電子放出部１３は図１４（ａ）の紙面に直交する方向にも配列されている）。なお、実施形態３と同様の構成要素には同一の符号を付して説明を省略する。
【００６５】
ところで、本実施形態の半導体電力素子では、実施形態３と同様に、ゲート電極１２とソース電極との間にゲート電極１２を高電位側としてゲート−ソース間電圧を印加するとともに、ドレイン電極８とソース電極との間にドレイン電極８を高電位側として電圧（以下、ドレイン−ソース間電圧と称す）を印加することにより、ソース電極−ｐ＋形ソース領域４−電子放出部１３−真空領域１５−コレクタ電極２２−接続電極１９−ｎ＋形ドリフトコンタクト領域９−ｎ−形ドリフト領域２−ｎ＋形ドレイン領域１−ドレイン電極８の経路で電子が流れる。
【００６６】
ここにおいて、真空領域１５中の電子放出抵抗がＶＤＭＯＳＦＥＴのチャネル抵抗ＲＣＨに相当するが、真空領域１５中の電子放出抵抗は電子源１０の総電子放出量で決まるので、電子源１０が１つのｐ＋形ソース領域４に対して複数の電子放出部１３を備えていることにより、総電子放出量を実施形態３に比べて増大させることができ（つまり、大電流化を図ることができ）、ＶＤＭＯＳＦＥＴのチャネル抵抗に相当する抵抗成分のより一層の低減を図ることができるから、オン抵抗のより一層の低減を図ることができる。
【００６７】
（実施形態８）
本実施形態の半導体電力素子の基本構成は実施形態１と略同じであって、図１５に示すように、ｐ＋形ソース領域４およびｎ＋形ドリフトコンタクト領域９の平面形状がそれぞれ櫛形状であってｐ＋形ソース領域４の隣り合う櫛歯部４ａ間それぞれにｎ＋形ドリフトコンタクト領域９の各櫛歯部９ａを位置させてあり、電子源１０がｐ＋形ソース領域４の各櫛歯部４ａごとに複数（図示例では、９個）の電子放出部１３を備えている点などが相違する。ここにおいて、電子源１０は、ｐ＋形ソース領域４の各櫛歯部４ａごとに櫛歯部４ａの延長方向に沿って複数の電子放出部１３が配列されており、電子放出部１３がマトリクス状（２次元アレイ状）に配置されている。他の構成は実施形態１と同様であるが、図１５では、実施形態１にて説明したキャップ２０、コレクタ電極２２、接続電極１９、真空領域１５などの図示を省略してある。
【００６８】
本実施形態の半導体電力素子では、実施形態１と同様に、ゲート電極１２とソース電極との間にゲート電極１２を高電位側としてゲート−ソース間電圧を印加するとともに、ドレイン電極８とソース電極との間にドレイン電極８を高電位側として電圧（以下、ドレイン−ソース間電圧と称す）を印加することにより、ソース電極−ｐ＋形ソース領域４−電子放出部１３−真空領域１５−コレクタ電極２２−接続電極１９−ｎ＋形ドリフトコンタクト領域９−ｎ−形ドリフト領域２−ｎ＋形ドレイン領域１−ドレイン電極８の経路で電子が流れる。
【００６９】
ここにおいて、本実施形態の半導体電力素子では、真空領域１５中の電子放出抵抗が図２３に示した従来例のＶＤＭＯＳＦＥＴのチャネル抵抗ＲＣＨ（図２３参照）に相当するが、真空領域１５中の電子放出抵抗は電子源１０の総電子放出量で決まるので、電子源１０が１つのｐ＋形ソース領域４に対して複数の電子放出部１３を備えていることにより、総電子放出量を実施形態１に比べて増大させることができ（つまり、大電流化を図ることができ）、ＶＤＭＯＳＦＥＴのチャネル抵抗ＲＣＨに相当する抵抗成分のより一層の低減を図ることができるから、オン抵抗のより一層の低減を図ることができる。
【００７０】
ところで、図１４に示した実施形態７の半導体電力素子ではｐ＋形ソース領域４の平面形状を実施形態１よりも大きくしてｐ＋形ソース領域４とｐ＋形ソース領域４を囲むｎ＋形ドリフトコンタクト領域９との距離を小さくしてあるが、実施形態７の半導体電力素子では、上述の経路で電子が流れる際に、ｎ＋形ドリフトコンタクト領域９からｎ−形ドリフト領域２をドリフトしてｎ＋形ドレイン領域１へ流れる電子が図１４（ｂ）中に矢印で示すようにｎ＋形ドリフトコンタクト領域９の鉛直下方だけでなく斜め下方へ向かってドリフトしてしまうので、一部の電子のドリフト距離がＳｉＣ基板１Ａの厚み方向におけるｎ＋形ドリフトコンタクト領域９とｎ＋形ドレイン領域１との間の最短距離よりも長くなってしまい、ｎ−形ドリフト領域２での損失が大きくなり、結果的にドリフト抵抗が大きくなってしまう。
【００７１】
これに対して、本実施形態の半導体電力素子では、ｐ＋形ソース領域４およびｎ＋形ドリフトコンタクト領域９の平面形状をそれぞれ櫛形状としｐ＋形ソース領域４の隣り合う櫛歯部４ａ間それぞれにｎ＋形ドリフトコンタクト領域９の各櫛歯部９ａを位置させてあることにより、上述の経路で電子が流れる際に、ｎ＋形ドリフトコンタクト領域９からｎ−形ドリフト領域２をドリフトしてｎ＋形ドレイン領域１へ流れる電子のほとんどが図１５（ｂ）中に矢印で示すようにｎ＋形ドリフトコンタクト領域９の鉛直下方へ向かってドリフトすることになって、ｎ−形ドリフト領域２を流れる電子のドリフト距離がＳｉＣ基板１Ａの厚み方向におけるｎ＋形ドリフトコンタクト領域９とｎ＋形ドレイン領域１との間の最短距離よりも長くなるのを抑制することができ、ｎ−形ドリフト領域２での損失を低減することができるから、結果的に実施形態７に比べてドリフト抵抗を小さくすることができる。
【００７２】
（実施形態９）
本実施形態の半導体電力素子の基本構成は実施形態１と略同じであって、図１６に示すように、電子源１０におけるＳｉＣ基板１Ａの上記一表面からの電子放出部１３の突出寸法がＳｉＣ基板１Ａの上記一表面とゲート電極１２の表面との間の距離よりも大きく設定されている点が相違するだけである。要するに、本実施形態では、電子放出部１３を構成する各カーボンナノチューブ１３ａの長さ寸法が、絶縁膜１１とゲート電極１２との合計膜厚よりも大きく設定されている。他の構成は実施形態１と同じである。
【００７３】
ところで、実施形態１の半導体電力素子では、図１７に示すように、ＳｉＣ基板１Ａの上記一表面からの電子放出部１３の突出寸法がＳｉＣ基板１Ａの上記一表面とゲート電極１２との間の距離（つまり、絶縁膜１１の膜厚）よりも若干大きい程度であって、電子放出部１３の先端の側方にゲート電極１２が位置している。ここにおいて、ゲート電極１２とソース電極との間にゲート電極１２を高電位側としてゲート−ソース間電圧を印加するとともに、ドレイン電極８とソース電極との間にドレイン電極８を高電位側として電圧（以下、ドレイン−ソース間電圧と称す）を印加した際に、電子放出部１３の先端にはゲート電極１２よりも高電界が印加されるが、電子放出部１３の先端近傍における等電位線が図１７中に一点鎖線で示したような分布となって、電子放出部１３の先端とゲート電極１２との間の空間に電界が集中して電子放出部１３の先端とゲート電極１２との間に高電界がかかり、電子放出部１３から放出される電子ｅ−の一部がゲート電極１２へ向かって流れてしまう可能性があり、結果的に電流容量が低下してオン抵抗が増大してしまう可能性がある。
【００７４】
これに対して本実施形態の半導体電力素子では、ＳｉＣ基板１Ａの上記一表面からの電子放出部１３の突出寸法がＳｉＣ基板１Ａの上記一表面とゲート電極１２の表面との間の距離よりも大きく設定されているので、ゲート電極１２とソース電極との間にゲート電極１２を高電位側としてゲート−ソース間電圧を印加するとともに、ドレイン電極８とソース電極との間にドレイン電極８を高電位側としてドレイン−ソース間電圧を印加した際の電子放出部１３の先端近傍における等電位線が図１６中に一点鎖線で示したような分布となって、電子放出部１３の先端とゲート電極１２との間の空間における電界集中を実施形態１に比べて緩和することができ、電子放出部１３の先端からゲート電極１２へ向かって電子ｅ−が流れるのを抑制することができるから、オン抵抗を低減することができる。なお、本実施形態のようにＳｉＣ基板１Ａの上記一表面からの電子放出部１３の突出寸法をＳｉＣ基板１Ａの上記一表面とゲート電極１２の表面との間の距離よりも大きく設定する技術思想を上述の他の実施形態１〜８の半導体電力素子に採用してもよい。
【００７５】
（実施形態１０）
本実施形態の半導体電力素子の基本構成は実施形態１と略同じであって、図１８に示すように、ゲート電極１２がＳｉＣ基板１Ａの厚み方向において離間して配設された２つのゲート層１２１，１２２を有する２段ゲート構造となっている点が相違する。他の構成は実施形態１と同じである。
【００７６】
本実施形態の半導体電力素子におけるゲート電極１２は、ＳｉＣ基板１Ａの上記一表面上の絶縁膜１１上に下層側のゲート層１２１が形成され、ゲート層１２１上に絶縁材料（例えば、ＳｉＯ２など）からなる絶縁層１４が形成され、絶縁層１４上に上層側のゲート層１２２が形成されており、両ゲート層１２１，１２２が導電性材料（例えば、ポリシリコンなど）からなる配線１２ｂを介して電気的に接続されている。なお、ゲート層１２１とゲート層１２２とは同一の導電性材料（例えば、ポリシリコンなど）により形成されている。ここにおいて、各ゲート層１２１，１２２には、電子放出部１３に対応する部位にそれぞれゲート窓１２ａ１，１２ａ２が開孔されており、ＳｉＣ基板１Ａの上記一表面から離れたゲート層１２２のゲート窓１２ａ２がＳｉＣ基板１Ａの上記一表面に近いゲート層１２１のゲート窓１２ａ１よりも大きくなるように各ゲート窓１２ａ１，１２ａ２の開口幅が設定されている。
【００７７】
しかして、本実施形態の半導体電力素子では、ＳｉＣ基板１Ａの上記一表面側において厚み方向に絶縁層１４を挟んで配置され互いに電気的に接続された複数のゲート層１２１，１２２によりゲート電極１２が構成されており、各ゲート層１２１，１２２には、電子放出部１３に対応する部位にそれぞれゲート窓１２ａ１，１２ａ２が開孔され且つＳｉＣ基板１Ａの上記一表面から離れたゲート層１２２のゲート窓１２ａ２の方が上記一表面に近いゲート層１２１のゲート窓１２ａ１よりも大きいので、２段目のゲート層１２２と電子放出部１３の先端との間の距離を実施形態１におけるゲート電極１２と電子放出部１３の先端との間の距離よりも大きくすることができ、ゲート電極１２とソース電極との間にゲート電極１２を高電位側としてゲート−ソース間電圧を印加するとともに、ドレイン電極８とソース電極との間にドレイン電極８を高電位側として電圧（以下、ドレイン−ソース間電圧と称す）を印加した際の電子放出部１３の先端近傍における等電位線が図１８中に一点鎖線で示したような分布となって、電子放出部１３の先端とゲート電極１２との間の空間における電界集中を実施形態１に比べて緩和することができ、電子放出部１３の先端からゲート電極１２へ向かって電子ｅ−が流れるのを抑制することができるから、オン抵抗を低減することができる。
【００７８】
なお、本実施形態では、ゲート電極１２が２段ゲート構造となっているが、３段以上の多段ゲート構造としてもよい。すなわち、ゲート電極１２を３つ以上のゲート層により構成してもよく、このような場合にはＳｉＣ基板１Ａの上記一表面から離れたゲート層ほど開口窓を大きくすればよい。また、本実施形態のようにゲート電極１２を多段ゲート構造とする技術思想を上述の他の実施形態１〜８の半導体電力素子に採用してもよい。
【００７９】
ところで、上記実施形態３〜１０では、電子源１０の電子放出部１３から放出された電子を収集するコレクタ電極２２をキャップ２０に設けているが、図８に示した実施形態２の半導体電力素子と同様に、コレクタ電極２２をゲート電極１２の側方に設け、ＳｉＣ基板１Ａの上記一表面側においてゲート電極１２とコレクタ電極２２との間に電子放出部１３から放出された電子を収束させる収束電極２３を設けるようにしてもよい。
【００８０】
（実施形態１１）
本実施形態の半導体電力素子は、図１９に示すように、単結晶のｎ＋形ＳｉＣ基板３１上にｎ−形ＳｉＣエピタキシャル層３２が形成され、ｎ−形ＳｉＣエピタキシャル層３２内の主表面側にｐ＋形ウェル領域３３が形成され、ｐ＋形ウェル領域３３内の主表面側にｎ＋形ソース領域３４が形成されている。ここに、本実施形態の半導体電力素子では、ｎ＋形ＳｉＣ基板３１がｎ＋形ドレイン領域を構成するとともに、ｎ−形ＳｉＣエピタキシャル層３２がｎ−形ドリフト領域を構成し、ｎ＋形ＳｉＣ基板３１とｎ−形ＳｉＣエピタキシャル層３２とでＳｉＣ基板（いわゆるＳｉＣエピ基板）３１Ａを構成している。要するに、本実施形態の半導体電力素子では、厚み方向の一表面側（図１９における上面側）にｐ＋形ウェル領域３３が形成されるとともにｐ＋形ウェル領域３３内の上記一表面側にｎ＋形ソース領域３４が形成され且つ上記厚み方向の他表面側（図１９における下面側）にｎ＋形ドレイン領域３１が形成されｐ＋形ウェル領域３３とｎ＋形ドレイン領域３１との間にｎ−形ドリフト領域３２が形成されたＳｉＣ基板３１Ａを備えている。また、ｎ＋形ソース領域３４には金属材料からなるソース電極３７が接続され、ｎ＋形ドレイン領域１には金属材料からなるドレイン電極３８が接続されている。なお、本実施形態では、ＳｉＣ基板３１Ａが、Ｓｉよりバンドギャップエネルギの大きい半導体材料からなる半導体基板を構成している。
【００８１】
ところで、本実施形態の半導体電力素子は、図２０に示すように、ｎ−形ドリフト領域２内の主表面側に、ｎ−形ドリフト領域３２とｐ＋形ウェル領域３３とｎ＋形ソース領域３４とに跨ってＳｉＯ２膜からなる絶縁膜（ゲート絶縁膜）３５が形成され、絶縁膜３５直下でｎ＋形ソース領域３４とｎ−形ドリフト領域３２との間に真空領域４５が形成されており、絶縁膜３５に積層されソース電極３７に対して高電位側となるような電圧が印加されるゲート電極３６および真空領域４５に臨みｎ＋形ソース領域３４から供給された電子を真空領域４５へ放出させる電子放出部４３を有する電子源４０を備えている。ここにおいて、電子源４０の電子放出部４３は、図２０に示すように、ｎ＋形ソース領域３４から真空領域４５側へ突出し先端が尖った形状となっている。したがって、ゲート電極３６とソース電極３７との間に上記電圧（以下、ゲート−ソース間電圧と称す）を印加することにより、電子放出部４３の先端に高電界が印加されるから、電子源４０は、高電界の印加によるトンネル効果により電子放出部４３の先端から電子が真空領域４５へ放出される（このように高電界の印加によるトンネル効果により電子を放出する現象は電界放出と呼ばれている）。なお、図２０中の一点鎖線は電子放出部４３から放出された電子の流れを示している。
【００８２】
以上説明した本実施形態の半導体電力素子では、ゲート電極３６とソース電極３７との間にゲート電極３６を高電位側としてゲート−ソース間電圧を印加するとともに、ドレイン電極３８とソース電極３７との間にドレイン電極３８を高電位側としてドレイン−ソース間電圧を印加することにより、ソース電極３７−ｎ＋形ソース領域３４−電子放出部４３−真空領域４５−ｎ−形ドリフト領域３２−ｎ＋形ドレイン領域３１−ドレイン電極３８の経路で電子が流れる。
【００８３】
しかして、本実施形態の半導体電力素子では、ｎ−形ドリフト領域３２がＳｉＣにより形成されているので、数百Ｖの高耐圧領域において図２３に示した従来例のようにｎ−形ドリフト領域５２がＳｉにより形成されているＶＤＭＯＳＦＥＴからなる半導体電力素子に比べて耐圧を確保しつつドリフト抵抗Ｒｄｒｉｆｔ（図２３参照）を大幅に低減することができ、しかも、ｎ＋形ソース領域３４からｎ−形ドリフト領域３２へ流れる電子が従来例のようなチャネルを通ることなく真空領域４５を通ることにより、ＶＤＭＯＳＦＥＴにおけるチャネル抵抗ＲＣＨ（図２３参照）に相当する抵抗成分を大幅に低減することができるので、高耐圧を確保しつつオン抵抗の大幅な低減を図ることができる。なお、本実施形態の半導体電力素子においてゲート−ソース間電圧を零ボルトにした場合には、電子放出部４３から電子は放出されず、ドレイン電極３８・ソース電極３７間に高電圧が印加されるが、ｐ＋形ウェル領域３３とｎ−形ドリフト領域３２とのｐｎ接合の逆バイアス時の耐電圧特性により高耐圧を確保することができる。
【００８４】
また、本実施形態の半導体電力素子では、電子源４０の電子放出部４３がｎ＋形ソース領域３４から真空領域４５側へ突出しているので、電子放出部４３の先端に電界集中が生じやすく、電子を放出させるためにゲート電極３６とソース電極３７との間に印加する電圧の低電圧化を図ることができ、低消費電力化を図ることができる。
【００８５】
（実施形態１２）
本実施形態の半導体電力素子の基本構成は実施形態１１と略同じであって、図２１に示すように、絶縁膜３５直下においてｎ＋形ソース領域３４と電子放出部４３との間にｐ＋形ウェル領域３３の一部を介在させている点に特徴がある。なお、実施形態１１と同様の構成要素には同一の符号を付して説明を省略する（図２１中の一点鎖線は表面電極７を通して放出された電子の流れを示す）。
【００８６】
しかして、本実施形態の半導体電力素子では、絶縁膜３５直下においてｎ＋形ソース領域３４と電子放出部４３との間にｐ＋形ウェル領域３３の一部を介在させてあるこにより、ゲート電圧３６への印加電圧（ゲート−ソース間電圧）に応じて絶縁膜３５直下においてｎ＋形ソース領域３４と電子放出部４３との間に介在するｐ＋形ウェル領域３３の表面側にチャネル（反転層）が形成されるから、ｎ＋形ソース領域３４と電子放出部４３との間に流れる電流を制御することができる。要するに、ｐ＋形ウェル領域３３の上記一部が電流を制御する電流制御領域３９を構成している。
【００８７】
（実施形態１３）
本実施形態の半導体電力素子の基本構成は実施形態１１と略同じであって、図２２に示すように、電子放出部４３が、ｎ＋形ソース領域３４における真空領域４５側に形成されトンネル現象が起こる膜厚のＳｉＯ２膜からなるトンネル絶縁膜４３ａと、ゲート電極３６に電気的に接続されトンネル絶縁膜４３ａにおける真空領域４５側に形成された表面電極４３ｂとで構成されている点などが相違する。本実施形態における電子源４０では、ゲート電極３６とソース電極３７との間にゲート電極３６を高電位側としてゲート−ソース間電圧を印加することにより、トンネル絶縁膜４３ａに高電界が印加され、トンネル効果によりトンネル絶縁膜４３ａをトンネルした電子が表面電極４３ｂを通して真空領域４５へ放出されｎ−形ドリフト領域３２へ到達する。また、本実施形態の半導体電力素子においてゲート−ソース間電圧を零ボルトにした場合には、トンネル絶縁膜４３ａには高電界が印加されないので、電子は放出されない。なお、トンネル絶縁膜４３ａは、ＳｉＯ２膜に限らず、例えばシリコン窒化膜でもよい。実施形態１１と同様の構成要素には同一の符号を付して説明を省略する（図２２中の一点鎖線は表面電極７を通して放出された電子の流れを示す）。
【００８８】
しかして、本実施形態の半導体電力素子では、電子放出部４３がｎ＋形ソース領域３４における真空領域４５側に形成されトンネル現象が起こる膜厚のトンネル絶縁膜４３ａと、ゲート電極３６に電気的に接続されトンネル絶縁膜４３ａにおける真空領域４５側に形成された表面電極４３ｂとからなり、トンネル絶縁膜４３ａをトンネルした電子が表面電極４３ｂを通して真空領域４５へ放出されるので、電子放出部４３を先端の尖った形状に形成する必要がなく、電子放出部３４３が折損する恐れがないから、電子放出部４３を先端の尖った形状に形成したものに比べて信頼性を向上させることができる。
【００８９】
なお、上記各実施形態では、ＳｉＣ基板（ＳｉＣエピ基板）を用いて半導体電力素子を形成しているが、Ｓｉよりバンドギャップエネルギの大きい半導体材料からなる半導体基板として、ＳｉＣからなるＳｉＣ基板（ＳｉＣエピ基板）の代わりに、例えば、ＧａＮ系の半導体材料からなる半導体基板を採用してもよい。また、ＳｉＣ基板の代わりに、Ｓｉ基板（Ｓｉエピ基板）を用いることによっても従来のＶＤＭＯＳＦＥＴに比べてオン抵抗を大幅に低減することができる。
【００９０】
【発明の効果】
請求項１の発明では、ゲート電極とソース電極との間にゲート電極を高電位側として電圧を印加するとともに、ドレイン電極とソース電極との間にドレイン電極を高電位側として電圧を印加することにより、ソース電極−ソース領域−電子放出部−真空領域−コレクタ電極−ドリフト領域−ドレイン領域−ドレイン電極の経路で電子が流れるから、ドリフト領域がＳｉよりバンドギャップエネルギの大きい半導体材料により形成されていることにより、数百Ｖの高耐圧領域において従来のようにドリフト領域がＳｉにより形成されているＶＤＭＯＳＦＥＴからなる半導体電力素子に比べて耐圧を確保しつつドリフト抵抗を大幅に低減することができ、しかも、ソース領域からドリフト領域へ流れる電子が真空領域を通ることにより、ＶＤＭＯＳＦＥＴにおけるチャネル抵抗に相当する抵抗成分を大幅に低減することができるので、高耐圧を確保しつつオン抵抗の大幅な低減を図ることができるという効果がある。
【００９１】
請求項２の発明では、請求項１の発明の効果に加えて、前記電子放出部の先端と前記ゲート電極とを近づけることができるから、電子を放出させるために前記ゲート電極と前記ソース電極との間に印加する電圧の低電圧化を図ることができ、低消費電力化を図ることができるという効果がある。
【００９２】
請求項３の発明では、請求項１または請求項２の発明の効果に加えて、前記コレクタ電極の表面積を大きくすることができ、前記電子放出部から放出された電子を効率良く収集することができるとともに前記コレクタ電極の低抵抗化を図ることができるという効果がある。
【００９３】
請求項４の発明では、請求項１または請求項２の発明の効果に加えて、前記コレクタ電極を前記半導体基板の前記一表面側に形成することができ、製造プロセスの簡略化を図ることが可能となるという効果がある。
【００９４】
請求項５の発明では、請求項１ないし請求項４の発明の効果に加えて、前記電子放出部の先端に効率良く高電界を印加することができ、低消費電力化を図ることが可能となるという効果がある。
【００９５】
請求項６の発明では、請求項１ないし請求項５の発明の効果に加えて、前記電子放出部の先端に電界集中が生じやすく、電子を放出させるために前記ゲート電極と前記ソース電極との間に印加する電圧の低電圧化を図ることができ、低消費電力化を図ることができるという効果がある。
【００９６】
請求項７の発明では、請求項１ないし請求項５の発明の効果に加えて、前記電子放出部の先端に電界集中が生じやすく、電子を放出させるために前記ゲート電極と前記ソース電極との間に印加する電圧の低電圧化を図ることができ、低消費電力化を図ることができるという効果がある。また、前記電子源をいわゆるスピント（Ｓｐｉｎｄｔ）型電界放出素子と同様の製造プロセスで製造することができるという利点がある。
【００９７】
請求項８の発明では、請求項１ないし請求項５の発明の効果に加えて、前記電子放出部の先端に電界集中が生じやすく、電子を放出させるために前記ゲート電極と前記ソース電極との間に印加する電圧の低電圧化を図ることができ、低消費電力化を図ることができるという効果がある。
【００９８】
請求項９の発明では、請求項１ないし請求項８の発明の効果に加えて、大電流化を図ることができて、ＶＤＭＯＳＦＥＴのチャネル抵抗に相当する抵抗成分のより一層の低減を図ることができるから、オン抵抗のより一層の低減を図ることができるという効果がある。
【００９９】
請求項１０の発明では、請求項１ないし請求項９の発明の効果に加えて、ドリフトコンタクト領域における前記ソース領域側とは反対側でドリフトコンタクト領域を囲むｐ形の表面電界緩和領域が形成されていることにより、前記ソース電極から前記ドレイン電極へ電子が流れていないオフ状態において前記半導体基板における前記ソース領域とドリフトコンタクト領域との間の領域の表面電界を緩和することができ、耐圧を向上させることができるという効果がある。
【０１００】
請求項１１の発明では、請求項２の発明の効果に加えて、前記ゲート電極が前記半導体基板における前記ソース領域とドリフトコンタクト領域との間の領域の上方まで延設されていることにより、前記ソース電極から前記ドレイン電極へ電子が流れていないオフ状態において前記半導体基板における前記ソース領域とドリフトコンタクト領域との間の領域の表面電界を緩和することができ、耐圧を向上させることができるという効果がある。
【０１０１】
請求項１２の発明では、請求項１ないし請求項９の発明の効果に加えて、前記ソース領域とドリフトコンタクト領域との間に前記ソース領域よりも低濃度の表面電界緩和領域が形成されていることにより、前記ソース電極から前記ドレイン電極へ電子が流れていないオフ状態において前記半導体基板における前記ソース領域とドリフトコンタクト領域との間の領域の表面電界を緩和することができ、耐圧を向上させることができるという効果がある。
【０１０２】
請求項１３の発明では、請求項１２の発明の効果に加えて、前記ソース電極から前記ドレイン電極へ電子が流れていないオフ状態において前記半導体基板における前記ソース領域とドリフトコンタクト領域との間の領域の表面電界をより緩和することができ、耐圧をより向上させることができるという効果がある。
【０１０３】
請求項１４の発明では、請求項１ないし請求項８の発明の効果に加えて、前記電子源が前記電子放出部を複数備えていることにより、大電流化を図ることができて、ＶＤＭＯＳＦＥＴのチャネル抵抗に相当する抵抗成分のより一層の低減を図ることができるから、オン抵抗のより一層の低減を図ることができるという効果があり、しかも、前記ソース領域およびドリフトコンタクト領域の平面形状をそれぞれ櫛形状とし前記ソース領域の隣り合う櫛歯部間それぞれにドリフトコンタクト領域の各櫛歯部を位置させてあることにより、前記ドリフト領域を流れる電子のドリフト距離が前記厚み方向におけるドリフトコンタクト領域と前記ドレイン領域との最短距離よりも長くなるのを抑制することができ、前記ドリフト領域での損失を低減することができるという効果がある。
【０１０４】
請求項１５の発明では、請求項２の発明の効果に加えて、前記電子放出部の先端と前記ゲート電極との間の空間における電界集中を緩和することができ、前記電子放出部の先端から前記ゲート電極へ向かって電子が流れるのを抑制することができるから、オン抵抗を低減することができるという効果がある。
【０１０５】
請求項１６の発明では、請求項２の発明の効果に加えて、前記電子放出部の先端と前記ゲート電極との間の空間における電界集中を緩和することができ、前記電子放出部の先端から前記ゲート電極へ向かって電子が流れるのを抑制することができるから、オン抵抗を低減することができるという効果がある。
【０１０６】
請求項１７の発明では、ゲート電極とソース電極との間にゲート電極を高電位側として電圧を印加するとともに、ドレイン電極とソース電極との間にドレイン電極を高電位側として電圧を印加することにより、ソース電極−ソース領域−電子放出部−真空領域−ドリフト領域−ドレイン領域−ドレイン電極の経路で電子が流れるから、ドリフト領域がＳｉよりバンドギャップエネルギの大きい半導体材料により形成されていることにより、数百Ｖの高耐圧領域において従来のようにドリフト領域がＳｉにより形成されているＶＤＭＯＳＦＥＴからなる半導体電力素子に比べて耐圧を確保しつつドリフト抵抗を大幅に低減することができ、しかも、ソース領域からドリフト領域へ流れる電子が真空領域を通ることにより、ＶＤＭＯＳＦＥＴにおけるチャネル抵抗に相当する抵抗成分を大幅に低減することができるので、高耐圧を確保しつつオン抵抗の大幅な低減を図ることができるという効果がある。
【０１０７】
請求項１８の発明では、請求項１７の発明の効果に加えて、前記電子放出部の先端に電界集中が生じやすく、電子を放出させるために前記ゲート電極と前記ソース電極との間に印加する電圧の低電圧化を図ることができ、低消費電力化を図ることができるという効果がある。
【０１０８】
請求項１９の発明では、請求項１８の発明の効果に加えて、前記ゲート電圧への印加電圧に応じて前記絶縁膜直下において前記ソース領域と前記電子放出部との間に介在する前記ウェル領域の表面側にチャネルが形成されるから、前記ソース領域と前記電子放出部との間に流れる電流を制御することができるという効果がある。
【０１０９】
請求項２０の発明では、請求項１７の発明の効果に加えて、前記電子放出部を先端の尖った形状に形成する必要がなく、前記電子放出部を先端の尖った形状に形成したものに比べて信頼性を向上させることができるという効果がある。
【図面の簡単な説明】
【図１】実施形態１を示す概略断面図である。
【図２】同上の要部概略断面図である。
【図３】同上の要部説明図である。
【図４】同上の製造方法を説明するための主要工程断面図である。
【図５】同上の製造方法を説明するための主要工程断面図である。
【図６】同上における電子放出部の他の構成例の概略断面図である。
【図７】同上における電子放出部の別の構成例の概略断面図である。
【図８】実施形態２を示す要部概略断面図である。
【図９】実施形態３を示し、（ａ）は概略断面図、（ｂ）は動作説明図である。
【図１０】同上の比較例の動作説明図である。
【図１１】実施形態４を示し、（ａ）は概略断面図、（ｂ）は動作説明図である。
【図１２】実施形態５を示し、（ａ）は概略断面図、（ｂ）は動作説明図である。
【図１３】実施形態６を示し、（ａ）は概略断面図、（ｂ）は動作説明図である。
【図１４】実施形態７を示し、（ａ）は概略断面図、（ｂ）は要部概略断面図である。
【図１５】実施形態８を示し、（ａ）は要部概略平面図、（ｂ）は（ａ）のＢ−Ｂ’断面図である。
【図１６】実施形態９を示す要部概略断面図である。
【図１７】同上の比較例の動作説明図である。
【図１８】実施形態１０を示す要部概略断面図である。
【図１９】実施形態１１を示す概略断面図である。
【図２０】同上の要部拡大図である。
【図２１】実施形態１２の要部拡大図である。
【図２２】実施形態１３の要部拡大図である。
【図２３】従来例を示す概略断面図である。
【符号の説明】
１  ｎ＋形ＳｉＣ基板（ｎ＋形ドレイン領域）
１Ａ  ＳｉＣ基板（ＳｉＣエピ基板）
２  ｎ−形ＳｉＣエピタキシャル層（ｎ−形ドリフト領域）
４  ｐ＋形ソース領域
８  ドレイン電極
９  ｎ＋形ドリフトコンタクト領域
１０  電子源
１１  絶縁膜
１１ａ  開口窓
１２  ゲート電極
１２１  ゲート層
１２２  ゲート層
１２ａ１  ゲート窓
１２ａ２  ゲート窓
１２ｂ  配線
１３  電子放出部
１４  絶縁層
１５  真空領域
１９  接続電極
２０  キャップ
２１  凹部
２２  コレクタ電極
３１  ｎ＋形ＳｉＣ基板（ｎ＋形ドレイン領域）
３１Ａ  ＳｉＣ基板（ＳｉＣエピ基板）
３２  ｎ−形ＳｉＣエピタキシャル層（ｎ−形ドリフト領域）
３３  ｐ＋形ウェル領域
３４  ｎ＋形ソース領域
３５  絶縁膜
３６  ゲート電極
３７  ソース電極
３８  ドレイン電極
３９  電流制御領域
４０  電子源
４３  電子放出部
４３ａ  トンネル絶縁膜
４３ｂ  表面電極
４５  真空領域
５１  ｎ＋形シリコン基板（ｎ＋形ドレイン領域）
５２  ｎ−形シリコンエピタキシャル層（ｎ−形ドリフト領域）
５３  ｐ＋形ウェル領域
５４  ｎ＋形ソース領域
５５  ゲート酸化膜
５６  ゲート電極
５７  ソース電極
５８  ドレイン電極
【図１】
2004241366.tif 000003
【図２】
2004241366.tif 000004
【図３】
2004241366.tif 000005
【図４】
2004241366.tif 000006
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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