(57)【要約】【課題】　内部でそれ自体でデューティサイクル補正を行うＤＬＬ回路及びそのデューティサイクル補正方法を提供する。【解決手段】　前記ＤＬＬ回路は上昇エッジを合せるためのループ及び下降エッジを合せるためのループだけでなく、デューティサイクル補正のためのループをさらに備える。したがって前記ＤＬＬ回路は位相混合器なしに遅延同期ループ回路の内部でそれ自体でデューティサイクルを補正する。これにより、広いＤＣＣ範囲を有し、電力消耗が低く、動作周波数に対する制約が少なく、またメモリ装置の特性を向上させうる。【選択図】　　　図３
2004129255.tif 000002
【特許請求の範囲】
【請求項１】
　外部クロック信号及びフィードバック内部クロック信号間の位相差を検出してこれに対応するアップ信号及びダウン信号を発生させる位相検出器と、
　前記アップ信号及びダウン信号に応答して前記外部クロック信号及び前記フィードバック内部クロック信号間の位相差をコースロッキングするための第１制御信号及び前記位相差をファインロッキングするための第２制御信号を発生させる第１制御回路と、
　前記アップ信号及びダウン信号に応答して前記外部クロック信号のコースデューティエラーを訂正するための第３制御信号及びファインデューティエラーを訂正するための第４制御信号を発生させる第２制御回路と、
　直列に連結された多数の遅延セルを含み、前記遅延セルを通じて前記外部クロック信号を遅延させ、前記第１制御信号のうち一部に応答して第１遅延セルの出力信号を選択して出力し、前記第１制御信号のうち他の一部に応答して第２遅延セルの出力信号を選択して出力し、また前記第３制御信号に応答して第３遅延セルの出力信号を選択して出力する遅延ライン部と、
を備えることを特徴とするデューティサイクル補正機能を有する遅延同期ループ回路。
【請求項２】
　前記第２制御信号のうち一部に応答して前記第１遅延セルの出力信号を補間して第１出力信号及び第２出力信号を発生し、この第１出力信号を前記フィードバック内部クロック信号のうち一つとして前記位相検出器に提供し、この第２出力信号を第１内部クロック信号として出力する第１位相補間と、
　前記第２制御信号の他の一部に応答して前記第２遅延セルの出力信号を補間して出力信号を発生し、この出力信号を前記フィードバック内部クロック信号の他の一つとして前記位相検出器に提供する第２位相補間と、
　前記第４制御信号に応答して前記第３遅延セルの出力信号を補間して出力信号を発生し、この出力信号を第２内部クロック信号として出力する第３位相補間と、
をさらに備えることを特徴とする請求項１に記載のデューティサイクル補正機能を有する遅延同期ループ回路。
【請求項３】
　前記第１位相補間の前記第１出力信号及び前記第２位相補間の前記出力信号を受信して所定の時間だけ補償遅延させて前記位相検出器に出力する補償遅延器をさらに備えることを特徴とする請求項２に記載のデューティサイクル補正機能を有する遅延同期ループ回路。
【請求項４】
　前記第１制御信号のうち一部は上昇エッジに関するものであり、前記第１制御信号のうち他の一部は下降エッジに関するものであることを特徴とする請求項１に記載のデューティサイクル補正機能を有する遅延同期ループ回路。
【請求項５】
　前記第２制御信号のうち一部は上昇エッジに関するものであり、前記第２制御信号のうち他の一部は下降エッジに関するものであることを特徴とする請求項１に記載のデューティサイクル補正機能を有する遅延同期ループ回路。
【請求項６】
　前記第１制御回路は、
　前記アップ信号のうち上昇エッジに関するアップ信号及び前記ダウン信号のうち上昇エッジに関するダウン信号に応答して前記第１制御信号のうち上昇エッジに関する制御信号及び前記第２制御信号のうち上昇エッジに関する制御信号を発生させる上昇エッジ制御回路と、
　前記アップ信号のうち下降エッジに関するアップ信号及び前記ダウン信号のうち下降エッジに関するダウン信号に応答して前記第１制御信号のうち下降エッジに関する制御信号及び前記第２制御信号のうち下降エッジに関する制御信号を発生させる下降エッジ制御回路と、
を備えることを特徴とする請求項１に記載のデューティサイクル補正機能を有する遅延同期ループ回路。
【請求項７】
　前記第２制御回路は、
　前記アップ信号及び前記ダウン信号に応答してデューティ訂正のためのアップ信号及びデューティ訂正のためのダウン信号を発生させる第１デューティ訂正制御回路と、
　前記デューティ訂正のためのアップ信号及び前記デューティ訂正のためのダウン信号に応答して前記第３制御信号及び前記第４制御信号を発生させる第２デューティ訂正制御回路と、
を備えることを特徴とする請求項１に記載のデューティサイクル補正機能を有する遅延同期ループ回路。
【請求項８】
　前記デューティ訂正のためのアップ信号は前記アップ信号のうち上昇エッジに関するアップ信号及び下降エッジに関するアップ信号が全て活性化される時に活性化されることを特徴とする請求項７に記載のデューティサイクル補正機能を有する遅延同期ループ回路。
【請求項９】
　前記デューティ訂正のためのダウン信号は前記ダウン信号のうち上昇エッジに関するダウン信号及び下降エッジに関するダウン信号が全て活性化される時に活性化されることを特徴とする請求項７に記載のデューティサイクル補正機能を有する遅延同期ループ回路。
【請求項１０】
　前記第３遅延セルは前記第１遅延セル及び前記第２遅延セル間の真中に位置することを特徴とする請求項１に記載のデューティサイクル補正機能を有する遅延同期ループ回路。
【請求項１１】
　ロッキングの後、前記第１位相補間の前記第１出力信号は上昇エッジが前記外部クロック信号の上昇エッジにファイン同期されることを特徴とする請求項２に記載のデューティサイクル補正機能を有する遅延同期ループ回路。
【請求項１２】
　前記第１位相補間の前記第２出力信号はロッキングの後、前記第１位相補間の前記第１出力信号の上昇エッジに応答して発生するパルスを有する信号であることを特徴とする請求項２に記載のデューティサイクル補正機能を有する遅延同期ループ回路。
【請求項１３】
　ロッキングの後、前記第２位相補間の前記出力信号は上昇エッジが前記外部クロック信号の下降エッジにファイン同期されることを特徴とする請求項２に記載のデューティサイクル補正機能を有する遅延同期ループ回路。
【請求項１４】
　前記第３位相補間の前記出力信号はロッキングの後、デューティが補正された信号の下降エッジに応答して発生するパルスを有する信号であることを特徴とする請求項２に記載のデューティサイクル補正機能を有する遅延同期ループ回路。
【請求項１５】
　直列に連結された多数の遅延セルを含む遅延ラインを備える遅延同期ループ回路のデューティサイクル補正方法において、
　（ａ）外部クロック信号及びフィードバック内部クロック信号間の位相差を検出してこれに対応するアップ信号及びダウン信号を発生させる段階と、
　（ｂ）前記アップ信号及びダウン信号に応答して前記外部クロック信号及び前記フィードバック内部クロック信号間の位相差をコースロッキングするための第１制御信号及び前記位相差をファインロッキングするための第２制御信号を発生させる段階と、
　（ｃ）前記アップ信号及びダウン信号に応答して前記外部クロック信号のコースデューティエラーを訂正するための第３制御信号及びファインデューティエラーを訂正するための第４制御信号を発生させる段階と、
　（ｄ）前記第１制御信号のうち上昇エッジに関するものに応答して第１遅延セルの出力信号を選択して出力し、前記第１制御信号のうち下降エッジに関するものに応答して第２遅延セルの出力信号を選択して出力し、また前記第３制御信号に応答して前記第１遅延セル及び前記第２遅延セル間の真中に位置する第３遅延セルの出力信号を選択して出力する段階と、
　（ｅ）前記第２制御信号のうち上昇エッジに関するものに応答して前記第１遅延セルの出力信号を補間して第１出力信号及び第２出力信号を発生し、この第１出力信号を前記フィードバック内部クロック信号うちの一つとして提供し、この第２出力信号を第１内部クロック信号として出力する段階と、
　（ｆ）前記第２制御信号の下降エッジに関するものに応答して前記第２遅延セルの出力信号を補間して出力信号を発生し、この出力信号を前記フィードバック内部クロック信号の他の一つとして提供する段階と、
　（ｇ）前記第４制御信号に応答して前記第３遅延セルの出力信号を補間して出力信号を発生し、この出力信号を第２内部クロック信号として出力する段階と、
を備えることを特徴とするデューティサイクル補正方法。
【請求項１６】
　前記（ｃ）段階は、
　（ｃ１）前記アップ信号及び前記ダウン信号に応答してデューティ訂正のためのアップ信号及びデューティ訂正のためのダウン信号を発生させる段階と、
　（ｃ２）前記デューティ訂正のためのアップ信号及び前記デューティ訂正のためのダウン信号に応答して前記第３制御信号及び前記第４制御信号を発生させる段階と、
を備えることを特徴とする請求項１５に記載のデューティサイクル補正方法。
【請求項１７】
　前記デューティ訂正のためのアップ信号は前記アップ信号のうち上昇エッジに関するアップ信号及び下降エッジに関するアップ信号が全て活性化される時に活性化されることを特徴とする請求項１６に記載のデューティサイクル補正方法。
【請求項１８】
　前記デューティ訂正のためのダウン信号は前記ダウン信号のうち上昇エッジに関するダウン信号及び下降エッジに関するダウン信号が全て活性化される時に活性化されることを特徴とする請求項１６に記載のデューティサイクル補正方法。
【発明の詳細な説明】
【技術分野】
【０００１】
　本発明は遅延同期ループ回路に係り、特に内部でそれ自体でデューティサイクルを補正する遅延同期ループ回路及びそのデューティサイクル補正方法に関する。
【背景技術】
【０００２】
　メモリ装置とメモリコントローラ間のデータ伝送のようにクロック信号に同期させてデータを伝送する入出力方式においては、バスの負荷が大きくなり伝送周波数が速くなるにつれてクロック信号とデータ間の時間的同期を成し遂げることが非常に重要である。すなわち、クロック信号に応答してデータがバスに載せられるのにかかる時間を逆補償してデータをクロック信号のエッジまたは中央に正確に位置させるべきである。このような点を目的として使用される回路には位相同期ループ（ＰＬＬ：Ｐｈａｓｅ　Ｌｏｃｋｅｄ　Ｌｏｏｐ）及び遅延同期ループ（ＤＬＬ：Ｄｅｌａｙ　Ｌｏｃｋｅｄ　Ｌｏｏｐ）があり、一般的にメモリ装置にはＤＬＬが使われる。
【０００３】
　ところが、クロック信号の上昇エッジ及び下降エッジにおいて全てデータが出力されるＤＤＲ（Ｄｏｕｂｌｅ　Ｄａｔａ　Ｒａｔｅ）インタフェイスの場合には、クロック信号のデューティサイクルが５０％から外れている時、上昇エッジから出力されるデータ区間の幅と下降エッジから出力されるデータ区間の幅とが変わる。このような場合に有効データウィンドはデータ区間の幅がより小さい側によって定義されるので、メモリシステムのタイミングマージンが減る。したがって、クロック信号のデューティサイクルを補正するためのデューティサイクル補正器（ＤＣＣ：Ｄｕｔｙ　Ｃｙｃｌｅ　Ｃｏｒｒｅｃｔｏｒ）が必要である。
【０００４】
　図１は、従来のデューティサイクル補正器を備えるレジスタコントロールドＤＬＬのブロック図を示す。
　図１を参照すれば、レジスタコントロールドＤＬＬは位相検出器１１、制御回路１２、選択回路１３、遅延チェイン１４、第１及び第２位相補間１５、及び補償遅延器１６を備える。
【０００５】
　このＤＬＬはコースループ及びファインループを有するＤＬＬであり、コースロック区間での遅延を調節するために遅延チェイン１４、すなわちディレイラインが使われ、ファインロック区間での微細遅延を調節するために第１及び第２位相補間１５が使われる。
【０００６】
　従来ではデューティサイクルを補正するために、言い換えればデューティサイクルが補正された内部クロック信号ＤＬＣＬＫ＿Ｆ、ＤＬＣＬＫ＿Ｓを発生させるために第１及び第２位相補間１５の出力端に第１及び第２位相混合器１７が連結される。位相混合器１７は図２に示されるように出力端が共通連結された二つのインバータ２１、２３を含んで構成される。したがって、出力信号ＯＵＴの上昇エッジはインバータ２１の入力信号ＩＮ１の上昇エッジとインバータ２３の入力信号ＩＮ２の上昇エッジとの間で生成される。同様に出力信号ＯＵＴの下降エッジはインバータ２１の入力信号ＩＮ１の下降エッジとインバータ２３の入力信号ＩＮ２の下降エッジとの間で生成される。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
　しかし、位相混合器１７を利用したデューティサイクル補正方法は次のような短所がある。
　第一に、ＤＣＣ範囲は入力信号ＩＮ１の傾斜と入力信号ＩＮ２の傾斜とに関連する。すなわち円滑なＤＣＣ動作のためには前記二つの信号ＩＮ１、ＩＮ２の傾斜が緩慢でなければならないが、このためにインバータ２１及びインバータ２３の入力端及び共通出力端に大きい容量を有するキャパシタＣ１、Ｃ２、Ｃ３が連結される。これにより外部クロック信号ＥＣＬＫのデューティサイクルが約４０：６０または６０：４０以上である場合、ＤＣＣが正しくならないこともあり、また電力消耗が増加し、動作周波数に対する制約もある。
　第二に、位相混合器１７自体の遅延が存在し、これはメモリ装置の特性、特にｔＳＡＣのマージンを減少させる。
【０００８】
　本発明は上記の点に鑑みなされたもので、その目的は、広いＤＣＣ範囲を有し、電力消耗が低く、動作周波数に対する制約が少なく、またメモリ装置の特性を向上させうるＤＣＣ回路を有する遅延同期ループ回路を提供することにある。
　また、本発明は、前記遅延同期ループ回路におけるＤＣＣ方法を提供することを他の目的とする。
【課題を解決するための手段】
【０００９】
　本発明による遅延同期ループ回路は、位相検出器、第１制御回路、第２制御回路、遅延ライン部、第１位相補間、第２位相補間、及び第３位相補間を備える。
　前記位相検出器は、外部クロック信号及びフィードバック内部クロック信号間の位相差を検出してこれに対応するアップ信号及びダウン信号を発生させる。前記第１制御回路は前記アップ信号及びダウン信号に応答して前記外部クロック信号及び前記フィードバック内部クロック信号間の位相差をコースロッキングするための第１制御信号及び前記位相差をファインロッキングするための第２制御信号を発生させる。前記第２制御回路は前記アップ信号及びダウン信号に応答して前記外部クロック信号のコースデューティエラーを訂正するための第３制御信号及びファインデューティエラーを訂正するための第４制御信号を発生させる。
前記遅延ライン部は、直列に連結された多数の遅延セルを含み、前記遅延セルを通じて前記外部クロック信号を遅延させる。前記遅延ライン部は前記第１制御信号のうち一部に応答して隣接した二つの第１遅延セルの出力信号を選択して出力し、前記第１制御信号のうち他の一部に応答して隣接した二つの第２遅延セルの出力信号を選択して出力し、また前記第３制御信号に応答して隣接した二つの第３遅延セルの出力信号を選択して出力する。
　前記第１位相補間は、前記第２制御信号のうち一部に応答して前記第１遅延セルの出力信号を補間して第１出力信号及び第２出力信号を発生し、この第１出力信号を前記フィードバック内部クロック信号うちの一つとして前記位相検出器に提供し、この第２出力信号を第１内部クロック信号として出力する。前記第２位相補間は前記第２制御信号の他の一部に応答して前記第２遅延セルの出力信号を補間して出力信号を発生し、この出力信号を前記フィードバック内部クロック信号の他の一つとして前記位相検出器に提供する。前記第３位相補間は前記第４制御信号に応答して前記第３遅延セルの出力信号を補間して出力信号を発生し、この出力信号を第２内部クロック信号として出力する。
【００１０】
　本発明による遅延同期ループ回路は前記第１位相補間の前記第１出力信号及び前記第２位相補間の前記出力信号を受信して所定の時間だけ補償遅延させて前記位相検出器に出力する補償遅延器をさらに備えうる。
　前記第２制御回路は、前記アップ信号及び前記ダウン信号に応答してデューティ訂正のためのアップ信号及びデューティ訂正のためのダウン信号を発生させる第１デューティ訂正制御回路、及び前記デューティ訂正のためのアップ信号及び前記デューティ訂正のためのダウン信号に応答して前記第３制御信号及び前記第４制御信号を発生させる第２デューティ訂正制御回路を備える。
　特に前記デューティ訂正のためのアップ信号は前記アップ信号のうち上昇エッジに関するアップ信号及び下降エッジに関するアップ信号が全て活性化される時に活性化される。前記デューティ訂正のためのダウン信号は前記ダウン信号のうち上昇エッジに関するダウン信号及び下降エッジに関するダウン信号が全て活性化される時に活性化される。
　前記第３遅延セルは前記第１遅延セルと前記第２遅延セル間の真中に位置する。
　ロッキングの後、前記第１位相補間の前記第１出力信号は上昇エッジが前記外部クロック信号の上昇エッジにファイン同期される。前記第１位相補間の前記第２出力信号はロッキングの後、前記第１位相補間の前記第１出力信号の上昇エッジに応答して発生するパルスを有する信号である。ロッキングの後、前記第２位相補間の前記出力信号は上昇エッジが前記外部クロック信号の下降エッジにファイン同期される。前記第３位相補間の前記出力信号はロッキングの後、デューティが補正された信号の下降エッジに応答して発生するパルスを有する信号である。
【００１１】
　本発明によるＤＣＣ方法は、下の（ａ）段階ないし（ｇ）段階を備える。
　（ａ）段階では、外部クロック信号及びフィードバック内部クロック信号間の位相差を検出してこれに対応するアップ信号及びダウン信号を発生させる。（ｂ）段階では、前記アップ信号及びダウン信号に応答して前記外部クロック信号及び前記フィードバック内部クロック信号間の位相差をコースロッキングするための第１制御信号及び前記位相差をファインロッキングするための第２制御信号を発生させる。（ｃ）段階では、前記アップ信号及びダウン信号に応答して前記外部クロック信号のコースデューティエラーを訂正するための第３制御信号及びファインデューティエラーを訂正するための第４制御信号を発生させる。
　（ｄ）段階では、前記第１制御信号のうち上昇エッジに関するものに応答して隣接した二つの第１遅延セルの出力信号を選択して出力し、前記第１制御信号のうち下降エッジに関するものに応答して隣接した二つの第２遅延セルの出力信号を選択して出力し、また前記第３制御信号に応答して前記第１遅延セルと前記第２遅延セル間の真中に位置する隣接した二つの第３遅延セルの出力信号を選択して出力する。
　（ｅ）段階では、前記第２制御信号のうち上昇エッジに関するものに応答して前記第１遅延セルの出力信号を補間して第１出力信号及び第２出力信号を発生し、この第１出力信号を前記フィードバック内部クロック信号の一つとして提供し、この第２出力信号を第１内部クロック信号として出力する。（ｆ）段階では、前記第２制御信号のうち下降エッジに関するものに応答して前記第２遅延セルの出力信号を補間して出力信号を発生し、この出力信号を前記フィードバック内部クロック信号の他の一つとして提供する。（ｇ）段階では、前記第４制御信号に応答して前記第３遅延セルの出力信号を補間して出力信号を発生し、この出力信号を第２内部クロック信号として出力する。
【００１２】
　前記（ｃ）段階は、前記アップ信号及び前記ダウン信号に応答してデューティ訂正のためのアップ信号及びデューティ訂正のためのダウン信号を発生させる段階、及び前記デューティ訂正のためのアップ信号及び前記デューティ訂正のためのダウン信号に応答して前記第３制御信号及び前記第４制御信号を発生させる段階を備える。
　前記デューティ訂正のためのアップ信号は前記アップ信号のうち上昇エッジに関するアップ信号及び下降エッジに関するアップ信号が全て活性化される時に活性化される。前記デューティ訂正のためのダウン信号は前記ダウン信号のうち上昇エッジに関するダウン信号及び下降エッジに関するダウン信号が全て活性化される時に活性化される。
【発明の効果】
【００１３】
　上記のような本発明によるＤＬＬは位相合成器を備えなくてもＤＬＬ内部でそれ自体でデューティサイクルを補正する。本発明によるＤＬＬは位相合成器を備えないので、広いＤＣＣ範囲を有し、電力消耗が低く、動作周波数に対する制約が少なく、またメモリ装置の特性を向上させうる長所がある。
【発明を実施するための最良の形態】
【００１４】
　以下、添付した図面を参照して本発明の望ましい実施の形態を説明する。各図において同じ参照符号は同じ部材を表す。
【００１５】
　図３は、本発明によるデューティサイクル補正機能を有するＤＬＬを示すブロック図である。
　この図３を参照すれば、本発明によるＤＬＬは、位相検出器３１、第１制御回路３２、第２制御回路３３、遅延ライン部３４、第１位相補間３５、第２位相補間３６、第３位相補間３７、及び補償遅延器３８を備える。
【００１６】
　前記本発明によるＤＬＬは、ＤＬＬ自体内でＤＣＣ動作を行う。すなわち図１に示された従来のＤＬＬではＤＤＲシステムの場合に二つのループ、すなわち上昇エッジを合せるためのループと下降エッジを合せるためのループとがあり、またデューティサイクルを補正するための位相混合器が含まれている。これに対して、本発明によるＤＬＬでは位相混合器が含まれず、代りにデューティサイクル補正のためのループが追加される。すなわち図１に示された従来のＤＬＬと比較して第２制御回路３３及び第３位相補間３７が追加され、遅延ライン部３４の構成及び動作が図１に示された従来のＤＬＬのものと違う。
【００１７】
　位相検出器３１は、外部クロック信号ＥＣＬＫ及び補償遅延器３８の出力信号間の位相差を検出してこれに対応するアップ信号ＵＰ＿Ｆ／Ｓ及びダウン信号ＤＮ＿Ｆ／Ｓを発生させる。補償遅延器３８はフィードバック内部クロック信号、すなわち第１位相補間３５の出力信号ＤＬＣＬＫ＿Ｆ＿Ｒの反転信号／ＤＬＣＬＫ＿Ｆ＿Ｒ及び第２位相補間３６の出力信号ＤＬＣＬＫ＿Ｓ＿Ｒを受信して所定の時間だけ補償遅延させて出力する。前記所定の時間は半導体メモリ装置内におけるデータパスの遅延時間、すなわち外部クロック信号ＥＣＬＫに応答して出力データがデータパスを通じて出力パッドに出力されるまでの時間に当たる。補償遅延器３８は場合によって前記ＤＬＬに含まれないこともある。その場合には前記フィードバック内部クロック信号／ＤＬＣＬＫ＿Ｆ＿Ｒ、ＤＬＣＬＫ＿Ｓ＿Ｒが位相検出器３１に直接入力される。
【００１８】
　第１制御回路３２は、アップ信号ＵＰ＿Ｆ／Ｓ及びダウン信号ＤＮ＿Ｆ／Ｓに応答して外部クロック信号ＥＣＬＫ及びフィードバック内部クロック信号／ＤＬＣＬＫ＿Ｆ＿Ｒ、ＤＬＣＬＫ＿Ｓ＿Ｒ間の位相差をコースロッキングするための第１制御信号ＥＵＰ＿Ｆ／Ｓ、ＥＤＮ＿Ｆ／Ｓ、ＯＵＰ＿Ｆ／Ｓ、ＯＤＮ＿Ｆ／Ｓ及び前記位相差をファインロッキングするための第２制御信号ＷＵＰ＿Ｆ／Ｓ、ＷＤＮ＿Ｆ／Ｓを発生させる。第２制御回路３３はアップ信号ＵＰ＿Ｆ／Ｓ及びダウン信号ＤＮ＿Ｆ／Ｓに応答して外部クロック信号ＥＣＬＫのコースデューティエラーを訂正するための第３制御信号ＥＵＰ＿Ｃ、ＥＤＮ＿Ｃ、ＯＵＰ＿Ｃ、ＯＤＮ＿Ｃ及びファインデューティエラーを訂正するための第４制御信号ＷＵＰ＿Ｃ、ＷＤＮ＿Ｃを発生させる。第１制御回路３２及び第２制御回路３３の構成及び動作は後述する。
【００１９】
　ここで、Ｆが付いている信号はクロック信号の上昇エッジと関連した信号であることを意味し、Ｓが付いている信号はクロック信号の下降エッジと関連した信号であることを意味する。Ｃが付いている信号はクロック信号のデューティと関連した信号であることを意味する。
【００２０】
　第１制御信号ＥＵＰ＿Ｆ／Ｓ、ＥＤＮ＿Ｆ／Ｓ、ＯＵＰ＿Ｆ／Ｓ、ＯＤＮ＿Ｆ／Ｓ及び第３制御信号ＥＵＰ＿Ｃ、ＥＤＮ＿Ｃ、ＯＵＰ＿Ｃ、ＯＤＮ＿Ｃはコースロック区間で遅延を調節するための信号であり、これは遅延ライン部３４に入力される。第２制御信号ＷＵＰ＿Ｆ／Ｓ、ＷＤＮ＿Ｆ／Ｓ及び第４制御信号ＷＵＰ＿Ｃ、ＷＤＮ＿Ｃはファインロック区間で微細遅延を調節するための信号である。第２制御信号ＷＵＰ＿Ｆ／Ｓ、ＷＤＮ＿Ｆ／Ｓは第１及び２位相補間３５、３６に入力され、第４制御信号ＷＵＰ＿Ｃ、ＷＤＮ＿Ｃは第３位相補間３７に入力される。
【００２１】
　遅延ライン部３４は選択回路３４ａと遅延チェイン３４ｂを含む。遅延チェイン３４ｂは直列に連結された多数の遅延セルを含み、遅延セルを通じて外部クロック信号ＥＣＬＫを遅延させる。
【００２２】
　より詳細には遅延ライン部３４は前記第１制御信号のうち上昇エッジに関する制御信号ＥＵＰ＿Ｆ、ＥＤＮ＿Ｆ、ＯＵＰ＿Ｆ、ＯＤＮ＿Ｆに応答して遅延チェイン３４ｂ内の隣接した二つの第１遅延セル、例えば２１番目及び２２番目の遅延セルの出力信号ＥＯＵＴ＿Ｆ、ＯＯＵＴ＿Ｆを選択して出力し、前記第１制御信号のうち下降エッジに関する制御信号ＥＵＰ＿Ｓ、ＥＤＮ＿Ｓ、ＯＵＰ＿Ｓ、ＯＤＮ＿Ｓに応答して遅延チェイン３４ｂ内の隣接した二つの第２遅延セル、例えば１５番目及び１６番目の遅延セルの出力信号ＥＯＵＴ＿Ｓ、ＯＯＵＴ＿Ｓを選択して出力する。また遅延ライン部３４は前記第３制御信号ＥＵＰ＿Ｃ、ＥＤＮ＿Ｃ、ＯＵＰ＿Ｃ、ＯＤＮ＿Ｃに応答して前記第１遅延セルと前記第２遅延セル間の真中に位置する隣接した二つの第３遅延セル、すなわち１８番目及び１９番目の遅延セルの出力信号ＥＯＵＴ＿Ｃ、ＯＯＵＴ＿Ｃを選択して出力する。このような過程によって遅延ライン部３４でコースロック区間における遅延が調節される。
【００２３】
　選択回路３４ａは前記第１制御信号のうち上昇エッジに関する制御信号ＥＵＰ＿Ｆ、ＥＤＮ＿Ｆ、ＯＵＰ＿Ｆ、ＯＤＮ＿Ｆに応答して選択信号ＳＥＬ１＿ＦないしＳＥＬｎ＿Ｆを発生し、前記第１制御信号のうち下降エッジに関する制御信号ＥＵＰ＿Ｓ、ＥＤＮ＿Ｓ、ＯＵＰ＿Ｓ、ＯＤＮ＿Ｓに応答して選択信号ＳＥＬ１＿ＳないしＳＥＬｎ＿Ｓを発生し、第３制御信号ＥＵＰ＿Ｃ、ＥＤＮ＿Ｃ、ＯＵＰ＿Ｃ、ＯＤＮ＿Ｃに応答して選択信号ＳＥＬ１＿ＣないしＳＥＬｎ＿Ｃを発生させる。
【００２４】
　選択信号ＳＥＬ１＿ＦないしＳＥＬｎ＿Ｆは外部クロック信号ＥＣＬＫの上昇エッジとフィードバック内部クロック信号／ＤＬＣＬＫ＿Ｆ＿Ｒの上昇エッジ間の位相差を減らすために遅延チェイン３４ｂ内の前記二つの第１遅延セルの出力信号ＥＯＵＴ＿Ｆ、ＯＯＵＴ＿Ｆを選択する信号である。選択信号ＳＥＬ１＿ＳないしＳＥＬｎ＿Ｓは外部クロック信号ＥＣＬＫの下降エッジとフィードバック内部クロック信号ＤＬＣＬＫ＿Ｓ＿Ｒの下降エッジ間の位相差を減らすために遅延チェイン３４ｂ内の前記二つの第２遅延セルの出力信号ＥＯＵＴ＿Ｓ、ＯＯＵＴ＿Ｓを選択する信号である。選択信号ＳＥＬ１＿ＣないしＳＥＬｎ＿Ｃはデューティサイクルを５０％に合せるために遅延チェイン３４ｂ内の前記二つの第３遅延セルの出力信号ＥＯＵＴ＿Ｃ、ＯＯＵＴ＿Ｃを選択する信号である。
【００２５】
　次にファインロック区間で位相と関連した微細遅延を調節するために前記第１遅延セルの出力信号ＥＯＵＴ＿Ｆ、ＯＯＵＴ＿Ｆは第１位相補間３５に入力され、前記第２遅延セルの出力信号ＥＯＵＴ＿Ｓ、ＯＯＵＴ＿Ｓは第２位相補間３６に入力される。前記第３遅延セルの出力信号ＥＯＵＴ＿Ｃ、ＯＯＵＴ＿Ｃはファインロック区間でデューティと関連した微細遅延を調節するために第３位相補間３７に入力される。
【００２６】
　第１位相補間３５はウェイト情報信号、すなわち第１制御回路３２から入力される第２制御信号ＷＵＰ＿Ｆ、ＷＤＮ＿Ｆに応答して前記第１遅延セルの出力信号ＥＯＵＴ＿Ｆ、ＯＯＵＴ＿Ｆを補間して第１出力信号ＤＬＣＬＫ＿Ｆ＿Ｒ及び第２出力信号ＤＬＣＬＫ＿Ｆを発生させる。この第１出力信号ＤＬＣＬＫ＿Ｆ＿Ｒはインバータ３９を経由して前記フィードバック内部クロック信号の一つとして補償遅延器３８に提供され、第２出力信号ＤＬＣＬＫ＿Ｆはメモリ装置の内部クロック信号の一つとして利用される。
【００２７】
　第２位相補間３６はウェイト情報信号、すなわち第１制御回路３２から入力される第２制御信号ＷＵＰ＿Ｓ、ＷＤＮ＿Ｓに応答して前記第２遅延セルの出力信号ＥＯＵＴ＿Ｓ、ＯＯＵＴ＿Ｓを補間して出力信号ＤＬＣＬＫ＿Ｓ＿Ｒを発生させる。この出力信号ＤＬＣＬＫ＿Ｓ＿Ｒは前記フィードバック内部クロック信号の他の一つとして補償遅延器３８に提供される。
【００２８】
　第３位相補間３７はウェイト情報信号、すなわち第２制御回路３３から入力される第４制御信号ＷＵＰ＿Ｃ、ＷＤＮ＿Ｃに応答して前記第３遅延セルの出力信号ＥＯＵＴ＿Ｃ、ＯＯＵＴ＿Ｃを補間して出力信号ＤＬＣＬＫ＿Ｃを発生させる。この出力信号ＤＬＣＬＫ＿Ｃはメモリ装置の内部クロック信号の他の一つとして利用される。
【００２９】
　図９(Ａ)及び図９(Ｂ)のタイミング図に示されるようにロッキングの後、第１位相補間３５の第１出力信号ＤＬＣＬＫ＿Ｆ＿Ｒは上昇エッジが外部クロック信号ＥＣＬＫの上昇エッジにファイン同期される。第１位相補間３５の第２出力信号ＤＬＣＬＫ＿Ｆはロッキングの後、第１出力信号ＤＬＣＬＫ＿Ｆ＿Ｒの上昇エッジに応答して発生するパルスを有する信号である。第２位相補間３６の出力信号ＤＬＣＬＫ＿Ｓ＿Ｒはロッキングの後、上昇エッジが外部クロック信号ＥＣＬＫの下降エッジにファイン同期される。第３位相補間３７の出力信号ＤＬＣＬＫ＿Ｃはロッキングの後、デューティが５０％に補正された信号の下降エッジに応答して発生するパルスを有する信号である。
【００３０】
　図４は、図３に示された第１制御回路３２の詳細ブロック図である。
　この図４を参照すれば、第１制御回路３２は上昇エッジ制御回路４１及び下降エッジ制御回路４３を備える。
【００３１】
　上昇エッジ制御回路４１は上昇エッジに関するアップ信号ＵＰ＿Ｆ及び上昇エッジに関するダウン信号ＤＮ＿Ｆに応答して前記第１制御信号のうち上昇エッジに関する制御信号ＥＵＰ＿Ｆ、ＥＤＮ＿Ｆ、ＯＵＰ＿Ｆ、ＯＤＮ＿Ｆ及び前記第２制御信号のうち上昇エッジに関する制御信号ＷＵＰ＿Ｆ、ＷＤＮ＿Ｆを発生させる。下降エッジ制御回路４３は下降エッジに関するアップ信号ＵＰ＿Ｓ及び下降エッジに関するダウン信号ＤＮ＿Ｓに応答して前記第１制御信号のうち下降エッジに関する制御信号ＥＵＰ＿Ｓ、ＥＤＮ＿Ｓ、ＯＵＰ＿Ｓ、ＯＤＮ＿Ｓ及び前記第２制御信号のうち下降エッジに関する制御信号ＷＵＰ＿Ｓ、ＷＤＮ＿Ｓを発生させる。
【００３２】
　上昇エッジ制御回路４１及び下降エッジ制御回路４３の動作は図９のタイミング図を参照してさらに後述される。
【００３３】
　図５は、図３に示された第２制御回路３３の詳細ブロック図である。
　この図５を参照すれば、第２制御回路３３は第１デューティ訂正制御回路５１及び第２デューティ訂正制御回路５３を備える。
【００３４】
　第１デューティ訂正制御回路５１はアップ信号ＵＰ＿Ｆ、ＵＰ＿Ｓ及びダウン信号ＤＮ＿Ｆ、ＤＮ＿Ｓに応答してデューティ訂正のためのアップ信号ＵＰ＿Ｃ及びデューティ訂正のためのダウン信号ＤＮ＿Ｃを発生させる。第２デューティ訂正制御回路５３はデューティ訂正のためのアップ信号ＵＰ＿Ｃ及びデューティ訂正のためのダウン信号ＤＮ＿Ｃに応答して第３制御信号ＥＵＰ＿Ｃ、ＥＤＮ＿Ｃ、ＯＵＰ＿Ｃ、ＯＤＮ＿Ｃ及び第４制御信号ＷＵＰ＿Ｃ、ＷＤＮ＿Ｃを発生させる。
【００３５】
　特に第１デューティ訂正制御回路５１は、遅延ライン部３４で前記第１遅延セルと前記第２遅延セル間の真中に位置する前記第３遅延セルの出力信号ＥＯＵＴ＿Ｃ、ＯＯＵＴ＿Ｃが選択されるように、上昇エッジに関するアップ信号ＵＰ＿Ｆ及び下降エッジに関するアップ信号ＵＰ＿Ｓが全て活性化される時に前記デューティ訂正のためのアップ信号ＵＰ＿Ｃを活性化させる。また第１デューティ訂正制御回路５１は上昇エッジに関するダウン信号ＤＮ＿Ｆ及び下降エッジに関するダウン信号ＤＮ＿Ｓが全て活性化される時に前記デューティ訂正のためのダウン信号ＤＮ＿Ｃを活性化させる。
【００３６】
　図６は、図５に示された第１デューティ訂正制御回路５１の詳細回路図であり、図７は図５に示された第２デューティ訂正制御回路５３の詳細回路図である。
【００３７】
　図６を参照すれば、第１デューティ訂正制御回路５１はＮＡＮＤゲート６１、６２及びインバータ６３、６４を備える。図７を参照すれば、第２デューティ訂正制御回路５３は制御回路７１、ＮＡＮＤゲート７２〜７９、８４、８５、及びインバータ８０〜８３を備える。第１デューティ訂正制御回路５１及び第２デューティ訂正制御回路５３の動作は図９のタイミング図を参照してさらに後述する。
【００３８】
　図８は、図３に示された遅延ライン部３４の詳細ブロック図である。
　この図８を参照すれば、遅延ライン部３４は選択回路３４ａと遅延チェイン３４ｂとを含む。遅延チェイン３４ｂは直列に連結された多数の遅延セルＢ１〜Ｂｎを含み、遅延セルを通じて外部クロック信号ＥＣＬＫを遅延させる。
【００３９】
　選択回路３４ａは多数の選択器Ａ１〜Ａｎを含む。この選択回路３４ａは前記第１制御信号のうち上昇エッジに関する制御信号ＥＵＰ＿Ｆ、ＥＤＮ＿Ｆ、ＯＵＰ＿Ｆ、ＯＤＮ＿Ｆに応答して選択信号ＳＥＬ１＿ＦないしＳＥＬｎ＿Ｆを発生し、前記第１制御信号のうち下降エッジに関する制御信号ＥＵＰ＿Ｓ、ＥＤＮ＿Ｓ、ＯＵＰ＿Ｓ、ＯＤＮ＿Ｓに応答して選択信号ＳＥＬ１＿ＳないしＳＥＬｎ＿Ｓを発生し、第３制御信号ＥＵＰ＿Ｃ、ＥＤＮ＿Ｃ、ＯＵＰ＿Ｃ、ＯＤＮ＿Ｃに応答して選択信号ＳＥＬ１＿ＣないしＳＥＬｎ＿Ｃを発生させる。
【００４０】
　選択信号ＳＥＬ１＿ＦないしＳＥＬｎ＿Ｆは遅延チェイン３４ｂ内の隣接した二つの第１遅延セルの出力信号ＥＯＵＴ＿Ｆ、ＯＯＵＴ＿Ｆを選択する信号であり、二つずつ活性化される。選択信号ＳＥＬ１＿ＳないしＳＥＬｎ＿Ｓは遅延チェイン３４ｂ内の隣接した二つの第２遅延セルの出力信号ＥＯＵＴ＿Ｓ、ＯＯＵＴ＿Ｓを選択する信号であり、二つずつ活性化される。選択信号ＳＥＬ１＿ＣないしＳＥＬｎ＿Ｃは遅延チェイン３４ｂ内の隣接した二つの第３遅延セルの出力信号ＥＯＵＴ＿Ｃ、ＯＯＵＴ＿Ｃを選択する信号であり、二つずつ活性化される。
【００４１】
　したがって前記第１制御信号のうち上昇エッジに関する制御信号ＥＵＰ＿Ｆ、ＥＤＮ＿Ｆ、ＯＵＰ＿Ｆ、ＯＤＮ＿Ｆに応答して隣接した二つの第１遅延セル、例えば２１番目及び２２番目の遅延セルＢ２１、Ｂ２２に当たる二つの選択信号ＳＥＬ２１＿Ｆ、ＳＥＬ２２＿Ｆが活性化され、これにより遅延セルＢ２１、Ｂ２２の出力信号ＥＯＵＴ＿Ｆ、ＯＯＵＴ＿Ｆが選択されて出力される。また前記第１制御信号のうち下降エッジに関する制御信号ＥＵＰ＿Ｓ、ＥＤＮ＿Ｓ、ＯＵＰ＿Ｓ、ＯＤＮ＿Ｓに応答して隣接した二つの第２遅延セル、例えば１５番目及び１６番目の遅延セルＢ１５、Ｂ１６に当たる二つの選択信号ＳＥＬ１５＿Ｓ、ＳＥＬ１６＿Ｓが活性化され、これにより遅延セルＢ１５、Ｂ１６の出力信号ＥＯＵＴ＿Ｓ、ＯＯＵＴ＿Ｓが選択されて出力される。
【００４２】
　また前記第３制御信号ＥＵＰ＿Ｃ、ＥＤＮ＿Ｃ、ＯＵＰ＿Ｃ、ＯＤＮ＿Ｃに応答して前記第１遅延セルと前記第２遅延セル間の真中に位置する隣接した二つの第３遅延セル、すなわち１８番目及び１９番目の遅延セルＢ１８、Ｂ１９に当たる二つの選択信号ＳＥＬ１８＿Ｃ、ＳＥＬ１９＿Ｃが活性化され、これにより遅延セルＢ１８、Ｂ１９の出力信号ＥＯＵＴ＿Ｃ、ＯＯＵＴ＿Ｃが選択されて出力される。
【００４３】
　図９(Ａ)及び図９(Ｂ)は、図３における本発明によるＤＣＣ機能を有するＤＬＬの動作タイミング図である。図９(Ａ)及び図９(Ｂ)のタイミング図を参照して本発明によるＤＤＬの動作及びデューティサイクル補正方法をさらに説明する。
【００４４】
　まず、５０％ではないデューティサイクルを有する外部クロック信号ＥＣＬＫがＤＬＬに入力されれば、ロッキング前にはフィードバック内部クロック信号、すなわち第１位相補間３５の出力信号ＤＬＣＬＫ＿Ｆ＿Ｒの反転信号／ＤＬＣＬＫ＿Ｆ＿Ｒ及び第２位相補間３６の出力信号ＤＬＣＬＫ＿Ｓ＿Ｒが補償遅延器３８に入力されて所定の時間だけ補償遅延されて出力される。次に位相検出器３１によって外部クロック信号ＥＣＬＫ及び補償遅延器３８の出力信号間の位相差が検出されてこれに対応するアップ信号ＵＰ＿Ｆ、ＵＰ＿Ｓ及びダウン信号ＤＮ＿Ｆ、ＤＮ＿Ｓが発生する。
【００４５】
　次に第１制御回路３２でアップ信号ＵＰ＿Ｆ、ＵＰ＿Ｓ及びダウン信号ＤＮ＿Ｆ、ＤＮ＿Ｓに応答して外部クロック信号ＥＣＬＫ及びフィードバック内部クロック信号、すなわち信号／ＤＬＣＬＫ＿Ｆ＿Ｒ、ＤＬＣＬＫ＿Ｓ＿Ｒ間の位相差をコースロッキングするための第１制御信号ＥＵＰ＿Ｆ、ＯＵＰ＿Ｆ、ＥＤＮ＿Ｆ、ＯＤＮ＿Ｆ、ＥＵＰ＿Ｓ、ＯＵＰ＿Ｓ、ＥＤＮ＿Ｓ、ＯＤＮ＿Ｓ及びファインロッキングするための第２制御信号ＷＵＰ＿Ｆ、ＷＤＮ＿Ｆ、ＷＵＰ＿Ｓ、ＷＤＮ＿Ｓが発生する。
【００４６】
　タイミング図に示されたようにＥＵＰ＿Ｆ信号及びＯＵＰ＿Ｆ信号は各々ＵＰ＿Ｆ信号の偶数番目のサイクル及び奇数番目のサイクルに対応して発生する。ＥＤＮ＿Ｆ信号及びＯＤＮ＿Ｆ信号は各々ＤＮ＿Ｆ信号の偶数番目のサイクル及び奇数番目のサイクルに対応して発生する。ＥＵＰ＿Ｓ信号及びＯＵＰ＿Ｓ信号は各々ＵＰ＿Ｓ信号の偶数番目のサイクル及び奇数番目のサイクルに対応して発生する。ＥＤＮ＿Ｓ信号及びＯＤＮ＿Ｓ信号は各々ＤＮ＿Ｓ信号の偶数番目のサイクル及び奇数番目のサイクルに対応して発生する。
【００４７】
　また第２制御回路３３でアップ信号ＵＰ＿Ｆ、ＵＰ＿Ｓ及びダウン信号ＤＮ＿Ｆ、ＤＮ＿Ｓに応答してデューティ訂正のためのアップ信号ＵＰ＿Ｃ及びデューティ訂正のためのダウン信号ＤＮ＿Ｃが発生する。この時、デューティ訂正のためのアップ信号ＵＰ＿Ｃは上昇エッジに関するアップ信号ＵＰ＿Ｆ及び下降エッジに関するアップ信号ＵＰ＿Ｓが全て論理“ＨＩＧＨ”に活性化される時に論理“ＨＩＧＨ”に活性化される。同様にデューティ訂正のためのダウン信号ＤＮ＿Ｃは上昇エッジに関するダウン信号ＤＮ＿Ｆ及び下降エッジに関するダウン信号ＤＮ＿Ｓが全て論理“ＨＩＧＨ”に活性化される時に論理“ＨＩＧＨ”に活性化される。図９のタイミング図では上昇エッジに関するアップ信号ＵＰ＿Ｆ及び上昇エッジに関するアップ信号ＵＰ＿Ｓが活性化され、下降エッジに関するダウン信号ＤＮ＿Ｆ及び下降エッジに関するダウン信号ＤＮ＿Ｓは活性化されない場合が示されている。
【００４８】
　次に第２制御回路３３でこのデューティ訂正のためのアップ信号ＵＰ＿Ｃ及びデューティ訂正のためのダウン信号ＤＮ＿Ｃに応答して外部クロック信号ＥＣＬＫのコースデューティエラーを訂正するための第３制御信号ＥＵＰ＿Ｃ、ＥＤＮ＿Ｃ、ＯＵＰ＿Ｃ、ＯＤＮ＿Ｃ及びファインデューティエラーを訂正するための第４制御信号ＷＵＰ＿Ｃ、ＷＤＮ＿Ｃが発生する。
【００４９】
　ＥＵＰ＿Ｃ信号及びＯＵＰ＿Ｃ信号は各々ＵＰ＿Ｃ信号の偶数番目のサイクル及び奇数番目のサイクルに対応して発生する。ＥＤＮ＿Ｃ信号及びＯＤＮ＿Ｃ信号は各々ＤＮ＿Ｃ信号の偶数番目のサイクル及び奇数番目のサイクルに対応して発生する。
【００５０】
　次に遅延ライン部３４で前記第１制御信号のうち上昇エッジに関する制御信号ＥＵＰ＿Ｆ、ＥＤＮ＿Ｆ、ＯＵＰ＿Ｆ、ＯＤＮ＿Ｆに応答して隣接した二つの第１遅延セル、例えば２１番目及び２２番目の遅延セルに当たる二つの選択信号ＳＥＬ２１＿Ｆ、ＳＥＬ２２＿Ｆが論理“ＨＩＧＨ”に活性化される。これにより２１番目及び２２番目の遅延セルの出力信号が選択されて出力信号ＥＯＵＴ＿Ｆ、ＯＯＵＴ＿Ｆとして出力される。
【００５１】
　また遅延ライン部３４で前記第１制御信号のうち下降エッジに関する制御信号ＥＵＰ＿Ｓ、ＥＤＮ＿Ｓ、ＯＵＰ＿Ｓ、ＯＤＮ＿Ｓに応答して隣接した二つの第２遅延セル、例えば１５番目及び１６番目の遅延セルに当たる二つの選択信号ＳＥＬ１５＿Ｓ、ＳＥＬ１６＿Ｓが論理“ＨＩＧＨ”に活性化される。これにより１５番目及び１６番目の遅延セルの出力信号が選択されて出力信号ＥＯＵＴ＿Ｓ、ＯＯＵＴ＿Ｓとして出力される。
【００５２】
　また遅延ライン部３４で前記第３制御信号ＥＵＰ＿Ｃ、ＥＤＮ＿Ｃ、ＯＵＰ＿Ｃ、ＯＤＮ＿Ｃに応答して前記第１遅延セルと前記第２遅延セル間の真中に位置する隣接した二つの第３遅延セル、すなわち１８番目及び１９番目の遅延セルに当たる二つの選択信号ＳＥＬ１８＿Ｃ、ＳＥＬ１９＿Ｃが活性化される。これにより１８番目及び１９番目の遅延セルの出力信号が選択されて出力信号ＥＯＵＴ＿Ｃ、ＯＯＵＴ＿Ｃとして出力される。最後に出力信号ＥＯＵＴ＿Ｆ、ＯＯＵＴ＿Ｆ、出力信号ＥＯＵＴ＿Ｓ、ＯＯＵＴ＿Ｓ、及び出力信号ＥＯＵＴ＿Ｃ、ＯＯＵＴ＿Ｃは外部クロック信号ＥＣＬＫに対してコースロックされる。
【００５３】
　次に第１位相補間３５で前記第２制御信号ＷＵＰ＿Ｆ、ＷＤＮ＿Ｆに応答して出力信号ＥＯＵＴ＿Ｆ、ＯＯＵＴ＿Ｆが補間されて上昇エッジが外部クロック信号ＥＣＬＫの上昇エッジにファイン同期される信号ＤＬＣＬＫ＿Ｆ＿Ｒが発生し、また信号ＤＬＣＬＫ＿Ｆ＿Ｒの上昇エッジに応答して発生するパルスを有する第１内部クロック信号ＤＬＣＬＫ＿Ｆが発生する。信号ＤＬＣＬＫ＿Ｆ＿Ｒはフィードバック内部クロック信号の一つとして補償遅延器３８に提供され、第１内部クロック信号ＤＬＣＬＫ＿Ｆはメモリ装置内の内部クロック信号のうち一つとして利用される。
【００５４】
　第２位相補間３６では前記第２制御信号ＷＵＰ＿Ｓ、ＷＤＮ＿Ｓに応答して出力信号ＥＯＵＴ＿Ｓ、ＯＯＵＴ＿Ｓが補間されて上昇エッジが外部クロック信号ＥＣＬＫの下降エッジにファイン同期される信号ＤＬＣＬＫ＿Ｓ＿Ｒが発生する。この信号ＤＬＣＬＫ＿Ｓ＿Ｒはフィードバック内部クロック信号の他の一つとして補償遅延器３８に提供される。
【００５５】
　また第３位相補間３７では前記第４制御信号ＷＵＰ＿Ｃ、ＷＤＮ＿Ｃに応答して出力信号ＥＯＵＴ＿Ｃ、ＯＯＵＴ＿Ｃが補間されて上昇エッジが信号ＤＬＣＬＫ＿Ｓ＿Ｒの上昇エッジと信号ＤＬＣＬＫ＿Ｆ＿Ｒの下降エッジ間の中間でイネーブルされる第２内部クロック信号ＤＬＣＬＫ＿Ｃが発生する。その結果、第２内部クロック信号ＤＬＣＬＫ＿Ｃの上昇エッジはデューティが５０％である理想的な外部クロック信号ＥＣＬＫ′の下降エッジに同期される。第２内部クロック信号ＤＬＣＬＫ＿Ｃはメモリ装置内の内部クロック信号のうち他の一つとして利用される。
【００５６】
　以上のように本発明によるＤＬＬでは、５０％ではないデューティサイクルを有する外部クロック信号ＥＣＬＫが入力されても、最後には上昇エッジが外部クロック信号ＥＣＬＫの上昇エッジに同期される第１内部クロック信号ＤＬＣＬＫ＿Ｆと上昇エッジが理想的な外部クロック信号ＥＣＬＫ′の下降エッジに同期される第２内部クロック信号ＤＬＣＬＫ＿Ｃとが発生することによって、デューティサイクルが５０％に補正される。
【００５７】
　一方、デューティサイクルが５０％である理想的な外部クロック信号ＥＣＬＫ′が入力される場合には、遅延ライン部３４に隣接した二つの遅延セルだけ選択され、選択された遅延セルから出力信号ＥＯＵＴ＿Ｆ、ＯＯＵＴ＿Ｆ、出力信号ＥＯＵＴ＿Ｓ、ＯＯＵＴ＿Ｓ、及び出力信号ＥＯＵＴ＿Ｃ、ＯＯＵＴ＿Ｃが全て出力される。その結果、フィードバックされる信号ＤＬＣＬＫ＿Ｆ＿Ｒの上昇エッジは理想的な外部クロック信号ＥＣＬＫ′の上昇エッジに同期され、フィードバックされる信号ＤＬＣＬＫ＿Ｓ＿Ｒの上昇エッジは理想的な外部クロック信号ＥＣＬＫ′の下降エッジに同期される。したがって最後には第１内部クロック信号ＤＬＣＬＫ＿Ｆの上昇エッジは外部クロック信号ＥＣＬＫ′の上昇エッジに同期され、第２内部クロック信号ＤＬＣＬＫ＿Ｃの上昇エッジは外部クロック信号ＥＣＬＫ′の下降エッジに同期される。
【００５８】
　以上、最適な実施の形態が開示された。ここで特定の用語が使われたが、これは単に本発明を説明するための目的から使われたのであり、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。よって、当業者なら、これから多様な変形及び均等な他の実施の形態が可能なことが理解できる。したがって、本発明の真の技術的な保護範囲は特許請求の範囲の技術的な思想によって決まらなければならない。
【図面の簡単な説明】
【００５９】
【図１】従来のデューティサイクル補正器を備えるレジスタコントロールドＤＬＬのブロック図である。
【図２】図１に示された位相混合器の回路図である。
【図３】本発明によるデューティサイクル補正機能を有するＤＬＬを示すブロック図である。
【図４】図３に示された第１制御回路の詳細ブロック図である。
【図５】図３に示された第２制御回路の詳細ブロック図である。
【図６】図５に示された第１デューティ訂正制御回路の詳細回路図である。
【図７】図５に示された第２デューティ訂正制御回路の詳細回路図である。
【図８】図３に示された遅延ライン部の詳細ブロック図である。
【図９−Ａ】図３に示された本発明によるＤＣＣ機能を有するＤＬＬの動作タイミング図である。
【図９−Ｂ】図３に示された本発明によるＤＣＣ機能を有するＤＬＬの動作タイミング図である。
【符号の説明】
【００６０】
　　　　３１　　位相検出器
　　　　３２　　第１制御回路
　　　　３３　　第２制御回路
　　　　３４　　遅延ライン部
　　　　３４ａ　選択回路
　　　　３４ｂ　遅延チェイン
　　　　３５　　第１位相補間
　　　　３６　　第２位相補間
　　　　３７　　第３位相補間
　　　　３８　　補償遅延器
　　　　３９　　インバータ
【図１】
2004129255.tif 000003
【図２】
2004129255.tif 000004
【図３】
2004129255.tif 000005
【図４】
2004129255.tif 000006
【図５】
2004129255.tif 000007
【図６】
2004129255.tif 000008
【図７】
2004129255.tif 000009
【図８】
2004129255.tif 000010
【図９−Ａ】
2004129255.tif 000011
【図９−Ｂ】
2004129255.tif 000012