(57)【要約】【課題】回路構成が簡易であり、テスト開発の効率化を容易に図ることが可能なテスト回路を提供する。【解決手段】外部記憶装置２００との間でアクセスするテスト時において、複数のピン１０の一部はバスピンとして機能する。プログラム実行に並行して、専用レジスタ９には、出力したいデータが蓄積される。ＢＩＵ８は、バス５が動作状態にないタイミングにおいて、バス動作監視信号から遮断信号および出力許可信号を発生する。遮断信号は、各デバイスをバス５から遮断し、かつＣＰＵ１のプログラム動作を停止させるとともに、外部記憶装置２００のデータ転送を停止させる。出力許可信号は、専用レジスタ９の蓄積するデータ信号をバス５へと出力させるとともに、ポート回路６のピン１０の機能をバスピンから入出力ピンへと切換える。専用レジスタ９のデータ信号は、バス５を経由し、入出力ピンから出力される。【選択図】        図２
2004240810.tif 000002
【特許請求の範囲】
【請求項１】
マイクロコンピュータをテストするためのテスト回路であって、
マイクロコンピュータは、
外部にデータを入出力するための入出力ポート回路を構成し、外部記憶装置に格納されるテストプログラム実行時においては、前記外部記憶装置をアクセスするための外部バスとして機能する複数個のピンと、
中央演算処理装置および内部記憶装置を含む複数のデバイスと、
前記複数のデバイス相互間および前記複数のデバイスと前記ピンとの間を結び、データおよびアドレス信号を伝送するバスと、
前記バスが動作状態にあるか否かを常時監視して、監視結果としてのバス動作監視信号を発生する、バスインターフェースユニットと、
出力したいデータ信号を前記デバイスまたは前記外部記憶装置から予め読み出して蓄積する専用レジスタとを含み、
前記バスインターフェイスユニットが、前記バスが動作状態にないことを示すバス動作監視信号に応じて活性化した遮断信号および出力許可信号を発生し、
前記遮断信号は、前記複数のデバイスを前記バスから遮断するとともに、前記外部記憶装置のデータ転送動作を停止し、
前記出力許可信号は、前記専用レジスタの蓄積するデータ信号を前記バスに出力させるとともに、前記入出力ポート回路において、前記ピンの機能を外部バスから入出力ピンに切り換えて、前記バスに出力されたデータ信号を、前記ピンから外部に出力する、テスト回路。
【請求項２】
マイクロコンピュータをテストするためのテスト回路であって、
マイクロコンピュータは、
外部にデータを入出力するための入出力ポート回路を構成し、外部記憶装置に格納されるテストプログラム実行時においては、前記外部記憶装置をアクセスするための外部バスとして機能する複数個のピンと、
中央演算処理装置および内部記憶装置を含む複数のデバイスと、
前記複数のデバイス相互間および前記複数のデバイスと前記ピンとの間を結び、データおよびアドレス信号を伝送するバスと、
出力したいデータ信号を前記デバイスまたは前記外部記憶装置から予め読み出して蓄積する専用レジスタとを含み、
前記中央演算処理装置が、前記バスが動作していない状態に駆動するための命令の実行中において、活性化した遮断信号および出力許可信号を発生し、
前記遮断信号は、前記複数のデバイスを前記バスから遮断するとともに、前記外部記憶装置のデータ転送動作を停止し、
前記出力許可信号は、前記専用レジスタの蓄積するデータ信号を前記バスに出力させるとともに、前記入出力ポート回路において、前記ピンの機能を外部バスから入出力ピンに切り換えて、前記バスに出力されたデータ信号を、前記ピンから外部に出力する、テスト回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、マイクロコンピュータをテストするためのテスト回路に関し、より特定的には、外部記憶装置に格納されたテストプログラムを実行して、マイクロコンピュータをテストするテスト回路に関する。
【０００２】
【従来の技術】
マイクロコンピュータ（以下、マイコンとも称する）を動作させる代表的な例としては、マイコン内部に配設されるＲＡＭ（ランダム・アクセス・メモリ）やＲＯＭ（リード・オン・メモリ）に予め記憶されているプログラムを実行させる場合と、マイコン外部に設けられた記憶装置からプログラムを読込んで実行させる場合とが存在する。
【０００３】
前者の場合、マイコン内部では、ＣＰＵ（中央演算処理装置）がＲＡＭまたはＲＯＭに格納されているプログラムのアドレスを指定し、そのアドレスに入っている命令のコードやデータを読込んで動作を行なう。
【０００４】
一方、後者の場合では、マイコンは、ハードディスクなどの外部記憶装置に格納されているプログラムのアドレスを指定し、そのアドレスに入っている命令のコードやデータを読込むことで動作を行なう。このモードは、データやアドレスの信号を送受信するための専用の配線であるバスを必要とするが、外部記憶装置の容量の許す限り大容量のプログラムを作ることが可能であることから、マイコンをテストする際に多く利用される。
【０００５】
ところで、マイコンは、ＣＰＵおよびメモリなどを含む複数のデバイスと、これらの複数のデバイスが相互にデータのやり取りを行なうために用意された共通の配線であるバスとを有している。バスは、それぞれの目的に応じた仕様からなる。例えば、データ送受信用としてのデータバスや、アドレス信号の送受信のためのアドレスバス等が配設される。
【０００６】
さらに、マイコンには、これらのバスを伝送する各種の信号を外部に入出力するための入出力インターフェースとして、ピンが複数設けられる。特に、データバスと外部記憶装置とを結び、データバスとして機能するピンは、データバスピンと称され、アドレスバスと外部記憶装置とを結び、アドレスバスとして機能するピンは、アドレスバスピンと称される。
【０００７】
このような構成からなるマイコンにおいて、外部記憶装置とのアドレス信号やデータのやり取りは、これらのピンを介在して、システムクロック信号に同期して実行される。例えば、１０ＭＨｚ程度のシステムクロック信号である場合では、データのやり取りは、数百ｎＳ程度の周期で頻繁に行なわれることとなる。したがって、マイコンの備える複数のピンのうちの一部は、アドレスバスピンまたはデータバスピンとして、アドレス信号およびデータの送受信専用のバスとして機能を固定されてしまっていることが多い。以下において、アドレスバスまたはデータバスとして機能するピンを総称して、バスピンとも称する。
【０００８】
しかしながら、一方で、ピンは、本来、アドレス信号やデータ以外の信号を入出力するための入出力ピンとしての機能を有することから、バスピンとして、多数のピンが占有されてしまうと、外部出力に有効となるピンの数が制限されてしまうこととなる。特に、ピン数の少ないマイコンの場合は、外部に出力可能な信号の数が制限されることとなり、この結果、テストプログラム作成において、テスト効率を向上させることを困難なものとしていた。
【０００９】
そこで、最近では、このような問題を解決するために、ピンを効率的に使用することが可能なマイクロコントローラが提案されている（例えば、特許文献１参照）。
【００１０】
このマイクロコントローラに従えば、外部記憶装置とアクセスするためのバスまたは入出力回路のための入出力ポートとして選択的に機能する複数のピンと、アドレスバスおよびデータバスに接続され、ＣＰＵからの制御信号に応答して、各ピンの機能を切替えるバス／ポート制御ユニットとを有する。バス／ポート制御ユニットは、ピンごとに対応して配設された、複数のバス／ポート制御部で構成される。
【００１１】
各バス／ポート制御部は、ピンを入力ポートとするか出力ポートとするかを設定するＩＯレジスタと、ピンを出力ポートとするときに、出力データを設定するＤＴレジスタに加えて、ピンをバスとするかポートとするかを設定するＢ／Ｐレジスタを有する。
【００１２】
以上の構成において、Ｂ／Ｐレジスタは、ハードウェアを初期化する間にＣＰＵから出力されるバス／ポート設定信号およびリセット信号に基づいて、ピンをバスまたはポートに設定する。続いて、初期化が完了し、プログラムが実行されると、データ信号およびバス／ポート書込信号に基づいて、ピンをバスまたはポートに随時切り換える。このようにして、バスとポートとしての機能を併せ持つピンを有効に活用することができる。
【００１３】
【特許文献１】
特開平１０−１３４０２３号公報（第３−４頁、第１図）
【００１４】
【発明が解決しようとする課題】
しかしながら、上記のマイクロコントローラでは、ピンごとにバス／ポート制御部が必要となり、各バス／ポート制御部には、それぞれフリップフロップで構成されたＤＴレジスタ、ＩＯレジスタおよびＢ／Ｐレジスタが配設される。
【００１５】
したがって、ピンの機能の切り換えを制御するためは、多数の制御信号の必要となり、テストプログラムおよびテスト回路の構成が複雑化してしまうことから、テスト開発の効率化を妨げる要因となることが危惧される。
【００１６】
それゆえ、この発明の目的は、テスト回路の構成が簡易であり、テスト開発の効率化を容易に図ることが可能なテスト回路を提供することである。
【００１７】
【課題を解決するための手段】
この発明に係るテスト回路においては、マイクロコンピュータをテストするためのテスト回路であって、マイクロコンピュータは、外部にデータを入出力するための入出力ポート回路を構成し、外部記憶装置に格納されているテストプログラム実行時においては、外部記憶装置をアクセスするための外部バスとして機能する複数個のピンと、中央演算処理装置および内部記憶装置を含む複数のデバイスと、複数のデバイス相互間および複数のデバイスとピンとの間を結び、データおよびアドレス信号を伝送するバスと、バスが動作状態にあるか否かを常時監視して、監視結果としてのバス動作監視信号を発生する、バスインターフェースユニットと、出力したいデータ信号をデバイスまたは外部記憶装置から予め読み出して蓄積する専用レジスタとを含む。バスインターフェイスユニットが、バスが動作状態にないことを示すバス動作監視信号に応じて活性化した遮断信号および出力許可信号を発生する。遮断信号は、複数のデバイスをバスから遮断するとともに、外部記憶装置のデータ転送動作を停止する。出力許可信号は、専用レジスタの蓄積するデータ信号をバスに出力させるとともに、入出力ポート回路において、ピンの機能を外部バスから入出力ピンに切り換えて、バスに出力されたデータ信号を、ピンから外部に出力する。
【００１８】
【発明の実施の形態】
本発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付し、その説明は繰返さない。
【００１９】
［実施の形態１］
図１は、この発明の実施の形態１に従うテスト回路の全体構成を概略的に示す図である。
【００２０】
図１を参照して、テスト回路は、マイコン１００と外部記憶装置２００とで構成される。
【００２１】
マイコン１００は、内部に配設される記憶装置（図示せず）以外に、外部に配設される外部記憶装置２００ともアクセスを行なう。特に、マイコン１００のテストプログラムは、容量が大きいことから、外部記憶装置２００に格納される。したがって、マイコン１００をテストするにあたっては、マイコン１００と外部記憶装置２００との間で、データおよびアドレス信号（命令コードや命令実行に必要なデータおよびそれらが記憶されているメモリのアドレス）がやり取りされて、実行される。
【００２２】
マイコン１００および外部記憶装置２００は、図１に示すように、それぞれ、入出力インターフェイスとしての複数のピン１０を備えている。マイコン１００と外部記憶装置２００とは、これらのピン１０を介して、命令実行のために必要なデータや命令コード及びアドレス信号のやり取りを行なう。したがって、ピン１０は、この動作モードにおいては、バスピンとして機能している。
【００２３】
ここで、従来のマイコンにおいては、上記のような、マイコン１００と外部記憶装置２００とがアクセスを行なう動作モード中は、複数のピンの一部がバス専用ピンとして固定されてしまっており、他の動作モードに移行しない限り、その機能を解除することができなかった。このことは、外部に出力できる信号数を制限することとなり、テスト開発効率の改善を困難なものとしていた。
【００２４】
そこで、本実施の形態では、このバス専用ピンを有効に活用するテスト回路の構成とその動作について言及する。
【００２５】
図２は、図１のテスト回路におけるマイコン１００の内部構成の一例を示す図である。なお、比較のために、図３に、従来のマイコンの内部構成の一例を示す。
【００２６】
図２を参照して、マイコン１００は、内部にＣＰＵ１と、このＣＰＵ１を駆動するための一連の命令や、プログラムの実行に必要なデータを格納するためのＲＯＭ２およびＲＡＭ３と、その他の回路ブロック４とからなる複数のデバイスを備える。
【００２７】
これらのデバイスは、相互にデータおよびアドレス信号をやり取りするための共通の伝送路であるバス５に接続される。
【００２８】
ピン１０は、複数個がまとめられて、入出力インターフェイスをつかさどるポート回路６を構成する。ポート回路６は、図２に示すように、バス５に接続される。マイコン１００が外部記憶装置２００との間でデータおよびアドレス信号のやり取りをする動作モードにおいて、ポート回路６の一部のピンは、ＣＰＵ１と外部記憶装置２００とを結ぶバスとして機能する。これらの外部記憶装置２００との間のバスとして機能するバスピンは、バス機能付きポート回路７を構成する。
【００２９】
ポート回路６は、その他の回路ブロック４にも接続されており、データ及びアドレス信号以外の信号（制御信号など）を、ピン１０を介して、図示しないマイコン１００外部の各装置との間で入出力する。
【００３０】
マイコン１００は、さらに、バス５とＣＰＵ１などの複数のデバイスとの間に配設されたバスインターフェイスユニット８（以下、ＢＩＵとも称する）と、専用レジスタ９とを備える。
【００３１】
ＢＩＵ８は、バス５の状態（動作状態にあるか否か）を常時監視する機能を有しており、監視の結果としてバス動作監視信号を出力する。通常、データ転送を行なおうとするデバイスは、最初に、このバス動作監視信号によって、バス５が使用中でないかどうかを検査し、使用中なら空きになるまで待ち、その後バス５を使ってデータ転送を実行する。
【００３２】
専用レジスタ９は、マイコン１００の内部または外部の記憶装置およびＣＰＵ１内部の図示しない演算レジスタにある必要なデータを、出力のタイミングまで一時的に格納しておく機能を有する。この専用レジスタ９を備える点において、本実施の形態のテスト回路におけるマイコン１００は、図３に示す従来のマイコンと相違する。
【００３３】
次に、図１および２の構成からなるテスト回路において実行される動作について説明する。
【００３４】
図４は、本実施の形態のテスト回路が実行する動作を説明するためのフロー図である。
【００３５】
まず、マイコン１００は、通常のテストプログラムを実行するのに並行して、専用レジスタ９には出力したいデータを蓄積しておく（ステップＳ１０）。
【００３６】
ＢＩＵ８は、バス５の動作状態を常に監視しておき、監視結果であるバス動作監視信号を発生する（ステップＳ１１）。バス動作監視信号は、“１”と“０”との２つの論理レベルを有する信号である。バス５が動作していない状態のときには、論理レベル“０”を示し、バス５が動作状態のときには、論理レベル“１”を示す。
【００３７】
ステップＳ１１において、バス５が動作状態にないことが確認されると、ＢＩＵは、“０”のバス動作監視信号を発生する（ステップＳ１２）。バス動作監視信号は、バス５からＣＰＵ１，ＲＯＭ２およびＲＡＭ３などのデバイスを切り離すための遮断信号に変換されて、各デバイスに入力される（ステップＳ１３）。
【００３８】
このとき、“０”のバス動作監視信号に対応して遮断信号が活性化されると（論理レベルが“１”）、バス５は、各デバイスから完全に切り離され、各種信号の入出力が途絶える。活性化された遮断信号は、さらに、ＣＰＵ１に入力されると、ウェイトをかけて、プログラム動作を停止させる（ステップＳ１４）。
【００３９】
以上のステップＳ１４に示す動作に並行して、活性化された遮断信号は、外部記憶装置２００に駆動されると、外部記憶装置２００とバス機能付ポート回路７とを切り離す。これによって、バスピンとして固定されていたピン１０は、フリーの状態となり、バスピンとしての機能から解放される。
【００４０】
ステップＳ１３に戻って、バス動作監視信号は、遮断信号以外に出力許可信号を発生する。出力許可信号は、専用レジスタ９に蓄積されているデータ信号の出力タイミングを制御する信号であり、“１”と“０”との２つの論理レベルの間を、遮断信号と同じ論理レベルで遷移する。専用レジスタ９は、出力許可信号が論理レベル“１”に活性化されたことに応答して、蓄積していたデータ信号をバス５へと出力する。
【００４１】
さらに、出力許可信号は、ポート回路６に入力されると、ピン１０の機能をバスピンと入出力ピンとの間で切り換える。後述するように、活性化された出力許可信号によって、バスピンとして機能していたピン１０を新たに入出力ピンとして利用することが可能となる（ステップＳ１６）。このとき、ステップＳ１４にて示したように、バス５は完全にフリーの状態となっていることから、専用レジスタ９から出力されたデータ信号は、バス５を経由して、ポート回路６に転送されると、入出力ピンからマイコン１００の外部へと出力される。
【００４２】
さらに、入出力ピンは、専用レジスタ９からの出力データを出力することに加えて、その他の回路ブロック４から転送されてくる信号の出力も可能となる。
【００４３】
以上のように、本実施の形態のテスト回路は、バスピンを、バスが動作していないタイミングにおいて、入出力ピンとして機能させることによって、該バスピンからもデータを出力することができる。この結果、テスト開発の効率化を図ることが可能となる。
【００４４】
一方、ステップＳ１１において、バス５が動作状態にあることが確認されると、ＢＩＵ８は、論理レベルが“１”のバス動作監視信号を発生する（ステップＳ１８）。
【００４５】
さらに、論理レベル“１”のバス動作監視信号をもとにして、非活性化された（論理レベルが“０”）の遮断信号および出力許可信号が生成される（ステップＳ１９）。
【００４６】
次に、ＣＰＵ１、メモリなどの各デバイスと外部記憶装置２００とは、それぞれ、非活性状態の遮断信号に対応して、バス５との接続状態を維持する（ステップＳ２０）。
【００４７】
したがって、テストプログラム実行時におけるＣＰＵ１と外部記憶装置２００との間のデータのやり取りについては、バス機能付きポート回路７を構成するバスピンを介して行なわれる（ステップＳ２１）。
【００４８】
さらに、このときバス５は動作状態にあることから、ステップＳ１０に戻って、専用レジスタ９には、あらたに出力データ信号が先読みされて蓄積される。
【００４９】
図５は、ＢＩＵ８の発生するバス動作監視信号に基づいて生成された遮断信号および出力許可信号と、これらの制御信号によってピン１０から出力される信号の波形を示す図である。
【００５０】
まず、バス５は、実行されているプログラムに基づいて、ＣＰＵ１またはＲＯＭ２，ＲＡＭ３などから出力されるデータ１，データ２およびデータ３と順次転送している。
【００５１】
このとき、ＢＩＵ８は、バス５の動作状態を常時監視しており、バス動作監視信号を出力する。図５に示すように、データ１，データ２，データ３が出力されているとき、すなわち、バス５が動作状態にあるときには、論理レベル“１”のバス動作監視信号を出力する。一方、データ１の出力期間とデータ２の出力期間との間に見られるようなバス５が動作状態にない期間においては、論理レベル“０”のバス動作監視信号を出力する。
【００５２】
遮断信号および出力許可信号は、バス動作監視信号をもとに生成される信号であり、バス動作監視信号の論理レベルが反転された信号となる。したがって、バス５が動作状態にあるときには、論理レベル“０”を示す一方で、バス５が動作状態にないときには、論理レベル“１”を示す。
【００５３】
この遮断信号は、先述のように、各デバイスおよび外部記憶装置２００をバス５から遮断して、バス５を完全に動作していない状態に駆動する。出力許可信号は、ピン１０のバスピンとしての機能を入出力ピンへと切り換えて、専用レジスタ９の蓄積しているデータ信号を出力させる。
【００５４】
以上の制御によって、ピン１０にて得られる信号波形は、図５に示すように、バス５が動作状態にあるときには、バス５を伝送するデータ信号が現われる。一方、バス５が動作状態にないときには、専用レジスタ９の出力するデータ信号が現われる。専用レジスタ９からのデータ信号の出力期間は、遮断信号および出力許可信号が“１”となる期間内で設定可能であり、図５では、例えば１クロック分と設定される。
【００５５】
なお、バス５が再び動作し始めたら、遮断信号および出力許可信号を“１”から“０”へと非活性化させて、遮断していた各デバイスおよび外部記憶装置２００を元の接続状態に復帰させる。このとき、バス５が動作し始めるタイミングから所定の期間だけ遅延させて、遮断信号および出力許可信号を非活性化させることとする。これは、バス５が動作していない期間（例えば、データ１とデータ２との間の期間）が、プログラム次第では、非常に短くなってしまい、テスタの性能によっては、専用レジスタ９の出力するデータ信号を精度良く検出できないという問題が起こり得ることから、データ信号の検出にマージンを持たせることにより、低性能のテスタにおいても、安定したテスト動作を保証したものである。
【００５６】
図６（ａ）は、図２のポート回路６の構成の一例を示す回路図である。なお、比較のために、図６（ｂ）に、従来のマイコンに配設されるポート回路の一例を示す。
【００５７】
図６（ａ）を参照して、ポート回路６は、ピン１０ごとに設けられた、方向レジスタ１１と、ポートラッチ回路１２と、スリーステートドライバ１３とを含む。
【００５８】
方向レジスタ１１には、バス５を介して、ピン１０を入力または出力に設定するための制御信号が入力される。ポートラッチ回路１２には、論理レベルが“１”または“０”のデータ信号が入力される。
【００５９】
スリーステートドライバ１３は、２入力ＮＡＮＤ回路１４と、２入力ＮＯＲ回路１５と、インバータ１６と、ＰチャネルＭＯＳトランジスタ１７とＮチャネルＭＯＳトランジスタ１８とからなるＣＭＯＳインバータとを含む。
【００６０】
スリーステートドライバ１３の出力ノードは、ピン１０に結合されており、方向レジスタ１１の出力信号が“１”のときに、ポートラッチ回路１２からの“０”または“１”のデータ出力信号を出力する。すなわち、ピン１０は、出力に設定される。一方、方向レジスタ１１の出力信号が“０”のときには、ＰチャネルＭＯＳトランジスタ１７およびＮチャネルＭＯＳトランジスタ１８とも遮断状態となり、出力ノードはハイインピーダンス状態となる。これにより、ピン１０は、入力設定となり、入力信号がバッファ２３を介してバス５へと伝送される。
【００６１】
図６（ａ）を参照して、本実施の形態のポート回路６は、さらに、方向レジスタ１１とスリーステートドライバ１３との間に結合されるスイッチ回路１９と、ポートラッチ回路１２とスリーステートドライバ１３との間に結合されるスイッチ回路２０とを含む。この点で、図６（ｂ）の従来のポート回路と相違する。
【００６２】
スイッチ回路１９，２０は、それぞれ、図２のＢＩＵ８からの出力許可信号の論理レベルに応じてスイッチング動作を行ない、スリーステートドライバ１３の第１および第２の入力ノードの結合状態を切り換える。
【００６３】
スイッチ回路１９は、出力許可信号が“０”のときには、スリーステートドライバ１３の第１の入力ノードと方向レジスタ１１の出力ノードとを結合する。これによって、スリーステートドライバ１３の出力ノードは、従来のポート回路と同様に、方向レジスタ１１の出力信号によって、入力または出力に設定されることとなる。
【００６４】
一方、出力許可信号が“１”のときには、スイッチ回路１９は、スリーステートドライバ１３の第１の入力ノードと外部電源ノードＶｄｄとを結合する。これによって、第１の入力ノードが外部電源電圧レベルに駆動されることから、方向レジスタ１１から“１”の出力信号が入力されたときと同様に、ピン１０は出力に設定される。
【００６５】
スイッチ回路２０は、出力許可信号が“０”のときには、スリーステートドライバ１３の第２の入力ノードとポートラッチ回路１２の出力ノードとを結合する。これによって、スリーステートドライバ１３の出力ノードには、従来のポート回路と同様に、ポートラッチ回路１２からのデータ信号が出力される。
【００６６】
一方、出力許可信号が“１”のときには、スイッチ回路２０は、スリーステートドライバ１３の第２の入力ノードとバス５とを結合する。これによって、第２の入力ノードには、バス５を伝送する信号が直接入力されることとなる。
【００６７】
以上をまとめると、出力許可信号が“０”のとき、すなわち、バス５が動作状態にあるときには、ポート回路６は、図６（ｂ）の従来のポート回路と同一の構成となり、方向レジスタ１１の出力信号に応じて、ピン１０を入力または出力に設定し、データ信号を入出力する。
【００６８】
一方、出力許可信号が“１”のとき、すなわち、バス５が動作していない状態にあるときには、ピン１０は、出力設定となり、バス５を伝送する信号が直接マイコン１００の外部へと出力される。出力許可信号が“１”のときにおいて、バス５には、専用レジスタ９からのデータ信号が伝送していることから、ピン１０から出力される信号は、専用レジスタ９に蓄積されていたデータ信号となる。
【００６９】
このように、バス５が動作していない状態において活性化する出力許可信号によって、ポート回路６のバスピンを入出力ピンへと切り換えることにより、より多数のピンからデータ信号を出力することができ、テスト開発の効率化が可能となる。
【００７０】
以上のように、この発明の実施の形態１に従えば、マイコンが具備するバス動作状態の監視機能が出力するバス動作監視信号を利用すれば、バスが動作状態にないタイミングにおいて、バスピンを入出力ピンとして機能させてデータ出力を行なうことができることから、テスト開発の効率化を図ることが可能となる。
【００７１】
［実施の形態２］
図７は、この発明の実施の形態２に従うテスト回路におけるマイコンの内部構成の一例を示す図である。
【００７２】
図７を参照して、マイコン１００は、ＣＰＵ１，ＲＯＭ２，ＲＡＭ３およびその他の回路ブロック４を含む複数のデバイスと、デバイス相互間でのデータやアドレス信号のやり取りに使用されるバス５と、入出力インターフェースとしてのポート回路６とを備える。
【００７３】
ポート回路６を構成する複数のピン１０のうち、一部のピン１０は、外部記憶装置２００とのアドレス信号およびデータのやり取りのためのバスピンとして機能しており、バス機能付きポート回路７を構成する。
【００７４】
本実施の形態のマイコン１００は、図２に示す実施の形態１のテスト回路のマイコン１００と対比して、以上の基本的構成を同じくする一方で、バス５の動作状態を監視するためのバスインターフェースユニットを有しない点で異なる。なお、図２のマイコン１００と共通する部分については、詳細な説明は繰り返さない。
【００７５】
図７のマイコン１００において、ＣＰＵ１，ＲＯＭ２，ＲＡＭ３およびその他の回路ブロック４は、バス５を用いて、相互にデータやアドレス信号のやり取りを行なっている。
【００７６】
外部記憶装置２００には、テストプログラムが格納されており、テスト時において、ＣＰＵ１との間で、命令コード、アドレス信号およびデータがやり取りされる。この動作モードにおいて、ポート回路６の複数のピンの一部は、ＣＰＵ１と外部記憶装置２００とを結ぶバスピンとして機能している。
【００７７】
以上の動作に並行して、専用レジスタ９には、マイコン１００外部への出力データが一時的に蓄積される。
【００７８】
ここで、ＣＰＵ１が、テストプログラム実行中のあるタイミングで、専用レジスタ９に蓄積されるデータを出力させる必要が生じたものとする。
【００７９】
このとき、ＣＰＵ１は、バス５を各デバイスから切り離すために、新規に命令を作成して実行する。この命令とは、その実行期間において、バス５を完全に動作させないようにするものであり、各デバイスとバス５とを遮断させるための遮断信号がＣＰＵ１から出力される。この遮断信号は、図７に示すように、ＲＯＭ２，ＲＡＭ３およびその他の回路ブロック４をバス５から切り離すとともに、外部記憶装置２００のデータ転送動作を停止させる。
【００８０】
ＣＰＵ１は、さらに、遮断信号によってバス５を完全にフリーの状態に駆動する一方で、専用レジスタ９に蓄積されているデータ信号を出力させるための出力許可信号を発生する。
【００８１】
専用レジスタ９は、活性化された出力許可信号に応答して、蓄積していたデータ信号をバス５へと出力する。
【００８２】
ポート回路６では、実施の形態１と同様に、ピン１０が、出力許可信号に応答して、バスピンから入出力ピンへと切り換えられると、バス５を伝送する専用レジスタ９のデータ信号をマイコン１００の外部に出力する。さらに、その他の回路ブロック４から転送された出力信号についても、ピン１０を介して出力する。
【００８３】
図８は、実施の形態２のテスト回路が実行する動作を説明するためのフロー図である。
【００８４】
まず、マイコン１００は、通常のプログラム実行に並行して、専用レジスタ９に出力したいデータ信号を一時的に蓄積している（ステップＳ３１）。
【００８５】
ここで、ＣＰＵ１は、専用レジスタ９からデータ信号をマイコン１００の外部に出力させるために、バス５を動作していない状態に駆動するための命令を作成して実行する（ステップＳ３２）。その命令形態には、例えば、＜命令文＞＜バスを動作させない期間＞のように、任意の期間においてバス５がフリーとなるように設定することができる。
【００８６】
続いて、ＣＰＵ１において、命令が実行されると、最初に、活性化（論理レベルが“１”）された遮断信号および出力許可信号が発生する（ステップＳ３３）。
【００８７】
活性化された遮断信号は、ＣＰＵ１，ＲＯＭ２，ＲＡＭ３およびその他の回路ブロック４をバス５から遮断するとともに、外部記憶装置２００のデータ転送動作を停止する（ステップＳ３４，Ｓ３５）。これによって、バス５は、完全に動作していない状態に駆動される。
【００８８】
次に、活性化された出力許可信号は、図５（ａ）のポート回路６に入力されると、スイッチ回路１９，２０のスイッチング動作を制御して、ピン１０の機能をバスピンから入出力ピンへと切り換える（ステップＳ３６）。
【００８９】
また、出力許可信号は、専用レジスタ９とバス５とを接続し、蓄積しているデータ信号をバス５へと出力させる。このようにして、専用レジスタ９の蓄積していたデータ信号は、ピン１０を介してマイコン１００の外部へと出力される（ステップＳ３７）。
【００９０】
最後に、ＣＰＵ１は、一連の命令の実行を終えると（ステップＳ３８）、バス５と各デバイスおよび外部記憶装置２００との接続状態を復帰させ、通常の動作モードに戻る。このとき、ピン１０は、再びバスピンとして機能することとなる。
【００９１】
以上のように、実施の形態２のテスト回路に従えば、マイコンが、バスの動作状態を監視するための回路を有していないときでも、ＣＰＵによってバスの動作していない状態に駆動する命令を実行することによって、バスピンを入出力ピンとして機能させることができ、テスト開発効率を高めることができる。
【００９２】
さらに、ＣＰＵは、その命令形態によって、バスを動作させない状態とするタイミングおよび期間を任意に指定できることから、テスト開発の自由度をより高めることができ、ひいては、一層のテスト開発の効率化を図ることが可能となる。
【００９３】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した説明ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００９４】
【発明の効果】
この発明に係るテスト回路に従えば、マイコンが具備するバス動作状態の監視機能が出力するバス動作監視信号を利用すれば、バスが動作状態にないタイミングにおいて、バスピンを入出力ピンとして機能させてデータ出力を行なうことができることから、テスト開発の効率化を図ることが可能となる。
【図面の簡単な説明】
【図１】この発明の実施の形態１に従うテスト回路の全体構成を概略的に示す図である。
【図２】図１のテスト回路におけるマイコン１００の内部構成の一例を示す図である。
【図３】従来のマイコンの内部構成の一例を示す図である。
【図４】本実施の形態のテスト回路が実行する動作を説明するためのフロー図である。
【図５】ＢＩＵ８の発生するバス動作監視信号に基づいて生成された遮断信号および出力許可信号と、これらの制御信号によってピン１０から出力される信号の波形を示す図である。
【図６】図６（ａ）は、図２のポート回路６の構成の一例を示す回路図である。図６（ｂ）は、従来のマイコンに配設されるポート回路の一例を示す回路図である。
【図７】この発明の実施の形態２に従うテスト回路におけるマイコン１００の内部構成の一例を示す図である。
【図８】実施の形態２のテスト回路が実行する動作を説明するためのフロー図である。
【符号の説明】
１  ＣＰＵ、２  ＲＯＭ、３  ＲＡＭ、４  その他の回路ブロック、５  バス、６  ポート回路、７  バス機能付きポート回路、８  バスインターフェイスユニット、９  専用レジスタ、１０  ピン、１１  方向レジスタ、１２  ポートラッチ回路、１３  スリーステートバッファ、１４  ２入力ＮＡＮＤ回路、１５  ２入力ＮＯＲ回路、１６  インバータ、１７  ＰチャネルＭＯＳトランジスタ、１８  ＮチャネルＭＯＳトランジスタ、１９，２０  スイッチ回路、２１，２２，２３  バッファ、１００  マイコン、２００  外部記憶装置。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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