(57)【要約】【課題】後続のフォト工程における誤整列を防止するためのキーの形成工程においてフォト及びエッチング工程を省略する方法を提供する。【解決手段】スクライブレーン領域１１１とメインチップ領域１１２とに区分される半導体基板１１０上に整列キーを形成するために酸化膜１２０を蒸着する。次に、Ｎウェルイオン注入マスクを利用して前記酸化膜１２０を選択的にエッチングし、前記スクライブレーン領域１１１に領域キー及び第１整列キーを同時に形成する。前記酸化膜１２０が除去された領域にＮウェルイオン注入を実行し、Ｐウェルイオン注入マスクを利用してＮウェル形成工程時、前記酸化膜１２０除去により既設定された領域キーの内部にＰウェルマスクを利用したシリコンエッチングで第２整列キー２２０を形成する。【選択図】図２ｇ
2004214670.tif 000002
【特許請求の範囲】
【請求項１】
スクライブレーン領域とメインチップ領域に区分された半導体基板を準備する段階と、
前記半導体基板上に整列キーを形成するために酸化膜を蒸着する段階と、
Ｎウェルイオン注入マスクを利用して前記酸化膜を選択的にエッチングし、前記スクライブレーン領域に領域キー及び第１整列キーを同時に形成する段階と、
前記酸化膜が除去された領域にＮウェルイオン注入を実行する段階と、
Ｐウェルイオン注入マスクを利用してＮウェル形成工程時、前記酸化膜除去により既設定された領域キーの内部にＰウェルマスクを利用したシリコンエッチングで第２整列キーを形成する段階と、を含むことを特徴とする半導体素子のキー整列方法。
【請求項２】
前記シリコンエッチング段階で酸化膜とシリコンは、二重にエッチングされることを特徴とする請求項１に記載の半導体素子のキー整列方法。
【請求項３】
前記Ｎウェル形成工程時、前記酸化膜の厚さは、約８００〜１５００Å程度に蒸着されることを特徴とする請求項１に記載の半導体素子のキー整列方法。
【請求項４】
前記Ｎウェルイオンを注入する段階以前に、前記Ｎウェルイオンの注入マスクとして用いたフォトレジストを除去する段階をさらに含むことを特徴とする請求項１に記載の半導体素子のキー整列方法。
【請求項５】
前記Ｐウェルイオンを注入する段階以前に、前記Ｐウェルイオン注入マスクとして用いたフォトレジストを除去する段階をさらに含むことを特徴とする請求項１に記載の半導体素子のキー整列方法。
【請求項６】
前記メインチップ領域に対するＮウェルの選択的エッチング工程の進行時、スクライブレーン領域を選択的にエッチングして前記酸化膜の段差を利用した前記領域キー及び前記第１整列キーを同時に形成することを特徴とする請求項１に記載の半導体素子のキー整列方法。
【請求項７】
前記Ｎウェルフォト及び選択的エッチング工程で形成される前記領域キーは正方形態で４０μｍないし９０μｍの大きさを有し、前記スクライブレーンの前記第２整列キーが形成される部分の前記酸化膜は除去されることを特徴とする請求項１に記載の半導体素子のキー整列方法。
【請求項８】
前記Ｐウェルフォト工程時、半導体基板の整列は、スクライブレーン上に形成された前記第１整列キーを利用して整列し、以後Ｐウェルイオン注入フォトを利用した酸化膜の選択的エッチング時Ｎウェルフォト工程を利用して前記酸化膜を除去した前記領域キー内に前記第２整列キーを形成することを特徴とする請求項１に記載の半導体素子のキー整列方法。
【請求項９】
前記Ｐウェルフォト工程時、前記スクライブレーン領域上に形成される前記第２整列キーは、前記第１整列キーの整列を通じて前記酸化膜が除去された前記領域キー内に正確に整列されることを特徴とする請求項１に記載の半導体素子のキー整列方法。
【請求項１０】
前記Ｐウェルイオン注入のための前記酸化膜除去工程を利用して前記第２整列キーをパターンとするシリコンエッチングが前記酸化膜エッチングと同時に進行されることを特徴とする請求項９に記載の半導体素子のキー整列方法。
【請求項１１】
前記第２整列キーの形成のための前記シリコンエッチングが酸化膜対シリコンのエッチング選択比が約０．８ないし１．２程度に進行されることによって、前記第２整列キーがパターニングされる部分のシリコンは約８００〜１５００Å程度にエッチングすることを特徴とする請求項９に記載の半導体素子のキー整列方法。
【請求項１２】
前記Ｐウェル工程時、前記スクライブレーン領域上に形成される前記第２整列キーの形状は前記第１整列キーと同一な形態を持つことによって、ＬＯＣＯＳなどの後続のフォト工程の進行時、前記第２整列キーを利用したマスク整列が可能であることを特徴とする請求項９に記載の半導体素子のキー整列方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体素子の製造方法に関するものであり、より詳細には、半導体キー工程時の、後続のフォト工程における誤整列を防止するための半導体素子のキー整列方法に関するものである。
【背景技術】
【０００２】
一般的に、半導体のキー形成工程は、後続のフォト工程での誤整列を防止するために実施する。
【０００３】
従来のキー形成工程は、付加的なレティクル（ｒｅｔｉｃｌｅ）及び追加工程を利用して後続で進行するＮウェルイオン注入用フォト工程、Ｐウェルイオン注入用フォト工程及び素子の局部的アイソレーション用フォト工程の進行時、キー誤整列を防止するための方法で、メインチップとメインチップの間のスクライブレーンに整列キーをシリコンエッチングして形成した後使用した。
【０００４】
前述のスクライブレーンとは、加工したウエハーをチップに組立てるためにダイを切断する過程で、周辺素子に影響を与えないで切断できるように形成する適当な幅の空間をいう。
【０００５】
このような、スクライブレーンの幅はテストパターンの広さによって１００μｍから２４０μｍまで適用される。しかし、ダイの大きさが小さいほどスクライブレーン幅が実際の有効なダイの数に少なからぬ影響を与えるため、主に１００μｍまたは１２０μｍの幅にスクライブレーンを作る。
【０００６】
また、スクライブレーンにはテストパターン以外にフォト工程の進行のための多様な形態のウエハー整列キーが挿入される。このスクライブレーンにはレーザーステップ整列マーク、フィールドイメージ整列マーク、Ｋ−ＴＶ、ダイを載置させるためのターゲット、オーバーレイバーニヤ、ディストーションバーニヤ、ローテーションバーニヤなどのステッパーの種類に多様な形状が存在する。
【０００７】
図１ａないし図１ｆは従来の技術による半導体素子のキー整列方法を示す断面図である。
【０００８】
まず、図１ａに示すように、半導体基板１０上に後続するイオン注入工程の進行時シリコン表面の損傷を防止するための酸化膜２０を蒸着する。半導体基板１０は２種類の部分に分けられるが、これはスクライブレーン領域１１とメインチップ領域１２である。スクライブレーン領域１１にはウエハー整列キー６０（図１ｃ参照）が形成され、メインチップ領域１２には半導体素子が形成される。
【０００９】
図１ｂに示すように、酸化膜２０上に後続のフォト工程の進行時、キー整列のためのキーフォト工程を実施し、続いてキーレティクルを利用した選択的シリコンエッチング工程を実施してシリコンウエハー１０にウエハー整列キー６０を形成する。この時、メインチップ領域１２にはフォトレジスト３０が残留するので、スクライブレーン領域１１にだけシリコン表面との段差が、約５００〜１５００Å程度生じるようにシリコンエッチングを実施する。
【００１０】
図１ｃに示すように、シリコンウエハー１０に形成されたウエハー整列キー６０を利用してＮウェルフォト工程を進行すると、誤整列なく正確に進行される。次に、メインチップ領域１２の特定Ｎウェル開放領域にはＮウェルフォトレジスト４０を利用してイオン注入を実施する。
【００１１】
図１ｄに示すように、イオン注入工程の進行後、フォトレジスト除去工程を実施する。
【００１２】
図１ｅに示すように、Ｎウェル工程の進行後、Ｐウェルフォトレジスト５０を利用したＰウェルイオン注入工程を進行する。この時、キー整列は図１ｂでシリコンウエハー１０上に形成した整列キー６０を利用して実施する。
【００１３】
図１ｆに示すように、図１ｅでＰウェルイオン注入工程のためのＰウェルフォトレジスト５０を除去してＮ／Ｐウェル工程を完了する。  以後に実施される素子の局部的アイソレーションのためのフォト工程も、図１ｂで形成した整列キー６０を利用する。
【００１４】
しかし、図１ａないし図１ｆを参照して前述した従来の技術による半導体素子のキー整列方法では、キーフォト工程及び選択的エッチング工程をさらに進行しなければならないし、キーフォト工程を進行のために別途のレティクルを製作しなければならない短所がある。
【発明の開示】
【発明が解決しようとする課題】
【００１５】
前述の問題点を解決するためになされた本発明の目的は、従来の半導体キー工程時に後続のフォト工程での誤整列を防止でき、特に、従来のキーフォト及びエッチング工程を省略することによって、追加のレティクル製作費用なしで、従来に使用するＮウェル及びＰウェルレティクル及び従来の工程を利用して半導体素子のキー整列方法を提供することにある。
【００１６】
また、本発明の他の目的は、Ｎウェルイオン注入マスクを利用してウエハーの全面に蒸着済みの酸化膜を、選択的エッチング方法でスクライブレーン領域に領域キー及び第１整列キーと共に形成できる半導体素子のキー整列方法を提供することにある。
【００１７】
さらに、本発明の他の目的は、酸化膜が除去された領域に従来の半導体素子の製造工程と同様にＮウェルイオン注入を実施できる半導体素子のキー整列方法を提供することにある。  さらに、本発明の他の目的は、Ｐウェルイオン注入マスクを利用したＮウェル工程時、酸化膜除去により既形成された領域キーの内部にＰウェルマスクを利用した酸化膜／シリコンの二重エッチング方法を利用して第２整列キーを形成することによって、後続のフォト工程進行時での誤整列を防止できる半導体素子のキー整列方法を提供することにある。
【課題を解決するための手段】
【００１８】
これらの目的を達成するための本発明に係る半導体素子のキー整列方法は、スクライブレーン領域とメインチップ領域に区分された半導体基板を準備する段階と、前記半導体基板上に整列キーを形成するために酸化膜を蒸着する段階と、Ｎウェルイオン注入マスクを利用して前記酸化膜を選択的にエッチングし、前記スクライブレーン領域に領域キー及び第１整列キーを同時に形成する段階と、前記酸化膜が除去された領域にＮウェルイオン注入を実行する段階と、Ｐウェルイオン注入マスクを利用してＮウェル形成工程時、前記酸化膜除去により既設定された領域キーの内部にＰウェルマスクを利用したシリコンエッチングで第２整列キーを形成する段階と、を含むことを特徴とする。
【００１９】
ここで、前記シリコンエッチング段階で酸化膜とシリコンは、二重にエッチングされることが良い。
【００２０】
また、前記Ｎウェル形成工程時、前記酸化膜の厚さは、約８００〜１５００Å程度に蒸着されることが良い。
【００２１】
また、前記Ｎウェルイオンを注入する段階以前に、前記Ｎウェルイオンの注入マスクとして用いたフォトレジストを除去する段階をさらに含むことが好ましい。
【００２２】
また、前記Ｐウェルイオンを注入する段階以前に、前記Ｐウェルイオン注入マスクとして用いたフォトレジストを除去する段階をさらに含むことが好ましい。
【００２３】
さらに、前記メインチップ領域に対するＮウェルの選択的エッチング工程の進行時、スクライブレーン領域を選択的にエッチングして前記酸化膜の段差を利用した前記領域キー及び前記第１整列キーを同時に形成することが好ましい。
【００２４】
またさらに、前記Ｎウェルフォト及び選択的エッチング工程で形成される前記領域キーは正方形態で４０μｍないし９０μｍの大きさを有し、前記スクライブレーンの前記第２整列キーが形成される部分の前記酸化膜は除去されることが好ましい
【００２５】
またさらに、前記Ｐウェルフォト工程時半導体基板の整列は、スクライブレーン上に形成された前記第１整列キーを利用して整列し、以後Ｐウェルイオン注入フォトを利用した酸化膜の選択的エッチング時Ｎウェルフォト工程を利用して前記酸化膜を除去した前記領域キー内に前記第２整列キーを形成することが好ましい。
【００２６】
また、前記Ｐウェルフォト工程時前記スクライブレーン領域上に形成される前記第２整列キーは、前記第１整列キーの整列を通じて前記酸化膜が除去された前記領域キー内に正確に整列されることが良い。
【００２７】
また、前記Ｐウェルイオン注入のための前記酸化膜除去工程を利用して前記第２整列キーをパターンとするシリコンエッチングが前記酸化膜エッチングと同時に進行されることが良い。
【００２８】
さらに、前記第２整列キーの形成のための前記シリコンエッチングが酸化膜対シリコンのエッチング選択比が約０．８ないし１．２程度に進行されることによって、前記第２整列キーがパターニングされる部分のシリコンは約８００〜１５００Å程度にエッチングすることが好ましい。
【００２９】
さらに、前記Ｐウェル工程時前記スクライブレーン領域上に形成される前記第２整列キーの形状は前記第１整列キーと同一な形態を持つことによって、ＬＯＣＯＳなどの後続のフォト工程の進行時前記第２整列キーを利用したマスク整列が可能であることが好ましい。
【発明の効果】
【００３０】
本発明によれば、従来の半導体キー工程時、後続のフォト工程で誤整列を防止でき、特に、従来のキーフォト及びエッチング工程を省略することによって、追加のレティクル製作費用なしで、従来に使用するＮウェル及びＰウェルレティクル及び従来の工程を利用して酸化膜／シリコンの二重エッチング工程を利用できる。  また、Ｎウェルイオン注入マスクを利用してウエハーの全面に蒸着済みの酸化膜を選択的エッチング方法でスクライブレーン領域に領域キー及び第１整列キーを同時に形成できる。そして、酸化膜が除去された領域に従来の半導体素子の製造工程と同様にＮウェルイオン注入を実施できる。
【００３１】
さらに、Ｐウェルイオン注入マスクを利用してＮウェル工程時、酸化膜除去により既形成された領域キーの内部にＰウェルマスクを利用した酸化膜／シリコンの二重エッチングのシリコンエッチング方法を利用して第２整列キーを形成することによって、後続のフォト工程の進行時誤整列を防止できる。
【００３２】
またさらに、後続のフォト工程の進行時スクライブレーンに形成された第２整列キーを利用して、キーレティクルを利用したフォト工程がなくても正確な整列が可能である。
【発明を実施するための最良の形態】
【００３３】
以下、図面を参照しながら本発明を実施するための最良の形態（以下、実施形態という）について説明する。また、この実施形態は本発明の権利範囲を限定するものではなく、例示として提示したものにすぎない。
【００３４】
図２ａないし図２ｇ、図３ａ及び図３ｂは、本発明の好ましい実施形態に係る酸化膜／シリコンの二重エッチング工程を利用する半導体素子のキー整列方法を示す断面図及び平面図である。
【００３５】
まず、図２ａに示すように、半導体基板１１０上に酸化膜１２０を約８００〜１５００Å程度の厚さに蒸着する。この時、酸化膜１２０は後続のシリコンエッチング工程を進行する時、エッチング防止膜で利用するので、本発明の好ましい実施形態では従来技術に比べて５００Å以上に厚く蒸着する。
【００３６】
そして、図２ｂに示すように、選択的にＮウェルイオン注入を所定の領域に進行するために、Ｎウェルフォト工程を実施する。この時、従来の方法では、メインチップ領域１１２の特定部分にだけＮウェルが露出されるので、スクライブレーン領域１１１では後続のキー整列のためのキー形成工程は実施しない。反面、本発明の好ましい実施形態では、Ｎウェルフォト工程を利用した酸化膜１２０のエッチング方法で、スクライブレーン領域１１１に整列キーを形成する。このようなスクライブ領域１１１は、広く完全に露出された形態の領域キー２１０が形成される領域１１４と第１整列キー２００が形成される領域１１３に区分される。
【００３７】
したがって、本発明の好ましい実施形態によれば、Ｎウェルレティクル製作時、従来のＮウェルイオン注入が進行されるメインチップ領域１１２のＮウェルイオン注入領域以外のスクライブレーンに、前述した２個のキーを挿入してレティクルを製作すれば、追加的な費用なしで工程の進行が可能である。  続いて、図２ｃに示すように、領域キー形成領域１１４にはＮウェルイオン注入工程を利用した選択的エッチング工程で酸化膜１２０を除去して、シリコン表面が完全に露出された領域キー２１０を形成する。これと共に、第１整列キー形成領域１１３には選択的エッチングにより、酸化膜段差による第１整列キー２００が形成される。
【００３８】
本発明の好ましい実施形態によれば、Ｎウェルフォト及び選択的エッチング方法で形成される領域キー２１０は、正方形態で４０μｍないし９０μｍの大きさを有する。一方、スクライブレーン１１１の第２整列キー２２０が形成される部分の酸化膜１２０は除去される。
【００３９】
以後、メインチップ領域１１２及び酸化膜１２０がないスクライブレーン領域１１１には、Ｎウェルイオン注入工程が同時に進行される。しかし、前述したＮウェルイオン注入が進行されたスクライブレーンのキー形成部分は、半導体素子が形成される部分ではないので問題にならない。
【００４０】
次の段階では、図２ｄに示すように、使用したＮウェルフォトレジスト１４０を除去してＮウェル形成工程を完了する。
【００４１】
そして、図２ｅに示すように、Ｎウェルフォト工程の進行後、Ｐウェルフォト工程を進行する。この時フォト工程のためのウエハー整列は、Ｎウェルフォト工程を利用した選択的エッチング工程で形成した第１整列キー２００を利用して進行する。以後、Ｐウェルフォト工程はメインチップ領域１１２のＰウェルが形成される領域と共に、図２ｂで形成した領域キー形成領域１１４にもＬＯＣＯＳフォト工程などの後続するキー整列のための第２整列キー２２０形成工程を進行する。
【００４２】
続いて、図２ｇに示すように、メインチップ領域１１２のＰウェルが形成される領域は酸化膜１２０が残っているゾーンであり、後続のＰウェルイオン注入のための酸化膜１２０を選択的にエッチングしてシリコンウエハー１１０を露出させる。この時、領域キー形成領域１１４には追加的な第２整列キー２２０形成のためのフォトレジストが存在して、Ｐウェルイオン注入のための選択的エッチング時、酸化膜１２０がエッチングされる代わりにシリコンウエハーの表面がエッチングされる。
【００４３】
したがって、工程の追加なく、シリコン表面に後続のフォト工程を進行するための第２整列キー２２０を作ることができる。以後、イオン注入でＰウェルを形成する。
【００４４】
次に、図２ｇに示すように、図２ｆで使われたＰウェルフォトレジスト１５０を除去して工程を完了する。以後ＬＯＣＯＳなどの後続のフォト工程は、領域キー形成領域１１４に形成された第２整列キー２２０を利用して進行することができる。
【００４５】
本発明の好ましい実施形態によれば、Ｐウェル形成工程時、スクライブレーン領域１１１上に形成される第２整列キー２２０の形状が第１整列キー２００と同様の形態を持つことによって、ＬＯＣＯＳなどの後続のフォト工程の進行時第２整列キー２２０を利用したマスク整列が可能である。
【００４６】
図３ａ及び図３ｃは、図２ａないし２ｇに示す本発明の好ましい実施形態に係る酸化膜／シリコンの二重エッチング工程を利用する半導体素子のキー整列方法によって形成された整列キーの平面図である。
【００４７】
本発明の好ましい実施形態は、半導体工程で整列を必要とする全ての工程に適用して本発明の目的を達成することができる。
【図面の簡単な説明】
【００４８】
【図１ａ】従来の技術による半導体素子のキー整列方法による工程を順に示す断面図である。
【図１ｂ】従来の技術による半導体素子のキー整列方法による工程を順に示す断面図である。
【図１ｃ】従来の技術による半導体素子のキー整列方法による工程を順に示す断面図である。
【図１ｄ】従来の技術による半導体素子のキー整列方法による工程を順に示す断面図である。
【図１ｅ】従来の技術による半導体素子のキー整列方法による工程を順に示す断面図である。
【図１ｆ】従来の技術による半導体素子のキー整列方法による工程を順に示す断面図である。
【図２ａ】本発明の実施形態に係る酸化膜／シリコンの二重エッチング工程を利用する半導体素子のキー整列方法を説明するための断面図である。
【図２ｂ】本発明の実施形態に係る酸化膜／シリコンの二重エッチング工程を利用する半導体素子のキー整列方法を説明するための断面図である。
【図２ｃ】本発明の実施形態に係る酸化膜／シリコンの二重エッチング工程を利用する半導体素子のキー整列方法を説明するための断面図である。
【図２ｄ】本発明の実施形態に係る酸化膜／シリコンの二重エッチング工程を利用する半導体素子のキー整列方法を説明するための断面図である。
【図２ｅ】本発明の実施形態に係る酸化膜／シリコンの二重エッチング工程を利用する半導体素子のキー整列方法を説明するための断面図である。
【図２ｆ】本発明の実施形態に係る酸化膜／シリコンの二重エッチング工程を利用する半導体素子のキー整列方法を説明するための断面図である。
【図２ｇ】本発明の実施形態に係る酸化膜／シリコンの二重エッチング工程を利用する半導体素子のキー整列方法を説明するための断面図である。
【図３ａ】図２ａないし２ｇに示す本発明の好ましい実施形態に係る酸化膜／シリコンの二重エッチング工程を利用する半導体素子のキー整列方法で形成した整列キーの平面図である。
【図３ｂ】図２ａないし２ｇに示す本発明の好ましい実施形態に係る酸化膜／シリコンの二重エッチング工程を利用する半導体素子のキー整列方法で形成した整列キーの平面図である。
【符号の説明】
【００４９】
１１０  半導体基板、１１１  スクライブレーン領域、１１２  メインチップ領域、１２０  酸化膜、２００  第１整列キー、２１０  領域キー、２２０  第２整列キー。
【図１ａ】
2004214670.tif 000003
【図１ｂ】
2004214670.tif 000004
【図１ｃ】
2004214670.tif 000005
【図１ｄ】
2004214670.tif 000006
【図１ｅ】
2004214670.tif 000007
【図１ｆ】
2004214670.tif 000008
【図２ａ】
2004214670.tif 000009
【図２ｂ】
2004214670.tif 000010
【図２ｃ】
2004214670.tif 000011
【図２ｄ】
2004214670.tif 000012
【図２ｅ】
2004214670.tif 000013
【図２ｆ】
2004214670.tif 000014
【図２ｇ】
2004214670.tif 000015
【図３ａ】
2004214670.tif 000016
【図３ｂ】
2004214670.tif 000017