(57)【要約】【課題】出力電圧を所定の値にするのにその指令値のＰＷＭ演算を行う電圧形インバータにおいて、該インバータの負荷端に発生するサージ電圧を低減する制御方法を提供する。【解決手段】電圧形インバータ２のキャリア発振器１６ａと、電圧パターン生成手段２１〜２３と、Ｕ相ＰＷＭ制御ブロック２４と、Ｖ相ＰＷＭ制御ブロック２５と、Ｗ相ＰＷＭ制御ブロック２６とにより、相電圧の波高値近傍で出力電圧の陥没パルスのパルス幅が狭くなるときには、このパルス幅をより広くなるように制限し、さらに、この制限したパルス幅においても出力電圧の変化を従来とほぼ同じにするために、当該する相の上アームまたは下アームをＰＷＭ演算の１周期の間オンさせる動作を併用する。【選択図】　　　　図１
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【特許請求の範囲】
【請求項１】
各相の相電圧指令値それぞれをＰＷＭ演算して得られる駆動信号に基づき該各相の上，下アームを形成する半導体スイッチ回路それぞれをオンまたはオフさせることにより、入力される直流電圧を所望の交流電圧に変換して出力する電圧形インバータにおいて、
前記各相の相電圧指令値の正または負の波高値近傍での前記ＰＷＭ演算で得られる前記上アーム又は下アームの半導体スイッチ回路をオフさせる駆動信号のパルス幅が予め定めた値ｔｗより狭くなるときには、前記駆動信号に代わる新たな駆動信号として、前記上アーム又は下アームの半導体スイッチ回路をオフさせるための予め定めたパルス幅ＴＬＩＭ　（ｔｗ＜ＴＬＩＭ　）を有する駆動信号と前記上アームの半導体スイッチ回路をオンさせる駆動信号と前記下アームの半導体スイッチ回路をオンさせる駆動信号とを生成し、これらの新たな駆動信号に基づき前記各相の上，下アームを形成する半導体スイッチ回路それぞれをオンまたはオフさせることにより、前記相電圧指令値に基づく前記交流電圧と平均値的にほぼ等価な交流電圧を前記電圧形インバータの当該する各相から出力させることを特徴とする電圧形インバータの制御方法。
【請求項２】
各相の相電圧指令値それぞれをＰＷＭ演算して得られる駆動信号に基づき該各相の上，下アームを形成する半導体スイッチ回路それぞれをオンまたはオフさせることにより、入力される直流電圧を所望の交流電圧に変換して出力する電圧形インバータにおいて、
前記各相の相電圧指令値から導出される各相の線間電圧指令値の零クロス点近傍での当該する二相の相電圧指令値それぞれに基づく前記駆動信号から生成される各相の線間電圧のパルス幅が予め定めた値ｔｗより狭くなるときには、前記駆動信号に代わる新たな駆動信号として、前記線間電圧のパルス幅が予め定めたパルス幅ＴＬＩＭ　（ｔｗ＜ＴＬＩＭ　）になる駆動信号と前記線間電圧を零にする駆動信号とを生成し、これらの新たな駆動信号に基づき前記各相の上，下アームを形成する半導体スイッチ回路それぞれをオンまたはオフさせることにより、前記相電圧指令値に基づく前記交流電圧と平均値的にほぼ等価な交流電圧を前記電圧形インバータの当該する各相から出力させることを特徴とする電圧形インバータの制御方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、基本的には各相の相電圧指令値それぞれをＰＷＭ演算して得られる駆動信号に基づき該各相の上，下アームを形成する半導体スイッチ回路それぞれをオンまたはオフさせることにより、入力される直流電圧を所望の交流電圧に変換して出力する電圧形インバータの制御方法に関し、特に、前記半導体スイッチ回路それぞれのスイッチングに伴って前記電圧形インバータの負荷端に誘起されるサージ電圧を低減する電圧形インバータの制御方法に関する。
【０００２】
【従来の技術】
電圧形インバータの各相の上，下アームを形成する半導体スイッチ回路には、ＩＧＢＴに代表される高速でスイッチングできるバルブデバイスを用いたものが広く普及しているが、スイッチング速度の高速化とＰＷＭ演算での高キャリア周波数化により、この電圧形インバータの負荷としての交流電動機などにサージ電圧が印加されることが知られており、このサージ電圧に起因した前記交流電動機の巻線の絶縁劣化などを防止するために、該サージ電圧を低減する必要がある（例えば、非特許文献１参照）。
【０００３】
上述の非特許文献１を含む従来の技術とその問題点について、図８，図９を参照しつつ、以下に説明する。
【０００４】
図８は、この種の電圧形インバータを示す回路構成図（主要部分図）であり、１は電圧形インバータ、５は電圧形インバータ１により可変速駆動される交流電動機である。この電圧形インバータ１は整流電源などの直流電源１１と、半導体スイッチ回路としてのＩＧＢＴとダイオードの逆並列回路をＵ相，Ｖ相，Ｗ相それぞれの上，下アームとし、図示の如く、これらの上，下アームをブリッジ接続してなるインバータ主回路１２と、Ｕ相の相電圧指令値ｖＵ＊とキャリア発振器１６からのキャリア信号とに基づくＰＷＭ演算を行うＰＷＭ演算器１３と、Ｖ相の相電圧指令値ｖＶ＊とキャリア発振器１６からのキャリア信号とに基づくＰＷＭ演算を行うＰＷＭ演算器１４と、Ｗ相の相電圧指令値ｖＷ＊とキャリア発振器１６からのキャリア信号とに基づくＰＷＭ演算を行うＰＷＭ演算器１５と、ＰＷＭ演算器１３〜１５それぞれの出力（ＰＷＭｕ＊　，ＰＷＭｖ＊　，ＰＷＭｗ＊　）を対応する上，下アームのＩＧＢＴへの駆動信号に変換するゲート駆動回路１７とから構成されている。
【０００５】
図９は、図８に示した電圧形インバータ１の負荷としての交流電動機５に印加されるサージ電圧を説明する回路図および波形図である。この図において、直流電源１１の電圧をＥｄとした電圧形インバータ１の出力端子Ｕ−Ｖ間の線間電圧をｖＵＶとすると、電圧形インバータ１の出力端では太実線の波形となり、負荷端では細実線の波形となることが知られており、この細実線波形の波高値は電圧形インバータ１と交流電動機５との間のケーブルインピーダンスとＩＧＢＴの立ち上がり時間に大きく依存し、共振状態になると直流電圧Ｅｄの２倍のサージ電圧が発生する。
【０００６】
【非特許文献１】
電気学会・半導体電力変換システム調査専門委員会編「パワーエレクトロニクス回路」オーム社、平成１２年１１月３０日、Ｐ．２０８−２１０
【０００７】
【発明が解決しようとする課題】
図１０は、図８に示した電圧形インバータ１の回路構成におけるＵ相の相電圧指令値ｖＵ＊とＶ相の相電圧指令値ｖＶ＊との位相関係および相電圧指令値ｖＵ＊と相電圧指令値ｖＶ＊とから導出される線間電圧指令値ｖＵＶ＊　の位相関係を示す波形図であり、図中にハッチングを施した相電圧指令値の波高値近傍および線間電圧指令値の零クロス近傍でのＰＷＭ演算と、この演算結果に基づいて負荷端に発生するサージ電圧について、図１１〜図１４を参照しつつ、以下に説明する。
【０００８】
図１１は、波高値近傍にあるＵ相の相電圧指令値ｖＵ＊（太実線）と、Ｖ相の相電圧指令値ｖＶ＊（破線）と、キャリア発振器１６からの三角波状のキャリア信号Ｆｃ（細実線）とに基づくＰＷＭ演算器１３，１４による演算結果ＰＷＭｕ＊　，ＰＷＭｖ＊　およびその線間電圧ＶＵＶを示し、この図ではＵ相の相電圧指令値ｖＵ＊の正の波高値近傍でのＰＷＭ演算で得られるＰＷＭｕ＊　によりＵ相の上アームの半導体スイッチ回路をオフさせる駆動信号のパルス幅が狭くなることを示している。その結果、図１２に示す如く、線間電圧ｖＵＶにはパルス状の電圧陥没が発生し、この電圧陥没に起因し、前記パルス状電圧の立ち下がりに基づく負荷端のサージ電圧（上述の如く、直流電圧Ｅｄの２倍）に対して、該パルス状電圧の立ち上がりに基づく負荷端のサージ電圧（上述の如く、直流電圧Ｅｄの２倍）が位相的に加算されるパルス幅の電圧陥没のときには、負荷端に直流電圧Ｅｄの４倍のサージ電圧が発生する恐れがある。
【０００９】
また図１３は、線間電圧指令値ｖＵＶ＊　が零クロス近傍にあるＵ相の相電圧指令値ｖＵ＊（太実線）と、Ｖ相の相電圧指令値ｖＶ＊（破線）と、キャリア発振器１６からの三角波状のキャリア信号Ｆｃ（細実線）とよるＰＷＭ演算器１３，１４による演算結果ＰＷＭｕ＊　，ＰＷＭｖ＊　および線間電圧ＶＵＶを示し、この図ではＰＷＭｕ＊　とＰＷＭｖ＊　とにより線間電圧指令値ｖＵＶ＊　の零クロス点近傍での線間電圧ｖＵＶのパルス幅が狭くなることを示している。その結果、図１４に示すように線間電圧ｖＵＶにパルス状の電圧が発生し、この電圧に起因して、前記パルス状電圧の立ち上がりに基づく負荷端のサージ電圧（上述の如く、直流電圧Ｅｄの２倍）に対して、該パルス状電圧の立ち下がりに基づく負荷端のサージ電圧（上述の如く、直流電圧Ｅｄの２倍）が位相的に加算されるパルス幅のパルス電圧のときには、負荷端に直流電圧Ｅｄの４倍のサージ電圧が発生する恐れがある。
【００１０】
この発明の目的は上記問題点を解消し、各相の上，下アームを形成する半導体スイッチ回路それぞれのスイッチングに伴って電圧形インバータの負荷端に誘起されるサージ電圧を、２倍以下に低減できる電圧形インバータの制御方法を提供することにある。
【００１１】
【課題を解決するための手段】
この第１の発明の電圧形インバータの制御方法では、各相の相電圧指令値それぞれをＰＷＭ演算して得られる駆動信号に基づき該各相の上，下アームを形成する半導体スイッチ回路それぞれをオンまたはオフさせることにより、入力される直流電圧を所望の交流電圧に変換して出力する電圧形インバータにおいて、
前記各相の相電圧指令値の正または負の波高値近傍での前記ＰＷＭ演算で得られる前記上アーム又は下アームの半導体スイッチ回路をオフさせる駆動信号のパルス幅が予め定めた値ｔｗより狭くなるときには、前記駆動信号に代わる新たな駆動信号として、前記上アーム又は下アームの半導体スイッチ回路をオフさせるための予め定めたパルス幅ＴＬＩＭ　（ｔｗ＜ＴＬＩＭ　）を有する駆動信号と前記上アームの半導体スイッチ回路をオンさせる駆動信号と前記下アームの半導体スイッチ回路をオンさせる駆動信号とを生成し、これらの新たな駆動信号に基づき前記各相の上，下アームを形成する半導体スイッチ回路それぞれをオンまたはオフさせることにより、前記相電圧指令値に基づく前記交流電圧と平均値的にほぼ等価な交流電圧を前記電圧形インバータの当該する各相から出力させることを特徴とする。
【００１２】
また第２の発明の電圧形インバータの制御方法では、前記電圧形インバータにおいて、前記各相の相電圧指令値から導出される各相の線間電圧指令値の零クロス点近傍での当該する二相の相電圧指令値それぞれに基づく前記駆動信号から生成される各相の線間電圧のパルス幅が予め定めた値ｔｗより狭くなるときには、前記駆動信号に代わる新たな駆動信号として、前記線間電圧のパルス幅が予め定めたパルス幅ＴＬＩＭ　（ｔｗ＜ＴＬＩＭ　）になる駆動信号と前記線間電圧を零にする駆動信号とを生成し、これらの新たな駆動信号に基づき前記各相の上，下アームを形成する半導体スイッチ回路それぞれをオンまたはオフさせることにより、前記相電圧指令値に基づく前記交流電圧と平均値的にほぼ等価な交流電圧を前記電圧形インバータの当該する各相から出力させることを特徴とする。
【００１３】
この発明によれば、電圧形インバータの負荷端に過大なサージ電圧が発生するパルス幅ｔｗ以下になるスイッチングに対して、このパルス幅を前記サージ電圧が過大にならない所定値ＴＬＩＭ　（ｔｗ＜ＴＬＩＭ　）でスイッチングすることにより、後述の如く、該電圧形インバータの出力端に発生するサージ電圧を低減しつつ、このときの前記相電圧指令値に基づく前記交流電圧と平均値的にほぼ等価な交流電圧を出力することができる。
【００１４】
【発明の実施の形態】
図１は、この発明の電圧形インバータの制御方法の第１の実施例を示す回路構成図（主要部分図）であり、図８に示した従来例構成と同一機能を有するものには同一符号を付している。
【００１５】
すなわち、図１に示した電圧形インバータ２には直流電源１１，インバータ主回路１２，ゲート駆動回路１７の他に、図８に示す従来のキャリア発振器１６にキャリア信号の同期信号を出力する機能を追加したキャリア発振器１６ａと、電圧パターン生成手段２１〜２３と、ＰＷＭ演算器１３を含むＵ相ＰＷＭ制御ブロック２４と、ＰＷＭ演算器１４を含むＶ相ＰＷＭ制御ブロック２５と、ＰＷＭ演算器１５を含むＷ相ＰＷＭ制御ブロック２６とを備えている。
【００１６】
この電圧形インバータ２は、図１１に基づいて説明したＵ相，Ｖ相，Ｗ相の相電圧指令値ｖＵ＊，ｖＶ＊，ｖＷ＊それぞれの正または負の波高値近傍でのＰＷＭ演算で得られる当該する相の上アームまたは下アームの半導体スイッチ回路をオフさせる駆動信号のパルス幅ｔｗが狭くなると、線間電圧ｖＵＶ，ｖＶＷ，ｖＷＵのいずれかにパルス状の電圧陥没が発生し、この電圧陥没に起因し、負荷端に直流電圧Ｅｄの４倍のサージ電圧が発生するのを防止する機能を有している。以下に、電圧形インバータ２の動作を、図２，図３を参照しつつ、説明する。
【００１７】
図２は、電圧パターン生成手段２１（２２，２３）とＵ相ＰＷＭ制御ブロック２４（Ｖ相ＰＷＭ制御ブロック２５，Ｗ相ＰＷＭ制御ブロック２６）の動作を説明する特性図であり、相電圧指令値が正の波高値近傍でその値が大きい方から順に電圧パターン１〜５と段階的に分割し、同様に、相電圧指令値が負の波高値近傍でのその絶対値が小さい方から順に電圧パターン６〜１０と段階的に分割し、例えば、Ｕ相の相電圧指令値ｖＵ＊が正の波高値近傍のときには新たなＵ相の相電圧指令値ｖＵ＊＊　として、インバータ主回路１２のＵ相上アームをオフさせるパルス幅が先述のサージ電圧が過大にならない値ＴＬＩＭ　（ｔｗ＜ＴＬＩＭ　）を出力するようにしている。
【００１８】
図３に示した波形図は、図２に示した電圧パターン３での動作を示すものであり、図において、先ず、一回目のＰＷＭ演算周期では電圧パターン生成手段２１（２２，２３）から選択信号と、キャリア発振器１６ａからの同期信号とによりＵ相ＰＷＭ制御ブロック２４（Ｖ相ＰＷＭ制御ブロック２５，Ｗ相ＰＷＭ制御ブロック２６）では第３レジスタがｉｎ１を選択する指令を発し、この指令により上アームオンパルス生成信号が選択器から出力され、その結果、この区間での過大なサージ電圧の発生が阻止される。
【００１９】
次に、二回目のＰＷＭ演算周期では電圧パターン生成手段２１（２２，２３）から選択信号と、キャリア発振器１６ａからの同期信号とによりＵ相ＰＷＭ制御ブロック２４（Ｖ相ＰＷＭ制御ブロック２５，Ｗ相ＰＷＭ制御ブロック２６）では第３レジスタがｉｎ３を選択する指令を発し、この指令によりＵ相上アームをオフさせるパルス幅をＴＬＩＭ　とする相電圧指令値が第１レジスタを介した選択器から出力され、その結果、この区間での過大なサージ電圧の発生が阻止される。
【００２０】
次に、三回目のＰＷＭ演算周期では電圧パターン生成手段２１（２２，２３）から選択信号と、キャリア発振器１６ａからの同期信号とによりＵ相ＰＷＭ制御ブロック２４（Ｖ相ＰＷＭ制御ブロック２５，Ｗ相ＰＷＭ制御ブロック２６）では第３レジスタがｉｎ１を選択する指令を発し、この指令により上アームオンパルス生成信号が選択器から出力され、その結果、この区間での過大なサージ電圧の発生が阻止される。
【００２１】
次に、四回目のＰＷＭ演算周期では電圧パターン生成手段２１（２２，２３）から選択信号と、キャリア発振器１６ａからの同期信号とによりＵ相ＰＷＭ制御ブロック２４（Ｖ相ＰＷＭ制御ブロック２５，Ｗ相ＰＷＭ制御ブロック２６）では第３レジスタがｉｎ３を選択する指令を発し、この指令によりＵ相上アームをオフさせるパルス幅をＴＬＩＭ　とする相電圧指令値が第１レジスタを介した選択器から出力され、その結果、この区間での過大なサージ電圧の発生が阻止される。
【００２２】
このように、Ｕ相，Ｖ相，Ｗ相の相電圧指令値ｖＵ＊，ｖＶ＊，ｖＷ＊それぞれの正または負の波高値近傍ではそのときの値に応じて、例えば、図２の電圧パターンの何れかを判定し、ＰＷＭ演算の４周期毎に電圧パターンを選択することで、電圧形インバータ２の負荷５端に発生するサージ電圧を直流電圧Ｅｄの４倍から２倍以下に低減しつつ、このときの前記相電圧指令値に基づく前記交流電圧と平均値的にほぼ等価な交流電圧を出力することができる。
【００２３】
なお、上述の波高値近傍以外の領域では、例えば、電圧パターン生成手段２１ではｖＵ＊＊　としてｖＵ＊を出力し、Ｕ相ＰＷＭ制御ブロック２４では第３レジスタがｉｎ３を選択することにより、従来と同様のＰＷＭ演算が行われる。
【００２４】
図４は、この発明の電圧形インバータの制御方法の第２の実施例を示す回路構成図（主要部分図）であり、図８に示した従来例構成と同一機能を有するものには同一符号を付している。
【００２５】
すなわち、図４に示した電圧形インバータ３には直流電源１１，インバータ主回路１２，ゲート駆動回路１７の他に、図８に示す従来のキャリア発振器１６にキャリア信号の同期信号を出力する機能を追加したキャリア発振器１６ａと、電圧パターン生成手段３１〜３３と、ＰＷＭ演算器１３を含むＵ相ＰＷＭ制御ブロック３４と、ＰＷＭ演算器１４を含むＶ相ＰＷＭ制御ブロック３５と、ＰＷＭ演算器１５を含むＷ相ＰＷＭ制御ブロック３６とを備えている。
【００２６】
この電圧形インバータ４は、図１３に基づいて説明したＵ相，Ｖ相，Ｗ相の相電圧指令値ｖＵ＊，ｖＶ＊，ｖＷ＊それぞれから導出される線間電圧指令値ｖＵＶ＊　，ｖＶＷ＊　，ｖＷＵ＊　それぞれの零クロス点近傍での前記相電圧指令値のＰＷＭ演算で得られるパルス状の線間電圧のパルス幅ｔｗが狭くなることに起因し、負荷端に直流電圧Ｅｄの４倍のサージ電圧が発生するのを防止する機能を有している。以下に、電圧形インバータ３の動作を、図５，図６を参照しつつ、説明する。
【００２７】
図５は、電圧パターン生成手段３１（３２，３３）とＵ相ＰＷＭ制御ブロック３４（Ｖ相ＰＷＭ制御ブロック３５，Ｗ相ＰＷＭ制御ブロック３６）の動作を説明する特性図であり、前述の線間指令値が零クロス点近傍でその値が大きい方から順に電圧パターン１〜９と段階的に分割し、例えば、線間電圧指令値ｖＵＶ＊　が正の零クロス点近傍のときには新たなＵ相の相電圧指令値ｖＵ＊＊　として、インバータ主回路１２のＵ相上アームをオンさせるパルス幅が先述のサージ電圧が過大にならない値（すなわち、ＰＷＭｕ＊　のパルス幅からＰＷＭｖ＊　のパルス幅を減じた値が２ＴＬＩＭ　となる新たなＰＷＭｕ＊　に対応するｖＵ＊＊　）を出力するようにし、同様に、線間電圧指令値ｖＵＶ＊　が負の零クロス点近傍のときには新たなＵ相の相電圧指令値ｖＵ＊＊　として、インバータ主回路１２のＵ相下アームをオンさせるパルス幅が先述のサージ電圧が過大にならない値（すなわち、ＰＷＭｖ＊　のパルス幅からＰＷＭｕ＊　のパルス幅を減じた値が２ＴＬＩＭ　となる新たなＰＷＭｕ＊　に対応するｖＵ＊＊　）を出力するようにしている。
【００２８】
図６に示した波形図は、図５に示した電圧パターン３での動作を示すものであり、図において、先ず、一回目のＰＷＭ演算周期では電圧パターン生成手段３１（３２，３３）から選択信号と、キャリア発振器１６ａからの同期信号とによりＵ相ＰＷＭ制御ブロック３４（Ｖ相ＰＷＭ制御ブロック３５，Ｗ相ＰＷＭ制御ブロック３６）では第４レジスタがｉｎ１を選択する指令を発し、この指令により第１レジスタを介して、例えば、上述のｖＵ＊＊　が選択器から出力され、その結果、この区間での過大なサージ電圧の発生が阻止される。
【００２９】
次に、二回目のＰＷＭ演算周期では電圧パターン生成手段３１（３２，３３）から選択信号と、キャリア発振器１６ａからの同期信号とによりＵ相ＰＷＭ制御ブロック３４（Ｖ相ＰＷＭ制御ブロック３５，Ｗ相ＰＷＭ制御ブロック３６）では第４レジスタがｉｎ２を選択する指令を発し、この指令により第２レジスタを介して、例えば、ｖＶ＊が選択器から出力され、その結果、この区間では線間電圧が零（すなわち、ＰＷＭｕ＊　とＰＷＭｖ＊　とが同じタイミングで同じパルス幅）となり、過大なサージ電圧の発生が阻止される。
【００３０】
次に、三回目のＰＷＭ演算周期では電圧パターン生成手段３１（３２，３３）から選択信号と、キャリア発振器１６ａからの同期信号とによりＵ相ＰＷＭ制御ブロック３４（Ｖ相ＰＷＭ制御ブロック３５，Ｗ相ＰＷＭ制御ブロック３６）では第４レジスタがｉｎ１を選択する指令を発し、この指令により第１レジスタを介して、例えば、上述のｖＵ＊＊　が選択器から出力され、その結果、この区間での過大なサージ電圧の発生が阻止される。
【００３１】
次に、四回目のＰＷＭ演算周期では電圧パターン生成手段３１（３２，３３）から選択信号と、キャリア発振器１６ａからの同期信号とによりＵ相ＰＷＭ制御ブロック３４（Ｖ相ＰＷＭ制御ブロック３５，Ｗ相ＰＷＭ制御ブロック３６）では第４レジスタがｉｎ２を選択する指令を発し、この指令により第２レジスタを介して、例えば、ｖＶ＊が選択器から出力され、その結果、この区間では線間電圧が零（すなわち、ＰＷＭｕ＊　とＰＷＭｖ＊　とが同じタイミングで同じパルス幅）となり、過大なサージ電圧の発生が阻止される。
【００３２】
このように、Ｕ相，Ｖ相，Ｗ相の相電圧指令値ｖＵ＊，ｖＶ＊，ｖＷ＊それぞれから導出される線間電圧指令値の零クロス点近傍ではそのときの値に応じて、例えば、図５の電圧パターンの何れかを判定し、ＰＷＭ演算の４周期毎に電圧パターンを選択することで、電圧形インバータ２の負荷５端に発生するサージ電圧を直流電圧Ｅｄの４倍から２倍以下に低減しつつ、このときの前記相電圧指令値に基づく前記交流電圧と平均値的にほぼ等価な交流電圧を出力することができる。
【００３３】
なお、上述の零クロス点近傍以外の領域では、例えば、電圧パターン生成手段３１ではｖＵ＊＊　としてｖＵ＊を出力し、Ｕ相ＰＷＭ制御ブロック３４では第４レジスタがｉｎ１を選択することにより、従来と同様のＰＷＭ演算が行われる。
【００３４】
図７は、この発明の電圧形インバータの制御方法の第３の実施例を示す回路構成図（主要部分図）であり、図８に示した従来例構成と同一機能を有するものには同一符号を付している。
【００３５】
すなわち、図７に示した電圧形インバータ４には直流電源１１，インバータ主回路１２，ゲート駆動回路１７の他に、図８に示す従来のキャリア発振器１６にキャリア信号の同期信号を出力する機能を追加したキャリア発振器１６ａと、電圧パターン生成手段４１〜４３と、ＰＷＭ演算器１３を含むＵ相ＰＷＭ制御ブロック４４と、ＰＷＭ演算器１４を含むＶ相ＰＷＭ制御ブロック４５と、ＰＷＭ演算器１５を含むＷ相ＰＷＭ制御ブロック４６とを備えている。
【００３６】
この電圧形インバータ４において、電圧パターン生成手段４１（４２，４３）は上述の電圧パターン生成手段２１（２２，２３）と電圧パターン生成手段３１（３２，３３）の機能を兼ね備えており、Ｕ相ＰＷＭ制御制御ブロック４４は上述のＵ相ＰＷＭ制御ブロック２４とＵ相ＰＷＭ制御ブロック３４の機能を兼ね備えており、同様に、Ｖ相ＰＷＭ制御制御ブロック４５はＶ相ＰＷＭ制御ブロック２５とＶ相ＰＷＭ制御ブロック３５の機能を兼ね備えており、Ｗ相ＰＷＭ制御制御ブロック４６はＷ相ＰＷＭ制御ブロック２６とＷ相ＰＷＭ制御ブロック３６の機能を兼ね備えており、従って、その動作説明を省略する。
【００３７】
【発明の効果】
この発明によれば、電圧形インバータの負荷端に過大なサージ電圧が発生するパルス幅以下になるスイッチングに対して、このパルス幅を前記サージ電圧が過大にならない値に設定してスイッチングすることにより、該電圧形インバータの出力端に発生するサージ電圧を２倍以下低減できるので、従来のサージ電圧での取扱いと同じにすることができる。
【図面の簡単な説明】
【図１】この発明の第１の実施例を示す回路構成図
【図２】図１の動作を説明する特性図
【図３】図１の動作を説明する波形図
【図４】この発明の第２の実施例を示す回路構成図
【図５】図４の動作を説明する特性図
【図６】図４の動作を説明する波形図
【図７】この発明の第３の実施例を示す回路構成図
【図８】従来の電圧形インバータを示す回路構成図
【図９】図８のインバータの負荷にかかるサージ電圧を説明するための回路図および波形図
【図１０】図８のインバータの相電圧指令値と線間電圧指令値との関係を示す波形図
【図１１】図８のインバータの動作を説明するためのＰＷＭ演算波形図
【図１２】図８のインバータの動作を説明するための回路図および波形図
【図１３】図８のインバータの動作を説明するためのＰＷＭ演算波形図
【図１４】図８のインバータの動作を説明するための波形図
【符号の説明】
１〜４…電圧形インバータ、５…交流電動機、１１…直流電源、１２…インバータ主回路、１３〜１５…ＰＷＭ演算器、１６，１６ａ…キャリア発振器、１７…ゲート駆動回路、２１〜２３，３１〜３３，４１〜４３…電圧パターン生成手段、２４，３４，４４…Ｕ相ＰＷＭ制御ブロック、２５，３５，４５…Ｖ相ＰＷＭ制御ブロック、２６，３６，４６…Ｗ相ＰＷＭ制御ブロック。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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