(57)【要約】【課題】階層構造を有する半導体集積回路のレイアウト検証において容易にエラー箇所を特定する。【解決手段】レイアウト検証方法は、階層セル毎に構築されたレイアウトデータに基づいて、電源配線と接地配線とを抽出するステップ（Ｓ２００）と、抽出された電源配線および接地配線に対して、階層セルを識別するとともに電源配線および接地配線のいずれかを識別するためのテキストを付与するステップ（Ｓ３００）と、レイアウトデータに基づいて階層セルを重ねてチップレイアウトを作成するステップ（Ｓ４００）と、チップレイアウトにおけるテキストに基づいて電源配線と接地配線とのショートを検知すると（Ｓ５００にてＹＥＳ）、テキストに基づいて作成された情報であって、ショートした箇所を特定する情報を出力するステップ（Ｓ７００）とを含む。【選択図】        図３
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【特許請求の範囲】
【請求項１】
半導体集積回路のレイアウト設計後に、そのレイアウトを検証する方法であって、
階層セル毎に構築されたレイアウトデータに基づいて、第１の機能を有する第１の配線と、前記第１の機能に対応する第２の機能を有する第２の配線とを抽出するステップと、
前記抽出された第１の配線および第２の配線に対して、前記階層セルを識別するとともに前記機能を識別するためのテキストデータを付与するステップと、
前記レイアウトデータに基づいて、前記階層セルを重ねてチップレイアウトを作成するステップと、
前記チップレイアウトにおけるテキストデータに基づいて、前記第１の機能と前記第２の機能とにより予め定められた状態を実現する配線接続を検知するステップと、
前記検知された結果を出力するステップとを含む、半導体集積回路のレイアウト検証方法。
【請求項２】
半導体集積回路のレイアウト設計後に、その電源接続レイアウトを検証する方法であって、
階層セル毎に構築されたレイアウトデータに基づいて、電源配線と、接地配線とを抽出するステップと、
前記抽出された電源配線および接地配線に対して、前記階層セルを識別するとともに前記電源配線および接地配線のいずれかを識別するためのテキストデータを付与するステップと、
前記レイアウトデータに基づいて、前記階層セルを重ねてチップレイアウトを作成するステップと、
前記チップレイアウトにおけるテキストデータに基づいて、前記電源配線と前記接地配線とのショートを検知するステップと、
前記検知された結果を出力する出力ステップとを含む、半導体集積回路のレイアウト検証方法。
【請求項３】
前記出力ステップは、前記テキストデータに基づいて作成された情報であって、前記ショートした箇所を特定する情報を出力するステップを含む、請求項２に記載の半導体集積回路のレイアウト検証方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路のレイアウトを検証する方法に関し、特に、電源の接続を検証する方法に関する。
【０００２】
【従来の技術】
従来、半導体集積回路の設計工程においては、レイアウト設計終了後、正しく設計されたことを確認するための検証処理が行なわれている。検証する項目として設計基準値を確認するＤＲＣ（Ｄｅｓｉｇｎ  Ｒｕｌｅ  Ｃｈｅｃｋ）、レイアウトが回路図通り設計されたことを確認するＬＶＳ（Ｌａｙｏｕｔ  Ｖｓ  Ｓｃｈｅｍａｔｉｃ）、電気的ルールを確認するＥＲＣ（Ｅｌｅｃｔｒｉｃａｌ  Ｒｕｌｅ  Ｃｈｅｃｋ）がある。
【０００３】
従来の検証工程では、既存の検証装置を使用してＤＲＣを実行させ、レイアウトが定められた基準で行なわれているか確認した後、ＥＲＣおよびＬＶＳを実行させることにより、素子、電源配線、接地配線の接続状態をチェックし、回路接続情報と比較して正しく設計されていることを検証する。このような検証において、レイアウト上で、特に固有のデータとして認識をしたい配線や端子（電源配線、接地配線など）や、レイアウトと回路の比較の際に、最低限必要な配線や端子に名前を付けておく必要があり、この名前はテキストと呼ばれている。
【０００４】
このテキストに基づいて、これらの一連の検証処理が実行され、エラーが発見された場合は、検証装置から出力されるエラーフラグデータやログファイルに記録されている回路との相違リストによりエラーが解析される。
【０００５】
たとえば、ＬＶＳの結果、ブロック間の配線の分岐点にショートがあるときのエラーフラグデータが画面に表示される。エラーフラグは、ショートしている場所も含めて全ての配線に表示されている。ログファイルにおいても同様に、ショートしている場所も含めて全ての配線に記録されている。このような検証結果では、レイアウトデータに配線ショートのエラーがある場合、ＤＲＣでは検出されずＬＶＳで検出されるものの、エラー発生箇所を特定するのに時間がかかる。それは、ショートエラーを起こした配線に接続されている全ての素子がエラーとしてエラーフラグとログファイルに出力されるため、容易にその配線のどこでショートしているのか具体的に特定できない。特に、接続が多い大規模なレイアウトデータや電源配線、接地配線などのグローバル配線のショートでは、複雑にエラーが表示され、さらに解析が困難になる。
【０００６】
特開２０００−１１４３３９公報（特許文献１）は、配線がショートしている場所を具体的に特定して検出できるレイアウトパターン検証装置を開示する。特文献１に開示された検証装置は、半導体集積回路のレイアウトデータと回路接続情報が記述されているネットリストとレイアウトデータから素子情報を抽出する条件を記述したパラメータファイルとを格納する格納部と、レイアウトデータ、ネットリスト、パラメータファイルを入力とするＬＶＳ検証部と、ＬＶＳ検証部のエラー出力を読み込み、エラーとなっている信号の配線の分岐点の位置を調べる配線分岐点探索部と、配線分岐点探索部の出力をエラー表示する表示部とを含む。
【０００７】
このレイアウトパターン検証装置によると、ＬＶＳ検証部によるＬＶＳの実行後、レイアウトデータにエラーが含まれていた場合において、配線分岐点探索部が、ＬＶＳの実行結果であるエラー出力に基づいてエラーとなっている信号の配線について分岐点を繰返し探索する。表示部は、配線分岐点探索部が繰返し実行した処理の結果に基づいて、エラーのある配線においてショートしている場所が具体的に表示することができる。
【０００８】
【特許文献１】
特開２０００−１１４３３９公報
【０００９】
【発明が解決しようとする課題】
しかしながら、特許文献１に開示されたレイアウトパターン検証装置によると、配線分岐点探索部が、ＬＶＳの実行結果であるエラー出力に基づいてエラーとなっている信号の配線について分岐点を繰返し探索する必要がある。配線分岐点探索部をコンピュータで実行する場合には、分岐点を繰返し探索するプログラムが必要になるとともに、探索処理を繰返し実行するために処理に時間がかかるという問題点を有する。
【００１０】
このような問題点に対して、上述したテキストを用いてショート箇所を容易に特定しようとする場合、以下のような問題点がある。
【００１１】
図５に示すように、ＶＤＤ配線１０００とＧＮＤ配線２０００とがあって、それぞれ「ＶＤＤ」というテキスト１０１０と、「ＧＮＤ」というテキスト２０１０とが付与されている場合を想定する。これらのＶＤＤ配線１０００とＧＮＤ配線２０００とが接触してい場合には、「ＶＤＤ」と「ＧＮＤ」とがショートしていることになる。このような場合に、テキストを用いて電源接続検証を実行した場合、ＶＤＤ配線１０００とＧＮＤ配線２０００との２配線を１配線として認識するが、これらの１配線と認識した配線上にテキスト１０１０である「ＶＤＤ」とテキスト２０１０である「ＧＮＤ」という２つの異なるテキストが付与されているので、「ＶＤＤ」と「ＧＮＤ」とのショートエラーを検知する。このとき、図６に示すように、１配線として認識された部分の全てがエラーとして出力され、ショートが発生している場所や座標は出力されない。
【００１２】
さらに、半導体集積回路のレイアウトデータの形式は、トップの階層からは下位レベルのセルの場所を示すデータを持っており、下位レベルのセルの中身は別に記述されている。このように階層的な構造を有している半導体集積回路を図７に示す。
【００１３】
図７に示すように、上位階層レイアウト（セル「Ａ」およびセル「Ｂ」を除く部分）と、下位階層レイアウト（セル「Ａ」およびセル「Ｂ」の部分）とに区別した形式のレイアウトデータが用いられる。この場合、上位階層で電源接続検証を実行しても、ＶＤＤ配線４０００とＧＮＤ配線５０００とはショートしておらず、下位階層で電源接続検証を実行しても、ＶＤＤ配線６０００とＧＮＤ配線７０００とはショートしていない。しかしながら、各階層を重ねて実際のレイアウトを構築すると、セル「Ａ」内のＶＤＤ配線６０００と、上位階層のＧＮＤ配線５０００とが接触しており、ショートが発生していることになる。このような場合に、テキストを用いて電源接続検証を実行した場合においても、「ＶＤＤ」と「ＧＮＤ」とのショートエラーを検知する。このとき、図６と同じように、図８に示すように、１配線として認識された部分の全てがエラーとして出力され、ショートが発生している場所や座標は出力されない。
【００１４】
このように、特許文献１に開示されたレイアウトパターン検証装置を用いた場合の問題点は発生しないが、テキストを用いて電源接続検証を単に実行しても、ショートが発生している場所や座標の特定は不可能である。
【００１５】
本発明は、上述の課題を解決するためになされたものであって、その目的は、階層構造を有する半導体集積回路のレイアウト検証において、容易にエラー箇所を特定することができる半導体集積回路のレイアウト検証方法を提供することである。
【００１６】
【課題を解決するための手段】
この発明に係る半導体集積回路のレイアウト検証方法は、半導体集積回路のレイアウト設計後に、そのレイアウトを検証する方法である。この方法は、階層セル毎に構築されたレイアウトデータに基づいて、第１の機能を有する第１の配線と、第１の機能に対応する第２の機能を有する第２の配線とを抽出するステップと、抽出された第１の配線および第２の配線に対して、階層セルを識別するとともに機能を識別するためのテキストデータを付与するステップと、レイアウトデータに基づいて、階層セルを重ねてチップレイアウトを作成するステップと、チップレイアウトにおけるテキストデータに基づいて、第１の機能と第２の機能とにより予め定められた状態を実現する配線接続を検知するステップと、検知された結果を出力するステップとを含む。
【００１７】
この発明の別の局面に係る半導体集積回路のレイアウト検証方法は、階層セル毎に構築されたレイアウトデータに基づいて、電源配線と、接地配線とを抽出するステップと、抽出された電源配線および接地配線に対して、階層セルを識別するとともに電源配線および接地配線のいずれかを識別するためのテキストデータを付与するステップと、レイアウトデータに基づいて、階層セルを重ねてチップレイアウトを作成するステップと、チップレイアウトにおけるテキストデータに基づいて、電源配線と接地配線とのショートを検知するステップと、検知された結果を出力する出力ステップとを含む。
【００１８】
【発明の実施の形態】
以下、図面を参照しつつ、本発明の実施の形態について説明する。以下の説明では、同一の部品には同一の符号を付してある。それらの名称および機能も同じである。したがってそれらについての詳細な説明は繰返さない。
【００１９】
本実施の形態に係る半導体集積回路のレイアウト検証方法は、たとえばコンピュータを用いて実現できる。以下、この発明の半導体集積回路のレイアウト検証方法を実現するための一つの具体例であるコンピュータシステムについて説明する。
【００２０】
コンピュータシステムは、ＦＤ（Ｆｌｅｘｉｂｌｅ  Ｄｉｓｋ）やＣＤ−ＲＯＭ（Ｃｏｍｐａｃｔ  Ｄｉｓｃ−Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）などの記録媒体からデータやプログラムを読み込んだり書き込んだりする駆動装置を備えたコンピュータと、モニタなどの出力装置と、キーボードやマウスなどの入力装置とから構成される。
【００２１】
このようなコンピュータは、上記した記録媒体の駆動装置に加えて、相互にバスで接続されたＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）と、メモリと、固定ディスクとを含む。記録媒体の駆動装置には、ＦＤやＣＤ−ＲＯＭが装着される。
【００２２】
本実施の形態に係る半導体集積回路のレイアウト検証方法は、コンピュータハードウェアとＣＰＵにより実行されるソフトウェア（プログラム）とにより実現される。このようなソフトウェアは、ＦＤやＣＤ−ＲＯＭなどの記録媒体に格納されて流通し、記録媒体の駆動装置によりこれらの記録媒体から読取られて固定ディスクに一旦格納される。さらに固定ディスクからメモリに読出されて、ＣＰＵにより実行される。また、固定ディスクには、階層的に構築された半導体集積回路のレイアウトデータや、このような階層毎のレイアウトデータからチップレイアウトを構築するために必要な各種のプログラムおよびデータが記憶される。
【００２３】
このように上述したコンピュータのハードウェア自体は一般的なものである。したがって、本発明の特徴的な部分は、ＦＤ、ＣＤ−ＲＯＭ、固定ディスクなどの記録媒体に記録されたソフトウェアにより実現される。
【００２４】
図１を参照して、本実施の形態に係る半導体集積回路のレイアウト検証方法の対象であるチップ１００の構造について説明する。図１に示すように、チップ１００は上位階層レイアウトと、下位階層レイアウトとから構成される。上位階層レイアウトには、チップ１００上に構成された電源配線１１０と、接地配線１２０と、下位階層レイアウトであるセル「Ａ」およびセル「Ｂ」が重ね合わされる部分とを有する。電源配線１１０には、テキスト「ＶＤＤ」が、接地配線１２０には、テキスト「ＧＮＤ」が付与されている。
【００２５】
下位階層レイアウトとして、セル「Ａ」には電源配線１３０が、セル「Ｂ」には接地配線１４０がそれぞれ設けられている。セル「Ａ」の電源配線１３０には「ＶＤＤ＿Ａ」のテキストが、セル「Ｂ」の接地配線１４０にはテキスト「ＧＮＤ＿Ｂ」がそれぞれ付与されている。
【００２６】
このような階層的なレイアウトデータに基づいて、チップ１００のチップレイアウトが構築される。図１の下段に示すように、レイアウト構築がされると、上位階層レイアウトの予め定められた部分に、下位階層レイアウトであるセル「Ａ」およびセル「Ｂ」が重ね合わせられ、チップレイアウトが完成する。
【００２７】
このような半導体集積回路において、本実施の形態に係るレイアウト検証方法は、たとえば、セル「Ａ」の電源配線に単に「ＶＤＤ」のテキストを付与するのではなく「ＶＤＤ＿Ａ」のテキストを付与することに、セル「Ｂ」の接地配線に単に「ＧＮＤ」のテキストを付与するのではなく「ＧＮＤ＿Ｂ」のテキストを付与することに特徴がある。
【００２８】
この結果、図２に示すように、レイアウト構築された後のチップレイアウトにおいて、上位階層レイアウトの電源配線１１０と、下位階層レイアウトであるセル「Ａ」の電源配線１３０とが、上位階層レイアウトの接地配線１２０と、下位階層レイアウトであるセル「Ｂ」の接地配線１４０とが、それぞれテキストにより区別されている。
【００２９】
図３を参照して、本実施の形態に係る半導体集積回路のレイアウト検証方法を実現するために、前述のコンピュータのＣＰＵで実行するプログラムの制御構造について説明する。
【００３０】
ステップ（以下、ステップをＳと略す。）１００にて、ＣＰＵは、階層別レイアウトを固定ディスクから読出す。このとき、読出される階層別レイアウトは、図１に示すような上位階層レイアウトと下位階層レイアウトとに分けて固定ディスクに記憶されている。Ｓ２００にて、ＣＰＵは、下位階層の電源配線「ＶＤＤ配線」に付与されたテキスト（電源テキスト）および接地配線「ＧＮＤ配線」に付与されたテキスト（接地テキスト）を抽出する。
【００３１】
Ｓ３００にて、ＣＰＵは、Ｓ２００にて抽出されたテキストをその階層を識別する識別テキストに変更する。このとき、たとえばセル「Ａ」の電源配線１３０に付与されたテキスト「ＶＤＤ」は「ＶＤＤ＿Ａ」と、セル「Ｂ」の接地配線１４０に付与された「ＧＮＤ」のテキストは、「ＧＮＤ＿Ｂ」のテキストにそれぞれ変更される。
【００３２】
Ｓ４００にて、ＣＰＵは、チップレイアウトを構築する。このとき図１に示すように、レイアウトが構築される。Ｓ５００にて、ＣＰＵは、配線が接続している部分で、電源テキストと接地テキストとがショートしている部分があるか否かを判断する。配線が接続している部分で電源テキストと接地テキストとがショートしている部分がある場合には（Ｓ５００にてＹＥＳ）、処理はＳ７００へ移される。もしそうでないと（Ｓ５００にてＮＯ）、処理はＳ６００へ移される。
【００３３】
Ｓ６００にて、ＣＰＵは、電源接続に関するショートエラーなしと判断しモニタに表示する。Ｓ７００にて、ＣＰＵは、ショートエラーしているテキスト同士をモニタに出力する。
【００３４】
以上のような構造およびフローチャートに基づく、本実施の形態に係る半導体集積回路のレイアウト検証方法の動作について説明する。
【００３５】
検証者がコンピュータシステムのキーボードやマウスを用いて検証開始コマンドを実行すると、ＣＰＵは階層別レイアウトを固定ディスクから読出す（Ｓ１００）。下位階層の電源配線（ＶＤＤ配線）に付与されたテキスト（電源テキスト「ＶＤＤ」）および接地配線（ＧＮＤ配線）に付与されたテキスト（接地テキスト「ＧＮＤ」）が抽出される（Ｓ２００）。
【００３６】
抽出された電源テキストおよび接地テキストが、その階層を識別できる識別テキストに変更される（Ｓ３００）。このとき、図１に示す上位階層レイアウトの電源テキスト「ＶＤＤ」と接地テキスト「ＧＮＤ」は変更されない。下位階層レイアウトのセル「Ａ」およびセル「Ｂ」を識別するために、セル「Ａ」の電源テキスト「ＶＤＤ」におよびセル「Ｂ」の接地テキスト「ＧＮＤ」が、それぞれテキスト「ＶＤＤ＿Ａ」およびテキスト「ＧＮＤ＿Ｂ」に変更される。これにより、上位階層レイアウトの電源テキストと下位階層レイアウトの電源テキストとが、また、上位階層レイアウトの接地テキストと下位階層レイアウトの接地テキストとをそれぞれ識別することができる。
【００３７】
チップレイアウトが構築され（Ｓ４００）、配線が接地している部分で電源テキストと接地テキストとがショートしていると（Ｓ５００にてＹＥＳ）、ショートエラーしているテキスト同士が出力される（Ｓ７００）。このとき、図４に示すように、セル「Ａ」の電源配線１３０と、上位階層レイアウトの接地配線１２０とがショートしている。このため、コンピュータシステムのモニタには、図４に示すように、セル「Ａ」の電源配線を表わすテキスト「ＶＤＤ＿Ａ」と、上位階層レイアウトの接地配線１２０を表わすテキスト「ＧＮＤ」とで表わされる部分を特定するようにエラー情報が出力される。
【００３８】
以上のようにして、本実施の形態に係る半導体集積回路のレイアウト検証方法によると、階層セル毎に構築されたレイアウトデータに基づいて、電源配線と接地配線とを抽出して、抽出されたそれぞれの配線に対して階層セルを識別するようにテキストデータを変更する。レイアウトデータに基づいて階層セルを重ねてチップレイアウトを作成したときに、異なるセル間で電源配線と接地配線とのショートがあった場合に、変更されたテキストによりショート箇所を特定して出力することができる。
【００３９】
なお、上述のように、検証対象の配線は、電源配線と接地配線とに限定されない。検証実行者が適宜定めた配線におけるショートエラーの検証に、本発明に係る半導体集積回路のレイアウト検証方法は適用できる。また、上述のように、検証対象の電源配線と接地配線とは、１つの組合せに限定されない。２以上の電源配線と接地配線からなる組合せにおける検証に、本発明に係る半導体集積回路のレイアウト検証方法は適用できる。
【００４０】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【図１】本発明の実施の形態に係る半導体集積回路のレイアウト検証方法の対象である階層レイアウト構造を有するチップの構成図である。
【図２】チップの平面構成図である。
【図３】本発明の実施の形態に係る半導体集積回路のレイアウト検証方法を実現するプログラムの構造を示すフローチャートである。
【図４】図２の平面構成図に対応する出力例を示す図である。
【図５】従来の半導体集積回路のレイアウト検証方法を説明するための図（その１）である。
【図６】従来の半導体集積回路のレイアウト検証方法を説明するための図（その２）である。
【図７】従来の半導体集積回路のレイアウト検証方法を説明するための図（その３）である。
【図８】従来の半導体集積回路のレイアウト検証方法を説明するための図（その４）である。
【符号の説明】
１００  チップ、１１０，１０００，４０００  ＶＤＤ配線、１２０，５０００  ＧＮＤ配線、１３０，６０００  セル「Ａ」のＶＤＤ配線、１４０，７０００  セル「Ｂ」のＧＮＤ配線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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