(57)【要約】【課題】電源装置の小型化および高効率化を図る。【解決手段】メイン回路１００は複数のダイオードＤ０〜Ｄ３と補助スイッチφｍ１〜φｍ３により入力電圧Ｖ１およびキャパシタから出力電圧Ｖ２以上の最大電圧Ｖｍａｘを検出してスイッチ駆動回路３０２〜３０８に供給する。スイッチ駆動回路３０２〜３０８は、Ｖｍａｘに基づいて第１〜第４のスイッチφｇ１〜φｏ３を駆動する。一方、サブ回路２００はＶｍａｘ回路を除く構成とほぼ同様に形成されてスイッチおよびキャパシタの容量が１／αに形成されている。制御回路４００は、あらかじめサブ回路２００にメイン回路１００の出力電圧より１段下げた出力電圧を発生させて、その電圧が所望の電圧以上であるか否かをモニタして、その結果に基づいてメイン回路１００の昇降圧比を切り換える。【選択図】　図１
2004007870.tif 000002
【特許請求の範囲】
【請求項１】
所定の入力電圧を複数のスイッチング手段を介して複数のキャパシタに充放電して、その昇降圧した所望の出力電圧を負荷に供給するスイッチトキャパシタ電源装置において、該装置は、
少なくとも、複数の電荷転送用キャパシタと複数の第１のスイッチング手段がリング状に形成され、その電荷転送用キャパシタの一方に該キャパシタを接地する第２のスイッチング手段が接続され、さらに、電荷転送用キャパシタの他方に入力電圧を印加する複数の第２のスイッチング手段と電荷転送用キャパシタの充電電圧を放電して出力する複数の第４のスイッチング手段が接続され、該第４のスイッチング手段に、その放電電圧を平均化して負荷に供給する出力キャパシタが接続されて形成されたメイン回路と、
該メイン回路とほぼ同様に形成されて、それぞれのキャパシタおよびスイッチング手段がメイン回路のそれぞれの素子の（１／α）倍（αは、ほぼ１００〜１０００）のチップ面積に形成されたサブ回路であって、メイン回路の出力電圧の設定電圧をあらかじめモニタするためのサブ回路と、
前記メイン回路および前記サブ回路のそれぞれ第１ないし第４のスイッチング手段を制御してメイン回路の出力電圧を所望の値に制御する制御手段であって、あらかじめ前記サブ回路のスイッチング手段を制御して前記メイン回路の現出力電圧値より１段低い電圧値を出力させて、その結果に基づいてメイン回路の出力電圧を所望の電圧値以上の所定の電圧値より１段低い出力電圧にするか否かを判定しつつメイン回路のスイッチング手段を制御する制御手段とを含むことを特徴とするスイッチトキャパシタ電源装置。
【請求項２】
請求項１に記載のスイッチトキャパシタ電源装置において、前記制御手段は、前記メイン回路の出力電圧が上昇中であるか、下降中であるかまたは定常状態であるかを所定の間隔によりサンプルホールドして、その状態を判定する定常状態判定手段を含むことを特徴とするスイッチトキャパシタ電源装置。
【請求項３】
請求項２に記載のスイッチトキャパシタ電源装置において、前記制御手段は、入力電圧に基づいて基準電圧を発生する基準電圧発生手段と、該基準電圧に基づいて前記メイン回路の出力電圧と前記サブ回路の出力電圧が所望の電圧値以上であるか否かを比較する比較手段とを含むことを特徴とするスイッチトキャパシタ電源装置。
【請求項４】
請求項２または請求項３に記載のスイッチトキャパシタ電源装置において、前記制御手段は、前記定常状態判定手段と前記比較手段のそれぞれの結果に基づいて前記メイン回路または前記サブ回路の出力電圧を１段下げるか、または上げるか否かを表わすカウント信号を出力する入力設定手段を含むことを特徴とするスイッチトキャパシタ電源装置。
【請求項５】
請求項４に記載のスイッチトキャパシタ電源装置において、前記制御手段は、前記入力設定手段からのカウント信号を所定のクロックに基づいてカウントするカウンタを含むことを特徴とするスイッチトキャパシタ電源装置。
【請求項６】
請求項５に記載のスイッチトキャパシタ電源装置において、前記制御手段は、前記カウンタのカウント結果に基づいて前記メイン回路および前記サブ回路の第２または第３のスイッチング手段をそれぞれ制御する制御信号を設定する制御信号設定手段を含むことを特徴とするスイッチトキャパシタ電源装置。
【請求項７】
請求項１ないし請求項６のいずれかに記載のスイッチトキャパシタ電源装置において、前記サブ回路は、前記メイン回路と同様の制御により同様の出力電圧を得るように、前記メイン回路の出力電圧の変動に応じて自回路の負荷抵抗の値を調整自在な負荷抵抗調整手段を含むことを特徴とするスイッチトキャパシタ電源装置。
【請求項８】
請求項７に記載のスイッチトキャパシタ電源装置において、前記サブ回路の負荷抵抗は、その出力に直列に接続された第１のスイッチング手段と、出力に並列に接続された第２のスイッチング手段と、出力に並列に接続されたキャパシタとを含むスイッチトキャパシタ抵抗により形成されていることを特徴とするスイッチトキャパシタ電源装置。
【請求項９】
請求項７または請求項８に記載のスイッチトキャパシタ電源装置において、前記負荷抵抗調整手段は、前記メイン回路の出力電圧と前記サブ回路の出力電圧とを比較する比較手段と、その結果をサンプルホールドするサンプル手段と、該サンプル手段の出力に基づいて電圧−周波数変換したクロックを前記負荷抵抗の第１および第２のスイッチング手段に供給する電圧−周波数変換手段とを含むことを特徴とするスイッチトキャパシタ電源装置。
【請求項１０】
所定の入力電圧を複数のスイッチング手段を介して複数のキャパシタに充放電して、その昇降圧した所望の出力電圧を得るスイッチトキャパシタ電源装置において、
該装置は、複数の電荷転送用キャパシタと、該電荷転送用キャパシタに交互に直列に接続されてループ回路を形成し、そのループ回路における電荷用キャパシタの接続順序を切り替える複数の第１のスイッチング手段と、前記電荷転送用キャパシタの一方に接続されて、それぞれのキャパシタを接地自在に制御する第２のスイッチング手段と、前記電荷転送用キャパシタの他方に接続されて、入力電圧を印加自在に制御する複数の第３のスイッチング手段と、前記電荷転送用キャパシタの他方に接続されて、該キャパシタの充電電圧を放電自在に制御する複数の第４のスイッチング手段と、該第４のスイッチング手段からの放電電圧を平均化して負荷に供給する第１の出力キャパシタとを含み、
さらに、入力電圧およびそれぞれの電荷転送用キャパシタの出力電圧を検出する複数のダイオードと、前記電荷転送用キャパシタの一方側に入力電圧を接続して、前記第２のスイッチング手段の切換の間に前記ダイオードとキャパシタを入力電圧に直列に接続する第５のスイッチング手段と、前記ダイオードの出力を平均化して出力する第２の出力キャパシタとを有する最大電圧出力手段を含むことを特徴とするスイッチトキャパシタ電源装置。
【請求項１１】
請求項１０に記載のスイッチトキャパシタ電源装置において、該装置は、前記最大電圧出力手段からの出力電圧を受けて、前記第１〜第４のスイッチング手段をそれぞれ駆動する複数のスイッチ駆動回路を含むことを特徴とするスイッチトキャパシタ電源装置。
【請求項１２】
請求項１１に記載のスイッチトキャパシタ電源装置に適用されるスイッチ駆動回路において、前記第１ないし第３のスイッチング手段を駆動するスイッチ駆動回路は、入力電圧に基づいて駆動クロックを反転増幅する第１のインバータと、該第１のインバータの出力をレベルシフトするクランパと、該クランパの出力を前記最大電圧出力手段の出力電圧に基づいて反転増幅する第２のインバータと、該第２のインバータの出力を前記最大電圧出力手段の出力電圧に基づいて反転増幅する第３のインバータと、該第３のインバータの出力を前記最大電圧出力手段の出力電圧に基づいて反転増幅して前記第１ないし第３のスイッチング手段に供給する第４のインバータとを含むことを特徴とするスイッチトキャパシタ電源装置におけるスイッチ駆動回路。
【請求項１３】
請求項１１に記載のスイッチトキャパシタ電源装置に適用されるスイッチ駆動回路において、前記第４のスイッチング手段を駆動するスイッチ駆動回路は、入力電圧に基づいて駆動クロックを反転増幅する第１のインバータと、該第１のインバータの出力をレベルシフトするクランパと、該クランパの出力を前記最大電圧出力手段の出力電圧に基づいて反転する第２のインバータと、該第２のインバータの出力を前記最大電圧出力手段の出力電圧に基づいて反転する第３のインバータと、該第３のインバータの出力を回路のオン抵抗値に基づいてレベル制御するレベル制御手段と、該レベル制御手段によりレベル制御された前記第３のインバータの出力を反転増幅して前記第１ないし第３のスイッチング手段に供給する第４のインバータとを含むことを特徴とするスイッチトキャパシタ電源装置におけるスイッチ駆動回路。
【請求項１４】
請求項１３に記載のスイッチ駆動回路において、前記レベル制御手段は、入力電圧と出力電圧を誤差増幅した値に基づいてオン抵抗制御するオン抵抗制御手段が接続されていることを特徴とするスイッチ駆動回路。
【請求項１５】
請求項１１ないし請求項１４のいずれかに記載のスイッチトキャパシタ電源装置において、該装置は、所定のクロックを発生するマルチバイブレータと、該クロックを分周しつつそれぞれのクロックを所定の期間遅延してクロック間に所定の間隔を形成するクロック間隔生成手段と、前記マルチブレータからのクロックを所定回数カウントしてｎ倍のクロックを生成するｎ進カウンタと、該ｎ進カウンタからのクロックと前記クロック間隔生成手段からのクロックに基づいて前記第１のスイッチング手段に供給するｎ相クロックを生成して出力する出力回路とを含むクロック生成回路を有することを特徴とするスイッチトキャパシタ電源装置。
【請求項１６】
請求項１５に記載のスイッチトキャパシタ電源装置において、前記クロック生成回路は、前記マルチバイブレータから前記クロック間隔生成手段およびｎ進カウンタへのクロックを所定のスタンバイ信号により停止するスタンバイ機能を含むことを特徴とするスイッチトキャパシタ電源装置。
【請求項１７】
所定の入力電圧を複数のスイッチング手段を介して複数のキャパシタに充放電して、その昇降圧した所望の出力電圧を得るスイッチトキャパシタ電源装置における昇降圧比切換制御方法において、
複数のスイッチング手段の制御により、複数のキャパシタのうちｒ個のキャパシタに充電し、ｓ個のキャパシタから放電して入力電圧の（ｓ／ｒ）倍の出力電圧を得るメイン回路と、該メイン回路とほぼ同様に構成されて、そのキャパシタおよびスイッチング手段がメイン回路のそれぞれの素子の（１／α）倍のチップ面積に形成されたサブ回路とを用意し、
前記メイン回路の出力電圧を制御する際に、あらかじめ前記サブ回路のスイッチング手段を制御して前記メイン回路の現出力電圧値より１段低い電圧値を出力させて、その結果に基づいてメイン回路の出力電圧を所望の電圧値以上の所定の電圧値より１段低い出力電圧にするか否かを判定しつつメイン回路のスイッチング手段を制御することを特徴とするスイッチトキャパシタ電源装置における昇降圧比切換制御方法。
【請求項１８】
請求項１７に記載の昇降圧比切換制御方法において、該方法はサブ回路の出力電圧の値に基づいてメイン回路を制御する際に、前記メイン回路の出力電圧が上昇中であるか、下降中であるかまたは定常状態であるかを所定の間隔によりサンプルホールドして、その状態を判定しつつメイン回路を制御することを特徴とするスイッチトキャパシタ電源装置における昇降圧比切換制御方法。
【請求項１９】
請求項１７に記載の昇降圧比切換制御方法において、該方法は入力電圧に基づいて基準電圧を発生し、該基準電圧に基づいて前記メイン回路の出力電圧と前記サブ回路の出力電圧が所望の電圧値以上であるか否かを比較しつつメイン回路を制御することを特徴とするスイッチトキャパシタ電源装置における昇降圧比切換制御方法。
【請求項２０】
請求項１８または請求項１９に記載の昇降圧比切換制御方法において、該方法は、前記定常状態判定および前記メイン回路とサブ回路の出力比較に基づいて前記メイン回路または前記サブ回路の出力電圧を１段下げるか、または上げるか否かを決定することをことを特徴とするスイッチトキャパシタ電源装置における昇降圧比切換制御方法。
【請求項２１】
請求項１７ないし請求項２０のいずれかに記載の昇降圧比切換制御方法において、該方法は、サブ回路の出力電圧を得る際に、メイン回路の負荷の変動に応じて、サブ回路の負荷を調整することを特徴とするスイッチトキャパシタ電源装置における昇降圧比切換制御方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、スイッチトキャパシタ電源装置に係り、特に、たとえば携帯電話などの電子機器に用いて好適なスイッチトキャパシタ電源装置およびその昇降圧比切換制御方法ならびにスイッチ駆動回路に関するものである。
【０００２】
【従来の技術】
近年、電子機器の電源装置として、コイルまたはトランス等の磁性部品を用いずに、基板上にＭＯＳＦＥＴなどの微細加工自在なスイッチング素子とキャパシタを配置して、そのスイッチング素子を制御することによりキャパシタの接続を自在に切り替えて所望の出力電圧を得ることができる小型、軽量なスイッチトキャパシタ電源装置が開発されている。
【０００３】
従来、上記のようなスイッチトキャパシタ電源装置として、たとえば図３９に示すリング型のものが提案されている。この電源装置は、ｎ倍昇降圧型の回路であり、図においては、３個の電荷転送用キャパシタ（Ｃ１〜Ｃ３）１０〜１６がリング状に接続された３倍昇降圧型のものが示されている。すなわち、３個の電荷転送用キャパシタ１０〜１４は、ほぼ同様の容量の素子が適用されており、それぞれの間に第１のスイッチング素子（φｒ１〜φｒ３）２０〜２４が直列に接続されてループ回路Ｌが形成されている。第１のスイッチング素子２０〜２４は、ＭＯＳＦＥＴが適用されており、図示しない３進カウンタからのクロックにより制御されて、電荷転送用キャパシタ１０〜１４をループ回路Ｌにて３個直列に順次接続するパワースイッチである。また、電荷転送用キャパシタ１０〜１４と第１のスイッチング素子２０〜２４の間には、それぞれ電荷転送用キャパシタ１０〜１４の一方を接地する第２のスイッチング素子（φｇ１〜φｇ３）３０〜３４が接続されている。第２のスイッチング素子３０〜３４は、第１のスイッチング素子２０〜２４と同様にＭＯＳＦＥＥＴにより形成されており、第１のスイッチング素子２０〜２４のクロックを反転したクロックにより制御されて、３個直列に接続された電荷転送用キャパシタ１０〜１４の一端側を接地するパワースイッチである。図４０には、第１および第２のスイッチング素子２０〜３４を駆動するクロックφｇ１〜φｒ３がそれぞれ示されている。
【０００４】
一方、電荷転送用キャパシタ１０〜１４の他方側には、バッテリ５などの直流電源からの入力電圧Ｖ１をキャパシタ１０〜１４にそれぞれ印加する第３のスイッチング素子（φｉ１〜φｉ３）４０〜４４が接続されている。第３のスイッチング素子４０〜４４は、第１および第２のスイッチング素子２０〜３４と同様にＭＯＳＦＥＴにより形成されて、そのいずれかがオンとなって１〜３個のキャパシタ１０〜１４に入力電圧Ｖ１を印加するパワースイッチである。他方、電荷転送用キャパシタ１０〜１４の他方側と出力端子２−２との間には、第４のスイッチング素子（φｏ１〜φｏ３）５０〜５４が接続されている。第４のスイッチング素子５０〜５４は、他のスイッチング素子と同様にＭＯＳＦＥＴにより形成されて、１〜３個のキャパシタ１０〜１６に充電された電圧を放電する。図４１には、第３または第４のスイッチング素子４０〜５４を駆動するクロック置換回路５６が示されている。このクロック置換回路５６は、第２のスイッチング素子３０〜３６へのクロックを制御信号Ｃｉ１（Ｃｏ１），Ｃｉ２（Ｃｏ２）に基づいて置換して第３または第４のスイッチング素子４０〜５４に供給するクロック生成回路である。図４２には、制御信号Ｃｉ１〜Ｃｏ２の設定値が示されている。図３９に戻って、出力端子２−２には、平均化用キャパシタ（Ｃｏ）６０が接続されて、第４のスイッチング素子５０〜５４からの出力を平均化した出力電圧Ｖ２を負荷ＲＬに供給する。
【０００５】
このような構成において、まず、第１および第２のスイッチング素子２０〜３４を図４０に示すように、それぞれ互いに重なり合わない３相のクロックにより制御する。その際、第１のスイッチング素子２０〜２４は、第２のスイッチング素子３０〜３４へのクロックφｇ１〜φｇ３を反転したクロックφｒ１〜φｒ３により制御される。これにより、ループ回路Ｌ１において、第１のスイッチング素子２０〜２４が２個づつオンとなり、電荷転送用キャパシタ１０〜１４がＣ１Ｃ２Ｃ３、Ｃ２Ｃ３Ｃ１、Ｃ３Ｃ１Ｃ２と順次３個直列になって、その左端が第２のスイッチング素子３０〜３４により接地される。
【０００６】
次に、第３のスイッチング素子４０〜５４がクロック置換回路５６からのクロックφｉ１〜φｉ３により制御されると、キャパシタ１０〜１４が順次充電される。たとえば、第３のスイッチング素子４０〜４４へのクロックφｉ１〜φｉ３が第２のスイッチング素子３０〜３４へのクロックφｇ１〜φｇ３と等しいときには、電荷転送用キャパシタ１０〜１４のうち１個づつ入力電圧Ｖ１が順次印加される。第２のクロックφｇ１〜φｇ３よりＴｃ／３遅れた場合には、キャパシタ１０〜１４のうち２個づつ入力電圧Ｖ１が順次印加される。一般的に、電荷転送用キャパシタの数がｎ個の場合、第３のスイッチング素子４０〜４４へのクロックφｉｊが第２のスイッチング素子３０〜３４へのクロックφｇｊより（ｒ−１）Ｔｃ／ｎだけ遅れた場合には、キャパシタｒ個毎に入力電圧が順次印加される。したがって、各キャパシタ１０〜１４は、Ｖ１／ｒまで充電される。
【０００７】
次に、第４のスイッチング素子５０〜５４がクロック置換回路５６からのクロックφｏ１〜φｏ３により駆動されると、キャパシタ１０〜１４のうちいくつかが出力端子２−２に接続されて、その接続されたキャパシタ１０〜１４から充電された電圧が放電される。この場合、第３のスイッチング素子４０〜４４へのクロックφｉｊと同様に、第４のスイッチング素子５０〜５４へのクロックφｏｊが第２のスイッチング素子３０〜３４へのクロックφｇｊより（ｓ−１）Ｔｃ／ｎだけが遅れると、ｓ個のキャパシタ１０〜１４が出力端子２−２に直列に接続される。この結果、出力端子２−２には、（ｓ／ｒ）Ｖ１の出力電圧Ｖ２が供給される。図４４には、電荷転送用キャパシタの数が３個の場合の昇降圧比Ａｖｊが小さい順に示されている。同図において、ｊ＝８の場合は、出力側は開放（Ｖ２＝０）にするが、入力側はｒ＝１に設定して、３個の電荷転送用キャパシタ１０〜１４には充電しておき、瞬時に出力電圧Ｖ２を供給できるようにしておく。
【０００８】
【発明が解決しようとする課題】
ところで、上述した従来の技術では、第１〜第４のスイッチング素子２０〜５４をオン抵抗の低いＭＯＳＦＥＴにより形成することができるので、高速かつ小型軽量で高効率の電源回路を形成することができる。この場合、チップ面積が同じであれば、ｎチャネルＭＯＳＦＥＴはｐチャネルＭＯＳＦＥＴに比べ約半分のオン抵抗であるので、ｎチャネルＭＯＳＦＥＴにより形成すると有利である。しかしながら、ｎチャネルＭＯＳＦＥＴは閾値電圧より十分高いゲートソース間電圧により制御しないと、低いオン抵抗が得られなかった。降圧形の電源装置では問題ないが、昇圧形の電源装置では、出力端子２−２に接続される第４のスイッチング素子５０〜５４のゲートを駆動する電源電圧を得るため、補助電源を付加しなければならないという問題があった。また、たとえばハイサイドＭＯＳＦＥＴドライバ（たとえばＩＲＦ２１１０等）を用いたり、ブートストラップ回路等により、回路中最も高くなるソース電位によりさら数Ｖ高い電圧を得るなどの方法をとることが考えられる。しかし、より少ないチップ面積で集積化を達成するためには、これらの方法は有利ではなかった。
【０００９】
また、上述した従来の技術では、回路構成を変えることなく、第３および第４のスイッチング素子４０〜５４を制御するクロックのパターンを変えることで、電荷転送用キャパシタ１０〜１４への充電数ｒおよび放電数ｓを自在に変更してその出力電圧Ｖ２を所望の昇降圧比（ｓ／ｒ）Ｖ１に変更することができる。たとえば、図４３には、変成比ｒ：ｓの理想変成器と出力抵抗Ｒｏの縦続接続で表わされる上記装置の等価回路が示されている。この図において、出力抵抗Ｒｏは各スイッチング素子のオン抵抗をＲｏｎ、電荷転送用キャパシタ１０〜１４の容量をＣとすると、Ｒｏ＝ＫｏｎＲｏｎ＋Ｋｓｃ／（Ｃｆｃ）により表わされる。この式において最初の項はスイッチング素子のオン抵抗による出力抵抗であり、第２項はキャパシタの充放電に基づくＳＣ抵抗である。ＫｏｎとＫｓｃは回路構成によるｒとｓで決まる係数であり、ｆｃはクロック周波数である。この場合、出力電圧Ｖ２が所望の電圧（設定電圧）Ｖ２ｎに安定化されている状態で、入力電圧Ｖ１が増加したり、負荷電流が減少した場合には、そのままでは出力電圧Ｖ２が増加するので、たとえば、オン抵抗制御回路または周波数制御回路によって上式の出力抵抗Ｒｏを増加させ、出力電圧Ｖ２の増加を抑制する方法が考えられる。しかしながら、昇降圧比Ａｖｊ（＝ｓ／ｒ）を１段低くしても、得たい出力電圧Ｖ２ｎ以上の電圧が得られるのであれば、１段低い昇降圧比にした方が損失が減り効率が改善される。ただし、１段低い昇降圧比にして出力電圧Ｖ２が所望の電圧Ｖ２ｎより一瞬でも低下することは、電源として許されない。上述した従来の技術では、一旦、設定した昇降圧比を変える手段がなく、また出力電圧を監視してその昇降圧比を制御する手段がなかった。
【００１０】
本発明は、上記のような課題に鑑みてなされたものであり、少ないチップ面積により回路を構成することができるスイッチトキャパシタ電源装置およびそのスイッチ駆動回路を提供することを目的とする。また、本発明の他の目的は、所望の値の出力電圧を低損失かつ高効率に切り換えることができるスイッチトキャパシタ電源装置およびその昇降圧比切換制御方法を提供することにある。
【００１１】
【課題を解決するための手段】
本発明によるスイッチトキャパシタ電源装置は上述の課題を解決するために、所定の入力電圧を複数のスイッチング手段を介して複数のキャパシタに充放電して、その昇降圧した所望の出力電圧を得るスイッチトキャパシタ電源装置において、少なくとも、複数の電荷転送用キャパシタ（１０〜１４）と複数の第１のスイッチング手段（２０〜２４）がリング状に形成され、その電荷転送用キャパシタの一方に該キャパシタを接地する第２のスイッチング手段（３０〜３４）が接続され、さらに、電荷転送用キャパシタの他方に入力電圧を印加する複数の第３のスイッチング手段（４０〜４６）と電荷転送用キャパシタの充電電圧を放電して出力する複数の第４のスイッチング手段（５０〜５６）が接続され、該第４のスイッチング手段に放電電圧を平均化して負荷（ＲＬ）に供給する出力キャパシタ（６０）が接続されて形成されたメイン回路（１００）と、メイン回路とほぼ同様に形成されて、それぞれのキャパシタおよびスイッチング手段がメイン回路のそれぞれの素子の（１／α）倍のチップ面積に形成されたサブ回路であってメイン回路の出力電圧の設定をあらかじめモニタするためのサブ回路（２００）と、メイン回路およびサブ回路のそれぞれ第１ないし第４のスイッチング手段を制御してメイン回路の出力電圧を所望の値に制御する制御手段であって、あらかじめ前記サブ回路のスイッチング手段を制御して前記メイン回路の現出力電圧値より１段低い電圧値を出力させて、その結果に基づいてメイン回路の出力電圧を所望の電圧値以上の所定の電圧値より１段低い出力電圧にするか否かを判定しつつメイン回路のスイッチング手段を制御する制御手段（４００）とを含むことを特徴とする。
【００１２】
この場合、制御手段は、メイン回路の出力電圧が上昇中であるか、下降中であるか、または定常状態であるか否かを所定の間隔にてサンプルホールドして、その状態を判定する定常状態判定手段（４０８）を含むとよい。
【００１３】
さらに、制御手段は、入力電圧に基づいて基準電圧を発生する基準電圧発生手段（４６２）と、その基準電圧に基づいてメイン回路の出力電圧とサブ回路の出力電圧が所望の値以上であるか否かを比較する比較手段（４６８）とを含むとよい。
【００１４】
また、定常状態判定手段と比較手段のそれぞれの結果に基づいてメイン回路またはサブ回路の出力電圧を１段上げるか下げるかを表わすカウント信号を出力する入力設定手段（４１０）を含むとよい。
【００１５】
さらに、入力設定手段からのカウント信号を所定のクロックに基づいてカウントするカウンタ（４１２）を含むとよい。
【００１６】
また、制御手段は、カウンタのカウント結果に基づいてメイン回路およびサブ回路の第３または第４のスイッチング手段を制御する制御信号を設定する制御信号設定手段（４１４）を含むとよい。
【００１７】
さらに、サブ回路は、メイン回路と同様の制御により同様の出力電圧を得るように、メイン回路の出力電圧の変動に応じて負荷抵抗の値を調整自在な負荷抵抗調整手段（３４０）を含むとよい。
【００１８】
この場合、サブ回路の負荷抵抗は、その出力に直列に接続された第１のスイッチング手段と、出力に並列に接続された第２のスイッチング手段と、出力に並列に接続されたキャパシタとを含むスイッチトキャパシタ抵抗により形成されていると有利である。
【００１９】
有利には、負荷抵抗調整手段は、メイン回路の出力電圧とサブ回路の出力電圧とを比較する比較手段（２１４）と、その結果をサンプルホールドするサンプル手段（２１４）と、サンプル手段の出力に基づいて電圧−周波数変換したクロックを負荷抵抗の第１および第２のスイッチング手段に供給する電圧−周波数変換手段（２１８）とを含むとよい。
【００２０】
一方、本発明によるスイッチトキャパシタ電源装置は、所定の入力電圧を複数のスイッチング手段を介して複数のキャパシタに充放電して、その昇降圧した所望の出力電圧を得るスイッチトキャパシタ電源装置において、複数の電荷転送用キャパシタ（１０〜１４）と、電荷転送用キャパシタに交互に直列に接続されてループ回路を形成し、そのループ回路における電荷用キャパシタの接続順序を切り替える複数の第１のスイッチング手段（２０〜２４）と、電荷転送用キャパシタの一方に接続されて、それぞれのキャパシタを接地自在に制御する第２のスイッチング手段（３０〜３４）と、電荷転送用キャパシタの他方に接続されて、入力電圧を印加自在に制御する複数の第３のスイッチング手段（４０〜４４）と、電荷転送用キャパシタの他方に接続されて、該キャパシタの充電電圧を放電自在に制御する複数の第４のスイッチング手段（５０〜５４）と、第４のスイッチング手段からの放電電圧を平均化して負荷に供給する第１の出力キャパシタ（６０）とを含み、さらに、入力電圧およびそれぞれの電荷転送用キャパシタの出力電圧を検出する複数のダイオード（７０〜７６）と、電荷転送用キャパシタの一方側に入力電圧を接続して、第２のスイッチング手段の切換の間にダイオードとキャパシタを入力電圧に直列に接続する第５のスイッチング手段（８０〜８４）と、ダイオードの出力を平均化して出力する第２の出力キャパシタ（９０）とを有する最大電圧出力手段（１０２）を含むことを特徴とする。
【００２１】
また、本発明によるスイッチトキャパシタ電源装置は、最大電圧出力手段からの出力電圧を受けて、第１〜第４のスイッチング手段をそれぞれ駆動する複数のスイッチ駆動回路（３０２〜３０８）を含むとよい。
【００２２】
この場合、第１ないし第３のスイッチング手段をそれぞれ駆動するスイッチ駆動回路（３０２，３０６）は、入力電圧に基づいて駆動クロックを反転増幅する第１のインバータ（３１０）と、第１のインバータの出力をレベルシフトするクランパ（３１８）と、クランパの出力を最大電圧出力手段の出力電圧に基づいて反転増幅する第２のインバータ（３１２）と、第２のインバータをの出力を最大電圧出力手段の出力電圧に基づいて反転増幅する第３のインバータ（３１４）と、第３のインバータの出力を最大電圧出力手段の出力電圧に基づいて反転増幅して第１ないし第３のスイッチング手段に供給する第４のインバータ（３１６）とを含むとよい。
【００２３】
また、第４のスイッチング手段を駆動するスイッチ駆動回路は、入力電圧に基づいて駆動クロックを反転増幅する第１のインバータ（３２０）と、第１のインバータの出力をレベルシフトするクランパ（３２８）と、クランパの出力を最大電圧出力手段の出力電圧に基づいて反転増幅する第２のインバータ（３２２）と、第２のインバータの出力を前記最大電圧出力手段の出力電圧に基づいて反転増幅する第３のインバータ（３２４）と、第３のインバータの出力を回路のオン抵抗値に基づいてレベル制御するレベル制御手段（３３０）と、レベル制御手段の出力に基づいて第３のインバータの出力を反転増幅して前記第１ないし第３のスイッチング手段に供給する第４のインバータ（３２６）とを含むとよい。
【００２４】
有利には、レベル制御手段には、入力電圧と出力電圧を誤差増幅した値に基づいてオン抵抗制御するオン抵抗制御手段（３４０）が接続されているとよい。
【００２５】
また、本発明によるスイッチトキャパシタ電源装置は、所定のクロックを発生するマルチバイブレータ（４０２）と、そのクロックを分周しつつそれぞれのクロックを所定の期間遅延してクロック間に所定の間隔を形成するクロック間隔生成手段（４５４）と、マルチブレータからのクロックを所定回数カウントしてｎ倍のクロックを生成するｎ進カウンタ（４５６）と、ｎ進カウンタからのクロックとクロック間隔生成手段からのクロックに基づいて第１のスイッチング手段に供給するｎ相クロックを生成して出力する出力回路（４５８）とを含むクロック生成回路を有するとよい。
【００２６】
この場合、クロック生成回路は、マルチバイブレータからクロック間隔生成手段およびｎ進カウンタへのクロックを所定のスタンバイ信号により停止するスタンバイ機能（４５０）を含むと有利である。
【００２７】
他方、本発明によるスイッチトキャパシタ電源装置における昇降圧切換制御方法は、複数のスイッチング手段の制御により、複数のキャパシタのうちｒ個のキャパシタに充電し、ｓ個のキャパシタから放電して入力電圧の（ｓ／ｒ）倍の出力電圧を得るメイン回路と、メイン回路とほぼ同様に構成されて、そのキャパシタおよびスイッチング手段がメイン回路のそれぞれの素子の（１／α）倍のチップ面積に形成されたサブ回路とを用意し、メイン回路の出力電圧を制御する際に、あらかじめサブ回路のスイッチング手段を制御してメイン回路の現出力電圧値より１段低い電圧値を出力させて、その結果に基づいてメイン回路の出力電圧を所望の電圧値以上の所定の電圧値より１段低い出力電圧にするか否かを判定しつつメイン回路のスイッチング手段を制御することを特徴とする。
【００２８】
この場合、サブ回路の出力電圧の値に基づいてメイン回路を制御する際に、メイン回路の出力電圧が上昇中であるか、下降中であるかまたは定常状態であるかを所定の間隔によりサンプルホールドして、その状態を判定しつつメイン回路を制御するとよい。
【００２９】
さらに、入力電圧に基づいて基準電圧を発生し、その基準電圧に基づいてメイン回路の出力電圧とサブ回路の出力電圧が所望の電圧値以上であるか否かを比較しつつメイン回路を制御するとよい。
【００３０】
有利には、定常状態判定およびメイン回路とサブ回路の出力比較に基づいてメイン回路またはサブ回路の出力電圧を１段下げるか、または上げるか否かを決定するとよい。
【００３１】
また、本発明による昇降圧比切換制御方法は、サブ回路の出力電圧を得る際に、メイン回路の負荷の変動に応じて、サブ回路の負荷を調整するとさらに有利である。
【００３２】
【発明の実施の形態】
次に、添付図面を参照して本発明によるスイッチトキャパシタ電源装置およびその昇降圧比切換制御方法ならびにスイッチ駆動回路の実施の形態を詳細に説明する。図１には、本発明によるスイッチトキャパシタ電源装置の一実施形態が示されている。本実施形態によるスイッチトキャパシタ電源装置は、所定の入力電圧Ｖ１をメイン回路１００のスイッチトキャパシタ回路を通して所望の出力電圧Ｖ２に昇降圧して負荷ＲＬに供給する電源装置であり、本実施形態では、たとえば図２に示すように、本実施形態特有のリング型回路により所望の出力電圧を得るスイッチトキャパシタ回路が有効に適用されている。特に、本実施形態ではメイン回路１００と同様の構成のサブ回路２００を設け、あらかじめ、サブ回路２００を制御してその出力電圧をモニタしつつ、メイン回路１００の出力電圧を所望の電圧値以上の値に制御する制御回路４００を含む点が主な特徴点である。
【００３３】
すなわち、本実施形態によるスイッチトキャパシタ電源装置は、図１に示すように、メイン回路１００と、サブ回路２００と、スイッチ駆動部３００と、制御部４００とを含む。メイン回路１００は、バッテリ等の直流電源から受けた入力電圧Ｖ１を昇降圧して、負荷ＲＬに所望の出力電圧Ｖ２を供給する主要回路であり、本実施形態では、図２に示すように、３倍昇降圧の場合を例に挙げて説明する。なお、図２において、図５０と同様の部分には同符号を付してその説明は簡略化する。本実施形態のメイン回路１００において、図３９に示すものと異なる点は、ダイオード（Ｄ０〜Ｄ３）７０〜７６と、第５のスイッチング素子（φｍ１〜φｍ３）８０〜８４と、平滑用キャパシタ（Ｃｍａｘ）９０とを含む最大電圧出力（ＶＭＡＸ）回路１０２が形成されている点である。最大電圧出力回路１０２は入力電圧Ｖ１と電荷転送用キャパシタ１０〜１６から回路の最大電圧を取り出してスイッチ駆動部３００に供給する電源供給回路である。より具体的には、第１のダイオード７０は、出力端子１に接続されて、その入力電圧Ｖ１を平滑用キャパシタ９０に供給する。第２〜第４のダイオード７２〜７６は、それぞれ第４のスイッチング素子（φｏ１〜φｏ３）５０〜５４とともに電荷転送用キャパシタ（Ｃ１〜Ｃ３）１０〜１６の他方側にそれぞれ共通接続されてキャパシタ１０〜１６の充電電圧を検出して平滑用キャパシタ９０に供給する。本実施形態では、第５のスイッチング素子８０〜８４の制御により、ダイオード７０〜７６の合成出力（４Ｖ１−Ｖｆ）が最大電圧Ｖｍａｘとして平滑用キャパシタ９０に供給される。この場合、Ｖｆは、それぞれのダイオード７０〜７６の障壁電圧である。第５のスイッチング素子８０〜８４は、入力端子１と電荷転送用キャパシタ１０〜１４の一方側との間に接続されて、第２のスイッチング素子（φｇ１〜φｇ３）３０〜３４のスイッチ切換の間に入力端子１と電荷転送用キャパシタ１０〜１４を直列に接続するパワースイッチである。平滑用キャパシタ９０は、ダイオード７０〜７６の検出出力を平滑して、最大電圧Ｖｍａｘをスイッチ駆動回路３００に供給する第２の出力キャパシタである。
【００３４】
図１に戻って、サブ回路２００は、メイン回路１００の最大電圧回路１０２を除くその主要部と同様に構成されて、そのキャパシタとスイッチング素子がメイン回路１００のそれぞれの素子の１／α（α＝１００〜１０００）倍のチップ面積に形成された回路であり、本実施形態では、メイン回路１００の昇降圧比Ａｖｊを決定する際にあらかじめその昇降圧比より１段下げた出力電圧に制御されてモニタされるモニタ回路である。図３にはサブ回路２００の構成例が示されている。この図において、図２と同様の部分には同符号が付されており、その制御値が異なる部分には添字ｓが付されている。特に、本実施形態では、メイン回路１００と同様に昇降圧比を設定した際に、メイン回路１００での出力電圧Ｖ２と出力電圧Ｖ２ｓが同様の値になるように負荷抵抗ＲＬＳが調整自在に形成されている。より詳しくは、たとえば、図４および図５に示すように、出力端子２に直列に接続された第６のスイッチング素子（φＬｓ）２０２と、出力端子２に並列に接続されたキャパシタ（ＣＬｓ）２０４と、そのキャパシタ２０４に並列に接続された第７のスイッチング素子（￣φＬｓ）２０６とを含むスイッチトキャパシタ（ＳＣ）抵抗が有利に適用されている。第６のスイッチング素子２０２は、ｐチャネルＭＯＳＦＥＴにより形成されて、その電源電圧にはメイン回路２００からの最大電圧Ｖｍａｘが供給されている。第７のスイッチング素子２０６は、ｎチャネルＭＯＳＦＥＴにより形成されて、ゲート−ドレイン間が共通接続されて接地されている。これら第６および第７のスイッチング素子２０２，２０６は、それぞれ図６に示す互いに重なり合わない２相クロックφＬＳ，￣φＬＳにより制御される。２相クロックφＬＳ，￣φＬＳは、図７に示す負荷調整回路２１０により生成される。
【００３５】
図７において負荷調整回路２１０は、メイン回路１００の出力電圧Ｖ２とサブ回路の出力電圧Ｖ２ｓをそれぞれ抵抗分圧して入力する分圧回路２１２と、その結果を誤差増幅する誤差増幅器２１４と、誤差増幅した電圧をサンプルホールドするＳＨ回路２１６と、その結果を電圧−周波数（Ｖ−Ｆ）変換する変換器２１８とを含む。さらに、Ｖ−Ｆ変換器２１８は、たとえば図８に示すように、ＳＨ回路２１６の出力を積分して三角波を形成する積分回路２２０と、その結果を２個の演算増幅器により高レベルおよび低レベルを検出するコンパレータ２２２と、その結果に基づいてクロックφＬＳ，￣φＬＳを生成するＪ−Ｋフリップフロップ２２４とを含む。その結果のクロックφＬＳ，￣φＬＳは、それぞれ図９および図１０に示すスイッチ駆動回路２３０，２３２を介して第６または第７のスイッチング素子２０２，２０６に供給される。第６のスイッチング素子２０２を駆動するスイッチ駆動回路２３０は、遅延回路２４２と、インバータ２４４と、レベル変換回路２４６とを含む。特に、レベル変換回路２４６は、その最終段のインバータ２４８によりクロック￣φＬｓの高レベルをＶｍａｘまで上昇させて、ｐチャネルＭＯＳにより形成された第６のスイッチング素子２０２に供給する。第７のスイッチング素子２０６を駆動するスイッチ駆動回路２３２は、遅延回路２５２と、インバータ２５４とを含む回路により形成されている。
【００３６】
図１に戻って、スイッチ駆動部３００は、メイン回路１００およびサブ回路２００の第１〜第５のスイッチング素子２０〜８４をそれぞれ駆動する部位であり、本実施形態では、メイン回路１００の第１〜第３のスイッチング素子２０〜４４および第５のスイッチング素子８０〜８４をそれぞれ駆動する第１のスイッチ駆動回路３０２と、メイン回路１００の第４のスイッチング素子５０〜５４を駆動する第２のスイッチ駆動回路３０４と、サブ回路２００の第１〜第３のスイッチング素子２０〜４４を駆動する第３のスイッチ駆動回路３０６と、サブ回路２００の第４のスイッチング素子５０〜５４を駆動する第４のスイッチ駆動回路３０６とを含む。第１のスイッチ駆動回路３０２と第３のスイッチ駆動回路３０６は、同様の構成により形成されて、それぞれ図１１に示すように、第１〜第４のインバータ３１０〜３１６と、クランパ３１８とを含む。第１のインバータ３１０は、第４のスイッチング素子５０〜５４を除く各スイッチング素子２０〜８４をそれぞれ制御するクロックφｇ１〜φｍ３を受けて反転増幅する回路であり、本実施形態では、その電源電圧ＶＤＤとして入力電圧Ｖ１が供給される。クランパ３１８は、第１のインバータ３１０の出力を最大電圧Ｖｍａｘにレベルシフトする回路であり、コンデンサＣｐと、ダイオードＤｐと、抵抗Ｒｐとを含む。第２のインバータ３１２は、クランパ３１８によりレベルシフトされた第１のインバータ３１０の出力を反転増幅する回路であり、その電源電圧として最大電圧回路１０２からの最大電圧Ｖｍａｘが供給されている。第３のインバータ３１４は、第２のインバータ３１２の出力をさらに最大電圧Ｖｍａｘに基づいて反転増幅する回路である。第４のインバータ３１６は、第３のインバータ３１４の出力をさらに最大電圧Ｖｍａｘに基づいて反転増幅する回路であり、本実施形態では、その出力を各スイッチング素子２０〜８４に供給するバッファ回路である。図１２には、それぞれの部位の出力波形が示されている。第１または第２のスイッチ駆動回路３０２，３０６は、第１〜第３および第５のスイッチング素子２０〜４４，８０〜８４の駆動のため、メイン回路１００に４×３個用意され、サブ回路２００の第３のスイッチング素子４０〜４４用に３個用意される。サブ回路２００の第１および第２のスイッチング素子２０〜３４への駆動回路は、メイン回路１００の第１および第２のスイッチング素子２０〜３４と共通に第１のスイッチ駆動回路３０２が適用されている。それぞれの駆動回路３０２，３０６を集積する場合、最終段のインバータ３１６を除き、それぞれのインバータのチャネル幅Ｗｎは、ロジック用のＭＯＳＦＥＴの場合と同程度で形成される。ただし、ｐチャネルのオン抵抗は、ｎチャネルの２倍であるのＷｐ＝２Ｗｎとなる。メイン回路１００のスイッチを駆動する最終段のインバータ３１６は、たとえばゲートフィンガ構造にして複数個並列にすると有利である。さらに、それぞれの駆動回路３０２，３０６は、メイン回路１００またはサブ回路２００のそれぞれのスイッチング素子へのその抵抗分の影響を少なくするため、それぞれのスイッチング素子に近接して配置するとよい。
【００３７】
次に、図１３および図１４には、メイン回路１００およびサブ回路２００のそれぞれ第４のスイッチング素子５０〜５４を駆動する第２および第４のスイッチ駆動回路３０４，３０８が示されている。このスイッチ駆動回路３０４（３０８）は、第１〜第４のインバータ３２０〜３２６と、クランバ３２８と、レベル調整回路３３０とを含む。第１のインバータ３２０は、入力電圧Ｖ１を電源電圧ＶＤＤとしてクロックφｏ１〜φｏ３（φｓｏ１〜φｓｏ３）を反転増幅する入力回路である。クランパ３２８は、第１のインバータ３２０の出力をレベルシフトする回路である。第２のインバータ３２２は、クランパ３２８によりレベルシフトされた第１のインバータ３２０の出力を最大電圧Ｖｍａｘに基づいて反転増幅する回路である。第３のインバータ３２４は、第２のインバータ３２２の出力をさらに最大電圧Ｖｍａｘに基づいて反転増幅する。レベル調整回路３３０は、第３のインバータ３２４からの出力をオン抵抗制御電圧Ｖｃｏｎによりそのクロックの低レベルを零電圧より上げて出力する回路である。オン抵抗制御電圧Ｖｃｏｎは、図１６に示すオン抵抗制御回路３４０により生成される。すなわち、オン抵抗制御回路３４０は、入力電圧Ｖ１を分圧して基準電圧とする基準電圧生成回路３４２と、出力電圧Ｖ２を分圧する分圧回路３４４と、それらの分圧した電圧を誤差増幅する誤差増幅回路３４６とを含む。図１３に戻って、第４のインバータ３２６は、レベル調整された第３のインバータ３２６の出力を最大電圧に基づいて反転増幅する回路であり、本実施形態では、スイッチング素子５０〜５４へのバッファ回路である。図１５には、第２および第３のスイッチ駆動回路３０４，３０８の各部の波形が示されている。
【００３８】
再び、図１に戻って、制御部４００は、メイン回路１００およびサブ回路２００のそれぞれのスイッチング素子２０〜８４を制御するクロックφ１〜φｍ３を生成して、第１〜第４のスイッチ駆動回路３０２〜３０８に供給するクロック供給回路であり、同図に示すように、無安定マルチバブレータ４０２を含むクロック発生回路４０４と、基準電圧発生回路４０６と、定常状態判断回路４０８と、カウンタ入力設定回路４１０と、カウンタ４１２と、制御信号設定回路４１４と、第１〜第４のクロック置換回路４１８〜４２４と、オン抵抗制御回路３４０とを含む。クロック発生回路４１０は、第１、第２および第５のスイッチング素子２０〜３４，８０〜８４へのクロックφｇ１〜φｍ３を生成する回路であり、本実施形態では、たとえば、図１７に示すスタンバイ機能付きのクロック発生回路が有利に適用されている。このクロック発生回路４１０は、無安定マルチバイブレータ４０２と、スタンバイ信号入力４５０と、外部クロック入力４５２と、デッドタイム生成回路４５４と、３進カウンタ４５６と、出力回路４５８とを含む。無安定マルチバイブレータ４０２は、複数のインバータと帰還回路により所定のタイミングにてクロックφｏを生成する回路である。マルチバイブレータ４０２の出力φｏは、外部クロック入力４５２を介してデッドタイム生成回路４５４に供給される。外部クロック入力４５２は、外部から供給されるクロックまたはマルチバイブレータ４５４からのクロックを選択する選択回路を含む。選択されたクロックはデッドタイム生成回路４５４に供給される。デッドタイム生成回路４５４は、複数の遅延回路と、分周回路により、クロックに所定の間隔Ｔｍを空けて出力する。より具体的には、第１の遅延回路（Ｒｄ１，Ｃｄ１）により遅延されたφｏｄと、２分周されたφｏｆｆと、その分周出力をさらに第２、第３の遅延回路により遅延したφｏｆｆｄ１、φｏｆｆｄ２とを生成する。一方、３進カウンタ４５６は、２個のＪ−Ｋフリップフロップによりクロックφｏの立ち上がりを検出して３相クロックφｒ１〜φｒ３を生成する。３進カウンタ４５６の出力とデッドタイム生成回路４５４の出力は、出力回路４５８に供給される。出力回路４５８は、３進カウンタ４５６の出力とデッドタイム生成回路４５４の出力を複数のＡＮＤゲートとＤフリップフロップにより積算および遅延させて、第１のスイッチング素子２０〜２４へのクロックφｒ１〜φｒ３と、第２のスイッチング素子２０〜２４へのクロックφｇ１〜φｇ３と、第５のスイッチング手段８０〜８４へのクロックφｍ１〜φｍ３を生成して、それらのスイッチ駆動回路３０２、３０４に供給する。スタンバイ信号φｓｔｏは、反転回路により反転されてＡＮＤゲートに供給され、それぞれのクロックφｒ１〜φｍ３を停止させる。図１８には、クロック発生回路４０４の各部の波形が示されている。
【００３９】
他方、基準電圧発生回路４０６は、入力電圧Ｖ１に基づいて基準電圧を発生しその基準電圧に対してメイン回路１００とサブ回路２００の出力電圧Ｖ２，Ｖ２ｓがいずれの状態であるかを検出して昇降圧比制御の判定に用いる電圧検出回路である。より具体的には、図１９に示すように、基準電圧発生部４６２と、第１および第２の分圧部４６４，４６６と、第１および第２の比較部４６８，４７０とを含む。基準電圧発生部４６２は、ツェナーダイオードＺＤを含み、安定化した基準電圧Ｖ２ｎを発生する。基準電圧Ｖ２ｎは、第１および第２の比較部４６８，４７０ならびにオン抵抗制御回路４２６に供給される。第１の分圧部４６４は、メイン回路１００の出力電圧Ｖ２を分圧する回路であり、一旦バッファ増幅器を介して第１の比較部４６８に供給される。第２の分圧部４６６は、バッファ増幅器を通したサブ回路２００の出力電圧Ｖ２ｓを抵抗分圧する部位である。分圧出力は第２の比較部４７０に供給される。第１の比較部４６８は、基準電圧Ｖ２ｎを反転入力に受け、分圧したメイン回路１００の出力電圧Ｖ２を非反転入力に受けて、出力電圧Ｖ２が基準電圧Ｖ２ｎより高い場合に”１”を出力するコンパレータである。その比較結果φ２ｎは、カウンタ入力設定回路４１０に供給される。第２の比較部４７０は、第１の比較部４６８と同様に、基準電圧Ｖ２ｎを反転入力に受け、分圧したサブ回路２００の出力電圧Ｖ２ｓを非反転入力に受けて、出力電圧Ｖ２ｓが基準電圧Ｖ２ｎより高い場合に”１”を出力するコンパレータである。その比較結果φ２ｓｎは、カウンタ入力設定回路４１０に供給される。
【００４０】
一方、定常状態判断回路４０８は、メイン回路１００の出力電圧Ｖ２が増加中であるか、減少中であるかまたは定常状態であるかを判定する判定回路であり、本実施形態では、図２０に示すように、分周回路４８２と、バッファ回路４８４と、サンプルホールド回路４８６と、微分回路４８８と、出力回路４９０とを含む。分周回路４８２は、第２のスイッチング素子３０〜３４へのクロックφｇ１〜φｇ３を分周してその奇数番目φｏと偶数番目φｅを検出する検出回路である。バッファ回路４８４は、基準電圧発生回路４０６からの分圧したメイン回路１００の出力電圧Ｖ２をバッファリングする回路である。その出力は、サンプルホールド回路４８６に供給される。サンプルホールド回路４８６は、バッファ回路４８４からの出力電圧Ｖ２を分周回路４８２により検出した奇数番目φｏと偶数番目φｅにてサンプリングする回路である。サンプリングした出力電圧Ｖ２は、コンパレータ４９２により比較されて、その結果が微分回路４８８と出力回路４９０に供給される。微分回路４８８は、コンパレータ４９２の出力の変化を微分して出力回路４９０に供給する。出力回路４９０は、３個のフリップフロップ４９４〜４９８を含み、第１のフリップフロップ４９４により、増加または減少の出力結果φｓｔ１を生成して、第２および第３のフリップフロップ４９６，４９８により定常状態の出力結果φｓｔ２を出力する。図２１および図２２には、出力電圧Ｖ２が増加または減少している場合と、定常状態になる場合の各部の波形が示されている。判定結果φｓｔ１，φｓｔ２は、それぞれカウンタ入力設定回路４１０に供給される。図２３には、分周回路４８２の出力と、昇降圧比の設定およびサブ回路のオン抵抗制御の関係が示されている。
【００４１】
カウンタ入力設定回路４１０は、基準電圧発生回路４０６の比較結果φ２ｎ，φ２ｎｓおよび定常状態判断回路４０８の判定結果φｓｔ１，φｓｔ２に基づいて昇降圧比Ａｖｊを１段下げるか上げるかを表わすアップダウン信号φｕｐ，φｄｏｗｎを生成する信号生成回路であり、本実施形態では、図２４に示すように、複数のロジックによりそれぞれの結果を論理演算して信号φｕｐ，φｄｏｗｎをアップダウン４１２に供給する。図２４には、それぞれの比較判定結果から得られるアップダウン信号の組み合わせが示されている。
【００４２】
アップダウンカウンタ４１２は、カウンタ入力設定回路４１０からのアップダウン信号φｓｔ１，φｓｔ２を所定のクロックφｃｌｏｃｋに基づいてカウントして、状態を表わす３ビットの出力ｙ１〜ｙ３を生成する状態信号生成回路である。本実施形態では、たとえば図２５に示すように、複数の論理回路と３個のＪ−Ｋフリップフロップに形成されて、φｃｌｏｃｋに応動して状態信号ｙ１〜ｙ３を出力する。図２６には、アップダウンカウンタ４１２の各部の波形が示されている。状態信号ｙ１〜ｙ３は、制御信号設定回路４１４，４１６に供給される。
【００４３】
制御信号設定回路４１４は、カウンタ出力ｙ１〜ｙ３に基づいてメイン回路１００とサブ回路２００のそれぞれ第３および第４のスイッチング素子４０〜５４へのクロックφｉ１〜φｏ３を決定するそれぞれ２ビットの制御信号Ｃｉ１〜Ｃｏ２ｓを生成する信号生成回路であり、本実施形態では、図２６に示すように、複数の論理回路により形成されている。詳しくは、昇降圧比Ａｖｊと制御信号φｉ１〜φｏ２の設定は、図２７に示すように表わされる。さらに、カウンタ出力ｙ１〜ｙ３と制御信号φｉ１〜φｏ２の設定は、図２８に示すように表わされる。この図から、それぞれの制御信号φｉ１〜φｏ２は、以下の各式（１）〜（４）により表わされる。
Ｃｉ１＝￣ｙ１￣ｙ２＋￣ｙ２￣ｙ３＋￣ｙ３￣ｙ１（１）
Ｃｉ２＝ｙ１＋ｙ３（２）
Ｃｏ１＝ｙ１￣ｙ２＋ｙ２￣ｙ３（３）
Ｃｏ１＝￣ｙ１＋￣ｙ２ｙ３（４）
同様に、サブ回路２００の第３および第４のスイッチング素子４０〜５４のクロックを決定する制御信号Ｃｉ１ｓ〜Ｃｏ２ｓは、以下の各式（５）〜（８）により表わされる。
Ｃｉ１＝￣ｙ１＋￣ｙ２￣ｙ３＝Ｃｏ２（５）
Ｃｉ２＝ｙ１＋ｙ２￣ｙ３（６）
Ｃｏ１＝ｙ１ｙ２＋ｙ２ｙ３＋ｙ３ｙ１＝￣Ｃｉ１（７）
Ｃｏ１＝￣ｙ１＋￣ｙ３（８）
したがって、上記各式（１）〜（８）から図２６に示す制御信号設定回路４１４の論理回路が求められる。この場合、サブ回路２００への制御信号を生成するクロックφｓＨは、その値が”１”のときメイン回路１００と同じ昇降圧比に設定されて、”０”のとき昇降圧比をメイン回路１００より１段下げた状態とする。制御信号φｉ１〜φｏ２ｓは、それぞれのクロック置換回路４１８〜４２４に供給される。
【００４４】
クロック置換回路４１８〜４２４は、図２９に示すように、第２のスイッチング素子３０〜３４へのクロックφｇ１〜φｇ３をそれぞれ制御信号Ｃｉ１〜Ｃｏ２ｓにより置換したて出力する回路であり、複数の論理回路により形成されて第２または第４のスイッチ駆動回路３０４，３０８に供給される。図３０には、制御信号Ｃｉ１，Ｃｉ２とキャパシタ数ｒ，ｓの値が示されている。
【００４５】
次に、本発明による昇降圧比切換制御方法を上記スイッチトキャパシタ電源装置の動作とともに説明する。図３１を参照すると、まず、ステップＳ１０において、電源をオンとすると、制御部４００は、メイン回路１００とサブ回路２００の出力電圧Ｖ２，Ｖ２ｓが同じ値となるように、クロックφｇ１〜φｍ３をスイッチ駆動回路３０２〜３０８に送る。次に、ステップＳ１２において、制御部３００はメイン回路１００とサブ回路の出力電圧Ｖ２，Ｖ２ｓを検出して、その値が同じ値であるか否かを検出して、その値が同じ値になるように、サブ回路２００の負荷抵抗Ｒｌｓを設定する。すなわち、オン抵抗制御回路３４０が起動されて、サブ回路１００の出力端子２に接続されたスイッチング素子２０２，２０４にそれぞれクロックφｌｓ，￣φｌｓが供給されて、それらの抵抗値が調整される。この際、クロックφｌｓの周波数をｆｌｓとすると、負荷抵抗Ｒｌｓは、次式（９）により表わされる。
Ｒｌｓ＝１／（Ｃｌｓｆｌｓ）（９）
クロック周波数ｆｌｓは、図８に示すＶ−Ｆ変換器２１８により生成される。この際、図７において、分圧した出力電圧＾Ｖ２，＾Ｖ２ｓを入力した誤差増幅器２１４の出力Ｖｆｂは、その帰還抵抗Ｒｆｂ２が十分大きいとして無視すると、次式（１０）により表わされる。
Ｖｆｂ＝＾Ｖ２ｓ＋｛１／（ＣｆｂＲｆｂ）｝∫（＾Ｖ２ｓ−＾Ｖ２）ｄｔ（１０）
上式（１０）において、＾Ｖ２と＾Ｖ２ｓは、抵抗分圧した電圧であるので、次式（１１）、（１２）に表わすように同じ係数ｋｖにする。
＾Ｖ２＝｛Ｒｖ２／（Ｒｖ２＋Ｒ’ｖ２）｝Ｖ２＝ＫｖＶ２（１１）
＾Ｖ２ｓ＝｛Ｒｖｓ／（Ｒｖｓ＋Ｒ’ｖｓ）｝Ｖ２ｓ＝ＫｖＶ２ｓ（１２）
式（１１）、（１２）を式（１０）に代入すると、Ｖｆｂは、次式（１３）のように表わされる。
Ｖｆｂ＝［Ｖ２ｓ＋｛１／（ＣｆｂＲｆｂ）｝∫（Ｖ２ｓ−Ｖ２）ｄｔ］Ｋｖ（１３）
たとえば、Ｖ２ｓ＞Ｖ２とすると、Ｖｆｂ（＝Ｖｓｈ）は、次第に増加する。これにより、Ｖ−Ｆ変換器２１８の発振周波数ｆｌｓは増加し、上式（１３）によりサブ回路の負荷抵抗Ｒｌｓは小さくなる。この結果、サブ回路２００の出力電圧Ｖ２ｓは低下し、メイン回路の出力電圧Ｖ２に近づく。Ｖ２ｓ＜Ｖ２の場合は反対の動作によりＶ２ｓは増加する。したがって、定常時にはＶ２ｓ＝Ｖ２となるようにサブ回路２００の負荷抵抗Ｒｌｓが調整される。外付のキャパシタを接続して、メイン回路のキャパシタが変化したり、温度上昇でスイッチング素子のオン抵抗が変化して、αが変わってもＶ２ｓ＝Ｖ２となるように、サブ回路２００の負荷抵抗Ｒｌｓが調整される。
【００４６】
図３１に戻って、ステップＳ１２において負荷抵抗Ｒｌｓが調整されると、ステップＳ１４に進む。ステップＳ１４では、制御回路４００はサブ回路２００の昇降圧比Ａｖｓを１段下げる。この際、加えるクロックの高レベルは最大電圧Ｖｍａｘにして、スイッチング素子のオン抵抗を最少にする。次いで、ステップＳ１６に進み、メイン回路１００の昇降圧比Ａｖｊを１段下げるか否かを判断する。たとえば、図３２には、メイン回路１００の出力電圧Ｖ２と昇降圧比Ａｖｊを１段低くしたサブ回路の出力電圧Ｖ２ｓの組み合わせが示されている。この図において、丸１は両出力電圧とも設定電圧Ｖ２ｎより低い場合を示し、丸３は両出力電圧とも設定電圧Ｖ２ｎを越えている場合を示す。丸２はＶ２ｓとＶ２の間に設定電圧Ｖ２ｎがくる場合である。なお、丸４は通常では起こらない組み合わせである。次に、図３３には、昇降圧比Ａｖｊの変更条件が示されている。この図に示すように、電圧の大小関係だけでなく、出力電圧Ｖ２が増加中であるか、減少中であるかを定常状態判断回路４０８により判定する。つまり、図３５に示すように、ステップＳ２０において、電源をオンとすると、ステップＳ２２において変数Ｓｔｅａｄｙを１とする。次いで、ステップＳ２４において、現時点の出力電圧Ｖ２（ｎｔ）と１周期前の出力電圧Ｖ２（ｎｔ−ｔ）とを比較する。つまり、図３４に示すように、現時点の出力が１周期前の出力より高い場合には増加とし、同じであれば定常状態とし、低ければ減少中であるとみなす。これにより、減少中であれば図３５のステップＳ２６に移り、変数Ｓｔｅａｄｙ＝−１となり、定常状態であればステップＳ２８において、Ｓｔｅａｄｙ＝０となり、さらに、増加であればステップＳ３０においてＳｔｅａｄｙ＝１とする。
【００４７】
さらに、図３６を参照して、その流れを説明すると、ステップＳ４２によりオン抵抗制御回路３４０が常に動作している状態において、ステップＳ５２に進んで、出力電圧Ｖ２が電圧Ｖ２ｎを越えると、即座に出力側スイッチング素子、つまり第４のスイッチング素子５０〜５４のゲートのハイレベルを下げてオン抵抗を高くして、出力電圧Ｖ２をＶ２ｎに安定化させる。Ｓｔｅａｄｙ＝０は、出力電圧がＶ２ｎに達していないことを表わし、出力電圧Ｖ２ｎに達すると、Ｓｔｅａｄｙ＝１となる。電源始動時は、昇降圧比Ａｖｊを最少（ｊ＝１）にして、得たい出力電圧Ｖ２ｎを越えるまで次第にＡｖｊをましていく。電荷転送用キャパシタの数が３個の場合、昇降圧比Ａｖｊは３倍（ｊ＝７）までであるので、ｊ＝７の場合においても出力電圧がＶ２ｎに達しない場合には、安定化できる範囲を越えているので、Ｓｔｅａｄｙ＝０とする。サブ回路２００の出力電圧Ｖ２ｓが増加している状態で、メイン回路１００とサブ回路２００の出力電圧Ｖ２，Ｖ２ｓがともに、Ｖ２ｎを越えるとメイン回路１００の昇降圧比Ａｖｊを１段下げる。以下、同様に上記動作を繰り返して、メイン回路１００の出力電圧Ｖ２を所望の電圧Ｖ２ｎ以上の最も損失が少なく、効率の高い電圧値に制御する。
【００４８】
以上のように本実施形態のスイッチトキャパシタ電源装置およびその昇降圧比切換制御方法ならびにスイッチ駆動回路によれば、制御部４００により、あらかじめサブ回路２００のスイッチング素子を制御してメイン回路１００の現出力電圧値より１段低い電圧値を出力させて、その結果に基づいてメイン回路１００の出力電圧Ｖ２を所望の電圧値Ｖ２ｎ以上の所定の電圧値より１段低い出力電圧にするか否かを判定しつつメイン回路１００のスイッチング素子を制御するので、メイン回路１００の出力電圧Ｖ２を損失の少ない、かつ効率のよい所望の出力電圧以上の値に常時保持することができる。その際、定常状態判断回路４０８によりメイン回路１００の出力電圧が上昇中であるか、下降中であるかまたは定常状態であるかを所定の間隔によりサンプルホールドして、その状態を判定するので、メイン回路の状態に応じた適切な昇降圧比切換を実行することができる。
【００４９】
また、基準電圧発生回路４０６により、入力電圧Ｖ１に基づいて基準電圧を発生し、その基準電圧に基づいてメイン回路１００の出力電圧Ｖ２とサブ回路２００の出力電圧Ｖ２ｓが所望の電圧値以上であるか否かを比較するので、他の電源電圧を用いずに効率よく出力電圧の比較をすることができる。その結果、カウンタ入力設定回路４１０により、定常状態判定回路４０８と基準電圧発生回路４０６のそれぞれの出力に基づいてメイン回路１００またはサブ回路２００の昇降圧比Ａｖｊを１段下げるかまたは上げるか否かを表わすカウント信号を出力するので、ハードウェアによる迅速な入力設定をすることができる。さらに、アップダウンカウンタ４１２により、カウンタ入力設定回路４１０からのカウント信号を所定のクロックに基づいてカウントすることによって、ハードウェアにより回路の状態を迅速に表わして、制御信号設定回路４１４に伝達することができる。その結果、制御信号設定回路４１４において、カウンタ４１２のカウント結果に基づいてメイン回路１００およびサブ回路２００の第３または第４のスイッチング素子４０〜５４をそれぞれ制御する制御信号を効率よく設定することができる。
【００５０】
一方、サブ回路２００は、メイン回路１００と同様の制御により同様の値の出力電圧を得るように、メイン回路１００の出力電圧の変動に応じて自回路の負荷抵抗の値を調整自在な負荷抵抗調整回路を含むので、メイン回路１００の負荷変動あるいは電源電圧の変動または温度変化など状況によりメイン回路１００の状態が変化した場合にも効率よく昇降圧比を切り換えることができる。この場合、サブ回路２００の負荷抵抗Ｒｌｓは、その出力に直列に接続されたｐチャネルＭＯＳＦＥＴによる第１のスイッチング素子２０２と、出力に並列に接続されたｎチャネルＭＯＳＦＥＴによる第２のスイッチング素子２０４と、出力に並列に接続されたキャパシタ２０６とを含むスイッチトキャパシタ抵抗により形成されているので、効率よく、かつ簡単に抵抗調整をすることができる。さらに、負荷抵抗調整回路は、メイン回路１００の出力電圧とサブ回路２００の出力電圧とを抵抗分圧した値を誤差増幅器２１４により比較して、その結果をサンプルホールドして、その結果に基づいて電圧−周波数変換したクロックを負荷抵抗の第１および第２のスイッチング素子２０２、２０４に供給するので、効率よく、かつ簡単に抵抗調整をすることができる。
【００５１】
他方、本実施形態に係るスイッチトキャパシタ電源装置によれば、メイン回路１００に、入力電圧Ｖ１およびそれぞれの電荷転送用キャパシタ１０〜１４の出力電圧を検出する第１〜第４のダイオード７０〜７６と、電荷転送用キャパシタ１０〜１４の一方側に入力電圧Ｖ１を接続して、第２のスイッチング素子３０〜３４のクロックφｇ１〜φｇ３の間にダイオード７２〜７６と電荷転送用キャパシタ１０〜１４を入力電圧Ｖ１に直列に接続する第５のスイッチング素子８０〜８４と、ダイオード７０〜７６の出力を平均化して出力する平滑用キャパシタ９０とを有する最大電圧出力回路１０２を設けたので、補助電源などを用いずに、負荷への供給電圧より高い駆動電圧をスイッチ駆動回路３０２〜３０８および各部に有効に供給することができる。この場合、最大電圧出力回路１０２からの最大出力電圧Ｖｍａｘを受けて、第１〜第４のスイッチング素子２０〜５４をそれぞれ駆動する複数のスイッチ駆動回路を含むので、少ないチップ面積を有効に達成することができる。より具体的には、第１ないし第３のスイッチング素子２０〜４４を駆動するスイッチ駆動回路３０２，３０６が、入力電圧Ｖ１に基づいてクロックを反転増幅する第１のインバータ３１０と、第１のインバータ３１０の出力をレベルシフトするクランパ３１８と、クランパ３１８の出力を最大電圧出力回路１０２からの最大出力電圧Ｖｍａｘに基づいて反転増幅する第２のインバータ３１２と、第２のインバータ３１２の出力を最大電圧出力Ｖｍａｘに基づいて反転増幅する第３のインバータ３１４と、第３のインバータ３１４の出力を最大電圧出力Ｖｍａｘに基づいて反転増幅して第１ないし第３のスイッチング素子に供給する第４のインバータ３１６とを含むので、効率のいい、かつ少ないチップ面積の駆動回路を実現することができる。また、第４のスイッチング素子５０〜５４を駆動するスイッチ駆動回路３０４，３０８は、入力電圧Ｖ１に基づいて駆動クロックを反転増幅する第１のインバータ３２０と、第１のインバータ３２０の出力をレベルシフトするクランパ３２８と、クランパ３２８の出力を最大電圧出力Ｖｍａｘに基づいて反転増幅する第２のインバータ３２２と、第２のインバータ３２２の出力を最大電圧出力Ｖｍａｘに基づいて反転増幅する第３のインバータ３２４と、第３のインバータ３２４の出力を回路のオン抵抗値に基づいてレベル制御するレベル制御回路３３０と、レベル制御回路３３０の出力に基づいて第３のインバータ３２４の出力を反転増幅して第４のスイッチング素子に供給する第４のインバータ３１６とを含むので、効率のいい、かつ少ないチップ面積の駆動回路を実現することができる。特に、レベル制御回路３３０にＶｃｏｎを供給するオン抵抗制御回路３４０は、メイン回路１００の現出力電圧と１周期前の出力電圧を誤差増幅した値に基づいてオン抵抗制御するので、出力電圧の変化に対して有効に対応することができる。
【００５２】
さらに、本実施形態のスイッチトキャパシタ電源装置によれば、所定のクロックを発生するマルチバイブレータ４０２と、そのクロックφｏを分周しつつそれぞれのクロックを所定の期間遅延してクロック間に所定の間隔Ｔｍを形成するデッドタイム生成回路４５４と、マルチブレータ４０２からのクロックφｏに基づいて３相クロックを生成する３進カウンタ４５６と、３進カウンタ４５６からのクロックとデッドタイム生成回路４５４からのクロックに基づいて第１、第２および第５のスイッチング素子に供給するクロックを生成して出力する出力回路４５８とを含むクロック発生回路４１０を有するので、最大電圧出力回路１０２のスイッチング制御を含む有効なクロックを生成することができる。図３７には、クロックφｇ１〜φｇ３の間隔Ｔδにパルス幅Ｔｍのクロックφｍ１〜φｍ３が有効に配置されている。さらに、本実施形態におけるクロック生成回路４１０は、マルチバイブレータ４０２からデッドタイム生成回路４５４および３進カウンタ４５６へのクロックを所定のスタンバイ信号φｓｔｏにより停止するスタンバイ機能を含むので、スタンバイ時にクロックを停止して消費電力を有効に削減することができる。
【００５３】
次に、図３８には、最大電圧出力回路１０２を含む本実施形態によるスイッチトキャパシタ電源装置と、従来のリング形のスイッチトキャパシタ電源装置での出力電圧Ｖ２とＶｍａｘとを比較した結果が示されている。同図に示すように、従来の技術では、ゲート駆動回路の電圧Ｖｍａｘは、１０Ｖまでしか上がらず、十分なゲートソース間電圧を得ることができなかった。出力電圧Ｖ２も８．６Ｖと低くなっている。その際の電圧効率ηは、次式により表わされる。
η＝（Ｐ２／Ｐ１）×１００＝（Ｖ２Ｉ２／Ｖ１Ｉ２）×１００（％）
３倍昇圧の電源では、スイッチング素子のオン抵抗、キャパシタの容量値およびクロック周波数には無関係に、入出力電流の関係はＩ１＝３Ｉ２となるので、効率ηは次式となる。
η＝（Ｖ２／３Ｖ１）×１００（％）
したがって、入力電圧Ｖ１＝３．８Ｖと出力電圧Ｖ２＝８．６Ｖをこの式に代入すると、従来の技術では、効率ηは７５．４％と低い値となる。本実施形態では、出力電圧Ｖ２＝１０．５Ｖになるので、上式に代入すると、効率ηは９２．１％と非常に高い値が得られた。したがって、本実施形態では大幅に効率が改善されていることがわかる。
【００５４】
以上、本発明によるスイッチトキャパシタ電源装置を上記各実施形態に沿って説明したが、本発明はこれらに限定されるものではなく、上述した特許請求の範囲を逸脱しない限りにおいて、種々の変更、改良、組み合わせは、もちろん本発明に含まれる。
【００５５】
【発明の効果】
以上説明したように本発明のスイッチトキャパシタ電源装置によれば、所定の入力電圧を複数のスイッチング手段を介して複数のキャパシタに充放電して、その昇降圧した所望の出力電圧を負荷に供給するスイッチトキャパシタ電源装置において、少なくとも、複数の電荷転送用キャパシタと複数の第１のスイッチング手段がリング状に形成され、その電荷転送用キャパシタの一方に該キャパシタを接地する第２のスイッチング手段が接続され、さらに、電荷転送用キャパシタの他方に入力電圧を印加する複数の第２のスイッチング手段と電荷転送用キャパシタの充電電圧を放電して出力する複数の第４のスイッチング手段が接続され、第４のスイッチング手段に、その放電電圧を平均化して負荷に供給する出力キャパシタが接続されて形成されたメイン回路と、メイン回路とほぼ同様に形成されて、それぞれのキャパシタおよびスイッチング手段がメイン回路のそれぞれの素子の（１／α）倍のチップ面積に形成されたサブ回路であって、メイン回路の出力電圧の設定電圧をあらかじめモニタするためのサブ回路と、メイン回路およびサブ回路のそれぞれ第１ないし第４のスイッチング手段を制御してメイン回路の出力電圧を所望の値に制御する制御手段であって、あらかじめサブ回路のスイッチング手段を制御してメイン回路の現出力電圧値より１段低い電圧値を出力させて、その結果に基づいてメイン回路の出力電圧を所望の電圧値以上の所定の電圧値より１段低い出力電圧にするか否かを判定しつつメイン回路のスイッチング手段を制御する制御手段とを含むので、メイン回路の出力電圧を損失の少ない、かつ効率のよい所望の出力電圧以上の値に常時保持することができる。
【００５６】
本発明の請求項２に係るスイッチトキャパシタ電源装置によれば、制御手段がメイン回路の出力電圧が上昇中であるか、下降中であるかまたは定常状態であるかを所定の間隔によりサンプルホールドして、その状態を判定する定常状態判定手段を含むので、メイン回路の状態に応じた適切な昇降圧比切換を実行することができる。
【００５７】
本発明の請求項３に係るスイッチトキャパシタ電源装置によれば、制御手段が入力電圧に基づいて基準電圧を発生する基準電圧発生手段と、その基準電圧に基づいてメイン回路の出力電圧とサブ回路の出力電圧が所望の電圧値以上であるか否かを比較する比較手段とを含むので、他の電源電圧を用いずに効率よく出力電圧の比較をすることができる。
【００５８】
本発明の請求項４に係るスイッチトキャパシタ電源装置によれば、制御手段が定常状態判定手段と比較手段のそれぞれの結果に基づいてメイン回路またはサブ回路の出力電圧を１段下げるかまたは上げるか否かを表わすカウント信号を出力する入力設定手段を含むので、ハードウェアによる迅速な入力設定をすることができる。
【００５９】
本発明の請求項５に係るスイッチトキャパシタ電源装置によれば、制御手段が入力設定手段からのカウント信号を所定のクロックに基づいてカウントするカウンタを含むので、ハードウェアにより迅速に状態を表わして、伝達することができる。
【００６０】
本発明の請求項６に係るスイッチトキャパシタ電源装置によれば、制御手段がカウンタのカウント結果に基づいてメイン回路およびサブ回路の第２または第３のスイッチング手段をそれぞれ制御する制御信号を設定する制御信号設定手段を含むので、効率よく制御信号を設定することができる。
【００６１】
本発明の請求項７に係るスイッチトキャパシタ電源装置によれば、サブ回路はメイン回路と同様の制御により同様の出力電圧を得るように、メイン回路の出力電圧の変動に応じて自回路の負荷抵抗の値を調整自在な負荷抵抗調整手段を含むので、メイン回路の負荷変動あるいは電源電圧の変動または温度変化など状況によりメイン回路の状態が変化した場合にも効率よく昇降圧比を切り換えることができる。
【００６２】
本発明の請求項８に係るスイッチトキャパシタ電源装置によれば、サブ回路の負荷抵抗は、その出力に直列に接続された第１のスイッチング手段と、出力に並列に接続された第２のスイッチング手段と、出力に並列に接続されたキャパシタとを含むスイッチトキャパシタ抵抗により形成されているので、効率よく、かつ簡単に抵抗調整をすることができる。
【００６３】
本発明の請求項９に係るスイッチトキャパシタ電源装置によれば、負荷抵抗調整手段は、メイン回路の出力電圧とサブ回路の出力電圧とを比較する比較手段と、その結果をサンプルホールドするサンプル手段と、サンプル手段の出力に基づいて電圧−周波数変換したクロックを負荷抵抗の第１および第２のスイッチング手段に供給する電圧−周波数変換手段とを含むので、効率よく、かつ簡単に抵抗調整をすることができる。
【００６４】
本発明の請求項１０に係るスイッチトキャパシタ電源装置によれば、所定の入力電圧を複数のスイッチング手段を介して複数のキャパシタに充放電して、その昇降圧した所望の出力電圧を得るスイッチトキャパシタ電源装置において、複数の電荷転送用キャパシタと、電荷転送用キャパシタに交互に直列に接続されてループ回路を形成し、そのループ回路における電荷用キャパシタの接続順序を切り替える複数の第１のスイッチング手段と、電荷転送用キャパシタの一方に接続されて、それぞれのキャパシタを接地自在に制御する第２のスイッチング手段と、電荷転送用キャパシタの他方に接続されて、入力電圧を印加自在に制御する複数の第３のスイッチング手段と、電荷転送用キャパシタの他方に接続されて、該キャパシタの充電電圧を放電自在に制御する複数の第４のスイッチング手段と、第４のスイッチング手段からの放電電圧を平均化して負荷に供給する第１の出力キャパシタとを含み、さらに、入力電圧およびそれぞれの電荷転送用キャパシタの出力電圧を検出する複数のダイオードと、電荷転送用キャパシタの一方側に入力電圧を接続して、第２のスイッチング手段の切換の間にダイオードとキャパシタを入力電圧に直列に接続する第５のスイッチング手段と、ダイオードの出力を平均化して出力する第２の出力キャパシタとを有する最大電圧出力手段を含むので、補助電源などを用いずに、負荷への供給電圧より高い駆動電圧を得ることができる。
【００６５】
本発明の請求項１１に係るスイッチトキャパシタ電源装置によれば、最大電圧出力手段からの出力電圧を受けて、第１〜第４のスイッチング手段をそれぞれ駆動する複数のスイッチ駆動回路を含むので、少ないチップ面積を有効に達成することができる。
【００６６】
本発明の請求項１２に係るスイッチトキャパシタ電源装置におけるスイッチ駆動回路によれば、第１ないし第３のスイッチング手段を駆動するスイッチ駆動回路が、入力電圧に基づいて駆動クロックを反転増幅する第１のインバータと、第１のインバータの出力をレベルシフトするクランパと、クランパの出力を最大電圧出力手段の出力電圧に基づいて反転増幅する第２のインバータと、第２のインバータをの出力を最大電圧出力手段の出力電圧に基づいて反転増幅する第３のインバータと、第３のインバータの出力を最大電圧出力手段の出力電圧に基づいて反転増幅して第１ないし第３のスイッチング手段に供給する第４のインバータとを含むので、効率のいい、かつ少ないチップ面積の駆動回路を実現することができる。
【００６７】
請求項１３に係るスイッチ駆動回路によれば、第４のスイッチング手段を駆動するスイッチ駆動回路は、入力電圧に基づいて駆動クロックを反転増幅する第１のインバータと、第１のインバータの出力をレベルシフトするクランパと、クランパの出力を最大電圧出力手段の出力電圧に基づいて反転増幅する第２のインバータと、第２のインバータの出力を最大電圧出力手段の出力電圧に基づいて反転増幅する第３のインバータと、第３のインバータの出力を第４のスイッチング手段のオン抵抗値に基づいてレベル制御するレベル制御手段と、レベル制御手段の出力に基づいて第３のインバータの出力を反転増幅して第１ないし第３のスイッチング手段に供給する第４のインバータとを含むので、効率のいい、かつ少ないチップ面積の駆動回路を実現することができる。
【００６８】
本発明の請求項１４に係るスイッチ駆動回路によれば、レベル制御手段は、入力電圧と出力電圧を誤差増幅した値に基づいてオン抵抗制御するオン抵抗制御手段を含むので、出力電圧の変化に対して有効に対抗することができる。
【００６９】
本発明の請求項１５に係るスイッチトキャパシタ電源装置によれば、所定のクロックを発生するマルチバイブレータと、そのクロックを分周しつつそれぞれのクロックを所定の期間遅延してクロック間に所定の間隔を形成するクロック間隔生成手段と、マルチブレータからのクロックを所定回数カウントしてｎ倍のクロックを生成するｎ進カウンタと、ｎ進カウンタからのクロックとクロック間隔生成手段からのクロックに基づいて第１のスイッチング手段に供給するｎ相クロックを生成して出力する出力回路とを含むクロック生成回路を有するので、最大電圧出力回路のスイッチング制御を含む有効なクロックを生成することができる。
【００７０】
本発明の請求項１６に係るスイッチトキャパシタ電源装置によれば、クロック生成回路は、マルチバイブレータからクロック間隔生成手段およびｎ進カウンタへのクロックを所定のスタンバイ信号により停止するスタンバイ機能を含むので、スタンバイ時にクロックを停止して消費電力を有効に削減することができる。
【００７１】
本発明の請求項１７に係るスイッチトキャパシタ電源装置における昇降圧比切換制御方法によれば、所定の入力電圧を複数のスイッチング手段を介して複数のキャパシタに充放電して、その昇降圧した所望の出力電圧を得るスイッチトキャパシタ電源装置における昇降圧比切換制御方法において、複数のスイッチング手段の制御により、複数のキャパシタのうちｒ個のキャパシタに充電し、ｓ個のキャパシタから放電して入力電圧の（ｓ／ｒ）倍の出力電圧を得るメイン回路と、該メイン回路とほぼ同様に構成されて、そのキャパシタおよびスイッチング手段がメイン回路のそれぞれの素子の（１／α）倍のチップ面積に形成されたサブ回路とを用意し、メイン回路の出力電圧を制御する際に、あらかじめサブ回路のスイッチング手段を制御してメイン回路の現出力電圧値より１段低い電圧値を出力させて、その結果に基づいてメイン回路の出力電圧を所望の電圧値以上の所定の電圧値より１段低い出力電圧にするか否かを判定しつつメイン回路のスイッチング手段を制御するので、メイン回路の出力電圧を損失の少ない、かつ効率のよい所望の出力電圧以上の値に常時保持することができる。
【００７２】
本発明の請求項１８に係る昇降圧比切換制御方法によれば、サブ回路の出力電圧の値に基づいてメイン回路を制御する際に、メイン回路の出力電圧が上昇中であるか、下降中であるかまたは定常状態であるかを所定の間隔によりサンプルホールドして、その状態を判定しつつメイン回路を制御するので、メイン回路の状態に応じた適切な昇降圧比切換を実行することができる。
【００７３】
本発明の請求項１９に係る昇降圧比切換制御方法によれば、入力電圧に基づいて基準電圧を発生し、基準電圧に基づいてメイン回路の出力電圧とサブ回路の出力電圧が所望の電圧値以上であるか否かを比較しつつメイン回路を制御するので、他の電源電圧を用いずに効率よく出力電圧の比較をすることができる。
【００７４】
本発明の請求項２０に係る昇降圧比切換制御方法によれば、定常状態判定およびメイン回路とサブ回路の出力比較に基づいてメイン回路またはサブ回路の出力電圧を１段下げるか、または上げるか否かを決定するので、メイン回路の状態に応じた適切な昇降圧比切換を実行することができる。
【００７５】
本発明の請求項２１に係る昇降圧比切換制御方法によればサブ回路の出力電圧を得る際に、メイン回路の負荷の変動に応じて、サブ回路の負荷を調整するので、メイン回路の負荷変動あるいは電源電圧の変動または温度変化など状況によりメイン回路の状態が変化した場合にも効率よく昇降圧比を切り換えることができる。
【図面の簡単な説明】
【図１】本発明によるスイッチトキャパシタ電源装置の一実施形態を示す機能ブロック図ある。
【図２】図１の実施形態によるスイッチトキャパシタ電源装置に適用されるメイン回路の内部構成例を示す回路図である。
【図３】図１の実施形態によるスイッチトキャパシタ電源装置に適用されるサブ回路の内部構成例を示す回路図である。
【図４】図１の実施形態によるスイッチトキャパシタ電源装置に適用されるサブ回路の負荷抵抗の一例を示すブロック図である。
【図５】図１の実施形態によるスイッチトキャパシタ電源装置に適用されるサブ回路の負荷抵抗の具体例を示す回路図である。
【図６】図１の実施形態によるスイッチトキャパシタ電源装置に適用されるサブ回路の負荷抵抗を駆動するクロックを示すタイムチャートである。
【図７】図１の実施形態によるスイッチトキャパシタ電源装置に適用されるサブ回路の負荷抵抗を調整する要部を示す回路図である。
【図８】図１の実施形態によるスイッチトキャパシタ電源装置に適用されるサブ回路の負荷抵抗を駆動する要部を示す回路図である。
【図９】図１の実施形態によるスイッチトキャパシタ電源装置に適用されるサブ回路の負荷抵抗を駆動する要部を示す回路図である。
【図１０】図１の実施形態によるスイッチトキャパシタ電源装置に適用されるスイッチ駆動回路の一例を示す回路図である。
【図１１】図１の実施形態によるスイッチトキャパシタ電源装置に適用されるスイッチ駆動回路の各部の波形を示すタイムチャートである。
【図１２】図１の実施形態によるスイッチトキャパシタ電源装置に適用されるスイッチ駆動回路の一例を示す回路図である。
【図１３】図１の実施形態によるスイッチトキャパシタ電源装置に適用されるスイッチ駆動回路の一例を示す回路図である。
【図１４】図１の実施形態によるスイッチトキャパシタ電源装置に適用されるスイッチ駆動回路の各部の波形を示すタイムチャートである。
【図１５】図１の実施形態によるスイッチトキャパシタ電源装置に適用されるスイッチ駆動回路の各部の波形を示すタイムチャートである。
【図１６】図１の実施形態によるスイッチトキャパシタ電源装置に適用されるオン抵抗制御回路の一例を示す回路図である。
【図１７】図１の実施形態によるスイッチトキャパシタ電源装置に適用されるクロック発生回路の一例を示す回路図である。
【図１８】図１の実施形態によるスイッチトキャパシタ電源装置に適用されるクロック発生回路の各部の波形を示すタイムチャートである。
【図１９】図１の実施形態によるスイッチトキャパシタ電源装置に適用される基準電圧発生回路の一例を示す回路図である。
【図２０】図１の実施形態によるスイッチトキャパシタ電源装置に適用される定常状態判断回路の一例を示す回路図である。
【図２１】図１の実施形態によるスイッチトキャパシタ電源装置に適用される定常状態判断回路の各部の波形を示すタイムチャートである。
【図２２】図１の実施形態によるスイッチトキャパシタ電源装置に適用される定常状態判断回路の各部の波形を示すタイムチャートである。
【図２３】図１の実施形態によるスイッチトキャパシタ電源装置に適用される定常状態判断回路の各部の波形を示すタイムチャートである。
【図２４】図１の実施形態によるスイッチトキャパシタ電源装置に適用されるカウンタ入力設定回路の一例を示す回路図である。
【図２５】図１の実施形態によるスイッチトキャパシタ電源装置に適用されるカウンタ入力設定回路における信号の組み合わせを示す表である。
【図２６】図１の実施形態によるスイッチトキャパシタ電源装置に適用されるアップダウンカウンタの一例を示す回路図である。
【図２７】図１の実施形態によるスイッチトキャパシタ電源装置における昇降圧比と制御信号の関係を説明するための表である。
【図２８】図２３の従来の技術によるスイッチトキャパシタ電源装置におけるカウンタ出力と制御信号の関係を説明するための表である。
【図２９】図１の実施形態によるスイッチトキャパシタ電源装置に適用されるクロック置換回路の一例を示す回路図である。
【図３０】図１の実施形態によるスイッチトキャパシタ電源装置における制御信号とキャパシタ数の関係を示す表である。
【図３１】本発明によるスイッチトキャパシタ電源装置の昇降圧比切換制御方法の概略を示すフローチャートである。
【図３２】本発明によるスイッチトキャパシタ電源装置の昇降圧比切換制御方法を説明するための出力電圧の関係を示す図である。
【図３３】本発明によるスイッチトキャパシタ電源装置の昇降圧比切換制御方法を説明するための出力電圧の関係を示す表である。
【図３４】本発明によるスイッチトキャパシタ電源装置の昇降圧比切換制御方法を説明するための出力電圧の関係を示すグラフである。
【図３５】本発明によるスイッチトキャパシタ電源装置の昇降圧比切換制御方法を説明するためのフローチャートである。
【図３６】本発明によるスイッチトキャパシタ電源装置の昇降圧比切換制御方法を説明するためのフローチャートである。
【図３７】図１の実施形態によるスイッチトキャパシタ電源装置に適用されるクロックの一例を示すタイムチャートである。
【図３８】図１の実施形態によるスイッチトキャパシタ電源装置の効果を説明するためのグラフである。
【図３９】従来の技術によるスイッチトキャパシタ電源装置の一例を示す回路図である。
【図４０】図３９のスイッチトキャパシタ電源装置に適用されるクロックを示すタイムチャートである。
【図４１】図３９のスイッチトキャパシタ電源装置に適用されるクロック置換回路の一例を示す回路図である。
【図４２】図３９のスイッチトキャパシタ電源装置における制御信号とキャパシタ数の関係を示す表である。
【図４３】図３９のスイッチトキャパシタ電源装置における課題を説明するための等価回路を示す回路図である。
【図４４】図３９のスイッチトキャパシタ電源装置における昇降圧比の一例を示す表である。
【符号の説明】
１０〜１４電荷転送用キャパシタ
２０〜２４第１のスイッチング素子
３０〜３４第２のスイッチング素子
４０〜４４第３のスイッチング素子
５０〜５４第４のスイッチング素子
６０出力キャパシタ
７０〜７６ダイオード
８０〜８４第５のスイッチング素子
９０平滑用キャパシタ
１００メイン回路
２００サブ回路
３０２〜３０８スイッチ駆動回路
３４０オン抵抗制御回路
４００制御部
４０４クロック発生回路
４０６基準電圧発生回路
４０８定常状態判断回路
４１０カウンタ入力設定回路
４１２アップダウンカウンタ
４１４制御信号設定回路
４１６クロック置換回路
【図１】
2004007870.tif 000003
【図２】
2004007870.tif 000004
【図３】
2004007870.tif 000005
【図４】
2004007870.tif 000006
【図５】
2004007870.tif 000007
【図６】
2004007870.tif 000008
【図７】
2004007870.tif 000009
【図８】
2004007870.tif 000010
【図９】
2004007870.tif 000011
【図１０】
2004007870.tif 000012
【図１１】
2004007870.tif 000013
【図１２】
2004007870.tif 000014
【図１３】
2004007870.tif 000015
【図１４】
2004007870.tif 000016
【図１５】
2004007870.tif 000017
【図１６】
2004007870.tif 000018
【図１７】
2004007870.tif 000019
【図１８】
2004007870.tif 000020
【図１９】
2004007870.tif 000021
【図２０】
2004007870.tif 000022
【図２１】
2004007870.tif 000023
【図２２】
2004007870.tif 000024
【図２３】
2004007870.tif 000025
【図２４】
2004007870.tif 000026
【図２５】
2004007870.tif 000027
【図２６】
2004007870.tif 000028
【図２７】
2004007870.tif 000029
【図２８】
2004007870.tif 000030
【図２９】
2004007870.tif 000031
【図３０】
2004007870.tif 000032
【図３１】
2004007870.tif 000033
【図３２】
2004007870.tif 000034
【図３３】
2004007870.tif 000035
【図３４】
2004007870.tif 000036
【図３５】
2004007870.tif 000037
【図３６】
2004007870.tif 000038
【図３７】
2004007870.tif 000039
【図３８】
2004007870.tif 000040
【図３９】
2004007870.tif 000041
【図４０】
2004007870.tif 000042
【図４１】
2004007870.tif 000043
【図４２】
2004007870.tif 000044
【図４３】
2004007870.tif 000045
【図４４】
2004007870.tif 000046
【手続補正書】
【提出日】平成14年7月26日(2002.7.26)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【特許請求の範囲】
【請求項１】所定の入力電圧を複数のスイッチング手段を介して複数のキャパシタに充放電して、その昇降圧した所望の出力電圧を負荷に供給するスイッチトキャパシタ電源装置において、該装置は、
少なくとも、複数の電荷転送用キャパシタと複数の第１のスイッチング手段がリング状に形成され、その電荷転送用キャパシタの一方に該キャパシタを接地する第２のスイッチング手段が接続され、さらに、電荷転送用キャパシタの他方に入力電圧を印加する複数の第３のスイッチング手段と電荷転送用キャパシタの充電電圧を放電して出力する複数の第４のスイッチング手段が接続され、該第４のスイッチング手段に、その放電電圧を平均化して負荷に供給する出力キャパシタが接続されて形成されたメイン回路と、
該メイン回路とほぼ同様に形成されて、それぞれのキャパシタおよびスイッチング手段がメイン回路のそれぞれの素子の（１／α）倍（αは、ほぼ１００〜１０００）のチップ面積に形成されたサブ回路であって、メイン回路の出力電圧の設定電圧をあらかじめモニタするためのサブ回路と、
前記メイン回路および前記サブ回路のそれぞれ第１ないし第４のスイッチング手段を制御してメイン回路の出力電圧を所望の値に制御する制御手段であって、あらかじめ前記サブ回路のスイッチング手段を制御して前記メイン回路の現出力電圧値より１段低い電圧値を出力させて、その結果に基づいてメイン回路の出力電圧を所望の電圧値以上の所定の電圧値より１段低い出力電圧にするか否かを判定しつつメイン回路のスイッチング手段を制御する制御手段とを含むことを特徴とするスイッチトキャパシタ電源装置。
【請求項２】請求項１に記載のスイッチトキャパシタ電源装置において、前記制御手段は、前記メイン回路の出力電圧が上昇中であるか、下降中であるかまたは定常状態であるかを所定の間隔によりサンプルホールドして、その状態を判定する定常状態判定手段を含むことを特徴とするスイッチトキャパシタ電源装置。
【請求項３】請求項２に記載のスイッチトキャパシタ電源装置において、前記制御手段は、入力電圧に基づいて基準電圧を発生する基準電圧発生手段と、該基準電圧に基づいて前記メイン回路の出力電圧と前記サブ回路の出力電圧が所望の電圧値以上であるか否かを比較する比較手段とを含むことを特徴とするスイッチトキャパシタ電源装置。
【請求項４】請求項２または請求項３に記載のスイッチトキャパシタ電源装置において、前記制御手段は、前記定常状態判定手段と前記比較手段のそれぞれの結果に基づいて前記メイン回路または前記サブ回路の出力電圧を１段下げるか、または上げるか否かを表わすカウント信号を出力する入力設定手段を含むことを特徴とするスイッチトキャパシタ電源装置。
【請求項５】請求項４に記載のスイッチトキャパシタ電源装置において、前記制御手段は、前記入力設定手段からのカウント信号を所定のクロックに基づいてカウントするカウンタを含むことを特徴とするスイッチトキャパシタ電源装置。
【請求項６】請求項５に記載のスイッチトキャパシタ電源装置において、前記制御手段は、前記カウンタのカウント結果に基づいて前記メイン回路および前記サブ回路の第２または第３のスイッチング手段をそれぞれ制御する制御信号を設定する制御信号設定手段を含むことを特徴とするスイッチトキャパシタ電源装置。
【請求項７】請求項１ないし請求項６のいずれかに記載のスイッチトキャパシタ電源装置において、前記サブ回路は、前記メイン回路と同様の制御により同様の出力電圧を得るように、前記メイン回路の出力電圧の変動に応じて自回路の負荷抵抗の値を調整自在な負荷抵抗調整手段を含むことを特徴とするスイッチトキャパシタ電源装置。
【請求項８】請求項７に記載のスイッチトキャパシタ電源装置において、前記サブ回路の負荷抵抗は、その出力に直列に接続された第１のスイッチング手段と、出力に並列に接続された第２のスイッチング手段と、出力に並列に接続されたキャパシタとを含むスイッチトキャパシタ抵抗により形成されていることを特徴とするスイッチトキャパシタ電源装置。
【請求項９】請求項７または請求項８に記載のスイッチトキャパシタ電源装置において、前記負荷抵抗調整手段は、前記メイン回路の出力電圧と前記サブ回路の出力電圧とを比較する比較手段と、その結果をサンプルホールドするサンプル手段と、該サンプル手段の出力に基づいて電圧−周波数変換したクロックを前記負荷抵抗の第１および第２のスイッチング手段に供給する電圧−周波数変換手段とを含むことを特徴とするスイッチトキャパシタ電源装置。
【請求項１０】所定の入力電圧を複数のスイッチング手段を介して複数のキャパシタに充放電して、その昇降圧した所望の出力電圧を得るスイッチトキャパシタ電源装置において、
該装置は、複数の電荷転送用キャパシタと、該電荷転送用キャパシタに交互に直列に接続されてループ回路を形成し、そのループ回路における電荷用キャパシタの接続順序を切り替える複数の第１のスイッチング手段と、前記電荷転送用キャパシタの一方に接続されて、それぞれのキャパシタを接地自在に制御する第２のスイッチング手段と、前記電荷転送用キャパシタの他方に接続されて、入力電圧を印加自在に制御する複数の第３のスイッチング手段と、前記電荷転送用キャパシタの他方に接続されて、該キャパシタの充電電圧を放電自在に制御する複数の第４のスイッチング手段と、該第４のスイッチング手段からの放電電圧を平均化して負荷に供給する第１の出力キャパシタとを含み、
さらに、入力電圧およびそれぞれの電荷転送用キャパシタの出力電圧を検出する複数のダイオードと、前記電荷転送用キャパシタの一方側に入力電圧を接続して、前記第２のスイッチング手段の切換の間に前記ダイオードとキャパシタを入力電圧に直列に接続する第５のスイッチング手段と、前記ダイオードの出力を平均化して出力する第２の出力キャパシタとを有する最大電圧出力手段を含むことを特徴とするスイッチトキャパシタ電源装置。
【請求項１１】請求項１０に記載のスイッチトキャパシタ電源装置において、該装置は、前記最大電圧出力手段からの出力電圧を受けて、前記第１〜第４のスイッチング手段をそれぞれ駆動する複数のスイッチ駆動回路を含むことを特徴とするスイッチトキャパシタ電源装置。
【請求項１２】請求項１１に記載のスイッチトキャパシタ電源装置に適用されるスイッチ駆動回路において、前記第１ないし第３のスイッチング手段を駆動するスイッチ駆動回路は、入力電圧に基づいて駆動クロックを反転増幅する第１のインバータと、該第１のインバータの出力をレベルシフトするクランパと、該クランパの出力を前記最大電圧出力手段の出力電圧に基づいて反転増幅する第２のインバータと、該第２のインバータの出力を前記最大電圧出力手段の出力電圧に基づいて反転増幅する第３のインバータと、該第３のインバータの出力を前記最大電圧出力手段の出力電圧に基づいて反転増幅して前記第１ないし第３のスイッチング手段に供給する第４のインバータとを含むことを特徴とするスイッチトキャパシタ電源装置におけるスイッチ駆動回路。
【請求項１３】請求項１１に記載のスイッチトキャパシタ電源装置に適用されるスイッチ駆動回路において、前記第４のスイッチング手段を駆動するスイッチ駆動回路は、入力電圧に基づいて駆動クロックを反転増幅する第１のインバータと、該第１のインバータの出力をレベルシフトするクランパと、該クランパの出力を前記最大電圧出力手段の出力電圧に基づいて反転する第２のインバータと、該第２のインバータの出力を前記最大電圧出力手段の出力電圧に基づいて反転する第３のインバータと、該第３のインバータの出力を回路のオン抵抗値に基づいてレベル制御するレベル制御手段と、該レベル制御手段によりレベル制御された前記第３のインバータの出力を反転増幅して前記第１ないし第３のスイッチング手段に供給する第４のインバータとを含むことを特徴とするスイッチトキャパシタ電源装置におけるスイッチ駆動回路。
【請求項１４】請求項１３に記載のスイッチ駆動回路において、前記レベル制御手段は、入力電圧と出力電圧を誤差増幅した値に基づいてオン抵抗制御するオン抵抗制御手段が接続されていることを特徴とするスイッチ駆動回路。
【請求項１５】請求項１１ないし請求項１４のいずれかに記載のスイッチトキャパシタ電源装置において、該装置は、所定のクロックを発生するマルチバイブレータと、該クロックを分周しつつそれぞれのクロックを所定の期間遅延してクロック間に所定の間隔を形成するクロック間隔生成手段と、前記マルチブレータからのクロックを所定回数カウントしてｎ倍のクロックを生成するｎ進カウンタと、該ｎ進カウンタからのクロックと前記クロック間隔生成手段からのクロックに基づいて前記第１のスイッチング手段に供給するｎ相クロックを生成して出力する出力回路とを含むクロック生成回路を有することを特徴とするスイッチトキャパシタ電源装置。
【請求項１６】請求項１５に記載のスイッチトキャパシタ電源装置において、前記クロック生成回路は、前記マルチバイブレータから前記クロック間隔生成手段およびｎ進カウンタへのクロックを所定のスタンバイ信号により停止するスタンバイ機能を含むことを特徴とするスイッチトキャパシタ電源装置。
【請求項１７】所定の入力電圧を複数のスイッチング手段を介して複数のキャパシタに充放電して、その昇降圧した所望の出力電圧を得るスイッチトキャパシタ電源装置における昇降圧比切換制御方法において、
複数のスイッチング手段の制御により、複数のキャパシタのうちｒ個のキャパシタに充電し、ｓ個のキャパシタから放電して入力電圧の（ｓ／ｒ）倍の出力電圧を得るメイン回路と、該メイン回路とほぼ同様に構成されて、そのキャパシタおよびスイッチング手段がメイン回路のそれぞれの素子の（１／α）倍のチップ面積に形成されたサブ回路とを用意し、
前記メイン回路の出力電圧を制御する際に、あらかじめ前記サブ回路のスイッチング手段を制御して前記メイン回路の現出力電圧値より１段低い電圧値を出力させて、その結果に基づいてメイン回路の出力電圧を所望の電圧値以上の所定の電圧値より１段低い出力電圧にするか否かを判定しつつメイン回路のスイッチング手段を制御することを特徴とするスイッチトキャパシタ電源装置における昇降圧比切換制御方法。
【請求項１８】請求項１７に記載の昇降圧比切換制御方法において、該方法はサブ回路の出力電圧の値に基づいてメイン回路を制御する際に、前記メイン回路の出力電圧が上昇中であるか、下降中であるかまたは定常状態であるかを所定の間隔によりサンプルホールドして、その状態を判定しつつメイン回路を制御することを特徴とするスイッチトキャパシタ電源装置における昇降圧比切換制御方法。
【請求項１９】請求項１７に記載の昇降圧比切換制御方法において、該方法は入力電圧に基づいて基準電圧を発生し、該基準電圧に基づいて前記メイン回路の出力電圧と前記サブ回路の出力電圧が所望の電圧値以上であるか否かを比較しつつメイン回路を制御することを特徴とするスイッチトキャパシタ電源装置における昇降圧比切換制御方法。
【請求項２０】請求項１８または請求項１９に記載の昇降圧比切換制御方法において、該方法は、前記定常状態判定および前記メイン回路とサブ回路の出力比較に基づいて前記メイン回路または前記サブ回路の出力電圧を１段下げるか、または上げるか否かを決定することを特徴とするスイッチトキャパシタ電源装置における昇降圧比切換制御方法。
【請求項２１】請求項１７ないし請求項２０のいずれかに記載の昇降圧比切換制御方法において、該方法は、サブ回路の出力電圧を得る際に、メイン回路の負荷の変動に応じて、サブ回路の負荷を調整することを特徴とするスイッチトキャパシタ電源装置における昇降圧比切換制御方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、スイッチトキャパシタ電源装置に係り、特に、たとえば携帯電話などの電子機器に用いて好適なスイッチトキャパシタ電源装置およびその昇降圧比切換制御方法ならびにスイッチ駆動回路に関するものである。
【０００２】
【従来の技術】
近年、電子機器の電源装置として、コイルまたはトランス等の磁性部品を用いずに、基板上にＭＯＳＦＥＴなどの微細加工自在なスイッチング素子とキャパシタを配置して、そのスイッチング素子を制御することによりキャパシタの接続を自在に切り替えて所望の出力電圧を得ることができる小型、軽量なスイッチトキャパシタ電源装置が開発されている。
【０００３】
従来、上記のようなスイッチトキャパシタ電源装置として、たとえば図３９に示すリング型のものが提案されている。この電源装置は、ｎ倍昇降圧型の回路であり、図においては、３個の電荷転送用キャパシタ（Ｃ１〜Ｃ３）１０〜１４がリング状に接続された３倍昇降圧型のものが示されている。すなわち、３個の電荷転送用キャパシタ１０〜１４は、ほぼ同様の容量の素子が適用されており、それぞれの間に第１のスイッチング素子（φｒ１〜φｒ３）２０〜２４が直列に接続されてループ回路Ｌが形成されている。第１のスイッチング素子２０〜２４は、ＭＯＳＦＥＴが適用されており、図示しない３進カウンタからのクロックにより制御されて、電荷転送用キャパシタ１０〜１４をループ回路Ｌにて３個直列に順次接続するパワースイッチである。また、電荷転送用キャパシタ１０〜１４と第１のスイッチング素子２０〜２４の間には、それぞれ電荷転送用キャパシタ１０〜１４の一方を接地する第２のスイッチング素子（φｇ１〜φｇ３）３０〜３４が接続されている。第２のスイッチング素子３０〜３４は、第１のスイッチング素子２０〜２４と同様にＭＯＳＦＥＥＴにより形成されており、第１のスイッチング素子２０〜２４のクロックを反転したクロックにより制御されて、３個直列に接続された電荷転送用キャパシタ１０〜１４の一端側を接地するパワースイッチである。図４０には、第１および第２のスイッチング素子２０〜３４を駆動するクロックφｇ１〜φｒ３がそれぞれ示されている。
【０００４】
一方、電荷転送用キャパシタ１０〜１４の他方側には、バッテリ３などの直流電源からの入力電圧Ｖ１をキャパシタ１０〜１４にそれぞれ印加する第３のスイッチング素子（φｉ１〜φｉ３）４０〜４４が接続されている。第３のスイッチング素子４０〜４４は、第１および第２のスイッチング素子２０〜３４と同様にＭＯＳＦＥＴにより形成されて、そのいずれかがオンとなって１〜３個のキャパシタ１０〜１４に入力電圧Ｖ１を印加するパワースイッチである。他方、電荷転送用キャパシタ１０〜１４の他方側と出力端子２−２との間には、第４のスイッチング素子（φｏ１〜φｏ３）５０〜５４が接続されている。第４のスイッチング素子５０〜５４は、他のスイッチング素子と同様にＭＯＳＦＥＴにより形成されて、１〜３個のキャパシタ１０〜１４に充電された電圧を放電する。図４１には、第３または第４のスイッチング素子４０〜５４を駆動するクロック置換回路５６が示されている。このクロック置換回路５６は、第２のスイッチング素子３０〜３４へのクロックを制御信号Ｃｉ１（Ｃｏ１），Ｃｉ２（Ｃｏ２）に基づいて置換して第３または第４のスイッチング素子４０〜５４に供給するクロック生成回路である。図４２には、制御信号Ｃｉ１（Ｃｏ１），Ｃｉ２（Ｃｏ２）の設定値が示されている。図３９に戻って、出力端子２−２には、平均化用キャパシタ（Ｃｏ）６０が接続されて、第４のスイッチング素子５０〜５４からの出力を平均化した出力電圧Ｖ２を負荷ＲＬに供給する。
【０００５】
このような構成において、まず、第１および第２のスイッチング素子２０〜３４を図４０に示すように、それぞれ互いに重なり合わない３相のクロックにより制御する。その際、第１のスイッチング素子２０〜２４は、第２のスイッチング素子３０〜３４へのクロックφｇ１〜φｇ３を反転したクロックφｒ１〜φｒ３により制御される。これにより、ループ回路Ｌにおいて、第１のスイッチング素子２０〜２４が２個づつオンとなり、電荷転送用キャパシタ１０〜１４がＣ１Ｃ２Ｃ３、Ｃ２Ｃ３Ｃ１、Ｃ３Ｃ１Ｃ２と順次３個直列になって、その左端が第２のスイッチング素子３０〜３４により接地される。
【０００６】
次に、第３のスイッチング素子４０〜４４がクロック置換回路５６からのクロックφｉ１〜φｉ３により制御されると、キャパシタ１０〜１４が順次充電される。たとえば、第３のスイッチング素子４０〜４４へのクロックφｉ１〜φｉ３が第２のスイッチング素子３０〜３４へのクロックφｇ１〜φｇ３と等しいときには、電荷転送用キャパシタ１０〜１４のうち１個づつ入力電圧Ｖ１が順次印加される。第２のクロックφｇ１〜φｇ３よりＴｃ／３遅れた場合には、キャパシタ１０〜１４のうち２個づつ入力電圧Ｖ１が順次印加される。一般的に、電荷転送用キャパシタの数がｎ個の場合、第３のスイッチング素子４０〜４４へのクロックφｉｊ（ｊ＝１，２，．．．，ｎ）が第２のスイッチング素子３０〜３４へのクロックφｇｊより（ｒ−１）・Ｔｃ／ｎだけ遅れた場合には、キャパシタｒ個毎に入力電圧Ｖ１が順次印加される。したがって、各キャパシタ１０〜１４は、Ｖ１／ｒまで充電される。
【０００７】
次に、第４のスイッチング素子５０〜５４がクロック置換回路５６からのクロックφｏ１〜φｏ３により駆動されると、キャパシタ１０〜１４のうちいくつかが出力端子２−２に接続されて、その接続されたキャパシタ１０〜１４から充電された電圧が放電される。この場合、第３のスイッチング素子４０〜４４へのクロックφｉｊと同様に、第４のスイッチング素子５０〜５４へのクロックφｏｊが第２のスイッチング素子３０〜３４へのクロックφｇｊより（ｓ−１）・Ｔｃ／ｎだけが遅れると、ｓ個のキャパシタ１０〜１４が出力端子２−２に直列に接続される。この結果、出力端子２−２には、（ｓ／ｒ）・Ｖ１の出力電圧Ｖ２が供給される。図４４には、電荷転送用キャパシタの数が３個の場合の昇降圧比Ａｖｊが小さい順に示されている。同図において、ｊ＝８の場合は、出力側は開放（Ｖ２＝０）にするが、入力側はｒ＝１に設定して、３個の電荷転送用キャパシタ１０〜１４には充電しておき、瞬時に出力電圧Ｖ２を供給できるようにしておく。
【０００８】
【発明が解決しようとする課題】
ところで、上述した従来の技術では、第１〜第４のスイッチング素子２０〜５４をオン抵抗の低いＭＯＳＦＥＴにより形成することができるので、高速かつ小型軽量で高効率の電源回路を形成することができる。この場合、チップ面積が同じであれば、ｎチャネルＭＯＳＦＥＴはｐチャネルＭＯＳＦＥＴに比べ約半分のオン抵抗であるので、スイッチング素子２０〜５４をｎチャネルＭＯＳＦＥＴにより形成すると有利である。しかしながら、ｎチャネルＭＯＳＦＥＴは閾値電圧より十分高いゲートソース間電圧により制御しないと、低いオン抵抗が得られなかった。このため、降圧形の電源装置では問題ないが、昇圧形の電源装置では、出力端子２−２に接続される第４のスイッチング素子５０〜５４のゲートを駆動する電源電圧を得るため、補助電源を付加しなければならないという問題があった。また、たとえばハイサイドＭＯＳＦＥＴドライバ（たとえばＩＲＦ２１１０等）を用いたり、ブートストラップ回路等により、回路中最も高くなるソース電位よりさらに数Ｖ高い電圧を得るなどの方法をとることが考えられる。しかし、より少ないチップ面積で集積化を達成するためには、これらの方法は有利ではなかった。
【０００９】
また、上述した従来の技術では、回路構成を変えることなく、第３および第４のスイッチング素子４０〜５４を制御するクロックのパターンを変えることで、電荷転送用キャパシタ１０〜１４への充電数ｒおよび放電数ｓを自在に変更してその出力電圧Ｖ２を所望の昇降圧比（ｓ／ｒ）Ｖ１に変更することができる。たとえば、図４３には、変成比ｒ：ｓの理想変成器と出力抵抗Ｒｏの縦続接続で表わされる上記装置の等価回路が示されている。この図において、出力抵抗Ｒｏは各スイッチング素子のオン抵抗をＲｏｎ、電荷転送用キャパシタ１０〜１４の容量をＣとすると、Ｒｏ＝Ｋｏｎ・Ｒｏｎ＋Ｋｓｃ／（Ｃ・ｆｃ）により表わされる。この式において最初の項はスイッチング素子のオン抵抗による出力抵抗であり、第２項はキャパシタの充放電に基づくＳＣ抵抗である。ＫｏｎとＫｓｃは回路構成によるｒとｓで決まる係数であり、ｆｃはクロック周波数である。この場合、出力電圧Ｖ２が所望の電圧（設定電圧）Ｖ２ｎに安定化されている状態で、入力電圧Ｖ１が増加したり、負荷電流が減少した場合には、そのままでは出力電圧Ｖ２が増加するので、たとえば、オン抵抗制御回路または周波数制御回路によって上式の出力抵抗Ｒｏを増加させ、出力電圧Ｖ２の増加を抑制する方法が考えられる。しかしながら、昇降圧比Ａｖｊ（＝ｓ／ｒ）を１段低くしても、得たい出力電圧Ｖ２ｎ以上の電圧が得られるのであれば、１段低い昇降圧比にした方が損失が減り効率が改善される。ただし、１段低い昇降圧比にして出力電圧Ｖ２が所望の電圧Ｖ２ｎより一瞬でも低下することは、電源として許されない。上述した従来の技術では、一旦、設定した昇降圧比を変える手段がなく、また出力電圧を監視してその昇降圧比を制御する手段がなかった。
【００１０】
本発明は、上記のような課題に鑑みてなされたものであり、少ないチップ面積により回路を構成することができるスイッチトキャパシタ電源装置およびそのスイッチ駆動回路を提供することを目的とする。また、本発明の他の目的は、所望の値の出力電圧を低損失かつ高効率に切り換えることができるスイッチトキャパシタ電源装置およびその昇降圧比切換制御方法を提供することにある。
【００１１】
【課題を解決するための手段】
本発明によるスイッチトキャパシタ電源装置は上述の課題を解決するために、所定の入力電圧を複数のスイッチング手段を介して複数のキャパシタに充放電して、その昇降圧した所望の出力電圧を得るスイッチトキャパシタ電源装置において、少なくとも、複数の電荷転送用キャパシタ（１０〜１４）と複数の第１のスイッチング手段（２０〜２４）がリング状に形成され、その電荷転送用キャパシタの一方に該キャパシタを接地する第２のスイッチング手段（３０〜３４）が接続され、さらに、電荷転送用キャパシタの他方に入力電圧を印加する複数の第３のスイッチング手段（４０〜４４）と電荷転送用キャパシタの充電電圧を放電して出力する複数の第４のスイッチング手段（５０〜５４）が接続され、該第４のスイッチング手段に放電電圧を平均化して負荷（ＲＬ）に供給する出力キャパシタ（６０）が接続されて形成されたメイン回路（１００）と、メイン回路とほぼ同様に形成されて、それぞれのキャパシタおよびスイッチング手段がメイン回路のそれぞれの素子の（１／α）倍のチップ面積に形成されたサブ回路であってメイン回路の出力電圧の設定をあらかじめモニタするためのサブ回路（２００）と、メイン回路およびサブ回路のそれぞれ第１ないし第４のスイッチング手段を制御してメイン回路の出力電圧を所望の値に制御する制御手段であって、あらかじめ前記サブ回路のスイッチング手段を制御して前記メイン回路の現出力電圧値より１段低い電圧値を出力させて、その結果に基づいてメイン回路の出力電圧を所望の電圧値以上の所定の電圧値より１段低い出力電圧にするか否かを判定しつつメイン回路のスイッチング手段を制御する制御手段（４００）とを含むことを特徴とする。
【００１２】
この場合、制御手段は、メイン回路の出力電圧が上昇中であるか、下降中であるか、または定常状態であるか否かを所定の間隔にてサンプルホールドして、その状態を判定する定常状態判定手段（４０８）を含むとよい。
【００１３】
さらに、制御手段は、入力電圧に基づいて基準電圧を発生する基準電圧発生手段（４６２）と、その基準電圧に基づいてメイン回路の出力電圧とサブ回路の出力電圧が所望の値以上であるか否かを比較する比較手段（４６８，４７０）とを含むとよい。
【００１４】
また、定常状態判定手段と比較手段のそれぞれの結果に基づいてメイン回路またはサブ回路の出力電圧を１段上げるか下げるかを表わすカウント信号を出力する入力設定手段（４１０）を含むとよい。
【００１５】
さらに、入力設定手段からのカウント信号を所定のクロックに基づいてカウントするカウンタ（４１２）を含むとよい。
【００１６】
また、制御手段は、カウンタのカウント結果に基づいてメイン回路およびサブ回路の第３または第４のスイッチング手段を制御する制御信号を設定する制御信号設定手段（４１４）を含むとよい。
【００１７】
さらに、サブ回路は、メイン回路と同様の制御により同様の出力電圧を得るように、メイン回路の出力電圧の変動に応じて負荷抵抗の値を調整自在な負荷抵抗調整手段（２１０）を含むとよい。
【００１８】
この場合、サブ回路の負荷抵抗（ＲＬＳ）は、その出力に直列に接続された第１のスイッチング手段（２０２）と、出力に並列に接続された第２のスイッチング手段（２０６）と、出力に並列に接続されたキャパシタ（２０４）とを含むスイッチトキャパシタ（ＳＣ）抵抗により形成されていると有利である。
【００１９】
有利には、負荷抵抗調整手段（２１０）は、メイン回路の出力電圧とサブ回路の出力電圧とを比較する比較手段（２１４）と、その結果をサンプルホールドするサンプル手段（２１６）と、サンプル手段の出力に基づいて電圧−周波数変換したクロックを負荷抵抗の第１および第２のスイッチング手段に供給する電圧−周波数変換手段（２１８）とを含むとよい。
【００２０】
一方、本発明によるスイッチトキャパシタ電源装置は、所定の入力電圧を複数のスイッチング手段を介して複数のキャパシタに充放電して、その昇降圧した所望の出力電圧を得るスイッチトキャパシタ電源装置において、複数の電荷転送用キャパシタ（１０〜１４）と、電荷転送用キャパシタに交互に直列に接続されてループ回路を形成し、そのループ回路における電荷用キャパシタの接続順序を切り替える複数の第１のスイッチング手段（２０〜２４）と、電荷転送用キャパシタの一方に接続されて、それぞれのキャパシタを接地自在に制御する第２のスイッチング手段（３０〜３４）と、電荷転送用キャパシタの他方に接続されて、入力電圧を印加自在に制御する複数の第３のスイッチング手段（４０〜４４）と、電荷転送用キャパシタの他方に接続されて、該キャパシタの充電電圧を放電自在に制御する複数の第４のスイッチング手段（５０〜５４）と、第４のスイッチング手段からの放電電圧を平均化して負荷に供給する第１の出力キャパシタ（６０）とを含み、さらに、入力電圧およびそれぞれの電荷転送用キャパシタの出力電圧を検出する複数のダイオード（７０〜７６）と、電荷転送用キャパシタの一方側に入力電圧を接続して、第２のスイッチング手段の切換の間にダイオードとキャパシタを入力電圧に直列に接続する第５のスイッチング手段（８０〜８４）と、ダイオードの出力を平均化して出力する第２の出力キャパシタ（９０）とを有する最大電圧出力手段（１０２）を含むことを特徴とする。
【００２１】
また、本発明によるスイッチトキャパシタ電源装置は、最大電圧出力手段からの出力電圧を受けて、第１〜第４のスイッチング手段をそれぞれ駆動する複数のスイッチ駆動回路（３０２〜３０８）を含むとよい。
【００２２】
この場合、第１ないし第３のスイッチング手段をそれぞれ駆動するスイッチ駆動回路（３０２，３０６）は、入力電圧に基づいて駆動クロックを反転増幅する第１のインバータ（３１０）と、第１のインバータの出力をレベルシフトするクランパ（３１８）と、クランパの出力を最大電圧出力手段の出力電圧に基づいて反転増幅する第２のインバータ（３１２）と、第２のインバータの出力を最大電圧出力手段の出力電圧に基づいて反転増幅する第３のインバータ（３１４）と、第３のインバータの出力を最大電圧出力手段の出力電圧に基づいて反転増幅して第１ないし第３のスイッチング手段に供給する第４のインバータ（３１６）とを含むとよい。
【００２３】
また、第４のスイッチング手段を駆動するスイッチ駆動回路は、入力電圧に基づいて駆動クロックを反転増幅する第１のインバータ（３２０）と、第１のインバータの出力をレベルシフトするクランパ（３２８）と、クランパの出力を最大電圧出力手段の出力電圧に基づいて反転増幅する第２のインバータ（３２２）と、第２のインバータの出力を前記最大電圧出力手段の出力電圧に基づいて反転増幅する第３のインバータ（３２４）と、第３のインバータの出力を回路のオン抵抗値に基づいてレベル制御するレベル制御手段（３３０）と、レベル制御手段の出力に基づいて第３のインバータの出力を反転増幅して前記第１ないし第３のスイッチング手段に供給する第４のインバータ（３２６）とを含むとよい。
【００２４】
有利には、レベル制御手段（３３０）には、入力電圧と出力電圧を誤差増幅した値に基づいてオン抵抗制御するオン抵抗制御手段（３４０）が接続されているとよい。
【００２５】
また、本発明によるスイッチトキャパシタ電源装置は、所定のクロックを発生するマルチバイブレータ（４０２）と、そのクロックを分周しつつそれぞれのクロックを所定の期間遅延してクロック間に所定の間隔を形成するクロック間隔生成手段（４５４）と、マルチブレータからのクロックを所定回数カウントしてｎ倍のクロックを生成するｎ進カウンタ（４５６）と、ｎ進カウンタからのクロックとクロック間隔生成手段からのクロックに基づいて第１のスイッチング手段に供給するｎ相クロックを生成して出力する出力回路（４５８）とを含むクロック生成回路を有するとよい。
【００２６】
この場合、クロック生成回路は、マルチバイブレータからクロック間隔生成手段およびｎ進カウンタへのクロックを所定のスタンバイ信号により停止するスタンバイ機能（４５０）を含むと有利である。
【００２７】
他方、本発明によるスイッチトキャパシタ電源装置における昇降圧切換制御方法は、複数のスイッチング手段の制御により、複数のキャパシタのうちｒ個のキャパシタに充電し、ｓ個のキャパシタから放電して入力電圧の（ｓ／ｒ）倍の出力電圧を得るメイン回路と、メイン回路とほぼ同様に構成されて、そのキャパシタおよびスイッチング手段がメイン回路のそれぞれの素子の（１／α）倍のチップ面積に形成されたサブ回路とを用意し、メイン回路の出力電圧を制御する際に、あらかじめサブ回路のスイッチング手段を制御してメイン回路の現出力電圧値より１段低い電圧値を出力させて、その結果に基づいてメイン回路の出力電圧を所望の電圧値以上の所定の電圧値より１段低い出力電圧にするか否かを判定しつつメイン回路のスイッチング手段を制御することを特徴とする。
【００２８】
この場合、サブ回路の出力電圧の値に基づいてメイン回路を制御する際に、メイン回路の出力電圧が上昇中であるか、下降中であるかまたは定常状態であるかを所定の間隔によりサンプルホールドして、その状態を判定しつつメイン回路を制御するとよい。
【００２９】
さらに、入力電圧に基づいて基準電圧を発生し、その基準電圧に基づいてメイン回路の出力電圧とサブ回路の出力電圧が所望の電圧値以上であるか否かを比較しつつメイン回路を制御するとよい。
【００３０】
有利には、定常状態判定およびメイン回路とサブ回路の出力比較に基づいてメイン回路またはサブ回路の出力電圧を１段下げるか、または上げるか否かを決定するとよい。
【００３１】
また、本発明による昇降圧比切換制御方法は、サブ回路の出力電圧を得る際に、メイン回路の負荷の変動に応じて、サブ回路の負荷を調整するとさらに有利である。
【００３２】
【発明の実施の形態】
次に、添付図面を参照して本発明によるスイッチトキャパシタ電源装置およびその昇降圧比切換制御方法ならびにスイッチ駆動回路の実施の形態を詳細に説明する。図１には、本発明によるスイッチトキャパシタ電源装置の一実施形態が示されている。本実施形態によるスイッチトキャパシタ電源装置は、所定の入力電圧Ｖ１をメイン回路１００のスイッチトキャパシタ回路を通して所望の出力電圧Ｖ２に昇降圧して負荷ＲＬに供給する電源装置であり、本実施形態では、たとえば図２に示すように、本実施形態特有のリング型回路により所望の出力電圧を得るスイッチトキャパシタ回路が有効に適用されている。特に、本実施形態ではメイン回路１００と同様の構成のサブ回路２００を設け、あらかじめ、サブ回路２００を制御してその出力電圧をモニタしつつ、メイン回路１００の出力電圧を所望の電圧値以上の値に制御する制御回路４００を含む点が主な特徴点である。
【００３３】
すなわち、本実施形態によるスイッチトキャパシタ電源装置は、図１に示すように、メイン回路１００と、サブ回路２００と、スイッチ駆動部３００と、制御部４００とを含む。メイン回路１００は、バッテリ等の直流電源から受けた入力電圧Ｖ１を昇降圧して、負荷ＲＬに所望の出力電圧Ｖ２を供給する主要回路であり、本実施形態では、図２に示すように、３倍昇降圧の場合を例に挙げて説明する。なお、図２において、図３９と同様の部分には同符号を付してその説明は簡略化する。本実施形態のメイン回路１００において、図３９に示すものと異なる点は、ダイオード（Ｄ０〜Ｄ３）７０〜７６と、第５のスイッチング素子（φｍ１〜φｍ３）８０〜８４と、平滑用キャパシタ（Ｃｍａｘ）９０とを含む最大電圧出力（ＶＭＡＸ）回路１０２が形成されている点である。最大電圧出力回路１０２は入力電圧Ｖ１と電荷転送用キャパシタ１０〜１４から回路の最大電圧を取り出してスイッチ駆動部３００に供給する電源供給回路である。より具体的には、第１のダイオード７０は、入力端子１に接続されて、その入力電圧Ｖ１を平滑用キャパシタ９０に供給する。第２〜第４のダイオード７２〜７６は、それぞれ第４のスイッチング素子（φｏ１〜φｏ３）５０〜５４とともに電荷転送用キャパシタ（Ｃ１〜Ｃ３）１０〜１４の他方側にそれぞれ共通接続されてキャパシタ１０〜１４の充電電圧を検出して平滑用キャパシタ９０に供給する。本実施形態では、第５のスイッチング素子８０〜８４の制御により、ダイオード７０〜７６の合成出力（４Ｖ１−Ｖｆ）が最大電圧Ｖｍａｘとして平滑用キャパシタ９０に供給される。この場合、Ｖｆは、それぞれのダイオード７０〜７６の障壁電圧である。第５のスイッチング素子８０〜８４は、入力端子１と電荷転送用キャパシタ１０〜１４の一方側との間に接続されて、第２のスイッチング素子（φｇ１〜φｇ３）３０〜３４のスイッチ切換の間に入力端子１と電荷転送用キャパシタ１０〜１４を直列に接続するパワースイッチである。平滑用キャパシタ９０は、ダイオード７０〜７６の検出出力を平滑して、最大電圧Ｖｍａｘをスイッチ駆動回路３００に供給する第２の出力キャパシタである。
【００３４】
図１に戻って、サブ回路２００は、メイン回路１００の最大電圧回路１０２を除くその主要部と同様に構成されて、そのキャパシタとスイッチング素子がメイン回路１００のそれぞれの素子の１／α（α＝１００〜１０００）倍のチップ面積に形成された回路であり、本実施形態では、メイン回路１００の昇降圧比Ａｖｊを決定する際にあらかじめその昇降圧比より１段下げた出力電圧に制御されてモニタされるモニタ回路である。図３にはサブ回路２００の構成例が示されている。この図において、図２と同様の部分には同符号が付されており、その制御値が異なる部分にはその制御値に添字ｓが付されている。特に、本実施形態では、メイン回路１００と同様に昇降圧比を設定した際に、メイン回路１００での出力電圧Ｖ２と出力電圧Ｖ２ｓが同様の値になるように負荷抵抗ＲＬＳが調整自在に形成されている。より詳しくは、たとえば、図４および図５に示すように、出力端子２ｓに直列に接続された第６のスイッチング素子（φＬｓ）２０２と、出力端子２ｓに並列に接続されたキャパシタ（ＣＬｓ）２０４と、そのキャパシタ２０４に並列に接続された第７のスイッチング素子（￣φＬｓ）２０６とを含むスイッチトキャパシタ（ＳＣ）抵抗が有利に適用されている。第６のスイッチング素子２０２は、ｐチャネルＭＯＳＦＥＴにより形成されて、その電源電圧にはメイン回路２００からの最大電圧Ｖｍａｘが供給されている。第７のスイッチング素子２０６は、ｎチャネルＭＯＳＦＥＴにより形成されて、ゲート−ドレイン間が共通接続されて接地されている。これら第６および第７のスイッチング素子２０２，２０６は、それぞれ図６に示す互いに重なり合わない２相クロックφＬＳ，￣φＬＳにより制御される。２相クロックφＬＳ，￣φＬＳは、図７に示す負荷調整回路２１０により生成される。
【００３５】
図７において負荷調整回路２１０は、メイン回路１００の出力電圧Ｖ２とサブ回路の出力電圧Ｖ２ｓをそれぞれ抵抗分圧して入力する分圧回路２１２と、その結果を誤差増幅する誤差増幅器２１４と、誤差増幅した電圧をサンプルホールドするＳＨ回路２１６と、その結果を電圧−周波数（Ｖ−Ｆ）変換する変換器２１８とを含む。さらに、Ｖ−Ｆ変換器２１８は、たとえば図８に示すように、ＳＨ回路２１６の出力を積分して三角波を形成する積分回路２２０と、その結果を２個の演算増幅器により高レベルおよび低レベルを検出するコンパレータ２２２と、その結果に基づいてクロックφＬＳ，￣φＬＳを生成するＪ−Ｋフリップフロップ２２４とを含む。その結果のクロックφＬＳ，￣φＬＳは、それぞれ図９および図１０に示すスイッチ駆動回路２３０，２３２を介して第６または第７のスイッチング素子２０２，２０６に供給される。第６のスイッチング素子２０２を駆動するスイッチ駆動回路２３０は、遅延回路２４２と、インバータ２４４と、レベル変換回路２４６とを含む。特に、レベル変換回路２４６は、その最終段のインバータ２４８によりクロック￣φＬｓの高レベルをＶｍａｘまで上昇させて、ｐチャネルＭＯＳＦＥＴにより形成された第６のスイッチング素子２０２に供給する。第７のスイッチング素子２０６を駆動するスイッチ駆動回路２３２は、遅延回路２５２と、インバータ２５４とを含む回路により形成されている。
【００３６】
図１に戻って、スイッチ駆動部３００は、メイン回路１００およびサブ回路２００の第１〜第５のスイッチング素子２０〜８４をそれぞれ駆動する部位であり、本実施形態では、メイン回路１００の第１〜第３のスイッチング素子２０〜４４および第５のスイッチング素子８０〜８４をそれぞれ駆動する第１のスイッチ駆動回路３０２と、メイン回路１００の第４のスイッチング素子５０〜５４を駆動する第２のスイッチ駆動回路３０４と、サブ回路２００の第１〜第３のスイッチング素子２０〜４４を駆動する第３のスイッチ駆動回路３０８と、サブ回路２００の第４のスイッチング素子５０〜５４を駆動する第４のスイッチ駆動回路３０６とを含む。第１のスイッチ駆動回路３０２と第３のスイッチ駆動回路３０６は、同様の構成により形成されて、それぞれ図１１に示すように、第１〜第４のインバータ３１０〜３１６と、クランパ３１８とを含む。第１のインバータ３１０は、第４のスイッチング素子５０〜５４を除く各スイッチング素子２０〜８４をそれぞれ制御するクロックφｇ１〜φｍ３を受けて反転増幅する回路であり、本実施形態では、その電源電圧ＶＤＤとして入力電圧Ｖ１が供給される。クランパ３１８は、第１のインバータ３１０の出力を最大電圧Ｖｍａｘにレベルシフトする回路であり、コンデンサＣｐと、ダイオードＤｐと、抵抗Ｒｐとを含む。第２のインバータ３１２は、クランパ３１８によりレベルシフトされた第１のインバータ３１０の出力を反転増幅する回路であり、その電源電圧として最大電圧出力回路１０２からの最大電圧Ｖｍａｘが供給されている。第３のインバータ３１４は、第２のインバータ３１２の出力をさらに最大電圧Ｖｍａｘに基づいて反転増幅する回路である。第４のインバータ３１６は、第３のインバータ３１４の出力をさらに最大電圧Ｖｍａｘに基づいて反転増幅する回路であり、本実施形態では、その出力を各スイッチング素子２０〜８４に供給するバッファ回路である。図１２には、それぞれの部位の出力波形が示されている。第１または第２のスイッチ駆動回路３０２，３０６は、第１〜第３および第５のスイッチング素子２０〜４４，８０〜８４の駆動のため、メイン回路１００に４×３個用意され、サブ回路２００の第３のスイッチング素子４０〜４４用に３個用意される。サブ回路２００の第１および第２のスイッチング素子２０〜３４への駆動回路は、メイン回路１００の第１および第２のスイッチング素子２０〜３４と共通に第１のスイッチ駆動回路３０２が適用されている。それぞれの駆動回路３０２，３０６を集積する場合、最終段のインバータ３１６を除き、それぞれのインバータのチャネル幅Ｗｎは、ロジック用のＭＯＳＦＥＴの場合と同程度で形成される。ただし、ｐチャネルのオン抵抗は、ｎチャネルの２倍であるのＷｐ＝２Ｗｎとなる。メイン回路１００のスイッチを駆動する最終段のインバータ３１６は、たとえばゲートフィンガ構造にして複数個並列にすると有利である。さらに、それぞれの駆動回路３０２，３０６は、メイン回路１００またはサブ回路２００のそれぞれのスイッチング素子へのその抵抗分の影響を少なくするため、それぞれのスイッチング素子に近接して配置するとよい。
【００３７】
次に、図１３および図１４には、メイン回路１００およびサブ回路２００のそれぞれ第４のスイッチング素子５０〜５４を駆動する第２および第４のスイッチ駆動回路３０４，３０８が示されている。このスイッチ駆動回路３０４（３０８）は、第１〜第４のインバータ３２０〜３２６と、クランパ３２８と、レベル調整回路３３０とを含む。第１のインバータ３２０は、入力電圧Ｖ１を電源電圧ＶＤＤとしてクロックφｏ１〜φｏ３（φｓｏ１〜φｓｏ３）を反転増幅する入力回路である。クランパ３２８は、第１のインバータ３２０の出力をレベルシフトする回路である。第２のインバータ３２２は、クランパ３２８によりレベルシフトされた第１のインバータ３２０の出力を最大電圧Ｖｍａｘに基づいて反転増幅する回路である。第３のインバータ３２４は、第２のインバータ３２２の出力をさらに最大電圧Ｖｍａｘに基づいて反転増幅する。レベル調整回路３３０は、第３のインバータ３２４からの出力をオン抵抗制御電圧Ｖｃｏｎによりそのクロックの低レベルを零電圧より上げて出力する回路である。オン抵抗制御電圧Ｖｃｏｎは、図１６に示すオン抵抗制御回路３４０により生成される。すなわち、オン抵抗制御回路３４０は、入力電圧Ｖ１を分圧して基準電圧とする基準電圧生成回路３４２と、出力電圧Ｖ２を分圧する分圧回路３４４と、それらの分圧した電圧を誤差増幅する誤差増幅回路３４６とを含む。図１３に戻って、第４のインバータ３２６は、レベル調整された第３のインバータ３２４の出力を最大電圧に基づいて反転増幅する回路であり、本実施形態では、スイッチング素子５０〜５４へのバッファ回路である。図１５には、第２および第３のスイッチ駆動回路３０４，３０８の各部の波形が示されている。
【００３８】
再び、図１に戻って、制御部４００は、メイン回路１００およびサブ回路２００のそれぞれのスイッチング素子２０〜８４を制御するクロックφ１〜φｍ３を生成して、第１〜第４のスイッチ駆動回路３０２〜３０８に供給するクロック供給回路であり、同図に示すように、無安定マルチバブレータ４０２を含むクロック発生回路４０４と、基準電圧発生回路４０６と、定常状態判断回路４０８と、カウンタ入力設定回路４１０と、カウンタ４１２と、制御信号設定回路４１４と、第１〜第４のクロック置換回路４１８〜４２４と、上記オン抵抗制御回路３４０とを含む。クロック発生回路４０４は、第１、第２および第５のスイッチング素子２０〜３４，８０〜８４へのクロックφｇ１〜φｍ３を生成する回路であり、本実施形態では、たとえば、図１７に示すスタンバイ機能付きのクロック発生回路が有利に適用されている。このクロック発生回路４０４は、無安定マルチバイブレータ４０２と、スタンバイ信号入力４５０と、外部クロック入力４５２と、デッドタイム生成回路４５４と、３進カウンタ４５６と、出力回路４５８とを含む。無安定マルチバイブレータ４０２は、複数のインバータと帰還回路により所定のタイミングにてクロックφｏを生成する回路である。マルチバイブレータ４０２の出力φｏは、外部クロック入力４５２を介してデッドタイム生成回路４５４に供給される。外部クロック入力４５２は、外部から供給されるクロックまたはマルチバイブレータ４０２からのクロックを選択する選択回路を含む。選択されたクロックはデッドタイム生成回路４５４に供給される。デッドタイム生成回路４５４は、複数の遅延回路と、分周回路により、クロックに所定の間隔Ｔｍを空けて出力する。より具体的には、第１の遅延回路（Ｒｄ１，Ｃｄ１）により遅延されたφｏｄと、２分周されたφｏｆｆと、その分周出力をさらに第２、第３の遅延回路により遅延したφｏｆｆｄ１、φｏｆｆｄ２とを生成する。一方、３進カウンタ４５６は、２個のＪ−Ｋフリップフロップによりクロックφｏの立ち上がりを検出して３相クロックφｒ１〜φｒ３を生成する。３進カウンタ４５６の出力とデッドタイム生成回路４５４の出力は、出力回路４５８に供給される。出力回路４５８は、３進カウンタ４５６の出力とデッドタイム生成回路４５４の出力を複数のＡＮＤゲートとＤフリップフロップにより積算および遅延させて、第１のスイッチング素子２０〜２４へのクロックφｒ１〜φｒ３と、第２のスイッチング素子３０〜３４へのクロックφｇ１〜φｇ３と、第５のスイッチング素子８０〜８４へのクロックφｍ１〜φｍ３を生成して、それらのスイッチ駆動回路３０２、３０４に供給する。スタンバイ信号φｓｔｏは、反転回路により反転されてＡＮＤゲートに供給され、それぞれのクロックφｒ１〜φｍ３を停止させる。図１８には、クロック発生回路４０４の各部の波形が示されている。
【００３９】
他方、基準電圧発生回路４０６は、入力電圧Ｖ１に基づいて基準電圧を発生しその基準電圧に対してメイン回路１００とサブ回路２００の出力電圧Ｖ２，Ｖ２ｓがいずれの状態であるかを検出して昇降圧比制御の判定に用いる電圧検出回路である。より具体的には、図１９に示すように、基準電圧発生部４６２と、第１および第２の分圧部４６４，４６６と、第１および第２の比較部４６８，４７０とを含む。基準電圧発生部４６２は、ツェナーダイオードＺＤを含み、安定化した基準電圧Ｖ２ｎを発生する。基準電圧Ｖ２ｎは、第１および第２の比較部４６８，４７０ならびにオン抵抗制御回路４３０に供給される。第１の分圧部４６４は、メイン回路１００の出力電圧Ｖ２を分圧する回路であり、一旦バッファ増幅器を介して第１の比較部４６８に供給される。第２の分圧部４６６は、バッファ増幅器を通したサブ回路２００の出力電圧Ｖ２ｓを抵抗分圧する部位である。分圧出力は第２の比較部４７０に供給される。第１の比較部４６８は、基準電圧Ｖ２ｎを反転入力に受け、分圧したメイン回路１００の出力電圧Ｖ２を非反転入力に受けて、出力電圧Ｖ２が基準電圧Ｖ２ｎより高い場合に”１”を出力するコンパレータである。その比較結果φ２ｎは、カウンタ入力設定回路４１０に供給される。第２の比較部４７０は、第１の比較部４６８と同様に、基準電圧Ｖ２ｎを反転入力に受け、分圧したサブ回路２００の出力電圧Ｖ２ｓを非反転入力に受けて、出力電圧Ｖ２ｓが基準電圧Ｖ２ｎより高い場合に”１”を出力するコンパレータである。その比較結果φ２ｓｎは、カウンタ入力設定回路４１０に供給される。
【００４０】
一方、定常状態判断回路４０８は、メイン回路１００の出力電圧Ｖ２が増加中であるか、減少中であるかまたは定常状態であるかを判定する判定回路であり、本実施形態では、図２０に示すように、分周回路４８２と、バッファ回路４８４と、サンプルホールド回路４８６と、微分回路４８８と、出力回路４９０とを含む。分周回路４８２は、第２のスイッチング素子３０〜３４へのクロックφｇ１〜φｇ３を分周してその奇数番目φｏと偶数番目φｅを検出する検出回路である。バッファ回路４８４は、基準電圧発生回路４０６からの分圧したメイン回路１００の出力電圧Ｖ２をバッファリングする回路である。その出力は、サンプルホールド回路４８６に供給される。サンプルホールド回路４８６は、バッファ回路４８４からの出力電圧Ｖ２を分周回路４８２により検出した奇数番目φｏと偶数番目φｅにてサンプリングする回路である。サンプリングした出力電圧Ｖ２は、コンパレータ４９２により比較されて、その結果が微分回路４８８と出力回路４９０に供給される。微分回路４８８は、コンパレータ４９２の出力の変化を微分して出力回路４９０に供給する。出力回路４９０は、３個のフリップフロップ４９４〜４９８を含み、第１のフリップフロップ４９４により、増加または減少の出力結果φｓｔ１を生成して、第２および第３のフリップフロップ４９６，４９８により定常状態の出力結果φｓｔ２を出力する。図２１および図２２には、出力電圧Ｖ２が増加または減少している場合と、定常状態になる場合の各部の波形が示されている。判定結果φｓｔ１，φｓｔ２は、それぞれカウンタ入力設定回路４１０に供給される。図２３には、分周回路４８２の出力と、昇降圧比の設定およびサブ回路のオン抵抗制御の関係が示されている。
【００４１】
カウンタ入力設定回路４１０は、基準電圧発生回路４０６の比較結果φ２ｎ，φ２ｓｎおよび定常状態判断回路４０８の判定結果φｓｔ１，φｓｔ２に基づいて昇降圧比Ａｖｊを１段下げるか上げるかを表わすアップダウン信号φｕｐ，φｄｏｗｎを生成する信号生成回路であり、本実施形態では、図２４に示すように、複数のロジックによりそれぞれの結果を論理演算して信号φｕｐ，φｄｏｗｎをアップダウンカウンタ４１２に供給する。図２４には、それぞれの比較判定結果から得られるアップダウン信号の組み合わせが示されている。
【００４２】
アップダウンカウンタ４１２は、カウンタ入力設定回路４１０からのアップダウン信号φｓｔ１，φｓｔ２を所定のクロックφｃｌｏｃｋに基づいてカウントして、状態を表わす３ビットの出力ｙ１〜ｙ３を生成する状態信号生成回路である。本実施形態では、たとえば図２５に示すように、複数の論理回路と３個のＪ−Ｋフリップフロップに形成されて、φｃｌｏｃｋに応動して状態信号ｙ１〜ｙ３を出力する。図２６には、アップダウンカウンタ４１２の各部の波形が示されている。状態信号ｙ１〜ｙ３は、制御信号設定回路４１４，４１６に供給される。
【００４３】
制御信号設定回路４１４は、カウンタ出力ｙ１〜ｙ３に基づいてメイン回路１００とサブ回路２００のそれぞれ第３および第４のスイッチング素子４０〜５４へのクロックφｉ１〜φｏ３を決定するそれぞれ２ビットの制御信号Ｃｉ１〜Ｃｏ２ｓを生成する信号生成回路であり、本実施形態では、図２６に示すように、複数の論理回路により形成されている。詳しくは、昇降圧比Ａｖｊと制御信号φｉ１〜φｏ２の設定は、図２７に示すように表わされる。さらに、カウンタ出力ｙ１〜ｙ３と制御信号φｉ１〜φｏ２の設定は、図２８に示すように表わされる。この図から、それぞれの制御信号φｉ１〜φｏ２は、以下の各式（１）〜（４）により表わされる。
Ｃｉ１＝￣ｙ１・￣ｙ２＋￣ｙ２・￣ｙ３＋￣ｙ３・￣ｙ１（１）
Ｃｉ２＝ｙ１＋ｙ３（２）
Ｃｏ１＝ｙ１・￣ｙ２＋ｙ２・￣ｙ３（３）
Ｃｏ１＝￣ｙ１＋￣ｙ２・ｙ３（４）
同様に、サブ回路２００の第３および第４のスイッチング素子４０〜５４のクロックを決定する制御信号Ｃｉ１ｓ〜Ｃｏ２ｓは、以下の各式（５）〜（８）により表わされる。
Ｃｉ１＝￣ｙ１＋￣ｙ２・￣ｙ３＝Ｃｏ２（５）
Ｃｉ２＝ｙ１＋ｙ２・￣ｙ３（６）
Ｃｏ１＝ｙ１・ｙ２＋ｙ２・ｙ３＋ｙ３・ｙ１＝￣Ｃｉ１（７）
Ｃｏ１＝￣ｙ１＋￣ｙ３（８）
したがって、上記各式（１）〜（８）から図２６に示す制御信号設定回路４１４の論理回路が求められる。この場合、サブ回路２００への制御信号を生成するクロックφｓＨは、その値が”１”のときメイン回路１００と同じ昇降圧比に設定されて、”０”のとき昇降圧比をメイン回路１００より１段下げた状態とする。制御信号φｉ１〜φｏ２ｓは、それぞれのクロック置換回路４１８〜４２４に供給される。
【００４４】
クロック置換回路４１８〜４２４は、図２９に示すように、第２のスイッチング素子３０〜３４へのクロックφｇ１〜φｇ３をそれぞれ制御信号Ｃｉ１〜Ｃｏ２ｓにより置換して出力する回路であり、複数の論理回路により形成されて第２または第４のスイッチ駆動回路３０４，３０８に供給される。図３０には、制御信号Ｃｉ１，Ｃｉ２とキャパシタ数ｒ，ｓの値が示されている。
【００４５】
次に、本発明による昇降圧比切換制御方法を上記スイッチトキャパシタ電源装置の動作とともに説明する。図３１を参照すると、まず、ステップＳ１０において、電源をオンとすると、制御部４００は、メイン回路１００とサブ回路２００の出力電圧Ｖ２，Ｖ２ｓが同じ値となるように、クロックφｇ１〜φｍ３をスイッチ駆動回路３０２〜３０８に送る。次に、ステップＳ１２において、制御部４００はメイン回路１００とサブ回路の出力電圧Ｖ２，Ｖ２ｓを検出して、その値が同じ値であるか否かを検出して、その値が同じ値になるように、サブ回路２００の負荷抵抗Ｒｌｓを設定する。すなわち、オン抵抗制御回路３４０が起動されて、サブ回路１００の出力端子２に接続されたスイッチング素子２０２，２０６にそれぞれクロックφｌｓ，￣φｌｓが供給されて、それらの抵抗値が調整される。この際、クロックφｌｓの周波数をｆｌｓとすると、負荷抵抗Ｒｌｓは、次式（９）により表わされる。
Ｒｌｓ＝１／（Ｃｌｓ・ｆｌｓ）（９）
クロック周波数ｆｌｓは、図８に示すＶ−Ｆ変換器２１８により生成される。この際、図７において、分圧した出力電圧＾Ｖ２，＾Ｖ２ｓを入力した誤差増幅器２１４の出力Ｖｆｂは、その帰還抵抗Ｒｆｂ２が十分大きいとして無視すると、次式（１０）により表わされる。
Ｖｆｂ＝＾Ｖ２ｓ＋｛１／（Ｃｆｂ・Ｒｆｂ）｝∫（＾Ｖ２ｓ−＾Ｖ２）ｄｔ（１０）
上式（１０）において、＾Ｖ２と＾Ｖ２ｓは、抵抗分圧した電圧であるので、次式（１１）、（１２）に表わすように同じ係数ｋｖにする。
＾Ｖ２＝｛Ｒｖ２／（Ｒｖ２＋Ｒ’ｖ２）｝Ｖ２＝Ｋｖ・Ｖ２（１１）
＾Ｖ２ｓ＝｛Ｒｖｓ／（Ｒｖｓ＋Ｒ’ｖｓ）｝Ｖ２ｓ＝Ｋｖ・Ｖ２ｓ（１２）
式（１１）、（１２）を式（１０）に代入すると、Ｖｆｂは、次式（１３）のように表わされる。
Ｖｆｂ＝［Ｖ２ｓ＋｛１／（Ｃｆｂ・Ｒｆｂ）｝∫（Ｖ２ｓ−Ｖ２）ｄｔ］・Ｋｖ（１３）
たとえば、Ｖ２ｓ＞Ｖ２とすると、Ｖｆｂ（＝Ｖｓｈ）は、次第に増加する。これにより、Ｖ−Ｆ変換器２１８の発振周波数ｆｌｓは増加し、上式（１３）によりサブ回路の負荷抵抗Ｒｌｓは小さくなる。この結果、サブ回路２００の出力電圧Ｖ２ｓは低下し、メイン回路の出力電圧Ｖ２に近づく。Ｖ２ｓ＜Ｖ２の場合は反対の動作によりＶ２ｓは増加する。したがって、定常時にはＶ２ｓ＝Ｖ２となるようにサブ回路２００の負荷抵抗Ｒｌｓが調整される。外付のキャパシタを接続して、メイン回路のキャパシタが変化したり、温度上昇でスイッチング素子のオン抵抗が変化して、αが変わってもＶ２ｓ＝Ｖ２となるように、サブ回路２００の負荷抵抗Ｒｌｓが調整される。
【００４６】
図３１に戻って、ステップＳ１２において負荷抵抗Ｒｌｓが調整されると、ステップＳ１４に進む。ステップＳ１４では、制御回路４００はサブ回路２００の昇降圧比Ａｖｓを１段下げる。この際、加えるクロックの高レベルは最大電圧Ｖｍａｘにして、スイッチング素子のオン抵抗を最少にする。次いで、ステップＳ１６に進み、メイン回路１００の昇降圧比Ａｖｊを１段下げるか否かを判断する。たとえば、図３２には、メイン回路１００の出力電圧Ｖ２と昇降圧比Ａｖｊを１段低くしたサブ回路の出力電圧Ｖ２ｓの組み合わせが示されている。この図において、丸１は両出力電圧とも設定電圧Ｖ２ｎより低い場合を示し、丸３は両出力電圧とも設定電圧Ｖ２ｎを越えている場合を示す。丸２はＶ２ｓとＶ２の間に設定電圧Ｖ２ｎがくる場合である。なお、丸４は通常では起こらない組み合わせである。次に、図３３には、昇降圧比Ａｖｊの変更条件が示されている。この図に示すように、電圧の大小関係だけでなく、出力電圧Ｖ２が増加中であるか、減少中であるかを定常状態判断回路４０８により判定する。つまり、図３５に示すように、ステップＳ２０において、電源をオンとすると、ステップＳ２２において変数Ｓｔｅａｄｙを１とする。次いで、ステップＳ２４において、現時点の出力電圧Ｖ２（ｎｔ）と１周期前の出力電圧Ｖ２（ｎｔ−ｔ）とを比較する。つまり、図３４に示すように、現時点の出力が１周期前の出力より高い場合には増加とし、同じであれば定常状態とし、低ければ減少中であるとみなす。これにより、減少中であれば図３５のステップＳ２６に移り、変数Ｓｔｅａｄｙ＝−１となり、定常状態であればステップＳ２８において、Ｓｔｅａｄｙ＝０となり、さらに、増加であればステップＳ３０においてＳｔｅａｄｙ＝１とする。
【００４７】
さらに、図３６を参照して、その流れを説明すると、ステップＳ４２によりオン抵抗制御回路３４０が常に動作している状態において、ステップＳ５２に進んで、出力電圧Ｖ２が電圧Ｖ２ｎを越えると、即座に出力側スイッチング素子、つまり第４のスイッチング素子５０〜５４のゲートのハイレベルを下げてオン抵抗を高くして、出力電圧Ｖ２をＶ２ｎに安定化させる。Ｓｔｅａｄｙ＝０は、出力電圧がＶ２ｎに達していないことを表わし、出力電圧Ｖ２ｎに達すると、Ｓｔｅａｄｙ＝１となる。電源始動時は、昇降圧比Ａｖｊを最少（ｊ＝１）にして、得たい出力電圧Ｖ２ｎを越えるまで次第にＡｖｊを増していく。電荷転送用キャパシタの数が３個の場合、昇降圧比Ａｖｊは３倍（ｊ＝７）までであるので、ｊ＝７の場合においても出力電圧がＶ２ｎに達しない場合には、安定化できる範囲を越えているので、Ｓｔｅａｄｙ＝０とする。サブ回路２００の出力電圧Ｖ２ｓが増加している状態で、メイン回路１００とサブ回路２００の出力電圧Ｖ２，Ｖ２ｓがともに、Ｖ２ｎを越えるとメイン回路１００の昇降圧比Ａｖｊを１段下げる。以下、同様に上記動作を繰り返して、メイン回路１００の出力電圧Ｖ２を所望の電圧Ｖ２ｎ以上の最も損失が少なく、効率の高い電圧値に制御する。
【００４８】
以上のように本実施形態のスイッチトキャパシタ電源装置およびその昇降圧比切換制御方法ならびにスイッチ駆動回路によれば、制御部４００により、あらかじめサブ回路２００のスイッチング素子を制御してメイン回路１００の現出力電圧値より１段低い電圧値を出力させて、その結果に基づいてメイン回路１００の出力電圧Ｖ２を所望の電圧値Ｖ２ｎ以上の所定の電圧値より１段低い出力電圧にするか否かを判定しつつメイン回路１００のスイッチング素子を制御するので、メイン回路１００の出力電圧Ｖ２を損失の少ない、かつ効率のよい所望の出力電圧以上の値に常時保持することができる。その際、定常状態判断回路４０８によりメイン回路１００の出力電圧が上昇中であるか、下降中であるかまたは定常状態であるかを所定の間隔によりサンプルホールドして、その状態を判定するので、メイン回路の状態に応じた適切な昇降圧比切換を実行することができる。
【００４９】
また、基準電圧発生回路４０６により、入力電圧Ｖ１に基づいて基準電圧を発生し、その基準電圧に基づいてメイン回路１００の出力電圧Ｖ２とサブ回路２００の出力電圧Ｖ２ｓが所望の電圧値以上であるか否かを比較するので、他の電源電圧を用いずに効率よく出力電圧の比較をすることができる。その結果、カウンタ入力設定回路４１０により、定常状態判定回路４０８と基準電圧発生回路４０６のそれぞれの出力に基づいてメイン回路１００またはサブ回路２００の昇降圧比Ａｖｊを１段下げるかまたは上げるか否かを表わすカウント信号を出力するので、ハードウェアによる迅速な入力設定をすることができる。さらに、アップダウンカウンタ４１２により、カウンタ入力設定回路４１０からのカウント信号を所定のクロックに基づいてカウントすることによって、ハードウェアにより回路の状態を迅速に表わして、制御信号設定回路４１４に伝達することができる。その結果、制御信号設定回路４１４において、カウンタ４１２のカウント結果に基づいてメイン回路１００およびサブ回路２００の第３または第４のスイッチング素子４０〜５４をそれぞれ制御する制御信号を効率よく設定することができる。
【００５０】
一方、サブ回路２００は、メイン回路１００と同様の制御により同様の値の出力電圧を得るように、メイン回路１００の出力電圧の変動に応じて自回路の負荷抵抗の値を調整自在な負荷抵抗調整回路を含むので、メイン回路１００の負荷変動あるいは電源電圧の変動または温度変化など状況によりメイン回路１００の状態が変化した場合にも効率よく昇降圧比を切り換えることができる。この場合、サブ回路２００の負荷抵抗Ｒｌｓは、その出力に直列に接続されたｐチャネルＭＯＳＦＥＴによる第６のスイッチング素子２０２と、出力に並列に接続されたｎチャネルＭＯＳＦＥＴによる第７のスイッチング素子２０６と、出力に並列に接続されたキャパシタ２０４とを含むスイッチトキャパシタ抵抗により形成されているので、効率よく、かつ簡単に抵抗調整をすることができる。さらに、負荷抵抗調整回路は、メイン回路１００の出力電圧とサブ回路２００の出力電圧とを抵抗分圧した値を誤差増幅器２１４により比較して、その結果をサンプルホールドして、その結果に基づいて電圧−周波数変換したクロックを負荷抵抗の第６および第７のスイッチング素子２０２、２０６に供給するので、効率よく、かつ簡単に抵抗調整をすることができる。
【００５１】
他方、本実施形態に係るスイッチトキャパシタ電源装置によれば、メイン回路１００に、入力電圧Ｖ１およびそれぞれの電荷転送用キャパシタ１０〜１４の出力電圧を検出する第１〜第４のダイオード７０〜７６と、電荷転送用キャパシタ１０〜１４の一方側に入力電圧Ｖ１を接続して、第２のスイッチング素子３０〜３４のクロックφｇ１〜φｇ３の間にダイオード７２〜７６と電荷転送用キャパシタ１０〜１４を入力電圧Ｖ１に直列に接続する第５のスイッチング素子８０〜８４と、ダイオード７０〜７６の出力を平均化して出力する平滑用キャパシタ９０とを有する最大電圧出力回路１０２を設けたので、補助電源などを用いずに、負荷への供給電圧より高い駆動電圧をスイッチ駆動回路３０２〜３０８および各部に有効に供給することができる。この場合、最大電圧出力回路１０２からの最大出力電圧Ｖｍａｘを受けて、第１〜第４のスイッチング素子２０〜５４をそれぞれ駆動する複数のスイッチ駆動回路を含むので、少ないチップ面積を有効に達成することができる。より具体的には、第１ないし第３のスイッチング素子２０〜４４を駆動するスイッチ駆動回路３０２，３０６が、入力電圧Ｖ１に基づいてクロックを反転増幅する第１のインバータ３１０と、第１のインバータ３１０の出力をレベルシフトするクランパ３１８と、クランパ３１８の出力を最大電圧出力回路１０２からの最大出力電圧Ｖｍａｘに基づいて反転増幅する第２のインバータ３１２と、第２のインバータ３１２の出力を最大電圧出力Ｖｍａｘに基づいて反転増幅する第３のインバータ３１４と、第３のインバータ３１４の出力を最大電圧出力Ｖｍａｘに基づいて反転増幅して第１ないし第３のスイッチング素子に供給する第４のインバータ３１６とを含むので、効率のいい、かつ少ないチップ面積の駆動回路を実現することができる。また、第４のスイッチング素子５０〜５４を駆動するスイッチ駆動回路３０４，３０８は、入力電圧Ｖ１に基づいて駆動クロックを反転増幅する第１のインバータ３２０と、第１のインバータ３２０の出力をレベルシフトするクランパ３２８と、クランパ３２８の出力を最大電圧出力Ｖｍａｘに基づいて反転増幅する第２のインバータ３２２と、第２のインバータ３２２の出力を最大電圧出力Ｖｍａｘに基づいて反転増幅する第３のインバータ３２４と、第３のインバータ３２４の出力を回路のオン抵抗値に基づいてレベル制御するレベル調整回路３３０と、レベル調整回路３３０の出力に基づいて第３のインバータ３２４の出力を反転増幅して第４のスイッチング素子に供給する第４のインバータ３２６とを含むので、効率のいい、かつ少ないチップ面積の駆動回路を実現することができる。特に、レベル調整回路３３０にＶｃｏｎを供給するオン抵抗制御回路３４０は、メイン回路１００の現出力電圧と１周期前の出力電圧を誤差増幅した値に基づいてオン抵抗制御するので、出力電圧の変化に対して有効に対応することができる。
【００５２】
さらに、本実施形態のスイッチトキャパシタ電源装置によれば、所定のクロックを発生するマルチバイブレータ４０２と、そのクロックφｏを分周しつつそれぞれのクロックを所定の期間遅延してクロック間に所定の間隔Ｔｍを形成するデッドタイム生成回路４５４と、マルチブレータ４０２からのクロックφｏに基づいて３相クロックを生成する３進カウンタ４５６と、３進カウンタ４５６からのクロックとデッドタイム生成回路４５４からのクロックに基づいて第１、第２および第５のスイッチング素子に供給するクロックを生成して出力する出力回路４５８とを含むクロック発生回路４０４を有するので、最大電圧出力回路１０２のスイッチング制御を含む有効なクロックを生成することができる。図３７には、クロックφｇ１〜φｇ３の間隔Ｔδにパルス幅Ｔｍのクロックφｍ１〜φｍ３が有効に配置されている。さらに、本実施形態におけるクロック発生回路４０４は、マルチバイブレータ４０２からデッドタイム生成回路４５４および３進カウンタ４５６へのクロックを所定のスタンバイ信号φｓｔｏにより停止するスタンバイ機能を含むので、スタンバイ時にクロックを停止して消費電力を有効に削減することができる。
【００５３】
次に、図３８には、最大電圧出力回路１０２を含む本実施形態によるスイッチトキャパシタ電源装置と、従来のリング形のスイッチトキャパシタ電源装置での出力電圧Ｖ２とＶｍａｘとを比較した結果が示されている。同図に示すように、従来の技術では、ゲート駆動回路の電圧Ｖｍａｘは、１０Ｖまでしか上がらず、十分なゲートソース間電圧を得ることができなかった。出力電圧Ｖ２も８．６Ｖと低くなっている。その際の電圧効率ηは、次式により表わされる。
η＝（Ｐ２／Ｐ１）×１００＝（Ｖ２・Ｉ２／Ｖ１・Ｉ２）×１００（％）
３倍昇圧の電源では、スイッチング素子のオン抵抗、キャパシタの容量値およびクロック周波数には無関係に、入出力電流の関係はＩ１＝３Ｉ２となるので、効率ηは次式となる。
η＝（Ｖ２／３・Ｖ１）×１００（％）
したがって、入力電圧Ｖ１＝３．８Ｖと出力電圧Ｖ２＝８．６Ｖをこの式に代入すると、従来の技術では、効率ηは７５．４％と低い値となる。本実施形態では、出力電圧Ｖ２＝１０．５Ｖになるので、上式に代入すると、効率ηは９２．１％と非常に高い値が得られた。したがって、本実施形態では大幅に効率が改善されていることがわかる。
【００５４】
以上、本発明によるスイッチトキャパシタ電源装置を上記各実施形態に沿って説明したが、本発明はこれらに限定されるものではなく、上述した特許請求の範囲を逸脱しない限りにおいて、種々の変更、改良、組み合わせは、もちろん本発明に含まれる。
【００５５】
【発明の効果】
以上説明したように本発明のスイッチトキャパシタ電源装置によれば、所定の入力電圧を複数のスイッチング手段を介して複数のキャパシタに充放電して、その昇降圧した所望の出力電圧を負荷に供給するスイッチトキャパシタ電源装置において、少なくとも、複数の電荷転送用キャパシタと複数の第１のスイッチング手段がリング状に形成され、その電荷転送用キャパシタの一方に該キャパシタを接地する第２のスイッチング手段が接続され、さらに、電荷転送用キャパシタの他方に入力電圧を印加する複数の第２のスイッチング手段と電荷転送用キャパシタの充電電圧を放電して出力する複数の第４のスイッチング手段が接続され、第４のスイッチング手段に、その放電電圧を平均化して負荷に供給する出力キャパシタが接続されて形成されたメイン回路と、メイン回路とほぼ同様に形成されて、それぞれのキャパシタおよびスイッチング手段がメイン回路のそれぞれの素子の（１／α）倍のチップ面積に形成されたサブ回路であって、メイン回路の出力電圧の設定電圧をあらかじめモニタするためのサブ回路と、メイン回路およびサブ回路のそれぞれ第１ないし第４のスイッチング手段を制御してメイン回路の出力電圧を所望の値に制御する制御手段であって、あらかじめサブ回路のスイッチング手段を制御してメイン回路の現出力電圧値より１段低い電圧値を出力させて、その結果に基づいてメイン回路の出力電圧を所望の電圧値以上の所定の電圧値より１段低い出力電圧にするか否かを判定しつつメイン回路のスイッチング手段を制御する制御手段とを含むので、メイン回路の出力電圧を損失の少ない、かつ効率のよい所望の出力電圧以上の値に常時保持することができる。
【００５６】
本発明の請求項２に係るスイッチトキャパシタ電源装置によれば、制御手段がメイン回路の出力電圧が上昇中であるか、下降中であるかまたは定常状態であるかを所定の間隔によりサンプルホールドして、その状態を判定する定常状態判定手段を含むので、メイン回路の状態に応じた適切な昇降圧比切換を実行することができる。
【００５７】
本発明の請求項３に係るスイッチトキャパシタ電源装置によれば、制御手段が入力電圧に基づいて基準電圧を発生する基準電圧発生手段と、その基準電圧に基づいてメイン回路の出力電圧とサブ回路の出力電圧が所望の電圧値以上であるか否かを比較する比較手段とを含むので、他の電源電圧を用いずに効率よく出力電圧の比較をすることができる。
【００５８】
本発明の請求項４に係るスイッチトキャパシタ電源装置によれば、制御手段が定常状態判定手段と比較手段のそれぞれの結果に基づいてメイン回路またはサブ回路の出力電圧を１段下げるかまたは上げるか否かを表わすカウント信号を出力する入力設定手段を含むので、ハードウェアによる迅速な入力設定をすることができる。
【００５９】
本発明の請求項５に係るスイッチトキャパシタ電源装置によれば、制御手段が入力設定手段からのカウント信号を所定のクロックに基づいてカウントするカウンタを含むので、ハードウェアにより迅速に状態を表わして、伝達することができる。
【００６０】
本発明の請求項６に係るスイッチトキャパシタ電源装置によれば、制御手段がカウンタのカウント結果に基づいてメイン回路およびサブ回路の第２または第３のスイッチング手段をそれぞれ制御する制御信号を設定する制御信号設定手段を含むので、効率よく制御信号を設定することができる。
【００６１】
本発明の請求項７に係るスイッチトキャパシタ電源装置によれば、サブ回路はメイン回路と同様の制御により同様の出力電圧を得るように、メイン回路の出力電圧の変動に応じて自回路の負荷抵抗の値を調整自在な負荷抵抗調整手段を含むので、メイン回路の負荷変動あるいは電源電圧の変動または温度変化など状況によりメイン回路の状態が変化した場合にも効率よく昇降圧比を切り換えることができる。
【００６２】
本発明の請求項８に係るスイッチトキャパシタ電源装置によれば、サブ回路の負荷抵抗は、その出力に直列に接続された第１のスイッチング手段と、出力に並列に接続された第２のスイッチング手段と、出力に並列に接続されたキャパシタとを含むスイッチトキャパシタ抵抗により形成されているので、効率よく、かつ簡単に抵抗調整をすることができる。
【００６３】
本発明の請求項９に係るスイッチトキャパシタ電源装置によれば、負荷抵抗調整手段は、メイン回路の出力電圧とサブ回路の出力電圧とを比較する比較手段と、その結果をサンプルホールドするサンプル手段と、サンプル手段の出力に基づいて電圧−周波数変換したクロックを負荷抵抗の第１および第２のスイッチング手段に供給する電圧−周波数変換手段とを含むので、効率よく、かつ簡単に抵抗調整をすることができる。
【００６４】
本発明の請求項１０に係るスイッチトキャパシタ電源装置によれば、所定の入力電圧を複数のスイッチング手段を介して複数のキャパシタに充放電して、その昇降圧した所望の出力電圧を得るスイッチトキャパシタ電源装置において、複数の電荷転送用キャパシタと、電荷転送用キャパシタに交互に直列に接続されてループ回路を形成し、そのループ回路における電荷用キャパシタの接続順序を切り替える複数の第１のスイッチング手段と、電荷転送用キャパシタの一方に接続されて、それぞれのキャパシタを接地自在に制御する第２のスイッチング手段と、電荷転送用キャパシタの他方に接続されて、入力電圧を印加自在に制御する複数の第３のスイッチング手段と、電荷転送用キャパシタの他方に接続されて、該キャパシタの充電電圧を放電自在に制御する複数の第４のスイッチング手段と、第４のスイッチング手段からの放電電圧を平均化して負荷に供給する第１の出力キャパシタとを含み、さらに、入力電圧およびそれぞれの電荷転送用キャパシタの出力電圧を検出する複数のダイオードと、電荷転送用キャパシタの一方側に入力電圧を接続して、第２のスイッチング手段の切換の間にダイオードとキャパシタを入力電圧に直列に接続する第５のスイッチング手段と、ダイオードの出力を平均化して出力する第２の出力キャパシタとを有する最大電圧出力手段を含むので、補助電源などを用いずに、負荷への供給電圧より高い駆動電圧を得ることができる。
【００６５】
本発明の請求項１１に係るスイッチトキャパシタ電源装置によれば、最大電圧出力手段からの出力電圧を受けて、第１〜第４のスイッチング手段をそれぞれ駆動する複数のスイッチ駆動回路を含むので、少ないチップ面積を有効に達成することができる。
【００６６】
本発明の請求項１２に係るスイッチトキャパシタ電源装置におけるスイッチ駆動回路によれば、第１ないし第３のスイッチング手段を駆動するスイッチ駆動回路が、入力電圧に基づいて駆動クロックを反転増幅する第１のインバータと、第１のインバータの出力をレベルシフトするクランパと、クランパの出力を最大電圧出力手段の出力電圧に基づいて反転増幅する第２のインバータと、第２のインバータをの出力を最大電圧出力手段の出力電圧に基づいて反転増幅する第３のインバータと、第３のインバータの出力を最大電圧出力手段の出力電圧に基づいて反転増幅して第１ないし第３のスイッチング手段に供給する第４のインバータとを含むので、効率のいい、かつ少ないチップ面積の駆動回路を実現することができる。
【００６７】
請求項１３に係るスイッチ駆動回路によれば、第４のスイッチング手段を駆動するスイッチ駆動回路は、入力電圧に基づいて駆動クロックを反転増幅する第１のインバータと、第１のインバータの出力をレベルシフトするクランパと、クランパの出力を最大電圧出力手段の出力電圧に基づいて反転増幅する第２のインバータと、第２のインバータの出力を最大電圧出力手段の出力電圧に基づいて反転増幅する第３のインバータと、第３のインバータの出力を第４のスイッチング手段のオン抵抗値に基づいてレベル制御するレベル制御手段と、レベル制御手段の出力に基づいて第３のインバータの出力を反転増幅して第１ないし第３のスイッチング手段に供給する第４のインバータとを含むので、効率のいい、かつ少ないチップ面積の駆動回路を実現することができる。
【００６８】
本発明の請求項１４に係るスイッチ駆動回路によれば、レベル制御手段は、入力電圧と出力電圧を誤差増幅した値に基づいてオン抵抗制御するオン抵抗制御手段を含むので、出力電圧の変化に対して有効に対応することができる。
【００６９】
本発明の請求項１５に係るスイッチトキャパシタ電源装置によれば、所定のクロックを発生するマルチバイブレータと、そのクロックを分周しつつそれぞれのクロックを所定の期間遅延してクロック間に所定の間隔を形成するクロック間隔生成手段と、マルチブレータからのクロックを所定回数カウントしてｎ倍のクロックを生成するｎ進カウンタと、ｎ進カウンタからのクロックとクロック間隔生成手段からのクロックに基づいて第１のスイッチング手段に供給するｎ相クロックを生成して出力する出力回路とを含むクロック生成回路を有するので、最大電圧出力回路のスイッチング制御を含む有効なクロックを生成することができる。
【００７０】
本発明の請求項１６に係るスイッチトキャパシタ電源装置によれば、クロック生成回路は、マルチバイブレータからクロック間隔生成手段およびｎ進カウンタへのクロックを所定のスタンバイ信号により停止するスタンバイ機能を含むので、スタンバイ時にクロックを停止して消費電力を有効に削減することができる。
【００７１】
本発明の請求項１７に係るスイッチトキャパシタ電源装置における昇降圧比切換制御方法によれば、所定の入力電圧を複数のスイッチング手段を介して複数のキャパシタに充放電して、その昇降圧した所望の出力電圧を得るスイッチトキャパシタ電源装置における昇降圧比切換制御方法において、複数のスイッチング手段の制御により、複数のキャパシタのうちｒ個のキャパシタに充電し、ｓ個のキャパシタから放電して入力電圧の（ｓ／ｒ）倍の出力電圧を得るメイン回路と、該メイン回路とほぼ同様に構成されて、そのキャパシタおよびスイッチング手段がメイン回路のそれぞれの素子の（１／α）倍のチップ面積に形成されたサブ回路とを用意し、メイン回路の出力電圧を制御する際に、あらかじめサブ回路のスイッチング手段を制御してメイン回路の現出力電圧値より１段低い電圧値を出力させて、その結果に基づいてメイン回路の出力電圧を所望の電圧値以上の所定の電圧値より１段低い出力電圧にするか否かを判定しつつメイン回路のスイッチング手段を制御するので、メイン回路の出力電圧を損失の少ない、かつ効率のよい所望の出力電圧以上の値に常時保持することができる。
【００７２】
本発明の請求項１８に係る昇降圧比切換制御方法によれば、サブ回路の出力電圧の値に基づいてメイン回路を制御する際に、メイン回路の出力電圧が上昇中であるか、下降中であるかまたは定常状態であるかを所定の間隔によりサンプルホールドして、その状態を判定しつつメイン回路を制御するので、メイン回路の状態に応じた適切な昇降圧比切換を実行することができる。
【００７３】
本発明の請求項１９に係る昇降圧比切換制御方法によれば、入力電圧に基づいて基準電圧を発生し、基準電圧に基づいてメイン回路の出力電圧とサブ回路の出力電圧が所望の電圧値以上であるか否かを比較しつつメイン回路を制御するので、他の電源電圧を用いずに効率よく出力電圧の比較をすることができる。
【００７４】
本発明の請求項２０に係る昇降圧比切換制御方法によれば、定常状態判定およびメイン回路とサブ回路の出力比較に基づいてメイン回路またはサブ回路の出力電圧を１段下げるか、または上げるか否かを決定するので、メイン回路の状態に応じた適切な昇降圧比切換を実行することができる。
【００７５】
本発明の請求項２１に係る昇降圧比切換制御方法によればサブ回路の出力電圧を得る際に、メイン回路の負荷の変動に応じて、サブ回路の負荷を調整するので、メイン回路の負荷変動あるいは電源電圧の変動または温度変化など状況によりメイン回路の状態が変化した場合にも効率よく昇降圧比を切り換えることができる。
【図面の簡単な説明】
【図１】本発明によるスイッチトキャパシタ電源装置の一実施形態を示す機能ブロック図ある。
【図２】図１の実施形態によるスイッチトキャパシタ電源装置に適用されるメイン回路の内部構成例を示す回路図である。
【図３】図１の実施形態によるスイッチトキャパシタ電源装置に適用されるサブ回路の内部構成例を示す回路図である。
【図４】図１の実施形態によるスイッチトキャパシタ電源装置に適用されるサブ回路の負荷抵抗の一例を示すブロック図である。
【図５】図１の実施形態によるスイッチトキャパシタ電源装置に適用されるサブ回路の負荷抵抗の具体例を示す回路図である。
【図６】図１の実施形態によるスイッチトキャパシタ電源装置に適用されるサブ回路の負荷抵抗を駆動するクロックを示すタイムチャートである。
【図７】図１の実施形態によるスイッチトキャパシタ電源装置に適用されるサブ回路の負荷抵抗を調整する要部を示す回路図である。
【図８】図１の実施形態によるスイッチトキャパシタ電源装置に適用されるサブ回路の負荷抵抗を駆動する要部を示す回路図である。
【図９】図１の実施形態によるスイッチトキャパシタ電源装置に適用されるサブ回路の負荷抵抗を駆動する要部を示す回路図である。
【図１０】図１の実施形態によるスイッチトキャパシタ電源装置に適用されるスイッチ駆動回路の一例を示す回路図である。
【図１１】図１の実施形態によるスイッチトキャパシタ電源装置に適用されるスイッチ駆動回路の各部の波形を示すタイムチャートである。
【図１２】図１の実施形態によるスイッチトキャパシタ電源装置に適用されるスイッチ駆動回路の一例を示す回路図である。
【図１３】図１の実施形態によるスイッチトキャパシタ電源装置に適用されるスイッチ駆動回路の一例を示す回路図である。
【図１４】図１の実施形態によるスイッチトキャパシタ電源装置に適用されるスイッチ駆動回路の各部の波形を示すタイムチャートである。
【図１５】図１の実施形態によるスイッチトキャパシタ電源装置に適用されるスイッチ駆動回路の各部の波形を示すタイムチャートである。
【図１６】図１の実施形態によるスイッチトキャパシタ電源装置に適用されるオン抵抗制御回路の一例を示す回路図である。
【図１７】図１の実施形態によるスイッチトキャパシタ電源装置に適用されるクロック発生回路の一例を示す回路図である。
【図１８】図１の実施形態によるスイッチトキャパシタ電源装置に適用されるクロック発生回路の各部の波形を示すタイムチャートである。
【図１９】図１の実施形態によるスイッチトキャパシタ電源装置に適用される基準電圧発生回路の一例を示す回路図である。
【図２０】図１の実施形態によるスイッチトキャパシタ電源装置に適用される定常状態判断回路の一例を示す回路図である。
【図２１】図１の実施形態によるスイッチトキャパシタ電源装置に適用される定常状態判断回路の各部の波形を示すタイムチャートである。
【図２２】図１の実施形態によるスイッチトキャパシタ電源装置に適用される定常状態判断回路の各部の波形を示すタイムチャートである。
【図２３】図１の実施形態によるスイッチトキャパシタ電源装置に適用される定常状態判断回路の各部の波形を示すタイムチャートである。
【図２４】図１の実施形態によるスイッチトキャパシタ電源装置に適用されるカウンタ入力設定回路の一例を示す回路図である。
【図２５】図１の実施形態によるスイッチトキャパシタ電源装置に適用されるカウンタ入力設定回路における信号の組み合わせを示す表である。
【図２６】図１の実施形態によるスイッチトキャパシタ電源装置に適用されるアップダウンカウンタの一例を示す回路図である。
【図２７】図１の実施形態によるスイッチトキャパシタ電源装置における昇降圧比と制御信号の関係を説明するための表である。
【図２８】図２３の従来の技術によるスイッチトキャパシタ電源装置におけるカウンタ出力と制御信号の関係を説明するための表である。
【図２９】図１の実施形態によるスイッチトキャパシタ電源装置に適用されるクロック置換回路の一例を示す回路図である。
【図３０】図１の実施形態によるスイッチトキャパシタ電源装置における制御信号とキャパシタ数の関係を示す表である。
【図３１】本発明によるスイッチトキャパシタ電源装置の昇降圧比切換制御方法の概略を示すフローチャートである。
【図３２】本発明によるスイッチトキャパシタ電源装置の昇降圧比切換制御方法を説明するための出力電圧の関係を示す図である。
【図３３】本発明によるスイッチトキャパシタ電源装置の昇降圧比切換制御方法を説明するための出力電圧の関係を示す表である。
【図３４】本発明によるスイッチトキャパシタ電源装置の昇降圧比切換制御方法を説明するための出力電圧の関係を示すグラフである。
【図３５】本発明によるスイッチトキャパシタ電源装置の昇降圧比切換制御方法を説明するためのフローチャートである。
【図３６】本発明によるスイッチトキャパシタ電源装置の昇降圧比切換制御方法を説明するためのフローチャートである。
【図３７】図１の実施形態によるスイッチトキャパシタ電源装置に適用されるクロックの一例を示すタイムチャートである。
【図３８】図１の実施形態によるスイッチトキャパシタ電源装置の効果を説明するためのグラフである。
【図３９】従来の技術によるスイッチトキャパシタ電源装置の一例を示す回路図である
【図４０】図３９のスイッチトキャパシタ電源装置に適用されるクロックを示すタイムチャートである。
【図４１】図３９のスイッチトキャパシタ電源装置に適用されるクロック置換回路の一例を示す回路図である。
【図４２】図３９のスイッチトキャパシタ電源装置における制御信号とキャパシタ数の関係を示す表である。
【図４３】図３９のスイッチトキャパシタ電源装置における課題を説明するための等価回路を示す回路図である。
【図４４】図３９のスイッチトキャパシタ電源装置における昇降圧比の一例を示す表である。
【符号の説明】
１０〜１４電荷転送用キャパシタ
２０〜２４第１のスイッチング素子
３０〜３４第２のスイッチング素子
４０〜４４第３のスイッチング素子
５０〜５４第４のスイッチング素子
６０出力キャパシタ
７０〜７６ダイオード
８０〜８４第５のスイッチング素子
９０平滑用キャパシタ
１００メイン回路
２００サブ回路
３０２〜３０８スイッチ駆動回路
３４０オン抵抗制御回路
４００制御部
４０４クロック発生回路
４０６基準電圧発生回路
４０８定常状態判断回路
４１０カウンタ入力設定回路
４１２アップダウンカウンタ
４１４制御信号設定回路
４１６クロック置換回路
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正の内容】
【図１】
2004007870.tif 000047
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図７
【補正方法】変更
【補正の内容】
【図７】
2004007870.tif 000048
【手続補正４】
【補正対象書類名】図面
【補正対象項目名】図８
【補正方法】変更
【補正の内容】
【図８】
2004007870.tif 000049
【手続補正５】
【補正対象書類名】図面
【補正対象項目名】図９
【補正方法】変更
【補正の内容】
【図９】
2004007870.tif 000050
【手続補正６】
【補正対象書類名】図面
【補正対象項目名】図１０
【補正方法】変更
【補正の内容】
【図１０】
2004007870.tif 000051
【手続補正７】
【補正対象書類名】図面
【補正対象項目名】図１１
【補正方法】変更
【補正の内容】
【図１１】
2004007870.tif 000052
【手続補正８】
【補正対象書類名】図面
【補正対象項目名】図１７
【補正方法】変更
【補正の内容】
【図１７】
2004007870.tif 000053
【手続補正９】
【補正対象書類名】図面
【補正対象項目名】図２０
【補正方法】変更
【補正の内容】
【図２０】
2004007870.tif 000054
【手続補正１０】
【補正対象書類名】図面
【補正対象項目名】図２６
【補正方法】変更
【補正の内容】
【図２６】
2004007870.tif 000055
【手続補正１１】
【補正対象書類名】図面
【補正対象項目名】図３９
【補正方法】変更
【補正の内容】
【図３９】
2004007870.tif 000056
【手続補正１２】
【補正対象書類名】図面
【補正対象項目名】図４１
【補正方法】変更
【補正の内容】
【図４１】
2004007870.tif 000057