(57)【要約】【課題】  工程中のチップ上の変化を容易にモニタリングできるスピードビニングテスト回路を備えた半導体装置及びそのテスト方法を提供する。【解決手段】  第１グループないし第４グループを構成する所定単位遅延回路によりチェーン状に形成されて前記コア部の周辺境界に置かれ、第１グループないし第４グループの各グループを構成する所定単位遅延回路の個数比が相異なるスピードビニングテスト回路部を備える半導体装置である。これにより、スピードビニングテスト回路に備わり、チェーンを形成する第１グループないし第４グループの所定単位遅延回路のうち一つ以上の出力端子に連結されているパッドを介して測定されるオシレーション波形で工程中のチップ上の変化をモニタリングできる。【選択図】    図１
2004214684.tif 000002
【特許請求の範囲】
【請求項１】
それぞれが相異なる数の所定単位遅延回路を備え、チップのコア部周辺境界に置かれる多数の回路グループと、
それぞれと前記所定単位遅延回路のうち一つ以上の出力端子それぞれが互いに連結されている多数のパッドと、を備えることを特徴とするスピードビニングテスト回路。
【請求項２】
前記多数の回路グループは、
第１グループを構成する所定単位遅延回路が直列連結されており、最終遅延信号を遅延させた第１遅延信号を出力する第１スピード相関回路と、
第２グループを構成する所定単位遅延回路が直列連結されており、前記第１遅延信号を遅延させた第２遅延信号を出力する第２スピード相関回路と、
第３グループを構成する所定単位遅延回路が直列連結されており、前記第２遅延信号を遅延させた第３遅延信号を出力する第３スピード相関回路と、
第４グループを構成する所定単位遅延回路が直列連結されており、前記第３遅延信号を遅延させた前記最終遅延信号を出力する第４スピード相関回路と、を備えることを特徴とする請求項１に記載のスピードビニングテスト回路。
【請求項３】
前記第１グループないし前記第４グループは、
それぞれのグループを構成する所定単位遅延回路の個数比が、数式、
Ａ：Ｂ：Ｃ：Ｄ＝ａ：ｂ：ｃ：ｄ
（ここで、Ａは第１グループの所定単位遅延回路の数から１を引いた数、Ｂは第２グループの所定単位遅延回路の数、Ｃは第３グループの所定単位遅延回路の数、Ｄは第４グループの所定単位遅延回路の数、ａ、ｂ、ｃ、ｄは相異なる任意の係数）
を満足することを特徴とする請求項１に記載のスピードビニングテスト回路。
【請求項４】
前記ａ、ｂ、ｃ、ｄは、
互いに素である関係であることを特徴とする請求項３に記載のスピードビニングテスト回路。
【請求項５】
前記第１遅延信号ないし前記第３遅延信号、及び前記最終遅延信号は、
所定時間経過後に同じオシレーション波形を有することを特徴とする請求項２に記載のスピードビニングテスト回路。
【請求項６】
前記所定時間は、
前記第１グループないし前記第４グループの所定単位遅延回路により形成される前記チェーンの総信号遅延時間であることを特徴とする請求項５に記載のスピードビニングテスト回路。
【請求項７】
前記所定単位遅延回路は、
インバータ回路であることを特徴とする請求項１に記載のスピードビニングテスト回路。
【請求項８】
所定の回路によりスピードビニングテストの可能な半導体装置において、
多数の信号入出力ピンと、
論理回路により所定の機能を行い、前記多数の信号入出力ピンを介して信号を入力されるか出力するコア部と、
第１グループないし第４グループを構成する所定単位遅延回路によりチェーン状に形成されて前記コア部の周辺境界に置かれ、前記第１グループないし前記第４グループそれぞれのグループを構成する所定単位遅延回路の個数比が相異なるスピードビニングテスト回路部と、を備えることを特徴とする半導体装置。
【請求項９】
前記スピードビニングテスト回路部は、
前記第１グループを構成する所定単位遅延回路が直列連結されており、最終遅延信号を遅延させた第１遅延信号を出力する第１スピード相関回路と、
前記第２グループを構成する所定単位遅延回路が直列連結されており、前記第１遅延信号を遅延させた第２遅延信号を出力する第２スピード相関回路と、
前記第３グループを構成する所定単位遅延回路が直列連結されており、前記第２遅延信号を遅延させた第３遅延信号を出力する第３スピード相関回路と、
前記第４グループを構成する所定単位遅延回路が直列連結されており、前記第３遅延信号を遅延させた前記最終遅延信号を出力する第４スピード相関回路と、
それぞれと前記チェーンを形成する前記第１グループないし前記第４グループの所定単位遅延回路のうち一つ以上の出力端子それぞれが互いに連結されているパッドと、を備えることを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記第１グループないし前記第４グループは、
それぞれのグループを構成する所定単位遅延回路の個数比が、数式、
Ａ：Ｂ：Ｃ：Ｄ＝ａ：ｂ：ｃ：ｄ
（ここで、Ａは第１グループの所定単位遅延回路の数から１を引いた数、Ｂは第２グループの所定単位遅延回路の数、Ｃは第３グループの所定単位遅延回路の数、Ｄは第４グループの所定単位遅延回路の数、ａ、ｂ、ｃ、ｄは相異なる任意の係数）
を満足することを特徴とする請求項８に記載の半導体装置。
【請求項１１】
前記ａ、ｂ、ｃ、ｄは、
互いに素である関係であることを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記第１遅延信号ないし前記第３遅延信号、及び前記最終遅延信号は、
所定時間経過後に同じオシレーション波形を有することを特徴とする請求項９に記載の半導体装置。
【請求項１３】
前記所定時間は、
前記第１グループないし前記第４グループの所定単位遅延回路により形成される前記チェーンの総信号遅延時間であることを特徴とする請求項１２に記載の半導体装置。
【請求項１４】
前記所定単位遅延回路は、
インバータ回路であることを特徴とする請求項８に記載の半導体装置。
【請求項１５】
それぞれが互いに連結されてチップのコア部周辺境界に置かれるチェーン構造の多数の回路グループを介して信号を遅延させる段階と、
前記チェーン構造を介して遅延される総信号遅延時間を測定することにより、工程中のチップ上の変化をモニタリングする段階とを備えることを特徴とする半導体装置のスピードビニングテスト方法。
【請求項１６】
前記スピードビニングテスト方法は、
多数の信号入出力ピンを介してチップのコア部から信号を入力される段階をさらに備えることを特徴とする請求項１５に記載の半導体装置のスピードビニングテスト方法。
【請求項１７】
前記多数の回路グループそれぞれは、
直列連結された所定単位遅延回路を含み、前記グループそれぞれに含まれた所定単位遅延回路の個数比が相異なることを特徴とする請求項１５に記載の半導体装置のスピードビニングテスト方法。
【請求項１８】
前記遅延段階は、
前記多数の回路グループのうち直列連結された所定単位遅延回路より構成される第１グループ回路により、最終遅延信号を遅延させた第１遅延信号を出力する段階と、
前記多数の回路グループのうち直列連結された所定単位遅延回路より構成される第２グループ回路により、前記第１遅延信号を遅延させた第２遅延信号を出力する段階と、
前記多数の回路グループのうち直列連結された所定単位遅延回路より構成される第３グループ回路により、前記第２遅延信号を遅延させた第３遅延信号を出力する段階と、
前記多数の回路グループのうち直列連結された所定単位遅延回路より構成される第４グループ回路により、前記第３遅延信号を遅延させた前記最終遅延信号を出力する段階と、を備えることを特徴とする請求項１５に記載の半導体装置のスピードビニングテスト方法。
【請求項１９】
前記モニタリング段階は、
チェーンを形成する前記第１グループないし前記第４グループの所定単位遅延回路のうち一つ以上の出力端子それぞれに連結されているパッドそれぞれを介して測定されるオシレーション波形で工程中のチップ上の変化をモニタリングすることをさらに含む、ことを特徴とする請求項１８に記載の半導体装置のスピードビニングテスト方法。
【請求項２０】
前記第１遅延信号ないし前記第３遅延信号、及び前記最終遅延信号は、
所定時間経過後に同じオシレーション波形を有することを特徴とする請求項１９に記載の半導体装置のスピードビニングテスト方法。
【請求項２１】
前記所定時間は、
前記第１グループないし前記第４グループの所定単位遅延回路により形成される前記チェーンの総信号遅延時間であることを特徴とする請求項２０に記載の半導体装置のスピードビニングテスト方法。
【請求項２２】
前記多数の回路グループそれぞれを構成する所定単位遅延回路の個数比が、数式、
Ａ：Ｂ：Ｃ：Ｄ＝ａ：ｂ：ｃ：ｄ
（ここで、Ａは第１グループの所定単位遅延回路の数から１を引いた数、Ｂは第２グループの所定単位遅延回路の数、Ｃは第３グループの所定単位遅延回路の数、Ｄは第４グループの所定単位遅延回路の数、ａ、ｂ、ｃ、ｄは相異なる任意の係数）
を満足することを特徴とする請求項１５に記載の半導体装置のスピードビニングテスト方法。
【請求項２３】
前記ａ、ｂ、ｃ、ｄは、
互いに素である関係であることを特徴とする請求項２２に記載の半導体装置のスピードビニングテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に係り、特に工程のチップ上の変化を容易にモニタリングできるスピードビニングテスト回路を備えた半導体装置及びそのテスト方法に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄａｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のような半導体メモリ装置や注文型半導体装置（ＡＳＩＣ）などは、半導体回路の設計と工程、チップテストまたはパッケージ後のテストなど一連のさまざまな段階を経て、製品として市場に出される。この時、スピードビニングテストは、半導体装置の製作工程完了後にウェーハ状態でチップの動作速度を測定し、その性能によりチップまたはウェーハを分類する工程である。
【０００３】
コンピュータの中央処理装置（ＣＰＵ）のように超微細工程で製作される場合に、チップの動作速度が工程変化により大きく影響を受けるので、スピードビニングテストにより、製品市場に出す前にウェーハ状態でチップ上の変化をモニタリングしてあらかじめチップの動作特性を予測することにより、不要なパッケージ製作浪費を減らし、工程評価も同時に行える。高性能ＣＰＵのパッケージ製造単価は高く、正常動作チップの概念が機能的動作の満足に終わらず、所望の速度での正常動作を満足させねばならないために、ウェーハ状態であらかじめスピードビニングテストをして、所望の製品と不良品とを選別することは一層必要になった。
【０００４】
従来のスピードビニングテスト回路は、チップ内部のＢＳＲ（Ｂｏｕｎｄａｒｙ Ｓｃａｎ Ｒｅｇｉｓｔｅｒ）のような特定の目的の回路を使用し、チップ周辺を巡回するインバータチェーン状の回路によるターンアラウンド時間（入力信号が出力されるまでの遅延時間）を測定することにより、パッケージ後チップの動作速度を予測するデータに活用してきた。すなわち、インバータチェーンに対して測定されたターンアラウンド時間と動作速度間に有する相関関係とで算出された趨勢線により、動作速度の範囲が予測される。このようなテスト方法について［特許文献１］の明細書によく示されている。
【０００５】
このようにグローバルなターンアラウンド時間を測定する方式の従来のスピードビニングテスト方式では、インバータチェーンを介して示されるチップの動作スピードの反映とＴＥＧ（Ｔｅｓｔ Ｅｌｅｍｅｎｔ Ｇｒｏｕｐ）とを通じて評価されるＤＣ特性が、工程の変化に大きい相関関係を有していたために、可能であった。
【０００６】
しかし、工程が一層微細化され、これによるチップ上の変化、すなわちＯＣＶ（Ｏｎ Ｃｈｉｐ Ｖａｒｉａｔｉｏｎ）が深刻化するにつれて、ターンアラウンド時間を測定する従来方式のインバータチェーンでは、パッケージ後のチップの動作スピードを予測し難くなった。すなわち、チップ上のあらゆる領域（上下左右）それぞれに対するＯＣＶの影響が、インバータチェーンで一つのデータ値、すなわち総遅延時間で示されるために、このようなインバータチェーンの総遅延時間だけでは、パッケージ後のチップの動作スピードを予測できない。例えば、チップ上のあらゆる領域それぞれで一定のＯＣＶの影響を受けた場合と、チップ上の特定領域だけで激しくＯＣＶの影響を受けた場合とを弁別し難く、後者の場合でターンアラウンド時間が電子の場合と同じく示されたとしても、コア回路の動作速度がさらに遅くなりうる現象を説明できないなど、チップの動作スピード予測を弁別し難い問題がある。
【０００７】
また、従来のスピードビニングテスト方式では、ＯＣＶによる影響評価のために、テスト装備を介してコア回路と共に製作されたインバータチェーンのさまざまなポイントが直接測定されて、このように測定された値がデータ化される。この時、テスト時間が多くかかり、このようなテスト時間問題はウェーハ上の全体チップを測定できなくする。従って、一つのロットのうちから数個のウェーハが選択され、また数個のチップだけ測定されるので、工程が微細になるほど測定されたデータの散布が、全体チップの性能を代表するには、あまり激しく示されるという問題がある。
【特許文献２】米国特許公開第２００２０１２９，３１０Ａ１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
従って、本発明がなそうとする技術的課題は、チップ上の変化を容易にモニタリングできるスピード相関回路パターンをコアブロック周辺境界に挿入し、チップの動作スピード予測誤差を最小化し、ロット全体ウェーハのチップに対するＯＣＶ影響の評価が容易なスピードビニングテスト回路を備えた半導体装置を提供するところにある。
【０００９】
本発明がなそうとする他の技術的課題は、チップ上の変化を容易にモニタリングできるスピード相関回路パターンをコアブロック周辺境界に挿入し、チップの動作スピード予測誤差を最小化し、ロット全体ウェーハのチップに対するＯＣＶ影響評価が容易なスピードビニングテスト回路を備えた半導体装置のスピードビニングテスト方法を提供するところにある。
【課題を解決するための手段】
【００１０】
上記の技術的課題を達成するための本発明によるスピードビニングテスト回路は、多数の回路グループ、及び多数のパッドを備えることを特徴とする。前記多数の回路グループは、それぞれが相異なる数の所定単位遅延回路を備え、チップのコア部周辺境界に置かれる。前記多数のパッドそれぞれは、前記所定単位遅延回路のうち一つ以上の出力端子それぞれが互いに連結されている。
【００１１】
前記多数の回路グループは、第１スピード相関回路、第２スピード相関回路、第３スピード相関回路、及び第４スピード相関回路を備える。前記第１スピード相関回路は、第１グループを構成する所定単位遅延回路が直列連結されており、最終遅延信号を遅延させた第１遅延信号を出力する。前記第２スピード相関回路は、第２グループを構成する所定単位遅延回路が直列連結されており、前記第１遅延信号を遅延させた第２遅延信号を出力する。前記第３スピード相関回路は、第３グループを構成する所定単位遅延回路が直列連結されており、前記第２遅延信号を遅延させた第３遅延信号を出力する。前記第４スピード相関回路は、第４グループを構成する所定単位遅延回路が直列連結されており、前記第３遅延信号を遅延させた前記最終遅延信号を出力する。
【００１２】
上記の技術的課題を達成するための本発明による半導体装置は、所定の回路によりスピードビニングテストの可能な半導体装置において、多数の信号入出力ピン、コア部、及びスピードビニングテスト回路部を備えることを特徴とする。前記コア部は、論理回路により所定の機能を行い、前記多数の信号入出力ピンを介して信号を入力されるか出力する。前記スピードビニングテスト回路部は、第１グループないし第４グループを構成する所定単位遅延回路によりチェーン状に形成されて前記コア部の周辺境界に置かれ、前記第１グループないし前記第４グループそれぞれのグループを構成する所定単位遅延回路の個数比が相異なる。
【００１３】
上記の他の技術的課題を達成するための本発明による半導体装置のスピードビニングテスト方法は、それぞれが互いに連結されてチップのコア部周辺境界に置かれるチェーン構造の多数の回路グループを介して信号を遅延させる段階と、前記チェーン構造を介して遅延される総信号遅延時間を測定することにより、工程中のチップ上の変化をモニタリングする段階と、を備えることを特徴とする。前記遅延段階は、前記多数の回路グループのうち直列連結された所定単位遅延回路より構成される第１グループ回路により、最終遅延信号を遅延させた第１遅延信号を出力する段階と、前記多数の回路グループのうち直列連結された所定単位遅延回路より構成される第２グループ回路により、前記第１遅延信号を遅延させた第２遅延信号を出力する段階と、前記多数の回路グループのうち直列連結された所定単位遅延回路より構成される第３グループ回路により、前記第２遅延信号を遅延させた第３遅延信号を出力する段階と、前記多数の回路グループ達中直列連結された所定単位遅延回路より構成される第４グループ回路により、前記第３遅延信号を遅延させた前記最終遅延信号を出力する段階と、を備えることを特徴とする。前記モニタリング段階は、チェーンを形成する前記第１グループないし前記第４グループの所定単位遅延回路のうち一つ以上の出力端子それぞれに連結されているパッドそれぞれを介して測定されるオシレーション波形で工程中のチップ上の変化をモニタリングすることを、さらに含む、ことを特徴とする。
【発明の効果】
【００１４】
本発明によるスピードビニングテスト回路を備えた半導体装置は、従来のインバータチェーンの構成とは異なり、一度の総信号遅延時間の測定によりチップ上のあらゆる領域（上下左右）それぞれでＯＣＶが発生しうる多様性、すなわちディレーティングファクタの多様性を弁別させ、これによりタイミングクリティカルなチップ上であらゆる領域（上下左右）それぞれに位置したいかなる機能の回路が一層ＯＣＶに敏感であるかを容易にモニタリングできる。従って、チップの動作スピード予測誤差を最小化させて生産製造コストの節減に寄与でき、ロット全体ウェーハのチップに対するＯＣＶ影響の評価が容易になるという効果がある。
【発明を実施するための最良の形態】
【００１５】
本発明と本発明の動作上の利点及び本発明の実施により達成される目的を十分に理解するためには、本発明の望ましい実施例を例示する添付図面及び添付図面に記載された内容を参照せねばならない。
以下、添付した図面を参照して本発明の望ましい実施例を説明することにより、本発明を詳細に説明する。各図面に提示された同じ参照符号は同じ部材を示す。
【００１６】
図１は、本発明の一実施例によるスピードビニングテスト回路を備えた半導体装置のブロック図である。
図１を参照すれば、本発明の一実施例によるスピードビニングテスト回路を備えた半導体装置は、所定の回路によりスピードビニングテストの可能な半導体装置において、多数の信号入出力ピン（図示せず）、コア部１１０及びスピードビニングテスト回路部１２０〜１５０を備える。
【００１７】
前記多数の信号入出力ピンは、前記コア部１１０に信号を入力するか、前記コア部１１０から信号が出力させるために、一般的な半導体装置に備わるような入出力ピンである。
前記コア部１１０は、論理回路により所定の機能を行い、前記多数の信号入出力ピンを介して信号を入力されるか出力する。
【００１８】
前記スピードビニングテスト回路部１２０〜１６０は、第１グループないし第４グループを構成する所定単位遅延回路によりチェーン状に形成されて前記コア部１１０周辺境界に置かれ、前記第１グループないし前記第４グループそれぞれのグループを構成する所定単位遅延回路の個数比が相異なる。ここで、前記第１グループないし前記第４グループは、それぞれのグループを構成する所定単位遅延回路の個数比が、数式１を満足する。
【００１９】
［数１］
Ａ：Ｂ：Ｃ：Ｄ＝ａ：ｂ：ｃ：ｄ
（ここで、Ａは第１グループの所定単位遅延回路の数から１を引いた数、Ｂは第２グループの所定単位遅延回路の数、Ｃは第３グループの所定単位遅延回路の数、Ｄは第４グループの所定単位遅延回路の数、ａ、ｂ、ｃ、ｄは相異なる任意の係数）。
【００２０】
前記スピードビニングテスト回路部１２０〜１６０は、第１スピード相関回路１２０、第２スピード相関回路１３０、第３スピード相関回路１４０、第４スピード相関回路１５０及びパッド１６０を備える。
前記第１スピード相関回路１２０は前記第１グループを構成する所定単位遅延回路が直列連結されており、最終遅延信号を遅延させた第１遅延信号を出力する回路である。
前記第２スピード相関回路１３０は前記第２グループを構成する所定単位遅延回路が直列連結されており、前記第１遅延信号を遅延させた第２遅延信号を出力する回路である。
前記第３スピード相関回路１４０は前記第３グループを構成する所定単位遅延回路が直列連結されており、前記第２遅延信号を遅延させた第３遅延信号を出力する回路である。
前記第４スピード相関回路１５０は前記第４グループを構成する所定単位遅延回路が直列連結されており、前記第３遅延信号を遅延させた前記最終遅延信号を出力する回路である。
【００２１】
前記パッド１６０それぞれは、前記チェーンを形成する前記第１グループないし前記第４グループの所定単位遅延回路のうち一つ以上の出力端子それぞれに連結されている。
前記第１遅延信号ないし前記第３遅延信号及び前記最終遅延信号は、所定時間経過後に同じオシレーション波形を有する。この時、前記所定時間は、前記第１グループないし前記第４グループの所定単位遅延回路により形成される前記チェーンの総信号遅延時間Ｄｔである。
【００２２】
図２は、図１のスピード相関回路１２０〜１５０を例示するブロック図である。
図２を参照すれば、図１のスピード相関回路１２０〜１５０、すなわち、第１スピード相関回路１２０ないし第４スピード相関回路１５０は前記コア部１１０の周辺境界に置かれ、スピード相関回路１２０〜１５０それぞれは所定単位遅延回路、すなわちインバータ回路より構成され、全体的にチェーン状を形成する。ここで、所定単位遅延回路はインバータ回路に限定されず、それ以外にも入力信号をインバーティングして出力する異なる回路や、入力信号のような位相の信号を出力するバッファなどになりうる。ただ、所定単位遅延回路をバッファで構成する場合に、全体チェーンがリングオシレータ動作をしうるために、全体チェーンを構成するバッファのうちいずれか一つをインバータ回路で構成しなければならない。
【００２３】
この時、スピード相関回路１２０〜１５０はインバータ回路により構成される４つのグループを形成し、第１スピード相関回路１２０ないし第４スピード相関回路１５０それぞれに対応する第１グループないし第４グループそれぞれのグループを構成する所定単位遅延回路、すなわちインバータ回路の個数比が相異なる。すなわち、前記第１グループないし前記第４グループは、それぞれのグループを構成する所定単位遅延回路、すなわちインバータ回路の個数比は、数式１を満足する。
【００２４】
図２で、前記第１グループないし前記第４グループそれぞれを構成する所定単位遅延回路、すなわちインバータ回路の数は、第１グループのインバータ回路の数が（Ｎ＋１）である場合に、第２グループないし第４グループのインバータ回路それぞれの数は２Ｎ、３Ｎ、及び５Ｎであることを例示した。ここで、第１グループのインバータ回路の数を（Ｎ＋１）としたのは、第１グループないし第４グループそれぞれのグループを構成する所定単位遅延回路、すなわちインバータ回路の総数が奇数になり、全体チェーンがリングオシレータ動作を可能とするためである。すなわち、図２で、第１グループないし第４グループそれぞれのグループを構成する所定単位遅延回路、すなわちインバータ回路の個数比は、Ｎが数十または数百である場合にほぼ１：２：３：５であり、数式１で対応するａ、ｂ、ｃ、ｄが相異なる任意の係数であることが分かる。特に、ａ、ｂ、ｃ、ｄそれぞれが互いに素である関係を有する場合には、ＯＣＶに対する影響評価がより一層容易になる。
【００２５】
図２のように、第１スピード相関回路１２０ないし第４スピード相関回路１５０を構成する場合に、第１スピード相関回路１２０での信号遅延時間をＤとすれば、第２スピード相関回路１３０ないし第４スピード相関回路１５０それぞれでの信号遅延時間はほぼ２Ｄ、３Ｄ及び５Ｄである。この時、第１スピード相関回路１２０ないし第４スピード相関回路１５０全体で遅延される総信号遅延時間Ｄｔは、それぞれの回路でのディレーティングファクタが全て同じ場合に数式２のようになる。ディレーティングファクタはＯＣＶが回路の動作速度に及ぼす程度を数値で仮定した値である。
【００２６】
［数２］
Ｄｔ≒Ｄ＋２Ｄ＋３Ｄ＋５Ｄ
数式２で、第１スピード相関回路１２０ないし第４スピード相関回路１５０それぞれの回路で、各グループごとに異なってＯＣＶの影響を受けてディレーティングファクタが異なる場合に、総信号遅延時間Ｄｔが数式３または数式４のようになりうる。ここで、ディレーティングファクタは、数式３または数式４のように限定されず、さまざまな製造工程上のＯＣＶにより異なる値を有するディレーティングファクタが示されうる。
【００２７】
［数３］
Ｄｔ≒０．９Ｄ＋１．１＊（２Ｄ）＋３Ｄ＋５Ｄ
【００２８】
［数４］
Ｄｔ≒０．９Ｄ＋１．１＊（２Ｄ）＋１．４＊（３Ｄ）＋０．６＊（５Ｄ）
【００２９】
数式２ないし数式４でのように、ディレーティングファクタが全て同じか異なる値を有する場合それぞれで、総信号遅延時間Ｄｔは相異なる値を有する。特に、数式１で、ａ、ｂ、ｃ、ｄそれぞれが互いに素である関係を有する場合には、ＯＣＶに対する影響評価が一層容易になる。すなわち、数式１で、ａ、ｂ、ｃ、ｄが互いに素である関係を有する時には、数学的に「１」以外には他の因数を有さないので、総信号遅延時間Ｄｔに各相関回路１２０〜１５０のディレーティングファクタが影響を及ぼした程度を把握しやすい。
【００３０】
一方、インバータ回路の個数比が同じであるインバータチェーン状の回路による単純なターンアラウンド時間の測定として動作速度を評価する従来のスピードビニングテスト方式では、チップ上のあらゆる領域（上下左右）それぞれで一定のＯＣＶ影響を受けた場合とチップ上の特定領域だけで激しくＯＣＶの影響を受けた場合とのいずれでも、総信号遅延時間Ｄｔが同じに示されるので相互間で弁別が困難であった。しかし、本発明の一実施例によるスピードビニングテスト回路を備えた半導体装置では、上のように第１グループないし第４グループのインバータ回路それぞれの個数比を違えて構成することにより、一回の総遅延時間Ｄｔ測定によりチップ上のあらゆる領域（上下左右）それぞれでＯＣＶが発生しうる多様性、すなわちディレーティングファクタの多様性を弁別可能とし、これにより、タイミングクリティカルなチップ上のあらゆる領域（上下左右）それぞれに位置したどんな機能の回路がさらにＯＣＶに敏感であるかを、容易にモニタリングできる。
【００３１】
図３は、図２のスピード相関回路の動作速度を測定する時の波形図である。
図３のように、オシレーション波形は、チェーンを形成する前記第１グループないし前記第４グループの所定単位遅延回路のうち一つ以上の出力端子それぞれに連結されているパッド１６０それぞれにプロービングされたプローブカードなどに連結されるオシロスコープにより観察されうる。
【００３２】
第１スピード相関回路１２０ないし第４スピード相関回路１５０はチェーン状に連結されてリングオシレータになるので、それぞれでの出力信号である前記第１遅延信号ないし前記第３遅延信号及び前記最終遅延信号は、所定時間経過後に同じオシレーション波形を有する。この時、前記所定時間は、前記第１グループないし前記第４グループの所定単位遅延回路により形成される前記チェーンの総遅延時間である。すなわち、図３で、第１スピード相関回路１２０ないし第４スピード相関回路１５０で遅延される総信号遅延時間Ｄｔは、前記パッド１６０のプロービングにより測定された信号波形の周波数により計算される。すなわち、図３で測定された信号波形の周波数がｆである場合に、総信号遅延時間Ｄｔは数式５のようになる。
【００３３】
［数５］
Ｄｔ＝１／（２ｆ）
【００３４】
上で記述されたように、第１グループないし第４グループを構成する所定単位遅延回路によりチェーン状に形成されて前記コア部１１０周辺境界に置かれ、前記第１グループないし前記第４グループそれぞれのグループを構成する所定単位遅延回路の個数比が相異なるスピードビニングテスト回路部１２０〜１６０を備える本発明の一実施例の半導体装置は、まず直列連結された所定単位遅延回路より構成される第１グループ回路が、最終遅延信号を遅延させた第１遅延信号を出力する。直列連結された所定単位遅延回路より構成される第２グループ回路は、前記第１遅延信号を遅延させた第２遅延信号を出力する。直列連結された所定単位遅延回路より構成される第３グループ回路は、前記第２遅延信号を遅延させた第３遅延信号を出力する。直列連結された所定単位遅延回路より構成される第４グループ回路は、前記第３遅延信号を遅延させた前記最終遅延信号を出力する。これにより、前記スピードビニングテスト回路に備えられ、チェーンを形成する前記第１グループないし前記第４グループの所定単位遅延回路のうち一つ以上の出力端子それぞれに連結されているパッド１６０それぞれを介して測定されるオシレーション波形で、工程中のチップ上の変化をモニタリングできる。
【００３５】
以上のように図面と明細書とで最適実施例が開示された。ここで、特定の用語が使われたが、これは単に本発明を説明するための目的で使われたものであって意味の限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。従って、本技術分野の当業者ならばこれから多様な変形及び均等な他の実施例が可能であるという点が理解されうるであろう。また、本発明の真の技術的保護範囲は、特許請求範囲の技術的思想により決まるものである。
【産業上の利用可能性】
【００３６】
本発明によるスピードビニングテスト回路は、チップ上の半導体集積回路の動作スピードを予測するために使われ、半導体装置に前記スピードビニングテスト回路を備える場合に半導体チップ上に備わった集積回路の良好／不良判別に有用であるため、高性能のＣＰＵパッケージ製造の際などに不要なコスト浪費を防げることができる。
【図面の簡単な説明】
【００３７】
【図１】本発明の一実施例によるスピードビニングテスト回路を備えた半導体装置のブロック図である。
【図２】図１のスピード相関回路を例示するブロック図である。
【図３】図２のスピード相関回路の動作速度を測定する時の波形図である。
【符号の説明】
【００３８】
１１０    コア部
１２０，１３０，１４０，１５０    第１〜４スピード相関回路
１６０    パッド
【図１】
2004214684.tif 000003
【図２】
2004214684.tif 000004
【図３】
2004214684.tif 000005