(57)【要約】【課題】メモリセルが高密度集積化され、低電圧による動作が可能で、かつ、信頼性の高い不揮発性メモリ及びその製造方法を提供する。【解決手段】半導体基板１４中に形成された、メモリセルのソース又はドレインとなる第１の不純物拡散層１５と、第１の不純物拡散層１５と対向して半導体基板１４上に形成された、隣接する前記メモリセルを分離する第１の絶縁膜１８と、半導体基板１４及び第１の絶縁膜１８を被う第２の絶縁膜１９と、第２の絶縁膜１９上、かつ第１の絶縁膜１８の側面にサイドウォール状に形成された第３の絶縁膜２１（３２）と、第３の絶縁膜２１下の半導体基板１４中に形成された第２の不純物拡散層２４と、第２の絶縁膜１９上に、第１の不純物拡散層１５（３１）が延設された方向と直交する方向に延設された前記メモリセルのゲート電極３３とを備えている。【選択図】　図１
2004104120.tif 000002
【特許請求の範囲】
【請求項１】
　半導体基板中に形成された、メモリセルのソース又はドレインとなる第１の不純物拡散層と、
　前記第１の不純物拡散層と対向して前記半導体基板上に形成された、隣接する前記メモリセルを分離する第１の絶縁膜と、
　前記半導体基板及び前記第１の絶縁膜を被う第２の絶縁膜と、
　前記第２の絶縁膜上、かつ前記第１の絶縁膜の側面にサイドウォール状に形成された第３の絶縁膜と、
　前記第３の絶縁膜下の前記半導体基板中に形成された第２の不純物拡散層と、
　前記第２の絶縁膜上に、前記第１の不純物拡散層が延設された方向と直交する方向に延設された前記メモリセルのゲート電極とを備えたことを特徴とする不揮発性メモリ。
【請求項２】
　半導体基板中に形成された、メモリセルのソース又はドレインとなる第１の不純物拡散層と、
　前記第１の不純物拡散層と対向して前記半導体基板上に形成された、隣接する前記メモリセルを分離する第１の絶縁膜と、
　前記第１の絶縁膜を被う第２の絶縁膜と、
　前記第２の絶縁膜上、かつ前記第１の絶縁膜の側面にサイドウォール状に形成された第３の絶縁膜と、
　前記半導体基板、前記第２の絶縁膜、及び前記第３の絶縁膜を被う第４の絶縁膜と、
　前記第３の絶縁膜下の前記半導体基板中に形成された第２の不純物拡散層と、
　前記第４の絶縁膜上に、前記第１の不純物拡散層が延設された方向と直交する方向に延設された前記メモリセルのゲート電極とを備えたことを特徴とする不揮発性メモリ。
【請求項３】
　隣接する前記第１の不純物拡散層の間における前記半導体基板の表面の高さが、前記第１不純物拡散層の表面の高さよりも低い請求項１または２に記載の不揮発性メモリ。
【請求項４】
　前記半導体基板と第２の絶縁膜とが接する面が、前記第１の不純物拡散層と第１の絶縁膜とが接する面より下方に位置している請求項１または２に記載の不揮発性メモリ。
【請求項５】
　半導体基板中に形成された、メモリセルのソース又はドレインとなる第１の不純物拡散層と、
　前記第１の不純物拡散層と対向して前記半導体基板上に形成された、隣接する前記メモリセルを分離する第１の絶縁膜と、
　隣接する前記第１の不純物拡散層の間における前記半導体基板上に形成された半導体層と、
　前記半導体層及び第１の絶縁膜を被う第２の絶縁膜と、
　前記第２の絶縁膜上、かつ前記第１の絶縁膜の側面にサイドウォール状に形成された第３の絶縁膜と、
　前記第２の絶縁膜上に、前記第１の不純物拡散層が延設された方向と直交する方向に延設された前記メモリセルのゲート電極とを備えたことを特徴とする不揮発性メモリ。
【請求項６】
　半導体基板中に形成された、メモリセルのソース又はドレインとなる第１の不純物拡散層と、
　前記第１の不純物拡散層と対向して前記半導体基板上に形成された、隣接する前記メモリセルを分離する第１の絶縁膜と、
　隣接する前記第１の不純物拡散層の間における前記半導体基板上に形成された半導体層と、
　前記半導体層及び第１の絶縁膜を被う第２の絶縁膜と、
　前記第２の絶縁膜上、かつ前記第１の絶縁膜の側面にサイドウォール状に形成された第３の絶縁膜と、
　前記半導体層、前記第２の絶縁膜及び前記第３の絶縁膜を被う第４の絶縁膜と、
　前記第４の絶縁膜上に、前記第１の不純物拡散層が延設された方向と直交する方向に延設された前記メモリセルのゲート電極とを備えたことを特徴とする不揮発性メモリ。
【請求項７】
　前記第３の絶縁膜下の前記半導体基板中に形成された第２の不純物拡散層をさらに備えた請求項５または６に記載の不揮発性メモリ。
【請求項８】
　隣接する前記第１の不純物拡散層の間における前記半導体基板の表面の高さが、前記第１不純物拡散層の表面の高さよりも低い請求項５〜７のいずれかに記載の不揮発性メモリ。
【請求項９】
　前記半導体基板と前記半導体層とが接する面が、前記第１の不純物拡散層と第１の絶縁膜とが接する面より下方に位置している請求項５〜７のいずれかに記載の不揮発性メモリ。
【請求項１０】
　前記半導体基板のバンドギャップが前記半導体層のバンドギャップより小さい請求項５〜９のいずれかに記載の不揮発性メモリ。
【請求項１１】
　隣接する前記第１の不純物拡散層の間における前記半導体基板及び半導体層のキャリア移動度が、前記半導体基板及び半導体層上の前記第２の絶縁膜により発生するストレスにより変調される請求項５に記載の不揮発性メモリ。
【請求項１２】
　隣接する前記第１の不純物拡散層の間における前記半導体基板及び半導体層のキャリア移動度が、前記半導体基板及び半導体層上の前記第４の絶縁膜により発生するストレスにより変調される請求項６に記載の不揮発性メモリ。
【請求項１３】
　前記ゲート電極に電圧が印加され、かつ、前記第１の不純物拡散層におけるソース又はドレインの一方及び他方にそれぞれ電圧が印加されることにより、前記第３の絶縁膜中、または前記第２の絶縁膜と第３の絶縁膜との界面のいずれかにキャリアが捕獲される請求項１〜１２のいずれかに記載の不揮発性メモリ。
【請求項１４】
　半導体基板上に保護絶縁膜を形成し、前記保護絶縁膜に開口部を形成する工程と、
　前記開口部から不純物をイオン注入して、前記半導体基板中にメモリセルのソース又はドレインとなる第１の不純物拡散層を形成する工程と、
　前記半導体基板と前記保護絶縁膜の上に第１の絶縁膜を形成し、その表面を研磨して前記開口部に前記第１の絶縁膜を埋め込んだ後、前記保護絶縁膜を除去し、前記第１の不純物拡散層上に前記第１の絶縁膜のパターンを形成する工程と、
　前記半導体基板と前記第１の絶縁膜の上に、第２の絶縁膜と第３の絶縁膜をこの順で形成する工程と、
　前記第３の絶縁膜をエッチバックして、前記第２の絶縁膜上、かつ前記第１の絶縁膜の側面に前記第３の絶縁膜からなるサイドウォールを形成する工程と、
　隣接する前記第１の絶縁膜の間から不純物をイオン注入して、前記第３の絶縁膜下の前記半導体基板中に第２不純物拡散層を形成する工程と、
　前記第２の絶縁膜と前記第３の絶縁膜の上に導電膜を形成し、前記導電膜をパターニングして、前記第１の不純物拡散層が延設された方向と直交する方向に延設された前記メモリセルのゲート電極を形成する工程を備えたことを特徴とする不揮発性メモリの製造方法。
【請求項１５】
　半導体基板上に保護絶縁膜を形成し、前記保護絶縁膜に開口部を形成する工程と、
　前記開口部から不純物をイオン注入して、前記半導体基板中にメモリセルのソース又はドレインとなる第１の不純物拡散層を形成する工程と、
　前記半導体基板と前記保護絶縁膜の上に第１の絶縁膜を形成し、その表面を研磨して前記開口部に前記第１の絶縁膜を埋め込んだ後、前記保護絶縁膜を除去し、前記第１の不純物拡散層上に前記第１の絶縁膜のパターンを形成する工程と、
　前記半導体基板と前記第１の絶縁膜の上に、第２の絶縁膜と第３の絶縁膜とをこの順で形成する工程と、
　前記第３の絶縁膜をエッチバックして、前記第２の絶縁膜上、かつ前記第１の絶縁膜の側面に前記第３の絶縁膜からなるサイドウォールを形成し、隣接する前記第１の不純物拡散層の間における前記半導体基板を露出させる工程と、
　隣接する前記第１の絶縁膜の間から不純物をイオン注入して、前記第３の絶縁膜下の前記半導体基板中に第２不純物拡散層を形成する工程と、
　前記半導体基板、前記第２の絶縁膜、及び前記第３の絶縁膜を第４の絶縁膜で被い、前記第４の絶縁膜上に導電膜を形成し、前記導電膜をパターニングして、前記第１の不純物拡散層が延設された方向と直交する方向に延設された前記メモリセルのゲート電極を形成する工程を備えたことを特徴とする不揮発性メモリの製造方法。
【請求項１６】
　前記第１の絶縁膜のパターンを形成する工程の後であって、前記第２の絶縁膜と第３の絶縁膜とをこの順で形成する工程の前に、
　隣接する前記第１の不純物拡散層の間における前記半導体基板を、前記第１の絶縁膜をマスクとしてエッチングして掘り下げる工程をさらに備えた請求項１５に記載の不揮発性メモリの製造方法。
【請求項１７】
　半導体基板上に保護絶縁膜を形成し、前記保護絶縁膜に開口部を形成する工程と、
　前記開口部から不純物をイオン注入して、前記半導体基板中にメモリセルのソース又はドレインとなる第１の不純物拡散層を形成する工程と、
　前記半導体基板と前記保護絶縁膜の上に第１の絶縁膜を形成し、その表面を研磨して前記開口部に前記第１の絶縁膜を埋め込んだ後、前記保護絶縁膜を除去し、前記第１の不純物拡散層上に前記第１の絶縁膜のパターンを形成する工程と、
　前記第１の絶縁膜のパターン間の前記半導体基板上に選択的に結晶成長させることにより半導体層を形成する工程と、
　前記半導体層及び前記第１の絶縁膜の上に、第２の絶縁膜と第３の絶縁膜とをこの順で形成する工程と、
　前記第３の絶縁膜をエッチバックして、前記第２の絶縁膜上、かつ前記第１の絶縁膜の側面に前記第３の絶縁膜からなるサイドウォールを形成する工程と、
　前記第２の絶縁膜と前記第３の絶縁膜との上に導電膜を形成し、前記導電膜をパターニングして、前記第１の不純物拡散層が延設された方向と直交する方向に延設された前記メモリセルのゲート電極を形成する工程とを備えたことを特徴とする不揮発性メモリの製造方法。
【請求項１８】
　半導体基板上に保護絶縁膜を形成し、前記保護絶縁膜に開口部を形成する工程と、
　前記開口部から不純物をイオン注入して、前記半導体基板中にメモリセルのソース又はドレインとなる第１の不純物拡散層を形成する工程と、
　前記半導体基板と前記保護絶縁膜の上に第１の絶縁膜を形成し、その表面を研磨して前記開口部に前記第１の絶縁膜を埋め込んだ後、前記保護絶縁膜を除去し、前記第１の不純物拡散層上に前記第１の絶縁膜のパターンを形成する工程と、
　前記第１の絶縁膜のパターン間の前記半導体基板上に選択的に結晶成長させることにより半導体層を形成する工程と、
　半導体層及び第１の絶縁膜の上に、第２の絶縁膜と第３の絶縁膜をこの順で形成する工程と、
　第３の絶縁膜をエッチバックして、前記第２の絶縁膜上、かつ前記第１の絶縁膜の側面に前記第３の絶縁膜からなるサイドウォールを形成するとともに、隣接する前記第１の不純物拡散層の間における前記半導体層を露出させる工程と、
　前記半導体層、第２の絶縁膜及び前記第３の絶縁膜を覆うように第４の絶縁膜を形成する工程と、
　前記第４の絶縁膜上に導電膜を形成し、前記導電膜をパターニングして、前記第１の不純物拡散層が延設された方向と直交する方向に延設された前記メモリセルのゲート電極を形成する工程とを備えたことを特徴とする不揮発性メモリの製造方法。
【請求項１９】
　隣接する前記第１の絶縁膜の間から不純物をイオン注入して、前記第３の絶縁膜下の前記半導体基板中に第２の不純物拡散層を形成する工程をさらに備えた請求項１７または１８に記載の不揮発性メモリの製造方法。
【請求項２０】
　前記第１の不純物拡散層上に前記第１の絶縁膜のパターンを形成する工程の後で、前記第１の絶縁膜のパターン間に選択的に結晶成長させることにより半導体層を形成する工程との前に、前記第１の絶縁膜をマスクとしてエッチングすることで、前記第１の絶縁膜のパターンどうしの間の前記半導体基板を掘り下げる工程をさらに備えた請求項１７〜１９のいずれかに記載の不揮発性メモリの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
　本発明は、不揮発性メモリ及びその製造方法に関する。
【背景技術】
【０００２】
　フラッシュ型ＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only
Memory）は、現在、電気的にデータの書き込み、及びデータの消去が可能な不揮発性メモリとして広く用いられている。ＥＥＰＲＯＭは、そのメモリセルの構造により、大きく次の２種類のタイプに分けられる。
【０００３】
　一方は、浮遊ゲート電極にキャリアを捕獲して保持するタイプであり、浮遊ゲート電極上に制御ゲート電極が載るスタックゲート型と、浮遊ゲート電極と制御ゲート電極とが共にチャネル領域に対向したスプリットゲート型に分けられる。
【０００４】
　他方は、絶縁膜中にキャリアを捕獲して保持するタイプであり、ＭＮＯＳ(Metal Nitride Oxide Semiconductor)型やＭＯＮＯＳ(Metal Oxide Nitride Oxide Semiconductor)型が一般に用いられている。
【０００５】
　近年、例えば、特許文献１に開示されているように、ＭＮＯＳ型ＥＥＰＲＯＭの集積度を向上させるため、１つのセルに２ビットの情報を記録できるＮＲＯＭ(Nitride Read Only Memory)型ＥＥＰＲＯＭが開発された。
【０００６】
　図１５（ａ）〜図１５（ｄ）に、ＮＲＯＭ型ＥＥＰＲＯＭのメモリセルアレイの製造工程を示す。以下、図１５（ａ）〜図１５（ｄ）を参照しながら、従来技術によるＮＲＯＭ型ＥＥＰＲＯＭについて説明する。
【０００７】
　まず、半導体基板１５５上に、酸化膜１５４と窒化膜１５３を形成する。次に、その上にレジスト１５２を形成し、レジスト１５２の開口パターンに従い、図１５（ａ）に示すように、酸化膜１５４及び窒化膜１５３の一部を除去して開口部１５９を形成し、さらに、開口部１５９を通って半導体基板１５５に不純物イオン１５１を注入する。
【０００８】
　次いで、図１５（ｂ）に示すように、レジスト１５２を除去し、さらに、不純物イオン１５１を注入した領域に熱処理を施して不純物イオン１５１を活性化し、ビット線となる高濃度ｎ型領域１５６を形成する。
【０００９】
　続いて、半導体基板１５５を熱酸化する。このとき高濃度ｎ型領域１５６が増速酸化され、図１５（ｃ）に示すように、その上に絶縁膜１５７が形成される。ここで、窒化膜１５３で覆われている領域は酸化されない。
【００１０】
　その後、図１５（ｄ）に示すように、窒化膜１５３と絶縁膜１５７との上に、ワード線（ゲート電極）となる導電膜１５８を形成する。さらに、ビット線に垂直な方向にワード線を形成し、メモリセルアレイが完成する。
【００１１】
　こうしたＮＲＯＭ型ＥＥＰＲＯＭを利用した不揮発性メモリでは、一対のビット線をそれぞれソース、ドレインとみなして、ワード線に所定の電圧を印加することにより、ドレインのエッジ部近傍の窒化膜１５３中にのみキャリアを溜めることができる。さらに、同一セルにおいて、ソースとドレインを入れ替えることで、反対側のエッジ部近傍の窒化膜１５３中にもキャリアを溜めることができる。即ち、一つのセルに２ビットの情報の記録が可能となり、メモリの集積度が向上する。
【特許文献１】米国特許第５７６８１９２号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１２】
　しかし、このような不揮発性メモリでは、ビット線とワード線との分離に用いる絶縁膜１５７を熱酸化により形成することから、熱酸化時にバーズビークが発生するため、ビット線間の間隔を広げる必要があり、高密度集積化が妨げられる。
【００１３】
　また、ビット線間の全体に、キャリア捕獲領域となる窒化膜１５３が存在するため、書き込み動作時に注入される電子や消去動作時に注入されるホールが、一対のビット線のエッジ部近傍から外れて捕獲され、エンデュランス試験（書き込み回数に対する耐久性試験）時の特性（以下、エンデュランス特性という。）を劣化させる問題がある。
【００１４】
　さらに、熱酸化前に不純物イオン１５１を注入するため、熱酸化時に注入された不純物イオン１５１が拡散し、不純物プロファイルを局部的に形成することができず、不純物プロファイルを改良してキャリア注入効率を向上させることも困難である。
【００１５】
　また、従来の不揮発性メモリでは、書き込み時に高いエネルギーを持ったキャリアを発生させる必要があるため高い電圧が必要である。しかし、高い電圧を発生させる回路を、半導体集積回路中に設けた場合、大きな領域を占め、さらに不揮発性メモリを混載すると、コストが増加するという問題がある。
【００１６】
　本発明は、このような従来技術における問題点を解決し、メモリセルが高密度集積化され、低電圧による動作が可能で、かつ、信頼性の高い不揮発性メモリ及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１７】
　上記目的を達成するために、本発明の不揮発性メモリは、半導体基板中に形成された、メモリセルのソース又はドレインとなる第１の不純物拡散層と、第１の不純物拡散層と対向して半導体基板上に形成された、隣接するメモリセルを分離する第１の絶縁膜と、半導体基板及び第１の絶縁膜を被う第２の絶縁膜とを備えている。また、第２の絶縁膜上、かつ第１の絶縁膜の側面にサイドウォール状に形成された第３の絶縁膜と、第３の絶縁膜下の半導体基板中に形成された第２の不純物拡散層とを備えている。さらに、第２の絶縁膜上に、第１の不純物拡散層が延設された方向と直交する方向に延設されたメモリセルのゲート電極を備えている。
【００１８】
　また、上記目的を達成するために、本発明の不揮発性メモリの製造方法は、半導体基板上に保護絶縁膜を形成し、保護絶縁膜に開口部を形成する工程と、開口部から不純物をイオン注入して、半導体基板中にメモリセルのソース又はドレインとなる第１の不純物拡散層を形成する工程と、半導体基板と保護絶縁膜の上に第１の絶縁膜を形成し、その表面を研磨して開口部に第１の絶縁膜を埋め込んだ後、保護絶縁膜を除去し、第１の不純物拡散層上に第１の絶縁膜のパターンを形成する工程と、半導体基板と第１の絶縁膜の上に、第２の絶縁膜と第３の絶縁膜をこの順で形成する工程と、第３の絶縁膜をエッチバックして、第２の絶縁膜上、かつ第１の絶縁膜の側面に前記第３の絶縁膜からなるサイドウォールを形成する工程と、隣接する第１の絶縁膜の間から不純物をイオン注入して、第３の絶縁膜下の半導体基板中に第２不純物拡散層を形成する工程と、第２の絶縁膜と第３の絶縁膜の上に導電膜を形成し、導電膜をパターニングして、第１の不純物拡散層が延設された方向と直交する方向に延設されたメモリセルのゲート電極を形成する工程とを備えている。
【００１９】
　これらの構成により、第１の不純物拡散層とゲート電極の分離に用いる絶縁膜の形成に熱酸化を用いないため、バーズビークの発生が抑制され、第１の不純物拡散層間の間隔が短縮でき、メモリセルの高密度集積化が可能となる不揮発性メモリ及びその製造方法が実現できる。
【００２０】
　また、これらの構成により、第１の不純物拡散層のエッジ部近傍に、キャリア捕獲領域となるサイドウォールが設けられるため、第１の不純物拡散層のエッジ部から外れた部分でのキャリアの捕獲が防止され、エンデュランス特性の劣化を抑えることができる。さらに、不純物プロファイルを、第１の不純物拡散層のエッジ部近傍のみで形成できるため、サイドウォールに注入されるキャリアのエネルギーが高められ、キャリア注入効率が向上し、メモリの動作電圧が低減される不揮発性メモリ及びその製造方法が実現できる。
【００２１】
　上記目的を達成するために、本発明の不揮発性メモリは、半導体基板中に形成された、メモリセルのソース又はドレインとなる第１の不純物拡散層と、第１の不純物拡散層と対向して半導体基板上に形成された、隣接するメモリセルを分離する第１の絶縁膜と、第１の絶縁膜を被う第２の絶縁膜とを備えている。また、第２の絶縁膜上、かつ第１の絶縁膜の側面にサイドウォール状に形成された第３の絶縁膜と、半導体基板、第２の絶縁膜、及び第３の絶縁膜を被う第４の絶縁膜と、第３の絶縁膜下の半導体基板中に形成された第２の不純物拡散層とを備えている。さらに、第４の絶縁膜上に、第１の不純物拡散層が延設された方向と直交する方向に延設されたメモリセルのゲート電極を備えている。
【００２２】
　また、上記目的を達成するために、本発明の不揮発性メモリの製造方法は、半導体基板上に保護絶縁膜を形成し、保護絶縁膜に開口部を形成する工程と、開口部から不純物をイオン注入して、半導体基板中にメモリセルのソース又はドレインとなる第１の不純物拡散層を形成する工程と、半導体基板と保護絶縁膜の上に第１の絶縁膜を形成し、その表面を研磨して開口部に第１の絶縁膜を埋め込んだ後、保護絶縁膜を除去し、第１の不純物拡散層上に第１の絶縁膜のパターンを形成する工程と、半導体基板と第１の絶縁膜の上に、第２の絶縁膜と第３の絶縁膜とをこの順で形成する工程と、第３の絶縁膜をエッチバックして、第２の絶縁膜上、かつ第１の絶縁膜の側面に前記第３の絶縁膜からなるサイドウォールを形成し、隣接する第１の不純物拡散層の間における半導体基板を露出させる工程と、隣接する第１の絶縁膜の間から不純物をイオン注入して、第３の絶縁膜下の半導体基板中に第２不純物拡散層を形成する工程と、半導体基板、第２の絶縁膜、及び第３の絶縁膜を第４の絶縁膜で被い、第４の絶縁膜上に導電膜を形成し、導電膜をパターニングして、第１の不純物拡散層が延設された方向と直交する方向に延設されたメモリセルのゲート電極を形成する工程とを備えている。
【００２３】
　これらの構成により、上記と同様の作用効果が得られる上、キャリア捕獲領域となるサイドウォールが酸化膜により囲まれているため、キャリアの保持効率及び保持能力がさらに向上された不揮発性メモリ及びその製造方法が実現できる。
【００２４】
　ここで、隣接する第１の不純物拡散層の間における半導体基板の表面の高さが、第１不純物拡散層の表面の高さよりも低いことが好ましい。
【００２５】
　前記半導体基板と第２の絶縁膜とが接する面が、前記第１の不純物拡散層と第１の絶縁膜とが接する面より下方に位置していることが好ましい。
【００２６】
　また、ここで、前記第１の絶縁膜のパターンを形成する工程の後であって、前記第２の絶縁膜と第３の絶縁膜とをこの順で形成する工程の前に、隣接する前記第１の不純物拡散層の間における前記半導体基板を、前記第１の絶縁膜をマスクとしてエッチングして掘り下げる工程をさらに備えていることが好ましい。
【００２７】
　これらの構成により、キャリアの進行方向にキャリア捕獲領域となるサイドウォールを設けることが可能となり、キャリア注入効率が向上し、メモリの動作電圧が低減された不揮発性メモリ及びその製造方法が実現できる。
【００２８】
　上記目的を達成するために、本発明の不揮発性メモリは、半導体基板中に形成された、メモリセルのソース又はドレインとなる第１の不純物拡散層と、前記第１の不純物拡散層と対向して前記半導体基板上に形成された、隣接する前記メモリセルを分離する第１の絶縁膜と、隣接する前記第１の不純物拡散層の間における前記半導体基板上に形成された半導体層と、前記半導体層及び第１の絶縁膜を被う第２の絶縁膜と、前記第２の絶縁膜上、かつ前記第１の絶縁膜の側面にサイドウォール状に形成された第３の絶縁膜と、前記第２の絶縁膜上に、前記第１の不純物拡散層が延設された方向と直交する方向に延設された前記メモリセルのゲート電極とを備えている。
【００２９】
　また、本発明の不揮発性メモリの製造方法は、半導体基板上に保護絶縁膜を形成し、前記保護絶縁膜に開口部を形成する工程と、前記開口部から不純物をイオン注入して、前記半導体基板中にメモリセルのソース又はドレインとなる第１の不純物拡散層を形成する工程と、前記半導体基板と前記保護絶縁膜の上に第１の絶縁膜を形成し、その表面を研磨して前記開口部に前記第１の絶縁膜を埋め込んだ後、前記保護絶縁膜を除去し、前記第１の不純物拡散層上に前記第１の絶縁膜のパターンを形成する工程と、前記第１の絶縁膜のパターン間の前記半導体基板上に選択的に結晶成長させることにより半導体層を形成する工程と、前記半導体層及び前記第１の絶縁膜の上に、第２の絶縁膜と第３の絶縁膜とをこの順で形成する工程と、前記第３の絶縁膜をエッチバックして、前記第２の絶縁膜上、かつ前記第１の絶縁膜の側面に前記第３の絶縁膜からなるサイドウォールを形成する工程と、前記第２の絶縁膜と前記第３の絶縁膜との上に導電膜を形成し、前記導電膜をパターニングして、前記第１の不純物拡散層が延設された方向と直交する方向に延設された前記メモリセルのゲート電極を形成する工程とを備えたことを特徴とする不揮発性メモリの製造方法。
【００３０】
　このようにすることにより、半導体基板と半導体層のバンドギャップ差の発生により、高いキャリア移動度を持ったチャネルが形成可能となり、サイドウォールに注入されるキャリアのエネルギーが高められ、キャリア注入効率が向上し、メモリの動作電圧を低減することができる不揮発性メモリ及びその製造方法が実現できる。
【００３１】
　上記目的を達成するために、本発明の不揮発性メモリは、半導体基板中に形成された、メモリセルのソース又はドレインとなる第１の不純物拡散層と、前記第１の不純物拡散層と対向して前記半導体基板上に形成された、隣接する前記メモリセルを分離する第１の絶縁膜と、隣接する前記第１の不純物拡散層の間における前記半導体基板上に形成された半導体層と、前記半導体層及び第１の絶縁膜を被う第２の絶縁膜と、前記第２の絶縁膜上、かつ前記第１の絶縁膜の側面にサイドウォール状に形成された第３の絶縁膜と、前記半導体層、前記第２の絶縁膜及び前記第３の絶縁膜を被う第４の絶縁膜と、前記第４の絶縁膜上に、前記第１の不純物拡散層が延設された方向と直交する方向に延設された前記メモリセルのゲート電極とを備えている。
【００３２】
　また、上記目的を達成するために、本発明の不揮発性メモリの製造方法は、半導体基板上に保護絶縁膜を形成し、前記保護絶縁膜に開口部を形成する工程と、前記開口部から不純物をイオン注入して、前記半導体基板中にメモリセルのソース又はドレインとなる第１の不純物拡散層を形成する工程と、前記半導体基板と前記保護絶縁膜の上に第１の絶縁膜を形成し、その表面を研磨して前記開口部に前記第１の絶縁膜を埋め込んだ後、前記保護絶縁膜を除去し、前記第１の不純物拡散層上に前記第１の絶縁膜のパターンを形成する工程と、前記第１の絶縁膜のパターン間の前記半導体基板上に選択的に結晶成長させることにより半導体層を形成する工程と、半導体層及び第１の絶縁膜の上に、第２の絶縁膜と第３の絶縁膜をこの順で形成する工程と、第３の絶縁膜をエッチバックして、前記第２の絶縁膜上、かつ前記第１の絶縁膜の側面に前記第３の絶縁膜からなるサイドウォールを形成するとともに、隣接する前記第１の不純物拡散層の間における前記半導体層を露出させる工程と、前記半導体層、第２の絶縁膜及び前記第３の絶縁膜を覆うように第４の絶縁膜を形成する工程と、前記第４の絶縁膜上に導電膜を形成し、前記導電膜をパターニングして、前記第１の不純物拡散層が延設された方向と直交する方向に延設された前記メモリセルのゲート電極を形成する工程とを備えている。
【００３３】
　このようにすることにより、上記と同様の作用効果が得られる上、キャリア捕獲領域となるサイドウォールが酸化膜により囲まれているため、キャリアの保持効率及び保持能力がさらに向上された不揮発性メモリ及びその製造方法が実現できる。
【００３４】
　また、前記第３の絶縁膜下の前記半導体基板中に形成された第２の不純物拡散層をさらに備えていることが好ましい。
【００３５】
　また、隣接する前記第１の絶縁膜の間から不純物をイオン注入して、前記第３の絶縁膜下の前記半導体基板中に第２の不純物拡散層を形成する工程をさらに備えていることが好ましい。
【００３６】
　それにより、第２の不純物拡散層により電界が高められ、キャリアが、サイドウォールに注入される効率が向上される不揮発性メモリ及びその製造方法が実現できる。
【００３７】
　また、隣接する前記第１の不純物拡散層の間における前記半導体基板の表面の高さが、前記第１不純物拡散層の表面の高さよりも低いことが好ましい。
【００３８】
　また、前記半導体基板と前記半導体層とが接する面が、前記第１の不純物拡散層と第１の絶縁膜とが接する面より下方に位置していることが好ましい。
【００３９】
　また、前記第１の不純物拡散層上に前記第１の絶縁膜のパターンを形成する工程の後で、前記第１の絶縁膜のパターン間に選択的に結晶成長させることにより半導体層を形成する工程との前に、前記第１の絶縁膜をマスクとしてエッチングすることで、前記第１の絶縁膜のパターンどうしの間の前記半導体基板を掘り下げる工程をさらに備えていることが好ましい。
【００４０】
　このようにすることにより、キャリアの進行方向にキャリア捕獲領域となるサイドウォールを設けることが可能となり、キャリア注入効率が向上して、メモリの動作電圧が低減される不揮発性メモリ及びその製造方法が実現できる。
【００４１】
　また、前記半導体基板のバンドギャップが前記半導体層のバンドギャップより小さいことが好ましい。
【００４２】
　また、隣接する前記第１の不純物拡散層の間における前記半導体基板及び半導体層のキャリア移動度が、前記半導体基板及び半導体層上の前記第２の絶縁膜により発生するストレスにより変調されることが好ましい。
【００４３】
　また、隣接する前記第１の不純物拡散層の間における前記半導体基板及び半導体層のキャリア移動度が、前記半導体基板及び半導体層上の前記第４の絶縁膜により発生するストレスにより変調されることが好ましい。
【００４４】
　このようにすることにより、従来よりも低い電圧で、キャリアを注入することができる不揮発性メモリ及びその製造方法を実現できる。
【００４５】
　また、前記ゲート電極に電圧が印加され、かつ、前記第１の不純物拡散層におけるソース又はドレインの一方及び他方にそれぞれ電圧が印加されることにより、前記第３の絶縁膜中、または前記第２の絶縁膜と第３の絶縁膜との界面のいずれかにキャリアが捕獲されることが好ましい。
【００４６】
　それにより、データの書き込みを容易に行うことができる不揮発性メモリ及びその製造方法を実現できる。
【発明の効果】
【００４７】
　本発明によれば、メモリセルが高密度集積化されていて、低電圧による動作が可能で、かつ、信頼性の高い不揮発性メモリ及びその製造方法が実現できる。
【発明を実施するための最良の形態】
【００４８】
　以下、本発明の実施の形態について、図面を参照しながら説明する。
【００４９】
　（実施の形態１）
　図１（ａ）および図１（ｂ）に、実施の形態１において不揮発性メモリとして用いるＮＲＯＭ型ＥＥＰＲＯＭを示す。ここで、図１（ａ）はメモリセルアレイの断面図、図１（ｂ）はその平面図をそれぞれ示す。
【００５０】
　図１（ａ）に示すように、ｐ型シリコン基板１４（半導体基板）上に、メモリセルのソース又はドレインとなるビット線１５（第１の不純物拡散層）と、ビット線１５と対向し、隣接するメモリセルを分離する絶縁膜１８（第１の絶縁膜）のパターンが形成されている。また、隣接するビット線１５どうしの間に、チャネル領域（図示せず）が形成されている。また、ｐ型シリコン基板１４と絶縁膜１８は、酸化膜１９（第２の絶縁膜）により被われていて、酸化膜１９上、かつ絶縁膜１８の側面には、窒化膜からなるサイドウォール２１（第３の絶縁膜）が形成されている。酸化膜１９及びサイドウォール２１上には、導電膜２５が形成されている。また、サイドウォール２１下のｐ型シリコン基板１４中にはキャリア発生領域２４（第２の不純物拡散層）が形成されている。
【００５１】
　図１（ｂ）において、ビット線３１は、図１（ａ）に示したビット線１５に対応し、サイドウォール３２は図１（ａ）に示したサイドウォール２１に対応し、図１（ｂ）に示すワード線３３は、図１（ａ）における酸化膜１９上に形成された導電膜２５に対応する。図１（ｂ）に示すように、ビット線３１（１５）が延設された方向と直交する方向に、メモリセルのワード線３３（ゲート電極）が延設されている。
【００５２】
　なお、ビット線１５（３1）とビット線１５ａ（３１ａ）はそれぞれ隣接する一対のビット線であり、一方がソースで他方がドレインである。
【００５３】
　図２Ａ及び図２Ｂに、実施の形態１のＮＲＯＭ型ＥＥＰＲＯＭのメモリセルアレイの製造工程を示す。以下、図２Ａ及び図２Ｂを参照しながら、実施の形態１のＮＲＯＭ型ＥＥＰＲＯＭの製造方法について説明する。
【００５４】
　まず、ｐ型シリコン基板１４上に、窒化膜１３（保護絶縁膜）を形成する。次に、その上にレジスト１２を形成し、レジスト１２の開口パターンに従い、図２Ａ（ａ）に示すように、ドライエッチングにより、窒化膜１３の一部を除去して開口部１６を形成する。さらに、開口部１６を通って基板１４にリンイオン１１を注入する。ここで、リン注入量は１×１０15〜５×１０15ｃｍ-2、注入エネルギーは５０〜１００ｋｅＶとする。
【００５５】
　次いで、図２Ａ（ｂ）に示すように、レジスト１２を除去し、さらに、不純物のリンイオン１１を注入した領域に熱処理を施して不純物リンを活性化し、ビット線１５を形成する。
【００５６】
　続いて、図２Ａ（ｃ）に示すように、基板１４と窒化膜１３との上に酸化膜１７を形成する。さらに、ＣＭＰ（Chemical Mechanical Polishing；化学機械的研磨法）によりその表面を研磨し、図２Ａ（ｄ）に示すように、開口部１６に酸化膜１７が埋め込まれた状態にする。
【００５７】
　そして、リン酸ボイルにより窒化膜１３のみを除去することで、図２Ａ（ｅ）に示すように、ビット線１５上に絶縁膜１８のパターンを形成する。
【００５８】
　その後、図２Ａ（ｆ）に示すように、ｐ型シリコン基板１４と絶縁膜１８との上に、酸化膜１９と窒化膜２０とをこの順で形成する。
【００５９】
　次に、図２Ｂ（ａ）に示すように、窒化膜２０をエッチバックすることにより、酸化膜１９上、かつ絶縁膜１８の側面にサイドウォール２１を形成する。
【００６０】
　次いで、図２Ｂ（ｂ）に示すように、隣接する絶縁膜１８の間からホウ素イオン２２を注入し、ｐ型シリコン基板１４中にチャネル領域（図示せず）を形成する。また、図２Ｂ（ｃ）に示すように、隣接する絶縁膜１８の間からサイドウォール２１にヒ素イオン２３を注入する。ここで、ホウ素イオン２２の注入角度は、基板１４の表面に対して９０°とし、ヒ素イオン２３の注入角度は、基板１４の表面に対して４５〜７０°とする。また、ホウ素イオン２２の注入条件は、注入ドーズ量０．５×１０14〜５×１０14ｃｍ-2、注入エネルギー２５ｋｅＶとし、ヒ素イオン２３を注入するための条件は、注入ドーズ量０．５×１０14〜５×１０14ｃｍ-2、注入エネルギー１０〜２５ｋｅＶとする。このホウ素の注入により、ビット線１５間の中央部が過度に濃度の高いｎ型領域となることが防止されると共に、不純物プロファイルを、ビット線１５のエッジ部近傍のみで形成でき、サイドウォール２１下のｐ型シリコン基板１４中にキャリア発生領域２４が形成される。これにより、キャリア発生領域２４の近傍において、電界が高められ、キャリアが酸化膜１９をトンネルし、サイドウォール２１に注入される効率（以下、キャリア注入効率という。）が向上する。
【００６１】
　続いて、図２Ｂ（ｄ）に示すように、酸化膜１９とサイドウォール２１の上に、ワード線（ゲート電極）となる導電膜２５（例えば、ポリシリコン、ポリサイド、ポリメタル等）を形成する。
【００６２】
　その後、図３に示すように、ドライエッチングにより導電膜２５をパターニングしてワード線３３を形成し、ＮＲＯＭ型ＥＥＰＲＯＭが完成する。ここで、図３は、メモリセルアレイ部の平面図であって、図２Ｂ（ｄ）に示す断面図を上からみた図に相当する。ビット線３１は、図２Ｂ（ｄ）のビット線１５に対応する。また、サイドウォール３２は、図２Ｂ（ｄ）のサイドウォール２１に対応する。
【００６３】
　次に、実施の形態１の不揮発性メモリについて、データの書き込み、消去、及び読み出し動作について具体例を用いて説明する。
【００６４】
　図１（ａ）および図１（ｂ）において、データ書き込み時は、ワード線３３に例えば約９．０Ｖの電圧を印加し、一対のビット線（ソース、ドレイン）の一方のビット線１５（３１）を例えば０Ｖとし、他方のビット線１５ａ（３１ａ）に例えば４．０〜６．０Ｖの電圧を印加する。これにより、電圧を印加した側のビット線１５ａのエッジ部近傍におけるキャリア発生領域２４でホットエレクトロン（キャリア）が発生し、このホットエレクトロンがサイドウォール２１へ注入される。そして、ホットエレクトロンは、サイドウォール２１中、又は、酸化膜１９とサイドウォール２１との界面のいずれかに捕獲されて保持される。
【００６５】
　なお、ビット線１５とビット線１５ａはそれぞれ隣接する一対のビット線であり、一方がソースで他方がドレインである。
【００６６】
　上述のように、実施の形態１に係る不揮発性メモリは、ワード線３３に電圧が印加され、かつ、一方のビット線１５（例えば、ソース）及び他方のビット線１５ａ（例えば、ドレイン）にそれぞれ電圧が印加されることにより、サイドウォール２１中、または酸化膜１９とサイドウォール２１との界面のいずれかにキャリアが捕獲されて保持される。
【００６７】
　また、データ消去時は、ワード線３３と、一対のビット線（ソース、ドレイン）の一方のビット線１５を０Ｖとし、他方のビット線１５ａに６．０〜８．０Ｖの電圧を印加する。これにより、データ書き込み時にサイドウォール２１中に保持されたホットエレクトロンは、いわゆるＦＮ（Fowler-Nordheim）型トンネル現象により、酸化膜１９を介して、例えば６．０〜８．０Ｖの電圧が印加されたビット線１５ａ側に引き抜かれるか、又は、ホットエレクトロンは、例えば６．０〜８．０Ｖの電圧が印加されたビット線１５ａの近傍で発生したホットホールがサイドウォール２１中に注入されることにより中和される。
【００６８】
　また、データの読み出し時は、一対のビット線（ソース、ドレイン）の一方のビット線１５に例えば１．０〜３．０Ｖの電圧を印加し、他方のビット線１５ａを例えば０Ｖとし、さらにワード線３３に例えば２．０〜４．０Ｖの電圧を印加する。
【００６９】
　なお、図１（ａ）および図１（ｂ）に示した実施の形態１の不揮発性メモリは、ビット線１５（３１）をｎ型領域としたｎ型トランジスタを用いたが、ビット線をｐ型領域としたｐ型トランジスタを用いることもできる。
【００７０】
　図２Ａ及び図２Ｂに示した実施の形態１の不揮発性メモリの製造方法によれば、不揮発性メモリのビット線１５とワード線（導電膜２５）の分離に用いる絶縁膜１８の形成に熱酸化を用いないため、バーズビークの発生が抑制され、ビット線１５間の間隔が短縮でき、メモリセルの高密度集積化が可能となる。
【００７１】
　また、従来のＮＲＯＭ型ＥＥＰＲＯＭでは、対向するビット線に挟まれた、図１５における窒化膜１５３／酸化膜１５４中の全ての領域でキャリアの捕獲が起こる。ここで、キャリアの捕獲され易さ（以下、キャリア捕獲能という。）は、その領域内でばらつくため、データ書き込み、消去動作を繰り返して行うと、キャリア捕獲能が低下する動作不良、即ち、エンデュランス特性の劣化が顕著になる。
【００７２】
　これに対し、図１（ａ）および図１（ｂ）に示した実施の形態１の不揮発性メモリによれば、ビット線１５のエッジ部近傍にのみ、キャリア捕獲領域となるサイドウォール２１が設けられるため、キャリア捕獲能のバラツキは小さくなり、エンデュランス特性の劣化が防止される。また、不純物プロファイルをビット線のエッジ部近傍のみに限定して形成できるため、その部位の近傍におけるキャリア温度（キャリア発生確率とキャリアのエネルギー）が高められる。その結果、高いエネルギーを有するキャリアがより多く発生し、従来より低い印加電圧で単位時間当たりのキャリアの捕獲量が高められ、キャリア注入効率が向上し、メモリの動作電圧が低減する。
【００７３】
　（実施の形態２）
　図４（ａ）および図４（ｂ）に、実施の形態２において不揮発性メモリとして用いるＮＲＯＭ型ＥＥＰＲＯＭを示す。ここで、図４（ａ）はメモリセルアレイの断面図、図４（ｂ）はその平面図をそれぞれ示す。
【００７４】
　図４（ａ）に示すように、ｐ型シリコン基板４４（半導体基板）上に、メモリセルのソース又はドレインとなるビット線４５（第１の不純物拡散層）と、ビット線４５と対向し、隣接するメモリセルを分離する絶縁膜４８（第１の絶縁膜）のパターンが形成されている。また、隣接するビット線４５どうしの間に、チャネル領域（図示せず）が形成されている。また、絶縁膜４８は、酸化膜４９（第２の絶縁膜）により被われていて、酸化膜４９上、かつ絶縁膜４８の側面には、窒化膜からなるサイドウォール５１（第３の絶縁膜）が形成されている。さらに、ｐ型シリコン基板４４、酸化膜４９、及びサイドウォール５１がゲート酸化膜５６（第４の絶縁膜）により被われている。ゲート酸化膜５６上には、導電膜５５が形成されている。また、サイドウォール５１下のｐ型シリコン基板４４中にキャリア発生領域５４（第２の不純物拡散層）が形成されている。
【００７５】
　また、図４（ｂ）に示すビット線３１は、図４（ａ）に示したビット線４５に対応し、図４（ｂ）に示すサイドウォール３２は図４（ａ）に示したサイドウォール５１に対応し、図４（ｂ）に示すワード線３３は、図４（ａ）に示したゲート酸化膜５６上に形成された導電膜５５に対応する。図４（ｂ）に示すように、ビット線３１が延設された方向と直交する方向に、メモリセルのワード線３３が延設されている。
【００７６】
　図５Ａ及び図５Ｂに、実施の形態２のＮＲＯＭ型ＥＥＰＲＯＭのメモリセルアレイの製造工程を示す。以下、図５Ａ及び図５Ｂを参照しながら、実施の形態２のＮＲＯＭ型ＥＥＰＲＯＭの製造方法について説明する。
【００７７】
　まず、ｐ型シリコン基板４４上に、窒化膜４３を形成する。次に、その上にレジスト４２を形成し、レジスト４２の開口パターンに従い、図５Ａ（ａ）に示すように、ドライエッチングにより、窒化膜４３の一部を除去して開口部４６を形成する。さらに、開口部４６を通って基板４４にリンイオン４１を注入する。ここで、リン注入量は１×１０15〜５×１０15ｃｍ-2、注入エネルギーは５０〜１００ｋｅＶとする。
【００７８】
　次いで、図５Ａ（ｂ）に示すように、レジスト４２を除去し、さらに、不純物のリンイオン４１を注入した領域に熱処理を施して不純物のリンイオン４１を活性化し、ビット線４５を形成する。
【００７９】
　続いて、図５Ａ（ｃ）に示すように、基板４４と窒化膜４３との上に酸化膜４７を形成し、ＣＭＰ（Chemical Mechanical Polishing；化学機械的研磨法）によりその表面を研磨し、図５Ａ（ｄ）に示すように、開口部４６に酸化膜４７が埋め込まれた状態にする。
【００８０】
　そして、リン酸ボイルにより窒化膜４３のみを除去することで、図５Ａ（ｅ）に示すように、ビット線４５上に絶縁膜４８のパターンを形成する。
【００８１】
　その後、図５Ａ（ｆ）に示すように、ｐ型シリコン基板４４と絶縁膜４８の上に、酸化膜４９と窒化膜５０とをこの順で形成する。
【００８２】
　次に、図５Ｂ（ａ）に示すように、窒化膜５０をエッチバックすることにより、酸化膜４９上、かつ絶縁膜４８の側面にサイドウォール５１を形成し、さらに、隣接するビット線４５の間におけるｐ型シリコン基板４４を露出させる。
【００８３】
　次いで、図５Ｂ（ｂ）に示すように、隣接する絶縁膜４８の間からホウ素イオン５２を注入し、ｐ型シリコン基板４４中にチャネル領域（図示せず）を形成する。また、図５Ｂ（ｃ）に示すように、隣接する絶縁膜４８の間からサイドウォール５１にヒ素イオン５３を注入する。ここで、ホウ素イオン５２の注入角度は、基板４４の表面に対して９０°とし、ヒ素イオン５３の注入角度は、基板４４の表面に対して４５〜７０°とする。また、ホウ素イオン５２を注入するための条件は、注入ドーズ量０．５×１０14〜５×１０14ｃｍ-2、注入エネルギー２５ｋｅＶとし、ヒ素イオン５３を注入するための条件は、注入ドーズ量０．５×１０14〜５×１０14ｃｍ-2、注入エネルギー１０〜２５ｋｅＶとする。このホウ素イオン５２の注入により、ビット線４５間の中央部が過度に濃度の高いｎ型領域となることが防止されると共に、サイドウォール５１下のｐ型シリコン基板４４中にキャリア発生領域５４が形成され、キャリア発生領域５４の近傍において、キャリア温度が高められ、キャリア注入効率が向上する。
【００８４】
　続いて、図５Ｂ（ｄ）に示すように、ｐ型シリコン基板４４、酸化膜４９及びサイドウォール５１の上に、ゲート酸化膜５６を形成し、さらにその上に、図５Ｂ（ｅ）に示すように、ワード線（ゲート電極）となる導電膜５５（例えば、ポリシリコン、ポリサイド、ポリメタル等）を形成する。これにより、サイドウォール５１が酸化膜４９とゲート酸化膜５６とにより囲まれた状態となる。
【００８５】
　その後、実施の形態１と同様にして、ドライエッチングにより導電膜５５をエッチングしてワード線を形成し、ＮＲＯＭ型ＥＥＰＲＯＭが完成する。
【００８６】
　なお、実施の形態２の不揮発性メモリについて、データの書き込み、消去、及び読み出し動作については、実施の形態１と同様であるので、その説明を省略する。
【００８７】
　なお、図４（ａ）および図４（ｂ）に示した実施の形態２の不揮発性メモリは、ビット線４５（３１）をｎ型領域としたｎ型トランジスタを用いたが、ビット線をｐ型領域としたｐ型トランジスタを用いることもできる。
【００８８】
　以上のように、実施の形態２の不揮発性メモリは、実施の形態１の不揮発性メモリと同様の作用効果が得られる上、図４（ａ）に示したように、キャリア捕獲領域となるサイドウォール５１が酸化膜４９とゲート酸化膜５６とにより囲まれているため、キャリアの保持効率及び保持能力がさらに向上する。
【００８９】
　（実施の形態３）
　図６（ａ）および図６（ｂ）に、実施の形態３において不揮発性メモリとして用いるＮＲＯＭ型ＥＥＰＲＯＭを示す。ここで、図６（ａ）はメモリセルアレイの断面図、図６（ｂ）はその平面図をそれぞれ示す。
【００９０】
　図６（ａ）に示すように、ｐ型シリコン基板６４（半導体基板）上に、メモリセルのソース又はドレインとなるビット線６５（第１の不純物拡散層）と、ビット線６５と対向し、隣接するメモリセルを分離する絶縁膜６８（第１の絶縁膜）のパターンが形成されている。また、隣接するビット線６５どうしの間に、チャネル領域（図示せず）が形成されている。また、絶縁膜６８は、酸化膜６９（第２の絶縁膜）により被われていて、酸化膜６９上、かつ絶縁膜６８の側面には、窒化膜からなるサイドウォール７１（第３の絶縁膜）が形成されている。さらに、ｐ型シリコン基板６４、酸化膜６９、及びサイドウォール７１がゲート酸化膜７６（第４の絶縁膜）により被われている。ゲート酸化膜７６上には、導電膜７５が形成されている。また、サイドウォール７１下のｐ型シリコン基板６４中にキャリア発生領域７４（第２の不純物拡散層）が形成されている。さらに、隣接するビット線６５どうし間におけるｐ型シリコン基板６４の高さが、ビット線６５の高さよりも低くなっている。つまり、隣接するビット線６５どうしの間におけるｐ型シリコン基板６４とゲート酸化膜７６との境界面が、ビット線６５と絶縁膜６８との境界面よりも低い位置にある。
【００９１】
　また、図６（ｂ）に示すビット線３１は、図６（ａ）に示したビット線６５に対応し、図６（ｂ）に示すサイドウォール３２は図６（ａ）に示したサイドウォール７１に対応し、図６（ｂ）に示すワード線３３は、図６（ａ）に示したゲート酸化膜７６上に形成された導電膜７５に対応する。図６（ｂ）に示すように、ビット線３１が延設された方向と直交する方向に、メモリセルのワード線３３が延設されている。
【００９２】
　図７Ａ及び図７Ｂに、実施の形態３のＮＲＯＭ型ＥＥＰＲＯＭのメモリセルアレイの製造工程を示す。以下、図７Ａ及び図７Ｂを参照しながら、実施の形態３のＮＲＯＭ型ＥＥＰＲＯＭの製造方法について説明する。
【００９３】
　まず、ｐ型シリコン基板６４上に、窒化膜６３を形成する。次に、その上にレジスト６２を形成し、レジスト６２の開口パターンに従い、図７Ａ（ａ）に示すように、ドライエッチングにより、窒化膜６３の一部を除去して開口部６６を形成する。さらに、開口部６６を通って基板６４にリンイオン６１を注入する。ここで、リン注入量は１×１０15〜５×１０15ｃｍ-2、注入エネルギーは５０〜１００ｋｅＶとする。
【００９４】
　次いで、図７Ａ（ｂ）に示すように、レジスト６２を除去し、さらに、不純物リンを注入した領域に熱処理を施して不純物のリンイオン６１を活性化し、ビット線６５を形成する。
【００９５】
　続いて、図７Ａ（ｃ）に示すように、基板６４と窒化膜６３との上に酸化膜６７を形成し、ＣＭＰ（Chemical Mechanical Polishing；化学機械的研磨法）によりその表面を研磨し、図７Ａ（ｄ）に示すように、開口部６６に酸化膜６７が埋め込まれた状態にする。
【００９６】
　そして、リン酸ボイルにより窒化膜６３のみを除去することで、図７Ａ（ｅ）に示すように、ビット線６５上に絶縁膜６８のパターンを形成する。
【００９７】
　その後、図７Ａ（ｆ）に示すように、隣接するビット線６５間におけるｐ型シリコン基板６４を、絶縁膜６８をマスクとしてエッチングして１０〜５０ｎｍ掘り下げる。
【００９８】
　次に、図７Ｂ（ａ）に示すように、ｐ型シリコン基板６４と絶縁膜６８の上に、酸化膜６９と窒化膜７０とをこの順で形成する。
【００９９】
　次いで、図７Ｂ（ｂ）に示すように、窒化膜７０をエッチバックすることにより、酸化膜６９上、かつ絶縁膜６８の側面にサイドウォール７１を形成し、さらに、隣接するビット線６５の間におけるｐ型シリコン基板６４を露出させる。
【０１００】
　続いて、図７Ｂ（ｃ）に示すように、隣接する絶縁膜６８の間からホウ素イオン７２を注入し、ｐ型シリコン基板６４中にチャネル領域（図示せず）を形成する。また、図７Ｂ（ｄ）に示すように、隣接する絶縁膜６８の間からサイドウォール７１にヒ素イオン７３を注入する。ここで、ホウ素イオン７２の注入角度は、基板６４の表面に対して９０°とし、ヒ素イオン７３の注入角度は、基板６４の表面に対して４５〜７０°とする。また、ホウ素イオン７２を注入するための条件は、注入ドーズ量０．５×１０14〜５×１０14ｃｍ-2、注入エネルギー２５ｋｅＶとし、ヒ素イオン７３を注入するための条件は、注入ドーズ量０．５×１０14〜５×１０14ｃｍ-2、注入エネルギー１０〜２５ｋｅＶとする。このホウ素イオン７２の注入により、ビット線６５間の中央部が過度に濃度の高いｎ型領域となることが防止されると共に、サイドウォール７１下のｐ型シリコン基板６４中にキャリア発生領域７４が形成され、キャリア発生領域７４の近傍において、キャリア温度が高められ、キャリア注入効率が向上する。
【０１０１】
　そして、図７Ｂ（ｅ）に示すように、ｐ型シリコン基板６４、酸化膜６９及びサイドウォール７１の上に、ゲート酸化膜７６を形成し、さらにその上に、図７Ｂ（ｆ）に示すように、ワード線（ゲート電極）となる導電膜７５（例えば、ポリシリコン、ポリサイド、ポリメタル等）を形成する。
【０１０２】
　その後、実施の形態１と同様にして、ドライエッチングにより導電膜７５をエッチングしてワード線を形成し、ＮＲＯＭ型ＥＥＰＲＯＭが完成する。
【０１０３】
　なお、実施の形態３の不揮発性メモリについて、データの書き込み、消去、及び読み出し動作については、実施の形態１と同様であるので、その説明を省略する。
【０１０４】
　なお、図６（ａ）および図６（ｂ）に示した実施の形態３の不揮発性メモリは、ビット線６５（３１）をｎ型領域としたｎ型トランジスタを用いたが、ビット線をｐ型領域としたｐ型トランジスタを用いることもできる。
【０１０５】
　以上のように、実施の形態３の不揮発性メモリは、実施の形態２の不揮発性メモリと同様の作用効果を有する。さらに、実施の形態３の不揮発性メモリは、ビット線間の領域を掘り下げられているため、隣接するビット線６５どうしの間におけるｐ型シリコン基板６４とゲート酸化膜７６との境界面が、ビット線６５と絶縁膜６８との境界面よりも低い位置にある構成である。それにより、キャリアの進行方向にキャリア捕獲領域となるサイドウォールを設けることが可能となり、キャリア注入効率が向上し、メモリの動作電圧が低減する。
【０１０６】
　（実施の形態４）
　図８（ａ）および図８（ｂ）に、実施の形態４において不揮発性メモリとして用いるＮＲＯＭ型ＥＥＰＲＯＭを示す。ここで、図８（ａ）はメモリセルアレイの断面図、図８（ｂ）はその平面図をそれぞれ示す。
【０１０７】
　図８（ａ）に示すように、ｐ型シリコン基板８４（半導体基板）上に、メモリセルのソース又はドレインとなるビット線８５（第１の不純物拡散層）と、ビット線８５と対向し、隣接するメモリセルを分離する絶縁膜８８（第１の絶縁膜）のパターンが形成されている。ｐ型シリコン基板８４上の、ビット線８５及び絶縁膜８８が形成されていない箇所には、ＳｉＧｅ膜９７（半導体層）が形成されている。なお、ｐ型シリコン基板８４のバンドギャップは、ＳｉＧｅ膜９７のバンドギャップよりも小さい。
【０１０８】
　また、絶縁膜８８及びＳｉＧｅ膜９７は、酸化膜８９（第２の絶縁膜）により被われていて、酸化膜８９上、かつ絶縁膜８８の側面には、窒化膜からなるサイドウォール９１（第３の絶縁膜）が形成されている。酸化膜８９及びサイドウォール９１上には導電膜９５が形成されている。さらに、隣接するビット線８５どうし間におけるｐ型シリコン基板８４の高さが、ビット線８５の高さよりも低くなっている。つまり、隣接するビット線８５どうしの間におけるｐ型シリコン基板８４とＳｉＧｅ膜９７との境界面が、ビット線８５と絶縁膜８８との境界面よりも低い位置にある。
【０１０９】
　図８（ｂ）に示すビット線３１は、図８（ａ）に示したビット線８５に対応し、図８（ｂ）に示すサイドウォール３２は図８（ａ）に示したサイドウォール７１に対応し、図８（ｂ）に示すワード線３３は、図８（ａ）における酸化膜８９上に形成された導電膜９５に対応する。図８（ｂ）に示すように、ビット線３１が延設された方向と直交する方向に、メモリセルのワード線３３（ゲート電極）が延設されている。
【０１１０】
　図９Ａ及び図９Ｂに、実施の形態４のＮＲＯＭ型ＥＥＰＲＯＭのメモリセルアレイ製造工程を示す。以下、図９Ａ及び図９Ｂを参照しながら、実施の形態４のＮＲＯＭ型ＥＥＰＲＯＭの製造方法について説明する。
【０１１１】
　まず、ｐ型シリコン基板８４上に、窒化膜８３を形成する。次に、その上にレジスト８２を形成し、レジスト８２の開口パターンに従い、図９Ａ（ａ）に示すように、ドライエッチングにより、窒化膜８３の一部を除去して開口部８６を形成する。さらに、開口部８６から基板８４にリンイオン８１を注入する。ここで、リン注入量は１×１０15〜５×１０15ｃｍ-2、注入エネルギーは５０〜１００ｋｅＶとする。
【０１１２】
　次いで、図９Ａ（ｂ）に示すように、レジスト８２を除去し、さらに、不純物のリンイオン８１を注入した領域に熱処理を施して不純物のリンイオン８１を活性化し、ビット線８５を形成する。
【０１１３】
　続いて、図９Ａ（ｃ）に示すように、基板８４と窒化膜８３との上に酸化膜８７を形成する。さらに、ＣＭＰ（Chemical Mechanical Polishing；化学機械的研磨法）によりその表面を研磨し、図９Ａ（ｄ）に示すように、開口部８６に酸化膜８７が埋め込まれた状態にする。
【０１１４】
　そして、リン酸ボイルにより窒化膜８３のみを除去することで、図９Ａ（ｅ）に示すように、ビット線８５上に絶縁膜８８のパターンを形成する。
【０１１５】
　次に、図９Ａ（ｆ）に示すように、絶縁膜８８のパターンをマスクとして半導体基板８４のエッチングを行ない、半導体基板８４の表面を除去した後に、ＳｉＧｅ膜９７の選択エピタキシャル成長を行なう。ここでＳｉＧｅ膜９７のＧｅの組成比は、例えば、１０％〜５０％とする。また、ＳｉＧｅ膜９７の選択エピタキシャル成長を行なうことで、ＳｉＧｅ膜９７の表面と、ビット線８５及び絶縁膜８８との境界とが同一高さとなるようにする。
【０１１６】
　その後、図９Ｂ（ａ）に示すように、ＳｉＧｅ膜９７と絶縁膜８８の上に、酸化膜８９と窒化膜９０とをこの順で形成する。
【０１１７】
　次に、図９Ｂ（ｂ）に示すように、窒化膜９０をエッチバックすることにより、酸化膜８９上、かつ絶縁膜８８の側面にサイドウォール９１を形成する。
【０１１８】
　次に、図９Ｂ（ｃ）に示すように、酸化膜８１とサイドウォール９１の上に、ワード線（ゲート電極）となる導電膜９５（例えば、ポリシリコン、ポリサイド、ポリメタル等）を形成する。
【０１１９】
　最後に、ドライエッチングにより導電膜９５をパターニングしてワード線を形成し、ＮＲＯＭ型ＥＥＰＲＯＭが完成する。
【０１２０】
　なお、実施の形態４の不揮発性メモリについて、データの書き込み、消去、及び読み出し動作については、実施の形態１と同様であるので、その説明を省略する。
【０１２１】
　なお、図８（ａ）および図８（ｂ）に示した実施の形態４の不揮発性メモリは、ビット線８５（３１）をｎ型領域としたｎ型トランジスタを用いたが、ビット線をｐ型領域としたｐ型トランジスタを用いることもできる。また、チャネル層を形成する半導体層として、ＳｉＧｅ膜９７を用いたが、替わりに例えば、ＳｉＣ膜やＳｉＧｅＣ膜等のＳｉ系混晶半導体を用いてもよい。
【０１２２】
　なお、実施の形態４の不揮発性メモリにおいて、例えば、実施の形態２で示したように、酸化膜８９、サイドウォール９１及びＳｉＧｅ膜９７をゲート絶縁膜で覆う構成としてもよい。また、その際には、ビット線１０５どうしの間の酸化膜８９を除去しておいて、ＳｉＧｅ膜９７とゲート絶縁膜とが接するようにしてもよい。また、その場合の不揮発性メモリの製造方法は、窒化膜９０をエッチバックしてサイドウォール９１を形成する際に、さらに、隣接するビット線８５の間におけるＳｉＧｅ膜９７を露出させる。さらに、ＳｉＧｅ膜９７、酸化膜８９及びサイドウォール９１の上にゲート酸化膜を形成してから、その上に、導電膜９５を形成すればよい。
【０１２３】
　以上のように、図９Ａ及び図９Ｂに示した実施の形態４の不揮発性メモリの製造方法によれば、ビット線８５とワード線（導電膜９５）の分離に用いる絶縁膜８８の形成に熱酸化を用いないため、バーズビークの発生が抑制され、ビット線８５間の間隔が短縮でき、メモリセルの高密度集積化が可能となる。
【０１２４】
　さらに、図８（ａ）に示した実施の形態４の不揮発性メモリは、隣接するビット線８５どうしの間におけるｐ型シリコン基板８４とＳｉＧｅ膜９７との境界面が、ビット線８５と絶縁膜８８との境界面よりも低い位置にある構成である。それにより、キャリアの進行方向にキャリア捕獲領域となるサイドウォールを設けることが可能となり、キャリア注入効率が向上し、メモリの動作電圧が低減する。
【０１２５】
　また、従来のＮＲＯＭ型ＥＥＰＲＯＭでは、図１５（ｄ）に示すように、対向するビット線（高濃度ｎ型領域１５６）に挟まれた窒化膜１５３／酸化膜１５４中の全ての領域でキャリアの捕獲が起こる。ここで、キャリアの捕獲され易さ（以下、キャリア捕獲能という。）は、その領域内でばらつくため、データ書き込み、消去動作を繰り返して行うと、キャリア捕獲能が低下する動作不良、即ち、エンデュランス特性の劣化が顕著になる。
【０１２６】
　これに対し、図８（ａ）および図８（ｂ）に示した実施の形態４によれば、ビット線８５（３１）のエッジ部近傍にのみ、キャリア捕獲領域となるサイドウォール９１が設けられるため、キャリア捕獲能のバラツキは小さくなり、エンデュランス特性の劣化が防止される。
【０１２７】
　（実施の形態５）
　図１０（ａ）および図１０（ｂ）に、実施の形態５において不揮発性メモリとして用いるＮＲＯＭ型ＥＥＰＲＯＭを示す。ここで、図１１（ａ）はメモリセルアレイの断面図、図１１（ｂ）はその平面図をそれぞれ示す。
【０１２８】
　図１０（ａ）に示すように、ｐ型シリコン基板１０４（半導体基板）上に、メモリセルのソース又はドレインとなるビット線１０５（第１の不純物拡散層）と、ビット線１０５と対向し、隣接するメモリセルを分離する絶縁膜１０８（第１の絶縁膜）のパターンが形成されている。ｐ型シリコン基板１０４上の、ビット線１０５及び絶縁膜１０８が形成されていない箇所には、ＳｉＧｅ膜１１７（半導体層）が形成されている。また、絶縁膜１０８及びＳｉＧｅ膜１１７は、酸化膜１０９（第２の絶縁膜）により被われていて、酸化膜１０９上、かつ絶縁膜８の側面には、窒化膜からなるサイドウォール１１１（第３の絶縁膜）が形成されている。酸化膜１０９及びサイドウォール１１１上には導電膜１１５が形成されている。また、サイドウォール１１１下のｐ型シリコン基板１０４中にキャリア発生領域１１４（第２の不純物拡散層）が形成されている。
【０１２９】
　また、図１０（ｂ）に示すビット線３１は、図１０（ａ）に示したビット線１０５に対応し、図１０（ｂ）に示すサイドウォール３２は図１０（ａ）に示したサイドウォール１１１に対応し、図１０（ｂ）に示すワード線３３は、図１０（ａ）に示した酸化膜１０９上に形成された導電膜１１５に対応する。図１０（ｂ）に示すように、ビット線３１が延設された方向と直交する方向に、メモリセルのワード線３３が延設されている。
【０１３０】
　図１１Ａ及び図１１Ｂに、実施の形態５のＮＲＯＭ型ＥＥＰＲＯＭのメモリセルアレイ製造工程を示す。以下、図１１Ａ及び図１１Ｂを参照しながら、実施の形態５のＮＲＯＭ型ＥＥＰＲＯＭの製造方法について説明する。
【０１３１】
　まず、ｐ型シリコン基板１０４上に、窒化膜１０３を形成する。次に、その上にレジスト１０２を形成し、レジスト１０２の開口パターンに従い、図１１Ａ（ａ）に示すように、ドライエッチングにより、窒化膜１０３の一部を除去して開口部１０６を形成する。さらに、開口部１０６を通って基板１０４にリンイオン１０１を注入する。ここで、リン注入量は１×１０15〜５×１０15ｃｍ-2、注入エネルギーは５０〜１００ｋｅＶとする。
【０１３２】
　次いで、図１１Ａ（ｂ）に示すように、レジスト１０２を除去し、さらに、不純物のリンイオン１０１を注入した領域に熱処理を施して不純物のリンイオン１０１を活性化し、ビット線１０５を形成する。
【０１３３】
　続いて、図１１Ａ（ｃ）に示すように、基板１０４と窒化膜１０３との上に酸化膜１０７を形成する。さらに、ＣＭＰ（Chemical Mechanical Polishing；化学機械的研磨法）によりその表面を研磨し、図１１Ａ（ｄ）に示すように、開口部１０６に酸化膜１０７が埋め込まれた状態にする。
【０１３４】
　そして、リン酸ボイルにより窒化膜１０３のみを除去することで、図１１Ａ（ｅ）に示すように、ビット線１０５上に絶縁膜１０８のパターンを形成する。
【０１３５】
　次に、図１１Ａ（ｆ）に示すように、ＳｉＧｅ膜１１７の選択エピタキシャル成長を行なう。ここでＳｉＧｅ膜９７のＧｅの組成比は、例えば、１０％〜５０％とする。
【０１３６】
　その後、図１１Ｂ（ａ）に示すように、ＳｉＧｅ膜１１７と絶縁膜１０８の上に、酸化膜１０９と窒化膜１１０とをこの順で形成する。
【０１３７】
　次に、図１１Ｂ（ｂ）に示すように、窒化膜１１０をエッチバックすることにより、酸化膜１０９上、かつ絶縁膜１０８の側面にサイドウォール１１１を形成する。
【０１３８】
　次いで、図１１Ｂ（ｃ）に示すように、サイドウォール１１１にヒ素イオン１１３を注入する。ここで、ヒ素イオン１１３の注入角度は、基板１０４の表面に対して４５〜７０°とする。また、ヒ素イオン１１３を注入するための条件は、注入ドーズ量０．５×１０14〜５×１０14ｃｍ-2、注入エネルギー１０〜２５ｋｅＶとする。このヒ素イオン１１３の注入により、ビット線１０５間の両端部のみ濃度の高いｎ型領域とすることが可能となると共に、ＳｉＧｅ膜１１７下に形成されるチャネル領域とビット線１０５とが接続される。さらに、不純物プロファイルを、ビット線１０５のエッジ部近傍のみで形成でき、サイドウォール１１１下のｐ型シリコン基板１０４中にキャリア発生領域１１４が形成される。キャリア発生領域１１４が形成されることにより、ビット線１０５のエッジ部近傍のみで走行する電子の散乱が起こり、キャリア発生領域１１４の近傍において、電界が高められ、キャリアが酸化膜１１０をトンネルし、サイドウォール１１１に注入される効率（以下、キャリア注入効率という。）が向上する。
【０１３９】
　次に、図１１Ｂ（ｄ）に示すように、酸化膜１０９とサイドウォール１１１の上に、ワード線（ゲート電極）となる導電膜１１５（例えば、ポリシリコン、ポリサイド、ポリメタル等）を形成する。
【０１４０】
　最後に、ドライエッチングにより導電膜１１５をパターニングしてワード線を形成し、ＮＲＯＭ型ＥＥＰＲＯＭが完成する。
【０１４１】
　なお、実施の形態５の不揮発性メモリについて、データの書き込み、消去、及び読み出し動作については、実施の形態１と同様であるので、その説明を省略する。
【０１４２】
　なお、図１０（ａ）および図１０（ｂ）に示した実施の形態５の不揮発メモリは、ビット線１０５（３１）をｎ型領域としたｎ型トランジスタを用いたが、ビット線をｐ型領域としたｐ型トランジスタを用いることもできる。
【０１４３】
　また、チャネル層を形成する半導体層として、ＳｉＧｅ膜１１７を用いたが、替わりに例えば、ＳｉＣ膜やＳｉＧｅＣ膜等のＳｉ系混晶半導体を用いてもよい。
【０１４４】
　なお、実施の形態５の不揮発性メモリにおいて、例えば、実施の形態２で示したように、酸化膜１０９、サイドウォール１１１及びＳｉＧｅ膜１１７をゲート絶縁膜で覆う構成としてもよい。また、その際には、ビット線１０５どうしの間の酸化膜１０９を除去しておいて、ＳｉＧｅ膜１１７とゲート絶縁膜とが接するようにしてもよい。また、その場合の不揮発性メモリの製造方法は、窒化膜１１０をエッチバックしてサイドウォール１１１を形成する際に、さらに、隣接するビット線１０５の間におけるＳｉＧｅ膜１１７を露出させる。さらに、ＳｉＧｅ膜１１７、酸化膜１０９及びサイドウォール１１１の上にゲート酸化膜を形成してから、その上に、導電膜１１５を形成すればよい。
【０１４５】
　以上のように、図１１Ａ及び図１１Ｂに示した実施の形態５の不揮発性メモリの製造方法によれば、ビット線１０５とワード線（導電膜１１５）の分離に用いる絶縁膜１０８の形成に熱酸化を用いないため、バーズビークの発生が抑制され、ビット線１０５間の間隔が短縮でき、メモリセルの高密度集積化が可能となる。
【０１４６】
　また、従来のＮＲＯＭ型ＥＥＰＲＯＭでは、図１５（ｄ）に示すように、対向するビット線（高濃度ｎ型領域１５６）に挟まれた窒化膜１５３／酸化膜１５４中の全ての領域でキャリアの捕獲が起こる。ここで、キャリアの捕獲され易さ（以下、キャリア捕獲能という。）は、その領域内でばらつくため、データ書き込み、消去動作を繰り返して行うと、キャリア捕獲能が低下する動作不良、即ち、エンデュランス特性の劣化が顕著になる。
【０１４７】
　これに対し、図１０（ａ）に示した実施の形態５の不揮発メモリによれば、ビット線１０５のエッジ部近傍にのみ、キャリア捕獲領域となるサイドウォール１１１が設けられるため、キャリア捕獲能のバラツキは小さくなり、エンデュランス特性の劣化が防止される。
【０１４８】
　また、図８（ａ）及び図１０（ａ）に示した実施の形態４及び５の不揮発性メモリにおいて、チャネル層を形成するＳｉＧｅ膜９７及び１１７（半導体層）がそれぞれ設けられているため、従来の不揮発性メモリより低い印加電圧でキャリアを注入することが可能となる。この理由を以下に説明する。
【０１４９】
　図１２はバンドギャップについて説明するためのバンド図を示していて、実施の形態４及び５の不揮発性メモリにおけるバンド図は、図１２のようになる。図１２において、ＥFはフェルミ準位を示し、ＥCは伝導帯を示し、ＥVは価電子帯を示している。実施の形態４及び５の不揮発性メモリは、ゲート電極１２１（図８（ａ）では導電膜９５、図１０（ａ）では導電膜１１５）及び酸化膜１２２（図８（ａ）では酸化膜８９であり、図１０（ａ）では酸化膜１０９）と半導体基板１２４（図８（ａ）ではｐ型シリコン基板８４であり、図１０（ａ）ではｐ型シリコン基板１０４）との間にバンドギャップの広い半導体層１２３（図８（ａ）ではＳｉＧｅ膜９７であり、図１０（ａ）ではＳｉＧｅ膜１１７）を設けた構造となっている。そのため、ヘテロ界面近傍でのバンド不連続部分で伝導帯ＥCがフェルミ準位ＥF以下の部分１２５を発生させることが可能となる。フェルミ準位ＥF以下の部分１２５では電子は、一般に二次元電子ガスと呼ばれる高移動度を持った状態となる。そのため、実施の形態４及び５の不揮発性メモリは、従来の不揮発性メモリより低い印加電圧でキャリアを注入することが可能となる。
【０１５０】
　また、図８（ａ）及び図１０（ａ）に示した実施の形態４及び５の不揮発性メモリにおいて、隣接するビット線８５及び１０５のそれぞれの間におけるｐ型シリコン基板８４及び１０４とＳｉＧｅ層９７及び１１７とのキャリア移動度が、酸化膜８９及び１０９により発生するストレスにより変調されることが好ましい。なお、ｐ型シリコン基板８４及び１０４とゲート絶縁膜とが接している場合は、ゲート絶縁膜により発生するストレスにより上述のキャリア移動度が変調されることが好ましい。
【０１５１】
　図１３は、キャリアの移動について説明するための模式図である。半導体１３３（図８（ａ）ではＳｉＧｅ膜９７であり、図１０（ａ）ではＳｉＧｅ膜１１７）中のキャリア１３２の移動度は、半導体１３３上に形成された絶縁膜１３１（図８（ａ）では酸化膜８９であり、図１０（ａ）では酸化膜１０９）との間で発生するストレスにより影響を受ける。これは、外力により表面電荷密度が変化することにより生じる。図１４は、ストレスとキャリア移動度との関係を示すグラフであり、一般的には、あるストレス範囲では図１４のように線形を示している。そこで、実施の形態４及び５に示したように、ストレスによる移動度の変調を受けやすいビット線８５及び１０５の両端に不純物注入を行い、移動度の変調度を高めることで、低電圧での注入効率向上が可能となる。
【０１５２】
　このように、実施の形態４及び５の不揮発性メモリは、半導体へテロ接合やストレスの影響を用いてキャリア移動度を高めるので書き込み電圧の低減が可能となる。
【０１５３】
　なお、実施の形態１〜５において、具体的に示した、材料、構造及び製造条件は、あくまでも一例であり、本発明はこれらの具体例のみに限定されるものではない。
【産業上の利用可能性】
【０１５４】
　本発明に係る不揮発性メモリは、メモリセルが高密度集積化されていて、低電圧による動作が可能で、かつ、信頼性の高い不揮発性メモリとして有用である。
【０１５５】
　また、本発明に係る不揮発性メモリの製造方法は、このような不揮発性メモリを容易に製造することができる。
【図面の簡単な説明】
【０１５６】
【図１】実施の形態１における不揮発性メモリを示す図であって、図１（ａ）は断面図で、図１（ｂ）は平面図
【図２Ａ】実施の形態１における不揮発性メモリの製造工程を示す断面図
【図２Ｂ】実施の形態１における不揮発性メモリの製造工程を示す断面図（図２Ａの続き）
【図３】実施の形態１における不揮発性メモリのメモリセルアレイ部の平面図
【図４】実施の形態２における不揮発性メモリを示す図であって、図４（ａ）は断面図で、図４（ｂ）は平面図
【図５Ａ】実施の形態２における不揮発性メモリの製造工程を示す断面図
【図５Ｂ】実施の形態２における不揮発性メモリの製造工程を示す断面図（図５Ａの続き）
【図６】実施の形態３における不揮発性メモリを示す図であって、図６（ａ）は断面図で、図６（ｂ）は平面図
【図７Ａ】実施の形態３における不揮発性メモリの製造工程を示す断面図
【図７Ｂ】実施の形態３における不揮発性メモリの製造工程を示す断面図（図７Ａの続き）
【図８】実施の形態４における不揮発性メモリを示す図であって、図８（ａ）は断面図で、図８（ｂ）は平面図
【図９Ａ】実施の形態４における不揮発性メモリの製造工程を示す断面図
【図９Ｂ】実施の形態４における不揮発性メモリの製造工程を示す断面図（図９Ａの続き）
【図１０】実施の形態５における不揮発性メモリを示す図であって、図１０（ａ）は断面図で、図１０（ｂ）は平面図
【図１１Ａ】実施の形態５における不揮発性メモリの製造工程を示す断面図
【図１１Ｂ】実施の形態５における不揮発性メモリの製造工程を示す断面図（図１１Ａの続き）
【図１２】バンドギャップについて説明するためのバンド図
【図１３】キャリアの移動について説明するための模式図
【図１４】ストレスとキャリア移動度との関係を示すグラフ
【図１５】従来技術における不揮発性メモリの製造工程を示す断面図
【符号の説明】
【０１５７】
　１１、４１、６１、８１、１０１　リンイオン
　１２、４２、６２、８２、１０２　レジスト
　１３、２０、４３、５０、６３、７０、８３、９０、１０３、１１０　窒化膜
　１４、４４、６４、８４、１０４　ｐ型シリコン基板
　１５、１５ａ、４５、６５、８５、１０５　ビット線
　１６、４６、６６、８６、１０６　開口部
　１７、１９、４７、４９、７９、８９、１０９、１２２　酸化膜
　１８、４８、６８、８８、１０８　絶縁膜
　２１、５１、７１、９１、１１１　サイドウォール
　２２、５２、７２　ホウ素イオン
　２３、５３、７３、１１３　ヒ素イオン
　２４、５４、７４、１１４　キャリア発生領域
　２５、５５、７５、９５、１１５　導電膜
　３１、３１ａ　ビット線
　３２　サイドウォール
　３３　ワード線
　５６、７６　ゲート酸化膜
　９７、１１７　ＳｉＧｅ膜
　１２１　ゲート電極
　１２３　半導体層
　１２４　半導体基板
　１２５　フェルミ準位以下の部分
　１３１　絶縁膜
　１３２　キャリア
　１３３　半導体
　１５１　不純物イオン
　１５２　レジスト
　１５３　窒化膜
　１５４　酸化膜
　１５５　半導体基板
　１５６　高濃度ｎ型領域
　１５７　絶縁膜
　１５８　導電膜
　１５９　開口部
【図１】
2004104120.tif 000003
【図２Ａ】
2004104120.tif 000004
【図２Ｂ】
2004104120.tif 000005
【図３】
2004104120.tif 000006
【図４】
2004104120.tif 000007
【図５Ａ】
2004104120.tif 000008
【図５Ｂ】
2004104120.tif 000009
【図６】
2004104120.tif 000010
【図７Ａ】
2004104120.tif 000011
【図７Ｂ】
2004104120.tif 000012
【図８】
2004104120.tif 000013
【図９Ａ】
2004104120.tif 000014
【図９Ｂ】
2004104120.tif 000015
【図１０】
2004104120.tif 000016
【図１１Ａ】
2004104120.tif 000017
【図１１Ｂ】
2004104120.tif 000018
【図１２】
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【図１３】
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【図１４】
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【図１５】
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