(57)【要約】【課題】入力データ信号Ｄｉｎの速度の２倍の速度で動作可能な素子を必要とすることなく、位相比較回路の動作速度を使用する素子の速度特性に応じて柔軟に変更することができる位相比較回路および当該位相比較回路を用いたトランシーバ回路を提供する。【解決手段】ｍ個のラッチ回路Ｌｉに周波数がｆ／ｍ（Ｈｚ）であって位相が２π／ｍずつ異なるｍ本のクロック信号ＣＫｉを入力することにより、エラー信号の速度をｆ（Ｈｚ）より遅い２ｆ／ｍ（Ｈｚ）に低減することができる。基準信号の速度もｆ／２（Ｈｚ）より遅いｆ／ｍ（Ｈｚ）に低減することができる。出力ｑｉおよび出力ｑｉ＋１の排他的論理和の出力とクロック信号ＣＫｉとの論理積をとることにより、エラー信号について位相比較に関係するパルスのみを出力することができる。基準信号についても同様に出力ｑｆｉおよび出力ｑｆｉ＋１の排他的論理和の出力とクロック信号ＣＫｉ＋２との論理積をとる。【選択図】　図１
2004007082.tif 000002
【特許請求の範囲】
【請求項１】
入力データ信号の遷移エッジとクロック信号の遷移エッジとの間の位相差を比較する位相比較回路であって、
前記入力データ信号は周期がＴであり、前記クロック信号は周波数がｆ／ｍ（ｆ＝１／Ｔ、ｍ＝２ｎ、ｎは２以上の自然数）であって位相が２π／ｍずつ異なるｍ本のクロック信号であり、
前記入力データ信号を前記各クロック信号の立ち上がりエッジで各々並列にラッチするラッチ部と、
前記ラッチ部からの各出力信号と前記各クロック信号とに基づいて、入力データ信号の遷移エッジと各クロック信号の遷移エッジとの間の位相差を示し、最小パルス幅が（ｍ／２−１）×Ｔ以上のｍ本のエラー信号を出力するエラー信号出力部と、
前記ラッチ部からの各出力信号を前記各クロック信号の立ち上がりエッジで各々並列に入力する入力部と、
前記入力部からの出力信号と前記各クロック信号とに基づいて、パルス幅が（ｍ／２）×Ｔのｍ本の基準信号を出力する基準信号出力部と
を備えたことを特徴とする位相比較回路。
【請求項２】
請求項１記載の位相比較回路において、
前記ラッチ部は、入力データ信号をクロック信号ＣＫｉの立ち上がりエッジでラッチするラッチ回路Ｌｉ（ｉ＝１〜ｍ）を並列に有し、
前記エラー信号出力部は、前記ラッチ部のラッチ回路Ｌｉの出力信号ｑｉおよびラッチ回路Ｌｉ＋１の出力信号ｑｉ＋１（ｉ＋１＝ｍ＋１の場合はラッチ回路Ｌ１の出力信号ｑ１）の排他的論理和の出力と、クロック信号ＣＫｉとの論理積をエラー信号Ｅｒｒｏｒｉ（ｉ＝１〜ｍ）として出力し、
前記入力部は、前記ラッチ部のラッチ回路Ｌｉの出力信号ｑｉをクロック信号ＣＫｉ＋１（ｉ＋１＝ｍ＋１の場合はクロック信号ＣＫ１）の立ち上がりエッジで入力するＤ型フリップフロップＦＦｉ（ｉ＝１〜ｍ）を並列に有し、
前記基準信号出力部は、前記入力部のＤ型フリップフロップＦＦｉの出力信号ｑｆｉおよびＤ型フリップフロップＦＦｉ＋１の出力信号ｑｆｉ＋１（ｉ＋１＝ｍ＋１の場合はＤ型フリップフロップＦＦ１の出力信号ｑｆ１）の排他的論理和の出力と、クロック信号ＣＫｉ＋２（ｉ＋２＝ｍ＋１の場合はクロック信号ＣＫ１、ｉ＋２＝ｍ＋２の場合はクロック信号ＣＫ２）との論理積を基準信号Ｒｅｆｉ（ｉ＝１〜ｍ）として出力することを特徴とする位相比較回路。
【請求項３】
請求項１または２記載の位相比較回路を入力データとの位相比較動作に用いたことを特徴とするトランシーバ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、入力データ信号の遷移エッジとクロック信号の遷移エッジとの位相差を比較する位相比較回路および該位相比較回路を用いたトランシーバ回路に関する。
【０００２】
【従来の技術】
入力データ信号Ｄｉｎとクロック信号ＣＫとの間の位相差を比較する従来の位相比較回路は、上記位相差をエラー信号（Ｅｒｒｏｒ）またはアップ信号（ＵＰ）のパルス幅と基準信号（Ｒｅｆ）またはダウン信号（ＤＯＷＮ）のパルス幅との間の差であらわす回路である。
【０００３】
図３は、従来の位相比較回路のブロック図を示す。図３において、符号９０は従来の位相比較回路、９５は入力データ信号Ｄｉｎの入力端子、９６はクロック信号ＣＫの入力端子、９１、９２、９３および９４は各々のデータ入力のＤ端子とクロック入力のＣ端子とＱ出力とを有するラッチ回路Ｌ１、Ｌ２、Ｌ３およびＬ４、９７と９８とは排他的論理和回路、１００はエラー信号（Ｅｒｒｏｒ）の出力端子、１０１は基準信号（Ｒｅｆ）の出力端子である。
【０００４】
図３に示されるように、ラッチ回路Ｌ１（９１）はＣ端子に入力したクロック信号ＣＫの立ち上がりエッジでＤ端子に入力する入力データ信号Ｄｉｎをラッチし、Ｑ出力（ｑ１）にそのＤｉｎを出力する。Ｃ端子に入力したクロック信号ＣＫがＨｉｇｈ（論理１）である間は、Ｑ出力（ｑ１）をそのままホールドする。一方、Ｃ端子に入力したクロック信号ＣＫがＬｏｗ（論理０）である間は、入力データ信号ＤｉｎをそのままＱ出力（ｑ１）に出力する。したがって、Ｃ端子に入力したクロック信号ＣＫがＬｏｗ（論理０）である間、途中で入力データ信号Ｄｉｎが変化すると当該変化に応じてＱ出力（ｑ１）も変化する。
【０００５】
ラッチ回路Ｌ２（９２）はＣ端子に入力するクロック信号ＣＫの立ち下がりエッジでＤ端子に入力する入力データ信号Ｄｉｎをラッチし、Ｑ出力（ｑ２）にそのＤｉｎを出力する。Ｃ端子に入力したクロック信号がＬｏｗ（論理０）である間は、Ｑ出力（ｑ２）をそのままホールドする。一方、Ｃ端子に入力したクロック信号ＣＫがＨｉｇｈ（論理１）である間は、入力データ信号ＤｉｎをそのままＱ出力（ｑ２）に出力する。したがって、Ｃ端子に入力したクロック信号ＣＫがＨｉｇｈ（論理１）である間、途中で入力データ信号Ｄｉｎが変化すると当該変化に応じてＱ出力（ｑ２）も変化する。
【０００６】
ラッチ回路Ｌ１（９１）のＱ出力（ｑ１）とラッチ回路Ｌ２（９２）のＱ出力（ｑ２）とは排他的論理和回路９７に入力され、その出力ｑ１ｘｏｒｑ２（「ｘｏｒ」はｑ１とｑ２との排他的論理和（ｅｘｃｌｕｓｉｖｅ　ＯＲ）を意味する。以下同様）がエラー信号（Ｅｒｒｏｒ）として出力端子１００から出力される。
【０００７】
ラッチ回路Ｌ３（９３）はＣ端子に入力したクロック信号ＣＫの立ち下がりエッジでＤ端子に入力するＱ出力（ｑ１）をラッチし、Ｑ出力（ｑ３）に出力する。Ｃ端子に入力したクロック信号がＬｏｗ（論理０）である間は、Ｑ出力（ｑ３）をそのままホールドする。一方、Ｃ端子に入力したクロック信号ＣＫがＨｉｇｈ（論理１）である間は、入力したＱ出力（ｑ１）をそのままＱ出力（ｑ１）に出力する。
【０００８】
ラッチ回路Ｌ４（９４）はＣ端子に入力したクロック信号ＣＫの立ち上がりエッジでＤ端子に入力するＱ出力（ｑ２）をラッチし、Ｑ出力（ｑ４）に出力する。Ｃ端子に入力したクロック信号がＨｉｇｈ（論理１）である間は、Ｑ出力（ｑ４）をそのままホールドする。一方、Ｃ端子に入力したクロック信号ＣＫがＬｏｗ（論理０）である間は、入力したＱ出力（ｑ２）をそのままＱ出力（ｑ４）に出力する。
【０００９】
ラッチ回路Ｌ３（９３）のＱ出力（ｑ３）とラッチ回路Ｌ４（９４）のＱ出力（ｑ４）とは排他的論理和回路９８に入力され、その出力ｑ３ｘｏｒｑ４が基準信号（Ｒｅｆ）として出力端子１０１から出力される。
【００１０】
図４（Ａ）ないし（Ｈ）は、図３に示された従来の位相比較回路９０のタイムチャートを示す。図４（Ａ）ないし（Ｈ）で図３と同じ符号が付された箇所は同じ部分を示すため説明は省略する。図４（Ａ）に示される信号は、信号名が入力データ信号Ｄｉｎ、信号速度（Ｈｚ換算。以下同様）がｆ／２（データ周期はＴ（＝１／ｆ））であり、周期Ｔごとにデータ０、データ１等と示されている。図４（Ｂ）に示される信号は、信号名がクロック信号ＣＫ、信号速度がｆ／２であり、入力データ信号Ｄｉｎがデータ０の間に立ち上がり、入力データ信号Ｄｉｎがデータ１の間に立ち下がっていることが示されている。図４（Ｃ）に示される信号は、信号名がラッチ回路Ｌ１（９１）の出力ｑ１、ラッチ回路Ｌ１（９１）のＤ端子における取り込みエッジがクロック信号ＣＫの立ち上がり（↑ＣＫと示す）、信号速度がｆ／２である。図４（Ｄ）に示される信号は、信号名がラッチ回路Ｌ２（９２）の出力ｑ２、ラッチ回路Ｌ２（９２）のＤ端子における取り込みエッジがクロック信号ＣＫの立ち下がり（↓ＣＫと示す）、信号速度がｆ／２である。図４（Ｅ）に示される信号は、信号名が排他的論理和回路９７のエラー信号（Ｅｒｒｏｒ）、排他的論理和回路９７の出力を示す論理式がｑ１ｘｏｒｑ２、信号速度がｆである。
【００１１】
図４（Ｆ）に示される信号は、信号名がラッチ回路Ｌ３（９３）の出力ｑ３、ラッチ回路Ｌ３（９３）のＤ端子における取り込みエッジがクロック信号ＣＫの立ち下がり（↓ＣＫと示す）、信号速度がｆ／４である。図４（Ｇ）に示される信号は、信号名がラッチ回路Ｌ４（９４）の出力ｑ４、ラッチ回路Ｌ４（９４）のＤ端子における取り込みエッジがクロック信号ＣＫの立ち上がり（↑ＣＫと示す）、信号速度がｆ／４である。図４（Ｈ）に示される信号は、信号名が排他的論理和回路９８の基準信号（Ｒｅｆ）、排他的論理和回路９８の出力を示す論理式がｑ３ｘｏｒｑ４、信号速度がｆ／２である。
【００１２】
図４（Ａ）ないし（Ｃ）に示されるように、ラッチ回路Ｌ１（９１）は、クロック信号ＣＫの立ち上がりで入力データ信号Ｄｉｎ（データ０）を取り込んでｑ１出力に出力する。入力データ信号がデータ０からデータ１へ遷移しても、クロック信号ＣＫがＨｉｇｈであるためｑ１出力はデータ０をホールドする。クロック信号ＣＫがＬｏｗになっている間、入力データ信号Ｄｉｎのデータ１がそのまま出力ｑ１に現れ、入力データ信号Ｄｉｎがデータ２へ遷移するとデータ２がそのまま出力ｑ１に現れる。次に、データ入力信号Ｄｉｎがデータ２の間にクロック信号ＣＫが立ち上がると、このデータ２を取り込んでｑ１出力に出力する。入力データ信号がデータ２からデータ３へ遷移しても、クロック信号ＣＫがＨｉｇｈであるためｑ１出力はデータ２をホールドする。以下同様であるため説明は省略する。
【００１３】
図４（Ａ）、（Ｂ）および（Ｄ）に示されるように、ラッチ回路Ｌ２（９２）は、クロック信号ＣＫの立ち下がりで入力データ信号Ｄｉｎ（データ１）を取り込んでｑ２出力に出力する。入力データ信号がデータ１からデータ２へ遷移しても、クロック信号ＣＫがＬｏｗであるためｑ２出力はデータ１をホールドする。クロック信号ＣＫがＨｉｇｈになっている間、入力データ信号Ｄｉｎのデータ２がそのまま出力ｑ２に現れ、入力データ信号Ｄｉｎがデータ３へ遷移するとデータ３がそのまま出力ｑ２に現れる。次に、データ入力信号Ｄｉｎがデータ３の間にクロック信号ＣＫが立ち下がると、このデータ３を取り込んでｑ２出力に出力する。入力データ信号がデータ３からデータ４へ遷移しても、クロック信号ＣＫがＬｏｗであるためｑ２出力はデータ３をホールドする。以下同様であるため説明は省略する。
【００１４】
図４（Ｃ）ないし（Ｅ）に示されるように、出力ｑ１がデータ０で出力ｑ２がデータ１である場合、エラー信号（Ｅｒｒｏｒ）の出力は「（データ０）ｘｏｒ（データ１）」となる（以下では、「０ｘｏｒ１」と省略する）。次に、出力ｑ１がデータ１で出力ｑ２もデータ１である場合、エラー信号（Ｅｒｒｏｒ）の出力は「１ｘｏｒ１」＝０となる。図４（Ｅ）ではエラー信号（Ｅｒｒｏｒ）の出力が明らかに０となる場合を論理０と表し、そうでない場合を「０ｘｏｒ１」のようなパルスで表している。
【００１５】
図４（Ａ）、（Ｂ）および（Ｅ）に示されるように、エラー信号（Ｅｒｒｏｒ）は入力データ信号Ｄｉｎの遷移があった場合、入力データ信号Ｄｉｎの遷移エッジとクロック信号ＣＫの立ち上がり（または立下り）エッジとの間の時間差をパルス幅とするパルスとして出力される。すなわち、クロック信号ＣＫの立ち上がり（または立ち下り）エッジが入力データ信号Ｄｉｎの中央に位置する位相関係（＝±０．５×Ｔ）になった場合、エラー信号（Ｅｒｒｏｒ）のパルス幅は基準信号（Ｒｅｆ）のパルス幅の１／２（＝０．５×Ｔ）となる。
【００１６】
図４（Ｂ）、（Ｃ）および（Ｆ）に示されるように、ラッチ回路Ｌ３（９３）は、クロック信号ＣＫの立ち下がりで出力ｑ１（データ０）を取り込んでｑ３出力に出力する。出力ｑ１がデータ１からデータ２へ遷移しても、クロック信号ＣＫがＬｏｗであるためｑ３出力はデータ０をホールドする。クロック信号ＣＫがＨｉｇｈになっている間、出力ｑ２のデータ２がそのまま出力ｑ３に現れる。次にクロック信号ＣＫが立ち下がると、出力ｑ２のデータ２を取り込んでｑ３出力に出力する。出力ｑ２がデータ３からデータ４へ遷移しても、クロック信号ＣＫがＬｏｗであるためｑ３出力はデータ２をホールドする。以下同様であるため説明は省略する。
【００１７】
図４（Ｂ）、（Ｄ）および（Ｇ）に示されるように、ラッチ回路Ｌ４（９４）は、クロック信号ＣＫの立ち上がりで出力ｑ２（データ１）を取り込んでｑ４出力に出力する。出力ｑ２がデータ２からデータ３へ遷移しても、クロック信号ＣＫがＨｉｇｈであるためｑ４出力はデータ１をホールドする。クロック信号ＣＫがＬｏｗになっている間、出力ｑ２のデータ３がそのまま出力ｑ４に現れる。次にクロック信号ＣＫが立ち上がると、出力ｑ２のデータ３を取り込んでｑ４出力に出力する。出力ｑ２がデータ４からデータ５へ遷移しても、クロック信号ＣＫがＨｉｇｈであるためｑ４出力はデータ３をホールドする。以下同様であるため説明は省略する。
【００１８】
図４（Ｆ）ないし（Ｈ）に示されるように、出力ｑ３がデータ０で出力ｑ４がデータ１である場合、基準信号（Ｒｅｆ）の出力は「０ｘｏｒ１」となる。次に、出力ｑ３がデータ２で出力ｑ４がデータ１である場合、基準信号（Ｒｅｆ）の出力は「２ｘｏｒ１」（または「１ｘｏｒ２」）となる。図４（Ａ）および（Ｈ）に示されるように、基準信号（Ｒｅｆ）は入力データ信号Ｄｉｎの遷移があった場合、常にデータ周期Ｔの長さ幅（＝１．０×Ｔ）のパルスとして出力される。
【００１９】
以上より、クロック信号ＣＫの立ち上がりエッジが入力データ信号Ｄｉｎの中央よりΔｔだけ前に位置した場合、基準信号（Ｒｅｆ）の１／２のパルス幅（＝０．５×Ｔ）に対してΔｔだけ少ないパルス幅のエラー信号（Ｅｒｒｏｒ）が出力される。一方、クロック信号ＣＫの立ち上がりエッジが入力データ信号Ｄｉｎの中央よりΔｔだけ後に位置した場合、基準信号（Ｒｅｆ）の１／２のパルス幅（＝０．５×Ｔ）に対してΔｔだけ多いパルス幅のエラー信号（Ｅｒｒｏｒ）が出力される。Δｔ＝０．５×Ｔの場合、図４（Ｅ）に示されるように、±０．５×Ｔに対して、エラー信号（Ｅｒｒｏｒ）のパルス幅は０．５×Ｔ±０．５×Ｔとなる。
【００２０】
【発明が解決しようとする課題】
上述のように、従来の位相比較回路９０では、エラー信号（Ｅｒｒｏｒ）は入力データ信号Ｄｉｎの遷移エッジと次のクロック信号ＣＫの遷移エッジとの間の時間幅を、出力ｑ１とｑ２との排他的論理和によりパルスとして取り出していた。このため、例えば図４に示されるように入力データ信号Ｄｉｎの１周期がＴ（秒）、速度がｆ／２（Ｈｚ。クロック換算）である場合、エラー信号（Ｅｒｒｏｒ）のパルス幅は０．５×Ｔ以下となる場合があり、周波数換算では最高ｆ（Ｈｚ）となる場合があった。したがって、従来の位相比較回路９０ではエラー信号（Ｅｒｒｏｒ）と基準信号（Ｒｅｆ）とが高速のパルスとなってしまうため、従来の位相比較回路９０を実現するためには入力データ信号Ｄｉｎの速度の２倍の速度で動作可能な素子を必要とすることになるという問題があった。
【００２１】
さらに、従来の位相比較回路９０では、エラー信号（Ｅｒｒｏｒ）、基準信号（Ｒｅｆ）およびクロック信号ＣＫの速度を所望の速度まで低減することができなかった。つまり従来の位相比較回路９０は、ラッチ回路Ｌ１（９１）およびＬ２（９２）の出力を入力とする排他的論理和回路９７だけでエラー信号（Ｅｒｒｏｒ）を生成し、ラッチ回路Ｌ３（９３）およびＬ４（９４）の出力を入力とする排他的論理和回路９８だけで基準信号（Ｒｅｆ）を生成しているため、位相比較回路９０の動作速度を、使用する素子の速度特性に応じて柔軟に変更することができないという問題があった。
【００２２】
そこで、本発明の目的は、上記問題を解決するためになされたものであり、位相比較回路を実現するために、入力データ信号Ｄｉｎの速度の２倍の速度で動作可能な素子を必要とすることなく、位相比較回路の動作速度を使用する素子の速度特性に応じて柔軟に変更することができる位相比較回路および当該位相比較回路を用いたトランシーバ回路を提供することにある。
【００２３】
【課題を解決するための手段】
この発明の位相比較回路は、入力データ信号の遷移エッジとクロック信号の遷移エッジとの間の位相差を比較する位相比較回路であって、前記入力データ信号は周期がＴであり、前記クロック信号は周波数がｆ／ｍ（ｆ＝１／Ｔ、ｍ＝２ｎ、ｎは２以上の自然数）であって位相が２π／ｍずつ異なるｍ本のクロック信号であり、前記入力データ信号を前記各クロック信号の立ち上がりエッジで各々並列にラッチするラッチ部と、前記ラッチ部からの各出力信号と前記各クロック信号とに基づいて、入力データ信号の遷移エッジと各クロック信号の遷移エッジとの間の位相差を示し、最小パルス幅が（ｍ／２−１）×Ｔ以上のｍ本のエラー信号を出力するエラー信号出力部と、前記ラッチ部からの各出力信号を前記各クロック信号の立ち上がりエッジで各々並列に入力する入力部と、前記入力部からの出力信号と前記各クロック信号とに基づいて、パルス幅が（ｍ／２）×Ｔのｍ本の基準信号を出力する基準信号出力部とを備えたことを特徴とする。
【００２４】
ここで、この発明の位相比較回路において、前記ラッチ部は、入力データ信号をクロック信号ＣＫｉの立ち上がりエッジでラッチするラッチ回路Ｌｉ（ｉ＝１〜ｍ）を並列に有し、前記エラー信号出力部は、前記ラッチ部のラッチ回路Ｌｉの出力信号ｑｉおよびラッチ回路Ｌｉ＋１の出力信号ｑｉ＋１（ｉ＋１＝ｍ＋１の場合はラッチ回路Ｌ１の出力信号ｑ１）の排他的論理和の出力と、クロック信号ＣＫｉとの論理積をエラー信号ＥＲｉ（ｉ＝１〜ｍ）として出力し、前記入力部は、前記ラッチ部のラッチ回路Ｌｉの出力信号ｑｉをクロック信号ＣＫｉ＋１（ｉ＋１＝ｍ＋１の場合はクロック信号ＣＫ１）の立ち上がりエッジで入力するＤ型フリップフロップＦＦｉ（ｉ＝１〜ｍ）を並列に有し、前記基準信号出力部は、前記入力部のＤ型フリップフロップＦＦｉの出力信号ｑｆｉおよびＤ型フリップフロップＦＦｉ＋１の出力信号ｑｆｉ＋１（ｉ＋１＝ｍ＋１の場合はＤ型フリップフロップＦＦ１の出力信号ｑｆ１）の排他的論理和の出力と、クロック信号ＣＫｉ＋２（ｉ＋２＝ｍ＋１の場合はクロック信号ＣＫ１、ｉ＋２＝ｍ＋２の場合はクロック信号ＣＫ２）との論理積を基準信号ＲＥＦｉ（ｉ＝１〜ｍ）として出力することができる。
【００２５】
この発明のトランシーバ回路は、本発明の位相比較回路（請求項１または２記載の位相比較回路）を入力データとの位相比較動作に用いたことを特徴とする。
【００２６】
【発明の実施の形態】
以下、図面を参照して本発明の各実施の形態を詳細に説明する。
【００２７】
実施の形態１．
図１は、本発明の位相比較回路の一例をブロック図で示す。図１において、符号５は本発明の位相比較回路の一例、１はクロック信号ＣＫ１の入力端子、２はクロック信号ＣＫ２の入力端子、３はクロック信号ＣＫ３の入力端子、４はクロック信号ＣＫ４の入力端子、６は入力データ信号Ｄｉｎの入力端子、１１、１２、１３および１４は各々データ入力のＤ端子とクロック入力のＣ端子とＱ出力（ｑ１等）とを有するラッチ回路Ｌ１、Ｌ２、Ｌ３およびＬ４、２１、２２、２３および２４は各々データ入力のＤ端子とクロック入力のＣ端子とＱ出力（ｑｆ１等）とを有するＤ型フリップフロップ回路ＦＦ１、ＦＦ２、ＦＦ３およびＦＦ４、３１ないし３４および４１ないし４４は排他的論理和回路、５１ないし５４および６１ないし６４は論理積回路、７１はエラー信号（Ｅｒｒｏｒ１）の出力端子、７２はエラー信号（Ｅｒｒｏｒ２）の出力端子、７３はエラー信号（Ｅｒｒｏｒ３）の出力端子、７４はエラー信号（Ｅｒｒｏｒ４）の出力端子、８１は基準信号（Ｒｅｆ１）の出力端子、８２は基準信号（Ｒｅｆ２）の出力端子、８３は基準信号（Ｒｅｆ３）の出力端子、８４は基準信号（Ｒｅｆ４）の出力端子である。
【００２８】
本発明の位相比較回路５は、入力データ信号Ｄｉｎの遷移エッジとクロック信号ＣＫｉ（ｉ＝１〜ｍ）の遷移エッジとの間の位相差を比較する位相比較回路である。ここで、ｍ＝２ｎ、ｎは２以上の自然数であり、図１にはｍ＝４の場合について例示する。他のｍ＝８、１６、３２等であってもよいことはもちろんである。入力データ信号Ｄｉｎは周期がＴであり、クロック信号ＣＫｉ（ｉ＝１〜ｍ）は周波数がｆ／ｍ（ｆ＝１／Ｔ）であって位相が２π／ｍずつ異なるｍ本のクロック信号である。図１に示されるように、本発明の位相比較回路５は、入力データ信号Ｄｉｎを各クロック信号ＣＫｉの立ち上がりエッジで各々並列にラッチするラッチ部１０と、ラッチ部１０からの各出力信号（ｑ１等）と各クロック信号ＣＫｉとに基づいて、入力データ信号Ｄｉｎの遷移エッジと各クロック信号ＣＫｉの遷移エッジとの間の位相差を示し、最小パルス幅が（ｍ／２−１）×Ｔ以上のｍ本のエラー信号（Ｅｒｒｏｒ１等）を出力するエラー信号出力部３０と、ラッチ部１０からの各出力信号（ｑ１等）を各クロック信号ＣＫｉの立ち上がりエッジで各々並列に入力する入力部２０と、入力部２０からの出力信号（ｑｆ１等）と各クロック信号ＣＫｉとに基づいて、パルス幅が（ｍ／２）×Ｔのｍ本の基準信号（Ｒｅｆ１等）を出力する基準信号出力部４０とを有している。
【００２９】
ラッチ部１０は、入力データ信号Ｄｉｎをクロック信号ＣＫｉの立ち上がりエッジでラッチするラッチ回路Ｌｉ（ｉ＝１〜ｍ）を並列に有している。図１に示されるように、ラッチ回路Ｌ１（１１）はＣ端子に入力したクロック信号ＣＫ１の立ち上がりエッジでＤ端子に入力する入力データ信号Ｄｉｎをラッチし、Ｑ出力（ｑ１）にそのＤｉｎを出力する。Ｃ端子に入力したクロック信号ＣＫ１がＨｉｇｈ（論理１）である間は、Ｑ出力（ｑ１）をそのままホールドする。一方、Ｃ端子に入力したクロック信号ＣＫがＬｏｗ（論理０）である間は、入力データ信号ＤｉｎをそのままＱ出力（ｑ１）に出力する。したがって、Ｃ端子に入力したクロック信号ＣＫがＬｏｗ（論理０）である間、途中で入力データ信号Ｄｉｎが変化すると当該変化に応じてＱ出力（ｑ１）も変化する。
【００３０】
ラッチ回路Ｌ２（１２）はＣ端子に入力したクロック信号ＣＫ２の立ち上がりエッジでＤ端子に入力する入力データ信号Ｄｉｎをラッチし、Ｑ出力（ｑ２）にそのＤｉｎを出力する。Ｃ端子に入力したクロック信号ＣＫ２がＨｉｇｈ（論理１）である間は、Ｑ出力（ｑ２）をそのままホールドする。一方、Ｃ端子に入力したクロック信号ＣＫがＬｏｗ（論理０）である間は、入力データ信号ＤｉｎをそのままＱ出力（ｑ２）に出力する。したがって、Ｃ端子に入力したクロック信号ＣＫがＬｏｗ（論理０）である間、途中で入力データ信号Ｄｉｎが変化すると当該変化に応じてＱ出力（ｑ２）も変化する。
【００３１】
ラッチ回路Ｌ３（１３）はＣ端子に入力したクロック信号ＣＫ３の立ち上がりエッジでＤ端子に入力する入力データ信号Ｄｉｎをラッチし、Ｑ出力（ｑ３）にそのＤｉｎを出力する。Ｃ端子に入力したクロック信号ＣＫ３がＨｉｇｈ（論理１）である間は、Ｑ出力（ｑ３）をそのままホールドする。一方、Ｃ端子に入力したクロック信号ＣＫがＬｏｗ（論理０）である間は、入力データ信号ＤｉｎをそのままＱ出力（ｑ３）に出力する。したがって、Ｃ端子に入力したクロック信号ＣＫがＬｏｗ（論理０）である間、途中で入力データ信号Ｄｉｎが変化すると当該変化に応じてＱ出力（ｑ３）も変化する。
【００３２】
ラッチ回路Ｌ４（１４）はＣ端子に入力したクロック信号ＣＫ４の立ち上がりエッジでＤ端子に入力する入力データ信号Ｄｉｎをラッチし、Ｑ出力（ｑ４）にそのＤｉｎを出力する。Ｃ端子に入力したクロック信号ＣＫ４がＨｉｇｈ（論理１）である間は、Ｑ出力（ｑ４）をそのままホールドする。一方、Ｃ端子に入力したクロック信号ＣＫがＬｏｗ（論理０）である間は、入力データ信号ＤｉｎをそのままＱ出力（ｑ４）に出力する。したがって、Ｃ端子に入力したクロック信号ＣＫがＬｏｗ（論理０）である間、途中で入力データ信号Ｄｉｎが変化すると当該変化に応じてＱ出力（ｑ４）も変化する。
【００３３】
エラー信号出力部３０は、ラッチ部１０のラッチ回路Ｌｉの出力信号ｑｉおよびラッチ回路Ｌｉ＋１の出力信号ｑｉ＋１（ｉ＋１＝ｍ＋１の場合はラッチ回路Ｌ１の出力信号ｑ１）の排他的論理和の出力と、クロック信号ＣＫｉとの論理積をエラー信号Ｅｒｒｏｒｉ（ｉ＝１〜ｍ）として出力する。図１に示されるように、ラッチ回路Ｌ１（１１）のＱ出力（ｑ１）とラッチ回路Ｌ２（１２）のＱ出力（ｑ２）とは排他的論理和回路３１に入力され、さらにその出力ｑ１ｘｏｒｑ２とクロック信号ＣＫ１とが論理積回路５１に入力されて、その出力（ｑ１ｘｏｒｑ２）＊ＣＫ１がエラー信号（Ｅｒｒｏｒ１）として出力端子７１から出力される。ここで記号「＊」は論理積を意味する。
【００３４】
ラッチ回路Ｌ２（１２）のＱ出力（ｑ２）とラッチ回路Ｌ３（１３）のＱ出力（ｑ３）とは排他的論理和回路３２に入力され、さらにその出力ｑ２ｘｏｒｑ３とクロック信号ＣＫ２とが論理積回路５２に入力されて、その出力（ｑ２ｘｏｒｑ３）＊ＣＫ２がエラー信号（Ｅｒｒｏｒ２）として出力端子７２から出力される。
【００３５】
ラッチ回路Ｌ３（１３）のＱ出力（ｑ３）とラッチ回路Ｌ４（１４）のＱ出力（ｑ４）とは排他的論理和回路３３に入力され、さらにその出力ｑ３ｘｏｒｑ４とクロック信号ＣＫ３とが論理積回路５３に入力されて、その出力（ｑ３ｘｏｒｑ４）＊ＣＫ３がエラー信号（Ｅｒｒｏｒ３）として出力端子７３から出力される。
【００３６】
ラッチ回路Ｌ４（１４）のＱ出力（ｑ４）とラッチ回路Ｌ１（１１）のＱ出力（ｑ１）とは排他的論理和回路３４に入力され、さらにその出力ｑ４ｘｏｒｑ１とクロック信号ＣＫ４とが論理積回路５４に入力されて、その出力（ｑ４ｘｏｒｑ１）＊ＣＫ４がエラー信号（Ｅｒｒｏｒ４）として出力端子７４から出力される。このようにｍ＝４の場合に、ｉ＋１＝ｍ＋１＝５と最大数４を越えた場合は、ラッチ回路Ｌｉ＋１（＝Ｌ５）の出力信号ｑｉ＋１（＝ｑ５）は元に戻って出力信号ｑ１とする。
【００３７】
入力部２０は、ラッチ部１０のラッチ回路Ｌｉの出力信号ｑｉをクロック信号ＣＫｉ＋１（ｉ＋１＝ｍ＋１の場合はクロック信号ＣＫ１）の立ち上がりエッジで入力するＤ型フリップフロップＦＦｉ（ｉ＝１〜ｍ）を並列に有している。図１に示されるように、Ｄ型フリップフロップＦＦ１（２１）はＣ端子に入力したクロック信号ＣＫ２の立ち上がりエッジでＤ端子に入力するラッチ回路Ｌ１の出力信号ｑ１をラッチし、Ｑ出力（ｑｆ１）にその信号ｑ１を出力する。次のクロック信号ＣＫ２の立ち上がりエッジまでの間、Ｑ出力（ｑｆ１）をそのままホールドする。したがって、この間に途中でＤ端子ｑ１が変化した場合であっても当該変化に応じてＱ出力（ｑｆ１）が変化することはない。
【００３８】
Ｄ型フリップフロップＦＦ２（２２）はＣ端子に入力したクロック信号ＣＫ３の立ち上がりエッジでＤ端子に入力するラッチ回路Ｌ２の出力信号ｑ２をラッチし、Ｑ出力（ｑｆ２）にその信号ｑ２を出力する。次のクロック信号ＣＫ３の立ち上がりエッジまでの間、Ｑ出力（ｑｆ２）をそのままホールドする。したがって、この間に途中でＤ端子ｑ２が変化した場合であっても当該変化に応じてＱ出力（ｑｆ２）が変化することはない。
【００３９】
Ｄ型フリップフロップＦＦ３（２３）はＣ端子に入力したクロック信号ＣＫ４の立ち上がりエッジでＤ端子に入力するラッチ回路Ｌ３の出力信号ｑ３をラッチし、Ｑ出力（ｑｆ３）にその信号ｑ３を出力する。次のクロック信号ＣＫ４の立ち上がりエッジまでの間、Ｑ出力（ｑｆ３）をそのままホールドする。したがって、この間に途中でＤ端子ｑ３が変化した場合であっても当該変化に応じてＱ出力（ｑｆ３）が変化することはない。
【００４０】
Ｄ型フリップフロップＦＦ４（２４）はＣ端子に入力したクロック信号ＣＫ１の立ち上がりエッジでＤ端子に入力するラッチ回路Ｌ４の出力信号ｑ４をラッチし、Ｑ出力（ｑｆ４）にその信号ｑ４を出力する。次のクロック信号ＣＫ１の立ち上がりエッジまでの間、Ｑ出力（ｑｆ４）をそのままホールドする。したがって、この間に途中でＤ端子ｑ４が変化した場合であっても当該変化に応じてＱ出力（ｑｆ４）が変化することはない。このようにｍ＝４の場合に、ｉ＋１＝ｍ＋１＝５と最大数４を越えた場合は、Ｄ型フリップフロップＦＦｉ＋１（＝ＦＦ５）のクロック信号ＣＫｉ＋１（＝ＣＫ５）は元に戻ってクロック信号ＣＫ１とする。
【００４１】
基準信号出力部４０は、入力部２０のＤ型フリップフロップＦＦｉの出力信号ｑｆｉおよびＤ型フリップフロップＦＦｉ＋１の出力信号ｑｆｉ＋１（ｉ＋１＝ｍ＋１の場合はＤ型フリップフロップＦＦ１の出力信号ｑｆ１）の排他的論理和の出力と、クロック信号ＣＫｉ＋２（ｉ＋２＝ｍ＋１の場合はクロック信号ＣＫ１、ｉ＋２＝ｍ＋２の場合はクロック信号ＣＫ２）との論理積を基準信号Ｒｅｆｉ（ｉ＝１〜ｍ）として出力する。図１に示されるように、Ｄ型フリップフロップＦＦ１（２１）のＱ出力（ｑｆ１）とＤ型フリップフロップＦＦ２（２２）のＱ出力（ｑｆ２）とは排他的論理和回路４１に入力され、さらにその出力ｑｆ１ｘｏｒｑｆ２とクロック信号ＣＫ３とが論理積回路６１に入力されて、その出力（ｑｆ１ｘｏｒｑｆ２）＊ＣＫ３が基準信号（Ｒｅｆ１）として出力端子８１から出力される。
【００４２】
Ｄ型フリップフロップＦＦ２（２２）のＱ出力（ｑｆ２）とＤ型フリップフロップＦＦ３（２３）のＱ出力（ｑｆ３）とは排他的論理和回路４２に入力され、さらにその出力ｑｆ２ｘｏｒｑｆ３とクロック信号ＣＫ４とが論理積回路６２に入力されて、その出力（ｑｆ２ｘｏｒｑｆ３）＊ＣＫ４が基準信号（Ｒｅｆ２）として出力端子８２から出力される。
【００４３】
Ｄ型フリップフロップＦＦ３（２３）のＱ出力（ｑｆ３）とＤ型フリップフロップＦＦ４（２４）のＱ出力（ｑｆ４）とは排他的論理和回路４３に入力され、さらにその出力ｑｆ３ｘｏｒｑｆ４とクロック信号ＣＫ１とが論理積回路６３に入力されて、その出力（ｑｆ３ｘｏｒｑｆ４）＊ＣＫ１が基準信号（Ｒｅｆ３）として出力端子８３から出力される。このようにｍ＝４の場合に、ｉ＋１＝ｍ＋１＝５と最大数４を越えた場合は、論理積回路６３に入力するクロック信号ＣＫｉ＋１（＝ＣＫ５）は元に戻ってクロック信号ＣＫ１とする。
【００４４】
Ｄ型フリップフロップＦＦ４（２４）のＱ出力（ｑｆ４）とＤ型フリップフロップＦＦ１（２１）のＱ出力（ｑｆ１）とは排他的論理和回路４４に入力され、さらにその出力ｑｆ４ｘｏｒｑｆ１とクロック信号ＣＫ２とが論理積回路６４に入力されて、その出力（ｑｆ４ｘｏｒｑｆ１）＊ＣＫ２が基準信号（Ｒｅｆ４）として出力端子８４から出力される。このようにｍ＝４の場合に、ｉ＋１＝ｍ＋１＝５と最大数４を越えた場合は、Ｄ型フリップフロップ回路ＦＦｉ＋１（＝ＦＦ５）の出力信号ｑｆｉ＋１（＝ｑｆ５）は元に戻って出力信号ｑｆ１とする。さらに、論理積回路６４に入力するクロック信号ＣＫｉ＋２（＝ＣＫ６）は出力信号ＣＫ１から１つ進めてＣＫ２とする。
【００４５】
図２（Ａ）ないし（Ｕ）は、図１に示された本発明の位相比較回路５のタイムチャートを示す。図２（Ａ）ないし（Ｕ）で図１と同じ符号が付された箇所は同じ部分を示すため説明は省略する。図２（Ａ）に示される信号は、信号名が入力データ信号Ｄｉｎ、信号速度（Ｈｚ換算。以下同様）がｆ／２（データ周期はＴ（＝１／ｆ））であり、周期Ｔごとにデータ０、データ１等と示されている。図２（Ｂ）に示される信号は、信号名がクロック信号ＣＫ１、論理式がＣＫ１、信号速度がｆ／４であり、入力データ信号Ｄｉｎがデータ０の間に立ち上がり、入力データ信号Ｄｉｎがデータ２の間に立ち下がっていることが示されている。図２（Ｃ）に示される信号は、信号名がクロック信号ＣＫ２、論理式がＣＫ２、信号速度がｆ／４であり、入力データ信号Ｄｉｎがデータ１の間に立ち上がり、入力データ信号Ｄｉｎがデータ３の間に立ち下がっていることが示されている。図２（Ｄ）に示される信号は、信号名がクロック信号ＣＫ３、論理式がＣＫ３、信号速度がｆ／４であり、入力データ信号Ｄｉｎがデータ２の間に立ち上がり、入力データ信号Ｄｉｎがデータ４の間に立ち下がっていることが示されている。図２（Ｅ）に示される信号は、信号名がクロック信号ＣＫ４、論理式がＣＫ４、信号速度がｆ／４であり、入力データ信号Ｄｉｎがデータ３の間に立ち上がり、入力データ信号Ｄｉｎがデータ５の間に立ち下がっていることが示されている。
【００４６】
図２（Ｆ）に示される信号は、信号名がラッチ回路Ｌ１（１１）の出力ｑ１、ラッチ回路Ｌ１（１１）のＤ端子における取り込みエッジがクロック信号ＣＫ１の立ち上がり（↑ＣＫ１）、信号速度がｆ／８である。図２（Ｇ）に示される信号は、信号名がラッチ回路Ｌ２（１２）の出力ｑ２、ラッチ回路Ｌ２（１２）のＤ端子における取り込みエッジがクロック信号ＣＫ２の立ち上がり（↑ＣＫ２）、信号速度がｆ／８である。図２（Ｈ）に示される信号は、信号名がラッチ回路Ｌ３（１３）の出力ｑ３、ラッチ回路Ｌ３（１３）のＤ端子における取り込みエッジがクロック信号ＣＫ３の立ち上がり（↑ＣＫ３）、信号速度がｆ／８である。図２（Ｉ）に示される信号は、信号名がラッチ回路Ｌ４（１４）の出力ｑ４、ラッチ回路Ｌ４（１４）のＤ端子における取り込みエッジがクロック信号ＣＫ４の立ち上がり（↑ＣＫ４）、信号速度がｆ／８である。
【００４７】
図２（Ｊ）に示される信号は、信号名が論理積回路５１のエラー信号（Ｅｒｒｏｒ１）、論理積回路５１の出力を示す論理式が（ｑ１ｘｏｒｑ２）＊ＣＫ１、信号速度はｆ／２より遅い。図２（Ｋ）に示される信号は、信号名が論理積回路５２のエラー信号（Ｅｒｒｏｒ２）、論理積回路５２の出力を示す論理式が（ｑ２ｘｏｒｑ３）＊ＣＫ２、信号速度はｆ／２より遅い。図２（Ｌ）に示される信号は、信号名が論理積回路５３のエラー信号（Ｅｒｒｏｒ３）、論理積回路５３の出力を示す論理式が（ｑ３ｘｏｒｑ４）＊ＣＫ３、信号速度はｆ／２より遅い。図２（Ｍ）に示される信号は、信号名が論理積回路５４のエラー信号（Ｅｒｒｏｒ４）、論理積回路５４の出力を示す論理式が（ｑ４ｘｏｒｑ１）＊ＣＫ４、信号速度はｆ／２より遅い。上述のように、ｍ個のラッチ回路Ｌｉに周波数がｆ／ｍ（Ｈｚ）であって位相が２π／ｍずつ異なるｍ本のクロック信号ＣＫｉを入力することにより、エラー信号（Ｅｒｒｏｒｉ）の速度をｆ（Ｈｚ）より遅い２ｆ／ｍ（Ｈｚ）に低減することができる。
【００４８】
図２（Ｎ）に示される信号は、信号名がＤ型フリップフロップ回路ＦＦ１（２１）の出力ｑｆ１、Ｄ型フリップフロップ回路ＦＦ１（２１）のＤ端子における取り込みエッジがクロック信号ＣＫ２の立ち上がり（↑ＣＫ２）、信号速度がｆ／８である。図２（Ｏ）に示される信号は、信号名がＤ型フリップフロップ回路ＦＦ２（２２）の出力ｑｆ２、Ｄ型フリップフロップ回路ＦＦ２（２２）のＤ端子における取り込みエッジがクロック信号ＣＫ３の立ち上がり（↑ＣＫ３）、信号速度がｆ／８である。図２（Ｐ）に示される信号は、信号名がＤ型フリップフロップ回路ＦＦ３（２３）の出力ｑｆ３、Ｄ型フリップフロップ回路ＦＦ３（２３）のＤ端子における取り込みエッジがクロック信号ＣＫ４の立ち上がり（↑ＣＫ４）、信号速度がｆ／８である。図２（Ｑ）に示される信号は、信号名がＤ型フリップフロップ回路ＦＦ４（２４）の出力ｑｆ４、Ｄ型フリップフロップ回路ＦＦ４（２４）のＤ端子における取り込みエッジがクロック信号ＣＫ１の立ち上がり（↑ＣＫ１）、信号速度がｆ／８である。
【００４９】
図２（Ｒ）に示される信号は、信号名が論理積回路６１の基準信号（Ｒｅｆ１）、論理積回路６１の出力を示す論理式が（ｑｆ１ｘｏｒｑｆ２）＊ＣＫ３、信号速度はｆ／４より遅い。図２（Ｓ）に示される信号は、信号名が論理積回路６２の基準信号（Ｒｅｆ２）、論理積回路６２の出力を示す論理式が（ｑｆ２ｘｏｒｑｆ３）＊ＣＫ４、信号速度はｆ／４より遅い。図２（Ｔ）に示される信号は、信号名が論理積回路６３の基準信号（Ｒｅｆ３）、論理積回路６３の出力を示す論理式が（ｑｆ３ｘｏｒｑｆ４）＊ＣＫ１、信号速度はｆ／４より遅い。図２（Ｕ）に示される信号は、信号名が論理積回路６４の基準信号（Ｒｅｆ４）、論理積回路６４の出力を示す論理式が（ｑｆ４ｘｏｒｑｆ１）＊ＣＫ２、信号速度はｆ／４より遅い。上述のように、ｍ個のＤ型フリップフロップ回路ＦＦｉに周波数がｆ／ｍ（Ｈｚ）であって位相が２π／ｍずつ均等に異なるｍ本のクロック信号ＣＫｉを入力することにより、基準信号（Ｒｅｆｉ）の速度をｆ／２（Ｈｚ）より遅いｆ／ｍ（Ｈｚ）に低減することができる。
【００５０】
図２（Ａ）、（Ｂ）および（Ｆ）に示されるように、ラッチ回路Ｌ１（１１）は、クロック信号ＣＫ１の立ち上がりで入力データ信号Ｄｉｎ（データ０）を取り込んでｑ１出力に出力する。入力データ信号がデータ０からデータ１へ遷移しても、クロック信号ＣＫ１がＨｉｇｈであるためｑ１出力はデータ０をホールドする。クロック信号ＣＫ１がＬｏｗになっている間、入力データ信号Ｄｉｎのデータ２がそのまま出力ｑ１に現れ、入力データ信号Ｄｉｎがデータ３、４へ遷移するとデータ３、４がそのまま出力ｑ１に現れる。次に、データ入力信号Ｄｉｎがデータ４の間にクロック信号ＣＫ１が立ち上がると、このデータ４を取り込んでｑ１出力に出力する。入力データ信号がデータ４からデータ５、６へ遷移しても、クロック信号ＣＫ１がＨｉｇｈであるためｑ１出力はデータ４をホールドする。以下同様であるため説明は省略する。
【００５１】
図２（Ａ）、（Ｃ）および（Ｇ）に示されるように、ラッチ回路Ｌ２（１２）は、クロック信号ＣＫ２がＬｏｗの間、入力データ信号Ｄｉｎ（データ０、１）を順次ｑ２出力に出力する。クロック信号ＣＫ２の立ち上がりで入力データ信号Ｄｉｎ（データ１）を取り込んでｑ２出力に出力する。入力データ信号がデータ１からデータ２、３へ遷移しても、クロック信号ＣＫ２がＨｉｇｈであるためｑ２出力はデータ１をホールドする。クロック信号ＣＫ２がＬｏｗになっている間、入力データ信号Ｄｉｎのデータ３、４、５がそのまま出力ｑ２に現れる。次に、データ入力信号Ｄｉｎがデータ５の間にクロック信号ＣＫ２が立ち上がると、このデータ５を取り込んでｑ２出力に出力する。以下同様であるため説明は省略する。
【００５２】
図２（Ａ）、（Ｄ）および（Ｈ）に示されるように、ラッチ回路Ｌ３（１３）は、クロック信号ＣＫ３がＬｏｗの間、入力データ信号Ｄｉｎ（データ０、１、２）を順次ｑ３出力に出力する。クロック信号ＣＫ３の立ち上がりで入力データ信号Ｄｉｎ（データ２）を取り込んでｑ３出力に出力する。入力データ信号がデータ２からデータ３、４へ遷移しても、クロック信号ＣＫ３がＨｉｇｈであるためｑ３出力はデータ２をホールドする。クロック信号ＣＫ３がＬｏｗになっている間、入力データ信号Ｄｉｎのデータ４、５、６がそのまま出力ｑ３に現れる。次に、データ入力信号Ｄｉｎがデータ６の間にクロック信号ＣＫ３が立ち上がると、このデータ６を取り込んでｑ３出力に出力する。以下同様であるため説明は省略する。
【００５３】
図２（Ａ）、（Ｅ）および（Ｉ）に示されるように、ラッチ回路Ｌ４（１４）は、クロック信号ＣＫ４がＬｏｗの間、入力データ信号Ｄｉｎ（データ１、２、３）を順次ｑ４出力に出力する。クロック信号ＣＫ４の立ち上がりで入力データ信号Ｄｉｎ（データ３）を取り込んでｑ４出力に出力する。入力データ信号がデータ３からデータ４、５へ遷移しても、クロック信号ＣＫ４がＨｉｇｈであるためｑ４出力はデータ３をホールドする。クロック信号ＣＫ４がＬｏｗになっている間、入力データ信号Ｄｉｎのデータ５、６、７がそのまま出力ｑ４に現れる。次に、データ入力信号Ｄｉｎがデータ７の間にクロック信号ＣＫ４が立ち上がると、このデータ７を取り込んでｑ４出力に出力する。以下同様であるため説明は省略する。
【００５４】
図２（Ｂ）、（Ｆ）、（Ｇ）および（Ｊ）に示されるように、例えばクロック信号ＣＫ１がＨｉｇｈ（論理１）であり、かつ出力ｑ１がデータ０で出力ｑ２がデータ１である場合、エラー信号（Ｅｒｒｏｒ１）の出力は「０ｘｏｒ１」となる。クロック信号ＣＫ１がＨｉｇｈ（論理１）でない場合は、出力ｑ１と出力ｑ２とが異なるデータの場合であっても、エラー信号（Ｅｒｒｏｒ１）の出力は０となる。このため、出力ｑ１がデータ２で出力ｑ２がデータ１である場合、または出力ｑ１がデータ３で出力ｑ２がデータ１である場合のように、エラー信号（Ｅｒｒｏｒ１）として位相比較に関係の無いパルスを出力しないですむ。この結果、位相比較精度の低下または誤動作の発生を起こさないですませることができる。すなわち、出力ｑ１および出力ｑ２の排他的論理和（回路３１）の出力とクロック信号ＣＫ１との論理積（回路５１）をとることにより、位相比較に関係するパルス「０ｘｏｒ１」、「４ｘｏｒ５」等のみをエラー信号（Ｅｒｒｏｒ１）として出力することができる。
【００５５】
図２（Ｊ）に示されるように、エラー信号（Ｅｒｒｏｒ１）のパルス幅は入力データ信号Ｄｉｎの周期Ｔに対しクロック信号ＣＫ１の立ち上がりエッジが中央に位置すると（ｍ／２−０．５）×Ｔの長さのパルスとなる。クロック信号ＣＫ１の立ち上がりエッジが入力データ信号Ｄｉｎの中央よりΔｔだけ前に位置した場合、Δｔだけ少ないパルス幅のエラー信号（Ｅｒｒｏｒ１）が出力される。一方、クロック信号ＣＫ１の立ち上がりエッジが入力データ信号Ｄｉｎの中央よりΔｔだけ後に位置した場合、Δｔだけ多いパルス幅のエラー信号（Ｅｒｒｏｒ１）が出力される。ｍ＝４、Δｔ＝０．５×Ｔの場合、図２（Ｊ）に示されるように、±０．５×Ｔに対して、エラー信号（Ｅｒｒｏｒ１）のパルス幅は１．５×Ｔ±０．５×Ｔとなる。以下に説明される他のエラー信号（Ｅｒｒｏｒｉ）についても同様である。
【００５６】
図２（Ｃ）、（Ｇ）、（Ｈ）および（Ｋ）に示されるように、例えばクロック信号ＣＫ２がＨｉｇｈ（論理１）であり、かつ出力ｑ２がデータ１で出力ｑ３がデータ２である場合、エラー信号（Ｅｒｒｏｒ２）の出力は「１ｘｏｒ２」となる。クロック信号ＣＫ２がＨｉｇｈ（論理１）でない場合は、出力ｑ２と出力ｑ３とが異なるデータの場合であっても、エラー信号（Ｅｒｒｏｒ２）の出力は０となる。すなわち上述と同様に、出力ｑ２および出力ｑ３の排他的論理和（回路３２）の出力とクロック信号ＣＫ２との論理積（回路５２）をとることにより、位相比較に関係するパルス「１ｘｏｒ２」、「５ｘｏｒ６」等のみをエラー信号（Ｅｒｒｏｒ２）として出力することができる。
【００５７】
図２（Ｄ）、（Ｈ）、（Ｉ）および（Ｌ）に示されるように、例えばクロック信号ＣＫ３がＨｉｇｈ（論理１）であり、かつ出力ｑ３がデータ２で出力ｑ４がデータ３である場合、エラー信号（Ｅｒｒｏｒ３）の出力は「２ｘｏｒ３」となる。クロック信号ＣＫ３がＨｉｇｈ（論理１）でない場合は、出力ｑ３と出力ｑ４とが異なるデータの場合であっても、エラー信号（Ｅｒｒｏｒ３）の出力は０となる。すなわち上述と同様に、出力ｑ３および出力ｑ４の排他的論理和（回路３３）の出力とクロック信号ＣＫ３との論理積（回路５３）をとることにより、位相比較に関係するパルス「２ｘｏｒ３」、「６ｘｏｒ７」等のみをエラー信号（Ｅｒｒｏｒ３）として出力することができる。
【００５８】
図２（Ｅ）、（Ｆ）、（Ｉ）および（Ｍ）に示されるように、例えばクロック信号ＣＫ４がＨｉｇｈ（論理１）であり、かつ出力ｑ４がデータ３で出力ｑ１がデータ４である場合、エラー信号（Ｅｒｒｏｒ４）の出力は「３ｘｏｒ４」となる。クロック信号ＣＫ４がＨｉｇｈ（論理１）でない場合は、出力ｑ４と出力ｑ１とが異なるデータの場合であっても、エラー信号（Ｅｒｒｏｒ４）の出力は０となる。すなわち上述と同様に、出力ｑ４および出力ｑ１の排他的論理和（回路３４）の出力とクロック信号ＣＫ４との論理積（回路５４）をとることにより、位相比較に関係するパルス「３ｘｏｒ４」、「７ｘｏｒ８」等のみをエラー信号（Ｅｒｒｏｒ４）として出力することができる。
【００５９】
図２（Ｎ）、（Ｏ）および（Ｒ）に示されるように、例えばクロック信号ＣＫ３がＨｉｇｈ（論理１）であり、かつ出力ｑｆ１がデータ０で出力ｑｆ２がデータ１である場合、基準信号（Ｒｅｆ１）の出力は「０ｘｏｒ１」となる。クロック信号ＣＫ３がＨｉｇｈ（論理１）でない場合は、出力ｑｆ１と出力ｑｆ２とが異なるデータの場合であっても、基準信号（Ｒｅｆ１）の出力は０となる。従来の位相比較回路でラッチ回路を用いていたのに対して、本発明の位相比較回路ではＤ型フリップフロップ回路を用いることにより、位相比較に関係の無いパルスを排除することができる。さらに、出力ｑｆ１および出力ｑｆ２の排他的論理和（回路４１）の出力とクロック信号ＣＫ３との論理積（回路６１）をとることにより、出力ｑｆ１がデータ４で出力ｑｆ２がデータ１である場合のように、位相比較精度の低下または誤動作の発生を引き起こすような位相比較に不要なパルスを排除することができる。この結果、位相比較に関係するパルス「０ｘｏｒ１」、「４ｘｏｒ５」等のみを基準信号（Ｒｅｆ１）として出力することができる。図２（Ｒ）に示されるように、基準信号（Ｒｅｆ１）は入力データ信号Ｄｉｎの遷移があった場合、ｍ＝４では常にデータ周期Ｔの２倍の長さ幅（＝２．０×Ｔ、一般的には（ｍ／２）×Ｔ）のパルスとして出力される。以下に説明される他の基準信号においても同様である。
【００６０】
図２（Ｏ）、（Ｐ）、（Ｓ）に示されるように、例えばクロック信号ＣＫ４がＨｉｇｈ（論理１）であり、かつ出力ｑｆ２がデータ１で出力ｑｆ３がデータ２である場合、基準信号（Ｒｅｆ２）の出力は「１ｘｏｒ２」となる。クロック信号ＣＫ４がＨｉｇｈ（論理１）でない場合は、出力ｑｆ２と出力ｑｆ３とが異なるデータの場合であっても、基準信号（Ｒｅｆ２）の出力は０となる。すなわち上述したように、位相比較精度の低下または誤動作の発生を引き起こすような位相比較に不要なパルスを排除することができ、位相比較に関係するパルス「１ｘｏｒ２」、「５ｘｏｒ６」等のみを基準信号（Ｒｅｆ２）として出力することができる。
【００６１】
図２（Ｐ）、（Ｑ）、（Ｔ）に示されるように、例えばクロック信号ＣＫ１がＨｉｇｈ（論理１）であり、かつ出力ｑｆ３がデータ２で出力ｑｆ４がデータ３である場合、基準信号（Ｒｅｆ３）の出力は「２ｘｏｒ３」となる。クロック信号ＣＫ１がＨｉｇｈ（論理１）でない場合は、出力ｑｆ３と出力ｑｆ４とが異なるデータの場合であっても、基準信号（Ｒｅｆ３）の出力は０となる。すなわち上述したように、位相比較精度の低下または誤動作の発生を引き起こすような位相比較に不要なパルスを排除することができ、位相比較に関係するパルス「２ｘｏｒ３」、「６ｘｏｒ７」等のみを基準信号（Ｒｅｆ３）として出力することができる。
【００６２】
図２（Ｑ）、（Ｎ）、（Ｕ）に示されるように、例えばクロック信号ＣＫ２がＨｉｇｈ（論理１）であり、かつ出力ｑｆ４がデータ３で出力ｑｆ１がデータ４である場合、基準信号（Ｒｅｆ４）の出力は「３ｘｏｒ４」となる。クロック信号ＣＫ２がＨｉｇｈ（論理１）でない場合は、出力ｑｆ４と出力ｑｆ１とが異なるデータの場合であっても、基準信号（Ｒｅｆ４）の出力は０となる。すなわち上述したように、位相比較精度の低下または誤動作の発生を引き起こすような位相比較に不要なパルスを排除することができ、位相比較に関係するパルス「３ｘｏｒ４」、「７ｘｏｒ８」等のみを基準信号（Ｒｅｆ４）として出力することができる。
【００６３】
以上より、本発明の実施の形態１によれば、ｍ個のラッチ回路Ｌｉに周波数がｆ／ｍ（Ｈｚ）であって位相が２π／ｍずつ異なるｍ本のクロック信号ＣＫｉを入力することにより、エラー信号（Ｅｒｒｏｒｉ）の速度をｆ（Ｈｚ）より遅い２ｆ／ｍ（Ｈｚ）に低減することができる。基準信号（Ｒｅｆｉ）の速度もｆ／２（Ｈｚ）より遅いｆ／ｍ（Ｈｚ）に低減することができる。すなわち、本発明の位相比較回路によりｆ／２（Ｈｚ）の速度を有する入力データ信号Ｄｉｎとｆ／ｍ（Ｈｚ）の速度のクロック信号ＣＫｉとの位相比較を、最高でも２ｆ／ｍ（Ｈｚ）という従来より極めて低速なエラー信号（Ｅｒｒｏｒｉ）と、ｆ／ｍ（Ｈｚ）の基準信号（Ｒｅｆｉ）とを用いて行うことができる。
【００６４】
出力ｑｉおよび出力ｑｉ＋１の排他的論理和の出力とクロック信号ＣＫｉとの論理積をとることにより、位相比較に関係するパルスのみをエラー信号（Ｅｒｒｏｒｉ）として出力することができる。すなわち、エラー信号（Ｅｒｒｏｒｉ）として位相比較に関係の無いパルスを出力しないですみ、位相比較精度の低下または誤動作の発生を起こさないですませることができる。基準信号（Ｒｅｆｉ）においても出力ｑｆｉおよび出力ｑｆｉ＋１の排他的論理和の出力とクロック信号ＣＫｉ＋２との論理積をとることにより、位相比較精度の低下または誤動作の発生を引き起こすような位相比較に不要なパルスを排除することができる。この結果、位相比較に関係するパルスのみを基準信号（Ｒｅｆｉ）として出力することができる。
【００６５】
他の実施の形態．
図１および図２を用いて説明した上述の実施の形態１は、各信号に対して１本の信号を用いて例示している。各信号に対して差動信号を使用し、回路の動作速度やノイズマージンを改善することは、容易に類推可能である。また、差動信号を使用する場合、図２（Ｄ）のクロック信号Ｃ同３に図２（Ｂ）のクロック信号ＣＫ１の反転信号を使用し、図２（Ｅ）のクロック信号ＣＫ４に図２（Ｃ）のクロック信号ＣＫ２の反転信号を使用すること、並びに図１のラッチ回路Ｌ３（１３）およびラッチ回路Ｌ４（１４）とＤ型フリップフロップＦＦ２（２２）およびＤ型フリップフロップＦＦ３（２３）とにクロック信号の立下りエッジでラッチする回路を使用することも、容易に類推可能である。
【００６６】
上述した位相比較回路５をトランシーバ回路に適用することができる。この場合、例えば１０Ｇｂ／ｓの速度の入力データに対して位相比較動作を５Ｇ（Ｈｚ）以下で実現することができる。このためタイミング設計、実装設計等が容易になり、位相比較回路そのものの実現においても設計、製造上の自由度を増大させることができる。
【００６７】
【発明の効果】
以上説明したように、本発明の位相比較回路によれば、ｍ個のラッチ回路Ｌｉに周波数がｆ／ｍ（Ｈｚ）であって位相が２π／ｍずつ異なるｍ本のクロック信号ＣＫｉを入力することにより、エラー信号（Ｅｒｒｏｒｉ）の速度をｆ（Ｈｚ）より遅い２ｆ／ｍ（Ｈｚ）に低減することができる。基準信号（Ｒｅｆｉ）の速度もｆ／２（Ｈｚ）より遅いｆ／ｍ（Ｈｚ）に低減することができる。すなわち、入力データ信号Ｄｉｎの速度の２倍の速度で動作可能な素子を必要とすることなく、位相比較回路の動作速度を使用する素子の速度特性に応じて柔軟に変更することができる位相比較回路等を提供することができる。
【図面の簡単な説明】
【図１】本発明の位相比較回路の一例を示すブロック図である。
【図２】本発明の位相比較回路のタイムチャートである。
【図３】従来の位相比較回路のブロック図である。
【図４】従来の位相比較回路のタイムチャートである。
【符号の説明】
１，２，３，４，６，９５，９６　入力端子、　５　位相比較回路、　１０　ラッチ部、　１１，１２，１３，１４，９１，９２，９３，９４　ラッチ回路、２１，２２，２３，２４　Ｄ型フリップフロップ回路、　３１、３２，３３，３４，４１，４２，４３，４４，９７，９８　排他的論理和回路、　５１，５２，５３，５４，６１，６２，６３，６４　論理積回路、　７１，７２，７３，７４，８１，８２，８３，８４，１００，１０１　出力端子、　９０　従来の位相比較回路。
【図１】
2004007082.tif 000003
【図２】
2004007082.tif 000004
【図３】
2004007082.tif 000005
【図４】
2004007082.tif 000006