(57)【要約】【課題】半田搭載時のぬれ性や半田搭載後のシェア強度の向上を図る。また、製造コストを低減する。【解決手段】第３層配線Ｍ３上に、パッシベーション膜４１およびポリイミド樹脂膜４３を形成し、さらに、この上部に、第１パッド部ＰＡＤ１から第２パッド部ＰＡＤ２まで延在する再配線４９を形成し、この再配線の第２パッド部ＰＡＤ２上にレジスト膜Ｒ２を形成し、例えば、酸素を含むプラズマ雰囲気下で再配線４９の露出表面を不動体化する等して再配線４９の表面に不活性層（４９ｃ、４９ｄ）を形成し、レジスト膜Ｒ２を除去した後、第２パッド部ＰＡＤ２上に、Ａｕ膜および半田バンプ電極を形成する。このように第２パッド部ＰＡＤ２を清浄に保つことにより、半田搭載時のぬれ性や半田搭載後のシェア強度が向上する。また、ポリイミド樹脂膜を一層とし、製造コストを低減できる。【選択図】    図１０
2004214345.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）半導体基板上に第１導電性膜を形成する工程と、
（ｂ）前記第１導電性膜の第１領域上にマスク膜を形成する工程と、
（ｃ）前記（ｂ）工程の後、前記第１導電性膜の表面を不活性化処理することにより前記第１導電性膜の表面および側面であって、前記第１領域以外の第２領域上に前記第１導電性膜の変質層を形成する工程と、
（ｄ）前記マスク膜を除去し、前記第１領域上に第２導電性膜よりなるバンプ電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記第１導電性膜は、Ｃｕ（銅）を主成分とする膜と、その上部のＮｉ（ニッケル）を主成分とする膜との積層膜であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記第２導電性膜は、半田であり、前記（ｃ）工程の後、前記第２領域より前記第１領域の方が半田の濡れ性が良いことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
（ｅ）前記（ｄ）工程の後、前記バンプ電極を実装基板の外部端子と電気的に接続する工程と、
（ｆ）前記変質層と前記実装基板との間に樹脂層を形成する工程と、
を有することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項５】
前記（ｃ）工程は、前記第１導電性膜に酸化処理を施す工程であり、前記変質層は、第１導電性膜の酸化膜であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項６】
前記（ｃ）工程は、前記第１導電性膜に、１５０℃〜２００℃、プラズマ雰囲気下で酸化処理を施す工程であり、前記変質層は、第１導電性膜の酸化膜であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項７】
前記酸化膜は、１００ｎｍ以下であることを特徴とする請求項５記載の半導体装置の製造方法。
【請求項８】
前記（ｃ）工程は、前記第１導電性膜と防錆剤を接触させる工程であり、前記変質層は、前記第１導電性膜表面に防錆剤が吸着した層であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項９】
前記防錆剤が吸着した層は、１μｍ以下であることを特徴とする請求項８記載の半導体装置の製造方法。
【請求項１０】
前記防錆剤は、トリアゾール誘導体、イミダゾール誘導体もしくはメルカプトベンゾチアゾールであることを特徴とする請求項８記載の半導体装置の製造方法。
【請求項１１】
前記（ｃ）工程は、前記第１導電性膜にフッ化処理を施す工程であり、前記変質層は、第１導電性膜のフッ化膜であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項１２】
前記（ｃ）工程は、前記第１導電性膜をフッ素もしくはフッ素化合物を含有するプラズマ雰囲気下で処理する工程であり、前記変質層は、第１導電性膜のフッ化膜であることを特徴とする請求項１１記載の半導体装置の製造方法。
【請求項１３】
前記フッ化膜は、１００ｎｍ以下であることを特徴とする請求項１１記載の半導体装置の製造方法。
【請求項１４】
前記マスク膜は、Ｃｒ（クロム）膜であり、前記（ｃ）工程は、熱酸化工程であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項１５】
前記マスク膜は、Ｃｒ（クロム）膜であり、前記（ｃ）工程は、前記第１導電性膜と防錆剤とを接触させる工程であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項１６】
（ａ）半導体基板上に第１導電性膜を形成する工程と、
（ｂ）前記第１導電性膜の第１領域を露出する絶縁膜を形成する工程と、
（ｃ）前記絶縁膜上に第２導電性膜を形成する工程と、
（ｄ）前記第２導電性膜の第２領域上にマスク膜を形成する工程と、
（ｅ）前記（ｄ）工程の後、前記第２導電性膜の表面を不活性化処理することにより前記第２導電性膜の表面および側面であって、前記第２領域以外の第３領域上に前記第２導電性膜の変質層を形成する工程と、
（ｆ）前記マスク膜を除去し、前記第２領域上に第３導電性膜よりなるバンプ電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項１７】
（ｇ）前記（ｆ）工程の後、前記バンプ電極を実装基板の外部端子と電気的に接続する工程と、
（ｈ）前記変質層と前記実装基板との間に樹脂層を形成する工程と、
を有することを特徴とする請求項１６記載の半導体装置の製造方法。
【請求項１８】
前記第２領域は、前記第１領域上に位置し、前記第２導電性膜の膜厚と前記バンプ電極の高さの合計が、１００μｍ以上であることを特徴とする請求項１６記載の半導体装置の製造方法。
【請求項１９】
（ａ）半導体基板上に形成された第１導電性膜と、
（ｂ）前記第１導電性膜の第１領域上に形成された第２導電性膜よりなるバンプ電極と、
（ｃ）前記第１導電性膜の表面および側面であって、前記第１領域以外の第２領域上に形成された前記第１導電性膜の変質層と、
を有することを特徴とする半導体装置。
【請求項２０】
前記第１導電性膜は、Ｃｕ（銅）を主成分とする膜と、その上部のＮｉ（ニッケル）を主成分とする膜との積層膜であり、前記第２導電性膜は、半田であることを特徴とする請求項１９記載の半導体装置。
【請求項２１】
前記変質層は、第１導電性膜の酸化膜もしくはフッ化膜であることを特徴とする請求項１９記載の半導体装置。
【請求項２２】
前記酸化膜もしくはフッ化膜は、１００ｎｍ以下であることを特徴とする請求項２１記載の半導体装置。
【請求項２３】
前記変質層は、前記第１導電性膜表面に防錆剤が吸着した層であることを特徴とする請求項１９記載の半導体装置。
【請求項２４】
前記防錆剤が吸着した層は、１μｍ以下であることを特徴とする請求項２３記載の半導体装置。
【請求項２５】
（ｄ）前記バンプ電極と電気的に接続する外部端子を有する実装基板と、
（ｅ）前記変質層と前記実装基板との間に形成された樹脂層と、
を有することを特徴とする請求項１９記載の半導体装置。
【請求項２６】
（ａ）半導体基板上に形成された第１導電性膜と、
（ｂ）前記第１導電性膜の第１領域を露出する絶縁膜と、
（ｃ）前記絶縁膜上に形成された第２導電性膜と、
（ｄ）前記第２導電性膜の第２領域上に形成された第３導電性膜よりなるバンプ電極と、
（ｅ）前記第２導電性膜の表面および側面であって、前記第２領域以外の第３領域上に形成された前記第２導電性膜の変質層と、
を有することを特徴とする半導体装置。
【請求項２７】
（ｆ）前記バンプ電極と電気的に接続する外部端子を有する実装基板と、
（ｇ）前記変質層と前記実装基板との間に形成された樹脂層と、
を有することを特徴とする請求項２６記載の半導体装置。
【請求項２８】
前記第２領域は、前記第１領域上に位置し、前記第２導電性膜の膜厚と前記バンプ電極の高さの合計が、１００μｍ以上であることを特徴とする請求項２６記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造技術に関し、特に、バンプ電極を有する半導体装置およびその製造方法に適用して有効な技術に関する。
【０００２】
【従来の技術】
ＩＣ（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）チップの表面のボンディングパッド部とパッケージのリードとを金細線などで電気的に接続するワイヤーボンディング（ｗｉｒｅ  ｂｏｎｄｉｎｇ）に比べ、小型・薄型化を実現できるパッケージとしてワイヤレスボンディングが実用化されている。
【０００３】
このワイヤレスボンディングとは、ＩＣチップをプリント基板などに実装する際、金細線等のボンディングワイヤーを使わず、チップのボンディングパッド部に形成した突起（バンプ）を接続する実装形態をいう。
【０００４】
なかでもＣＳＰ（チップサイズパッケージ）は、半導体チップのサイズと同等または、わずかに大きいパッケージの総称であり、１）多ピン化が容易になる、２）半田バンプ電極同士のスペースを広く取れ、また、半田バンプ電極の直径を大きくできる等の理由から、外部接続端子を構成する半田バンプ電極をチップの中央部にエリア配置する（いわゆるエリアアレイ構造）ものがある。
【０００５】
このエリアアレイ構造のＩＣを製造するには、例えば、チップの周辺部に沿って配置されるパッド部とチップ全面にエリア配置される半田バンプ電極とを接続するための配線、いわゆる再配線が必要となる。
【０００６】
例えば、特許文献１には、チップ（１Ａ）上にエリア配置した半田バンプ電極（２）とボンディングパッド（ＢＰ）とをＣｕ配線（６）を介して電気的に接続したＣＳＰが開示されている。また、Ｃｕ配線（６）とその下層のＡｌ配線（９）との間にはパッシベーション膜（５）およびポリイミド樹脂層（４）が形成され、Ｃｕ配線（６）の上部には、ポリイミド樹脂層（３）が形成されている。なお、ポリイミド樹脂層（３、４）の塗布厚さは、５〜１５μｍ程度と記載されている。
【０００７】
【特許文献１】
国際公開ＷＯ００／４４０４３号公報
【０００８】
【発明が解決しようとする課題】
本発明者らは、半導体装置（半導体集積回路装置）の研究・開発に従事しており、パッド部（バンプランド部）と半田バンプ電極とを接続するため再配線を用い、この再配線の上層および下層にポリイミド樹脂膜を用いている。
【０００９】
即ち、最上層配線上に、パッシベーション膜および第１ポリイミド樹脂膜を形成した後、最上層配線の一部である第１パッド部を露出させ、前記電極パッド部上に再配線を形成した後、再配線上に第２ポリイミド樹脂膜を形成し、再配線の一部である第２パッド部を露出させ、その上部に半田バンプ電極を形成する。
【００１０】
この第１ポリイミド樹脂膜は、再配線とその下層の最上層配線との間の寄生容量の低減や、これらの配線の応力緩和のために形成される。
【００１１】
また、第２ポリイミド樹脂膜は、再配線の表面保護や、基板表面の平坦化のために形成される。また、半田バンプ電極の形成領域を規定し、半田をリフローしたときに再配線上に半田がぬれ広がらないようにする役割も果たす。
【００１２】
しかしながら、このポリイミド樹脂膜は、高価であり、多層に、また、厚く用いると製品コストが高くなる。
【００１３】
また、ポリイミド樹脂膜の硬化（キュア）には、高温の熱処理（ポストベーク、例えば３５０℃で、１時間程度）が必要であり、この際、第２パッド部から露出している再配線表面にダメージが生じる。具体的には、第２パッド部が、ポリイミド樹脂膜を構成する有機物で汚染され、また、酸化される。従って、その後、半田バンプ電極を形成する際に、有機物や酸化膜除去の処理工程が必要である。また、ペースト状の金属を用いて半田バンプ電極を形成する際には、半田の濡れ性を良くし、半田のシェア強度を確保するため、さらに、第２パッド部に金などの下地電極を形成する必要があり、処理工程の煩雑化をもたらしている。なお、この第２パッド部の前記処理は、第２パッド部にプローブ針を当接し、半導体装置の特性を試験（Ｐ検）するためにも必要である。
【００１４】
さらに、このような表面処理を複数回に渡り行うことにより再配線の表面が、却って荒れ、クラックが生じる要因となることもある。
【００１５】
また、追って詳細に説明するように、半田バンプ電極の高さを確保し、また、実装基板からの応力の影響を低減する等のために再配線の膜厚を大きくする場合がある。このように再配線の膜厚が大きい場合には、流動性のあるポリイミド樹脂膜では、再配線をカバーしきれない。
【００１６】
これに対し、ポリイミド樹脂膜の塗布を複数回繰り返すことにより厚いポリイミド樹脂膜を形成し、再配線を覆うことも可能であるが、ポリイミド樹脂膜を厚くすると、その後の露光、現像が困難となり、また、コストも高くなる。
【００１７】
本発明の目的は、バンプ電極形成時の金属のぬれ性やバンプ電極形成後のシェア強度の向上を図り、半導体装置の特性を向上させることにある。
【００１８】
また、本発明の他の目的は、半導体装置の製造コストを低減することにある。
【００１９】
また、本発明の他の目的は、再配線の厚膜化に対応し得る半導体装置の構成およびその製造方法を提供することにある。
【００２０】
本発明の前記目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００２１】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００２２】
（１）本発明の半導体装置の製造方法は、（ａ）半導体基板上に第１導電性膜を形成する工程と、（ｂ）前記第１導電性膜の第１領域上にマスク膜を形成する工程と、（ｃ）前記（ｂ）工程の後、前記第１導電性膜の表面を不活性化処理することにより前記第１導電性膜の表面および側面であって、前記第１領域以外の第２領域上に前記第１導電性膜の変質層を形成する工程と、（ｄ）前記マスク膜を除去し、前記第１領域上に第２導電性膜よりなるバンプ電極を形成する工程と、を有するものである。
【００２３】
（２）本発明の半導体装置は、（ａ）半導体基板上に形成された第１導電性膜と、（ｂ）前記第１導電性膜の第１領域上に形成された第２導電性膜よりなるバンプ電極と、（ｃ）前記第１導電性膜の表面および側面であって、前記第１領域以外の第２領域上に形成された前記第１導電性膜の変質層と、を有するものである。
【００２４】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【００２５】
（実施の形態１）
本発明の実施の形態である半導体装置をその製造方法に従って説明する。図１〜図２０は、本発明の実施の形態１である半導体装置の製造方法を示す基板の要部断面図もしくは要部平面図である。
【００２６】
まず、半導体素子および配線等が形成された半導体基板１を準備する。半導体素子は、種々の構成のものがあるが、ここでは、図１に示すように、ＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）Ｑｎ、Ｑｐが形成されている。
【００２７】
これらのＭＩＳＦＥＴ（Ｑｎ、Ｑｐ）は、例えば論理回路を構成し、それぞれｐ型ウエル、ｎ型ウエルの主表面に形成される。なお、ウエル間は、素子分離により分離されている。また、ＭＩＳＦＥＴ上には、第１層配線Ｍ１〜第３層配線Ｍ３が形成されている。ＭＩＳＦＥＴのソース、ドレイン領域等と第１層配線Ｍ１、第１層配線Ｍ１と第２層配線Ｍ２および第２層配線Ｍ２と第３層配線Ｍ３とは、それぞれ層間絶縁膜（３１、３３、３５）中に形成されたプラグＰ１〜Ｐ３で接続されている。プラグ、第１層配線Ｍ１および第２層配線Ｍ２は、例えば、Ｗ（タングステン）膜よりなる。なお、Ｗ膜の下層にバリア膜としてＴｉＮ（窒化チタン）膜を形成してもよい。
【００２８】
また、第３層配線Ｍ３は、例えば、プラグＰ３上を含む酸化シリコン膜３５上に、Ａｌ（アルミニウム）膜を例えばスパッタ法で堆積し、図示しないフォトレジスト膜（以下、単に「レジスト膜」という）をマスクにＡｌ膜をドライエッチングすることによって形成する。なお、Ａｌ膜中に他の金属が含有したＡｌ合金膜を配線に用いてもよい。また、Ａｌ膜の上下にバリア層としてＴｉＮ（窒化チタン）膜を形成してもよい。このＴｉＮ膜の他、Ｔｉ（チタン）膜、ＴｉＷ（チタンタングステン）膜、Ｔａ（タンタル）膜、Ｗ（タングステン）膜もしくはＷＮ（窒化タングステン）膜の単層膜、もしくはこれらの膜の積層膜を用いてもよい。
【００２９】
次いで、図２に示すように、第３層配線Ｍ３上に、保護膜として窒化シリコン膜および酸化シリコン膜を、例えばＣＶＤ法で順次堆積し、これらの積層膜よりなるパッシベーション膜４１を形成する。なお、パッシベーション膜４１を、単層で構成してもよい。また、図２以降の図においては、酸化シリコン膜３５より下層の層は省略されている。
【００３０】
次いで、図３に示すように、パッシベーション膜４１の上層に、所望の位置に開口部を有するポリイミド樹脂膜４３を形成する。このポリイミド樹脂膜４３を形成するには、まず、感光性ポリイミド樹脂膜を５μｍ程度スピン塗布し、熱処理（プリベーク）を施す。次いで、ポリイミド樹脂膜を露光、現像して開口した後、例えば３５０℃で、１時間程度の熱処理（ポストベーク）を施し、ポリイミド樹脂膜を硬化（キュア）させる。
【００３１】
次に、図４に示すように、上記ポリイミド樹脂膜４３をマスクにして下層のパッシベーション膜４１をドライエッチングし、第３層配線Ｍ３の一部を露出させる。この第３層配線Ｍ３の露出領域を、第１パッド部ＰＡＤ１と呼ぶ。
【００３２】
次いで、図５に示すように、第１パッド部ＰＡＤ１上を含むポリイミド樹脂膜４３の上部にシード層（給電層）４５を形成する。このシード層４５は、例えば、Ｃｒ（クロム）膜とＣｕ（銅）膜との積層膜よりなり、例えば、ポリイミド樹脂膜４３の上部にスパッタリング法で膜厚７５ｎｍ程度の薄いＣｒ膜を堆積し、続いてこのＣｒ膜の上部にスパッタリング法で膜厚２５０ｎｍ程度のＣｕ膜を堆積することにより形成する。
【００３３】
次に、図６に示すように、シード層４５の上部にフォトリソグラフィー技術を用いて、第１パッド部ＰＡＤ１の上部から後述する第２パッド部ＰＡＤ２領域まで延在する長溝４７を有するレジスト膜Ｒ１を形成する。
【００３４】
次に、図７に示すように、長溝４７の内部に電解メッキ法でＣｕ膜４９ａを形成する。Ｃｕ膜４９ａを形成するには、基板１をＣｕ用のメッキ液に浸漬してシード層４５をマイナス（−）電極に固定し、レジスト膜Ｒ１で覆われていない長溝４７の底部のシード層４５の表面に膜厚３．５μｍ程度のＣｕ膜４９ａを析出させる。
【００３５】
さらに、この後、長溝４７の内部のＣｕ膜４９ａ上にＮｉ（ニッケル）膜４９ｂを電解メッキ法で形成する。Ｎｉ膜４９ｂを形成するには、基板１をＮｉ用のメッキ液に浸漬してシード層４５をマイナス（−）電極に固定し、レジスト膜Ｒ１で覆われていない長溝４７の底部のＣｕ膜４９ａの表面に膜厚３．３μｍ程度のＮｉ膜４９ｂを析出させる。
【００３６】
その後、レジスト膜Ｒ１を除去した後、Ｃｕ膜４９ａおよびＮｉ膜４９ｂをマスクにしたウェットエッチングで不要となったシード層４５を除去する。その結果、シード層４５、Ｃｕ膜４９ａとＮｉ膜４９ｂとの積層膜で構成される再配線４９が形成される（図８）。
【００３７】
この再配線は、例えば、チップ領域ＣＡの周りに密に形成された第１パッド部ＰＡＤ１上（図１６参照）に、半田バンプ電極を形成するのは困難であるため、チップ領域ＣＡの全面に半田バンプ電極を第１パッド部ＰＡＤ１より広い間隔で配置する際、第１パッド部ＰＡＤ１と半田バンプ電極（後述する第２パッド部ＰＡＤ２）とを接続する役割を果たす。また、再配線は、間隔の狭い第１パッド部ＰＡＤ１をより間隔の広い第２パッド部ＰＡＤ２に再配置するための配線とも言える。もしくは、パッド部間の間隔を変えるための配線と言える。
【００３８】
なお、再配線４９の下部のシード層４５は、Ｃｕ膜４９ａとその下部のポリイミド樹脂膜４３との接着強度を向上させる役割、また、Ｃｕがポリイミド樹脂膜４３中に拡散するのを防ぐ役割を果たす。
【００３９】
ここで、Ｃｕ膜４９ａ上にＮｉ膜４９ｂを積層するのは、後述する半田バンプ電極５５ａとＣｕ膜４９ａが接触することにより不所望な生成物が形成され、もしくは、半田バンプ電極中のＳｎ（スズ）がその下層の膜中に拡散することを防止するためである。
【００４０】
また、Ｎｉ膜４９ｂを用いず、再配線４９をＣｕ膜とシード層で構成しても良い。この場合、Ｓｎの拡散等を防止するためＣｕ膜の膜厚を厚くする必要がある。
【００４１】
次いで、再配線４９上の第２パッド部ＰＡＤ２以外の領域を不活性化する。本実施の形態においては、再配線４９の第２パッド部ＰＡＤ２以外の領域を不動体化することにより不活性化する。
【００４２】
まず、図８に示す再配線４９上にレジスト膜を形成し、露光、現像することにより第２パッド部ＰＡＤ２（バンプランド部）上にのみレジスト膜Ｒ２を残存させる（図９）。
【００４３】
次いで、アッシャ（灰化）装置を用いて、酸化種、例えば酸素（Ｏ２）を含むプラズマ雰囲気下で再配線４９の露出表面（第２パッド部ＰＡＤ２以外の領域）を不動体化する。この際の処理温度は、１５０℃〜２００℃程度である。酸化種としては、酸素の他、オゾン（Ｏ３）が挙げられる。
【００４４】
即ち、再配線を構成するＮｉ膜４９ｂの表面に、酸化ニッケル（ＮｉＯ）膜４９ｃを形成し、さらに、再配線の側壁から露出しているＣｕ膜４９ａの表面に、酸化銅（ＣｕＯ）膜４９ｄを形成する。
【００４５】
このＮｉＯ膜４９ｃやＣｕＯ膜４９ｄは、疎水性の膜で、その膜厚は、２０〜１００ｎｍ程度である。従って、これらの膜は、半田の濡れ性が悪い。この「濡れ性」とは、例えば、Ｓｎ（スズ）とＰｂ（鉛）の合金半田を第２パッド部ＰＡＤ２上に搭載する際、合金半田と下層の膜との馴染みの程度をいう。
【００４６】
このように、本実施の形態によれば、再配線の表面形状に応じた、コンフォーマルな不動体膜（酸化膜）を形成することができる。言い換えれば、再配線の表面形状に応じた、コンフォーマルな不活性層を形成することができる。この不活性層は、再配線自身が変質した層である。
【００４７】
また、反応ガスをラジカル化することにより比較的低温でも不動体化（酸化）反応が進む。なお、２００℃以上の高温となる場合には、レジスト膜にダメージが加わりやすい。
【００４８】
なお、このアッシャ処理の際、レジスト膜Ｒ２の表面がエッチングされるが、このエッチングによる膜減りを考慮してレジスト膜Ｒ２の膜厚を設定する。
【００４９】
次いで、図１１に示すように、レジスト膜Ｒ２を除去し、再配線４９の第２パッド部ＰＡＤ２を露出させる。この一連の工程において第２パッド部ＰＡＤ２は、清浄面に保たれている。言い換えれば、露出した第２パッド部ＰＡＤ２は、他の領域（ＮｉＯ膜４９ｃやＣｕＯ４９ｄの表面）と比較し、活性な面であり、置換Ａｕめっきが成長しやすく、また、半田の濡れ性が良い。さらに、この第２パッド部ＰＡＤ２の表面に活性化処理を施す場合であっても、一般的な酸液（塩酸など）により簡単に活性化できる。これに対し、ＮｉＯ膜４９ｃやＣｕＯ膜４９ｄのような酸化面は、一般的な酸液では活性化できず、活性化するためには、強い酸や高濃度の酸を用い長時間の処理が必要となる。
【００５０】
次いで、図１２に示すように、第２パッド部ＰＡＤ２から露出したＮｉ膜４９ｂ上に、無電解メッキ法で膜厚２０ｎｍ〜９０ｎｍ程度のＡｕ（金）膜５３を析出させる。メッキ液としては、Ａｕ用のメッキ液、例えば、亜硫酸金ナトリウム系のメッキ液を用い、５５℃で１０分間処理する。このメッキ法は、ＮｉとＡｕのイオン化傾向の差を利用し、これらを置換させることによりＡｕ膜５３を形成するもので、無電解メッキ法の中でも置換メッキ法と呼ばれる。なお、Ａｕの成膜性をさらに向上させるため、Ａｕ膜の形成前に塩酸などを用い第２パッド部ＰＡＤ２の表面に活性化処理を施しても良い。
【００５１】
このＡｕ膜５３は、１）後述するＰ検の際、第２パッド部ＰＡＤ２上に当接するプローブ針の接触抵抗を低減させる、２）この第２パッド部ＰＡＤ２上に形成される半田バンプ電極５５ａの濡れ性を向上させるために形成する。
【００５２】
ここで、本方法によれば、第２パッド部ＰＡＤ２は清浄に保たれているので、無電解メッキ法でＡｕ膜５３を析出する際、第２パッド部表面のアッシング（灰化）処理、アルカリ脱脂処理および酸洗浄等の処理を行う必要がない。
【００５３】
即ち、再配線４９上に第２パッド部ＰＡＤ２を開口するポリイミド樹脂膜を形成した場合には、ポリイミド樹脂膜の熱処理等の際に、第２パッド部が、ポリイミド樹脂膜を構成する有機物で汚染され、また、酸化される。
【００５４】
このような場合には、酸素を用いたアッシング処理等により、有機汚染層を除去し、また、酸化膜の除去およびＮｉ膜４９ｂの表面の活性化のためにアルカリ脱脂および酸洗浄等を行わなければならない。
【００５５】
これに対して本実施の形態によれば、第２パッド部をあらかじめレジスト膜Ｒ２で覆い、再配線４９の表面を不活性化した後、レジスト膜Ｒ２を除去したので、第２パッド部を清浄な状態に保つことができ、有機物や酸化膜除去の工程を省略することができる。また、本実施の形態においては、第２パッド部の表面の活性化処理を省略してもＡｕ膜５３の成膜性を向上させることができる。
【００５６】
従って、有機物や酸化膜の除去工程等によりＮｉ膜４９ｂの表面が却って荒れ、クラックが発生することを防止することができる。
【００５７】
また、本実施の形態においては、半田の濡れ性をさらに良くするため下地膜としてＡｕ膜５３を形成したが、再配線４９の表面に直接、後述する半田バンプ電極を形成することも可能である。このように、Ａｕ膜５３の成膜性や半田の濡れ性を良くすることにより半田のシェア強度を確保することができる。シェア強度とは、半田バンプ電極に横方向から応力を加えた場合に、半田バンプ電極の剥離に至る応力を言う。なお、Ａｕ膜の成膜性や第２パッド部の清浄度等をさらに向上させるため、本実施の形態の製造工程に有機物や酸化膜除去処理、第２パッド部の表面の活性化処理等を加えても良いことは言うまでもない。
【００５８】
また、装置の各種試験（Ｐ検等）を清浄な第２パッド部や成膜性の良いＡｕ膜を用いて行うことができ、検査精度の向上を図ることができる。
【００５９】
また、再配線上をポリイミド樹脂膜で覆う場合と比較し、その形成時の熱負荷による応力が低減され、また、ポリイミド樹脂膜自身の加重による応力も低減される。
【００６０】
また、熱負荷が軽減されるため、再配線上の不活性層の形成前後によって装置の特性が変化することが少なく、例えば、第１パッド部を用いて試験（検査）を行うことができる。例えば、再配線上をポリイミド樹脂膜で覆う場合は、ポリイミド樹脂膜の形成時の熱負荷により装置の特性が変化する恐れがあるため、検査のタイミングが制限される。
【００６１】
また、高価なポリイミド樹脂の使用量を低減することができ、装置の製造コストの低減を図ることができる。
【００６２】
また、本実施の形態においては、再配線４９の表面に不活性化処理を施すことにより不動体膜のような不活性な膜を形成したので、再配線４９が厚膜化してもその表面や側壁をカバーすることができる。
【００６３】
次いで、第２パッド部ＰＡＤ２の表面のＡｕ膜５３にプローブ針を当接し、必要に応じて半導体装置の特性試験（Ｐ検）を行う。
【００６４】
次いで、図１３に示すように、このＡｕ膜５３の上にＳｎ／Ｐｂ合金よりなる半田ペースト５５を形成する。半田ペースト５５は、例えばスクリーン印刷法を用いて、第２パッド部ＰＡＤ２上に形成する。
【００６５】
次いで、熱処理を施す。この熱処理により図１４に示すように、半田が溶融し丸くなる。次いで、半田バンプ電極５５ａの表面を洗浄する。なお、図１４には、説明を分かり易くするため、Ａｕ膜５３を表記してあるが、半田搭載後、Ａｕ膜５３は半田中に吸収される。また、半田バンプ電極５５ａをボール転写法を用いて形成してもよい。
【００６６】
なお、前述したように、本方法によれば、第２パッド部ＰＡＤ２は清浄に保たれているので、図１５に示すように、第２パッド部ＰＡＤ２の上部に直接半田バンプ電極５５ａを形成することも可能である。
【００６７】
図１６に半田バンプ電極５５ａ形成後の基板の要部平面図を示す。図１６に示すように、第１パッド部ＰＡＤ１は、例えば、チップ領域ＣＡの周りに形成される。一方、半田バンプ電極５５ａは、チップ領域ＣＡ全面に等間隔でアレイ状に配置されている。この第１パッド部ＰＡＤ１と半田バンプ電極（第２パッド部ＰＡＤ２）との間が再配線４９で接続されている。例えば、図１４は、図１６のＡ−Ａ’の断面部に対応する。
【００６８】
また、図１７は、半田バンプ電極５５ａ形成後のウエハ状態の基板の要部平面図である。図示するように、略円状の半導体ウエハ（半導体基板）Ｗ上には、略矩形状のチップ領域ＣＡが複数設けられる。チップ領域ＣＡの間にはスクライブ領域ＳＡが存在する。チップ領域ＣＡには略円形の半田バンプ電極がアレイ状に配置されている。
【００６９】
この後、半導体ウエハＷをスクライブ領域ＳＡに沿ってダイシングすることにより複数のチップＣＡを得ることができる。
【００７０】
次いで、このチップＣＡを実装基板６０上に搭載する。
【００７１】
即ち、図１８に示すように、チップＣＡ（半導体基板１）の半田バンプ電極５５ａの形成面を、下側とし、実装基板６０上にフェイスダウンボンディングする。この実装基板６０には、あらかじめ配線６１が印刷されており（プリント基板）、この配線６１の一部と半田バンプ電極５５ａが当接するよう、位置合わせする。
【００７２】
次いで、半田バンプ電極５５ａを加熱リフローすることにより、チップＣＡと実装基板６０とを接着する。なお、実装基板の配線６１は、例えばＣｕ（銅）等の金属で構成することができ、また、この配線６１の周囲には、ソルダーレジスト６２が形成されている。
【００７３】
次いで、図１９に示すように、チップＣＡと実装基板６０との間にアンダーフィルと呼ばれる熱可塑性の樹脂（アンダフィル樹脂）６３を充填し、固化させる。
【００７４】
図２０は、実装基板６０へのチップＣＡ実装後の全体の要部断面図である。
【００７５】
このように、本実施の形態によれば、チップＣＡと実装基板６０との間にアンダフィル樹脂６３を形成したので、再配線４９の表面を覆う不動体膜（４９ｃ、４９ｄ）を補強することができ、絶縁性や保護性を向上させることができる。
【００７６】
また、本実施の形態によれば、再配線表面にコンフォーマルな不動体膜が形成されるため、不動体膜とアンダフィル樹脂６３との接触面積が増加し、これらの密着性が良くなる。
【００７７】
なお、図２０においては、一個のチップＣＡしか記載していないが、実装基板６０に複数のチップを搭載し、ＭＣＭ（マルチチップモジュール）としてもよい。
【００７８】
（実施の形態２）
実施の形態１においては、不活性化処理として不動体化処理を用いたが、以下に示すように、防錆処理を用いてもよい。図２１〜図２３は、本実施の形態の半導体装置の製造方法を示す基板の要部断面図である。
【００７９】
なお、図１〜図８を参照しながら説明した再配線４９の形成工程までは、実施の形態１と同様であるためその説明を省略する。
【００８０】
以下に、前記再配線４９の第２パッド部ＰＡＤ２以外の領域を防錆処理する方法について説明する。
【００８１】
まず、図２１に示すように、再配線４９上にレジスト膜を形成し、露光、現像することにより第２パッド部ＰＡＤ２上にのみレジスト膜Ｒ３を残存させる。
【００８２】
次いで、基板の上部に、防錆剤（防錆剤含有液）を塗布する。この防錆剤は、液状であり、半導体基板上から塗布することにより、再配線４９の表面に吸着する。即ち、再配線４９の表面に吸着層４９ｅを形成する。この吸着層４９ｅは、Ｎｉ膜４９ｂ表面のみならず、再配線４９の側壁から露出したＣｕ膜４９ａの表面にも形成される。
【００８３】
また、防錆剤に半導体基板１を浸漬（ディップ）することにより防錆処理を行ってもよい。また、防錆剤の吸着層とその下地との密着性を確実なものとするために適宜熱処理を行ってもよい。
【００８４】
この防錆剤は、Ｃｕ用のものであり、Ｎｉに対してもその効果が確認されている。Ｃｕ用の防錆剤には、トリアゾール誘導体（例えば、ベンゾトリアゾールなど）、イミダゾール誘導体もしくはメルカプトンベンゾチアゾールがある。
【００８５】
このような防錆剤は、金属の表面の電子部分に吸着し、電子の授受をし難くする。
【００８６】
即ち、表面に酸の雰囲気でイオン化した防錆剤と金属との接触により強い化学反応を示して金属と錯体を形成し、金属の表面に単分子膜を生じる。このようにしてできた単分子膜の上にファンデルワールの結合力によって、分子が次々に集合して膜が成長し、また、水素結合力によってよりしっかりした膜になる。このような作用により、金属表面に保護コートを形成する。
【００８７】
このような防錆処理された部分（吸着層）は、その膜厚は、２００〜１μｍ程度であり、酸処理で活性化されず、金めっきされない。従って、かかる部分は、半田の濡れ性が悪い。
【００８８】
次いで、図２２に示すように、レジスト膜Ｒ３を除去し、再配線４９の第２パッド部ＰＡＤ２を露出させる。この一連の工程において第２パッド部ＰＡＤ２は、清浄面に保たれている。言い換えれば、露出した第２パッド部ＰＡＤ２は、活性面であり、半田の濡れ性が良い。また、第２パッド部は、親水性の面である。また、第２パッド部は、吸着層４９ｅの表面と比較し半田の濡れ性が良い、より親水性が高い、もしくは、より活性である。
【００８９】
次いで、実施の形態１において図１２および図１３を参照しながら説明したように、第２パッド部ＰＡＤ２から露出したＮｉ膜４９ｂ上に、Ａｕ膜５３を析出させ、このＡｕ膜５３の上にＳｎ／Ｐｂ合金半田で構成された半田バンプ電極５５ａを接続する（図２３）。
【００９０】
なお、本方法によれば、第２パッド部ＰＡＤ２は清浄に保たれているので、その上部に直接半田バンプ電極５５ａを形成することも可能である。
【００９１】
次いで、実施の形態１において図１８〜図２０を参照しながら説明したように、半導体ウエハＷをスクライブ領域ＳＡに沿ってダイシングし、個々のチップＣＡを実装基板６０上に搭載する。
【００９２】
このように、本実施の形態においても、実施の形態１の場合と同様に、第２パッド部ＰＡＤ２は清浄に保たれているので、第２パッド部表面のアッシング処理、アルカリ脱脂処理および酸洗浄等の処理を行う必要がない。また、第２パッド部の表面の活性化処理を省略してもＡｕ膜５３の成膜性を向上させることができる。また、再配線４９の表面に直接半田バンプ電極を形成することも可能となる。
【００９３】
このように、Ａｕ膜５３の成膜性や半田の濡れ性を良くすることにより半田のシェア強度を確保することができる。また、再配線にクラックが生じるのを防ぐことができる。
【００９４】
また、再配線上をポリイミド樹脂膜で覆う場合と比較し、応力が低減され、また、製造コストの低減を図ることができる。また、再配線４９の厚膜化にも対応することができる。
【００９５】
また、チップＣＡと実装基板６０との間にアンダフィル樹脂６３を用いることにより、再配線４９の表面を覆う吸着層を補強することができ、絶縁性や保護性を向上させることができる。また、吸着層とアンダフィル樹脂との接触面積が増加し、これらの密着性が良くなる。
【００９６】
（実施の形態３）
本実施の形態においては、不活性化処理の例としてフッ化処理を行う場合について説明する。図２４〜図２６は、本実施の形態の半導体装置の製造方法を示す基板の要部断面図である。
【００９７】
なお、図１〜図８を参照しながら説明した再配線４９の形成工程までは、実施の形態１と同様であるためその説明を省略する。
【００９８】
以下に、前記再配線４９の第２パッド部ＰＡＤ２以外の領域をフッ化処理する方法について説明する。
【００９９】
まず、図２４に示すように、再配線４９上にレジスト膜を形成し、露光、現像することにより第２パッド部ＰＡＤ２上にのみレジスト膜Ｒ４を残存させる。
【０１００】
次いで、真空処理装置等を用い、フッ素ガスもしくはフッ素化合物ガスの雰囲気中で基板をプラズマ処理することにより再配線４９の露出表面（第２パッド部ＰＡＤ２以外の領域）をフッ化する。
【０１０１】
即ち、再配線を構成するＮｉ膜４９ｂの表面に、フッ化ニッケル（ＮｉＦ）膜４９ｆを形成し、さらに、再配線の側壁から露出しているＣｕ膜４９ａの表面に、フッ化銅（ＣｕＦ）膜４９ｇを形成する。
【０１０２】
このＮｉＦ膜４９ｆやＣｕＦ膜４９ｇは、疎水性の膜で、その膜厚は、１００ｎｍ以下である。従って、これらの膜は、酸液で活性化されないためＡｕめっきが成長せず、半田の濡れ性が悪い。
【０１０３】
次いで、図２５に示すように、レジスト膜Ｒ４を除去し、再配線４９の第２パッド部ＰＡＤ２を露出させる。この一連の工程において第２パッド部ＰＡＤ２は、清浄面に保たれている。言い換えれば、露出した第２パッド部ＰＡＤ２は、活性面であり、半田の濡れ性が良い。また、第２パッド部は、親水性の面である。また、第２パッド部は、フッ化膜（４９ｆ、４９ｇ）の表面と比較し半田の濡れ性が良い、より親水性が高い、もしくは、より活性である。
【０１０４】
次いで、実施の形態１において、図１２および図１３を参照しながら説明したように、第２パッド部ＰＡＤ２から露出したＮｉ膜４９ｂ上に、Ａｕ膜５３を析出させ、このＡｕ膜５３の上にＳｎ／Ｐｂ合金半田で構成された半田バンプ電極５５ａを接続する（図２６）。
【０１０５】
なお、本方法によれば、第２パッド部ＰＡＤ２は清浄に保たれているので、その上部に直接半田バンプ電極５５ａを形成することも可能である。
【０１０６】
次いで、実施の形態１において図１８〜図２０を参照しながら説明したように、半導体ウエハＷをスクライブ領域ＳＡに沿ってダイシングし、個々のチップＣＡを実装基板６０上に搭載する。
【０１０７】
このように、本実施の形態においても、実施の形態１や２の場合と同様の効果を奏する。
【０１０８】
（実施の形態４）
実施の形態１〜３においては、再配線４９上の第２パッド部ＰＡＤ２上のマスク膜としてレジスト膜を用いたが、以下に説明するように、金属膜を用いてもよい。図２７〜図３１は、本実施の形態の半導体装置の製造方法を示す基板の要部断面図である。
【０１０９】
なお、図１〜図８を参照しながら説明した再配線４９の形成工程までは、実施の形態１と同様であるためその説明を省略する。
【０１１０】
まず、図２７に示すように、再配線４９上に金属膜としてＣｒ膜７０を例えばスパッタ法を用いて堆積する。次いで、図２８に示すようにＣｒ膜７０上にレジスト膜を形成し、露光、現像することにより第２パッド部ＰＡＤ２上にのみレジスト膜Ｒ５を残存させる。
【０１１１】
次いで、図２９に示すように、レジスト膜Ｒ５をマスクにＣｒ膜７０をエッチングすることにより、第２パッド部ＰＡＤ２上にＣｒ膜７０をマスク膜として残存させる。なお、マスク膜としては、Ｃｒ膜の他、ＴｉＮ膜等、その膜のエッチング液がＮｉに対し選択比が十分得られるものであれば用いることができる。
【０１１２】
次いで、図３０に示すように、実施の形態１と同様に、アッシャ（灰化）装置を用いて、酸化種、例えば酸素（Ｏ２）を含むプラズマ雰囲気下で再配線４９の露出表面（第２パッド部ＰＡＤ２以外の領域）を不動体化する。
【０１１３】
即ち、再配線を構成するＮｉ膜４９ｂの表面に、酸化ニッケル（ＮｉＯ）膜４９ｃを形成し、さらに、再配線の側壁から露出しているＣｕ膜４９ａの表面に、酸化銅（ＣｕＯ）膜４９ｄを形成する。
【０１１４】
ここで、本実施の形態においては、第２パッド部ＰＡＤ２上のマスク膜として金属膜を用いたので、レジスト膜を用いた場合より熱耐性が高く、高温処理（例えば２００℃以上の処理）が可能となる。本実施の形態の不動体化の処理温度は、例えば３００℃である。従って、短時間で高品質の酸化膜（不動体膜）を形成することができる。この際Ｃｒ膜の表面も酸化されるが、塩酸などで処理すればエッチングできる。また、ＴｉＮ膜の場合も、過酸化水素水などによってエッチングすることができる。
【０１１５】
このＮｉＯ膜４９ｃやＣｕＯ膜４９ｄは、疎水性の膜で、その膜厚は、２０〜１００ｎｍ程度である。従って、これらの膜は、半田の濡れ性が悪い。
【０１１６】
次いで、図３１に示すように、Ｃｒ膜７０を除去し、再配線４９の第２パッド部ＰＡＤ２を露出させる。本実施の形態においても第２パッド部ＰＡＤ２の清浄性が保たれており、第２パッド部ＰＡＤ２は、活性面となる。
【０１１７】
次いで、実施の形態１において、図１２および図１３を参照しながら説明したように、第２パッド部ＰＡＤ２から露出したＮｉ膜４９ｂ上に、Ａｕ膜５３を析出させ、このＡｕ膜５３の上にＳｎ／Ｐｂ合金半田で構成された半田バンプ電極５５ａを接続する。
【０１１８】
なお、本方法によれば、第２パッド部ＰＡＤ２は清浄に保たれているので、その上部に直接半田バンプ電極５５ａを形成することも可能である。
【０１１９】
次いで、実施の形態１において図１８〜図２０を参照しながら説明したように、半導体ウエハＷをスクライブ領域ＳＡに沿ってダイシングし、個々のチップＣＡを実装基板６０上に搭載する。
【０１２０】
このように、本実施の形態においても、実施の形態１の場合と同様に、第２パッド部ＰＡＤ２は清浄に保たれているので、第２パッド部表面のアッシング処理、アルカリ脱脂処理および酸洗浄等の処理を行う必要がない。また、第２パッド部の表面の活性化処理を省略してもＡｕ膜５３の成膜性を向上させることができる。また、再配線４９の表面に直接半田バンプ電極を形成することも可能となる。
【０１２１】
このように、Ａｕ膜５３の成膜性や半田の濡れ性を良くすることにより半田のシェア強度を確保することができる。また、再配線にクラックが生じるのを防ぐことができる。
【０１２２】
また、再配線上をポリイミド樹脂膜で覆う場合と比較し、応力が低減され、また、製造コストの低減を図ることができる。また、再配線４９の厚膜化にも対応することができる。
【０１２３】
また、チップＣＡと実装基板６０との間にアンダフィル樹脂６３を用いることにより、再配線４９の表面を覆う不動体膜を補強することができ、絶縁性や保護性を向上させることができる。また、不動体膜とアンダフィル樹脂との接触面積が増加し、これらの密着性が良くなる。
【０１２４】
なお、本実施の形態においては、不動体化を例に説明したが実施の形態３で説明したようにフッ化処理を行ってもよい。但し、マスク膜としてＣｒ膜を用いた場合には、ＣｒがＣｒＦ（フッ化クロム）となり気化するため、マスク膜の膜厚をあらかじめ厚く設定するか、また、マスク膜の材料を耐フッ化性のあるものにする必要がある。
【０１２５】
（実施の形態５）
実施の形態４においては、金属膜をマスク膜として、不動体化処理を行ったが、実施の形態２のように防錆処理を行ってもよい。図３２および図３３は、本実施の形態の半導体装置の製造方法を示す基板の要部断面図である。
【０１２６】
なお、図１〜図８を参照しながら説明した再配線４９の形成工程までは、実施の形態１と同様であるためその説明を省略する。また、再配線４９上の第２パッド部ＰＡＤ２上を覆うＣｒ膜７０の形成工程についても図２９および図３０を参照しながら説明した実施の形態４の場合と同様であるためその説明を省略する。
【０１２７】
即ち、再配線４９上に実施の形態４の場合と同様にマスク膜としてＣｒ膜７０を形成し、次いで、図３２に示すように、実施の形態２と同様に、基板の上部に、防錆剤を塗布し、再配線４９の表面に防錆剤の吸着層４９ｅを形成する。
【０１２８】
この防錆剤は、再配線を構成する金属（この場合ＣｕやＮｉ）に有効で、Ｃｒに無効なものを用いる。なお、Ｃｒ膜７０の表面に吸着層が形成されても、その後のＣｒ膜の除去工程で前記吸着層がリフトオフ的に除去できる場合には、Ｃｒ膜に有効な防錆剤を用いてもよい。
【０１２９】
この防錆処理された部分（吸着層）は、疎水性であり、その膜厚は、２００〜１μｍ程度である。また、かかる部分は、半田の濡れ性が悪い。
【０１３０】
次いで、図３３に示すように、Ｃｒ膜７０を除去し、再配線４９の第２パッド部ＰＡＤ２を露出させる。本実施の形態においても第２パッド部ＰＡＤ２の清浄性が保たれており、第２パッド部ＰＡＤ２は、活性面となる。
【０１３１】
次いで、実施の形態１において、図１２および図１３を参照しながら説明したように、第２パッド部ＰＡＤ２から露出したＮｉ膜４９ｂ上に、Ａｕ膜５３を析出させ、このＡｕ膜５３の上にＳｎ／Ｐｂ合金半田で構成された半田バンプ電極５５ａを接続する。
【０１３２】
なお、本方法によれば、第２パッド部ＰＡＤ２は清浄に保たれているので、その上部に直接半田バンプ電極５５ａを形成することも可能である。
【０１３３】
次いで、実施の形態１において図１８〜図２０を参照しながら説明したように、半導体ウエハＷをスクライブ領域ＳＡに沿ってダイシングし、個々のチップＣＡを実装基板６０上に搭載する。
【０１３４】
このように、本実施の形態においても、実施の形態１の場合と同様に、第２パッド部ＰＡＤ２は清浄に保たれているので、第２パッド部表面のアッシング処理、アルカリ脱脂処理および酸洗浄等の処理を行う必要がない。また、第２パッド部の表面の活性化処理を省略してもＡｕ膜５３の成膜性を向上させることができる。また、再配線４９の表面に直接半田バンプ電極を形成することも可能となる。
【０１３５】
このように、Ａｕ膜５３の成膜性や半田の濡れ性を良くすることにより半田のシェア強度を確保することができる。また、再配線にクラックが生じるのを防ぐことができる。
【０１３６】
また、再配線上をポリイミド樹脂膜で覆う場合と比較し、応力が低減され、また、製造コストの低減を図ることができる。また、再配線４９の厚膜化にも対応することができる。
【０１３７】
また、チップＣＡと実装基板６０との間にアンダフィル樹脂６３を用いることにより、再配線４９の表面を覆う吸着層を補強することができ、絶縁性や保護性を向上させることができる。また、吸着層とアンダフィル樹脂との接触面積が増加し、これらの密着性が良くなる。
【０１３８】
（実施の形態６）
実施の形態１〜５においては、第１パッド部ＰＡＤ１と半田バンプ電極５５ａとの形成位置が異なるが、本実施の形態のように、第１パッド部ＰＡＤ１の直上に再配線を介して半田バンプ電極を形成してもよい。図３４〜図４２は、本実施の形態の半導体装置の製造方法を示す基板の要部断面図である。
【０１３９】
なお、図１〜図８を参照しながら説明した再配線４９の形成工程までは、実施の形態１と同様であるためその説明を省略する。但し、図３４に示すように、第１パッド部ＰＡＤ１は、チップ領域ＣＡ中に例えばエリア配置され、この第１パッド領域ＰＡＤ１より僅かに大きい領域上に再配線４９が形成されている。即ち、再配線４９のパターンは略矩形状であり、第１パッド部ＰＡＤ１上に配置される（図３９参照）。
【０１４０】
まず、図３５に示すように、この再配線４９上にレジスト膜を形成し、露光、現像することにより第２パッド部ＰＡＤ２上にのみレジスト膜Ｒ５を残存させる。即ち、再配線４９のパターンより僅かに小さい領域上にレジスト膜Ｒ５を形成する。
【０１４１】
次いで、実施の形態１〜３で説明した不活性化処理を行う。即ち、不動体化処理、防錆処理もしくはフッ化処理を行う。
【０１４２】
その結果、再配線４９の露出表面（第２パッド部ＰＡＤ２以外の領域）に不活性層（酸化膜、防錆剤の吸着層もしくはフッ化膜）４９ｈが形成される。この不活性層の性質や膜厚は実施の形態１〜３で説明した通りである（図３６）。
【０１４３】
次いで、図３７に示すように、レジスト膜Ｒ５を除去し、再配線４９の第２パッド部ＰＡＤ２を露出させる。この一連の工程において第２パッド部ＰＡＤ２は、清浄面に保たれている。言い換えれば、露出した第２パッド部ＰＡＤ２は、活性面であり、半田の濡れ性が良い。また、第２パッド部は、親水性の面である。また、第２パッド部は、不活性層の表面と比較し半田の濡れ性が良い、より親水性が高い、もしくは、より活性である。
【０１４４】
次いで、実施の形態１において、図１２および図１３を参照しながら説明したように、第２パッド部ＰＡＤ２から露出したＮｉ膜４９ｂ上に、Ａｕ膜５３を析出させ、このＡｕ膜５３の上にＳｎ／Ｐｂ合金半田で構成された半田バンプ電極５５ａを接続する（図３８）。
【０１４５】
なお、本方法によれば、第２パッド部ＰＡＤ２は清浄に保たれているので、その上部に直接半田バンプ電極５５ａを形成することも可能である。
【０１４６】
図３９に半田バンプ電極５５ａ形成後の基板の要部平面図を示す。図３９に示すように、第１パッド部ＰＡＤ１は、例えば、チップ領域ＣＡの全面に等間隔にエリア配置され、その上部に再配線４９（パッド層）を介して半田バンプ電極５５ａが形成される。従って、この半田バンプ電極５５ａも、チップ領域ＣＡの内部に等間隔でアレイ状に配置されている。例えば、図３８は、図３９のＢ−Ｂ’の断面部に対応する。
【０１４７】
この後、半導体ウエハＷをスクライブ領域ＳＡに沿ってダイシングすることにより複数のチップＣＡを得ることができる。
【０１４８】
次いで、このチップＣＡを実装基板６０上に搭載する。
【０１４９】
即ち、図４０に示すように、チップＣＡ（半導体基板１）の半田バンプ電極５５ａの形成面を、下側とし、実装基板６０上にフェイスダウンボンディングする。この実装基板６０には、あらかじめ配線６１が印刷されており、この配線６１の一部と半田バンプ電極５５ａが当接するよう、位置合わせする。
【０１５０】
次いで、半田バンプ電極５５ａを加熱リフローすることにより、チップＣＡと実装基板６０とを接着する。なお、実装基板の配線６１は、例えばＣｕ（銅）等の金属で構成することができ、また、この配線６１の周囲には、ソルダーレジスト６２が形成されている。
【０１５１】
次いで、図４１に示すように、チップＣＡと実装基板６０との間に溶融した樹脂６３を充填し、固化させる。
【０１５２】
実装基板６０へのチップＣＡ実装後の全体の要部断面図については、図２０と同様である。
【０１５３】
このように、本実施の形態においても、実施の形態１の場合と同様に、第２パッド部ＰＡＤ２は清浄に保たれているので、第２パッド部表面のアッシング処理、アルカリ脱脂処理および酸洗浄等の処理を行う必要がない。また、第２パッド部の表面の活性化処理を省略してもＡｕ膜５３の成膜性を向上させることができる。また、再配線４９の表面に直接半田バンプ電極を形成することも可能となる。
【０１５４】
このように、Ａｕ膜５３の成膜性や半田の濡れ性を良くすることにより半田のシェア強度を確保することができる。また、再配線にクラックが生じるのを防ぐことができる。
【０１５５】
また、再配線上をポリイミド樹脂膜で覆う場合と比較し、応力が低減され、また、製造コストの低減を図ることができる。また、再配線４９の厚膜化にも対応することができる。
【０１５６】
また、チップＣＡと実装基板６０との間にアンダフィル樹脂６３を用いることにより、再配線４９の表面を覆う不活性化層を補強することができ、絶縁性や保護性を向上させることができる。また、不活性化層とアンダフィル樹脂との接触面積が増加し、これらの密着性が良くなる。
【０１５７】
さらに、本実施の形態によれば、半田バンプ電極の表面の高さを確保でき、チップＣＡや実装基板６０に加わる応力を緩和することができる。
【０１５８】
即ち、チップＣＡと実装基板６０との距離を大きくすることで、チップＣＡや実装基板６０に加わる応力を吸収でき、素子や配線に対する応力の影響を低減し、また、装置自身の破壊を防止することができる。
【０１５９】
この応力には、装置外部からの機械的な応力の他、アンダフィル樹脂６３の形成時や装置の熱サイクル試験時に加わる熱応力がある。
【０１６０】
このように、本実施の形態においては、再配線を、第１パッド部ＰＡＤ１と第２パッド部ＰＡＤ２の間隔を変える配線としてではなく、半田バンプ電極の高さを調整するための層（ポスト）として用いることができる。
【０１６１】
特に、装置の微細化に伴い、半田バンプ電極の径や高さは縮小する傾向にあり、応力緩和のためには、微細なパターンの再配線を高く形成する必要がある。
【０１６２】
従って、再配線の厚さや、再配線の間隔によっては、ポリイミド樹脂膜では覆うことができない場合がある。
【０１６３】
これに対し、本実施の形態の不活性処理によれば、再配線が厚膜化し、また、微細化しても対応することができる。
【０１６４】
特に、半導体基板１と実装基板６０との間が大きくなり、例えば、再配線の厚さと半田バンプ電極の高さの和が１００μｍ以上となる装置においては本実施の形態を用いて好適である。
【０１６５】
図４２に、再配線が厚膜化した場合の半導体装置の要部断面図を示す。この場合、図示するように、半田バンプ電極の直径ｒは、約１００μｍ、再配線の厚さｈ１は、約３０μｍ、半田バンプ電極の高さｈ２は、約８０μｍ（実装前は、１００μｍ）、半導体基板１と実装基板６０との間の距離ｈ３は、約１０５μｍである。また、バンプピッチ（バンプ電極の中心間の距離）ｐは、１５０μｍである。
【０１６６】
なお、本実施の形態においては、第２パッド部ＰＡＤ２上をレジスト膜Ｒ５で覆ったが、実施の形態４および５に示すように、金属膜をマスク膜として用いてもよい。
【０１６７】
また、本実施の形態においては、再配線４９のパターンより僅かに小さい領域上にレジスト膜Ｒ５のようなマスク膜を形成したが、再配線４９のパターンと同じ大きさのマスク膜を用い、再配線の側壁にのみ不活性層を形成してもよい。
【０１６８】
また、前記実施の形態１〜６においては、第２パッド部ＰＡＤ２上にマスク膜を形成した後、不活性化処理を行ったが、再配線の表面全体に不活性化処理を行った後、レジスト膜等を用いて第２パッド部ＰＡＤ２の不活性層を除去してもよい。
【０１６９】
また、前記実施の形態１〜６においては、不活性層として、不動体膜等を用いたが、例えば、窒化シリコン膜等の堆積膜を用いてもよい。但し、窒化シリコン膜を、ＣＶＤ法などを用いて再配線上に堆積させるには、成膜条件を工夫する必要がある。これは、再配線がいわゆる前工程で形成される配線、例えば第１〜第３層配線Ｍ１〜Ｍ３の膜厚と比較し、その膜厚が非常に大きいため、コンフォーマルに、その側壁にもカバレッジ（被覆性）良く膜を形成するには、成膜条件を工夫する必要がある。
【０１７０】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１７１】
特に、前記実施の形態においては、半導体素子の例としてＭＩＳＦＥＴを例に挙げたが、かかる素子に限定されないことは言うまでもない。
【０１７２】
また、上記再配線の防錆処理と不動体化処理を組み合わせて行ってもよい。
【０１７３】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【０１７４】
半導体基板上の第１導電性膜の第１領域上にマスク膜を形成した後、不活性化処理を行い、前記第１導電性膜の表面および側面に変質層を形成し、さらに、マスク膜を除去し、第１領域上に第２導電性膜よりなる半田バンプ電極を形成したので、バンプ電極材料のぬれ性やバンプ電極のシェア強度の向上を図る等、半導体装置の特性を向上させることができる。また、半導体装置の製造コストを低減することができる。また、第１導電性膜の厚膜化にも対応し得る。
【図面の簡単な説明】
【図１】本発明の実施の形態１である半導体装置の製造工程を示す基板の要部断面図である。
【図２】本発明の実施の形態１である半導体装置の製造工程を示す基板の要部断面図である。
【図３】本発明の実施の形態１である半導体装置の製造工程を示す基板の要部断面図である。
【図４】本発明の実施の形態１である半導体装置の製造工程を示す基板の要部断面図である。
【図５】本発明の実施の形態１である半導体装置の製造工程を示す基板の要部断面図である。
【図６】本発明の実施の形態１である半導体装置の製造工程を示す基板の要部断面図である。
【図７】本発明の実施の形態１である半導体装置の製造工程を示す基板の要部断面図である。
【図８】本発明の実施の形態１である半導体装置の製造工程を示す基板の要部断面図である。
【図９】本発明の実施の形態１である半導体装置の製造工程を示す基板の要部断面図である。
【図１０】本発明の実施の形態１である半導体装置の製造工程を示す基板の要部断面図である。
【図１１】本発明の実施の形態１である半導体装置の製造工程を示す基板の要部断面図である。
【図１２】本発明の実施の形態１である半導体装置の製造工程を示す基板の要部断面図である。
【図１３】本発明の実施の形態１である半導体装置の製造工程を示す基板の要部断面図である。
【図１４】本発明の実施の形態１である半導体装置の製造工程を示す基板の要部断面図である。
【図１５】本発明の実施の形態１である半導体装置の製造工程を示す基板の要部断面図である。
【図１６】本発明の実施の形態１である半導体装置の製造工程を示す基板の要部平面図である。
【図１７】本発明の実施の形態１である半導体装置の製造工程を示す基板の要部平面図である。
【図１８】本発明の実施の形態１である半導体装置の製造工程を示す基板の要部断面図である。
【図１９】本発明の実施の形態１である半導体装置の製造工程を示す基板の要部断面図である。
【図２０】本発明の実施の形態１である半導体装置の製造工程を示す基板の要部断面図である。
【図２１】本発明の実施の形態２である半導体装置の製造工程を示す基板の要部断面図である。
【図２２】本発明の実施の形態２である半導体装置の製造工程を示す基板の要部断面図である。
【図２３】本発明の実施の形態２である半導体装置の製造工程を示す基板の要部断面図である。
【図２４】本発明の実施の形態３である半導体装置の製造工程を示す基板の要部断面図である。
【図２５】本発明の実施の形態３である半導体装置の製造工程を示す基板の要部断面図である。
【図２６】本発明の実施の形態３である半導体装置の製造工程を示す基板の要部断面図である。
【図２７】本発明の実施の形態４である半導体装置の製造工程を示す基板の要部断面図である。
【図２８】本発明の実施の形態４である半導体装置の製造工程を示す基板の要部断面図である。
【図２９】本発明の実施の形態４である半導体装置の製造工程を示す基板の要部断面図である。
【図３０】本発明の実施の形態４である半導体装置の製造工程を示す基板の要部断面図である。
【図３１】本発明の実施の形態４である半導体装置の製造工程を示す基板の要部断面図である。
【図３２】本発明の実施の形態５である半導体装置の製造工程を示す基板の要部断面図である。
【図３３】本発明の実施の形態５である半導体装置の製造工程を示す基板の要部断面図である。
【図３４】本発明の実施の形態６である半導体装置の製造工程を示す基板の要部断面図である。
【図３５】本発明の実施の形態６である半導体装置の製造工程を示す基板の要部断面図である。
【図３６】本発明の実施の形態６である半導体装置の製造工程を示す基板の要部断面図である。
【図３７】本発明の実施の形態６である半導体装置の製造工程を示す基板の要部断面図である。
【図３８】本発明の実施の形態６である半導体装置の製造工程を示す基板の要部断面図である。
【図３９】本発明の実施の形態６である半導体装置の製造工程を示す基板の要部平面図である。
【図４０】本発明の実施の形態６である半導体装置の製造工程を示す基板の要部断面図である。
【図４１】本発明の実施の形態６である半導体装置の製造工程を示す基板の要部断面図である。
【図４２】本発明の実施の形態６である半導体装置の製造工程を示す基板の要部断面図である。
【符号の説明】
１    半導体基板（基板）
３１  層間絶縁膜
３３  層間絶縁膜
３５    酸化シリコン膜
４１    パッシベーション膜
４３    ポリイミド樹脂膜
４５    シード層
４７    長溝
４９    再配線
４９ａ    Ｃｕ膜
４９ｂ    Ｎｉ膜
４９ｃ    ＮｉＯ膜
４９ｄ    ＣｕＯ膜
４９ｅ    吸着層
４９ｆ    ＮｉＦ膜
４９ｇ    ＣｕＦ膜
４９ｈ  不活性層
５３    Ａｕ膜
５５    半田ペースト
５５ａ    半田バンプ電極
６０    実装基板
６１    配線
６２    ソルダーレジスト
６３    アンダフィル樹脂
７０    Ｃｒ膜
ＣＡ    チップ（チップ領域）
Ｍ１    第１層配線
Ｍ２    第２層配線
Ｍ３    第３層配線
Ｐ１〜Ｐ３    プラグ
ＰＡＤ１    第１パッド部
ＰＡＤ２    第２パッド部
Ｑｎ  ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ  ｐチャネル型ＭＩＳＦＥＴ
Ｒ１    レジスト膜
Ｒ２    レジスト膜
Ｒ３    レジスト膜
Ｒ４    レジスト膜
Ｒ５    レジスト膜
ＳＡ    スクライブ領域
Ｗ    半導体ウエハ
【図１】
2004214345.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2004214345.tif 000009
【図８】
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【図９】
2004214345.tif 000011
【図１０】
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【図１１】
2004214345.tif 000013
【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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