(57)【要約】【課題】回路シミュレーション計算機処理時間の予測を正確に、かつ短時間で行なうことが可能な回路シミュレーション処理時間予測装置を提供すること。【解決手段】論理シミュレータ３は、入力パターンおよびＬＳＩ論理回路図を用いて論理シミュレーションを行なう。アクティビティ算出部６は、論理シミュレータ３による論理シミュレーション結果に基づいて、入力パターンによって動作した素子の比率を算出する。そして、回路シミュレーション計算機処理時間予測部８は、アクティビティ算出部６によって算出された動作した素子の比率および論理回路の回路規模に基づいて、回路シミュレーションの計算機処理時間を予測する。したがって、実際に回路シミュレーションを行なわなくても、短時間で動作した素子の比率を算出することができ、回路シミュレーション計算機処理時間の予測を正確に、かつ短時間で行なうことが可能となる。【選択図】　　　　図２
2004046409.tif 000002
【特許請求の範囲】
【請求項１】
回路シミュレーションを行なった場合の計算機処理時間を予測する回路シミュレーション処理時間予測装置であって、
対象となる論理回路の回路図および入力パターンを用いて論理シミュレーションを行なうためのシミュレート手段と、
前記シミュレート手段による論理シミュレーション結果に基づいて、前記入力パターンによって動作した素子の比率を算出するための算出手段と、
前記算出手段によって算出された前記動作した素子の比率および前記論理回路の回路規模に基づいて、回路シミュレーションの計算機処理時間を予測するための予測手段とを含む、回路シミュレーション処理時間予測装置。
【請求項２】
算出手段は、動作した全ての素子の動作回数の平均値をしきい値とし、該しきい値の回数以上動作した素子数から前記動作した素子の比率を算出する、請求項１記載の回路シミュレーション処理時間予測装置。
【請求項３】
算出手段は、動作した全ての素子の動作回数の度数分布を算出して中央値をしきい値とし、該しきい値の回数以上動作した素子数から前記動作した素子の比率を算出する、請求項１記載の回路シミュレーション処理時間予測装置。
【請求項４】
回路シミュレーション処理時間予測装置はさらに、過去の回路シミュレーションによって求められた、動作した素子の比率および論理回路の回路規模と、計算機処理時間との関係を示す情報を保持するための保持手段を含み、
予測手段は、前記保持手段に保持される情報を参照し、算出手段によって算出された前記動作した素子の比率および前記論理回路の回路規模を用いて回路シミュレーション計算機処理時間を予測する、請求項１〜３のいずれかに記載の回路シミュレーション処理時間予測装置。
【請求項５】
回路シミュレーション処理時間予測装置はさらに、予測手段によって予測された回路シミュレーション計算機処理時間を含んだ情報を、保持手段に保持される情報に書込んでフィードバックするための書込み手段を含む、請求項４記載の回路シミュレーション処理時間予測装置。
【請求項６】
回路シミュレーション処理時間予測装置はさらに、標準計算機の処理能力に対する、回路シミュレーションを行なう計算機の処理能力の比率を算出し、該処理能力の比率に応じて予測手段によって予測された回路シミュレーション計算機処理時間を補正するための補正手段を含む、請求項１〜５のいずれかに記載の回路シミュレーション処理時間予測装置。
【請求項７】
回路シミュレーション処理時間予測装置はさらに、標準のトランジスタの素子特性を有する論理回路の計算機処理時間に対する、回路シミュレーションを行なうトランジスタの素子特性が異なる論理回路の計算機処理時間の比率に応じて、予測手段によって予測された回路シミュレーション計算機処理時間を補正するための補正手段を含む、請求項１〜５のいずれかに記載の回路シミュレーション処理時間予測装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＬＳＩ（Ｌａｒｇｅ　Ｓｃａｌｅ　Ｉｎｔｅｇｒａｔｅｄ　ｃｉｒｃｕｉｔ）の回路シミュレーションに要する計算機処理時間を予測する技術に関し、特に、回路シミュレーションの計算機処理時間の予測を正確に行なうことが可能な回路シミュレーション処理時間予測装置に関する。
【０００２】
【従来の技術】
近年、ＬＳＩの高機能化、多機能化が進み、ＬＳＩの回路シミュレーションに要する時間が増加する傾向にある。ＬＳＩの回路シミュレーションに要する計算量は膨大であり、その処理時間が多大となるため、どの程度の処理速度を有する計算機を使用するかを決定するために、回路シミュレーションに要する時間を予測することが必要になる。
【０００３】
図１１は、従来の回路シミュレーション処理時間予測装置の概略構成を示すブロック図である。この回路シミュレーション処理時間予測装置は、ＬＳＩの回路規模に関する情報を保持するＬＳＩ回路規模保持部１０５と、回路シミュレーション計算機処理時間に関する情報を保持する回路シミュレーション計算機処理時間情報保持部１０７と、ＬＳＩ回路規模保持部１０５に保持されるＬＳＩ回路規模および回路シミュレーション計算機処理時間情報保持部１０７に保持される回路シミュレーション計算機処理時間情報を参照して、回路シミュレーション計算機処理時間１０９を予測する回路シミュレーション計算機処理時間予測部１０８とを含む。
【０００４】
【発明が解決しようとする課題】
一般に、ＬＳＩの回路シミュレーションの計算機処理時間は、回路規模（トランジスタ数）、素子特性（トランジスタモデルパラメータ）、およびＬＳＩの入力信号記述（入力パターン）によって動作するトランジスタ数（以下、アクティブ素子数と呼ぶ。）によって決定されることが分かっている。しかし、正確なアクティブ素子数は、回路シミュレータの実行結果からしか得られない。また、回路シミュレーションの計算機処理時間は、アクティブ素子数の変化に対して一定の割合で変化しない。
【０００５】
そのため、従来の回路シミュレーション処理時間予測装置においては、回路シミュレーション計算機処理時間情報保持部１０７に、回路シミュレータが実際に回路シミュレーションに要した過去の時間情報をＬＳＩ回路規模毎に蓄積しておき、回路シミュレーション計算機処理時間予測部１０８が、ＬＳＩ回路規模保持部１０５に保持されるＬＳＩ回路規模に応じて回路シミュレーション計算機処理時間情報保持部１０７を検索することによって、新たに回路シミュレーションを行なうＬＳＩのおおよその回路シミュレーション計算機処理時間１０９を予測していた。
【０００６】
したがって、従来の回路シミュレーション処理時間予測装置は、アクティブ素子数を求めずに回路シミュレーション計算機処理時間を予測しているため、回路シミュレーション計算機処理時間を正確に予測することができないといった問題点があった。
【０００７】
本発明は、上記問題点を解決するためになされたものであり、第１の目的は、回路シミュレーション計算機処理時間の予測を正確に、かつ短時間で行なうことが可能な回路シミュレーション処理時間予測装置を提供することである。
【０００８】
第２の目的は、処理能力が異なる計算機に回路シミュレーションを行わせる場合であっても、回路シミュレーション計算機処理時間を容易に算出することが可能な回路シミュレーション処理時間予測装置を提供することである。
【０００９】
第３の目的は、トランジスタの素子特性が異なる論理回路の回路シミュレーションを行なう場合でも、回路シミュレーション計算機処理時間を容易に算出することが可能な回路シミュレーション処理時間予測装置を提供することである。
【００１０】
【課題を解決するための手段】
請求項１に記載の回路シミュレーション処理時間予測装置は、回路シミュレーションを行なった場合の計算機処理時間を予測する回路シミュレーション処理時間予測装置であって、対象となる論理回路の回路図および入力パターンを用いて論理シミュレーションを行なうためのシミュレート手段と、シミュレート手段による論理シミュレーション結果に基づいて、入力パターンによって動作した素子の比率を算出するための算出手段と、算出手段によって算出された動作した素子の比率および論理回路の回路規模に基づいて、回路シミュレーションの計算機処理時間を予測するための予測手段とを含む。
【００１１】
算出手段が、シミュレート手段による論理シミュレーション結果に基づいて、入力パターンによって動作した素子の比率を算出するので、実際に回路シミュレーションを行なわなくても、短時間で動作した素子の比率を算出することが可能となる。また、予測手段が、算出手段によって算出された動作した素子の比率および論理回路の回路規模に基づいて、回路シミュレーションの計算機処理時間を予測するので、正確に回路シミュレーションの計算機処理時間を予測することが可能となる。
【００１２】
請求項２に記載の回路シミュレーション処理時間予測装置は、請求項１記載の回路シミュレーション処理時間予測装置であって、算出手段は、動作した全ての素子の動作回数の平均値をしきい値とし、しきい値の回数以上動作した素子数から動作した素子の比率を算出する。
【００１３】
したがって、動作した素子を容易に判定することができ、正確に動作した素子の比率を算出することが可能となる。
【００１４】
請求項３に記載の回路シミュレーション処理時間予測装置は、請求項１記載の回路シミュレーション処理時間予測装置であって、算出手段は、動作した全ての素子の動作回数の度数分布を算出して中央値をしきい値とし、しきい値の回数以上動作した素子数から動作した素子の比率を算出する。
【００１５】
したがって、動作した素子を容易に判定することができ、正確に動作した素子の比率を算出することが可能となる。
【００１６】
請求項４に記載の回路シミュレーション処理時間予測装置は、請求項１〜３のいずれかに記載の回路シミュレーション処理時間予測装置であって、さらに過去の回路シミュレーションによって求められた、動作した素子の比率および論理回路の回路規模と、計算機処理時間との関係を示す情報を保持するための保持手段を含み、予測手段は、保持手段に保持される情報を参照し、算出手段によって算出された動作した素子の比率および論理回路の回路規模を用いて回路シミュレーション計算機処理時間を予測する。
【００１７】
予測手段が、過去の回路シミュレーションによって求められた、動作した素子の比率および論理回路の回路規模と、計算機処理時間との関係を示す情報を参照して回路シミュレーションの計算機処理時間を予測するので、正確に回路シミュレーションの計算機処理時間を予測することが可能となる。
【００１８】
請求項５に記載の回路シミュレーション処理時間予測装置は、請求項４記載の回路シミュレーション処理時間予測装置であって、さらに予測手段によって予測された回路シミュレーション計算機処理時間を含んだ情報を、保持手段に保持される情報に書込んでフィードバックするための書込み手段を含む。
【００１９】
したがって、以降の回路シミュレーション計算機処理時間の予測において、更新された情報を用いることができ、さらに正確に回路シミュレーション計算機処理時間を予測することが可能となる。
【００２０】
請求項６に記載の回路シミュレーション処理時間予測装置は、請求項１〜５のいずれかに記載の回路シミュレーション処理時間予測装置であって、さらに標準計算機の処理能力に対する、回路シミュレーションを行なう計算機の処理能力の比率を算出し、処理能力の比率に応じて予測手段によって予測された回路シミュレーション計算機処理時間を補正するための補正手段を含む。
【００２１】
したがって、処理能力が異なる計算機に回路シミュレーションを行わせた場合の回路シミュレーション計算機処理時間を容易に算出することが可能となる。
【００２２】
請求項７に記載の回路シミュレーション処理時間予測装置は、請求項１〜５のいずれかに記載の回路シミュレーション処理時間予測装置であって、さらに標準のトランジスタの素子特性を有する論理回路の計算機処理時間に対する、回路シミュレーションを行なうトランジスタの素子特性が異なる論理回路の計算機処理時間の比率に応じて、予測手段によって予測された回路シミュレーション計算機処理時間を補正するための補正手段を含む。
【００２３】
したがって、トランジスタの素子特性が異なる論理回路の回路シミュレーションを行なう場合でも、回路シミュレーション計算機処理時間を容易に算出することが可能となる。
【００２４】
【発明の実施の形態】
（第１の実施の形態）
本発明の実施の形態における回路シミュレーション処理時間予測装置は、回路シミュレーション計算機処理時間の予測に必要なアクティブ素子数を、トランジスタまたはゲートレベルの論理シミュレーション結果から求めることによって、実際に回路シミュレーションを実行するよりも極めて短時間でアクティブ素子数を求めるものである。なお、論理シミュレーション結果から得られるアクティブ素子数と、回路シミュレーション結果から得られるアクティブ素子数とに差があったとしても、回路シミュレーション計算機処理時間の予測に影響を与えるほど大きなものではない。
【００２５】
図１は、本発明の第１の実施の形態における回路シミュレーション処理時間予測装置の構成例を示すブロック図である。この回路シミュレーション処理時間予測装置は、コンピュータ本体２１、ディスプレイ装置２２、ＦＤ（Ｆｌｅｘｉｂｌｅ　Ｄｉｓｋ）２４が装着されるＦＤドライブ２３、キーボード２５、マウス２６、ＣＤ−ＲＯＭ（Ｃｏｍｐａｃｔ　Ｄｉｓｃ−Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ）２８が装着されるＣＤ−ＲＯＭ装置２７およびネットワーク通信装置２９を含む。
【００２６】
回路シミュレーション処理時間予測装置を実現するプログラム（以下、回路シミュレーション処理時間予測プログラムと呼ぶ。）は、ＦＤ２４またはＣＤ−ＲＯＭ２８等の記録媒体によって供給される。回路シミュレーション処理時間予測プログラムがコンピュータ本体２１によって実行されることにより、回路シミュレーション計算機処理時間が予測される。また、回路シミュレーション処理時間予測プログラムは他のコンピュータよりネットワーク通信装置２９を経由し、コンピュータ本体２１に供給されてもよい。
【００２７】
コンピュータ本体２１は、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）３０、ＲＯＭ（Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ）３１、ＲＡＭ（Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）３２およびハードディスク３３を含む。ＣＰＵ３０は、ディスプレイ装置２２、ＦＤドライブ２３、キーボード２５、マウス２６、ＣＤ−ＲＯＭ装置２７、ネットワーク通信装置２９、ＲＯＭ３１、ＲＡＭ３２またはハードディスク３３との間でデータを入出力しながら処理を行う。ＦＤ２４またはＣＤ−ＲＯＭ２８に記録された回路シミュレーション処理時間予測プログラムは、ＣＰＵ３０によりＦＤドライブ２３またはＣＤ−ＲＯＭ装置２７を介して一旦ハードディスク３３に格納される。ＣＰＵ３０は、ハードディスク３３から適宜回路シミュレーション処理時間予測プログラムをＲＡＭ３２にロードして実行することによって、回路シミュレーション計算機処理時間が予測される。
【００２８】
図２は、本発明の第１の実施の形態における回路シミュレーション処理時間予測装置の機能的構成を示すブロック図である。この回路シミュレーション処理時間予測装置は、論理シミュレーションを行なう際に必要となる入力パターンを保持する入力パターン保持部１と、論理シミュレーションを行なう際に必要となるＬＳＩ論理回路図を保持するＬＳＩ論理回路図保持部２と、入力パターン保持部１に保持される入力パターンおよびＬＳＩ論理回路図保持部２に保持されるＬＳＩ論理回路図を参照して、論理シミュレーションを行なう論理シミュレータ３と、論理シミュレータ３による論理シミュレーション結果を保持する論理シミュレーション結果保持部４と、回路シミュレーション計算機処理時間を予測するＬＳＩの回路規模を保持するＬＳＩ回路規模保持部５と、論理シミュレーション結果保持部４に保持される論理シミュレーション結果およびＬＳＩ回路規模保持部５に保持されるＬＳＩ回路規模に応じて素子アクティビティを算出するアクティビティ算出部６と、回路シミュレーション計算機処理時間の関係表を保持する回路シミュレーション計算機処理時間情報保持部７と、回路シミュレーション計算機処理時間情報保持部７に保持される関係表を参照して、回路シミュレーション計算機処理時間９を予測する回路シミュレーション計算機処理時間予測部８とを含む。
【００２９】
図３は、本発明の第１の実施の形態における回路シミュレーション処理時間予測装置の処理手順を説明するためのフローチャートである。まず、論理シミュレータ３が、入力パターン保持部１に保持される入力パターンおよびＬＳＩ論理回路図保持部２に保持されるＬＳＩ回路図を参照して論理シミュレーションを実行し、この論理シミュレーション結果を論理シミュレーション結果保持部４に保持する（Ｓ１１）。
【００３０】
次に、アクティビティ算出部６は、論理シミュレーション結果保持部４に保持される論理シミュレーション結果に応じて判定したアクティブ素子数Ｎ（Ｋトランジスタ）と、ＬＳＩ回路規模保持部５に保持されるＬＳＩ回路規模Ｇ（Ｋトランジスタ）とから、次式を用いて素子アクティビティＡを算出する（Ｓ１２）。
【００３１】
素子アクティビティＡ（％）＝Ｎ÷Ｇ×１００　　…（１）
たとえば、アクティブ素子数が９０Ｋトランジスタであり、ＬＳＩ回路規模が１００Ｋトランジスタであれば、素子アクティビティは、９０Ｋ÷１００Ｋ×１００＝９０％となる。
【００３２】
最後に、回路シミュレーション計算機処理時間予測部８は、回路シミュレーション計算機処理時間情報保持部７に保持される関係表を参照し、アクティビティ算出部６によって算出された素子アクティビティとＬＳＩ回路規模保持部５に保持されるＬＳＩ回路規模とを用いて、回路シミュレーション計算機処理時間９を予測する（Ｓ１３）。
【００３３】
図４は、回路シミュレーション計算機処理時間情報保持部７に保持される関係表の一例を示す図である。この関係表は、横軸を素子アクティビティ（％）とし、縦軸をＬＳＩ回路規模（Ｋトランジスタ）としたときの回路シミュレーション計算機処理時間の関係を示している。この関係表は、過去の回路シミュレーション計算機処理時間の記録に基づいて予め作成される。たとえば、素子アクティビティが９０％であり、ＬＳＩ回路規模が１００Ｋトランジスタであれば、回路シミュレーション計算機処理時間予測部８は、その交点の９００秒を回路シミュレーション計算機処理時間と予測する。
【００３４】
図５は、図２に示すアクティビティ算出部６の機能的構成をさらに詳細に説明するためのブロック図である。このアクティビティ算出部６は、アクティブ素子として判定する素子の動作回数のしきい値を入力するしきい値入力部１１と、しきい値の算出方法を選択してしきい値を決定するしきい値決定部１２と、しきい値決定部１２によって決定されたしきい値に応じて、ＬＳＩのアクティブ素子を判定するアクティブ素子判定部１３と、アクティブ素子判定部１３によって判定されたアクティブ素子およびＬＳＩ回路規模保持部５に保持されるＬＳＩ回路規模に応じて、素子アクティビティ１５を算出する素子アクティビティ算出部１４とを含む。
【００３５】
図６は、アクティビティ算出部６の処理手順を説明するためのフローチャートである。まず、しきい値決定部１２は、アクティブ素子判定部１３が論理シミュレーション結果保持部４に保持される論理シミュレーション結果に基づいてアクティブ素子を判定するときの素子の動作回数のしきい値を決定する（Ｓ２１）。しきい値決定部１２は、しきい値入力部１１からしきい値が入力されていれば、その値をしきい値に決定する。また、しきい値決定部１２は、しきい値入力部１１からしきい値が入力されていなければ、次の中からしきい値の算出方法を選択して、しきい値を決定する。
【００３６】
▲１▼　全てのアクティブ素子の動作回数の平均値を算出し、その平均値をしきい値とする。
【００３７】
▲２▼　全てのアクティブ素子の動作回数の度数分布を算出し、その中央値をしきい値とする。
【００３８】
▲３▼　しきい値を１とする。すなわち、一度でも動作した素子は全てアクティブ素子と判定する。
【００３９】
▲４▼　入力パターンによって印加されたクロック数をしきい値とする。
アクティブ素子判定部１３は、論理シミュレーション結果保持部４に保持される論理シミュレーション結果を参照し、しきい値決定部１２によって決定されたしきい値の回数以上動作した素子だけをアクティブ素子と判定する（Ｓ２２）。
【００４０】
素子アクティビティ算出部１４は、アクティブ素子判定部１３によってアクティブ素子と判定された素子数Ｎ（Ｋトランジスタ）と、ＬＳＩ回路規模保持部５に保持されるＬＳＩ回路規模Ｇ（Ｋトランジスタ）とから、式（１）を用いて素子アクティビティＡ（％）を算出する（Ｓ２３）。
【００４１】
以上説明したように、本実施の形態における回路シミュレーション処理時間予測装置によれば、論理シミュレータ３による論理シミュレーション結果に基づいてアクティブ素子数を決定し、アクティビティ算出部６がアクティブ素子数に基づいて算出した素子アクティビティと、ＬＳＩ回路規模保持部５に保持されるＬＳＩ回路規模とから回路シミュレーション計算機処理時間を予測するようにしたので、実際に回路シミュレーションを行なわなくてもアクティブ素子数を求めることができるとともに、そのアクティブ素子数に基づいて回路シミュレーション計算機処理時間を予測することができるようになり、回路シミュレーション計算機処理時間の予測を正確に、かつ短時間で行なうことが可能となった。
【００４２】
また、回路シミュレーション計算機処理時間を正確に予測できるので、希望する処理時間に合わせて計算機を選択することができるようになり、回路シミュレーション処理のスケジューリングを行なうことが可能となった。
【００４３】
（第２の実施の形態）
図７は、本発明の第２の実施の形態における回路シミュレーション処理時間予測装置の機能的構成を示すブロック図である。本実施の形態における回路シミュレーション処理時間予測装置は、図２に示す第１の実施の形態における回路シミュレーション処理時間予測装置と比較して、回路シミュレーション計算機処理時間情報生成部１０が追加されている点のみが異なる。したがって、重複する構成および機能の詳細な説明は繰返さない。
【００４４】
回路シミュレーション計算機処理時間情報生成部１０は、回路シミュレーション計算機処理時間予測部８によって予測された回路シミュレーション計算機処理時間を、回路シミュレーション計算機処理時間情報保持部７に保持される関係表に書込むことによって、予測した回路シミュレーション計算機処理時間をフィードバックする。
【００４５】
このようにして、回路シミュレーション計算機処理時間情報保持部７に保持される回路シミュレーション計算機処理時間の関係表が更新され、以降の回路シミュレーション計算機処理時間の予測が、この更新された関係表が用いられて行なわれる。
【００４６】
以上説明したように、本実施の形態における回路シミュレーション処理時間予測装置によれば、予測された回路シミュレーション計算機処理時間が回路シミュレーション計算機処理時間情報保持部７にフィードバックされるようにしたので、以降の回路シミュレーション計算機処理時間の予測において更新された関係表を使用することができ、第１の実施の形態において説明した効果に加えて、さらに正確に回路シミュレーション計算機処理時間を予測することが可能となった。
【００４７】
（第３の実施の形態）
図８は、本発明の第３の実施の形態における回路シミュレーション処理時間予測装置の機能的構成を示すブロック図である。本実施の形態における回路シミュレーション処理時間予測装置は、図７に示す第２の実施の形態における回路シミュレーション処理時間予測装置と比較して、計算機処理能力情報保持部１６が追加されている点と、回路シミュレーション計算機処理時間予測部の機能が異なる点とのみが異なる。したがって、重複する構成および機能の詳細な説明は繰返さない。なお、本実施の形態における回路シミュレーション計算機処理時間予測部の参照符号を８’として説明する。
【００４８】
計算機処理能力情報保持部１６は、標準計算機のプロセッサ計算能力定数Ｃ、ＬＳＩの回路シミュレーションを実行する計算機のプロセッサ計算能力定数Ｃ’、標準計算機のメモリ容量Ｍ、ＬＳＩの回路シミュレーションを実行する計算機のメモリ容量Ｍ’、標準計算機のメモリバスデータ転送能力定数Ｂ、ＬＳＩの回路シミュレーションを実行する計算機のメモリバスデータ転送能力定数Ｂ’などの情報を保持する。
【００４９】
回路シミュレーション計算機処理時間予測部８’は、第１の実施の形態において説明した処理によって回路シミュレーション計算機処理時間を予測した後、次式によって回路シミュレーション計算機処理時間の予測値を補正する。なお、Ｔ’は第１の実施の形態において予測された回路シミュレーション計算機処理時間を示し、Ｋｐは標準計算機の処理能力を１とした場合における、回路シミュレーションを実行する計算機の相対計算機処理能力定数を示すものとする。
【００５０】
予測時間Ｔ＝Ｔ’×Ｋｐ　　…（２）
Ｋｐ＝０．５×（Ｃ÷Ｃ’）＋０．３×（Ｍ÷Ｍ’）＋０．２×（Ｂ÷Ｂ’）　　…（３）
たとえば、標準計算機に対して、２倍のプロセッサ計算能力、半分のメモリ容量、２倍のメモリバスデータ転送能力を有する計算機を用いて回路シミュレーションを実行した場合の相対計算機処理能力定数Ｋｐは、０．５×（１÷２）＋０．３×（２÷１）＋０．２×（１÷２）＝０．２５＋０．６＋０．１＝０．９５となる。したがって、予測時間Ｔは、９００（Ｔ’）×０．９５（Ｋｐ）＝８５５（秒）となる。
【００５１】
以上説明したように、本実施の形態における回路シミュレーション処理時間予測装置によれば、回路シミュレーションを実行する計算機の処理能力を、標準の計算機の処理能力に対する相対計算機処理能力定数Ｋｐで表し、この相対計算機処理能力定数Ｋｐに基づいて回路シミュレーション計算機処理時間を補正するようにしたので、処理能力が異なる計算機によって回路シミュレーションを実行させた場合の回路シミュレーション計算機処理時間を容易に算出することができるようになり、回路シミュレーションを実行させる計算機の選択を容易に行なうことが可能となった。
【００５２】
（第４の実施の形態）
図９は、本発明の第４の実施の形態における回路シミュレーション処理時間予測装置の機能的構成を示すブロック図である。本実施の形態における回路シミュレーション処理時間予測装置は、図７に示す第２の実施の形態における回路シミュレーション処理時間予測装置と比較して、モデルパラメータ情報保持部１７が追加されている点と、回路シミュレーション計算機処理時間予測部の機能が異なる点とのみが異なる。したがって、重複する構成および機能の詳細な説明は繰返さない。なお、本実施の形態における回路シミュレーション計算機処理時間予測部の参照符号を８”として説明する。
【００５３】
モデルパラメータ情報保持部１７は、標準モデルパラメータを使用した場合の回路シミュレーション計算機処理時間を１としたときの、モデルパラメータ毎の計算機処理時間係数を保持する。たとえば、標準のトランジスタの素子特性（トランジスタモデルパラメータ）を有するＬＳＩの計算機処理時間に対する、回路シミュレーションを実行するトランジスタの素子特性（トランジスタモデルパラメータ）が異なるＬＳＩの計算機処理時間の比率などを予めパラメータ化しておき、モデルパラメータ情報保持部１７に保持される。図１０は、モデルパラメータ情報保持部１７に保持される計算機処理時間係数を示す図である。モデルパラメータ毎に、計算機処理時間係数（補正値）が格納される。
【００５４】
回路シミュレーション計算機処理時間予測部８”は、第１の実施の形態において説明した処理によって回路シミュレーション計算機処理時間を予測した後、次式によって回路シミュレーション計算機処理時間の予測値を補正する。なお、Ｔ’は第１の実施の形態において予測された回路シミュレーション計算機処理時間を示し、Ｋｔは計算機処理時間係数を示している。
【００５５】
補正後の予測時間Ｔ＝Ｔ’×Ｋｔ　　…（４）
たとえば、モデルパラメータＰ１を有するＬＳＩの回路シミュレーションを行なった場合の補正後の予測時間Ｔは、９００（Ｔ’）×１．３（Ｋｔ）＝１１７０（秒）となる。
【００５６】
以上説明したように、本実施の形態における回路シミュレーション処理時間予測装置によれば、モデルパラメータ情報保持部１７に保持される計算機処理時間係数に応じて、回路シミュレーション計算機処理時間の予測値を補正するようにしたので、トランジスタの素子特性が異なるＬＳＩの回路シミュレーション計算機処理時間を容易に算出することが可能となった。
【００５７】
今回開示された実施の形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００５８】
【発明の効果】
請求項１に記載の回路シミュレーション処理時間予測装置によれば、算出手段が、シミュレート手段による論理シミュレーション結果に基づいて、入力パターンによって動作した素子の比率を算出するので、実際に回路シミュレーションを行なわなくても、短時間で動作した素子の比率を算出することが可能となった。また、予測手段が、算出手段によって算出された動作した素子の比率および論理回路の回路規模に基づいて、回路シミュレーションの計算機処理時間を予測するので、正確に回路シミュレーションの計算機処理時間を予測することが可能となった。
【００５９】
請求項２に記載の回路シミュレーション処理時間予測装置によれば、動作した素子を容易に判定することができ、正確に動作した素子の比率を算出することが可能となった。
【００６０】
請求項３に記載の回路シミュレーション処理時間予測装置によれば、動作した素子を容易に判定することができ、正確に動作した素子の比率を算出することが可能となった。
【００６１】
請求項４に記載の回路シミュレーション処理時間予測装置によれば、予測手段が、過去の回路シミュレーションによって求められた、動作した素子の比率および論理回路の回路規模と、計算機処理時間との関係を示す情報を参照して回路シミュレーションの計算機処理時間を予測するので、正確に回路シミュレーションの計算機処理時間を予測することが可能となった。
【００６２】
請求項５に記載の回路シミュレーション処理時間予測装置によれば、以降の回路シミュレーション計算機処理時間の予測において、更新された情報を用いることができ、さらに正確に回路シミュレーション計算機処理時間を予測することが可能となった。
【００６３】
請求項６に記載の回路シミュレーション処理時間予測装置によれば、処理能力が異なる計算機に回路シミュレーションを行わせた場合の回路シミュレーション計算機処理時間を容易に算出することが可能となった。
【００６４】
請求項７に記載の回路シミュレーション処理時間予測装置によれば、トランジスタの素子特性が異なる論理回路の回路シミュレーションを行なう場合でも、回路シミュレーション計算機処理時間を容易に算出することが可能となった。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態における回路シミュレーション処理時間予測装置の構成例を示すブロック図である。
【図２】本発明の第１の実施の形態における回路シミュレーション処理時間予測装置の機能的構成を示すブロック図である。
【図３】本発明の第１の実施の形態における回路シミュレーション処理時間予測装置の処理手順を説明するためのフローチャートである。
【図４】回路シミュレーション計算機処理時間情報保持部７に保持される関係表の一例を示す図である。
【図５】図２に示すアクティビティ算出部６の機能的構成をさらに詳細に説明するためのブロック図である。
【図６】アクティビティ算出部６の処理手順を説明するためのフローチャートである。
【図７】本発明の第２の実施の形態における回路シミュレーション処理時間予測装置の機能的構成を示すブロック図である。
【図８】本発明の第３の実施の形態における回路シミュレーション処理時間予測装置の機能的構成を示すブロック図である。
【図９】本発明の第４の実施の形態における回路シミュレーション処理時間予測装置の機能的構成を示すブロック図である。
【図１０】モデルパラメータ情報保持部１７に保持される計算機処理時間係数を示す図である。
【図１１】従来の回路シミュレーション処理時間予測装置の概略構成を示すブロック図である。
【符号の説明】
１　入力パターン保持部、２　ＬＳＩ論理回路図保持部、３　論理シミュレータ、４　論理シミュレーション結果保持部、５　ＬＳＩ回路規模保持部、６　アクティビティ算出部、７　回路シミュレーション計算機処理時間情報保持部、８，８’，８”　回路シミュレーション計算機処理時間予測部、９　回路シミュレーション計算機処理時間、１０　回路シミュレーション計算機処理時間情報生成部、１１　しきい値入力部、１２　しきい値決定部、１３　アクティブ素子判定部、１４　素子アクティビティ算出部、１５　素子アクティビティ、１６　計算機処理能力情報保持部、１７　モデルパラメータ情報保持部、２１　コンピュータ本体、２２　ディスプレイ装置、２３　ＦＤドライブ、２４　ＦＤ、２５　キーボード、２６　マウス、２７　ＣＤ−ＲＯＭ装置、２８　ＣＤ−ＲＯＭ、２９ネットワーク通信装置、３０　ＣＰＵ、３１　ＲＯＭ、３２　ＲＡＭ、３３　ハードディスク。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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