(57)【要約】【課題】電源が遮断されてもデータを保持するとともに保持したデータを正確に復元することができ、かつ、回路面積の増加が少なく、タイミング制御の容易なデータ保持装置およびデータ保持方法を提供する。【解決手段】データ復元動作においては、データ保持装置１の電源をＯＮにしておき、強誘電体コンデンサ５の他端５ｂに、読み出し用信号を与える。これにより、強誘電体コンデンサ５に記憶されていた分極状態に対応した電荷が強誘電体接続ノード１７に放出される。このとき、トランスファゲート１１、１５はいずれもＯＦＦになっている。したがって、強誘電体接続ノード１７に放出された電荷が、トランスファゲート１１、１５を介して漏出することはない。このため、強誘電体接続ノード１７の電位は、放出された電荷を正確に反映したものとなる。【選択図】    図１
2004186874.tif 000002
【特許請求の範囲】
【請求項１】
データラッチ時に、第１および第２のインバータ回路をループ状に接続することによりデータを保持するデータ保持回路と、
データ書き込み時に、前記第１のインバータ回路の入力ノードにその一端を接続した状態で、前記データ保持回路に存するデータに対応した不揮発的状態を記憶し、データ復元時に、前記第１のインバータ回路の入力ノードに前記一端を接続するとともに他端に読み出し用信号を付与することで、前記記憶していた不揮発的状態に対応した電荷であって、前記第１のインバータ回路のしきい値電圧より高いまたは低い電圧を前記第１のインバータ回路の入力ノードに発生させる電荷を、前記第１のインバータ回路の入力ノードに放出するよう構成された不揮発性記憶素子と、
を備え、
前記データ保持回路は、
前記第１のインバータ回路の入力ノードと前記不揮発性記憶素子の一端との接続ノードとして定義される不揮発性記憶素子接続ノードと、前記第２のインバータ回路の出力ノードと、の間に挿入され、データラッチ時およびデータ書き込み時に継状態となるよう継断制御されるとともに、データ復元時には、前記読み出し用信号の付与時に断状態でありその後所定期間経過後に継状態となるよう継断制御されるループ継断用ゲート、を備えている、
データ保持装置。
【請求項２】
請求項１のデータ保持装置において、
一端が前記不揮発性記憶素子接続ノードに接続され、他端が前記データ保持回路と外部とを結ぶデータ伝搬路に接続され、データ伝搬時に継状態となるよう継断制御されるとともに、前記データ復元時には、前記ループ継断用ゲートが断状態である期間断状態でありその後所定期間経過後に継状態となるよう継断制御されるデータ継断用ゲートを備えたこと、
を特徴とするもの。
【請求項３】
請求項１ないし２のいずれかのデータ保持装置において、
前記不揮発性記憶素子接続ノードに接続される接続ノード側半導体領域と、
前記読み出し用信号の付与により前記不揮発性記憶素子接続ノードに放出された電荷の極性と同じ極性の電源電圧を印加した基部半導体領域と、
前記接続ノード側半導体領域から前記基部半導体領域への接合方向が前記放出された電荷にとって順方向となるような接合部と、
を有するリミッター素子、を備えたこと、
を特徴とするもの。
【請求項４】
請求項３のデータ保持装置において、
前記ループ継断用ゲートおよび／または前記データ継断用ゲートは、前記リミッター素子としてのリミッター用電界効果トランジスタを備え、
当該リミッター用電界効果トランジスタは、前記不揮発性記憶素子接続ノードに接続される前記接続ノード側半導体領域としてのソース／ドレイン領域と、前記読み出し用信号の付与により前記不揮発性記憶素子接続ノードに放出された電荷の極性と同じ極性の電源電圧を印加した前記基部半導体領域と、前記ソース／ドレイン領域から前記基部半導体領域への接合方向が前記放出された電荷にとって順方向となるような前記接合部と、を有すること、
を特徴とするもの。
【請求項５】
請求項１ないし４のいずれかのデータ保持装置において、
前記読み出し用信号の付与に先立ち前記不揮発性記憶素子接続ノードの電荷を放電するプリチャージ回路を備えたこと、
を特徴とするもの。
【請求項６】
請求項５のデータ保持装置において、
前記不揮発性記憶素子接続ノードは、前記データ保持回路と外部とを結ぶデータ伝搬路のうち入力側のデータ伝搬路に接続され、
前記入力側のデータ伝搬路および出力側のデータ伝搬路に、それぞれ１個の補正用インバータ回路を挿入したこと、
を特徴とするもの。
【請求項７】
請求項１ないし６のいずれかのデータ保持装置において、
前記不揮発性記憶素子は、強誘電体コンデンサを含み、
前記不揮発的状態は、当該強誘電体コンデンサの分極状態であること、
を特徴とするもの。
【請求項８】
データラッチ時に、第１および第２のインバータ回路をループ状に接続することによりデータを保持するデータ保持回路と、
少なくともデータ書き込み時およびデータ復元時にその一端が前記第１のインバータ回路の入力ノードに接続される不揮発性記憶素子と、
を備え、
前記データ保持回路は、
前記第１のインバータ回路の入力ノードと前記不揮発性記憶素子の一端との接続ノードとして定義される不揮発性記憶素子接続ノードと、前記第２のインバータ回路の出力ノードと、の間に挿入されたループ継断用ゲート、を備えている、
データ保持装置、を用意し、
データ書き込み時に、
前記第１のインバータ回路の入力ノードに前記不揮発性記憶素子の一端を接続した状態で、前記データ保持回路に存するデータに対応した不揮発的状態を当該不揮発性記憶素子に記憶させ、
データ復元時に、
前記データ保持装置の電源を投入しておき、
その状態で前記ループ継断用ゲートを断状態とし、
その状態で前記第１のインバータ回路の入力ノードに前記不揮発性記憶素子の一端を接続するとともに他端に読み出し用信号を付与することで、前記記憶していた不揮発的状態に対応した電荷であって、前記第１のインバータ回路のしきい値電圧より高いまたは低い電圧を前記第１のインバータ回路の入力ノードに発生させる電荷を、前記第１のインバータ回路の入力ノードに放出させ、
その後、所定期間経過後に前記ループ継断用ゲートを継状態とすることで前記第１および第２のインバータ回路をループ状に接続し、これにより、前記不揮発性記憶素子に記憶していた不揮発的状態に対応したデータを前記データ保持回路に復元する、
ステップを備えたデータ保持方法。
【請求項９】
請求項８のデータ保持方法において、
前記データ保持装置は、
一端が前記不揮発性記憶素子接続ノードに接続され、他端が前記データ保持回路と外部とを結ぶデータ伝搬路に接続され、データ伝搬時に継状態となるよう継断制御されるデータ継断用ゲートを備え、
データ復元時に、
前記データ保持装置の電源を投入しておき、
その状態で前記ループ継断用ゲートおよび前記データ継断用ゲートを断状態とし、
その状態で前記第１のインバータ回路の入力ノードに前記不揮発性記憶素子の一端を接続するとともに他端に読み出し用信号を付与することで、前記記憶していた不揮発的状態に対応した電荷であって、前記第１のインバータ回路のしきい値電圧より高いまたは低い電圧を前記第１のインバータ回路の入力ノードに発生させる電荷を、前記第１のインバータ回路の入力ノードに放出させ、
その後、所定期間経過後に前記データ継断用ゲートを断状態としたまま前記ループ継断用ゲートを継状態とすることで前記第１および第２のインバータ回路をループ状に接続し、これにより、前記不揮発性記憶素子に記憶していた不揮発的状態に対応したデータを前記データ保持回路に復元し、
その後、前記データ継断用ゲートを継状態とする、
ステップを備えたことを特徴とするもの。
【請求項１０】
請求項８ないし９のいずれかのデータ保持方法において、
前記不揮発性記憶素子は、強誘電体コンデンサを含み、
前記不揮発的状態は、当該強誘電体コンデンサの分極状態であること、
を特徴とするもの。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明はデータ保持装置およびデータ保持方法に関し、とくに不揮発性記憶素子を用いたデータ保持装置およびデータ保持方法に関する。
【０００２】
【従来の技術】
ラッチ回路などの順序回路に用いられるデータ保持回路として、たとえば、２つのインバータ回路を直列にループ状に接続した回路が知られている。しかし、このようなデータ保持回路は、通常、データを揮発的にしか保持できないため、電源が遮断されるとデータが失われてしまう。つまり、電源を再投入しても、電源遮断前のデータを復元することができない。
【０００３】
したがって、たとえば、このようなデータ保持回路を有するラッチ回路を利用したシーケンス処理を何らかの理由により中断する場合、データを保持しておくためには電源をＯＮにしたままにしなければならないので、その分、電力を消費する。また、停電事故等によりシーケンス処理が中断された場合、最初から処理をやり直さなければならず、時間的ロスが大きい。
【０００４】
このような問題を解決するために、上述のデータ保持回路と複数の強誘電体コンデンサとを組み合わせたラッチ回路が提案されている（たとえば、特許文献１の図３参照。）。このようなラッチ回路を用いれば、電源が遮断されてもデータを保持することができるので好都合である。
【０００５】
【特許文献１】
特開２００１−１２６４６９号公報
【０００６】
【発明が解決しようとする課題】
しかしながら、上述のラッチ回路には、次のような問題がある。すなわち、上述のラッチ回路は、データ保持回路と複数の強誘電体コンデンサとを組み合わせて構成されている。このため、複数の強誘電体コンデンサの他に、これらを制御するための周辺回路および制御線が多数必要となる。このため、強誘電体コンデンサを持たないラッチ回路に比べ、回路面積が著しく増大する。これでは、集積度の向上という産業界の要望に応えることはできない。
【０００７】
また、データを複数の強誘電体コンデンサに記憶したり複数の強誘電体コンデンサからデータを復元したりしなければならない等の理由により、繊細なタイミング制御が要求される。このため、使用素子の温度特性に配慮したり、温度補償回路を付加したりしなければならないなど、回路設計上の制限が厳しい。
【０００８】
この発明は、このような従来のラッチ回路の問題点を解消し、電源が遮断されてもデータを保持するとともに保持したデータを正確に復元することができ、かつ、回路面積の増加が少なく、タイミング制御の容易なデータ保持装置およびデータ保持方法を提供することを目的とする。
【０００９】
【課題を解決するための手段、発明の作用および効果】
請求項１のデータ保持装置は、データ保持回路と不揮発性記憶素子とを備えている。
【００１０】
データ保持回路は、データラッチ時に、第１および第２のインバータ回路をループ状に接続することによりデータを保持する。
【００１１】
不揮発性記憶素子は、データ書き込み時に、第１のインバータ回路の入力ノードにその一端を接続した状態で、データ保持回路に存するデータに対応した不揮発的状態を記憶するよう構成されている。不揮発性記憶素子は、また、データ復元時に、第１のインバータ回路の入力ノードに一端を接続するとともに他端に読み出し用信号を付与することで、記憶していた不揮発的状態に対応した電荷であって、第１のインバータ回路のしきい値電圧より高いまたは低い電圧を第１のインバータ回路の入力ノードに発生させる電荷を、第１のインバータ回路の入力ノードに放出するよう構成されている。
【００１２】
データ保持回路は、また、ループ継断用ゲートを備えている。ループ継断用ゲートは、第１のインバータ回路の入力ノードと不揮発性記憶素子の一端との接続ノードとして定義される不揮発性記憶素子接続ノードと、第２のインバータ回路の出力ノードと、の間に挿入され、データラッチ時およびデータ書き込み時に継状態となるよう継断制御されるとともに、データ復元時には、読み出し用信号の付与時に断状態でありその後所定期間経過後に継状態となるよう継断制御される。
【００１３】
請求項８のデータ保持方法は、データ保持装置を用意するステップを備えている。データ保持装置は、データ保持回路と不揮発性記憶素子とを備えている。データ保持回路は、データラッチ時に、第１および第２のインバータ回路をループ状に接続することによりデータを保持する。不揮発性記憶素子は、少なくともデータ書き込み時およびデータ復元時にその一端が第１のインバータ回路の入力ノードに接続される。また、データ保持回路は、ループ継断用ゲートを備えている。ループ継断用ゲートは、第１のインバータ回路の入力ノードと不揮発性記憶素子の一端との接続ノードとして定義される不揮発性記憶素子接続ノードと、第２のインバータ回路の出力ノードと、の間に挿入される。
【００１４】
本データ保持方法は、また、データ書き込み時に、第１のインバータ回路の入力ノードに不揮発性記憶素子の一端を接続した状態で、データ保持回路に存するデータに対応した不揮発的状態を不揮発性記憶素子に記憶させるステップを備えている。
【００１５】
本データ保持方法は、さらに、データ復元時に、データ保持装置の電源を投入しておき、その状態でループ継断用ゲートを断状態とし、その状態で第１のインバータ回路の入力ノードに不揮発性記憶素子の一端を接続するとともに他端に読み出し用信号を付与することで、記憶していた不揮発的状態に対応した電荷であって、第１のインバータ回路のしきい値電圧より高いまたは低い電圧を第１のインバータ回路の入力ノードに発生させる電荷を、第１のインバータ回路の入力ノードに放出させ、その後、所定期間経過後にループ継断用ゲートを継状態とすることで第１および第２のインバータ回路をループ状に接続し、これにより、不揮発性記憶素子に記憶していた不揮発的状態に対応したデータをデータ保持回路に復元するステップを備えている。
【００１６】
したがって、請求項１のデータ保持装置および請求項８のデータ保持方法においては、不揮発性記憶素子の数は１つでよい。
【００１７】
また、不揮発性記憶素子に記憶されていたデータをデータ保持回路に復元する際、以下の単純な動作を行うだけでよい。すなわち、データ保持装置の電源を投入した状態でループ継断用ゲートを断状態としておき、その状態で読み出し用信号を不揮発性記憶素子に付与し、その後、所定期間経過後にループ継断用ゲートを継状態とする。このため、周辺回路および制御線を単純化することができる。この結果、回路面積の増加を抑えることができる。また、繊細なタイミング制御が不要となる。
【００１８】
さらに、データ保持装置の電源を投入した状態でループ継断用ゲートを断状態としておき、その状態で読み出し用信号を不揮発性記憶素子に付与するので、読み出し用信号の付与により発生した電荷が、ループ継断用ゲートを介して失われることがない。このため、正確にデータを復元することができる。
【００１９】
請求項２のデータ保持装置は、さらにデータ継断用ゲートを備えている。データ継断用ゲートは、一端が不揮発性記憶素子接続ノードに接続され、他端がデータ保持回路と外部とを結ぶデータ伝搬路に接続され、データ伝搬時に継状態となるよう継断制御されるとともに、データ復元時には、ループ継断用ゲートが断状態である期間断状態でありその後所定期間経過後に継状態となるよう継断制御される。
【００２０】
請求項９のデータ保持方法においては、データ保持装置は、さらにデータ継断用ゲートを備えている。データ継断用ゲートは、一端が不揮発性記憶素子接続ノードに接続され、他端がデータ保持回路と外部とを結ぶデータ伝搬路に接続され、データ伝搬時に継状態となるよう継断制御される。
【００２１】
本データ保持方法は、また、データ復元時に、データ保持装置の電源を投入しておき、その状態でループ継断用ゲートおよびデータ継断用ゲートを断状態とし、その状態で第１のインバータ回路の入力ノードに不揮発性記憶素子の一端を接続するとともに他端に読み出し用信号を付与することで、記憶していた不揮発的状態に対応した電荷であって、第１のインバータ回路のしきい値電圧より高いまたは低い電圧を第１のインバータ回路の入力ノードに発生させる電荷を、第１のインバータ回路の入力ノードに放出させ、その後、所定期間経過後にデータ継断用ゲートを断状態としたままループ継断用ゲートを継状態とすることで第１および第２のインバータ回路をループ状に接続し、これにより、不揮発性記憶素子に記憶していた不揮発的状態に対応したデータをデータ保持回路に復元し、その後、データ継断用ゲートを継状態とするステップを備えている。
【００２２】
つまり、請求項２のデータ保持装置および請求項９のデータ保持方法においては、データをデータ保持回路に復元する際、ループ継断用ゲートが断状態である期間、データ継断用ゲートも断状態としておき、その後、ループ継断用ゲートを継状態としたあと所定期間経過後にデータ継断用ゲートを継状態とするようにようにしている。
【００２３】
したがって、データ保持回路に確実にデータが復元された後に、新しいデータが取り込まれる。すなわち、新たに入力されるデータの影響を完全に排除して、正確にデータを復元することができる。
【００２４】
また、データ保持装置の電源を投入した状態でループ継断用ゲートおよびデータ継断用ゲートを断状態としておき、その状態で読み出し用信号を不揮発性記憶素子に付与するので、読み出し用信号の付与により発生した電荷が、ループ継断用ゲートまたはデータ継断用ゲートを介して失われることがない。このため、より正確にデータを復元することができる。
【００２５】
請求項３のデータ保持装置は、リミッター素子を備えている。
【００２６】
リミッター素子は、不揮発性記憶素子接続ノードに接続される接続ノード側半導体領域と、読み出し用信号の付与により不揮発性記憶素子接続ノードに放出された電荷の極性と同じ極性の電源電圧を印加した基部半導体領域と、接続ノード側半導体領域から基部半導体領域への接合方向が放出された電荷にとって順方向となるような接合部と、を有する。
【００２７】
したがって、たとえば、読み出し用信号の付与により不揮発性記憶素子接続ノードに放出された電荷が大きすぎるためにその電荷によって不揮発性記憶素子接続ノードに発生する電圧が電源電圧を超えそうになると、余分な電荷を、リミッター素子の接続ノード側半導体領域、接合部および基部半導体領域を介して、電源に放出する。
【００２８】
このため、不揮発性記憶素子接続ノードの電圧が電源電圧を超えることはない。この結果、過電圧による動作トラブルを防止することができる。すなわち、不揮発性記憶素子の電圧／電荷特性などにばらつきがあっても、これを吸収して安定な動作を実現することができる。
【００２９】
請求項４のデータ保持装置においては、ループ継断用ゲートおよび／またはデータ継断用ゲートは、リミッター素子としてのリミッター用電界効果トランジスタを備えている。
【００３０】
当該リミッター用電界効果トランジスタは、不揮発性記憶素子接続ノードに接続される接続ノード側半導体領域としてのソース／ドレイン領域と、読み出し用信号の付与により不揮発性記憶素子接続ノードに放出された電荷の極性と同じ極性の電源電圧を印加した基部半導体領域と、ソース／ドレイン領域から基部半導体領域への接合方向が放出された電荷にとって順方向となるような接合部と、を有する。
【００３１】
したがって、ループ継断用ゲートおよび／またはデータ継断用ゲートを構成する電界効果トランジスタをリミッター用電界効果トランジスタ（リミッター素子）として利用することで、専用のリミッター素子を別途設けることなしに、過電圧による動作トラブル等を防止することが可能となる。
【００３２】
請求項５のデータ保持装置は、さらにプリチャージ回路を備えている。プリチャージ回路は、読み出し用信号の付与に先立ち不揮発性記憶素子接続ノードの電荷を放電する。
【００３３】
したがって、不揮発性記憶素子接続ノードに残っている不要な電荷を強制的に排除してから、データの復元を行うことができる。このため、正確にデータを復元することができる。また、データの記憶、復元のサイクルを短時間で実行することが可能となる。
【００３４】
請求項６のデータ保持装置においては、不揮発性記憶素子接続ノードは、データ保持回路と外部とを結ぶデータ伝搬路のうち入力側のデータ伝搬路に接続されている。
【００３５】
さらに、入力側のデータ伝搬路および出力側のデータ伝搬路に、それぞれ１個の補正用インバータ回路を挿入している。
【００３６】
したがって、不揮発性記憶素子接続ノードの論理値と出力側のデータ伝送路に設けられた補正用インバータ回路の出力ノードの論理値とが一致する。たとえば、接地電位を論理“Ｌ”と仮定すると、プリチャージ回路によって不揮発性記憶素子接続ノードの電荷が放電され、その結果、不揮発性記憶素子接続ノードの論理値が論理“Ｌ”となったとき、データ保持装置の出力の論理値も論理“Ｌ”となる。
【００３７】
このため、プリチャージすなわちリセットに対応するデータ保持装置の出力を論理“Ｌ”とすることができるので、データ保持装置の出力を利用した論理回路の構築が容易になる。
【００３８】
請求項７のデータ保持装置および請求項１０のデータ保持方法においては、不揮発性記憶素子は、強誘電体コンデンサを含む。また、不揮発的状態は、当該強誘電体コンデンサの分極状態に相当する。
【００３９】
したがって、単純な構造でありながら、書き込み速度が早く、さらに、書き込み用信号の電圧が低い不揮発性記憶素子を実現することができる。
【００４０】
なお、請求項および明細書において「不揮発性記憶素子」とは、データを不揮発的に記憶可能な素子であって、データの値に対応する少なくとも２つの異なる不揮発的な状態を呈する素子をいう。
【００４１】
「データラッチ時」とは、第１および第２のインバータ回路をループ状に接続することにより、データ保持回路にデータを保持している状態をいう。
【００４２】
「データ伝搬時」とは、外部からのデータをデータ保持回路に伝達可能な状態をいう。
【００４３】
「データ書き込み時」とは、データに対応した不揮発的状態を不揮発性記憶素子に書き込む動作が行われる時点をいう。
【００４４】
「データ復元時」とは、データを復元するための一連の動作が行われる期間をいう。
【００４５】
「データ保持回路に存するデータ」とは、データ保持回路に保持されているデータ（データラッチ時におけるラッチデータ）に限定されない趣旨である。したがって、データ保持回路を通過中のデータ（データ伝搬時における伝搬データ）も、これに含まれる。
【００４６】
「接続ノード側半導体領域」とは、リミッター素子を構成する半導体領域であって、不揮発性記憶素子接続ノードに接続される半導体領域をいう。
【００４７】
「ソース／ドレイン領域」とは、「ソース領域またはドレイン領域」を意味する。
【００４８】
「基部半導体領域」とは、接続ノード側半導体領域の導電型と異なる導電型の半導体領域であって、接続ノード側半導体領域と直接的に接して形成されている半導体領域を言う。
【００４９】
【発明の実施の形態】
図１は、この発明の一実施形態によるデータ保持装置１を示す回路図である。データ保持装置１は、データ保持回路３、不揮発性記憶素子である強誘電体コンデンサ５、インバータ回路１３、およびデータ継断用ゲートであるトランスファゲート１５を備えている。
【００５０】
データ保持回路３は、データラッチ時に、第１および第２のインバータ回路であるインバータ回路７およびインバータ回路９を直列にループ状に接続することによりデータを保持する。インバータ回路７は、主信号路に配置され、インバータ回路９は、帰還信号路に配置されている。
【００５１】
すなわち、この実施形態においては、第１および第２のインバータ回路は、それぞれ、主信号路に配置されたインバータ回路および帰還信号路に配置されたインバータ回路として実現されている。
【００５２】
ここに、主信号路とは、データ保持回路３を構成する信号路のうち、入力側のデータ伝搬路１９ａから出力側のデータ伝搬路１９ｂへと信号を伝えるための主たる信号路であり、帰還信号路とは、データ保持回路３を構成する信号路のうち、出力側のデータ伝搬路１９ｂから入力側のデータ伝搬路１９ａへと信号を帰還させるための信号路である。
【００５３】
強誘電体コンデンサ５は、データ書き込み時に、インバータ回路７の入力ノード７ａにその一端５ａを接続するとともに他端５ｂに書き込み用信号を付与することで、データ保持回路３に保持されているデータに対応した分極状態を記憶するよう構成されている。強誘電体コンデンサの分極状態が、不揮発性記憶素子の不揮発的状態に対応する。
【００５４】
強誘電体コンデンサ５は、また、データ復元時に、インバータ回路７の入力ノード７ａに一端５ａを接続するとともに他端５ｂに読み出し用信号を付与することで、記憶していた分極状態に対応した電荷であって、インバータ回路７のしきい値電圧より高いまたは低い電圧をインバータ回路７の入力ノード７ａに発生させる電荷を、インバータ回路７の入力ノード７ａに放出するよう構成されている。
【００５５】
強誘電体コンデンサ５の他端５ｂに与えられる信号をプレートライン信号ＰＬと呼ぶこととする。したがって、上述の書き込み用信号および読み出し用信号は、いずれも、プレートライン信号ＰＬを構成する。また、上記他端５ｂは、書き込み用信号付与端および／または読み出し用信号付与端と考えることもできる。
【００５６】
なお、図１に示すように、この実施形態においては、強誘電体コンデンサ５の一端５ａとインバータ回路７の入力ノード７ａとは、固定的に接続されている。
【００５７】
データ保持回路３は、また、ループ継断用ゲートであるトランスファゲート１１を備えている。トランスファゲート１１は、インバータ回路７の入力ノード７ａと強誘電体コンデンサ５の一端５ａとの接続ノードとして定義される強誘電体接続ノード１７と、インバータ回路９の出力ノード９ｂと、の間に挿入される。強誘電体接続ノード１７が、不揮発性記憶素子接続ノードに対応する。
【００５８】
トランスファゲート１１は、データラッチ時およびデータ書き込み時に継状態となるよう継断制御されるとともに、データ復元時には、読み出し用信号の付与時に断状態でありその後所定期間経過後に継状態となるよう継断制御される。
【００５９】
トランスファゲート１５は、一端１５ａが強誘電体接続ノード１７に接続され、他端１５ｂが、データ保持回路３と外部とを結ぶデータ伝搬路１９のうち入力側のデータ伝搬路１９ａに接続されている。トランスファゲート１５は、データ伝搬時に継状態となるよう継断制御されるとともに、データ復元時には、トランスファゲート１１が断状態である期間断状態でありその後所定期間経過後に継状態となるよう継断制御される。
【００６０】
インバータ回路１３は、入力側のデータ伝搬路１９ａに挿入されている。入力データＤは、インバータ回路１３を介して、トランスファゲート１５の他端１５ｂに与えられる。
【００６１】
トランスファゲート１１は、ｎＭＯＳＦＥＴ（ｎＭＯＳ型電界効果トランジスタ）であるトランジスタ２３とｐＭＯＳＦＥＴ（ｐＭＯＳ型電界効果トランジスタ）であるトランジスタ２１とにより構成されている。トランジスタ２３および２１のゲート端子２３ａおよび２１ａには、それぞれ、後述するクロックパルスＣＫＢおよび／ＣＫＢが与えられる。ここに、クロックパルス／ＣＫＢは、クロックパルスＣＫＢの反転信号である。
【００６２】
トランスファゲート１５も、トランスファゲート１１と同様に、ｎＭＯＳＦＥＴであるトランジスタ２７とｐＭＯＳＦＥＴであるトランジスタ２５とにより構成されている。ただし、トランジスタ２７および２５のゲート端子２７ａおよび２５ａには、それぞれ、後述するクロックパルスＣＫＡおよび／ＣＫＡが与えられる。ここに、クロックパルス／ＣＫＡは、クロックパルスＣＫＡの反転信号である。
【００６３】
図２は、トランスファゲート１１の実体的な構成を示す模式図である。トランジスタ２３は、Ｐ型の半導体基板６１と、半導体基板６１内に形成されたソース領域６９およびドレイン領域７１とを備えている。ソース領域６９およびドレイン領域７１は、いずれもＮ型の半導体により構成されている。半導体基板６１には、接地電位ＧＮＤが与えられている。
【００６４】
一方、トランジスタ２１は、半導体基板６１内に形成されたＮ型のウェル領域６３と、ウェル領域６３内に形成されたソース領域６５およびドレイン領域６７とを備えている。ソース領域６５およびドレイン領域６７は、いずれもＰ型の半導体により構成されている。ウェル領域６３には、電源電位ＶＤＤが与えられている。
【００６５】
トランジスタ２１が、リミッター素子としてのリミッター用電界効果トランジスタに該当する。すなわち、ソース／ドレイン領域としてのドレイン領域６７（接続ノード側半導体領域に該当）は、強誘電体接続ノード１７に接続されている。また、上述のように、基部半導体領域としてのウェル領域６３には、読み出し用信号の付与により強誘電体接続ノード１７に放出される電荷の極性（正）と同じ極性の電源電位ＶＤＤが与えられている。また、ドレイン領域６７からウェル領域６３への接合方向が、放出された電荷（正電荷）にとって順方向となるような接合部６８、を備えている。
【００６６】
なお、この実施形態においては、図１に示すトランスファゲート１５の構造はトランスファゲート１１の構造と同一であり、トランスファゲート１５を構成するトランジスタ２５も、リミッター用電界効果トランジスタに該当する。
【００６７】
図３は、データ保持装置１に必要な複数のクロックパルスを供給するためのクロック発生回路の一例を示す回路図である。クロック発生回路３１は、イネーブル信号入力端子３３、基本クロック入力端子３５、クロック生成部３７，第３クロック出力端子３９，第１クロック出力端子４１，および第２クロック出力端子４３を備えている。
【００６８】
イネーブル信号入力端子３３は、後述するイネーブル信号ＥＮを入力するための端子である。基本クロック入力端子３５は、データ保持装置１の動作を制御するための基本となるクロックパルスＣＬＫを入力するための端子である。第３クロック出力端子３９は、クロックパルスＣＬＫの反転信号に所定の遅延を与えて得られるクロックパルスＣＫＣ（第３クロックパルス）を出力するための端子である。
【００６９】
第１クロック出力端子４１は，上述のクロックパルスＣＫＡ（第１クロックパルス）を出力するための端子である。第１クロック出力端子４１から出力されたクロックパルスＣＫＡ、およびクロックパルスＣＫＡの反転信号であるクロックパルス／ＣＫＡによって、上述のように、トランスファゲート１５が継断制御される。
【００７０】
一方、第２クロック出力端子４３は，上述のクロックパルスＣＫＢ（第２クロックパルス）を出力するための端子である。第２クロック出力端子４３から出力されたクロックパルスＣＫＢ、およびクロックパルスＣＫＢの反転信号であるクロックパルス／ＣＫＢによって、上述のように、トランスファゲート１１が継断制御される。
【００７１】
クロック生成部３７は，多数の論理ゲートにより構成されており、イネーブル信号ＥＮおよびクロックパルスＣＬＫに基づいて、クロックパルスＣＫＣ、クロックパルスＣＫＡ、およびクロックパルスＣＫＢを生成する。
【００７２】
図６に、イネーブル信号ＥＮ、クロックパルスＣＬＫ、クロックパルスＣＫＣ、クロックパルスＣＫＡ、およびクロックパルスＣＫＢの関係を示す。クロックパルスＣＫＡとクロックパルスＣＫＢとは、同時に論理“Ｌ”となる区間が一部にあるが、これを無視すれば全体としては相補的な信号となっている。
【００７３】
したがって、このように構成されたデータ保持装置１（図１参照）においては、データの伝搬とラッチとが交互に繰り返されることになる。すなわち、データ伝搬時には、トランスファゲート１１、１５は、それぞれ、ＯＦＦ（断状態）、ＯＮ（継状態）となるよう制御される。つまり、データ伝搬時においては、データ保持装置１に与えられた入力データＤは、インバータ回路１３、トランスファゲート１５およびインバータ回路７を介して、出力データＱとしてそのまま出力される。
【００７４】
一方、データラッチ時には、トランスファゲート１１、１５は、それぞれ、ＯＮ、ＯＦＦとなるよう制御される。したがって、データラッチ時においては、データ保持回路３には、直前に入力されたデータが保持されるとともに、保持されているデータが出力データＱとして出力される。
【００７５】
図４は、データ保持装置１におけるデータ書き込みのための動作、すなわちデータ書き込み動作、を説明するためのタイミングチャートの一例である。図４に基づいて、データ書き込み動作を説明する。
【００７６】
データ書き込み動作においては、まず、データ保持装置１の電源およびイネーブル信号ＥＮがともにＯＮの状態で、強誘電体コンデンサ５の他端５ｂに、プレートライン信号ＰＬとして書き込み用信号（ａ）を与える。
【００７７】
書き込み用信号（ａ）は、論理“Ｌ”であったプレートライン信号ＰＬをいったん論理“Ｈ”にしたあと再び論理“Ｌ”に戻すことにより生成される矩形信号である。書き込み用信号（ａ）を強誘電体コンデンサ５の他端５ｂに付与することで、その時点でデータ保持回路３に保持されているデータに対応した分極状態が、強誘電体コンデンサ５に記憶される。
【００７８】
その後、電源をＯＦＦにする。電源をＯＦＦにすることで、イネーブル信号ＥＮもＯＦＦ（論理“Ｌ”）となる。
【００７９】
なお、図４に示す例では、実線で示すように、いったん論理“Ｈ”にしたプレートライン信号ＰＬを論理“Ｌ”に戻した後に電源ＯＦＦにするようにしたが、たとえば、破線で示すように、プレートライン信号ＰＬを論理“Ｌ”に戻すことなく、電源をＯＦＦにするようにしてもよい。また、電源をＯＦＦにせず、イネーブル信号ＥＮのみをＯＦＦにすることもできる。
【００８０】
図５は、データ保持装置１におけるデータ復元時の動作、すなわちデータ復元動作、を説明するためのタイミングチャートの一例である。図５〜図６に基づいて、データ復元動作を説明する。
【００８１】
データ復元動作においては、図５に示すように、まず、データ保持装置１の電源をＯＮにし、その状態で強誘電体コンデンサ５の他端５ｂに、プレートライン信号ＰＬとして読み出し用信号（ｂ）を与える。
【００８２】
読み出し用信号（ｂ）は、論理“Ｌ”であったプレートライン信号ＰＬをいったん論理“Ｈ”にしたあと再び論理“Ｌ”に戻すことにより生成される矩形信号である。読み出し用信号（ｂ）を強誘電体コンデンサ５の他端５ｂに付与することで、強誘電体コンデンサ５に記憶されていた分極状態に対応した電荷が強誘電体接続ノード１７に放出される。
【００８３】
この状態においては、イネーブル信号ＥＮは、まだ“Ｌ”である。したがって、図６に示すように、クロックパルスＣＫＡおよびＣＫＢは、いずれも論理“Ｌ”である。すなわち、トランスファゲート１１および１５はいずれも、ＯＦＦになっている。したがって、強誘電体接続ノード１７に放出された電荷が、トランスファゲート１１を介してインバータ回路９側に漏出したり、トランスファゲート１５を介してインバータ回路１３側に漏出したりすることはない（図１参照）。
【００８４】
また、この状態においては、上述のように、データ保持装置１の電源がＯＮになっているから、図２に示すように、トランスファゲート１１を構成するトランジスタ２１のウェル領域６３には電源電位ＶＤＤが付与されている。したがって、強誘電体接続ノード１７に放出された電荷によって強誘電体接続ノード１７の電位が上がったとしても、その電位が電源電位ＶＤＤを越えない限り、電荷がウェル領域６３に漏出することはない。
【００８５】
同様に、強誘電体接続ノード１７の電位が電源電位ＶＤＤを越えない限り、電荷が、トランスファゲート１５を構成するトランジスタ２５のウェル領域（図示せず）に漏出することはない。
【００８６】
このように、強誘電体接続ノード１７の電位が電源電位ＶＤＤを越えない限り、上述の放出された電荷は、強誘電体接続ノード１７にとどまる。したがって、強誘電体接続ノード１７の電位は、放出された電荷を正確に反映したものとなるので、好都合である。
【００８７】
一方、何らかの不具合で、放出された電荷が大きすぎた場合や強誘電体接続ノード１７に不要な電荷が残っていた場合には、電荷の放出によって、強誘電体接続ノード１７の電位が電源電位ＶＤＤを越えてしまう可能性がある。
【００８８】
このような場合、図２に示すように、余分な電荷は、トランスファゲート１１を構成するトランジスタ２１のドレイン領域６７，接合部６８およびウェル領域６３を介して、電源（電位ＶＤＤ）に流れ込む。同様に、余分な電荷は、トランスファゲート１５を構成するトランジスタ２５のウェル領域（図示せず）に接続された電源（電位ＶＤＤ）に流れ込む。
【００８９】
したがって、この実施形態においては、放出された電荷が大きすぎた場合や強誘電体接続ノード１７に不要な電荷が残っていた場合であっても、電荷の放出によって、強誘電体接続ノード１７の電位が電源電位ＶＤＤを越えてしまうことはない。すなわち、このような事態によって装置が破損することを防止することができる。
【００９０】
図５に戻って、その後、イネーブル信号をＯＮにする。図６に示すように、その後、クロックパルスＣＫＢが論理“Ｈ”になる（図６、（ｃ）参照）。このとき、クロックパルスＣＫＡは論理“Ｌ”のままである。すなわち、図１に示すトランスファゲート１５はＯＦＦのままで、トランスファゲート１１のみがＯＮになる。
【００９１】
したがって、データ保持回路３は、入力側のデータ伝搬路１９ａと切り離されたままで、そのループが閉じた状態となる。すなわち、外部からの影響を排除しつつ、インバータ回路７および９がループ状に接続された状態となる。このため、強誘電体接続ノード１７の電位は、入力データの影響を受けることなく、放出された電荷を正確に反映した論理レベル（論理“Ｈ”または論理“Ｌ”）に到達する。
【００９２】
図７は、データ復元動作における強誘電体接続ノード１７の電位の変化のシミューレーション結果を示す図面である。
【００９３】
図７に示すように、上述の電荷の放出による電位上昇が大きく、その結果、強誘電体接続ノード１７の電位がインバータ回路７（図１参照）のしきい値電圧Ｖｔｈを越える場合（たとえば、電位Ｖ１またはＶ２）には、データ保持回路３のループを閉じることによって、強誘電体接続ノード１７の電位は電源電位ＶＤＤ、すなわち、論理“Ｈ”になる。
【００９４】
一方、電荷の放出による電位上昇がそれほど大きくなく、その結果、強誘電体接続ノード１７の電位がインバータ回路７のしきい値電圧Ｖｔｈを越えなかった場合（たとえば、電位Ｖ３）には、データ保持回路３のループを閉じることによって、強誘電体接続ノード１７の電位は接地電位ＧＮＤ、すなわち、論理“Ｌ”になる。
【００９５】
この後、図６に示すように、クロックパルスＣＫＢが論理“Ｌ”になるとともに、クロックパルスＣＫＡが論理“Ｈ”となる（図６、（ｄ）参照）。すなわち、図１に示すトランスファゲート１５がＯＮとなり、トランスファゲート１１はＯＦＦとなる。これによって、つぎの入力データＤが、データ保持装置に入力される。
【００９６】
なお、図５に示す例では、実線で示すように、いったん論理“Ｈ”にしたプレートライン信号ＰＬを論理“Ｌ”に戻した後にイネーブル信号ＥＮをＯＮにするようにしたが、たとえば、破線で示すように、プレートライン信号ＰＬを論理“Ｌ”に戻す前に、イネーブル信号ＥＮをＯＮにすることもできる。
【００９７】
つぎに、図８は、この発明の他の実施形態によるデータ保持装置８１を示す回路図である。データ保持装置８１は、図１に示すデータ保持装置１に、プリチャージ回路であるトランジスタ８３を付加したものであり、これ以外の構成は、データ保持装置１と同じである。
【００９８】
トランジスタ８３は、そのドレイン領域が強誘電体接続ノード１７に接続され、ソース領域および基部半導体領域は接地電位ＧＮＤに接続されている。ゲートには、プリチャージ信号ＰＣが与えられる。
【００９９】
図９は、データ保持装置８１におけるデータ復元動作を説明するためのタイミングチャートの一例である。電源をＯＮにしたあと、プレートライン信号ＰＬとして読み出し用信号（ｂ）を与えるまでの間に、プリチャージ信号ＰＣ（矩形信号、図９，（ｅ）参照）を与えている点で、図５に示すタイミングチャートと異なる。
【０１００】
このように構成することで、強誘電体接続ノード１７に残っていた電荷を、読み出し用信号（ｂ）を与える前に放電することができる。このため、より正確にデータを復元することができる。
【０１０１】
つぎに、図１０は、この発明のさらに他の実施形態によるデータ保持装置９１を示す回路図である。データ保持装置９１は、図８に示すデータ保持装置８１に、一対の補正用インバータ回路であるインバータ回路９３および９５を付加したものであり、これ以外の構成は、データ保持装置８１と同じである。
【０１０２】
インバータ回路９３は、入力側のデータ伝搬路１９ａに挿入されている。この例では、入力側のデータ伝搬路１９ａのうち、インバータ回路１３の前に挿入されている。
【０１０３】
インバータ回路９５は、出力側のデータ伝搬路１９ｂに挿入されている。この例では、出力側のデータ伝搬路１９ｂのうち、データ保持回路３の直後に挿入されている。
【０１０４】
このように構成すると、トランジスタ８３によって強誘電体接続ノード１７の電荷が放電されて強誘電体接続ノード１７の論理値が論理“Ｌ”となったとき、データ保持装置９１の出力の論理値を論理“Ｌ”とすることができる。
【０１０５】
このため、プリチャージすなわちリセットに対応するデータ保持装置９１の出力を論理“Ｌ”とすることができるので、データ保持装置９１の出力を利用した論理回路（図示せず）の構築が容易になる。
【０１０６】
なお、上述の各実施形態においては、リミッター用電界効果トランジスタとして、ｐＭＯＳＦＥＴを例に説明したが、この発明はこれに限定されるものではない。たとえば、不揮発性記憶素子接続ノードに放出される電荷が負電荷である場合には、ｎＭＯＳＦＥＴが、この発明におけるリミッター用電界効果トランジスタに該当する。
【０１０７】
また、上述の各実施形態においては、リミッター用電界効果トランジスタを、ループ継断用ゲートおよびデータ継断用ゲートの双方に備えるようにしたが、この発明はこれに限定されるものではない。たとえば、リミッター用電界効果トランジスタを、ループ継断用ゲートおよびデータ継断用ゲートのいずれか一方に備えるようにすることもできる。さらに、リミッター用電界効果トランジスタを、ループ継断用ゲートおよびデータ継断用ゲートのいずれにも備えないようにすることもできる。
【０１０８】
また、上述の各実施形態においては、リミッター素子としてリミッター用電界効果トランジスタを用いた場合について説明したが、この発明はこれに限定されるものではない。たとえば、リミッター素子としてダイオードを用いることもできる。
【０１０９】
図１１は、この発明のさらに他の実施形態によるデータ保持装置１０１を示す回路図である。データ保持装置１０１は、リミッター素子としてのダイオード１０５（リミッター用ダイオード）を備えている点で、図１に示すデータ保持装置１と異なる。また、トランスファゲート１１および１５の代わりに、それぞれトランジスタ１２３および１２７が用いられている。他の構成は、データ保持装置１と同じである。なお、１０３は、データ保持装置を構成するデータ保持回路であり、図１のデータ保持回路３に対応する。
【０１１０】
ダイオード１０５はｐｎ接合ダイオードであり、そのアノードは強誘電体接続ノード１７に接続され、カソードには電源電位ＶＤＤが与えられている。トランジスタ１２３および１２７は、いずれもｎＭＯＳＦＥＴであり、それらのゲート端子１２３ａおよび１２７ａには、それぞれ、前述のクロックパルスＣＫＢおよびＣＫＡが与えられる。
【０１１１】
図１２は、ダイオード１０５およびトランジスタ１２３の実体的な構成を示す模式図である。トランジスタ１２３は、Ｐ型の半導体基板１６１と、半導体基板１６１内に形成されたソース領域１６９およびドレイン領域１７１とを備えている。ソース領域１６９およびドレイン領域１７１は、いずれもＮ型の半導体により構成されている。半導体基板１６１には、接地電位ＧＮＤが与えられている。
【０１１２】
一方、ダイオード１０５は、半導体基板１６１内に形成されたカソード側領域１６３と、カソード側領域１６３内に形成されたアノード側領域１６７とを備えている。カソード側領域１６３およびアノード側領域１６７は、それぞれ、Ｎ型およびＰ型の半導体により構成されている。カソード側領域１６３には、電源電位ＶＤＤが与えられている。
【０１１３】
上述のように、ダイオード１０５が、リミッター素子としてのリミッター用ダイオードに該当する。すなわち、アノード側領域１６７（接続ノード側半導体領域に該当）は、強誘電体接続ノード１７に接続されている。また、上述のように、基部半導体領域としてのカソード側領域１６３には、読み出し用信号の付与により強誘電体接続ノード１７に放出される電荷の極性（正）と同じ極性の電源電位ＶＤＤが与えられている。また、アノード側領域１６７からカソード側領域１６３への接合方向が、放出された電荷（正電荷）にとって順方向となるような接合部１６８（ｐｎ接合部）、を備えている。
【０１１４】
なお、図１１の例においては、ループ継断用ゲートおよびデータ継断用ゲートとして、トランジスタ１２３および１２７を用いたが、ループ継断用ゲートおよびデータ継断用ゲートをこれらに限定する趣旨ではない。たとえば、ループ継断用ゲートまたはデータ継断用ゲートとして、図１に示すトランスファゲート１１および１５を用いるようにしてもよい。
【０１１５】
また、上述の各実施形態においては、データ保持装置がデータ継断用ゲートを備えている場合を例に説明したが、データ保持装置がデータ継断用ゲートを備えていない場合にも、この発明を適用することができる。
【０１１６】
また、上述の各実施形態においては、第１および第２のインバータ回路が、それぞれ、データ保持回路を構成する主信号路に配置されたインバータ回路および帰還信号路に配置されたインバータ回路である場合を例に説明したが、この発明はこれに限定されるものではない。
【０１１７】
第１および第２のインバータ回路が、それぞれ、データ保持回路を構成する帰還信号路に配置されたインバータ回路および主信号路に配置されたインバータ回路である場合にも、この発明を適用することができる。この場合には、不揮発性記憶素子の一端は、帰還信号路に配置されたインバータ回路の入力ノードに接続されることになる。
【０１１８】
また、上述の各実施形態においては、データラッチ時にデータ保持回路に存するデータ、すなわちラッチされているデータに対応した不揮発的状態を不揮発性記憶素子に記憶させる場合を例に説明したが、この発明は、これに限定されるものではない。
【０１１９】
たとえば、データ保持回路を通過中のデータ（データ伝搬時における伝搬データ）に対応した不揮発的状態を不揮発性記憶素子に記憶させるよう構成することもできる。このように構成すれば、たとえば、ラッチ動作に先立ってデータを不揮発的に記憶することが可能となる。
【０１２０】
また、たとえば、データラッチ時であるか否かにかかわらず、エラーの発生した時点（又はその直前）にデータ保持回路に存するデータに対応した不揮発的状態を不揮発性記憶素子に記憶させるよう構成することもできる。このように構成すれば、エラー発生時点の如何にかかわらず、エラー発生時点（またはその直前）の正しいデータを不揮発的に記憶することができる。このため、電源再投入後、常に正しいデータから処理を再開することが可能となる。
【０１２１】
また、上述の各実施形態においては、不揮発性記憶素子が強誘電体コンデンサのみから構成される場合を例に説明したが、この発明はこれに限定されるものではない。
【０１２２】
不揮発性記憶素子が、強誘電体コンデンサを実質的に含む強誘電体トランジスタ、たとえばＭＦＭＩＳ型ＦＥＴ（金属・強誘電体・金属・絶縁体・半導体型の電界効果トランジスタ）である場合や、不揮発性記憶素子が、強誘電体コンデンサまたは強誘電体トランジスタと他の要素（たとえば、トランジスタ、抵抗、常誘電体コンデンサなどの電気的／電子的素子）とを組み合わせたものであってもよい。
【０１２３】
さらに、不揮発性記憶素子が強誘電体コンデンサを含まない場合にも、この発明を適用することができる。図１３Ａは、強誘電体コンデンサを含まない不揮発性記憶素子の一例を示す図面である。たとえば、図１のデータ保持装置１を構成する強誘電体コンデンサ５に代えて、図１３Ａに示す不揮発性記憶素子２０５が用いられる。
【０１２４】
不揮発性記憶素子２０５は、不揮発性記憶部としてのスイッチングデータ記憶部２０１と、１または２以上の常誘電体コンデンサにより構成されるコンデンサ部２０２と、を備えている。この例では、コンデンサ部２０２は、並列接続可能な２つの常誘電体コンデンサＣ１（第１の常誘電体コンデンサ、容量Ｃ１）およびＣ２（第２の常誘電体コンデンサ、容量Ｃ２）と、容量変更用スイッチとしてのトランスファゲート２０３とを、備えている。
【０１２５】
不揮発性記憶素子２０５の一端２０５ａは、不揮発性記憶素子接続ノード（図１の強誘電体接続ノード１７に対応）に接続される。不揮発性記憶素子２０５の他端２０５ｂには、プレートライン信号ＰＬとして、読み出し用信号（図５に示す読み出し用信号（ｂ）と同様の信号）が、データ復元時に付与される。
【０１２６】
スイッチングデータ記憶部２０１は、不揮発性記憶素子接続ノードに現れたデータに対応するデータを、スイッチングデータとして、自動的にまたは所定の書き込み用信号（図示せず）に基づいて、不揮発的に記憶する。
【０１２７】
トランスファゲート２０３は、スイッチングデータ記憶部２０１に記憶されているスイッチングデータの値にしたがって、ＯＮ状態またはＯＦＦ状態となる。
【０１２８】
コンデンサＣ１の一端は、不揮発性記憶素子接続ノードに、直接、接続されている。一方、コンデンサＣ２の一端は、トランスファゲート２０３を介して、コンデンサＣ１の一端に接続されている。また、コンデンサＣ１およびＣ２の他端は、相互に接続され、不揮発性記憶素子２０５の他端２０５ｂを構成している。
【０１２９】
つまり、トランスファゲート２０３の継断状態（ＯＮ状態であるかＯＦＦ状態であるか）によって、コンデンサ部２０２の有効容量が異なるよう構成されている。
【０１３０】
図１３Ｂは、トランスファゲート２０３がＯＦＦ状態である場合における、不揮発性記憶素子２０５の等価回路を示す図面である。この場合におけるコンデンサ部２０２の有効容量は、コンデンサＣ１単体の容量“Ｃ１”となる。
【０１３１】
図１３Ｃは、トランスファゲート２０３がＯＮ状態である場合における、不揮発性記憶素子２０５の等価回路を示す図面である。この場合におけるコンデンサ部２０２の有効容量は、コンデンサＣ１およびＣ２を並列接続した場合の合成容量“Ｃ１＋Ｃ２”となる。
【０１３２】
すなわち、トランスファゲート２０３の継断状態（ＯＮ状態であるかＯＦＦ状態であるか）によって、コンデンサ部２０２の有効容量は、コンデンサＣ１およびＣ２の合成容量となったり、コンデンサＣ１単体の容量となったりする。
【０１３３】
不揮発性記憶素子２０５の他端２０５ｂに、上述の読み出し用信号を付与すると、不揮発性記憶素子２０５の一端２０５ａには、コンデンサ部２０２の有効容量に応じた電荷が放出される。この放出された電荷が、上記有効容量に応じて、第１のインバータ回路（たとえば図１のインバータ回路７）のしきい値電圧より高いまたは低い電圧を当該第１のインバータ回路の入力ノードに発生させる電荷となるように、コンデンサＣ１およびＣ２の容量が定められている。
【０１３４】
このように構成することで、スイッチングデータ記憶部２０１に記憶されているスイッチングデータに対応したデータを、データ保持回路に復元することができる。
【０１３５】
すなわち、不揮発性記憶素子２０５は、次のように表現することができる。
【０１３６】
不揮発性記憶素子２０５は、不揮発性記憶部とコンデンサ部とを備え、
不揮発性記憶部は、データ書き込み時に、第１のインバータ回路の入力ノードにその一端を接続した状態で、データ保持回路に存するデータに対応したデータを不揮発的に記憶し、
コンデンサ部は、データ復元時に、不揮発性記憶部に不揮発的に記憶されているデータに対応した有効容量を呈するよう構成されており、
コンデンサ部は、また、データ復元時に、第１のインバータ回路の入力ノードに一端を接続するとともに他端に読み出し用信号を付与することで、前記有効容量に対応した電荷であって、前記第１のインバータ回路のしきい値電圧より高いまたは低い電圧を前記第１のインバータ回路の入力ノードに発生させる電荷を、前記第１のインバータ回路の入力ノードに放出するよう、構成されている。
【０１３７】
なお、本出願に開示された発明は以下の（Ｉ）ないし（ＩＩ）のいずれかとして把握することもできる。
【０１３８】
（Ｉ）
データラッチ時に、第１および第２のインバータ回路をループ状に接続することによりデータを保持するデータ保持回路と、
データ書き込み時に、前記第１のインバータ回路の入力ノードにその一端を接続するとともに他端に書き込み用信号を付与することで、前記データ保持回路に保持されているデータに対応した不揮発的状態を記憶し、データ復元時に、前記第１のインバータ回路の入力ノードに前記一端を接続するとともに前記他端に読み出し用信号を付与することで、前記記憶していた不揮発的状態に対応した電荷であって、前記第１のインバータ回路のしきい値電圧より高いまたは低い電圧を前記第１のインバータ回路の入力ノードに発生させる電荷を、前記第１のインバータ回路の入力ノードに放出するよう構成された不揮発性記憶素子と、
を備え、
前記データ保持回路は、
前記第１のインバータ回路の入力ノードと前記不揮発性記憶素子の一端との接続ノードとして定義される不揮発性記憶素子接続ノードと、前記第２のインバータ回路の出力ノードと、の間に挿入され、データラッチ時およびデータ書き込み時に継状態となるよう継断制御されるとともに、データ復元時には、前記読み出し用信号の付与時に断状態でありその後所定期間経過後に継状態となるよう継断制御されるループ継断用ゲート、を備えている、
データ保持装置。
【０１３９】
（ＩＩ）
データラッチ時に、第１および第２のインバータ回路をループ状に接続することによりデータを保持するデータ保持回路と、
少なくともデータ書き込み時およびデータ復元時にその一端が前記第１のインバータ回路の入力ノードに接続される不揮発性記憶素子と、
を備え、
前記データ保持回路は、
前記第１のインバータ回路の入力ノードと前記不揮発性記憶素子の一端との接続ノードとして定義される不揮発性記憶素子接続ノードと、前記第２のインバータ回路の出力ノードと、の間に挿入されたループ継断用ゲート、を備えている、
データ保持装置、を用意し、
データ書き込み時に、
前記ループ継断用ゲートを継状態とし、
その状態で前記第１のインバータ回路の入力ノードに前記不揮発性記憶素子の一端を接続するとともに他端に書き込み用信号を付与することで、前記データ保持回路に保持されているデータに対応した不揮発的状態を当該不揮発性記憶素子に記憶させ、
データ復元時に、
前記データ保持装置の電源を投入しておき、
その状態で前記ループ継断用ゲートを断状態とし、
その状態で前記第１のインバータ回路の入力ノードに前記不揮発性記憶素子の一端を接続するとともに他端に読み出し用信号を付与することで、前記記憶していた不揮発的状態に対応した電荷であって、前記第１のインバータ回路のしきい値電圧より高いまたは低い電圧を前記第１のインバータ回路の入力ノードに発生させる電荷を、前記第１のインバータ回路の入力ノードに放出させ、
その後、所定期間経過後に前記ループ継断用ゲートを継状態とすることで前記第１および第２のインバータ回路をループ状に接続し、これにより、前記不揮発性記憶素子に記憶していた不揮発的状態に対応したデータを前記データ保持回路に復元する、
ステップを備えたデータ保持方法。
【０１４０】
上記（Ｉ）または（ＩＩ）のように構成すれば、不揮発性記憶素子の他端に書き込み用信号を付与するという単純な動作でデータを記憶することができるから、データを記憶することが容易となる。また、データ保持回路にラッチされているデータに対応した不揮発的状態を不揮発性記憶素子に記憶させることができるから、安定状態にある信頼性の高いデータを記憶することが可能となる。
【図面の簡単な説明】
【図１】この発明の一実施形態によるデータ保持装置１の構成を示す回路図である。
【図２】トランスファゲート１１の実体的な構成を示す模式図である。
【図３】データ保持装置１に必要な複数のクロックパルスを供給するためのクロック発生回路の構成の一例を示す回路図である。
【図４】データ保持装置１におけるデータ書き込み動作を説明するためのタイミングチャートの一例である。
【図５】データ保持装置１におけるデータ復元動作を説明するためのタイミングチャートの一例である。
【図６】イネーブル信号ＥＮ、クロックパルスＣＬＫ、クロックパルスＣＫＣ、クロックパルスＣＫＡ、およびクロックパルスＣＫＢの関係を示すタイミングチャートである。
【図７】データ復元動作における強誘電体接続ノード１７の電位の変化のシミューレーション結果を示す図面である。
【図８】この発明の他の実施形態によるデータ保持装置８１の構成を示す回路図である。
【図９】データ保持装置８１におけるデータ復元動作を説明するためのタイミングチャートの一例である。
【図１０】この発明のさらに他の実施形態によるデータ保持装置９１の構成を示す回路図である。
【図１１】この発明のさらに他の実施形態によるデータ保持装置１０１を示す回路図である。
【図１２】ダイオード１０５およびトランジスタ１２３の実体的な構成を示す模式図である。
【図１３】図１３Ａは、強誘電体コンデンサを含まない不揮発性記憶素子の一例を示す図面である。図１３Ｂは、トランスファゲート２０３がＯＦＦ状態である場合における、不揮発性記憶素子２０５の等価回路を示す図面である。図１３Ｃは、トランスファゲート２０３がＯＮ状態である場合における、不揮発性記憶素子２０５の等価回路を示す図面である。
【符号の説明】
１・・・・データ保持装置
５・・・・強誘電体コンデンサ
５ｂ・・・強誘電体コンデンサの他端
１１・・・トランスファゲート
１５・・・トランスファゲート
１７・・・強誘電体接続ノード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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