(57)【要約】【課題】突入電流を規定値に抑えることができるとともに、短時間のうちにＦＥＴの抵抗値を必要な値まで低下する。【解決手段】容量性特性を持った負荷と直列にＦＥＴを挿入し、時定数回路による時定数変化電圧により上記ＦＥＴのゲート電圧を変化させ、上記ＦＥＴのゲート電圧の変化により上記ＦＥＴの導通電流を次第に変化させることによって突入電流を防止する突入電流防止回路の動作方法において、上記時定数回路の時定数変化電圧の開始電圧を、上記ＦＥＴが導通しない最大のゲート電圧と略一致させるようにした。【選択図】　　　　図１
2004129419.tif 000002
【特許請求の範囲】
【請求項１】
容量性特性を持った負荷と直列にＦＥＴを挿入し、時定数回路による時定数変化電圧により前記ＦＥＴのゲート電圧を変化させ、前記ＦＥＴのゲート電圧の変化により前記ＦＥＴの導通電流を次第に変化させることによって突入電流を防止する突入電流防止回路の動作方法において、
前記時定数回路の時定数変化電圧の開始電圧を、前記ＦＥＴが導通しない最大のゲート電圧と略一致させた
突入電流防止回路の動作方法
【請求項２】
容量性特性を持った負荷と直列にＦＥＴを挿入し、時定数回路による時定数変化電圧により前記ＦＥＴのゲート電圧を変化させ、前記ＦＥＴのゲート電圧の変化により前記ＦＥＴの導通電流を次第に変化させることによって突入電流を防止する突入電流防止回路において、
前記時定数回路に直列に挿入した抵抗を有し、
前記抵抗の抵抗値に応じて零でない一定値を開始電圧とする時定数変化電圧により、前記ＦＥＴのゲート電圧を変化する
突入電流防止回路。
【請求項３】
容量性特性を持った負荷と直列にＦＥＴを挿入し、時定数回路による時定数変化電圧により前記ＦＥＴのゲート電圧を変化させ、前記ＦＥＴのゲート電圧の変化により前記ＦＥＴの導通電流を次第に変化させることによって突入電流を防止する突入電流防止回路において、
前記ＦＥＴのゲート電圧を制限するツェナーダイオードを有し、
前記時定数回路の時定数変化電圧の最終到達電圧が前記ＦＥＴのゲートに印加する最終電圧より大きくなるように、前記時定数回路を設定し、
前記時定数回路の時定数変化電圧により変化する前記ＦＥＴのゲート電圧を、前記ツェナーダイオードにより制限する
突入電流防止回路。
【請求項４】
容量性特性を持った負荷と直列にＦＥＴを挿入し、時定数回路による時定数変化電圧により前記ＦＥＴのゲート電圧を変化させ、前記ＦＥＴのゲート電圧の変化により前記ＦＥＴの導通電流を次第に変化させることによって突入電流を防止する突入電流防止回路の動作方法において、
前記時定数回路の時定数変化電圧に、前記負荷にかかる電圧の変化速度に比例した電圧を加算する
突入電流防止回路の動作方法
【請求項５】
容量性特性を持った負荷と直列にＦＥＴを挿入し、時定数回路による時定数変化電圧により前記ＦＥＴのゲート電圧を変化させ、前記ＦＥＴのゲート電圧の変化により前記ＦＥＴの導通電流を次第に変化させることによって突入電流を防止する突入電流防止回路において、
前記ＦＥＴのドレイン電圧の変化速度を検出する微分回路を有し、
前記微分回路が検出した前記ＦＥＴのドレイン電圧の変化速度分を前記時定数回路による時定数変化電圧に加算して前記ＦＥＴのゲートに負帰還する
突入電流防止回路。
【請求項６】
請求項５に記載の突入電流防止回路において、
前記微分回路はコンデンサと抵抗とを有して構成され、
さらに、
前記微分回路の前記抵抗に並列に挿入したダイオードを有し、
前記ダイオードにより電源投入直後において前記コンデンサに必要な電圧を急速に充電する
突入電流防止回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、突入電流防止回路の動作方法および突入電流防止回路に関し、さらに詳細には、スイッチング電源などの電源装置における突入電流を防止するための突入電流防止回路の動作方法および突入電流防止回路に関する。
【０００２】
【従来の技術】
従来より、スイッチング電源などの電源装置における突入電流を防止するための回路として、種々の突入電流防止回路が知られている（例えば、特許文献１参照。）。
【０００３】
【特許文献１】
特開平１１−３５３０３８号公報
図６には、こうした従来の突入電流防止回路の回路構成説明図が示されている。
【０００４】
この図６に示す回路構成は、直流電源１００と、スイッチ（ＳＷ）１０２と、容量性特性を持った負荷たる容量性負荷１０４と、突入電流防止回路１０６とを有して構成されている。
【０００５】
ここで、容量性負荷１０４を示すにあたっては、容量成分と負荷成分とを分離し、容量成分（Ｃ）１０４ａのみを負荷成分（ＬＯＡＤ）１０４ｂの外に並列に記して示している。
【０００６】
また、突入電流防止回路１０６は、電源の入力ラインに容量性負荷１０４と直列に接続されたＮ型ＭＯＳ−ＦＥＴ（以下、単に「ＦＥＴ」と称する。なお、「ＦＥＴ」は、「Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ（電界効果トランジスタ）」を意味する。）（Ｑ１）１０６ａと、ＦＥＴ１０６ａのゲート電圧を充電電圧により制御するコンデンサ（Ｃ１）１０６ｂと、コンデンサ１０６ｂとでＣＲ時定数回路を構成する抵抗（Ｒ１）１０６ｃと、放電抵抗である抵抗（Ｒ２）１０６ｄとを有して構成されている。
【０００７】
ここで、この図６に示す回路構成において、突入電流防止回路１０６が設けられていないと仮定すると、容量性負荷１０４の容量成分１０４ａの存在のために、電圧源の低い抵抗を通して突入電流が流れる。
【０００８】
ところが、図６に示すように突入電流防止回路１０６が設けられていると、スイッチ１０２を入れた直後においては、ＦＥＴ１０６ａは高抵抗であるので電流が流れることはないが、コンデンサ１０６ｂと抵抗１０６ｃとにより構成されるＣＲ時定数回路の時定数で変化する時定数変化電圧により、ＦＥＴ１０６ａのゲート電圧が変化して次第に高くなり、ＦＥＴ１０６ａの抵抗が次第に小さくなる。これにより、ＦＥＴ１０６ａの導通電流が変化して次第に大きくなり、徐々に容量性負荷１０４に電源電圧がかけることになって、電源投入時における突入電流が防止される。
【０００９】
なお、抵抗１０６ｄは、ＦＥＴ１０６ａのゲートに最終的にかかるゲート電圧を、抵抗１０６ｃとの分圧で決めるための抵抗である。
【００１０】
しかしながら、上記したような従来の突入電流防止回路の回路構成においては、変化するＦＥＴのゲート電圧の極く一部の変化領域において、ＦＥＴのドレイン−ソース間電流が大きく変化する。
【００１１】
このため、時定数回路たるコンデンサと抵抗とにより構成されるＣＲ時定数回路の時定数が十分に大きくないと、突入電流を規定値以下にできないという問題点があった。
【００１２】
一方、こうした問題点を解決するために、時定数回路たるコンデンサと抵抗とにより構成されるＣＲ時定数回路の時定数を十分に大きくすると、ＦＥＴの抵抗値が必要な値に下がるまでに時間がかかりすぎるという新たな問題点を招来することとなっていた。
【００１３】
【発明が解決しようとする課題】
本発明は、上記したような従来の技術の種々の有する問題点に鑑みてなされたものであり、その目的とするところは、突入電流を規定値に抑えることができるとともに、短時間のうちにＦＥＴの抵抗値を必要な値まで低下することを可能にした突入電流防止回路の動作方法および突入電流防止回路を提供しようとするものである。
【００１４】
換言すれば、本発明の目的とするところは、従来の突入電流防止回路ならびにその動作方法を改良して、突入電流防止回路の収束時間を短縮化しようとするところにある。
【００１５】
【課題を解決するための手段】
上記目的を達成するために、本発明による突入電流防止回路の動作方法および突入電流防止回路は、従来の突入電流防止回路における時定数回路による時定数変化電圧の初期変化の段階では、ＦＥＴが導通状態ではないことに鑑み、こうしたＦＥＴが導通状態ではない間の時定数変化電圧の変化をスキップして（飛ばして）、ＦＥＴが導通しない最大の電圧を初期値として時定数変化電圧を変化させるようにしたものである。
【００１６】
また、本発明による突入電流防止回路の動作方法および突入電流防止回路は、時定数回路による時定数変化電圧の変化の最終段階においても、時定数変化電圧の変化速度が遅くならないようにするために、時定数回路による時定数変化電圧の最終到達電圧がＦＥＴのゲートに印加する最終電圧より大きくなるようにするとともに、ＦＥＴのゲートに実際に印加される電圧は、ＦＥＴのゲートに印加する最終電圧までとなるようにツェナーダイオードで制限するようにしたものである。
【００１７】
また、本発明による突入電流防止回路の動作方法および突入電流防止回路は、ＦＥＴの僅かなゲート電圧変化によりドレイン−ソース間電流が大きく変化する範囲において、当該ゲート電圧変化速度を抑えるようにするために、負帰還をかけるようにしたものである。
【００１８】
即ち、本発明のうち請求項１に記載の発明は、容量性特性を持った負荷と直列にＦＥＴを挿入し、時定数回路による時定数変化電圧により上記ＦＥＴのゲート電圧を変化させ、上記ＦＥＴのゲート電圧の変化により上記ＦＥＴの導通電流を次第に変化させることによって突入電流を防止する突入電流防止回路の動作方法において、上記時定数回路の時定数変化電圧の開始電圧を、上記ＦＥＴが導通しない最大のゲート電圧と略一致させるようにしたものである。
【００１９】
また、本発明のうち請求項２に記載の発明は、容量性特性を持った負荷と直列にＦＥＴを挿入し、時定数回路による時定数変化電圧により上記ＦＥＴのゲート電圧を変化させ、上記ＦＥＴのゲート電圧の変化により上記ＦＥＴの導通電流を次第に変化させることによって突入電流を防止する突入電流防止回路において、上記時定数回路に直列に挿入した抵抗を有し、上記抵抗の抵抗値に応じて零でない一定値を開始電圧とする時定数変化電圧により、上記ＦＥＴのゲート電圧を変化するようにしたものである。
【００２０】
また、本発明のうち請求項３に記載の発明は、容量性特性を持った負荷と直列にＦＥＴを挿入し、時定数回路による時定数変化電圧により上記ＦＥＴのゲート電圧を変化させ、上記ＦＥＴのゲート電圧の変化により上記ＦＥＴの導通電流を次第に変化させることによって突入電流を防止する突入電流防止回路において、上記ＦＥＴのゲート電圧を制限するツェナーダイオードを有し、上記時定数回路の時定数変化電圧の最終到達電圧が上記ＦＥＴのゲートに印加する最終電圧より大きくなるように、上記時定数回路を設定し、上記時定数回路の時定数変化電圧により変化する上記ＦＥＴのゲート電圧を、上記ツェナーダイオードにより制限するようにしたものである。
【００２１】
また、本発明のうち請求項４に記載の発明は、容量性特性を持った負荷と直列にＦＥＴを挿入し、時定数回路による時定数変化電圧により上記ＦＥＴのゲート電圧を変化させ、上記ＦＥＴのゲート電圧の変化により上記ＦＥＴの導通電流を次第に変化させることによって突入電流を防止する突入電流防止回路の動作方法において、上記時定数回路の時定数変化電圧に、上記負荷にかかる電圧の変化速度に比例した電圧を加算するようにしたものである。
【００２２】
また、本発明のうち請求項５に記載の発明は、容量性特性を持った負荷と直列にＦＥＴを挿入し、時定数回路による時定数変化電圧により上記ＦＥＴのゲート電圧を変化させ、上記ＦＥＴのゲート電圧の変化により上記ＦＥＴの導通電流を次第に変化させることによって突入電流を防止する突入電流防止回路において、上記ＦＥＴのドレイン電圧の変化速度を検出する微分回路を有し、上記微分回路が検出した上記ＦＥＴのドレイン電圧の変化速度分を上記時定数回路による時定数変化電圧に加算して上記ＦＥＴのゲートに負帰還するようにしたものである。
【００２３】
また、本発明のうち請求項６に記載の発明は、本発明のうち請求項５に記載の発明において、上記微分回路はコンデンサと抵抗とを有して構成され、さらに、上記微分回路の上記抵抗に並列に挿入したダイオードを有し、上記ダイオードにより電源投入直後において上記コンデンサに必要な電圧を急速に充電するようにしたものである。
【００２４】
【発明の実施の形態】
以下、添付の図面に基づいて、本発明による突入電流防止回路の動作方法および突入電流防止回路の実施の形態の一例を詳細に説明するものとする。
【００２５】
まず、本発明による突入電流防止回路の動作方法の実施の形態の一例について説明するものとするが、この本発明による突入電流防止回路の動作方法の実施の形態の一例は、図６に示すような従来の突入電流防止回路を動作させる際にも用いることができるので、理解を容易にするために図６を参照しながら説明する。
【００２６】
即ち、本発明による突入電流防止回路の動作方法は、図６に示すような容量性特性を持った負荷と直列にＦＥＴを挿入して、時定数回路による時定数変化電圧によりＦＥＴのゲート電圧を変化させることにより、ＦＥＴの導通電流を次第に変化させて突入電流を防止する突入電流防止回路の動作方法であって、時定数回路の時定数変化電圧の開始電圧を、ＦＥＴが導通しない最大のゲート電圧に略一致するようにしたものである。
【００２７】
具体的には、図６に示すような突入電流防止回路１０６を動作させる際に、ＦＥＴ１０６ａが導通しない最大のゲート電圧に、コンデンサ１０６ｂと抵抗１０６ｃとにより構成されるＣＲ時定数回路による時定数変化電圧の開始電圧を略一致するようにしたものである。
【００２８】
ここで、一般に市販されているような通常のＦＥＴは、ゲート電圧が１．５Ｖ以下ではドレイン−ソース間には全く電流が流れないように設定されている。従って、こうしたＦＥＴを突入電流防止回路１０６のＦＥＴ１０６ａとして用いる場合には、コンデンサ１０６ｂと抵抗１０６ｃとにより構成されるＣＲ時定数回路の時定数で電圧（時定数変化電圧）が変化する際に、ＦＥＴ１０６ａのゲート電圧が０から１．５Ｖまでの間は、ＦＥＴ１０６ａのドレイン−ソース間には全く電流が流れないものであり、この間は突入電流を防止するためには全く機能していない。
【００２９】
ところが、例えば、後述する図１に示すような回路構成を用いることにより、コンデンサ１０６ｂと抵抗１０６ｃとにより構成されるＣＲ時定数回路の時定数変化電圧の開始電圧を、ＦＥＴ１０６ａが導通しない最大のゲート電圧である１．５Ｖに一致させ、当該ＣＲ時定数回路の時定数変化電圧の変化が１．５Ｖを初期値として開始されるようにすると、突入電流を防止するためには機能していない無駄時間たる、上記した最初にＦＥＴ１０６ａのゲート電圧を０から１．５Ｖまで上げるための時間分だけ、突入電流防止時間を短縮することができるようになる。
【００３０】
次に、図１を参照しながら、本発明による突入電流防止回路の実施の形態の一例について説明する。
【００３１】
なお、本発明の実施の形態の一例を示す図１に示す回路構成において、図６に示す回路構成において用いた構成と同一または相当する構成については、図６において用いた符号と同一の符号を用いて示すことにより、その構成ならびに作用についての重複する説明は省略する。
【００３２】
図１には、本発明による突入電流防止回路の実施の形態の一例による突入電流防止回路の回路構成説明図が示されている。
【００３３】
この図１に示す突入電流防止回路１０は、コンデンサ１０６ｂと抵抗１０６ｃとにより構成されるＣＲ時定数回路に直列に接続された抵抗（Ｒｓ）１２を備えている点において、図６に示す従来の突入電流防止回路１０６と異なっている。
【００３４】
より詳細には、抵抗１２は、直流電源１００のマイナス側端子１００ａとＣＲ時定数回路を構成するコンデンサ１０６ｂとの間に直列に接続されている。
【００３５】
従って、図１に示す突入電流防止回路１０には抵抗１２が存在するために、ＦＥＴ１０６ａのゲート電圧Ｖｇの開始電圧Ｖｓは、
Ｖｓ＝Ｅ・Ｒｓ／（Ｒ１／／Ｒ２）　・・・　式（１）
となる。
【００３６】
また、コンデンサ１０６ｂと抵抗１０６ｃとにより構成されるＣＲ時定数回路のＣＲ時定数τは、
τ＝Ｃ１・（Ｒｓ＋Ｒ１／／Ｒ２）　・・・　式（２）
となる。
【００３７】
なお、上記した式（１）ならびに式（２）において、「Ｅ」は直流電源１００の電源電圧を表し、「Ｒｓ」は抵抗１２の抵抗値を表し、「Ｒ１／／Ｒ２」は抵抗１０６ｃと抵抗１０６ｄとの並列抵抗値を表し、「Ｃ１」はコンデンサ１０６ｂの容量を表す。
【００３８】
従って、上記した式（１）および式（２）を用いることにより、コンデンサ１０６ｂと抵抗１０６ｃとにより構成されるＣＲ時定数回路における必要なＣＲ時定数や、ＦＥＴ１０６ａのゲート電圧の必要な開始電圧を決定することができる。
【００３９】
従って、この図１に示す突入電流防止回路を用いれば、コンデンサ１０６ｂと抵抗１０６ｃとにより構成されるＣＲ時定数回路の時定数変化電圧の初期値を零でない一定値（例えば、１．５Ｖである。）とすることができ、この時定数変化電圧によりＦＥＴ１０６ａのゲート電圧を変化させることが可能となる。
【００４０】
即ち、この図１に示す突入電流防止回路においては、コンデンサ１０６ｂと抵抗１０６ｃとにより構成されるＣＲ時定数回路の時定数変化電圧の開始電圧（初期値）を、ＦＥＴが導通しない最大のゲート電圧から開始することができるようになり、突入電流防止時間を短縮することが可能となる。
【００４１】
次に、図２を参照しながら、本発明による突入電流防止回路の実施の形態の他の例について説明する。
【００４２】
なお、本発明の実施の形態の他の例を示す図２に示す回路構成において、図１ならびに図６に示す回路構成において用いた構成と同一または相当する構成については、図１ならびに図６において用いた符号と同一の符号を用いて示すことにより、その構成ならびに作用についての重複する説明は省略する。
【００４３】
図２には、本発明による突入電流防止回路の実施の形態の他の例による突入電流防止回路の回路構成説明図が示されている。
【００４４】
この図２に示す突入電流防止回路２０は、抵抗１０６ｄに置き換えてツェナーダイオード（ＣＲ１）２２を接続している点において、図１に示す本発明による突入電流防止回路１０と異なっている。
【００４５】
ここで、コンデンサ１０６ｂと抵抗１０６ｃとにより構成されるＣＲ時定数回路は、時定数変化電圧が最終到達電圧に近づくと電圧変化速度が遅くなり、最終到達電圧にはなかなか到達しない。そこで、このＣＲ時定数回路の時定数を長くして時定数変化電圧の最終到達電圧を高くとるようにして、ＣＲ時定数回路の時定数変化電圧がＦＥＴ１０６ａのゲートに印加する最終電圧に至った時点で、当該時定数変化電圧の変化を制限することにより、必要な範囲での当該時定数変化電圧の変化速度を変えずに全体の突入電流防止時間を短くすることができる。
【００４６】
図２は、ＣＲ時定数回路の時定数を長くして時定数変化電圧の最終到達電圧を高くとるようにして、ＣＲ時定数回路の時定数変化電圧がＦＥＴ１０６ａのゲートに印加する最終電圧に至った時点で、当該時定数変化電圧の変化を制限することにより、必要な範囲での当該時定数変化電圧の変化速度を変えずに全体の突入電流防止時間を短くすることを実現するための回路構成の一例を示している。
【００４７】
即ち、図２に示す突入電流防止回路においては、コンデンサ１０６ｂと抵抗１０６ｃとにより構成されるＣＲ時定数回路の時定数を図１の場合より大きくしており、また、ツェナーダイオード２２によりＦＥＴ１０６ａに印加される電圧が制限される。
【００４８】
具体的には、ツェナーダイオード２２が電圧制限ダイオードとして機能して、ＣＲ時定数回路の時定数変化電圧がＦＥＴ１０６ａのゲートに印加する最終電圧に至った時点で、時定数変化電圧の変化を制限している。
【００４９】
図３には、図１に示す突入電流防止回路１０によるＦＥＴ１０６ａのゲート電圧の時間変化Ａ（図３において一点鎖線Ａにより示す。）、図２に示す突入電流防止回路２０によるＦＥＴ１０６ａのゲート電圧の時間変化Ｂ（図３において実線Ｂにより示す。）、図２に示す突入電流防止回路２０においてツェナーダイオード２２を備えていない場合におけるＦＥＴ１０６ａのゲート電圧の時間変化Ｃ（図３において二点鎖線Ｃにより示す。）ならびに図６に示す突入電流防止回路１０６によるＦＥＴ１０６ａのゲート電圧の時間変化Ｄ（図３において破線Ｄにより示す。）を示すグラフが表されている。
【００５０】
なお、図３に示すゲート電圧の時間変化のグラフは、図２に示す突入電流防止回路２０においての、コンデンサ１０６ｂと抵抗１０６ｃとにより構成されるＣＲ時定数回路の時定数変化電圧の開始電圧を、ＦＥＴ１０６ａが導通しない最大のゲート電圧から開始させる場合を示している。
【００５１】
この図３に示すゲート電圧の時間変化のグラフから明らかなように、「時間変化Ｄ→時間変化Ａ→時間変化Ｂ」の順番で、時定数変化電圧の最終到達電圧へ到達する時間が短くなり、突入電流防止時間を短くすることができる。
【００５２】
次に、図４を参照しながら、本発明による突入電流防止回路の実施の形態のさらに他の例について説明する。
【００５３】
なお、本発明の実施の形態のさらに他の例を示す図４に示す回路構成において、図１、図２ならびに図６に示す回路構成において用いた構成と同一または相当する構成については、図１、図２ならびに図６において用いた符号と同一の符号を用いて示すことにより、その構成ならびに作用についての重複する説明は省略する。
【００５４】
図４には、本発明による突入電流防止回路の実施の形態のさらに他の例による突入電流防止回路の回路構成説明図が示されている。
【００５５】
この図４に示す突入電流防止回路３０は、ＦＥＴ１０６ａと、コンデンサ１０６ｂと、抵抗１０６ｃと、ツェナーダイオード２２と、抵抗（Ｒ３）３２とコンデンサ（Ｃ２）３４とよりなる微分回路と、微分回路の抵抗３２に並列に挿入されたダイオード（ＣＲ２）３６とを有して構成されている。
【００５６】
より詳細には、上記した突入電流防止回路３０において、抵抗３２ならびにコンデンサ３４はＦＥＴ１０６ａのドレイン電圧の微分係数を引き出す微分回路であり、この微分回路で得られた微分係数電圧は、コンデンサ１０６ｂと抵抗１０６ｃとより得られるＣ１・Ｒ１時定数変化電圧に加算される。即ち、負荷電流が大きく増えるときには、ＦＥＴ１０６ａのドレイン電圧が大きく下がり、ＦＥＴ１０６ａのゲート電圧Ｖｇが負の方向に下がる。そして、ＦＥＴ１０６ａのゲート電圧Ｖｇが下がると、ＦＥＴ１０６ａの電流増加を抑えることになる。
【００５７】
また、ダイオード３６は、電源投入直後にコンデンサ３４に充電する電流によりゲート電圧Ｖｇが正に大きく振られることの無いようにするための保護ダイオードである。
【００５８】
ここで、「従来の技術」の欄で説明したように、ＦＥＴ１０６ａのドレイン−ソース間電流が大きく変化するのは、ゲート電圧の変化領域のうちの極く一部の領域においてである。一方、電源電流を規定値以下にするためには、ＦＥＴ１０６ａのゲート電圧変化の時定数は充分に大きくなくてはならない。即ち、電源を投入した後に通常動作に入る前に、大きな突入電流防止時間を費やしてしまうものであった。
【００５９】
このため、この図４に示す突入電流防止回路３０においては、容量性負荷１０４に流れる電流を容量性負荷１０４にかかる電圧の変化速度から検出し、この電圧の大きさに従ってＦＥＴ１０６ａのドレイン−ソース間電流が小さくなるように負帰還をかけることにより、突入電流を規定値以下に抑えるようにしている。これにより、コンデンサ１０６ｂと抵抗１０６ｃとよりなる時定数回路の時定数を小さくすることができる。図４は、こうした動作、即ち、コンデンサ１０６ｂと抵抗１０６ｃとより得られるＣ１・Ｒ１時定数変化電圧に、容量性負荷１０４にかかる電圧の変化速度に比例した電圧を加算するという動作を実現するための回路構成の一例を示している。
【００６０】
なお、図４に示す回路において、コンデンサの容量の大きさに関しては、一般に「コンデンサ（Ｃ）１０４ａ≫コンデンサ（Ｃ１）１０６ｂ≫コンデンサ（Ｃ２）３４」であるから、「１／Ｃ２：１／Ｃ１＝（Ｅ−Ｖｓ）：Ｖｓ」とすることで、時定数変化電圧の開始電圧をＶｓとすることができる。
【００６１】
図５には、図４に示す突入電流防止回路３０によるＦＥＴ１０６ａのゲート電圧の時間変化Ｅ（図５において実線Ｅにより示す。）ならびに図６に示す突入電流防止回路１０６によるＦＥＴ１０６ａのゲート電圧の時間変化Ｄ（図５において破線Ｄにより示す。）を示すグラフが表されている。
【００６２】
なお、図５に示すゲート電圧の時間変化のグラフに示す図４に示す突入電流防止回路３０においては、初めは時定数は小さな立ち上がりでゲート電圧Ｖｇが上昇するが、ゲート電圧変化によりドレイン−ソース間電流が大きく変化する範囲になると負帰還がかかり、ゲート電圧Ｖｇの上昇速度は下がり、最後は元の速度で上昇する。
【００６３】
なお、上記した実施の形態は、以下の（１）乃至（２）に説明するように適宜に変形することができる。
【００６４】
（１）上記した実施の形態においては、ＦＥＴとしてＮ型ＭＯＳ−ＦＥＴを使用した場合について説明したが、本発明はこれに限られるものではないものであり、回路中の全ての電圧極性を反転してＰ型ＦＥＴを使用するようにしてもよいことは勿論である。
【００６５】
（２）上記した実施の形態ならびに上記（１）に示す変形例は、適宜に組み合わせるようにしてもよいことは勿論である。
【００６６】
【発明の効果】
本発明は、以上説明したように構成されているので、比較的簡単な回路で必要な突入電流防止機能を発揮しながら短時間に完了することができるという優れた効果を奏する。
【００６７】
即ち、本発明によれば、突入電流を規定値に抑えることができるとともに、短時間のうちにＦＥＴの抵抗値を必要な値まで低下することが可能になるという優れた効果を奏する。
【００６８】
換言すれば、本発明によれば、従来と比較すると、突入電流防止回路の収束時間を大幅に短縮化することができるという優れた効果を奏する。
【図面の簡単な説明】
【図１】本発明による突入電流防止回路の実施の形態の一例の回路構成説明図である。
【図２】本発明による突入電流防止回路の実施の形態の他の例の回路構成説明図である。
【図３】突入電流防止回路によるＦＥＴのゲート電圧の時間変化を示すグラフである。
【図４】本発明による突入電流防止回路の実施の形態の他の例の回路構成説明図である。
【図５】突入電流防止回路によるＦＥＴのゲート電圧の時間変化を示すグラフである。
【図６】従来の突入電流防止回路の回路構成説明図である。
【符号の説明】
１０、２０、３０、１０６　　　　突入電流防止回路
１２　　　　抵抗（Ｒｓ）
２２　　　　ツェナーダイオード（ＣＲ１）
３２　　　　抵抗（Ｒ３）
３４　　　　コンデンサ（Ｃ２）
３６　　　　ダイオード（ＣＲ２）
１００　　　　直流電源
１００ａ　　　マイナス側端子
１０２　　　　スイッチ（ＳＷ）
１０４　　　　容量性負荷
１０４ａ　　　容量成分（Ｃ）
１０４ｂ　　　負荷成分（ＬＯＡＤ）
１０６ａ　　　ＦＥＴ
１０６ｂ　　　コンデンサ（Ｃ１）
１０６ｃ　　　抵抗（Ｒ１）
１０６ｄ　　　抵抗（Ｒ２）
【図１】
2004129419.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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