(57)【要約】【課題】平面形状がメッシュ状等のトレンチパターンを有する半導体装置において、非トレンチ領域の側面に沿って形成された絶縁膜が、非トレンチ領域の、平面形状がほぼ直角状の角部において平坦部よりも薄くなるのを防ぐこと。【解決手段】トレンチエッチングによりエッチングされずに残った非トレンチ領域３の、平面形状が外向きに突出し、かつトレンチ２に面する角部３１を、ケミカルドライエッチャによるエッチング等の等方性エッチングにより、その曲率半径が２０ｎｍ以上４０ｎｍ以下の範囲の大きさになるように丸めた後、トレンチ２内に絶縁膜および導電体を形成する。【選択図】      図１
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【特許請求の範囲】
【請求項１】
トレンチエッチングによりエッチングされずに残る非トレンチ領域に、平面形状が外向きに突出する角部がトレンチに面して残るように、半導体層にトレンチを形成する工程と、
等方性エッチングにより前記角部を丸める工程と、
丸められた前記角部を含む前記非トレンチ領域の側面に絶縁膜を形成する工程と、
前記絶縁膜の表面に導電体を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記等方性エッチングは、エッチング用のガスと、半導体層と反応して該半導体層の露出面に保護膜を堆積するためのガスを用いて、前記非トレンチ領域の露出面に薄膜を堆積しながらドライエッチングをおこなうケミカルドライエッチャによるエッチングであることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記エッチングガスはＣＦ４ガスであることを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記保護膜生成ガスはＯ２ガスであることを特徴とする請求項２または３に記載の半導体装置の製造方法。
【請求項５】
前記トレンチの平面形状はメッシュ状であることを特徴とする請求項１〜４のいずれか一つに記載の半導体装置の製造方法。
【請求項６】
前記トレンチの平面形状は、一端または両端がつながったストライプ状であることを特徴とする請求項１〜４のいずれか一つに記載の半導体装置の製造方法。
【請求項７】
前記非トレンチ領域の前記角部を、その曲率半径が２０ｎｍ以上４０ｎｍ以下の範囲の大きさになるように丸めることを特徴とする請求項１〜６のいずれか一つに記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特にシリコン半導体基板の表面を掘り下げたトレンチ内にゲート絶縁膜を介してゲート電極を設けたパワーＭＯＳＦＥＴの製造方法に関する。
【０００２】
【従来の技術】
一般に、パワーＭＯＳＦＥＴでは、耐圧を維持するため、拡張ドレイン領域が設けられる。プレーナ型パワーＭＯＳＦＥＴの場合、拡張ドレイン領域が基板表面に沿って形成されるため、パワーＩＣに集積化しても、集積度が低くなってしまう。そこで、パワーＩＣの高集積化を図るため、トレンチ構造の横型パワーＭＯＳＦＥＴ（Ｔｒｅｎｃｈ  Ｌａｔｅｒａｌ  Ｐｏｗｅｒ  ＭＯＳＦＥＴ）が提案されている（たとえば、特許文献１、特許文献２参照。）。
【０００３】
トレンチ横型パワーＭＯＳＦＥＴは、たとえば、つぎのようにして作製される。まず、シリコン基板にトレンチを形成する。そして、斜めイオン注入法により、トレンチの側壁および底部に拡張ドレイン領域を形成する。ついで、トレンチ側壁の内側にゲート絶縁膜を形成し、さらにその内側にゲートポリシリコンを形成する。また、トレンチ外側の基板表面層にソース領域を形成する。
【０００４】
ついで、トレンチ内を層間絶縁膜で埋め、その層間絶縁膜にコンタクトホールを開口する。そのコンタクトホールを介して、イオン注入法により、トレンチ底部にドレイン領域を形成した後、コンタクトホール内をドレインポリシリコンで埋める。その上に層間絶縁膜を積層し、これを貫通してゲートポリシリコン、ソース領域およびドレインポリシリコンにそれぞれ接続するゲート電極、ソース電極およびドレイン電極を形成する。そして、ゲート配線、ソース配線およびドレイン配線を形成し、トレンチ横型パワーＭＯＳＦＥＴが完成する。
【０００５】
トレンチ横型パワーＭＯＳＦＥＴの平面レイアウトに関し、本発明者らは、図１３に示すように、半導体基板１に、平面形状がメッシュ状のトレンチ２を形成し、トレンチ２が島状の非トレンチ領域３の四方を囲む構成について先に出願している（特願２００１−１６２３８３号）。この構成によれば、非トレンチ領域３の側面全体にチャネルが形成されるので、チャネル密度が増大し、オン抵抗が低くなる。
【０００６】
たとえば図１３に示す平面形状のトレンチ２において、トレンチ２内には、ゲート絶縁膜、ゲートポリシリコンおよびドレインポリシリコンなどが形成される。トレンチ２の底部には、ドレイン領域などが形成される。非トレンチ領域３には、ソース領域および拡張ドレイン領域などが形成される。また、非トレンチ領域３の基板表面上には、ゲート電極が引き出される。
【０００７】
したがって、図１４に示すように、ドレイン配線４は、トレンチ２内に埋め込まれたドレインポリシリコン（図示せず）に沿って、その上に配置される。ゲート配線５は、非トレンチ領域３上を通り、ドレイン配線４の隣りに配置される。ソース配線６は、非トレンチ領域３上を通り、ゲート配線５の隣りに配置される。図１４において、符号７は、ドレイン配線４と図示しないドレイン電極とのコンタクト部である。符号８は、ゲート配線５と図示しないゲート電極とのコンタクト部である。符号９は、ソース配線６と図示しないソース電極とのコンタクト部である。
【０００８】
ところで、ＲＩＥ（反応性イオンエッチング）等の異方性エッチングにより、半導体基板にトレンチを形成すると、トレンチの底部や上部における角部の曲率半径が極めて小さくなることが知られている。たとえばトレンチキャパシタを作製する際に、トレンチの底部や上部における角部の曲率半径が小さいまま、熱酸化によりゲート膜を形成すると、この角部の酸化膜厚が平坦部よりも薄くなり、絶縁破壊耐圧が低下してしまう。これを防ぐため、トレンチ形成後に、ケミカルドライエッチャによるエッチング（以下、ＣＤＥとする）をおこない、トレンチの底部や上部の角部を丸める、すなわち曲率半径を大きくする技術が公知である（たとえば、特許文献３参照。）。
【０００９】
【特許文献１】
特開２００２−１８４９８０号公報
【特許文献２】
特開２００２−２７０８３１号公報
【特許文献３】
特許第２６３５６０７号公報
【００１０】
【発明が解決しようとする課題】
上述したメッシュ状トレンチパターンを有するトレンチ横型パワーＭＯＳＦＥＴでは、図１５に拡大して示すように、非トレンチ領域３の角部の平面形状がほぼ直角になっている。そのため、非トレンチ領域３の側面に沿って形成されたゲート絶縁膜１０が、非トレンチ領域３の角部において、平坦な部分よりも薄くなる。それによって、駆動時に、非トレンチ領域３の角部に電界が集中し、素子の破壊が起こりやすくなる。
【００１１】
実際に、本発明者らが素子のゲート耐圧試験をおこない、ＯＢＩＣ（Ｏｐｔｉｃａｌ  Ｂｅａｍ  Ｉｎｄｕｃｅｄ  Ｃｕｒｒｅｎｔ）法により観察したところ、多数の素子が非トレンチ領域３の角部で破壊されているのが確認された。このように、従来の製造プロセスのまま、メッシュ状トレンチパターンを有する素子を製造したのでは、素子のゲート耐圧が低くなるという問題点がある。
【００１２】
本発明は、上記問題点に鑑みてなされたものであって、非トレンチ領域の側面に沿って形成された絶縁膜が、非トレンチ領域の、平面形状がほぼ直角状の角部において平坦部よりも薄くなるのを防ぐことができる半導体装置の製造方法を提供することを目的とする。
【００１３】
【課題を解決するための手段】
上記目的を達成するため、本発明は、平面形状がメッシュ状、または一端もしくは両端がつながったストライプ状のトレンチパターンを有する半導体装置を製造するにあたって、トレンチエッチングによりエッチングされずに残った非トレンチ領域の、平面形状が外向きに突出し、かつトレンチに面する角部を、ケミカルドライエッチャによるエッチング等の等方性エッチングにより、その曲率半径が２０ｎｍ以上４０ｎｍ以下の範囲の大きさになるように丸めた後、トレンチ内に絶縁膜および導電体を形成することを特徴とする。この発明によれば、トレンチ形成後、トレンチ内に絶縁膜および導電体を形成する前に、非トレンチ領域の角部が丸められる。
【００１４】
【発明の実施の形態】
以下に、本発明の実施の形態について図面を参照しつつ詳細に説明する。図１は、本発明方法により製造される半導体装置のトレンチパターンの平面形状の一例を示す図である。図２は、図１に示すパターンのトレンチにゲート絶縁膜が形成された状態を拡大して示す平断面図である。
【００１５】
図１および図２に示すように、本発明にかかる製造方法は、半導体層を構成する半導体基板１にメッシュパターンのトレンチ２を形成し、島状の非トレンチ領域３の四隅の角部３１を、等方性エッチングにより丸めた後、非トレンチ領域３の側面にゲート絶縁膜１０を形成するものである。等方性エッチングとしては、たとえばＣＤＥが挙げられる。ＣＤＥでは、エッチングと同時に、半導体層１の表面に保護膜が堆積するが、この保護膜は凸部にはあまり堆積しないため、非トレンチ領域３の角部３１が選択的にエッチングされることになる。
【００１６】
ＣＤＥをおこなう際には、たとえば、エッチングガスとしてＣＦ４ガスを用い、また保護膜を堆積するためのガス（保護膜生成ガス）としてＯ２ガスを用いる。特に限定しないが、ＣＤＥの処理条件の一例として、ＣＦ４ガスの流量は７０ｓｃｃｍであり、Ｏ２ガスの流量は２００ｓｃｃｍである。また、たとえば、パワーは３５０Ｗであり、圧力は２７Ｐａである。
【００１７】
また、ＣＤＥ等の等方性エッチングによるエッチング量は、非トレンチ領域３の角部３１の曲率半径が２０ｎｍ以上４０ｎｍ以下の範囲の大きさになる程度であるのが適当である。その理由は、本発明者らが、上述したガス流量、パワーおよび圧力の条件で、エッチング時間を変化させてＣＤＥをおこない、作製したトレンチ横型パワーＭＯＳＦＥＴのゲート耐圧およびオン抵抗とエッチング時間との関係、ならびにエッチング時間と角部３１の曲率半径との関係を調べたところ、図３および図４に示すように、上記範囲のときにゲート耐圧が高く、かつオン抵抗が低いという良好な結果が得られたからである。
【００１８】
図３は、ゲート耐圧およびオン抵抗とエッチング時間との関係を調べた結果を示す特性図である。図３から明らかなように、ゲート耐圧とオン抵抗とはトレードオフのような関係にある。つまり、高いゲート耐圧を得るにはエッチング時間を長くした方がよいが、オン抵抗を低くするには短くした方がよい。これは、ＣＤＥをおこなう前の非トレンチ領域３の側面の面方位が（０１０）面と（００１）面であるのに対して、ＣＤＥによるエッチング量が多くなると、これらの面と方位が異なり、これらの面よりもキャリア移動度の劣る面がより多く出現するからと考えられる。
【００１９】
ここで、たとえば低オン抵抗および高耐圧を必要とする電源用ＩＣやモータ駆動用ＩＣなどのパワーＩＣ全般に用いられるトレンチ横型パワーＭＯＳＦＥＴの場合、信頼性を確保するためには、４ＭＶ／ｃｍ以上の電界に対して破壊しないようにする必要がある。そのためには、ゲート耐圧を２０Ｖ以上にする必要がある。また、アプリケーションの要求仕様によれば、オン抵抗は１８ｍΩ・ｍｍ２以下である。したがって、上述したエッチング条件の場合には、エッチング時間は、１００〜２００秒であるのが適当であり、好ましくは１５０秒である。
【００２０】
ところで、ＣＤＥのガス流量、パワーおよび圧力の条件が上述した条件と異なれば、当然のことながら、適当なエッチング時間も異なってくる。そこで、エッチング時間と非トレンチ領域３の角部３１の曲率半径との関係を調べたところ、角部３１の曲率半径は概ねエッチング時間に比例することがわかり、それに基づいて図４に示す関係が得られる。
【００２１】
図４は、ゲート耐圧およびオン抵抗と非トレンチ領域３の角部３１の曲率半径との関係を示す特性図である。図４より、ゲート耐圧が２０Ｖ以上で、かつオン抵抗が１８ｍΩ・ｍｍ２以下となるのは、非トレンチ領域３の角部３１の曲率半径が２０〜４０ｎｍのときであることがわかる。このうち、曲率半径が３０ｎｍのときに、もっとも良好な結果が得られる。
【００２２】
つぎに、本発明方法を適用してトレンチ横型パワーＭＯＳＦＥＴを製造する方法について説明する。図５〜図１０は、図１のＡ−Ａにおける、トレンチ横型パワーＭＯＳＦＥＴの製造途中の断面構成を示す図である。まず、図５に示すように、たとえば比抵抗１２Ωｃｍのｐ型半導体基板１の表面に、たとえば厚さ１μｍのマスク酸化膜４１を成長させる。そして、そのマスク酸化膜４１の一部を選択的に除去して基板表面を露出させる。
【００２３】
パターニングされたマスク酸化膜４１をマスクとしてＲＩＥ（反応性イオンエッチング）により、たとえば開口幅が３μｍで、深さが２μｍのトレンチ２を形成する。つづいて、斜めイオン注入をおこない、ｐ型半導体基板１の、トレンチ２の側面および底面の部分にｎドリフト領域１１を形成する。しかる後、ＣＤＥをおこない、非トレンチ領域３の角部３１の曲率半径を２０〜４０ｎｍとする。そして、マスク酸化膜４１を除去する。
【００２４】
ついで、図６に示すように、トレンチ２の側面および底面に、たとえばＣＶＤにより厚さが５０ｎｍのゲート絶縁膜１０を形成する。つづいて、ゲート絶縁膜１０上に、導電体として、たとえば厚さが０．３μｍのドープドポリシリコンを堆積し、これをエッチバックして、トレンチ２の側壁に沿ってゲートポリシリコン１２を形成する。このゲートポリシリコン１２は、図６に示す断面と異なる断面において基板表面に引き出される。
【００２５】
ついで、図７に示すように、基板表面にイオン注入をおこなった後、ドライブ熱処理をおこない、ｐベース領域１３、ｎ＋ソース領域１４およびｐ＋拡散領域１５を形成する。ｐベース領域１３については、たとえば拡散深さは１μｍであり、表面濃度は１×１０１８ｃｍ−３である。ｎ＋ソース領域１４については、たとえば拡散深さは０．２μｍであり、表面濃度は１×１０２０ｃｍ−３である。ｐ＋拡散領域１５については、たとえば拡散深さは０．２μｍであり、表面濃度は１×１０２０ｃｍ−３である。なお、ｎ＋ソース領域１４とｐ＋拡散領域１５については、イオン注入時に適宜レジストマスクを用いてイオン注入領域を分ける。
【００２６】
ついで、図８に示すように、層間絶縁膜１６をたとえば０．４μｍの厚さに積層する。そして、エッチバックにより、層間絶縁膜１６およびトレンチ底面のゲート絶縁膜１０を貫通する開口部を形成し、トレンチ底面のｎドリフト領域１１を露出させる。そして、図９に示すように、イオン注入により、トレンチ底面に露出したｎドリフト領域１１にｎ＋ドレイン領域１７を形成する。
【００２７】
ついで、図１０に示すように、ポリシリコンを堆積し、それをエッチバックしてトレンチ２内をドレインポリシリコン１８で埋める。そして、全面に層間絶縁膜１９を形成し、これにコンタクトホールを開口する。さらにメタルを堆積して、ソース電極２０、ドレイン電極２１、および図には現われていないゲート電極を形成する。
【００２８】
ついで、図示しないが、全面に層間絶縁膜を形成し、これにコンタクトホールを開口する。そして、その上にメタルを堆積し、これをパターニングしてソース配線、ドレイン配線およびゲート配線を形成して、トレンチ横型パワーＭＯＳＦＥＴが完成する。
【００２９】
図１１は、上述した製造プロセスにより作製したトレンチ横型パワーＭＯＳＦＥＴの配線の一例を示す図である。ドレイン配線４は、トレンチ２内の図示しないドレインポリシリコン（図１０参照）上に配置され、コンタクト部７を介して、図示しないドレイン電極に電気的に接続する。ゲート配線５は、図示しないゲートポリシリコンが引き出された非トレンチ領域３上を通り、コンタクト部８を介して、図示しないゲート電極に電気的に接続する。ソース配線６は、非トレンチ領域３上を通り、コンタクト部９を介して、図示しないソース電極に電気的に接続する。
【００３０】
上述した実施の形態によれば、トレンチ２を形成し、ＣＤＥ等の等方性エッチングにより非トレンチ領域３の角部３１を丸めた後、トレンチ２内にゲート絶縁膜１０およびゲートポリシリコン１２を形成するので、非トレンチ領域３の角部３１においてゲート絶縁膜１０が局所的に薄くなるのを防ぐことができる。したがって、トレンチ横型パワーＭＯＳＦＥＴ等の駆動時に、非トレンチ領域３の角部３１に電界が集中するのを防ぐことができるので、ゲート耐圧が低下するのを防ぐことができる。実際に、本発明者らが調べたところ、図１０に示す構成のトレンチ横型パワーＭＯＳＦＥＴにおいて、ゲート絶縁膜１０の厚さを５０ｎｍとしたときのゲート耐圧は、ＣＤＥをおこなったものでは２５Ｖであったのに対して、ＣＤＥをおこなわなかったものでは１５Ｖであった。
【００３１】
以上において本発明は、上述した実施の形態に限らず、種々変更可能である。たとえば図１２に示すように、非トレンチ領域３５に、平面形状が外向きに突出する角部３６がトレンチ２に面して残っていれば、トレンチ２の平面形状は、両端がつながったストライプ状であってもよいし、一端がつながったストライプ状であってもよい。また、トレンチ横型パワーＭＯＳＦＥＴは、上述した構成に限らないし、本発明は、トレンチ横型パワーＭＯＳＦＥＴ以外にも、非トレンチ領域に、トレンチに面して、平面形状が外向きに突出する角部が設けられているような半導体装置に適用できる。また、本発明は、ｐ型とｎ型の導電型を逆にしても成り立つ。
【００３２】
【発明の効果】
本発明によれば、トレンチ形成後、トレンチ内に絶縁膜および導電体を形成する前に、非トレンチ領域の角部が丸められるので、非トレンチ領域の側面に沿って形成された絶縁膜が、非トレンチ領域の角部において局所的に薄くなるのを防ぐことができる。したがって、半導体装置の駆動時に、非トレンチ領域の角部に電界が集中するのを防ぐことができるので、非トレンチ領域と、絶縁膜の表面に形成された導電体との間の耐圧、たとえば半導体装置がＭＯＳＦＥＴの場合にはゲート耐圧が低下するのを防ぐことができる。
【図面の簡単な説明】
【図１】本発明方法により形成される、非トレンチ領域の角部が丸められたメッシュ状トレンチパターンを示す平面図である。
【図２】図１に示す非トレンチ領域の角部にゲート絶縁膜が形成された状態を拡大して示す平断面図である。
【図３】図１に示すトレンチに作製した横型パワーＭＯＳＦＥＴについて、ゲート耐圧およびオン抵抗とエッチング時間との関係を調べた結果を示す特性図である。
【図４】図１に示すトレンチに作製した横型パワーＭＯＳＦＥＴについて、ゲート耐圧およびオン抵抗と非トレンチ領域の角部の曲率半径との関係を調べた結果を示す特性図である。
【図５】図１に示すトレンチに作製される横型パワーＭＯＳＦＥＴの作製途中の図１Ａ−Ａにおける構成を示す断面図である。
【図６】図１に示すトレンチに作製される横型パワーＭＯＳＦＥＴの作製途中の図１Ａ−Ａにおける構成を示す断面図である。
【図７】図１に示すトレンチに作製される横型パワーＭＯＳＦＥＴの作製途中の図１Ａ−Ａにおける構成を示す断面図である。
【図８】図１に示すトレンチに作製される横型パワーＭＯＳＦＥＴの作製途中の図１Ａ−Ａにおける構成を示す断面図である。
【図９】図１に示すトレンチに作製される横型パワーＭＯＳＦＥＴの作製途中の図１Ａ−Ａにおける構成を示す断面図である。
【図１０】図１に示すトレンチに作製される横型パワーＭＯＳＦＥＴの作製途中の図１Ａ−Ａにおける構成を示す断面図である。
【図１１】図１に示すトレンチに作製した横型パワーＭＯＳＦＥＴの配線を示す平面図である。
【図１２】本発明方法により形成される、非トレンチ領域の角部が丸められたストライプ状トレンチパターンを示す平面図である。
【図１３】非トレンチ領域の角部がほぼ直角形状をしたメッシュ状トレンチパターンを示す平面図である。
【図１４】図１３に示すトレンチに作製した横型パワーＭＯＳＦＥＴの配線を示す平面図である。
【図１５】図１３に示すトレンチに作製した横型パワーＭＯＳＦＥＴの非トレンチ領域の角部におけるゲート絶縁膜を拡大して示す平断面図である。
【符号の説明】
１  半導体層（半導体基板）
２  トレンチ
３，３５  非トレンチ領域
３１，３６  非トレンチ領域の角部
１０  絶縁膜（ゲート絶縁膜）
１２  導電体（ゲートポリシリコン）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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