(57)【要約】【課題】ノイズが及ぼす影響をより低減することができる半導体装置等を提供する。【解決手段】Ｐエピタキシャル層１２が形成されたＰ基板１１上に第２のプロセスでなるセンサセルとＭＯＳプロセスでなるＣＭＯＳとを形成する際に、Ｐ−ＭＯＳ用の浅いＮウェル領域１８ａを第２のプロセスで形成し、これをＭＯＳプロセスでなるＰウェル領域１５ａにより取り囲み、さらにこれを第２のプロセスでなる深いＮウェル領域３６ｂにより取り囲んで、トリプルウェル構造とすることにより、ＣＭＯＳとセンサセルとの間をインピーダンス的に遮蔽してノイズの伝達を妨げるようにした半導体装置。【選択図】  図１８
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【特許請求の範囲】
【請求項１】
一導電型の半導体基板上に第１の回路を形成するための第１のプロセスと、上記半導体基板上に第２の回路を形成するためのプロセスであって上記第１のプロセスにより形成し得る不純物拡散領域よりも深い不純物拡散領域を形成可能な第２のプロセスと、を製造プロセスとして有する半導体装置の製造方法であって、
上記第１の回路用の深い反対導電型のウェル領域を上記第２のプロセスにより形成する第１の工程と、
この第１の工程により形成した深い反対導電型のウェル領域内に上記第１のプロセスにより上記第１の回路用の一導電型のウェル領域を形成する第２の工程と、
この第２の工程により形成した一導電型のウェル領域内に上記第２のプロセスにより上記第１の回路用の浅い反対導電型のウェル領域を形成する第３の工程と、
を具備し、
上記第３の工程は、上記第２の回路を構成する浅い反対導電型のウェル領域を形成するための工程を兼ねていることを特徴とする半導体装置の製造方法。
【請求項２】
上記第２の回路は、フォトダイオードを備えたセンサセルが複数配列されたセンサセルアレイであることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
上記センサセルは、さらに、絶縁ゲート型電界効果トランジスタを備えたものであることを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
上記第１の回路は、上記第２の回路に関する周辺回路であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】
上記周辺回路は、ＭＯＳ電界効果型トランジスタであることを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
上記ＭＯＳ電界効果型トランジスタは、ＰチャンネルＭＯＳトランジスタとＮチャンネルＭＯＳトランジスタとを組み合わせて構成されたＣＭＯＳ型トランジスタであることを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
上記一導電型のウェル領域は、ＰチャンネルＭＯＳトランジスタにおけるＮ型ウェル領域またはＮチャンネルＭＯＳトランジスタにおけるＰ型ウェル領域の何れか一方であり、
上記浅い反対導電型のウェル領域は、ＰチャンネルＭＯＳトランジスタにおけるＮ型ウェル領域またはＮチャンネルＭＯＳトランジスタにおけるＰ型ウェル領域の何れか他方であることを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
一導電型の半導体基板と、この半導体基板上に第１のプロセスにより形成された第１の回路と、上記半導体基板上に上記第１のプロセスにより形成し得る不純物拡散領域よりも深い不純物拡散領域を形成可能な第２のプロセスにより形成された第２の回路と、を具備する半導体装置であって、
上記第２のプロセスにより形成された上記第１の回路用の深い反対導電型のウェル領域と、
この深い反対導電型のウェル領域内に上記第１のプロセスにより形成された上記第１の回路用の一導電型のウェル領域と、
この一導電型のウェル領域内に、上記第２の回路を構成する浅い反対導電型のウェル領域を形成するための工程を兼ねて、上記第２のプロセスにより形成された上記第１の回路用の浅い反対導電型のウェル領域と、
を具備したことを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、異なる複数種類の回路が形成される半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
半導体装置としての半導体イメージセンサは、従来より、各種の方式のものが提案されているが、近年、その中で、閾値電圧変調方式のＭＯＳ型固体撮像素子が、ＣＣＤ（電荷結合素子）の高性能画質とＣＭＯＳの低消費電力とを兼ね備えたものとして注目されており、種々の画像入力装置に利用されることが期待されている。
【０００３】
この閾値電圧変調方式のＭＯＳ型固体撮像素子は、画質の劣化を抑制し、高密度化および低コスト化を図ることができる優れた特徴を備えており、具体的な技術例としては、特開平１１−１９５７７８号公報の明細書に開示されたものが挙げられ、深いインプランティングが多数存在するプロセスにより形成される。
【０００４】
固体撮像装置は、一般的に、センサセルアレイを組み込むチップ上に、幾つかの周辺回路も組み込むのが普通であり、閾値電圧変調方式のＭＯＳ型固体撮像素子においても、通常のＭＯＳプロセスにより構成した周辺回路を組み込むようにしている。
【０００５】
【特許文献１】
特開平１１−１９５７７８号公報
【０００６】
【発明が解決しようとする課題】
しかしながら、ＭＯＳプロセスにより形成された回路は、比較的多くのノイズを発生させてしまうために、周辺回路で発生したノイズが伝達されて、他の回路に影響を及ぼすことがある。特に、センサセルアレイにノイズの影響が伝達されると、撮像される画像が劣化してしまうために、こうしたノイズの影響を可能な限り回避することが望ましい。
【０００７】
本発明は上記事情に鑑みてなされたものであり、ノイズが及ぼす影響をより低減することができる半導体装置およびその製造方法を提供することを目的としている。
【０００８】
【課題を解決するための手段】
上記の目的を達成するために、本発明による半導体装置の製造方法は、一導電型の半導体基板上に第１の回路を形成するための第１のプロセスと、上記半導体基板上に第２の回路を形成するためのプロセスであって上記第１のプロセスにより形成し得る不純物拡散領域よりも深い不純物拡散領域を形成可能な第２のプロセスと、を製造プロセスとして有する半導体装置の製造方法であって、上記第１の回路用の深い反対導電型のウェル領域を上記第２のプロセスにより形成する第１の工程と、この第１の工程により形成した深い反対導電型のウェル領域内に上記第１のプロセスにより上記第１の回路用の一導電型のウェル領域を形成する第２の工程と、この第２の工程により形成した一導電型のウェル領域内に上記第２のプロセスにより上記第１の回路用の浅い反対導電型のウェル領域を形成する第３の工程と、を具備し、上記第３の工程は、上記第２の回路を構成する浅い反対導電型のウェル領域を形成するための工程を兼ねている。
【０００９】
このような方法によれば、第３の工程が第２の回路を構成する浅い反対導電型のウェル領域を形成するための工程を兼ねているために、工程の簡略化を図ることができる。さらに、深い反対導電型のウェル領域を設けたことにより、第１の回路とそれ以外の部分とのインピーダンスが増大するために、第１の回路からノイズが発生しても伝達され難く、ノイズが及ぼす影響が小さい回路を形成することが可能となる。
【００１０】
また、本発明による半導体装置の製造方法は、上記第２の回路が、フォトダイオードを備えたセンサセルが複数配列されたセンサセルアレイである。
【００１１】
このような方法によれば、第１の回路から発生するノイズがセンサセルアレイに及ぼす影響を小さくする半導体装置を製造することができるために、より高画質な画像を得ることが可能となる。
【００１２】
また、本発明による半導体装置の製造方法は、上記センサセルが、さらに、絶縁ゲート型電界効果トランジスタを備えたものである。
【００１３】
このような方法によれば、第１の回路から発生するノイズが絶縁ゲート型電界効果トランジスタを備えたセンサセルアレイに及ぼす影響を小さくする半導体装置を製造することができるために、より高画質な画像を得ることが可能となる。
【００１４】
また、本発明による半導体装置の製造方法は、上記第１の回路が、上記第２の回路に関する周辺回路である。
【００１５】
このような方法によれば、周辺回路から発生するノイズが第２の回路に及ぼす影響を小さくする半導体装置を製造することができる。
【００１６】
また、本発明による半導体装置の製造方法は、上記周辺回路が、ＭＯＳ電界効果型トランジスタである。
【００１７】
このような方法によれば、ノイズが比較的多く発生するＭＯＳ電界効果型トランジスタからのノイズの影響を効果的に低減する半導体装置を製造することが可能となる。
【００１８】
また、本発明による半導体装置の製造方法は、上記ＭＯＳ電界効果型トランジスタが、ＰチャンネルＭＯＳトランジスタとＮチャンネルＭＯＳトランジスタとを組み合わせて構成されたＣＭＯＳ型トランジスタである。
【００１９】
このような方法によれば、ノイズが比較的多く発生するＣＭＯＳ型トランジスタからのノイズの影響を効果的に低減する半導体装置を製造することが可能となる。
【００２０】
また、本発明による半導体装置の製造方法は、上記一導電型のウェル領域が、ＰチャンネルＭＯＳトランジスタにおけるＮ型ウェル領域またはＮチャンネルＭＯＳトランジスタにおけるＰ型ウェル領域の何れか一方であり、上記浅い反対導電型のウェル領域は、ＰチャンネルＭＯＳトランジスタにおけるＮ型ウェル領域またはＮチャンネルＭＯＳトランジスタにおけるＰ型ウェル領域の何れか他方である。
【００２１】
このような方法によれば、ノイズが比較的多く発生するＣＭＯＳ型トランジスタからのノイズの影響を効果的に低減する半導体装置を、Ｐ型半導体基板とＮ型半導体基板との何れにも製造することが可能となる。
【００２２】
また、本発明による半導体装置は、一導電型の半導体基板と、この半導体基板上に第１のプロセスにより形成された第１の回路と、上記半導体基板上に上記第１のプロセスにより形成し得る不純物拡散領域よりも深い不純物拡散領域を形成可能な第２のプロセスにより形成された第２の回路と、を具備する半導体装置であって、上記第２のプロセスにより形成された上記第１の回路用の深い反対導電型のウェル領域と、この深い反対導電型のウェル領域内に上記第１のプロセスにより形成された上記第１の回路用の一導電型のウェル領域と、この一導電型のウェル領域内に、上記第２の回路を構成する浅い反対導電型のウェル領域を形成するための工程を兼ねて、上記第２のプロセスにより形成された上記第１の回路用の浅い反対導電型のウェル領域と、を具備したものである。
【００２３】
このような装置によれば、第２の回路を構成する浅い反対導電型のウェル領域を形成するための工程を兼ねた第３の工程により製造されるために、工程が簡略化されて、安価な半導体装置とすることが可能となる。さらに、深い反対導電型のウェル領域を設けたことにより、第１の回路とそれ以外の部分とのインピーダンスが増大するために、第１の回路からノイズが発生しても伝達され難く、ノイズが及ぼす影響が小さい回路を形成することが可能となる。
【００２４】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を説明する。
図１から図１８は本発明の一実施形態を示したものであり、図１はイメージセンサＬＳＩの構成を示すブロック図、図２から図１８はセンサセルとＭＯＳ型トランジスタを形成するプロセスを示す図であって、（Ａ）は本実施形態、（Ｂ）は本実施形態に対比される従来例を示している。
【００２５】
図１に示すように、このイメージセンサＬＳＩ１は、半導体装置であって、閾値電圧変調方式のＭＯＳ型固体撮像素子であるセンサセルアレイ２と、垂直シフトレジスタ３と、水平シフトレジスタ４と、タイミングジェネレータ５と、出力アンプ６と、バイアス回路７と、昇圧回路８と、を半導体基板９上に一体に構成することにより、１つのセンサチップとして構成されている。
【００２６】
センサセルアレイ２は、例えば特開平１１−１９５７７８号公報に記載されたような、フォトダイオードと光信号検出用絶縁ゲート型電界効果型ＭＯＳトランジスタとを含むセンサセルが、アレイ状（例えば６４０×４８０のセンサセル、オプティカルブラック領域を含めると例えば７１２×５００のセンサセル）に配列されたものである。
【００２７】
センサセルについて、さらに詳述すると、フォトダイオードは、不純物拡散領域とウエル領域とを含んで構成され、光が入射すると、該入射光に応じたホール（正孔）がウエル領域内に発生する。このウエル領域は、光信号検出用ＭＯＳトランジスタと共有されていて、光信号検出用ＭＯＳトランジスタのゲート領域を構成している。フォトダイオードの不純物拡散領域と、光信号検出用ＭＯＳトランジスタのドレイン拡散領域とは、ウエル領域の表層に一体的に形成されている。上記ドレイン拡散領域は、リング状のゲート電極の外周部を取り囲むように形成されている。このリング状のゲート電極の中心部にはソース拡散領域が形成されている。ゲート電極下のウエル領域内であって、ソース拡散領域の周辺部には、ソース拡散領域を取り囲むようにキャリアポケットが形成されている。このようなセンサのさらに詳細な構造については、上記特開平１１−１９５７７８号公報に記載されている。
【００２８】
垂直シフトレジスタ３は、いわゆるワードラインである読み出しラインを指定するための回路である。水平シフトレジスタ４は、垂直シフトレジスタ３により指定された読み出しラインの内のカラムを順番に指定するための回路である。タイミングジェネレータ５は、各回路へ各種の制御信号をタイミングを合わせて供給するための回路である。出力アンプ６は、読み出されたセンサ信号を増幅して出力するための回路である。バイアス回路７は、イメージセンサＬＳＩ１内で必要とされる各種電圧を生成するための電圧生成回路である。昇圧回路８は、外部から供給される電圧を、センサセルアレイ２、垂直シフトレジスタ３、水平シフトレジスタ４、出力アンプ６、バイアス回路７などの昇圧された電圧が必要なセンサチップ上の各回路に供給するものである。半導体基板９は、上述したような各回路を半導体プロセスにより形成するための基板である。
【００２９】
図２は（Ａ）センサセルおよびトリプルウェル（３層のウェル構造）化したトランジスタ、（Ｂ）センサセルおよび従来のトランジスタ、を示す平面図である。この図２は、閾値電圧変調方式のＭＯＳ型固体撮像素子の製造工程における後述する図１８に示す状態においてフォトレジストを取り除いた状態を平面図としてほぼ示したものである。図２から図１８においては、本実施形態を（Ａ）に、従来例を（Ｂ）に対比させて、差異が明瞭になるように示しているとともに、製造工程数が本実施形態と従来例とで同一であることを示している。
【００３０】
この平面図においては、次のような構成要素が表出している。まず、図２（Ａ）に示す本実施形態のＣＭＯＳは、ＰチャンネルＭＯＳトランジスタ（Ｐ−ＭＯＳ）のゲート電極となるポリシリコン２６ａと、Ｐ−ＭＯＳのソース拡散領域およびドレイン拡散領域となるＰ＋領域３２ａ，３２ｂと、Ｐ−ＭＯＳのサブストレート拡散領域となるＮ＋領域３１ａと、これらの周囲を覆うフィールド絶縁膜となる２酸化シリコン酸化膜１３と、ＮチャンネルＭＯＳトランジスタ（Ｎ−ＭＯＳ）のゲート電極となるポリシリコン２６ｂと、Ｎ−ＭＯＳのソース拡散領域およびドレイン拡散領域となるＮ＋領域３１ｂ，３１ｃと、その周囲を覆うフィールド絶縁膜である上記２酸化シリコン酸化膜１３と、Ｎ−ＭＯＳのサブストレート拡散領域となるＰ＋領域３２ｃと、Ｐ−ＭＯＳおよびＮ−ＭＯＳを取り囲むように覆うＰウェル領域１５ａと、このＰウェル領域１５ａの外側をさらに取り囲むように覆う深いＮウェル領域（Ｄｅｅｐ  Ｎ−Ｗｅｌｌ）１４と、がこの平面図に現れている。
【００３１】
また、図２（Ａ）に示す本実施形態のセンサセルは、リング状のゲート電極となるポリシリコン２６ｄと、リング状のポリシリコン２６ｄの内部に位置するソース拡散領域となるＮ＋領域２８ｄと、リング状のポリシリコン２６ｄの外部を取り囲むように設けられたドレイン拡散領域となるＮ＋領域２８ｃと、このＮ＋領域２８ｃの図２上の上下を挟むように位置するＮウェル領域１８ｂと、これらの左右に設けられたポリシリコン２６ｃ，２６ｅと、ポリシリコン２６ｃの図２上の左側に位置するＰウェル領域１５ｂと、ポリシリコン２６ｅの図２上の左右に位置するＰウェル領域１５ｃと、がこの平面図に現れている。
【００３２】
一方、図２（Ｂ）に示す従来のＣＭＯＳは、Ｐ−ＭＯＳのゲート電極やソース拡散領域、ドレイン拡散領域等がＮウェル領域９１により取り囲まれ、Ｎ−ＭＯＳのゲート電極やソース拡散領域、ドレイン拡散領域等がＰウェル領域９２により取り囲まれている点が異なっている。また、図２（Ｂ）に示す従来のセンサセルは、図２（Ａ）に示した本実施形態のセンサセルと同様である。
【００３３】
図３から図１８は製造工程を順に示したものであり、図３は（Ａ）センサセルおよびトリプルウェル化したトランジスタ、（Ｂ）センサセルおよび従来のトランジスタ、の製造工程における初期状態を示す断面図である。図３から図１８の（Ａ）は図２（Ａ）のＡ−Ａ断面を矢印Ａ方向に見た断面図、図３から図１８の（Ｂ）は図２（Ｂ）のＢ−Ｂ断面を矢印Ｂ方向に見た断面図となっている。この初期状態は、シリコンウエーハでなるＰ基板１１上にＰエピタキシャル層１２がエピタキシャル成長により形成されたものとなっている。この初期状態では、（Ａ）に示す本実施形態と、（Ｂ）に示す従来例とは同一である。
【００３４】
図４は（Ａ）センサセルおよびトリプルウェル化したトランジスタ、（Ｂ）センサセルおよび従来のトランジスタ、の製造工程における酸化膜形成の工程を示す断面図である。この工程では、フィールド絶縁膜となる図示のような２酸化シリコン酸化膜１３のパターンを形成している。この工程においても、（Ａ）に示す本実施形態と、（Ｂ）に示す従来例とは同一である。
【００３５】
図５は（Ａ）センサセルおよびトリプルウェル化したトランジスタ、（Ｂ）センサセルおよび従来のトランジスタ、の製造工程におけるＮウェル領域形成の工程を示す断面図である。図５（Ａ）に示す本実施形態の工程では、フォトレジストＰＲをフォトリソグラフィにより形成した後に、該フォトレジストＰＲによりマスクされていない部分に、閾値電圧変調方式のＭＯＳ型固体撮像素子の製造プロセスを利用したイオンインプランテーション（イオン注入）を行うことによりＭＯＳトランジスタ用の深いＮウェル領域（Ｄｅｅｐ  Ｎ−Ｗｅｌｌ）１４を形成している。これに対して図５（Ｂ）に示す従来例の工程では、フォトレジストＰＲをフォトリソグラフィにより形成した後に、該フォトレジストＰＲによりマスクされていない部分に、通常のピュアＭＯＳライクなプロセス（第１のプロセスであるＭＯＳプロセス）によりイオンインプランテーションを行ってＰ−ＭＯＳ用のＮウェル領域９１を形成している。
【００３６】
図６は（Ａ）センサセルおよびトリプルウェル化したトランジスタ、（Ｂ）センサセルおよび従来のトランジスタ、の製造工程におけるＰウェル領域形成の工程を示す断面図である。図６（Ａ）に示す本実施形態の工程では、フォトレジストＰＲ形成後に、通常のピュアＭＯＳライクなプロセスによりイオンインプランテーションを行ってＰウェル領域１５ａを形成しており、このＰウェル領域１５ａは、図５（Ａ）の工程で形成した深いＮウェル領域１４に周囲を覆われるように形成されている。この工程においては、さらにセンサセル側のＰウェル領域１５ｂ，１５ｃも形成している。これに対して図６（Ｂ）に示す従来例の工程では、フォトレジストＰＲ形成後に、通常のピュアＭＯＳライクなプロセスによりイオンインプランテーションを行ってＮ−ＭＯＳ用のＰウェル領域９２をＰ−ＭＯＳ用のＮウェル領域９１に隣接して形成するとともに、センサセル側のＰウェル領域１５ｂ，１５ｃも形成している。
【００３７】
図７は（Ａ）センサセルおよびトリプルウェル化したトランジスタ、（Ｂ）センサセルおよび従来のトランジスタ、の製造工程におけるフォトダイオード形成の工程を示す断面図である。この工程では、フォトリソグラフィおよびイオンインプランテーションにより、比較的深いところにＮ型領域１６を形成し、比較的浅いところにＰウェル領域１７を形成している。この工程は、（Ａ）に示す本実施形態と、（Ｂ）に示す従来例とが同一である。
【００３８】
図８は（Ａ）センサセルおよびトリプルウェル化したトランジスタ、（Ｂ）センサセルおよび従来のトランジスタ、の製造工程におけるセンサ用Ｎウェル領域形成の工程を示す断面図である。図８（Ａ）に示す本実施形態の工程では、図６（Ａ）の工程で形成したＰウェル領域１５ａ内に、閾値電圧変調方式のＭＯＳ型固体撮像素子の製造プロセスを利用したフォトリソグラフィおよびイオンインプランテーションにより、ＭＯＳトランジスタ用の浅いＮウェル領域（Ｓｈａｌｌｏｗ  Ｎ−Ｗｅｌｌ）１８ａを形成している。この工程においては、さらに図７（Ａ）の工程で形成したＰウェル領域１７を取り囲むように、センサセル側のＮウェル領域１８ｂを同様に形成している。こうして、トランジスタ用のＮウェル領域１８ａを、センサセルを製造するためのプロセス（閾値電圧変調方式のＭＯＳ型固体撮像素子を製造するためのプロセスであって、上記第１のプロセスであるＭＯＳプロセスに対応して、以下では、第２のプロセスという。）を利用して形成している。これに対して、図８（Ｂ）に示す従来例の工程では、図７（Ｂ）の工程で形成したＰウェル領域１７を取り囲むように、センサセル側のＮウェル領域１８ｂのみをフォトリソグラフィおよびイオンインプランテーションにより、形成している。
【００３９】
図９は（Ａ）センサセルおよびトリプルウェル化したトランジスタ、（Ｂ）センサセルおよび従来のトランジスタ、の製造工程におけるセンサ用Ｐウェル領域形成の工程を示す断面図である。この工程では、フォトリソグラフィおよびイオンインプランテーションにより、Ｎウェル領域１８ｂよりも深い部分でＮ型領域１６に隣接するようにＰ型領域１９を形成している。さらにこの工程では、フォトリソグラフィおよびイオンインプランテーションにより、Ｎウェル領域１８ｂに取り囲まれながらＰウェル領域１７に隣接するようにＰウェル領域２０を形成し、さらにこのＰウェル領域２０の表層部分にＮ層（Ｎ型不純物をドープした層）２１を形成している。この工程は、（Ａ）に示す本実施形態と、（Ｂ）に示す従来例とが同一である。
【００４０】
図１０は（Ａ）センサセルおよびトリプルウェル化したトランジスタ、（Ｂ）センサセルおよび従来のトランジスタ、の製造工程におけるホールポケット形成の工程を示す断面図である。この工程では、フォトリソグラフィおよびイオンインプランテーションにより、Ｎ層２１直下のＰウェル領域２０内に、キャリアポケット（高濃度埋込層）としてホールポケット２２を形成している。この工程は、（Ａ）に示す本実施形態と、（Ｂ）に示す従来例とが同一である。
【００４１】
図１１は（Ａ）センサセルおよびトリプルウェル化したトランジスタ、（Ｂ）センサセルおよび従来のトランジスタ、の製造工程におけるＮ−ＭＯＳチャンネルドープの工程を示す断面図である。この工程では、図６（Ａ）に示す工程で形成したＰウェル領域１５ａまたは図６（Ｂ）に示す工程で形成したＰウェル領域９２内の表層部分に、フォトリソグラフィおよびイオンインプランテーションにより、Ｎ−ＭＯＳチャンネル用のＰ層（Ｐ型不純物をドープした層）２３を形成している。この工程は、（Ａ）に示す本実施形態と、（Ｂ）に示す従来例とが同一である。
【００４２】
図１２は（Ａ）センサセルおよびトリプルウェル化したトランジスタ、（Ｂ）センサセルおよび従来のトランジスタ、の製造工程におけるＰ−ＭＯＳチャンネルドープの工程を示す断面図である。この工程では、図８（Ａ）に示す工程で形成した浅いＮウェル領域１８ａまたは図５（Ｂ）に示す工程で形成したＮウェル領域９１内の表層部分に、フォトリソグラフィおよびイオンインプランテーションにより、Ｐ−ＭＯＳチャンネル用のＮ層２４を形成している。この工程は、（Ａ）に示す本実施形態と、（Ｂ）に示す従来例とが同一である。
【００４３】
図１３は（Ａ）センサセルおよびトリプルウェル化したトランジスタ、（Ｂ）センサセルおよび従来のトランジスタ、の製造工程におけるゲート形成の工程を示す断面図である。この工程では、酸化炉で高温スチームにさらすなどによりシリコンと酸素を反応させて２酸化シリコン酸化膜を形成してからエッチングすることにより酸化膜のパターンを形成する。さらに、例えば化学気相成長法によりポリシリコンを堆積して、その後にフォトリソグラフィやドライエッチング等を行うことにより、酸化膜のパターン上にポリシリコンのパターンを重畳する。これにより、Ｐ−ＭＯＳ用のゲートとして２酸化シリコン酸化膜２５ａ（ゲート絶縁膜）とポリシリコン２６ａ（ゲート電極）が、Ｎ−ＭＯＳ用のゲートとして２酸化シリコン酸化膜２５ｂ（ゲート絶縁膜）とポリシリコン２６ｂ（ゲート電極）が、センサ用のゲートとして２酸化シリコン酸化膜２５ｃ，２５ｄ，２５ｅ（ゲート絶縁膜）とポリシリコン２６ｃ，２６ｄ，２６ｅ（ゲート電極）とが、それぞれ形成される。この工程は、（Ａ）に示す本実施形態と、（Ｂ）に示す従来例とが同一である。
【００４４】
図１４は（Ａ）センサセルおよびトリプルウェル化したトランジスタ、（Ｂ）センサセルおよび従来のトランジスタ、の製造工程におけるセンサ用Ｎ＋層形成の工程を示す断面図である。この工程では、リング状のゲート電極を構成するポリシリコン２６ｄの近傍の表層部分に、フォトリソグラフィおよびイオンインプランテーションにより、図示のようにセンサ用のＮ＋層２７を形成している。この工程は、（Ａ）に示す本実施形態と、（Ｂ）に示す従来例とが同一である。
【００４５】
図１５は（Ａ）センサセルおよびトリプルウェル化したトランジスタ、（Ｂ）センサセルおよび従来のトランジスタ、の製造工程におけるＮ−ＭＯＳ用Ｎ＋領域形成の工程を示す断面図である。この工程では、フォトリソグラフィおよびイオンインプランテーションにより、Ｎ−ＭＯＳ用のＰウェル領域１５ａまたはＰウェル領域９２にＮ＋領域２８ａ，２８ｂを形成するとともに、センサ用のポリシリコン２６ｄの近傍にもＮ＋領域２８ｃ，２８ｄを同様に形成している。この工程は、（Ａ）に示す本実施形態と、（Ｂ）に示す従来例とが同一である。
【００４６】
図１６は（Ａ）センサセルおよびトリプルウェル化したトランジスタ、（Ｂ）センサセルおよび従来のトランジスタ、の製造工程におけるＰ−ＭＯＳ用Ｐ＋領域形成の工程を示す断面図である。この工程では、フォトリソグラフィおよびイオンインプランテーションにより、Ｐ−ＭＯＳ用の浅いＮウェル領域１８ａまたはＮウェル領域９１に、Ｐ＋領域２９ａ，２９ｂを形成している。この工程は、（Ａ）に示す本実施形態と、（Ｂ）に示す従来例とが同一である。
【００４７】
図１７は（Ａ）センサセルおよびトリプルウェル化したトランジスタ、（Ｂ）センサセルおよび従来のトランジスタ、の製造工程におけるＮ−ＭＯＳ用Ｎ＋領域形成の工程を示す断面図である。この工程では、Ｐ−ＭＯＳトランジスタ用およびＮ−ＭＯＳトランジスタ用のゲート電極にサイドウォール３０を形成した後に、フォトリソグラフィおよびイオンインプランテーションにより、Ｎ＋領域２８ａ，２８ｂにＮ−ＭＯＳ用のＮ＋領域３１ｂ，３１ｃをサイドウォール３０直下の部分を除いてほぼ重畳するように形成するとともに、Ｐ−ＭＯＳの浅いＮウェル領域１８ａまたはＮウェル領域９１に、Ｎ＋領域３１ａを形成している。この工程は、（Ａ）に示す本実施形態と、（Ｂ）に示す従来例とが同一である。
【００４８】
図１８は（Ａ）センサセルおよびトリプルウェル化したトランジスタ、（Ｂ）センサセルおよび従来のトランジスタ、の製造工程におけるＰ−ＭＯＳ用Ｐ＋領域形成の工程を示す断面図である。この工程では、フォトリソグラフィおよびイオンインプランテーションにより、Ｐ＋領域２９ａ，２９ｂにＰ−ＭＯＳ用のＰ＋領域３２ａ，３２ｂをサイドウォール３０直下の部分を除いてほぼ重畳するように形成するとともに、Ｎ−ＭＯＳのＰウェル領域１５ａまたはＰウェル領域９２に、Ｐ＋領域３２ｃを形成している。この工程は、（Ａ）に示す本実施形態と、（Ｂ）に示す従来例とが同一である。
【００４９】
図１８（Ａ）に示す本実施形態の構成と、図１８（Ｂ）に示す従来例の構成とを比較すると、従来例のＣＭＯＳはＰ−ＭＯＳ用のＮウェル領域とＮ−ＭＯＳ用のＰウェル領域との２つのウェル領域を備えるいわゆるツインウェルとして構成されているのに対して、図１８（Ａ）に示す本実施形態のＣＭＯＳは、第２のプロセスで形成したＰ−ＭＯＳ用の浅いＮウェル領域を、ＭＯＳプロセスで形成したＮ−ＭＯＳ用のＰウェル領域で取り囲み、さらにこのＰウェル領域を第２のプロセスで形成した深いＮウェル領域で取り囲むトリプルウェル構造となっている。
【００５０】
これにより、ＰＮ接合面による接合容量や、各ウェル領域自体のインピーダンスにより、ＣＭＯＳとその他の回路との間のトータルのインピーダンスは、図１８（Ｂ）に示す従来例よりも、図１８（Ａ）に示す本実施形態の方が大きくなる。従って、Ｐ−ＭＯＳやＮ−ＭＯＳでノイズが発生したとしても、そのノイズがセンサ側に伝達され難くなる。
【００５１】
こうして、周辺回路を第２のプロセスで形成した深いウェルにより取り囲み、特にトリプルウェル構造とすることにより、該周辺回路でノイズが発生してもセンサ側に及ぼす影響を小さくすることができ、高画質な画像を撮像することが可能となる。
【００５２】
このような実施形態によれば、閾値電圧変調方式のＭＯＳ型固体撮像素子の製造プロセスに存在する深いインプランティングを用いて、製造工程を増加させることなくＣＭＯＳをトリプルウェル化したために、製造コストを抑制しながら、高画質な画像を撮像することができる閾値電圧変調方式のＭＯＳ型固体撮像素子を得ることができる。
【００５３】
なお、本発明は上述した実施形態に限定されるものではなく、発明の主旨を逸脱しない範囲内において種々の変形や応用が可能であることは勿論である。
【図面の簡単な説明】
【図１】本発明の一実施形態のイメージセンサＬＳＩの構成を示すブロック図。
【図２】上記実施形態の、（Ａ）センサセルおよびトリプルウェル化したトランジスタ、（Ｂ）センサセルおよび従来のトランジスタ、を示す平面図。
【図３】上記実施形態の、（Ａ）センサセルおよびトリプルウェル化したトランジスタ、（Ｂ）センサセルおよび従来のトランジスタ、の製造工程における初期状態を示す断面図。
【図４】上記実施形態の、（Ａ）センサセルおよびトリプルウェル化したトランジスタ、（Ｂ）センサセルおよび従来のトランジスタ、の製造工程における酸化膜形成の工程を示す断面図。
【図５】上記実施形態の、（Ａ）センサセルおよびトリプルウェル化したトランジスタ、（Ｂ）センサセルおよび従来のトランジスタ、の製造工程におけるＮウェル領域形成の工程を示す断面図。
【図６】上記実施形態の、（Ａ）センサセルおよびトリプルウェル化したトランジスタ、（Ｂ）センサセルおよび従来のトランジスタ、の製造工程におけるＰウェル領域形成の工程を示す断面図。
【図７】上記実施形態の、（Ａ）センサセルおよびトリプルウェル化したトランジスタ、（Ｂ）センサセルおよび従来のトランジスタ、の製造工程におけるフォトダイオード形成の工程を示す断面図。
【図８】上記実施形態の、（Ａ）センサセルおよびトリプルウェル化したトランジスタ、（Ｂ）センサセルおよび従来のトランジスタ、の製造工程におけるセンサ用Ｎウェル領域形成の工程を示す断面図。
【図９】上記実施形態の、（Ａ）センサセルおよびトリプルウェル化したトランジスタ、（Ｂ）センサセルおよび従来のトランジスタ、の製造工程におけるセンサ用Ｐウェル領域形成の工程を示す断面図。
【図１０】上記実施形態の、（Ａ）センサセルおよびトリプルウェル化したトランジスタ、（Ｂ）センサセルおよび従来のトランジスタ、の製造工程におけるホールポケット形成の工程を示す断面図。
【図１１】上記実施形態の、（Ａ）センサセルおよびトリプルウェル化したトランジスタ、（Ｂ）センサセルおよび従来のトランジスタ、の製造工程におけるＮ−ＭＯＳチャンネルドープの工程を示す断面図。
【図１２】上記実施形態の、（Ａ）センサセルおよびトリプルウェル化したトランジスタ、（Ｂ）センサセルおよび従来のトランジスタ、の製造工程におけるＰ−ＭＯＳチャンネルドープの工程を示す断面図。
【図１３】上記実施形態の、（Ａ）センサセルおよびトリプルウェル化したトランジスタ、（Ｂ）センサセルおよび従来のトランジスタ、の製造工程におけるゲート形成の工程を示す断面図。
【図１４】上記実施形態の、（Ａ）センサセルおよびトリプルウェル化したトランジスタ、（Ｂ）センサセルおよび従来のトランジスタ、の製造工程におけるセンサ用Ｎ＋層形成の工程を示す断面図。
【図１５】上記実施形態の、（Ａ）センサセルおよびトリプルウェル化したトランジスタ、（Ｂ）センサセルおよび従来のトランジスタ、の製造工程におけるＮ−ＭＯＳ用Ｎ＋領域形成の工程を示す断面図。
【図１６】上記実施形態の、（Ａ）センサセルおよびトリプルウェル化したトランジスタ、（Ｂ）センサセルおよび従来のトランジスタ、の製造工程におけるＰ−ＭＯＳ用Ｐ＋領域形成の工程を示す断面図。
【図１７】上記実施形態の、（Ａ）センサセルおよびトリプルウェル化したトランジスタ、（Ｂ）センサセルおよび従来のトランジスタ、の製造工程におけるＮ−ＭＯＳ用Ｎ＋領域形成の工程を示す断面図。
【図１８】上記実施形態の、（Ａ）センサセルおよびトリプルウェル化したトランジスタ、（Ｂ）センサセルおよび従来のトランジスタ、の製造工程におけるＰ−ＭＯＳ用Ｐ＋領域形成の工程を示す断面図。
【符号の説明】
１…イメージセンサＬＳＩ、  ２…センサセルアレイ、  ３…垂直シフトレジスタ、  ４…水平シフトレジスタ、  ５…タイミングジェネレータ、  ６…出力アンプ、  ７…バイアス回路、  ８…昇圧回路、  ９…半導体基板、  １１…Ｐ基板、  １２…Ｐエピタキシャル層、  １４…深いＮウェル領域（第２のプロセス）、  １５ａ…Ｐウェル領域（ＭＯＳプロセス）、  １８ａ…浅いＮウェル領域（第２のプロセス）、  ２３…Ｐ層（ＭＯＳプロセス）、  ２４…Ｎ層（ＭＯＳプロセス）、  ２５ａ，２５ｂ…２酸化シリコン酸化膜（ＭＯＳプロセス）、  ２６ａ，２６ｂ…ポリシリコン（ＭＯＳプロセス）、  ３１ａ，３１ｂ，３１ｃ…Ｎ＋領域（ＭＯＳプロセス）、  ３２ａ，３２ｂ，３２ｃ…Ｐ＋領域（ＭＯＳプロセス）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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