(57)【要約】【課題】  安定的なコンタクトプラグを形成することができる半導体素子及びその製造方法を提供すること。【解決手段】  アクティブ領域及びフィールド領域が定義されたシリコン基板上にシリサイデーション阻止層パターンを形成して前記フィールド領域及び前記フィールド領域の外部へ一部拡張された領域をカバーし、残りのアクティブ領域である第１領域を露出させる。前記第１領域に存在するシリコンを金属と反応させシリサイド膜を形成し、前記シリサイド膜を含む結果物上に絶縁膜を形成して前記結果物を絶縁させる。前記絶縁膜の一部をエッチングして前記シリサイド膜の上部面を露出させる開口部を形成し、前記開口部に露出された部位を埋め立てるように導電性物質を塗布する。これにより、フィールド領域が過度にエッチングされることを防止して安定的にコンタクトを形成する。【選択図】  図６
2004241772.tif 000002
【特許請求の範囲】
【請求項１】
アクティブ領域及びフィールド領域が定義されたシリコン基板上にシリサイデーション阻止層パターンを形成し、前記フィールド領域をカバーし、残りのアクティブ領域である第１領域を露出させる段階と、
前記第１領域に存在するシリコンを金属と反応させシリサイド膜を形成する段階と、
前記シリサイド膜を含む結果物上に絶縁膜を形成する段階と、
前記シリサイデーション阻止層パターンより前記絶縁膜に対してエッチング選択比が高いエッチング条件で前記絶縁膜を選択的にエッチングして前記シリサイド膜の上部面を露出させる開口部を形成する段階と、
前記開口部に露出された部位を埋め立てるように導電性物質を塗布する段階と、を含む半導体素子の製造方法。
【請求項２】
前記シリサイデーション阻止層は、酸化膜及び窒化膜の二重膜で形成されることを特徴とする請求項１記載の半導体素子の製造方法。
【請求項３】
前記シリコン基板には、導電性パターンが具備されていることを特徴とする請求項１記載の半導体素子の製造方法。
【請求項４】
前記シリサイド膜の上に、エッチング阻止膜を更に具備することを特徴とする請求項１記載の半導体素子の製造方法。
【請求項５】
前記シリサイデーション阻止層パターンに対する前記絶縁膜のエッチング選択比は１：１０以上であることを特徴とする請求項１記載の半導体素子の製造方法。
【請求項６】
前記シリサイド膜は、コバルトシリサイド膜であることを特徴とする請求項１記載の半導体素子の製造方法。
【請求項７】
アクティブ領域及びフィールド領域が定義されたシリコン基板上にシリサイデーション阻止層パターンを形成し、前記フィールド領域及び前記フィールド領域の外部へ一部拡張された領域をカバーし、残りのアクティブ領域である第１領域を露出させる段階と、
前記第１領域に存在するシリコンを金属と反応させシリサイド膜を形成する段階と、
前記シリサイド膜を含む結果物上に絶縁膜を形成する段階と、
前記絶縁膜を選択的にエッチングして前記シリサイド膜の上部面を露出させる開口部を形成する段階と、
前記開口部に露出された部位を埋め立てるように導電性物質を塗布する段階と、を含む半導体素子の製造方法。
【請求項８】
前記フィールド領域の外部へ一部拡張された領域は、隣接したアクティブ領域の広さの１０％以下に拡張され、前記第１領域と隣接するように形成されることを特徴とする請求項７記載の半導体素子の製造方法。
【請求項９】
前記シリサイデーション阻止層は、酸化膜及び窒化膜の二重膜で形成されることを特徴とする請求項７記載の半導体素子の製造方法。
【請求項１０】
前記シリコン基板には、導電性パターンが具備されていることを特徴とする請求項７記載の半導体素子の製造方法。
【請求項１１】
前記シリサイド膜の上に、エッチング阻止膜を更に具備することを特徴とする請求項７記載の半導体素子の製造方法。
【請求項１２】
前記シリサイデーション阻止層パターンに対する前記絶縁膜のエッチング選択比は、１：１０以上であることを特徴とする請求項７記載の半導体素子の製造方法。
【請求項１３】
前記シリサイド膜は、コバルトシリサイド膜であることを特徴とする請求項７記載の半導体素子の製造方法。
【請求項１４】
前記開口部を形成する段階は、前記シリサイデーション阻止層パターンより前記絶縁膜に対してエッチング選択比が高いエッチング条件で前記絶縁膜を選択的にエッチングすることを特徴とする請求項７記載の半導体素子の製造方法。
【請求項１５】
アクティブ領域及びフィールド領域を含む半導体基板と、
前記フィールド領域をカバーして前記アクティブ領域を露出させるシリサイデーション阻止層と、
前記アクティブ領域上に形成されたシリサイド膜と、
前記シリサイデーション阻止層をカバーし、前記シリサイド膜の一部を露出させる開口部を含む絶縁膜と、
前記開口部内に形成され前記シリサイド膜に接触される導電性物質と、を含む半導体素子。
【請求項１６】
アクティブ領域及びフィールド領域が定義されたシリコン基板上に形成され、前記フィールド領域をカバーして前記アクティブ領域を露出させるシリサイデーション阻止層パターンと、
前記アクティブ領域に存在するシリコンと金属との反応によって前記アクティブ領域上に形成されるシリサイド膜と、
前記シリサイド膜を含む前記基板上に形成された絶縁膜と、
前記シリサイデーション阻止層パターンより前記絶縁膜に対してエッチング選択比が高いエッチング条件で前記絶縁膜を選択的にエッチングして形成される前記シリサイド膜の上部面を露出させる開口部と、
前記開口部を埋め立てる導電性物質と、を含む半導体素子。
【請求項１７】
前記シリサイデーション阻止層パターンは、酸化膜及び窒化膜を含むことを特徴とする請求項１６記載の半導体素子。
【請求項１８】
前記シリサイデーション阻止層パターンと前記基板との間に形成された導電性パターンを更に含むことを特徴とする請求項１６記載の半導体素子。
【請求項１９】
前記シリサイド膜の上に形成されたエッチング阻止膜を更に含むことを特徴とする請求項１６記載の半導体素子。
【請求項２０】
前記シリサイデーション阻止層パターンに対する前記絶縁膜のエッチング選択比は、１：１０以上であることを特徴とする請求項１６記載の半導体素子。
【請求項２１】
前記シリサイド膜は、コバルトシリサイド膜を含むことを特徴とする請求項１６記載の半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体素子の製造方法に関し、より詳細には安定的にコンタクトが形成された半導体素子の製造方法に関するものである。
【背景技術】
【０００２】
急速度で発展している情報化社会において、大量の情報をより迅速に処理するために、データの転送速度が速い半導体素子が要求されている。半導体素子のデータの転送速度を高めるためには、一つのチップ（ｃｈｉｐ）上にセル（ｃｅｌｌ）を高集積度で集積させなければならない。このため、半導体素子に用いられる配線は立体的な形状を持ち、多層に形成されている。
【０００３】
前記多層に形成された配線を電気的に連結させる役割を果たすコンタクトは、半導体素子において必須的に要求される。前記コンタクトは、層間絶縁膜に最小限の臨界寸法（Ｃｒｉｔｉｃａｌ  Ｄｉｍｅｎｓｉｏｎ；ＣＤ）を持つようにコンタクトホール（ｃｏｎｔａｃｔ  ｈｏｌｅ）を形成し、このコンタクトホールを導電性物質で埋め立てることにより形成され、それぞれ異なる層に存在する導電性パターンを電気的に連結させる。
【０００４】
前記層間絶縁膜にコンタクトホールを形成するために、まず前記層間絶縁膜上にフォトレジスト膜を形成する。コンタクトホールを形成しようとする位置に存在する層間絶縁膜の上部面が露出されるように、前記フォトレジスト膜を露光し現像してフォトレジストパターンを形成する。前記フォトレジストパターンをエッチングマスクとして用いて前記露出された層間絶縁膜をエッチングすることにより、コンタクトホールを形成する。この時、半導体素子にセルを高集積度に集積させるために、デザインルール（ｄｅｓｉｇｎ  ｒｕｌｅ）を縮小させるにつれてコンタクトホールの形成が可能な面積が減少する。従って、フォトレジスト膜を露光し現像する段階において、フォトマスクとのアラインの誤差許容範囲は非常に小さい。このため、セルフアラインコンタクト（ｓｅｌｆ  ａｌｉｇｎｅｄ  ｃｏｎｔａｃｔ；ＳＡＣ）パッドを形成するが、コンタクトホールの形成途中にミスアライン（ｍｉｓ−ａｌｉｇｎ）が頻繁に発生する。
【０００５】
例えば、半導体基板に定義されたフィールド領域とアクティブ領域が隣接する地域においては、アクティブ領域に形成されるべきコンタクトがフィールド領域にかけて形成される事が頻繁に発生する。即ち、コンタクトホールを形成する段階において、同一エッチング条件で露出される領域が前記エッチング条件に対してそれぞれ異なるエッチング特性を持つので、相対的に前記エッチング条件に対して脆弱な部分が発生することになる。
【０００６】
半導体素子の動作速度を向上させるために、半導体素子内には選択的にシリサイド膜（ｓｉｌｉｃｉｄｅ  ｆｉｌｍ）を形成する。デザインルールが減少するにつれて、各配線及びゲート電極のようにコンタクトと接触される部分の接触面積が減少して接触抵抗（ｃｏｎｔａｃｔ  ｒｅｓｉｓｔａｎｃｅ）が増加するため、比抵抗値が低い耐熱金属からなり、伝導度に優れたシリサイド（ｓｉｌｉｃｉｄｅ）が使用される。前記シリサイド膜は接触抵抗を減少させるので、素子の動作速度を改善することに必須的な要素である。
【０００７】
前記シリサイド膜を形成する工程をシリサイデーション（ｓｉｌｉｃｉｄａｔｉｏｎ）工程と言う。前記シリサイデーション工程は、シリコンを含む下地膜上に、チタン（Ｔｉ）、ニッケル（Ｎｉ）及びコバルト（Ｃｏ）のような金属物質を蒸着した後に熱処理して、チタン−シリサイド、ニッケル−シリサイド又はコバルト−シリサイドを形成する工程である。特許文献１にシリサイデーション工程が開示されている。
【０００８】
低い抵抗値を持つシリサイドとしては、コバルトシリサイド（ｃｏｂａｌｔ  ｓｉｌｉｃｉｄｅ；ＣｏＳｉ２）及びチタニウムシリサイド（ｔｉｔａｎｉｕｍ  ｓｉｌｉｃｉｄｅ；ＴｉＳｉ２）があり、前記シリサイドの比抵抗値は、約１５〜２０μΩ・ｃｍである。約０.２５μｍ級のデザインルール（ｄｅｓｉｇｎ  ｒｕｌｅ）を持つ半導体装置では、ゲートの臨界寸法（ｃｒｉｔｉｃａｌ  ｄｉｍｅｎｓｉｏｎ：ＣＤ）に対する依存性が少ないコバルトシリサイドが主に用いられている。
【０００９】
一般に半導体基板に選択的にシリサイド膜を形成するためには、シリサイド膜の形成を除外すべき領域にはシリサイデーション阻止層（ｓｉｌｉｃｉｄａｔｉｏｎ  ｂｌｏｃｋｉｎｇ  ｌａｙｅｒ；ＳＢＬ）パターンを形成する。前記シリサイデーション阻止層パターンは、シリコンを露出させる領域上にのみ選択的に形成される。従って、フィールド領域又はスペーサのように絶縁性物質からなり、シリコンを含んでいない領域には前記シリサイデーション阻止層パターンを形成しない。又、シリサイデーション工程を完了した後には、前記シリサイデーション阻止層パターンを除去する。
【００１０】
シリサイド膜が形成されたアクティブ領域及びフィールド領域を含んでコンタクトホール（ｃｏｎｔａｃｔ  ｈｏｌｅ）が形成されると、同一エッチング条件でも、前記アクティブ領域（ａｃｔｉｖｅ  ｒｅｇｉｏｎ）に隣接したフィールド領域（ｆｉｅｌｄ  ｒｅｇｉｏｎ）は、相対的に同一エッチング条件に対して脆弱であるために、リセス（ｒｅｃｅｓｓ）領域が発生する。場合によっては、前記リセス領域は形成しようとするコンタクトホールの深さに対して、約１０％を超過する程度に深く形成される。従って、下部基板が浸食されダメージが形成されると、アクティブ領域とコンタクトとの間に流れる電流が下部基板に漏洩され素子の不良を発生させる。デザインルールが減少されて０.１μｍ級以下になると、浅くなったジャンクション（ｊｕｎｃｔｉｏｎ）で前記のようなダメージ（ｄｅｍａｇｅ）がもっと深刻化し、下部基板に対する漏洩電流の原因（ｌｅａｋａｇｅ  ｓｏｕｒｃｅ）として作用する。
【００１１】
前記フィールド領域が過度にエッチングされることを防止するために、エッチング量を減少させると、相対的にアクティブ領域上に層間絶縁膜（ｉｎｔｅｒｌａｙｅｒ  ｄｉｅｌｅｃｔｒｉｃ；ＩＬＤ）が残る恐れがある。従って、前記コンタクトホールを導電性物質で埋め立ててコンタクトを形成すると、前記コンタクトは電気的通路として役割を果たすことができなくなる。
【特許文献１】米国特開第６,０１５,７４８号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１２】
従って、本発明の第１目的は、シリサイデーション阻止層パターンでフィールド領域の浸食を防止して安定的なコンタクトプラグ（ｃｏｎｔａｃｔ  ｐｌｕｇ）を形成することができる半導体素子の製造方法を提供することにある。
【００１３】
本発明の第２目的は、フィールド領域からアクティブ領域へ一部拡張されたシリサイデーション阻止層パターンでフィールド領域の浸食を防止して安定的なコンタクトプラグ（ｃｏｎｔａｃｔ  ｐｌｕｇ）を形成することができる半導体素子の製造方法を提供することにある。
【課題を解決するための手段】
【００１４】
前記第１目的を達成するために本発明は、アクティブ領域及びフィールド領域が定義されたシリコン基板上にシリサイデーション阻止層パターンを形成し、前記フィールド領域をカバーし、残りのアクティブ領域である第１領域を露出させる段階と、前記第１領域に存在するシリコンを金属と反応させシリサイド膜を形成する段階と、前記シリサイド膜を含む結果物上に絶縁膜を形成する段階と、前記シリサイデーション阻止層パターンより前記絶縁膜に対してエッチング選択比が高いエッチング条件で前記絶縁膜を選択的にエッチングして前記シリサイド膜の上部面を露出させる開口部を形成する段階と、前記開口部に露出された部位を埋め立てるように導電性物質を塗布する段階と、を含む半導体素子の製造方法を提供する。
【００１５】
前記第２目的を達成するために本発明は、アクティブ領域及びフィールド領域が定義されたシリコン基板上にシリサイデーション阻止層パターンを形成し、前記フィールド領域及び前記フィールド領域の外部へ一部拡張された領域をカバーし、残りのアクティブ領域である第１領域を露出させる段階と、前記第１領域に存在するシリコンを金属と反応させシリサイド膜を形成する段階と、前記シリサイド膜を含む結果物上に絶縁膜を形成する段階と、前記シリサイデーション阻止層パターンより前記絶縁膜に対してエッチング選択比が高いエッチング条件で前記絶縁膜を選択的にエッチングして前記シリサイド膜の上部面を露出させる開口部を形成する段階と、前記開口部に露出された部位を埋め立てるように導電性物質を塗布する段階と、を含む半導体素子の製造方法を提供する。
【００１６】
前述したように、開口部が形成されるアクティブ領域と隣接したフィールド領域にまでシリサイデーション阻止層パターンを形成することにより、フィールド領域が過度にエッチングされることを防止して、安定的にコンタクトを形成することができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明を詳細に説明する。
【００１８】
アクティブ領域及びフィールド領域が定義されたシリコン基板上にシリサイデーション阻止層パターンを形成し、前記フィールド領域をカバーし、残りのアクティブ領域である第１領域を露出させる。この時、前記シリサイデーション阻止層は、酸化膜及び窒化膜の二重膜で形成することができる。又、前記シリコン基板には導電性パターンを更に備えることができる。
【００１９】
前記第１領域に存在するシリコンを金属と反応させシリサイド膜を形成する。前記シリサイド膜は、コバルトシリサイド膜であり、前記シリサイド膜の上にはエッチング阻止膜を更に備えることができる。
【００２０】
前記シリサイド膜を含む結果物上に絶縁膜を形成する。
【００２１】
前記シリサイデーション阻止層パターンより前記絶縁膜に対してエッチング選択比が高いエッチング条件で前記絶縁膜を選択的にエッチングして、前記シリサイド膜の上部面を露出させる開口部を形成する。前記シリサイデーション阻止層パターンに対する前記絶縁膜のエッチング選択比は１：１５以上である。
【００２２】
前記開口部に露出された部位を埋め立てるように導電性物質を塗布する。
【００２３】
アクティブ領域及びフィールド領域が定義されたシリコン基板上にシリサイデーション阻止層パターンを形成し、前記フィールド領域及び前記フィールド領域の外部へ一部拡張された領域をカバーし、残りのアクティブ領域である第１領域を露出させる。
【００２４】
前記フィールド領域の外部へ一部拡張された領域は、隣接したアクティブ領域の広さの１０％以下に拡張され、前記第１領域と隣接するように形成される。
【００２５】
この時、前記シリサイデーション阻止層は、酸化膜及び窒化膜の二重膜で形成することができる。又、前記シリコン基板には導電性パターンを更に備えることができる。
【００２６】
前記第１領域に存在するシリコンを金属と反応させシリサイド膜を形成する。前記シリサイド膜は、コバルトシリサイド膜であり、前記シリサイド膜の上にはエッチング阻止膜を更に備えることができる。
【００２７】
前記シリサイド膜を含む結果物上に絶縁膜を形成して前記結果物を絶縁させる。
【００２８】
前記シリサイデーション阻止層パターンより前記絶縁膜に対してエッチング選択比が高いエッチング条件で前記絶縁膜を選択的にエッチングして、前記シリサイド膜の上部面を露出させる開口部を形成する。前記シリサイデーション阻止層パターンに対する絶縁膜のエッチング選択比は１：１０以上である。
【００２９】
前記開口部に露出された部位を埋め立てるように導電性物質を塗布する。
[実施例]
【００３０】
以下、添付図面を参照して本発明の望ましい実施例を詳細に説明する。
【００３１】
図１は、本発明の実施例に係る半導体素子の一部分を示した平面図である。
【００３２】
図１を参照すると、半導体基板は、アクティブ（ａｃｔｉｖｅ）領域２１０とフィールド（ｆｉｅｌｄ）領域２３０で形成されており、前記アクティブ領域２１０及びフィールド領域２３０上には、導電性配線として多数個のゲートライン（ｇａｔｅ  ｌｉｎｅ）２５０が形成される。従って、前記アクティブ領域２１０及び前記アクティブ領域２１０上のゲートライン２５０のような配線を電気的に連結するために、前記アクティブ領域２１０上にはコンタクトプラグ２９０ａ，２９０ｂが形成される。
【００３３】
大部分のコンタクトプラグはアクティブ領域２１０内に形成される。しかし、デザインルールが急激に減少するにつれて狭い面積にコンタクトプラグを形成する過程中に、コンタクトプラグがアクティブ領域のみならずフィールド領域にかけて形成される場合がよく発生する。又、場合によっては、コンタクトプラグを形成するための工程マージン（ｍａｒｇｉｎ）を確保するために、アクティブ領域及び前記アクティブ領域と隣接した一部フィールド領域上にコンタクトプラグを形成する場合もある。
【００３４】
即ち、半導体素子は必要に応じてアクティブ領域２１０及びフィールド領域２３０にかけて形成されるコンタクトプラグを含む。
【００３５】
図２は、一般的なコンタクトプラグの形成方法により形成されたコンタクトプラグを持つ半導体素子の一部分を示す断面図である。
【００３６】
図２を参照すると、一般的なコンタクトプラグの形成方法によりシリサイド膜を形成すると、アクティブ領域及びフィールド領域を含んでコンタクトホール（ｃｏｎｔａｃｔ  ｈｏｌｅ）２０１を形成する場合に、同一エッチング条件でも、前記アクティブ領域（ａｃｔｉｖｅ  ｒｅｇｉｏｎ）に隣接したフィールド領域（ｆｉｅｌｄ  ｒｅｇｉｏｎ）は、相対的にエッチングに対して脆弱であるためにリセス（ｒｅｃｅｓｓ）領域２０２が発生する。場合によっては、前記リセス領域は形成しようとするコンタクトホールの深さに対して約１０％を超過する程度に深く形成される。従って、下部基板が浸食されダメージが形成されると、アクティブ領域とコンタクトとの間に流れる電流が下部基板に漏洩され素子の不良を発生させる。デザインルールが減少されて０.１μｍ級以下になると、浅くなったジャンクションで前記のようなダメージ（ｄｅｍａｇｅ）がもっと深刻化し、下部基板に対する漏洩電流の原因（ｌｅａｋａｇｅ  ｓｏｕｒｃｅ）として作用する。
【００３７】
図３乃至図１０は、本発明の実施例に係る半導体素子の製造方法に関する図２のＡ−Ａ’断面図である。
【００３８】
図３を参照すると、通常のシャロートレンチアイソレーション（ｓｈａｌｌｏｗ  ｔｒｅｎｃｈ  ｉｓｏｌａｔｉｏｎ：ＳＴＩ、以下「ＳＴＩ」という）工程によりシリコン（ｓｉｌｉｃｏｎ）基板２００にトレンチ（ｔｒｅｎｃｈ）を形成し、前記トレンチを酸化膜で埋め立てることにより、フィールド領域２３０を形成する。又、前記フィールド領域の形成と共に前記フィールド領域２３０により複数個のアクティブ領域２１０が定義される。
【００３９】
前記アクティブ領域２１０及びフィールド領域２３０が定義された基板２００上に酸化膜を形成した後、前記酸化膜上にポリシリコンを蒸着しポリシリコン層を形成する。前記ポリシリコン層を高濃度のＮ型でドーピング（ｄｏｐｉｎｇ）した後、写真工程で前記ポリシリコン層及び酸化膜をパターニングしてゲート酸化膜２０５及びドーピングされたポリシリコン膜パターン２１５からなるゲート電極２５０を形成する。
【００４０】
イオン注入工程を通じて、前記ゲート電極２５０の両側の基板２００表面にソース／ドレイン領域（図示せず）を形成する。前記ゲート電極２５０及び基板２００上にシリコンオキサイドやシリコンナイトライドのような絶縁物質を蒸着した後、前記絶縁物質を異方性エッチングして前記ゲート電極２５０の側壁上にゲートスペーサ２４０を形成する。
【００４１】
図４を参照すると、前記基板２００上に酸化物を蒸着し酸化膜を形成する。又、前記酸化膜上に窒化膜を積層することによりシリサイデーション阻止層２６０を形成する。前記シリサイデーション阻止層２６０は、前記酸化膜及び窒化膜の二重膜で形成することができ、単一膜でも形成することができる。前記シリサイデーション阻止層２６０上にフォトレジストを塗布してフォトレジスト膜２７０を形成する。
【００４２】
図５を参照すると、前記塗布されたフォトレジスト膜２７０に対して写真エッチング工程を進行しフォトレジストパターン２７５を形成する。前記フォトレジストパターン２７５は、アクティブ領域２１０の一部及びゲート電極２５０上のシリサイデーション阻止層２６０を露出させるように形成する。従って、前記フォトレジストパターン２７５は、フィールド領域及びシリサイド膜を形成しない領域には残留することになる。
【００４３】
この時、露出されるアクティブ領域２１０と隣接したフィールド領域２３０上には、前記フィールド領域２３０よりアクティブ領域２１０に拡張された領域にまでフォトレジストパターン２７５が形成される。前記フォトレジストパターン２７５は、前記フォトレジストパターン２７５下部に存在する膜のうち、エッチングしようとする部分を露出させるように前記フォトレジスト膜の一部を除去し形成する。
【００４４】
例えば、ポジティブ（ｐｏｓｉｔｉｖｅ）フォトレジスト（ｐｈｏｔｏｒｅｓｉｓｔ）を使用する場合には、フォトマスク（ｐｈｏｔｏ  ｍａｓｋ）により露出された部位が露光後に除去される。逆に、ネガティブ（ｎｅｇａｔｉｖｅ）フォトレジストを使用する場合には、フォトマスクによりカバーされた部位が露光後に除去される。どちらのフォトレジストを用いても、露光（ｅｘｐｏｓｕｒｅ）の可否によって除去及び残留の可否が決定されるので、前記フォトマスクを使用して正確にアライン（ａｌｉｇｎ）して露光することが非常に重要である。
【００４５】
しかし、デザインルールが縮小されるにつれてアラインを行うことができるマージンが狭くなり、前記露光後、現像（ｄｅｖｅｌｏｐ）及びエッチング（ｅｔｃｈ）などの過程を経ると、初期に形成された範囲を外れることがよく発生する。特に、アクティブ領域とフィールド領域が隣接する部分では、前記アラインのマージンの不足でアラインが所望の部位から外れるミスアラインによって素子の不良を発生させる恐れがある。
【００４６】
図６を参照すると、前記フォトレジストパターン２７５をエッチングマスクとして用いて露出されたシリサイデーション阻止層２６０を除去し、アッシング（ａｓｈｉｎｇ）及びストリップ（ｓｔｒｉｐ）工程を通じて前記フォトレジストパターン２７５を除去して、シリサイデーション阻止層パターン２６５を形成する。
【００４７】
前記シリサイデーション阻止層パターン２６５は、ゲート電極２５０の上部面及びアクティブ領域の一部である第１領域２１２を露出させる。この時、前記アクティブ領域の第１領域２１２は、前記フィールド領域上に形成されたシリサイデーション阻止層パターンが前記アクティブ領域へ一部拡張されながら前記アクティブ領域の一部がカバーされた残りの領域である。
【００４８】
前記アクティブ領域の第１領域２１２を露出させるように、前記シリサイデーション阻止層パターンの拡張長さ２１０ｂは、隣接したアクティブ領域の広さ２１０ａの約１０％以下であることが好ましい。前記拡張長さ２１０ｂが隣接したアクティブ領域の広さ２１０ａの約１０％を超過すると、アクティブ領域の相当部位を占有し、上部と電気的な通路として用いられる面積を確保することができないためである。
【００４９】
このように、安全性を確保するために、フィールド領域より拡張された領域にまでシリサイデーション阻止層パターンを形成することを提示したが、場合によっては前記フィールド領域と同一領域上にのみシリサイデーション阻止層パターンを形成してもよい。
【００５０】
図７を参照すると、前記シリコン基板２００上の微粒子を始めた金属不純物、有機汚染物またはシリコン層及びポリシリコン層の表面に生成された自然酸化膜（ｎａｔｉｖｅ  ｏｘｉｄｅ）を除去するための通常の湿式清浄工程を実施した後、シリコン基板をＲＦスパッタ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ  Ｓｐｕｔｔｅｒ：ＲＦ  Ｓｐｕｔｔｅｒ、以下「ＲＦスパッタ」という）設備のチャンバーに入れる。前記シリコン基板２００の移動中に再生成されることができる自然酸化膜などを除去するか、モルホロジーを改善するために、ＲＦプラズマエッチングを実施した後、インシツ（ｉｎ−ｓｉｔｕ）に前記シリコン基板上にコバルト（Ｃｏ）をスパッタリング方法で蒸着する。
【００５１】
前記コバルトを蒸着した基板２００を高速熱処理（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ｐｒｏｃｅｓｓｉｎｇ：ＲＴＰ、以下、「ＲＴＰ」という）で処理して、シリサイデーション阻止層パターン２６５が形成されない第１領域２１０ａ及びゲート電極２５０の上部面に露出されたシリコンとコバルトを反応させる。前記反応によりコバルトシリサイド膜２８０が形成される。
【００５２】
この時、シリサイデーション阻止層パターン２６５が形成された領域の下部には、反応に参与することができるシリコンが存在していないので、コバルトシリサイド膜が形成されない。従って、前記シリサイデーション阻止層パターン２６５が形成された領域には、反応しないコバルトが存在する。前記コバルトシリサイド膜２８０を形成した後、シリコンが存在しない部位に蒸着し反応しなく残留するコバルトを除去する。
【００５３】
図８を参照すると、前記コバルトシリサイド膜２８０を含む結果物上に絶縁物質を塗布して層間絶縁膜２９５を形成した後、通常の化学機械的研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ、以下「ＣＭＰ」という）方法により前記層間絶縁膜２９５を平坦化させる。この時、前記コバルトシリサイド膜２８０上には、コンタクトホール等を形成する時、下部膜の損傷を防止するために、ＳｉＯＮのような物質を蒸着し均一に塗布されたエッチング阻止膜をさらに具備することができる。
【００５４】
図９を参照すると、前記層間絶縁膜２９５上にフォトレジストを塗布する。前記フォトレジストを通常の写真エッチング工程によってパターニングして、エッチングしようとする層間絶縁膜２９５の一部領域のみを露出させるフォトレジストパターンを形成する。前記フォトレジストパターンをエッチングマスクとして用いて前記層間絶縁膜２９５の露出された部分をエッチングすることによりコンタクトホール２９０を形成する。
【００５５】
この時、前記層間絶縁膜２９５に対するエッチングは、前記コンタクトホール２９０を垂直に形成するためにドライエッチングで進行される。
【００５６】
一般に、半導体素子の製造工程においてコンタクトホールを形成するエッチング工程は、基板上に形成しようとする多数のコンタクトホールの下部を完全に露出させるために、平均的にエッチングが完了される時点より過度にエッチングを進行する。コンタクトホールが完全に露出されないと、半導体素子の作動に不良を誘発する可能性があるからである。従って、コンタクトホールがアラインマージンの不足によりアクティブ領域及びフィールド領域にかけて形成されるか、設計上必要に応じてアクティブ領域及びフィールド領域にかけて形成される時、コンタクトホールを形成するために露出されるフィールド領域がアクティブ領域より相対的に速くエッチングされ損傷を受ける恐れがある。
【００５７】
即ち、前記層間絶縁膜が前記シリサイデーション阻止層パターンより約１０倍未満にエッチングされると、コンタクトホールを完全に露出させるために過度にエッチングする時、前記シリサイデーション阻止層が除去されフィールド領域が損傷される恐れがある。前記フィールド領域が損傷されると、前記コンタクトホールを導電性物質で埋め立てて電気的通路として用いる時、下部基板に電流が漏洩される。従って、素子の性能を低下させるか、誤作動を誘発させる。
【００５８】
従って、前記シリサイデーション阻止層パターンに対する前記層間絶縁膜のエッチング選択比が１：１０以上であるエッチング条件を設定することにより、前記層間絶縁膜を構成している物質を、前記シリサイデーション阻止層パターンを構成している物質より約１０倍以上速くエッチングすることが好ましい。さらに好ましくは、前記層間絶縁膜を前記シリサイデーション阻止層パターンより約１５倍速くエッチングする。
【００５９】
結果的に、アクティブ領域及びフィールド領域にかけてコンタクトホールが形成される時、コンタクトホールは完全にエッチングされ下部の導電領域を露出させながらも、露出された底面のうち、相対的にエッチングに脆弱した部分は前記シリサイデーション阻止層パターンがエッチング停止膜として作用し保護される。
【００６０】
図１０を参照すると、前記コンタクトホール２９０を含む結果物上に導電性物質を塗布して前記コンタクトホール２９０を埋め立てるように導電性物質膜を形成する。通常のＣＭＰ方式により前記導電性物質膜を平坦化させ、前記層間絶縁膜２９５の上部面が露出されるまでエッチ・バック（ｅｔｃｈ  ｂａｃｋ）する。従って、前記導電性物質が前記コンタクトホール２９０内にのみ存在するコンタクトプラグ２９０ｂが形成される。
【産業上の利用可能性】
【００６１】
前述したように本発明によると、シリサイデーション阻止層パターンをフィールド領域の外部の一部拡張された領域にまで形成する。
【００６２】
このようにシリサイデーションされるアクティブ領域のうち、フィールド領域と隣接した領域にはシリサイデーション阻止層パターンが存在するので、ミスアラインが発生してアクティブ領域及びフィールド領域が同一エッチング条件で露出されてもフィールド領域が損傷されることを防止する。
【００６３】
前記フィールド領域は、付加的に工程を追加することなく、シリサイデーション阻止層パターンを形成することで成就することができる。
【００６４】
従って、前記コンタクトホールを埋め立ててコンタクトプラグを形成しても、下部基板に電流が漏洩されることを防止することができるので、素子の不良の発生を防止することができる。
【００６５】
以上、本発明の実施例によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離れることなく、本発明を修正または変更できる。
【図面の簡単な説明】
【００６６】
【図１】本発明の実施例に係る半導体素子の一部分を示した平面図である。
【図２】一般的なコンタクトプラグの形成方法により形成されたコンタクトプラグを持つ半導体素子の一部分を示した断面図である。
【図３】本発明の実施例に係る半導体素子の製造方法に関する図２のＡ−Ａ′断面図である。
【図４】本発明の実施例に係る半導体素子の製造方法に関する図２のＡ−Ａ′断面図である。
【図５】本発明の実施例に係る半導体素子の製造方法に関する図２のＡ−Ａ′断面図である。
【図６】本発明の実施例に係る半導体素子の製造方法に関する図２のＡ−Ａ′断面図である。
【図７】本発明の実施例に係る半導体素子の製造方法に関する図２のＡ−Ａ′断面図である。
【図８】本発明の実施例に係る半導体素子の製造方法に関する図２のＡ−Ａ′断面図である。
【図９】本発明の実施例に係る半導体素子の製造方法に関する図２のＡ−Ａ′断面図である。
【図１０】本発明の実施例に係る半導体素子の製造方法に関する図２のＡ−Ａ′断面図である。
【符号の説明】
【００６７】
２００  基板
２０１  コンタクトホール
２０２  リセス領域
２０５  ゲート酸化膜
２１０  アクティブ領域
２１０ａ  アクティブ領域の広さ
２１０ｂ  拡張長さ
２１２  第１領域
２１５  ポリシリコン膜パターン
２３０  フィールド領域
２４０  スペーサ
２５０  ゲート電極
２６０  シリサイデーション阻止層
２６５  シリサイデーション阻止層パターン
２７０  フォトレジスト膜
２７５  フォトレジストパターン
２８０  コバルトシリサイド膜
２９０  コンタクトホール
２９０ａ  コンタクトホール
２９０ｂ  コンタクトホール
２９５  層間絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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