(57)【要約】【課題】オートリフレッシュサイクル時間の高速化を実現できる同期型半導体記憶装置及びその動作方法を提供することを目的としている。【解決手段】オートリフレッシュコマンドＲＥＦの設定を、第１コマンドの入力タイミングにおける複数の制御ピン（チップセレクト信号／ＣＳ、ファンクション信号ＦＮ、パワーダウン信号／ＰＤ）の論理レベルの組み合わせのみによって決定することを特徴としている。第１コマンドの時点でオートリフレッシュコマンドが成立するようにリフレッシュコマンド体系を見直したので、オートリフレッシュサイクル時間の高速化を実現できる。【選択図】　　図１
2004145956.tif 000002
【特許請求の範囲】
【請求項１】
ダイナミック型メモリセルがマトリックス状に配置されたメモリセルアレイと、
外部クロック信号に同期し、第１コマンドの入力タイミングと１サイクル後の第２コマンドの入力タイミングにおける複数の制御ピンの論理レベルの組み合わせによって設定される複数のコマンドをデコードするコマンドデコーダとを具備し、
前記コマンドデコーダは、リード動作の判定を行う第１のデコード部と、ライト動作の判定を行う第２のデコード部と、オートリフレッシュ動作の判定を行う第３のデコード部とを備え、
オートリフレッシュコマンドの設定を、第１コマンドの入力タイミングにおける前記複数の制御ピンの論理レベルの組み合わせのみによって決定することを特徴とする同期型半導体記憶装置。
【請求項２】
セルフリフレッシュコマンドの設定は、第１コマンドの入力タイミングにおける前記複数の制御ピンの論理レベルの組み合わせが前記オートリフレッシュコマンドと同じであり、第２コマンドの入力タイミングにおける前記複数の制御ピンの論理レベルが異なる組み合わせによって決定されることを特徴とする請求項１に記載の同期型半導体記憶装置。
【請求項３】
前記複数の制御ピンは３つであり、前記外部クロック信号に同期して、３つの制御ピンの論理レベルの組み合わせによってオートリフレッシュコマンドが設定されることを特徴とする請求項１または２に記載の同期型半導体記憶装置。
【請求項４】
前記３つの制御ピンは、チップセレクトピン、ファンクションピン及びパワーダウンピンであることを特徴とする請求項３に記載の同期型半導体記憶装置。
【請求項５】
前記オートリフレッシュコマンドは、第１のコマンドの入力タイミングにおいて前記チップセレクトピンが“Ｌ”レベル、前記ファンクションピンが“Ｌ”レベル、前記パワーダウンピンが“Ｌ”レベルに設定されることによって決定されることを特徴とする請求項４に記載の同期型半導体記憶装置。
【請求項６】
第２コマンドの入力タイミングで前記パワーダウンピンが“Ｈ”レベルの場合に、オートリフレッシュ動作が終了した後に自動的にスタンドバイ状態に戻り、
第２コマンドの入力タイミングで前記パワーダウンピンが“Ｌ”レベルの場合に、オートリフレッシュ動作を終了した後、セルフリフレッシュ動作を行うことを特徴とする請求項５に記載の同期型半導体記憶装置。
【請求項７】
前記メモリセルアレイからの読み出しと前記メモリセルアレイへの書き込みのタイミングが、前記外部クロック信号の立ち上がりと立ち下りに同期して動作するダブルデータレート方式であることを特徴とする請求項１乃至６いずれか１つの項に記載の同期型半導体記憶装置。
【請求項８】
アドレスとライトデータを一時的に保持する保持回路を更に具備し、
ライトサイクルで受け取った前記アドレスと前記ライトデータを前記保持回路に一時保持し、次のライトサイクルで前記一時保持していた前記アドレスと前記ライトデータを用いて前記メモリセルへの書き込み動作を行うレイト・ライト方式であることを特徴とする請求項１乃至７いずれか１つの項に記載の同期型半導体記憶装置。
【請求項９】
ダイナミック型メモリセルがマトリックス状に配置されたメモリセルアレイと、
チップセレクト信号が入力される第１制御ピンと、
ファンクション信号が入力される第２制御ピンと、
パワーダウン信号が入力される第３制御ピンと、
外部クロック信号に同期し、第１コマンドの入力タイミングと１サイクル後の第２コマンドの入力タイミングにおける前記第１乃至第３制御ピンの論理レベルの組み合わせによって設定される複数のコマンドをデコードするコマンドデコーダとを具備し、
前記コマンドデコーダは、オートリフレッシュコマンドの設定を、第１コマンドの入力タイミングにおいて、前記第１乃至第３の制御ピンに入力されるチップセレクト信号、ファンクション信号及びパワーダウン信号の論理レベルの組み合わせのみに基づいて決定することを特徴とする同期型半導体記憶装置。
【請求項１０】
前記オートリフレッシュコマンドの設定は、第１のコマンドの入力タイミングにおいて、前記チップセレクト信号が“Ｌ”レベル、前記ファンクション信号が“Ｌ”レベル、前記パワーダウン信号が“Ｌ”レベルで決定されることを特徴とする請求項９に記載の同期型半導体記憶装置。
【請求項１１】
第２コマンドの入力タイミングで前記パワーダウン信号が“Ｈ”レベルの場合に、オートリフレッシュ動作が終了した後に自動的にスタンドバイ状態に戻り、
第２のコマンドの入力タイミングで前記パワーダウン信号が“Ｌ”レベルの場合に、オートリフレッシュ動作を終了した後、セルフリフレッシュ動作を行うことを特徴とする請求項１０に記載の同期型半導体記憶装置。
【請求項１２】
前記メモリセルアレイからの読み出しと前記メモリセルアレイへの書き込みのタイミングが、前記外部クロック信号の立ち上がりと立ち下りに同期して動作するダブルデータレート方式であることを特徴とする請求項９乃至１１いずれか１つの項に記載の同期型半導体記憶装置。
【請求項１３】
アドレスとライトデータを一時的に保持する保持回路を更に具備し、
ライトサイクルで受け取った前記アドレスと前記ライトデータを前記保持回路に一時的に保持し、次のライトサイクルで前記一時的に保持していた前記アドレスと前記ライトデータを用いて前記メモリセルへの書き込み動作を行うレイト・ライト方式であることを特徴とする請求項９乃至１２いずれか１つの項に記載の同期型半導体記憶装置。
【請求項１４】
ダイナミック型メモリセルがマトリックス状に配置されたメモリセルアレイを備え、外部クロック信号に同期し、第１コマンドの入力タイミングと１サイクル後の第２コマンドの入力タイミングにおける複数の制御ピンの論理レベルの組み合わせによって複数のコマンドが設定される同期型半導体記憶装置であって、
オートリフレッシュコマンドの設定を第１コマンドの入力のみで行うことを特徴とする同期型半導体記憶装置の動作方法。
【請求項１５】
セルフリフレッシュコマンドの設定は、第１コマンドの入力タイミングにおける前記複数の制御ピンの論理レベルの組み合わせが前記オートリフレッシュコマンドと同じであり、第２コマンドの入力タイミングにおける前記複数の制御ピンの論理レベルが異なる組み合わせによって決定することを特徴とする請求項１４に記載の同期型半導体記憶装置の動作方法。
【請求項１６】
ダイナミック型メモリセルがマトリックス状に配置されたメモリセルアレイを備え、外部クロック信号に同期し、第１コマンドの入力タイミングと１サイクル後の第２コマンドの入力タイミングにおける第１乃至第３の制御ピンの論理レベルの組み合わせによって複数のコマンドが設定される同期型半導体記憶装置であって、
第１コマンドの入力タイミングに、前記第１乃至第３の制御ピンの論理レベルの組み合わせによってオートリフレッシュコマンドを設定するステップと、
第２コマンドの入力タイミングに、前記第１乃至第３の制御ピンの論理レベルの組み合わせを変えてセルフリフレッシュコマンドを設定するステップと
を具備することを特徴とする同期型半導体記憶装置の動作方法。
【請求項１７】
前記第１乃至第３の制御ピンは、チップセレクトピン、ファンクションピン、及びパワーダウンピンであることを特徴とする請求項１６に記載の同期型半導体記憶装置の動作方法。
【請求項１８】
前記オートリフレッシュコマンドは、第１のコマンドにおいてチップセレクトピンが“Ｌ”レベル、ファンクションピンが“Ｌ”レベル、パワーダウンピンが“Ｌ”レベルで設定されることを特徴とする請求項１７に記載の同期型半導体記憶装置の動作方法。
【請求項１９】
第２コマンドの入力タイミングでパワーダウンピンが“Ｈ”レベルの場合、オートリフレッシュ動作が終了した後に自動的にスタンドバイ状態に戻り、第２コマンドの入力タイミングでパワーダウンピンが“Ｌ”レベルの場合、オートリフレッシュ動作を終了した後、セルフリフレッシュ動作を行うことを特徴とする請求項１８に記載の同期型半導体記憶装置の動作方法。
【請求項２０】
前記メモリセルアレイからの読み出しと前記メモリセルアレイへの書き込みのタイミングが、前記外部クロック信号の立ち上がりと立ち下りに同期して動作するダブルデータレート方式であることを特徴とする請求項１４乃至１９いずれか１つの項に記載の同期型半導体記憶装置の動作方法。
【請求項２１】
ライト動作は、ライトサイクルで受け取ったアドレスとライトデータを一時的に保持し、次のライトサイクルの時点で前記一時的に保持していたアドレスとライトデータを用いてメモリセルへの書き込みを行うレイト・ライト方式であることを特徴とする請求項１４乃至２０いずれか１つの項に記載の同期型半導体記憶装置の動作方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、同期型半導体装置に係り、特にリフレッシュ動作が必要なダイナミック型メモリセルを備え、外部クロック信号に同期して動作する同期型半導体記憶装置及びその動作方法に関するもので、例えば高速サイクル型のシンクロナスＤＲＡＭ（ＳＤＲ−ＦＣＲＡＭ）、さらにその２倍のデータ転送レートを実現するダブルデータレート型のシンクロナスＤＲＡＭ（ＤＤＲ−ＦＣＲＡＭ）等に使用されるものである。
【０００２】
【従来の技術】
従来のＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ　Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）では、メモリセルアレイを複数のバンクに分割して設け、これらのバンクを切り替えながら外部からのクロック信号に同期してデータの読み書きを連続して行っている。近年では、さらに２倍のデータ転送レートを実現するダブルデータレート型のＤＤＲ−ＳＤＲＡＭ等の高速データレートを目的としたメモリが主流になっている。しかしながら、ネットワーク系等のようにランダムサイクル時間が重要なアプリケーションでは、バンク自体の動作を速くする必要がある。
【０００３】
この問題を解決できるのが、ＤＤＲ−ＦＣＲＡＭ（Ｆａｓｔ　Ｃｙｃｌｅ　Ｒａｎｄｏｍ　ＡｃｃｅｓｓＭｅｍｏｒｙ）である。ＤＤＲ−ＦＣＲＡＭでは、ＤＤＲ−ＳＤＲＡＭと同様にメモリセルアレイを複数のバンクに分割して設けており、外部クロック信号に同期して連続的に読み書きでき、ダブルデータレートで高速なデータ転送ができる。これらの特長に加えて、メモリセルアレイのアクセス動作の改良や新しいライトシステムの採用により、ランダムサイクル時間の高速化を実現している。このため、ネットワーク系等のアプリケーションで注目されている。しかし、ＤＲＡＭセルではリフレッシュ動作が必須であり、システム全体のバスの使用効率をさらに上げるには、リフレッシュサイクル時間を高速化し、リフレッシュによるディスターブ（Ｄｉｓｔｕｒｂ）時間を低減することが重要になってきている。
【０００４】
次に、上記ＦＣＲＡＭの動作を、図１０乃至図１２により概略的に説明する。図１０はＦＣＲＡＭの状態遷移図であり、図１１（ａ），（ｂ）はコマンドテーブル、図１２は各コマンドのタイミング図である。ＦＣＲＡＭのコマンド体系は、図１１（ａ），（ｂ）及び図１２に示すように、第１コマンド（Ｔｈｅ　Ｆｉｒｓｔ　Ｃｏｍｍａｎｄ　：　１ｓｔ）と第２コマンド（Ｔｈｅ　Ｓｅｃｏｎｄ　Ｃｏｍｍａｎｄ　：　２ｎｄ）との組み合わせにより成り立っており、チップセレクトピン（チップセレクト信号／ＣＳ）とファンクションピン（ファンクション信号ＦＮ）との２つのピンのレベルによりコマンドを制御している。このように、第１コマンドの入力タイミングにおける制御ピン（チップセレクトピンとファンクションピン）のレベルと、第２コマンドの入力タイミングにおける上記制御ピンのレベルとを組み合わせてコマンドを確定することにより、少ない制御ピンで多くのコマンドを確定できる。
【０００５】
図１１（ａ）のコマンドテーブルに示すように、例えば第１コマンドはリードアクティブコマンドＲＤＡとライトアクティブコマンドＷＲＡであり、図１１（ｂ）のコマンドテーブルに示すように、第２コマンドはロワーアドレスラッチコマンドＬＡＬ、オートリフレッシュコマンドＲＥＦ及びモードレジスタコマンドＭＲＳである。
【０００６】
そして、図１０の状態遷移図に示すように、例えばリード動作（ＲＥＡＤ）は次のように行われる。スタンドバイ状態（ＳＴＡＮＤＢＹ）において、まず第１コマンドの入力タイミングにチップセレクト信号／ＣＳを“Ｌ”レベル、ファンクション信号を“Ｈ”レベルに設定してリードアクティブコマンドＲＤＡ（Ｒｅａｄ　ｗｉｔｈ　Ａｕｔｏ−ｃｌｏｓｅ）を設定するとともに、列を選択するアッパーアドレス（Ｕｐｐｅｒ　Ａｄｄｒｅｓｓ）ＵＡとバンクを選択するバンクアドレスＢＡを入力する。次に、１クロック（ｔＣＫ）後の第２コマンドの入力タイミングに上記チップセレクト信号／ＣＳを“Ｈ”レベルとすることにより、行アドレスをラッチするカラムアドレスラッチコマンドＬＡＬ（Ｌｏｗｅｒ　Ａｄｄｒｅｓｓ　Ｌａｔｃｈ）を設定するとともに、行を選択するロワーアドレス（Ｌｏｗｅｒ　Ａｄｄｒｅｓｓ）ＬＡを入力する。その後、自動的にスタンドバイ状態に戻りリード動作を終了する。
【０００７】
また、ライト動作（ＷＲＩＴＥ）は、第１コマンドとしてリード動作に対してファンクション信号ＦＮの論理レベルのみが異なるライトアクティブコマンドＷＲＡ（Ｗｒｉｔｅ　ｗｉｔｈ　Ａｕｔｏ−ｃｌｏｓｅ）を設定するとともに、アッパーアドレス（Ｕｐｐｅｒ　Ａｄｄｒｅｓｓ）ＵＡとバンクアドレスＢＡを入力する。そして、１クロック後の第２コマンドの入力タイミングに上記チップセレクト信号／ＣＳを“Ｈ”レベルとすることにより、カラムアドレスラッチコマンドＬＡＬを設定するとともに、ロワーアドレスＬＡを入力する。その後、自動的にスタンドバイ状態に戻りライト動作を終了する。
【０００８】
ＦＣＲＡＭ内部の動作としては、第１コマンドの入力タイミングにリードアクティブコマンドＲＤＡを受け付けると、図１３のブロックダイアグラムに示すように、内部のコマンドデコーダ１００によりリード動作を検知し、コントロール・ロジック１０１に検知信号を供給する。コントロール・ロジック１０１は、モード・レジスタ１０２からの書き込み／読み込みのレイティシ等の情報に応じて、内部回路の動作タイミングを定めてコントロール信号ＣＳを発生する。また、同時に与えられたバンクアドレスとアッパーアドレスをアドレス・レシーバ１０３に取り込み、与えられたアドレスのレベルを論理変換する。そして、コントロール・ロジック１０１から出力されたコントロール信号ＣＳによりアッパーアドレスラッチ１０４を制御し、バンクＡ，Ｂ，Ｃ，Ｄ，…とワード線ＷＬを選択してセルデータを読み出す。セルデータを読み出すと、セルに書き込まれていた電荷（情報）をビット線に転送し、ビット線センスアンプによりデータを増幅する動作を行う。
【０００９】
第２コマンドとしてロワーアドレスラッチコマンドＬＡＬを受けると、同時に与えられたカラムアドレスであるロワーアドレスＬＡをアドレス・レシーバ１０３によって論理変換し、ロワーアドレスラッチ１０５でラッチして内部のＹアドレスを発生する。また、カラム・デコーダ１０６によってカラムセレクト線ＣＳＬを選択し、ビット線のデータをデータ線に転送する。そして、第２センスアンプ１０７により論理判定し、データラッチコントロール１０８へ一時的に保持する。そして、バーストカウンタ１０９と同期回路１１０によってバーストデータと出力バッファ（入出力バッファ１１１）のタイミングを制御し、読み出しレイテンシにしたがってデータを外部へ出力する。
【００１０】
この際、ＤＲＡＭセルは破壊読み出しであるので、カラムセレクト線ＣＳＬを閉じた後もビット線センスアンプによってセルへ電荷を再書き込みする。その後、内部に設定されたバンクの動作を制御するバンクタイマーによりワード線ＷＬをリセットし、ビット線をプリチャージする動作へ自動的に戻り、スタンドバイ状態となる。
【００１１】
ところで、ＦＣＲＡＭのライト動作に関して、本願出願人は、特開２０００−１３７９８３の「半導体記憶装置」により、「Ｄｅｌａｙｅｄ　Ｗｒｉｔｅ」方式（以降、レイト・ライト方式と記す）のデータライトシステムを提案した（特許文献１参照）。このデータライトシステムでは、ランダムサイクル時間ｔＲＣを高速化するために、受け取ったアドレスとライトデータを一時的に保持しておき、次のライトサイクルにおいて前のライトサイクルで受け取ったアドレスとライトデータを用いてセルに書き込む方式を採用し、ランダムサイクル時間の高速化を実現している。レイト・ライト方式を採用しない場合は、バースト分のライトデータを受け取った後に、カラムセレクト線ＣＳＬを動作させてセルへ書き込み動作を行わなければならず、ランダムサイクル時間ｔＲＣを高速化することができないためである。
【００１２】
次に、ＦＣＲＡＭのライトサイクルにおける内部動作について述べる。第１コマンドとしてライトアクティブコマンドＷＲＡを受け付けると、コマンドデコーダ１００によりライト動作を検知し、コントロール・ロジック１０１に供給する。コントロール・ロジック１０１はモード・レジスタ１０２からの書き込み／読み込みのレイティシ等の情報に応じて内部回路の動作タイミングを定め、コントロール信号ＣＳを発生する。また、同時に与えられたバンクアドレスＢＡとアッパーアドレスＵＡを取り込み、取り込んだアドレスのレベルをアドレス・レシーバ１０３によって論理変換する。そして、アッパーアドレスラッチ（Ｕｐｐｅｒ　Ａｄｄｒｅｓｓ　Ｌａｔｃｈ）１０４で論理変換したアドレスを一時的に保持し、前ライトサイクルで保持していたアッパーアドレス情報を内部のＸアドレスとして出力し、バンクＡ，Ｂ，Ｃ，Ｄ，…とワード線ＷＬを選択する。
【００１３】
一方、第２コマンドとしてカラムアドレスラッチコマンドＬＡＬを受けると、同時に与えられたカラムアドレスであるロワーアドレスＬＡをアドレス・レシーバ１０３によって論理変換する。そして、ロワーアドレスラッチ（Ｌｏｗｅｒ　Ａｄｄｒｅｓｓ　Ｌａｔｃｈ）１０５で一時的に保持し、前ライトサイクルで保持していたロワーアドレスＬＡを内部のＹアドレスとして発生し、カラム・デコーダ１０６によってカラムセレクト線ＣＳＬを選択する。また、データラッチコントロール部１０８で受け取ったライトデータを一時的に保持する動作と、前ライトサイクルで保持していたライトデータをデータ線に出力し、カラムセレクト線ＣＳＬを介してビット線へ書き込み、ビット線センスアンプによりセルへ書き込む動作とを行う。その後、内部に設定されたバンクタイマーによりワード線ＷＬをリセットし、ビット線をプリチャージする動作へ自動的に戻る。
【００１４】
上述したように、レイト・ライト方式は、ライトサイクルで受け取ったアドレスとライトデータを一時的にラッチ回路部に保持しておき、次のライトサイクルでこの保持していたアドレスとライトデータを用いてセルへ書き込み動作するものである。これによって、ランダムサイクル時間の高速化を実現できる。
【００１５】
今までは、第１コマンドがリードアクティブコマンドＲＤＡあるいはライトアクティブコマンドＷＲＡで、第２コマンドがロワーアドレスラッチコマンドＬＡＬであるリードあるいはライト動作について述べてきた。
【００１６】
しかし、上述したように、第２コマンドにおいてロワーアドレスラッチコマンドＬＡＬ以外に、チップセレクト信号／ＣＳが“Ｌ”レベルの場合はオートリフレッシュコマンドＲＥＦとモードレジスタコマンドＭＲＳがある。モードレジスタコマンドＭＲＳについては、本発明には直接関係がないので詳細な説明は省略し、本発明に直接関係するオートリフレッシュコマンドＲＥＦについて詳細に述べる。
【００１７】
オートリフレッシュ動作（ＡＵＴＯ−ＲＥＦＲＥＳＨ）は、図１４（ａ）のコマンドテーブルに示すように、第１コマンドがライトアクティブコマンドＷＲＡで第２コマンドがオートリフレッシュコマンドＲＥＦの組み合わせの時に成立する。すなわち、オートリフレッシュ動作においても、第１コマンドがライト動作と同様にライトアクティブコマンドＷＲＡであり、第２コマンドがライト動作と異なるオートリフレッシュコマンドＲＥＦを入力することで成立する。ここで、ライト動作とオートリフレッシュ動作に関しては、それぞれ第１コマンドでライトアクティブコマンドＷＲＡを入力していることから、第１コマンドを受けただけではライト動作かオートリフレッシュ動作かを判別できない。また、第２コマンドを受けてからライト動作を開始したのでは、動作開始が１サイクル遅れることになり、ＦＣＲＡＭの特徴であるランダムサイクル時間の高速化の妨げとなる。ゆえに、ランダムサイクル時間の悪化を妨げないように、オートリフレッシュ動作においても最初にライト動作が行われるようにし、このライト動作の終了を受けて実際のオートリフレッシュ動作が開始するようなシステムになっている。
【００１８】
次に、図１５のタイミング図を参照しながら、オートリフレッシュ動作について説明する。図１５のタイミング図は、ライト動作の次にオートリフレッシュ動作が行われる場合のタイミング図であり、読み出しレイテンシＣＬが４、バースト長ＢＬが４の場合を例に取って示している。まず、ライト動作にエントリーするために、外部クロック信号が“０”の時点で第１コマンドとしてライトアクティブコマンドＷＲＡ、バンクアドレスＢＡ、及びアッパーアドレスＵＡを入力し、１クロック後の第２コマンドとしてロワーアドレスラッチコマンドＬＡＬとロワーアドレスＬＡを入力している。書き込みレイテンシは「（読み出しレイテンシ）−１」であるので、ライトデータの入力タイミングは、第２コマンドの入力の３サイクル後から、バースト長が４のデータＤ０−Ｄ３を外部クロック信号の立ち上がりと立ち下がりの両方のエッジに同期させてダブルデータレートで入力する。
【００１９】
上述したように、ＦＣＲＡＭのライト動作では、受け取ったアドレスとライトデータを内部のラッチ回路部に一時的に保持する。そして、このライト動作では、実際には前サイクルのライト動作で受け取ったアドレスとライトデータを一時的にラッチ回路部に保持していたものを使ってセルへ書き込むレイト・ライト動作を行っている。すなわち、ワード線ＷＬａとカラムセレクト線ＣＳＬａは前ライト動作で受け取ったアドレスによって選択されたものであり、これにより選択されたセルへ前サイクルのライト動作で受け取ったライトデータを書き込むレイト・ライト動作をする。その後、内部で設定されたバンクタイマーにより、ワード線ＷＬをリセットし、ビット線をプリチャージする動作へ自動的に戻り、スタンドバイ状態となる。
【００２０】
この例では、ランダムサイクル時間ｔＲＣはクロックサイクル時間ｔＣＫの５クロック分としている。ランダムサイクル時間ｔＲＣの経過以降は、オートリフレッシュコマンドを入力しても良いので、外部クロック信号の５クロックの時点でライトアクティブコマンドＷＲＡを入力し、次の１クロック後にオートリフレッシュコマンドＲＥＦを入力している。
【００２１】
上述したように、従来のＦＣＲＡＭでは、オートリフレッシュ動作においても最初はライト動作が行われる。そして、先のサイクルのライト動作で受け取ったアドレスとライトデータを、このオートリフレッシュ動作の最初にレイト・ライトする。ワード線ＷＬｂとカラムセレクト線ＣＳＬｂがこのライト動作によるものである。その後、バンクタイマーよってワード線ＷＬを自動的にリセットし、ビット線をプリチャージする動作へ自動的に戻り、ライト動作を終了する。次に、リフレッシュ毎にカウントアップするリフレッシュアドレスカウンタによってワード線ＷＬｃを選択し、リフレッシュ動作期間を制御するリフレッシュタイマーによって、リフレッシュ動作期間を制御し、自動的にスタンドバイ状態にもどる。
【００２２】
尚、図１４（ｂ）に示すセルフリフレッシュ動作（ＳＥＬＦ−ＲＥＦＲＥＳＨ）は、オートリフレッシュ動作に対して、第２コマンドで同じオートリフレッシュコマンドＲＥＦを入力し、さらにパワーダウン信号／ＰＤを“Ｌ”レベルに設定することでエントリーする。セルフリフレッシュ動作に関しても、基本的にはオートリフレッシュ動作の継続であり、内部で設定されたセルフリフレッシュタイマーの周期にしたがって自動的にリフレッシュ動作を継続する。
【００２３】
上述したように、外部から見たオートリフレッシュサイクル時間ｔＲＥＦＣは、最初のレイト・ライト動作時間と実際のリフレッシュ動作時間の和で決まることになり、従来のＦＣＲＡＭにおけるオートリフレッシュサイクル時間ｔＲＥＦＣは、レイト・ライト動作の時間分、余計に掛かってしまい、オートリフレッシュサイクル時間の高速化を妨げる、という問題があった。
【００２４】
【特許文献１】
特開２０００−１３７９８３
【００２５】
【発明が解決しようとする課題】
上記のように従来の同期型半導体記憶装置及びその動作方法におけるオートリフレッシュコマンド体系は、第１のコマンド（ライトアクティブコマンドＷＲＡ）がライト動作と同一であり、第２のコマンドのみが異なるコマンド（オートリフレッシュコマンドＲＥＦ）を入力する体系となっていた。このためライト動作とオートリフレッシュコマンドに関しては、それぞれ第１コマンドでライトアクティブコマンドＷＲＡを入力していることから、第１コマンドを受けただけではライト動作とオートリフレッシュ動作を判別できない。
【００２６】
このように、オートリフレッシュ動作においては、最初にライト動作を行った後にリフレッシュ動作が行われる方式となっており、オートリフレッシュサイクル時間の高速化の妨げとなる、という問題があった。
【００２７】
また、第２コマンドを受けてからライト動作を開始したのでは、動作開始が１サイクル遅れることになり、ＦＣＲＡＭの特徴であるランダムサイクル時間の高速化の妨げとなる、という問題があった。
【００２８】
本発明は上記のような事情に鑑みてなされたもので、その目的とするところは、オートリフレッシュサイクル時間の高速化を実現できる同期型半導体記憶装置及びその動作方法を提供することにある。
【００２９】
また、オートリフレッシュサイクル時間によるディスターブ時間を低減でき、バスの使用効率が高い同期型半導体記憶装置及びその動作方法を提供することを目的とする。
【００３０】
【課題を解決するための手段】
本発明の同期型半導体記憶装置は、ダイナミック型メモリセルがマトリックス状に配置されたメモリセルアレイと、外部クロック信号に同期し、第１コマンドの入力タイミングと１サイクル後の第２コマンドの入力タイミングにおける複数の制御ピンの論理レベルの組み合わせによって設定される複数のコマンドをデコードするコマンドデコーダとを具備し、前記コマンドデコーダは、リード動作の判定を行う第１のデコード部と、ライト動作の判定を行う第２のデコード部と、オートリフレッシュ動作の判定を行う第３のデコード部とを備え、オートリフレッシュコマンドの設定を、第１コマンドの入力タイミングにおける前記複数の制御ピンの論理レベルの組み合わせのみによって決定することを特徴としている。
【００３１】
また、本発明の同期型半導体記憶装置は、ダイナミック型メモリセルがマトリックス状に配置されたメモリセルアレイと、チップセレクト信号が入力される第１制御ピンと、ファンクション信号が入力される第２制御ピンと、パワーダウン信号が入力される第３制御ピンと、外部クロック信号に同期し、第１コマンドの入力タイミングと１サイクル後の第２コマンドの入力タイミングにおける前記第１乃至第３制御ピンの論理レベルの組み合わせによって設定される複数のコマンドをデコードするコマンドデコーダとを具備し、前記コマンドデコーダは、オートリフレッシュコマンドの設定を、第１コマンドの入力タイミングにおいて、前記第１乃至第３の制御ピンに入力されるチップセレクト信号、ファンクション信号及びパワーダウン信号の論理レベルの組み合わせのみに基づいて決定することを特徴としている。
【００３２】
更に、本発明の同期型半導体記憶装置の動作方法は、ダイナミック型メモリセルがマトリックス状に配置されたメモリセルアレイを備え、外部クロック信号に同期し、第１コマンドの入力タイミングと１サイクル後の第２コマンドの入力タイミングにおける複数の制御ピンの論理レベルの組み合わせによって複数のコマンドが設定される同期型半導体記憶装置であって、オートリフレッシュコマンドの設定を第１コマンドの入力のみで決定することを特徴としている。
【００３３】
更にまた、本発明の同期型半導体記憶装置の動作方法は、ダイナミック型メモリセルがマトリックス状に配置されたメモリセルアレイを備え、外部クロック信号に同期し、第１コマンドの入力タイミングと１サイクル後の第２コマンドの入力タイミングにおける第１乃至第３の制御ピンの論理レベルの組み合わせによって複数のコマンドが設定される同期型半導体記憶装置であって、第１コマンドの入力タイミングに、前記第１乃至第３の制御ピンの論理レベルの組み合わせによってオートリフレッシュコマンドを設定するステップと、第２コマンドの入力タイミングに、前記第１乃至第３の制御ピンの論理レベルの組み合わせを変えてセルフリフレッシュコマンドを設定するステップとを具備することを特徴としている。
【００３４】
上記のような構成並びに方法によれば、第１コマンドでオートリフレッシュコマンドを確定するようにコマンド体系を見直したことにより、第１コマンドの入力タイミングでライト動作なのかオートリフレッシュ動作なのか判別できる。これによって、オートリフレッシュサイクル時間の高速化が容易に実現できる。また、オートリフレッシュサイクル時間によるディスターブ時間を低減でき、バスの使用効率を高めることができる。
【００３５】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
従来のオートリフレッシュのコマンド体系は、第２コマンドで受け付ける体系となっていたため、第２コマンドが入力される時点までライト動作なのかオートリフレッシュ動作なのかを判別できなかった。そこで、本発明では、第１コマンドが入力された時点で、オートリフレッシュコマンドを受け付けるように、コマンド体系を見直し、オートリフレッシュ動作ではライト動作を行わないようにしている。
【００３６】
すなわち、本発明は、ダイナミック型メモリセルがマトリックス状に配置されたメモリセルアレイを有し、外部クロック信号に同期して、第１コマンドの入力と１サイクル後の第２コマンドの入力の論理レベルの組み合わせによって複数のコマンド制御信号によって設定される複数のコマンドを設定する同期型半導体記憶装置において、オートリフレッシュコマンドの決定を第１コマンドの入力のみで設定することを特徴とする。
【００３７】
これにより、オートリフレッシュ動作は、第１コマンドの入力タイミングで判定することができ、従来のライト動作をするか否かを判別できるようになる。このように第１コマンドからオートリフレッシュ動作を開始できことによって、オートリフレッシュサイクル時間の高速化が図れ、バスの使用効率を高めることができる。
【００３８】
次に、上述したような本発明を実現するための具体的な同期型半導体記憶装置の構成並びに動作方法について実施の形態により説明する。
【００３９】
図１（ａ），（ｂ），（ｃ）はそれぞれ、本発明の実施の形態に係る同期型半導体記憶装置のコマンド体系図であり、（ａ）図は第１コマンド、（ｂ）図は第２コマンド、（ｃ）図はセルフリフレッシュコマンドのコマンドテーブルをそれぞれ示している。また、図２は各コマンドの状態遷移図である。本発明に係る同期型半導体記憶装置のコマンド体系は、前述した図１１（ａ），（ｂ）のコマンドテーブルと比較すれば明らかなように、オートリフレッシュコマンドＲＥＦとセルフリフレッシュコマンドの体系が異なっている。
【００４０】
すなわち、オートリフレッシュコマンドＲＥＦは、第１コマンドの入力タイミングにおいて、チップセレクトピン（チップセレクト信号／ＣＳ）を“Ｌ”レベル、ファンクションピン（ファンクション信号ＦＮ）を“Ｌ”レベル、及びパワーダウンピン（パワーダウン信号／ＰＤ）を“Ｌ”レベルの論理レベルに設定することで確定する。また、セルフリフレッシュコマンドは、第２コマンドの入力タイミングでパワーダウン信号／ＰＤの“Ｌ”レベルを維持することで確定する。
【００４１】
このように、コマンド体系を見直すことで、図２の状態遷移図に示すように、スタンドバイ状態から第１コマンドの入力タイミングでオートリフレッシュコマンドＲＥＦが入力されると、このコマンドＲＥＦを検知してオートリフレッシュ動作が開始される。そして、第２コマンドでパワーダウン信号／ＰＤが“Ｈ”レベルであれば、セルフリフレッシュコマンドを不確定として、予め内部に設定してあるリフレッシュタイマーにより自動的にスタンドバイ状態へ戻り、オートリフレッシュ動作を終了する。一方、第２コマンドでパワーダウン信号／ＰＤが“Ｌ”レベルであればセルフリフレッシュコマンドが確定し、オートリフレッシュ動作が終了した後、予め内部に設定されているセルフリフレッシュタイマーの周期にしたがってリフレッシュ動作を継続するセルフリフレッシュ動作を行う。
【００４２】
図３は、本発明の実施の形態に係る同期型半導体記憶装置の動作方法を、前述した図１５のタイミング図と対比して示したものであり、読み出しレイテンシＣＬが４、バースト長ＢＬが４で、ライト動作の次にオートリフレッシュ動作が行われる場合のタイミング図である。従来と同様にライト動作を確定するために、第１コマンドの入力タイミングでライトアクティブコマンドＷＲＡを設定し、第２のコマンドの入力タイミングでロワーアドレスラッチコマンドＬＡＬを設定する。
【００４３】
ＦＣＲＡＭ内部のライト動作は、保持回路部によって、前サイクルのライト動作で受け取ったアドレスとライトデータを用いてメモリセルへの書き込みを行うレイト・ライト方式で行う。そして、予め内部に設定されているバンクタイマーにより自動的にスタンドバイ状態に戻り、ライト動作を終了する。その後、オートリフレッシュコマンドＲＥＦを入力し、オートリフレッシュコマンドＲＥＦが確定すると、直ちにリフレッシュ動作を開始し、予め内部に設定されているリフレッシュアドレスカウンタによって、選択されたワード線ＷＬｂを立ち上げてメモリセルをリフレッシュする。その後、予め内部に設定されているリフレッシュ動作期間を制御するリフレッシュタイマーによって、選択されたワード線ＷＬｂを立ち下げ、プリチャージ動作へ移り、自動的にスタンドバイ状態に戻ってオートリフレッシュコマンドを終了する。
【００４４】
上述したように、第１コマンドの入力タイミングでオートリフレッシュコマンドを確定するようにコマンド体系を見直したことにより、第１コマンドの入力タイミングでライト動作なのかオートリフレッシュ動作なのかを判別でき、オートリフレッシュサイクル時間の高速化が容易に実現できる。
【００４５】
次に、上記リフレッシュコマンド体系を実現するためのコマンドデコーダの構成例について詳細に説明する。
【００４６】
図４は、各制御ピンの入力レベルを論理判定するインプットレシーバと、このインプットレシーバで受けた信号をラッチするラッチ回路とによって構成される外部ピン論理判定回路を示している。図示するように、外部クロックピンに入力された外部クロック信号ＣＬＫ，／ＣＬＫは、インプットレシーバ（Ｉｎｐｕｔ　ｒｅｃｉｖｅｒ）１０−１に入力される。これら外部クロック信号ＣＬＫ，／ＣＬＫの電圧レベルは、インプットレシーバ１０−１によって論理変換され、内部クロック信号ＣＬＫＩＮとして出力されるとともに、インバータ１１−１によって反転され、内部クロック信号ｂＣＬＫＩＮとして出力される。
【００４７】
チップセレクトピンに入力されたチップセレクト信号／ＣＳと論理レベル判定基準ピンに入力された基準電圧ＶＲＥＦは、インプットレシーバ２０−１に入力される。このインプットレシーバ２０−１は、上記チップセレクト信号／ＣＳと基準電圧ＶＲＥＦの電圧レベルを比較して論理判定し、内部信号ｂＣＳＩＮを出力する。インプットレシーバ２０−１から出力された内部信号ｂＣＳＩＮは、ラッチ回路２５−１に入力される。このラッチ回路２５−１は、上記内部クロック信号ＣＬＫＩＮ，ｂＣＬＫＩＮにより動作が制御されるクロックドインバータ２１−１，２３−１とインバータ２２−１，２４−１で構成されている。ラッチ回路２５−１は、外部クロック信号の立ち上がりエッジに同期して内部信号ｂＣＳＬＩＮの状態をラッチし、インバータ２２−１から出力信号としてラッチ確定した信号ｂＣＳＬＴＣを出力するとともに、インバータ２４−１から上記信号ｂＣＳＬＴＣの反転信号ＣＳＬＴＣを出力する。
【００４８】
ファンクションピンとパワーダウンピンに関しても上記チップセレクトピンの場合と同様な回路構成であり、基本的な動作も同じである。
【００４９】
すなわち、ファンクションピンに入力されたファンクション信号ＦＮと論理レベル判定基準ピンに入力された基準電圧ＶＲＥＦは、インプットレシーバ３０−１に入力される。このインプットレシーバ３０−１は、上記ファンクション信号ＦＮと基準電圧ＶＲＥＦの電圧レベルを比較して論理判定し、内部信号ＦＮＩＮを出力する。インプットレシーバ３０−１から出力された内部信号ＦＮＩＮは、ラッチ回路３５−１に入力される。このラッチ回路３５−１は、上記内部クロック信号ＣＬＫＩＮ，ｂＣＬＫＩＮにより動作が制御されるクロックドインバータ３１−１，３３−１とインバータ３２−１，３４−１で構成されている。ラッチ回路３５−１は、外部クロック信号の立ち上がりエッジに同期して内部信号ＦＮＩＮの状態をラッチし、インバータ３２−１から出力信号としてラッチ確定した信号ＦＮＬＴＣを出力するとともに、インバータ３４−１から上記信号ＦＮＬＴＣの反転信号ｂＦＮＬＴＣを出力する。
【００５０】
また、パワーダウンピンに入力されたパワーダウン信号／ＰＤと論理レベル判定基準ピンに入力された基準電圧ＶＲＥＦは、インプットレシーバ４０−１に入力される。このインプットレシーバ４０−１は、上記パワーダウン信号／ＰＤと基準電圧ＶＲＥＦの電圧レベルを比較して論理判定し、内部信号ｂＰＤＩＮを出力する。インプットレシーバ４０−１から出力された内部信号ｂＰＤＩＮは、ラッチ回路４５−１に入力される。このラッチ回路４５−１は、上記内部クロック信号ＣＬＫＩＮ，ｂＣＬＫＩＮにより動作が制御されるクロックドインバータ４１−１，４３−１とインバータ４２−１，４４−１で構成されている。ラッチ回路４５−１は、外部クロック信号の立ち上がりエッジに同期して内部信号ｂＰＤＩＮの状態をラッチし、インバータ４２−１から出力信号としてラッチ確定した信号ｂＰＤＬＴＣを出力するとともに、インバータ４４−１から上記信号ｂＰＤＬＴＣの反転信号ＰＤＬＴＣを出力する。
【００５１】
図５は、第１コマンドの判定を行う第１コマンド判定回路（第１コマンドデコーダ）である。このコマンド判定回路には、上記図４に示した外部ピン論理判定回路の出力信号が入力され、内部コマンド判定信号を出力する。例えばライトアクティブコマンドＷＲＡを判定するコマンド判定回路ＣＭＤ１は、ナンドゲート１０−２，１２−２，１３−２，１４−２とインバータ１１−２，１５−２を含んで構成されている。上記ナンドゲート１０−２には、ライトアクティブコマンドＷＲＡの論理レベルと同じ内部コントロール信号ＣＳＬＴＣ，ｂＦＮＬＴＣ，ｂＰＤＬＴＣが入力される。このナンドゲート１０−２の出力端にはインバータ１１−２の入力端が接続され、このインバータ１１−２の出力端はナンドゲート１２−２の第１の入力端に接続されている。このナンドゲート１２−２の第２の入力端には内部クロック信号ＣＬＫＩＮが入力され、第３の入力端には信号ｂＣＬＫＩＮＤが入力される。
【００５２】
ナンドゲート１３−２の一方の入力端には、上記ナンドゲート１２−２の出力端が接続されており、他方の入力端にはナンドゲート１４−２の出力端が接続されている。ナンドゲート１４−２の第１の入力端には、ナンドゲート１３−２の出力端が接続されており、ナンドゲート１４−２の第２の入力端には上記内部クロック信号ＣＬＫＩＮが供給され、第２の入力端には信号ＰＷＲＯＮが供給される。上記ナンドゲート１３−２と１４−２は、ナンド型フリップフロップ回路１６−２を構成している。このナンド型フリップフロップ回路１６−２は、上記信号ＰＷＲＯＮによってイニシャライズ制御が行われる。この信号ＰＷＲＯＮは、電源投入直後は“Ｌ”レベルであり、その後チップ内部の電位状態が整ったことを検知して“Ｈ”レベル状態を維持する。上記ナンドゲート１３−２の出力端にはインバータ１５−２の入力端が接続され、このインバータ１５−２の出力端から内部のライトアクティブコマンドを検知したこと示す信号ｂＷＲＡＩＮＴが出力される。
【００５３】
一方、リードアクティブコマンドＲＤＡを判定するコマンド判定回路ＣＭＤ２は、ナンドゲート２０−２，２２−２，２３−２，２４−２とインバータ２１−２，２５−２とを含んで構成されている。このコマンド判定回路ＣＭＤ２の構成は、基本的には上記コマンド判定回路ＣＭＤ１と同じであり、異なるのはナンドゲート２０−２の入力端に内部のファンクション信号ＦＮＬＴＣが供給される点と、コマンド判定回路ＣＭＤ２の出力としてライトアクティブコマンドＲＤＡを検知したことを示す信号ｂＲＤＡＩＮＴを出力する点である。
【００５４】
更に、オートリフレッシュコマンドＲＥＦを判定するコマンド判定回路ＣＭＤ３は、ナンドゲート３０−２，３２−２，３３−２，３４−２とインバータ３１−２，３５−２とを含んで構成されている。このコマンド判定回路ＣＭＤ３の構成は、基本的には上記コマンド判定回路ＣＭＤ１，ＣＭＤ２と同じであり、異なるのはナンドゲート３０−２の入力端にオートリフレッシュコマンドの論理レベルと同じ信号ＣＳＬＴＣ，ｂＦＮＬＴＣ，ＰＤＬＴＣが入力されている点と、コマンド判定回路ＣＭＤ３の出力としてオートリフレッシュコマンドＲＥＦを検知したことを示す信号（オートリフレッシュ検知信号）ｂＲＥＦＡＩＮＴを出力する点である。
【００５５】
ナンドゲート４０−２，４１−２で構成されているナンド型フリップフロップ回路４３−２には、第１コマンドの入力を受けてライトアクティブコマンドＷＲＡを検知したこと示す信号ｂＷＲＡＩＮＴとリードアクティブコマンドＲＤＡを検知したことを示す信号ｂＲＤＡＩＮＴが入力される。そして、これらの信号からリード状態が開始されると予想されるのか、もしくはライト状態が開始するのかを伝える信号ＲＥＡＤ，ＷＲＩＴＥを出力し、これらの信号ＲＥＡＤ，ＷＲＩＴＥを第２のコマンドデコーダの判定制御信号として発信する。
【００５６】
上記各コマンド判定回路ＣＭＤ１，ＣＭＤ２，ＣＭＤ３中のナンドゲート１２−２，２２−２及び３２−２の入力端に供給されている信号ｂＣＬＫＩＮＤは、論理回路ＬＯＧで生成される。この論理回路ＬＯＧは、インバータ５０−２，５１−２，５２−２，５４−２，５８−２，６１−２，６２−２、ナンドゲート５３−２，５５−２及びクロックドインバータ５６−２，５７−２，５９−２，６０−２を含んで構成されている。論理回路ＬＯＧには、内部クロック信号ＣＬＫＩＮが入力され、インバータ５０−２，５１−２，５２−２を介してナンドゲート５３−２の一方の入力端に供給される。このナンドゲート５３−２の他方の入力端には、信号ｂ１ＳＴＥＮＢが供給されている。この信号ｂ１ＳＴＥＮＢは、ナンドゲート５５−２、クロックドインバータ５６−２，５７−２，５９−２，６０−２及びインバータ５８−２，６１−２，６２−２によって生成される。上記クロックドインバータ５６−２，５７−２，５９−２，６０−２とインバータ５８−２，６１−２，６２−２とでシフトレジスタ６３−２が形成されている。そして、上記ナンドゲート５５−２により信号ｂＷＲＡＩＮＴ，ｂＲＤＡＩＮＴの状態を検知し、シフトレジスタ６３−２を介して信号ｂ１ＳＴＥＮＢを転送する。
【００５７】
上記シフトレジスタ６３−２中の各クロックドインバータ５６−２，５７−２，５９−２，６０−２を制御する信号ＣＫ，／ＣＫは、内部クロック信号ＣＬＫＩＮが入力される遅延回路７０−２とインバータ７１−２により生成される。遅延回路７０−２の出力信号が信号ＣＫであり、インバータ７１−２の出力信号が信号／ＣＫである。
【００５８】
図６は、第２コマンドデコーダの構成例を示している。デコード部ＣＤ１は、第１コマンドがライトアクティブコマンドＷＲＡであって第２コマンドがロワーアドレスラッチコマンドＬＡＬであることを内部で検知するためのものである。このデコード部ＣＤ１は、ノアゲート１０−３、ナンドゲート１１−３，１２−３，１３−３及びインバータ１４−３等を含んで構成されている。上記ナンドゲート１１−３の第１の入力端には、ロワーアドレスラッチコマンドＬＡＬの論理レベルに対応する信号ｂＣＳＬＴＣが入力される。また、上記ナンドゲート１１−３の第２の入力端には、パルス発生回路ＰＧＣの出力信号ＣＬＫＰＬＳが供給される。更に、上記ナンドゲート１１−３の第３の入力端には、ノアゲート１０−３の出力端が接続されており、このノアゲート１０−３の入力端には上記図４で述べた信号ＲＥＡＤと信号ｂ１ＳＴＥＮＢが入力されている。
【００５９】
上記ナンドゲート１２−３，１３−３は、ナンド型フリップフロップ回路１５−３を構成している。上記ナンドゲート１２−３の一方の入力端には、上記ナンドゲート１１−３の出力端が接続されており、他方の入力端にはナンドゲート１３−３の出力端が接続されている。ナンドゲート１３−３の第１の入力端にはナンドゲート１２−３の出力端が接続され、第２の入力端には内部クロック信号ＣＬＫＩＮが供給され、第３の入力端には上記ナンド型フリップフロップ回路１５−３をイニシャライズする信号ＰＷＲＯＮが供給される。上記ナンド型フリップフロップ回路１５−３の出力端（ナンドゲート１２−３の出力端）にはインバータ１４−３の入力端が接続され、このインバータ１４−３の出力端からコマンド検知信号ｂＷＬＡＬＩＮＴを出力する。
【００６０】
一方、第１コマンドがリードアクティブコマンドＲＤＡであって第２コマンドがロワーアドレスラッチコマンドＬＡＬであることを内部で検知するデコード部ＣＤ２は、ノアゲート２０−３、ナンドゲート２１−３，２２−３，２３−３及びインバータ２４−３等を含んで構成されている。このデコード部ＣＤ２が上記デコード部ＣＤ１と異なる点は、ノアゲート２０−３の入力端に供給される信号が信号ＲＥＡＤから信号ＷＲＩＴＥに変わっている点である。
【００６１】
また、第１コマンドがリードアクティブコマンドＲＤＡであって、第２コマンドがモードレジスタコマンドＭＲＳを検知するデコード部ＣＤ３は、ノアゲート３０−３、ナンドゲート３１−３，３２−３，３３−３及びインバータ３４−３等を含んで構成されている。このデコード部ＣＤ３が上記デコード部ＣＤ１，ＣＤ２と異なるのは、ナンドゲート３１−３に入力されている内部のチップセレクト信号の論理レベルが異なる点のみである。
【００６２】
更に、第１コマンドがオートリフレッシュコマンドＲＥＦであって、第２コマンドがパワーダウンピン／ＰＤの“Ｌ”レベルによってセルフリフレッシュコマンドＲＥＦを検知するデコード部ＣＤ４は、ナンドゲート５０−３，５１−２，５１−３、インバータ４０−３，４３−３，４７−３，４８−３，４９−３，５３−３及びクロックドインバータ４１−３，４２−３，４５−３，４６−３で構成されている。インバータ４０−３，４３−３，４７−３，４８−３，４９−３及びクロックドインバータ４１−３，４２−３，４５−３，４６−３で構成されている部位は、内部クロック信号に同期して上記図５で述べた第１コマンドでオートリフレッシュコマンドを検知したことを示す信号ｂＲＥＦＡＩＮＴの論理状態を１クロック分保持する保持回路５４−３として働くもので、第２コマンドでのセルフリフレッシュコマンドＲＥＦを受け付ける状態としている。ナンドゲート５０−３，５１−３，５２−３とインバータ５３−３は、コマンド論理検知部を構成するものであり、内部のパワーダウン信号ＰＤＬＴＣ、内部のクロックパルスＣＬＫＰＬＳ（パルス発生回路ＰＧＣの出力信号）及び上記第１コマンドでオートリフレッシュコマンドが受け付けられている状態を示す信号１ＳＴＲＥＦＥＮＢが入力されている。そして、これらの信号ＰＤＬＴＣ，ＣＬＫＰＬＳ，１ＳＴＲＥＦＥＮＢが全て“Ｈ”レベルとなった場合に、ナンドゲートの出力は“Ｌ”レベルとなる。これによって、ナンドゲート５１−３，５２−３で構成されているナンド型フリップフロップ回路５５−３により、ナンドゲート５１−３の出力は“Ｈ”レベルにセットされる。この結果、インバータ５３−３によりセルフリフレッシュコマンドＲＥＦを受け付けたことを示す内部信号ｂＳＥＬＦは“Ｌ”レベルとなり、第１コマンドで受け付けたオートリフレッシュ動作を終了したのち、セルフリフレッシュ動作を開始する。一方、第２コマンド以降でセルフリフレッシュ動作を解除する場合は、パワーダウンピン／ＰＤが“Ｈ”レベルであるので、ナンド型フリップフロップ回路５５−３のナンドゲート５２−３に入力されている内部パワーダウン信号ＰＤＬＴＣによりリセットし、信号ｂＳＥＬＦを“Ｈ”レベルへ戻す。
【００６３】
上記パルス発生回路ＰＧＣは、インバータ６０−３，６１−３，６３−３，６４−３，６５−３、遅延回路６２−３及びナンドゲート６４−３を含んで構成されている。このパルス発生回路ＰＧＣは、内部クロック信号ＣＬＫＩＮの立ち上がりエッジに同期してパルス信号（信号ＣＬＫＰＬＳ）を発生する。
【００６４】
次に、図７のコマンドタイミング図を参照しながら、各種コマンドのエントリーに対するコマンドデコーダの動作について詳細に説明する。図７は、オートリフレッシュコマンドＲＥＦにエントリーする時のコマンドタイミング図である。オートリフレッシュコマンドＲＥＦには、外部クロック信号の立ち上がりエッジに同期して、図１のコマンドテーブルに示すようにチップセレクトピン（チップセレクト信号／ＣＳ）を“Ｌ”レベル、ファンクションピン（ファンクション信号ＦＮ）を“Ｌ”レベル、パワーダウンピン（パワーダウン信号／ＰＤ）を“Ｌ”レベルに設定することによってエントリーできる。上記３つの制御ピンの論理レベルに対応して、図４で述べたようにインプットレシーバ２０−１，３０−１，４０−１によって入力された信号のレベルを論理変換し、ラッチ回路２５−１，３５−１，４５−１を介して内部信号ｂＣＳＬＴＣ，ＦＮＬＴＣ，ｂＰＤＬＴＣを出力する。
【００６５】
図５に示した第１コマンドデコーダにおけるオートリフレッシュコマンドの検出部であるナンドゲート３０−２に入力されている信号ＣＳＬＴＣ，ｂＦＮＬＴＣ，ＰＤＬＴＣは全て“Ｈ”レベルであるので、インバータ３１−２の出力信号は“Ｈ”レベルとなる。よって、ナンドゲート３２−２に入力されている内部クロック信号ＣＬＫＩＮは、外部クロック信号の立ち上がりエッジに同期して“Ｈ”レベルとなり、また同じくナンドゲート３２−２に入力されている信号ｂＣＬＫＩＮＤに関しても外部クロック信号の立ち上がりエッジに同期して“Ｈ”レベルからインバータ５０−２，５１−２，５２−２、ナンドゲート５３−２及びインバータ５４−２の奇数段のゲート遅延を経て“Ｌ”レベルへ遷移する。つまり、上記外部クロック信号の立ち上がりエッジに同期して、内部クロック信号ＣＬＫＩＮとｂＣＬＫＩＮＤが共に“Ｈ”レベル状態の期間、ナンドゲート３２−２によってコマンドの状態を取り込み、ナンドゲート３２−２に“Ｌ”レベルを出力する。ナンドゲート３２−２の出力が“Ｌ”レベルとなると、次段のナンド型フリップフロップ回路３６−２をセットし、インバータ３５−２を介して“Ｌ”レベルの内部オートリフレッシュ検知信号ｂＲＥＦＡＩＮＴが出力される。
【００６６】
その後、外部クロック信号の立ち下りエッジに同期して内部クロック信号ＣＬＫＩＮは“Ｌ”レベルとなり、ナンド型フリップフロップ回路３６−２をリセットし、インバータ３５−２を介して内部のオートリフレッシュ検知信号ｂＲＥＦＡＩＮＴを“Ｌ”レベルから“Ｈ”レベルに戻す。つまり、第１のコマンドデコーダは、外部クロック信号に同期してライトアクティブコマンドＷＲＡ、リードアクティブコマンドＲＤＡ及びオートリフレッシュコマンドＲＥＦのいずれかをデコードする。この場合は、オートリフレッシュコマンドＲＥＦが入力されているので、オートリフレッシュコマンドのデコード部のみが検知し、内部のオートリフレッシュ検知信号ｂＲＥＦＡＩＮＴは負のパルスを発生する。この結果、次段の制御回路は、“Ｈ”レベルから“Ｌ”レベルへ遷移するエッジを受けてオートリフレッシュ動作を開始する。
【００６７】
次に、第１コマンドがオートリフレッシュコマンドである場合の第２コマンドは、セルフリフレッシュを受け付ける否かである。図６に示したセルフリフレッシュコマンドを受け付けるように制御している１クロック保持回路５４−３によって、上記第１コマンドで検知した内部のオートリフレッシュ信号ｂＲＥＦＡＩＮＴの状態を信号１ＳＴＲＥＦＥＮＢとして出力し、ナンドゲート５０−３によってセルフリフレッシュコマンドを検知可能な状態にセットする。
【００６８】
図７のコマンドタイミング図は、セルフリフレッシュコマンドを受け付けない場合であるので、第２コマンドでパワーダウン信号／ＰＤとして“Ｈ”レベルが入力されている。よって、内部のパワーダウン信号ＰＤＬＴＣもこれに対応して“Ｌ”レベルにセットされ、外部クロック信号に同期して発生する内部のクロックパルスＣＬＫＰＬＳの“Ｈ”レベル期間にコマンド状態を取り込むので、ナンドゲート５０−３の出力は“Ｈ”レベルとなる。また、ナンド型フリップフロップ回路５５−３中のナンドゲート５２−３の出力信号も“Ｈ”レベルとなり、ナンドゲート５１−３とインバータ５３−３を介して内部のセルフリフレッシュコマンド検知信号ｂＳＥＬＦも“Ｈ”レベルの状態を保持する。この結果、セルフリフレッシュコマンドを受付けず、ＦＣＲＡＭ内部は第１コマンドで受け付けたオートリフレッシュコマンドを検知してオートリフレッシュ動作を開始し、オートリフレッシュ動作終了後、自動的にスタンドバイ状態に戻る。
【００６９】
図８は、セルフリフレッシュコマンドのタイミング図である。第１コマンドのオートリフレッシュコマンドを受け、第２コマンドの入力タイミングにパワーダウン信号／ＰＤの“Ｌ”レベルを維持すると、セルフリフレッシュコマンドを受け付ける。
【００７０】
図６に示したように、ナンドゲートに５０−３に入力されている内部のパワーダウン信号ＰＤＬＴＣは“Ｈ”レベルであるので、外部クロック信号の立ち上がりエッジに同期して発生する内部クロックパルスＣＬＫＰＬＳが“Ｈ”レベルの期間にパワーダウン信号の論理状態が“Ｌ”レベルであると検知し、ナンドゲート５０−３の出力信号は“Ｌ”レベルとなる。上記ナンド型フリップフロップ回路５５−３は上記ナンドゲート５０−３から出力される“Ｌ”レベルの出力信号によってセットされる。この“Ｌ”レベルがインバータ５３−３に供給され、内部のセルフリフレッシュ信号ｂＳＥＬＨが“Ｈ”レベルから“Ｌ”レベルとなり、オートリフレッシュ動作終了後、セルフリフレッシュ動作を開始する。
【００７１】
尚、セルフリフレッシュの解除は、第２コマンド以降にパワーダウン信号／ＰＤを“Ｈ”レベルにセットすることによって行われ、ナンドゲート５２−３に入力されている信号ＰＤＬＴＣを“Ｌ”レベルにすることによってリセットし、信号ｂＳＥＬＦを“Ｈ”レベルへ戻して、セルフリフレッシュ動作を終了する。
【００７２】
図９は、ライト動作とリード動作のタイミング図である。ライト動作の場合は、第１コマンドの入力タイミングにおいて、外部クロック信号の立ち上がりエッジに応答して、チップセレクト信号／ＣＳを“Ｌ”レベル、ファンクション信号ＦＮを“Ｌ”レベル、パワーダウン信号／ＰＤを“Ｈ”レベルに設定することによって、図５に示した第１コマンドデコーダによってライトアクティブコマンドＷＲＡを検知し、内部のライトアクティブコマンド検知信号ｂＷＲＡＩＮＴを発生する。これによって、ナンド型フリップフロップ回路４３−２の出力信号ＲＥＡＤを“Ｌ”レベル、信号ＷＲＩＴＥを“Ｈ”レベルにセットし、第２コマンドを受け付け可能な状態とする。そして、シフトレジスタ６３−２により、第１コマンドのライトアクティブコマンドＷＲＡあるいはリードアクティブコマンドＲＤＡに対応して検知する第１コマンドデコーダの出力信号ｂＷＲＡＩＮＴ，ｂＲＤＩＮＴの状態を、第２コマンドを検知する時点まで信号ｂ１ＳＴＥＮＢを“Ｌ”レベルに保持する。
【００７３】
入力信号ＲＥＡＤが“Ｌ”レベル、信号ｂ１ＳＴＥＮＢが“Ｌ”レベルであるので、ノアゲート１０−２の出力は“Ｈ”レベルとなり、ナンドゲート１１−２によりデコード可能な状態となる。第２コマンドでは、チップセレクト信号／ＣＳが“Ｈ”レベル、ファンクション信号ＦＮが“Ｈ”レベル、パワーダウン信号／ＰＤが“Ｈ”レベルであり、ロワーアドレスラッチコマンドＬＡＬが設定されるので、外部のチップセレクト信号／ＣＳの“Ｈ”レベルに対応して内部信号ｂＣＳＬＴＣが“Ｈ”レベルにセットされる。外部クロック信号の立ち上がりに同期して発生するクロックパルスＣＬＫＰＬＳの“Ｈ”レベルにより、ナンドゲート１１−３の出力は“Ｌ”レベルとなり、次段のナンド型フリップフロップ回路１５−３の出力を“Ｈ”レベルにセットし、インバータ１４−３を介して内部のライト動作のロワーアドレスラッチ検知信号ｂＷＲＡＩＮＴとして“Ｌ”レベルのパルスを出力し、内部回路の制御を行う。
【００７４】
リード動作の場合も第１コマンドであるリードアクティブコマンドＲＤＡを検知した内部信号ｂＲＤＩＮＴを発生し、第２コマンドでノアゲート２０−３の出力が“Ｈ”レベルで、且つ内部のチップセレクト信号ｂＣＳＬＴＣが“Ｈ”レベルとなるので、内部検知信号ｂＲＤＬＡＬＩＮＴとして“Ｌ”レベルのパルスを出力し、内部回路の制御を行う。
【００７５】
上述したように、第１のコマンドでオートリフレッシュ動作を確定するようにコマンド体系を見直したことにより、第１コマンドの時点でライト動作なのかオートリフレッシュ動作なのか判別できるようになり、オートリフレッシュサイクル時間の高速化が容易に実現できる。また、オートリフレッシュサイクル時間によるディスターブ時間を低減でき、バスの使用効率を高めることができる。
【００７６】
以上実施の形態を用いて本発明の説明を行ったが、本発明は上記実施の形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記実施の形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば実施の形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【００７７】
【発明の効果】
以上説明したように、本発明によれば、オートリフレッシュサイクル時間の高速化を実現できる同期型半導体記憶装置及びその動作方法が得られる。
【００７８】
また、オートリフレッシュサイクル時間によるディスターブ時間を低減でき、バスの使用効率が高い同期型半導体記憶装置及びその動作方法が得られる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係る同期型半導体記憶装置及びその動作方法について説明するためのもので、コマンドテーブルを示しており、（ａ）図は第１コマンド、（ｂ）図は第２コマンド、（ｃ）図はセルフリフレッシュコマンド。
【図２】本発明の実施の形態に係る同期型半導体記憶装置及びその動作方法について説明するためのもので、各コマンドの状態遷移図。
【図３】本発明の実施の形態に係る同期型半導体記憶装置及びその動作方法について説明するためのもので、ライト動作の次にオートリフレッシュ動作が行われる場合のタイミング図。
【図４】本発明の実施の形態に係る同期型半導体記憶装置及びその動作方法について説明するためのもので、外部ピン論理判定回路を示す回路図。
【図５】本発明の実施の形態に係る同期型半導体記憶装置及びその動作方法について説明するためのもので、第１コマンドの判定を行う第１コマンド判定回路（第１コマンドデコーダ）を示す回路図。
【図６】本発明の実施の形態に係る同期型半導体記憶装置及びその動作方法について説明するためのもので、第２コマンドデコーダを示す回路図。
【図７】本発明の実施の形態に係る同期型半導体記憶装置及びその動作方法について説明するためのもので、オートリフレッシュコマンドにエントリーするタイミング図。
【図８】本発明の実施の形態に係る同期型半導体記憶装置及びその動作方法について説明するためのもので、セルフリフレッシュコマンドのタイミング図。
【図９】本発明の実施の形態に係る同期型半導体記憶装置及びその動作方法について説明するためのもので、ライト動作とリード動作のタイミング図。
【図１０】従来の同期型半導体記憶装置及びその動作方法について説明するためのもので、ＦＣＲＡＭの状態遷移図。
【図１１】従来の同期型半導体記憶装置及びその動作方法について説明するためのもので、コマンドテーブルを示しており、（ａ）図は第１コマンド、（ｂ）図は第２コマンド。
【図１２】従来の同期型半導体記憶装置及びその動作方法について説明するためのもので、各コマンドのタイミング図。
【図１３】従来の同期型半導体記憶装置及びその動作方法について説明するためのもので、要部を抽出して示すブロックダイアグラム。
【図１４】従来の同期型半導体記憶装置及びその動作方法について説明するためのもので、（ａ）図はオートリフレッシュ動作のコマンドテーブル、（ｂ）図はセルフリフレッシュ動作のコマンドテーブル。
【図１５】従来の同期型半導体記憶装置及びその動作方法について説明するためのもので、ライト動作の次にオートリフレッシュ動作が行われる場合のタイミング図。
【符号の説明】
／ＣＳ…チップセレクト信号
ＦＮ…ファンクション信号
／ＰＤ…パワーダウン信号
ＶＲＥＦ…基準電圧
ＲＥＦ…オートリフレッシュコマンド
ＲＤＡ…リードアクティブコマンド
ＷＲＡ…ライトアクティブコマンド
ＬＡＬ…ロワーアドレスラッチコマンド
ＭＲＳ…モードレジスタコマンド
ＬＡ…ロワーアドレス
ＷＬ…ワード線
ＣＳＬ…カラムセレクト線
ｔＲＣ…ランダムサイクル時間
ｔＣＫ…クロックサイクル時間
ｔＲＥＦＣ…オートリフレッシュサイクル時間
ＣＬＫＩＮ，ｂＣＬＫＩＮ…内部クロック信号
１０−１，２０−１，３０−１，４０−１…インプットレシーバ
２５−１，３５−１，４５−１…ラッチ回路
１６−２，２６−２，３６−２，４３−２，１５−３，２５−３，３５−３，５５−３…ナンド型フリップフロップ回路
５４−３…１クロック保持回路
６３−２…シフトレジスタ
ＣＭＤ１，ＣＭＤ２，ＣＭＤ３…コマンド判定回路
ＬＯＧ…論理回路
ＣＤ１，ＣＤ２，ＣＤ３，ＣＭＤ４…デコード部
ＰＧＣ…パルス発生回路
【図１】
2004145956.tif 000003
【図２】
2004145956.tif 000004
【図３】
2004145956.tif 000005
【図４】
2004145956.tif 000006
【図５】
2004145956.tif 000007
【図６】
2004145956.tif 000008
【図７】
2004145956.tif 000009
【図８】
2004145956.tif 000010
【図９】
2004145956.tif 000011
【図１０】
2004145956.tif 000012
【図１１】
2004145956.tif 000013
【図１２】
2004145956.tif 000014
【図１３】
2004145956.tif 000015
【図１４】
2004145956.tif 000016
【図１５】
2004145956.tif 000017