(57)【要約】【課題】記憶ノードと、これと同電位となるべきゲート電極とを接続するのに必要なレイアウト面積を縮小化することのできる半導体装置およびその製造方法を提供する。また、構造が簡略であることにより高い製造歩留まりを実現することのできる半導体装置およびその製造方法を提供する【解決手段】半導体基板２０１に形成された拡散層２０５ａ，２０５ｂと、半導体基板２１０の上にゲート絶縁膜２０３を介して形成されたゲート電極２０４と、半導体基板２０１上にゲート電極２０４を被覆して形成された層間絶縁膜２０７と、層間絶縁膜２０７上に形成されて、下部電極２１０、誘電体膜２１１および上部電極２１２の積層構造からなるキャパシタとを有し、拡散層２０５ｂ、ゲート電極２０４および下部電極２１０が、層間絶縁膜２０７に形成された共通のコンタクト２０８によって接続された構造を有する。【選択図】  図２
2004214512.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に形成された拡散層と、
前記半導体基板の上にゲート絶縁膜を介して形成されたゲート電極と、
前記半導体基板上に前記ゲート電極を被覆して形成された層間絶縁膜と、
前記層間絶縁膜上に形成されて、下部電極、誘電体膜および上部電極の積層構造からなるキャパシタとを有し、
前記拡散層、前記ゲート電極および前記下部電極が、前記層間絶縁膜に形成された共通のコンタクトによって接続された構造を有することを特徴とする半導体装置。
【請求項２】
前記コンタクトが前記拡散層に接する部分の面積が前記ゲート電極の上面部に接する部分の面積よりも大きい請求項１に記載の半導体装置。
【請求項３】
前記コンタクトの側壁部にサイドウォールが形成されている請求項１または２に記載の半導体装置。
【請求項４】
前記ゲート電極および前記ゲート絶縁膜の両サイドにサイドウォールが形成されている請求項１または２に記載の半導体装置。
【請求項５】
前記拡散層および前記ゲート電極の上面部がシリサイド化されている請求項１〜４に記載の半導体装置。
【請求項６】
前記コンタクト底部の前記Ｐウェル領域内にさらに拡散層が形成されている請求項１〜５に記載の半導体装置。
【請求項７】
前記半導体基板に形成された拡散層に接続するコンタクトおよび前記半導体基板上に分離絶縁膜を介して形成されたゲート電極に接続するコンタクトの内の少なくとも一方の上方に金属配線に接続する他のコンタクトが形成されたスタックトコンタクト構造をさらに有する請求項１〜６に記載の半導体装置。
【請求項８】
前記拡散層、前記ゲート電極および前記キャパシタが前記半導体基板上のメモリセル領域内に形成されている請求項１〜７に記載の半導体装置。
【請求項９】
前記メモリセルがＴ−ＣＡＭ（Ｔｅｒｎａｒｙ  Ｃｏｎｔｅｎｔｓ  Ａｄｄｒｅｓｓａｂｌｅ  Ｍｅｍｏｒｙ）セルである請求項８に記載の半導体装置。
【請求項１０】
半導体基板にＰウェル領域を形成する工程と、
前記Ｐウェル領域上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極の両側の前記Ｐウェル領域内にソースまたはドレインとなる拡散層を形成する工程と、
前記拡散層を形成する工程の後、絶縁膜を堆積し前記ゲート電極および前記ゲート絶縁膜の側壁部に前記絶縁膜を残存させてサイドウォールを形成する工程と、
前記拡散層上に絶縁膜を堆積し前記ゲート電極および前記サイドウォールを被覆する層間絶縁膜を形成する工程と、
前記層間絶縁膜をエッチングし前記拡散層および前記ゲート電極に至るコンタクトホールを形成する工程と、
前記コンタクトホールに不純物をドープしたポリシリコンを埋め込んでコンタクトを形成する工程と、
前記コンタクト上に下部電極、誘電体膜および上部電極をこの順に積層してキャパシタを形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項１１】
前記コンタクトホールを形成する工程の後、前記コンタクトホールの内壁にサイドウォールを形成する請求項１０に記載の半導体装置の製造方法。
【請求項１２】
半導体基板にＰウェル領域を形成する工程と、
前記Ｐウェル領域上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極の両側の前記Ｐウェル領域内にソースまたはドレインとなる浅い拡散層を形成する工程と、
前記浅い拡散層を形成する工程の後、絶縁膜を堆積し前記ゲート電極および前記ゲート絶縁膜の側壁部に前記絶縁膜を残存させてサイドウォールを形成する工程と、
前記サイドウォールの両側の前記Ｐウェル領域内にソースまたはドレインとなる深い拡散層を形成する工程と、
前記深い拡散層および前記ゲート電極の上部をシリサイド化する工程と、
前記深い拡散層上に絶縁膜を堆積し前記ゲート電極および前記サイドウォールを被覆する層間絶縁膜を形成する工程と、
前記層間絶縁膜をエッチングし前記深い拡散層および前記ゲート電極に至るコンタクトホールを形成する工程と、
前記コンタクトホールの内壁にバリアメタルを形成する工程と、
前記コンタクトホールにタングステンを埋め込んでコンタクトを形成する工程と、
前記コンタクト上に下部電極、誘電体膜および上部電極をこの順に積層してキャパシタを形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項１３】
前記コンタクトホールを形成する工程において、前記層間絶縁膜を選択的にエッチングし前記サイドウォールはエッチングしない請求項１０または１２に記載の半導体装置の製造方法。
【請求項１４】
前記コンタクトホールを形成する工程の後、前記コンタクトホール底部の前記Ｐウェル領域内に拡散層を形成する工程をさらに有する請求項１０〜１３に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
Ｔ−ＣＡＭ（Ｔｅｒｎａｒｙ  Ｃｏｎｔｅｎｔｓ  Ａｄｄｒｅｓｓａｂｌｅ  Ｍｅｍｏｒｙ）における情報を記憶するメモリとしては、従来ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）が一般的であり、製品化もされている。しかしながら、ＳＲＡＭを用いた場合、１セルあたりに必要なトランジスタの数は、ＣＭＯＳ−ＳＲＡＭ２個分の６×２＝１２個に検索トランジスタ４個を加えた１６個となることから、セル面積が大きくなるという問題があった。
【０００３】
そこで、上記の問題を解決するために、記憶メモリ部をＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）で構成する試みもなされている（例えば、特許文献１または特許文献２参照。）。
【０００４】
図１８は、特許文献１に記載されている図７Ａを説明のために引用したものであり、Ｔ−ＣＡＭとしては半ビット分のメモリセルのレイアウト図である。
【０００５】
図１８において、メモリセルは、ＤＲＡＭ記憶メモリ１ビット分の拡散層１８０１および検索トランジスタの拡散層１８０２を有している。１８０３はワード線、１８０４は記憶メモリの情報によってオン・オフを操作される検索トランジスタのゲート電極、１８０５はサーチ線によってオン・オフを操作される検索トランジスタのゲート電極である。１８０６は、ワード線１８０３を有するメモリセルトランジスタの拡散層１８０１と、ストレージノード１８１４とを接続するストレージノード用コンタクトホールである。また、１８０７〜１８１２は、ストレージノード用コンタクトホール１８０６とは別工程で形成されるコンタクトホールである。
【０００６】
ストレージノード１８１４に書き込まれた電位は、ストレージノード用コンタクトホール１８０６と同じ拡散層１８０１にあるコンタクトホール１８０７から、配線１８１３およびコンタクトホール１８０８を介して、検索トランジスタのゲート電極１８０４に伝えられる。
【０００７】
また、図１８において、コンタクトホール１８０９はビット線（図示せず）に、コンタクトホール１８１０は放電線（図示せず）に、コンタクトホール１８１１はマッチ線（図示せず）に、コンタクトホール１８１２はサーチ線（図示せず）にそれぞれ接続している。
【０００８】
ストレージ１８１４に「Ｈｉｇｈ」状態が書き込まれてゲート電極１８０４を有する検索トランジスタがオン状態となり、且つ、ゲート電極１８０５に接続したサーチ線（図示せず）が「Ｈｉｇｈ」状態で検索するときのみ、２つの直列に接続した検索トランジスタが同時にオンとなって、プリチャージされたマッチ線（図示せず）の電位が放電線に引き抜かれる。それ以外の場合には、２つの検索トランジスタの内の少なくとも一方はオフであるので、マッチ線の電位に変化は起こらない。このような動作を行うセルを単位セルとして持つことによってＣＡＭが構成される。また、２つのセルが１つの単位セルとなることによってＴ−ＣＡＭが構成される。
【０００９】
【特許文献１】
米国特許第６，３２０，７７７号明細書
【特許文献２】
米国特許第６，２６２，９０７号明細書
【００１０】
【発明が解決しようとする課題】
Ｔ−ＣＡＭの記憶メモリをＳＲＡＭからＤＲＡＭにすることによって、セル面積の縮小化を図ることはある程度可能であるが、さらに小さなセル面積とすることが望ましい。
【００１１】
しかしながら、図１８において、記憶ノードであるストレージノード１８１４と検索トランジスタのゲート電極１８０４とを同電位とするために、１つのストレージノード用コンタクトホール１８０６および２つのコンタクトホール１８０７，１８０８並びに配線１８１３が用いられている。したがって、これらのコンタクトホールおよび配線をレイアウトするために、さらなるセル面積の縮小化を図ることができないという問題があった。
【００１２】
また、半導体装置の製造工程においては、ストレージノード用コンタクトホール１８０６およびコンタクトホール１８０７，１８０８が全て開口されるとともに、配線１８１３が他の配線とショートしないようにすることが必要とされる。したがって、製造歩留まりの観点からもこのようなレイアウトは有利でないという問題があった。
【００１３】
本発明はこのような問題点に鑑みてなされたものである。即ち、本発明の目的は、記憶ノードと、これと同電位となるべきゲート電極とを接続するのに必要なレイアウト面積を縮小化することのできる半導体装置およびその製造方法を提供することにある。
【００１４】
また、本発明の目的は、構造が簡略であることにより高い製造歩留まりを実現することのできる半導体装置およびその製造方法を提供することにある。
【００１５】
本発明の他の目的および利点は、以下の記載から明らかとなるであろう。
【００１６】
【課題を解決するための手段】
本発明にかかる半導体装置は、半導体基板に形成された拡散層と、半導体基板の上にゲート絶縁膜を介して形成されたゲート電極と、半導体基板上にゲート電極を被覆して形成された層間絶縁膜と、この層間絶縁膜上に形成されて、下部電極、誘電体膜および上部電極の積層構造からなるキャパシタとを有し、拡散層、ゲート電極および下部電極が、層間絶縁膜に形成された共通のコンタクトによって接続された構造を有することを特徴とする。
【００１７】
また、本発明にかかる半導体装置の製造方法は、半導体基板にＰウェル領域を形成する工程と、このＰウェル領域上にゲート絶縁膜を形成する工程と、このゲート絶縁膜上にゲート電極を形成する工程と、このゲート電極の両側のＰウェル領域内にソースまたはドレインとなる拡散層を形成する工程と、この拡散層を形成する工程の後、絶縁膜を堆積しゲート電極およびゲート絶縁膜の側壁部に絶縁膜を残存させてサイドウォールを形成する工程と、拡散層上に絶縁膜を堆積しゲート電極およびサイドウォールを被覆する層間絶縁膜を形成する工程と、この層間絶縁膜をエッチングし拡散層およびゲート電極に至るコンタクトホールを形成する工程と、このコンタクトホールに不純物をドープしたポリシリコンを埋め込んでコンタクトを形成する工程と、このコンタクトの上に下部電極、誘電体膜および上部電極をこの順に積層してキャパシタを形成する工程とを有することを特徴とする。
【００１８】
さらに、本発明にかかる半導体装置の製造方法は、半導体基板にＰウェル領域を形成する工程と、このＰウェル領域上にゲート絶縁膜を形成する工程と、このゲート絶縁膜上にゲート電極を形成する工程と、このゲート電極の両側のＰウェル領域内にソースまたはドレインとなる浅い拡散層を形成する工程と、この浅い拡散層を形成する工程の後、絶縁膜を堆積しゲート電極およびゲート絶縁膜の側壁部に絶縁膜を残存させてサイドウォールを形成する工程と、このサイドウォールの両側のＰウェル領域内にソースまたはドレインとなる深い拡散層を形成する工程と、この深い拡散層およびゲート電極の上部をシリサイド化する工程と、深い拡散層上に絶縁膜を堆積しゲート電極およびサイドウォールを被覆する層間絶縁膜を形成する工程と、この層間絶縁膜をエッチングし深い拡散層およびゲート電極に至るコンタクトホールを形成する工程と、このコンタクトホールの内壁にバリアメタルを形成する工程と、コンタクトホールにタングステンを埋め込んでコンタクトを形成する工程と、このコンタクトの上に下部電極、誘電体膜および上部電極をこの順に積層してキャパシタを形成する工程とを有することを特徴とする。
【００１９】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して詳細に説明する。
【００２０】
実施の形態１
図１および図２を用いて、本実施の形態における半導体装置について説明する。
【００２１】
図１は、本実施の形態における半導体装置の平面図である。また、図２（ａ）および図２（ｂ）は、それぞれ図１のＡ−Ａ′線に沿った断面図である。
【００２２】
本実施の形態における半導体装置は、図１に示すように、拡散層１０１と、ゲート電極１０２と、ストレージノード１０４とを有し、これらが共通のコンタクト１０３によって接続されていることを特徴としている。尚、本発明において拡散層とは不純物拡散層をいう（以下、同じ。）。
【００２３】
また、本実施の形態における半導体装置は、図２（ａ）に示すように、Ｐ型半導体基板２０１に形成されたＰウェル領域２０２、ゲート絶縁膜２０３、ゲート電極２０４、Ｎ型拡散層２０５ａ，２０５ｂ、サイドウォール２０６、層間絶縁膜２０７を有している。
【００２４】
Ｎ型拡散層２０５ａ，２０５ｂはソース領域またはドレイン領域となる拡散層で、リン（Ｐ）またはヒ素（Ａｓ）などのＮ型不純物をＰウェル領域２０２内に注入することによって形成される。
【００２５】
ゲート絶縁膜２０３は、Ｐウェル領域２０２上であって、Ｎ型拡散層２０５ａおよびＮ型拡散層２０５ｂの間に形成される。ゲート絶縁膜としては、例えばシリコン酸化膜、シリコン窒化膜またはシリコン酸窒化膜などを用いることができる。
【００２６】
ゲート電極２０４は、例えば、Ｎ型不純物をドープしたポリシリコンから構成することができる。尚、図２に示した部分におけるゲート電極２０４は、配線としての役割を有するのみであってトランジスタ動作は行わない。
【００２７】
サイドウォール２０６は、ゲート絶縁膜２０３およびゲート電極２０４の側壁部に形成されており、例えばシリコン酸化膜またはシリコン窒化膜などから構成される。本実施の形態においては、ゲート電極２０４がコンタクト２０８と接する側のサイドウォールは、一旦形成された後でコンタクトのエッチングの際に除去されている。
【００２８】
層間絶縁膜２０７は、例えばシリコン酸化膜、シリコン窒化膜またはシリコン酸窒化膜などから構成される。図２（ａ）に示すように、層間絶縁膜２０７には、コンタクト２０８が形成されている。コンタクト２０８は、例えばＮ型不純物をドープしたポリシリコンから構成することができる。
【００２９】
図２（ａ）で見て、コンタクト２０８の下部は、Ｎ型拡散層２０５ｂ並びにゲート電極２０４の上面および側壁部に接している。サイドウォール２０６は、ゲート電極２０４が層間絶縁膜２０７と接する側にのみ残り、コンタクト２０８の側では、一旦形成された後でコンタクトのエッチングの際に除去されている。一方、コンタクト２０８の上部は、キャパシタの下部電極を構成するストレージノード２１０に接続している。ストレージノード２１０は、例えば、表面が粗面化されたＮ型ドープトポリシリコンから構成された円筒形状を有している。
【００３０】
図２（ａ）および図２（ｂ）において、Ｘは、コンタクト２０８とＮ型拡散層２０５ｂとが接触する部分の寸法を示す。また、Ｙは、コンタクト２０８とゲート電極２０４の上面部とが接触する部分の寸法を示す。図２（ａ）はＸとＹが略等しい場合を示し、図２（ｂ）はＸがＹより大きい場合を示している。
【００３１】
本実施の形態においては、図２（ｂ）に示すように、コンタクト２０８がＮ型拡散層２０５ｂに接する部分の寸法が、ゲート電極２０４の上面部に接する部分の寸法よりも大きくなる（Ｘ＞Ｙとなる）ようにして、コンタクト２０８を形成することが好ましい。このようにすることにより、コンタクト２０８がＮ型拡散層２０５ｂに接する部分の面積をゲート電極２０４の上面部に接する部分の面積よりも大きくなるようにすることができる。
【００３２】
Ｎ型拡散層およびＮ型ポリシリコンからなるゲート電極の上に、Ｎ型不純物をドープしたポリシリコンからなるコンタクトのみが形成されている場合において、コンタクトとＮ型拡散層との接触面積と、コンタクトとゲート電極との接触面積とが同じであるならば、ゲート電極上でのコンタクト抵抗は、Ｎ型拡散層上でのコンタクト抵抗よりも一般に１０％〜５０％程度低い値を示すことが知られている。
【００３３】
したがって、Ｘ＞Ｙとなるようにしてコンタクト２０８を形成することにより、同じ面積のコンタクトであってもコンタクト２０８とＮ型拡散層２０５ｂとの間のコンタクト抵抗を低くして、高性能なデバイスを製造することができる。
【００３４】
ここで、Ｘ＞Ｙとなるようにすることによって、コンタクト２０８とゲート電極２０４の間のコンタクト抵抗は相対的に上昇する。しかしながら、このコンタクト抵抗の大きさは、コンタクト２０８とＮ型拡散層２０５ｂとの間のコンタクト抵抗に比較すると元々小さなものである。したがって、コンタクト２０８とＮ型拡散層２０５ｂとの間のコンタクト抵抗が低くなることの影響の方が大きいので、ゲート電極２０４との間の抵抗が上昇しても全体としてみれば抵抗を低くすることが可能となる。
【００３５】
但し、Ｘの値が小さくなりすぎることによって、コンタクト２０８とゲート電極２０４との間のコンタクト抵抗の上昇が大きくなり、Ｎ型拡散層２０５ｂとの間のコンタクト抵抗の低下を上回るようになるのは好ましくない。また、Ｘの値が小さくなりすぎると、コンタクト２０８の形成時に、コンタクト２０８がゲート電極２０４を踏み外すおそれもある。
【００３６】
したがって、（１）コンタクトとゲート電極の間のコンタクト抵抗の上昇が許容範囲内であるようにするとともに、（２）コンタクト製造工程での重ね合わせや寸法などの変動を考慮したマージンを加味した上で、Ｘの下限値を設定することが好ましい。
【００３７】
また、キャパシタは、下部電極を構成するストレージノード２１０、誘電体膜２１１および上部電極を構成するセルプレート２１２からなり、層間絶縁膜２０７の上に形成される。また、キャパシタの両側には層間絶縁膜２０９が形成されており、キャパシタ上には層間絶縁膜２１３が形成されている。
【００３８】
層間絶縁膜２０９は、例えばシリコン酸化膜、シリコン窒化膜またはシリコン酸窒化膜などから構成することができ、層間絶縁膜２０７上に形成される。
【００３９】
ストレージノード２１０は、層間絶縁膜２０７の上部および層間絶縁膜２０９の側壁部に接するともに、コンタクト２０８を介して拡散層２０５ｂおよびゲート電極２０４に接続するようにして形成される。
【００４０】
誘電体膜２１１は、例えば五酸化タンタル（Ｔａ２Ｏ５）などから構成することができ、層間絶縁膜２０９およびストレージノード２１０の上に形成される。また、セルプレート２１２は、例えば窒化チタン（ＴｉＮ）などから構成することができ、誘電体膜２１１の上に形成される。層間絶縁膜２１３は、例えばシリコン酸化膜などから構成することができ、キャパシタを埋め込むようにしてセルプレート２１２上に形成される。
【００４１】
さらに、本実施の形態における半導体装置は、層間絶縁膜２０７，２０９，２１３に開口されるコンタクト、このコンタクト上部に順に形成される配線層、さらにその上部に形成される層間絶縁膜のスルーホールおよび配線層などを有するが、図１および図２（ａ），（ｂ）では省略した。
【００４２】
次に、図３〜図５を用いて、本実施の形態にかかる半導体装置の製造方法について説明する。
【００４３】
まず、Ｐ型半導体基板２０１にＰウェル領域２０２を形成する。次に、Ｐウェル領域２０２上の所定領域にゲート絶縁膜２０３を形成し、ゲート絶縁膜２０３上にゲート電極２０４を形成する。
【００４４】
続いて、ゲート電極２０４の両側のＰウェル領域２０２内に、ソースまたはドレインとなるＮ型拡散層２０５ａ，２０５ｂを形成する。次に、シリコン窒化膜などの絶縁膜を堆積した後、ゲート絶縁膜２０３およびゲート電極２０４の側壁部を残して絶縁膜をエッチングする。これにより、ゲート絶縁膜２０３およびゲート電極２０４の側壁部にサイドウォール２０６ａ，２０６ｂを形成することができる。
【００４５】
次に、Ｎ型拡散層２０５ａ，２０５ｂ、ゲート電極２０４およびサイドウォール２０６ａ，２０６ｂの上に層間絶縁膜２０７を形成する。その後、層間絶縁膜２０７の上にレジスト膜（図示せず）を塗布した後、フォトリソグラフィー法によって所定のパターンを有するレジストパターン２１４を形成して、図３の構造とする。
【００４６】
次に、レジストパターン２１４をマスクとして、層間絶縁膜２０７およびサイドウォール２０６ｂをエッチングしてコンタクトホール２１５を形成した後、レジストパターン２１４を剥離することによって図４の構造とする。
【００４７】
本実施の形態においては、図５に示すように、コンタクトホール２１５形成後に、コンタクトホール２１５底部のＰウェル領域２０２内に、リン（Ｐ）またはヒ素（Ａｓ）などのＮ型不純物を注入することによって、Ｎ型拡散領域２１６を形成してもよい。このようにすることによって、コンタクトホール２１５に形成されるコンタクトの接合リーク電流を抑制することができる。尚、Ｎ型拡散領域２１６の深さおよび不純物濃度については、この目的を果たすことができるのであれば特に限定されない。
【００４８】
次に、Ｎ型不純物をドープしたポリシリコンを全面に成膜し、化学的機械研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ，ＣＭＰ）法またはエッチバック法などによって、コンタクトホール２１５の部分のみに上記のポリシリコンを残してコンタクトを形成する。続いて、層間絶縁膜２０９およびコンタクト上に抜き円筒型のキャパシタを形成する。その後、半導体装置の製造に必要な公知の工程を経ることによって、図２（ａ）または図２（ｂ）に示す構造を有する半導体装置を製造することができる。
【００４９】
本実施の形態においては、図１に示すように、拡散層１０１と、ゲート電極１０２と、ストレージノード１０４とが、共通のコンタクト１０３によって接続されることを特徴としている。一方、従来技術においては、拡散層、ゲート電極およびストレージノードを接続して同電位とするために、１つのストレージノード用コンタクトホール、２つのコンタクトホールおよびこれらのコンタクトホールを接続する配線を必要としていた。したがって、本実施の形態によれば、１つのコンタクトホールによって、拡散層、ゲート電極およびストレージノードを接続し同電位とすることができるので、セル面積をさらに縮小化することができる。尚、拡散層、ゲート電極およびキャパシタは、半導体基板上のメモリセル領域に形成されていてもよいし、メモリセル領域以外の領域に形成されていてもよい。
【００５０】
また、本実施の形態によれば、従来形成していた１つのストレージノード用コンタクトホールおよび２つのコンタクトホールに対して、１つのコンタクトホールを形成すればよいことから、半導体製造工程におけるコンタクトの開口不良を原因とする歩留まりの低下を低減させることができる。
【００５１】
また、本実施の形態によれば、コンタクトを１つとすることによって、従来技術において必要とされていたコンタクト間を接続する配線を不要とすることができる。したがって、半導体製造工程における配線の短絡や断線などの不良を低減させて、歩留まりの向上を図ることが可能となる。
【００５２】
また、本実施の形態によれば、コンタクトが拡散層に接する部分の面積がゲート電極の上面部に接する部分の面積よりも大きくなるようにすることによって、コンタクトと拡散層との間のコンタクト抵抗を低くして高性能なデバイスを製造することができる。
【００５３】
さらに、本実施の形態によれば、コンタクト底部のＰウェル領域内にさらに拡散層を形成することによって、コンタクトの接合リーク電流を抑制することができる。
【００５４】
実施の形態２．
本実施の形態における半導体装置の平面図は、実施の形態１で説明した図１と同様であり、拡散層、ゲート電極およびストレージノードは、共通のコンタクトによって接続されている。
【００５５】
本実施の形態では、コンタクトの側壁部、すなわち、コンタクトと層間絶縁膜との間およびコンタクトとゲート電極の側壁部との間にホール側壁のサイドウォールが形成されていることを特徴としている。
【００５６】
図６は、本実施の形態における半導体装置の断面図である。図６に示すように、半導体装置は、Ｐ型半導体基板６０１上に形成されたＰウェル領域６０２、ゲート絶縁膜６０３、ゲート電極６０４、Ｎ型拡散層６０５ａ，６０５ｂ、層間絶縁膜６０７、コンタクト６０８、ゲート側壁のサイドウォール６０６およびホール側壁のサイドウォール６１４ａ，６１４ｂ，６１４ｃを有している。
【００５７】
図６において、ゲート側壁のサイドウォール６０６は、実施の形態１で説明した図２のサイドウォール２０６と同様のものである。一方、ホール側壁のサイドウォール６１４ａ，６１４ｂ，６１４ｃは本実施の形態で特徴とするものである。
【００５８】
サイドウォール６１４ａ，６１４ｂは、層間絶縁膜６０７とコンタクト６０８との間に形成される。また、サイドウォール６１４ｃは、ゲート電極６０４の側壁部とコンタクト６０８との間に形成される。
【００５９】
サイドウォール６１４ａ，６１４ｂ，６１４ｃは、例えばシリコン窒化膜、シリコン酸化膜またはシリコン酸窒化膜などから構成することができる。具体的には、例えば、化学気相成長（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法などによってシリコン窒化膜などをコンタクトホール内に堆積した後、異方性エッチングを行うことによって形成することができる。
【００６０】
本実施の形態は、図６において、コンタクト６０８の左側に他のゲート電極（図示せず）があり、このゲート電極とコンタクト６０８との間の間隔が狭い場合に好ましく適用される。例えば、コンタクト６０８の形成時に、層間絶縁膜６０７のエッチング量が大きくなることによってコンタクト６０８のホールと上記のゲート電極とに短絡が生じた場合であっても、サイドウォール６１４ａを設けることによって両者の間の短絡を防ぐようにすることができる。
【００６１】
また、コンタクト６０８を形成する際には、例えば、フッ化水素（ＨＦ）でホールを軽くウェットエッチングした後に、Ｎ型不純物をドープしたポリシリコンを埋め込むことが行われる。本実施の形態によれば、ホールの内壁（層間絶縁膜６０７の側壁）にサイドウォール６１４ａ，６１４ｂを設けるので、上記のウェットエッチングによってホールが所定より大きくなるのを防止することができる。
【００６２】
さらに、サイドウォール６１４ｃは、ゲート電極６０４がコンタクト６０８と接する側に、ゲート絶縁膜６０３およびゲート電極６０４の側壁部を覆うようにして形成される。このようにしてサイドウォール６１４ｃを形成することにより、Ｐウェル領域６０２とコンタクト６０８とを電気的に分離することができるので、リーク電流の発生を抑制することが可能となる。
【００６３】
本実施の形態におけるキャパシタは、下部電極を構成するストレージノード６１０、誘電体膜６１１および上部電極を構成するセルプレート６１２からなり、層間絶縁膜６０７の上に形成される。また、キャパシタの両側には層間絶縁膜６０９が形成されており、キャパシタ上には層間絶縁膜６１３が形成されている。これらについては、実施の形態１と同様である。
【００６４】
図６に示すように、本実施の形態におけるコンタクト６０８は、下部がＮ型拡散層６０５ｂおよびゲート電極６０４の上面に接続している。また、コンタクト６０８の上部は、ストレージノード６１０に接続している。
【００６５】
尚、本実施の形態における半導体装置は、層間絶縁膜６０７，６０９，６１３に開口されるコンタクト、このコンタクト上部に順に形成される配線層、配線、層間絶縁膜およびスノーホールなどを有するが、図６では省略した。
【００６６】
本実施の形態によれば、層間絶縁膜とコンタクトとの間にサイドウォールを設けることによって、コンタクト形成時における層間絶縁膜のエッチング量が大きくなりコンタクトのホールと隣接するゲート電極とが短絡した場合であっても、コンタクトとゲート電極との間に短絡が生じないようにすることができる。
【００６７】
また、本実施の形態によれば、層間絶縁膜とコンタクトとの間にサイドウォールを設けることによって、ウェットエッチングによってホールが所定より大きくなるのを防止することができる。
【００６８】
また、本実施の形態によれば、ゲート絶縁膜およびゲート電極の両サイドにサイドウォールを形成するので、Ｐウェル領域とコンタクトとを電気的に分離してリーク電流の発生を抑制することができる。
【００６９】
また、本実施の形態によれば、共通のコンタクトによって、拡散層、ゲート電極およびストレージノードを接続し同電位とすることができるので、セル面積を縮小化することができる。
【００７０】
また、本実施の形態によれば、従来形成していた１つのストレージノード用コンタクトホールおよび２つのコンタクトホールに対して、１つのコンタクトホールを形成すればよいことから、半導体製造工程におけるコンタクトの開口不良を原因とする歩留まりの低下を低減させることができる。
【００７１】
さらに、本実施の形態によれば、コンタクトを１つとすることによって、従来技術において必要とされていたコンタクト間を接続する配線を不要とすることができる。したがって、半導体製造工程における配線の短絡や断線などの不良を低減させて、歩留まりの向上を図ることが可能となる。
【００７２】
実施の形態３．
本実施の形態における半導体装置の平面図は、実施の形態１で説明した図１と同様であり、拡散層、ゲート電極およびストレージノードは、共通のコンタクトによって接続されている。
【００７３】
図７は、本実施の形態における半導体装置の断面図である。本実施の形態では、ゲート絶縁膜およびゲート電極の両サイドにサイドウォールが残存していることを特徴としている。
【００７４】
図７に示すように、半導体装置は、Ｐ型半導体基板７０１上に形成されたＰウェル領域７０２、ゲート絶縁膜７０３、ゲート電極７０４、Ｎ型拡散層７０５ａ，７０５ｂ、サイドウォール７０６ａ，７０６ｂ、層間絶縁膜７０７およびコンタクト７０８を有している。
【００７５】
実施の形態１におけるサイドウォールは、ゲート電極が層間絶縁膜に接する側にのみ残り、コンタクトに接する側ではホールエッチング時に除去されている。これに対して、本実施の形態においては、コンタクトに接する側にあるゲート電極およびゲート絶縁膜の側壁部にもサイドウォールが残存していることを特徴としている。
【００７６】
図７において、サイドウォール７０６ａは、実施の形態１で説明した図２のサイドウォール２０６と同様のものである。一方、サイドウォール７０６ｂは本実施の形態で特徴とするものであって、ゲート電極７０４がコンタクト７０８と接する側に、ゲート絶縁膜７０３およびゲート電極７０４の側壁部を覆うようにして形成される。サイドウォール７０６ｂを形成することにより、Ｐウェル領域７０２とコンタクト７０８とを電気的に分離することができるので、リーク電流の発生を抑制することが可能となる。
【００７７】
サイドウォール７０６ａ，７０６ｂは、例えば、Ｐ型半導体基板７０１上にＰウェル領域７０２、ゲート絶縁膜７０３、ゲート電極７０４およびＮ型拡散層７０５ａ，７０５ｂを順に形成した後、ゲート絶縁膜７０３およびゲート電極７０４の側壁部を覆うようにして形成される。
【００７８】
サイドウォール７０６ａ，７０６ｂを形成した後、Ｎ型拡散層７０５ａ，７０５ｂ、ゲート電極７０４およびサイドウォール７０６ａ，７０６ｂ上に層間絶縁膜７０７を形成する。その後、層間絶縁膜７０７の所定領域をエッチングしてコンタクト７０８を形成する。この際、サイドウォール７０６ｂもエッチングされるような条件で行うと、サイドウォール７０６ｂが除去された構造になる。実施の形態１は、このようにして、サイドウォール７０６ｂが層間絶縁膜７０７とともにエッチングされた例を示したものである。
【００７９】
本実施の形態においては、層間絶縁膜７０７を選択的にエッチングしてサイドウォール７０６ｂはエッチングしない条件の下でコンタクト７０８を形成する。例えば、シリコン窒化膜からなるサイドウォールを形成した場合には、シリコン窒化膜に対して選択性を有するエッチング条件で層間絶縁膜をエッチングする。
【００８０】
このようにして形成されたコンタクト７０８は、図７に示すように、下部がＮ型拡散層７０５ｂおよびゲート電極７０４の上面部に接続している。また、コンタクト７０８の上部は、キャパシタの下部電極を構成するストレージノード７１０に接続している。ストレージノード７１０は、例えば、粗面化されたＮ型ドープトポリシリコンから構成された円筒形状を有している。
【００８１】
また、図７に示すように、本実施の形態における半導体装置は、層間絶縁膜７０９、誘電体膜７１１、セルプレート７１２および層間絶縁膜７１３を有する。これらについては、実施の形態１と同様である。
【００８２】
さらに、本実施の形態における半導体装置は、層間絶縁膜７０７，７０９，７１３に開口されるコンタクト、このコンタクト上部に順に形成される配線層、配線、層間絶縁膜およびスノーホールなどを有するが、図７では省略した。
【００８３】
本実施の形態によれば、ゲート絶縁膜およびゲート電極の両サイドにサイドウォールを形成するので、Ｐウェル領域とコンタクトとを電気的に完全に分離してリーク電流の発生を抑制することができる。
【００８４】
また、本実施の形態によれば、共通のコンタクトによって、拡散層、ゲート電極およびストレージノードを接続し同電位とすることができるので、セル面積を縮小化することができる。
【００８５】
また、本実施の形態によれば、従来形成していた１つのストレージノード用コンタクトホールおよび２つのコンタクトホールに対して、１つのコンタクトホールを形成すればよいことから、半導体製造工程におけるコンタクトの開口不良を原因とする歩留まりの低下を低減させることができる。
【００８６】
さらに、本実施の形態によれば、コンタクトを１つとすることによって、従来技術において必要とされていたコンタクト間を接続する配線を不要とすることができる。したがって、半導体製造工程における配線の短絡や断線などの不良を低減させて、歩留まりの向上を図ることが可能となる。
【００８７】
実施の形態４．
本実施の形態における半導体装置の平面図は、実施の形態１で説明した図１と同様であり、拡散層、ゲート電極およびストレージノードは、共通のコンタクトによって接続されている。
【００８８】
本実施の形態では、拡散層およびゲート電極の上面部がシリサイド化されていることを特徴としている。
【００８９】
図８は、本実施の形態における半導体装置の断面図である。図８に示すように、本実施の形態における半導体装置は、拡散層上およびゲート電極上にコバルトシリサイド（ＣｏＳｉ２）膜が形成され、さらにその上部のキャパシタはＭＩＭ（Ｍｅｔａｌ  Ｉｎｓｕｌｅｔｏｒ  Ｍｅｔａｌ）構造である。
【００９０】
図８に示すように、半導体装置は、Ｐ型半導体基板８０１上に形成されたＰウェル領域８０２、ゲート絶縁膜８０３、ゲート電極８０４、サイドウォール８０６、層間絶縁膜８０７およびコンタクト８０８を有している。
【００９１】
Ｐウェル領域８０２には、ソースまたはドレイン領域となるＮ−型拡散層８１４ａ，８１４ｂ、Ｎ＋型拡散層８０５ａ，８０５ｂが形成されている。Ｎ−型拡散層８１４ａ，８１４ｂは浅く薄い拡散層であり、ゲート電極８０４の両側に形成される。一方、Ｎ＋型拡散層８０５ａ，８０５ｂは深く濃い拡散層であり、サイドウォールの分だけ離れてゲート電極８０４の両側に形成される。
【００９２】
本実施の形態においては、Ｎ＋型拡散層８０５ａ，８０５ｂおよびゲート電極８０４の上部がシリサイド化されて、コバルトシリサイド層８１６ａ，８１６ｂ，８１６ｃが形成されていることを特徴とする。尚、シリサイド層はコバルトシリサイド層に限定されるのものではなく、他の金属シリサイド層であってもよい。
【００９３】
ゲート電極８０４は、例えば、Ｎ型不純物を注入されたポリシリコンから構成することができる。尚、図８に示した部分におけるゲート電極８０４は、配線としての役割を有するのみであってトランジスタ動作は行わない。
【００９４】
サイドウォール８０６は、ゲート絶縁膜８０３およびゲート電極８０４の側壁部に形成されており、例えばシリコン酸化膜、シリコン窒化膜またはシリコン酸窒化膜などから構成される。本実施の形態においては、ゲート電極８０４がコンタクト８０８と接する側にはコンタクトは形成されない。
【００９５】
層間絶縁膜８０７は、例えばシリコン酸化膜、シリコン窒化膜またはシリコン酸窒化膜などから構成される。そして、層間絶縁膜８０７には、図８に示すように、コンタクト８０８が形成されている。本実施の形態においては、コンタクト８０８は、例えばタングステン（Ｗ）から構成される。そして、コンタクト８０８がＮ−型拡散層８０５ａ，８０５ｂ、層間絶縁膜８０７およびゲート電極８０４と接する面には、窒化チタン（ＴｉＮ）からなるバリアメタル８１５が形成されている。
【００９６】
図８で見て、コンタクト８０８の上部は、キャパシタの下部電極を構成するストレージノード８１０に接続している。ストレージノード８１０は、例えば、ルテニウム（Ｒｕ）または窒化チタン（ＴｉＮ）などから構成される。
【００９７】
また、本実施の形態においては、キャパシタは、ストレージノード８１０、誘電体膜８１１およびセルプレート８１２からなる。キャパシタは層間絶縁膜８０９の間に形成されており、キャパシタ上には層間絶縁膜８１３が形成されている。
【００９８】
層間絶縁膜８０９は、例えばシリコン酸化膜、シリコン窒化膜またはシリコン酸窒化膜などから構成することができ、層間絶縁膜８０７上に形成されるとともに、側壁にストレージノード８１０が形成される。誘電体膜８１１は、例えば五酸化タンタル（Ｔａ２Ｏ５）などから構成することができ、層間絶縁膜８０９およびストレージノード８１０の上に形成される。また、セルプレート８１２は、誘電体膜８１１上に形成されるキャパシタの上部電極であり、例えばルテニウムまたは窒化チタンなどから構成することができる。そして、層間絶縁膜８１３は、例えばシリコン酸化膜などから構成することができ、セルプレート８１２上に形成される。
【００９９】
さらに、本実施の形態における半導体装置は、層間絶縁膜８０７，８０９，８１３に開口されるコンタクト、このコンタクト上部に順に形成される配線層、配線、層間絶縁膜およびスノーホールなどを有するが、図８では省略した。
【０１００】
次に、図８を参照しながら、本実施の形態にかかる半導体装置の製造方法について説明する。
【０１０１】
まず、Ｐ型半導体基板８０１にＰウェル領域８０２を形成する。次に、Ｐウェル領域８０２上の所定領域にゲート絶縁膜８０３を形成し、ゲート絶縁膜８０３上にゲート電極８０４を形成する。
【０１０２】
続いて、ゲート電極８０４の両側のＰウェル領域８０２内に、ソースまたはドレインとなるＮ−型拡散層８１４ａ，８１４ｂを形成する。次に、シリコン窒化膜などの絶縁膜を堆積した後、ゲート絶縁膜８０３およびゲート電極８０４の側壁部を残して絶縁膜をエッチングする。これにより、ゲート絶縁膜８０３およびゲート電極８０４の側壁部にサイドウォール８０６を形成することができる。尚、この時点では、図８と異なり、ゲート絶縁膜およびゲート電極の両サイドにサイドウォールが形成される。
【０１０３】
次に、サイドウォールの両側のＰウェル領域８０２内に、ソースまたはドレインとなるＮ＋型拡散層８０５ａ，８０５ｂを形成する。その後、Ｎ＋型拡散層８０５ａ，８０５ｂおよびゲート電極８０４の上部にコバルトシリサイド層８１６ａ，８１６ｂ，８１６ｃを形成する。
【０１０４】
次に、Ｎ＋型拡散層８０５ａ，８０５ｂ上に絶縁膜を堆積して、ゲート電極８０４およびサイドウォール８０６を被覆する層間絶縁膜８０７を形成する。その後、フォトリソグラフィー法によって層間絶縁膜８０７およびサイドウォール８０６をエッチングしてコンタクトホールを形成する。このエッチングによってコンタクトに接する側のサイドウォールが消失し、図８に示すように、層間絶縁膜に接する側のサイドウォールのみが残ることになる。
【０１０５】
本実施の形態においては、コンタクトホール形成後に、コンタクトホール底部のＰウェル領域８０２内に、リン（Ｐ）またはヒ素（Ａｓ）などのＮ型不純物を注入することによってＮ型拡散領域をさらに形成してもよい。このようにすることによって、コンタクトの接合リーク電流を抑制することができる。尚、形成するＮ型拡散領域の深さおよび不純物濃度については、この目的を果たすことができるのであれば特に限定されない。
【０１０６】
次に、コンタクトホールバリアメタル８１０を形成した後、タングステンを埋め込んでコンタクト８０８を形成する。続いて、層間絶縁膜８０９およびコンタクト上に抜き円筒型のキャパシタを形成する。その後、半導体装置の製造に必要な公知の工程を経ることによって、図８に示す構造を有する半導体装置を製造することができる。
【０１０７】
本実施の形態によれば、記録保持部がメタル化されるので、コンタクト抵抗およびシート抵抗を低くすることができ、セル部の高速動作が可能となる。
【０１０８】
また、本実施の形態によれば、共通のコンタクトによって、拡散層、ゲート電極およびストレージノードを接続し同電位とすることができるので、セル面積を縮小化することができる。
【０１０９】
また、本実施の形態によれば、従来形成していた１つのストレージノード用コンタクトホールおよび２つのコンタクトホールを形成すればよいことから、半導体製造工程におけるコンタクトの開口不良を原因とする歩留まりの低下を低減させることができる。
【０１１０】
さらに、本実施の形態によれば、コンタクトを１つとすることによって、従来技術において必要とされていたコンタクト間を接続する配線を不要とすることができる。したがって、半導体製造工程における配線の短絡や断線などの不良を低減させて、歩留まりの向上を図ることが可能となる。
【０１１１】
実施の形態５．
本実施の形態における半導体装置の平面図は、実施の形態１で説明した図１と同様であり、拡散層、ゲート電極およびストレージノードは、１つのコンタクトによって接続されている。
【０１１２】
本実施の形態は、実施の形態３および実施の形態４を組み合わせたものである。すなわち、本実施の形態では、ゲート絶縁膜およびゲート絶縁膜の両サイドにサイドウォールが形成されているとともに、拡散層およびゲート電極の上面部がシリサイド化されていることを特徴とする。
【０１１３】
図９は、本実施の形態における半導体装置の断面図である。図９に示すように、半導体装置は、Ｐ型半導体基板９０１上に形成されたＰウェル領域９０２、ゲート絶縁膜９０３、ゲート電極９０４、サイドウォール９０６ａ，９０６ｂ、層間絶縁膜９０７およびコンタクト９０８を有している。
【０１１４】
Ｐウェル領域９０２には、ソースまたはドレイン領域となるＮ−型拡散層９１４ａ，９１４ｂ、Ｎ＋型拡散層９０５ａ，９０５ｂが形成されている。Ｎ−型拡散層９１４ａ，９１４ｂは浅い拡散層であり、ゲート電極９０４の両側に形成される。一方、Ｎ＋型拡散層９０５ａ，９０５ｂは深い拡散層であり、サイドウォール９０６ａ，９０６ｂの両側に形成される。
【０１１５】
ゲート電極９０４は、例えば、Ｎ型不純物を注入されたポリシリコンから構成することができる。尚、図９に示した部分におけるゲート電極９０４は、配線としての役割を有するのみであってトランジスタ動作は行わない。
【０１１６】
本実施の形態においては、Ｎ＋型拡散層９０５ａ，９０５ｂおよびゲート電極９０４の上面部がシリサイド化されて、コバルトシリサイド層９１６ａ，９１６ｂ，９１６ｃが形成されていることを特徴とする。尚、シリサイド層はコバルトシリサイド層に限定されるものではなく、他の金属シリサイド層であってもよい。
【０１１７】
また、本実施の形態においては、ゲート電極９０４の両サイドにサイドウォール９０６ａ，９０６ｂを形成することを特徴とする。このような構造とすることにより、Ｐウェル領域９０２とコンタクト９０８とを電気的に分離することができるので、リーク電流の発生を抑制することが可能となる。サイドウォールは、例えばシリコン酸化膜シリコン窒化膜またはシリコン酸窒化膜などから構成される。
【０１１８】
層間絶縁膜９０７は、例えばシリコン酸化膜、シリコン窒化膜またはシリコン酸窒化膜などから構成される。そして、層間絶縁膜９０７には、図９に示すように、コンタクト９０８が形成されている。本実施の形態においては、コンタクト９０８は、例えばタングステン（Ｗ）から構成される。そして、コンタクト９０８がＮ−型拡散層９０５ａ，９０５ｂ、層間絶縁膜９０７およびゲート電極９０４と接する面には、窒化チタン（ＴｉＮ）からなるバリアメタル９１５が形成されている。
【０１１９】
図９で見て、コンタクト９０８の上部は、キャパシタの下部電極を構成するストレージノード９１０に接続している。ストレージノード９１０は、例えば、ルテニウム（Ｒｕ）または窒化チタン（ＴｉＮ）などから構成される。
【０１２０】
また、本実施の形態においては、キャパシタは、ストレージノード９１０、誘電体膜９１１およびセルプレート９１２からなる。キャパシタは層間絶縁膜９０９の間に形成されており、キャパシタ上には層間絶縁膜９１３が形成されている。
【０１２１】
層間絶縁膜９０９は、例えばシリコン酸化膜、シリコン窒化膜またはシリコン酸窒化膜などから構成することができ、層間絶縁膜９０７上に形成されるとともに、側壁にストレージノード９１０が形成される。誘電体膜９１１は、例えば五酸化タンタル（Ｔａ２Ｏ５）などから構成することができ、層間絶縁膜９０９およびストレージノード９１０の上に形成される。また、セルプレート９１２は、誘電体膜９１１上に形成されるキャパシタの上部電極であり、例えばルテニウムまたは窒化チタンなどから構成することができる。そして、層間絶縁膜９１３は、例えばシリコン酸化膜などから構成することができ、セルプレート９１２上に形成される。
【０１２２】
さらに、本実施の形態における半導体装置は、層間絶縁膜９０７，９０９，９１３に開口されるコンタクト、このコンタクト上部に順に形成される配線層、配線、層間絶縁膜およびスルーホールなどを有するが、図９では省略した。
【０１２３】
本実施の形態によれば、記録保持部がメタル化されるので、コンタクト抵抗およびシート抵抗を低くすることができ、セル部の高速動作が可能となる。
【０１２４】
また、本実施の形態によれば、ゲート絶縁膜およびゲート電極の両サイドにサイドウォールを形成するので、Ｐウェル領域とコンタクトとを電気的に分離してリーク電流の発生を抑制することができる。
【０１２５】
また、本実施の形態によれば、共通のコンタクトによって、拡散層、ゲート電極およびストレージノードを接続し同電位とすることができるので、セル面積を縮小化することができる。
【０１２６】
また、本実施の形態によれば、従来形成していた１つのストレージノード用コンタクトホールおよび２つのコンタクトホールを形成すればよいことから、半導体製造工程におけるコンタクトの開口不良を原因とする歩留まりの低下を低減させることができる。
【０１２７】
さらに、本実施の形態によれば、コンタクトを１つとすることによって、従来技術において必要とされていたコンタクト間を接続する配線を不要とすることができる。したがって、半導体製造工程における配線の短絡や断線などの不良を低減させて、歩留まりの向上を図ることが可能となる。
【０１２８】
実施の形態６．
本実施の形態を図１０〜図１４を用いて説明する。
【０１２９】
本実施の形態においては、拡散層、ゲート電極およびキャパシタが、半導体基板上のメモリセル領域に形成されていて、このメモリセルがＴ−ＣＡＭセルであることを特徴としている。
【０１３０】
図１０はＴ−ＣＡＭの１セルについての回路図の一例であり、図１１はそのレイアウト図である。
【０１３１】
図１０に示すように、ＤＲＡＭ部のメモリセルトランジスタＴ１はワード線ＷＬ１およびビット線ＢＬに接続している。また、メモリセルトランジスタＴ２は、ワードＷＬ２およびビット線ＢＬに接続している。
【０１３２】
記憶ノードＮ１，Ｎ２には、キャパシタＣ１，Ｃ２がそれぞれ接続するとともに、対向電極としてのセルプレート電位Ｖｃｐが接続している。
【０１３３】
検索トランジスタＴ３は、そのゲート電極が記憶ノードＮ１と同電位となるように記憶ノードＮ１に接続している。また、検索トランジスタＴ５は、そのゲート電極が記憶ノードＮ２と同電位となるように記憶ノードＮ２に接続している。
【０１３４】
検索トランジスタＴ４のゲート電極には、サーチ線ＳＬが接続している。一方、検索トランジスタＴ６のゲート電極には、相補のサーチ線／ＳＬが接続している。
【０１３５】
検索トランジスタＴ３と検索トランジスタＴ４は直列に接続されていて、検索トランジスタＴ３はマッチ線ＭＬに接続し、検索トランジスタＴ４は接地電位のＧＮＤに接続している。同様に、検索トランジスタＴ５と検索トランジスタＴ６も直列に接続されていて、検索トランジスタＴ５はマッチ線ＭＬに接続し、検索トランジスタＴ６は接地電位のＧＮＤに接続している。
【０１３６】
マッチ線ＭＬが検索前にプリチャージされており、（ＳＬ，／ＳＬ）が（“Ｈｉｇｈ”，“Ｌｏｗ”）または（“Ｌｏｗ”，“Ｈｉｇｈ”）で検索が行われる。記憶ノード（Ｎ１，Ｎ２）には、（“Ｈｉｇｈ”，“Ｌｏｗ”）、（“Ｌｏｗ”，“Ｈｉｇｈ”）または（“Ｌｏｗ”，“Ｌｏｗ”）のいずれかが記憶されており、検索トランジスタＴ３，Ｔ４または検索トランジスタＴ５，Ｔ６が共にオン状態となる組合せの場合にマッチ線ＭＬの電位はＧＮＤに引き抜かれる。これ以外の場合には、プリチャージ電位のままである。実際には、１本のマッチ線に複数のＴ−ＣＡＭセルが接続されており、それら全てによってマッチ線の電位が引き抜かれない場合に検索が一致した状態となる。
【０１３７】
図１１において、１１０１は、ＤＲＡＭのメモリセルトランジスタＴ２およびＴ１の拡散層のレイアウトを示し、１１０２は、検索トランジスタＴ５，Ｔ６の拡散層のレイアウトを示す。１１０３は、メモリセルトランジスタＴ２に接続するワード線のレイアウトを示す。１１０４は、検索トランジスタＴ５のゲート電極のレイアウトを示すとともに、メモリセルトランジスタＴ２の記憶ノードＮ２に接続されたゲート配線のレイアウトを示す。１１０５は、検索トランジスタＴ６のゲート電極のレイアウトを示す。
【０１３８】
１１０６は、記憶ノードＮ２の部分に相当し、拡散層、ゲート電極およびストレージノードを接続するコンタクトのレイアウトを示す。また、１１０７，１１０８，１１０９，１１１０は、それぞれビット線、ＧＮＤ、マッチ線、サーチ線と接続するコンタクトのレイアウトを示す。さらに、１１１１はストレージノードのレイアウトを示し、１１１２，１１１３，１１１４はセルプレートがくり抜かれる部分のレイアウトであり、これらの矩形部分以外の領域がセルプレートとなる。
【０１３９】
尚、説明を省略するが、メモリセルトランジスタＴ１および検索トランジスタＴ３，Ｔ４の部分についても上記と同様である。
【０１４０】
図１２は、図１１のＢ−Ｂ′線に沿った断面図であり、ＤＲＡＭのメモリセルトランジスタおよびキャパシタ部分を示している。
【０１４１】
図１２に示すように、本実施の形態における半導体装置は、Ｐ型半導体基板１２０１上に、Ｐウェル領域１２０２、分離絶縁膜１２０３、Ｎ−型拡散層１２０４ａ，１２０４ｂ、Ｎ型拡散層１２０５ａ，１２０５ｂ、ゲート絶縁膜１２０６ａ，１２０６ｂ、ゲート電極１２０７ａ，１２０７ｂ、サイドウォール１２０８ａ，１２０８ｂ，１２０８ｃ，１２０８ｄ、層間絶縁膜１２１１およびコンタクト１２１３ａ，１２１３ｂを有する。
【０１４２】
Ｎ型拡散層１２０５ａ，１２０５ｂは、コンタクト１２１３ａ，１２１３ｂ形成の際のコンタクトホールのエッチング後にＮ型不純物を注入することによって形成される。
【０１４３】
図１２において、ゲート電極１２０７ａは、記憶ノードの情報を検索トランジスタに伝えるゲート配線部分を示している。一方、ゲート電極１２０７ｂは、ＤＲＡＭのメモリセルトランジスタのゲート電極である。ゲート電極１２０７ａ，１２０７ｂは、例えばＮ型不純物がドープされたポリシリコンから構成される。
【０１４４】
サイドウォール１２０８ａ，１２０８ｂ，１２０８ｃ，１２０８ｄは、シリコン酸化膜またはシリコン窒化膜などから構成される。図１２の例では、サイドウォール１２０８ｃは、他のサイドウォール１２０８ａ，１２０８ｂ，１２０８ｄに比較して小さい。これは、コンタクト１２１３ａ形成時のエッチングによるものである。このように、本実施の形態においては、サイドウォール１２０８ｃの大きさについては特に限定しない。サイドウォール１２０８ｃが他のサイドウォール１２０８ａ，１２０８ｂ，１２０８ｄと同じ大きさであってもよいし、また、エッチングにより完全に除去されていてもよい。
【０１４５】
コンタクト１２１３ａ，１２１３ｂの部分を除いたゲート電極１２０７ａ，１２０７ｂおよびサイドウォール１２０８ａ，１２０８ｂ，１２０８ｄの上には、シリサイドプロテクション膜１２０９が形成されている。
【０１４６】
一般に、Ｔ−ＣＡＭチップ中のロジック部では、高性能化を図るために拡散層およびゲート電極の上をシリサイド化することが行われる。これに対して、図１２のメモリセル部ではリフレッシュ特性の点からシリサイド化されないことが求められる。シリサイドプロテクション膜は、メモリセル部のシリサイド化を防ぐことを目的として設けられる保護膜である。
【０１４７】
シリサイドプロテクション膜１２０９の上には、ロジック部のセルフアラインコンタクトのためのシリコン窒化膜１２１０が形成されており、さらにシリコン窒化膜１２１０の上にはシリコン酸化膜からなる層間絶縁膜１２１１が形成されている。層間絶縁膜１２１１、シリコン窒化膜１２１０およびシリサイドプロテクション膜１２０９には、Ｎ型不純物をドープしたポリシリコンからなるコンタクト１２１３ａ，１２１３ｂが形成されており、層間絶縁膜１２１１とコンタクト１２１３ａ，１２１３ｂの間にはサイドウォール１２１２ａ，１２１２ｂが形成されている。
【０１４８】
また、層間絶縁膜１２１１上の所定領域にはシリコン窒化膜からなるエッチングストップ膜１２１４が形成されており、エッチングストップ膜１２１４の上にはシリコン酸化膜からなる層間絶縁膜１２１５が形成されている。エッチングストップ膜１２１４は、ストレージノードや上部コンタクトを形成する際に、シリコン酸化膜のエッチングを止める目的で設けられるものである。
【０１４９】
コンタクト１２１３ａ上および層間絶縁膜１２１１上の所定領域には、上面を粗面化されたＮ型不純物をドープしたポリシリコンからなるストレージノード１２１６が形成されている。ストレージノード１２１６上および層間絶縁膜１２１５上の所定領域には五酸化タリウム（Ｔａ２Ｏ５）からなる誘電体膜１２１７が形成されており、誘電体膜１２１７上にはセルプレート１２１８が形成されている。
【０１５０】
セルプレート１２１８および層間絶縁膜１２１５の上には、シリコン酸化膜からなる層間絶縁膜１２１９が形成されている。
【０１５１】
また、層間絶縁膜１２１５および層間絶縁膜１２１９には、タングステン（Ｗ）からなる上部コンタクト１２２１が形成されている。本実施の形態においては、上部コンタクト１２２１がコンタクト１２１３ｂの上方に位置するスタックトコンタクト構造を有することを特徴としている。また、上部コンタクト１２２１の内壁には、バリアメタル１２２０が形成されている。上部コンタクト１２２１は、周辺のロジック部においては、ロジック部の拡散層およびゲート電極に直接接続する。
【０１５２】
層間絶縁膜１２１９および上部コンタクト１２２１の上には、アルミニウム（Ａｌ）または銅（Ｃｕ）などからなる第１配線（金属配線）１２２２が形成されている。
【０１５３】
図１３は、図１１のＣ−Ｃ′線に沿う断面図であり、直列に接続した検索トランジスタ部分を示している。尚、図１２と同じ構成部分については同じ番号を付している。
【０１５４】
Ｐ型半導体基板１２０１上に形成されたＰウェル領域１２０２には、Ｎ−型拡散層１３０１、Ｎ＋型拡散層１３０２およびＮ型拡散層１３０３が形成されている。検索トランジスタ部ではトランジスタの駆動能力が必要とされ、リークに関する懸念はあまりないことから、Ｎ−型拡散層だけでなくＮ＋型拡散層も形成されている。Ｎ型拡散層１３０３はコンタクト１３０７の下部に位置し、コンタクトホール形成時にＮ型不純物をＰウェル領域１２０２に注入することによって形成される。
【０１５５】
Ｐウェル領域１２０２上の所定領域には検索トランジスタのゲート絶縁膜１３０４が形成されている。ゲート絶縁膜１３０４上には検索トランジスタのゲート電極１３０５が形成されている。ゲート電極１３０５は、Ｎ型不純物がドープされたポリシリコンからなる。
【０１５６】
また、Ｐウェル領域１２０２には分離絶縁膜１２０３も形成されていて、分離絶縁膜１２０３およびＰウェル領域１２０２の所定領域にはシリサイドプロテクション膜１２０９、窒化膜１２１０および層間絶縁膜１２１１が順に形成されている。そして、これらにはコンタクト１３０７が形成されている。コンタクト１３０７は、Ｎ型不純物をドープしたポリシリコンからなり、側壁にシリコン窒化膜からなるサイドウォール１３０６が形成されている。
【０１５７】
図１３では、さらに、エッチングストップ膜１２１４、層間絶縁膜１２１５、誘電体膜１２１７、セルプレート１２１８、層間絶縁膜１２１９、バリアメタル１２２０、上部コンタクト１２２１および第１配線１２２２が形成されているが、これらは図１２と同様である。
【０１５８】
図１４は、図１２のＤ−Ｄ′線に沿う断面図であり、検索トランジスタのゲートコンタクト部を示している。尚、図１２と同じ構成部分については同じ番号を付している。
【０１５９】
Ｐ型半導体基板１２０１上にはＰウェル領域１２０２、分離絶縁膜１２０３が順に形成されていて、分離絶縁膜１２０３上の所定領域にはゲート電極１４０１が形成されている。ゲート電極１４０１の側壁部にはサイドウォール１４０２ａ，１４０２ｂが形成されている。
【０１６０】
分離絶縁膜１２０３、サイドウォール１４０２ａ，１４０２ｂ、ゲート電極１４０１の上には、シリサイドプロテクション膜１２０９、窒化膜１２１０および層間絶縁膜１２１１が順に形成されている。また、これらの膜には、Ｎ型不純物をドープしたポリシリコンからなるコンタクト１４０４が形成されており、コンタクト１４０４の側壁にはシリコン窒化膜からなるコンタクトのサイドウォール１４０３が形成されている。
【０１６１】
また、コンタクト１４０４の上方には上部コンタクト１２２１が形成されており、スタックトコンタクト構造を有している。
【０１６２】
図１４では、さらに、エッチングストップ膜１２１４、層間絶縁膜１２１５、誘電体膜１２１７、セルプレート１２１８、層間絶縁膜１２１９、バリアメタル１２２０および第１配線１２２２が形成されているが、これらは図１２と同様である。
【０１６３】
本実施の形態で示した絶縁膜、ゲート電極および層間絶縁膜などの各構成部分については、本実施の形態で例示した材料に限定されず、適宜適当な材料を用いて形成することができる。
【０１６４】
本実施の形態によれば、Ｔ−ＣＡＭのストレージノード、検索ゲートおよび拡散層を共通のコンタクトで接続することができるので、セル面積を縮小化することができる。また、半導体製造工程におけるコンタクトの開口不良を原因とする歩留まりの低下を低減させることができる。さらに、配線の短絡や断線などの不良を低減させて、歩留まりの向上を図ることが可能となる。
【０１６５】
また、本実施の形態によれば、拡散層またはゲート電極に接続するコンタクトの上方に金属配線に接続するコンタクトが形成されたスタックトコンタクト構造をとることにより、コンタクトホールの占める面積の割合を小さくしてセル面積の一層の縮小化を図ることができる。
【０１６６】
実施の形態７．
本実施の形態を図１５〜図１７を用いて説明する。
【０１６７】
本実施の形態においては、拡散層、ゲート電極およびキャパシタが、半導体基板上のメモリセル領域に形成されていて、このメモリセルがＴ−ＣＡＭセルであることを特徴としている。また、Ｔ−ＣＡＭのメモリセル内にシリサイド層が形成されていることを特徴としている。
【０１６８】
本実施の形態におけるＴ−ＣＡＭは、実施の形態６で説明した図１１と同様のレイアウト図を有している。
【０１６９】
図１５は、図１１のＢ−Ｂ′線に沿った断面図である。また、図１６は、図１１のＣ−Ｃ′線に沿った断面図である。さらに、図１７は、図１１のＤ−Ｄ′線に沿った断面図である。尚、これらの図において、図１２〜図１４と同じ構成部分については同じ番号を付している。
【０１７０】
本実施の形態においては、Ｔ−ＣＡＭのメモリセル内をコバルトシリサイド（ＣｏＳｉ２）化することを特徴としている。尚、シリサイド層はコバルトシリサイド層に限定されるものではなく、他の金属シリサイド層であってもよい。
【０１７１】
図１５は、ＤＲＡＭのメモリセルトランジスタおよびキャパシタ部分を示している。
【０１７２】
図１５に示すように、本実施の形態における半導体装置は、Ｐ型半導体基板１２０１上に、Ｐウェル領域１２０２、分離絶縁膜１２０３、メモリセルトランジスタのＮ−型拡散層１５０１ａ，１５０１ｂおよびＮ＋型拡散層１５０２ａ，１５０２ｂ、Ｎ型拡散層１５０３ａ，１５０３ｂ、ゲート絶縁膜１２０６ａ，１２０６ｂ、ゲート電極１５０４ａ，１５０４ｂ、拡散層１５０２ａ，１５０２ｂ上のコバルトシリサイド層１５０５ａ，１５０５ｂ、ゲート電極１５０４ａ，１５０４ｂ上のコバルトシリサイド層１５０５ｃ，１５０５ｄ、サイドウォール１２０８ａ，１２０８ｂ，１２０８ｃ，１２０８ｄ、層間絶縁膜１２１１およびコンタクト１５０９ａ，１５０９ｂを有する。
【０１７３】
Ｎ型拡散層１５０３ａ，１５０３ｂは、コンタクト１２１３ａ，１２１３ｂ形成の際のコンタクトホール形成後にＮ型不純物を注入することによって形成される。
【０１７４】
図１５において、ゲート電極１５０４ａ，１５０４ｂは、記憶ノードの情報を検索トランジスタに伝えるゲート配線部分を示している。一方、ゲート電極１２０７ｂは、ＤＲＡＭのメモリセルトランジスタのゲートである。ゲート電極１５０４ａ，１５０４ｂは、例えばＮ型不純物がドープされたポリシリコンから構成される。
【０１７５】
サイドウォール１２０８ａ，１２０８ｂ，１２０８ｃ，１２０８ｄは、シリコン酸化膜、シリコン窒化膜またはシリコン酸窒化膜などから構成される。図１５の例では、サイドウォール１２０８ｃは、他のサイドウォール１２０８ａ，１２０８ｂ，１２０８ｄに比較して小さい。これは、コンタクト１５０９ａ形成時のエッチングによるものである。このように、本実施の形態においては、サイドウォール１２０８ｃの大きさについては特に限定しない。サイドウォール１２０８ｃが他のサイドウォール１２０８ａ，１２０８ｂ，１２０８ｄと同じ大きさであってもよいし、また、エッチングにより完全に除去されていてもよい。
【０１７６】
コンタクト１５０９ａ，１５０９ｂの部分を除いたゲート電極１５０４ａ，１５０４ｂおよびサイドウォール１２０８ａ，１２０８ｂ，１２０８ｄの上には、シリコン窒化膜からなるエッチングストップ層１５０６が形成されている。エッチングストップ層１５０６の上には層間絶縁膜１２１１が形成されており、層間絶縁膜１２１１にはタングステン（Ｗ）からなるコンタクト１５０９ａ，１５０９ｂが形成されている。コンタクト１５０９ａ，１５０９ｂと層間絶縁膜１２１１との間には、サイドウォール１５０７ａ，１５０７ｂが形成されている。また、コンタクト１５０９ａ，１５０９ｂの内壁には、窒化チタン（ＴｉＮ）からなるバリアメタル１５０８ａ，１５０８ｂが形成されている。
【０１７７】
また、層間絶縁膜１２１１上の所定領域にはシリコン窒化膜からなるエッチングストップ膜１２１４が形成されており、エッチングストップ膜１２１４の上にはシリコン酸化膜からなる層間絶縁膜１２１５が形成されている。エッチングストップ膜１２１４は、ストレージノードや上部コンタクトを形成する際に、シリコン酸化膜のエッチングを止める目的で設けられるものである。
【０１７８】
コンタクト１５０９ａ，１５０９ｂ上および層間絶縁膜１２１１上の所定領域には、粗面化されたＮ型不純物をドープしたポリシリコンからなるストレージノード１２１６が形成されている。ストレージノード１２１６上および層間絶縁膜１２１５上の所定領域には五酸化タリウム（Ｔａ２Ｏ５）からなる誘電体膜１２１７が形成されており、誘電体膜１２１７上にはセルプレート１２１８が形成されている。
【０１７９】
セルプレート１２１８および層間絶縁膜１２１５の上には、シリコン酸化膜からなる層間絶縁膜１２１９が形成されている。
【０１８０】
層間絶縁膜１２１９には、タングステン（Ｗ）からなる上部コンタクト１２２１が形成されている。本実施の形態においては、上部コンタクト１２２１がコンタクト１５０９ｂの上方に位置するスタックトコンタクト構造を有していることを特徴とする。上部コンタクト１２２１の内壁には、バリアメタル１２２０が形成されている。上部コンタクト１２２１は、周辺のロジック部における拡散層およびゲート電極に直接接続する。層間絶縁膜１２１９および上部コンタクト１２２１の上には、アルミニウム（Ａｌ）または銅（Ｃｕ）などからなる第１配線（金属配線）１２２２が形成されている。
【０１８１】
図１６は、直列に接続した検索トランジスタ部分を示している。尚、図１５と同じ構成部分については同じ記号を付している。
【０１８２】
Ｐ型半導体基板１２０１上に形成されたＰウェル領域１２０２には、Ｎ−型拡散層１６０１、Ｎ＋型拡散層１６０２およびＮ型拡散層１６０３が形成されている。検索トランジスタ部ではトランジスタの駆動能力が必要とされ、リークに関する懸念はあまりないことから、Ｎ−型拡散層だけでなくＮ＋型拡散層も形成されている。Ｎ型拡散層１６０３はコンタクト１６０９の下部に位置し、コンタクトホール形成時にＮ型不純物をＰウェル領域１２０２に注入することによって形成される。
【０１８３】
Ｐウェル領域１２０２上の所定領域には検索トランジスタのゲート絶縁膜１６０４が形成されている。ゲート絶縁膜１６０４上には検索トランジスタのゲート電極１６０５が形成されている。ゲート電極１６０５は、Ｎ型不純物がドープされたポリシリコンからなる。
【０１８４】
Ｎ＋型拡散層１６０２の上部にはコバルトシリサイド層１６０６ａが、ゲート電極１６０５の上部にはコバルトシリサイド層１６０６ｂが、それぞれ形成されている。
【０１８５】
また、Ｐウェル領域１２０２には分離絶縁膜１２０３も形成されていて、分離絶縁膜１２０３およびコバルトシリサイド層１６０６ａの所定領域には、シリコン窒化膜からなるエッチングストップ層１５０６が形成されている。エッチングストップ層１５０６上には層間絶縁膜１２１３が形成されており、層間絶縁膜１２１３にはコンタクトタングステンからなるコンタクト１６０９が形成されている。コンタクト１６０９と層間絶縁膜１２１３との間にはシリコン窒化膜からなるサイドウォール１６０７が形成されている。また、コンタクト１６０９の内壁には窒化チタン（ＴｉＮ）からなるバリアメタルが形成されている。
【０１８６】
図１６では、さらに、エッチングストップ膜１２１４、層間絶縁膜１２１５、誘電体膜１２１７、セルプレート１２１８、層間絶縁膜１２１９、バリアメタル１２２０、上部コンタクト１２２１および第１配線１２２２が形成されているが、これらは実施の形態６で説明した図１２と同様である。
【０１８７】
図１７は、検索トランジスタのゲートコンタクト部を示している。尚、図１５と同じ構成部分については同じ記号を付している。
【０１８８】
Ｐ型半導体基板１２０１上にはＰウェル領域１２０２、分離絶縁膜１２０３が順に形成されていて、分離絶縁膜１２０３上の所定領域にはゲート電極１７０１が形成されている。ゲート電極１７０１の上部にはコバルトシリサイド層１７０２が形成されており、側壁部にはサイドウォール１７０３ａ，１７０３ｂが形成されている。
【０１８９】
分離絶縁膜１２０３、サイドウォール１７０３ａ，１７０３ｂおよびコバルトシリサイド層１７０２の上には、シリコン窒化膜からなるエッチングストップ層１５０６が形成されている。また、エッチングストップ層１５０６上には層間絶縁膜１２１１が形成されていて、層間絶縁膜１２１１およびエッチングストップ層１５０６には、タングステンからなるコンタクト１７０６が形成されている。コンタクト１７０６と層間絶縁膜１２１１との間には、シリコン窒化膜からなるサイドウォール１７０４が形成されている。コンタクト１７０６の内壁には、窒化チタンからなるバリアメタル１７０５が形成されている。
【０１９０】
また、コンタクト１７０６の上方には上部コンタクト１２２１が形成されており、スタックトコンタクト構造を有している。
【０１９１】
本実施の形態によれば、ＤＲＡＭのメモリセルをシリサイド化することによって、素子の低抵抗化を図って情報の書き込みおよび読み出しを高速化することができる。また、検索トランジスタ部もシリサイド化することによって、検索動作の高速化も図ることができるので、高性能なＴ−ＣＡＭチップを有する半導体装置を提供することができる。
【０１９２】
また、本実施の形態によれば、Ｔ−ＣＡＭのストレージノードと検索ゲートとを１つのコンタクトで接続することができるので、セル面積を縮小化することができるとともに、半導体製造工程におけるコンタクトの開口不良を原因とする歩留まりの低下を低減させることができる。
【０１９３】
さらに、本実施の形態によれば、拡散層またはゲート電極に接続するコンタクトの上方に金属配線に接続するコンタクトが形成されたスタックトコンタクト構造をとることにより、コンタクトホールの占める面積の割合を小さくしてセル面積の一層の縮小化を図ることができる。
【０１９４】
【発明の効果】
本発明によれば、拡散層、ゲート電極およびキャパシタの下部電極を共通のコンタクトによって接続することができるので、セル面積を縮小化することができる。
【０１９５】
また、本発明によれば、従来形成していた１つのストレージノード用コンタクトホールおよび２つのコンタクトホールを形成すればよいことから、半導体製造工程におけるコンタクトの開口不良を原因とする歩留まりの低下を低減させることができる。
【０１９６】
さらに、本発明によれば、コンタクトを１つとすることによって、従来技術において必要とされていたコンタクト間を接続する配線を不要とすることができる。したがって、半導体製造工程における配線の短絡や断線などの不良を低減させて、歩留まりの向上を図ることが可能となる。
【図面の簡単な説明】
【図１】実施の形態１における半導体装置の平面図の一例である。
【図２】実施の形態１における半導体装置の断面図の一例であり、（ａ）はＸ＝Ｙである場合、（ｂ）はＸ＞Ｙである場合を示す。
【図３】実施の形態１における半導体装置の製造方法を示す図である。
【図４】実施の形態１における半導体装置の製造方法を示す図である。
【図５】実施の形態１における半導体装置の製造方法を示す図である。
【図６】実施の形態２における半導体装置の断面図の一例である。
【図７】実施の形態３における半導体装置の断面図の一例である。
【図８】実施の形態４における半導体装置の断面図の一例である。
【図９】実施の形態５における半導体装置の断面図の一例である。
【図１０】実施の形態６におけるＴ−ＣＡＭセルの回路図の一例である。
【図１１】実施の形態６における半導体装置の平面図の一例である。
【図１２】実施の形態６における半導体装置の断面図の一例である。
【図１３】実施の形態６における半導体装置の断面図の一例である。
【図１４】実施の形態６における半導体装置の断面図の一例である。
【図１５】実施の形態７における半導体装置の断面図の一例である。
【図１６】実施の形態７における半導体装置の断面図の一例である。
【図１７】実施の形態７における半導体装置の断面図の一例である。
【図１８】従来の半導体装置の平面図である。
【符号の説明】
１０１  拡散層、  １０２，２０４  ゲート電極、  １０３，２０８  コンタクト、  １０４，２１０  ストレージノード、  ２０１，１２０１  半導体基板、２０２，１２０２  Ｐウェル領域、  ２０３  ゲート絶縁膜、  ２０６  サイドウォール、  ２０７，２０９，２１３，１２１１  層間絶縁膜、  ２１１  誘電体膜、  ２１２  セルプレート、  １２０３  分離絶縁膜。
【図１】
2004214512.tif 000003
【図２】
2004214512.tif 000004
【図３】
2004214512.tif 000005
【図４】
2004214512.tif 000006
【図５】
2004214512.tif 000007
【図６】
2004214512.tif 000008
【図７】
2004214512.tif 000009
【図８】
2004214512.tif 000010
【図９】
2004214512.tif 000011
【図１０】
2004214512.tif 000012
【図１１】
2004214512.tif 000013
【図１２】
2004214512.tif 000014
【図１３】
2004214512.tif 000015
【図１４】
2004214512.tif 000016
【図１５】
2004214512.tif 000017
【図１６】
2004214512.tif 000018
【図１７】
2004214512.tif 000019
【図１８】
2004214512.tif 000020