(57)【要約】【課題】フラッシュ型Ａ／Ｄコンバータを含む半導体集積回路において、アナログ信号入力端子に印加する電圧をロー側基準電圧からハイ側基準電圧まで細かく変化させる操作を不要にし、Ａ／Ｄコンバータの検査時間を短縮する。【解決手段】アナログ入力信号を基準電圧と比較するコンパレータ群１０５と、コンパレータ群の出力を保持するサンプル＆ホールド回路１０８とを有するフラッシュ型Ａ／Ｄコンバータを含む半導体集積回路において、コンパレータ群１０５のそれぞれの出力を観測可能にする手段１０６を備える。【選択図】　図１
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【特許請求の範囲】
【請求項１】
アナログ入力信号を基準電圧と比較するコンパレータ群と、前記コンパレータ群の出力を保持するサンプル・ホールド回路とを有するフラッシュ型Ａ／Ｄコンバータを含む半導体集積回路であって、前記コンパレータ群のそれぞれの出力を観測する手段を備えることを特徴とする半導体集積回路。
【請求項２】
前記サンプル・ホールド回路に対して外部から任意の値を設定する手段を備えることを特徴とする請求項１記載の半導体集積回路。
【請求項３】
請求項１記載の半導体集積回路の検査方法において、ハイ側基準電圧とロー側基準電圧に同電位の検査基準電位を印加し、アナログ入力信号に印加する電位を前記検査基準電位よりわずかに低い値から前記検査基準電位よりわずかに高い値まで変化させ、そのときの前記コンパレータ群のそれぞれの出力を観測することを特徴とする半導体集積回路の検査方法。
【請求項４】
請求項２記載の半導体集積回路の検査方法において、前記サンプル・ホールド回路に対して外部から適当な値を設定してＡ／Ｄコンバータ出力を観測することにより、アナログ入力信号と分離して前記サンプル・ホールド回路以降の回路を検査することを特徴とする半導体集積回路の検査方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、フラッシュ型Ａ／Ｄコンバータを含む半導体集積回路およびその検査方法に関する。
【０００２】
【従来の技術】
近年、半導体集積回路の検査を簡略化するための様々な手段が検討されるようになってきた。しかしながら、デジタル回路については統一的な手法の適用が可能であるのに対して、アナログ回路については個別の回路に応じた手法が求められる。
【０００３】
以下、従来のＡ／Ｄコンバータを含む半導体集積回路の検査方法について説明する。図２は従来のフラッシュ型Ａ／Ｄコンバータを含む半導体集積回路の構成を示すブロック図である。図２において、２０１はハイ側基準電圧端子（ＶＲＥＦＨ）、２０２はロー側基準電圧端子（ＶＲＥＦＬ）、２０３は基準抵抗、２０４はアナログ信号入力端子（ＡＩＮ）、２０５は基準電圧とアナログ信号を比較するコンパレータ群、２０６は比較結果を保持するサンプル＆ホールド回路、２０７はエンコード回路、２０８は変換後のデジタル出力である。
【０００４】
以上のように構成された半導体集積回路について、以下その動作を説明する。まず、ハイ側基準電圧（ＶＲＥＦＨ）２０１とロー側基準電圧（ＶＲＥＦＬ）２０２に、それぞれ基準となる電圧を印加する。次にアナログ信号入力端子（ＡＩＮ）２０４にハイ側基準電圧（ＶＲＥＦＨ）とロー側基準電圧（ＶＲＥＦＬ）に印加している電圧の範囲内で任意の電圧を印加すると、これが基準抵抗２０３に接続されたコンパレータ群２０５と比較され、その結果はサンプル＆ホールド回路２０６で保持される。サンプル＆ホールド回路２０６に保持された結果はエンコード回路２０７を通じてアナログ信号入力端子（ＡＩＮ）の電位に応じたデジタルコードに変換され、デジタル出力２０８から出力される。
【０００５】
なお、Ａ／Ｄ変換器の従来技術が特許文献１等に記載されている。
【０００６】
【特許文献１】
特開平５−９０９６５号公報
【０００７】
【発明が解決しようとする課題】
しかしながら、上記従来の構成では、Ａ／Ｄコンバータの検査において、アナログ信号入力端子（ＡＩＮ）に印加する電圧をロー側基準電圧（ＶＲＥＦＬ）からハイ側基準電圧（ＶＲＥＦＨ）まで細かく変化させて変換動作結果を確認しなければならず、多大な検査時間を要するという問題があった。
【０００８】
本発明は上記従来の問題点を解決するもので、Ａ／Ｄコンバータを含む半導体集積回路において、アナログ信号入力端子（ＡＩＮ）に印加する電圧をロー側基準電圧（ＶＲＥＦＬ）からハイ側基準電圧（ＶＲＥＦＨ）まで細かく変化させる操作を不要にし、Ａ／Ｄコンバータ機能の簡易な検査を可能にする半導体集積回路およびその検査方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】
この課題を解決するために、本発明の請求項１に記載の半導体集積回路は、アナログ入力信号を基準電圧と比較するコンパレータ群と、前記コンパレータ群の出力を保持するサンプル・ホールド回路とを有するフラッシュ型Ａ／Ｄコンバータを含む半導体集積回路であって、前記コンパレータ群のそれぞれの出力を観測する手段を備えるものである。
【００１０】
本発明の請求項３に係る半導体集積回路の検査方法は、請求項１記載の半導体集積回路の検査方法において、ハイ側基準電圧とロー側基準電圧に同電位の検査基準電位を印加し、アナログ入力信号に印加する電位を前記検査基準電位よりわずかに低い値から前記検査基準電位よりわずかに高い値まで変化させ、そのときの前記コンパレータ群のそれぞれの出力を観測するものである。
【００１１】
請求項１および請求項３に係る発明によれば、コンパレータ群を一括して検査し、その結果を外部から観測することができるため、アナログ信号入力端子に印加する電圧をロー側基準電圧からハイ側基準電圧まで変化させる操作が不要になり、Ａ／Ｄコンバータの検査時間を短縮することができる。
【００１２】
本発明の請求項２に係る半導体集積回路は、請求項１記載の半導体集積回路において、前記サンプル・ホールド回路に対して外部から任意の値を設定する手段を備えるものである。
【００１３】
本発明の請求項４に係る半導体集積回路の検査方法は、請求項２記載の半導体集積回路の検査方法において、前記サンプル・ホールド回路に対して外部から適当な値を設定してＡ／Ｄコンバータ出力を観測することにより、アナログ入力信号と分離して前記サンプル・ホールド回路以降の回路を検査するものである。
【００１４】
請求項２および請求項４に係る発明によれば、アナログ入力信号と分離してサンプル・ホールド回路以降の回路を検査することができるため、Ａ／Ｄコンバータの検査時間を短縮することができる。
【００１５】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照しながら説明する。
図１は本発明の一実施の形態に係るフラッシュ型Ａ／Ｄコンバータを含む半導体集積回路の構成を示すブロック図である。
【００１６】
図１において、１０１はハイ側基準電圧端子（ＶＲＥＦＨ）、１０２はロー側基準電圧端子（ＶＲＥＦＬ）、１０３は基準抵抗、１０４はアナログ信号入力端子（ＡＩＮ）、１０５は基準電圧とアナログ信号を比較するコンパレータ群、１０６はコンパレータ群の状態を観測する手段、１０７はコンパレータ群の状態を半導体集積回路外部から観測する観測端子、１０８はシフト動作が可能なサンプル＆ホールド回路、１０９はテスト時にサンプル＆ホールド回路をシフト動作させるシフト制御端子、１１０はエンコード回路、１１１は変換後のデジタル出力である。
【００１７】
次に、以上のように構成されたＡ／Ｄコンバータを含む半導体集積回路の検査方法について説明する。まず最初に、ハイ側基準電圧端子（ＶＲＥＦＨ）１０１およびロー側基準電圧端子（ＶＲＥＦＬ）１０２に同電位を印加し、基準抵抗１０３内の電位を一定にする。
【００１８】
次に、アナログ信号入力端子（ＡＩＮ）１０４に対して、ハイ側基準電圧端子（ＶＲＥＦＨ）１０１およびロー側基準電圧端子（ＶＲＥＦＬ）１０２に印加した電圧を基準とし、それよりもわずかに低い電圧（−ΔＶ）から、わずかに高い電圧（＋ΔＶ）まで変化する電位を与える。
【００１９】
そのときの状態はコンパレータ群の状態を観測する手段１０６により処理され、観測端子１０７により外部からその状態を確認する。これにより、コンパレータ群の機能を半導体集積回路の外部から一括して検査することができる。なお、コンパレータ群の状態を観測する手段１０６は通常の組み合わせ回路により容易に構成することができる。
【００２０】
その後、サンプル＆ホールド回路１０８については、シフト制御端子１０９から入力されるシフト動作信号によりシフト動作を行い、その状態をエンコード回路１１０を介して変換後のデジタル出力１１１により観測する。
【００２１】
なお、本実施形態においては、サンプル＆ホールド回路１０８は任意の値を設定するためにシフト動作が可能な回路としたが、これ以降のエンコード回路１１０および出力端子までの回路動作を検査するために必要な値を設定できる手段であれば、サンプル＆ホールド回路をシフト動作が可能な回路に限定するものではない。
【００２２】
以上のように、本実施形態によれば、フラッシュ型Ａ／Ｄコンバータを含む半導体集積回路のアナログ部分とロジック部分を分割して動作させ、それぞれの状態を観測して検査することができるため、Ａ／Ｄコンバータ機能の簡易な検査が可能になる。
【００２３】
【発明の効果】
以上説明したように、本発明によれば、コンパレータ群の出力を外部から観測可能にし、ハイ側基準電圧とロー側基準電圧に同電位の検査基準電位を印加し、アナログ入力信号に印加する電位を検査基準電位近辺で制御することにより、コンパレータ群を一括して検査することができるため、アナログ信号入力端子に印加する電圧をロー側基準電圧からハイ側基準電圧まで変化させる操作が不要になり、Ａ／Ｄコンバータの検査時間を短縮することができる。
【００２４】
さらに本発明によれば、サンプル・ホールド回路に対して外部から任意の値を設定することにより、アナログ入力信号と分離してサンプル・ホールド回路以降の回路を検査することができるため、Ａ／Ｄコンバータの検査時間を短縮することができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態に係るフラッシュ型Ａ／Ｄコンバータを含む半導体集積回路の構成を示すブロック図。
【図２】従来のフラッシュ型Ａ／Ｄコンバータを含む半導体集積回路の構成を示すブロック図。
【符号の説明】
１０１、２０１　ハイ側基準電圧端子（ＶＲＥＦＨ）
１０２、２０２　ロー側基準電圧端子（ＶＲＥＦＬ）
１０３、２０３　基準抵抗
１０４、２０４　アナログ信号入力端子（ＡＩＮ）
１０５、２０５　コンパレータ群
１０６　コンパレータ群の出力を観測する手段
１０７　観測端子
１０８、２０６　サンプル＆ホールド回路
１０９　シフト制御端子
１１０、２０７　エンコード回路
１１１、２０８　変換後のデジタル出力
【図１】
2004132730.tif 000003
【図２】
2004132730.tif 000004