(57)【要約】【課題】本発明はオーバレイ及びステッチ不良による寄生容量変動が除去される液晶表示装置用アレー基板及びその製造方法を提供することを提案する。【解決手段】本発明は、液晶表示装置のアレー基板において、各画素領域内の薄膜トランジスタ部を単位ピクセルの中央側部に配置して、ソース電極及びゲート電極を各々データライン及びゲートラインに代替し、ドレイン電極をデータラインと所定間隔離隔して形成する。【選択図】　図５
2004145270.tif 000002
【特許請求の範囲】
【請求項１】
第１方向に配列された複数のゲートラインと、
前記ゲートラインと直角に交差するように第２方向に配列された複数のデータラインと、
前記ゲートラインとデータラインが重なる領域と前記重畳領域からゲートライン上に所定部分さらに突出して形成された半導体層と；
前記ゲートライン及びデータラインの重畳領域から離隔されて、前記半導体層と一部接触するように配置され、両端が前記半導体層とゲートライン外部に位置するドレイン電極と、
前記ゲートラインを向かい合う面に前記ドレイン電極と電気的に連結された一対の画素電極が含まれることを特徴とする液晶表示装置用アレー基板。
【請求項２】
前記一対の画素電極は、前記ドレイン電極の両端と連結されることを特徴とする請求項１に記載の液晶表示装置のアレー基板。
【請求項３】
一対の画素電極中の一つは、隣接した一対のデータラインと前記データラインと交差するゲートラインにより定義される画素領域内に形成されることを特徴とする請求項１に記載の液晶表示装置用アレー基板。
【請求項４】
前記一対の画素電極は、前記画素領域を通過するゲートラインから所定間隔離隔されて各々形成され、前記画素領域に対して単一ピクセルを構成することを特徴とする請求項１に記載の液晶表示装置用アレー基板。
【請求項５】
前記データラインと前記ドレイン電極間部分の半導体層は、前記ゲートラインを通してシグナルが入力される時、前記データラインからドレイン電極に信号が伝えられるようにするチャネルであることを特徴とする請求項１に記載の液晶表示装置用アレー基板。
【請求項６】
第１方向に形成された複数のゲートラインと、
前記ゲートラインと直角に交差するように第２方向に形成された複数のデータラインと、
前記ゲートラインとデータラインが重なる領域と前記重畳領域からゲートライン上に所定部分突出して形成された半導体層と、
前記ゲートライン及びデータラインの重畳領域から離隔されて、前記データラインから所定間隔離れた位置の半導体層一部に接触するように配置され、両端が前記ゲートライン外部に位置するドレイン電極と、
前記ドレイン電極の両端と電気的に連結されて、前記ゲートラインと少なくともいずれか一定部分以上重なって形成された画素電極が含まれることを特徴とする液晶表示装置用アレー基板。
【請求項７】
前記ドレイン電極の両末端が前記半導体層領域の外部に位置することを特徴とする請求項６に記載の液晶表示装置のアレー基板。
【請求項８】
画素領域は、前記隣接した所定の一対のデータラインと前記データラインと交差する所定のゲートラインにより定義されることを特徴とする請求項６に記載の液晶表示装置用アレー基板。
【請求項９】
画素領域は、前記画素電極が前記画素領域を通過するゲートラインとは重なっていて、半導体層とは重ならないように形成される領域として定義されることを特徴とする請求項６に記載の液晶表示装置用アレー基板。
【請求項１０】
前記ゲートライン及び画素電極は、各々ストレージキャパシタの第１電極、第２電極で駆動されることを特徴とする請求項６に記載の液晶表示装置用アレー基板。
【請求項１１】
前記データラインと前記ドレイン電極間部分の半導体層は、前記ゲートラインを通してシグナルが入力される時、データラインからドレイン電極に信号が伝えられるようにするチャネルであることを特徴とする請求項６に記載の液晶表示装置用アレー基板。
【請求項１２】
基板上にゲートラインが形成される段階と、
前記ゲートラインが形成された基板上にゲート絶縁膜、半導体層が順次に形成される段階と、
前記半導体層上にデータライン及びドレイン電極が形成される段階と、
前記データライン及びドレイン電極、ゲートライン、半導体層が形成された基板全面に保護層が形成されて、前記ドレイン電極両端の上部に形成された保護層にコンタクトホールが形成される段階と、
前記コンタクトホールにより前記ドレイン電極と各々電気的に連結される一対の画素電極が形成される段階が含まれることを特徴とする液晶表示装置用アレー基板の製造方法。
【請求項１３】
前記半導体層は、前記ゲートラインとデータラインが重なる領域及び前記データラインからゲートライン上に所定部分さらに突出するようにパターニングされて形成されることを特徴とする請求項１２に記載の液晶表示装置用アレー基板の製造方法。
【請求項１４】
前記一対の画素電極は、隣接した一対のデータラインと、前記データラインと交差する所定のゲートラインにより定義される画素領域内に形成されることを特徴とする請求項１２に記載の液晶表示装置のアレー基板の製造方法。
【請求項１５】
前記画素電極は、前記画素領域を通過するゲートラインから上下に所定間隔離隔されて各々形成されることを特徴とする請求項１４に記載の液晶表示装置用アレー基板の製造方法。
【請求項１６】
前記ドレイン電極の両端は、前記半導体層外部に位置することを特徴とする請求項１２に記載の液晶表示装置用アレー基板の製造方法。
【請求項１７】
基板上にゲートラインが形成される段階と、
前記ゲートラインが形成された基板上にゲート絶縁膜、半導体層が順次に形成される段階と、
前記半導体層上にデータライン及びドレイン電極が形成される段階と、
前記データライン及びドレイン電極、ゲートライン、半導体層が形成された基板全面に保護層が形成されて、前記ドレイン電極両端の上部に形成された保護層にコンタクトホールが形成される段階と、
前記コンタクトホールによりドレイン電極と電気的に連結されて、前記ゲートライン上部と所定部分重なるように画素電極が形成される段階が含まれることを特徴とする液晶表示装置用アレー基板の製造方法。
【請求項１８】
前記半導体層は、前記ゲートラインとデータラインが重なる領域及び前記データラインからゲートライン上に所定部分さらに突出するようにパターニングされて形成されることを特徴とする請求項１７に記載の液晶表示装置用アレー基板の製造方法。
【請求項１９】
画素領域は、隣接した一対のデータラインと、前記データラインと交差するゲートラインの所定領域により定義される領域であることを特徴とする請求項１７に記載の液晶表示装置のアレー基板の製造方法。
【請求項２０】
画素領域は、前記画素電極が前記画素領域を通過するゲートラインとは重なっていて、半導体層とは重ならないように形成される領域として定義されることを特徴とする請求項１７に記載の液晶表示装置用アレー基板製造方法。
【請求項２１】
前記ドレイン電極の両端は、前記半導体層外部に位置するように形成されることを特徴とする請求項１７に記載の液晶表示装置用アレー基板の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は液晶表示装置に係り、特に薄膜トランジスタ領域を単位ピクセルの中央側部に配置して、ソース電極及びゲート電極を各々データライン及びゲートラインに代える液晶表示装置用アレー基板及びその製造方法に関する。
【０００２】
【関連技術】
一般的に液晶表示装置は、液晶の光学的異方性と分極性質を利用して駆動される。ここで、前記液晶は構造が細くて長いために分子の配列に方向性を有しており、人為的に液晶に電界を印加して分子配列の方向を制御できる。
これにより前記液晶の分子配列方向を任意に調節すれば、液晶の分子配列が変わるようになって、光学的異方性によって偏光された光が任意に変調されて画像情報を表現できる。
【０００３】
このような前記液晶は、電気的な特性分類によって誘電率異方性が陽（＋）であるポジティブ液晶と陰（−）であるネガティブ液晶に区分することができ、誘電率異方性が陽（＋）である液晶分子は電界が印加される方向に液晶分子の長軸が平行に配列され、誘電率異方性が陰（−）である液晶分子は電界が印加される方向に液晶分子の長軸が垂直に配列される。
【０００４】
現在は薄膜トランジスタと前記薄膜トランジスタに連結された画素電極がマトリクス方式で配列されたアクティブ・マトリクス型液晶表示装置（ＡｃｔｉｖｅＭａｔｒｉｘ　ＬＣＤ）が解像度及び動映像具現能力が優秀で一般的に用いられている。
【０００５】
前記液晶表示装置を構成する基本的な部品である液晶パネルの構造を説明すれば次のとおりである。
【０００６】
図１は、一般的な液晶表示装置の一部を示す分解斜視図である。
図１を参照すると、一般的なカラー液晶表示装置は、ブラックマトリクス６とサブカラーフィルタ（赤、緑、青）８を含んだカラーフィルタ７及び前記カラーフィルタ７上に透明な共通電極１８が形成された上部基板５と、画素領域Ｐと前記画素領域上に形成された画素電極１７とスイッチング素子Ｔを含んだアレー配線が形成された下部基板２２で構成される。
かかる構成において、前記上部基板５と下部基板２２間には前述した液晶１４が充填されている。
【０００７】
前記下部基板２２は、アレー基板とも称し、スイッチング素子である薄膜トランジスタＴがマトリクス状に配置してあり、このような複数の薄膜トランジスタＴにを交差して経由するゲートライン１３とデータライン１５が形成される。
また、前記画素領域Ｐは、前記ゲートライン１３とデータライン１５が交差して定義される領域である。前記画素領域Ｐ上に形成される画素電極１７はインジウム−スズ−オキサイド（ＩＴＯ）のように光の透過率が比較的優れた透明導電性金属を用いる。
【０００８】
前記のように構成される液晶表示装置１１は、前記画素電極１７上に位置した液晶層１４が前記薄膜トランジスタから印加された信号により配向されて、前記液晶層の配向程度によって前記液晶層を透過する光の量を調節する方式で画像を表現できる。
また、前記のように構成される液晶表示装置用アレー基板２２は、蒸着工程、フォトリソグラフィ工程及びエッチング工程等により形成される。
【０００９】
ここで、前記フォトリソグラフィ工程は、フォトレジストが光を受ければ化学反応を起こして性質が変化する原理を利用して、所望するパターンのマスクを用いて光を選択的にフォトレジストに照射することによってマスクのパターンと同一なパターンを形成させる工程をいう。
このようなフォトリソグラフィ工程は、一般の写真フィルムに該当するフォトレジストを塗布するフォトレジスト塗布工程、マスクを利用して選択的に光を照射する露光工程、次に現像液を利用して光を受けた部分のフォトレジストを除去してパターンを形成させる現像工程で構成される。
【００１０】
図２は、関連技術の液晶表示装置用アレー基板の一部画素を概略的に示した拡大平面図である。
図２を参照すると、ゲートライン１３とデータライン１５が交差して画素領域Ｐを定義して形成されており、前記ゲートライン１３とデータライン１５の交差部にはゲート電極３１とソース電極３３及びドレイン電極３５で構成された薄膜トランジスタＴが構成される。
前記ソース電極３３とドレイン電極３５は、前記ゲート電極３１上部から所定間隔離隔されて構成され、離隔された間にアクティブチャネル（半導体層）３７ａが露出される。
【００１１】
このような前記薄膜トランジスタのゲート電極３１に所定のスキャニングパルスが印加されれば、これによりゲート電極３１の電圧が高まるようになって、前記薄膜トランジスタはオン状態になる。
このとき、液晶駆動電圧が前記データライン１５から薄膜トランジスタＴのドレイン電極、ソース電極間を経由して液晶に印加され、液晶容量と保持容量を合わせた画素容量が充電される。
この作動を繰り返すことによって、フレーム時間ごとに繰り返して映像信号に対応させた電圧がパネル全面の画素容量に印加される。
結局前記薄膜トランジスタにより任意の画素がスイッチングされると、スイッチングされた任意の画素は下部光源の光を透過するようになるものである。
【００１２】
図３Ａないし図３Ｄは、図２のＩ−Ｉ′に沿って切断して工程順序によって図示した工程平面図とこれによる工程断面図である。
但し、図３は４マスク工程によって形成されるアレー基板を示しているが、これは５マスク工程においても製造することができ、５マスク工程で製造される場合にはデータライン１５下部に半導体層３７が形成されないことがある。
【００１３】
まず図３Ａは、第１マスク工程であって、銅（ｃｕ）などの金属を蒸着してからパターニングしてゲートライン１３とゲート電極３１を形成する。
次に前記ゲートライン１３などが形成された基板２２上にゲート絶縁膜３２と、非晶質半導体層（シリコン層）３７′と不純物が含まれた非晶質半導体層（シリコン層）３６′と導電性金属層３３′を蒸着する。
【００１４】
図３Ｂは、第２マスク工程であって、前記導電性金属層をパターニングして前記ゲートライン１３と交差して画素領域を定義するデータライン１５と、前記データラインに垂直に所定面積で突出形成されたソース電極３３と、これと所定間隔離隔されたドレイン電極３５を形成する。
次に、前記パターニングされた金属層をエッチング防止膜にして露出された不純物非晶質シリコン層３６′をエッチングして、前記ソース電極３３とドレイン電極３５上に前記非晶質シリコン層３７′を露出させる。
【００１５】
図３Ｃは、第３マスク工程であって、前記データライン１５などが形成された基板上に絶縁物質で保護層４１を形成した後パターニングして、前記ドレイン電極３５上部にドレインコンタクトホール４３を形成して、前記ゲート電極３１とソース電極３３及びドレイン電極３５の上部と、前記ゲートライン１３とデータライン１５上部の保護層４１を除外した画素領域上の保護層をすべて除去する。このとき前記保護層をパターニングする場合、その下部のアクティブ層すなわち、半導体層３７とゲート絶縁膜３２を同時にパターニングする。したがって、エッチングされた保護層４１のパターン下部には同一にエッチングされた半導体層３７が平面的に構成される。
【００１６】
最後に図３Ｄは、第４マスク工程であって、前記ドレインコンタクトホール４３を通して前記ドレイン電極３５と接触する画素電極１７を形成する。
このようにこれまでのアレー基板は、前記のような工程により形成されるのに、一般的に前記アレー基板の画面サイズはフォト工程で用いられる露光マスクより大きい。
【００１７】
これにより露光時にはアレー基板の画面を複数のショット（ｓｈｏｔ）に分割して繰り返して露光することとなり、このような方式は最近になって大面積の液晶表示装置が量産されるによってさらに一般化されている実情である。
【００１８】
しかし、この場合露光装備の精度に限界があって前記ショット間のミスアライン（ｍｉｓｓ　ａｌｉｇｎ）が発生するステッチ（ｓｔｉｔｃｈ）不良により液晶表示装置の画質を低下させる問題点が発生している。
【００１９】
また、前記図３Ｂでマスク工程において導電性金属層をパターニングして前記ゲートラインと交差して画素領域を定義するデータラインと、ソース電極及びこれと所定間隔離隔されたドレイン電極を形成する場合において、露光装備などの精度限界によりマスクが正確に一致しなくて少しずつそれるようになる。
これにより前記ゲート電極並びにソース電極及びドレイン電極が各々の画素領域ごとに一定にオーバーラップされないオーバレイ（ｏｖｅｒｌａｙ）不良現象が発生して、これにより液晶表示装置の画質が落ちる問題点がある。
【００２０】
図４を通してステッチ及び／またはオーバレイ（以下「ステッチ／オーバレイ」とあらわす不良により液晶表示装置の画質が落ちる現象についてさらに詳細に説明する。
【００２１】
図４Ａないし図４Ｃは、ソース電極及びドレイン電極のゲート電極における接触面積によるステッチ／オーバレイ不良を説明する図面である。
ここで、前記ステッチ不良は、同一の層上でショット間のアライン程度が一定でないために発生する問題であり、前記オーバレイ不良は同一でない層間にマスクのミスアラインにより発生する問題であるが、その結果は同一であるので同一な図面（図４Ｂ、図４Ｃ）でこれを説明する。
【００２２】
図４Ａは、ステッチ／オーバレイ不良が発生しない薄膜トランジスタ領域の平面図及び断面図である。
図４Ａを参照すると、前記ゲート電極３１とソース電極３３、ゲート電極３１とドレイン電極３５上に重畳部分の存在によって各々Ｃｇｓ、Ｃｇｄの寄生容量を有するようになる。
【００２３】
前記寄生容量は、薄膜トランジスタがターンオンされる時、液晶電圧にΔＶほど変動を与えてはじめに印加された電圧と液晶に印加される電圧間に差が生じるようにし、前記ΔＶは近似的に次のように表現される。
【数１】
2004145270.tif 000003
ここで、Ｃｇｄは寄生容量であり、ＣＬＣは液晶キャパシタであって、ＣＳＴはストレージキャパシタである。また、ΔＶｇはオン／オフ状態のゲート電圧をＶｇｈ、Ｖｇｌという時、これら電圧の差を意味する。
このようにΔＶの発生で画面駆動時にちらつくことにより画面が揺れる現象すなわち、フリッカが発生するようになる。
【００２４】
しかし、この場合液晶表示装置を駆動する時に、ΔＶによる直流ｄｃ成分を消去するために共通電圧Ｖｃｏｍをデータ信号電圧中心からΔＶ程度移動させることによってこれを克服することができる。
すなわち、各々の画素に発生するΔＶが一定な場合に前記のように共通電圧を一定に移動させることによってフリッカ現象を克服することができる。
【００２５】
図４Ａに示したように複数の画素において各々の薄膜トランジスタ領域に対して前記寄生容量が一定に形成される場合にこのような問題は解決されうる。
しかし、ステッチ／オーバレイ不良の発生により、複数の画素において各々の薄膜トランジスタ領域に対する前記寄生容量が一定しなくなるならば、前記のように共通電圧Ｖｃｏｍを一定に移動させることでは克服できなくなる。
【００２６】
図４Ｂ、図４Ｃは、ステッチ／オーバレイ不良が発生した薄膜トランジスタ領域の平面図及び断面図である。
ステッチ不良すなわち、ショット間のミスアラインが発生したり、またはオーバレイ不良すなわち、同一でない層間にマスクのミスアラインが発生すれば、各々の薄膜トランジスタ領域上の前記ゲート電極３１とソース電極３３、ゲート電極３１とドレイン電極３５上に重畳部分が差が発生するので各々の画素領域に対する寄生容量Ｃｇｓ、Ｃｇｄが差が出る。
すなわち、図４Ｂのようにステッチまたはオーバレイ不良によりドレイン電極３５側がソース電極３３の方にミスアラインされた状態ではゲートとドレイン間キャパシタＣｇｄが大きくなり、図４Ｃのようにソース電極３３側がドレイン電極３５の方にミスアラインされた状態ではゲートとドレイン間キャパシタＣｇｄが小さくなる。
【００２７】
前記のように各々の画素領域ごとに寄生容量の差が発生すれば、これはにおいてＣｇｄ値が変動することとなるので結局ΔＶ値が一定でなくなり、これまでのように共通電圧Ｖｃｏｍを一定に移動させることではフリッカ現象を克服できなくなる。
結局、関連技術の液晶表示装置用アレー基板製造工程により生産されるアレー基板は、前記のようにステッチ／オーバレイ不良による液晶表示装置の画面不均衡という問題点を克服し難い短所を有している。
【００２８】
【発明が解決しようとする課題】
本発明は、液晶表示装置のアレー基板において、各画素領域内の薄膜トランジスタ部を単位ピクセルの中央側部に配置して、ソース電極及びゲート電極を各々データライン及びゲートラインに代替し、ドレイン電極を前記データラインと所定間隔離隔させ形成することによって、オーバレイ及びステッチ不良による寄生容量変動を除去した液晶表示装置用アレー基板及びその製造方法を提供することを目的がある。
【００２９】
【課題を解決するための手段】
前記のような目的を達成するために本発明の一実施例による液晶表示装置用アレー基板は、第１方向に配列された複数のゲートラインと；前記ゲートラインと直角に交差するように第２方向に配列された複数のデータラインと；前記ゲートラインとデータラインが重なる領域と前記重畳領域からゲートライン上に所定部分さらに突出して形成された半導体層と；前記ゲートライン及びデータラインの重畳領域から離隔されて、前記半導体層と一部接触するように配置され、両端が前記半導体層とゲートライン外部に位置するドレイン電極と；前記ゲートラインを向かい合う面に前記ドレイン電極と電気的に連結された一対の画素電極が含まれることを特徴とする。
【００３０】
また、前記のような目的を達成するために本発明の他の実施例による液晶表示装置用アレー基板は、第１方向に形成された複数のゲートラインと；前記ゲートラインと直角に交差するように第２方向に形成された複数のデータラインと；前記ゲートラインとデータラインが重なる領域と前記重畳領域からゲートライン上に所定部分突出して形成された半導体層と；前記ゲートライン及びデータラインの重畳領域から離隔されて、前記データラインから所定間隔離れた位置の半導体層一部に接触するように配置され、両端が前記ゲートライン外部に位置するドレイン電極と；前記ドレイン電極の両端と電気的に連結されて、前記ゲートラインと少なくともいずれか一定部分以上重なって形成された画素電極が含まれることを特徴とする。
【００３１】
また、前記のような目的を達成するために本発明の一実施例による液晶表示装置用アレー基板製造方法は、基板上にゲートラインが形成される段階と；前記ゲートラインが形成された基板上にゲート絶縁膜、半導体層が順次に形成される段階と；前記半導体層上にデータライン及びドレイン電極が形成される段階と；前記データライン及びドレイン電極、ゲートライン、半導体層が形成された基板全面に保護層が形成されて、前記ドレイン電極両端の上部に形成された保護層にコンタクトホールが形成される段階と；前記コンタクトホールにより前記ドレイン電極と各々電気的に連結される一対の画素電極が形成される段階が含まれることを特徴とする。
また、前記のような目的を達成するために本発明の他の実施例による液晶表示装置用アレー基板製造方法は、基板上にゲートラインが形成される段階と；前記ゲートラインが形成された基板上にゲート絶縁膜、半導体層が順次に形成される段階と；前記半導体層上にデータライン及びドレイン電極が形成される段階と；前記データライン及びドレイン電極、ゲートライン、半導体層が形成された基板全面に保護層が形成されて、前記ドレイン電極両端の上部に形成された保護層にコンタクトホールが形成される段階と；前記コンタクトホールによりドレイン電極と電気的に連結されて、前記ゲートライン上部と所定部分重なるように画素電極が形成される段階が含まれることを特徴とする。
【００３２】
【発明の実施の形態】
以下、添付図面を参照しながら本発明による実施例を詳細に説明する。
【００３３】
図５は、本発明の一実施例による液晶表示装置用アレー基板の一部画素を概略的に示した拡大平面図である。
図５を参照すると、本発明によるアレー基板の単位画素は、左右に隣接したデータライン１５、１５′及び前記データライン１５、１５′と交差するゲートライン１３の上下に所定領域として定義される画素領域Ｐ内に形成され、前記ゲートライン１３とデータライン１５の交差部点には薄膜トランジスタＴが構成される。
ここで、前記所定領域というのは前記ゲートライン１３により定義される画素領域Ｐと前記ゲートライン１３の上下に隣接したゲートライン１３′により定義される他の画素領域Ｐ′間に相互に重ならないように定義された領域を意味する。
【００３４】
また、前記薄膜トランジスタＴは、前記交差部点におけるゲートライン１３及びデータライン１５と前記データライン１５から所定間隔離隔されて形成されたドレイン電極３５で構成されていて、前記ゲートライン１３とデータライン１５が交差する領域の間の層には半導体層３７が形成され、前記半導体層３７は前記領域でゲートライン上部に所定部分さらに突出している。
このとき前記交差部点におけるゲートライン１３及びデータライン１５は、関連技術による薄膜トランジスタのゲート電極及びソース電極の役割を直接有する。
【００３５】
また、前記データライン１５とドレイン電極３５は、前記ゲートライン１３上部に形成された半導体層３７上から所定間隔離隔されており、前記データライン１５と前記ドレイン電極３５間に露出された半導体層３７は前記データライン１５からドレイン電極３５に信号が伝えられるようにするチャネル３７ａになる。また、前記ドレイン電極３５の両端は、前記半導体層３７の外部に存在するように形成され、これには各々一対の画素電極１７、１７′が電気的に連結されている。
【００３６】
前記一対の画素電極１７、１７′は、前述した画素領域Ｐ内に形成されるものであって、左右に隣接したデータライン１５、１５′の間及び前記画素領域Ｐを通過するゲートライン１３から上下に所定間隔離隔されて各々形成され、これは前記画素領域Ｐに対して一つの単一ピクセルを構成する。
【００３７】
さらに詳細に説明すれば、前記薄膜トランジスタＴのゲートライン１３に所定のスキャニングパルスが印加されて薄膜トランジスタＴがオン状態になれば、液晶駆動電圧が前記データライン１３から薄膜トランジスタＴのチャネル３７ａを経てドレイン電極３５を経由して前記一対の画素電極１７、１７′に印加されるので、このとき前記一対の画素電極１７、１７′には同一な液晶駆動電圧が印加され、これは結局前記一対の画素電極１７、１７′が一つの単一ピクセルとして役割を有するということを意味する。
【００３８】
図６Ａないし図６Ｅは、図５の画素部分をＩＩ−ＩＩ′及びＩＩＩ−ＩＩＩ′にを沿って切断して工程順序によって示した工程平面図とこれによる工程断面図である。
【００３９】
但し、図６は５マスク工程において形成されるアレー基板を示しているが、これは４マスク工程においても製造されうる。
また、図６においてはデータライン１５、１５′下部に半導体層３７が形成されることが図示されているが、薄膜トランジスタＴを構成しないデータライン１５、１５′の下部には前記半導体層３７が形成されないこともある。
【００４０】
まず図６Ａは、第１マスク工程であって、銅（ｃｕ）などの金属を蒸着してからパターニングしてゲートライン１３を形成する。
次に前記ゲートライン１３が形成された基板上にゲート絶縁膜３２と、非晶質シリコン層３７′を蒸着する。
【００４１】
図６Ｂは、第２マスク工程であって、前記非晶質シリコン層３７′をパターニングしてアクティブラインすなわち、半導体層３７を形成する。
このとき前記半導体層３７は、前記ゲートライン１３及び次の工程で形成されるデータライン１５の交差部に形成されるようにパターニングされ、前記領域でゲートライン１３上部に所定部分さらに突出して形成されるようにパターニングされる。
【００４２】
また、前記半導体層３７は、前記のパターニング領域外にも前記データライン１５の下部領域に対してもパターニングにより形成することができるが、これは前記データライン１５がモリブデン（Ｍｏ）等のような金属で形成される場合、接着力が低下する問題点を克服するためである。
したがって、前記データライン１５がクロム（Ｃｒ）等のように接着力に問題がない金属で形成される場合には前記半導体層３７を前記データライン１５の下部領域に対してパターニングしなくても差し支えない。
但し、図６Ｂにおいては前記半導体層３７がデータラインの下部領域に対してもパターニングされて形成されていることを示している。
【００４３】
次に６Ｃは、第３マスク工程であつて、前記半導体層３７上に導電性金属が形成されてこれをパターニングしてデータライン１５とドレイン電極３５を形成する。
このとき前記データライン１５は、前記ゲートライン１３と垂直に交差するように形成され、前記データライン１５と所定間隔離隔されるようにドレイン電極３５がパターニングされて形成される。
但し、前記ゲートライン１３とデータライン１５が交差する部分及び前記ドレイン電極３５の下部には前記半導体層３７が形成されており、前記データラインと前記ドレイン電極間に露出される半導体層３７は前記データライン１５からドレイン電極３５に信号が伝えられるようにするチャネル３７ａになる。
また、前記ドレイン電極３５を形成する場合において前記ドレイン電極３５の両端は、前記半導体層３７と重ならないように半導体層３７外部に位置するようにパターニングされる。
【００４４】
前記図６Ｂ及び図６Ｃに示した第２、第３マスクにより形成される工程は、４マスクで形成される工程による場合一つのマスクを利用して一度に形成することもできる。
これはゲートラインが形成された基板上にゲート絶縁膜と、非晶質半導体層と不純物が含まれた非晶質半導体層と導電性金属層を蒸着して、前記導電性金属層をパターニングして前記ゲートラインと交差するデータラインと、前記データラインから所定間隔離隔されたドレイン電極を形成した次に、前記パターニングされた金属層をエッチング防止膜にして露出された不純物非晶質シリコン層をエッチングして、前記データラインとドレイン電極間の前記非晶質シリコン層を露出させてチャネルを形成することによって行われる。
但し、このように４マスク工程による場合にはデータライン１５、１５′の下部に半導体層３７が形成される。
【００４５】
次に図６Ｄは、第４マスク工程であって、前記データライン１５及びドレイン電極３５が形成された基板上に絶縁物質で保護層４１を形成した後パターニングして、前記ドレイン電極３５の両端にドレインコンタクトホール４３を形成して、前記ゲートライン１３とドレイン電極３５の上部と、前記ゲートライン１３とデータライン１５上部の保護層４１を除外した画素領域Ｐ上の保護層４１をすべて除去する。
【００４６】
最後に図６Ｅは、第５マスク工程であって、前記ドレイン電極３５の両端に形成されたドレインコンタクトホール４３を通して前記ドレイン電極４１と接触する一対の画素電極１７、１７′を形成する。
このとき前記一対の画素電極１７、１７′は、画素領域Ｐを通過するゲートライン１３から上下に所定間隔離隔されて各々形成され、これは前記画素領域Ｐに対して一つの単一ピクセルを構成するようになる。
すなわち、前記一対の画素電極１７、１７′には、同一な液晶駆動電圧が印加されることとなる。
【００４７】
図７は、本発明の更に他の実施例による液晶表示装置用アレー基板の一部画素を概略的に示した拡大平面図である。
これは図５に示した本発明の実施例と比較した場合、画素領域Ｐに形成される画素電極１９において、図５に示したように前記画素領域Ｐを通過するゲートラインから上下に所定間隔離隔されて各々一対で形成することなく、隔離されない一つの画素電極１９を前記画素領域Ｐを通過するゲートライン１３の上部と所定部分重なって形成する点でその差がある。
これによって各画素毎の単位ピクセル当たりストレージキャパシタを構成することができる。
【００４８】
図７を参照すると、本発明の更に他の実施例によるアレー基板の各画素は、左右に隣接したデータライン１５、１５′及び前記データライン１５、１５′と交差するゲートライン１３の上下所定領域として定義される画素領域Ｐ内に形成され、前記ゲートライン１３とデータライン１５の交差部点には薄膜トランジスタＴが構成される。
ここで、前記所定領域は、前記ゲートライン１３により定義される画素領域Ｐと前記ゲートライン１３の上下に隣接したゲートライン１３′により定義される他の画素領域Ｐ′間に相互に重ならないように定義された領域を意味する。
【００４９】
また、前記薄膜トランジスタＴは、前記交差部点におけるゲートライン１３及びデータライン１５と前記データライン１５から所定間隔離隔されて形成されたドレイン電極３５で構成される。
【００５０】
また、前記ゲートライン１３とデータライン１５が交差する領域の間の層には半導体層３７が形成され、前記半導体層３７は前記領域でゲートライン１３上部に所定部分さらに突出している。
【００５１】
前記データライン１５とドレイン電極３５は、前記ゲートライン１３上部に形成された半導体層３７上から所定間隔離隔されており、前記データライン１５と前記ドレイン電極３５間に露出された半導体層３７は前記データラインからドレイン電極に信号が伝えられるようにするチャネル３７ａになる。
【００５２】
また、前記ドレイン電極３５の両端は、前記半導体層３７外部に存在するように形成され、これは画素電極１９の両縁部分と電気的に連結されている。
【００５３】
前記画素電極１９は、前記画素領域Ｐを通過する前記ゲートライン１３とは所定部分重なっていて、前記画素領域Ｐ内の半導体層３７とは重ならないように形成される。
このように前記画素領域Ｐ内に所定部分重なるゲートライン１３及び画素電極１９は、各々ストレージキャパシタの第１電極、第２電極になる。
【００５４】
このとき、各単位画素に形成されたストレージキャパシタは、アレー基板上にマトリックス状で配列された単位画素領域の大きさなどを考慮してその容量を調節するが、本発明の場合には前記画素領域Ｐ内でゲートライン１３及び画素電極１９が重なる面積を調節することによって前記ストレージキャパシタの容量を適当に調節することができる。
【００５５】
図８Ａないし図８Ｅは、図７の画素部分をＶ−Ｖ′及びＶＩ−ＶＩ′に沿って切断して工程順序によって示した工程平面図とこれによる工程断面図である。
但し、図８は、５マスク工程であって形成されるアレー基板を示しているが、これは４マスク工程においても製造されうる。
図８ではデータライン１５、１５′下部に半導体層３７が形成されることが図示されているが、薄膜トランジスタＴを構成しないデータライン１５、１５′の下部には前記半導体層３７が形成されないこともある。
【００５６】
また、図８Ａないし図８Ｅに示した図面は、図６Ａないし図６Ｅに示した図面と比較した場合、隔離された一対の画素電極が形成される（図６Ｅ）のではなく、隔離されない一つの画素電極１９を前記画素領域を通過するゲートラインの上部と所定部分重なって形成すること（図８Ｅ）を除いてはその工程が一致するのでこれに対する説明は省略する。
【００５７】
図５及び図７に示した本発明に対する各々の実施例は、以下図９を通してその差異点をさらに詳細に説明する。
図９Ａ及び図９Ｂは、各々図５のＩＶ−ＩＶ′領域及び図７のＶＩＩ−ＶＩＩ′領域に対する断面図であり、これを参照すると図５及び図７に示した本発明の実施例との差異点をさらに容易に区別できる。
【００５８】
まず図９Ａは、図５に示した本発明の実施例において画素領域Ｐを通過するゲートライン１３及び前記ゲートライン１３から上下に所定間隔離隔されて形成された一対の画素電極１７、１７′の断面を示している。
【００５９】
前記の実施例の場合、各々の単一画素に対して一対の画素電極１７、１７′が分離形成されており、データラインから信号を受けるドレイン電極の両端から各々連結された前記一対の画素電極１７、１７′が同一の信号を受けるので、結局前記一対の画素電極１７、１７′は一つの単一ピクセルを構成するようになるものである。
これにより前記ドレイン電極の両端中いずれか一つの側が開放されても同一の信号を受ける他の一方が連結されているので点不良を克服できる。
【００６０】
次に図９Ｂは、図７に示した本発明の他の実施例において画素領域Ｐを通過するゲートライン１３の所定部分と重なって、前記画素領域Ｐ内の半導体層とは重ならないように形成される画素電極１９の断面を示している。
前記の実施例の場合、前記画素領域Ｐ内に所定部分重なるゲートライン１３及び画素電極１９は、各々ストレージキャパシタの第１電極、第２電極になるものであり、前記画素領域Ｐ内でゲートライン１３及び画素電極１９が重なる面積を調節することによって前記ストレージキャパシタの容量を適当に調節することができる。
【００６１】
図９Ａ及び図９Ｂにおいて図面符号３２、４１は、各々ゲート絶縁膜及び保護層を意味する。
前記のような本発明による実施例は、図６または図８と同一工程を経て形成されるが、前記工程を経た本発明のアレー基板構造によるとフォト工程において露光装備の精度の限界により発生するステッチ／オーバレイ不良を克服することができる。
【００６２】
前記ステッチ及びオーバレイ不良を説明すれば、まずステッチ不良とは一般的にアレー基板の画面サイズはフォトリソグラフィ工程で用いられる露光マスクより大きく、これにより露光時にはアレー基板の画面を複数のショットに分割して繰り返して露光するようになるので、この場合露光装備の精度に限界があって前記ショット間のミスアラインが発生することをいう。
また、オーバレイ不良とはゲートライン上部にデータライン並びにソース電極及びドレイン電極を形成することにおいて、露光装備などの精度限界によりマスクが正確に一致しなくて少しずつそれるようになって、前記ゲートライン及びドレイン電極が各々の画素領域ごとに一定にオーバーラップされないことを意味する。
【００６３】
このようなステッチ／オーバレイ不良が発生する場合は、アレー基板上に形成された各々の画素領域毎の寄生容量が差が発生し、これにより液晶表示装置の画質が落ちる問題点があった。
しかし、本発明実施例による構造によるとステッチ／オーバレイ不良が発生してもすなわち、ショット及び／またはマスクがミスアラインされても寄生容量が変動しないように十分なマージンが各画素領域毎の薄膜トランジスタ領域内に形成されているので前記のような問題を克服できる。
【００６４】
図５及び図７に示した各々の実施例において、各々拡大図示された薄膜トランジスタ領域は相互に一致し、前述したステッチ／オーバレイ不良は前記薄膜トランジスタ領域で問題になることであるので、以下図１０では本発明の実施例において前記拡大図示された薄膜トランジスタ領域を通してステッチ／オーバレイ不良が克服されることを説明する。
【００６５】
図１０Ａないし図１０Ｅは、本発明の薄膜トランジスタ構造によりステッチ／オーバレイ不良が克服されることを説明する図面である。
ここで、前記ステッチ不良は、同一な層上においてショット間アライン程度が一定でなくて発生する問題であり、前記オーバレイ不良は同一でない層間にマスクのミスアラインにより発生する問題である。
しかし、その結果すなわち、薄膜トランジスタ領域内の寄生容量が各々の画素領域ごとに変動する現象は同一であるので区分せずに説明する。
【００６６】
図１０Ａは、正常的に形成された薄膜トランジスタ領域の平面図及び断面図（ＶＩＩＩ−ＶＩＩＩ′）である。
図１０Ａを参照すると、前記ゲートライン１３とデータライン１５、ゲートライン１５とドレイン電極３５上に重畳部分Ｓ１、Ｓ２の存在によって寄生容量（以下Ｃｇｄ）を有するようになる。
【００６７】
前記寄生容量は、薄膜トランジスタがターンオンされる時、液晶電圧に程度変動を与えてはじめに印加された電圧と液晶に印加される電圧間に差が生じるようにし、前記ΔＶは近似的に次のように表現される。
【数２】
2004145270.tif 000004
ここで、Ｃｇｄは寄生容量であり、ＣＬＣは液晶キャパシタであって、ＣＳＴはストレージキャパシタである。また、ΔＶｇはオン／オフ状態のゲート電圧をＶｇｈ、Ｖｇｌとした時、これら電圧の差を意味する。
【００６８】
このように発生で画面駆動時ちらつくことにより画面が揺れる現象すなわち、フリッカが発生するようになる。
しかし、この場合液晶表示装置を駆動する時ΔＶによる直流ｄｃ成分を消去するために共通電圧Ｖｃｏｍをデータ信号電圧の中心からΔＶ程度移動させることによってこれを克服することができる。
すなわち、各々の画素に発生するが一定な場合、前記のように共通電圧を一定に移動させることによってフリッカ現象を克服するようになる。
【００６９】
したがって、図１０Ａに示したように複数の画素において、各々の薄膜トランジスタ領域に対して前記寄生容量が一定に形成される場合、このような問題は解決されうる。
【００７０】
しかし、ステッチ／オーバレイ不良の発生により複数の画素において、各々の薄膜トランジスタ領域に対する前記寄生容量が一定しなくなるならば、前記のように共通電圧Ｖｃｏｍを一定に移動させることで克服できなくなる。
これを克服するために本発明は、ステッチ及び／またはオーバレイ不良が発生してもすなわち、ショット及び／またはマスクがミスアラインされても寄生容量が変動しないように十分なマージンが各画素領域毎の薄膜トランジスタ領域内に形成されている。
【００７１】
図１０Ｂ及び図１０Ｃは、ステッチ／オーバレイ不良によりデータライン１５及びドレイン電極３５が左側及び右側に偏るようにパターニングされた状態を示した図面であり、図１０Ｄ及び図１０Ｅはステッチ／オーバレイ不良によりデータライン１５及びドレイン電極３５が上側及び下側に偏るようにパターニングされた状態を示した図面である。
【００７２】
前記図１０Ｂないし図１０Ｅの図面を参照すると、ステッチ／オーバレイ不良が発生してショット及び／またはマスクがミスアラインされても本発明の構造によるとゲートライン１３とデータライン１５及びゲートライン１３とドレイン電極３５間の重畳面積Ｓ１、Ｓ２の差が発生しないので結局各々の画素領域Ｐに対する寄生容量の差がなくなる。
【００７３】
結局、本発明の薄膜トランジスタ構造によるとステッチ／オーバレイ不良により各画素領域ごとに寄生容量の差が発生しないので、これまでの技術を通してすなわち、共通電圧Ｖｃｏｍを一定に移動させることでもフリッカ現象を克服できる。
これにより本発明による液晶表示装置用アレー基板製造工程により生産されるアレー基板は、前記のようにステッチ／オーバレイ不良による液晶表示装置の画面不均衡を解決することができる。
【００７４】
【発明の効果】
以上のように本発明による液晶表示装置用アレー基板及びその製造方法によると、ステッチ／オーバレイ不良に各々の画素領域の薄膜トランジスタ領域に形成される寄生容量の差を除去して液晶表示装置のむら関連画質不良を最少化する長所がある。
また、大面積の液晶表示装置を生産することにおいて新しい工程の追加なしに前記ステッチ／オーバレイ不良を克服できる長所がある。
【図面の簡単な説明】
【図１】一般的な液晶表示装置の一部を示す分解斜視図。
【図２】関連技術におけるの液晶表示装置用アレー基板の一部画素を概略的に示した拡大平面図。
【図３Ａ】図２のＩ−Ｉ′に沿って切断して工程順序によって示した工程平面図とこれによる工程断面図。
【図３Ｂ】図２のＩ−Ｉ′に沿って切断して工程順序によって示した工程平面図とこれによる工程断面図。
【図３Ｃ】図２のＩ−Ｉ′に沿って切断して工程順序によって示した工程平面図とこれによる工程断面図。
【図３Ｄ】図２のＩ−Ｉ′に沿って切断して工程順序によって示した工程平面図とこれによる工程断面図。
【図４Ａ】ソース電極、ドレイン電極及びゲート電極における接触面積によるステッチ／オーバレイ不良を説明する図面。
【図４Ｂ】ソース電極、ドレイン電極及びゲート電極における接触面積によるステッチ／オーバレイ不良を説明する図面。
【図４Ｃ】ソース電極、ドレイン電極及びゲート電極における接触面積によるステッチ／オーバレイ不良を説明する図面。
【図５】本発明の一実施例による液晶表示装置用アレー基板の一部画素を概略的に示した拡大平面図。
【図６Ａ】図５のＩＩ−ＩＩ′及びＩＩＩ−ＩＩＩ′に沿って切断して工程順序によって示した工程平面図とこれによる工程断面図。
【図６Ｂ】図５のＩＩ−ＩＩ′及びＩＩＩ−ＩＩＩ′に沿って切断して工程順序によって示した工程平面図とこれによる工程断面図。
【図６Ｃ】図５のＩＩ−ＩＩ′及びＩＩＩ−ＩＩＩ′に沿って切断して工程順序によって示した工程平面図とこれによる工程断面図。
【図６Ｄ】図５のＩＩ−ＩＩ′及びＩＩＩ−ＩＩＩ′に沿って切断して工程順序によって示した工程平面図とこれによる工程断面図。
【図６Ｅ】図５のＩＩ−ＩＩ′及びＩＩＩ−ＩＩＩ′に沿って切断して工程順序によって示した工程平面図とこれによる工程断面図。
【図７】本発明のまた他の実施例による液晶表示装置用アレー基板の一部画素を概略的に示した拡大平面図。
【図８Ａ】図７のＶ−Ｖ′及びＶＩ−ＶＩ′に沿って切断して工程順序によって示した工程平面図とこれによる工程断面図。
【図８Ｂ】図７のＶ−Ｖ′及びＶＩ−ＶＩ′に沿って切断して工程順序によって示した工程平面図とこれによる工程断面図。
【図８Ｃ】図７のＶ−Ｖ′及びＶＩ−ＶＩ′に沿って切断して工程順序によって示した工程平面図とこれによる工程断面図。
【図８Ｄ】図７のＶ−Ｖ′及びＶＩ−ＶＩ′に沿って切断して工程順序によって示した工程平面図とこれによる工程断面図。
【図８Ｅ】図７のＶ−Ｖ′及びＶＩ−ＶＩ′に沿って切断して工程順序によって示した工程平面図とこれによる工程断面図。
【図９Ａ】各々図５のＩＶ−ＩＶ′及び図７のＶＩＩ−ＶＩＩ′領域に対する断面図。
【図９Ｂ】各々図５のＩＶ−ＩＶ′及び図７のＶＩＩ−ＶＩＩ′領域に対する断面図。
【図１０Ａ】本発明の薄膜トランジスタ構造によりステッチ／オーバレイ不良が克服されることを説明する図面。
【図１０Ｂ】本発明の薄膜トランジスタ構造によりステッチ／オーバレイ不良が克服されることを説明する図面。
【図１０Ｃ】本発明の薄膜トランジスタ構造によりステッチ／オーバレイ不良が克服されることを説明する図面。
【図１０Ｄ】本発明の薄膜トランジスタ構造によりステッチ／オーバレイ不良が克服されることを説明する図面。
【図１０Ｅ】本発明の薄膜トランジスタ構造によりステッチ／オーバレイ不良が克服されることを説明する図面。
【符号の説明】
１３、１３′：ゲートライン
１５、１５′：データライン
１７、１７′、１９：画素電極
３２：ゲート絶縁膜
３５：ドレイン電極
３７：半導体層
３７ａ：チャネル
４１：保護層
４３：ドレインコンタクトホール
【図１】
2004145270.tif 000005
【図２】
2004145270.tif 000006
【図３Ａ】
2004145270.tif 000007
【図３Ｂ】
2004145270.tif 000008
【図３Ｃ】
2004145270.tif 000009
【図３Ｄ】
2004145270.tif 000010
【図４Ａ】
2004145270.tif 000011
【図４Ｂ】
2004145270.tif 000012
【図４Ｃ】
2004145270.tif 000013
【図５】
2004145270.tif 000014
【図６Ａ】
2004145270.tif 000015
【図６Ｂ】
2004145270.tif 000016
【図６Ｃ】
2004145270.tif 000017
【図６Ｄ】
2004145270.tif 000018
【図６Ｅ】
2004145270.tif 000019
【図７】
2004145270.tif 000020
【図８Ａ】
2004145270.tif 000021
【図８Ｂ】
2004145270.tif 000022
【図８Ｃ】
2004145270.tif 000023
【図８Ｄ】
2004145270.tif 000024
【図８Ｅ】
2004145270.tif 000025
【図９Ａ】
2004145270.tif 000026
【図９Ｂ】
2004145270.tif 000027
【図１０Ａ】
2004145270.tif 000028
【図１０Ｂ】
2004145270.tif 000029
【図１０Ｃ】
2004145270.tif 000030
【図１０Ｄ】
2004145270.tif 000031
【図１０Ｅ】
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