(57)【要約】【課題】半導体装置のリーク電流を減少させ装置の起動電流を増大させる。【解決手段】半導体基板（２００）と、トレンチを跨ぎ輪郭が完全にトレンチを内包しないドープド半導体層と、トレンチとドープド半導体層の表面に位置するゲート誘電層と、トレンチ中及びその上方に位置しゲート誘電層を挟んでドープド半導体層を包囲するゲート及びその両側のソース／ドレインとから構成し、製造方法において半導体基板を提供しその上にトレンチを形成して犠牲層で充填し、半導体基板と犠牲層をドープド半導体層で被覆しパターニングして素子領域を形成し、素子領域が犠牲層を跨ぎ犠牲層の一部分を露出させて犠牲層を除去し、トレンチと素子領域の表面にゲート誘電層とその上に導体層とを形成し、トレンチを充填し導体層をパターニングし、トレンチ中及びその上方にゲート誘電層を挟んで素子領域を包囲するゲートとその両側にソース／ドレインを形成する。【選択図】  図９
2004214228.tif 000002
【特許請求の範囲】
【請求項１】
その上にトレンチを有する半導体基板と、
前記トレンチをまたぎ、その輪郭が完全には前記トレンチを内包しないドープド半導体層と、
前記トレンチ表面および前記ドープド半導体層表面に位置するゲート誘電層と、
前記トレンチ中および前記トレンチの上方に位置するとともに、前記ゲート誘電層を挟んで前記ドープド半導体層を包囲するゲートと、
前記ゲートの両側に位置するソースおよびドレインと、
を具備することを特徴とする金属酸化膜半導体電界効果型トランジスター。
【請求項２】
前記ゲートが、前記ドープド半導体層を水平包囲する、つまり、前記ゲートおよび前記ドープド半導体層間の前記ゲート誘電層が、前記半導体基板の表面と平行であることを特徴とする請求項１記載の金属酸化膜半導体電界効果型トランジスター。
【請求項３】
前記ドープド半導体層が、ドープド結晶性半導体層を含むものであることを特徴とする請求項１記載の金属酸化膜半導体電界効果型トランジスター。
【請求項４】
前記ドープド結晶性半導体層が、ドープドエピタキシャルシリコン層を含むものであることを特徴とする請求項３記載の金属酸化膜半導体電界効果型トランジスター。
【請求項５】
前記ドープドエピタキシャルシリコン層が、その厚さを１〜５０ｎｍの範囲とするものであることを特徴とする請求項４記載の金属酸化膜半導体電界効果型トランジスター。
【請求項６】
前記ゲートの前記トレンチ中に位置する部分が、むくブロック状であることを特徴とする請求項１記載の金属酸化膜半導体電界効果型トランジスター。
【請求項７】
前記ゲートの前記トレンチ中に位置する部分が、中空ブロック状であることを特徴とする請求項１記載の金属酸化膜半導体電界効果型トランジスター。
【請求項８】
前記半導体基板が、さらに、その上に分離領域を有し、前記トレンチが四辺を有するものであって、対向する二辺が、前記分離領域中にまで延伸しているものであることを特徴とする請求項１記載の金属酸化膜半導体電界効果型トランジスター。
【請求項９】
前記分離領域が、前記トレンチおよび前記ソースならびに前記ドレインという三者からなる一領域を包囲するものであることを特徴とする請求項８記載の金属酸化膜半導体電界効果型トランジスター。
【請求項１０】
前記ドープド半導体層が、前記トレンチの中間部分をまたぐものであって、前記トレンチの２エッジ部分を被覆しないものであることを特徴とする請求項１記載の金属酸化膜半導体電界効果型トランジスター。
【請求項１１】
前記ゲート誘電層が、ゲート酸化層および窒化ゲート酸化層からなるグループより１つを選択するものであることを特徴とする請求項１記載の金属酸化膜半導体電界効果型トランジスター。
【請求項１２】
前記ゲートの材質が、ポリシリコンを含むものであることを特徴とする請求項１記載の金属酸化膜半導体電界効果型トランジスター。
【請求項１３】
前記ゲートの材質が、ポリシリコン−ゲルマニウム、シリサイド、金属からなるグループより１つを選択するものであることを特徴とする請求項１記載の金属酸化膜半導体電界効果型トランジスター。
【請求項１４】
前記トレンチの深さが、０．０５〜０．３μｍの範囲であることを特徴とする請求項１記載の金属酸化膜半導体電界効果型トランジスター。
【請求項１５】
半導体基板を提供するステップと、
前記半導体基板上にトレンチを形成するステップと、
前記トレンチを犠牲層により充填するステップと、
前記半導体基板および前記犠牲層上をドープド半導体層で被覆するステップと、
前記ドープド半導体層をパターニングして素子領域を形成するものであって、前記素子領域が、前記犠牲層をまたぐとともに、前記犠牲層の一部分を露出させるステップと、
前記犠牲層を除去するステップと、
前記トレンチおよび前記素子領域の表面にゲート誘電層を形成するステップと、
前記ゲート誘電層上に導体層を形成するとともに、前記トレンチを充填するステップと、
前記導体層をパターニングして、前記トレンチ中および前記トレンチの上方に位置し、かつ前記ゲート誘電層を挟んで前記素子領域を包囲するゲートを形成するステップと、
前記ゲートの両側にソースおよびドレインを形成するステップと、
を具備することを特徴とする金属酸化膜半導体電界効果型トランジスターの製造方法。
【請求項１６】
前記ゲートが、前記ドープド半導体層を水平包囲する、つまり、前記ゲートおよび前記ドープド半導体層間の前記ゲート誘電層が、前記半導体基板の表面と平行であることを特徴とする請求項１５記載の金属酸化膜半導体電界効果型トランジスターの製造方法。
【請求項１７】
前記トレンチを前記犠牲層により充填するステップが、
前記半導体基板上に犠牲材料を堆積するとともに、前記トレンチを充填する小ステップと、
前記トレンチ以外の前記犠牲材料を除去する小ステップと、
を具備するものであることを特徴とする請求項１５記載の金属酸化膜半導体電界効果型トランジスターの製造方法。
【請求項１８】
前記トレンチ以外の前記犠牲材料を除去する小ステップが、化学的機械研磨法を含むものであることを特徴とする請求項１７記載の金属酸化膜半導体電界効果型トランジスターの製造方法。
【請求項１９】
前記ソースおよび前記ドレインが、前記ドープド半導体層を形成する前に形成され、前記犠牲層により隔てられるものであることを特徴とする請求項１５記載の金属酸化膜半導体電界効果型トランジスターの製造方法。
【請求項２０】
前記ドープド半導体層が、ドープド結晶性半導体層を含むものであることを特徴とする請求項１５記載の金属酸化膜半導体電界効果型トランジスターの製造方法。
【請求項２１】
前記ドープド結晶性半導体層を形成する方法が、
インサイチュウ（in situ）方式、即ち、堆積すると同時にドーピングを行う方式により、前記半導体基板上にドープドアモルファス系半導体層を形成するステップと、
固相エピタキシーにより前記ドープドアモルファス系半導体層を前記ドープド結晶性半導体層とするステップとを
具備するものであることを特徴とする請求項２０記載の金属酸化膜半導体電界効果型トランジスターの製造方法。
【請求項２２】
前記ドープド結晶性半導体層を形成する方法が、前記半導体基板および前記犠牲層上にアモルファス系半導体層を形成するステップと、
固相エピタキシーにより前記アモルファス系半導体層を前記結晶性半導体層とするステップと、
前記結晶性半導体層へドーピングするステップと、
を具備するものであることを特徴とする請求項２０記載の金属酸化膜半導体電界効果型トランジスターの製造方法。
【請求項２３】
前記ソースおよび前記ドレインが、前記ドープド半導体層を形成する前に形成され、前記犠牲層により隔てられるものであることを特徴とする請求項２２記載の金属酸化膜半導体電界効果型トランジスターの製造方法。
【請求項２４】
前記ドープド結晶性半導体層が、ドープドエピタキシャルシリコン層を含むものであることを特徴とする請求項２０記載の金属酸化膜半導体電界効果型トランジスターの製造方法。
【請求項２５】
前記ドープドエピタキシャルシリコン層の厚さが、１〜５０ｎｍの範囲であることを特徴とする請求項２４記載の金属酸化膜半導体電界効果型トランジスターの製造方法。
【請求項２６】
前記導体層が、前記トレンチを充填するものであることを特徴とする請求項１５記載の金属酸化膜半導体電界効果型トランジスターの製造方法。
【請求項２７】
前記導体層が、前記トレンチを充填せずに、前記トレンチ中に空洞を形成するものであることを特徴とする請求項１５記載の金属酸化膜半導体電界効果型トランジスターの製造方法。
【請求項２８】
前記半導体基板が、その上に分離領域を形成しており、かつ前記トレンチが四辺を有するものであって、その対向する二辺が前記分離領域中にまで延伸しているものであることを特徴とする請求項１５記載の金属酸化膜半導体電界効果型トランジスターの製造方法。
【請求項２９】
前記分離領域が、前記トレンチおよび前記ソースならびに前記ドレインという三者からなる一領域を包囲するものであることを特徴とする請求項２８記載の金属酸化膜半導体電界効果型トランジスターの製造方法。
【請求項３０】
前記素子領域が、前記犠牲層の中間部分をまたぐものであって、前記犠牲層の２エッジ部分を露出するものであることを特徴とする請求項１５記載の金属酸化膜半導体電界効果型トランジスターの製造方法。
【請求項３１】
前記犠牲層の材質が、窒化シリコンを含むものであることを特徴とする請求項１５記載の金属酸化膜半導体電界効果型トランジスターの製造方法。
【請求項３２】
前記ゲート誘電層が、ゲート酸化層および窒化ゲート酸化層からなるグループより１つを選択するものであることを特徴とする請求項１５記載の金属酸化膜半導体電界効果型トランジスターの製造方法。
【請求項３３】
前記導体層の材質が、ポリシリコンを含むものであることを特徴とする請求項１５記載の金属酸化膜半導体電界効果型トランジスターの製造方法。
【請求項３４】
前記導体層の材質が、ポリシリコン−ゲルマニウム、シリサイド、金属からなるグループより１つを選択するものであることを特徴とする請求項１５記載の金属酸化膜半導体電界効果型トランジスターの製造方法。
【請求項３５】
前記トレンチの深さが、０．０５〜０．３μｍの範囲であることを特徴とする請求項１５記載の金属酸化膜半導体電界効果型トランジスターの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体デバイス（Semiconductor Device）の構造とその製造方法に関し、特に、金属酸化膜半導体電界効果型トランジスター（MOSFET）とその製造方法に関する。
【０００２】
【従来の技術】
金属酸化膜半導体（MOS）製造工程の線幅（Line-width）が日増しに縮小するにつれて、ソース（Source）およびドレイン（Drain）間のゲート（Gate）から離れた場所でリーク電流（Leakage Current）もまた増加するものとなっている。このリーク電流は、厚さが比較的薄いゲート誘電体（Gate Dielectric）層により減少するものの、工程線幅が０．１μｍ以下にまで縮小した時、たとえ厚さがたいへん薄いゲート誘電層でもリーク電流を減少させることができなかった。この問題に対して、米国バークレイ・カリフォルニア州大学の胡  正明（Chenming HU  音訳）教授は、２つの解決方法があることを示したが、１つ目は、厚さが極めて薄い半導体基板によりＭＯＳＦＥＴを製作すれば、基板中にゲートから離れた場所がなくなり、その場所のリーク電流を徹底して解消できるというものであり、２つ目は、ダブルゲート（Double Gate）構造を形成するもので、ゲート誘電層を挟んでチャネル領域を包囲することで、チャネル領域全体がいずれもゲート電場の影響を受けてデバイスの起動電流（On-current）を増大させるとともに、リーク電流を減少させるというものであった。
【０００３】
そこで、上述した２つの観念を結合したフィン電界効果型トランジスター（Fin FET, FinFET）が公開されたが、その構造は、図１（ａ）（ｂ）（ｃ）に示すもので、図１（ｂ）（ｃ）は、図１（ａ）の切断線I −I' およびII − II’に沿って示した断面図である。なお、このフィン電界効果型トランジスターの形成ステップは、次の通りである。先ず絶縁層上シリコン（SOI）基板１００を提供するものであって、絶縁層１０５上のシリコン層（図示せず。符号１２０を加工する前のもの）の厚さを１００ｎｍとする。次に、熱酸化法によりこのシリコン層を５０ｎｍの薄さとしてから、シリコン層上に低温酸化シリコン（LTO）材質のハードマスク層１１０を形成し、１００ｋｅｖの電子ビーム（Electron Beam）リソグラフィーおよび異方性エッチング（anisotropic Etching）によりハードマスク層１１０とこのシリコン層とをパターニングして、図１（ａ）（ｃ）に示したような幅が２０〜５０ｎｍほどのフィン状シリコン層１２０を形成する。次に、基板１００上にポリシリコン−ゲルマニウム（Poly Si-Ge）層（図示せず。符号１４０，１５０を加工する前のもの）および低温酸化シリコン材質のハードマスク層１３０を形成してから、この２つをパターニングして隆起式ソース１４０ならびにドレイン１５０を形成するが、その厚さは、フィン状シリコン層１２０より遥かに大きいものである。
【０００４】
引き続き、図１（ａ）（ｂ）（ｃ）において、ＳＯＩ基板１００上にコンフォーマルな窒化シリコン層（図示せず。符号１６０を加工する前のもの）を堆積してから異方性エッチングによりウォールスペーサー１６０を形成する。この異方性エッチングにおいて、ハードマスク層１３０上の窒化シリコン層を完全にエッチング除去した後もオーバーエッチ（Over-etch）を行い、厚さが極めて小さいフィン状シリコン層１２０側壁の窒化シリコンを完全にエッチング除去するが、図１（ａ）（ｂ）に示すように、隆起式ソース１４０およびドレイン１５０の側壁にはウォールスペーサー１６０を残す。フィン状シリコン層１２０の両側壁にゲート酸化層１７０を形成してから、ＳＯＩ基板１００上にポリシリコン−ゲルマニウム層（図示せず。符号１８０を加工する前のもの）を堆積するとともに、２つのウォールスペーサー１６０間の隙間１９０を充填する。そして、このポリシリコン−ゲルマニウム層をパターニングしてゲート１８０を形成する。
【０００５】
【発明が解決しようとする課題】
このようなFin FET製造方法は、電子ビームリソグラフィーによりフィン状シリコン層１２０をパターニングするので、フィン状シリコン層１２０の幅を２０〜５０ｎｍにまで縮小することができ、リーク電流を防止することができる。また、図１（ａ）（ｃ）に示したように、フィン状シリコン層１２０の両側壁がいずれもゲート１８０の電場に誘導されることから、このデバイスの起動電流（On-current）が大きいものとなる。しかしながら、従来技術にかかる方法およびそれにより製作されたFin FETには、以下に述べるような幾つかの問題点がある。第１に、従来技術においてはＳＯＩ基板を使う必要があるが、その価格は高いものであった。第２に、Fin FETの隆起式ソースおよびドレイン側壁のウォールスペーサーを形成する時、フィン状シリコン層側壁のウォールスペーサー材料（窒化シリコン）は、オーバーエッチにより完全除去されるため、フィン状シリコン層側壁に欠陥が生じる、つまり、チャネル領域の表面性質に劣化が生じて、デバイス性能に影響を及ぼすものとなっていた。第３に、Fin FETのソースおよびドレインの電気抵抗を減少させるために採用した隆起式ソースおよびドレインは、その工程条件を容易には制御できないものであった。第４に、Fin FETは、垂直構造デバイスであるため、後続の平坦化工程が難しいものとなっていた。第５に、Fin FETのフィン状シリコン層１２０の幅を狭いものとして、リーク電流を低減する必要があるため、現在は未だ量産できない電子ビームリソグラフィーによりパターニングを行わなければならず、後続の異方性エッチングも制御が容易ではなかった。
【０００６】
そこで、この発明の第１の目的は、リーク電流が少なく、起動電流が大きく、上述したFin FETの問題を解決することができる金属酸化膜半導体電界効果型トランジスターの構造を提供することにある。この発明の第２の目的は、デバイスのリーク電流を減少させ、デバイスの起動電流を増大させると同時に、上述したFin FETデバイスおよびその製造方法がもたらす問題を解決することができる金属酸化膜半導体電界効果型トランジスターの製造方法を提供することにある。
【０００７】
【課題を解決するための手段】
上記課題を解決し、所望の目的を達成するために、この発明にかかる金属酸化膜半導体電界効果型トランジスターは、半導体基板と、ドープド半導体層と、ゲート誘電層と、ゲートと、ソースと、ドレインとから構成される。そして、半導体基板上にトレンチを有し、ドープド半導体層がトレンチをまたぎ、その輪郭が完全にはトレンチを内包しないものとする。ゲート誘電層は、トレンチ表面およびドープド半導体層表面に位置し、ゲートは、トレンチ中およびトレンチの上方に位置するとともに、ゲート誘電層を挟んでドープド半導体層を包囲するが、このゲートに包囲された部分のドープド半導体層がチャネル領域となる。このゲートが水平にドープド半導体層を包囲する時、つまり、両者間のゲート誘電層が半導体基板の表面と平行である時、このゲートを特に水平包囲ゲート（HorizontalSurround Gate = HSG）と呼ぶ。また、ソースおよびドレインは、ゲートの両側に位置する。
【０００８】
同じく、上記課題を解決し、所望の目的を達成するために、この発明に係る金属酸化膜半導体電界効果型トランジスターの製造方法は、半導体基板を提供するステップと、半導体基板上にトレンチを形成するステップと、トレンチを犠牲層により充填するステップと、半導体基板および犠牲層上をドープド半導体層で被覆するステップと、ドープド半導体層をパターニングして素子領域を形成するものであって、素子領域が、犠牲層をまたぐとともに、犠牲層の一部分を露出させるステップと、犠牲層を除去するステップと、トレンチおよび素子領域の表面にゲート誘電層を形成するステップと、ゲート誘電層上に導体層を形成するとともに、トレンチを充填するステップと、導体層をパターニングして、トレンチ中およびトレンチの上方に位置し、かつゲート誘電層を挟んで素子領域を包囲するゲートを形成するステップと、ゲートの両側にソースおよびドレインを形成するステップとから構成される。
【０００９】
なお、この発明にかかる金属酸化膜半導体電界効果型トランジスターの製造方法において、ソースおよびドレインは、ドープド半導体層を形成する前にイオン注入法により形成することもでき、この時、犠牲層をソースとドレインとを分離するために使用することができる。
【００１０】
この発明に係る金属酸化膜半導体電界効果型トランジスターとその製造方法は、デバイスのリーク電流を減少させ、起動電流を増大させることができるが、その理由を述べると、次の通りである。その１、この発明はたいへん薄いドープド半導体層を形成してチャネル領域とすることができるので、チャネル領域中にゲートから遠い領域が存在し得ず、ゲートから遠い場所で発生するリーク電流を徹底的に解消することができる。その２、この発明にかかる金属酸化膜半導体電界効果型トランジスターにおいて、ゲートがトレンチ上方のチャネル領域を包囲しているので、チャネル領域の上下層がいずれもゲート電場の影響を受けることができて、デバイスの起動電流を増大させるとともに、リーク電流を減少させることができる。
【００１１】
さらに、この発明にかかる金属酸化膜半導体電界効果型トランジスターとその製造方法は、また、上述したFin FETデバイスの問題点を解決することができるが、その理由は、次の通りである。その１、この発明は、たいへん薄いドープド半導体層を形成してチャネル領域とすることができるので、ＳＯＩ薄膜に取って代わることができ、高価なＳＯＩ基板を使う必要がない。その２、この発明のドープド半導体層の表面、つまりチャネル領域の表面は、ドライエッチングによる破壊を受けないので、デバイスの機能に影響を与えない。その３、この発明のソースおよびドレインは、一般的なドーピングにより形成できるから、その工程条件を容易に制御することができる。その４、この発明にかかる金属酸化膜半導体電界効果型トランジスターは、水平構造のデバイス（チャネル領域の表面と基板の表面とが平行）であるので、後続の平坦化工程を容易に行うことができる。その５、この発明は、ドープド半導体層の形成厚さによりチャネル領域の厚さとすることができるため、Fin FETデバイスを製作するのに必要な電子ビームリソグラフィー技術を使用することもなく、しかも異方性エッチングの制御が難しいという問題もない。
【００１２】
【発明の実施の形態】
以下、この発明にかかる好適な実施形態を図面に基づいて説明する。
【００１３】
図２において、図２（ａ）は、この発明に係る金属酸化膜半導体電界効果型トランジスターの製造フローを示す平面図であり、図２（ｂ）は、図２（ａ）の切断線III − III' に沿って示した要部断面図である。先ず、半導体基板２００を提供するが、例えば、バルキー（Bulky）型シリコン基板とすることができ、その上にサークル状の浅いトレンチ分離（Shallow Trench Isolation = STI）２１０を形成する。その材質としては、例えば、高密度プラズマ化学気相堆積法（HDP-CVD）により形成される酸化シリコンとすることができる。次に、フォトリソグラフィーエッチングを行って、浅いトレンチ分離２１０により包囲された半導体基板２００上にトレンチ２２０を形成するが、対向する２辺は、浅いトレンチ分離２１０中にまで延伸されている。このトレンチ２２０の深さは、０．０５〜０．３μｍの範囲である。
【００１４】
図３において、犠牲層（Sacrificial Layer）２２２によりトレンチ２２０を充填するが、この犠牲層２２２の材質は、浅いトレンチ分離２１０とは異なり、例えば、窒化シリコンとする。犠牲層２２２を形成する方法は、次の通りである。先ず、化学気相堆積法（CVD）により半導体基板２００上に犠牲層材料を堆積するとともに、化学的機械研磨法（Chemical Mechanical Polishing = CMP）によりトレンチ２２０以外の犠牲層材料を除去する。次に、半導体基板２００およびトレンチ２２０上にアモルファス系半導体層２３０を形成するが、例えば、アモルファスシリコン層とする。このアモルファスシリコン層を形成する方法は、例えば、低圧化学気相堆積法（LPCVD）によるものとし、その厚さを１〜５０ｎｍの範囲とする。
【００１５】
図４において、固相エピタキシー（Solid Phase Epitaxy）を行い、アモルファス系半導体層２３０を結晶性半導体層２３０ａとするが、この結晶性半導体層２３０ａは、半導体基板２００と同じ材質なので、両者を一体化したものとして図示している。アモルファス系半導体層２３０をアモルファスシリコン層とする時、固相エピタキシー温度を５００〜６００℃の範囲とし、時間を１〜６時間とする。次に、チャネルイオン注入を行い、結晶性半導体層２３０ａ中へイオン２３３を注入するが、結晶性半導体層２３０ａのトレンチ２２０の上方部分をチャネル領域とし、イオン２３３の注入ドーズ量を１×１０12／ｃｍ2〜６×１０13／ｃｍ2の範囲とする。もしもデバイスをＮＭＯＳとする場合、イオン２３３をＰ型イオン、例えば、ホウ素イオンとし、反対の場合には、Ｎ型イオン、例えば、リンイオンまたはヒ素イオンとする。
【００１６】
この他に、上記のドーピングした結晶性半導体層２３０ａを形成したい時、インサイチュウ（in situ）方式を採用することもでき、アモルファス系半導体層２３０を堆積する時、同時にドーピングを行ってから、固相エピタキシーを行い、ドーピングしたアモルファス系半導体層２３０を結晶性半導体層２３０ａとすることができる。
【００１７】
図５において、図５（ｂ）は、図５（ａ）の切断線III − III' に沿って示した要部断面図である。次に、結晶性半導体層２３０ａをパターニングして、素子領域２３０ｂを形成する。この素子領域２３０ｂは、犠牲層２２２の中間部分をまたいでおり、このようにして、半導体基板２００と浅いトレンチ分離２１０と素子領域２３０ｂとにより２つのスリット２２６を取り囲むと同時に、犠牲層２２２のエッジ部分を露出させている。
【００１８】
図６において、図６（ｂ）は、図６（ａ）の切断線III − III' に沿って示した要部断面図であるが、図６（ａ）中には、符号２４０のゲート誘電層を図示していない。図６（ａ）において、等方性エッチングにより犠牲層２２２をエッチング除去し、素子領域２３０ｂをトレンチ２２０の上方を架空通過させるが、エッチング剤は、２つのスリット２２６を通って犠牲層２２２を完全に除去する。この等方性エッチングとしては、例えば、ウエットエッチングとし、犠牲層２２２の材質が窒化シリコンである時には、そのエッチング剤を熱リン酸（phosphoric acid）とする。図６（ｂ）において、トレンチ２２０および領域２３０ｂの露出された表面上にゲート誘電層２４０、例えば、ゲート酸化層または窒化ゲート酸化層を形成するが、ゲート酸化層を形成する方法としては、熱酸化法（Thermal Oxidation）とし、窒化ゲート酸化層は、ゲート酸化層を形成した後で更に窒化することにより得られる。
【００１９】
図７において、半導体基板２００上に導体層２５０を形成するとともに、トレンチ２２０を充填するが、この導体層２５０の材質としては、例えば、ポリシリコン、ポリシリコン−ゲルマニウム、シリサイドまたは金属とし、その形成方法は、例えば、低圧化学気相堆積法（LPCVD）とする。
【００２０】
図８において、図８（ｂ）は、図８（ａ）の切断線III − III' に沿って示した要部断面図であり、図８（ｃ）は、図８（ａ）の切断線IV − IV' に沿って示した要部断面図であるが、図８（ａ）には、ゲート誘電層２４０を図示していない。図８に示すように、導体層２５０をパターニングしてゲート２５０ａを形成するが、その位置は、トレンチ２２０中とトレンチ２２０の上方とであり、ゲート誘電層２４０を挟んで水平にトレンチ２２０上方の素子領域２３０ｂを包囲しており、この部分の素子領域２３０ｂをチャネル領域としている。
【００２１】
図９において、ゲート２５０ａをマスクとしてイオン注入２６０を行い、ゲート２５０ａの両側の半導体基板２００中にソース領域２６１およびドレイン領域２６２を形成する。しかし、ソース領域２６１およびドレイン領域２６２を形成する方法は、イオン注入法に限定されるものではなく、その他のドーピング方法、例えば、拡散式ドーピング法でも良い。
【００２２】
さらには、図１０において、同時に図７と図８（ｂ）とを比較すると分かりやすいように、素子領域２３０ｂの下表面のゲート誘電層２４０上に導体層２５０ならびにゲート２５０ａを形成する、つまり素子領域２３０ｂの下層を反転（Inversion）させるだけで良いのであるから、導体層２５０がトレンチ２２０を充填せずに、トレンチ２２０中に空洞２７３を形成しても良く、このようにして、ゲート２５０ａのトレンチ２２０中の部分を中空ブロック状とし、図７と図８（ｂ）と図９とに示した、むくブロック状としないこともできる。
【００２３】
また、図３〜図５において、ソース／ドレインもまたアモルファス半導体層２３０を形成する前に、イオン注入法により形成することができ、この時、犠牲層２２２によりソース領域とドレイン領域とを分離することができる。
【００２４】
以上のごとく、この発明を好適な実施例により開示したが、もとより、この発明を限定するためのものではなく、当業者であれば容易に理解できるように、この発明の技術思想の範囲内において、適当な変更ならびに修正が当然なされうるものであるから、その特許権保護の範囲は、特許請求の範囲および、それと均等な領域を基準として定めなければならない。
【００２５】
【発明の効果】
上記構成により、この発明にかかる金属酸化膜半導体電界効果型トランジスターとその製造方法は、デバイスのリーク電流を減少させ、起動電流を増大させることができるが、その理由は、次の通りである。
（１）この発明は、たいへん薄いドープド半導体層を形成してチャネル領域とすることができるので、チャネル領域がゲートから離れた領域ではなくなり、ゲートから離れた場所のリーク電流を徹底的に解消できる。
（２）この発明にかかる金属酸化膜半導体電界効果型トランジスター中のゲートは、トレンチ上方のチャネル領域を水平に包囲するので、チャネル領域の上下層がいずれもゲート電場の影響を受けることができ、デバイスの起動電流を増大させ、リーク電流を減少させることができる。また、この発明にかかる金属酸化膜半導体電界効果型トランジスターとその製造方法は、従来技術のFin FETデバイスの問題を解決することができるが、その理由は、次の通りである。第１に、この発明は、たいへん薄いドープド半導体層、例えば、エピタキシーシリコン層を使用してチャネル領域とすることができるので、ＳＯＩ基板に取って代わることができ、高価なＳＯＩ基板を使用する必要がなくなり、製造コストを低減することができる。第２に、従来技術のFin FETデバイスのフィン状シリコン層１２０（図１を参照）と異なることは、この発明のドープド結晶性半導体層の表面、すなわち、そのチャネル領域の表面がドライエッチングによる破壊を受けないので、デバイスの性能に影響を与えないものとなる。
（３）この発明のソースおよびドレインは、一般的なドーピング方式により形成することができるので、従来技術のFin FETデバイスが隆起式ソース／ドレイン技術を採用しなければならないのと較べて、この発明の方が工程条件の制御において容易なものとなる。
（４）この発明にかかる金属酸化膜半導体電界効果型トランジスターは、水平構造のデバイス（チャネル領域表面と基板表面とが平行）であるので、後続の平坦化工程を容易に行うことができる。
（５）この発明は、ドープド結晶性半導体層の形成厚さによりチャネル領域の厚さを決定できるので、Fin FETデバイスのフィン状シリコン層を形成するために必要な電子ビームリソグラフィー技術がいらなくなり、しかも異方性エッチング工程の制御が難しいという問題もなくなる。
【００２６】
従って、産業上の利用価値が高い。
【図面の簡単な説明】
【図１】（ａ）は、従来技術にかかるFin FETデバイスの構造を示す平面図、（ｂ）（ｃ）は、その要部断面図である。
【図２】（ａ）は、本発明の製造フローを示す平面図、（ｂ）は、その要部断面図である。
【図３】本発明の製造フローを示す要部断面図である。
【図４】同じく、本発明の製造フローを示す要部断面図である。
【図５】（ａ）は、本発明の製造フローを示す平面図、（ｂ）は、その要部断面図である。
【図６】（ａ）は、本発明の製造フローを示す平面図、（ｂ）は、その要部断面図である。
【図７】本発明の製造フローを示す要部断面図である。
【図８】（ａ）は、本発明の製造フローを示す平面図、（ｂ）（ｃ）は、その要部断面図である。
【図９】本発明の製造フローを示す要部断面図である。
【図１０】本発明の別な製造フローを示す要部断面図である。
【符号の説明】
２００    半導体基板
２１０    浅いトレンチ分離
２２０    トレンチ
２２２    犠牲層
２２６    スリット
２３０    アモルファス半導体層
２３０ａ  結晶性半導体層
２３０ｂ  素子領域
２３３    チャネルイオン注入
２４０    ゲート酸化層
２５０    導体層
２５０ａ  ゲート
２６０    イオン注入
２６１    ソース領域
２６２    ドレイン領域
２７３    空洞
【図１】
2004214228.tif 000003
【図２】
2004214228.tif 000004
【図３】
2004214228.tif 000005
【図４】
2004214228.tif 000006
【図５】
2004214228.tif 000007
【図６】
2004214228.tif 000008
【図７】
2004214228.tif 000009
【図８】
2004214228.tif 000010
【図９】
2004214228.tif 000011
【図１０】
2004214228.tif 000012