(57)【要約】【課題】シリコン基板と第二基板との電気的接続信頼性を持たせ，かつシリコン基板の静電容量が低減でき，高速動作検査に対応可能な半導体検査装置を提供する。【解決手段】シリコン基板１と第二基板２とをワイヤ６で電気的接続するため接続信頼性があり，シリコン基板１のプローブ１１を形成した他方面の作製工程が低減でき，かつ貫通孔部の配線面積が小さくなりシリコン基板１の静電容量が低減できるため，高速動作検査に対応すること可能となる。【選択図】図１
2004214518.tif 000002
【特許請求の範囲】
【請求項１】
被検査半導体素子に電気的に連絡するプローブと，前記プローブが設置される梁と，前記プローブに電気的に連絡する第一のパッドを有する第一基板と，
前記第一基板のプローブが設置される側面の反対面側に対向して配置され，前記プローブと電気的に連絡する第二のパッドと，前記第二のパッドに連絡する導電経路とを有する第二の基板と，を有し，
前記第一のパッドと第二のパッドとはボンディングワイヤで連絡され，前記第一のパッドは前記梁よりも前記第二の基板側に位置するよう形成され，ボンディングワイヤの最も前記被検査半導体素子が配置される側の領域より，前記梁の方が前記被検査半導体素子側に位置するよう形成されることを特徴する半導体素子検査装置。
【請求項２】
被検査半導体素子に電気的に連絡するプローブと前記プローブと電気的に接続された配線とを備えた第一の基板と，
前記第一の基板が支持され，前記第一の基板と電気的に接続されるパッドと前記パッドに電気的に接続される配線とを備えた第二の基板と，
前記第一の基板に，複数の前記プローブが形成され，前記第一のプローブ群と第二のプローブ群との間に開口部を有し，
前記開口部には前記第二の基板に形成された複数の前記パッドが位置し，前記パッドは前記第一の基板に形成された前記配線とボンディングワイヤにより連絡されることを特徴とする半導体素子検査装置。
【請求項３】
被検査半導体素子に電気的に連絡するプローブと前記プローブに連絡する配線とを備えた第一の基板と，
前記第一の基板のプローブが形成される側の反対面側に配置され，前記第一の基板と電気的に接続されるパッドと前記パッドに連絡する配線とを備えた第二の基板と，を有し、
前記第一の基板に，複数の前記プローブが形成され，前記第一のプローブ群と第二のプローブ群との間に第一の開口部が形成され，
前記開口部には前記第二の基板に形成された複数の前記パッドが位置し，第一のパッドは前記第一のプローブ群に連絡し，第二のパッドは前記第二のプローブ群に連絡されることを特徴とする半導体素子検査装置。
【請求項４】
被検査半導体素子に電気的に連絡するプローブと前記プローブに連絡する配線とを備えた第一の基板と，
前記第一の基板のプローブが形成される側の反対面側に配置され，前記第一の基板と電気的に接続されるパッドと前記パッドに連絡する配線とを備えた第二の基板と，を有し
前記第一の基板に，複数の前記プローブが形成され，前記第一のプローブ群と第二のプローブ群との間に第一の開口部が形成され，前記第一のプローブ群と第三のプローブ群との間に第二の開口部が形成され，
前記第一及び第二の開口部には前記第二の基板に形成された複数の前記パッドが位置し，前記第一のプローブ群の第一のプローブは前記第一の開口部に形成される前記パッドと電気的に接続され，前記第一のプローブ群の第二のプローブは前記第二の開口部に形成される前記パッドと電気的に接続されるよう形成されたことを特徴とする半導体素子検査装置。
【請求項５】
被検査半導体素子に電気的に連絡するプローブと前記プローブに連絡する配線とを備えた第一の基板と，
前記第一の基板のプローブが形成される側の反対面側に配置され，前記第一の基板と電気的に接続されるパッドと前記パッドに連絡する配線とを備えた第二の基板と，を有し
前記第一の基板に，複数の前記プローブが形成され，前記第一のプローブ群と第二のプローブ群との間に第一の開口部が形成され，前記第一のプローブ群と第三のプローブ群との間に第二の開口部が形成され，
前記第一及び第二の開口部には前記第二の基板に形成された複数の前記パッドが位置し，前記第一のプローブ群は前記第一の開口部に形成される前記パッドに連絡され，前記第三のプローブ群プローブ群は前記第二の開口部に形成される前記パッドに連絡され，前記第一のプローブ群は前記第二の開口部に形成された前記パッドに非連絡にされることを特徴とする半導体素子検査装置。
【請求項６】
請求項５において，前記第四のプローブ群と第五のプローブ群との間に第三の開口部が形成され，前記第四のプローブ群と第六のプローブ群との間に第四の開口部が形成され，
前記第三及び第四の開口部には前記第二の基板に形成された複数の前記パッドが位置し，前記第四のプローブ群の第一のプローブは前記第三の開口部に形成される前記パッドと電気的に接続され，前記第四のプローブ群の第二のプローブは前記第四の開口部に形成される前記パッドと電気的に接続されるよう形成されたことを特徴とする半導体素子検査装置。
【請求項７】
ウエハに多数のトランジスタ素子を形成する素子形成工程と，前記ウエハに形成された前記多数の素子の電気的特性を検査する検査工程と，を有する半導体装置の製造方法であって，
前記検査工程は，シリコン基板の一方の面に設けられ，被検体の電極パッドと接触させて被検体を検査するプローブと，前記プローブが形成されるダイアフラム又は梁と，前記プローブが設置されたシリコン基板と同じ側の面に設けられ，前記プローブと電気的に接続されたパッドとを有する第一基板と，第一基板の前記パッドに電気的に接続された配線を備えた第二基板を有する検査構造体の前記プローブを前記被検体の所望の検査位置に押圧する工程を含むことを特徴とする半導体装置の製造方法。
【請求項８】
ウエハに多数のトランジスタ素子を形成する素子形成工程と，前記ウエハに形成された前記多数の素子の電気的特性を検査する検査工程と，を有する半導体装置の製造方法であって，
前記検査工程は，前記被検査素子に連絡するパッドと電気的に連絡するプローブと，前記プローブに連絡する配線とを備えた第一の基板と，前記第一の基板のプローブが形成される側の反対面側に配置され，前記第一の基板と電気的に接続されるパッドと前記パッドに連絡する配線とを備えた第二の基板と，前記第一の基板に，複数の前記プローブが形成され，前記第一のプローブ群と第二のプローブ群との間に第一の開口部が形成され，前記開口部には前記第二の基板に形成された複数の前記パッドが位置し，第一のパッドは前記第一のプローブ群に連絡し，第二のパッドは前記第二のプローブ群に連絡される構成を備えた検査構造体の前記プローブを，前記被検体の所望の検査位置に押圧する工程と，前記検査体へ通電する工程と，前記被検体から前記検査構造体を離す工程とを含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体素子を検査する検査装置及び，半導体素子の電気特性を効率的に検査する検査工程を備えた半導体装置の製造方法に関する。
【０００２】
【従来の技術】
ＩＣ（集積回路）やＬＳＩ（大規模集積回路）などの半導体素子素子ではシリコンウエハ表面に回路を形成するための前工程と，このシリコンウエハを個別のチップに切り離して樹脂やセラミック等で封止するまでの後工程とに大別される。
【０００３】
これらの半導体装置では，前工程中の所定の段階において各回路の電気的特性検査が行われ，チップ単位で良品，不良品の判定が行われる。
【０００４】
上記の電気的特性検査は各回路の導通の良否を判別するプロービング検査と，熱的，電気的ストレスを回路に付与して不良を加速選別するバーンイン検査とに分別できる。
【０００５】
プロービング検査とバーンイン検査における被検体と外部の検査システムとの接続方法は基本的に同様である。すなわち，被検体上に数十ないし百数十μｍ程度のピッチでパターニングされた数十ないし百数十μｍ角，厚さ１μｍ前後のＡｌ（アルミニウム）合金もしくはその他金属合金の電極パッドに対して，個々に導電性の微細なプローブを機械的に接触させる方法がとられる。
【０００６】
微細なプローブとしては，例えば，Ｗ（タングステン）やＮｉ（ニッケル）製の先端径数十μｍ，長さ数十ｍｍの細針が用いられる。
【０００７】
従来の半導体素子検査装置としては，例えば，本発明者らが先に提案している特開平１１−２７４２５１号公報に記載しているように，シリコンのエッチングにより，数個ないし十数個の被検体のチップに対応するように，シリコン基板上にプローブ，梁，貫通孔を一体型で形成し，プローブ，貫通孔，パッドとを配線で電気的に接続した構造体が知られている。
【特許文献１】
特開平１１−２７４２５１号公報
【０００８】
【発明が解決しようとする課題】
本発明者らは，特開平１１−２７４２５１号公報に記載した構造について，さらに検討した結果，プローブを設けたシリコン基板面の他方の面にパッドを設けて，貫通孔を介して配線で接続しようとすると，シリコン基板両面を接続するための貫通孔箇所での配線面積が大きくなり，静電容量が大きくなり，高速動作検査に対して問題があること，シリコン基板と第二基板との電気的接続の信頼性を高めるのは容易ではないこと，シリコン基板のプローブを形成した他方面の作製工程が長くなる傾向があること等が考えられる。
【０００９】
本発明の目的は，従来の課題の少なくとも一つを解決することができる半導体素子検査装置を提供することにある。
【００１０】
【課題を解決するための手段】
上記目的を達成するために，例えば，半導体基板の一方の面に設けられ，被検体の電極パッドと接触させて被検体を検査するプローブと，前記プローブが形成されるダイアフラム又は梁と，前記プローブが設置されたシリコン基板と同じ側の面に設けられ，前記プローブと電気的に接続されたパッドとを有する第一基板と，第一基板の前記パッドに電気的に接続された配線を備えた第二基板を有する検査装置を用いることができる。かかる構成により，シリコン基板のプローブを形成した他方面の製造工程数が低減でき，コストを低減することができる。また，ワイヤボンディングにより，シリコン基板と第二基板とをワイヤで接続するため，シリコン基板と第二基板との電気的接続の信頼性が向上するとともに，貫通孔箇所の配線が不必要となり，静電容量を低減でき，高速動作検査に対応することが可能である。
【００１１】
なお，前述の構成は以下の具体的特徴を有することがこのましい。
（１）被検査半導体素子に電気的に連絡するプローブと，前記プローブが設置される梁と，前記プローブに電気的に連絡する第一のパッドを有する第一基板と，前記第一基板のプローブが設置される側面の反対面側に対向して配置され，前記プローブと電気的に連絡する第二のパッドと，前記第二のパッドに連絡する導電経路とを有する第二の基板と，を有し，前記第一のパッドと第二のパッドとはボンディングワイヤで連絡され，前記第一のパッドは前記梁よりも前記第二の基板側に位置するよう形成され，ボンディングワイヤの最も前記被検査半導体素子が配置される側の領域より，前記梁の方が前記被検査半導体素子側に位置するよう形成されることを特徴する半導体素子検査装置である。  これにより，半導体素子検査装置において高接続信頼性で，貫通孔部の配線面積が小さくなりシリコン基板の静電容量が低減できる半導体素子検査装置を提供することができる。
【００１２】
（２）前記第一の基板と，前記第二の基板と，前記第一の基板に，複数のプローブが形成され，前記第一のプローブ群と第二のプローブ群との間に開口部を有し，前記開口部には前記第二の基板に形成された複数の前記パッドが位置し，前記パッドは前記第一の基板に形成された前記配線とボンディングワイヤにより連絡されることを特徴とする半導体素子検査装置である。
【００１３】
（３）開口部のパッドは両側に位置するプローブ群に連絡する構造であることができる。例えば，前記第一の基板と，前記第二の基板と，前記第一の基板に，複数のプローブが形成され，前記第一のプローブ群と第二のプローブ群との間に第一の開口部が形成され，前記開口部には前記第二の基板に形成された複数の前記パッドが位置し，第一のパッドは前記第一のプローブ群に連絡し，第二のパッドは前記第二のプローブ群に連絡されることを特徴とする半導体素子検査装置である。
【００１４】
また，例えば，前記第一及び第二の開口部には前記第二の基板に形成された複数の前記パッドが位置し，前記第一のプローブ群の第一のプローブは前記第一の開口部に形成される前記パッドと電気的に接続され，前記第一のプローブ群の第二のプローブは前記第二の開口部に形成される前記パッドと電気的に接続されるよう形成されたことを特徴とする半導体素子検査装置であることができる。
【００１５】
第一のプローブ群は複数方向に伸びる配線が第一基板上に形成されている。第一基板が複数並んでおり，隣接する第一基板により前記開口部を形成している場合は，前記配線が第一基板の複数の辺に至るよう形成されている。
（４）開口部のパッドは両側に位置するプローブ群に連絡せず，例えば一方に位置するプローブ群に連絡する構造であることができる。
例えば，前記第一及び第二の開口部には前記第二の基板に形成された複数の前記パッドが位置し，前記第一のプローブ群は前記第一の開口部に形成される前記パッドに連絡され，前記第三のプローブ群プローブ群は前記第二の開口部に形成される前記パッドに連絡され，前記第一のプローブ群は前記第二の開口部に形成された前記パッドに非連絡にされることを特徴とする半導体素子検査装置。
（５）または，前記（３）の形態と（４）の形態を混載する形態であることができる。
【００１６】
（６）または，ウエハに多数のトランジスタ素子を形成する素子形成工程と，前記ウエハに形成された前記多数の素子の電気的特性を検査する検査工程と，を有する半導体装置の製造方法であって，前記検査工程は，シリコン基板の一方の面に設けられ，被検体の電極パッドと接触させて被検体を検査するプローブと，前記プローブが形成されるダイアフラム又は梁と，前記プローブが設置されたシリコン基板と同じ側の面に設けられ，前記プローブと電気的に接続されたパッドとを有する第一基板と，第一基板の前記パッドに電気的に接続された配線を備えた第二基板を有する検査構造体の前記プローブを前記被検体の所望の検査位置に押圧する工程を含むことを特徴とする半導体装置の製造方法である。
【００１７】
このように，本発明によって，シリコン基板と第二基板との電気的接続に信頼性をもたせ，シリコン基板の作製工程数が低減できる半導体素子検査装置を提供することができる。または，さらに静電容量が低減に伴い高速動作検査に対応できる半導体素子検査装置を提供することができる。また，このような検査装置を用いることにより検査工程の効率化を図ることができるので，製造効率の高い半導体装置の製造方法とすることができる。
【００１８】
【発明実施の形態】
以下，図１〜図４を用いて，本発明の実施形態による半導体装置の構成について説明する。なお，本発明以下で例示した形態に限られるものではなく，公知技術などに基づく変更を妨げるものではない。
【００１９】
最初に図１，図２を用いて，本実施形態による半導体素子検査装置について説明する。図１は，本発明の実施形態による半導体素子検査装置の全体概略構成図，図２は，本発明の実施形態による半導体素子検査装置のウエハ（被検体）に対向する面の平面図である。この半導体素子検査装置はプロービング検査工程，バーンイン検査工程，および選別検査工程で用いる。
【００２０】
図１，図２に示すように，半導体素子検査装置は，例えばシリコンの基板１の一方の面を加工して，被検査対象に電気的に接続するプローブ１１，を備えている。基板１は第二基板２に支持されている。基板１から第二基板２を電気的に連絡するワイヤ６を配置している。基板１には，プローブ１１が設置され，検査時のプローブ１１の被検査対象へのコンタクト時に自身が変形して応力を吸収する梁１２，段差１３，第二基板２を覆う基板１を部分的に除去してワイヤ６設置部を開口部として形成した貫通孔１４，およびプローブ１１を形成する。シリコン基板１では他方面に梁用溝１５をエッチングにより形成する。プローブ１１群はウエハ（被検体）４に対向する面に形成する。段差１３は，前記ワイヤ６より前記梁１２の方が被検査対象側になるよう高さを調整している。パッド１７は，プローブ１１から梁１２を介した外側に配置し，プローブ１１から被検査対象側面に沿って配線が形成され，パッド１７に至る。
【００２１】
プローブ１１群は梁１２上に形成され，ウエハ（被検体）４とコンタクトする際に，梁１２の撓みによりウエハ（被検体）４の各素子の高さばらつきを吸収するとともに，一定の押圧荷重を負荷する。また，梁１２としては，両端支持梁もしくは片持ち梁を用いる。または，梁１２の代わりにダイアフラム構造としても良い。
【００２２】
配線プロセスにより，パッド１７を形成すると共に，パッド１７とプローブ１１とを配線１６により接続する。また，シリコン基板１のパッド１７と第二基板２のパッド２１とをワイヤボンディングによりワイヤ６で電気的に接続する。
【００２３】
段差１３を形成することにより，ウエハ（被検体）４を検査する際に，ワイヤ６とウエハ（被検体）４とが接触することを効果的に抑制することができる。段差１３は，ワイヤ６のループよりも大きく形成する。また，ワイヤ６とウエハ（被検体）４との電気的接続を防止するために，ワイヤ６上に絶縁膜を形成しても良い。ワイヤ６の最も被検査対象側部分よりも基板１の被検査対象側の部分が被検査対象に近い。なおプローブ以外の基板１についても同様の関係に形成する。
【００２４】
第二基板２を基板１のウエハと反対面側に設置する。シリコン基板１の平坦化確保，補強を図ることができコンタクト性能を向上させることができる。この第二基板２としては，一般的には，樹脂基板を用いることができ，例えば多層の導通配線が展開されたガラスエポキシ多層プリント基板を用いる。第二基板２に形成されたパッド２１は第二基板２を貫通する導電材を備えたスルーホールを設けている。
【００２５】
さらに第二基板２の被検査対象と対向する面と反対面側に第三の基板３を設け，第二基板２と第三基板３との間にエラストマ５を設けておくことで，シリコン基板１のプローブ１１群を形成した面が，ウエハ（被検体）４の面に対して傾斜している場合，その傾きをウエハ（被検体）４に倣わせること，およびウエハ（被検体）４とシリコン基板１との押付け量のばらつきに伴う荷重ばらつきを低減することができる。また，エラストマ５には，第二基板２よりヤング率が小さくゴム弾性挙動を示すエラストマを用いる。または，エラストマ５には，コイル状ばねなどのばね部材のような弾性体を用いても良い。また，エラストマ５としては，シリコン基板１のプローブ１１群を形成した面が，ウエハ（被検体）４の面に対して傾斜している場合，その傾きをウエハ（被検体）４に倣わせること，およびウエハ（被検体）４とシリコン基板１との押付け量のばらつきに伴う荷重ばらつきを低減する効果を得るため，シリコン基板１と第二基板２との間に設置しても良い。
【００２６】
第三基板３には導通構造体３１が形成され，この導通構造体３１は，ウエハ（被検体）４と第三基板３とをシリコン基板１のプローブ１１，配線１６，パッド１７および第二基板２を介して導通させる。第二基板２と第三基板３との電気的接続は導通構造体７を用いて行う。導通構造体７としては，例えばスプリング付きコンタクトプローブまたははんだボールを用いる。第三基板３は，導伝構造体７を通して外部検査装置へ接続する。
【００２７】
このように，本実施例によって，シリコン基板と第二基板との電気的接続に信頼性をもたせ，シリコン基板の作製工程数が低減できる半導体素子検査装置を提供することができる。または，さらに静電容量が低減に伴い高速動作検査に対応できる半導体素子検査装置を提供することができる。また，このような検査装置を用いることにより検査工程の効率化を図ることができるので，製造効率の高い半導体装置の製造方法とすることができる。
【００２８】
また，半導体素子検査装置において，シリコン基板と第二基板とをワイヤで電気的接続するため接続信頼性があり，シリコン基板のプローブを形成した他方面の作製工程が低減できる。そして，貫通孔部の配線面積が小さくなりシリコン基板の静電容量が低減できるため，高速動作検査に好適な形態を形成することができる。
【００２９】
ワイヤ６により第１基板１と第２基板２とを接続する本発明の一実施例を図３，図４，図５を用いて説明する。
【００３０】
図３，図４は本発明の実施形態による半導体検査装置のウエハ（被検体）に対向する面の平面図である。図５は本発明の実施形態による半導体検査装置の断面図である。図３，図４，図５に示すように，半導体素子検査装置は，シリコン基板１の一方の面を加工して，プローブ１１，梁１２，段差１３，貫通孔１４，およびプローブ１１を形成したシリコン基板１の他方面に梁用溝１５をエッチングにより形成する。プローブ１１群はウエハ（被検体）４に対向する面に形成する。
【００３１】
プローブ１１群は梁１２上に形成され，ウエハ（被検体）４とコンタクトする際に，梁１２の撓みによりウエハ（被検体）４の各素子の高さばらつきを吸収するとともに，一定の押圧荷重を負荷する構造である。また，梁１２としては，両端支持梁もしくは片持ち梁を用いる。または，梁１２の代わりにダイアフラム構造としても良い。図３に示すように片持ち梁を用いた場合，ウエハ（被検体）に複数かつ複雑に配列されたパッドの検査が可能である。
また，  １つのプローブ１１に対して１つの貫通孔１４を形成した場合，配線１６の引き回し，貫通孔１４およびパッド１７のピッチ等に制約がある。本発明では，図３に示すように貫通孔１４をシリコン基板１上に形成した段差１３周囲の任意の場所に形成でき，パッド１７を一括形成できるため，配線１６の引き回しの自由度が増し，かつパッド１７のピッチの微小化すなわちパッド１７を増加させることが可能である。パッド１７の増加に伴い，検査できる半導体デバイスのパッド数も増加する。また，プローブ１１からパッド１７までの配線１６を最短で接続することができるため，配線の抵抗，静電容量を低減でき，高速動作検査に対応することが可能である。図３はプローブ群の周囲に貫通孔を配置し，複数のプローブから伸びる配線が一の貫通孔に導かれる。配線個別に貫通部を設けるのに比べて，設置できる配線数が増加することができる。或いは同じ数であれば貫通領域のために使用する領域を狭くすることができる。また，図３のようにプローブ群に連絡する配線をプローブ群の４辺方向に配置した貫通孔に分配して引き出すことにより，プローブ群を備えた基板と裏面に配置した基板との密着性を向上させることができる。
【００３２】
配線プロセスにより，パッド１７を形成すると共に，パッド１７とプローブ１１とを配線１６により接続する。また，シリコン基板１のパッド１７と第二基板２のパッド２１とを貫通孔１４を介してワイヤボンディングによりワイヤ６で電気的に接続する。
【００３３】
段差１３は，ウエハ（被検体）４を検査する際に，ワイヤ６とウエハ（被検体）４とが接触しない目的で形成する。段差１３は，ワイヤ６のループよりも大きく形成する。また，ワイヤ６とウエハ（被検体）４との電気的接続を防止するために，ワイヤ６上に絶縁膜を形成しても良い。
【００３４】
第二基板２は，シリコン基板１の平坦化確保，補強の目的で用いる。図５に示すように，第二基板２に凹型段差を設けておき，シリコン基板１を凹型段差にはめ込み位置合わせする。凹型段差をシリコン基板１の段差１３と貫通孔１４との差と同じにすることで，シリコン基板１のパッド１７と第二基板２のパッド２１との高さが同じになり，ワイヤボンディングによるワイヤ６での接続を容易にすることができる。上記方法でシリコン基板１と第二基板２とを接続することで，ウエハ（被検体）４とシリコン基板１との位置合わせは，第二基板２とウエハ（被検体）４とをアライメントさせることで可能となる。第二基板２としては，一般的には，多層の導通配線が展開されたガラスエポキシ多層プリント基板を用いる。
【００３５】
さらに第二基板２と第三基板３との間にエラストマ５を設けておくことで，シリコン基板１のプローブ１１群を形成した面が，ウエハ（被検体）４の面に対して傾斜している場合，その傾きをウエハ（被検体）４に倣わせること，およびウエハ（被検体）４とシリコン基板１との押付け量のばらつきに伴う荷重ばらつきを低減する目的で使用する。また，エラストマ５には，ヤング率が小さくゴム弾性挙動を示すエラストマを用いる。または，エラストマ５には，コイル状ばねを用いても良い。また，エラストマ５としては，シリコン基板１のプローブ１１群を形成した面が，ウエハ（被検体）４の面に対して傾斜している場合，その傾きをウエハ（被検体）４に倣わせること，およびウエハ（被検体）４とシリコン基板１との押付け量のばらつきに伴う荷重ばらつきを低減する目的であるため，シリコン基板１と第二基板２との間に設置しても良い。
【００３６】
第三基板３には導通構造体３１が形成され，この導通構造体３１は，ウエハ（被検体）４と第三基板３とをシリコン基板１のプローブ１１，配線１６，パッド１７および第二基板２を介して導通させるために用いる。第二基板２と第三基板３との電気的接続は導通構造体７を用いて行う。導通構造体７としては，例えばスプリング付きコンタクトプローブまたははんだボールを用いる。第三基板３は，導伝構造体７を通して外部検査装置へ接続する目的で用いる。
【００３７】
例えば，図４に示すようにシリコン基板１のパッド１７を貫通孔１４近傍に一括配列しておき，パッド１７を片側の貫通孔１４近傍に配置して，ワイヤ６によりシリコン基板１と第二基板２とを接続する方法をとることが可能である。この際にシリコン基板１をウエハ（被検体）４に対して片当たりしないように均一に押し付けることが必要である。均一に押し付けるためにシリコン基板１を第二基板２にバランス良く接続するために，反対側の貫通孔１４近傍に擬似パッドを同数設けておき，プローブ１１と接続したパッド１７および擬似パッド１８とをワイヤ６で第二基板２のパッド２１と接続することでシリコン基板１をバランス良く第二基板２に取り付けることができ，ウエハ（被検体）４へ均一に押し付けることが可能となる。
【００３８】
次に図６を用いて，本発明の実施形態による半導体素子検査装置の製造方法について説明する。図６は，本発明の第１の実施形態による半導体装置のシリコン基板１の製造方法を示す工程図である。シリコン基板１をエッチングにより，梁１２，段差１３，貫通孔１４，梁用溝１５のようにエッチング量の異なるパターンを形成する場合には，シリコン基板上にマスクを重ねて形成しておき，それぞれのエッチング量の差分をエッチング後，マスクを除去していきエッチングを進行していく方法がある。
【００３９】
図３（ａ）に示すように，プローブ１１を形成したシリコン基板１上に第１層マスク７１により，梁１２のパターンを形成し，その上に第二層マスク７２により，段差１３のパターンを形成し，その上に第三層マスク７３により，梁用溝１５のパターンを形成し，さらにその上に第四層マスク７４により，貫通孔１４のパターンを形成する。第一層マスク７１，第二層マスク７２，第三層マスク７３および第四層マスク７４の材料としては，酸化シリコン，窒化シリコンを使用する。
【００４０】
次に図６（ｂ）に示すように，貫通孔１４と梁用溝１５との深さ差分をエッチングし，図６（ｃ）に示すように，第四層マスク７４を除去する。
【００４１】
次に図６（ｄ）に示すように，梁用溝１５と段差１３との深さ差分をエッチングし，図６（ｅ）に示すように，第三層マスク７３を除去する。
【００４２】
次に図６（ｆ）に示すように，段差１３と梁１２との深さ差分をエッチングし，図６（ｇ）に示すように，第二層マスク７２を除去する。
【００４３】
次に図６（ｈ）に示すように，梁１２をエッチングして形成した後，図６（ｉ）に示すように，第一層マスク７１を除去する。その後，シリコン基板１上に絶縁膜を形成し，スパッタリング，蒸着，ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法等で金属膜を形成後，フォトリソにより配線１６，パッド１７を形成する。
【００４４】
また，配線１６の抵抗を小さくするために，抵抗率の小さい金属材料を電解めっき，無電解めっきにより，配線１６上に積層する。さらに，プローブ１１の寿命を向上させるために，耐摩耗性の金属材料を積層する。耐摩耗性金属材料の積層方法としては，電解めっき，無電解めっきが良く，スパッタリング，蒸着，ＣＶＤ法でも良い。
【００４５】
次に図７を用いて，本発明の実施形態による半導体装置の製造方法について説明する。図７は，本発明の第２の実施形態による半導体装置のシリコン基板１の製造方法を示す工程図である。シリコン基板１をエッチングにより，梁１２，段差１３，貫通孔１４，梁用溝１５のようにエッチング量の異なるパターンを形成する場合には，シリコン基板上にマスクを重ねて形成しておき，それぞれのエッチング量の差分をエッチング後，マスクを除去していきエッチングを進行していく方法がある。
【００４６】
図７（ａ）に示すように，プローブ１１を形成したシリコン基板１上に，プローブ１１を形成した他方面に梁用溝１５を形成する。最初にプローブ１１を形成した他方面に梁用溝１５を形成することで，その後の製造工程は，プローブ１１を形成した面のみとなり，製造工程を容易とすることができる。第１層マスク７１により，梁１２のパターンを形成し，その上に第二層マスク７２により，段差１３のパターンを形成し，さらにその上に第三層マスク７３により，貫通孔１４のパターンを形成する。形成後，プローブ１１を形成した他方面に，エッチング液によって劣化しにくい材料で保護膜７５を形成しておく。第一層マスク７１，第二層マスク７２および第三層マスク７３の材料としては，酸化シリコン，窒化シリコンを使用する。
【００４７】
次に図７（ｂ）に示すように，貫通孔１４と段差１３との深さ差分をエッチングし，図７（ｃ）に示すように，第三層マスク７３を除去する。
【００４８】
次に図７（ｄ）に示すように，段差１３と梁１２との深さ差分をエッチングし，図７（ｅ）に示すように，第二層マスク７２を除去する。
【００４９】
次に図７（ｆ）に示すように，梁１２をエッチングして形成した後，図７（ｇ）に示すように，プローブ１１を形成した第一層マスク７１およびプローブを形成した他方面の保護膜７５，第三層マスク７３，第二層マスク７２，第一層マスク７１を除去する。
【００５０】
その後，シリコン基板１上に絶縁膜を形成し，スパッタリング，蒸着，ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法等で金属膜を形成後，フォトリソにより配線１６，パッド１７を形成する。
【００５１】
また，配線１６の抵抗を小さくするために，抵抗率の小さい金属材料を電解めっき，無電解めっきにより，配線１６上に積層する。さらに，プローブ１１の寿命を向上させるために，耐摩耗性の金属材料を積層する。耐摩耗性金属材料の積層方法としては，電解めっき，無電解めっきが良く，スパッタリング，蒸着，ＣＶＤ法でも良い。
【００５２】
なお，上述した本発明の実施形態である半導体装置を用いた半導体素子の製造方法は次の工程を備えている。
【００５３】
ウエハ（被検体）上に多数の素子を形成する素子形成工程と，複数の素子が形成されたウエハ（被検体）をプロービング検査（導通検査）するプロービング検査工程と，複数の素子が形成されたウエハ（被検体）をバーンイン検査（熱負荷検査）するバーンイン検査工程とを備えている。以下，各工程毎にその詳細を説明する。
【００５４】
素子形成工程は，単結晶Ｓｉインゴットを薄くスライスして表面を鏡面研磨したウエハに対して，製造する素子の仕様毎に多数の単位工程を経て行われる。その詳細については省略するが，一般的な素子形成工程は，ウエハのＰ型，Ｎ型形成工程，素子分離工程，ゲート形成工程，ソース／ドレイン形成工程，配線工程，保護膜形成工程等である。
【００５５】
ウエハのＰ型，Ｎ型形成工程は，ウエハ表面にＢ，Ｐ元素を打ち込み，後に拡散により，表面上で引き延ばすものである。素子工程は上記のＳｉの表面にＳｉ酸化膜を形成し，領域選択のための窒化膜パターニングを施し，パターニングされない部分の酸化膜を選択的に成長させることにより，個々を微細素子により分離するものである。
【００５６】
ゲート成長工程は，上記の各素子間に厚さ数ｎｍのゲート酸化膜を形成し，その上部にポリシリコンをＣＶＤ法により堆積した後，所定寸法に加工し電極を形成するものである。
【００５７】
ソース／ドレイン工程は，ゲート電極形成後にＰやＢ等の不純物をイオン打ち込みし，活性化アニールによってソース／ドレイン拡散層を形成するものである。
【００５８】
配線工程はＡｌ配線や層間絶縁膜を積み重ねることにより，上記で分離した各素子を電気的に繋ぎ合せる工程である。保護膜形成工程は上記のようにして形成された微細素子への外部からの不純物や水分の進入を阻止したり，後に回路をパッケージする際の電気的ストレスを緩和させるために行う工程であり，回路表面に保護膜を形成する工程である。
【００５９】
プロービング検査工程は，素子形成工程で形成した各素子の電気信号の導通を検査する工程であり，通常，プローブ装置を用いて，各プローブを回路中の電極パッドに一つずつ接触することにより行う。
【００６０】
バーンイン検査工程は，回路に熱的，電気的ストレスを付与して不良を加速選別する工程である。この工程もプロービング検査と同様の方法によって電極パッドに各プローブを接触させる。
【００６１】
選別検査工程は，回路に高周波信号を印加して，素子形成工程で形成した各素子の性能について検査する工程である。この工程もプロービング検査およびバーンイン検査と同様の方法によって電極パッドに各プローブを接触させる。
【００６２】
【発明の効果】
本発明により，半導体素子検査装置において高接続信頼性で，貫通孔部の配線面積が小さくシリコン基板の静電容量が低減できる半導体素子検査装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の実施形態による半導体素子検査装置の全体概略図
【図２】本発明の実施形態による半導体素子検査装置の平面図
【図３】本発明の実施形態による半導体素子検査装置の平面図
【図４】本発明の実施形態による半導体素子検査装置の平面図
【図５】本発明の実施形態による半導体素子検査装置の断面図
【図６】本発明の第１の実施形態による半導体素子検査装置における検査基板の製造方法の工程図
【図７】本発明の第２の実施形態による半導体素子検査装置における検査基板の製造方法の工程図
【符号の説明】
１            ・・・    シリコン基板
１１            ・・・    プローブ
１２            ・・・    梁
１３            ・・・    段差
１４            ・・・    貫通孔
１５            ・・・    梁用溝
１６            ・・・    配線
１７            ・・・    パッド（シリコン基板）
１８            ・・・    擬似パッド
２            ・・・    第二基板
２１            ・・・    パッド（第二基板）
２２            ・・・    凹型段差
３            ・・・    第三基板
３１            ・・・    導通構造体
４            ・・・    ウエハ（被検体）
５            ・・・    エラストマ
６            ・・・    ワイヤ
７１            ・・・    第一層マスク
７２            ・・・    第二層マスク
７３            ・・・    第三層マスク
７４            ・・・    第四層マスク
７５            ・・・    保護膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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