(57)【要約】【課題】回路規模を小さくでき、かつ消費電力を低減可能な表示装置を提供する。【解決手段】本発明に係る信号線駆動回路は、３２０本分の信号線Ｓを駆動する２つの駆動部１ａ，１ｂを有し、各駆動部１ａ，１ｂは、シフトレジスタ（Ｓ／Ｒ）２と、サンプリングラッチ（ＳＬ）３と、ロードラッチ（ＬＬ）４と、Ｄ／Ａコンバータ（ＤＡＣ）５と、増幅器（ＡＭＰ）６と、選択回路７とを有する。シフトレジスタ２の段数は半分であり、シフトレジスタ２とサンプリングラッチ３との間には切替回路８が設けられている。隣接する２画素でシフトレジスタ２のレジスタ回路を共用するため、シフトレジスタ２の段数を従来に比べて半分に減らすことができ、回路規模を縮小できるとともに、消費電力の低減も図れる。【選択図】　図２
2004029300.tif 000002
【特許請求の範囲】
【請求項１】
絶縁基板上に縦横に列設される信号線および走査線と、
前記信号線および走査線の各交点付近に形成される表示素子と、
前記絶縁基板上の信号線をｎ（ｎは２以上の整数）個のブロックに分割して駆動する信号線駆動回路と、
前記絶縁基板上に形成され各走査線を駆動する走査線駆動回路と、を備え、
前記信号線駆動回路は、
所定の数の画素ごとに設けられる複数の第１ラッチ回路と、
前記複数の第１ラッチ回路に、前記所定の数のデジタル画素データをサンプリングするために、複数回シフトパルスを出力するレジスタ回路を縦続接続して構成され、前記複数の第１ラッチ回路でのラッチタイミングを規定するシフトパルスを各レジスタ回路から順に出力するシフトレジスタと、
前記シフトパルスの供給先である前記第１ラッチ回路を切り替える切替回路と、
所定の数の画素ごとに設けられ、対応するブロック内の前記複数の第１ラッチ回路の出力すべてを同時にラッチする複数の第２ラッチ回路と、
前記ブロックのそれぞれごとに、前記第２のラッチ回路のラッチ出力を同時にアナログ画素電圧に変換するＤ／Ａ変換器と、
前記ブロックのそれぞれごとに、前記Ｄ／Ａ変換器で変換されたアナログ画素電圧を対応する信号線に供給する選択回路と、を有することを特徴とする表示装置。
【請求項２】
前記複数の第１ラッチ回路は、対応する画素のデジタル画素データを奇数画素および偶数画素に分けて順にラッチし、
前記シフトレジスタは、前記複数の第１ラッチ回路の数の半分の段数のレジスタ回路を縦続接続して構成され、
前記切替回路は、前記シフトパルスを奇数画素に対応する前記第１ラッチ回路に供給するか、偶数画素に対応する前記第１ラッチ回路に供給するかを切り替えることを特徴とする請求項１に記載の表示装置。
【請求項３】
前記切替回路は、隣接する２つのＤ／Ａ変換器に対応する２つの前記第１ラッチ回路の一方に交互に前記シフトパルスを供給することを特徴とする請求項２に記載の表示装置。
【請求項４】
前記切替回路は、前記シフトレジスタが前記第１ラッチ回路にシフトパルスを出力し終わるたびに、前記シフトパルスの供給先である前記第１ラッチ回路を切り替えることを特徴とする請求項３に記載の表示装置。
【請求項５】
前記第１ラッチ回路は、前記ブロックのそれぞれごとに、１水平ライン分の前記第１の色に対応するデジタル画素データを奇数画素および偶数画素に分けて順にラッチし、その所定期間後に前記第２の色に対応するデジタル画素データを奇数画素および偶数画素に分けて順にラッチし、その所定期間後に前記第３の色に対応するデジタル画素データを奇数画素および偶数画素に分けて順にラッチすることを特徴とする請求項２及至４のいずれかに記載の表示装置。
【請求項６】
前記第１ラッチ回路は、前記第２ラッチ回路が対応するブロック内の前記複数の第１ラッチ回路の出力すべてを同時にラッチしている間に、次の１水平ライン分のデジタル画素データを順にラッチすることを特徴とする請求項１及至５のいずれかに記載の表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、デジタル画素データをアナログ画素電圧に変換して信号線を駆動する表示装置に関する。
【０００２】
【従来の技術】
液晶表示装置は、信号線及び走査線が列設された画素アレイ部と、信号線及び走査線を駆動する駆動回路とを有する。最近、高速動作が可能なポリシリコンＴＦＴ（Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ）をガラス基板上に形成して、画素アレイ部だけでなく、駆動回路の一部もガラス基板上に形成する技術が実用化されている。
【０００３】
図８はＶＧＡ（Ｖｉｄｅｏ　Ｇｒａｐｈｉｃｓ　Ａｒｒａｙ）規格の従来の液晶表示装置の概略構成を示すブロック図であり、ガラス基板１０上に形成された信号線駆動回路の内部構成を示している。信号線駆動回路は、３２０本分の信号線Ｓを駆動する２つの駆動部１ａ，１ｂを有する。各駆動部１ａ，１ｂは、シフトレジスタ（Ｓ／Ｒ）２と、サンプリングラッチ（ＳＬ）３と、ロードラッチ（ＬＬ）４と、Ｄ／Ａコンバータ（ＤＡＣ）５と、増幅器（ＡＭＰ）６と、選択回路７とを有する。
【０００４】
この他、ガラス基板１０上には、６ビットのデータバス１１が形成されており、これらデータバス１１には、ガラス基板１０の外部のＬＣＤコントローラ１２からデジタル画素データが供給される。ガラス基板１０上の信号線駆動回路には、電源ＩＣ１３からの電源電圧が供給される。
【０００５】
図８では、信号線の総数を６４０としているが、実際には、赤緑青の各色ごとに６４０本ずつ信号線が設けられる。
【０００６】
図９は図８の信号線駆動回路の一部の構成を詳細に示すブロック図である。図示のように、シフトレジスタ２は、クロックＸＣＫに同期してスタートパルスをシフトさせたシフトパルスを出力する。このシフトパルスに基づいてサンプリングラッチ３はデータバス１１上のデジタル画素データをラッチする。ロードラッチ４は、サンプリングラッチ３が所定画素数分のデジタル画素データをラッチし終わった時点で、同時にサンプリングラッチ３の出力をラッチする。Ｄ／Ａコンバータ５は、ロードラッチ４の出力をアナログ画素電圧に変換する。増幅器６は、アナログ画素電圧を増幅する。選択回路７は、増幅器６で増幅した信号線電圧を供給する信号線を選択する。この「シフトパルスに基づくデジタル画素データのサンプリングから信号線駆動までの動作を１水平期間中に複数回繰り返す。
【０００７】
図１０は図９をもう少し詳しく図示したブロック図、図１１は信号線の駆動順序を説明する図、図１２は信号線駆動回路の動作タイミング図である。
【０００８】
図８の左側の駆動部１ａ内のサンプリングラッチ３は、図１１に示すように赤色画素Ｒ１からＲ３２０まで順にラッチし、右側の駆動部１ｂ内のサンプリングラッチ３は、赤色画素Ｒ６４０からＲ３２１まで順にラッチする。
【０００９】
１水平ライン分のすべての赤色画素Ｒ１〜Ｒ６４０についてサンプリングラッチ３でのラッチが終了すると、ロードラッチ４は１水平ラインまとめて同タイミングでラッチする。
【００１０】
次に、１水平ライン分の緑色画素Ｇ１〜Ｇ６４０について同様の処理が行われ、その後、１水平ライン分の青色画素Ｂ１〜Ｂ６４０について同様の処理が行われる。
【００１１】
なお、上記従来の技術では、１水平期間中に信号線駆動を３回行うとしたが、特に「３回」に限定されない。別の例では３回より多い回数、例えば６回行うことも可能である。すなわち、１水平ラインの赤奇数画素の処理、赤偶数画素の処理、緑奇数画素の処理、緑偶数画素の処理、青奇数画素の処理、および青偶数画素の処理の６回の処理を行う。このようにすると、ガラス基板上に設けるＤ／ＡコンバータやＡＭＰ回路の数を減らすことができ、狭額縁化できることが知られている。ただ、Ｄ／ＡコンバータやＡＭＰ回路をより早い速度で動作させるため、消費電力は余計にかかる傾向がある。製品設計上、消費電力を重視するか、額縁寸法を重視するかにより判断されることが多い。
【００１２】
【発明が解決しようとする課題】
図８に示すように、ガラス基板１０上に、画素アレイ部の他に、一部の駆動回路を形成すると、額縁が大きくなるおそれがあり、できる限り、駆動回路の回路規模を小さくするのが望ましい。また、駆動回路の回路規模が大きいほど消費電力が大きいため、消費電力の点からも駆動回路の回路規模を小さくするのが望ましい。
【００１３】
しかしながら、図８の信号線駆動回路は、各信号線ごとに、シフトレジスタ２、サンプリングラッチ３、ロードラッチ４、Ｄ／Ａコンバータ５及び選択回路７を有するため、ガラス基板１０上の占有面積が大きくなり、額縁を小さくできない。また、消費電力の低減も図れない。
【００１４】
本発明は、このような点に鑑みてなされたものであり、その目的は、回路規模を小さくでき、かつ消費電力を低減可能な表示装置を提供することにある。
【００１５】
【課題を解決するための手段】
上述した課題を解決するために、本発明は、絶縁基板上に縦横に列設される信号線および走査線と、前記信号線および走査線の各交点付近に形成される表示素子と、前記絶縁基板上の信号線をｎ（ｎは２以上の整数）個のブロックに分割して駆動する信号線駆動回路と、前記絶縁基板上に形成され各走査線を駆動する走査線駆動回路と、を備え、前記信号線駆動回路は、所定の数の画素ごとに設けられる複数の第１ラッチ回路と、前記複数の第１ラッチ回路に、前記所定の数のデジタル画素データをサンプリングするために、複数回シフトパルスを出力するレジスタ回路を縦続接続して構成され、前記複数の第１ラッチ回路でのラッチタイミングを規定するシフトパルスを各レジスタ回路から順に出力するシフトレジスタと、前記シフトパルスの供給先である前記第１ラッチ回路を切り替える切替回路と、所定の数の画素ごとに設けられ、対応するブロック内の前記複数の第１ラッチ回路の出力すべてを同時にラッチする複数の第２ラッチ回路と、前記ブロックのそれぞれごとに、前記第２のラッチ回路のラッチ出力を同時にアナログ画素電圧に変換するＤ／Ａ変換器と、前記ブロックのそれぞれごとに、前記Ｄ／Ａ変換器で変換されたアナログ画素電圧を対応する信号線に供給する選択回路と、を有する。
【００１６】
本発明では、シフトレジスタの各レジスタ回路を複数の第１ラッチ回路で共用するため、回路規模の削減と消費電力の低減が図れる。
【００１７】
【発明の実施の形態】
以下、本発明に係る表示装置について、図面を参照しながら具体的に説明する。以下では、表示装置の一例として、液晶表示装置について説明する。
【００１８】
本発明に係る液晶表示装置は、画素アレイ部が形成されるガラス基板１０上に、信号線駆動回路の一部を形成している。
【００１９】
図１はガラス基板１０上に形成される信号線駆動回路の概略構成を示すブロック図である。図１の信号線駆動回路は、図８と同様に、３２０本分の信号線Ｓを駆動する２つの駆動部１ａ，１ｂを有し、各駆動部１ａ，１ｂは、シフトレジスタ（Ｓ／Ｒ）２と、サンプリングラッチ（ＳＬ）３と、ロードラッチ（ＬＬ）４と、Ｄ／Ａコンバータ（ＤＡＣ）５と、増幅器（ＡＭＰ）６と、選択回路７と、切替回路８とを有する。
【００２０】
この他、ガラス基板１０上には、６ビットのデータバス１１が設けられ、各データバス１１にはガラス基板１０の外部のＬＣＤコントローラ１２からデジタル画素データが供給される。ＬＣＤコントローラ１２は、例えばゲートアレイで構成される。
【００２１】
図２は信号線駆動回路の一部を詳細に示したブロック図である。図２のシフトレジスタと比べて、シフトレジスタ２の段数は半分であり、シフトレジスタ２とサンプリングラッチ３との間に切替回路８が設けられている。
【００２２】
シフトレジスタ２を構成する各レジスタ回路は、隣接する２つの画素ごとに設けられており、切替回路８は、対応するレジスタ回路から出力されたシフトパルスを隣接する２つの画素に対応する２つのサンプリングラッチ３のいずれか一方に供給する。
【００２３】
図３は図２のブロック図を模式的に示した図である。図示のように、まず最初に切替回路８は、１水平ライン分の奇数画素に対応するサンプリングラッチ３にシフトパルスを供給する。これにより、１水平ライン分の奇数画素に対応するデジタル画素データが順次サンプリングラッチ３にラッチされる。
【００２４】
次に、切替回路８は、１水平ライン分の偶数画素に対応するサンプリングラッチ３にシフトパルスを供給する。これにより、１水平ライン分の偶数画素に対応するデジタル画素データが順次サンプリングラッチ３にラッチされる。
【００２５】
図４（ａ）は切替回路８の内部構成を示す回路図である。図示のように、切替回路８は、シフトレジスタ２の各レジスタ回路と各サンプリングラッチ３との間に接続されたトランジスタＱ１，Ｑ２，Ｑ３，Ｑ４…を有する。奇数画素に対応するサンプリングラッチ３に接続されたトランジスタＱ１，Ｑ３…のゲートは共通接続され、偶数画素に対応するサンプリングラッチ３に接続されたトランジスタＱ２，Ｑ４…のゲートは共通接続されている。
【００２６】
トランジスタＱ１，Ｑ３…をオンすると、奇数画素に対応するサンプリングラッチ３にシフトパルスが供給され、トランジスタＱ２，Ｑ４…をオンすると、偶数画素に対応するサンプリングラッチ３にシフトパルスが供給される。
【００２７】
図４（ｂ）は切替回路８の他の構成を示す回路図である。図示のように、切替回路８は、導電型の異なるトランジスタＱ１，Ｑ２，Ｑ３，Ｑ４…を交互に配置している。これにより、ゲート線の論理に応じて、奇数画素または偶数画素に対応するサンプリングラッチ３にシフトパルスが供給される。図４（ｂ）の場合、図４（ａ）に比べて、ゲート線を１本削減できる。
【００２８】
図５は信号線の駆動順序を示す図である。本実施形態の信号線駆動回路は、まず最初に、１水平ライン分の奇数画素に対応するサンプリングラッチ３に順にデジタル画素データをラッチする。より具体的には、信号線駆動回路内の図１に示す左側の駆動部１ａは、赤色の１画素目のデジタル画素データＲ１をサンプリングラッチ３にラッチし、同時に、右側の駆動部１ｂは、赤色の６３９画素目のデジタル画素データＲ６３９をサンプリングラッチ３にラッチする（図（５ａ））。
【００２９】
以降、左側の駆動部１ａは、３画素目から３１９画素目までのデジタル画素データＲ３〜Ｒ３１９を順にサンプリングラッチ３にラッチする。同時に、右側の駆動部１ｂは、６３７画素目から３２１画素目までのデジタル画素データＲ６３７〜Ｒ３２１を順にサンプリングラッチ３にラッチする（図５（ｂ）、図５（ｃ））。
【００３０】
次に、左側の駆動部１ａは、赤色の２画素目から３２０画素目までのデジタル画素データＲ２〜Ｒ３２０を順にサンプリングラッチ３にラッチする。同時に、右側の駆動部１ｂは、６４０画素目から３２２画素目までのデジタル画素データＲ６４０〜Ｒ３２２を順にサンプリングラッチ３にラッチする（図５（ｄ）〜図５（ｆ））。
【００３１】
サンプリングラッチ３が、１水平ライン分の赤色画素すべてのデジタル画素データをラッチし終わると、全デジタル画素データをまとめて同タイミングでロードラッチ４にラッチする。ここまでの動作において、各シフトレジスタにはシフトパルスが２回通過する。これが本実施形態における特徴の一つである。
【００３２】
図６は本実施形態の信号線駆動回路の動作タイミング図である。時刻ｔ１でスタートパルスＸＳＴが入力されると、１水平ライン分の赤色奇数画素のデジタル画素データがサンプリングラッチ３にラッチされる（時刻ｔ２〜ｔ３）。
【００３３】
次に、時刻ｔ４で再度スタートパルスＸＳＴが入力されると、１水平ライン分の赤色偶数画素のデジタル画素データがサンプリングラッチ３にラッチされる（時刻ｔ５〜ｔ６）。
【００３４】
以降、１水平ライン分の緑色奇数画素、緑色偶数画素、青色奇数画素及び青色偶数画素のデジタル画素データがサンプリングラッチ３に順にラッチされる。
【００３５】
切替回路８を切り替えるための切替信号ＳＥＬは、各色の１水平ライン分の奇数画素または偶数画素のデジタル画素データをサンプリングラッチ３にラッチするたびに論理が変化する。
【００３６】
図７はサンプリングラッチ３及びロードラッチ４の詳細構成を示す回路図である。図示のように、サンプリングラッチ３は、シフトレジスタ２からのシフトパルスがゲートに入力される複数のトランジスタＱ５と、これらトランジスタＱ５に接続されたサンプリング容量Ｃ１とを有する。ロードラッチ４は、複数のトランジスタＱ６と、これらトランジスタＱ６に接続されたインバータＩＶ１及びクロックトインバータＩＶ２とを有する。
【００３７】
サンプリング容量には、デジタル画素データが小振幅（３Ｖ）でラッチされる。１水平ライン分の全画素データがサンプリング容量にラッチされると、サンプリング容量の一端側Ｖ０を１Ｖだけ引き上げ、かつＬＯＡＤ信号をハイレベルにする。ロードラッチ４は、小振幅（３Ｖ）データを５Ｖロジックデータに変換して、データをラッチする。
【００３８】
このように、本実施形態では、隣接する２つのＤ／Ａ変換回路でシフトレジスタ２のレジスタ回路を共用するため、シフトレジスタ２の段数を従来に比べて半分に減らすことができ、回路規模を縮小できるとともに、消費電力の低減も図れる。
【００３９】
なお、３画素以上でシフトレジスタ２のレジスタ回路を共用してもよい。これにより、図２よりもさらに回路規模を縮小できる。
【００４０】
また、上記実施形態では、１水平期間中に信号線駆動を３回行うとしたが、特に「３回」に限定されない。別の例では３回より多い回数、例えば６回行うことも可能である。すなわち、１水平ラインの赤奇数画素の処理、赤偶数画素の処理、緑奇数画素の処理、緑偶数画素の処理、青奇数画素の処理、および青偶数画素の処理の６回の処理を行う。この場合にも本発明は有効である。要は、１回の処理のために行うデジタル画素データのサンプリング動作を、シフトパルス供給用のシフトレジスタを複数回動作させることである。
【００４１】
【発明の効果】
以上詳細に説明したように、本発明によれば、シフトレジスタを構成する各レジスタ回路を複数の第１ラッチ回路で共用するため、シフトレジスタの段数を減らすことができ、回路規模の削減と消費電力の低減が図れる。
【図面の簡単な説明】
【図１】ガラス基板１０上に形成される信号線駆動回路の概略構成を示すブロック図。
【図２】信号線駆動回路の一部を詳細に示したブロック図。
【図３】図２のブロック図を模式的に示した図。
【図４】切替回路の内部構成を示す回路図。
【図５】信号線の駆動順序を示す図。
【図６】本実施形態の信号線駆動回路の動作タイミング図。
【図７】サンプリングラッチ３及びロードラッチ４の詳細構成を示す回路図。
【図８】ＶＧＡ規格の従来の液晶表示装置の概略構成を示すブロック図。
【図９】図８の信号線駆動回路の一部の構成を詳細に示すブロック図。
【図１０】図９をもう少し詳しく図示したブロック図。
【図１１】信号線の駆動順序を説明する図。
【図１２】信号線駆動回路の動作タイミング図。
【符号の説明】
１ａ，１ｂ　駆動部
２　シフトレジスタ（ＳＲ）
３　サンプリングラッチ（ＳＬ）
４　ロードラッチ（ＬＬ）
５　Ｄ／Ａコンバータ（ＤＡＣ）
６　増幅器（ＡＭＰ）
７　選択回路
１０　ガラス基板
１１　データバス
１２　ＬＣＤコントローラ（Ｇ／Ａ）
１３　電源ＩＣ
【図１】
2004029300.tif 000003
【図２】
2004029300.tif 000004
【図３】
2004029300.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
2004029300.tif 000009
【図８】
2004029300.tif 000010
【図９】
2004029300.tif 000011
【図１０】
2004029300.tif 000012
【図１１】
2004029300.tif 000013
【図１２】
2004029300.tif 000014