(57)【要約】【課題】回路上必要な抵抗値を確保可能な半導体装置及びその製造方法、並びに半導体装置の設計方法を提供する。【解決手段】シリコン基板１上に、シリコン酸化膜２を介してポリシリコン膜３を積層してキャパシタＣを形成する工程と、ポリシリコン膜３の上面に第一の層間絶縁層４を形成する工程と、第一の層間絶縁層４にコンタクトホール１Ｈを開口する工程と、第一の層間絶縁層４の上面に第一のアルミニウム配線層５を形成する工程と、第一のアルミニウム配線層５の上面に第二の層間絶縁層６を形成する工程と、第二の層間絶縁層６にキャパシタＣの容量に応じた数のビアホール２Ｈを開口する工程と、ビアホール２Ｈの上面に第二のアルミニウム配線層５を形成する工程と、によってキャパシタＣを形成する。【選択図】        図１
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【特許請求の範囲】
【請求項１】
絶縁層を一対の電極で挟んでなる容量素子と、当該容量素子の一方の電極に接続孔を介して接続される配線層と、を備えた半導体装置において、
前記接続孔の開口面積は、前記容量素子の容量に応じて決定されていることを特徴とする半導体装置。
【請求項２】
前記接続孔の開口面積は、前記接続孔の孔数を調整することで決定されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
基板上に容量素子を形成する工程と、
前記容量素子の上面に、層間絶縁層を形成する工程と、
前記層間絶縁層に、前記容量素子の上面に通じる接続孔を、前記容量素子の容量に応じた数開口する工程と、
前記接続孔が開口された前記層間絶縁層の上面に、配線層を形成する工程と、を備えたことを特徴とする半導体装置の製造方法。
【請求項４】
絶縁層を一対の電極で挟んでなる容量素子と、当該容量素子における一方の電極に接続孔を介して接続される少なくとも一層の配線層と、を備えた半導体装置の設計方法であって、
前記接続孔の開口面積を、前記容量素子の容量に応じて決定することを特徴とする半導体装置の設計方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法、並びに半導体装置の設計方法に関し、特に、回路上必要な容量を確保するために有効な技術に関する。
【０００２】
【従来の技術】
半導体集積回路の内部に形成される容量素子として、誘電体であるシリコン酸化膜を、電極としてシリコン基板及びポリシリコン層で挟んだゲート容量や、誘電体であるシリコン酸化膜を、電極としてメタル層同士で挟んだ二層ポリ容量などが公知となっている。これらの容量素子には、コンタクトホールやビアホールを介して複数の配線層が接続されることで、半導体素子の高集積化及び微細化が実現されている。
【０００３】
ところで、近年の半導体素子の高集積化及び微細化に伴い、コンタクトホールやビアホールの微細化が切望されており、コンタクトホールやビアホールは、より精密に形成可能なプラズマエッチング工程によって形成されるようになってきている。
【０００４】
【発明が解決しようとする課題】
しかしながら、プラズマエッチング工程によってコンタクトホールを形成した後、さらにプラズマエッチング工程によってビアホールを形成しようとすると、容量素子に接続されるビアホールに限ってエッチングレート（エッチング削れ量）が低下し、膜残りが発生してしまう場合があった。その結果、容量素子の電極に接続されるビアホールの抵抗値が増大し、回路上必要な容量が得られず製品不良となっていた。
【０００５】
このため、容量素子に接続するビアホールの形成時には、プラズマエッチング工程の後に、アルカリ性溶液などによって膜残りを解消する処理が必要であり、工程数及びコストが増大してしまうという不具合があった。
そこで、本発明は、上記事情に鑑みてなされたものであり、容量素子に接続されるビアホールを膜残りを発生させずに形成し、良好な抵抗値を備えた半導体装置及びその製造方法を提供することを第一の課題としている。また、良好な抵抗値を備えた半導体装置の設計方法を提供することを第二の課題としている。
【０００６】
【課題を解決するための手段】
このような課題を解決するために、本発明者が鋭意検討を重ねた結果、プラズマエッチング工程における膜残りは、コンタクトホールを介して容量素子と接続される配線層が基板と接続せずに電気的に独立したフローティング状態であり、且つ、この配線層に接続されるビアホールの数が少ない場合に生じていることを発見した。
【０００７】
そして、更なる検討を重ねた結果、図３に示すように、プラズマエッチング工程によりコンタクトホール１０Ｈを開口した後に、コンタクトホール１０Ｈを開口するために用いられたプラズマ発生用電荷Ｅ１が容量素子Ｃの電極３０及び第一の配線層５０に蓄積されていることを発見した。このため、コンタクトホール１０Ｈと接続された第一の配線層５０の上面にプラズマエッチング工程によりビアホール２０Ｈを形成しようとすると、ビアホール２０Ｈを開口するために用いられるプラズマ発生用電荷Ｅ２が、第一の配線層５０に蓄積された電荷Ｅ１に反発してプラズマエッチング工程を妨げていることを見出し、本発明をなすに至った。なお、図３の符号１０はシリコン基板、１０ａはｎ型不純物拡散領域、２０はシリコン酸化膜、３０はポリシリコン膜、４０は第一の層間絶縁膜、６０は第二の層間絶縁膜、ＬはＬＯＣＯＳ酸化膜をそれぞれ指す。また、図３中で示すプラズマ発生用電荷Ｅ１及びプラズマ発生用電荷Ｅ２は、ともに同一電荷であり、プラスの電荷の場合もマイナスの電荷の場合も考えられる。
【０００８】
すなわち、本発明に係る半導体装置は、絶縁層を一対の電極で挟んでなる容量素子と、当該容量素子の一方の電極に接続孔を介して接続される配線層と、を備えた半導体装置において、前記接続孔の開口面積は、前記容量素子の容量に応じて決定されていることを特徴とするものである。
ここで、本発明に係る半導体装置において、前記接続孔の開口面積は、前記接続孔の孔数を調整することで決定されているようにしてもよい。
【０００９】
本発明に係る半導体装置の製造方法は、基板上に容量素子を形成する工程と、前記容量素子の上面に、層間絶縁層を形成する工程と、前記層間絶縁層に、前記容量素子の上面に通じる接続孔を、前記容量素子の容量に応じた数開口する工程と、前記接続孔が開口された前記層間絶縁層の上面に、配線層を形成する工程と、を備えたことを特徴とするものである。
【００１０】
本発明に係る半導体装置の設計方法は、絶縁層を一対の電極で挟んでなる容量素子と、当該容量素子における一方の電極に接続孔を介して接続される少なくとも一層の配線層と、を備えた半導体装置の設計方法であって、前記接続孔の開口面積を、前記容量素子の容量に応じて決定することを特徴とするものである。
本発明の半導体装置によれば、容量素子と配線層とを接続する接続孔の開口面積が、容量素子の容量に応じて決定されていることによって、容量素子に蓄積される電荷のプラズマエッチング工程に及ぼす影響を緩和することができる。よって、プラズマエッチング工程による接続孔の開口を確実に行うことができ、接続孔内に膜残りが発生し難くなるため、接続孔底部と容量素子の電極との接続不良が発生する可能性を低減することができる。
【００１１】
本発明の半導体装置の製造方法によれば、接続孔底部と容量素子の電極との接続不良が発生する可能性が低い半導体装置を容易且つ確実に実現することが可能となる。
本発明の半導体装置の設計方法によれば、接続孔底部と容量素子の電極との接続不良が発生する可能性が低い半導体装置を容易且つ確実に実現することが可能となる。
【００１２】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
図１は、本発明の実施形態に係る半導体装置を示し、（ａ）は平面図、（ｂ）は図１（ａ）におけるＡ−Ａ線に沿った一部拡大断面図である。なお、本実施形態は本発明の一構成例を示したものであって、本発明は本実施形態に限定されるものではない。
【００１３】
本実施形態における半導体装置は、図１に示すように、シリコン基板（半導体基板）１上にシリコン酸化膜（絶縁層）２を介してポリシリコン層３が積層されてなるキャパシタ（容量素子）Ｃと、キャパシタＣを構成するポリシリコン層３の上方に第一の層間絶縁層４を介して形成された第一のアルミニウム配線層５と、この第一のアルミニウム配線層５の上方に第二の層間絶縁層６を介して形成された第二のアルミニウム配線層７と、から構成されている。
【００１４】
そして、キャパシタＣの一方の電極となるポリシリコン層３は、第一の層間絶縁層４に開口された複数のコンタクトホール１Ｈと、第二の層間絶縁層６に開口された二つのビアホール２Ｈとを介して、第二のアルミニウム配線層７と接続されるようになっている。
ここで、第一のアルミニウム配線層５と接続されるビアホール２Ｈは、キャパシタＣの容量に応じて、その開口面積が決定されるようになっている。
【００１５】
次に、本実施形態における半導体装置の製造方法について説明する。
図２は、図１に示す半導体装置の一製造工程を示す断面図である。
まず、公知のＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｏｃｏｎ）分離法を行いて、ｐ型シリコン基板１の素子分離領域にＬＯＣＯＳ酸化膜Ｌを形成する。そして、このＬＯＣＯＳ酸化膜Ｌをイオン注入用マスクとして、シリコン基板１の素子形成領域に、例えば、Ｐイオンなどのｎ型不純物イオンを注入する。ここで、素子形成領域となるシリコン基板１の上層部にｎ型不純物拡散領域（ウェル）１ａが形成される。
【００１６】
次いで、図２（ａ）に示すように、公知の熱酸化法などを用いて、素子形成領域となるシリコン基板１上にシリコン酸化膜２を成膜した後、公知のＣＶＤ法などを用いて、シリコン酸化膜２上にポリシリコン膜３を成膜する。
次いで、図２（ｂ）に示すように、公知のフォトリソグラフィ技術及びエッチング技術を用いて、素子形成領域となるシリコン基板１上に形成したシリコン酸化膜２の上面にポリシリコン膜３を形成し、キャパシタＣを完成させる。
【００１７】
次いで、図２（ｃ）に示すように、公知のＣＶＤ法を用いて、ポリシリコン膜３上に第一の層間絶縁層４を成膜する。続いて、第一の層間絶縁層４上に、コンタクトホール形成用のマスクを成膜した状態でプラズマエッチングを行い、コンタクトホール１Ｈを開口する。
次いで、コンタクトホール１Ｈが開口された第一の層間絶縁層４の上面に、公知のスパッタリング法などを用いて第一のアルミニウム配線層５を形成する。このとき、第一の層間絶縁層４に形成されたコンタクトホール１Ｈは、第一のアルミニウム配線層５で埋め込まれる。
【００１８】
次いで、図２（ｄ）に示すように、第一のアルミニウム配線層５のさらに上面に、公知のＣＶＤ法などを用いて第二の層間絶縁層６を成膜する。続いて、第二の層間絶縁層６上に、ビアホール形成用のマスクを成膜した状態でプラズマエッチングを行い、第二の層間絶縁層６にビアホール２Ｈを開口する。
次いで、図１（ｂ）に示すように、ビアホール２Ｈが開口された第二の層間絶縁層６の上面に、公知のスパッタリング法などを用いて第二のアルミニウム配線層７を形成する。このとき、第二の層間絶縁層６に形成されたビアホール２Ｈは、第二のアルミニウム配線層７で埋め込まれる。
【００１９】
そして、第二のアルミニウム配線層７を回路内の容量素子接続部位の一方に接続するとともに、シリコン基板１内に形成されたｎ型不純物拡散領域１ａの一部を回路内の容量素子接続部位の他方に接続する。
ここで、キャパシタＣの一方の電極となるポリシリコン層３は、コンタクトホール１及びビアホール２Ｈを介して、回路内の容量素子接続部位の一方に接続され、キャパシタＣの他方の電極となるシリコン基板１は、回路内の容量素子接続部位の他方と接続されるようになる。
【００２０】
次に、本実施形態における半導体装置の設計方法について説明する。
本実施形態における半導体装置の設計方法は、キャパシタＣに第一のアルミニウム配線層５を介して接続するビアホール２Ｈの開口面積を、キャパシタＣの容量に応じて決定するようにしている。このとき、開口面積は、ビアホール２Ｈの孔径や孔数を増減させることで調整することができる。
【００２１】
このように構成された半導体装置によれば、キャパシタＣと第一のアルミニウム配線層５とを接続するビアホール２Ｈのそれぞれの開口面積を、キャパシタＣの容量に応じて決定したことによって、コンタクトホール１Ｈを開口するためのプラズマエッチング工程においてキャパシタＣに蓄積される電荷が、ビアホール２Ｈを開口するためのプラズマエッチング工程で発生する電荷に及ぼす反発を緩和することができる。よって、ビアホール２Ｈ内に膜残りを発生させずにエッチングを行うことができるため、ビアホール２Ｈの底部と第一のアルミニウム配線層５との接続不良が発生する可能性を低減することが可能となる。
【００２２】
このような半導体装置の設計方法によれば、キャパシタＣの接続不良が発生する可能性を低減させた半導体装置を容易に実現することが可能となる。
なお、本実施形態においては、キャパシタＣとして、シリコン酸化膜２をシリコン基板１とポリシリコン膜３とで挟んだゲートキャパシタについて説明したが、これに限らず、例えば、ポリシリコン層を層間絶縁層で挟んだ二層ポリキャパシタに適用するようにしても構わない。
【００２３】
また、本実施形態においては、キャパシタＣと直接的に接続される第一のアルミニウム配線層５に、第二のアルミニウム配線層７が一層接続される構成について説明したが、キャパシタＣに回路内の容量素子接続部位の一方が接続されるのであればこれに限らない。例えば、第一のアルミニウム配線層５に複数の配線層が積層された第二のアルミニウム配線層７が接続された構成としても構わない。
【００２４】
さらに、本実施形態においては、素子分離領域の形成をＬＯＣＯＳ分離法を用いて行ったが、これに限らず、例えば、ＳＴＩ（Ｓｈａｌｌｏｗ  ＴｒｅｎｃｈＩｓｏｌａｔｉｏｎ）分離法を用いて素子分離領域を形成するようにしても構わない。
【００２５】
【発明の効果】
以上説明したように、本発明の半導体装置によれば、容量素子と配線層とを接続する接続孔の開口面積が、容量素子の容量に応じて決定されていることによって、容量素子に蓄積される電荷がプラズマエッチング工程に及ぼす影響を緩和することができるため、接続孔内に膜残りが発生せず、接続孔底部と容量素子の電極との接続不良が発生する可能性を低減させることができる。
【００２６】
本発明の半導体装置の製造方法によれば、接続孔と容量素子の電極との接続不良が発生する可能性が低い半導体装置を容易且つ確実に実現することができる。
本発明の半導体装置の設計方法によれば、接続孔と容量素子の電極との接続不良が発生する可能性が低い半導体装置を容易且つ確実に実現することができる。
【図面の簡単な説明】
【図１】本発明の実施形態に係る半導体装置を示し、（ａ）は平面図、（ｂ）は図１（ａ）におけるＡ−Ａ線に沿った一部拡大断面図である。
【図２】図１の半導体装置の一製造工程を示す断面図である。
【図３】従来の半導体装置を模式的に示す断面図である。
【符号の説明】
１、１０…半導体基板（電極）。１ａ、１０ａ…ｎ型不純物拡散領域。２、２０…シリコン酸化膜（絶縁体）。３、３０…ポリシリコン膜（電極）。４、４０…第一の層間絶縁層。５、５０…第一のアルミニウム配線層（配線層）。６、６０…第二の層間絶縁層。７、７０…第二のアルミニウム配線層（配線層）。Ｃ…キャパシタ（容量素子）。１Ｈ、１０Ｈ…コンタクトホール。２Ｈ、２０Ｈ…ビアホール。Ｌ…ＬＯＣＯＳ酸化膜。
【図１】
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【図２】
2004241548.tif 000004
【図３】
2004241548.tif 000005