(57)【要約】【課題】電池を電源とするディジタルオーディオ記録装置の非動作時の消費電力の低減が要求されている。【解決手段】電池電源１に対して電源スイッチＳＷを介して記録装置本体部２及びＣＰＵ３を接続する。操作スイッチ５の奇数番目の操作に応答して電源スイッチＳＷをオンにするスイッチ制御回路１０を設ける。操作スイッチ５の偶数番目の操作と記録装置本体部２がＣＰＵ３で制御されていないことに基づいて電源遮断信号Ｖｓｈｕｔを形成し、スイッチ制御回路１０からオフ制御出力を発生させ、電源スイッチＳＷをオフにする。【選択図】　　　　図３
2004104873.tif 000002
【特許請求の範囲】
【請求項１】
電気的制御が可能な電気装置本体部と、
前記本体部に接続されており、且つ前記本体部を制御するための制御信号を発生する制御信号発生手段、電源オフを指令する信号が入力する電源オフ指令入力端子、及び前記電源オフ指令入力端子に電源オフを指令する信号が得られ且つ前記制御信号発生手段による前記本体部の制御が終了している時に電源遮断信号を発生し、且つ電源オフを指令する信号が得られ且つ前記制御信号発生手段による前記本体部の制御が終了していない時には前記本体部の制御を終了させた後に電源遮断信号を発生する電源遮断信号発生手段を有している主制御回路と、
少なくとも前記主制御回路に電力を供給するための電源端子と、
前記電源端子と前記主制御回路との間に接続された制御可能な電源スイッチと、
前記電源スイッチのオン指令及びオフ指令を発生するものであって、常開構造を有している操作スイッチと、
前記電源端子と前記操作スイッチと前記電源スイッチの制御端子と前記主制御回路の電源遮断信号発生手段とに接続され、前記電源スイッチのオフ状態において前記操作スイッチを操作した時に前記電源スイッチの前記制御端子にオン制御信号を継続的に供給し、前記電源スイッチのオン状態において前記主制御回路から前記電源遮断信号が発生した時に前記オン制御信号に代ってオフ制御信号を前記電源スイッチの前記制御端子に供給するスイッチ制御回路と、
前記操作スイッチの操作に基づく電源オフ指令を示す情報を前記主制御回路の前記電源オフ指令入力端子に伝達する情報伝達手段と
を有し、且つ前記電源スイッチのオフ時における前記スイッチ制御回路の消費電力が前記装置本体部が非動作時の前記主制御回路の消費電力よりも小さくなるように前記スイッチ制御回路が構成されていることを特徴とする制御可能な電気装置。
【請求項２】
前記操作スイッチの一端は前記電源端子に接続され、
前記スイッチ制御回路はセット優先のＲＳフリップフロップ回路から成り、
前記ＲＳフリップフロップ回路のリセット入力端子は前記操作スイッチの他端に接続され、そのセット入力端子は前記電源遮断信号発生手段に接続され、その出力端子は前記電源スイッチの制御端子に接続され、そのプリセット端子は前記電源端子に接続されていることを特徴とする請求項１記載の制御可能な電気装置。
【請求項３】
前記操作スイッチの一端は共通電源端子に接続され、
前記スイッチ制御回路はセット優先のＲＳフリップフロップ回路から成り、
前記ＲＳフリップフロップ回路のリセット入力端子は前記操作スイッチの他端に接続され、そのセット入力端子は前記電源遮断信号発生手段に接続され、その出力端子は前記電源スイッチの制御端子に接続され、そのプリセット端子は前記電源端子に接続されていることを特徴とする請求項１記載の制御可能な電気装置。
【請求項４】
前記操作スイッチの一端は前記電源端子に接続され、
前記スイッチ制御回路は、第１及び第２のトランジスタ（Ｑ１、Ｑ３）と第１、第２、第３、第４及び第５の抵抗（Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ７）とから成り、
前記第１のトランジスタ（Ｑ１）のベースは前記第３の抵抗（Ｒ３）を介して前記操作スイッチの他端に接続され且つ前記第５の抵抗（Ｒ７）を介して前記電源スイッチの出力側端子に接続され且つ前記第４の抵抗（Ｒ４）を介して電源共通端子に接続され、そのコレクタは前記第１及び第２の抵抗（Ｒ１、Ｒ２）の直列回路を介して前記電源端子に接続され、そのエミッタは電源共通端子に接続され、
前記第１及び第２の抵抗（Ｒ１、Ｒ２）の相互接続点が前記電源スイッチの制御端子に接続され、
前記第２のトランジスタ（Ｑ３）のコレクタは前記第１のトランジスタ（Ｑ１）のベ−スに接続され、そのエミッタは電源共通端子に接続され、そのベ−スは前記電源遮断信号発生手段（３ｇ）に接続されていることを特徴とする請求項１記載の制御可能な電気装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電池駆動される携帯型ディジタルオーディオ記録再生装置等の制御可能な電気装置に関する。
【０００２】
【従来の技術】
従来のＣＰＵ即ち中央処理装置又はマイクロプロセッサ又はコントローラを有する電池駆動のディジタル記録装置は、例えば図１に示すように構成されている。即ち、この記録装置は、電池電源１と、電源スイッチＳＷと、記録装置本体部２と、ＣＰＵ３と、駆動回路４と、タクトスイッチから成る操作スイッチ５と、抵抗６とから成る。
【０００３】
図１の装置において、ＣＰＵ３は電源スイッチＳＷの入力側において電源端子１ａに接続されている。従って、電源スイッチＳＷのオン・オフに無関係に電池電源１で駆動され、記録装置本体部２を完全に制御することができる。即ち、操作スイッチ５を最初にオン操作すると、ＣＰＵ３は電源スイッチＳＷをオン制御する。操作スイッチ５の２回目の操作時には、ＣＰＵ３は制御の完了を待って電源スイッチＳＷをオフ制御する。
【０００４】
【発明が解決しようとする課題】
ところで、ＣＰＵ３は、記録装置本体部２の制御器であるので、電力消費量が比較的大きい。図１の方式では電源スイッチＳＷのオフ時にもＣＰＵ３が電力を消費するので、電池電源１の負担が大きくなる。
【０００５】
上記問題を解決するために、ＣＰＵ３を電源スイッチＳＷの出力側に接続することが考えられる。しかし、記録装置本体部２が半導体メモリ等の記録媒体で構成され、これに対してデータを記録している時にＣＰＵによる制御の停止が生じると、記録中の全てのデータが無効になることがある。また、記録媒体がハードディスクの場合には、記録中の電源スイッチのオフでハードディスクが破壊する危険性がある。また、記録装置に限ることなく、ＣＰＵで制御される別の電気装置においてもＣＰＵの電源オフで制御の乱れが生じる恐れがある。
【０００６】
そこで、本発明の目的は、制御可能な電気装置の所望の制御動作を確実に達成すると共に電力消費を低減することにある。
【０００７】
【課題を解決するための手段】
上記課題を解決し、上記目的を達成するための本発明は、電気的制御が可能な電気装置本体部と、前記本体部に接続されており、且つ前記本体部を制御するための制御信号を発生する制御信号発生手段、電源オフを指令する信号が入力する電源オフ指令入力端子、及び前記電源オフ指令入力端子に電源オフを指令する信号が得られ且つ前記制御信号発生手段による前記本体部の制御が終了している時に電源遮断信号を発生し、且つ電源オフを指令する信号が得られ且つ前記制御信号発生手段による前記本体部の制御が終了していない時には前記本体部の制御を終了させた後に電源遮断信号を発生する電源遮断信号発生手段を有している主制御回路と、少なくとも前記主制御回路に電力を供給するための電源端子と、前記電源端子と前記主制御回路との間に接続された制御可能な電源スイッチと、前記電源スイッチのオン指令及びオフ指令を発生するものであって、常開構造を有している操作スイッチと、前記電源端子と前記操作スイッチと前記電源スイッチの制御端子と前記主制御回路の電源遮断信号発生手段とに接続され、前記電源スイッチのオフ状態において前記操作スイッチを操作した時に前記電源スイッチの前記制御端子にオン制御信号を継続的に供給し、前記電源スイッチのオン状態において前記主制御回路から前記電源遮断信号が発生した時に前記オン制御信号に代ってオフ制御信号を前記電源スイッチの前記制御端子に供給するスイッチ制御回路と、前記操作スイッチの操作に基づく電源オフ指令を示す情報を前記主制御回路の前記電源オフ指令入力端子に伝達する情報伝達手段とを有し、且つ前記電源スイッチのオフ時における前記スイッチ制御回路の消費電力が前記装置本体部が非動作時の前記主制御回路の消費電力よりも小さくなるように前記スイッチ制御回路が構成されていることを特徴とする制御可能な電気装置に係わるものである。
【０００８】
なお、請求項２に示すように、前記操作スイッチの一端は前記電源端子に接続され、前記スイッチ制御回路はセット優先のＲＳフリップフロップ回路から成り、
前記ＲＳフリップフロップ回路のリセット入力端子は前記操作スイッチの他端に接続され、そのセット入力端子は前記電源遮断信号発生手段に接続され、その出力端子は前記電源スイッチの制御端子に接続され、そのプリセット端子は前記電源端子に接続されていることが望ましい。
また、請求項３に示すように、前記操作スイッチの一端は共通電源端子に接続され、前記スイッチ制御回路はセット優先のＲＳフリップフロップ回路から成り、　前記ＲＳフリップフロップ回路のリセット入力端子は前記操作スイッチの他端に接続され、そのセット入力端子は前記電源遮断信号発生手段に接続され、その出力端子は前記電源スイッチの制御端子に接続され、そのプリセット端子は前記電源端子に接続されていることが望ましい。
また、請求項４に示すように、前記操作スイッチの一端は前記電源端子に接続され、前記スイッチ制御回路は、第１及び第２のトランジスタ（Ｑ１、Ｑ３）と第１、第２、第３、第４及び第５の抵抗（Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ７）とから成り、前記第１のトランジスタ（Ｑ１）のベースは前記第３の抵抗（Ｒ３）を介して前記操作スイッチの他端に接続され且つ前記第５の抵抗（Ｒ７）を介して前記電源スイッチの出力側端子に接続され且つ前記第４の抵抗（Ｒ４）を介して電源共通端子に接続され、そのコレクタは前記第１及び第２の抵抗（Ｒ１、Ｒ２）の直列回路を介して前記電源端子に接続され、そのエミッタは電源共通端子に接続され、前記第１及び第２の抵抗（Ｒ１、Ｒ２）の相互接続点が前記電源スイッチの制御端子に接続され、前記第２のトランジスタ（Ｑ３）のコレクタは前記第１のトランジスタ（Ｑ１）のベ−スに接続され、そのエミッタは電源共通端子に接続され、そのベ−スは前記電源遮断信号発生手段（３ｇ）に接続されていることが望ましい。
【０００９】
【発明の効果】
本願各請求項の発明は次の効果を有する。
（１）　電源スイッチの入力側に接続されたスイッチ制御回路の電源スイッチのオフ時における消費電力が、電源スイッチの入力側に主制御回路を接続した場合の電源スイッチのオフ時の主制御回路の消費電力よりも小さくなるので、従来よりも電源スイッチのオフ時の消費電力を少なくすることができる。
（２）　主制御回路を電源スイッチの出力側に接続したにも拘らず、本体部を制御している時には電源スイッチをオフにしないので、本体部の誤動作又は破壊又は異常動作等を防ぐことができる。
【００１０】
【第１の実施形態】
次に、図２〜図４を参照して本発明の第１の実施形態に従う電気装置としてのディジタル記録装置を説明する。
【００１１】
図２に示すように本発明の第１の実施形態のディジタル記録装置は、電池電源１を接続するための対の電源端子１ａ、１ｂと、半導体メモリから成る記録装置本体部２と、主制御回路としてのＣＰＵ３と、タクトスイッチから成る操作スイッチ５と、スイッチ制御回路１０と、オフ指令情報伝達手段としてのバッファ回路１１と、電源スイッチＳＷとから成る。
【００１２】
記録装置本体部２はディジタルオーディオ信号をフラッシュメモリから成る半導体メモリに記録し、再生することができる周知の装置であって、この電源接続端子２ａは電源スイッチＳＷを介して電源端子１ａに接続されている。この本体部２はＣＰＵ３の制御に基づいてディジタルオーディオ信号の記録及び再生を実行する。なお、図１の装置は記録と再生との両方の機能を有するが、説明を簡単にするために記録装置と呼ぶことにする。
【００１３】
制御器即ちコントローラとも呼ぶことができるＣＰＵ（中央処理装置）３は、電源接続端子３ａ、グランド端子３ｂ、制御出力端子３ｃ、電源オフ指令入力端子とも呼ぶことができる電源オフ検出用端子３ｄと、電源遮断信号出力端子３ｅ、プログラムを含む制御信号発生手段３ｆ、電源遮断信号発生手段３ｇを有する。
【００１４】
ＣＰＵ３の電源接続端子３ａはＣＰＵ３の内部の制御信号発生手段３ｆ、電源遮断信号発生手段３ｇ等に駆動電圧を供給するものであって、Ｐチャネル型絶縁ゲート電界効果トランジスタから成る電源スイッチＳＷを介して電源端子１ａに接続されている。グランド端子３ｂは電池電源１の共通端子即ちグランド端子１ｂに接続されている。制御信号発生手段３ｆの信号を本体部２に送るために制御出力端子３ｃは本体部２の制御端子２ｂに接続されている。制御信号発生手段３ｆと本体部２とは相互に信号をやりとりし、所定のプログラム又はシーケンスに従って本体部２を制御する。
【００１５】
電源遮断信号発生手段３ｇは、電源オフ検出用端子３ｄと制御信号発生手段３ｆとに接続されており、電源オフ検出用端子３ｄの信号と制御信号発生手段３ｆの記録中か否かを示す信号とに基づいて電源遮断信号Ｖｓｈｕｔを作成し、これを遮断信号出力端子３ｅに送出する。この電源遮断信号Ｖｓｈｕｔは、電源オフ検出用端子３ｄに電源オフ指令を示す信号が入力し且つＣＰＵ３の電源をオフにしても差し支えない時に送出される。即ち、電源遮断信号発生手段３ｇは、操作スイッチ５の偶数番目の操作に基づいて電源オフ検出用端子３ｄに電源オフを示す信号が得られ且つ制御信号発生手段３ｆによる本体部２の制御が終了している時には直ちに電源遮断信号Ｖｓｈｕｔを出力し、電源オフ検出用端子３ｄが電源オフを示している時に制御信号発生手段３ｆによる本体部２の制御が終了していない時には直ちに電源遮断信号Ｖｓｈｕｔを出力しないで、本体部２の制御を終了させた後に電源遮断信号Ｖｓｈｕｔを出力する。
【００１６】
タクトスイッチから成る操作スイッチ５は、非操作時即ち常時はオフ状態を保ち、操作時にのみオン状態になる常開構造のスイッチであって、電源スイッチＳＷのオン指令とオフ指令との両方を発生するためのものであり、その一端が電源端子１ａに接続されている。
【００１７】
スイッチ制御回路１０は、副制御回路とも呼ぶことができるものであって、セット優先ＲＳフリップフロップと同様な機能を有するものであり、トリガ入力端子１２と、電源遮断信号入力端子１３と、出力端子１４と、電源接続端子１５と、グランド端子１６とを有する。トリガ入力端子１２は操作スイッチ５の他端に接続され、電源遮断信号入力端子１３はＣＰＵ３の電源遮断信号出力端子３ｅに接続され、出力端子１４は電源スイッチＳＷの制御端子（ゲート）に接続され、電源接続端子１５は電源１の電源端子１ａに接続され、グランド端子１６は電源１のグランド端子１ｂに接続されている。このスイッチ制御回路１０は、電源スイッチＳＷのオフ状態において操作スイッチ５を操作した時に電源スイッチＳＷをオンにするための信号を継続的に発生し、電源スイッチＳＷのオン状態においてＣＰＵ３から電源遮断信号Ｖｓｈｕｔが発生した時に電源スイッチＳＷをオフに制御する信号を発生する。
【００１８】
図３を参照してスイッチ制御回路１０を更に詳しく説明する。このスイッチ制御回路１０は、スイッチ素子としての第１、第２及び第３のトランジスタＱ１　、Ｑ２　、Ｑ３　と、第１〜第９の抵抗Ｒ１　〜Ｒ９　と、逆流阻止用ダイオードＤ１　とから成る。ｎｐｎ型の第１のトランジスタＱ１　のベースは第３の抵抗Ｒ３　と逆流阻止用ダイオードＤ１　を介して操作スイッチ５の他端に接続され、そのコレクタは第１及び第２の抵抗Ｒ１　、Ｒ２　の直列回路を介して電源端子１ａに接続され、そのエミッタは第４の抵抗Ｒ４　を介してグランド端子１ｂに接続されている。ｐｎｐ型の第２のトランジスタＱ２　のエミッタは電源端子１ａに接続され、そのベースは第５の抵抗Ｒ５　を介して第１のトランジスタＱ１　のコレクタに接続され、そのコレクタは第７の抵抗Ｒ７　を介して第１のトランジスタＱ１　のベースに接続されている。また、第２のトランジスタＱ２　のエミッタ・ベース間に第６の抵抗Ｒ６　が接続されている。ｎｐｎ型の第３のトランジスタＱ３　のコレクタは第１のトランジスタＱ１　のベースに接続され、そのエミッタはグランド端子１ｂに接続され、そのベースは第８の抵抗Ｒ８　を介してＣＰＵ３の電源遮断信号出力端子３ｅに接続されている。また、第３のトランジスタＱ３　のベース・エミッタ間に第９の抵抗Ｒ９　が接続されている。
【００１９】
このスイッチ制御回路１０はセット優先ＲＳフリップフロップと等価であり、トリガ入力端子１２がリセット入力端子、電源遮断信号入力端子１３がセット入力端子、出力端子１４がＱ出力端子、電源接続端子１５がプリセット端子として機能する。
スイッチ制御回路１０は、簡単な論理回路又はフリップフロップであるので、ここでの電力消費は小さい。即ち、電源スイッチＳＷのオフ時のスイッチ制御回路１０の電力消費量は、図１の従来回路で電源スイッチＳＷがオフの時のＣＰＵ３の電力消費量よりも少ない。
【００２０】
図３に詳しく示されているバッファ回路１１は、オフ指令情報伝達手段として機能し、第４及び第５のトランジスタＱ４　、Ｑ５　と第１０〜第１５の抵抗Ｒ１０〜Ｒ１５とから成る。ｎｐｎ型の第４のトランジスタＱ４　のベースは第１０の抵抗Ｒ１０を介して操作スイッチ５の他端に接続され、そのコレクタは第１２の抵抗Ｒ１２を介して電源スイッチＳＷの出力側端子に接続され、そのエミッタはグランド端子１ｂに接続されている。この第４のトランジスタＱ４　のベース・エミッタ間に第１１の抵抗Ｒ１１が接続されている。ｐｎｐ型の第５のトランジスタＱ５　のベースは第１３の抵抗Ｒ１３を介して第４のトランジスタＱ４　のコレクタに接続され、そのエミッタは電源スイッチＳＷの出力側端子に接続され、そのコレクタは第１５の抵抗Ｒ１５を介してグランド端子１ｂに接続され且つＣＰＵ３のオフ検出用端子３ｄに接続されている。また、この第５のトランジスタＱ５　のエミッタ・ベース間に第１４の抵抗Ｒ１４が接続されている。
このバッファ回路１１は操作スイッチ５のオン操作を示す信号をＣＰＵ３に伝達する働きを有する。操作スイッチ５の偶数番目のオン操作はオフ指令情報であるので、ＣＰＵ３はバッファ回路１１を介してオフ指令情報を得ることができる。
【００２１】
図４は図２及び図３の回路の各部の状態を示す。図４のｔ０　時点で電池電源１を電源端子１ａとグランド端子（共通端子）１ｂとの間に接続すると、直流入力電圧Ｖｉｎがスイッチ制御回路１０に印加される。この初期状態では、スイッチ制御回路１０の第１、第２及び第３のトランジスタＱ１　、Ｑ２　、Ｑ３　はオフ状態にある。このため、出力端子１４から電源スイッチＳＷの制御端子に供給される制御信号Ｖｇ　は図４（Ｅ）に示すように高レベルになる。電源スイッチＳＷはＰチャネル型電界効果トランジスタであるので、制御端子が高レベルの時にオフ状態、低レベルの時にオン状態になる。従って、初期状態では電源スイッチＳＷがオフである。なお、初期状態に出力端子１４が高レベルになる動作はＲＳフリップフロップのプリセット動作と同等である。
【００２２】
ｔ１　〜ｔ２　期間に操作スイッチ５を操作すると、電池電源１、操作スイッチ５、ダイオードＤ１　、第３の抵抗Ｒ３　の経路で第１のトランジスタＱ１　のベースに電流が流入し、第１のトランジスタＱ１　がオンになる。第１のトランジスタＱ１　がオンになると、出力端子１４から送出される制御信号Ｖｇ　は図４（Ｅ）に示すようにｔ１　時点で低レベルに転換する。従って、操作スイッチ５の第１回目の操作による入力端子１２のトリガ信号はＲＳフリップフロップのリセット信号として機能する。第１のトランジスタＱ１　のオン状態は第２のトランジスタＱ２　の働きで保持（ラッチ）される。即ち、第１のトランジスタＱ１　がオンになると、第５及び第６の抵抗Ｒ５　、Ｒ６　にも電流が流れ、第６の抵抗Ｒ６　の電圧降下が第２のトランジスタＱ２　のベース・エミッタ間電圧ＶＢＥよりも大きくなり、第２のトランジスタＱ２　がオン状態に転換する。この結果、第７及び第４の抵抗Ｒ７　、Ｒ４　に電流が流れ、第１のトランジスタＱ１　のオン状態が保持即ちラッチされる。このため、図４（Ｅ）に示すように制御信号Ｖｇ　はｔ１　〜ｔ５　′期間に低レベルになり、電源スイッチＳＷのオン状態が保持され、電源スイッチＳＷの出力側の電圧Ｖｏ　は図４（Ｆ）に示すようにほぼ電源電圧Ｖｉｎと等しい値になる。
【００２３】
スイッチ制御回路１０の出力端子１４が低レベルの状態即ち電源スイッチＳＷがオンの状態においては、図４（Ｃ）の例えばｔ３　〜ｔ４　に示すようにＣＰＵ３はディジタルオーディオ信号の記録を実行するための制御信号Ｒｅｃを本体部２に送る。
【００２４】
図４（Ｂ）のｔ５　〜ｔ６　に示すように操作スイッチ５の第２回目（偶数番目）の操作を行うと、これが電源オフ指令となる。ｔ５　時点は電源スイッチＳＷのオン期間ではあるが記録制御期間ではない。このため、ＣＰＵ３の電源遮断信号出力端子３ｅから図４（Ｄ）に示す電源遮断信号Ｖｓｈｕｔがｔ５　〜ｔ５　′期間に発生する。図４では理解を容易にするためにｔ５　〜ｔ５　′期間を比較的長く示しているが、実際は極めて短い時間である。
【００２５】
操作スイッチ５のオン操作を示す図４（Ｂ）のパルス信号Ｖａ　はバッファ回路１１を介してＣＰＵ３に送られる。即ち、操作スイッチ５が、ｔ１　〜ｔ２　、ｔ５　〜ｔ６　、ｔ８　〜ｔ９　、ｔ１１〜ｔ１２等でオン操作されると、第４及び第５のトランジスタＱ４　、Ｑ５　がオンになり、図４（Ｇ）に示す高レベルの信号Ｖｂ　がＣＰＵ３に送られる。
【００２６】
ＣＰＵ３の電源遮断信号発生手段３ｇは、図４（Ｇ）のパルス状信号Ｖｂ　の立上り時点即ち前縁が電源スイッチＳＷのオフ期間に属している時には図４（Ｇ）のパルス信号をオン指令信号と判断し、電源遮断信号Ｖｓｈｕｔを発生しない。即ち、操作スイッチ５の奇数番目の操作の時はこの操作を電源オン指令と考え、電源遮断信号Ｖｓｈｕｔを発生しない。
また、ＣＰＵ３の電源遮断信号発生手段３ｇは、操作スイッチ５の操作の開始時点が電源スイッチＳＷのオン期間に属し且つＣＰＵ３から記録制御信号Ｒｅｃが発生していない期間に属する時には、図４（Ｄ）のｔ５　〜ｔ５　′に示すように直ちに電源遮断信号Ｖｓｈｕｔを出力する。
また、ＣＰＵ３の電源遮断信号発生手段３ｇは、操作スイッチ５の操作開始時点が電源スイッチＳＷのオン期間に属し且つＣＰＵ３が記録制御信号Ｒｅｃを発生している期間に属する時には、直ちに電源遮断信号Ｖｓｈｕｔを発生せずに記録制御を終了させ、記録制御信号Ｒｅｃの終了を待って例えば図４（Ｄ）のｔ１３〜ｔ１３′に示すように電源遮断信号Ｖｓｈｕｔを発生する。
【００２７】
図４のｔ５　時点で電源遮断信号ＶｓｈｕｔがＣＰＵ３から発生すると、これがＲＳフリップフロップのセット信号と同様に機能し、図３の第３のトランジスタＱ３　がオンになり、第１のトランジスタＱ１　がオフ状態に転換し、更に第２のトランジスタＱ２　もオフ状態に転換する。この結果、スイッチ制御回路１０の出力端子１４は高レベルになり、電源スイッチＳＷがｔ５　′時点でオフ状態に転換する。このオフ期間には第５及び第６の抵抗Ｒ５　、Ｒ６　に電流が流れないので、第１及び第２のトランジスタＱ１　、Ｑ２　のオフが保持され、且つ電源スイッチＳＷのオフ状態も保持される。
【００２８】
ｔ８　時点で操作スイッチ５が操作されると、ｔ１　時点直後と同様な動作が開始する。
【００２９】
図４の例では、ｔ１０時点で記録制御信号Ｒｅｃが発生し、電源スイッチＳＷがオン状態にあり且つ記録制御信号Ｒｅｃが発生している時に電源オフ指令としての第４番目（偶数番目）の操作スイッチ５の操作が実行されている。既に説明したようにｔ１１〜ｔ１２期間のような条件の時には直ちにＣＰＵ３から電源遮断信号Ｖｓｈｕｔが出力しない。ＣＰＵ３は記録終了のプログラムに従って本体部２を制御し、ｔ１３時点で記録が終了したｔ１３時点で電源遮断信号Ｖｓｈｕｔを出力する。これにより、電源スイッチＳＷはｔ１３よりも少し後のｔ１３′時点でオフ状態に転換する。
【００３０】
本実施形態によれば次の効果が得られる。
（１）　電源スイッチＳＷの入力側にはＣＰＵ３が接続されず、ＣＰＵ３よりも電力消費の少ないスイッチ制御回路１０が接続されているので、電源スイッチＳＷのオフ時における電力消費量を大幅に低減することができ、且つ電源１に電池を使用している時には電池の負担を軽減することができる。
（２）　スイッチ制御回路１０は、電源スイッチＳＷのオフ期間に第１及び第２のトランジスタＱ１　、Ｑ２　がオフに保たれる構成であるので、オフ期間にスイッチ制御回路１０に電流がほとんど流れず、ここでの電力消費を大幅に低減できる。
（３）　バッファ回路１１は電源スイッチＳＷの出力側に接続されているので、ここでの電力消費を少なくすることができる。
（４）　スイッチ制御回路１０は、記録制御信号Ｒｅｃが発生している時には電源スイッチＳＷを直ちにオフに制御しないので、記録装置本体部２における記録を確実に終了させることができ、記録の破壊を防ぐことができる。
【００３１】
【第２の実施形態】
次に、図５に示す第２の実施形態の記録装置を説明する。但し、図５及び後述する図６において図３と実質的に同一の部分には同一の符号を付してその説明を省略する。
【００３２】
図５の記録装置は、操作スイッチ５の接続位置を変え、且つ変形されたスイッチ制御回路１０ａとバッファ回路１１ａとを設けた他は図３と同一に構成したものである。図５では操作スイッチ５が第２のトランジスタＱ２　のベースとグランド端子１ｂとの間に抵抗Ｒ１６とトリガ入力端子１２ａとを介して接続されている。このため、図３に示されている第１のトランジスタＱ１　のベースの第３の抵抗Ｒ３　とダイオードＤ１　は図５の回路に設けられていない。
【００３３】
図５のバッファ回路１１ａはｐｎｐ型の第４のトランジスタＱ４　と３つの抵抗Ｒ１０、Ｒ１１、Ｒ１２とから成る。トランジスタＱ４　のベースは抵抗Ｒ１０を介して操作スイッチ５と抵抗Ｒ１６との相互接続点に接続され、そのエミッタは電源スイッチＳＷの出力側端子に接続され、そのコレクタは抵抗Ｒ１２を介してグランド端子１ｂに接続されていると共にＣＰＵ３のオフ検出用端子３ｄに接続されている。また、トランジスタＱ４　のエミッタ・ベース間に抵抗Ｒ１１が接続されている。
【００３４】
図５の回路においては操作スイッチ５の奇数番目の操作によって第２のトランジスタＱ２　がオンになり、この結果、第１のトランジスタＱ１　もオンになり、出力端子１４が低レベルになり、電源スイッチＳＷがオンになる。また、ＣＰＵ３から供給される電源遮断信号に応答して第３のトランジスタＱ３　がオンになり、逆に第１及び第２のトランジスタＱ１　、Ｑ２　がオフになる。従って、図５のスイッチ制御回路１０ａは図３のスイッチ制御回路１０と同様な機能を有する。
【００３５】
図５のバッファ回路１１ａの第４のトランジスタＱ４　は、操作スイッチ５の操作に応答してオンになり、ＣＰＵ３に図４（Ｇ）に示す信号Ｖｂ　と同一の信号を供給する。
【００３６】
図５の第２の実施形態の回路は図３の第１の実施形態の回路と同様に動作するので、第１の実施形態と同一の効果を得ることができる。
【００３７】
【第３の実施形態】
図６の実施形態は変形されたスイッチ制御回路１０ｂを設けた他は図３と同一に形成したものである。
【００３８】
図６のスイッチ制御回路１０ｂは図３のスイッチ制御回路１０から第２のトランジスタＱ２　と第５及び第６の抵抗Ｒ５　、Ｒ６　を省き、この代りに第１のトランジスタＱ１　のベースを第７の抵抗Ｒ７　を介して電源スイッチＳＷの出力側端子に接続し、この他は図３と同一に形成したものである。従って、電源スイッチＳＷが図３の第２のトランジスタＱ２　の機能を有している。
【００３９】
奇数番目の操作スイッチ５の操作で第１のトランジスタＱ１　がオンになると、出力端子１４が低レベルになり、電源スイッチＳＷがオンになる。この結果、電源スイッチＳＷと第７の抵抗Ｒ７　とによって第１のトランジスタＱ１　のベース電流が供給され、第１のトランジスタＱ１　が電源遮断信号Ｖｓｈｕｔが発生するまでオン状態を保持する。従って、図６の実施形態によっても第１の実施形態と同一の効果を得ることができる。
【００４０】
【変形例】
本発明は上述の実施形態に限定されるものでなく、例えば次の変形が可能なものである。
（１）　図３で点線で示すように電源スイッチＳＷの出力側端子とグランド端子との間に電圧安定又は短時間電源を目的としたコンデンサＣｏ　を接続することができる。
（２）　図３で点線で示すように記録装置本体部２の電源１′及びこのための電源スイッチＳＷ′を設けることができる。
（３）　ＣＰＵ３の電源遮断信号発生手段３ｇをＣＰＵ３から分離して形成することができる。
（４）　バッファ回路１１、１１ａの代りに、操作スイッチの偶数番目の操作を示す信号を抽出し、これをＣＰＵ３の端子３ｄに供給する回路を設けることができる。
（５）　スイッチ制御回路１０、１０ａを既存のフリップフロップ又はこれを変形したもので構成することができる。
（６）　電源スイッチＳＷをバイポーラトランジスタ、ＩＧＢＴ等の制御可能な半導体スイッチ又は別の電子スイッチで構成することができる。
（７）　実施形態では電源スイッチＳＷとして低レベルの制御信号Ｖｇ　でオンになるものが使用されているが、高レベルの制御信号でオンになるものを使用することができる。
（８）　トランジスタＱ１　〜Ｑ５　をＦＥＴで構成することができる。
（９）　電源１を電池以外の整流平滑回路等で構成する場合にも本発明を適用することができる。
（１０）　操作スイッチ５は手動操作するものに限ることなく、光又は電磁波で操作するものであってもよい。
（１１）　本発明は半導体メモリの記録装置に限ることなく、ハードディスク及びその他の記録装置、更に記録装置以外の電気装置にも本発明を適用することができる。
【図面の簡単な説明】
【図１】従来の記録装置を示すブロック図である。
【図２】本発明の第１の実施形態の記録装置を示すブロック図である。
【図３】図２の記録装置を詳しく示す回路図である。
【図４】図２及び図３の記録装置の各部の状態を示す波形図である。
【図５】第２の実施形態の記録装置を示す回路図である。
【図６】第３の実施形態の記録装置を示す回路図である。
【符号の説明】
１　電池電源
２　記録装置本体部
３　ＣＰＵ
３ｆ　制御信号発生手段
３ｇ　電源遮断信号発生手段
５　操作スイッチ
１０、１０ａ　スイッチ制御回路
１１、１１ａ　バッファ回路
ＳＷ　電源スイッチ
Ｑ１　〜Ｑ５　　トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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