(57)【要約】【課題】過電圧の印加でトランジスタが破壊する可能性のある箇所を、レイアウトデータから判断できるようにする。【解決手段】ゲート酸化膜の膜厚が第１の厚さの厚膜トランジスタと、第１の厚さより薄い第２の厚さの薄膜トランジスタとが、同一回路上に存在し、印加電圧が複数種類存在する集積回路を設計する場合に、厚膜トランジスタ及び薄膜トランジスタと印加電圧との相関関係から、トランジスタ破壊を起こす組み合わせをリスト化し、設計された集積回路のレイアウトデータを、リスト化された相関関係に基づいてチェックして、トランジスタが破壊する箇所を判断するようにしたものである。また、レイアウトデータ内の各端子に、印加電圧に対応した情報を付加して、レイアウトデータで示されるトランジスタの各端子に印加される電圧が容易に判るようにした。【選択図】      図５
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【特許請求の範囲】
【請求項１】
ゲート酸化膜の膜厚が第１の厚さの厚膜トランジスタと、第１の厚さより薄い第２の厚さの薄膜トランジスタとが、同一回路上に存在し、印加電圧が複数種類存在する集積回路を設計する集積回路設計方法において、
前記厚膜トランジスタ及び前記薄膜トランジスタと印加電圧との相関関係から、トランジスタ破壊を起こす組み合わせをリスト化し、
設計された集積回路のレイアウトデータを、前記リスト化された相関関係に基づいてチェックして、トランジスタが破壊する箇所を判断する
集積回路設計方法。
【請求項２】
請求項１記載の集積回路設計方法において、
前記レイアウトデータで示される各端子の情報に、印加電圧値を示す情報を付加し、その印加電圧値が端子毎に付加されたレイアウトデータに基づいて、トランジスタが破壊する箇所を判断する
集積回路設計方法。
【請求項３】
ゲート酸化膜の膜厚が第１の厚さの厚膜トランジスタと、第１の厚さより薄い第２の厚さの薄膜トランジスタとが、同一回路上に存在し、印加電圧が複数種類存在する集積回路を設計するプログラムにおいて、
前記厚膜トランジスタ及び前記薄膜トランジスタと印加電圧との相関関係から、トランジスタ破壊を起こす組み合わせをリスト化するステップと、
設計された集積回路のレイアウトデータを、前記リスト化された相関関係に基づいてチェックして、トランジスタが破壊する箇所を判断するステップとを備えた
プログラム。
【請求項４】
請求項３記載のプログラムにおいて、
前記レイアウトデータで示される各端子の情報に、印加電圧値を示す情報を付加し、その印加電圧値が端子毎に付加されたレイアウトデータに基づいて、トランジスタが破壊する箇所を判断するステップを更に備えた
プログラム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、集積回路の設計時に不良箇所を判断する集積回路設計方法及びその設計方法を実行するプログラムに関する。
【０００２】
【従来の技術】
ＭＯＳトランジスタが配置された集積回路として、低消費電力化や外部とのインターフェースのために、１つの集積回路で複数種類の電圧を印加する異電圧多電源の回路が、一般的になってきている。従来、このような異電圧電源の集積回路を設計する際には、異電圧多電源の回路への印加で、正しく集積回路が作動するかどうか検証する必要があるが、設計段階で積極的に検証することは困難であった。
【０００３】
このため従来は、例えば、それぞれの電源の分離が回路内で正しくできているかどうかの検証を行ったり、或いは集積回路に、過電圧保護回路や電流抑制回路のような回路を付加して、回路的に対策を行って、集積回路が異電圧電源の印加で正しく作動するようにしていた。
【０００４】
特許文献１は、入力電圧の過電圧による内部回路の損傷を防ぐために、過電圧保護回路を設けるようにしたものである。特許文献２は、過電流の抑制回路を設けて、内部回路の損傷を防止するものである。
【０００５】
【特許文献１】
特開平１１−１８２８０号公報
【特許文献２】
特開２００２−１９０７２９号公報
【０００６】
【発明が解決しようとする課題】
このような保護回路や抑制回路を付加すると、それだけ集積回路の回路規模が大きくなる問題があり、好ましくない。ところが、異電圧多電源を使用する場合に、回路そのものが正しく作動するかどうかの検証を設計段階で行うことは従来全くされてなかった。このため、従来は集積回路を実際に試作して、信頼性試験を行って初めて、異電圧多電源による回路上のトランジスタの破壊を発見することも少なくなかった。
【０００７】
本発明はかかる点に鑑みてなされたものであり、異電圧多電源を使用する回路のチェックが、設計段階で簡単に行えるようにすることを目的とする。
【０００８】
【課題を解決するための手段】
本発明は、ゲート酸化膜の膜厚が第１の厚さの厚膜トランジスタと、第１の厚さより薄い第２の厚さの薄膜トランジスタとが、同一回路上に存在し、印加電圧が複数種類存在する集積回路を設計する場合に、厚膜トランジスタ及び薄膜トランジスタと印加電圧との相関関係から、トランジスタ破壊を起こす組み合わせをリスト化し、設計された集積回路のレイアウトデータを、リスト化された相関関係に基づいてチェックして、トランジスタが破壊する箇所を判断するようにしたものである。
【０００９】
このようにしたことで、過電圧の印加でトランジスタが破壊する可能性のある箇所を、レイアウトデータから判断できるようになる。
【００１０】
【発明の実施の形態】
以下、添付図面を参照して、本発明の一実施の形態について説明する。
【００１１】
まず、集積回路上に形成されるＭＯＳトランジスタの構成について、図１を参照して説明する。図１Ａは集積回路を上から見た図であり、図１Ｂは集積回路を断面で見た図である。基板上に形成されるＭＯＳトランジスタとしては、Ｐ型のＭＯＳトランジスタとＮ型のＭＯＳトランジスタがあり、それぞれの型で、異電圧多電源を使用する回路の場合には、ゲート酸化膜の膜厚が厚膜のトランジスタと薄膜のトランジスタとがある。
【００１２】
図１はこの４つのトランジスタを示したものであり、左側から順に、ゲート酸化膜の膜厚が厚膜のＰ型のＭＯＳトランジスタ１、厚膜のＮ型のＭＯＳトランジスタ２、薄膜のＰ型のＭＯＳトランジスタ３、薄膜のＮ型のＭＯＳトランジスタ４を示してある。なお、ここではゲート酸化膜の膜厚が厚膜のＭＯＳトランジスタ１，２は、ゲート酸化膜の厚さを厚膜に規定するレイヤー５内に配置してある。
【００１３】
厚膜のＰ型のＭＯＳトランジスタ１は、Ｎ型領域１ａを形成させた中に、Ｐ型のドレイン領域１ｂとソース領域１ｃを形成させ、そのドレイン領域１ｂとソース領域１ｃの間の表面に、ゲート酸化膜１ｅを形成させ、さらにその上にポリシリコン１ｄを形成させる。厚膜のＮ型のＭＯＳトランジスタ２は、Ｎ型のドレイン領域２ａとソース領域２ｂを形成させ、そのドレイン領域２ａとソース領域２ｂの間の表面に、ゲート酸化膜２ｄを形成させ、さらにその上にポリシリコン２ｃを形成させる。この２つのＭＯＳトランジスタ１，２は、厚膜に規定するレイヤー５内に配置してあるため、ゲート酸化膜１ｅ，２ｄは厚膜に形成される。
【００１４】
薄膜のＰ型のＭＯＳトランジスタ３は、Ｎ型領域３ａを形成させた中に、Ｐ型のドレイン領域３ｂとソース領域３ｃを形成させ、そのドレイン領域３ｂとソース領域３ｃの間の表面に、ゲート酸化膜３ｅを形成させ、さらにその上にポリシリコン３ｄを形成させる。薄膜のＮ型のＭＯＳトランジスタ４は、Ｎ型のドレイン領域４ａとソース領域４ｂを形成させ、そのドレイン領域４ａとソース領域４ｂの間の表面に、ゲート酸化膜４ｄを形成させ、さらにその上にポリシリコン４ｃを形成させる。この２つのＭＯＳトランジスタ３，４は、ゲート酸化膜３ｅ，４ｄは薄膜に形成される。
【００１５】
なお、以下の説明で厚膜トランジスタ及び薄膜トランジスタと述べた場合には、ゲート酸化膜の膜厚のことを示している。
【００１６】
本例の場合には、このように構成される４種類のトランジスタ１，２，３，４を、同一回路上に混在させて、集積回路を構成させる。ゲート酸化膜の膜厚が厚い厚膜トランジスタ１，２は、薄膜トランジスタ３，４に比べて定格電圧（耐圧）が高く、高電圧の電源を印加することが可能である。このため例えば、異種多電源が接続される集積回路の場合には、外部との入出力部（Ｉ／Ｏ部）やアナログ回路部では、高電圧を印加するために厚膜トランジスタを使用し、その他の回路では、低電圧を印加するために薄膜トランジスタを使用する構成とする。なお、ゲート酸化膜の膜厚が薄い薄膜トランジスタを使用した方が、作動スピードは早くなるため、低電圧を印加する回路の場合には、薄膜トランジスタを使用する方が好ましい場合がある。
【００１７】
次に、このような厚膜トランジスタと薄膜トランジスタとが混在した集積回路の各素子の配置のデータであるレイアウトデータを使用して、回路の良否をチェックする本例の処理について説明する。まず本例においては、集積回路のレイアウトデータで示される各端子に、印加される電源の電圧に基づいた文字列の付加処理を行うようにしてある。レイアウトデータでは、各端子を識別する文字列（ここでの文字列には数字，記号なども含む）が予め付与してある。なお、ここでの端子とは、外部の回路と接続される末端の端子だけでなく、トランジスタなどの各素子の端子なども含まれる。
【００１８】
図２のフローチャートは、本例での文字列の付加処理を示した図であり、ここでは印加される電源電圧として、低電圧と標準電圧と高電圧の３種類の電源電圧が存在するとする。各電源電圧の値としては、例えば、低電圧は１．２Ｖ、標準電圧は１．８Ｖ、高電圧は３．３Ｖとする。
【００１９】
図２のフローチャートに従って説明すると、レイアウトデータで示される各端子について、基準電位である０Ｖが印加される端子か否か判断し（ステップＳ１）、０Ｖの端子であると判断した場合には、その端子の名称の文字列の先頭に、「Ｖ０」の文字を加える（ステップＳ２）。次に、レイアウトデータで示される各端子について、低電圧（例えば１．２Ｖ）が印加される端子か否か判断し（ステップＳ３）、低電圧が印加される端子であると判断した場合には、その端子の名称の文字列の先頭に、「ＶＬ」の文字を加える（ステップＳ４）。次に、レイアウトデータで示される各端子について、標準電圧（例えば１．８Ｖ）が印加される端子か否か判断し（ステップＳ５）、標準電圧が印加される端子であると判断した場合には、その端子の名称の文字列の先頭に、「ＶＸ」の文字を加える（ステップＳ６）。さらに次に、レイアウトデータで示される各端子について、高電圧（例えば３．３Ｖ）が印加される端子か否か判断し（ステップＳ７）、高電圧が印加される端子であると判断した場合には、その端子の名称の文字列の先頭に、「ＶＨ」の文字を加える（ステップＳ８）。
【００２０】
このようにしてレイアウトデータで示される回路内の各端子に印加される電源電圧に基づいて、２文字の文字列を付加したことで、レイアウトデータから回路の良否を判断する場合に、回路内の各トランジスタの各端子に印加される電圧が、低電圧か標準電圧か高電圧か、その端子の名称だけの判断から容易に判るようになる。
【００２１】
そして本例においては、レイアウトデータの端子の名称に付加された電源電圧に基づいて、回路内の各素子（トランジスタ）の端子に印加される電圧を判断し、トランジスタ破壊を起こすような組み合わせの有無を検証するようにしてある。ここでの検証作業としては、予め厚膜トランジスタと薄膜トランジスタとの組み合わせで、トランジスタ破壊を起こす様々なケースについてリスト化しておき、レイアウトデータで示される回路の各部の接続が、そのリスト化されたトランジスタ破壊を起こす接続に該当するか否か検証するようにしてある。
【００２２】
図３及び図４は、トランジスタの種類と印加電圧との相関関係を表として示した図である。図３，図４の中で、「ＯＫ」と示された状態は、トランジスタ破壊を生じない印加状態であり、「ＮＧ」と示された状態は、トランジスタ破壊を招く可能性が高い印加状態である。即ち、図３に示したように、薄膜トランジスタの場合には、ゲート，ソース，ドレイン，バルクのいずれか１つの端子に対して、高電圧が直接印加された場合、その薄膜トランジスタが破壊してしまう。他のトランジスタを経由して高電圧が印加される場合にも、破壊してしまう。また、厚膜トランジスタの場合には、ゲート，ソース，ドレイン，バルクのいずれの端子に高電圧が印加された場合であっても、その高電圧の印加ではトランジスタは破壊されない。
【００２３】
また図４に示すように、薄膜トランジスタの場合には、ソース，ドレインが標準電圧で、バルク電圧が低電圧の場合、Ｐ型ＭＯＳトランジスタにＰＮ順バイアスによるリーク電流が流れるので、この場合にもトランジスタが破壊してしまう。厚膜トランジスタの場合には、ソース，ドレインが高電圧で、バルク電圧が低電圧又は標準電圧の場合、やはりＰ型ＭＯＳトランジスタにＰＮ順バイアスによるリーク電流が流れるので、この場合にもトランジスタが破壊してしまう。
【００２４】
従って、端子の電圧関係がこのように「ＮＧ」になっているトランジスタを検出した場合には、このレイアウトデータで示される回路の該当する箇所の接続が不良であると判断する。図３，図４に示したトランジスタの種類と印加電圧との相関関係をリスト化して、そのリスト内で「ＮＧ」となる状態が、レイアウトデータで示される回路内にあるか否か判断することで、容易に回路の検証が可能になる。
【００２５】
図５は、エラーとなる回路構成と印加電圧の組み合わせの例を示した図である。図５の例では、チェック１からチェック８までの８つのチェックを、図５Ａから図５Ｈに順に示してある。この図５では、下側にまとめて示すように、Ｐ型の厚膜トランジスタ，Ｎ型の厚膜トランジスタ，Ｐ型の薄膜トランジスタ，Ｎ型の薄膜トランジスタの４種類を区別して図示してあり、図５Ａから図５Ｈの各チェック項目毎に×印を付与した接続箇所がエラー箇所である。
【００２６】
チェック１は、図５Ａに示すように、高電圧につながるバルク（即ちバルクの端子の名称にＶＨが付与されている場合）に含まれる薄膜トランジスタのゲート，ソース，ドレインは、エラーとするチェック処理である。
【００２７】
チェック２は、図５Ｂに示すように、高電圧につながる薄膜トランジスタのゲート（即ちゲートの端子の名称にＶＨが付与されている場合）は、エラーとするチェック処理である。
【００２８】
チェック３は、図５Ｃに示すように、高電圧につながる薄膜トランジスタのソース，ドレイン（即ちソース，ドレインの端子の名称にＶＨが付与されている場合）は、エラーとするチェック処理である。
【００２９】
チェック４は、図５Ｄに示すように、厚膜トランジスタにおいて、標準電圧につながるバルク（即ちバルクの端子の名称にＶＸが付与されている場合）と、高電圧につながるソース（即ちソースの端子の名称にＶＨが付与されている場合）との重なりは、エラーとするチェック処理である。
【００３０】
チェック５は、図５Ｅに示すように、厚膜トランジスタと薄膜トランジスタにおいて、低電圧につながるバルク（即ちバルクの端子の名称にＶＬが付与されている場合）と、高電圧又は標準電圧につながるソース（即ちソースの端子の名称にＶＨ又はＶＸが付与されている場合）との重なりは、エラーとするチェック処理である。
【００３１】
チェック６は、図５Ｆに示すように、高電圧につながるバルク（即ちバルクの端子の名称にＶＨが付与されている場合）に含まれる厚膜トランジスタのドレインにつながる薄膜トランジスタのゲートは、エラーとするチェック処理である。
【００３２】
チェック７は、図５Ｇに示すように、高電圧につながるバルク（即ちバルクの端子の名称にＶＨが付与されている場合）に含まれる厚膜トランジスタのソース，ドレインにつながる薄膜トランジスタのソース，ドレインは、エラーとするチェック処理である。
【００３３】
チェック８は、図５Ｈに示すように、標準電圧につながるバルク（即ちバルクの端子の名称にＶＸが付与されている場合）に含まれる薄膜トランジスタのドレインにつながる、低電圧につながるバルク（即ちバルクの端子の名称にＶＬが付与されている場合）に含まれる薄膜トランジスタのソースは、エラーとするチェック処理である。
【００３４】
以上のチェック処理を行うことで、３種類の電圧の電源を接続する集積回路において、接続間違いや電圧指示間違いによる印加電圧とトランジスタの不整合を、レイアウトデータのみから論理的な検証で検出でき、接続間違いを設計段階で簡単に検証できるようになる。この場合、レイアウトデータ内の各端子に付加した印加電圧に対応した文字列を使用して、トランジスタの各端子に印加される電圧を判断できるようにしたので、レイアウトデータを使用した検証が、各端子の名称の判断だけで非常に簡単行え、適正な回路の設計が迅速に行えるようになる。
【００３５】
なお、本例の不具合検出処理は、例えば、集積回路を設計する機器（コンピュータ装置など）で直接実行するように、その装置に実装させておいても良いが、不具合検出処理をプログラム化して、何らかの媒体に記録（記憶）させて、そのプログラムを、集積回路を設計・検証するユーザに配付して、各自のコンピュータ装置にインストールさせるようにしても良い。
【００３６】
また、上述した実施の形態で示した印加電圧の種類や電圧値、及びその電圧値毎に付与した文字列などは、一例を示したものであり、上述した例に限定されるものではない。また、トランジスタ破壊を起こす組み合わせについても、印加電圧を上述した実施の形態で説明した条件に設定した場合の例を示したものであり、上述した組み合わせに限定されるものではない。
【００３７】
【発明の効果】
本発明によると、過電圧の印加でトランジスタが破壊する可能性のある箇所を、レイアウトデータから判断できるようになり、実際に回路を試作する前に、回路の不具合を検出できるようになる。
【００３８】
この場合、レイアウトデータで示される各端子の情報に、印加電圧値を示す情報を付加し、その印加電圧値が端子毎に付加されたレイアウトデータに基づいて、トランジスタが破壊する箇所を判断するようにしたことで、レイアウトデータで示される各端子の名称などの情報を使用して、容易に検証ができるようになる。
【図面の簡単な説明】
【図１】集積回路のトランジスタ形成例を示す説明図で、図１Ａは上面図、図１Ｂは断面図である。
【図２】本発明の一実施の形態による端子名の処理例を示すフローチャートである。
【図３】本発明の一実施の形態によるトランジスタの許容電圧の例を示す説明図である。
【図４】本発明の一実施の形態によるトランジスタのソース／ドレイン電圧とバルク電圧との関係の例を示す説明図である。
【図５】本発明の一実施の形態によるチェック例を示す説明図である。
【符号の説明】
１…厚膜トランジスタ（Ｐ型のＭＯＳトランジスタ）、２…厚膜トランジスタ（Ｎ型のＭＯＳトランジスタ）、３…薄膜トランジスタ（Ｐ型のＭＯＳトランジスタ）、４…薄膜トランジスタ（Ｎ型のＭＯＳトランジスタ）、１ｄ，２ｃ，３ｄ，４ｃ…ポリシリコン、１ｅ，２ｄ，３ｅ，４ｄ…ゲート酸化膜、５…ゲート酸化膜の膜厚を規定するレイヤー
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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