(57)【要約】【課題】不揮発性抵抗変化メモリデバイスの回路歩留まりを向上させるとともに、メモリ性能を向上させる。【解決手段】シリコン基板を準備する工程と、基板上にシリコン酸化層を形成する工程と、シリコン酸化層上に、白金およびイリジウムからなる金属の群から選択される金属によって第１金属層を形成する工程と、第１金属層上にペロブスカイト金属酸化薄膜を形成する工程と、ペロブスカイト金属酸化薄膜上に、白金およびイリジウムからなる金属の群から選択される金属によって第２金属層を堆積する工程と、第２金属層を堆積する工程によって得られる積層構造体を約４００℃〜７００℃の温度で、約５分〜３時間アニーリングする工程と、第１金属層と第２金属層との間の抵抗を変化させる工程とを含む。【選択図】  図１
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【特許請求の範囲】
【請求項１】
シリコン基板を準備する工程と、
該基板上にシリコン酸化層を形成する工程と、
該シリコン酸化層上に、白金およびイリジウムからなる金属の群から選択される金属によって第１金属層を形成する工程と、
該第１金属層上にペロブスカイト金属酸化薄膜を形成する工程と、
該ペロブスカイト金属酸化薄膜上に、白金およびイリジウムからなる金属の群から選択される金属によって第２金属層を堆積する工程と、
該第２金属層を堆積する工程によって得られる積層構造体を約４００℃〜７００℃の温度で、約５分〜３時間アニーリングする工程と、
前記第１金属層と第２金属層との間の抵抗を変化させる工程と、
を含む抵抗変化素子の製造方法。
【請求項２】
前記ペロブスカイト金属酸化薄膜を形成する工程は、複数のペロブスカイト金属酸化層を、約１００ｎｍ〜３００ｎｍの厚さに堆積する工程を含み、各ペロブスカイト金属酸化層を堆積するごとに得られる構造体が、約５分〜１２分間にわたって約１００℃〜２５０℃の温度の周囲雰囲気下でベーキングされた後に、約４００℃〜７００℃の温度の酸素雰囲気下でアニーリングされる、請求項１に記載の抵抗変化素子の製造方法。
【請求項３】
前記ベーキングの約１００℃〜約２５０℃の温度が、順次段階的に増加されるようになっており、前記構造体がまず約１２０℃で１分間加熱され、次いで該構造体が約１８０℃で約１分間加熱され、次いで該構造体が約２４０℃で約１分間加熱される、請求項２に記載の抵抗変化素子の製造方法。
【請求項４】
前記ペロブスカイト金属酸化層を形成する工程は、一般式Ｍ’ｘＭ’’（１−ｘ）ＭｙＯｚを有する薄膜を堆積する工程を含み、
Ｍ’は、Ｌａ、Ｃｅ、Ｂｉ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｙ、Ｓｃ、Ｙｂ、Ｌｕ、Ｇｄからなる群から選択される金属であり、
Ｍ’’は、Ｍｇ、Ｃａ、Ｓｒ、Ｂａ、Ｐｂ、Ｚｎ、Ｃｄからなる群から選択される金属であり、
Ｍは、Ｍｎ、Ｃｅ、Ｖ、Ｆｅ、Ｃｏ、Ｎｂ、Ｔａ、Ｃｒ、Ｍｏ、Ｗ、Ｚｒ、Ｈｆ、Ｎｉからなる群から選択される金属であり、
Ｍ’の組成割合ｘは、０〜１の範囲であり、
Ｍの組成割合ｙは、０〜２の範囲であり、
Ｏの組成割合ｚは、１〜７の範囲である、請求項１に記載の抵抗変化素子の製造方法。
【請求項５】
前記第１金属層と第２金属層との間の抵抗を変化させる工程において、該第１金属層と第２金属層との間に、抵抗変化生成パルスがパルス長さを変化させて印加される、請求項１に記載の抵抗変化素子の製造方法。
【請求項６】
前記第１金属層と第２金属層との間の抵抗を変化させる工程において、前記第１金属層と前記第２金属層との間に約１ボルト〜３ボルトの電圧を７００ｎｓｅｃよりも長い時間にわたって印加することによって該抵抗が低下される、請求項５に記載の抵抗変化素子の製造方法。
【請求項７】
前記第１金属層と第２金属層との間の抵抗を変化させる工程において、前記第１金属層と前記第２金属層との間に約２ボルト〜５ボルトの電圧を１０００ｎｓｅｃよりも短い時間にわたって印加することによって該抵抗が増加される、請求項５に記載の抵抗変化素子の製造方法。
【請求項８】
前記シリコン酸化膜上に第１金属層を堆積する工程および前記ペロブスカイト金属酸化薄膜上に第２金属層を堆積する工程は、それぞれ、約１００ｎｍ〜２００ｎｍの厚さを有する層を堆積する工程を含む、請求項１に記載の抵抗変化素子の製造方法。
【請求項９】
前記ペロブスカイト金属酸化薄膜を堆積する工程は、１層のアモルファスペロブスカイト金属酸化薄膜を堆積する工程を含む、請求項１に記載の抵抗変化素子の製造方法。
【請求項１０】
シリコン酸化層を上面に有するシリコン基板を提供する工程と、
該シリコン酸化層上に、白金およびイリジウムからなる金属の群から選択される金属によって第１金属層を形成する工程と、
該第１金属層上に複数のペロブスカイト金属酸化層を約１００ｎｍ〜３００ｎｍの厚さに堆積する工程を含み、各ペロブスカイト金属酸化層を堆積するごとに得られる構造体を、約５分〜１２分間、約１００℃〜２５０℃の温度の周囲雰囲気下でベーキングして、約４００℃〜７００℃の温度の酸素雰囲気下でアニーリングすることにより、ペロブスカイト金属酸化薄膜を形成する工程と、
該ペロブスカイト金属酸化薄膜上に、白金およびイリジウムからなる金属の群から選択される金属によって第２金属層を堆積する工程と、
該第２金属層を堆積する工程によって得られる構造体を約４００℃〜７００℃の温度の酸素雰囲気下で、約５分〜３時間アニーリングする工程と、
前記第１金属層と第２金属層との間の抵抗を変化させる工程と、
を含む不揮発性抵抗変化メモリデバイスの製造方法。
【請求項１１】
前記ベーキングにおける約１００℃〜約２５０℃の温度が、順次段階的に増加するようになっており、前記構造体が、まず約１２０℃で１分間加熱され、次いで該構造体が約１８０℃で約１分間加熱され、次いで該構造体が約２４０℃で約１分間加熱される、請求項１０に記載の不揮発性抵抗変化メモリデバイスの製造方法。
【請求項１２】
前記ペロブスカイト金属酸化層を堆積する工程は、一般式Ｍ’ｘＭ’’（１−ｘ）ＭｙＯｚを有する薄膜を堆積する工程を含み、
Ｍ’は、Ｌａ、Ｃｅ、Ｂｉ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｙ、Ｓｃ、Ｙｂ、Ｌｕ、Ｇｄからなる群から選択される金属であり、
Ｍ’’は、Ｍｇ、Ｃａ、Ｓｒ、Ｂａ、Ｐｂ、Ｚｎ、Ｃｄからなる群から選択される金属であり、
Ｍは、Ｍｎ、Ｃｅ、Ｖ、Ｆｅ、Ｃｏ、Ｎｂ、Ｔａ、Ｃｒ、Ｍｏ、Ｗ、Ｚｒ、Ｈｆ、Ｎｉからなる群から選択される金属であり、
Ｍ’の組成割合ｘは、０〜１の範囲であり、
Ｍの組成割合ｙは、０〜２の範囲であり、
Ｏの組成割合ｚは、１〜７の範囲である、請求項１０に記載の不揮発性抵抗変化メモリデバイスの製造方法。
【請求項１３】
前記第１金属層と第２金属層との間の抵抗を変化させる工程において、該第１金属層と第２金属層との間に、抵抗変化生成パルスがパルス長さを変化させて印加される、請求項１０に記載不揮発性抵抗変化メモリデバイスの製造方法。
【請求項１４】
前記第１金属層と第２金属層との間の抵抗を変化させる工程において、約１ボルト〜３ボルトの電圧を前記第１金属層と前記第２金属層との間に７００ｎｓｅｃよりも長い時間にわたって印加することによって該抵抗が低下される、請求項１３に記載の不揮発性抵抗変化メモリデバイスの製造方法。
【請求項１５】
前記第１金属層と第２金属層との間の抵抗を変化させる工程において、約２ボルト〜５ボルトの電圧を前記第１金属層と前記第２金属層との間に１０００ｎｓｅｃよりも短い時間にわたって印加することによって該デバイスの抵抗が増加される、請求項１３に記載の不揮発性抵抗変化メモリデバイスの製造方法。
【請求項１６】
前記シリコン酸化膜上に第１金属層を堆積する工程および前記ペロブスカイト金属酸化膜上に第２金属層を堆積する工程は、それぞれ、約１００ｎｍ〜２００ｎｍの厚さを有する層をそれぞれ堆積する工程を含む、請求項１０に記載の不揮発性抵抗変化メモリデバイスの製造方法。
【請求項１７】
前記ペロブスカイト金属酸化薄膜を堆積する工程は、１層のアモルファスペロブスカイト金属酸化薄膜を堆積する工程を含む、請求項１０に記載の不揮発性抵抗変化メモリデバイスの製造方法。
【請求項１８】
シリコン酸化層を上面に有するシリコン基板を提供する工程と、
該シリコン酸化層上に白金およびイリジウムからなる金属の群から選択される金属によって第１金属層を形成する工程と、
該第１金属層上に、複数のペロブスカイト金属酸化層を約１００ｎｍ〜３００ｎｍの厚さに堆積して、ペロブスカイト金属酸化薄膜を形成する工程と、
形成されたペロブスカイト金属酸化薄膜上に、白金およびイリジウムからなる金属の群から選択される金属によって第２金属層を堆積する工程と、
該第２金属層を堆積する工程によって得られる積層構造体を約４００℃〜７００℃の温度の酸素雰囲気下で、約５分〜３時間アニーリングする工程と、
前記第１金属層と第２金属層との間の抵抗を変化させる工程とを包含し、
前記ペロブスカイト金属酸化薄膜を形成する工程は、
各ペロブスカイト金属酸化層を堆積するごとに得られる各構造体を約５分〜１２分間にわたって約１００℃〜２５０℃の温度周囲雰囲気下でベーキングする工程と、約４００℃〜７００℃の酸素雰囲気下の温度でアニーリングする工程とを含み、
該ベーキング工程の約１００℃〜約２５０℃の温度は、該構造体をまず約１２０℃で１分間加熱する工程と、次いで該構造体を約１８０℃で約１分間加熱する工程と、次いで該構造体を約２４０℃で約１分間加熱する工程とによって、順次段階的に増加され、
前記ペロブスカイト金属酸化薄膜を堆積する工程は、１層のアモルファスペロブスカイト金属酸化薄膜を堆積する工程を含み、前記ベーキング工程において、該アモルファスペロブスカイト金属酸化薄膜の一部が結晶性層に変化される、
不揮発性抵抗変化メモリデバイスの製造方法。
【請求項１９】
前記ペロブスカイト金属酸化層を堆積する工程は、一般式Ｍ’ｘＭ’’（１−ｘ）ＭｙＯｚを有する薄膜を堆積する工程を含み、
Ｍ’は、Ｌａ、Ｃｅ、Ｂｉ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｙ、Ｓｃ、Ｙｂ、Ｌｕ、Ｇｄからなる群から選択される金属であり、
Ｍ’’は、Ｍｇ、Ｃａ、Ｓｒ、Ｂａ、Ｐｂ、Ｚｎ、Ｃｄからなる群から選択される金属であり、
Ｍは、Ｍｎ、Ｃｅ、Ｖ、Ｆｅ、Ｃｏ、Ｎｂ、Ｔａ、Ｃｒ、Ｍｏ、Ｗ、Ｚｒ、Ｈｆ、Ｎｉからなる群から選択される金属であり、
Ｍ’の組成割合ｘは、０〜１の範囲であり、
Ｍの組成割合ｙは、０〜２の範囲であり、
Ｏの組成割合ｚは、１〜７の範囲である、
請求項１８に記載の不揮発性抵抗変化メモリデバイスの製造方法。
【請求項２０】
前記第１金属層と第２金属層との間の抵抗を変化させる工程において、該第１金属層と第２金属層との間に、抵抗変化生成パルスがパルス長さを変化させて印加される、請求項１８に記載の不揮発性抵抗変化メモリデバイスの製造方法。
【請求項２１】
前記第１金属層と第２金属層との間の抵抗を変化させる工程において、前記第１金属層と前記第２金属層との間に約１ボルト〜３ボルトの電圧を７００ｎｓｅｃよりも長い時間にわたって印加することによって該デバイスの抵抗が低下されるか、前記第１金属層と前記第２金属層との間に、約２ボルト〜５ボルトの電圧を１０００ｎｓｅｃよりも短い時間にわたって印加することによって該デバイスの抵抗が増加される、請求項２０に記載の不揮発性抵抗変化メモリデバイスの製造方法。
【請求項２２】
前記シリコン酸化膜上に第１金属層を堆積する工程および前記ペロブスカイト金属酸化膜上に第２金属層を堆積する工程は、それぞれ、約１００ｎｍ〜２００ｎｍの厚さを有する層を堆積する工程を含む、請求項１８に記載の不揮発性抵抗変化メモリデバイスの製造方法。
【請求項２３】
シリコン酸化層を有するシリコン基板と、
該シリコン酸化層上に白金およびイリジウムからなる金属の群から選択される金属によって形成された第１金属層と、
該第１金属層上に形成されたペロブスカイト金属酸化薄膜と、
該ペロブスカイト金属酸化薄膜上に白金およびイリジウムからなる金属の群から選択される金属によって形成された第２金属層と、
該第２金属層に接続されたメタライゼーション要素と
を含む不揮発性抵抗変化メモリデバイス。
【請求項２４】
前記ペロブスカイト金属酸化層は、一般式Ｍ’ｘＭ’’（１−ｘ）ＭｙＯｚを有する薄膜が堆積されて構成されており、
Ｍ’は、Ｌａ、Ｃｅ、Ｂｉ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｙ、Ｓｃ、Ｙｂ、Ｌｕ、Ｇｄからなる群から選択される金属であり、
Ｍ’’は、Ｍｇ、Ｃａ、Ｓｒ、Ｂａ、Ｐｂ、Ｚｎ、Ｃｄからなる群から選択される金属であり、
Ｍは、Ｍｎ、Ｃｅ、Ｖ、Ｆｅ、Ｃｏ、Ｎｂ、Ｔａ、Ｃｒ、Ｍｏ、Ｗ、Ｚｒ、Ｈｆ、Ｎｉからなる群から選択される金属であり、
Ｍ’の組成割合ｘは、０〜１の範囲であり、
Ｍの組成割合ｙは、０〜２の範囲であり、
Ｏの組成割合ｚは、１〜７の範囲である、請求項２３に記載の不揮発性抵抗変化メモリデバイス。
【請求項２５】
前記第１金属層と第２金属層との間の抵抗が、該第１金属層と第２金属層との間に、抵抗変化生成パルスをパルス長さを変化させて印加することによって変化している、請求項２３に記載の不揮発性抵抗変化メモリデバイス。
【請求項２６】
前記第１金属層と第２金属層との間の抵抗が、前記第１金属層と前記第２金属層との間に約１ボルト〜３ボルトの電圧を７００ｎｓｅｃよりも長い時間にわたって印加することによって低下されている、請求項２５に記載の不揮発性抵抗変化メモリデバイス。
【請求項２７】
前記第１金属層と第２金属層との間の抵抗が、前記第１金属層と前記第２金属層との間に約２ボルト〜５ボルトの電圧を１０００ｎｓｅｃよりも短い時間にわたって印加することによって増加されている、請求項２５に記載の不揮発性抵抗変化メモリデバイス。
【請求項２８】
前記第１金属層および前記第２金属層は、それぞれ、約１００ｎｍ〜２００ｎｍの厚さを有する、請求項２３に記載の不揮発性抵抗変化メモリデバイス。
【請求項２９】
前記ペロブスカイト金属酸化薄膜は、１層のアモルファスペロブスカイト金属酸化薄膜を有する、請求項２３に記載の不揮発性抵抗変化メモリデバイス。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電気パルスを印加することによって可逆的な抵抗変化を誘導する方法を用いた抵抗変化素子の製造方法および不揮発性抵抗変化メモリデバイスの製造方法に関する。ここで、抵抗変化の特性、すなわち、抵抗の増加または減少は、パルスの持続時間によって決定される。また、本発明は、この可逆的な抵抗変化を誘導する方法を用いて製造された不揮発性抵抗変化メモリデバイスに関する。
【０００２】
【従来の技術】
Ｐｒ０．３Ｃａ０．７ＭｎＯ３（ＰＣＭＯ）等のペロブスカイト金属酸化薄膜は、電気パルスが印加されると可逆的な抵抗変化を起こす。ＰＣＭＯ薄膜の成長は、パルスレーザアブレーション（ＰＬＡ）方法を用いたエピタキシャルＹＢａ２Ｃｕ３Ｏ７（ＹＢＣＯ）基板および部分エピタキシャルＰｔ基板の両方が使用される（Ｌｉｕら、Ｅｌｅｃｔｒｉｃ−ｐｕｌｓｅ−ｉｎｄｕｃｅｄ  ｒｅｖｅｒｓｉｂｌｅ  ｒｅｓｉｓｔａｎｃｅ  ｃｈａｎｇｅ  ｅｆｆｅｃｔ  ｉｎ  ｍａｇｎｅｔｒｏｒｅｓｉｓｔｉｖｅ  ｆｉｌｍｓ，  Ａｐｐｌｉｅｄ  ＰｈｙｉｃｓＬｅｔｔｅｒｓ、７６、２７４９、２０００（非特許文献１）；およびＬｉｕら、米国特許第６，２０４，１３９号、２００１年３月特許査定、題名：「Ｍｅｔｈｏｄ  ｏｆ  ｓｗｉｔｃｈｉｎｇ  ｔｈｅ  ｐｒｏｐｅｒｔｉｅｓ  ｏｆｐｅｒｖｏｓｋｉｔｅ  ｍａｔｅｒｉａｌｓ  ｕｓｅｄ  ｉｎ  ｔｈｉｎ  ｆｉｌｍ  ｒｅｓｉｓｔｏｒｓ」（非特許文献２）を参照）。ＰＣＭＯ薄膜のエピタキシャル特性は、Ｘ線回折（ＸＲＤ）極座標図で確認することができる。
【０００３】
米国特許第６，２０４，１３９号（非特許文献２）は、室温でＰＣＭＯ薄膜に電気パルスを印加した場合に抵抗変化が生じることを記載する。ＰＣＭＯ薄膜は、パルスレーザ堆積（ＰＬＤ）によって、エピタキシャルＹＢａ２Ｃｕ３Ｏ７（ＹＢＣＯ）基板および部分エピタキシャルＰｔ基板の両方の上にそれぞれ堆積される。抵抗変化の特性（すなわち、抵抗の増加または減少）は、電気パルスの極性によって決定される。
【０００４】
上記Ｌｉｕらの非特許文献２に記載されるように、ＬａＡｌＯ３上のＹＢＣＯ上にＰＣＭＯをエピタキシャル成長させることにより、室温で動作可能であって、抵抗が電気的にプログラム可能な不揮発性メモリデバイスを作製することができる。このタイプのメモリデバイスは、逆位相の短電気パルスが印加されることによって可逆にプログラムされ得る。メモリセルは、単ビットまたは多ビット情報のいずれも生成できる。
【０００５】
しかし、ＰＣＭＯを結晶構造とする必要があるために、ＹＢＣＯ等の特定の材料の下部電極上にてＰＣＭＯを成長させる必要がある。このことは、当該技術分野の技術水準にあるシリコン集積回路技術に適合しない。しかも、その場合の成長（または結晶化）温度が比較的高いので（例えば、＞７００℃）、デバイスを当該技術分野の技術水準の集積回路に組み込むのは非常に困難である。加えて、回路領域全体を単粒ＰＣＭＯを用いて覆うことができないという問題もある。単粒ＰＣＭＯ結晶上に作製されたメモリセルの性質は同一ではなく、また、粒界領域を覆う多粒ＰＣＭＯ結晶上に作製されたメモリの性質も同一ではないために、回路歩留まりおよびメモリ性能に問題が生じるおそれがある。
【０００６】
【非特許文献１】
Ｌｉｕら、Ｅｌｅｃｔｒｉｃ−ｐｕｌｓｅ−ｉｎｄｕｃｅｄ  ｒｅｖｅｒｓｉｂｌｅ  ｒｅｓｉｓｔａｎｃｅ  ｃｈａｎｇｅ  ｅｆｆｅｃｔ  ｉｎ  ｍａｇｎｅｔｒｏｒｅｓｉｓｔｉｖｅ  ｆｉｌｍｓ，  Ａｐｐｌｉｅｄ  ＰｈｙｉｃｓＬｅｔｔｅｒｓ、７６、２７４９、２０００
【非特許文献２】
米国特許第６，２０４，１３９号
【０００７】
【発明が解決しようとする課題】
本発明の目的は、単極性パルスを用いて不揮発性メモリデバイスであるＲ−ＲＡＭにおいて抵抗を変化させる方法を提供することにある。
【０００８】
本発明の別の目的は、抵抗変化を生成するパルス長を変化させることによって不揮発性メモリデバイスであるＲ−ＲＡＭデバイスにおいて抵抗を変化させる方法を提供することにある。
【０００９】
本発明のさらに別の目的は、金属層の上にＰＣＭＯ層を作製する工程を含む不揮発性メモリデバイスであるＲ−ＲＡＭデバイスを提供することにある。
【００１０】
【課題を解決するための手段】
本発明の抵抗変化素子の製造方法は、シリコン基板を準備する工程と、該基板上にシリコン酸化層を形成する工程と、該シリコン酸化層上に、白金およびイリジウムからなる金属の群から選択される金属によって第１金属層を形成する工程と、該第１金属層上にペロブスカイト金属酸化薄膜を形成する工程と、該ペロブスカイト金属酸化薄膜上に、白金およびイリジウムからなる金属の群から選択される金属によって第２金属層を堆積する工程と、該第２金属層を堆積する工程によって得られる積層構造体を約４００℃〜７００℃の温度で、約５分〜３時間アニーリングする工程と、前記第１金属層と第２金属層との間の抵抗を変化させる工程と、を含む。
【００１１】
前記ペロブスカイト金属酸化薄膜を形成する工程は、複数のペロブスカイト金属酸化層を、約１００ｎｍ〜３００ｎｍの厚さに堆積する工程を含み、各ペロブスカイト金属酸化層を堆積するごとに得られる構造体が、約５分〜１２分間にわたって約１００℃〜２５０℃の温度の周囲雰囲気下でベーキングされた後に、約４００℃〜７００℃の温度の酸素雰囲気下でアニーリングされる。
【００１２】
前記ベーキングの約１００℃〜約２５０℃の温度が、順次段階的に増加されるようになっており、前記構造体がまず約１２０℃で１分間加熱され、次いで該構造体が約１８０℃で約１分間加熱され、次いで該構造体が約２４０℃で約１分間加熱される。
【００１３】
前記ペロブスカイト金属酸化層を形成する工程は、一般式Ｍ’ｘＭ’’（１−ｘ）ＭｙＯｚを有する薄膜を堆積する工程を含み、Ｍ’は、Ｌａ、Ｃｅ、Ｂｉ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｙ、Ｓｃ、Ｙｂ、Ｌｕ、Ｇｄからなる群から選択される金属であり、Ｍ’’は、Ｍｇ、Ｃａ、Ｓｒ、Ｂａ、Ｐｂ、Ｚｎ、Ｃｄからなる群から選択される金属であり、Ｍは、Ｍｎ、Ｃｅ、Ｖ、Ｆｅ、Ｃｏ、Ｎｂ、Ｔａ、Ｃｒ、Ｍｏ、Ｗ、Ｚｒ、Ｈｆ、Ｎｉからなる群から選択される金属であり、Ｍ’の組成割合ｘは、０〜１の範囲であり、Ｍの組成割合ｙは、０〜２の範囲であり、Ｏの組成割合ｚは、１〜７の範囲である。
【００１４】
前記第１金属層と第２金属層との間の抵抗を変化させる工程において、該第１金属層と第２金属層との間に、抵抗変化生成パルスがパルス長さを変化させて印加される。
【００１５】
前記第１金属層と第２金属層との間の抵抗を変化させる工程において、前記第１金属層と前記第２金属層との間に約１ボルト〜３ボルトの電圧を７００ｎｓｅｃよりも長い時間にわたって印加することによって該抵抗が低下される。
【００１６】
前記第１金属層と第２金属層との間の抵抗を変化させる工程において、前記第１金属層と前記第２金属層との間に約２ボルト〜５ボルトの電圧を１０００ｎｓｅｃよりも短い時間にわたって印加することによって該抵抗が増加される。
【００１７】
前記シリコン酸化膜上に第１金属層を堆積する工程および前記ペロブスカイト金属酸化薄膜上に第２金属層を堆積する工程は、それぞれ、約１００ｎｍ〜２００ｎｍの厚さを有する層を堆積する工程を含む。
【００１８】
前記ペロブスカイト金属酸化薄膜を堆積する工程は、１層のアモルファスペロブスカイト金属酸化薄膜を堆積する工程を含む。
【００１９】
本発明の不揮発性抵抗変化メモリデバイスの製造方法は、シリコン酸化層を上面に有するシリコン基板を提供する工程と、該シリコン酸化層上に、白金およびイリジウムからなる金属の群から選択される金属によって第１金属層を形成する工程と、該第１金属層上に複数のペロブスカイト金属酸化層を約１００ｎｍ〜３００ｎｍの厚さに堆積する工程を含み、各ペロブスカイト金属酸化層を堆積するごとに得られる構造体を、約５分〜１２分間、約１００℃〜２５０℃の温度の周囲雰囲気下でベーキングして、約４００℃〜７００℃の温度の酸素雰囲気下でアニーリングすることにより、ペロブスカイト金属酸化薄膜を形成する工程と、該ペロブスカイト金属酸化薄膜上に、白金およびイリジウムからなる金属の群から選択される金属によって第２金属層を堆積する工程と、該第２金属層を堆積する工程によって得られる構造体を約４００℃〜７００℃の温度の酸素雰囲気下で、約５分〜３時間アニーリングする工程と、前記第１金属層と第２金属層との間の抵抗を変化させる工程と、を含む。
【００２０】
前記ベーキングにおける約１００℃〜約２５０℃の温度が、順次段階的に増加するようになっており、前記構造体が、まず約１２０℃で１分間加熱され、次いで該構造体が約１８０℃で約１分間加熱され、次いで該構造体が約２４０℃で約１分間加熱される。
【００２１】
前記ペロブスカイト金属酸化層を堆積する工程は、一般式Ｍ’ｘＭ’’（１−ｘ）ＭｙＯｚを有する薄膜を堆積する工程を含み、Ｍ’は、Ｌａ、Ｃｅ、Ｂｉ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｙ、Ｓｃ、Ｙｂ、Ｌｕ、Ｇｄからなる群から選択される金属であり、Ｍ’’は、Ｍｇ、Ｃａ、Ｓｒ、Ｂａ、Ｐｂ、Ｚｎ、Ｃｄからなる群から選択される金属であり、Ｍは、Ｍｎ、Ｃｅ、Ｖ、Ｆｅ、Ｃｏ、Ｎｂ、Ｔａ、Ｃｒ、Ｍｏ、Ｗ、Ｚｒ、Ｈｆ、Ｎｉからなる群から選択される金属であり、Ｍ’の組成割合ｘは、０〜１の範囲であり、Ｍの組成割合ｙは、０〜２の範囲であり、Ｏの組成割合ｚは、１〜７の範囲である。
【００２２】
前記第１金属層と第２金属層との間の抵抗を変化させる工程において、該第１金属層と第２金属層との間に、抵抗変化生成パルスがパルス長さを変化させて印加される。
【００２３】
前記第１金属層と第２金属層との間の抵抗を変化させる工程において、約１ボルト〜３ボルトの電圧を前記第１金属層と前記第２金属層との間に７００ｎｓｅｃよりも長い時間にわたって印加することによって該抵抗が低下される。
【００２４】
前記第１金属層と第２金属層との間の抵抗を変化させる工程において、約２ボルト〜５ボルトの電圧を前記第１金属層と前記第２金属層との間に１０００ｎｓｅｃよりも短い時間にわたって印加することによって該デバイスの抵抗が増加される。
【００２５】
前記シリコン酸化膜上に第１金属層を堆積する工程および前記ペロブスカイト金属酸化膜上に第２金属層を堆積する工程は、それぞれ、約１００ｎｍ〜２００ｎｍの厚さを有する層をそれぞれ堆積する工程を含む。
【００２６】
前記ペロブスカイト金属酸化薄膜を堆積する工程は、１層のアモルファスペロブスカイト金属酸化薄膜を堆積する工程を含む。
【００２７】
また、本発明の不揮発性抵抗変化メモリデバイスの製造方法は、シリコン酸化層を上面に有するシリコン基板を提供する工程と、該シリコン酸化層上に白金およびイリジウムからなる金属の群から選択される金属によって第１金属層を形成する工程と、該第１金属層上に、複数のペロブスカイト金属酸化層を約１００ｎｍ〜３００ｎｍの厚さに堆積して、ペロブスカイト金属酸化薄膜を形成する工程と、形成されたペロブスカイト金属酸化薄膜上に、白金およびイリジウムからなる金属の群から選択される金属によって第２金属層を堆積する工程と、該第２金属層を堆積する工程によって得られる積層構造体を約４００℃〜７００℃の温度の酸素雰囲気下で、約５分〜３時間アニーリングする工程と、前記第１金属層と第２金属層との間の抵抗を変化させる工程とを包含し、前記ペロブスカイト金属酸化薄膜を形成する工程は、各ペロブスカイト金属酸化層を堆積するごとに得られる各構造体を約５分〜１２分間にわたって約１００℃〜２５０℃の温度周囲雰囲気下でベーキングする工程と、約４００℃〜７００℃の酸素雰囲気下の温度でアニーリングする工程とを含み、該ベーキング工程の約１００℃〜約２５０℃の温度は、該構造体をまず約１２０℃で１分間加熱する工程と、次いで該構造体を約１８０℃で約１分間加熱する工程と、次いで該構造体を約２４０℃で約１分間加熱する工程とによって、順次段階的に増加され、前記ペロブスカイト金属酸化薄膜を堆積する工程は、１層のアモルファスペロブスカイト金属酸化薄膜を堆積する工程を含み、前記ベーキング工程において、該アモルファスペロブスカイト金属酸化薄膜の一部が結晶性層に変化される。
【００２８】
前記ペロブスカイト金属酸化層を堆積する工程は、一般式Ｍ’ｘＭ’’（１−ｘ）ＭｙＯｚを有する薄膜を堆積する工程を含み、Ｍ’は、Ｌａ、Ｃｅ、Ｂｉ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｙ、Ｓｃ、Ｙｂ、Ｌｕ、Ｇｄからなる群から選択される金属であり、Ｍ’’は、Ｍｇ、Ｃａ、Ｓｒ、Ｂａ、Ｐｂ、Ｚｎ、Ｃｄからなる群から選択される金属であり、Ｍは、Ｍｎ、Ｃｅ、Ｖ、Ｆｅ、Ｃｏ、Ｎｂ、Ｔａ、Ｃｒ、Ｍｏ、Ｗ、Ｚｒ、Ｈｆ、Ｎｉからなる群から選択される金属であり、Ｍ’の組成割合ｘは、０〜１の範囲であり、Ｍの組成割合ｙは、０〜２の範囲であり、Ｏの組成割合ｚは、１〜７の範囲である。
【００２９】
前記第１金属層と第２金属層との間の抵抗を変化させる工程において、該第１金属層と第２金属層との間に、抵抗変化生成パルスがパルス長さを変化させて印加される。
【００３０】
前記第１金属層と第２金属層との間の抵抗を変化させる工程において、前記第１金属層と前記第２金属層との間に約１ボルト〜３ボルトの電圧を７００ｎｓｅｃよりも長い時間にわたって印加することによって該デバイスの抵抗が低下されるか、前記第１金属層と前記第２金属層との間に、約２ボルト〜５ボルトの電圧を１０００ｎｓｅｃよりも短い時間にわたって印加することによって該デバイスの抵抗が増加される。
【００３１】
前記シリコン酸化膜上に第１金属層を堆積する工程および前記ペロブスカイト金属酸化膜上に第２金属層を堆積する工程は、それぞれ、約１００ｎｍ〜２００ｎｍの厚さを有する層を堆積する工程を含む。
【００３２】
本発明の不揮発性抵抗変化メモリデバイスは、シリコン酸化層を有するシリコン基板と、該シリコン酸化層上に白金およびイリジウムからなる金属の群から選択される金属によって形成された第１金属層と、該第１金属層上に形成されたペロブスカイト金属酸化薄膜と、該ペロブスカイト金属酸化薄膜上に白金およびイリジウムからなる金属の群から選択される金属によって形成された第２金属層と、該第２金属層に接続されたメタライゼーション要素とを含む。
【００３３】
前記ペロブスカイト金属酸化層は、一般式Ｍ’ｘＭ’’（１−ｘ）ＭｙＯｚを有する薄膜が堆積されて構成されており、Ｍ’は、Ｌａ、Ｃｅ、Ｂｉ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｙ、Ｓｃ、Ｙｂ、Ｌｕ、Ｇｄからなる群から選択される金属であり、Ｍ’’は、Ｍｇ、Ｃａ、Ｓｒ、Ｂａ、Ｐｂ、Ｚｎ、Ｃｄからなる群から選択される金属であり、Ｍは、Ｍｎ、Ｃｅ、Ｖ、Ｆｅ、Ｃｏ、Ｎｂ、Ｔａ、Ｃｒ、Ｍｏ、Ｗ、Ｚｒ、Ｈｆ、Ｎｉからなる群から選択される金属であり、Ｍ’の組成割合ｘは、０〜１の範囲であり、Ｍの組成割合ｙは、０〜２の範囲であり、Ｏの組成割合ｚは、１〜７の範囲である。
【００３４】
前記第１金属層と第２金属層との間の抵抗が、該第１金属層と第２金属層との間に、抵抗変化生成パルスをパルス長さを変化させて印加することによって変化している。
【００３５】
前記第１金属層と第２金属層との間の抵抗が、前記第１金属層と前記第２金属層との間に約１ボルト〜３ボルトの電圧を７００ｎｓｅｃよりも長い時間にわたって印加することによって低下されている。
【００３６】
前記第１金属層と第２金属層との間の抵抗が、前記第１金属層と前記第２金属層との間に約２ボルト〜５ボルトの電圧を１０００ｎｓｅｃよりも短い時間にわたって印加することによって増加されている。
【００３７】
前記第１金属層および前記第２金属層は、それぞれ、約１００ｎｍ〜２００ｎｍの厚さを有する。
【００３８】
前記ペロブスカイト金属酸化薄膜は、１層のアモルファスペロブスカイト金属酸化薄膜を有する。
【００３９】
上記本発明の目的および要旨によって、本発明の性質が迅速に理解できる。以下の本発明の好適な実施形態の詳細な説明を図面と共に参照することによって、本発明をさらに完全に理解できる。
【００４０】
【発明の実施の形態】
本発明の抵抗変化素子の製造方法は、ＰＣＭＯ金属酸化膜を基板上にスピンコーティングによって形成する工程を含む。ＰＣＭＯ薄膜は、多結晶性であり、電気パルスが印加されると大きな可逆抵抗変化を起こす。
【００４１】
本発明方法におけるＰＣＭＯ薄膜は、シリコン基板上に堆積された白金またはイリジウム層上にスピンコーティングによって堆積される。ＰＣＭＯ薄膜は、低温度アニーリング処理によって、基本的なアモルファスまたは多結晶構造とされる。抵抗変化は電気パルスを印加することによって達成され、抵抗変化の特性、すなわち、抵抗変化の増加または減少は、電気パルスの持続期間に依存する。抵抗変化の範囲は非常に大きく、４００Ω程度〜２５０ｋΩ程度になる。
【００４２】
本発明の不揮発性抵抗変化メモリデバイスの製造方法は、メモリ素子をアモルファスまたは微小粒ＰＣＭＯ薄膜の上に作製する工程を含む。ＰＣＭＯの薄膜はアモルファス形態なので、あまり高温度の処理を必要とせず、抵抗変化素子の下部電極上に形成され得る。これは、当該技術分野の技術水準の集積回路プロセスと同様である。加えて、アモルファスＰＣＭＯ材料は、全シリコンウェハ上か、またはナノスケールのパターン化領域中に均一に堆積され得る。これらの性質は、本発明の不揮発性抵抗変化メモリデバイスの製造方法が、非常に大規模なメモリチップおよび埋め込みメモリ集積の用途で有用となるためには必須である。
【００４３】
図１は、不揮発性抵抗変化メモリデバイスにおけるメモリセルの一例を示す断面図である。このメモリセル１０は、シリコン基板１２を有している。シリコン基板１２は、バルクシリコンまたはＳＩＭＯＸ基板であり、その上面に酸化膜を有する。シリコン基板１２上には白金層１４が堆積され、好適な実施形態においては、白金層１４はパターン化されない。白金層１４は、電子ビーム堆積または他の適切な堆積技術によって、約１００ｎｍ〜２００ｎｍの厚さに堆積され、下部電極として機能する。
【００４４】
白金層１４の上に、複数のＰＣＭＯ膜が、それぞれスピンコーティングされ所望の厚さのＰＣＭＯ層１６とされる。ＰＣＭＯ層の所望の厚さは、好適な実施形態において、約１００ｎｍ〜３００ｎｍである。
【００４５】
ＰＣＭＯ層を形成する１つのＰＣＭＯ膜がスピンコーティングされた後、得られた積層構造体を、約５分〜２０分間にわたってベーキング（ｂａｋｉｎｇ）してアニーリングし、その後、次のＰＣＭＯ膜のコーティング工程を行う。ベーキング工程の間は、周囲雰囲気の温度を約１００℃〜約２５０℃に順次段階的に上昇させる。例えば、積層構造体を、まず約１２０℃で１分間加熱し、次いで約１８０℃で約１分間加熱し、次いで約２４０℃で約１分間加熱する。次いで、積層構造体は、残りの時間、約４００℃〜７００℃の温度の酸素雰囲気下でアニーリングされる。次いで、積層構造体は冷却され、次のＰＣＭＯ膜がスピンコーティングによって形成される。
【００４６】
通常、３つのＰＣＭＯ層が堆積されるが、所望の厚さにするには２〜５層が必要である。最後の層をコーティングしてベーキングした後に、得られる積層構造のＰＣＭＯ層が、約４００℃〜７００℃の低温度で約５分〜３時間にわたって、酸素雰囲気下でアニーリングされる。
【００４７】
これらの低温度処理工程の後は、ＰＣＭＯ層はもはや単結晶ではない。図１に示すように、処理後のＰＣＭＯ層１６は、上部がアモルファス層１６ｂになっており、下部層１６ａ内にナノメーターサイズの結晶を含み得る。上部電極１８は、白金で作製され、浅いマスクを介して堆積される。その結果、デバイスの上面にボタン状の白金ドットが形成される。上部電極１８の層は、電子ビーム堆積または他の適切な堆積方法によって、約１００ｎｍ〜２００ｎｍの厚さに堆積される。白金ドットによって形成される上部電極１８、ＰＣＭＯ層１６および下部の白金層１４は、ＰＣＭＯ抵抗変化素子を形成する。
【００４８】
本発明の不揮発性抵抗変化メモリデバイスであるＲ−ＲＡＭデバイスは、種々の形態の集積回路において使用されるか、または他のデバイスに組み込まれる。基板は、通常の絶縁およびメタライゼーション工程によって完成される。
【００４９】
多くの金属酸化組成物が、本発明の方法による本発明のメモリデバイスを作製するために使用され得る。Ｒ−ＲＡＭデバイスとされる金属酸化組成物は、一般式Ｍ’ｘＭ’’（１−ｘ）ＭｙＯｚを有する。
【００５０】
ここで、Ｍ’は、Ｌａ、Ｃｅ、Ｂｉ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｙ、Ｓｃ、Ｙｂ、Ｌｕ、Ｇｄからなる群から選択される金属である。
【００５１】
Ｍ’’は、Ｍｇ、Ｃａ、Ｓｒ、Ｂａ、Ｐｂ、Ｚｎ、Ｃｄからなる群から選択される金属である。
【００５２】
Ｍは、Ｍｎ、Ｃｅ、Ｖ、Ｆｅ、Ｃｏ、Ｎｂ、Ｔａ、Ｃｒ、Ｍｏ、Ｗ、Ｚｒ、Ｈｆ、Ｎｉからなる群から選択される金属である。
【００５３】
Ｍ’の組成割合ｘは、０〜１の範囲である。
【００５４】
Ｍの組成割合ｙは、０〜２の範囲である。
【００５５】
Ｏの組成割合ｚは、１〜７の範囲である。
【００５６】
金属酸化薄膜は、金属酸化スパッタリング、スピンコーティング、ＭＯＣＶＤ等のいくつかの従来の方法のいずれかを使用して作製され得るが、スピンコーティングが好ましい方法である。電流および抵抗を測定するために、０．１Ｖの電圧を上部電極である白金層１８と下部電極である白金層１４との間に印加する。抵抗（Ｒ）は、電圧（Ｖ）÷電流（Ｉ）として定義される（すなわち、Ｒ＝Ｖ／Ｉ）。
【００５７】
図２および３において例示するデータは、本発明方法にしたがって作製されたＲ−ＲＡＭデバイスから得られたものである。詳細には、ＰＣＭＯ薄膜が、スピンコーティング工程によって、パターン化されていない白金層１４を有するシリコン基板上に堆積される。このＰＣＭＯ薄膜の厚さは、ＳＥＭによって確認したところ、約２５０ｎｍであった。このＰＣＭＯ薄膜の組成は、Ｐｒ０．７Ｃａ０．３ＭｎＯ３である。
【００５８】
Ｒ−ＲＡＭデバイスには、上部電極である白金層１８に対する配線であるメタライゼーション要素が設けられる。
【００５９】
抵抗は、ＨＰ−４１４５Ｂ半導体分析器で測定された。電気パルスはパルス発生器から生成された。
【００６０】
図２および３において示すように、持続期間が短く（例えば、１５ｎｓｅｃ〜１０００ｎｓｅｃ）、電圧が約２〜５ボルト（好ましくは、３ボルト）の電気パルスで抵抗は増加し、持続期間が長く（例えば、７００ｎｓｅｃ〜１０００ｎｓｅｃ）、電圧が約１〜３ボルト（好ましくは、２ボルト）の電気パルスで抵抗は減少する。パルスの長さおよび電圧は、ＰＣＭＯ薄膜の膜厚に依存する。測定された最も低い抵抗は約４００Ωであり、測定された最も高い抵抗は約２５０ｋΩであった。抵抗は、パルス持続期間が約３ｎｓｅｃ〜７００ｎｓｅｃの範囲にある場合に増加し、パルス持続期間が約７００ｎｓｅｃ〜１ｓｅｃの範囲にある場合に低下する。
【００６１】
図４は、各パルスが印加された後の図１のメモリデバイスの抵抗を例示する。ｙ軸はメモリセルの抵抗であり、ｘ軸は測定回数である。パルスの振幅が図４に示される。まず、パルス幅１ｍｓｅｃのパルスが印加される。抵抗変化素子の抵抗は２００オームである。次に、一連の１０個の狭いパルス（５ｎｓｅｃ〜２０ｎｓｅｃ）が印加される。抵抗変化素子の抵抗は、一例のパルスの後で測定および記録される。抵抗変化素子の抵抗は、狭いパルスの数が増すにつれて増加する。最後に、抵抗は約２００ｋオームで飽和状態となっている。より長いパルスを印加すると、抵抗変化素子の抵抗は約２００オームに下降する。抵抗変化素子の抵抗は、さらに短いパルスを印加すると再度増加した。このように、抵抗変化素子は、短い持続期間の電気パルスを使用してプログラムされ得る。同じ振幅の広い幅のパルスを使用して、メモリデバイスをリセットし得る。狭いパルスの数は、メモリセルの抵抗変化素子を制御し得る。メモリセルはまた、多ビットメモリセルとして使用され得る。
【００６２】
特に興味深いのは、抵抗が、短いパルスの後でも広いパルスの後と同様に増加することである。パルス印加による抵抗増加は、パルスの極性に依存しない。すなわち、正の狭いパルスが印加されるか、または負の狭いパルスが印加されるかにかかわらず、メモリデバイスにおける抵抗変化素子の抵抗は、抵抗変化素子がその高抵抗状態に達するまで、印加されるパルス数とともに増加する。広いパルス幅のリセットプロセスについても同様である。正の広いパルスまたは負の広いパルスのいずれを使用しても、メモリデバイスにおける抵抗可変素子をその低い抵抗状態にリセットし得る。この特徴によって、メモリデバイスは、単一極性パルスを使用してリセットおよびプログラムできる。両極性の電源は必要でない。
【００６３】
【発明の効果】
このように、アモルファスＰＣＭＯを用いて作製された不揮発性抵抗変化メモリデバイスが開示されている。アモルファスＰＣＭＯは、低温度で堆積され得る。アモルファスＰＣＭＯの熱使用量は、当該技術分野の技術水準のＵＬＳＩ集積回路製造工程に適合可能であり、また、この場合の電極材料も、当該技術分野の技術水準の工程で通常使用される。本発明のメモリデバイスは、同じ極性の電気パルスを使用してメモリセルをプログラミングおよびリセットし、パルス持続期間およびパルス数だけを変化させる。したがって、アモルファスＰＣＭＯを有する本発明のメモリデバイスは、超大規模メモリチップ作製と同様に、埋め込みメモリデバイスに適切に使用される。また、本発明の方法および本発明のデバイスは、巨大磁気抵抗器および高温超伝導（ＨＴＳＣ）材料に利用可能である。
【００６４】
このように、電気パルスによって誘導される可逆な抵抗変化のための方法および本発明の方法を含むメモリデバイスが開示されている。本発明のさらなる変更および改変が添付の特許請求の範囲によって定義されるような本発明の範囲内でなされ得ることが理解される。
【図面の簡単な説明】
【図１】本発明の製造方法にしたがって構築されるメモリデバイスを例示する断面図である。
【図２】５ｎｓｅｃパルスについての抵抗−パルス持続期間のグラフである。
【図３】１２ｎｓｅｃパルスについての抵抗−パルス持続期間のグラフである。
【図４】抵抗−パルス測定回数のグラフである。
【符号の説明】
１０  メモリセル
１２  シリコン基板
１４  白金層
１６  ＰＣＭＯ層
１６ａ  下部層
１６ｂ  アモルファス層
１８  上部電極
【図１】
2004241396.tif 000003
【図２】
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【図３】
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【図４】
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