(57)【要約】【課題】　ダミーパターンを有する不揮発性記憶素子を提供する。【解決手段】　本発明の不揮発性記憶素子はセル領域及び周辺回路領域を有する半導体基板を備える。セル領域内に複数の活性領域が並んで配置され、活性領域の上部を複数のセルラインパターンが並んで横切る。セルラインパターン及び活性領域の間に一対のトンネル絶縁膜及びフローティングゲート電極が介在され、セルライン両側壁に一対の制御ゲートラインが配置される。セル領域及び周辺回路領域の間にダミー領域が介在され、ダミー領域にセルラインパターンと平行な部分を有する少なくとも一つのダミーラインパターンが配置される。この際、各セルラインパターンは曲面側壁及び平面側壁を有し、曲面側壁が向き合うように配置され、互いに離隔された一対のスペーサライン及び一対のスペーサラインの間に介在され、一対のスペーサラインの間の活性領域と電気的に接続するソースラインから構成される。【選択図】　図７
2004104121.tif 000002
【特許請求の範囲】
【請求項１】
　セル領域及び周辺回路に領域を有する半導体基板と、
　前記セル領域内に並んで配置された複数の活性領域と、
　前記活性領域の上部を並んで横切る複数のセルラインパターンと、
　前記セルラインパターン及び前記活性領域の間に介在された一対のトンネル絶縁膜及びフローティングゲート電極と、
　前記セルライン両側壁に配置された一対の制御ゲートラインと、
　前記セル領域及び前記周辺回路領域の間に介在されたダミー領域と、
　前記ダミー領域内に配置され、前記セルラインパターンと平行な一部分を有する少なくとも一つのダミーラインパターンとを含み、前記各セルラインパターンは一対のスペーサライン及びソースラインから構成され、前記スペーサラインは曲面側壁及び平面側壁を有し、前記ソースラインは前記一対のスペーサラインの間の活性領域と電気的に接続することを特徴とする不揮発性記憶素子。
【請求項２】
　前記スペーサライン及び前記フローティングゲート電極と前記ソースラインとの間に介在されたライナースペーサを付加的に含み、前記ライナースペーサは前記ソースライン及び前記フローティングゲート電極を絶縁させることを特徴とする請求項１に記載の不揮発性記憶素子。
【請求項３】
　前記トンネル絶縁膜及び前記フローティングゲート電極は前記スペーサライン及び前記活性領域の間に介在され、前記制御ゲートラインは前記スペーサラインの平面側壁に配置されることを特徴とする請求項１に記載の不揮発性記憶素子。
【請求項４】
　前記スペーサライン、前記フローティングゲート電極及び前記活性領域と前記制御ゲートラインとの間に介在された制御ゲート絶縁膜を付加的に含むことを特徴とする請求項１に記載の不揮発性記憶素子。
【請求項５】
　前記ダミー領域はセル領域を取り囲むことを特徴とする請求項１に記載の不揮発性記憶素子。
【請求項６】
　前記ダミーラインパターンは前記セル領域を取り囲むループ状であることを特徴とする請求項５に記載の不揮発性記憶素子。
【請求項７】
　前記ダミーラインパターンは、
　前記ダミー領域内に配置され、曲面側壁及び平面側壁を有し、互いに離隔された一対のダミースペーサラインと、
　前記一対のダミースペーサラインの間に介在されたダミーソースラインとを含み、前記一対のダミースペーサラインはそれらの前記曲面側壁が向き合うように配置されることを特徴とする請求項１に記載の不揮発性記憶素子。
【請求項８】
　前記ダミースペーサラインはシリコン酸化膜より成ることを特徴とする請求項７に記載の不揮発性記憶素子。
【請求項９】
　前記ダミーソースラインはドーピングされたポリシリコン膜より成ることを特徴とする請求項７に記載の不揮発性記憶素子。
【請求項１０】
　前記ダミーラインパターンの下部の前記半導体基板に配置された素子分離膜を付加的に含むことを特徴とする請求項７に記載の不揮発性記憶素子。
【請求項１１】
　前記素子分離膜及び前記ダミースペーサラインの間に介在されたダミーフローティングゲート電極を付加的に含むことを特徴とする請求項７に記載の不揮発性記憶素子。
【請求項１２】
　前記ダミースペーサラインの平面側壁に配置されたダミー制御ゲートラインと、
　前記ダミースペーサライン及び前記半導体基板と前記ダミー制御ゲートラインとの間に介在されたダミー制御ゲート絶縁膜とを付加的に含むことを特徴とする請求項７に記載の不揮発性記憶素子。
【請求項１３】
　前記ダミーラインパターン及び前記セル領域内の最外郭セルラインパターンは所定の間隔に離隔され、前記所定の間隔は前記セルラインパターンの間の間隔と同一なことを特徴とする請求項１に記載の不揮発性記憶素子。
【請求項１４】
　セル領域、ダミー領域及び周辺回路領域を有する半導体基板を準備する段階と、
　前記セル領域内に複数のセルラインパターンを形成する段階と、
　前記ダミー領域内に複数のダミーラインパターンを形成し、前記セルラインパターンと隣接した前記ダミーラインパターンの間の距離は前記セルラインパターンの間の距離と同一に形成する段階と、
　前記半導体基板上に制御ゲート絶縁膜、制御ゲート導電膜及び酸化膜を形成する段階と、
　前記制御ゲート絶縁膜及び酸化膜を化学的機械的研磨工程に平坦化する段階とを含むことを特徴とする不揮発性記憶素子の形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
　本発明は不揮発性記憶素子に関するものであり、より詳しくはダミーパターンを有する不揮発性記憶素子に関するものである。
【背景技術】
【０００２】
　半導体記憶素子は揮発性記憶素子と不揮発性記憶素子とに大別することができる。揮発性記憶素子とは電源供給が中断されると、記憶セルに貯蔵されたデータを全て喪失する記憶素子で、例えばＤＲＡＭ素子及びＳＲＡＭ素子がここに属する。これとは違って、不揮発性記憶素子は電源供給が中断されても、記憶セルに貯蔵されたデータをそのまま維持する記憶素子で、例えばマスクＲＯＭ（Ｍａｓｋ　Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ）、ＥＰＲＯＭ（Ｅｒａｓａｂｌｅ　ａｎｄ　Ｐｒｏｇｒａｍｍａｂｌｅ　ＲＯＭ）及びＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ　Ｅｒａｓａｂｌｅ　ａｎｄ　Ｐｒｏｇｒａｍｍａｂｌｅ　ＲＯＭ）等がここに属する。
【０００３】
　前述したＥＥＰＲＯＭは積層ゲート構造のフラッシュ記憶素子及びスプリットゲート構造のフラッシュ記憶素子に区分することができる。積層ゲート構造は電荷を貯蔵するフローティングゲート及び動作を制御する制御ゲートが順次に積層された構造を言う。これとは違って、スプリットゲート構造はフローティングゲートの一側に制御ゲートが隣接して配置される。
【０００４】
　図１乃至図４は一般的なスプリットゲート構造のフラッシュ記憶素子を形成する方法を説明するための断面図である。図面において、参照符号“ａ”及び“ｂ”は各々セル領域及び周辺回路領域を示す。
【０００５】
　図１を参照すると、半導体基板１の全面上にトンネル絶縁膜２、フローティングゲート導電膜３及びモールド膜４を順次に形成する。トンネル絶縁膜２は熱酸化膜に形成し、フローティングゲート導電膜３はドーピングされたポリシリコン膜に形成し、モールド膜４はシリコン窒化膜に形成する。モールド膜４をパターニングしてセル領域ａに位置するフローティングゲート導電膜３の所定領域を露出させる溝５を形成する。溝５に露出されたフローティングゲート導電膜３を所定の厚さでリセスを形成する。溝５の両内部側壁に予備スペーサ６を形成する。予備スペーサ６はシリコン酸化膜に形成する。予備スペーサ６及びモールド膜４をエッチングマスクとして使用してフローティングゲート導電膜３及びトンネル絶縁膜２を順次にエッチングして半導体基板１の所定領域を露出させる。露出された半導体基板１にイオン注入を実施してソース領域７を形成する。ソース領域７を有する半導体基板１の全面にライナー酸化膜（図示せず）を形成し、ライナー酸化膜をハードマスク膜４が露出される時までエッチバック（ｅｔｃｈ　ｂａｃｋ）して予備スペーサ６上にライナースペーサ８を形成する。予備スペーサ６及びライナースペーサ８はスペーサ９を構成する。スペーサ９を有する半導体基板１の全面に溝５を充填するソース導電膜１０を形成する。ソース導電膜１０はドーピングされたポリシリコン膜に形成する。
【０００６】
　図２を参照すると、ソース導電膜１０をモールド膜４が露出される時まで平坦化して溝５内にソースライン１０ａを形成する。露出されたモールド膜４及びモールド膜４の下部のフローティングゲート導電膜３及びトンネル絶縁膜２を連続的にエッチングして半導体基板１を露出させる。これにより、スペーサ９内にフローティングゲート電極３ａが形成される。この際、周辺回路領域ｂ内では半導体基板１が露出される。
【０００７】
　フローティングゲート電極３ａを有する半導体基板１の全面上に制御ゲート絶縁膜２１、制御ゲート導電膜２２及び酸化防止膜２３を順次に形成する。制御ゲート絶縁膜２１はシリコン酸化膜に形成し、制御ゲート導電膜２２はドーピングされたポリシリコン膜に形成し、酸化防止膜２３はシリコン窒化膜に形成する。
【０００８】
　図３及び図４を参照すると、酸化防止膜２３、制御ゲート導電膜２２及び制御ゲート絶縁膜２１を化学的機械的研磨工程を進行してソースライン１０ａの上部面が露出される時まで平坦化する。これにより、セル領域ａ内の段差が低い部位に平坦化された酸化防止膜パターン２３ａが形成され、スペーサ９及びソースライン１０ａ上の制御ゲート導電膜２２がエッチングされる。結果的に、スペーサ９及び酸化防止膜パターン２３ａの間の制御ゲート導電膜２２の一部分が露出される。
【０００９】
　この際、周辺回路領域ｂにはセル領域ａの酸化防止膜パターン２３ａと同じ段差を有する酸化防止膜パターン２３ａが形成される。
【００１０】
　セル領域ａ内の露出された制御ゲート導電膜２２の上部面及びソースライン１０ａの上部面にハードマスク膜２５を形成する。ハードマスク膜２５は熱酸化膜に形成する。
【００１１】
　ハードマスク膜２５をマスクとして使用して酸化防止膜パターン２３ａをエッチングして酸化防止膜パターン２３ａの下部の制御ゲート導電膜２２を露出させる。セル領域ａ内のハードマスク膜２５をマスクとして使用して制御ゲート導電膜２２を異方性エッチングして、セル領域ａ内に制御ゲートライン２２ａを形成する。この際、周辺回路領域ｂ内の制御ゲート導電膜２２はエッチングされないように感光膜に覆われていることができる。
【００１２】
　先の説明で、酸化防止膜パターン２３ａを形成し、制御ゲート導電膜２２の一部分を露出させる化学的機械的研磨工程時、セル領域ａ及び周辺回路領域ｂの段差又はパターン稠密度によるディッシング（ｄｉｓｈｉｎｇ）現象が発生することがある。参照符号ｋはディッシング現象によりエッチングされ得るエッチング面を示す。ディッシング現象により、セル領域ａ内の最外郭セルｍの形態が劣化され得る。又、最外郭セルｍから周辺回路領域ｂに延びた制御ゲート導電膜２２ｂが露出され得る。これにより、露出された制御ゲート導電膜２２ｂ上にハードマスク膜２５が形成されることができる。結果的に、ハードマスク膜２５をマスクとして使用して制御ゲートライン２２ａを形成時、最外郭セルｍの制御ゲートライン２２ａが形成されない現象が発生することがある。
【発明の開示】
【発明が解決しようとする課題】
【００１３】
　本発明の目的は化学的機械的研磨工程進行時、発生することができるディッシング現象によりセル領域内の最外郭セルが劣化される現象を最小化することができる不揮発性記憶素子を提供することである。
【課題を解決するための手段】
【００１４】
　前述した目的を達成するための不揮発性記憶素子を提供する。この不揮発性記憶素子はセル領域及び周辺回路領域を有する半導体基板を含む。セル領域内に複数の活性領域が並んで配置され、活性領域の上部を複数のセルラインパターンが並んで横切る。セルラインパターン及び活性領域の間に一対のトンネル絶縁膜及びフローティングゲート電極が介在され、セルライン両側壁に一対の制御ゲートラインが配置される。セル領域及び周辺回路領域の間にダミー領域が介在され、ダミー領域にセルラインパターンと平行な一部分を有する少なくとも一つのダミーラインパターンが配置される。この際、各セルラインパターンは曲面側壁及び平面側壁を有し、曲面側壁が向き合うように配置され、互いに離隔された一対のスペーサライン及び一対のスペーサラインの間に介在され、一対のスペーサラインの間の活性領域と接触するソースラインから構成される。
【００１５】
　具体的に、 ダミーラインパターンはセル領域を取り囲むループ状であることが望ましい。ダミーラインパターンは、曲面側壁及び平面側壁を有し、互いに離隔された一対のダミースペーサライン及び一対のダミースペーサラインの間に介在されたダミーソースラインから構成される。この際、一対のダミースペーサラインはそれの曲面側壁が向き合うように配置される
【００１６】
　ダミーラインパターンの下部の半導体基板に素子分離膜が配置されることが望ましく、素子分離膜及びダミースペーサラインの間にダミーフローティングゲート電極を介在させることができる。ダミースペーサラインの平面側壁にダミー制御ゲートラインが配置されることができる。
【００１７】
　ダミーラインパターン及びセル領域内の最外郭セルラインパターンは所定の間隔で離隔されることが望ましい。この際、所定の間隔はセルラインパターンの間の間隔と同一なことが望ましい。
【発明の効果】
【００１８】
　前述した本発明による不揮発性記憶素子はセル領域及び周辺回路領域の間にダミー領域が介在され、ダミー領域に少なくとも一つのダミーラインパターンが配置される。これにより、化学的機械的研磨工程のディッシング現象によりセル領域内の最外郭セルが劣化されることを最小化することができる。
【発明を実施するための最良の形態】
【００１９】
　以下、添付した図面を参照して本発明の望ましい実施形態を詳細に説明する。しかし、本発明はここで説明される実施形態に限定されず他の形態に具体化することもできる。むしろ、ここで紹介される実施形態は開示された内容が徹底であり、完全になることができるように、そして当業者に本発明の思想が十分に伝達されることもできるようにするため提供されるものである。図面において、層及び領域の厚さは明確性を期するために誇張されたものである。又、層が他の層又は基板”上”にあると言及される場合にそれは他の層又は基板上に直接形成されることができるか、又はそれらの間に第３の層が介在されることもできる。明細書全体にかけて同一な参照番号は同一な構成要素を示す。
【００２０】
　図５は本発明の望ましい実施形態による不揮発性記憶素子を説明するための平面図であり、図６は図５のＦ部分を示す平面図であり、図７は図６のＩ−Ｉ’に沿って取られた不揮発性記憶素子を説明するための断面図である。
【００２１】
　図５、図６及び図７を参照すると、本発明の実施形態による不揮発性記憶素子はセル領域１００及び周辺回路領域３００を有する半導体基板１０１を備える。セル領域１００及び周辺回路領域３００の間にダミー領域２００が介在される。
【００２２】
　セル領域１００内の所定領域に複数の活性領域１０３が並んで配置される。活性領域１０３は素子分離膜１０２により限定される。活性領域１０３の上部を横切る複数のセルラインパターン１２０が並んで配置される。セルラインパターン１２０は活性領域１０３の上部を横切り、互いに離隔された一対のスペーサライン１０７及び一対のスペーサライン１０７の間に介在されたソースライン１１３から構成される。各スペーサライン１０７は平面側壁ｃ及び曲面側壁ｄを有する。一対のスペーサライン１０７はそれらの曲面側壁ｄが向き合うように配置される。ソースライン１１３は一対のスペーサライン１０７の間の活性領域１０３と電気的に接続する。ソースラインが接続する活性領域１０３内にソース領域１１１が配置される。スペーサライン１０７及び活性領域１０３の間にトンネル絶縁膜１０４及びフローティングゲート電極１０５が順次に介在される。スペーサライン１０７、トンネル絶縁膜１０４及びフローティングゲート電極１０５とソースライン１１３との間にライナースペーサ１０９が配置されることが望ましい。ライナースペーサ１０９はソースライン１１３及びフローティングゲート電極１０５を電気的に絶縁させる。
【００２３】
　素子分離膜１０２はトレンチ素子分離膜より成ることができ、スペーサライン１０７はシリコン酸化膜より成ることができる。ソースライン１１３はドーピングされたポリシリコン膜より成ることが望ましい。この際、ドーピングされたポリシリコン膜内の不純物はソース領域１１１の不純物のようなタイプを成す。例えば、ソース領域１１１の不純物がｎ型である時、ソースライン１１３内の不純物もｎ型であることが望ましい。ライナースペーサ１０９は絶縁膜、例えばシリコン酸化膜より成ることができ、トンネル絶縁膜１０４は熱酸化膜より成ることができる。フローティングゲート電極１０５はドーピングされたポリシリコン膜より成ることができる。
【００２４】
　セルラインパターン１２０の両側壁に制御ゲートライン１２５ａが配置される。言い換えれば、スペーサライン１０７の平面側壁ｃに制御ゲートライン１２５ａが配置される。制御ゲートライン１２５ａとスペーサライン１０７、トンネル絶縁膜１０４、フローティングゲート電極１０５及びスペーサライン１０７の一側の活性領域１０３の間に制御ゲート絶縁膜１２３ａが介在される。制御ゲートライン１２５ａはドーピングされたポリシリコン膜より成ることができ、制御ゲート絶縁膜１２３ａはＣＶＤシリコン酸化膜より成ることができる。制御ゲートライン１２５ａの一側にゲートスペーサ１２７が配置されることができる。言い換えれば、制御ゲートライン１２５の一側にゲートスペーサ１２７が配置され、制御ゲートライン１２５の他側に制御ゲート絶縁膜１２３ａ及びスペーサライン１０７が順次に配置される。ゲートスペーサ１２７の一側の活性領域１０３にドレーン領域１２９が配置される。結果的に、トンネル絶縁膜１０４、フローティングゲート電極１０５、ソース領域１１１、ドレーン領域１２９、制御ゲート絶縁膜１２３ａ及び制御ゲートライン１２５ａは不揮発性記憶素子の単位セルを構成する。
【００２５】
　ダミー領域２００内に少なくとも一つのダミーラインパターン２２０が配置される。ダミーラインパターン２２０はセルラインパターン１２０と平行な一部分を有する。周辺回路領域３００はセル領域１００を取り囲む形態であり得る。この際には、ダミー領域２００はセル領域１００を取り囲むことが望ましく、ダミーラインパターンはセル領域１００を取り囲むループ状（ｌｏｏｐ　ｓｈａｐｅｄ）であることが望ましい。
【００２６】
　ダミーラインパターン２２０及びダミーラインパターン２２０と隣接したセルラインパターン１２０は所定の間隔Ｗ１に離隔されている。ダミーラインパターン２２０と隣接したセルラインパターン１２０はセル領域内の最外郭セルラインパターン１２０である。
【００２７】
　ダミーラインパターン２２０及び最外郭セルラインパターン１２０の間の間隔Ｗ１は化学的機械的研磨工程によるディッシング現象が発生されない間隔であることが望ましい。例えば、ダミーラインパターン２２０及び最外郭セルラインパターン１２０の間の間隔Ｗ１はセルラインパターン１２０の間の間隔Ｗ２と同一なことが望ましい。これにより、ディッシング現象により最外郭セルが劣化される現象を最小化することができる。
【００２８】
　ダミーラインパターン２２０はセルラインパターン２２０のような高さを有するライン形態のパターンより成る。ダミーラインパターン２２０は平面側壁ｅ及び曲面側壁ｆを有し、互いに離隔された一対のダミースペーサライン２０７及び一対のダミースペーサライン２０７の間に介在されたダミーソースライン２１３から構成されることが望ましい。一対のダミースペーサライン２０７はそれらの曲面側壁ｆが互いに向き合うように配置されることが望ましい。ダミーソースライン２１３は一対のダミースペーサライン２０７の間の半導体基板１０１と接触し、電気的に接続しない。ダミースペーサライン２０７及びダミーソースライン２１３は各々スペーサライン１０７及びソースライン１１３のような物質膜より成ることができる。即ち、ダミースペーサライン２０７はシリコン酸化膜より成ることができ、ダミーソースライン２１３はドーピングされたポリシリコン膜より成ることができる。
【００２９】
　ダミーラインパターン２２０の下部の半導体基板１０１に素子分離膜１０２が配置されることが望ましい。これに加えて、素子分離膜１０２はダミー領域２００の全域に配置されることができる。ダミースペーサライン２０７及び素子分離膜１０２の間にダミートンネル絶縁膜２０４及びダミーフローティングゲート電極２０５が配置されることができ、ダミートンネル絶縁膜２０４は省略することができる。ダミーフローティングゲート電極２０５はダミースペーサライン２０７のようなライン形態であることができ、これとは違って、セル領域１００のフローティングゲート電極１０５のような形態であることができる。ダミーソースライン２１３とダミースペーサライン２０７及びダミーフローティングゲート電極１０５の間にダミーライナースペーサ２０９が介在されることができる。
【００３０】
　ダミーフローティングゲート電極２０５はポリシリコン膜より成ることができ、ダミートンネル絶縁膜２０４はシリコン酸化膜より成ることができる。ダミーライナースペーサ２０９はダミースペーサライン２０７のような物質膜より成ることができる。例えば、シリコン酸化膜より成ることができる。
【００３１】
　ダミーラインパターン２２０の両側にダミー制御ゲートライン２２５ａが配置されることができる。即ち、ダミースペーサライン２０７の平面側壁ｅにダミー制御ゲートライン２２５ａが配置されることができる。制御ゲートライン２２５ａとダミーラインパターン２２０及びダミーラインパターン２２０の両側の半導体基板１０１の間にダミー制御ゲート絶縁膜２２３ａが介在されることができ、制御ゲートライン２２５ａの一側にダミーゲートスペーサ２２７が配置されることができる。ダミー制御ゲートライン２２５ａはドーピングされたポリシリコン膜より成ることができ、ダミー制御ゲート絶縁膜２２３ａはＣＶＤシリコン酸化膜より成ることができる。結果的に、ダミー領域２００内のダミーパターンは不揮発性されたセル領域１００内のセル形態より成ることができる。
【００３２】
　前述した実施形態による不揮発性記憶素子により、一般的な化学的機械的研磨工程で惹起される最外郭セルが劣化される現象を最小化することができる。前述した実施形態による不揮発性記憶素子に化学的機械的研磨工程を進行する過程を図８と共に説明する。
【００３３】
　図８は本発明の望ましい実施形態による不揮発性記憶素子に適用された化学的機械的研磨工程を説明するための工程断面図である。
【００３４】
　図５及び図８を参照すると、複数のセルラインパターン１２０が配置されたセル領域１００、周辺回路領域３００及びセル領域１００及び周辺回路領域３００の間に介在され、少なくとも一つのダミーラインパターン２２０が配置されたダミー領域２００を有する半導体基板１０１の全面に制御ゲート絶縁膜１２３、制御ゲート導電膜１２５及び酸化防止膜１２６を順次に形成する。この際、ダミーラインパターン２２０及びダミーラインパターン２２０と隣接したセルラインパターン１２０の間の間隔Ｗ１はセルラインパターン１２０の間の間隔Ｗ２と同一である。酸化防止膜１２５は熱酸化膜の形成を防止する物質膜、例えばシリコン窒化膜に形成するのが望ましい。
【００３５】
　酸化防止膜１２６及び制御ゲート導電膜１２５をセルラインパターン１２０上の制御ゲート絶縁膜１２３が露出される時まで化学的機械的研磨工程に平坦化する。平坦化工程時、セル領域１００及び周辺回路領域３００の段差又はパターン稠密度によるディッシング現象が発生し得る。参照符号Ｇはディッシング現象による平坦化断面を示す。ディッシング現象による平坦化断面Ｇはダミーラインパターン２２０に形成される。言い換えれば、セル領域１００及び周辺回路領域３００の間の段差又はパターン稠密度によるディッシング現象が発生しても、セル領域１００内の最外郭セルラインパターン１２０を代わりをしてダミーラインパターン２２０が劣化される。これにより、セル領域１００の最外郭に配置されたセルラインパターン１２０から構成されるセルが劣化されることを最小化することができる。
【産業上の利用可能性】
【００３６】
　半導体製造工程において、ＣＭＰ平坦化で発生することができるディシング現象を防止して不揮発性メモリ装置の生産性を向上させることができる。
【図面の簡単な説明】
【００３７】
【図１】一般的なスプリットゲート構造のフラッシュ記憶素子を形成する方法を説明するための断面図である。
【図２】一般的なスプリットゲート構造のフラッシュ記憶素子を形成する方法を説明するための断面図である。
【図３】一般的なスプリットゲート構造のフラッシュ記憶素子を形成する方法を説明するための断面図である。
【図４】一般的なスプリットゲート構造のフラッシュ記憶素子を形成する方法を説明するための断面図である。
【図５】本発明の望ましい実施形態による不揮発性記憶素子を説明するための平面図である。
【図６】図５のＦ部分を示す平面図である。
【図７】図６のＩ−Ｉ’に沿って取られた不揮発性記憶素子を説明するための断面図である。
【図８】本発明の望ましい実施形態による不揮発性記憶素子に適用された化学的機械的研磨工程を説明するための工程断面図である。
【符号の説明】
【００３８】
　１００　セル領域
　１０１　半導体基板
　１０２　素子分離膜
　１０３　活性領域
　１０４　トンネル絶縁膜
　１０５　フローティングゲート電極
　１０７　スペーサライン
　１０９　ライナースペーサ
　１１１　ソース領域
　１１３　ソースライン
　１２０　セルラインパターン
　１２３ａ　制御ゲート絶縁膜
　１２５ａ　制御ゲートライン
　１２７　ゲートスペーサ
　１２９　ドレーン領域
　２００　ダミー領域
　２０４　ダミートンネル絶縁膜
　２０５　ダミーフローティングゲート電極
　２０７　ダミースペーサライン
　２０９　ダミーライナースペーサ
　２１３　ダミーソースライン
　２２０　ダミーラインパターン
　２２３ａ　ダミー制御ゲート絶縁膜
　２２５ａ　ダミー制御ゲートライン
　２２７　ダミーゲートスペーサ
　３００　周辺回路領域
【図１】
2004104121.tif 000003
【図２】
2004104121.tif 000004
【図３】
2004104121.tif 000005
【図４】
2004104121.tif 000006
【図５】
2004104121.tif 000007
【図６】
2004104121.tif 000008
【図７】
2004104121.tif 000009
【図８】
2004104121.tif 000010