(57)【要約】【課題】従来よりも書込電圧を低くでき、かつ従来よりも電流ウインドウを大きくできる多値トランジスタとそれを用いた半導体メモリ、および半導体メモリの製造方法を提供する。【解決手段】フラッシュメモリ２００は、一対のフローティングゲートＦＧ１，  ＦＧ２を有し、フローティングゲートＦＧ１，  ＦＧ２は、凸部１３ａの各側面１３ｂ側に設けられ、トンネル絶縁膜１５ａを介して側面１３ｂとソース・ドレイン領域ＢＬ１，  ＢＬ２とに対向する。各フローティングゲートＦＧ１，  ＦＧ２の、コラム方向に垂直な断面形状は、実質的に長方形であり、長方形の一辺は、凸部１３ａの側面にトンネル絶縁膜１５ａを介して対向し、長方形の一辺は、ソース・ドレイン領域ＢＬ１，  ＢＬ２にトンネル絶縁膜１５ａを介して対向する。これらの２辺は隣り合う辺であり、さらに、長方形の一辺がインターポリ絶縁膜１５ｂを介してコントロールゲートＣＧと対向している。【選択図】        図１４
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【特許請求の範囲】
【請求項１】
対向する一対の側面を有する凸部が設けられた一導電型半導体基板と、
前記凸部の頂面上に形成された第１の絶縁膜と、
前記凸部を挟む前記半導体基板の表面に形成された一対の反対導電型ソース・ドレイン領域と、
前記凸部の側面と前記ソース・ドレイン領域とを覆う第２の絶縁膜と、
前記凸部の各側面側に設けられ、前記第２の絶縁膜を介して前記側面とソース・ドレイン領域とに対向する一対のフローティングゲートと、
前記各フローティングゲート上に形成された第３の絶縁膜と、
前記第３の絶縁膜を介して前記各フローティングゲートと対向し、かつ前記第１の絶縁膜を介して前記凸部の頂面と対向するコントロールゲートとを備え、
前記各フローティングゲートの断面形状は実質的に四角形であり、該四角形の一辺は、前記凸部の側面に前記第２の絶縁膜を介して対向し、該四角形の一辺は、前記ソース・ドレイン領域に前記第２の絶縁膜を介して対向し、該四角形の一辺は、前記第３の絶縁膜を介して前記コントロールゲートと対向していることを特徴とするトランジスタ。
【請求項２】
請求項１に記載のトランジスタにおいて、前記第３の絶縁膜は、シリコン酸化膜、シリコン窒化膜、シリコン酸化膜がこの順に配列している膜であり、前記第２の絶縁膜はシリコン酸化膜であることを特徴とするトランジスタ。
【請求項３】
請求項１または２に記載のトランジスタにおいて、前記第３の絶縁膜を介して対向する前記フローティングゲートと前記コントロールゲートとの間の第１の容量と、前記第２の絶縁膜を介して対向する前記フローティングゲートと前記凸部の側面および前記ソース・ドレイン領域との間の第２の容量は、該第２の容量に対する前記第１の容量の比が、０．３５以下であることを特徴とするトランジスタ。
【請求項４】
対向する一対の側面を有する凸部が設けられた一導電型半導体基板と、
前記凸部の頂面上に形成された第１の絶縁膜と、
前記凸部を挟む前記半導体基板の表面に形成された一対の反対導電型ソース・ドレイン領域と、
前記凸部の側面と前記ソース・ドレイン領域とを覆う第２の絶縁膜と、
前記凸部の各側面側に設けられ、前記第２の絶縁膜を介して前記側面とソース・ドレイン領域とに対向する一対のフローティングゲートと、
前記各フローティングゲート上に形成された第３の絶縁膜と、
前記第３の絶縁膜を介して前記各フローティングゲートと対向し、かつ前記第１の絶縁膜を介して前記凸部の頂面と対向するコントロールゲートとを備え、
前記第３の絶縁膜を介して前記コントロールゲートに対向する前記フローティングゲートの面の面積は、前記第２の絶縁膜を介して前記ソース・ドレイン領域に対向する前記フローティングゲートの面の面積より小さいことを特徴とするトランジスタ。
【請求項５】
請求項４に記載のトランジスタにおいて、前記各フローティングゲートの断面形状は実質的にＬ字形であり、該Ｌ字形の側部が前記第２の絶縁膜を介して前記凸部の側面に対向し、該Ｌ字形の底部が該第２の絶縁膜を介して前記ソース・ドレイン領域に対向していることを特徴とするトランジスタ。
【請求項６】
請求項４または５に記載のトランジスタにおいて、前記第３の絶縁膜および前記第２の絶縁膜は、プラズマ酸化法によるシリコン酸化膜であることを特徴とするトランジスタ。
【請求項７】
請求項４から６までのいずれかに記載のトランジスタにおいて、前記第３の絶縁膜を介して対向する前記フローティングゲートと前記コントロールゲートとの間の第１の容量と、前記第２の絶縁膜を介して対向する前記フローティングゲートと前記凸部の側面および前記ソース・ドレイン領域との間の第２の容量は、該第２の容量に対する前記第１の容量の比が、０．２０以下であることを特徴とするトランジスタ。
【請求項８】
請求項１から７までのいずれかに記載のトランジスタにおいて、前記フローティングゲートの形状は、前記一導電型半導体基板の凸部の頂面を覆わないものであることを特徴とするトランジスタ。
【請求項９】
請求項１から８までのいずれかに記載のトランジスタにおいて、前記フローティングゲートの一部は、前記一導電型半導体基板の凸部の頂面より上方に突出していることを特徴とするトランジスタ。
【請求項１０】
請求項１から９までのいずれかに記載のトランジスタにおいて、前記フローティングゲートにおける第３の絶縁膜を介してコントロールゲートと対向する面が化学機械研磨法により平坦化処理されたものであることを特徴とするトランジスタ。
【請求項１１】
請求項１から１０までのいずれかに記載の前記トランジスタをコラム方向およびロウ方向に複数配列してなる半導体メモリ。
【請求項１２】
請求項１１に記載の半導体メモリにおいて、前記コラム方向に隣接するトランジスタの前記ソース・ドレイン領域が共通であり、前記ロウ方向に隣接するトランジスタ同士が前記コントロールゲートを共有し、かつ前記トランジスタ間の前記ソース・ドレイン領域を共有していることを特徴とする半導体メモリ。
【請求項１３】
請求項１１または１２に記載の半導体メモリにおいて、前記複数個のトランジスタは、前記ソース・ドレイン領域を結ぶ方向に配置され、隣接する該複数個のトランジスタのうちの一方の前記フローティングゲートと、他方の前記フローティングゲートとの間に、前記コントロールゲートと前記ソース・ドレイン領域との間を電気的に分離する第４の絶縁膜を設けたことを特徴とする半導体メモリ。
【請求項１４】
（ａ）一導電型半導体基板の表面に複数の溝を形成して、対向する一対の側面を有する凸部を複数形成する工程と、
（ｂ）前記溝の底部に反対導電型の不純物を注入することにより、該底部にソース・ドレイン領域を形成する工程と、
（ｃ）該ソース・ドレイン領域上と前記凸部の側面上とに第２の絶縁膜を形成する工程と、
（ｄ）前記凸部の側面およびソース・ドレイン領域にかけて前記第２の絶縁膜を介して、断面形状が実質的に四角形であるフローティングゲートを形成する工程と、
（ｅ）隣接する該複数個の凸部のうちの一方の側面に設けた前記フローティングゲートと、他方の凸部の側面に設けた前記フローティングゲートとの間に、第４の絶縁膜を形成する工程と、
（ｆ）該第４の絶縁膜および前記フローティングゲート上に第３の絶縁膜を形成し、さらに該第３の絶縁膜上にコントロールゲートを形成する工程とを含むことを特徴とする半導体メモリの製造方法。
【請求項１５】
請求項１４に記載の半導体メモリの製造方法において、前記工程（ｆ）では、前記フローティングゲートの前記コントロールゲートに対向する面を化学機械研磨法により平坦化した後に前記第３の絶縁膜を形成することを特徴とする半導体メモリの製造方法。
【請求項１６】
（ａ）一導電型半導体基板の表面に複数の溝を形成して、対向する一対の側面を有する複数の凸部を形成する工程と、
（ｂ）前記溝の底部に反対導電型の不純物を注入し、該底部にソース・ドレイン領域を形成する工程と、
（ｃ）該ソース・ドレイン領域上と前記凸部の側面上とに第２の絶縁膜を形成する工程と、
（ｄ）前記凸部の側面およびソース・ドレイン領域にかけて前記第２の絶縁膜を介して、実質的にＬ字形のフローティングゲートを形成する工程と、
（ｅ）隣接する該複数個の凸部のうちの一方の側面に設けた前記フローティングゲートと、他方の凸部の側面に設けた前記フローティングゲートとの間に、第４の絶縁膜を形成する工程と、
（ｆ）該第４の絶縁膜および前記フローティングゲート上に第３の絶縁膜を形成し、さらに該第３の絶縁膜上にコントロールゲートを形成する工程とを含むことを特徴とする半導体メモリの製造方法。
【請求項１７】
請求項１６に記載の半導体メモリの製造方法において、前記工程（ｆ）では、前記フローティングゲートおよび前記第４の絶縁膜の前記コントロールゲートに対向する面をＣＭＰ法により平坦化した後に前記第３の絶縁膜を形成することを特徴とする半導体メモリの製造方法。
【請求項１８】
一導電型半導体基板と、
該一導電型半導体基板上に形成された第１の絶縁膜と、
該第１の絶縁膜を介して形成され半導体材料から形成された第１の電極と、
該第１の電極上に形成された第２の絶縁膜と、
該第１の電極に対して該第２の絶縁膜を介して設けられ半導体材料から形成された第２の電極とを有する半導体装置において、
前記第１の電極は、前記第２の絶縁膜を介して前記第２の電極と対向する面が化学機械研磨法により平坦化処理されたものであることを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、トランジスタとそれを用いた半導体メモリ、および半導体メモリの製造方法に関する。より詳細には、本発明は、半導体メモリの多値化に有用な技術に関する。
【０００２】
【従来の技術】
ＥＥＰＲＯＭ  （Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）等の不揮発性メモリは、携帯電話機等に搭載されて、現在広く普及している。通常、ＥＥＰＲＯＭは、１つのセルトランジスタに１ビットの情報しか書き込めない。しかし、デバイスの小型化を図るためには、セルトランジスタの多値化を図り、１つのセルトランジスタに２ビット以上書き込めることが好ましい。
【０００３】
この多値化技術の一例を図６３に示す。図６３は、従来例に係る多値セルトランジスタの断面図である（係る多値化技術については、たとえば特許文献１参照。）。
【０００４】
図６３において、セルトランジスタ１は、いわゆるＭＯＮＯＳ  （Ｍｅｔａｌ  Ｏｘｉｄｅ  ＮｉｔｒｉｄｅＯｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造を有している。このＭＯＮＯＳ構造を構成するのは、コントロールゲート７（Ｍｅｔａｌ）、シリコン酸化膜６（Ｏｘｉｄｅ）、シリコン窒化膜５（Ｎｉｔｒｉｄｅ）、シリコン酸化膜４（Ｏｘｉｄｅ）、そしてｐ型シリコン基板２（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）である。
【０００５】
この種のセルトランジスタにおいては、ｎ型のソース・ドレイン領域３，  ８は、書込シーケンスや読み出しシーケンスにおける種々のステージで、今までソースであったものがドレインになったりする。すなわち、ソース・ドレイン領域３，  ８のどちらがソースでどちらがドレインであるとは確定できない。よって、ソースと言う場合には、ソース・ドレイン領域３，  ８のうちキャリア（この例では電子）が放出される方を指し、ドレインはもう一方を指すことにする。
【０００６】
このセルトランジスタ１にデータを書き込むには、図６４（ａ）のような方法を採る。この方法では、ソース８を接地し、ドレイン３とコントロールゲート７とに適当な正電位ＶＤ１、ＶＧ１を与える。
【０００７】
これによって、ソース・ドレイン領域８、３間の電界で電子が加速されて、ドレイン３の近傍でホットエレクトロンが発生する。ホットエレクトロンは、フォノン等との衝突や、コントロールゲート７の正電位により、シリコン酸化膜４のエネルギ障壁を越えてシリコン窒化膜５に注入される。シリコン窒化膜５には導電性がないから、注入されたホットエレクトロンは、シリコン窒化膜５においてドレイン３に近い部位（以下では、「右側ビット」と呼ぶ）に局在する。この状態が“（１、０）”状態である。
【０００８】
同じことをソース・ドレイン電圧を入れ替えて行えば、図６４（ｂ）に示すように、シリコン窒化膜５においてドレイン８に近い部位（以下では、「左側ビットと」呼ぶ）に電子が局在し、“（０、１）”状態が得られる。
【０００９】
図６５（ａ）〜（ｄ）は、セルトランジスタ１で達成し得る４状態を示す。“（１、１）”状態（図６５（ａ）参照）は、左右のいずれのビットにも電子が蓄積されない。そして、“（０、０）”状態（図６５（ｄ）参照）は、左右の両ビットに電子が蓄積される。こうして、セルトランジスタ１では、２ビットのデータを書き込むことができる。
【００１０】
読み出しは、ソース・ドレイン領域８、３の各々への印加電圧を入れ替えることによりドレイン電流を２回計測し、各回のドレイン電流値と基準電流値との大小を比較して行われる。
【００１１】
“（０、０）”状態（図６５（ｄ）参照）は、両ビットに電子が局在するから、シリコン窒化膜５の電位が４値の中で最も低くなる。よって、セルトランジスタ１の閾値電圧が最も高くなり、ドレイン電流は殆ど流れない。ドレイン電流値は、ソース・ドレイン領域８、３の印加電圧を入れ替えても同じで、ほとんど零である。よって、各回のドレイン電流値は基準電流よりも小であると計測される。
【００１２】
“（１、１）”状態（図６５（ａ）参照）は両ビットに電子が無いから、シリコン窒化膜５の電位が４状態の中で最も高い。よって、閾値電圧が４状態の中で最も低くなり、ドレイン電流が最も多く流れる。係るドレイン電流値は、ソース・ドレイン領域８、３を入れ替えても同じで、４状態の中で最も大きい。すなわち、各回のドレイン電流値は基準電流よりも大であると計測される。
【００１３】
一方、“（１、０）”と“（０、１）”の各状態（図６５（ｂ）、（ｃ）参照）は、電子が一方のビットにのみ局在するから、セルトランジスタ１が左右非対称になり、ソース・ドレイン領域８、３の印加電圧を入れ替えるとドレイン電流値が異なる。よって、“（１、０）”と“（０、１）”との分別は、初回と終回のどちらのドレイン電流が基準電流より大であるか（または小であるか）を判定することにより行える。
【００１４】
【特許文献１】
米国特許第６，０１１，７２５号明細書。
【００１５】
【発明が解決しようとする課題】
ところが、上述のメモリトランジスタ１には、次のような問題点がある。一点目は、書き込みに際し（図６４（ａ）、（ｂ）参照）、ホットエレクトロンをシリコン窒化膜５に注入するため、コントロールゲート７に高電位ＶＧ１を印加する必要がある点である。
【００１６】
ホットエレクトロンがシリコン窒化膜５に注入されるためには、ホットエレクトロンは、シリコン基板２の導電帯からシリコン酸化膜４の導電帯にトンネリングしないといけない。これらの導電帯間のエネルギ差は約３．２ｅＶである。
【００１７】
しかし、ホットエレクトロンは、シリコン基板２中のフォノンとの衝突の際にエネルギを失うので、３．２Ｖの電圧をコントロールゲート７に印加しても、上記の導電帯間をトンネリングできない。よって、実際には、１２〜１３Ｖの高電圧ＶＧ１をコントロールゲート７に印加する必要がある。
【００１８】
高電圧を供給するのはデコーダ回路（図示しない）中の高耐圧トランジスタであり、高耐圧トランジスタは微細化できない。これは、微細化すると、高耐圧トランジスタのソース・ドレインがパンチスルーしてしまうという不都合が生じるからである。よって、この従来例では、デコーダ回路を含むＥＥＰＲＯＭ全体のチップサイズを縮小できない。
【００１９】
二点目は、“（１、０）”状態や“（０、１）”状態を読み出す際、ドレイン電流の電流ウインドウが小さい点である。電流ウインドウとは、“（１、０）”状態や“（０、１）”状態を読む際に、ソース・ドレイン領域３、８の印加電圧を入れ替えて、２回計測した各回のドレイン電流値の差を言う。
【００２０】
この電流ウインドウは、シリコン窒化膜５の右端（または左端）に電子がしっかりと局在し、したがってセルトランジスタ１が明確な非対称性を有する場合に大きくなる。
【００２１】
ところが、セルトランジスタ１では、電子がシリコン窒化膜５にある程度の広がりをもって分布するから、非対称性が現れ難い。特に、セル縮小を図るべくゲート長Ｌ（図６４（ａ）参照）を短くすると、左右どちらのビットに電子が局在するのかはっきりしなくなるから、セルトランジスタ１の非対称性が小さくなり、よって電流ウインドウも小さくなる。しかしながら、このように電流ウインドウが小さいと、ドレイン電流と基準電流値とのマージンが小さくなるから、書込データを誤認する危険性が高くなる。
【００２２】
本発明は、このような従来技術の問題点に鑑みて創作されたものであり、従来よりも書込電圧を低くでき、かつ従来よりも電流ウインドウを大きくできる多値トランジスタとそれを用いた半導体メモリ、および半導体メモリの製造方法を提供することを目的とする。
【００２３】
【課題を解決するための手段】
上記した課題は、対向する一対の側面を有する凸部が設けられた一導電型半導体基板と、凸部の頂面上に形成された第１の絶縁膜と、凸部を挟む半導体基板の表面に形成された一対の反対導電型ソース・ドレイン領域と、凸部の側面とソース・ドレイン領域とを覆う第２の絶縁膜と、凸部の各側面側に設けられ、第２の絶縁膜を介して側面とソース・ドレイン領域とに対向する一対のフローティングゲートと、各フローティングゲート上に形成された第３の絶縁膜と、第３の絶縁膜を介して各フローティングゲートと対向し、かつ第１の絶縁膜を介して凸部の頂面と対向するコントロールゲートとを備え、各フローティングゲートの断面形状は実質的に四角形であり、四角形の一辺は、凸部の側面に第２の絶縁膜を介して対向し、四角形の一辺は、ソース・ドレイン領域に第２の絶縁膜を介して対向し、四角形の一辺は、第３の絶縁膜を介してコントロールゲートと対向していることを特徴とするトランジスタによって解決する。
【００２４】
また、第３の絶縁膜を介してコントロールゲートに対向するフローティングゲートの面の面積は、第２の絶縁膜を介してソース・ドレイン領域に対向するフローティングゲートの面の面積より小さいことを特徴とするトランジスタによっても解決する。このときに、各フローティングゲートの断面形状は実質的にＬ字形であり、Ｌ字形の側部が第２の絶縁膜を介して凸部の側面に対向し、Ｌ字形の底部が第２の絶縁膜を介してソース・ドレイン領域に対向していることが好ましい。
【００２５】
本発明によれば、チャネルは、ソース・ドレイン領域を直線的に結ぶ領域以外の領域、すなわち、凸部の一方の側面→頂面→他方の側面に形成される。これにより、各側面は、フローティングゲートと対向するから、頂面を流れているキャリアの進行方向にフローティングゲートが位置することになる。よって、書き込みの際、キャリアがフローティングゲートに注入されるためには、従来のように当該キャリアの進行方向を変える必要が無いから、キャリアを加速するための加速電圧を低減することができる。従って、本発明では、従来よりも書込電圧を低くすることができる。
【００２６】
一方、読出しに際しては、コントロールゲートに読出し電圧を印加するとともに、一対のソース・ドレイン領域間に所定電位差を生ぜしめる。フローティングゲートは、第２の絶縁膜を介してソース・ドレイン領域と容量結合される。そこで、読出電圧が正電位である場合について説明する。フローティングゲートが、一対のソース・ドレイン領域のうちの高電位側にあると、ソース・ドレイン領域との容量結合によってもフローティングゲートの電位が正電位側に引き付けられる。よって、当該フローティングゲートにキャリアとしてたとえば電子が注入されていない場合はソース・ドレイン電圧によって、フローティングゲート近傍のチャネル電流は大きくなり、一方、電子が注入されている場合でも、当該電子によるフローティングゲートの低電位化が抑えられ、フローティングゲート近傍のチャネルは比較的大きくなる。よって、これらの場合、ドレインＩｄ１は所望に大となる。
【００２７】
一方、ソース・ドレイン間の電位差を反転させると、上記したフローティングゲートは、低電位側のソース・ドレイン領域と対向することになる。一方、当該フローティングゲートは、同時に第３の絶縁膜によってコントロールゲートにも容量結合されている。したがって、当該フローティングゲートに電子が注入されていない場合には、フローティングゲートが第３の絶縁膜を介してゲート電圧（Ｖｇ）によってわずかに正電位に引き上げられ、フローティングゲート近傍のチャネルは確保され、ドレインＩｄ２は所望の大きさとなる。他方、当該フローティングゲートに電子が注入されている場合には、当該フローティングゲートは、上述の状態から、注入電子による電位降下によって電位が引き下げられ、これによって、フローティングゲート近傍のチャネル抵抗が大きくなるから、この場合のドレイン電流Ｉｄ２は所望に小となる。よって、本発明では、ドレイン電流Ｉｄ１、およびフローティングゲートに電子が注入された状態におけるＩｄ２の差（電流ウインドウ）が所望に広がる。
【００２８】
これに加え、本発明ではフローティングゲートが２つ設けられ、各フローティングゲートに電子が独立に存在するから、トランジスタを微細化する場合でも、どちらのフローティングゲートに電子が存在するかが明確であり、従来例の如くどちらのビットに電子が局在するか不明瞭になることが無い。
【００２９】
上記フローティングゲートが実質的に四角形であるトランジスタにおいて、第３の絶縁膜は、シリコン酸化膜、シリコン窒化膜、シリコン酸化膜がこの順に配列している膜であり、第２の絶縁膜はシリコン酸化膜とすることができる。このときに、第３の絶縁膜を介して対向するフローティングゲートとコントロールゲートとの間の第１の容量と、第２の絶縁膜を介して対向するフローティングゲートと凸部の側面およびソース・ドレイン領域との間の第２の容量は、第２の容量に対する第１の容量の比が、０．３５以下であることが好ましい。
【００３０】
また上記第３の絶縁膜を介してコントロールゲートに対向するフローティングゲートの面の面積が、第２の絶縁膜を介してソース・ドレイン領域に対向するフローティングゲートの面の面積より小さいトランジスタにおいて、第３の絶縁膜および第２の絶縁膜は、プラズマ酸化法によるシリコン酸化膜とすることができる。このときに、第３の絶縁膜を介して対向するフローティングゲートとコントロールゲートとの間の第１の容量と、第２の絶縁膜を介して対向するフローティングゲートと凸部の側面およびソース・ドレイン領域との間の第２の容量は、第２の容量に対する第１の容量の比が、０．２０以下であることが好ましい。
【００３１】
なお、フローティングゲートの一部が、一導電型半導体基板の凸部の頂面より上方に突出しており、およびフローティングゲートの形状が、一導電型半導体基板の凸部の頂面を覆わないものであると、書込み時に凸部の頂面近傍を走行するキャリアを効率よくフローティングゲートに注入して捕獲することができる。また、コントロールゲートにより制御される凸部の頂面近傍のチャネル領域の制御性を良化することができる。
【００３２】
また、トランジスタをコラム方向およびロウ方向に複数配列してなる半導体メモリ、およびコラム方向に隣接するセルトランジスタのソース・ドレイン領域が共通であり、ロウ方向に隣接するセルトランジスタ同士がコントロールゲートを共有し、かつセルトランジスタ間のソース・ドレイン領域を共有する半導体メモリとしたため、上記のトランジスタを集積化した半導体メモリを構成することができる。
【００３３】
さらに、複数個のトランジスタを、ソース・ドレイン領域を結ぶ方向に配置し、隣接する複数個のトランジスタのうちの一方のフローティングゲートと、他方のフローティングゲートとの間に、コントロールゲートとソース・ドレイン領域との間を電気的に分離する第４の絶縁膜を設けることにより、それらの間に流れるリーク電流が低減される。
【００３４】
上記した課題は、（ａ）一導電型半導体基板の表面に複数の溝を形成して、対向する一対の側面を有する凸部を複数形成する工程と、（ｂ）溝の底部に反対導電型の不純物を注入することにより、底部にソース・ドレイン領域を形成する工程と、（ｃ）ソース・ドレイン領域上と凸部の側面上とに第２の絶縁膜を形成する工程と、（ｄ）凸部の側面およびソース・ドレイン領域にかけて第２の絶縁膜を介して、断面形状が実質的に四角形であるフローティングゲートを形成する工程と、（ｅ）隣接する複数個の凸部のうちの一方の側面に設けたフローティングゲートと、他方の凸部の側面に設けたフローティングゲートとの間に、第４の絶縁膜を形成する工程と、（ｆ）第４の絶縁膜およびフローティングゲート上に第３の絶縁膜を形成し、さらに第３の絶縁膜上にコントロールゲートを形成する工程とを含むことを特徴とする半導体メモリの製造方法によっても解決することができる。
【００３５】
このときに、工程（ｆ）で、フローティングゲートのコントロールゲートに対向する面をＣＭＰ  （Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ：化学機械研磨）法により平坦化した後に第３の絶縁膜を形成することにより、良質な絶縁膜を形成することができ、耐圧が向上する。
【００３６】
上記した課題は、（ａ）一導電型半導体基板の表面に複数の溝を形成して、対向する一対の側面を有する複数の凸部を形成する工程と、（ｂ）溝の底部に反対導電型の不純物を注入し、底部にソース・ドレイン領域を形成する工程と、（ｃ）ソース・ドレイン領域上と凸部の側面上とに第２の絶縁膜を形成する工程と、（ｄ）凸部の側面およびソース・ドレイン領域にかけて第２の絶縁膜を介して、実質的にＬ字形のフローティングゲートを形成する工程と、（ｅ）隣接する複数個の凸部のうちの一方の側面に設けたフローティングゲートと、他方の凸部の側面に設けたフローティングゲートとの間に、第４の絶縁膜を形成する工程と、（ｆ）第４の絶縁膜およびフローティングゲート上に第３の絶縁膜を形成し、さらに第３の絶縁膜上にコントロールゲートを形成する工程とを含むことを特徴とする半導体メモリの製造方法によっても解決できる。
【００３７】
この際に工程（ｆ）で、フローティングゲートおよび第４の絶縁膜のコントロールゲートに対向する面をＣＭＰ法により平坦化した後に第３の絶縁膜を形成することにより、良質な絶縁膜を形成することができ、耐圧が向上する。
【００３８】
なお、一導電型半導体基板と、一導電型半導体基板上に形成された第１の絶縁膜と、第１の絶縁膜を介して形成され半導体材料から形成された第１の電極と、第１の電極上に形成された第２の絶縁膜と、第１の電極に対して第２の絶縁膜を介して設けられ半導体材料から形成された第２の電極とを有する半導体装置にＣＭＰ法を用いて、第２の絶縁膜を介して第２の電極と対向する第１の電極の面を化学機械研磨法により平坦化処理することが好ましい。
【００３９】
これによれば、第１の電極が粗い表面形状を有しており、この上に第２の絶縁膜を形成すると、第２の絶縁膜の耐圧性が保証されない場合に、第２の電極と対向する第１の電極の面をＣＭＰ法により平坦化した後、第２の絶縁膜を形成することによって、耐圧性の優れた膜が形成可能となる。
【００４０】
【発明の実施の形態】
次に添付図面を参照して本発明による半導体メモリの実施例を詳細に説明する。なお、本発明と直接関係のない部分については、図示および説明を省略する。ここで、信号の参照符号はその現れる接続線の参照番号で表す。
【００４１】
（１）予備的事項の説明
本発明の特徴を説明する前に、まず、本発明に係わる半導体メモリのセルトランジスタやこのトランジスタからなる回路の動作原理等について説明する。
【００４２】
（セルトランジスタの構造）
図１は、本発明の半導体メモリの動作を説明するためのものであり、半導体メモリの切り欠き斜視図である。この半導体メモリ１０は、一導電型半導体基板であるｐ型シリコン基板１２上に形成されている。ｐ型シリコン基板１２は、ｐ＋基板１２ｂと、その上のｐ型エピタキシャル層１２ａとから成る。このうち、ｐ型エピタキシャル層１２ａには、ｐウエル１３が形成されている。
【００４３】
凸部１３ａは、ｐ型シリコン基板１２に複数設けられている。ビット線ＢＬ１〜ＢＬ４は、凸部１３ａ、１３ａ、・・・を挟むｐウエル１３の表面に形成されている。ビット線ＢＬ１〜ＢＬ４は、ｐウエル１３の表面の所定のところに、反対導電型であるｎ型不純物をイオン注入して形成される。同図では他の構成部材に隠れているが、各ビット線ＢＬ１〜ＢＬ４は、コラム方向に一体化しており、ロウ方向に複数形成されている。
【００４４】
また、フローティングゲートＦＧ１、ＦＧ２、およびコントロールゲートＣＧはいずれもポリシリコンから形成されている。このうち、コントロールゲートＣＧは、ロウ方向に一体化しており、コラム方向に複数形成されていて、その各々はワード線ＷＬ１、ＷＬ２、…として機能する。
【００４５】
コントロールゲートＣＧ、ＣＧ、・・・を保護すべく絶縁層３６が設けられており、これはシリコン酸化膜から成る。コントロールゲートＣＧ、ＣＧ、・・・の抵抗を下げるべくＡｌ線３８が設けられている。
【００４６】
セルトランジスタＴＣの拡大断面図を図２に示す。凸部１３ａの頂面１３ｃには、第１の絶縁膜であるゲート絶縁膜１５ｃが設けられている。また、凸部１３ａは、対向する一対の側面１３ｂ、１３ｂを有し、各側面１３ｂ、１３ｂの表層には、反対導電型領域であるｎ型領域１７、１７が設けられている。このｎ型領域１７、１７の不純物濃度は、上記ビット線ＢＬ１、ＢＬ２の不純物濃度に比して、１／１００〜１／１００００、好ましくは１／１０００程度の不純物濃度に選択される。
【００４７】
第２の絶縁膜であるトンネル絶縁膜１５ａは、各側面１３ｂ、１３ｂとビット線ＢＬ１、ＢＬ２とを覆っている。後述するが、ビット線ＢＬ１、ＢＬ２はソース・ドレイン領域としても機能するので、以下ではビット線ＢＬ１、ＢＬ２のことをソース・ドレイン領域とも称す。
【００４８】
フローティングゲートＦＧ１、ＦＧ２は、凸部１３ａの各側面側にあり、各々トンネル絶縁膜１５ａを介して、ソース・ドレイン領域ＢＬ１、ＢＬ２および側面１３ｂ、１３ｂと対向している。第３の絶縁膜であるインターポリ絶縁膜１５ｂは、フローティングゲートＦＧ、ＦＧの各表面にある。なお、本図においては、インターポリ絶縁膜１５ｂ、およびゲート絶縁膜１５ｃは、いずれもシリコン酸化膜とシリコン窒化膜の積層膜から成る。トンネル絶縁膜１５ａはシリコン酸化膜から成る。
【００４９】
コントロールゲートＣＧはその一部が少なくとも、インターポリ絶縁膜１５ｂを介してフローティングゲートＦＧ１、ＦＧ２と対向し、またゲート絶縁膜１５ｃを介して頂面１３ｃと対向している。このコントロールゲートＣＧは、上記インターポリ絶縁膜１５ｂを介してフローティングゲートＦＧ１、ＦＧ２と対向する部分と、ゲート絶縁膜１５ｃを介して頂面１３ｃと対向する部分とを各々電気的に独立して形成し、これらを独立に電気制御するようにしてもよい。
【００５０】
上記の構造では、チャネルは、凸部１３ａの両側面１３ｂ、１３ｂと頂面１３ｃの各表層に三次元的に形成されており、従来のように一平面内に形成されてないので、少ない占有面積でチャネル長を稼ぐことができ、デバイスの小型化を図ることができる。
【００５１】
凸部１３ａのｐ型不純物濃度は、セルトランジスタＴＣがノーマリーオフとなるように調整されている。すなわち、一方のソース・ドレイン領域ＢＬ１（ＢＬ２）に所定電圧がバイアスされた状態で、このバイアスされたソース・ドレイン領域ＢＬ１（ＢＬ２）とコントロールゲートＣＧとの電位差が閾値電圧以下のとき、ゲート絶縁膜１５ｃを介してコントロールゲートＣＧによって制御される凸部の頂面近傍のチャネル領域がオフ状態となり、その結果、セルトランジスタＴＣがオフ状態となり、電位差が閾値電圧以上のとき、トランジスタＴＣがオン状態となるように、ｐ型不純物濃度は調整されている。なお、ソース・ドレイン領域ＢＬ１（ＢＬ２）にバイアスされる所定電圧とは、書込み、読出し等の各種の動作時に印加される後述の電圧ＶＤＤを言う。
【００５２】
図３は、セルトランジスタＴＣの等価回路を模式的に表した図であり、様々な容量を示している。各容量の意味は次の通りである。
・ＣＣＧ  ・・・コントロールゲートＣＧと凸部１３ａの頂面１３ｃとの対向容量である。
・ＣＣＦ１  （ＣＣＦ２）・・・コントロールゲートＣＧとフローティングゲートＦＧ１（ＦＧ２）との対向容量である。
・ＣＦＧ１  （ＣＦＧ２）・・・フローティングゲートＦＧ１（ＦＧ２）と、凸部１３ａの側面１３ｂとの対向容量である。
・ＣＦＳ  （ＣＦＤ）・・・フローティングゲートＦＧ１（ＦＧ２）と、ソース・ドレイン領域ＢＬ１（ＢＬ２）との対向容量である。
【００５３】
再び図１を参照されたい。セルトランジスタＴＣ、ＴＣ、・・・は、コラム方向およびロウ方向に複数配列されている。コラム方向に隣接するセルトランジスタ（例えばＴＣａとＴＣｂ）同士は、ソース・ドレイン領域ＢＬ３、ＢＬ４が共通であり、素子分離領域４０により電気的に分離されている。また、ロウ方向に隣接するセルトランジスタ（例えばＴＣｃとＴＣａ）は、コントロールゲートＣＧを共有し、かつ、それらの間のソース・ドレイン領域ＢＬ３を共有する。
【００５４】
（駆動方法）
次に、上述のセルトランジスタＴＣの駆動方法について説明する。
【００５５】
ｉ）  書込動作
書込動作について、図４を参照して説明する。図４は、セルトランジスタＴＣへの書込動作について示す断面図である。上述の如く、凸部１３ａの両側方には一対のフローティングゲートＦＧ１、ＦＧ２が設けられており、各フローティングゲートＦＧ１、ＦＧ２に独立に電子を注入することができる。
【００５６】
例えば、右側のフローティングゲートＦＧ２に電子を注入するには、図４に示すように、コントロールゲートＣＧにゲート電圧ＶＧ（たとえば２．２Ｖ）を印加する。電子が注入される側のソース・ドレイン領域ＢＬ２に電圧ＶＤＤ（たとえば６Ｖ）を印加する。基板１２と、電子が注入されない側のソース・ドレイン領域ＢＬ１とは接地する。
【００５７】
これによれば、コントロールゲートＣＧに正電位が印加されるから、頂面１３ｃの表層に反転層１３ｄが形成され、ｎ型領域１７、１７同士が反転層１３ｄにより電気的に接続される。ｎ型領域１７、１７は、同じ導電型（すなわちｎ型）のソース・ドレイン領域ＢＬ１、ＢＬ２に接しているから、結局、ソース・ドレイン領域ＢＬ１、ＢＬ２が電気的に接続される。
【００５８】
従って、キャリア（本図では電子）は、同図の矢印５０，  ５２の経路を流れることになる。特に、頂面１３ｃを流れる電子に注目されたい。この電子から見れば、その運動方向に右側のフローティングゲートＦＧ２が位置する。よって、電子がこのフローティングゲートＦＧ２に注入されるためには、従来のように電子の運動方向を変える必要が無いから、電子をフローティングゲートＦＧ２に引き付けるためのゲート電圧（書込電圧）ＶＧを従来よりも下げることができる。さらにフローティングゲートＦＧ２は、静電容量の大きなゲート絶縁膜１５ａを介してドレイン電圧によって電位が引き上げられているから、電子をフローティングゲートＦＧ２に引き付けるためのゲート電圧（書込電圧）ＶＧをさらに下げることができる。
【００５９】
しかも、側面１３ｂにｎ型領域１７、１７を設けたことで、側面１３ｂが低抵抗となり、そこでの電圧降下が抑えられる。よって、頂面１３ｃの両端に、ソース・ドレイン領域ＢＬ１〜ＢＬ２間電圧（たとえば６Ｖ）より若干低下した高い電圧が印加されるから、この電圧により電子が頂面１３ｃで勢いよく加速され、フローティングゲートＦＧ２に矢印５２のように電子が効率良く注入される。このように、ｎ型領域１７、１７も、書込電圧ＶＧを低減するのに寄与する。このｎ型領域１７、１７は、ソース・ドレイン領域の不純物濃度に比して、１／１００〜１／１００００、好ましくは１／１０００程度の不純物濃度に選択される。
【００６０】
上述の利点は、頂面１３ｃでのチャネル抵抗を大きくしても得ることができる。チャネル抵抗を大きくするには、ゲート絶縁膜１５ｃを厚膜に形成して、コントロールゲートＣＧとチャネル領域との間の静電容量を小さくすれば良い。本実施例では、図４に示すように、ゲート絶縁膜１５ｃをトンネル絶縁膜１５ａよりも厚くすることで静電容量を小さくし、チャネル抵抗を大きくしている。
【００６１】
チャネル抵抗を大きくする構造は上記に限定されず、図５の構造を採用しても良い。この構造では、凸部１３ａの頂面１３ｃに、一導電型不純物領域である高抵抗領域１３ｅを設ける。高抵抗領域１３ｅは、頂面１３ｃに、凸部１３ａよりも高濃度のｐ型不純物をイオン注入して形成される。
【００６２】
図４または図５のように、頂面１３ｃでのチャネル抵抗を大きくすると、頂面１３ｃでの電圧降下が大きくなるから、頂面１３ｃの両端にソース・ドレイン領域ＢＬ１〜ＢＬ２間電圧より若干低下した高い電圧が印加される。よって、上述したのと同じ理由により、書込電圧ＶＧを低減することができる。
【００６３】
このように、書込電圧ＶＧを低減するには、ｉ）側面１３ｂにｎ型領域１７、１７を設けるか、ｉｉ）トンネル絶縁膜の静電容量を大きくして、フローティングゲートをドレイン電圧によって引き上げるか、ｉｉｉ）ゲート絶縁膜１５ｃを厚膜にするか、またはｉｖ）頂面１３ｃに高抵抗領域１３ｅを設ければ良い。これらｉ）〜ｉｖ）を任意に組み合わせることで、上述の利点を得ることもできる。ｉ）〜ｉｖ）のいずれの場合であっても、書込電圧ＶＧは約２．２Ｖ程度で良く、従来例（約１２〜１３Ｖ）よりも格段に低くすることができる。
【００６４】
図４では、右側のフローティングゲートＦＧ２にのみ電子が注入されたが、左側のフローティングゲートＦＧ１に電子を注入するには、ソース・ドレイン領域ＢＬ１、ＢＬ２の電圧を入れ替えれば良い。よって、図６（ａ）〜（ｄ）に示す４状態が得られる。
【００６５】
図６（ａ）は、両フローティングゲートＦＧ１、ＦＧ２に電子が注入されていない“（１、１）”状態を示す。図６（ｂ）、（ｃ）は、フローティングゲートＦＧ１、ＦＧ２の一方にのみ電子が注入された“（１、０）”、“（０、１）”状態を示す。図６（ｄ）は、両フローティングゲートＦＧ１、ＦＧ２に電子が注入された“（０、０）”状態を示す。この状態を得るには、例えば、右側のフローティングゲートＦＧ２に電子を注入した後、左側のフローティングゲートＦＧ１に電子を注入すれば良い。かくして、１つのセルトランジスタＴＣに２ビットのデータ“（１、１）”〜“（０、０）”を書き込むことができる。
【００６６】
このように、フローティングゲートＦＧ１、ＦＧ２が２つ設けられ、各フローティングゲートＦＧ１、ＦＧ２に電子が独立に存在するから、セル縮小を図る場合でも、どちらのフローティングゲートＦＧ１、ＦＧ２に電子が存在するのかが明確であり、従来例の如くどちらのビットに電子が局在するか不明瞭になることが無い。
【００６７】
ｉｉ）  読み出し動作
次に、読み出し動作について、図７（ａ）〜（ｂ）を参照して説明する。データを読み出すには、まず、図７（ａ）に示すように、コントロールゲートＣＧにゲート電圧ＶＧ（たとえば２．２Ｖ）を印加する。そして、一方のソース・ドレイン領域ＢＬ２に電圧ＶＤＤ（たとえば１．６Ｖ）を印加し、他方のソース・ドレイン領域ＢＬ１と基板１２とを接地する。
【００６８】
この電位配分だと、コントロールゲートＣＧが正電位となるから、凸部１３ａの頂面に反転層１３ｄが形成される。よって、同図の矢印の向きにドレイン電流Ｉｄ１が流れる。
【００６９】
次いで、図７（ｂ）に示すように、ゲート電圧ＶＧ（すなわち２．２Ｖ）はそのままで、ソース・ドレイン領域ＢＬ１、ＢＬ２の電圧を入れ替える。このようにすると、ソース・ドレイン領域ＢＬ１〜ＢＬ２間の電位差が反転するから、同図の矢印の向きにドレイン電流Ｉｄ２が流れる。
【００７０】
上記のようにソース・ドレイン領域ＢＬ１、ＢＬ２の電圧を入れ替え、各回のドレイン電流Ｉｄ１、Ｉｄ２を計測する。ドレイン電流Ｉｄ１、Ｉｄ２の大きさは、各状態によって後述の如く異なる。よって、各回のドレイン電流値のセット（Ｉｄ１、Ｉｄ２）と、各状態とを一対一に対応させることにより、どの状態であるかを読み出すことができる。次に、各状態“（１、１）”〜“（０、０）”におけるドレイン電流値について説明する。
【００７１】
（ａ）“（１、０）”状態
図８（ａ）〜（ｂ）は、“（１、０）”状態を読み出す場合の断面図である。図８（ａ）において、それぞれの部材に印加する電圧は上述の図７（ａ）の通りであって、この電圧によりドレイン電流Ｉｄ１が流れる。
【００７２】
図８（ａ）の状態では、右側のフローティングゲートＦＧ２は、電子が注入されたことにより電位が下がる。しかし、フローティングゲートＦＧ２の電位は、対向容量ＣＣＦ２、ＣＦＤによって、コントロールゲートＣＧ（２．２Ｖ）やソース・ドレインＢＬ２（１．６Ｖ）の正電位側に引き上げられる。
【００７３】
結局、フローティングゲートＦＧ２の電位下降が抑えられるから、フローティングゲートＦＧ２近傍でのチャネル抵抗はそれ程大きくない。従って、ドレイン電流Ｉｄ１の電流値は比較的大きくなる。
【００７４】
特に、図のようにｎ型領域１７を設けた場合は、ｎ型領域１７はソース・ドレイン領域ＢＬ２に接するから、ｎ型領域１７の電位がソース・ドレイン領域ＢＬ２のそれとほぼ同じとなる。従って、フローティングゲートＦＧ２の電位は、対向容量ＣＦＧ２によってもソース・ドレインＢＬ側に引き上げられる。よって、右側のフローティングゲートＦＧ２近傍のチャネル抵抗がさらに小さくなるから、ドレイン電流Ｉｄ１の電流値はより一層大きくなる。
【００７５】
一方、図８（ｂ）は、ソース・ドレインＢＬ１、ＢＬ２の電圧を入れ替えて、ドレイン電流Ｉｄ２を流した場合である。この場合、注入電子によって、右側のフローティングゲートＦＧ２の電位が下がる。しかも、右側のソース・ドレイン領域ＢＬ２が接地されるから、フローティングゲートＦＧ２の電位は、ソース・ドレイン領域ＢＬ２との対向容量ＣＦＤにより接地側に引き下げられる。よって、フローティングゲートＦＧ２の電位が図８（ａ）の場合よりも低くなるから、フローティングゲートＦＧ２近傍のチャネル抵抗が大きくなり、ドレイン電流Ｉｄ２が先のＩｄ１よりも小さくなる。
【００７６】
特に、ｎ型領域１７を設けると、右側のフローティングゲートＦＧ２の電位は対向容量ＣＦＧ２によっても接地側に引き下げられ、ドレイン電流Ｉｄ２がより一層小さくなる。このように、“（１、０）”状態は、
・（Ｉｄ１、Ｉｄ２）＝（大、小）
で識別することができる。このドレイン電流Ｉｄ１、Ｉｄ２の大小の判定は、図示しないセンスアンプが基準電流と比較して行う。
【００７７】
各ドレイン電流Ｉｄ１、Ｉｄ２の電流量は、対向容量ＣＣＦ２、ＣＦＤ、ＣＦＧ２によって、上述の如く所望に大にしたり小にしたりすることができ、その差（Ｉ  ｄ１−Ｉｄ２）を所望に大きくすることができる。差（Ｉ  ｄ１−Ｉｄ２）とは電流ウインドウであるから、電流ウインドウを所望に広げることができる。電流ウインドウが広いので、ドレイン電流Ｉｄ１、Ｉｄ２と基準電流とのマージンが広くなり、書込データを誤認する危険性が低減できる。
【００７８】
（ｂ）“（０、１）”状態
“（０、１）”状態は、上記とは反対に左側のフローティングゲートＦＧ１に電子が注入される。よって、各ドレイン電流Ｉｄ１、Ｉｄ２の電流値は、上記の議論と同様にして評価され、
・（Ｉｄ１、Ｉｄ２）＝（小、大）
となる。
【００７９】
（ｃ）“（１、１）”状態
“（１、１）”状態は、いずれのフローティングゲートＦＧ１、ＦＧ２にも電子が注入されない。従って、各フローティングゲートＦＧ１、ＦＧ２の電位は電子によって引き下げられないから、Ｉｄ１、Ｉｄ２の双方とも大となる。また、この状態は左右対称であるから、Ｉｄ１とＩｄ２とに差は生じず、
・（Ｉｄ１、Ｉｄ２）＝（大、大）
となる。
【００８０】
（ｄ）“（０、０）”状態
“（０、０）”状態は、両方のフローティングゲートＦＧ１、ＦＧ２に電子が注入されるから、左右対称となる。従って、Ｉｄ１とＩｄ２とに差は生じず、
・（Ｉｄ１、Ｉｄ２）＝（小、小）
となる。
【００８１】
ｉｉｉ）  消去動作
次に、フローティングゲートＦＧ１、ＦＧ２に注入された電子の消去方法について説明する。蓄積電子を引き抜くには、図９に示すように、電子をソース・ドレイン領域ＢＬ１、ＢＬ２に引き抜く方法が考えられる。この方法では、コントロールゲートＣＧを接地して、ソース・ドレイン領域ＢＬ１、ＢＬ２に高電位“Ｈ”（たとえば１２Ｖ）を与える。ここで、コントロールゲートＣＧと、ソース・ドレイン領域ＢＬ１、ＢＬ２との電位差は相対的に設定することができ、たとえば、コントロールゲートＣＧに−６Ｖを、ソース・ドレイン領域ＢＬ１、ＢＬ２に６Ｖを印加するようにしてもよい。
【００８２】
他の方法としては、図１０に示すように、コントロールゲートＣＧに高電位ＶＧ（たとえば１２Ｖ）を印加し、基板１２とソース・ドレイン領域ＢＬ１、ＢＬ２とを接地する。この電位配分によれば、フローティングゲートＦＧ１（ＦＧ２）から見ると、コントロールゲートＣＧ側の電位が高いので、蓄積電子はコントロールゲートＣＧに引き抜かれる。ここでも同様に、コントロールゲートＣＧに６Ｖを、ソース・ドレイン領域ＢＬ１、ＢＬ２に−６Ｖを印加し、両者間に相対的に１２Ｖの電位差を生じるようにしてもよい。
【００８３】
ｉｖ）  非選択時
上記ｉ）〜ｉｉｉ）は、いずれもセルトランジスタ１が選択されている場合であった。実際の動作では、セルトランジスタ１が常に選択されているということはなく、非選択状態の場合もある。
【００８４】
非選択状態でも、ビット線ＢＬ１（図３参照）には、他のセルトランジスタＴＣを選択すべく、各動作用の電圧ＶＤＤが印加される。この場合、非選択セルトランジスタＴＣのフローティングゲートＦＧ１は、ビット線ＢＬ１との大きい対向容量ＣＦＳにより、ビット線ＢＬ１の電位に引き付けられる。よって、フローティングゲートＦＧ１とソース・ドレイン領域ＢＬ１との間の電位差が小さくなるから、それらの間のトンネル絶縁膜１５ａが高電界に曝されることが無い。従って、トンネル絶縁膜１５ａにトンネル電流が流れ難くなり、該トンネル絶縁膜１５ａの劣化を防ぐことができる。
【００８５】
ここで、上記駆動時ｉ）〜ｉｖ）の各利点を得るために、フローティングゲートＦＧ１（ＦＧ２）とソース・ドレイン領域ＢＬ１（ＢＬ２）との対向容量ＣＦｓ（ＣＦＤ）が重要な役割を果たしているのに注意されたい。本実施例では、フローティングゲートＦＧ１（ＦＧ２）をソース・ドレイン領域ＢＬ１（ＢＬ２）上に覆設することにより、フローティングゲートＦＧ１〜ＦＧ２の間隔を狭めてデバイスを小型化すると共に、対向容量ＣＦＤ、ＣＦＳを大きく稼いで上述の利点を得やすくしている。
【００８６】
フローティングゲートＦＧ１（ＦＧ２）とソース・ドレイン領域ＢＬ１（ＢＬ２）との対向面積は限定されない。対向面積が大きいほど上述の利点を得やすいが、小さくても得ることは可能である。
【００８７】
（パンチスルー対策と閾値電圧Ｖｔｈの安定化）
ところで、上記の書き込みや読み出し動作の際に、ソース・ドレインＢＬ１〜ＢＬ２間のパンチスルーが問題になるなら、図１１に示す構造を採用することが良い。図１１中のグラフは、凸部１３ａの深さと、その深さでのボロン（ｐ型不純物）濃度との関係を示すものである。この構造では、凸部１３ａのボロン濃度を深さ方向に漸増させて、凸部１３ａの基端部でのボロン濃度を高くする。このようにすると、ソース・ドレイン領域ＢＬ１、ＢＬ２に近い部位の側面１３ｂ、１３ｂにおいて、ボロン濃度が高くなる。
【００８８】
上記の構造により、ｎ型のソース・ドレインＢＬ１、ＢＬ２に近い部位のチャネルにおいてｐ型不純物の濃度が高くなるから、チャネルは、ｎ型のソース・ドレインＢＬ１、ＢＬ２を直線的に結んだ領域（ｎ型のソース・ドレインＢＬ１、ＢＬ２に近い部位）から離間した領域、すなわち凸部の側面１３ｂ，  １３ｂと頂面１３ｃの各表層に形成されることとなる。このことは、上記の構造により、ｎ型のソース・ドレインＢＬ１、ＢＬ２に近い部位のチャネルにおいてｐ型不純物の濃度が高くなるから、ソース・ドレインＢＬ１、ＢＬ２がパンチスルーしにくくなることも意味しており、このセルトランジスタを集積化して半導体メモリを形成する場合に、高い集積度を実現することが可能となる。
【００８９】
ところで、セルトランジスタＴＣの閾値電圧Ｖｔｈは、基端部の側面１３ｂ、１３ｂでの不純物濃度に大きく影響される。従って、上述のように基端部でボロン濃度を高くすると、セルトランジスタＴＣの閾値電圧Ｖｔｈは高くなる。
【００９０】
しかし、側面１３ｂにｎ型領域１７を設けると、このｎ型領域１７中のｎ型不純物と側面１３ｂのｐ型不純物とが補償するから、側面１３ｂでの実質的なアクセプタ濃度を下げることができる。よって、たとえ凸部１３ａの基端部でのボロン濃度を高くしても、ｎ型領域１７を設けることで、トランジスタの閾値電圧Ｖｔｈの増加を抑えることができる。
【００９１】
また、上述の如く、閾値電圧Ｖｔｈは基端部の不純物濃度にデリケートであるから、Ｖｔｈを安定させるためには基端部で不純物濃度が余り変動しないようにすることが好ましい。従って、凸部１３ａにおけるボロン濃度は、単に漸増するだけでなく、太線で示すピークをなるべくフラット（平坦）に形成し、フラットな部位を凸部１３ａの基端部に位置させることが好ましい。フラットな部位では、ボロン濃度が余り変動しないから、ボロン濃度とｎ型領域１７中のヒ素濃度との濃度関係がほぼ一定となり、閾値電圧Ｖｔｈを安定させることができる。
【００９２】
（２）予備的事項の説明は以上であり、次に、半導体メモリの回路構成について説明する。図１２は半導体メモリアレイ１２６の回路構成図である。同図において、参照符号ＴＣｉ，ｍ，ｐはｉロウｍコラム目（ｉ＝０，１，２，・・・、ｍ＝０，１，２，・・・）のバンクＢＮＫｉ，ｍ内のｐ番目（ｐ＝０，１，２，・・・）のセルトランジスタを表し、その構造と動作は、上述の図２に示すトランジスタと同一である。
【００９３】
セルトランジスタＴＣｉ，ｍ，ｐの各々は、バンクＢＮＫｉ，ｍにバンク分けされ、図１を参照して前述したＴＣに相当する。各バンクＢＮＫｉ，ｍは、（１コラム）×（ｎロウ）に配列されたｎ個のセルトランジスタＴＣｉ，ｍ，ｐからなる。なお、ｎは所定の自然数を表し、その値はとくに限定されない。また、バンクＢＮＫｉ，ｍにおけるｉおよびｍは、そのバンクに属するセルトランジスタＴＣｉ，ｍ，Ｐの共通のロウ番号およびコラム番号をそれぞれ表す。
【００９４】
この回路では、通常のフラッシュメモリがワード線とビット線との組み合わせでセルトランジスタを選択するのに対して、まず、ｉロウにある偶数バンク群ＢＮＫｉ，ｍ（ｍ＝０，２，４・・・）と奇数バンク群ＢＮＫｉ，ｍ（ｍ＝１，３，５・・・）のいずれか一方の群を選択線ＳＥｉ，  ＳＯｉを用いて選択し、当該バンク群からビット線ＢＬｍ（ｍ＝０，１，２，・・・）を用いて（より正確には、ビット線ＢＬｍに接続された仮想接地線ＶＴＫを用いて）、１つのバンクを選択し、次いでそのバンクＢＮＫｉ，ｍ内の一つのセルトランジスタＴＣｉ，ｍ，ｐをワード線ＷＬｐを用いて選択する。以下、これを具体的に説明する。
【００９５】
各バンクＢＮＫｉ，ｍには、それを選択するための選択トランジスタＳＴＥｉ，ｍ，  ＳＴＯｉ，ｍが１個ずつ接続されている。このうち、選択トランジスタＳＴＥｉ，ｍは、ｉロウにあるバンクＢＮＫｉ，ｍのうち、コラム番号が偶数であるバンクＢＮＫｉ，ｍ（ｍ＝０，２，４・・・）を選択するためのものであって、以下では偶数バンク選択トランジスタとも言う。選択トランジスタＳＴＥｉ，ｍを指定するために、選択線ＳＥｉを用いる。１本の選択線ＳＥｉには、ｉロウに配列されたすべての選択トランジスタＳＴＥｉ，ｍ（ｍ＝０，１，２，・・・）が接続されている。選択線ＳＥｉにより、選択線ＳＥｉに接続されたすべての選択トランジスタＳＴＥｉ，ｍ（ｍ＝０，１，２，・・・）が選択される。
【００９６】
また、選択トランジスタＳＴＯｉ，ｍはｉロウにあるバンクＢＮＫｉ，ｍのうち、コラム番号が奇数であるバンクＢＮＫｉ，ｍ（ｍ＝１，３，５・・・）を選択するためのものであって、以下では奇数バンク選択トランジスタとも言う。選択トランジスタＳＴＯｉ，ｍを指定するために、選択線ＳＯｉを用いる。１本の選択線ＳＯｉには、ｉロウに配列されたすべての選択トランジスタＳＴＯｉ，ｍ（ｍ＝０，１，２，・・・）が接続されている。選択線ＳＯｉにより、選択線ＳＯｉに接続されたすべての選択トランジスタＳＴＯｉ，ｍ（ｍ＝０，１，２，・・・）が選択される。
【００９７】
同図に示されるように、偶数バンク選択トランジスタＳＴＥｉ，ｍの各々は、それらの一方のソース・ドレインが１コラムおきに共通接続され、その共通接続ノードＡ，  Ｄ，  Ｅに仮想接地線ＶＴｋ（ｋ＝０，１，２，・・・）が接続されている。
【００９８】
奇数バンク選択トランジスタＳＴＯｉ，ｍも同様であるが、その共通接続点は、偶数バンク選択トランジスタＳＴＥｉ，ｍのそれよりも１コラムだけずれている。
【００９９】
なお、図中、符号ＳＴＥｉ−１，ｍ（ｍ＝Ｏ，２，・・・）は、コラム方向に数えてｉ−１番目のバンク中、偶数バンクを選択するための偶数バンク選択トランジスタである。これに対して、符号ＳＴＯｉ＋１，ｍ（ｍ＝１，  ，・・・）は、コラム方向に数えてｉ＋１番目のバンク中、奇数バンクを選択するための奇数バンク選択トランジスタである。
【０１００】
また、仮想接地線ＶＴｋ（ｋ＝０，１，２，・・・）は、その電気抵抗を減らすべく、アルミニウム等の金属からなる。一方、ビット線ＢＬｍ（ｍ＝０，１，２・・・）は拡散層からなり、その電気抵抗は仮想接地線ＶＴｋのそれよりもずっと高い。
【０１０１】
回路動作は次の通りである。例えば、読出し時に同図中のセルトランジスタＴＣｉ，ｍ，０を選択する場合を考える（ここでは、ｍは偶数と仮定する）。セルトランジスタＴＣｉ，ｍ，０は偶数バンクＢＮＫｉ，ｍに属する。よって、まず偶数バンク群ＢＮＫｉ，ｍ（ｍ＝０，２，４・・・）を選択すべく、偶数バンク選択線ＳＥｉをハイレベルにし、各偶数バンク選択トランジスタＳＴＥｉ，ｍ（ｍ＝０，１，２・・・）をオン状態にする。その他の選択線（ＳＥｒ（ｒ＝０，１，２，・・・，ｉ−１，ｉ＋１，・・・）、ＳＯｒ（ｒ＝０，１，２，・・・））はすべてローレベルにし、その選択線がゲートに接続されるトランジスタをすべてオフ状態にする。
【０１０２】
上述の電圧配分によれば、オン状態の偶数バンク選択トランジスタＳＴＥｉ，ｍ、ＳＴＥｉ，ｍ＋１によって、ビット線ＢＬｍ，  ＢＬｍ＋１が仮想接地線ＶＴｋ，  ＶＴｋ＋１に電気的に接続状態となる。他の偶数バンクＢＮＫｉ，ｍ−２，  ＢＮＫｉ，ｍ＋４等に繋がるビット線も同様にして仮想接地線と電気的に接続状態となる。
【０１０３】
次いで、目的のセルトランジスタＴＣｉ，ｍ，０を選択するため、それにビット線ＢＬｍを介して繋がる仮想接地線ＶＴｋを接地レベルにし、かつビット線ＢＬｍ＋１を介して繋がる仮想接地線ＶＴｋ＋１に低い電圧ＶＤＤ（＝１．６Ｖ）を印加する。それ以外の仮想接地線ＶＴはオープン状態にする。このようにして、まず偶数バンク群ｉ，ｍ（ｍ＝０，２，４・・・）が選択される。具体的に、このように仮想接地線ＶＴを設定することは、仮想接地線ＶＴに接続されたビット線ゲート１２２が行う。ビット線ゲート１２２の詳細は後述する。そして、ワード線ＷＬ０に読出し電圧ＶＧ（＝２．２Ｖ）を印加する。さらに、仮想接地線ＶＴに接続されたビット線ゲート１２２により、仮想接地線ＶＴｋ＋１のみをセンスアンプ１２８に接続し、仮想接地線ＶＴｋ＋１に流れる電流をセンスアンプ１２８により検知する。
【０１０４】
ソース・ドレインに印加されたこれらの電圧値により、図８（ａ）で説明したように、セルトランジスタＴＣｉ，ｍ，０に第１のドレイン電流Ｉｄ１が流れる。この第１のドレイン電流Ｉｄ１は、センスアンプ１２８からビット線ゲート１２２、仮想接地線ＶＴｋ＋１、ノードＤ、ノードＣ、偶数バンク選択トランジスタＳＴＥｉ，ｍ＋１、ビット線ＢＬｍ＋１、セルトランジスタＴＣｉ，ｍ，０、ビット線ＢＬｍ、偶数バンク選択トランジスタＳＴＥｉ，ｍ、ノードＢ、ノードＡ、仮想接地線ＶＴｋ、ビット線ゲート１２２の順に流れる。
【０１０５】
次いで、ビット線ゲート１２２により、ビット線ＢＬｍとＢＬｍ＋１との間の電位差を反転させ、それ以外の電圧値を上記と同様のままにしておく。このようにすると、図８（ｂ）で説明したように、セルトランジスタＴＣｉ，ｍ，０に第２のドレイン電流Ｉｄ２が流れる。この第２のドレイン電流Ｉｄ２の電流経路は、第１のドレイン電流Ｉｄ１のそれの逆である。
【０１０６】
このようにしてセルトランジスタＴＣｉ，ｍ，０の第１のドレイン電流Ｉｄ１および第２のドレイン電流Ｉｄ２がセンスアンプにより計測され、セルトランジスタＴＣｉ，ｍ，０に４値状態“（０，  ０）”〜“（１，  １）”のいずれが記憶されているかが識別される。
【０１０７】
この回路構成によれば、第１のドレイン電流Ｉｄ１は、拡散層からなる高抵抗のビット線ＢＬｍ、ＢＬｍ＋１内を常に流れるという訳ではなく、目的のバンクＢＮＫｉ，ｍに到達するまでは低抵抗の仮想接地線ＶＴｋ＋１内を流れ、目的のバンクＢＮＫｉ，ｍに到達してからビット線ＢＬｍ＋１を流れるようになる。そして、セルトランジスタＴＣｉ，ｍ．０を流れた後、第１のドレイン電流Ｉｄ１はビット線ＢＬｍを経由して仮想接地線ＶＴｋを流れる。
【０１０８】
このように、常にビット線ＢＬｍ，  ＢＬｍ＋１内を流れる場合よりも低抵抗なので、本実施例では第１のドレイン電流Ｉｄ１を高速で読み出すことが可能となる。第２のドレイン電流Ｉｄ２についても同様の利点が得られる。
【０１０９】
上述の例では、偶数バンクＢＮＫｉ，ｍ内のセルトランジスタＴＣｉ，ｍ，０が選択された。一方、奇数バンク群ＢＮＫｉ，ｍ（ｍ＝１，３，５・・・）内のセルトランジスタをＴＣｉ，ｍ，ｐを選択するには、奇数バンク選択線ＳＯｉをハイレベルにし、各奇数バンク選択トランジスタＳＴＯｉ，ｍ（ｍ＝０，１，２・・・）をオン状態にする。そして、その他の選択線（ＳＥｒ（ｒ＝０，１，２，・・・）、ＳＯｒ（ｒ＝０，１，２，・・・，ｉ−１，ｉ＋１，・・・））はすべてローレベルにし、これらの選択線がゲートに接続されるトランジスタをすべてオフ状態にする。これ以外は偶数バンクを選択する場合と同様なので、奇数バンクについてはこれ以上説明しない。上述したセルトランジスタの選択方法は仮想接地方式とも称される。
【０１１０】
仮想接地方式を用いた半導体メモリの斜視図を図１３に示す。本図においては、図１２に示す各バンクＢＡＮＫを構成するトランジスタＴＣに加えて、素子分離領域ＳＴＩａも示す。素子分離領域ＳＴＩａを設ける理由は以下の通りである。
【０１１１】
書込みや読出しの速度向上を達成するために、複数のトランジスタＴＣを、複数のブロック２１２に分割することが好ましく、ロウ方向に配列されたブロック２１２のうち、隣接するブロック２１２同士の間に、ブロック２１２同士を分離するための素子分離領域ＳＴＩａを設ける。各ブロック２１２はロウ方向に、例えば３２個もしくは６４個のトランジスタＴＣを含み、１つのブロック２１２に含まれるトランジスタＴＣのソースおよびドレインＢＬは直列に接続されていて、複数のトランジスタＴＣのコントロールゲートＣＧは共通接続する。
【０１１２】
素子分離領域ＳＴＩａを設ける理由をさらに説明する。複数のトランジスタＴＣのソースおよびドレインＢＬが直列に接続されている場合、これらのトランジスタＴＣのうちの、複数のトランジスタＴＣに対して同時に書込みを行おうとする場合、書込みの対象としていないトランジスタＴＣに対しても書込みが行われる可能性がある。素子分離領域ＳＴＩａにより、複数のブロック２１２に分離して、１つのブロック２１２内では、複数のトランジスタＴＣに対して同時に書込みを行うことをせずに、異なるブロック２１２に属する複数のトランジスタＴＣに対してのみ、同時に書込みを行うこととすれば、この問題は発生しない。その上、書込速度を高速の状態に維持することができる。また、読出し時においても、異なるブロック２１２に属する複数のトランジスタＴＣに対してのみ、同時に読出しを行うこととすれば、読出対象外のトランジスタＴＣに電流が流れる問題も防止できる。
【０１１３】
この半導体メモリにおいて、素子分離領域ＳＴＩａを、ＳＴＩ  （Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ：  シャロウ  トレンチ  アイソレーション）  とすれば、分離領域の占有面積を小さくすることができ、半導体メモリの小型化に有効である。
【０１１４】
さらに、この半導体メモリは、複数のトランジスタＴＣのコントロールゲートＣＧを共通接続するための導体（例えばアルミ線）３８と、アルミ線３８とコントロールゲートＣＧとを接続するためのコンタクト部５４とを含み、コンタクト部５４の位置は、素子分離領域ＳＴＩａの上方とすることができる。これによれば、コントロールゲートＣＧの抵抗を下げることができる。なお、コラム方向には、各バンクＢＡＮＫ同士を分離するための素子分離領域ＳＴＩｂが設けられている。本図には、また仮想接地線ＶＴがビット線ＢＬに接続される接続点２１８も示す。
【０１１５】
（３）Ｓ型メモリについて
図１４は、図２のセルトランジスタとはフローティングゲートＦＧ１，  ＦＧ２の形状等が異なる半導体メモリの一実施例の構成を示す説明図である。本実施例の半導体メモリはフラッシュメモリ２００である。フラッシュメモリ２００は、対向する一対の側面１３ｂを有する凸部１３ａが設けられたｐ型半導体基板と、凸部１３ａの頂面１３ｃ上に形成されたゲート絶縁膜１５ｃと、凸部１３ａを挟む半導体基板の表面に形成された一対のｎ型ソース・ドレイン領域ＢＬ１，  ＢＬ２と、凸部１３ａの側面１３ｂとソース・ドレイン領域ＢＬ１，  ＢＬ２とを覆うトンネル絶縁膜１５ａを含む。さらに、フラッシュメモリ２００は、凸部１３ａの各側面１３ｂ側に設けられトンネル絶縁膜１５ａを介して側面１３ｂとソース・ドレイン領域ＢＬ１，  ＢＬ２とに対向する一対のフローティングゲートＦＧ１，  ＦＧ２と、各フローティングゲートＦＧ１，  ＦＧ２上に形成されたインターポリ絶縁膜１５ｂと、インターポリ絶縁膜１５ｂを介して各フローティングゲートＦＧ１，  ＦＧ２と対向し、かつゲート絶縁膜１５ｃを介して凸部１３ａの頂面１３ｃと対向するコントロールゲートＣＧとを有する。
【０１１６】
コントロールゲートＣＧはその一部が少なくとも、インターポリ絶縁膜１５ｂを介してフローティングゲートＦＧ１，  ＦＧ２と対向し、またゲート絶縁膜１５ｃを介して頂面１３ｃと対向している。このコントロールゲートＣＧは、上記インターポリ絶縁膜１５ｂを介してフローティングゲートＦＧ１，  ＦＧ２と対向する部分と、ゲート絶縁膜１５ｃを介して頂面１３ｃと対向する部分とを各々電気的に独立して形成し、これらを独立に電気制御するようにしてもよい。
【０１１７】
各フローティングゲートＦＧ１，  ＦＧ２の、コラム方向に垂直な断面形状は、本実施例では実質的に長方形であり、長方形の一辺は、凸部１３ａの側面にトンネル絶縁膜１５ａを介して対向し、長方形の一辺は、ソース・ドレイン領域ＢＬ１，  ＢＬ２にトンネル絶縁膜１５ａを介して対向する。これらの２辺は隣り合う辺であり、さらに、長方形の一辺がインターポリ絶縁膜１５ｂを介してコントロールゲートＣＧと対向している。このトランジスタを以下では、フローティングゲートＦＧ１，  ＦＧ２の形状が実質的に四角形であるため、Ｓ（Ｓｑｕａｒｅ）型メモリと呼ぶ。
【０１１８】
本実施例では、インターポリ絶縁膜１５ｂは、シリコン酸化膜２０２ａ、シリコン窒化膜２０２ｂ、シリコン酸化膜２０２ｃがこの順に配列している膜であり、またゲート絶縁膜１５ｃは、これらの膜２０２ａ，  ２０２ｂ，  ２０２ｃに加えて、その下に形成されているシリコン酸化膜２０４ａと、シリコン窒化膜２０４ｂとを含む。
【０１１９】
シリコン酸化膜２０４ａは、従来から知られているゲート絶縁膜（熱酸化膜）と同じ製法で形成できる。またインターポリ絶縁膜１５ｂに関しても、膜２０２ａ，  ２０２ｂ，  ２０２ｃは従来技術により製造することができる。さらに、フローティングゲートＦＧ１，  ＦＧ２の、コントロールゲートＣＧに対向する面をＣＭＰ法により平坦化した後にインターポリ絶縁膜１５ｂ、すなわち膜２０２ａ，  ２０２ｂ，  ２０２ｃを形成して、耐圧性に優れた膜を形成する。すなわち、フローティングゲートＦＧ１，  ＦＧ２に用いられる例えばポリシリコンは、粗い表面形状を有しており、この上にインターポリ絶縁膜１５ｂを形成すると、インターポリ絶縁膜１５ｂの耐圧性が保証されなくなる危険性が大きい。そこでフローティングゲートＦＧ１，  ＦＧ２のインターポリ絶縁膜１５ｂと接する面をＣＭＰ法により平坦化した後、インターポリ絶縁膜１５ｂを形成することによって、耐圧性の優れた膜が形成可能となる。これらの個々の製造プロセス技術は公知であるため、本実施例のフラッシュメモリ２００は、製造上のリスクが少ないという利点がある。
【０１２０】
本実施例のフローティングゲートＦＧ１，  ＦＧ２は四角形であるため、図１，  ２に示すフローティングゲートＦＧ１，  ＦＧ２に比較して、結合比ＣＲが小さいという利点がある。ここで、結合比ＣＲとは、コントロールゲートＣＧとフローティングゲートＦＧ１（ＦＧ２）との対向容量ＣＣＦ１  （ＣＣＦ２）／（フローティングゲートＦＧ１（ＦＧ２）と凸部１３ａの側面１３ｂとの対向容量ＣＦＧ１  （ＣＦＧ２）＋フローティングゲートＦＧ１（ＦＧ２）とソース・ドレイン領域ＢＬ１（ＢＬ２）との対向容量ＣＦＳ  （ＣＦＤ））で定義される量、すなわち、ＣＣＦ１  ／（ＣＦＧ１  ＋ＣＦＳ  ）、またはＣＣＦ２／（ＣＦＧ２＋ＣＦＤ）である。
【０１２１】
図１，  ２に示すトランジスタの場合、結合比ＣＲは、０．３７程度であるが、本実施例の場合、結合比ＣＲは、０．３５以下であり、０．３２程度が実現できる。結合比ＣＲが、小さくなる理由は、図１，  ２に示すフローティングゲートＦＧ１，  ＦＧ２の形状は、中心角が９０度の扇形に近い形状であるが、本実施例の場合は四角形であり、本実施例の方が、フローティングゲートＦＧ１，  ＦＧ２がコントロールゲートＣＧと対向する面積が小さくなるからである。
【０１２２】
容量比が十分小さいと、メモリからデータを読み出す際の特性上好ましい。なぜならば、このときフローティングゲートＦＧ１，  ＦＧ２と、ソース・ドレイン領域ＢＬ１，  ＢＬ２等との結合が強いため、フローティングゲートＦＧ１，  ＦＧ２の電位が、ソース・ドレイン領域ＢＬ１，  ＢＬ２の電位によって十分に影響を受けるからである。その結果、電流ウィンドウが大きくなり、データの読み出し速度が速くなる。
【０１２３】
容量比ＣＲを小さくする方法としては、トンネル絶縁膜の膜厚を、インターポリ絶縁膜の膜厚よりも薄くする、フローティングゲートＦＧ１，  ＦＧ２がコントロールゲートＣＧと対向する面積を、ソース・ドレイン領域ＢＬ１，  ＢＬ２と対向する面積よりもできるだけ小さくする等がある。面積を小さくするために、たとえば、フローティングゲートＦＧ１，  ＦＧ２の形状を、コントロールゲートＣＧと対向する面積を小さくし、ソース・ドレイン領域ＢＬ１，  ＢＬ２と対向する面積を大きくした台形とする方法がある。
【０１２４】
容量比ＣＲと消去の関係については、フローティングゲートＦＧ１，  ＦＧ２からコントロールゲートＣＧに電荷を抜くときは、容量比ＣＲが小さいほど、ソース・ドレイン領域ＢＬ１，  ＢＬ２とコントロールゲートＣＧとの間の電位差が小さくてよい。フローティングゲートＦＧ１，  ＦＧ２とコントロールゲートＣＧとの間に電位差が付きやすいからである。
【０１２５】
逆に、フローティングゲートＦＧ１，  ＦＧ２からソース・ドレイン領域ＢＬ１，  ＢＬ２に電荷を抜くときは、容量比ＣＲが小さすぎると、ソース・ドレイン領域ＢＬ１，  ＢＬ２とコントロールゲートＣＧとの間の電位差を大きくしなければならない。フローティングゲートＦＧ１，  ＦＧ２とソース・ドレイン領域ＢＬ１，  ＢＬ２との間に電位差が付きにくいからである。
【０１２６】
ところで、本実施例の半導体メモリにおいては、複数個のトランジスタは、ソース・ドレイン領域ＢＬ１，  ＢＬ２を結ぶ方向に配置され、隣接する複数個のトランジスタのうちの一方のフローティングゲートＦＧ１と、他方のフローティングゲートＦＧ２との間に、コントロールゲートＣＧとソース・ドレイン領域ＢＬ１，  ＢＬ２との間を電気的に分離する絶縁膜１５ｆを設けている。これを設けた理由は次の通りである。
【０１２７】
図２のトランジスタでは、ロウ方向に隣接するセルトランジスタＴＣ、ＴＣ間のＡ部において、コントロールゲートＣＧとビット線ＢＬ２とが対向する。よって、Ａ部において、各種の動作時に、コントロールゲートＣＧとビット線ＢＬ２との間にリーク電流が流れることが考えられる。
【０１２８】
この点が懸念される場合は、図２のように、第４の絶縁膜である選択酸化膜３４をトンネル絶縁膜１５ａに繋げて設け、さらに、その厚みをトンネル絶縁膜１５ａよりも厚膜にすると良い。このようにすると、選択酸化膜３４の厚みによって、上記のリーク電流を防ぐことができる。図２の例においては、コントロールゲートＣＧとビット線ＢＬ１，  ＢＬ２との間のリーク電流を防ぐために、第４の絶縁膜を選択酸化により形成している。
【０１２９】
Ｓ型メモリでは、フローティングゲートをエッチングにより分離して互いに隣接するようにフローティングゲートを形成した後、これらのフローティングゲート間の分離空間に絶縁物を充填して、絶縁膜１５ｆを形成し、その上に、コントロールゲートＣＧを形成したものである。このようにコントロールゲートＣＧとビット線ＢＬ１，  ＢＬ２との間に絶縁物が埋められると、フローティングゲートＦＧ１，  ＦＧ２はコントロールゲートＣＧと、インターポリ絶縁膜１５ｂを介する部分のみが対向することになる。
【０１３０】
本実施例のトランジスタの書込み、読出し、消去は、図１，  ２のトランジスタと同様に行われる。なお、消去は、フローティングゲートＦＧ１，  ＦＧ２からソース・ドレイン領域ＢＬ１，  ＢＬ２へと行うことが好ましい。書込み、読出し、消去時における、ソース・ドレイン領域ＢＬ１，  ＢＬ２およびコントロールゲートＣＧの電圧設定値の一例を表１に示す。
【０１３１】
【表１】
2004214495.tif 000003
【０１３２】
（４）Ｌ型メモリについて
次に本発明に係わる半導体メモリの他の実施例を説明する。図１５は、本発明に係わる半導体メモリの一実施例の構成を示す説明図である。本実施例の半導体メモリはフラッシュメモリ２０６である。フラッシュメモリ２０６は、対向する一対の側面１３ｂを有する凸部１３ａが設けられたｐ型半導体基板と、凸部１３ａの頂面１３ｃ上に形成されたゲート絶縁膜１５ｃと、凸部１３ａを挟む半導体基板の表面に形成された一対のｎ型ソース・ドレイン領域ＢＬ１，  ＢＬ２と、凸部１３ａの側面１３ｂとソース・ドレイン領域ＢＬ１，  ＢＬ２とを覆うトンネル絶縁膜１５ａを含む。さらに、フラッシュメモリ２０６は、凸部１３ａの各側面１３ｂ側に設けられトンネル絶縁膜１５ａを介して側面１３ｂとソース・ドレイン領域ＢＬ１，  ＢＬ２とに対向する一対のフローティングゲートＦＧ１，  ＦＧ２と、各フローティングゲートＦＧ１，  ＦＧ２上に形成されたインターポリ絶縁膜１５ｂと、インターポリ絶縁膜１５ｂを介して各フローティングゲートＦＧ１，  ＦＧ２と対向し、かつゲート絶縁膜１５ｃを介して凸部１３ａの頂面１３ｃと対向するコントロールゲートＣＧとを有する。
【０１３３】
このコントロールゲートＣＧも、上記図１４の例と同様に、上記インターポリ絶縁膜１５ｂを介してフローティングゲートＦＧ１，  ＦＧ２と対向する部分と、ゲート絶縁膜１５ｃを介して頂面１３ｃと対向する部分とを各々電気的に独立して形成し、これらを独立に電気制御するようにしてもよい。
【０１３４】
各フローティングゲートＦＧ１，  ＦＧ２の、コラム方向に垂直な断面形状は、インターポリ絶縁膜１５ｂを介してコントロールゲートＣＧに対向するフローティングゲートＦＧ１，  ＦＧ２の面２０８の面積が、トンネル絶縁膜１５ａを介してソース・ドレイン領域ＢＬ１，  ＢＬ２に対向するフローティングゲートＦＧ１，  ＦＧ２の面の面積より小さいものである。このような断面形状のうち、本実施例は特に、実質的にＬ字形であり、Ｌ字形の側部がトンネル絶縁膜１５ａを介して凸部１３ａの側面１３ｂに対向し、Ｌ字形の底部がトンネル絶縁膜１５ａを介してソース・ドレイン領域ＢＬ１，  ＢＬ２に対向している。さらに、Ｌ字形の側部の頂部がインターポリ絶縁膜１５ｂを介してコントロールゲートＣＧと対向している。このトランジスタを以下では、フローティングゲートＦＧ１，  ＦＧ２の形状が実質的にＬ字形であるため、Ｌ型メモリと呼ぶ。
【０１３５】
本実施例では、インターポリ絶縁膜１５ｂは、プラズマ酸化法によるシリコン酸化膜であり、またゲート絶縁膜１５ｃは、この膜１５ｂに加えて、その下に形成されているシリコン酸化膜２１０ａと、シリコン窒化膜２１０ｂと、シリコン酸化膜２１０ｃとを含む。トンネル絶縁膜１５ａも、プラズマ酸化法によるシリコン酸化膜である。
【０１３６】
プラズマ酸化法により、面の方向によらず均一なシリコン酸化膜が形成できる。すなわち、（１００）面と（１１１）面にほぼ等しい厚さのシリコン酸化膜が形成される。これは、水平面および垂直面を含むトンネル絶縁膜１５ａを同時に形成する際に好ましい。また、プラズマ酸化法による酸化膜は、酸化膜の経時絶縁破壊（ＴＤＤＢ：Ｔｉｍｅ  Ｄｅｐｅｎｄｅｎｔ  Ｄｉｅｌｅｃｔｒｉｃ  Ｂｒｅａｋｄｏｗｎ）に対する耐性を表すＱＢＤが高いという利点がある。また、絶縁破壊に対する耐性を表すＳＩＬＣ（Ｓｔｒｅｓｓ  Ｉｎｄｕｃｅｄ  Ｌｅａｋａｇｅ  Ｃｕｒｒｅｎｔ）も低いという利点がある。
【０１３７】
図１５に示す例においても前記した図１４に示す実施例と同様に、フローティングゲートＦＧ１，  ＦＧ２の、コントロールゲートＣＧに対向する面をＣＭＰ法により平坦化した後にインターポリ絶縁膜１５ｂ、すなわち膜２０２ａ，  ２０２ｂ，  ２０２ｃを形成して、耐圧性に優れた膜を形成する。すなわち、フローティングゲートＦＧ１，  ＦＧ２に用いられる例えばポリシリコンは、粗い表面形状を有しており、この上にインターポリ絶縁膜１５ｂを形成すると、インターポリ絶縁膜１５ｂの耐圧性が保証されなくなる危険性が大きい。そこでフローティングゲートＦＧ１，  ＦＧ２のインターポリ絶縁膜１５ｂと接する面をＣＭＰ法により平坦化した後、インターポリ絶縁膜１５ｂを形成することによって、耐圧性の優れた膜が形成可能となる。ＣＭＰ法は、公知の製造プロセス技術であるため、製造上のリスクが少ないという利点がある。
【０１３８】
本実施例のフローティングゲートＦＧ１，  ＦＧ２はＬ字形であるため、図１，  ２や図１４に示すフローティングゲートＦＧ１，  ＦＧ２に比較して、既述の結合比ＣＲが小さいという利点がある。
【０１３９】
図１，  ２に示すトランジスタの場合、結合比ＣＲは、０．３７程度であり、図１４に示すＳ型メモリの場合、０．３２程度であるが、本実施例の場合、結合比ＣＲは、０．２０以下であり、０．１７程度が十分に実現できる。結合比ＣＲが、小さくなる理由は、フローティングゲートＦＧ１，  ＦＧ２の形状が、本実施例の場合はＬ字形であり、本実施例の方が、フローティングゲートＦＧ１，  ＦＧ２がコントロールゲートＣＧと対向する面２０８の面積が小さくなるからである。
【０１４０】
容量比が十分小さいと、既述のように、メモリからデータを読み出す際の特性上好ましい。すなわち、容量比が小さいほど電流ウィンドウが大きくなり、その結果、データの読み出し速度が速くなる。本実施例では、図１，  ２や図１４のトランジスタに比較して、容量比を小さくすることが容易であり、図１，  ２や図１４のトランジスタの場合よりも容易にデータの読み出し速度を速くすることができる。
【０１４１】
消去に関しては、本実施例では容量比ＣＲが小さいため、既述の理由から比較的小さい電圧を印加するだけで、フローティングゲートＦＧ１，  ＦＧ２からコントロールゲートＣＧに電荷を抜くことができる。
【０１４２】
本実施例においても、上記した図１４の例と同様、後述するようにフローティングゲートをエッチングにより分離して互いに隣接するようにフローティングゲートを形成した後、これらのフローティングゲート間の分離空間に絶縁物を充填して、絶縁膜１５ｆを形成し、その上に、コントロールゲートＣＧを形成することができる。このようにコントロールゲートＣＧとビット線ＢＬ１，  ＢＬ２との間に絶縁物が埋められると、フローティングゲートＦＧ１，  ＦＧ２はコントロールゲートＣＧと、インターポリ絶縁膜１５ｂを介する部分のみが対向することとなる。
【０１４３】
さらに、絶縁膜１５ｆを充填する領域を増やしてゆけば、Ｌ型のフローティングゲート部分の下辺部が実質的に除去され、フローティングゲートＦＧ１，  ＦＧ２を実質的にＩ型に形成することもできる。このようにすれば、フローティングゲートＦＧ１，  ＦＧ２のビット線ＢＬ１，  ＢＬ２に対する対向容量ＣＦＳ、ＣＦＤが減少するものの、本実施例における効果を保持したまま、さらにメモリを高集積化することが可能となる。
【０１４４】
本実施例のトランジスタの書込み、読出し、消去は、図１，  ２のトランジスタと同様に行われる。なお、消去は、フローティングゲートＦＧ１，  ＦＧ２からコントロールゲートＣＧへと行うことが好ましい。書込み、読出し、消去時における、ソース・ドレイン領域ＢＬ１，  ＢＬ２およびコントロールゲートＣＧの電圧設定値の一例を表２に示す。
【０１４５】
【表２】
2004214495.tif 000004
【０１４６】
図１４および図１５に記載の実施例において共通して、フローティングゲートＦＧ１，ＦＧ２の、インターポリ絶縁膜１５ｂと対向する面をＣＭＰ法により平坦化した後にインターポリ絶縁膜１５ｂを形成して、耐圧性に優れた膜を形成する点、および隣接するフローティングゲートＦＧ１，  ＦＧ２間の分離空間に絶縁物を充填して、絶縁膜１５ｆを形成し、その上に、コントロールゲートＣＧを形成することが特徴として挙げられる。
【０１４７】
（５）  図２に示す半導体メモリの製造プロセス
次に、図１の半導体メモリの製造方法について、図１６〜図３５を参照して説明する。本実施例では、セルトランジスタの製造工程を、ＣＭＯＳトランジスタの製造工程と両立して行うことができる。よって、以下では、セルトランジスタだけでなく、ＣＭＯＳトランジスタの製造工程も併記する。図中、ＣＭＯＳトランジスタ部ＣＭとは、ＣＭＯＳトランジスタが形成される部位を指す。そして、セルトランジスタ部ＣＴは、セルトランジスタが形成される部位を指す。以下の図１６〜図３５においては、素子分離領域ＳＴＩｂの製造過程もあわせて示す。
【０１４８】
図１６（ａ）、図１６（ｂ）は、それぞれ、３つの断面図からなる。左から１つ目の断面図はセルトランジスタ部ＣＴのロウ方向の断面図である。左から２つ目の断面図は、コラム方向の素子分離領域ＳＴＩｂの製造方法を示すためのものであり、図１３のＡＡ方向に見た素子分離領域ＳＴＩｂのコラム方向の断面図である。右端の断面図は、バンク選択トランジスタＳＴＯ，  ＳＴＥの製造方法を示すためのものであり、図１３のＢＢ方向に見たバンク選択トランジスタＳＴＯ，  ＳＴＥのコラム方向の断面図である。以下の図１６〜図３５においても同様に素子分離領域ＳＴＩｂおよびバンク選択トランジスタＳＴＯ，  ＳＴＥのコラム方向の断面図を併せて示す。
【０１４９】
最初に、図１６（ａ）に示すように、一方の導電型の半導体基板であるｐ−型シリコン基板（本実施例ではボロン濃度１．０×１０１６ｃｍ−３）１２を準備する。その表面に、シリコン熱酸化膜１８を形成し、シリコン熱酸化膜１８上にシリコン窒化膜１９を形成する。図１６（ａ）から図１８（ｂ）までは、ロウ方向およびコラム方向の素子分離領域を形成するための工程である。
【０１５０】
次いで、レジスト１００を塗布してレジスト１００を現像、露光してパターンを形成する。このパターンによりシリコン窒化膜１９をパターニングして、開口部１９ａ〜１９ｄを形成する（図１６（ｂ））。開口１９ａは、ＣＭＯＳトランジスタ部ＣＭ内の、ＣＭＯＳトランジスタ同士の素子分離領域に形成される。開口１９ｂは、ＣＭＯＳトランジスタ部ＣＭとセルトランジスタ部ＣＴの素子分離領域に形成される。開口１９ｃは、セルトランジスタ部ＣＴ内のロウ方向の素子分離領域ＳＴＩｂに形成される。開口１９ｄは、セルトランジスタ部ＣＴ内のコラム方向の素子分離領域ＳＴＩａに形成される。
【０１５１】
次にレジスト１００を除去して、パターニングされたシリコン窒化膜１９をマスクとして、シリコン酸化膜１８とシリコン基板１２をエッチングし、開口１０２ａ〜１０２ｄを形成する（図１７（ａ））。素子分離用の酸化シリコン１０４を、ＣＶＤ法によりたとえば４００ｎｍの厚さに堆積して、開口１０２ａ〜１０２ｄを埋める（図１７（ｂ））。
【０１５２】
続いて、堆積された酸化シリコン１０４をＣＭＰ法により研磨して平坦化する（図１８（ａ））。研磨は窒化膜１９の途中で止める。その後、窒化膜１９を除去するとともに、表面を平坦化する（図１８（ｂ））。
【０１５３】
次いで、全体にフォトレジスト２０を塗布する。このフォトレジスト２０を露光・現像することにより、ＣＭＯＳトランジスタ部ＣＭに開口２０ａを形成する。その後、フォトレジスト２０をマスクとして用いて、ヒ素とリンをイオン注入して、開口２０ａの下にｎウエル２１を形成する（図１９（ａ））。ヒ素とリンは別々に注入され、砒素を深い位置に注入し、リンを浅い位置に注入する。
【０１５４】
ｎウエル２１を形成後、フォトレジスト２０は除去される。新たなフォトレジスト２２を全体に塗布する。このフォトレジスト２２を露光・現像して、ＣＭＯＳトランジスタ部ＣＭに開口２２ａを形成する。その後、フォトレジスト２２をマスクとして用いて、ＢＦ２（フッ化ホウ素）とボロンをイオン注入して、開口２２ａの下にｐウエル２３を形成する（図１９（ｂ））。ＢＦ２とボロンは別々に注入され、ボロンを深い位置に注入し、ＢＦ２を浅い位置に注入する。ｐウエル２３を形成後、フォトレジスト２２は除去される。
【０１５５】
次いで、全体にフォトレジスト２４を塗布する。フォトレジスト２４には、露光・現像により、開口２４ａが形成される。開口２４ａは、セルトランジスタ部ＣＴに形成される。このフォトレジスト２４をマスクとして用いてＢＦ２とボロンをイオン注入して、浅い位置にｐ層１０６、深い位置にｐ＋層１０８を形成する（図２０（ａ））。ＢＦ２とボロンは別々に注入され、ボロンを深い位置に注入し、ＢＦ２を浅い位置に注入する。それぞれのイオン注入の条件は、たとえば次の通りである。
【０１５６】
2004214495.tif 000005
イオン注入により、浅い位置にｐ層１０６、深い位置にｐ＋層１０８が形成される。ｐ層１０６は、セルトランジスタのチャネルとなり、ｐ＋層１０８は、セルトランジスタのパンチスルーを防止する。
【０１５７】
次に、レジスト２４を除去し、シリコン酸化膜１８をエッチングして除去する（図２０（ｂ））。
【０１５８】
その後、基板１２の表面を再び熱酸化し、ゲート絶縁膜１５ｃを形成する。ゲート絶縁膜１５ｃの膜厚は、約３ｎｍ程度である。ゲート絶縁膜１５ｃ上に、順に、膜厚が約２０ｎｍであるゲート絶縁膜（シリコン窒化膜）１５ｅ、膜厚が約２０ｎｍであるシリコン酸化膜１１０ａ、膜厚が約２０ｎｍであるシリコン窒化膜１１０ｂ、膜厚が約４ｎｍであるシリコン酸化膜１１０ｃ、膜厚が約１００ｎｍであるシリコン窒化膜１１０ｄ、および膜厚が約５０ｎｍであるシリコン酸化膜１１０ｅを堆積する（図２１（ａ））。各膜の機能は、後の工程で明らかになる。これらの膜は、いずれも公知のＣＶＤ法、すなわち化学的気相成長法により形成される。
【０１５９】
次いで、最上層のシリコン酸化膜１１０ｅ上にフォトレジスト（図示せず）を塗布する。塗布後、フォトレジストを露光・現像することにより、帯状の開口（図示せず）を形成する。この開口をエッチングマスクとして用いて、シリコン酸化膜１１０ｅのエッチングを行う。エッチングにより、シリコン酸化膜１１０ｅに帯状の開口４５ａ，  ４５ｂ  を形成する（図２１（ｂ））。開口４５ａは、セルトランジスタのソース・ドレイン領域が形成される領域に開けられる。開口４５ｂは、素子分離領域ＳＴＩｂおよびバンク選択トランジスタＳＴＯ，  ＳＴＥが形成される領域に開けられる。
【０１６０】
この後、レジストを除去し、開口４５ａ，  ４５ｂ  をマスクとして、異方性エッチングであるＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ：  反応性イオンエッチング）によりシリコン窒化膜１１０ｄを除去する。続いて、シリコン酸化膜１１０ｅ，  １１０ｃ  をエッチングし、ＲＩＥによりシリコン窒化膜１１０ｂを除去し、シリコン酸化膜１１０ａをエッチングする。さらに、ＲＩＥによりシリコン窒化膜１５ｅを除去し、シリコン層であるＰ層１０６およびＰ＋層１０８に、ＲＩＥによりトレンチ２８，  ２８，  ・・・を掘る（図２２（ａ））。トレンチ２８，２８，  ・・・のサイズは限定されないが、本実施例ではその深さは約４０ｎｍ程度である。また、隣接するトレンチ２８，  ２８，  ・・・の間隔（すなわち凸部１３ａの幅）は、約１３０ｎｍ程度である。
【０１６１】
続いて、露出面全体に、膜厚が約２０ｎｍであるシリコン酸化膜２９を形成する（図２２（ｂ））。シリコン酸化膜２９は、ＣＶＤ法により成膜される。
【０１６２】
次に、シリコン酸化膜２９を厚み方向に異方的にエッチングする。このエッチングは、ＲＩＥにより行われる。これにより、シリコン酸化膜２９は、凸部１３ａの側面１３ｂに形成されたものを残して、除去される。次に熱酸化を行なって、トレンチ２８の底部に、膜厚が３ｎｍであるシリコン酸化膜１１４を形成する（図２３（ａ））。
【０１６３】
その後に、レジスト１１２を塗布し、マスクを用いてレジスト１１２の露光、現像を行い、ＣＭＯＳトランジスタ部ＣＭおよび右端のＳＴＩ部のレジスト１１２を残して、レジスト１１２を除去する。このレジスト１１２をマスクとして、ヒ素を２回に分けて、イオン注入することにより、トレンチ２８，  ２８，  ・・・の底部にＮ＋層を形成する（図２３（ｂ））。Ｎ＋層はビット線ＢＬ１，  ＢＬ２，  ・・・である。イオン注入量は、たとえば以下の通りである。
【０１６４】
１回目：
加速エネルギ：１０（ＫｅＶ）
ドーズ量：１．５×１０１４  （ｃｍ−２  ）
２回目：
加速エネルギ：３０（ＫｅＶ）
ドーズ量：１．０×１０１４  （ｃｍ−２  ）
イオン注入の際、側面１３ｂにはシリコン酸化膜２９が形成されているから、側面１３ｂにはヒ素が注入されない。また、凸部１３ａがマスクとして機能するので、各ビット線ＢＬ１，  ＢＬ２，  ・・・をトレンチ２８の底にセルフアライン的に形成することができる。
【０１６５】
イオン注入を終了後、側面１３ｂに残存するシリコン酸化膜２９と、底面に残存するシリコン酸化膜１１４をエッチングして除去する（図２４（ａ））。
【０１６６】
次いで、凸部１３ａの両側面１３ｂ，  １３ｂにヒ素をイオン注入して、反対の導電型を有する領域であるｎ型領域１７，  １７，  ・・・を形成する（図２４（ｂ））。側面１３ｂにイオン注入するには、基板１２をイオンの入射方向に対して傾ければよい。本実施例では、ｐ型シリコン基板１２の法線ｎ１を、イオンの入射方向ｎ０に対して約＋／−２０°傾ける。このイオン注入の条件は次の通りである。
【０１６７】
イオン種：Ａｓ（ヒ素）
加速エネルギ：１５（ＫｅＶ）
ドーズ量：２．０×１０１２（ｃｍ−２）
ところで、トレンチ２８，  ２８，  ・・・の表層は、デバイスのチャネルとなる部位であり、その性質はデバイスの特性に大きく影響する。よって、後の種々の工程において、トレンチ２８，  ２８，  ・・・の表面が汚染されないようにする必要がある。この点に鑑み、本実施例では、犠牲シリコン酸化膜３１をトレンチ２８，  ２８，  ・・・の側面と底面とに形成する（図２５（ａ））。犠牲シリコン酸化膜３１の膜厚は約４ｎｍ程度であって、熱酸化により形成される。
【０１６８】
トレンチ２８，  ２８，  ・・・の表面は、犠牲シリコン酸化膜３１によって覆われて保護されるから、後の工程で汚染されることが防がれる。しかも、シリコン酸化膜３１は、トレンチ２８，  ２８，  ・・・の表層の格子欠陥を取り除くようにも機能するので、格子欠陥によりデバイスの特性が劣化することも防がれる。
【０１６９】
その後、マスク膜として用いるシリコン窒化膜３０を、トレンチ２８，  ２８，  ・・・内を含む露出面全体に形成する（図２５（ｂ））。シリコン窒化膜３０の膜厚は約６０ｎｍ程度であり、ＣＶＤ法により成膜される。
【０１７０】
続いて、図２６（ａ）に示すように、レジスト１１６を塗布し、セルトランジスタ部ＣＴのソース・ドレイン領域のレジスト１１６を除去する。このレジスト１１６をマスクとして、シリコン窒化膜３０を厚み方向に異方的にエッチングして、コラム方向に長い長穴（すなわち開口）３０ａを形成する。長穴３０ａは、トレンチ２８よりも幅が狭いことに注意されたい。長穴３０ａを形成後、シリコン窒化膜３０をエッチングマスクとして用いて、先の犠牲シリコン酸化膜３１と、各ビット線ＢＬ１，  ＢＬ２，  ・・・の一部とを選択的にエッチングする。このエッチングにより、各ビット線ＢＬ１，  ＢＬ２，  ・・・には、窪みであるリセス３２が形成される。その深さは約１０ｎｍである。
【０１７１】
その後、ビット線ＢＬ１，  ＢＬ２，  ・・・の抵抗を下げるべく、長穴３０ａを通じて、ヒ素をビット線ＢＬ１  ＢＬ２，  ・・・にイオン注入する。図に、このイオン注入によりヒ素が注入された部位（ｎ＋領域）３３を示す。イオン注入の条件は次の通りである。
【０１７２】
イオン種：Ａｓ（ヒ素）
加速エネルギ：４０（ＫｅＶ）
ドーズ量：５．０×１０１５（ｃｍ−２）
次いで、レジスト１１６を除去し、シリコン窒化膜３０をマスクとして用いて、リセス３２、３２，  ・・・を選択的に熱酸化して選択酸化膜３４，  ３４，  ・・・を形成する（図２６（ｂ））。熱酸化により酸化膜３４を膨らまして厚くする理由は、この部分において、コントロールゲートＣＧとソース・ドレイン領域ＢＬとがもっとも接近するため、酸化膜３４の耐圧を高くする必要があるからである。
【０１７３】
選択酸化膜３４、３４，  ・・・を形成した後、シリコン窒化膜３０，  １１０ｄをエッチングして除去する（図２７（ａ））。このエッチングでは、シリコン酸化膜１１０ｃと犠牲シリコン酸化膜３１とがエッチングストッパして機能する。
【０１７４】
次いで、シリコン酸化膜１１０ｃおよび犠牲シリコン酸化膜３１をエッチングして除去する（図２７（ｂ））。今度は、シリコン窒化膜１１０ｂがエッチングストッパとして機能する。このエッチングは、シリコン酸化膜１１０ｂおよび犠牲シリコン酸化膜３１が完全に除去され、かつ選択酸化膜３４、３４，  ・・・が残存する程度に行う。
【０１７５】
その後、トレンチ２８，  ２８，  ・・・の底面と側面とに、膜厚が約３ｎｍ程度のトンネル絶縁膜（プラズマ酸化膜）１５ａ  と、膜厚が約３ｎｍ程度のトンネル絶縁膜（プラズマ窒化膜）１５ｄを形成する（図２８（ａ））。トンネル絶縁膜１５ａ，  １５ｄは、その膜質がデバイス動作に大きく影響するから、良好な膜質になるように形成することが好ましい。
【０１７６】
本実施例では、良質なトンネル絶縁膜１５ａ，  １５ｄを形成すべく、トンネル絶縁膜はプラズマ酸化膜１５ａと、その上に形成されるプラズマ窒化膜１５ｄからなる積層膜とする。プラズマ酸化膜１５ａは、トレンチ２８，  ２８，  ・・・の底面と側面とを、プラズマ酸化法に従って酸化することにより形成する。プラズマ酸化法においては、たとえばラジアルラインスロットアンテナを使用したマイクロ波励起高密度プラズマ装置が用いられる。
【０１７７】
当該装置を用いたプラズマ酸化法では、装置内にクリプトン（Ｋｒ）と酸素（Ｏ２）との混合ガスを導入する。導入されたクリプトンは、ラジアルラインスロットアンテナが放射するマイクロ波により励起される。マイクロ波により励起されたクリプトンは、酸素（Ｏ２）と衝突して大量の原子状酸素Ｏ＊を生成せしめる。原子状酸素Ｏ＊は、シリコンの面方位に依存することなく、トレンチ２８，  ２８，  ・・・の表層部に容易に浸入する。その結果、全ての面方位が概略同じ酸化速度で均一に酸化される。酸化膜形成後、混合ガスの導入を停止し、マイクロ波の放射も止めて、装置内のガスを排気する。
【０１７８】
次に、プラズマ窒化膜１５ｄをプラズマ酸化膜１５ａ上に形成する。プラズマ窒化膜１５ｄは、たとえば、プラズマ酸化膜１５ａと同様に、ラジアルラインスロットアンテナを使用したマイクロ波励起高密度プラズマ装置を用いて形成する。
【０１７９】
当該装置を用いたプラズマ窒化法では、装置内にクリプトン（Ｋｒ）とアンモニア（ＮＨ３）との混合ガスを導入する。導入されたクリプトンは、ラジアルラインスロットアンテナが放射するマイクロ波により励起される。マイクロ波により励起されたクリプトンは、アンモニア（ＮＨ３）と衝突してアンモニアラジカルＮＨ＊を生成せしめる。アンモニアラジカルＮＨ＊は、トレンチ２８，  ２８，  ・・・の表層部にプラズマ窒化膜を形成する。そして、シリコンの面方位に依存することなく、プラズマ窒化膜を形成する。
【０１８０】
上記のようにトンネル絶縁膜１５ｄを形成した後、導電膜であるポリシリコン膜３４を、トンネル絶縁膜１５ｄ上とシリコン窒化膜１１０ｂ上とに形成する（図２８（ｂ））。ポリシリコン膜３４は、ｉｎ−ｓｉｔｕドーピングによりリン（Ｐ）が予めドープされている。リンをドープする理由は、ポリシリコン膜３４は、フローティングゲートＦＧ１，ＦＧ２として用いられるため、リンをドープすることにより抵抗を下げておくことが好ましいからである。ポリシリコン膜３４の膜厚は、約６０ｎｍ程度である。
【０１８１】
次に、ポリシリコン膜３４を厚み方向に異方的にエッチングする。これにより、シリコン窒化膜１１０ｂ上のポリシリコン膜３４を除去しつつ、トレンチ２８，  ２８，  ・・・の側面上のトンネル絶縁膜１５ｄ上にポリシリコン膜３４を残存させる。トレンチ２８，  ２８，  ・・・の側面上のポリシリコン膜３４の上端は、凸部１３ａの頂面より高い位置にあるようにエッチングを行なう。残存したポリシリコン膜３４は、フローティングゲートＦＧ１，  ＦＧ２となる。
【０１８２】
フローティングゲートＦＧ１，  ＦＧ２を形成後、シリコン窒化膜１１０ｂとシリコン酸化膜１１０ａをエッチングして除去する（図２９（ａ））。ここで、このシリコン窒化膜１１０ｂとシリコン酸化膜１１０ａ（図２８（ｂ）を参照）の果たしてきた役割に注意されたい。シリコン窒化膜１１０ｂとシリコン酸化膜１１０ａは、まず、図２１（ａ）の工程でゲート絶縁膜１５ｅ上に形成された。そして、図２８（ｂ）の工程まで、ゲート絶縁膜１５ｅはシリコン窒化膜１１０ｂとシリコン酸化膜１１０ａで覆われて保護されていた。
【０１８３】
ゲート絶縁膜１５ｅは、デバイスの動作に大きく影響する。したがって、上記の如く、シリコン窒化膜１１０ｂとシリコン酸化膜１１０ａでゲート絶縁膜１５ｅを保護しておくと、イオン注入、エッチング、異種の膜の成膜等の種々のプロセスにより、ゲート絶縁膜１５ｅの膜質が劣化することを防ぐことができる。その結果、デバイスの動作特性が劣化することを防ぐことができる。
【０１８４】
次いで、露出面全体を、上述のプラズマ酸化法により酸化する。これにより、フローティングゲートＦＧ１，  ＦＧ２の表面が酸化され、インターポリ絶縁膜１５ｂが形成される。このときに少量の窒素を酸化膜に混入させて、窒化膜も生成させる。窒化膜により膜が密になり、ボロンの逃げが防げるからである。また、コラム方向の素子分離領域ＳＴＩｂおよびバンク選択トランジスタＳＴＯ，  ＳＴＥに酸化膜１０８が形成される（図２９（ｂ））。インターポリ絶縁膜１５ｂの膜厚は、約１２ｎｍ程度である。
【０１８５】
続いて、全体にフォトレジスト３５を塗布する。塗布後、フォトレジスト３５を露光・現像することにより、ＣＭＯＳトランジスタ部ＣＭ上に開口３５ａを形成する。さらに、このフォトレジスト３５をエッチングマスクとして使用し、ＣＭＯＳトランジスタ部ＣＭ上のゲート絶縁膜１５ｅ，  １５ｃをエッチングする。これにより、ＣＭＯＳトランジスタのｎウエル２１とｐウエル２３の表面が露出する（図３０（ａ））。ゲート絶縁膜１５ｅ，  １５ｃをエッチングする理由は、ゲート絶縁膜１５ｃがこれまでの処理により損傷を受けているからである。
【０１８６】
続いて、レジスト３５を除去した後、プラズマ酸化を行い、ＣＭＯＳトランジスタのｎウエル２１とｐウエル２３の表面に、膜厚が約３ｎｍであるゲート酸化膜１２０を形成する（図３０（ｂ））。このとき、プラズマ酸化により、インターポリ膜１５ｂの表面に残存している可能性があるレジスト３５中の炭素ＣがＣＯ２に変化し、レジスト３５が除去されるというメリットもある。
【０１８７】
次にポリシリコンＣＧをＣＶＤ法により堆積し、堆積したポリシリコンＣＧの表面をＣＭＰ法により研磨して平坦化し、タングテンシリサイド（ＷＳｉ）を形成し、その上にシリコン酸化膜３６を堆積する（図３１（ａ））。本図では、ポリシリコンＣＧと、その上にあるタングテンシリサイドとを同一の参照符号ＣＧで示す。この工程により、ロウ方向に一体化してなるコントロールゲートＣＧが複数形成される。同時に、ＣＭＯＳトランジスタ部上のｐウエル２３、ｎウエル２１上に、ゲート電極４１が形成される。ゲート電極４１は、ポリシリコン膜３７を主体に構成され、ＷＳｉ膜により、その抵抗が下げられている。ＷＳｉ膜は、コントロールゲートＣＧにも形成されるから、コントロールゲートＣＧの抵抗も下がる。
【０１８８】
シリコン酸化膜３６をポリシリコンＣＧの上に堆積する理由は、シリコン酸化膜３６をマスクとして用いてポリシリコンＣＧをパターニングするためである。レジストをマスクとして用いてポリシリコンＣＧをパターニングするよりも、シリコン酸化膜３６のマスクの方が適切だからである。ポリシリコンＣＧのパターニングは、次の工程で行なわれる。
【０１８９】
すなわち、レジスト１２７を塗布し、レジスト１２７を露光・現像してパターニングし、パターニングされたレジスト１２７を用いてシリコン酸化膜３６をパターニングする。パターニングされたシリコン酸化膜３６を用いて、ポリシリコンＣＧをパターニングする（図３１（ｂ））。ポリシリコンＣＧ、すなわちコントロールゲートＣＧが除去される部分は、本図に示すように、ＣＭＯＳトランジスタ部ＣＭのソース・ドレイン領域が形成される部分１２９ａ、セルトランジスタ部ＣＴのコラム方向のＳＴＩが形成される部分１２９ｂ、バンク選択トランジスタＳＴＯ，  ＳＴＥのソース・ドレイン領域が形成される部分１２９ｃ、および図１のロウ方向に連続したコントロールゲートＣＧ間の領域である。
【０１９０】
この後、コントロールゲートＣＧで覆われていない部位である素子分離領域ＳＴＩｂにある凸部１３ａの側面と、図１に示す素子分離領域４０にある凸部１３ａの側面に形成されているインターポリ絶縁膜１３８とポリシリコン１４０を除去する。そのために、レジスト１２７を除去後、マスク１３０を形成し、このマスク１３０を用いて、これらの部位におけるインターポリ絶縁膜１３８とポリシリコン１４０を除去する。インターポリ絶縁膜１３８を除去するときと、ポリシリコン１４０を除去するときでは、エッチャントを変える。こうして、コントロールゲートＣＧで覆われていない部位のフローティングゲートＦＧ１，  ＦＧ２は除去される。この工程により、隣接するコントロールゲートＣＧ，  ＣＧ，  ・・・の間に、トンネル絶縁膜１５ｄが露出する。そして、ポリシリコン１４０を除去した後に、露出したシリコン窒化膜１５ｄのコーナー部１３２を丸めるために、酸化処理を行なって、コーナー部１３２に酸化物を形成する（図３２（ａ））。
【０１９１】
本図に示す領域１３４は、図３２（ａ）以外の図１６〜図３５においては、セルトランジスタ部ＣＴのソース・ドレインが形成される領域のロウ方向の断面（図１３の断面ＤＤ）を示しているが、本図においてのみ、素子分離領域４０のロウ方向の断面（図１３の断面ＣＣ）を示す。
【０１９２】
この後、ＣＭＯＳトランジスタ部ＣＭのＮＭＯＳ１２３とＰＭＯＳ１２４、さらにバンク選択トランジスタＳＴＯ，  ＳＴＥを形成する工程を行なう。最初に、レジスト１３０を除去して、レジスト１３８を塗布し、レジスト１３８を露光・現像して、レジスト１３８のＮＭＯＳ１２３とバンク選択トランジスタＳＴＯ，  ＳＴＥの部位を開口する。そして、これらの場所に砒素をイオン注入することにより、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）１３６ｃを形成する。この際にシリコン酸化膜３６もマスクとして機能している（図３２（ｂ））。
【０１９３】
同様にして、ＰＭＯＳ１２４にもＬＤＤ１３６ｃを形成し、次に、ＰＭＯＳ１２４、ＮＭＯＳ１２３、バンク選択トランジスタＳＴＯ，  ＳＴＥ、および素子分離領域ＳＴＩｂの凸部１３ａに、シリコン窒化膜からなるサイドウォール絶縁膜１３６ｂを形成する（図３３（ａ））。
【０１９４】
続いて、レジスト１４０を塗布し、レジスト１４０を露光・現像して、レジスト１４０のＮＭＯＳ１２３とバンク選択トランジスタＳＴＯ，  ＳＴＥの部位を開口する。そして、これらの場所に砒素をイオン注入することにより、ソース・ドレイン領域１３６ａを形成する。この際にシリコン酸化膜３６もマスクとして機能している（図３３（ｂ））。
【０１９５】
同様にして、ＰＭＯＳ１２４にもソース・ドレイン領域１３６ａを形成する。こうしてＣＭＯＳトランジスタ部ＣＭのＮＭＯＳ１２３とＰＭＯＳ１２４、さらにバンク選択トランジスタＳＴＯ，  ＳＴＥが形成される。次に、ＢＰＳＧ膜（Ｂｏｒｏ−Ｐｈｏｓｐｈｏ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ  膜）３６を堆積する。ＢＰＳＧ膜は、Ａｌ線のために表面を平坦化するためのものである。ＢＰＳＧ膜を堆積した後、ＢＰＳＧ膜を高温で熱処理することにより、表面の凹凸を緩和することができる。熱処理後、ＢＰＳＧ膜をＣＭＰ法により平坦化する（図３４（ａ））。
【０１９６】
続いて、マスク（図示しない）を用いて、シリコン酸化膜３６に穴を開け、その穴にタングステンプラグ（コンタクト部）５４を埋め込み、埋込み後、ＣＭＰ法により表面を平坦化する（図３４（ｂ））。タングステンプラグ５４は、セルトランジスタ部ＣＴではコントロールゲートＣＧとＡｌ膜３８を接続し、ＣＭＯＳトランジスタ部ＣＭおよびバンク選択トランジスタＳＴＯ，  ＳＴＥでは、ソース・ドレインとＡｌ膜３８を接続するためのものである。Ａｌ膜３８は、次の工程で形成される。
【０１９７】
最後の工程では最初に、Ａｌ膜３８を蒸着し、蒸着で形成されたＡｌ膜３８をパターニングする。次にシリコン酸化膜５６を堆積し、その上に保護膜５８を形成する（図３５）。こうして図１に示される半導体メモリ１０が完成する。
【０１９８】
（６）  図１４に示すＳ型メモリの製造プロセス
次に、図１４の半導体メモリの製造方法について、図３６〜図４９を参照して説明する。本実施例においても、セルトランジスタの製造工程を、ＣＭＯＳトランジスタの製造工程と両立して行うことができる。よって、以下では、セルトランジスタだけでなく、ＣＭＯＳトランジスタの製造工程も併記する。図中、ＣＭＯＳトランジスタ部ＣＭとは、ＣＭＯＳトランジスタが形成される部位を指す。そして、セルトランジスタ部ＣＴは、セルトランジスタが形成される部位を指す。以下の図３６〜図４８においては、素子分離領域ＳＴＩｂおよびバンク選択トランジスタＳＴＯ，  ＳＴＥの製造過程もあわせて示す。
【０１９９】
図３６（ａ）、図３６（ｂ）は、それぞれ、３つの断面図からなる。左から１つ目の断面図はロウ方向の断面図である。左から２つ目の断面図は、コラム方向の素子分離領域ＳＴＩｂの製造方法を示すためのものであり、図１３のＡＡ方向に見た素子分離領域ＳＴＩｂのコラム方向の断面図に相当するものである。右端の断面図は、バンク選択トランジスタＳＴＯ，  ＳＴＥの製造方法を示すためのものであり、図１３のＢＢ方向に見たバンク選択トランジスタＳＴＯ，  ＳＴＥのコラム方向の断面図に相当するものである。以下の図３６〜図４８においても同様に素子分離領域ＳＴＩｂおよびバンク選択トランジスタＳＴＯ，  ＳＴＥのコラム方向の断面図を併せて示す。
【０２００】
Ｓ型メモリの最初の工程は、既述の図１６〜図１９と同じであるため、これらの工程の説明は省略し、図１９に引き続いて行われる工程から説明する。図３６（ａ）に示すように、全体にフォトレジスト２２４を塗布する。フォトレジスト２２４には、露光・現像により、開口２４ａが形成される。開口２４ａは、セルトランジスタ部ＣＴに形成される。このフォトレジスト２２４をマスクとして用いてＢＦ２とボロンをイオン注入して、浅い位置にｐ−層１０６、深い位置にｐ＋層１０８を形成する（図３６（ａ））。ＢＦ２とボロンは別々に注入され、ボロンを深い位置に３回に分けて注入し、ＢＦ２を浅い位置に２回に分けて注入する。それぞれのイオン注入の条件は、たとえば次の通りである。
【０２０１】
2004214495.tif 000006
イオン注入により、６０ｎｍより浅い位置にｐ−層１０６が、１．０×１０１７  （ｃｍ−３）程度の不純物濃度で形成され、６０ｎｍより深い位置にｐ＋層１０８が、１．０×１０１８  （ｃｍ−３）程度の不純物濃度で形成される。ｐ−層１０６は、セルトランジスタのチャネルとなり、ｐ＋層１０８は、セルトランジスタのパンチスルーを防止する。
【０２０２】
次に、レジスト２２４を除去し、シリコン酸化膜１８を、ｄ−ＨＦを用いてエッチングして除去する（図３６（ｂ））。
【０２０３】
その後、基板１２の表面上に、順に、膜厚が約１０ｎｍであるゲート絶縁膜（シリコン酸化膜）２０４ａ、膜厚が約２０ｎｍであるゲート絶縁膜（シリコン窒化膜）２０４ｂ、膜厚が約１０ｎｍであるシリコン酸化膜２１４ａ、膜厚が約１００ｎｍであるシリコン窒化膜２１４ｂを堆積する（図３７）。ゲート絶縁膜２０４ａ、およびゲート絶縁膜２０４ｂは、Ｓ型メモリの構成要素である。シリコン酸化膜２１４ａは、犠牲酸化膜であり、シリコン窒化膜２１４ｂは、後工程で砒素をイオン注入する際のストッパである。これらの膜は、いずれも公知のＣＶＤ法、すなわち化学的気相成長法により形成される。
【０２０４】
次いで、最上層のシリコン窒化膜２１４ｂ上にフォトレジスト（図示せず）を塗布する。塗布後、フォトレジストを露光・現像することにより、帯状の開口（図示せず）を形成する。この開口をエッチングマスクとして用いて、シリコン窒化膜２１４ｂ、シリコン酸化膜２１４ａ、ゲート絶縁膜２０４ｂ、ゲート絶縁膜２０４ａ、およびシリコン基板１２のエッチングを行う。エッチングは、Ｃｌ２／ＨＦ３ガスを用いた異方性エッチング（ＲＩＥ）により行う。そして、シリコン層であるＰ−層１０６およびＰ＋層１０８に、ＲＩＥによりトレンチ２８，  ２８，  ・・・を掘る（図３８（ａ））。トレンチ２８，  ２８，  ・・・は、トランジスタＴＣのソース・ドレイン領域ＢＬ１，  ＢＬ１、素子分離領域ＳＴＩｂおよびバンク選択トランジスタＳＴＯ，  ＳＴＥに掘られる。
【０２０５】
ソース・ドレイン領域ＢＬ１，  ＢＬ１のトレンチ２８，  ２８，  ・・・のサイズは限定されないが、本実施例ではその深さは約６０ｎｍ程度である。また、隣接するトレンチ２８，  ２８，  ・・・の間隔（すなわち凸部１３ａの幅）は、約１８０ｎｍ程度である。トレンチ２８，  ２８，  ・・・の幅は、約２７０ｎｍである。Ｃｌ２／ＨＦ３ガスを用いて行うため、トレンチ２８，  ２８，  ・・・の側壁にフルオロカーボン（Ｆｌｕｏｒｏｃａｒｂｏｎ）層２２０が形成される。これを図４９に示す。図４９は、図３８（ａ）の側壁部２１６の拡大図である。フルオロカーボン層２２０が形成されるため、トレンチ２８，  ２８，  ・・・の底部のコーナーが丸くなる。これのメリットは後述する。
【０２０６】
続いて、露出面全体に、膜厚が約１５ｎｍであるシリコン酸化膜２９を形成する（図３８（ｂ））。シリコン酸化膜２９は、ＣＶＤ法により成膜される。
【０２０７】
次に、シリコン酸化膜２９を厚み方向に異方的にエッチングする。このエッチングは、ＲＩＥにより行われる。これにより、シリコン酸化膜２９は、凸部１３ａの側面１３ｂに形成されたものを残して、除去される（図３９（ａ））。
【０２０８】
その後に、レジスト１１２を塗布し、マスクを用いてレジスト１１２の露光、現像を行い、ＣＭＯＳトランジスタ部ＣＭ、素子分離領域ＳＴＩｂおよびバンク選択トランジスタＳＴＯ，  ＳＴＥのレジスト１１２を残して、レジスト１１２を除去する。このレジスト１１２をマスクとして、ヒ素を２回に分けて、イオン注入することにより、トレンチ２８，  ２８，  ・・・の底部にＮ＋層を形成する（図３９（ｂ））。Ｎ＋層はビット線ＢＬ１，  ＢＬ２，  ・・・である。ビット線ＢＬ１，  ＢＬ２，  ・・・のシート抵抗は１００Ω／□程度であり、低い値が達成できる。イオン注入量は、たとえば以下の通りである。
【０２０９】
１回目：
加速エネルギ：１５（ＫｅＶ）
ドーズ量：３．０×１０１５  （ｃｍ−２  ）
２回目：
加速エネルギ：４０（ＫｅＶ）
ドーズ量：３．０×１０１５  （ｃｍ−２  ）
イオン注入の際、側面１３ｂにはシリコン酸化膜２９が形成されているから、側面１３ｂにはヒ素が注入されない。また、凸部１３ａがマスクとして機能するので、各ビット線ＢＬ１，  ＢＬ２，  ・・・をトレンチ２８の底にセルフアライン的に形成することができる。
【０２１０】
イオン注入を終了後、側面１３ｂに残存するシリコン酸化膜２９を、ｄ−ＨＦを用いてエッチングして除去する（図４０（ａ））。
【０２１１】
次いで、凸部１３ａの両側面１３ｂ，  １３ｂにヒ素をイオン注入して、反対の導電型を有するｎ型領域１７，  １７，  ・・・を形成する（図４０（ｂ））。側面１３ｂにイオン注入するには、基板１２をイオンの入射方向に対して傾ければよい。本実施例では、ｐ型シリコン基板１２の法線ｎ１を、イオンの入射方向ｎ０に対して約＋／−４０°傾ける。このイオン注入の条件は次の通りである。
【０２１２】
イオン種：Ａｓ（ヒ素）
加速エネルギ：１５（ＫｅＶ）
ドーズ量：２．０×１０１２（ｃｍ−２）
その後、レジスト１１２を除去し、トレンチ２８，  ２８，  ・・・の底面と側面とに、膜厚が約８ｎｍ程度のトンネル絶縁膜（熱酸化膜）１５ａ  を形成する（図４１（ａ））。底面のコーナーにも良好な酸化膜が形成される。これは、図３８（ａ）に示す工程においてコーナーが丸く形成されているからである。トンネル絶縁膜１５ａは、その膜質がデバイス動作に大きく影響するから、良好な膜質になるように形成することが好ましい。なお、面方位（１００）の面の酸化膜の厚さは、面方位（１１１）の面の酸化膜の厚さよりも薄い。しかし、これはＳ型メモリに悪影響を与えるものではない。
【０２１３】
上記のようにトンネル絶縁膜１５ａを形成した後、導電膜であるポリシリコン膜３４を、トンネル絶縁膜１５ａ上に形成する（図４１（ｂ））。ポリシリコン膜３４は、ｉｎ−ｓｉｔｕドーピングによりリン（Ｐ）が予めドープされている。ポリシリコン膜３４の膜厚は、約１００ｎｍ程度である。
【０２１４】
次に、ポリシリコン膜３４を厚み方向に、エッチングガスとしてＣｌ２／ＨＢｒを用いて異方的にエッチングする（図４２（ａ））。エッチング深さは、１２０ｎｍである。このエッチングの選択性は、少なくとも
ポリシリコン：シリコン窒化膜＝２０：１
ポリシリコン：シリコン酸化膜＝７０：１  であり、実際上は、これよりもかなり大きい選択性を示す。
【０２１５】
エッチングにより、シリコン窒化膜２１４ｂ上のポリシリコン膜３４を除去しつつ、トレンチ２８，  ２８，  ・・・の側面上のトンネル絶縁膜１５ａ上にポリシリコン膜３４を残存させ、互いに隣接する２つのポリシリコンが形成されるように両者を分離する。
【０２１６】
次に熱酸化を行い、ポリシリコン膜３４およびトンネル絶縁膜１５ａの上に熱酸化膜２２６を１０ｎｍの厚さで形成する（図４２（ｂ））。さらに、その上にシリコン酸化膜２２８を２５ｎｍの厚さに形成する（図４３（ａ））。これにより隣接する２つのポリシリコン間に絶縁物を充填して両者を電気的に分離する。次に酸化膜２２８を、セルフアラインコンタクト（Ｓｅｌｆ−Ａｌｌｉｇｈ  Ｃｏｎｔａｃｔ：  ＳＡＣ）酸化膜ＲＩＥ法によりエッチングする（図４３（ｂ））。エッチングガスはＣ４Ｆ８／Ｏ２／Ａｒガスを用いる。このエッチングの選択性は、少なくとも
シリコン酸化膜：シリコン窒化膜＝２５：１
シリコン酸化膜：ポリシリコン＝５０：１  である。フローティングゲートＦＧ１とフローティングゲートＦＧ２との間にある酸化膜１５ｅも、犠牲酸化膜２１４ａと同じ高さまでエッチングされる。
【０２１７】
シリコン窒化膜２１４ｂをＨ３ＰＯ４によりエッチングして除去する（図４４（ａ））。次にポリシリコン２３０をＣＶＤ法により堆積する（図４４（ｂ））。このポリシリコン２３０をＣＭＰ法により平坦化する（図４５（ａ））。このときの選択性は、少なくとも
ポリシリコン：シリコン酸化膜＝５０：１  である。スラリーは、たとえば有機アミンを用いる。具体的にはＮＨ２（ＣＨ２）２ＮＨ２等である。ポリシリコンの表面の洗浄は、たとえばＡＰＭすなわちＮＨ４ＯＨ，  Ｈ２Ｏ２、またはＦＰＭすなわちＨＦ，  Ｈ２Ｏ２を用いる。この工程により、後にインターポリ絶縁膜と接するフローティングゲート面がＣＭＰ処理され、ポリシリコン表面の粗さは著しく低減し、表面の汚れも少なくなる。
【０２１８】
次に、シリコン酸化膜２１４ａを、ｄ−ＨＦを用いて除去する（図４５（ｂ））。シリコン酸化膜２１４ａはかなり損傷を受けているからである。トレンチ２８，  ２８，  ・・・の側面上のフローティングゲートＦＧ１，  ＦＧ２の上端は、凸部１３ａの頂面より高い位置にあるようにエッチングを行なう。こうして最終的にフローティングゲートＦＧ１，  ＦＧ２が形成された。
【０２１９】
ここで、このシリコン窒化膜２１４ｂとシリコン酸化膜２１４ａの果たしてきた役割に注意されたい。シリコン窒化膜２１４ｂとシリコン酸化膜２１４ａは、まず、図３７（ａ）の工程でゲート絶縁膜２０４ｂ上に形成された。そして、図４５（ａ）の工程まで、ゲート絶縁膜２０４ｂはシリコン窒化膜２１４ｂとシリコン酸化膜２１４ａで覆われて保護されていた。
【０２２０】
ゲート絶縁膜２０４ｂは、デバイスの動作に大きく影響する。したがって、上記の如く、シリコン窒化膜２１４ｂとシリコン酸化膜２１４ａでゲート絶縁膜２０４ｂを保護しておくと、イオン注入、エッチング、異種の膜の成膜等の種々のプロセスにより、ゲート絶縁膜２０４ｂの膜質が劣化することを防ぐことができる。その結果、デバイスの動作特性が劣化することを防ぐことができる。
【０２２１】
次いで、露出面全体に、厚さが約５ｎｍの酸化膜２０２ａと、約７ｎｍの窒化膜２０２ｂと、約５ｎｍの酸化膜２０２ｃをこの順に堆積する（図４６（ａ））。これによりゲート絶縁膜１５ｃが形成される。ゲート絶縁膜１５ｃの膜厚は、約１７ｎｍ程度である。ここでフローティングゲートＦＧ１，  ＦＧ２表面に堆積されたゲート絶縁膜１５ｃ（インターポリ絶縁膜）は、表面がＣＭＰ処理され平坦化されたフローティングゲート表面と接触するため、耐圧性に優れた膜が形成可能となる。さらに必要なら、フローティングゲートＦＧ１，  ＦＧ２のコーナー部を丸め処理した後にゲート絶縁膜１５ｃを形成することにより、耐圧性をさらに向上させることができる。
【０２２２】
続いて、全体にフォトレジスト３５を塗布する。塗布後、フォトレジスト３５を露光・現像することにより、ＣＭＯＳトランジスタ部ＣＭ、素子分離領域ＳＴＩｂおよびバンク選択トランジスタＳＴＯ，  ＳＴＥ上に開口３５ａを形成する。さらに、このフォトレジスト３５をエッチングマスクとして使用し、ＣＭＯＳトランジスタ部ＣＭ上のゲート絶縁膜１５ｃおよびシリコン窒化膜２０４ｂをエッチングする。また、素子分離領域ＳＴＩｂおよびバンク選択トランジスタＳＴＯ，  ＳＴＥ上のゲート絶縁膜１５ｃおよびポリシリコン２３０をエッチングする（図４６（ｂ））。
【０２２３】
続いて、レジスト３５を除去した後、ポリシリコンＣＧをＣＶＤ法により堆積し、堆積したポリシリコンＣＧの表面をＣＭＰ法により研磨して平坦化し、タングテンシリサイド（ＷＳｉ）を形成し、その上にシリコン酸化膜３６を堆積する（図４７）。本図では、ポリシリコンＣＧと、その上にあるタングテンシリサイドとを同一の参照符号ＣＧで示す。この工程により、ロウ方向に一体化してなるコントロールゲートＣＧが複数形成される。同時に、後述するＣＭＯＳトランジスタ部上のｐウエル２３、ｎウエル２１上に、ゲート電極４１が形成される。ゲート電極４１は、ポリシリコン膜を主体に構成され、ＷＳｉ膜により、その抵抗が下げられている。ＷＳｉ膜は、コントロールゲートＣＧにも形成されるから、コントロールゲートＣＧの抵抗も下がる。
【０２２４】
続いてレジスト１２７を塗布し、レジスト１２７を露光・現像してパターニングし、パターニングされたレジスト１２７を用いてシリコン酸化膜３６をパターニングする。パターニングされたシリコン酸化膜３６を用いて、ポリシリコンＣＧをパターニングする（図４８）。ポリシリコンＣＧ、すなわちコントロールゲートＣＧが除去される部分は、本図に示すように、ＣＭＯＳトランジスタ部ＣＭのソース・ドレイン領域が形成される部分１２９ａ、セルトランジスタ部ＣＴのコラム方向のＳＴＩが形成される部分１２９ｂ、バンク選択トランジスタＳＴＯ，  ＳＴＥのソース・ドレイン領域が形成される部分１２９ｃ、および図１のロウ方向に連続したコントロールゲートＣＧ間の領域である。
【０２２５】
この後、素子分離領域ＳＴＩｂ、ＣＭＯＳトランジスタ部ＣＭのＮＭＯＳ１２３とＰＭＯＳ１２４、さらにバンク選択トランジスタＳＴＯ，  ＳＴＥを形成する工程を行い、図１４に示されるＳ型メモリ１０が完成する。これらの工程は、既述の図３２（ａ）から図３５までの工程と同一であるため、説明を省略する。
【０２２６】
（７）  図１５に示すＬ型メモリの製造プロセス
次に、図１５の半導体メモリの製造方法について、図５０〜図６２を参照して説明する。本実施例においても、セルトランジスタの製造工程を、ＣＭＯＳトランジスタの製造工程と両立して行うことができる。ただし、この工程は、既述の工程と同様であるため、説明を省略する。また、素子分離領域ＳＴＩｂおよびバンク選択トランジスタＳＴＯ，  ＳＴＥの製造過程も既述の工程と同様であるため、説明を省略する。図５０〜図６２は、それぞれセルトランジスタＴＣ部分の断面図である。
【０２２７】
Ｌ型メモリの最初の工程は、既述の図１６〜図１９と同様であるため、これらの工程の説明は省略する。また、セルトランジスタＴＣ部分にかかわる工程のみを説明する。既述の図１６〜図１９の工程により、図５０（ａ）に示す半導体基板１２の表面にはシリコン酸化膜１８が堆積されている。
【０２２８】
この状態で、ＢＦ２とボロンをイオン注入して、浅い位置にｐ−層、深い位置にｐ＋層を形成する（図５０（ｂ））。ＢＦ２とボロンは別々に注入され、ボロンを深い位置に３回に分けて注入し、ＢＦ２を浅い位置に２回に分けて注入する。それぞれのイオン注入の条件は、たとえば次の通りである。
【０２２９】
2004214495.tif 000007
ｐ−層は、セルトランジスタのチャネルとなり、ｐ＋層は、セルトランジスタのパンチスルーを防止する。
【０２３０】
次に、シリコン酸化膜１８を、ｄ−ＨＦを用いてエッチングして除去する（図５１（ａ））。その後、基板１２の表面上に、順に、膜厚が約１０ｎｍであるゲート絶縁膜（シリコン酸化膜）２１０ａ、膜厚が約２０ｎｍであるゲート絶縁膜（シリコン窒化膜）２１０ｂ、膜厚が約１０ｎｍであるシリコン酸化膜２１４ａ、膜厚が約７０ｎｍであるシリコン窒化膜２１４ｂを堆積する（図５１（ｂ））。ゲート絶縁膜２０４ａ、およびゲート絶縁膜２０４ｂは、Ｌ型メモリの構成要素である。シリコン酸化膜２１４ａは、犠牲酸化膜であり、シリコン窒化膜２１４ｂは、後工程で砒素をイオン注入する際のストッパである。これらの膜は、いずれも公知のＣＶＤ法、すなわち化学的気相成長法により形成される。
【０２３１】
次いで、最上層のシリコン窒化膜２１４ｂ上にフォトレジスト（図示せず）を塗布する。塗布後、フォトレジストを露光・現像することにより、帯状の開口（図示せず）を形成する。この開口をエッチングマスクとして用いて、シリコン窒化膜２１４ｂ、シリコン酸化膜２１４ａ、ゲート絶縁膜２１０ｂ、ゲート絶縁膜２１０ａ、およびシリコン基板１２のエッチングを行う。エッチングは、異方性エッチング（ＲＩＥ）により行う。そして、シリコン層であるＰ−層およびＰ＋層に、ＲＩＥによりトレンチ２８，  ２８，・・・を掘る（図５２（ａ））。トレンチ２８，  ２８，  ・・・は、トランジスタＴＣのソース・ドレイン領域ＢＬ１，  ＢＬ１に掘られる。
【０２３２】
ソース・ドレイン領域ＢＬ１，  ＢＬ１のトレンチ２８，  ２８，  ・・・のサイズは限定されないが、本実施例ではその深さは約４０ｎｍ程度であり、前記図５０のイオン注入におけるボロン濃度のピーク位置に対応する。また、隣接するトレンチ２８，  ２８，  ・・・の間隔（すなわち凸部１３ａの幅）は、約１８０ｎｍ程度である。トレンチ２８，  ２８，  ・・・の幅は、約１８０ｎｍである。
【０２３３】
続いて、露出面全体に、膜厚が約２５ｎｍであるシリコン酸化膜２９を形成する（図５２（ｂ））。シリコン酸化膜２９は、ＣＶＤ法により成膜される。次に、シリコン酸化膜２９を厚み方向に異方的にエッチングする。このエッチングは、ＲＩＥにより行われる。これにより、シリコン酸化膜２９は、凸部１３ａの側面１３ｂに形成されたものを残して、除去される（図５３（ａ））。
【０２３４】
その後、ヒ素を２回に分けて、イオン注入することにより、トレンチ２８，  ２８，  ・・・の底部にＮ＋層を形成する（図５３（ｂ））。Ｎ＋層はビット線ＢＬ１，  ＢＬ２，  ・・・である。イオン注入量は、たとえば以下の通りである。
【０２３５】
１回目：
加速エネルギ：１５（ＫｅＶ）
ドーズ量：３．０×１０１５  （ｃｍ−２  ）
２回目：
加速エネルギ：４０（ＫｅＶ）
ドーズ量：３．０×１０１５  （ｃｍ−２  ）
イオン注入の際、側面１３ｂにはシリコン酸化膜２９が形成されているから、側面１３ｂにはヒ素が注入されない。また、凸部１３ａがマスクとして機能するので、各ビット線ＢＬ１，  ＢＬ２，  ・・・をトレンチ２８の底にセルフアライン的に形成することができる。
【０２３６】
イオン注入を終了後、側面１３ｂに残存するシリコン酸化膜２９を、ｄ−ＨＦを用いてエッチングして除去する（図５４（ａ））。
【０２３７】
次いで、凸部１３ａの両側面１３ｂ，  １３ｂにヒ素をイオン注入して、反対の導電型を有する空乏層であるｎ型領域１７，  １７，  ・・・を形成する（図５４（ｂ））。側面１３ｂにイオン注入するには、基板１２をイオンの入射方向に対して傾ければよい。本実施例では、ｐ型シリコン基板１２の法線ｎ１を、イオンの入射方向ｎ０に対して約＋／−４０°傾ける。このイオン注入の条件は次の通りである。
【０２３８】
イオン種：Ａｓ（ヒ素）
加速エネルギ：１５（ＫｅＶ）
ドーズ量：２．０×１０１２（ｃｍ−２）
その後、トレンチ２８，  ２８，  ・・・の底面と側面とに、膜厚が約８ｎｍ程度のトンネル絶縁膜（プラズマ酸化膜）１５ａ  を形成する（図５５）。トンネル絶縁膜１５ａ  は、その膜質がデバイス動作に大きく影響するから、良好な膜質になるように形成することが好ましい。
【０２３９】
プラズマ酸化膜１５ａは、トレンチ２８，  ２８，  ・・・の底面と側面とを、プラズマ酸化法に従って酸化することにより形成する。プラズマ酸化法においては、たとえばラジアルラインスロットアンテナを使用したマイクロ波励起高密度プラズマ装置が用いられる。
【０２４０】
当該装置を用いたプラズマ酸化法では、装置内にクリプトン（Ｋｒ）と酸素（Ｏ２）との混合ガスを導入する。導入されたクリプトンは、ラジアルラインスロットアンテナが放射するマイクロ波により励起される。マイクロ波により励起されたクリプトンは、酸素（Ｏ２）と衝突して大量の原子状酸素Ｏ＊を生成せしめる。原子状酸素Ｏ＊は、シリコンの面方位に依存することなく、トレンチ２８，  ２８，  ・・・の表層部に容易に浸入する。その結果、全ての面方位が概略同じ酸化速度で均一に酸化される。例えば、面方位（１００）の酸化膜の厚さと、面方位（１１１）の酸化膜の厚さは、ほぼ同じである。酸化膜形成後、混合ガスの導入を停止し、マイクロ波の放射も止めて、装置内のガスを排気する。プラズマ酸化法による酸化膜により、高いＱＢＤが達成され、また、低いＳＩＬＣ発生率も達成される。
【０２４１】
上記のようにトンネル絶縁膜１５ａを形成した後、導電膜であるポリシリコン膜３４を、トンネル絶縁膜１５ａ上に形成する（図５６（ａ））。ポリシリコン膜３４は、ｉｎ−ｓｉｔｕドーピングによりリン（Ｐ）が予めドープされている。ポリシリコン膜３４の膜厚は、約２０ｎｍである。
【０２４２】
続いて、ポリシリコン膜３４上にシリコン窒化膜２３４を堆積する（図５６（ｂ））。次に、シリコン窒化膜２３４を異方性エッチング（ＲＩＥ）して、トレンチ２８の底部の中央部にあるポリシリコン膜３４を露出させる（図５７（ａ））。露出したポリシリコン膜３４を異方性エッチング（ＲＩＥ）する（図５７（ｂ））。エッチングは、底部に露出したポリシリコン膜３４が除去される程度に行う。
【０２４３】
この後、熱酸化を行い、露出しているポリシリコン膜３４上にシリコン酸化膜２３６ａ，  ２３６ｂを形成する（図５８（ａ））。形成後、シリコン窒化膜２１４ａ，  ２３４をエッチングにより除去する（図５８（ｂ））。次に、シリコン酸化膜２３８をＣＶＤ法により堆積して、対向するポリシリコン３４膜同士の間の空間を絶縁膜で埋めるようにする（図５９）。これにより隣接する２つのポリシリコン間に絶縁物を充填して両者を電気的に分離する。
【０２４４】
堆積したシリコン酸化膜２３８のうち余分な部分を除去するためにまず、ＣＭＰ法により、シリコン酸化膜２３８を除去するとともに、除去後の表面を平坦化する（図６０（ａ））。除去は、ポリシリコン３４の最上面が露出するまで行う。続いて、シリコン酸化膜２３８、セルフアラインコンタクト（Ｓｅｌｆ−Ａｌｌｉｇｈ  Ｃｏｎｔａｃｔ：  ＳＡＣ）酸化膜ＲＩＥ法によりエッチングする（図６０（ｂ））。エッチングはシリコン窒化膜２１０ｂが露出する深さまで行われる。
【０２４５】
ポリシリコン３４をＣＭＰ法により除去するとともに、除去後の最上面を平坦化する（図６１（ａ））。このＣＭＰ法の選択性は、少なくとも
ポリシリコン：シリコン窒化膜＝１００：１  である。スラリーは、たとえば有機アミンを用いる。具体的にはＮＨ２（ＣＨ２）２ＮＨ２等である。ポリシリコンの表面の洗浄は、たとえばＡＰＭすなわちＮＨ４ＯＨ，  Ｈ２Ｏ２、またはＦＰＭすなわちＨＦ，  Ｈ２Ｏ２を用いる。この工程により、後にインターポリ絶縁膜と接するフローティングゲート面がＣＭＰ処理され、ポリシリコンの表面の粗さは著しく低減し、表面の汚れも少なくなる。こうして最終的にフローティングゲートＦＧ１，  ＦＧ２が形成される。
【０２４６】
次いで、露出面全体に、厚さが約１２ｎｍの酸化膜２１０ｃをＣＶＤ法により堆積し、この膜をプラズマ酸化する（図６１（ｂ））。プラズマ酸化により、ＣＶＤ法で堆積された酸化膜２１０ｃが稠密になる。
【０２４７】
ここでフローティングゲートＦＧ１，  ＦＧ２表面に堆積されたゲート絶縁膜１５ｃ（インターポリ絶縁膜）は、表面がＣＭＰ処理され平坦化されたフローティングゲート表面と接触するため、耐圧性に優れた膜が形成可能となる。さらに必要なら、フローティングゲートＦＧ１，  ＦＧ２のコーナー部を丸め処理した後にゲート絶縁膜１５ｃを形成することにより、耐圧性をさらに向上させることができる。
【０２４８】
続いて、ポリシリコンＣＧをＣＶＤ法により堆積し、堆積したポリシリコンＣＧの表面をＣＭＰ法により研磨して平坦化し、タングテンシリサイド（ＷＳｉ）を形成し、その上にシリコン酸化膜（図示せず）を堆積する（図６２）。本図では、ポリシリコンＣＧと、その上にあるタングテンシリサイドとを同一の参照符号ＣＧで示す。この工程により、ロウ方向に一体化してなるコントロールゲートＣＧが複数形成される。こうしてＬ型メモリが完成する。
【０２４９】
以上、本発明を詳細に説明したが、本発明は上記実施例に限定されない。本発明は、その主旨を逸脱しない範囲内で、適宜変形することができる。例えば、上記実施例では、一導電型としてｐ型を用い、反対導電型としてｎ型を用いたが、これに代えて、一導電型としてｎ型を用い、反対導電型としてｐ型を用いても良い。
【０２５０】
上記フローティングゲートが実質的に四角形であるＳ型メモリにおいて、インターポリ絶縁膜１５ｂは、シリコン酸化膜２０２ａ、シリコン窒化膜２０２ｂ、シリコン酸化膜２０２ｃがこの順に配列している膜であり、トンネル絶縁膜１５ａはシリコン酸化膜２０４ａとした。このときに、インターポリ絶縁膜１５ｂを介して対向するフローティングゲートＦＧ１，  ＦＧ２とコントロールゲートＣＧとの間の第１の容量と、トンネル絶縁膜１５ａを介して対向するフローティングゲートＦＧ１，  ＦＧ２と凸部の側面１３ｂおよびソース・ドレイン領域ＢＬ１，  ＢＬ２との間の第２の容量は、第２の容量に対する第１の容量の比が、０．３５以下であることが好ましい。
【０２５１】
また上記インターポリ絶縁膜１５ｂを介してコントロールゲートＣＧに対向するフローティングゲートＦＧ１，  ＦＧ２の面の面積が、トンネル絶縁膜１５ａを介してソース・ドレイン領域ＢＬ１，  ＢＬ２に対向するフローティングゲートＦＧ１，  ＦＧ２の面の面積より小さいトランジスタ、例えばＬ型メモリにおいて、インターポリ絶縁膜１５ｂおよびトンネル絶縁膜１５ａは、プラズマ酸化法によるシリコン酸化膜とすることができる。このときに、インターポリ絶縁膜１５ｂを介して対向するフローティングゲートＦＧ１，  ＦＧ２とコントロールゲートＣＧとの間の第１の容量と、トンネル絶縁膜１５ａを介して対向するフローティングゲートＦＧ１，  ＦＧ２と凸部の側面１３ｂおよびソース・ドレイン領域ＢＬ１，  ＢＬ２との間の第２の容量は、第２の容量に対する第１の容量の比が、０．２０以下であることが好ましい。
【０２５２】
なお、本実施例のメモリのように、フローティングゲートＦＧ１，  ＦＧ２の一部が、半導体基板の凸部の頂面１３ｃより上方に突出しており、およびフローティングゲートＦＧ１，  ＦＧ２の形状が、半導体基板の凸部の頂面１３ｃを覆わないものであると、書込み時に凸部の頂面近傍を走行するキャリアを効率よくフローティングゲートＦＧ１，  ＦＧ２に注入して捕獲することができる。また、コントロールゲートにより制御される凸部の頂面近傍のチャネル領域の制御性を良化することができる。
【０２５３】
さらに、複数個のトランジスタを、ソース・ドレイン領域ＢＬ１，  ＢＬ２を結ぶ方向に配置し、隣接する複数個のトランジスタのうちの一方のフローティングゲートＦＧ１，  ＦＧ２と、他方のフローティングゲートＦＧ１，  ＦＧ２との間に、コントロールゲートＣＧとソース・ドレイン領域との間を電気的に分離する第４の絶縁膜１５ｆを設けることにより、それらの間に流れるリーク電流が低減される。
【０２５４】
なお、Ｓ型およびＬ型メモリにおいては、フローティングゲートＦＧ１，  ＦＧ２のコントロールゲートＣＧに対向する面をＣＭＰ法により平坦化した後にインターポリ絶縁膜１５ｂを形成することにより、良質な絶縁膜を形成することができ、耐圧が向上する。
【０２５５】
【発明の効果】
以上説明したように、本発明によれば、従来よりも書込電圧を低くでき、かつ従来よりも電流ウインドウを大きくできる多値トランジスタとそれを用いた半導体メモリ、および半導体メモリの製造方法を提供することができる。
【０２５６】
すなわち本発明によれば、チャネルは、ソース・ドレイン領域を直線的に結ぶ領域以外の領域、すなわち、凸部の一方の側面→頂面→他方の側面に形成される。これにより、各側面は、フローティングゲートと対向するから、頂面を流れているキャリアの進行方向にフローティングゲートが位置することになる。よって、書き込みの際、キャリアがフローティングゲートに注入されるためには、従来のように当該キャリアの進行方向を変える必要が無いから、キャリアを加速するための加速電圧を低減することができる。従って、本発明では、従来よりも書込電圧を低くすることができる。
【０２５７】
一方、読出しに際しては、コントロールゲートに読出し電圧を印加するとともに、一対のソース・ドレイン領域間に所定電位差を生ぜしめる。フローティングゲートは、第２の絶縁膜を介してソース・ドレイン領域と容量結合される。そこで、読出電圧が正電位である場合について説明する。フローティングゲートが、一対のソース・ドレイン領域のうちの高電位側にあると、ソース・ドレイン領域との容量結合によってもフローティングゲートの電位が正電位側に引き付けられる。よって、当該フローティングゲートにキャリアとしてたとえば電子が注入されていない場合はソース・ドレイン電圧によって、フローティングゲート近傍のチャネル電流は大きくなり、一方、電子が注入されている場合でも、当該電子によるフローティングゲートの低電位化が抑えられ、フローティングゲート近傍のチャネルは比較的大きくなる。よって、これらの場合、ドレインＩｄ１は所望に大となる。
【０２５８】
一方、ソース・ドレイン間の電位差を反転させると、上記したフローティングゲートは、低電位側のソース・ドレイン領域と対向することになる。一方、当該フローティングゲートは、同時に第３の絶縁膜によってコントロールゲートにも容量結合されている。したがって、当該フローティングゲートに電子が注入されていない場合には、フローティングゲートが第３の絶縁膜を介してゲート電圧（Ｖｇ）によってわずかに正電位に引き上げられ、フローティングゲート近傍のチャネルは確保され、ドレインＩｄ２は所望の大きさとなる。他方、当該フローティングゲートに電子が注入されている場合には、当該フローティングゲートは、上述の状態から、注入電子による電位降下によって電位が引き下げられ、これによって、フローティングゲート近傍のチャネル抵抗が大きくなるから、この場合のドレイン電流Ｉｄ２は所望に小となる。よって、本発明では、ドレイン電流Ｉｄ１、およびフローティングゲートに電子が注入された状態におけるＩｄ２の差（電流ウインドウ）が所望に広がる。
【０２５９】
これに加え、本発明ではフローティングゲートが２つ設けられ、各フローティングゲートに電子が独立に存在するから、トランジスタを微細化する場合でも、どちらのフローティングゲートに電子が存在するかが明確であり、従来例の如くどちらのビットに電子が局在するか不明瞭になることが無い。
【図面の簡単な説明】
【図１】本発明に係る半導体メモリの動作原理を説明するための切り欠き斜視図である。
【図２】図１の半導体メモリのセルトランジスタの拡大断面図である。
【図３】図２のセルトランジスタの等価回路を模式的に表した図である。
【図４】図２のセルトランジスタへの書込動作について示す断面図である。
【図５】図２のセルトランジスタにおいて、凸部の頂面に高抵抗領域を設けた場合の断面図である。
【図６】図２のセルトランジスタが達成し得る４状態を示す断面図である。
【図７】図２のセルトランジスタの読出動作について示す断面図である。
【図８】図２のセルトランジスタにおいて、“（０、１）”状態を読み出す場合の断面図である。
【図９】フローティングゲートに注入された電子の消去方法の一例を示す断面図である。
【図１０】図２のセルトランジスタにおいて、フローティングゲートに注入された電子の消去方法を示す断面図である。
【図１１】図２のセルトランジスタにおいて、凸部の基端部のボロン濃度を高くした場合の断面図である。
【図１２】図１の半導体メモリ全体の回路構成図である。
【図１３】図１２の回路構成を有する半導体メモリの斜視図である。
【図１４】Ｓ型メモリの拡大断面図である。
【図１５】Ｌ型メモリの拡大断面図である。
【図１６】図１の半導体メモリの製造方法について示す断面図（その１）である。
【図１７】図１の半導体メモリの製造方法について示す断面図（その２）である。
【図１８】図１の半導体メモリの製造方法について示す断面図（その３）である。
【図１９】図１の半導体メモリの製造方法について示す断面図（その４）である。
【図２０】図１の半導体メモリの製造方法について示す断面図（その５）である。
【図２１】図１の半導体メモリの製造方法について示す断面図（その６）である。
【図２２】図１の半導体メモリの製造方法について示す断面図（その７）である。
【図２３】図１の半導体メモリの製造方法について示す断面図（その８）である。
【図２４】図１の半導体メモリの製造方法について示す断面図（その９）である。
【図２５】図１の半導体メモリの製造方法について示す断面図（その１０）である。
【図２６】図１の半導体メモリの製造方法について示す断面図（その１１）である。
【図２７】図１の半導体メモリの製造方法について示す断面図（その１２）である。
【図２８】図１の半導体メモリの製造方法について示す断面図（その１３）である。
【図２９】図１の半導体メモリの製造方法について示す断面図（その１４）である。
【図３０】図１の半導体メモリの製造方法について示す断面図（その１５）である。
【図３１】図１の半導体メモリの製造方法について示す断面図（その１６）である。
【図３２】図１の半導体メモリの製造方法について示す断面図（その１７）である。
【図３３】図１の半導体メモリの製造方法について示す断面図（その１８）である。
【図３４】図１の半導体メモリの製造方法について示す断面図（その１９）である。
【図３５】図１の半導体メモリの製造方法について示す断面図（その２０）である。
【図３６】図１４の半導体メモリの製造方法について示す断面図（その１）である。
【図３７】図１４の半導体メモリの製造方法について示す断面図（その２）である。
【図３８】図１４の半導体メモリの製造方法について示す断面図（その３）である。
【図３９】図１４の半導体メモリの製造方法について示す断面図（その４）である。
【図４０】図１４の半導体メモリの製造方法について示す断面図（その５）である。
【図４１】図１４の半導体メモリの製造方法について示す断面図（その６）である。
【図４２】図１４の半導体メモリの製造方法について示す断面図（その７）である。
【図４３】図１４の半導体メモリの製造方法について示す断面図（その８）である。
【図４４】図１４の半導体メモリの製造方法について示す断面図（その９）である。
【図４５】図１４の半導体メモリの製造方法について示す断面図（その１０）である。
【図４６】図１４の半導体メモリの製造方法について示す断面図（その１１）である。
【図４７】図１４の半導体メモリの製造方法について示す断面図（その１２）である。
【図４８】図１４の半導体メモリの製造方法について示す断面図（その１３）である。
【図４９】溝のコーナー部の形状を示す拡大図である。
【図５０】図１５の半導体メモリの製造方法について示す断面図（その１）である。
【図５１】図１５の半導体メモリの製造方法について示す断面図（その２）である。
【図５２】図１５の半導体メモリの製造方法について示す断面図（その３）である。
【図５３】図１５の半導体メモリの製造方法について示す断面図（その４）である。
【図５４】図１５の半導体メモリの製造方法について示す断面図（その５）である。
【図５５】図１５の半導体メモリの製造方法について示す断面図（その６）である。
【図５６】図１５の半導体メモリの製造方法について示す断面図（その７）である。
【図５７】図１５の半導体メモリの製造方法について示す断面図（その８）である。
【図５８】図１５の半導体メモリの製造方法について示す断面図（その９）である。
【図５９】図１５の半導体メモリの製造方法について示す断面図（その１０）である。
【図６０】図１５の半導体メモリの製造方法について示す断面図（その１１）である。
【図６１】図１５の半導体メモリの製造方法について示す断面図（その１２）である。
【図６２】図１５の半導体メモリの製造方法について示す断面図（その１３）である。
【図６３】従来例に係る多値セルトランジスタの断面図である。
【図６４】従来例に係る多値セルトランジスタへの書込動作を示すための断面図である。
【図６５】従来例に係る多値セルトランジスタが達成し得る４状態の断面図である。
【符号の説明】
１、ＴＣ  セルトランジスタ
２、１２  ｐ型シリコン基板
３、８、ＢＬ１〜ＢＬ４  ソース・ドレイン領域
４、６、２６、２９  シリコン酸化膜
５、２５、２７、３０  シリコン窒化膜
７、ＣＧ  コントロールゲート
１２ａ  ｐ型エピタキシャル層
１２ｂ  ｐ＋基板
１３  ｐウエル
１３ａ  凸部
１３ｂ  凸部の側面
１３ｃ  凸部の頂面
１３ｄ  反転層
１３ｅ  高抵抗領域
１５ａ  トンネル絶縁膜
１５ｂ  インターポリ絶縁膜
１５ｃ  ゲート絶縁膜
１７  ｎ型領域
１８  シリコン熱酸化膜
２０、２４、３５、３９、４５  フォトレジスト
２１  ｎウエル
２３  ｐウエル
２８  トレンチ
３０ａ  長穴
３１  犠牲シリコン酸化膜
３２  リセス
３３  ｎ＋領域
３４  選択酸化膜
３６  ＷＳｉ膜
３７  ポリシリコン膜
３８  キャップ膜
４０  素子分離領域
４１  ゲート電極
４２  コラムデコーダ
４３  ロウデコーダ
４４  メモリセルアレイ
ＦＧ１、ＦＧ２  フローティングゲート
ＷＬ１〜ＷＬ４  ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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