(57)【要約】【課題】セル面積の縮小化と、論理値“０”の書き込みの適正化とを図る。【解決手段】第３，第４トランジスタ（３０１，３０２）を縦型構造とし、上記第３トランジスタを上記第１トランジスタ（３０５）に積層し、上記第４トランジスタを上記第２トランジスタ（３０６）に積層することにより、セル面積の縮小化を達成する。そして、上記第１，第２トランジスタのソース電位と上記ワード線の選択レベルの電位との差が、上記第３，第４トランジスタのしきい値以上となる条件で設定された電圧を上記第１，第２トランジスタのソース電極に供給することにより、「０」書き込み補償を行う。【選択図】        図３
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【特許請求の範囲】
【請求項１】
データを伝達するための第１ビット線と、上記第１ビット線と相補レベルの関係にある第２ビット線と、
第１トランジスタのドレイン電極と、第２トランジスタのゲート電極とが結合されて第１ノードが形成され、上記第２トランジスタのドレイン電極と、上記第１トランジスタのゲート電極とが結合されて第２ノードが形成された記憶部と、
ワード線の電圧レベルに応じて上記第１ノードを第１ビット線に結合可能なｐチャネル型の第３トランジスタと、
ワード線の電圧レベルに応じて上記第２ノードを上記第２ビット線に結合可能なｐチャネル型の第４トランジスタと、
上記第１，第２トランジスタのソース電位と上記ワード線の選択レベルの電位との差が、上記第３，第４トランジスタのしきい値以上となる条件で設定された電圧を上記第１，第２トランジスタのソース電極に供給可能な電源回路と、を含み、
上記第３，第４トランジスタは縦型構造とされ、上記第３トランジスタは上記第１トランジスタに積層され、上記第４トランジスタは上記第２トランジスタに積層されて成ることを特徴とする半導体記憶装置。
【請求項２】
ワード線の選択レベルの電位はグランドレベルとされた請求項１記載の半導体記憶装置。
【請求項３】
上記電源回路は、上記第１，第２トランジスタのソース電極とグランドとに接続された第５トランジスタと、
与えられた基準電圧と上記第１，第２トランジスタのソース電位との差分を求め、それに基づいて上記第５トランジスタのオン抵抗を制御するための誤差増幅器と、を含んで成る請求項２記載の半導体記憶装置。
【請求項４】
第１メモリセルがアレイ状に配置されて成る第１メモリセル領域と、
上記第１メモリセルとは構造が異なる第２メモリセルがアレイ状に配置されて成る第２メモリセル領域と、
上記第１メモリセル領域と上記第２メモリセル領域とで共有される周辺回路と、を含む半導体記憶装置であって、
上記第１メモリセルは、
ｎチャネル型の第１ＭＯＳトランジスタとｎチャネル型の第２ＭＯＳトランジスタトランジスタとが結合されて成る記憶部と、
上記第１ＭＯＳトランジスタのドレイン電極と、上記第２ＭＯＳトランジスタのゲート電極とを第１ビット線に結合可能なｐチャネル型の第３ＭＯＳトランジスタと、
上記第２ＭＯＳトランジスタのドレイン電極と、上記第１ＭＯＳトランジスタのゲート電極とを第１ビット線に結合可能なｐチャネル型の第４ＭＯＳトランジスタと、を含み、
上記第３，第４ＭＯＳトランジスタは縦型構造とされ、上記第３ＭＯＳトランジスタは、上記第１ＭＯＳトランジスタに積層され、上記第４ＭＯＳトランジスタは上記第２ＭＯＳトランジスタに積層されて成り、
上記第２メモリセルは、
ｐチャネル型の第５ＭＯＳトランジスタと、ｎチャネル型の第６ＭＯＳトランジスタとが直列接続されて成る第１インバータと、ｐチャネル型の第７ＭＯＳトランジスタとｎチャネル型の第８ＭＯＳトランジスタとが直列接続されて成る第２インバータと、がループ状に結合されて成る記憶部を含み、
上記第５，第７ＭＯＳトランジスタは縦型構造とされ、上記第５ＭＯＳトランジスタは上記第６ＭＯＳトランジスタに積層され、上記第７ＭＯＳトランジスタは、上記第８ＭＯＳトランジスタに積層されて成ることを特徴とする半導体記憶装置。
【請求項５】
上記第１メモリセルアレイにおけるビット線の配列ピッチと、上記第２メモリセルアレイにおけるビット線の配列ピッチとが等しくされることで、上記第１メモリセルアレイと上記第２メモリセルアレイとの間でビット線が共通化されて成る請求項４記載の半導体記憶装置。
【請求項６】
上記第１メモリセルアレイと上記第２メモリセルアレイとの間でビット線配列ピッチが異なるとき、上記第１メモリセルアレイのビット線と、上記第２メモリセルアレイのビット線との間には、それらを選択的に結合するためのセレクタが介在されて成る請求項４記載の半導体記憶装置。
【請求項７】
上記第３，第４ＭＯＳトランジスタは、チャネルをオンさせる電位と逆極性の電位がゲート・ソース間に印加された状態で、上記記憶部におけるハイレベル側のデータを保持するように設定されて成る請求項１乃至６の何れか１項記載の半導体記憶装置。
【請求項８】
ワード線とビット線との交差する箇所に設けられたメモリセルと、
上記ビット線を選択的にデータ線に結合するためのカラム選択スイッチと、
上記ビット線を所定レベルにプリチャージするためのビット線プリチャージ回路と、
上記カラム選択スイッチによって選択されたビット線に対して、上記ビット線プリチャージ回路によるプリチャージ電圧よりも高いレベルの電圧でプリチャージ可能な高電圧プリチャージ手段と、を含むことを特徴とする半導体記憶装置。
【請求項９】
上記カラム選択スイッチを介して上記ビット線に結合され、上記カラム選択スイッチによって選択されたビット線を介して上記メモリセルへのデータ書き込みを可能とするライトアンプを含み、上記ライトアンプは、上記高電圧プリチャージ手段を含む請求項８記載の半導体記憶装置。
【請求項１０】
上記メモリセルは、ｎチャネル型の第１ＭＯＳトランジスタとｎチャネル型の第２ＭＯＳトランジスタトランジスタとが結合されて成る記憶部と、
上記第１ＭＯＳトランジスタのドレイン電極と、上記第２ＭＯＳトランジスタのゲート電極とを第１ビット線に結合可能なｐチャネル型の第３ＭＯＳトランジスタと、
上記第２ＭＯＳトランジスタのドレイン電極と、上記第１ＭＯＳトランジスタのゲート電極とを第１ビット線に結合可能なｐチャネル型の第４ＭＯＳトランジスタと、を含み、
上記第３，第４ＭＯＳトランジスタは縦型構造とされ、上記第３ＭＯＳトランジスタは、上記第１ＭＯＳトランジスタに積層され、上記第４ＭＯＳトランジスタは上記第２ＭＯＳトランジスタに積層されて成る請求項８又は９記載の半導体記憶装置。
【請求項１１】
上記第１，第２ＭＯＳトランジスタのソース電位と上記ワード線の選択レベルの電位との差が、上記第３，第４ＭＯＳトランジスタのしきい値以上となる条件で設定された電圧を上記第１，第２ＭＯＳトランジスタのソース電極に供給可能な電源回路を含む請求項１０記載の半導体記憶装置。
【請求項１２】
上記第３，第４ＭＯＳトランジスタは、チャネルをオンさせる電位と逆極性の電位がゲート・ソース間に印加された状態で、上記記憶部におけるハイレベル側のデータを保持するように設定されて成る請求項１１記載の半導体記憶装置。
【請求項１３】
データを取り込むための入力回路と、上記入力回路を介して取り込まれたデータの論理演算を行うための内部論理と、上記内部論理での論理演算において参照されるメモリと、を含む半導体集積回路であって、
上記メモリは、請求項８乃至１２の何れか１項記載の半導体記憶装置を含み、
上記プリチャージ回路によるプリチャージ電圧よりも高いレベルの電圧を使用する箇所には、上記入力回路又は上記出力回路で使用される高耐圧ＭＯＳトランジスタと同じ種類のＭＯＳトランジスタが使用されて成ることを特徴とする半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置、さらにはスタティック型メモリセルを配列して成る半導体メモリに適用して有効な技術に関する。
【０００２】
【従来の技術】
半導体集積回路の一例とされる半導体記憶装置においては、データを記憶、保持するラッチ回路部分を、ｎチャネル型ＭＯＳトランジスタとその負荷素子とで構成し、アクセストランジスタを介して上記ラッチ回路の信号入出力端子とビット線とを結合している。通常、上記アクセストランジスタはｎチャネル型ＭＯＳトランジスタとされる。しかし、上記アクセストランジスタにｎチャネル型ＭＯＳトランジスタを用いると、このｎチャネル型ＭＯＳトランジスタのしきい値電圧により読み出し動作時のセル電流が小さくなり、動作速度が遅くなったり、ハイレベル側データの書き込み速度が遅くなる。そこで、アクセストランジスタをｐチャネル型ＭＯＳトランジスタとした半導体記憶装置が提案されている（例えば特許文献１，２，３参照）。また、アクセストランジスタとしてｐチャネル型ＭＯＳトランジスタを備えた回路においては、アクセストランジスタによって引き下げられる記憶ノードの電位は、このアクセストランジスタのしきい値分だけグランド電位（低電位側電源ＶＳＳ）電位より高い電位までであり、この電位が、ラッチ回路の反転しきい値電圧よりも高い場合にはデータの書き込み（又は書き換え）ができない。そこで、通常の低電位側電源電位ＧＮＤ供給用の端子とは別の端子を設け、この端子に、ワード線の選択レベルより所定レベルだけ高い電位を供給することにより、書き込み動作時においてアクセストランジスタのしきい値電圧で記憶ノードの電位が低下しなくてもラッチ回路によってビット線の低レベルデータの検知を可能とすることでデータの書き込み及び書き換えを確実に行えるようにした技術が知られている（例えば特許文献３参照）。
【０００３】
【特許文献１】
特開平９−２３１７６５号公報
【特許文献２】
特開平４−１６８６９４号公報
【特許文献３】
特開平９−２３１７６５号公報
【０００４】
【発明が解決しようとする課題】
メモリセルにおけるアクセストランジスタにｐチャネル型ＭＯＳトランジスタを用いると、論理値“０”の書き込み時にノード電位が残り、書き込み動作が不安定になる。これは、特許文献１記載の技術のように通常の低電位側電源電位よりも所定レベルだけ高い電圧を供給することが有効である。しかしながら、特許文献１によれば、アクセストランジスタがバルク層に形成されるため、セル面積が比較的大きくなる。また、例えば特許文献１の図１に示されるメモリセル１のように４個のトランジスタＱ１１〜Ｑ１４と、２個の負荷抵抗Ｒ１１，Ｒ１２で形成されるメモリセルにおいて、負荷抵抗Ｒ１１，Ｒ１２を省略することができるが、そのような回路構成においては、メモリセルの面積が小さくなるものの、セル読み出し電流とリーク電流とが比例し、メモリの高速動作と低リークとが両立しなくなる。すなわち、高速動作のために、しきい値を低くし、十分なゲート・ソース間電圧Ｖｇｓを確保すると、大きなスタンバイ電流が流れる。逆に、しきい値を高くし、ドレイン・ソース間電圧Ｖｄｓを低くすると、小さな読み出し電流となり、低速動作になる。
【０００５】
本発明の目的は、セル面積の縮小化と、論理値“０”の書き込みの適正化とを図るための技術を提供することにある。本発明の別の目的は、スタンバイ電流の低減と、動作速度の向上を図るための技術を提供することにある。
【０００６】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【０００７】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【０００８】
すなわち、データを伝達するための第１ビット線と、上記第１ビット線と相補レベルの関係にある第２ビット線と、第１トランジスタのドレイン電極と、第２トランジスタのゲート電極とが結合されて第１ノードが形成され、上記第２トランジスタのドレイン電極と、上記第１トランジスタのゲート電極とが結合されて第２ノードが形成された記憶部と、ワード線の電圧レベルに応じて上記第１ノードを第１ビット線に結合可能なｐチャネル型の第３トランジスタと、ワード線の電圧レベルに応じて上記第２ノードを上記第２ビット線に結合可能なｐチャネル型の第４トランジスタと、上記第１，第２トランジスタのソース電位と上記ワード線の選択レベルの電位との差が、上記第３，第４トランジスタのしきい値以上となる条件で設定された電圧を上記第１，第２トランジスタのソース電極に供給可能な電源回路とを含み、上記第３，第４トランジスタは縦型構造とされ、上記第３トランジスタは上記第１トランジスタに積層され、上記第４トランジスタは上記第２トランジスタに積層される。
【０００９】
上記の手段によれば、上記第３，第４トランジスタを縦型構造とし、上記第３トランジスタを上記第１トランジスタに積層し、上記第４トランジスタを上記第２トランジスタに積層する。このことが、セル面積の縮小化を達成する。また、上記電源回路は、上記第１，第２トランジスタのソース電位と上記ワード線の選択レベルの電位との差が、上記第３，第４トランジスタのしきい値以上となる条件で設定された電圧を上記第１，第２トランジスタのソース電極に供給する。これにより、「０」書き込み補償がなされ、このことが、論理値“０”の書き込みの適正化を達成する。
【００１０】
このとき、上記ワード線の選択レベルの電位はグランドレベルとすることができる。また、上記電源回路は、上記第１，第２トランジスタのソース電極とグランドとに接続された第５トランジスタと、与えられた基準電圧と上記第１，第２トランジスタのソース電位との差分を求め、それに基づいて上記第５トランジスタのオン抵抗を制御するための誤差増幅器とを含んで構成することができる。
【００１１】
第１メモリセルがアレイ状に配置されて成る第１メモリセル領域と、上記第１メモリセルとは構造が異なる第２メモリセルがアレイ状に配置されて成る第２メモリセル領域と、上記第１メモリセル領域と上記第２メモリセル領域とで共有される周辺回路とを含んで半導体記憶装置が構成されるとき、上記第１メモリセルは、ｎチャネル型の第１ＭＯＳトランジスタとｎチャネル型の第２ＭＯＳトランジスタトランジスタとが結合されて成る記憶部と、上記第１ＭＯＳトランジスタのドレイン電極と、上記第２ＭＯＳトランジスタのゲート電極とを第１ビット線に結合可能なｐチャネル型の第３ＭＯＳトランジスタと、上記第２ＭＯＳトランジスタのドレイン電極と、上記第１ＭＯＳトランジスタのゲート電極とを第１ビット線に結合可能なｐチャネル型の第４ＭＯＳトランジスタとを含んで構成し、上記第３，第４ＭＯＳトランジスタを縦型構造とし、上記第３ＭＯＳトランジスタを上記第１ＭＯＳトランジスタに積層し、上記第４ＭＯＳトランジスタを上記第２ＭＯＳトランジスタに積層することができる。そしてこのとき、上記第２メモリセルは、ｐチャネル型の第５ＭＯＳトランジスタと、ｎチャネル型の第６ＭＯＳトランジスタとが直列接続されて成る第１インバータと、ｐチャネル型の第７ＭＯＳトランジスタとｎチャネル型の第８ＭＯＳトランジスタとが直列接続されて成る第２インバータとがループ状に結合されて成る記憶部を含み、上記第５，第７ＭＯＳトランジスタを縦型構造とし、上記第５ＭＯＳトランジスタを上記第６ＭＯＳトランジスタに積層し、上記第７ＭＯＳトランジスタは、上記第８ＭＯＳトランジスタに積層することによって、セル面積の縮小化を達成する。
【００１２】
このとき、上記第１メモリセルアレイにおけるビット線の配列ピッチと、上記第２メモリセルアレイにおけるビット線の配列ピッチとを等しくすることで、上記第１メモリセルアレイと上記第２メモリセルアレイとの間でビット線を共通化することができる。
【００１３】
上記第１メモリセルアレイと上記第２メモリセルアレイとの間でビット線配列ピッチが異なるときには、上記第１メモリセルアレイのビット線と、上記第２メモリセルアレイのビット線との間に、それらを選択的に結合するためのセレクタを介在させると良い。
【００１４】
ワード線とビット線との交差する箇所に設けられたメモリセルと、上記ビット線を選択的にデータ線に結合するためのカラム選択スイッチと、上記ビット線を所定レベルにプリチャージするためのビット線プリチャージ回路と、上記カラム選択スイッチによって選択されたビット線に対して、上記ビット線プリチャージ回路によるプリチャージ電圧よりも高いレベルの電圧でプリチャージ可能な高電圧プリチャージ手段とを設ける。
【００１５】
上記の手段によれば、高電圧プリチャージ手段は、上記ビット線プリチャージ回路によるプリチャージ電圧よりも高いレベルの電圧でプリチャージを行う。このことが、スタンバイ電流の低減化と、読み出し及び書き込みの高速化を達成する。
【００１６】
このとき、上記カラム選択スイッチを介して上記ビット線に結合され、上記カラム選択スイッチによって選択されたビット線を介して上記メモリセルへのデータ書き込みを可能とするライトアンプを含め、そしてこのライトアンプに、上記高電圧プリチャージ手段を含めることができる。
【００１７】
上記メモリセルは、ｎチャネル型の第１ＭＯＳトランジスタとｎチャネル型の第２ＭＯＳトランジスタトランジスタとが結合されて成る記憶部と、上記第１ＭＯＳトランジスタのドレイン電極と、上記第２ＭＯＳトランジスタのゲート電極とを第１ビット線に結合可能なｐチャネル型の第３ＭＯＳトランジスタと、上記第２ＭＯＳトランジスタのドレイン電極と、上記第１ＭＯＳトランジスタのゲート電極とを第１ビット線に結合可能なｐチャネル型の第４ＭＯＳトランジスタと、を含んで構成することができる。上記第３，第４ＭＯＳトランジスタは縦型構造とされ、上記第３ＭＯＳトランジスタは、上記第１ＭＯＳトランジスタに積層され、上記第４ＭＯＳトランジスタは上記第２ＭＯＳトランジスタに積層されることによって、セル面積の縮小化が達成される。
【００１８】
また、上記第１，第２ＭＯＳトランジスタのソース電位と上記ワード線の選択レベルの電位との差が、上記第３，第４ＭＯＳトランジスタのしきい値以上となる条件で設定された電圧を上記第１，第２ＭＯＳトランジスタのソース電極に供給可能な電源回路を含めることができる。
【００１９】
さらに、上記第３，第４ＭＯＳトランジスタは、チャネルをオンさせる電位と逆極性の電位がゲート・ソース間に印加された状態で、上記記憶部におけるハイレベル側のデータを保持するように設定することができる。ビット線を昇圧した場合に、相対的にワード線の電位が下がったことになり、同一ビット線上の非選択メモリセルの全てが少しだけ選択された状態となって、大きな電流を消費してしまうが、上記のようにチャネルをオンさせる電位と逆極性の電位がゲート・ソース間に印加された状態でデータを保持するようにすれば、ビット線の電位が上がってもリーク電流が増えないで済む。
【００２０】
一般に半導体集積回路においてＭＯＳトランジスタ膜厚は２種類までに制限されることが多く、その範囲内で、上記内部回路の高耐圧用のＭＯＳトランジスタを形成するには、上記プリチャージ回路によるプリチャージ電圧よりも高いレベルの電圧を使用する箇所には、入出力回路で使用される高耐圧ＭＯＳトランジスタと同じ種類のＭＯＳトランジスタを使用するのが良い。
【００２１】
【発明の実施の形態】
図１には、本発明にかかる半導体記憶装置の一例とされる混在型半導体記憶装置が示される。図１に示される混在型半導体記憶装置１０は、特に制限されないが、公知の半導体集積回路製造技術により単結晶シリコン基板などの一つの半導体基板に形成される。
【００２２】
この混在型半導体記憶装置１０は、特に制限されないが、メモリセルアレイ部２５、ワードドライバ２０，２１、Ｙ（カラム）セレクタ２４、メインアンプ１１、及びライトアンプ１２を含んで成る。
【００２３】
上記メモリセルアレイ部２５は、複数のワード線と、それに交差するように配置された複数のビット線と、上記ワード線と上記ビット線との交差する箇所に配置された複数のメモリセルとを含んで構成される。メモリセルアレイ部２５は、４Ｔセル領域１３、４Ｔセル領域１４、４Ｔセル領域、６Ｔセル領域１６、６Ｔセル領域１７、６Ｔセル領域１８、及びＤＲＡＭセル領域１９が形成される。４Ｔセル領域１３，１４，１５には、それぞれ４個のトランジスタの組み合わせによって形成される複数のメモリセルがアレイ状に設けられ、６Ｔセル領域１６，１７，１８には、それぞれ６個のトランジスタの組み合わせによって形成される複数のメモリセルがアレイ状に設けられ、ＤＲＡＭセル領域１９には、複数のダイナミック型メモリセルがアレイ状に設けられる。
【００２４】
４Ｔセル領域１３，１４と、６Ｔセル領域１７，１８との間には、電源配線２６が設けられ、４Ｔセル領域１５と、６Ｔセル領域１６との間には、電源配線２７が設けられる。６個のトランジスタの組み合わせによって形成されるメモリセル（「６Ｔセル」という）は、４個のトランジスタの組み合わせによって形成されるメモリセル（「４Ｔセル」という）とは異なり、高電位側電源ＶＤＤの供給が必要とされる。６Ｔセルにおける高電位側電源ＶＤＤの供給は、上記電源配線２６，２７を介して行われる。
【００２５】
４Ｔメモリセルは、６Ｔメモリセルよりもチップ占有面積を小さくすることができるため、それに伴いビット線の配列ピッチも狭くすることができる。４Ｔセル領域１４におけるビット線配列ピッチは、６Ｔセル領域１８におけるビット線配列ピッチの１／２とされる。このため、４Ｔセル領域１４と６Ｔセル領域１８との間には、センスアンプ及び１／２セレクタ２２が配置され、４Ｔセル領域１４におけるビット線と、６Ｔセル領域１８におけるビット線とが、２対１接続される。すなわち、４Ｔセル領域１４におけるビット線２本に対して６Ｔセル領域１８におけるビット線１本が１／２セレクタを介して結合される。この１／２セレクタの動作はカラムアドレス信号に基づいて制御することができる。上記センスアンプ及び１／２セレクタ２２におけるセンスアンプは、４Ｔセル領域１４から読み出された信号を６Ｔセル領域１８に書き込み可能なレベルにまで増幅したり、６Ｔセル領域１８から読み出された信号を４Ｔセル領域１４に再書き込み可能なレベルにまで増幅する。４Ｔセル領域１４側のビット線Ｙセレクタ２４に接続され、そこでカラムアドレスに応じたビット線選択が行われる。尚、４Ｔセル領域１４でのディスターブ対策のため、上記センスアンプでのセンス完了後は、４Ｔセル領域１４側のビット線をセンスアンプから切り離したり、４Ｔセル領域１４側への書き込みをパルス駆動で行うなどの工夫がなされる。
【００２６】
また、４Ｔセル領域１３におけるビット線の配列ピッチを、６Ｔセル領域１７におけるビット線の配列ピッチに等しくすることにより、４Ｔセル領域１３におけるビット線と、６Ｔセル領域１７におけるビット線とは共通化され、それらは、カラムアドレスに従ってＹセレクタ１５により選択可能とされる。
【００２７】
４Ｔセル領域１５と、６Ｔセル領域１６との関係は、上記４Ｔセル領域１３と、６Ｔセル領域１７との関係に等しい。すなわち、４Ｔセル領域１５におけるビット線の配列ピッチを、６Ｔセル領域１６におけるビット線の配列ピッチに等しくすることにより、４Ｔセル領域１５におけるビット線と、６Ｔセル領域１６におけるビット線とは共通化され、それらは、カラムアドレスに従ってＹセレクタ１５により選択可能とされる。
【００２８】
上記ワードドライバ２１は、４Ｔセル領域１３，１４，１５、及び６Ｔセル領域１６，１７，１８において共有される。
【００２９】
ＤＲＡＭセル領域１９にけるワード線は、専用のワード線ドライバ２０によって選択レベルに駆動される。ワード線とビット線との交差箇所に結合されたダイナミック型メモリセルは、１個のトランジスタと電荷蓄積容量とによって形成され、そのチップ占有面積は、４Ｔセル領域１５や６Ｔセル領域１６でのメモリセルのチップ占有面積よりも小さい。そしてそれに伴って、ＤＲＡＭセル領域１９でのビット線の配列ピッチも、４Ｔセル領域１５や６Ｔセル領域１６でのビット線配列ピッチよりも小さい。このため、ＤＲＡＭセル領域１９と６Ｔセル領域１６との間には、上記４Ｔセル領域１４と上記６Ｔセル領域１８との間と同様に、センスアンプ及び１／２セレクタ２３が配置されることによって、２対１接続される。上記センスアンプ及び１／２セレクタ２３にける１／２セレクタは、の動作はカラムアドレス信号に基づいて制御することができる。
【００３０】
図２には、上記６Ｔセル領域１６，１７，１８に適用される６Ｔセル２００の構成例が示される。
【００３１】
ｐチャネル型ＭＯＳトランジスタ２０１とｎチャネル型ＭＯＳトランジスタ２０５とが直列接続されて成る第１インバータＩＮＶ１と、ｐチャネル型ＭＯＳトランジスタ２０２とｎチャネル型ＭＯＳトランジスタ２０６とが直列接続されて成る第２インバータＩＮＶ２とがループ状に結合されることで記憶部が形成される。上記ｐチャネル型ＭＯＳトランジスタ２０１，２０２のソース電極は高電位側電源ＶＤＤに結合され、上記ｎチャネル型ＭＯＳトランジスタ２０５，２０６のソース電極は低電位側電源ＶＳＳに結合される。特に制限されないが、低電位側電源ＶＳＳは、本半導体記憶装置におけるグランドＧＮＤラインに等しく、その電位は０ボルトとされる。
【００３２】
上記ｐチャネル型ＭＯＳトランジスタ２０１とｎチャネル型ＭＯＳトランジスタ２０５との直列接続箇所は上記記憶部の第１ノードＮ１とされ、この第１ノードＮ１はｎチャネル型ＭＯＳトランジスタ２０３を介してビット線ＢＬＴに結合される。また、ｐチャネル型ＭＯＳトランジスタ２０２とｎチャネル型ＭＯＳトランジスタ２０６との直列接続箇所は上記記憶部のノードＮ２とされ、このノードＮ２は、ｎチャネル型ＭＯＳトランジスタ２０４を介してビット線ＢＬＢに結合される。上記ビット線ＢＬＴ，ＢＬＢとは、相補レベルの信号を伝達するための相補ビット線対とされる。
【００３３】
上記ｎチャネル型ＭＯＳトランジスタ２０３，２０４は、ワード線ＷＬの電位によって動作制御される。この例では、ワード線ＷＬがハイレベルに駆動された場合に、ｎチャネル型ＭＯＳトランジスタ２０３，２０４が導通されることによって、上記記憶部における第１ノードＮ１及び第２ノードＮ２がそれぞれビット線ＢＬＴ及びＢＬＢに結合されることによって、上記記憶部へのデータ書き込みや、上記記憶部からのデータ読み出しが可能とされる。
【００３４】
また、上記ｐチャネル型ＭＯＳトランジスタ２０１，２０２は、縦型構造とされ、後に詳述するように、ｐチャネル型ＭＯＳトランジスタ２０１はｎチャネル型ＭＯＳトランジスタ２０５に積層され、ｐチャネル型ＭＯＳトランジスタ２０２はｎチャネル型ＭＯＳトランジスタ２０６に積層されることにより、メモリセル面積の低減が図られている。
【００３５】
図２に示される６Ｔセル２００は、完全なスタティック動作で高速に動作するし、スタンバイ時の消費電流が少ないなどの利点がある反面、構成素子数が多く、ノード間の接続数も多いので、１セル当たりのサイズが比較的大きくなる。
【００３６】
図３には、上記４Ｔセル領域１３，１４，１５に適用される４Ｔセル３００の構成例が示される。
【００３７】
ｎチャネル型ＭＯＳトランジスタ３０５，３０６はドライブＭＯＳとも称され、それらが結合されて記憶部が構成される。ｎチャネル型ＭＯＳトランジスタ３０５，３０６のソース電極は低電位側電源ＶＳＳに結合される。ｎチャネル型ＭＯＳトランジスタ３０５のドレイン電極とｎチャネル型ＭＯＳトランジスタ３０６のゲート電極との結合箇所がこの記憶部の第１ノードＮ３とされ、この第１ノードＮ１は、ｐチャネル型ＭＯＳトランジスタ３０１を介してビット線ＢＬＴに結合される。また、ｎチャネル型ＭＯＳトランジスタ３０６のドレイン電極とｎチャネル型ＭＯＳトランジスタ３０５のゲート電極との結合箇所がこの記憶部の第２ノードＮ４とされ、この第２ノードＮ２は、ｐチャネル型ＭＯＳトランジスタ３０２を介してビット線ＢＬＢに結合される。
【００３８】
上記ｐチャネル型ＭＯＳトランジスタ３０１，３０２は、トランスファＭＯＳとも称され、ワード線ＷＬの電位によって動作制御される。この例では、ワード線ＷＬがローレベルに駆動された場合に、ｐチャネル型ＭＯＳトランジスタ３０１，３０２が導通されることによって、上記記憶部における第１ノードＮ３及び第２ノードＮ４がそれぞれビット線線ＢＬＴ及びＢＬＢに結合されることによって、上記記憶部へのデータ書き込みや、上記記憶部からのデータ読み出しが可能とされる。
【００３９】
また、上記ｐチャネル型ＭＯＳトランジスタ３０１，３０２は、縦型構造とされ、後に詳述するように、ｐチャネル型ＭＯＳトランジスタ３０１がｎチャネル型ＭＯＳトランジスタ３０５に積層され、ｐチャネル型ＭＯＳトランジスタ３０２がｎチャネル型ＭＯＳトランジスタ３０６に積層されることにより、メモリセル面積の低減が図られている。
【００４０】
図３に示される４Ｔセル３００は、ｐチャネル型ＭＯＳトランジスタ３０１，３０２のリークによるハイレベルを保持する。図２に示される構成に比べて構成素子数が少なく、ノード数も少ないので、１セル当たりのサイズが比較的小さい反面、スタンバイ電流と動作速度とがトレードオフの関係にあり、例えばスタンバイ電流の低減を図ると、その分、動作速度が低下してしまう。
【００４１】
図５には、上記４Ｔセル３００の比較対象とされるバルク４Ｔセルのレイアウト平面が示される。バルク４Ｔセルは、４個のトランジスタがバルクで構成されるため、下地にＭＯＳトランジスタ４個分のスペースが必要とされる。また、ｐチャネル型ＭＯＳトランジスタと、ｎチャネル型ＭＯＳトランジスタが存在するため、ウェル分離が必要とされる。また、ｐチャネル領域とｎチャネル領域との間の配線のために全てが上層を経由しなければならず、その際に拡散層と配線層とを結合するためのコンタクトホール（ＬＣＯＮＴ，ＬＣＯＮＴ２）が必要となる。
【００４２】
図４には、図３に示される４Ｔセル３００の主要部の断面が示される。尚、図３及び図４において、▲１▼、▲２▼、▲３▼で示される箇所は、主要トランジスタの電極の対応の明確化のために設けられている。
【００４３】
縦型構造のｐチャネル型ＭＯＳトランジスタ３０１，３０２は、ｎチャネル型ＭＯＳトランジスタ３０５，３０６に積み上げる形で形成されるため、下地はＭＯＳトランジスタ２個分のスペースがあれば十分である。また、ｐチャネル型ＭＯＳトランジスタ３０１，３０２は、ＳＯＩなので、ウェル分離は不要とされる。また、縦型構造なので、それ自体がコンタクトを兼用することから、バルク構成の場合に不可欠であったコンタクトホールが不要とされる。
【００４４】
４Ｔセル３００では、トランスファ（３０１，３０２）にｐチャネル型ＭＯＳトランジスタが使用されているため、データ書き込み時にセル内部のハイレベルは、ビット線の電位まで上昇される。しかし、ローレベルは、ＶＳＳ−Ｖｔｈまでしか書き込めない。ここで、Ｖｔｈはトランスファ（３０１，３０２）のしきい値とされる。そこで、以下のように「０」書き込み補償が行われる。
【００４５】
図６には、４Ｔセル３００の保持状態と、そのときの主要ノード電圧との関係が示される。
【００４６】
ハイレベル（論理値“１”）とされたノードＮ３又はＮ４におけるｎチャンネル型ＭＯＳトランジスタのオフ時のリークによる電圧降下はｐチャネル型ＭＯＳトランジスタ３０１又は３０２でのリークによって補償される。そのために、ｐチャネル型ＭＯＳトランジスタ３０１又は３０２は非常に浅いオン状態（Ｖｇｓ＝α）に制御されている。これにより、ローレベル（論理値“０”）とされたノードＮ３又はＮ４にも上記と同じ電流が流れ込むが、それは、そのときオン状態にされているｎチャンネル型ＭＯＳトランジスタ３０５又は３０６を介して低電位側電源ＶＳＳ側に流れる。この電流を利用して、保持時のノードＶｓｓｍ電位（＋β）が生成され、それが、「０」書き込み補償電位とされる。
【００４７】
図７には、４Ｔセル３００の書き込み状態と、そのときの主要ノード電圧との関係が示される。
【００４８】
書き込みの場合、ワード線ＷＬはローレベル（＝ＶＳＳ）にされ、ｐチャネル型ＭＯＳトランジスタ３０１，３０２は導通される。ビット線ＢＬＴがハイレベル（＝ＶＤＤ）であるため、高電位側電源ＶＤＤのレベルを基準としたソース接地で動作される。ただし、ｎチャンネル型ＭＯＳトランジスタ３０５とのレシオなので、そのままではノードＮ３は、１／３程度までしか上昇しない。ノードＮ４側の電位が下がるに従い、ｎチャネル型ＭＯＳトランジスタ３０５の駆動力が弱まるので、徐々に上昇し、最後には高電位側電源ＶＤＤレベルとされる。逆にノードＮ４側は、当初高電位側電源ＶＤＤレベルとされているため、ソース接地であり、しかも、負荷ＭＯＳトランジスタが無いために急速に降下されるがノードＮ４が、徐々にＶｓｓｍのレベルに近づくに従い、ゲート・ソース間電圧Ｖｇｓが低下され、ソース・フォロワ動作となる。最終的には、Ｖｇｓ＝Ｖｓｓｍ−Ｖｓｓとされる。ここで、Ｖｇｓがｐチャネル型ＭＯＳトランジスタ３０１，３０２のしきい値以上となるように、Ｖｓｓｍのレベルを決定する。それにより、「０」書き込み補償が行われる。尚、場合により、若干の電圧がノードに残っても、ｐチャネル型ＭＯＳトランジスタ３０１又は３０２のリークにより、何れはＶｓｓｍレベルとなる。
【００４９】
図８には、４Ｔセル３００における読み出し時と書き込み時との主要動作波形が示される。
【００５０】
選択セルにおいては、ワード線ＷＬがローレベルに駆動される。読み出し期間において、ワード線ＷＬが低電位側電源ＶＳＳレベルまで低下されることにより、ノードＮ３，Ｎ４の信号がビット線ＢＬＴ／ＢＬＢに読み出される。書き込み期間においては、ワード線ＷＬが低電位側電源ＶＳＳレベルにまで低下されることにより、ノードＮ３，Ｎ４に書き込みデータが伝達される。このとき、ビット線のローレベルは、ワード線ＷＬの選択レベル（低電位側電源ＶＳＳレベル）よりも、トランスファＭＯＳのしきい値だけ高くされることにより、「０」書き込み補償が行われる。
【００５１】
図９には、メモリセルアレイ部２５で使用される各種内部電圧が示される。
【００５２】
ビット線のハイレベルは１．７Ｖとされ、ビット線のローレベルは０Ｖ（＝ＶＳＳ）とされる。ワード線のハイレベル（非選択レベル）は１．２Ｖとされ、ワード線のローレベル（選択レベル）は０Ｖ（＝ＶＳＳ）とされる。また、４Ｔセル３００のＶｓｓｍレベル（セルＶＳＳ）は、「０」書き込み補償を考慮して、０．３Ｖとされる。これは、Ｖｇｓ＝Ｖｓｓｍ−Ｖｓｓにおいて、Ｖｇｓがｐチャネル型ＭＯＳトランジスタ３０１，３０２のしきい値以上となるように決定されたものである。そのような各種電圧は、外部から与えられた電圧を次のように降圧することで得られる。
【００５３】
すなわち、外部から供給された電源電圧１．５Ｖ（ＶＤＤ）を降圧回路９１で降圧することによって、周辺回路に供給される内部１．２Ｖ電圧が生成される。また、外部から供給された電源電圧１．５Ｖ（ＶＤＤ）を降圧回路９２で降圧することによってワード線ＷＬのハイレベルである１．２Ｖが生成される。この１．２Ｖは、保持特性を安定化させるため、トリミング及び温度補償がなされている。非選択ワード線における寄生容量Ｃ１によって安定化される。そして、セルＶＤＤ＝０．３Ｖは、定電圧回路９３や、メモリセルアレイにおける寄生容量Ｃ２によって安定化される。上記定電圧回路９３は、４Ｔセル３００におけるｎチャネル型ＭＯＳトランジスタ３０５，３０６のソース電極と、低電位側電源ＶＳＳに結合され、セル電流に対する可変インピーダンス手段とされる。特に制限されないが、上記上記定電圧回路９３は、４Ｔセル３００におけるｎチャネル型ＭＯＳトランジスタ３０５，３０６のソース電極と、低電位側電源ＶＳＳに結合されたｎチャネル型ＭＯＳトランジスタ９３３と、外部から供給された電源電圧１．５Ｖ（ＶＤＤ）に基づいて基準電圧Ｖｒｅｆを生成するための基準電圧発生回路９３１と、この基準電圧発生回路９３１によって発生された基準電圧ＶｒｅｆとセルＶＳＳとの差分を求め、その差分に基づいてｎチャンネル型ＭＯＳトランジスタ９３３のオン抵抗を制御するための誤差増幅器９３２とを含んで成る。上記基準電圧発生回路９３１は、トリミング及び温度補正により基準電圧Ｖｒｅｆの安定化が図られている。すなわち、バンドギャップリファレンス等の安定な基準電圧源とテスト時にトリミング可能なヒューズ回路及び疑似トリミング回路を備える。上記トリミング機能により、ｐチャネル型ＭＯＳトランジスタのロット間のばらつきを補正することによって歩留りの向上を図ることができる。また、疑似トリミング機能により、ヒューズを切らずにテスト命令でで電圧レベルを変更することにより、書き込みマージンテストの容易化を図るようにしている。
【００５４】
上記の例によれば、以下の作用効果を得ることができる。
【００５５】
（１）一般にメモリセルの密度は、ＤＲＡＭセル領域、４Ｔセル領域、６Ｔセル領域の順に低下する。また、ランダムアクセス速度は、６Ｔセル領域、４Ｔセル領域、ＤＲＡＭセル領域の順に低下する。従って、データ量が多く、アクセス速度がそれほど重視されないデータはＤＲＡＭ領域１９へ格納し、使用頻度が高く、高速アクセスが必要とされるデータは、６Ｔセル領域１６，１７，１８や、４Ｔセル領域１３，１４，１５に格納するのが良い。そのようにアクセス速度や使用頻度等の要求に応じて、セル領域を使い分けることによって最大のパフォーマンスが得られる。異なるセル領域間でビット線が導通されることから、このビット線を介して、格納データのコピーを高速に行うことができる。例えば、６Ｔセル領域１６，１７，１８に格納されているデータを４Ｔセル領域１３，１４，１５に転送する場合、導通されているビット線を利用することにより高速データ転送が可能とされる。
【００５６】
（２）セルＶＤＤ＝０．３Ｖが形成されて「０」書き込み補償が行われるため、ローレベルの書き込みにおいて、ＶＳＳ−Ｖｔｈの制限を越えた書き込みが可能とされる。また、上記セルＶＤＤ＝０．３Ｖは、定電圧回路９３や、メモリセルアレイにおける寄生容量Ｃ２によって安定化される。上記定電圧回路９３は、４Ｔセル３００におけるｎチャネル型ＭＯＳトランジスタ３０５，３０６のソース電極と、低電位側電源ＶＳＳに結合され、セル電流に対する可変インピーダンス手段とされ、上記定電圧回路９３は、４Ｔセル３００におけるｎチャネル型ＭＯＳトランジスタ３０５，３０６のソース電極と、低電位側電源ＶＳＳに結合されたｎチャネル型ＭＯＳトランジスタ９３３と、外部から供給された電源電圧１．５ＶＶＤＤに基づいて基準電圧Ｖｒｅｆを生成するための基準電圧発生回路９３１と、この基準電圧発生回路９３１によって発生された基準電圧ＶｒｅｆとセルＶＳＳとの差分を求め、その差分に基づいてｎチャンネル型ＭＯＳトランジスタ９３３のオン抵抗を制御するための誤差増幅器９３２とを含んで構成することにより、セルＶＤＤ＝０．３Ｖの安定化が図られる。
【００５７】
（３）トランスファＭＯＳに縦型構造のｐチャネル型ＭＯＳトランジスタ３０１，３０２が適用されており、縦型構造のｐチャネル型ＭＯＳトランジスタ３０１，３０２は、ｎチャネル型ＭＯＳトランジスタ３０５，３０６に積み上げる形で形成されるため、下地はＭＯＳトランジスタ２個分のスペースがあれば十分である。また、ｐチャネル型ＭＯＳトランジスタ３０１，３０２は、ＳＯＩなので、ウェル分離は不要とされる。また、縦型構造なので、それ自体がコンタクトを兼用することから、バルク構成の場合に不可欠であったコンタクトホールが不要とされる。このことから、メモリセルの縮小を図ることができる。
【００５８】
図１０には、本発明にかかる半導体記憶装置を含む半導体集積回路の構成例が示される。
【００５９】
図１０に示される半導体集積回路１００は、特に制限されないが、入力回路１０１、レベルシフタ１０２、内部論理１０３、レベルシフタ１０４、出力回路１０５、降圧電源回路１０６、及びＳＲＡＭマクロ１０７を含み、公知の半導体集積回路製造技術により、単結晶シリコン基板などのひとつの半導体基板に形成される。入力回路１０１は入力端子を介して入力された信号を取り込む機能を有する。レベルシフタ１０２は、上記入力回路１０１を介して入力された高電位側電源ＶＤＤ系（高圧）の信号をＶｐｅｒｉ系（低圧）にシフトする機能を有する。内部論理１０３は、Ｖｐｅｒｉ系であり、入力信号に対して所定の論理演算処理を施す中央処理装置やその周辺回路を含む。この内部論理１０３での論理演算の際に、上記ＳＲＡＭマクロ１０７がアクセスされ、その記憶情報が必要に応じて使用される。レベルシフタ１０４は、上記内部論理１０３の出力信号（Ｖｐｅｒｉ系）を高電位側電源ＶＤＤ系にシフトする機能を有する。出力回路１０５は、上記レベルシフタ１０４の出力信号を出力端子から出力する機能を有する。
【００６０】
降圧回路１０６は、与えられた高電位側電源ＶＤＤを降圧することで、ＶＤＤレベルよりも低い電圧Ｖｐｅｒｉを生成する。生成された電圧Ｖｐｅｒｉは、レベルシフタ１０２、内部論理回路１０３、レベルシフタ回路１０４、及びＳＲＡＭマクロ１０７に供給される。
【００６１】
上記ＳＲＡＭマクロ１０７は、特に制限されないが、Ｙ（カラム）デコーダ１０８、メインアンプ及びライトアンプ１０９、カラム選択回路１１０、ＳＲＡＭマット１１１、ＶＳＳＭ生成回路１１２、ＶＷＬ生成回路１１３、及びワード線ドライバ１１４とを含む。
【００６２】
図１１には、上記ＳＲＡＭマクロ１０７における主要部の構成例が示される。
【００６３】
ＳＲＡＭマット１１１は、複数のワード線と、それに交差するように設けられた複数のビット線と、上記ワード線とビット線の交差する箇所に設けられた複数の４Ｔセルとを含む。上記４Ｔセルは、基本的には、図３に示されるのと同一構成のもが適用される。すなわち、ｎチャネル型ＭＯＳトランジスタ３０５，３０６が結合されて記憶部が構成される。ｎチャネル型ＭＯＳトランジスタ３０５，３０６のソース電極は低電位側電源Ｖｓｓｍに結合される。ｎチャネル型ＭＯＳトランジスタ３０５のドレイン電極とｎチャネル型ＭＯＳトランジスタ３０６のゲート電極との結合箇所がこの記憶部の第１ノードＮ３とされ、この第１ノードＮ１は、ｐチャネル型ＭＯＳトランジスタ３０１を介してビット線ＢＬＴに結合される。また、ｎチャネル型ＭＯＳトランジスタ３０６のドレイン電極とｎチャネル型ＭＯＳトランジスタ３０５のゲート電極との結合箇所がこの記憶部の第２ノードＮ４とされ、この第２ノードＮ２は、ｐチャネル型ＭＯＳトランジスタ３０２を介してビット線ＢＬＢに結合される。
【００６４】
上記ｐチャネル型ＭＯＳトランジスタ３０１，３０２は、ワード線ＷＬの電位によって動作制御される。この例では、ワード線ＷＬがローレベルに駆動された場合に、ｐチャネル型ＭＯＳトランジスタ３０１，３０２が導通されることによって、上記記憶部における第１ノードＮ３及び第２ノードＮ４がそれぞれビット線線ＢＬＴ及びＢＬＢに結合されることによって、上記記憶部へのデータ書き込みや、上記記憶部からのデータ読み出しが可能とされる。
【００６５】
また、上記ｐチャネル型ＭＯＳトランジスタ３０１，３０２は、図４に示されるような縦型構造とされ、ｐチャネル型ＭＯＳトランジスタ３０１がｎチャネル型ＭＯＳトランジスタ３０５に積層され、ｐチャネル型ＭＯＳトランジスタ３０２がｎチャネル型ＭＯＳトランジスタ３０６に積層されることにより、メモリセル面積の低減が図られている。
【００６６】
上記ＶＳＳＭ生成回路１１２は、例えば図９における定電圧回路９３と同様に構成されて「０」書き込み補償を行う。
【００６７】
上記複数のワード線ＷＬは、ワード線ドライバ（ＷＬＤ）１２０によって選択的に駆動される。このワード線ドライバ１２０は、入力されたＸ（ロウ）アドレス信号をデコードし、そのデコード結果に基づいて、上記複数のワード線ＷＬの中から上記Ｘアドレスに対応する１本を選択レベルに駆動する。本例においては、４Ｔセル３００におけるトランスファとして、ｐチャネル型ＭＯＳトランジスタ３０１，３０２が適用されているため、ワード線ＷＬの選択レベルは、ローレベルとされ、それは低電位側電源ＶＳＳレベルに等しい。
【００６８】
ＶＷＬ生成回路１２１は、ｐチャネル型ＭＯＳトランジスタとｎチャネル型ＭＯＳトランジスタとのリーク電流の比に基づいてワード線の駆動電位レベルを制御する。
【００６９】
相補ビット線ＢＬＴ，ＢＬＢは、カラム選択回路１１０を介して選択的にメインアンプ及びライトアンプ１０９に結合される。メインアンプ及びライトアンプ１０９は、上記カラム選択回路１１０を介して伝達された信号を増幅するためのメインアンプＭＡと、上記カラム選択回路１１０を介して書き込みデータをビット線ＢＬＴ，ＢＬＢに供給するためのライトアンプＷＡとを含む。
【００７０】
上記カラム選択回路１１０は次のように構成される。
【００７１】
ｐチャネル型ＭＯＳトランジスタ１３５とｎチャネル型ＭＯＳトランジスタ１３６とが並列接続されることでカラムスイッチが形成され、このカラムスイッチを介してビット線ＢＬＴが上記メインアンプＭＡ及びライトアンプＷＡに結合される。また、ｐチャネル型ＭＯＳトランジスタ１３７とｎチャネル型ＭＯＳトランジスタ１３８とが並列接続されることでカラムスイッチが形成され、このカラムスイッチを介してビット線ＢＬＢが上記メインアンプＭＡ及びライトアンプＷＡに結合される。さらに、ビット線ＢＬＴ，ＢＬＢを所定の電圧レベルにプリチャージするためのプリチャージ回路が設けられる。このプリチャージ回路は、ビット線ＢＬＴに結合されたｐチャネル型ＭＯＳトランジスタ１３２と、ビット線ＢＬＢに結合されたｐチャネル型ＭＯＳトランジスタ１３３とが直列接続されて成る。上記ｐチャネル型ＭＯＳトランジスタ１３２，１３３の直列接続ノードには、所定レベルのプリチャージ電圧ＶｂＨｏｌｄが供給される。上記ｐチャネル型ＭＯＳトランジスタ１３２，１３３のゲート電極にはカラム選択信号Ｙｓが伝達され、このカラム選択信号Ｙｓがローレベルにアサートされたとき、上記ｐチャネル型ＭＯＳトランジスタ１３２，１３３が導通されて、ビット線ＢＬＴ，ＢＬＢがプリチャージ電圧ＶｂＨｏｌｄによってプリチャージされる。また、上記ビット線ＢＬＴ，ＢＬＢを短絡するようにイコライズ用のｐチャネル型ＭＯＳトランジスタ１３１が設けられ、上記カラム選択信号Ｙｓがローレベルにアサートされて、ビット線ＢＬＴ，ＢＬＢにプリチャージ電圧ＶｂＨｏｌｄが供給される際に、上記イコライズ用のｐチャネル型ＭＯＳトランジスタ１３１が導通されてビット線ＢＬＴ，ＢＬＢのプリチャージレベルが互いに等しくされる。
【００７２】
メインアンプＭＡは、ｐチャネル型ＭＯＳトランジスタ１３９，１４０と、ｎチャネル型ＭＯＳトランジスタ１４１，１４２，１４３，１４４，１４５が結合されて成る。ＭＯＳトランジスタ１３９，１４１，１４３の直列接続回路と、ＭＯＳトランジスタ１４０，１４２，１４４の直列接続回路とがループ状に結合されることでラッチ回路が形成される。上記ｐチャネル型ＭＯＳトランジスタ１３９，１４０のソース電極には電圧Ｖｐｅｒｉが供給される。ｎチャネル型ＭＯＳトランジスタ１４３，１４４のソース電極はｎチャネル型ＭＯＳトランジスタ１４５を介して低電位側電源ＶＳＳに結合される。上記ｎチャネル型ＭＯＳトランジスタ１４５のゲート電極には、メインアンプイネーブル信号ＭＡＥが伝達される。このメインアンプイネーブル信号ＭＡＥがハイレベルにアサートされて、ｎチャネル型ＭＯＳトランジスタ１４５が導通されることで、メインアップＭＡは動作可能な状態となる。
【００７３】
ライトアンプＷＡは、ｐチャネル型ＭＯＳトランジスタ１４６，１４８，１５０、及びｎチャネル型ＭＯＳトランジスタ１４７，１４９が結合されて成る。ｐチャネル型ＭＯＳトランジスタ１４６とｎチャネル型ＭＯＳトランジスタ１４７とが直列接続され、その直列接続箇所はノードＩＴとされ、カラム選択回路１１０におけるＭＯＳトランジスタ１３５，１３６を介してビット線ＢＬＴに結合される。また、ｐチャネル型ＭＯＳトランジスタ１４８とｎチャネル型ＭＯＳトランジスタ１４９とが直列接続され、その直列接続箇所はノードＩＢとされ、カラム選択回路１１０におけるＭＯＳトランジスタ１３７，１３８を介してビット線ＢＬＢに結合される。ｐチャネル型ＭＯＳトランジスタ１４６のゲート電極には、ノードＩＴの昇圧制御信号ＩＴＵＢが供給され、この昇圧制御信号ＩＴＵＢがローレベルにアサートされることにより、ｐチャネル型ＭＯＳトランジスタ１４６が導通されて高電位側電源ＶＤＤによる高電圧がノードＩＴに供給される。また、ｐチャネル型ＭＯＳトランジスタ１４８のゲート電極には、ノードＩＢの昇圧制御信号ＩＢＵＢが供給され、この昇圧制御信号ＩＢＵＢがローレベルにアサートされることにより、ｐチャネル型ＭＯＳトランジスタ１４８が導通されて高電位側電源ＶＤＤによる高電圧がノードＩＢに供給される。
【００７４】
ｎチャネル型ＭＯＳトランジスタ１４７，１４９のソース電極は低電位側電源ＶＳＳに結合される。ｎチャネル型ＭＯＳトランジスタ１４７，１４９のゲート電極には、書き込みデータＩＴＤ，ＩＢＤが供給される。この書き込みデータＩＴＤ，ＩＢＤに応じてｎチャネル型ＭＯＳトランジスタ１４７，１４９の動作が制御されることにより、データの書き込みが可能とされる。
【００７５】
さらに、ノードＩＴ，ＩＢを短絡するようにｐチャネル型ＭＯＳトランジスタ１５０が設けられ、このｐチャネル型ＭＯＳトランジスタ１５０のゲート電極に伝達されたイコライズ制御信号ＩＥＱＢに応じて、ノードＩＴ，ＩＢがイコライズされる。
【００７６】
ここで、上記４Ｔセル３００においては、セル読み出し電流とリーク電流とが比例する。これは、高速動作と低リークが両立しないことを意味する。すなわち、高速動作のために、しきい値を低くし、十分なゲート・ソース間電圧Ｖｇｓを確保すると、大きなスタンバイ電流が流れる。逆に、しきい値を高くし、ドレイン・ソース間電圧Ｖｄｓを低くすると、小さな読み出し電流となり、低速動作になる。
【００７７】
スタンバイモード時にセルＶＳＳを上げてリーク電流の低減を図ることが行われるが、モード設定が必要であり、また、頻繁なスタンバイはできない。
【００７８】
そこで、図１０に示されるＳＲＡＭマクロ１０７では、主要部に、しきい値の高いＭＯＳトランジスタ（厚膜素子）を使用し、読み出し以外の期間にＶｂｌを下げて低リーク状態としておき、読み出し時にカラム選択系（Ｙｓ）で選択されたビット線を昇圧するにより、消費電流の低減とデータの高速読み出しを可能としている。
【００７９】
すなわち、４Ｔセル３００を構成する全てのＭＯＳトランジスタ、カラム選択回路１１０を構成する全てのＭＯＳトランジスタ、ライトアンプＷＡを構成する全てのＭＯＳトランジスタ、及びメインアンプＭＡにおけるＭＯＳトランジスタ１４１，１４２には、厚膜素子（高耐圧ＭＯＳトランジスタ）が適用されることにより、それらのしきい値が高めに設定され、加えて、ビット線プリチャージ電圧ＶｂｌＨｏｌｄが低めに設定される。
【００８０】
図１２には、上記メインアンプＭＡにおける主要部の断面構造が代表的に示される。
【００８１】
メインアンプＭＡは、ＶＤＤ系がＶｐｅｒｉ系と乗り変わる部分とされ、ｎチャネル型ＭＯＳトランジスタ１４１，１４２のみが厚膜素子とされ、その他のＭＯＳトランジスタは薄膜素子とされる。厚膜素子はゲートの酸化膜の厚みは、他のＭＯＳトランジスタ例えば薄膜のＭＯＳトランジスタ１４３のゲート酸化膜よりも厚くされる。
【００８２】
そのように厚膜素子を使用することにより、スタンバイ電流の低減を図ることができる。しかし、そのままでは、４Ｔセル３００からのデータ読み出しにおいては、小さな読み出し電流しか得られないため、データ読み出しに時間がかかる。そこで、本例では、読み出し時においおて、カラム選択信号Ｙｓに従って選択されたビット線ＢＬＴ，ＢＬＢに対して、ノードＩＴ，ＩＢを介して高電圧（高電位側電源ＶＤＤ）を供給することによりビット線のプリチャージレベルを上昇させ、それによって、４Ｔセル３００からの高速読み出しを可能としている。また、４Ｔセル３００へのデータ書き込みの際にも、同様にビット線ＢＬＴ，ＢＬＢに対して、ノードＩＴ，ＩＢを介して高電圧（高電位側電源ＶＤＤ）を供給することによりビット線のプリチャージレベルを上昇させて、書き込みの高速化を図っている。
【００８３】
本例においては上記のように、ノードＩＴ，ＩＢを介して高電圧（高電位側電源ＶＤＤ）を供給することによりビット線のプリチャージレベルを上昇させ、それによって、４Ｔセル３００からの高速読み出しを可能としているが、このようにプリチャージ電圧よりも高い電圧が供給される箇所には、高耐圧ＭＯＳトランジスタが使用される。例えば図１１に示される構成例では、４Ｔセル３００を構成する全てのＭＯＳトランジスタ、カラム選択回路１１０を構成する全てのＭＯＳトランジスタ、ライトアンプＷＡを構成する全てのＭＯＳトランジスタ、及びメインアンプＭＡにおけるＭＯＳトランジスタ１４１，１４２は高耐圧ＭＯＳトランジスタとされる。このとき、上記内部回路において使用される高耐圧ＭＯＳトランジスタには、図１０における入力回路１０１や出力回路１０５に使用される高耐圧ＭＯＳトランジスタと同じ種類のものを使うようにする。一般に半導体集積回路においてＭＯＳトランジスタ膜厚は２種類までに制限されることが多く、その範囲内で、上記内部回路の高耐圧ＭＯＳトランジスタを形成することができるからである。
【００８４】
図１３には、トランスファＭＯＳ（ｐチャネル型ＭＯＳトランジスタ３０１，３０２）と、ドライブＭＯＳ（ｎチャネル型ＭＯＳトランジスタ３０５，３０６）のリーク電流特性が示される。横軸はＭＯＳトランジスタのゲート・ソース間電圧、縦軸はＭＯＳトランジスタのドレイン・ソース電流である。実線で示される特性曲線はビット線の電位ＢＬ＝１．５Ｖの場合であり、破線で示される特性曲線はビット線の電位ＢＬ＝２．０Ｖの場合である。また、図１４にはオン電流特性が示される。
【００８５】
チャネルをオンさせる電位と逆極性の電位がゲート・ソース間に印加されることでリーク電流が増加する。これは、ＧＩＤＬ（Ｇａｔｅ  Ｉｎｄｕｃｅｄ  Ｄｒａｉｎ  Ｌｅａｋａｇｅ）特性として知られている。本例では、このＧＩＤＬ特性を利用してデータを保持する。尚、ＭＯＳトランジスタのＧＩＤＬ特性については、例えば「Ｊａ−Ｈａｏ  Ｃｈｅｎ，Ｓｈｙｈ−Ｃｈｙｉ  Ｗｏｎｇ，ａｎｄ  Ｙｅｏｎｇ−Ｈｅｒ  Ｗａｎｇ“Ａｎ  Ａｎａｌｙｔｉｃ  Ｔｈｒｅｅ−Ｔｅｒｍｉｎａｌ  Ｂａｎｄ−ｔｏ−Ｂａｎｄ  Ｔｕｎｎｅｌｉｎｇ  Ｍｏｄｅｌ  ｏｎ  ＧＩＤＬ  ｉｎ  ＭＯＳＦＥＴ”ＩＥＥＥ  ＴＲＡＮＳＡＣＴＩＯＮＳ  ＯＮ  ＥＬＥＣＴＲＯＮ，ＶＯＬ．４８，７，ＪＵＬＹ  ２００１」において述べられている。
【００８６】
図１３において、読み出し時には、ビット線ＢＬ＝２．０ＶなのでトランスファＭＯＳのゲート・ソース間電圧Ｖｇｓは、−０．１Ｖとなる。従って、トランスファＭＯＳは、ＧＩＤＬ特性により非常に弱くオンされており、通常よりも若干リーク電流が増加する。このモードを使うことで、非選択セルのリストアを高速化することができる。
【００８７】
データ保持は、ｐチャネル型ＭＯＳトランジスタのＧＩＤＬ領域で行う。つまり、チャネルをオンさせる電位と逆極性の電位がゲート・ソース間に印加された状態で、上記記憶部におけるハイレベル側のデータを保持するように設定されてている。このようにするのは以下の理由による。
【００８８】
すなわち、ビット線を昇圧した場合に、相対的にワード線の電位が下がったことになり、同一ビット線上の非選択メモリセルの全てが少しだけ選択された状態となって、大きな電流を消費してしまうが、データのハイレベルをｐチャネル型ＭＯＳトランジスタのＧＩＤＬ領域を使って保持するようにすれば、ビット線の電位が上がってもリーク電流が増えないで済むからである。
【００８９】
そこで本例では、アイドル時において、ワード線ＷＬは、ビット線の電位ＢＬ＋０．４Ｖ（１．５Ｖ＋０．４Ｖ＝１．９Ｖ）で、ゲートソース間電圧Ｖｇｓは、０．４Ｖの逆バイアスとなっていて、ＧＩＤＬ領域を使うことでハイレベルを保持する。ドライブＭＯＳ（ｎチャネル型ＭＯＳトランジスタ３０５，３０６）のオフリーク電流は、ＢＬ＝１．５Ｖなら１０−１３〔Ａ〕で読み出し電圧のＢＬ＝２．０Ｖの５×１０−１２に比べて１／５０である。
【００９０】
スタンバイ電流は、ドライブＭＯＳのリーク電流の５０〜１００倍とされるので、ＢＬ＝１．５Ｖとすることで、１０−１３×１００＝１０−１１と、ＢＬ＝２．０Ｖ時の２×１０−１２×１００＝２×１０−１０の１／２０とすることができる。読み出し時には、ＢＬ＝１．５Ｖ時の１．１ｍＡに対して、ＢＬ＝２．０Ｖにすることで、４．０ｍＡとなり、３．６倍の増加（高速化）が可能とされる。
【００９１】
図１５には、図１１に示されるＳＲＡＭマクロ１０７における主要部の動作波形が示される。この例では、ホールド期間、読み出し期間、及び書き込み期間が示される。
【００９２】
ホールド期間は、低めのビット線プリチャージ電圧ＶｂｌＨｏｌｄによりビット線のプリチャージが行われることによってセルリーク電流が低減化される。
【００９３】
リード期間においては、メインアンプＭＡやライトアンプＷＡには高電位側電源ＶＤＤが印加される。このため、カラム選択回路１１０によって選択されたビット線ＢＬＴ，ＢＬＢの電位が上昇され、それにともないメモリセルの駆動力が増加する。読み出し終了後には、ビット線ＢＬＴ，ＢＬＢが高電位レベルとされてリストアが実施される。
【００９４】
読み出し期間の直後のホールド期間においては、ビット線ＢＬＴ，ＢＬＢが非選択状態になると、ＢＬＢ／ＢＬＴはゆっくりともとのＶｂｌＨｏｌｄの電圧レベルに復帰される。
【００９５】
次に、書き込み期間においては、上記リード期間と同様に、メインアンプＭＡやライトアンプＷＡには高電位側電源ＶＤＤが印加される。このため、カラム選択回路１１０によって選択されたビット線ＢＬＴ，ＢＬＢの電位が、上昇され、それにともないメモリセルの駆動力が増加する。読み出し終了後には、ビット線ＢＬＴ，ＢＬＢが高電位に等しくされてリストアが実施される。
【００９６】
上記した例によれば、以下の作用効果を得ることができる。
【００９７】
すなわち、４Ｔセル３００を構成する全てのＭＯＳトランジスタ、カラム選択回路１１０を構成する全てのＭＯＳトランジスタ、ライトアンプＷＡを構成する全てのＭＯＳトランジスタ、及びメインアンプＭＡにおけるＭＯＳトランジスタ１４１，１４２には、厚膜素子が適用されることにより、それらのしきい値が高めに設定され、加えて、ビット線プリチャージ電圧ＶｂｌＨｏｌｄが低めに設定されることにより、スタンバイ電流の低減を図ることができる。そして、読み出し時においおて、カラム選択信号Ｙｓに従って選択されたビット線ＢＬＴ，ＢＬＢに対して、ノードＩＴ，ＩＢを介して高電圧（高電位側電源ＶＤＤ）を供給することによりビット線のプリチャージレベルを上昇させ、それによって、４Ｔセル３００からの高速読み出しを可能とする。
【００９８】
また、４Ｔセル３００へのデータ書き込みの際にも、同様にビット線ＢＬＴ，ＢＬＢに対して、ノードＩＴ，ＩＢを介して高電圧（高電位側電源ＶＤＤ）を供給することによりビット線のプリチャージレベルを上昇させて、書き込みの高速化を図ることができる。
【００９９】
以上本発明者によってなされた発明を具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１００】
例えば、図１におけるＤＲＡＭセル領域１９に代えてＦＲＡＭ（ＦｅｒｒｏｅｌｅｃｔｒｉｃＲＡＭ）領域を設け、このＦＲＡＭ領域に、強誘電体膜をデータ保持用のキャパシタに利用した不揮発性メモリセルをアレイ状に配置するようにしても良い。
【０１０１】
図１に示される混在型半導体記憶装置において、図１１に示されるメインアンプＭＡ、ライトアンプＷＡ、カラム選択回路１１０などを適用することができる。
【０１０２】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるＳＲＡＭマクロを含む半導体集積回路に適用した場合について説明したが、本発明はそれに限定されるものではなく、各種半導体集積回路に広く適用することができる。
【０１０３】
本発明は、少なくともビット線を含むことを条件に適用することができる。
【０１０４】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【０１０５】
すなわち、第１，第２，第３，第４トランジスタを含んでメモリセルが構成されるとき、第３，第４トランジスタを縦型構造とし、第３トランジスタを第１トランジスタに積層し、第４トランジスタを第２トランジスタに積層することにより、セル面積の縮小化を図ることができる。また、第１，第２トランジスタのソース電位とワード線の選択レベルの電位との差が、第３，第４トランジスタのしきい値以上となる条件で設定された電圧を第１，第２トランジスタのソース電極に供給することにより、「０」書き込み補償がなされ、それによて、論理値“０”の書き込みの適正化が達成される。また、高電圧プリチャージ手段は、上記ビット線プリチャージ回路によるプリチャージ電圧よりも高いレベルの電圧でプリチャージを行うことにより、スタンバイ電流の低減化と、読み出し及び書き込みの高速化を図ることができる。
【図面の簡単な説明】
【図１】本発明にかかる半導体記憶装置の一例とされる混在型半導体記憶装置における主要部の構成例ブロック図である。
【図２】上記混在型半導体記憶装置に含まれる６Ｔセルの構成例回路図である。
【図３】上記混在型半導体記憶装置に含まれる４Ｔセルの構成例回路図である。
【図４】上記４Ｔセルにおける主要部の切断断面図である。
【図５】上記４Ｔセルの比較対象とされるバルク構成セルのレイアウト平面図である。
【図６】上記４Ｔセルの保持状態と、そのときの主要ノード電圧との関係説明図である。
【図７】上記４Ｔセルの書き込み状態と、そのときの主要ノード電圧との関係説明図である。
【図８】上記４Ｔセルにおける読み出し時と書き込み時との主要動作波形図である。
【図９】メモリセルアレイ部で使用される各種内部電圧の関係説明図である。
【図１０】本発明にかかる半導体記憶装置を含む半導体集積回路の構成例ブロック図である。
【図１１】図１０に示される半導体集積回路に含まれるＳＲＡＭマクロの詳細な構成例回路図である。
【図１２】上記ＳＲＡＭマクロに含まれるメインアンプとそれに含まれるトランジスタの切断断面との関係説明図である。
【図１３】上記ＳＲＡＭマクロに含まれるトランスファＭＯＳと、ドライブＭＯＳのリーク電流特性図である。
【図１４】上記ＳＲＡＭマクロに含まれるｎチャネル型ＭＯＳトランジスタのオン電流特性図である。
【図１５】上記ＳＲＡＭマクロにおける主要部の動作波形図である。
【符号の説明】
１０  混在型半導体記憶装置
１１  メインアンプ
１２  ライトアンプ
１３，１４，１５  ４Ｔセル領域
１６，１７，１８  ６Ｔセル領域
１９  ＤＲＡＭセル領域
２０，２１  ワード線ドライバ
３００  ４Ｔセル
３０１，３０２  ｐチャネル型ＭＯＳトランジスタ
３０５，３０６  ｎチャネル型ＭＯＳトランジスタ
ＷＬ  ワード線
ＢＬＴ，ＢＬＢ  ビット線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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