(57)【要約】【課題】　高精度な多ビットのアナログ−デジタル変換回路を提供する。【解決手段】Ａ／Ｄコンバータ１は、サンプルホールド回路２、１段目〜４段目の回路３〜６、ラッチ回路７、出力回路８から構成されている。１段目〜３段目の回路３〜５は、サブＡ／Ｄコンバータ９、Ｄ／Ａコンバータ１０、差分アンプ１１を備える。４段目の回路６はサブＡ／Ｄコンバータ９だけを備える。１段目の回路３は４ビット、２〜４段目の回路４はそれぞれ２ビットである。１〜３段目の回路３〜５において、サブＡ／Ｄコンバータ９およびＤ／Ａコンバータ１０のビット数ｎは同じに設定されている。【選択図】　　　　図１
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【特許請求の範囲】
【請求項１】
複数段の回路を備え、最終段を除く各段の回路がアナログ−デジタル変換回路とデジタル−アナログ変換回路と閉ループ構成の差分アンプとからなると共に最終段が少なくともアナログ−デジタル変換回路からなる４段パイプライン構成をとり、前記複数段の回路に共通のリファレンス電圧が印加され、初段のビット構成が２段以降のビット構成より２ビット以上大きく設定されたことを特徴とするアナログ−デジタル変換回路。
【請求項２】
２段から最終段のビット構成が等しく均等分割されたことを特徴とする請求項１記載のアナログ−デジタル変換回路。
【請求項３】
初段のビット構成が４ビットであり、２段から最終段のビット構成がそれぞれ２ビットであることを特徴とする請求項２記載のアナログ−デジタル変換回路。
【請求項４】
前記リファレンス電圧を印加するリファレンス電圧線がデカップリングされたことを特徴とする請求項１〜３のいずれかに記載のアナログ−デジタル変換回路。
【請求項５】
各段の回路内の前記アナログ−デジタル変換回路が前記共通のリファレンス電圧を分圧する複数の抵抗を含むことを特徴とする請求項１〜４のいずれかに記載のアナログ−デジタル変換回路。
【発明の詳細な説明】
【技術分野】
【０００１】
　本発明は、アナログ−デジタル変換回路（Ａ／Ｄコンバータ）に係り、詳しくは、多段パイプライン（ステップフラッシュ）構成をとるＡ／Ｄコンバータに関するものである。
【背景技術】
【０００２】
　近年、ビデオ信号のデジタル処理技術の進歩に伴い、ビデオ信号処理用のＡ／Ｄコンバータの需要が大きくなっている。ビデオ信号処理用のＡ／Ｄコンバータには高速変換動作が要求されるため、従来、２ステップフラッシュ（２ステップパラレル）方式が広く用いられていた。
【０００３】
　しかし、変換ビット数の増大に伴い、２ステップフラッシュ方式では十分な変換精度が得られなくなってきた。分解能を表すＬＳＢ（Least Significant Bit）は、式（１）に示すように、アナログ入力信号の入力電圧範囲（ＦＳＲ；Full Scale Range）とビット数Ｎとを用いて表される。
【０００４】
　１ＬＳＢ＝ＦＳＲ／２N   ………（１）
　例えば、ビット数が１０ビットでＦＳＲが２Ｖの場合、式（１）からＬＳＢは２ｍＶとなる。このようにＬＳＢが小さくなると、２ステップフラッシュ方式Ａ／Ｄコンバータを構成する各コンパレータの分解能が限界となり、十分な変換精度を得ることが難しくなる。実際問題として、２ステップフラッシュ方式で９ビット以上を得ることは現実的でない。
【０００５】
　そこで、各段がＡ／Ｄコンバータとデジタル−アナログ変換回路（Ｄ／Ａコンバータ）と差分アンプとから成る多段パイプライン構成をとるＡ／Ｄコンバータが開発された。その動作は、まず、アナログ入力信号に対して、１段目のＡ／Ｄコンバータを用いてＡ／Ｄ変換を行う。
【０００６】
　次に、１段目のＡ／ＤコンバータのＡ／Ｄ変換結果を１段目のＤ／Ａコンバータに加え、Ｄ／Ａ変換を行う。続いて、１段目のＤ／ＡコンバータのＤ／Ａ変換結果とアナログ入力信号とを１段目の差分アンプに加え、差分を増幅する。その１段目の差分アンプの出力に対して、２段目のＡ／Ｄコンバータを用いてＡ／Ｄ変換を行う。次に、２段目のＡ／ＤコンバータのＡ／Ｄ変換結果を２段目のＤ／Ａコンバータに加え、Ｄ／Ａ変換を行う。
【０００７】
　続いて、２段目のＤ／ＡコンバータのＤ／Ａ変換結果と１段目の差分アンプの出力とを２段目の差分アンプに加え、差分を増幅する。この後は、同様の動作を各段で順次行う。但し、最後段はＡ／Ｄコンバータだけから構成され、前段の差分アンプの出力をＡ／Ｄ変換する。例えば、３段パイプライン構成で、１〜３段目のＡ／Ｄコンバータのビット数（ビット構成）がそれぞれａ，ｂ，ｃの場合には、１段目のＡ／Ｄコンバータから上位ａビット、２段目のＡ／Ｄコンバータから中位ｂビット、３段目のＡ／Ｄコンバータから下位ｃビットのデジタル出力が得られる。
【０００８】
　ところで、パイプライン動作では、ｍ段目のＡ／ＤコンバータがＡ／Ｄ変換のサンプリングを行っている時、ｍ＋１段目のＤ／ＡコンバータはＤ／Ａ変換を行う。つまり、パイプライン動作では、隣合う各段の動作が異なり、奇数段と偶数段が別の動作を行う。尚、各段において、Ａ／ＤコンバータとＤ／Ａコンバータのビット数（ビット構成）ｎは同じに設定されている。また、各段のＡ／Ｄコンバータは、Ａ／Ｄコンバータ全体と区別するため、サブＡ／Ｄコンバータと呼ばれる。そして、サブＡ／Ｄコンバータには、高速変換動作が可能な全並列比較（フラッシュ）方式が用いられる。
【０００９】
　また、差分アンプは、アナログ入力信号または前段の差分アンプの出力と、同じ段のＤ／ＡコンバータのＤ／Ａ変換結果との差分を増幅する。Ｄ／Ａ変換結果は、アナログ入力信号または前段の差分アンプの出力が、その段に入力された後に生成される。そのため、差分アンプは、Ｄ／Ａ変換結果が得られるまでの間、アナログ入力信号または前段の差分アンプの出力をサンプリングして保持する。その差分アンプのサンプリング時点は、同じ段のサブＡ／Ｄコンバータのサンプリング時点と同じである。
【００１０】
　このように、多段パイプライン構成をとれば、各段において、アナログ入力信号または前段の差分アンプの出力と、その段のデジタル出力のＤ／Ａ変換結果との差分が、その段の差分アンプによって増幅される。そのため、変換ビット数が増大してＬＳＢが小さくなっても、Ａ／Ｄコンバータを構成する各コンパレータの分解能を実質的に向上させることが可能になり、十分な変換精度が得られる。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
　多段パイプライン構成をとるＡ／Ｄコンバータには以下の問題点がある。
【００１２】
　（１）差分アンプの特性がＡ／Ｄ変換に大きな影響を及ぼす。従って、ゲインが一定で安定度が高く高精度で高速動作が可能な差分アンプが必要である。
【００１３】
　（２）上記（１）のような差分アンプをＣＭＯＳロジックで構成するには、カスケード方式のオペアンプを用いる必要がある。しかし、カスケード方式では電源電圧を高くしなければならず、低消費電力化が難しくなる。
【００１４】
　（３）高精度な差分アンプを具体化するには、オペアンプを用いて、その負帰還容量のバラツキを小さくする必要がある。Ａ／Ｄコンバータをオンチップ化する場合、負帰還容量のバラツキを小さくするには、十分な膜厚の層間絶縁膜を備えた２層ポリシリコン構造を採用し、ポリシリコン層間に負帰還容量を形成しなければならない。なぜなら、１層ポリシリコン構造を採用した場合、負帰還容量はポリシリコン層とメタル層の間に形成しなければならず、ポリシリコン層とメタル層の間の層間絶縁膜の膜厚は薄いため、負帰還容量のバラツキを小さくするのが難しいためである。２層ポリシリコン構造を採用するとなると、製造工程が複雑化してコストが増大する。
【００１５】
　（４）差分アンプのサンプリング時点が、同じ段のサブＡ／Ｄコンバータのサンプリング時点と同じである。そのため、差分アンプには大きなスルーレートが要求される。
【００１６】
　（５）パイプライン動作では奇数段と偶数段が別の動作を行うため、レファレンス電圧線にノイズが生じやすく、レファレンス電圧が不安定になりやすい。レファレンス電圧が不安定になると、Ａ／Ｄ変換精度が低下する。すなわち、各段のサブＡ／ＤコンバータおよびＤ／Ａコンバータには、共通のレファレンス電圧線からレファレンス電圧が供給されている。従って、奇数段（または偶数段）のＤ／ＡコンバータのＤ／Ａ変換動作によってレファレンス電圧線に生じるノイズが、偶数段（または奇数段）のサブＡ／ＤコンバータのＡ／Ｄ変換動作に悪影響を及ぼすことがある。また、奇数段（または偶数段）のサブＡ／ＤコンバータのＡ／Ｄ変換動作によってレファレンス電圧線に生じるノイズが、偶数段（または奇数段）のＤ／ＡコンバータのＤ／Ａ変換動作に悪影響を及ぼすこともある。
【００１７】
　この問題は、サブＡ／Ｄコンバータのフラッシュ方式を用いた場合に特に顕著に表れる。すなわち、ビット数ｎのフラッシュ方式Ａ／Ｄコンバータは（２n−１）個のコンパレータを備えるが、この多数のコンパレータが同時に動作するため、レファレンス電圧線にノイズが生じやすい。加えて、コンパレータにチョッパ方式や差動チョッパ方式を用いた場合には、コンパレータが備えるチョッパ容量の充放電電流がレファレンス電圧線に流れるため、非常に大きなノイズが生じる恐れがある。このノイズを低減するには、フラッシュ方式Ａ／Ｄコンバータの内部でレファレンス電圧線間に直列に接続されるレファレンス抵抗を小さくすればよい。しかし、レファレンス抵抗を小さくするとレファレンス電圧線間に流れる貫通電流が大きくなり、消費電力が増大する。
【００１８】
　本発明は、斯かる問題点に鑑み、高精度な多ビットのアナログ−デジタル変換回路を提供することをその目的とする。
【課題を解決するための手段】
【００１９】
　請求項１のアナログ−デジタル変換回路は、複数段の回路を備え、最終段を除く各段の回路がアナログ−デジタル変換回路とデジタル−アナログ変換回路と閉ループ構成の差分アンプとからなると共に最終段が少なくともアナログ−デジタル変換回路からなる多段パイプライン構成をとり、複数段の回路に共通のリファレンス電圧が印加され、初段のビット構成が２段以降のビット構成より２ビット以上大きく設定されたものである。
【００２０】
　このような構成により、オーバーレンジ量および直線性誤差を低減することができる。
【００２１】
　請求項２のアナログ−デジタル変換回路は、請求項１の発明において、２段から最終段のビット構成が等しく均等分割されたものである。
【００２２】
　請求項３のアナログ−デジタル変換回路は、請求項２の発明において、初段のビット構成が４ビットであり、２段から最終段のビット構成がそれぞれ２ビットであるものである。
【００２３】
　請求項４のアナログ−デジタル変換回路は、請求項１〜３のいずれかの発明において、リファレンス電圧を印加するリファレンス電圧線がデカップリングされたものである。
【００２４】
　請求項５のアナログ−デジタル変換回路は、請求項１〜４のいずれかの発明において、各段の回路内の前記アナログ−デジタル変換回路が共通のリファレンス電圧を分圧する複数の抵抗を含むものである。
【発明の効果】
【００２５】
　以上詳述したように本発明によれば、高精度な多ビットのアナログ−デジタル変換回路を提供することができる。
【発明を実施するための最良の形態】
【００２６】
　以下、本発明を具体化した一実施形態を図面に従って説明する。
【００２７】
　図１に、本実施形態の１０ビット４段パイプライン構成をとるＡ／Ｄコンバータ１のブロック回路を示す。Ａ／Ｄコンバータ１は、サンプルホールド回路２、１段目〜４段目の回路３〜６、ラッチ回路７、出力回路８から構成されている。１段目〜３段目の回路３〜５は、サブＡ／Ｄコンバータ９、Ｄ／Ａコンバータ１０、差分アンプ１１を備える。４段目（最終段）の回路６はサブＡ／Ｄコンバータ９だけを備える。
【００２８】
　１段目（初段）の回路３は４ビット構成、２〜４段目の回路４〜６はそれぞれ２ビット構成である。１〜３段目の回路３〜５において、サブＡ／Ｄコンバータ９およびＤ／Ａコンバータ１０のビット数（ビット構成）ｎは同じに設定されている。次に、Ａ／Ｄコンバータ１の動作を説明する。
【００２９】
　サンプルホールド回路２は、アナログ入力信号Ｖinをサンプリングして一定時間保持する。サンプルホールド回路２から出力されたアナログ入力信号Ｖinは、１段目の回路３へ転送される。１段目の回路３において、サブＡ／Ｄコンバータ９はアナログ入力信号Ｖinに対してＡ／Ｄ変換を行う。サブＡ／Ｄコンバータ９のＡ／Ｄ変換結果である上位４ビットのデジタル出力（２9,２8,２7,２6）は、Ｄ／Ａコンバータ１０へ転送されると共に、４つのラッチ回路７を介して出力回路８へ転送される。差分アンプ１１は、Ｄ／Ａコンバータ１０のＤ／Ａ変換結果とアナログ入力信号Ｖinとの差分を増幅する。その差分アンプ１１の出力は、２段目の回路４へ転送される。
【００３０】
　２段目の回路４においては、１段目の回路３の差分アンプ１１の出力に対して、１段目の回路３と同様の動作が行われる。また、３段目の回路５においては、２段目の回路４の差分アンプ１１の出力に対して、１段目の回路３と同様の動作が行われる。そして、２段目の回路４から中上位２ビットのデジタル出力（２5,２4）が得られ、３段目の回路５から中下位２ビットのデジタル出力（２3,２2）が得られる。
【００３１】
　４段目の回路６においては、３段目の回路５の差分アンプ１１の出力に対して、サブＡ／Ｄコンバータ９がＡ／Ｄ変換を行い、下位２ビットのデジタル出力（２1,２0）が得られる。１〜４段目の回路３〜６のデジタル出力は、各ラッチ回路７を経て同時に出力回路８に到達する。すなわち、各ラッチ回路７は各回路３〜６のデジタル出力の同期をとるために設けられている。
【００３２】
　出力回路８は、アナログ入力信号Ｖinの１０ビットのデジタル出力Ｄout をパラレル出力する。ところで、差分アンプ１１はオペアンプによって構成されるが、その精度パラメータはゲインエラーGEとオフセットOFから規定される。
【００３３】
　従って、ｉ段目の回路３〜６のオーバーレンジ量Ｘは、式（２）に示すように、ゲインエラーGEおよびオフセットOFと、その回路２〜６の差分アンプ１１のゲイン（閉ループゲイン）Ａi と、その回路２〜６のＬＳＢi とから表される。
【００３４】
　また、直線性誤差Ｙは、式（３）に示すように、ゲインエラーGEとゲインＡi とＬＳＢi とから表される。
【００３５】
Ｘ＝Ａi ×OF＋ＬＳＢi ×Ａi ×GE    ………（２）
Ｙ＝〔ＬＳＢ1 ＋ＬＳＢ2 ／Ａ1 ＋ＬＳＢ3 ／（Ａ2 ×Ａ1 ）＋ＬＳＢ4 ／
（Ａ3 ×Ａ2 ）〕×GE          ………（３）
　オーバーレンジ量Ｘは小さい方が良いため、式（２）から、ゲインＡi およびＬＳＢi は小さい方が良いことがわかる。ところで、ミスコード耐性を向上させるには、ＬＳＢi を大きくした方が良い。従って、ゲインＡi をできるだけ小さくする必要がある。各段の回路３〜６のゲインＡi を小さくすることは、多段パイプライン構成の段数を多くした上で、各段の回路３〜６のビット数を大きくすることに他ならない。
【００３６】
　従って、２段や３段で構成した場合に比べて、本実施形態のように４段で構成した場合の方がオーバーレンジ量Ｘを小さくすることができる。ところで、５段以上で構成した場合には、Ａ／Ｄコンバータ全体の回路規模が大きくなり過ぎる恐れがある。また、式（３）から、１段目の回路３のＬＳＢ1 を小さくした場合には、２〜４段目の回路４〜６のＬＳＢ2 〜ＬＳＢ4 を小さくした場合よりも、直線性誤差Ｙの低減効果が大きくなることがわかる。１段目の回路３のＬＳＢ1 を小さくすることは、１段目の回路３のビット数（ビット構成）を大きくすることに他ならない。従って、１段目の回路３を１〜３ビットにした場合に比べて、本実施形態のように４ビットにした場合の方が直線性誤差Ｙを小さくすることができる。
【００３７】
　ところで、１段目の回路３を５ビット以上にすると、ＬＳＢ1 が小さくなり過ぎて十分な変換精度を得ることが難しくなり、多段パイプライン構成にした意味が薄れる。実際問題として、１段目の回路３を９ビット以上にするのは現実的でない。尚、各段の回路３〜６のビット数（ビット構成）を等しくすれば、各回路３〜６が同一構成となるため、ＣＭＯＳロジックによるオンチップ化が容易になる。
【００３８】
　以上の結果をまとめると、１０ビットＡ／Ｄコンバータを具体化するには、本実施形態のように、４段パイプラインで、１段目の回路３を４ビット構成、２〜４段目の回路４〜６を２ビット構成とする（以下、４−２−２−２構成という）のが望ましいことがわかる。例えば、４段パイプラインで３−３−３−２構成をとった場合には、オーバーレンジ量Ｘは小さくなるものの、直線性誤差Ｙが大きくなる。また、３段パイプラインで４−３−３構成をとった場合には、直線性誤差Ｙは小さくなるものの、オーバーレンジ量Ｘが大きくなる。そして、４段パイプラインで４−３−２−１構成をとった場合には、各段の内部回路構成が全て異なるため、設計効率が悪くなる。
【００３９】
　図２に、サブＡ／Ｄコンバータ９の内部回路を示す。サブＡ／Ｄコンバータ９はフラッシュ方式をとり、レファレンス抵抗Ｒ、コンパレータ２１、エンコーダ２２から構成される。レファレンス抵抗Ｒは全て同じ抵抗値であり、高電位側レファレンス電圧線Ｖrb1 および低電位側レファレンス電圧線Ｖrt1 （または、高電位側レファレンス電圧線Ｖrb2 および低電位側レファレンス電圧線Ｖrt2 ）間に直列に接続されている。ビット数（ビット構成）ｎのサブＡ／Ｄコンバータ９は（２n−１）個のコンパレータ２１を備える。
【００４０】
　各コンパレータ２１は、レファレンス抵抗Ｒによって生成されたレファレンス電圧の分圧電圧と入力信号（アナログ入力信号Ｖinまたは前段の回路３〜５の差分アンプ１１の出力）とを比較する。エンコーダ２２は、各コンパレータ２１の比較結果に基づいて、入力信号のＡ／Ｄ変換結果であるデジタル出力を生成する。
【００４１】
　尚、２〜４段目の回路４〜６のサブＡ／Ｄコンバータ９は、１ビット以上の冗長ビットを備えるため、その冗長ビット分だけのレファレンス抵抗Ｒおよびコンパレータ２１を余分に有している。図３に、１〜４段目の回路３〜６とレファレンス電圧線Ｖrb1,Ｖrt1,Ｖrb2,Ｖrt2 の接続関係を示す。
【００４２】
　１段目および３段目の回路３，５はレファレンス電圧線Ｖrb1,Ｖrt1 に接続され、２段目および４段目の回路４，６はレファレンス電圧線Ｖrb2,Ｖrt2 に接続されている。すなわち、奇数段の回路３，５と偶数段の回路４，６では、レファレンス電圧線が分離されている。各段の回路３〜６のサブＡ／Ｄコンバータ９およびＤ／Ａコンバータ１０には、各回路３〜６に接続されたレファレンス電圧線からレファレンス電圧が供給されている。
【００４３】
　１〜４段目の回路３〜６は１つの半導体チップ３１上に形成されてオンチップ化されている。２本の高電位側レファレンス電圧線Ｖrb1,Ｖrb2 は電源パッド３２の近傍で接続され、その接続点はコンデンサ３３でデカップリングされている。また、２本の低電位側レファレンス電圧線Ｖrt1,Ｖrt2 は電源パッド３４の近傍で接続され、その接続点はコンデンサ３５でデカップリングされている。
【００４４】
　パイプライン動作では、奇数段の回路３，５のサブＡ／Ｄコンバータ９がＡ／Ｄ変換を行っている時、偶数段の回路４，６のＤ／Ａコンバータ１０はＤ／Ａ変換を行う。また、奇数段の回路３，５のＤ／Ａコンバータ１０がＤ／Ａ変換を行っている時、偶数段の回路４，６のサブＡ／Ｄコンバータ９はＡ／Ｄ変換を行う。
【００４５】
　サブＡ／Ｄコンバータ９は多数のコンパレータ２１を備え、その多数のコンパレータが同時に動作するため、レファレンス電圧線にノイズが生じやすい。特に、コンパレータ２１にチョッパ方式や差動チョッパ方式を用いた場合には、コンパレータ２１が備えるチョッパ容量の充放電電流がレファレンス電圧線に流れるため、非常に大きなノイズが生じる恐れがある。
【００４６】
　しかし、本実施形態においては、奇数段の回路３，５と偶数段の回路４，６でレファレンス電圧線が分離されている。従って、奇数段（または偶数段）のサブＡ／Ｄコンバータ９のＡ／Ｄ変換動作によってレファレンス電圧線に生じるノイズが、偶数段（または奇数段）のＤ／Ａコンバータ１０のＤ／Ａ変換動作に悪影響を及ぼす恐れはない。その結果、レファレンス電圧を安定化することができる。
【００４７】
　また、レファレンス電圧線は各コンデンサ３３，３５でデカップリングされているため、レファレンス電圧は各コンデンサ３３，３５の容量によって固定化される。従って、コンパレータ２１にチョッパ方式や差動チョッパ方式を用いた場合でも、コンパレータ２１が備えるチョッパ容量の充放電電流は各コンデンサ３３，３５によって吸収される。逆に言えば、コンパレータ２１に差動方式を用いた場合には、レファレンス電圧線に生じるノイズが少ないため、各コンデンサ３３，３５の容量を小さくしてもよく、ノイズが非常に少なければ各コンデンサ３３，３５を省くことも可能である。
【００４８】
　ところで、差分アンプ１１は、アナログ入力信号Ｖinまたは前段の回路３，４の差分アンプ１１の出力と、同じ段の回路３〜５のＤ／Ａコンバータ１０のＤ／Ａ変換結果との差分を増幅する。Ｄ／Ａ変換結果は、アナログ入力信号Ｖinまたは前段の回路３，４の差分アンプ１１の出力が、その段の回路３〜５に入力された後に生成される。そのため、差分アンプ１１は、Ｄ／Ａ変換結果が得られるまでの間、アナログ入力信号Ｖinまたは前段の回路３，４の差分アンプ１１の出力をサンプリングして保持する。
【００４９】
　従来は、図４に示すように、差分アンプ１１のサンプリング時点（図示Ａ）と、同じ段の回路３〜５のサブＡ／Ｄコンバータ９のサンプリング時点（図示Ｂ）とを同じに設定していた。これは、同じ段の回路３〜５において、差分アンプ１１のサンプル電圧とサブＡ／Ｄコンバータ９のサンプル電圧とを等しくするためである。両者のサンプル電圧に差が生じると、Ａ／Ｄ変換精度が低下する。
【００５０】
　本実施形態では、図５に示すように、差分アンプ１１のサンプリング時点（図示Ａ）を、同じ段の回路３〜５のサブＡ／Ｄコンバータ９のサンプリング時点（図示Ｂ）よりも後に設定している。その結果、同じ段の回路３〜５において、差分アンプ１１のサンプル電圧とサブＡ／Ｄコンバータ９のサンプル電圧とに若干の差が生じる。しかし、２段目および３段目の回路４，５のビット構成は２ビットと小さいため、そのサンプル電圧に生じる差はＬＳＢi に対してごく僅かである。従って、そのサンプル電圧に生じる差によってＡ／Ｄ変換精度が低下することはほとんどない。
【００５１】
　また、前記したように、２〜４段目の各回路４〜６のサブＡ／Ｄコンバータ９は１ビット以上の冗長ビットを備える。その冗長ビットによってサンプル電圧に生じる差が吸収されるため、Ａ／Ｄ変換精度の低下を防止することができる。尚、サンプル電圧に生じる差を吸収するのに要する冗長ビット数は１ビットもあれば十分である。
【００５２】
　このように、本実施形態によれば、以下の作用および効果を得ることができる。
【００５３】
　（ａ）多段パイプライン構成をとることで、各段の回路３〜５において、アナログ入力信号Ｖinまたは前段の回路３，４の差分アンプ１１の出力と、その段の回路３〜５のデジタル出力のＤ／Ａ変換結果との差分が、差分アンプ１１によって増幅される。そのため、変換ビット数が増大してＬＳＢが小さくなっても、サブＡ／Ｄコンバータ９を構成する各コンパレータ２１の分解能を実質的に向上させることが可能になり、十分な変換精度が得られる。
【００５４】
　（ｂ）差分アンプ１１の特性が劣っている場合でも、十分な変換精度が得られる。従って、前記した（２）および（３）の問題を回避することができる。すなわち、差分アンプ１１をカスケード方式のオペアンプで構成する必要がない。また、差分アンプ１１の負帰還容量のバラツキについてはそれほど留意しなくてもよいため、半導体チップ３１に１層ポリシリコン構造を採用することができる。その結果、Ａ／Ｄコンバータ１の消費電力およびコストを共に低減することができる。
【００５５】
　（ｃ）差分アンプ１１のサンプリング時点を、同じ段の回路３〜５のサブＡ／Ｄコンバータ９のサンプリング時点よりも後に設定しているため、差分アンプ１１のスルーレートを大きくする必要がない。つまり、差分アンプ１１に要求されるスルーレート特性が緩和される。従って、前記した（４）の問題を回避することができる。
【００５６】
　（ｄ）レファレンス電圧が安定化されるため、Ａ／Ｄコンバータ１の変換精度が向上する。従って、前記した（５）の問題を回避することができる。すなわち、レファレンス抵抗Ｒを小さくする必要がないため、レファレンス電圧線間に流れる貫通電流を小さくすることが可能になり、消費電力を低減することができる。
【００５７】
　（ｅ）Ａ／Ｄコンバータ１をＣＭＯＳロジックで構成してオンチップ化することができる。
【００５８】
　尚、上記実施形態は、以下のように変更してもよく、その場合でも同様の作用および効果を得ることができる。
【００５９】
　（イ）４本のレファレンス電圧線Ｖrb1,Ｖrt1,Ｖrb2,Ｖrt2 をそれぞれ別個のコンデンサでデカップリングする。このようにすれば、レファレンス電圧がさらに安定化する。
【００６０】
　（ロ）１〜４段目の各回路３〜６毎に別個のレファレンス電圧線を設ける。このようにすれば、レファレンス電圧がさらに安定化する。
【００６１】
　（ハ）サブＡ／Ｄコンバータ９をフラッシュ方式以外の方法で具体化する。
【図面の簡単な説明】
【００６２】
【図１】一実施形態のブロック回路図。
【図２】一実施形態を構成するコンパレータの回路図。
【図３】一実施形態のレファレンス電圧線の接続関係を示す回路図。
【図４】従来のタイミングチャート。
【図５】一実施形態のタイミングチャート。
【符号の説明】
【００６３】
　　３…１段目の回路
　　４…２段目の回路
　　５…３段目の回路
　　６…４段目の回路
　　９…サブＡ／Ｄコンバータ
　　１０…Ｄ／Ａコンバータ
　　１１…差分アンプ
　　Ｖrb1,Ｖrb2 …高電位側レファレンス電圧線
　　Ｖrt1,Ｖrt2 …低電位側レファレンス電圧線
　　３３，３５…コンデンサ
【図１】
2004104810.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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