(57)【要約】【課題】メモリセルの微細化を行っても記憶保持特性が劣化しない半導体装置を提供する。【解決手段】第１導電型の半導体基板の表面にトレンチを形成する。トレンチの内壁の上に第１の絶縁膜を形成し、第１の絶縁膜の上でトレンチ内に半導体柱を埋め込む。トレンチの上部に位置する第１の絶縁膜と半導体柱をエッチングする。トレンチの露出した内壁の上に第２の絶縁膜を堆積する。半導体柱をエッチングし、第１の絶縁膜をエッチングする。気相拡散法でトレンチの露出した内壁に第１導電型と異なる導電型のプレート電極を形成する。プレート電極の上にキャパシタ絶縁膜を形成する。キャパシタ絶縁膜と第２の絶縁膜の上でトレンチ内に蓄積電極を埋め込む。【選択図】      図１
2004241687.tif 000002
【特許請求の範囲】
【請求項１】
トレンチを有し第１導電型の半導体基板と、
前記トレンチの底面から側面にかけて前記底面と前記側面を含む前記半導体基板内に設けられた前記第１導電型と異なる導電型のプレート電極と、
前記トレンチの前記底面から前記側面にかけて前記底面と前記側面の上に設けられたキャパシタ絶縁膜と、
前記トレンチの前記側面の上に設けられ、前記キャパシタ絶縁膜に周状の下部端が接し、前記プレート電極に接するカラー酸化膜と、
前記プレート電極と前記キャパシタ絶縁膜の上に設けられ、上面の高さは前記カラー酸化膜の上部端の高さより高い蓄積電極と、
前記カラー酸化膜の上部端と前記蓄積電極の上面の上に設けられ、前記蓄積電極に電気的に接続し、前記トレンチの前記側面の上部に接するキャパシタ引き出し電極と、
前記トレンチの前記側面の上部を含む前記半導体基板内に設けられ、カラー酸化膜に接し、キャパシタ引き出し電極に電気的に接続し、前記第１導電型と異なる導電型のベリッドストラップ部とを有することを特徴とする半導体装置。
【請求項２】
前記カラー酸化膜の前記トレンチの前記側面に関する法線応力が張力であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記カラー酸化膜が、堆積によって前記トレンチの前記側面の上に設けられたことを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記カラー酸化膜が、化学気相成長（ＣＶＤ）法によって前記トレンチの前記側面の上に設けられたことを特徴とする請求項１又は請求項２に記載の半導体装置。
【請求項５】
前記蓄積電極において前記キャパシタ引き出し電極との界面が、前記カラー酸化膜の下部端を外周とする平面に一致しないことを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記キャパシタ引き出し電極の上に設けられる素子分離領域と、
前記半導体基板の上面を含む前記半導体基板内に設けられ、前記ベリッドストラップ部に電気的に接続し、前記第１導電型と異なる導電型のドレイン領域と、
前記半導体基板１の上面の上に設けられるゲート絶縁膜と、
前記ゲート絶縁膜の上で前記ドレイン領域の上方に設けられるゲート電極と、
前記半導体基板の上面を含む前記半導体基板内で前記ゲート絶縁膜の下で前記ゲート電極の下方で前記ドレイン領域から離れて設けられ、前記第１導電型と異なる導電型のソース領域と、
前記ソース領域に電気的に接続するビット線をさらに有することを特徴とする請求項１に記載の半導体装置。
【請求項７】
前記蓄積電極では、キャパシタ絶縁膜に接する側面における太さは、カラー酸化膜に接する側面における太さより太いことを特徴とする請求項１に記載の半導体装置。
【請求項８】
前記半導体基板の前記トレンチの前記底面と前記側面が、凹凸を有することを特徴とする請求項１に記載の半導体装置。
【請求項９】
第１導電型の半導体基板の表面にトレンチを形成することと、
前記トレンチの内壁の上に第１の絶縁膜を形成することと、
前記第１の絶縁膜の上で前記トレンチ内に半導体柱を埋め込むことと、
前記トレンチの上部に位置する前記第１の絶縁膜と半導体柱をエッチングすることと、
前記トレンチの露出した内壁の上に第２の絶縁膜を堆積することと、
前記半導体柱をエッチングすることと、
前記第１の絶縁膜をエッチングすることと、
気相拡散法で前記トレンチの露出した内壁に前記第１導電型と異なる導電型のプレート  電極を形成することと、
前記プレート電極の上にキャパシタ絶縁膜を形成することと、
前記キャパシタ絶縁膜と前記第２の絶縁膜の上で前記トレンチ内に蓄積電極を埋め込むことを有することを特徴とするトレンチキャパシタの形成方法。
【請求項１０】
前記蓄積電極の上部と前記第２の絶縁膜の上部をエッチングすることと、
前記トレンチの露出した内壁に前記第１導電型と異なる導電型のベリッドストラップ部を形成することと、
前記蓄積電極と前記ベリッドストラップ部の上で前記トレンチ内にキャパシタ引き出し電極を埋め込むことをさらに有することを特徴とするトレンチキャパシタの形成方法。
【請求項１１】
前記第１の絶縁膜はシリコン窒化膜であり、前記第２の絶縁膜はシリコン酸化膜であることを特徴とする請求項９に記載のトレンチキャパシタの形成方法。
【請求項１２】
前記第２の絶縁膜はＣＶＤ法で堆積されることを特徴とする請求項９に記載のトレンチキャパシタの形成方法。
【請求項１３】
前記半導体柱はシリコンゲルマニウム（ＳｉＧｅ）であることを特徴とする請求項９に記載のトレンチキャパシタの形成方法。
【請求項１４】
前記シリコンゲルマニウムのゲルマニウム（Ｇｅ）の組成比は５０％以上であることを特徴とする請求項１３に記載のトレンチキャパシタの形成方法。
【請求項１５】
前記半導体柱をエッチングすることでは、エッチャントが、過酸化水素水（Ｈ２Ｏ２）を含むことを特徴とする請求項１３又は請求項１４に記載のトレンチキャパシタの形成方法。
【請求項１６】
前記第１の絶縁膜をエッチングすることの後で、前記プレート電極を形成することの前に、前記トレンチの露出した内壁をエッチングすることをさらに有することを特徴とするトレンチキャパシタの形成方法。
【請求項１７】
前記第１の絶縁膜をエッチングすることの後で、前記プレート電極を形成することの前に、前記トレンチの露出した内壁を凹凸にすることをさらに有することを特徴とするトレンチキャパシタの形成方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、トレンチキャパシタを有する半導体装置、及び、そのトレンチキャパシタの形成方法に関する。
【０００２】
【従来の技術】
近年、情報処理装置の記憶装置として、半導体装置の開発が進められている。半導体装置は、機械的駆動部分を有しないので衝撃に強く、高速なアクセスが可能である。半導体装置はメモリセルを有し、半導体技術の進歩、特に微細加工技術の進歩により、メモリセルは微細化している。メモリセルの微細化は、半導体装置を高集積化するためである。メモリセルの微細化により、メモリセルの記憶保持特性に関する問題が顕在化している。
【０００３】
ＤＲＡＭでは、メモリセルがＭＯＳ型トランジスタとこのＭＯＳ型トランジスタに直列接続されたキャパシタで構成されている。ＤＲＡＭでは、メモリセルの微細化により、キャパシタ面積が減少し、キャパシタ容量が減少する傾向にある。キャパシタ容量の減少により、メモリセルに記憶したデータを読み違える問題と、α線がメモリセルに記憶したデータを破壊するソフトエラーの発生が懸念された。
【０００４】
これらの問題を解決するためには、メモリセルの微細化を行ってもキャパシタ容量を減少させない事が重要である。キャパシタ容量を減少させない為に、キャパシタが形成されるトレンチを深くし、キャパシタ面積を増加させた。しかしながら、トレンチを深くすることは製造技術上困難になりつつある。また、キャパシタ容量を減少させない為に、キャパシタ絶縁膜を薄膜化した。しかしながら、絶縁膜を薄膜化することも、製造技術上困難になりつつある。
【０００５】
そこで、キャパシタ容量を減少させない為に、トレンチをボトル型に形成する方法と、プレート電極を気相拡散法によるドーピングで形成する方法が提案されている（例えば、特許文献１参照。）。しかしながら、これらの方法では、メモリセルの他の記憶保持特性が劣化する場合があった。
【０００６】
【特許文献１】
特開２００２−１６２３６号公報（第２図、第６図）
【０００７】
【発明が解決しようとする課題】
本発明は、上記事情に鑑みてなされたものであり、その目的とするところは、メモリセルの微細化を行っても記憶保持特性が劣化しない半導体装置を提供することにある。
【０００８】
また、本発明の目的は、メモリセルの微細化を行っても記憶保持特性が劣化しないトレンチキャパシタの形成方法を提供することにある。
【０００９】
【課題を解決するための手段】
上記問題点を解決するための本発明の第１の特徴は、トレンチを有し第１導電型の半導体基板と、トレンチの底面から側面にかけてこの底面と側面を含む半導体基板内に設けられた第１導電型と異なる導電型のプレート電極と、トレンチの底面から側面にかけて底面と側面の上に設けられたキャパシタ絶縁膜と、トレンチの側面の上に設けられキャパシタ絶縁膜に周状の下部端が接しプレート電極に接するカラー酸化膜と、プレート電極とキャパシタ絶縁膜の上に設けられ上面の高さはカラー酸化膜の上部端の高さより高い蓄積電極と、カラー酸化膜の上部端と蓄積電極の上面の上に設けられ蓄積電極に電気的に接続しトレンチの側面の上部に接するキャパシタ引き出し電極と、トレンチの側面の上部を含む半導体基板内に設けられ、カラー酸化膜に接しキャパシタ引き出し電極に電気的に接続し第１導電型と異なる導電型のベリッドストラップ部とを有する半導体装置にある。
【００１０】
本発明の第２の特徴は、第１導電型の半導体基板の表面にトレンチを形成することと、トレンチの内壁の上に第１の絶縁膜を形成することと、第１の絶縁膜の上でトレンチ内に半導体柱を埋め込むことと、トレンチの上部に位置する第１の絶縁膜と半導体柱をエッチングすることと、トレンチの露出した内壁の上に第２の絶縁膜を堆積することと、半導体柱をエッチングすることと、第１の絶縁膜をエッチングすることと、気相拡散法でトレンチの露出した内壁に第１導電型と異なる導電型のプレート電極を形成することと、プレート電極の上にキャパシタ絶縁膜を形成することと、キャパシタ絶縁膜と第２の絶縁膜の上でトレンチ内に蓄積電極を埋め込むことを有するトレンチキャパシタの形成方法にある。
【００１１】
【発明の実施の形態】
次に、図面を参照して、本発明の実施の形態について説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。また、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。
【００１２】
（メモリセルの記憶保持特性が劣化する原因について）
キャパシタ容量を減少させない為に、トレンチをボトル型に形成する方法と、プレート電極を気相拡散法によるドーピングで形成する方法が実施されている。これらの方法を実施するために、メモリセルの他の記憶保持特性が劣化する原因を明らかにした。
【００１３】
記憶保持特性の劣化は、キャパシタの蓄積電極とトランジスタのドレイン領域を電気的に接続するベリッドストラップ部に欠陥が入ることによって発生することが明らかになった。ベリッドストラップ部に発生した欠陥は、ベリッドストラップ部と半導体基板の接合で、接合リーク電流を増大させた。
【００１４】
キャパシタは、プレート電極と蓄積電極を分離するカラー酸化膜を有している。ベリッドストラップ部の欠陥は、カラー酸化膜のトレンチの側面に関する法線応力が圧力であることに起因すると考えられた。
【００１５】
カラー絶縁膜は、ＬＯＣＯＳカラー法という熱酸化法で形成されている。これは、このカラー酸化膜をキャパシタ形成前に形成するためである。カラー酸化膜をキャパシタ形成前に形成することにより、トレンチをボトル型に形成する方法と、プレート電極を気相拡散法によるドーピングで形成する方法が実施できる。
【００１６】
カラー酸化膜を熱酸化法で形成すると、トレンチの側面が酸化される。酸化で消費された半導体基板の体積より、酸化で生じたカラー酸化膜の体積の方が大きい。また、カラー酸化膜がトレンチ内で成長可能な体積は、熱酸化膜が半導体基板の平面上で成長可能な体積より小さい。これらのことにより、カラー酸化膜内には、圧縮応力が発生する。この圧縮応力により、カラー酸化膜からベリッドストラップ部に圧力が生じていると考えられた。この圧力によりベリッドストラップ部に欠陥が発生した。
【００１７】
そこで、欠陥の発生を防止するためには、カラー酸化膜からベリッドストラップ部に圧力が生じなければよいと考えられた。カラー酸化膜内に、圧縮応力が発生しなければよいと考えられた。
【００１８】
（第１の実施の形態）
本発明の第１の実施の形態に係る半導体装置は、図１に示すように、キャパシタとＭＯＳトランジスタを有している。メモリセルはこのキャパシタとＭＯＳトランジスタを有する。半導体装置は、複数のメモリセルを有するが、複数のメモリセル間は、素子分離領域２１によって絶縁されている。
【００１９】
キャパシタは、ｐ型のシリコン（Ｓｉ）基板１の有するトレンチに配置される。キャパシタは、プレート電極１２、キャパシタ絶縁膜１３、カラー酸化膜１１、蓄積電極１５、キャパシタ引き出し電極１９とベリッドストラップ部１７を有する。
【００２０】
プレート電極１２は、トレンチの底面から側面にかけてその底面と側面を含むシリコン基板１内に設けられる。プレート電極１２の導電型は、ｎ型である。キャパシタ絶縁膜１３は、トレンチの底面から側面にかけて底面と側面の上に設けられる。キャパシタ絶縁膜１３は、プレート電極１２の上に設けられる。
【００２１】
カラー酸化膜１１は、トレンチの側面の上に設けられる。カラー酸化膜１１は、キャパシタ絶縁膜１３に周状の下部端が接する。カラー酸化膜１１は、プレート電極１２に接する。カラー酸化膜１１のトレンチの側面に関する法線応力は、張力である。カラー酸化膜１１は、堆積によってトレンチの側面の上に設けられている。好ましくは、カラー酸化膜１１は、化学気相成長（ＣＶＤ）法によってトレンチの側面の上に設けられている。
【００２２】
蓄積電極１５は、プレート電極１２とキャパシタ絶縁膜１３の上に設けられる。蓄積電極１５の上面の高さは、カラー酸化膜１１の上部端の高さより高い。蓄積電極１５において、引き出し電極１９との界面は、カラー酸化膜１１の下部端を外周とする平面に一致しない。蓄積電極１５では、キャパシタ絶縁膜１３に接する側面における太さは、カラー酸化膜１１に接する側面における太さより太い。
【００２３】
キャパシタ引き出し電極１９は、カラー酸化膜１１の上部端と蓄積電極１５の上面の上に設けられる。キャパシタ引き出し電極１９は、蓄積電極１５に電気的に接続する。キャパシタ引き出し電極１９は、トレンチの側面の上部に接する。ベリッドストラップ部１７は、トレンチの側面の上部を含むシリコン基板１内に設けられる。ベリッドストラップ部１７は、カラー酸化膜１１に接する。ベリッドストラップ部１７は、キャパシタ引き出し電極１９に電気的に接続する。ベリッドストラップ部１７の導電型は、ｎ型である。
【００２４】
ＭＯＳトランジスタは、シリコン基板１の有するトレンチの近傍に配置される。ＭＯＳトランジスタは、ドレイン領域２６、ゲート絶縁膜２２、ゲート電極２３とソース領域２５を有する。
【００２５】
ドレイン領域２６は、シリコン基板１の上面を含むシリコン基板１内に設けられる。ドレイン領域２６は、ベリッドストラップ部１７に電気的に接続する。ドレイン領域２６の導電型は、ｎ型である。ゲート絶縁膜２２は、シリコン基板１の上面の上に設けられる。ゲート電極２３は、ゲート絶縁膜２２の上でドレイン領域２６の上方に設けられる。ソース領域２５は、シリコン基板１の上面を含むシリコン基板１内でゲート絶縁膜２２の下でゲート電極２３の下方でドレイン領域２６から離れて設けられる。ソース領域２５の導電型は、ｎ型である。
【００２６】
さらに、半導体装置は、ソース領域２５の上に設けられるコンタクトプラグ３０と、ソース領域２５に電気的に接続するビット線３１を有する。ビット線３１は、層間絶縁膜２９の上に設けられている。ゲート電極２３とコンタクトプラグ３０とは、シリコン窒化膜２４、サイドウォール２７、２８によって絶縁されている。素子分離領域２１は、キャパシタ引き出し電極１９の上に設けられている。
【００２７】
第１の実施の形態に係る半導体装置によれば、カラー酸化膜１１のトレンチの側面に関する法線応力が圧力でなく、応力が無いか張力であるので、ベリッドストラップ部１７に欠陥が発生しにくい。なお、法線応力が圧力であっても、欠陥が発生しない程度に小さい圧力であればよいのはもちろんである。このように法線応力の圧力を小さくしさらに張力にするためには、カラー酸化膜１１を、熱酸化法でなく、堆積によってトレンチの側面の上に設ければよい。
【００２８】
また、蓄積電極１５において、粒界の界面がカラー酸化膜１１の下部端を外周とする平面に一致しない。このことにより、蓄積電極１５はキャパシタ絶縁膜１３とカラー酸化膜１１に接する領域を一度に形成したことがわかる。キャパシタ絶縁膜１３に接する領域の表面には、自然酸化膜が形成されることはなく、キャパシタ絶縁膜１３に接する領域とカラー酸化膜１１に接する領域の界面に自然酸化膜が存在することはない。このことにより、キャパシタが有する抵抗成分を小さくすることができる。メモリセルのデータの書き込み速度と読み出し速度を高めることができる。
【００２９】
次に、本発明の第１の実施の形態に係る半導体装置の製造方法を説明する。半導体装置の製造方法は、トレンチキャパシタの形成方法を含んでおり、まず、トレンチキャパシタの形成方法を実施する。
【００３０】
ｐ型のシリコン基板１の上に、熱酸化膜２を形成する。熱酸化膜２の上にシリコン窒化膜３とシリコン酸化膜４を気相化学成長（ＣＶＤ）法で成膜する。図２（ａ）に示すように、フォトリソグラフィ法でトレンチキャパシタを形成する位置にトレンチ５を形成する。
【００３１】
図２（ｂ）に示すように、熱酸化膜２、シリコン窒化膜３とシリコン酸化膜４をマスクとして、シリコン基板１を異方性エッチングし、トレンチ６を形成する。
【００３２】
ＣＶＤ法にてシリコン窒化膜７をトレンチ５、６の側壁とシリコン酸化膜４の上に堆積させる。シリコン窒化膜７の膜厚は５ｎｍとした。図３（ｃ）に示すように、カラー酸化膜を形成のためのダミー埋め込み層として、ＣＶＤ法でシリコンゲルマニウム（ＳｉＧｅ）柱９をトレンチ５、６内に埋め込む。シリコンゲルマニウム膜８は、シリコン酸化膜４の上方のシリコン窒化膜７の上に形成される。シリコンゲルマニウム柱９とシリコンゲルマニウム膜８の形成では、原料ガスとしてモノシラン（ＳｉＨ４）とモノゲルマン（ＧｅＨ４）を使用した。形成時のモノシランの流量は２５０ｓｃｃｍであり、モノゲルマンの流量は５００ｓｃｃｍであった。形成時の反応炉内の圧力は１３３Ｐａであった。形成時のシリコン基板１の成膜温度は４５０℃であった。
【００３３】
図３（ｄ）に示すように、ケミカルドライエッチング（ＣＤＥ）法で、シリコンゲルマニウム柱９の上部のみとシリコンゲルマニウム膜８をエッチングし、トレンチ６の下部にのみシリコンゲルマニウム柱９を残す。図４（ｅ）に示すように、露出していたシリコン窒化膜７をエッチングして除去する。
【００３４】
図４（ｆ）に示すように、ＣＶＤ法により、トレンチ５、６の露出した内壁の上にカラー酸化膜１１を堆積する。また、シリコン酸化膜４の上にもシリコン酸化膜１０を堆積した。カラー酸化膜１１とシリコン酸化膜１０は、ＴＥＯＳ酸化膜とし、膜厚は２０ｎｍとした。カラー酸化膜１１のトレンチ６の側面に関する法線応力を張力にするためには、減圧ＣＶＤ法を用いればよい。酸化法に比較して減圧ＣＶＤ法では応力が小さく。また、応力の制御には、成膜温度を変えることで可能となる。
【００３５】
図５（ｇ）に示すように、反応性イオンエッチング（ＲＩＥ）法で異方性エッチングを行い、トレンチ６の底に堆積したカラー酸化膜１１と、シリコン酸化膜４の上に堆積したシリコン酸化膜１０をエッチングして除去する。トレンチ５、６の側壁にのみカラー酸化膜１１が残る。シリコンゲルマニウム柱９が露出する。
【００３６】
図５（ｈ）に示すように、トレンチ６の下部に残っているシリコンゲルマニウム柱９を過酸化水素水（Ｈ２Ｏ２）を含むエッチャントでエッチングする。図６に示すように、シリコンゲルマニウムのゲルマニウム（Ｇｅ）の組成比を大きくする程、過酸化水素水を含むエッチャントによるエッチングレートを大きくすることができる。一方、シリコン基板１、シリコン酸化膜４、シリコン酸化膜１１、シリコン窒化膜７は、過酸化水素水を含むエッチャントによってほとんどエッチングされないと考えられる。このことにより、過酸化水素水を含むエッチャントを用いることにより、シリコン基板１、シリコン酸化膜４、シリコン酸化膜１１、シリコン窒化膜７をエッチングすることなく、シリコンゲルマニウム柱９を除去することができる。なお、図６に示すように、エッチングレートの傾きが、ゲルマニウムの組成比が５０％未満では小さく、５０％以上では大きくなっている。このことにより、ゲルマニウムの組成比を５０％以上にすることにより、シリコンゲルマニウムのエッチングレートを容易に大きくすることができる。図７（ｉ）に示すように、シリコン窒化膜７をエッチングにより除去する。
【００３７】
図７（ｊ）に示すように、カラー酸化膜１１をマスクに、トレンチ６の側壁を希フッ硝酸（ＨＦ−ＨＮＯ３）にてエッチングする。図８（ｋ）に示すように、気相拡散法でトレンチ６の露出した内壁にプレート電極１２となるｎ型拡散層を形成する。図８（ｌ）に示すように、プレート電極１２の上にキャパシタ絶縁膜１３を形成する。キャパシタ絶縁膜１３として、酸窒化シリコン膜を形成した。
【００３８】
図９（ｍ）に示すように、キャパシタ絶縁膜１３とカラー酸化膜１１の上でトレンチ５、６内に蓄積電極１５としてｎ型ポリシリコン柱を埋め込む。シリコン酸化膜４の上にはｎ型シリコン膜１４が形成される。蓄積電極１５の中にはボイド１６が生じる。以上により、プレート電極１２と蓄積電極１５を端子とするトレンチキャパシタが完成する。
【００３９】
さらに、図９（ｎ）に示すように、シリコン窒化膜３の表面の高さまでエッチバックする。図１０（ｏ）に示すように、蓄積電極１５の上面の高さがシリコン基板１の表面の高さより低くなるまで、蓄積電極１５の上部をエッチングする。図１０（ｐ）に示すように、カラー酸化膜１１の上端の高さが蓄積電極１５の上面の高さより低くなるまで、カラー酸化膜１１の上部をエッチングする。トレンチ６内にシリコン基板１が露出する。気相拡散法で露出したシリコン基板１にベリッドストラップ部１７、１８となるｎ型拡散層を形成する。ｎ型ポリシリコン膜を成膜しエッチバックすることで、図１１（ｑ）に示すように、蓄積電極１５とベリッドストラップ部１７に接するキャパシタ引き出し電極１９をトレンチ６内に埋め込む。以上により、キャパシタ引き出し電極１９とプレート電極１２を端子とするトレンチキャパシタが完成する。この完成したトレンチキャパシタは、全体がシリコン基板１の表面より低い位置に配置されている。
【００４０】
さらに、図１１（ｒ）に示すように、トレンチ２０をシリコン基板１に形成する。シリコン絶縁膜を成膜しエッチバックを行い、図１２（ｓ）に示すように、シリコン基板１上に素子分離領域２１を形成する。シリコン酸化膜２をエッチングし、ゲート絶縁膜２２となるシリコン酸化膜を露出したシリコン基板１上に形成する。ｎ型ポリシリコン膜２３とシリコン窒化膜２４を成膜し、ゲート電極２３のパターン形状にエッチングする。シリコン窒化膜２４をマスクにイオン注入を行いドレイン領域２６とソース領域２５を形成する。以上により、ＭＯＳトランジスタが完成する。
【００４１】
図１２（ｔ）に示すように、ｎ型ポリシリコン膜２３とシリコン窒化膜２４の側面にサイドウォール２７、２８となるシリコン窒化膜を形成する。層間絶縁膜２９をＭＯＳトランジスタと素子分離領域２１の上に形成する。ソース領域２５の上にコンタクトホールを開口する。このコンタクトホールにコンタクトプラグ３０を埋め込む。図１に示すように、層間絶縁膜２９とコンタクトプラグ３０の上にビット線３１を形成する。以上により、トレンチキャパシタを有する半導体装置が完成する。
【００４２】
第１の実施の形態の半導体装置の製造方法を用いることで、プレート電極１２を形成するためのトレンチ６の側壁への不純物拡散に、気相拡散法を適用できる。このことにより、従来の砒素ガラス（ＳｉＯ２・Ａｓ２Ｏ５）を用いた固相拡散法に比較して不純物濃度の高い拡散層を形成できる。キャパシタ絶縁膜１３の実効的な膜厚を薄くすることができる。そして、図１３に示すように、キャパシタの容量を１．５倍に増加することができる。また、処理時間の長い固相拡散法を省略できるので、半導体装置の製造時間が短縮できる。
【００４３】
また、従来例では、トレンチ６内の蓄積電極１５の形成のために、埋め込みとエッチングを２度繰り返す。このために、蓄積電極１５を二分する自然酸化膜界面が存在した。第１の実施の形態の半導体装置の製造方法では、蓄積電極１５の形成のための埋め込みとエッチングは１度のみである。したがって、蓄積電極１５を二分する自然酸化膜界面は存在しない。従来例に比べて第１の実施の形態では、蓄積電極１５の電気抵抗が低くできる。
【００４４】
（第１の実施の形態の変形例）
第１の実施の形態では、トレンチ６にシリコンゲルマニウムを埋め込み、カラー酸化膜１１の形成後に、過酸化水素水でシリコンゲルマニウムを除去した。これに限らず、シリコンゲルマニウムの代わりに、非晶質シリコン（Ｓｉ）を用いてもよい。非晶質シリコンのエッチャントとしては、フッ酸−硝酸−酢酸の混合溶液を用いることができる。また、非晶質シリコンは、三フッ化塩素（ＣｌＦ３）や塩酸（ＨＣｌ）などの塩素系ガスによりエッチングしても良い。
【００４５】
すなわち、第１の実施の形態では、まず、シリコンゲルマニウム柱や非晶質シリコン柱等の半導体柱を形成し、この半導体柱を疑似蓄積電極としてカラー酸化膜１１を形成する。次に、カラー酸化膜１１をマスクに、半導体柱を除去する。半導体柱が用いられるのは、シリコン酸化膜とシリコン窒化膜に対して選択的にエッチングでき、シリコン酸化膜とシリコン窒化膜の成膜温度では安定して存在するからである。なお、シリコンゲルマニウムのように、半導体柱とシリコン基板１の選択エッチングが可能なエッチャントが存在すればなお良い。
【００４６】
また、メモリセルを有する半導体装置は、ＤＲＡＭでもよいし、ＤＲＡＭがメガセルとして搭載されたシステムＬＳＩであってもよい。
【００４７】
（第２の実施の形態）
本発明の第２の実施の形態に係る半導体装置は、図１４に示すように、図１の第１の実施の形態の半導体装置と比較して、キャパシタの構造が異なっている。第２の実施の形態の半導体装置は、シリコン基板１のトレンチの底面と側面が凹凸を有している。プレート電極１２の表面上に凹凸シリコン膜３２が設けられている。凹凸シリコン膜３２には、ＨＳＧ（ｈｅｍｉｓｐｈｅｒｉｃａｌ  ｇｒａｉｎｅｄ）ポリシリコン膜や粗面ポリシリコン膜等を用いた。この凹凸シリコン膜３２の表面上にキャパシタ絶縁膜３３が設けられる。キャパシタ絶縁膜の膜厚は、凹凸シリコン膜３２の凹凸の高低差に比べて十分薄い。キャパシタ絶縁膜３３の表面上に蓄積電極３５が設けられる。
【００４８】
このことにより、キャパシタ絶縁膜の凹凸シリコン膜３２に接する表面積を、凹凸シリコン膜３２が無い場合に比べて大きくすることができる。また、キャパシタ絶縁膜の蓄積電極３５に接する表面積を、凹凸シリコン膜３２が無い場合に比べて大きくすることができる。そして、キャパシタの容量を第１の実施の形態の半導体装置のキャパシタの容量に比較してさらに大きくすることができる。
【００４９】
次に、本発明の第２の実施の形態に係る半導体装置の製造方法を説明する。第２の実施の形態の半導体装置の製造方法も、トレンチキャパシタの形成方法を含んでいる。第２の実施の形態の半導体装置の製造方法の第１の実施の形態の半導体装置の製造方法と異なる点は、トレンチキャパシタの形成方法にある。そこで、トレンチキャパシタの形成方法について説明する。
【００５０】
まず、第１の実施の形態のトレンチキャパシタの形成方法を図７（ｊ）に関する工程まで実施する。
【００５１】
次に、図１５（ａ）に示すように、トレンチ６内の露出したシリコン基板１の表面上に凹凸シリコン膜３２を形成する。ＨＳＧポリシリコン膜又は粗面ポリシリコン膜を選択ＣＶＤ法により露出したシリコン基板１の表面上に成膜する。
【００５２】
図１５（ｂ）に示すように、気相拡散法でカラー酸化膜１１をマスクとして、ドーパントを凹凸シリコン膜３２とシリコン基板１に拡散させる。凹凸シリコン膜３２にｎ型拡散層が形成される。シリコン基板１にプレート電極１２となるｎ型拡散層が形成される。凹凸シリコン膜３２、カラー酸化膜１１とシリコン酸化膜４の上にキャパシタ絶縁膜３３を形成する。キャパシタ絶縁膜１３として、まず、シリコン酸化膜をＣＶＤ法で形成し、このシリコン酸化膜を窒化して、窒酸化シリコン膜を形成した。図１６に示すように、キャパシタ絶縁膜３３の上でトレンチ５、６内に蓄積電極３５としてｎ型ポリシリコン柱を埋め込む。シリコン酸化膜４の上方でキャパシタ絶縁膜３３の上にｎ型シリコン膜３４が形成される。蓄積電極３５の中にはボイド３６が生じる。以上により、プレート電極１２と蓄積電極３５を端子とするトレンチキャパシタが完成する。
【００５３】
以降の第２の実施の形態の半導体装置の製造方法は、第１の実施の形態の半導体装置の製造方法を図９（ｎ）に関する工程から実施する。以上により、キャパシタ引き出し電極１９とプレート電極１２を端子とするトレンチキャパシタを完成できる。そして、図１４に示すようなＭＯＳトランジスタとトレンチキャパシタを有する半導体装置を完成できる。
【００５４】
本発明は第１と第２の実施の形態に限られない。本発明の実施の形態では、シリコン基板１の場合について説明したが、シリコン基板１は、半導体基板であれば良い。半導体基板としては、シリコンオンインシュレイター（ＳＯＩ）基板のシリコン層、またはシリコンゲルマニウム（ＳｉＧｅ）混晶、炭化シリコンゲルマニウム（ＳｉＧｅＣ）混晶などの半導体基板であってもよい。その他、本発明の要旨を逸脱しない範囲で、様々に変形して実施することができる。
【００５５】
【発明の効果】
以上説明したように、本発明によれば、メモリセルの微細化を行っても記憶保持特性が劣化しない半導体装置を提供できる。
【００５６】
また、本発明によれば、メモリセルの微細化を行っても記憶保持特性が劣化しないトレンチキャパシタの形成方法を提供できる。
【図面の簡単な説明】
【図１】第１の実施の形態に係る半導体装置の断面図である。
【図２】第１の実施の形態に係る半導体装置の製造方法を説明するための半導体装置の製造途中の断面図（その１）である。
【図３】第１の実施の形態に係る半導体装置の製造方法を説明するための半導体装置の製造途中の断面図（その２）である。
【図４】第１の実施の形態に係る半導体装置の製造方法を説明するための半導体装置の製造途中の断面図（その３）である。
【図５】第１の実施の形態に係る半導体装置の製造方法を説明するための半導体装置の製造途中の断面図（その４）である。
【図６】ゲルマニウムの組成比に対する過酸化水素水によるシリコンゲルマニウムのエッチングレートを表すグラフである。
【図７】第１の実施の形態に係る半導体装置の製造方法を説明するための半導体装置の製造途中の断面図（その５）である。
【図８】第１の実施の形態に係る半導体装置の製造方法を説明するための半導体装置の製造途中の断面図（その６）である。
【図９】第１の実施の形態に係る半導体装置の製造方法を説明するための半導体装置の製造途中の断面図（その７）である。
【図１０】第１の実施の形態に係る半導体装置の製造方法を説明するための半導体装置の製造途中の断面図（その８）である。
【図１１】第１の実施の形態に係る半導体装置の製造方法を説明するための半導体装置の製造途中の断面図（その９）である。
【図１２】第１の実施の形態に係る半導体装置の製造方法を説明するための半導体装置の製造途中の断面図（その１０）である。
【図１３】第１の実施の形態に係る半導体装置のスイッチングトランジスタのゲート電圧Ｖｇに対するトレンチキャパシタの容量の関係を表すグラフである。
【図１４】第２の実施の形態に係る半導体装置の断面図である。
【図１５】第２の実施の形態に係る半導体装置の製造方法を説明するための半導体装置の製造途中の断面図（その１）である。
【図１６】第２の実施の形態に係る半導体装置の製造方法を説明するための半導体装置の製造途中の断面図（その２）である。
【符号の説明】
１  ｐ型シリコン基板
２  シリコン酸化膜
３  シリコン窒化膜
４  シリコン酸化膜
５  トレンチ
６  トレンチ
７  シリコン窒化膜
８  半導体膜（シリコンゲルマニウム膜）
９  半導体柱（シリコンゲルマニウム柱）
１０  シリコン酸化膜
１１  カラー酸化膜（シリコン酸化膜）
１２  プレート電極（ｎ型シリコン層）
１３  キャパシタ絶縁膜
１４  半導体膜（ｎ型ポリシリコン膜）
１５  蓄積電極（ｎ型ポリシリコン柱）
１６  ボイド
１７、１８  ベリッドストラップ部
１９  キャパシタ引き出し電極（ｎ型ポリシリコン栓）
２０  トレンチ
２１  素子分離領域
２２  ゲート絶縁膜
２３  ゲート電極（ワード線）
２４  シリコン窒化膜
２５  ソース領域
２６  ドレイン領域
２７、２８  サイドウォール
２９  層間絶縁膜
３０  コンタクトプラグ
３１  ビット線
３２  凹凸シリコン膜
３３  キャパシタ絶縁膜
３４  半導体膜（ｎ型ポリシリコン膜）
３５  蓄積電極（ｎ型ポリシリコン柱）
３６  ボイド
【図１】
2004241687.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
2004241687.tif 000013
【図１２】
2004241687.tif 000014
【図１３】
2004241687.tif 000015
【図１４】
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【図１５】
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【図１６】
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【手続補正書】
【提出日】平成15年12月10日(2003.12.10)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
トレンチを有し第１導電型の半導体基板と、
前記トレンチの底面から側面にかけて前記底面と前記側面を含む前記半導体基板内に設けられた前記第１導電型と異なる導電型のプレート電極と、
前記トレンチの前記底面から前記側面にかけて前記底面と前記側面の上に設けられたキャパシタ絶縁膜と、
前記トレンチの前記側面の上に設けられ、前記キャパシタ絶縁膜に周状の下部端が接し、前記プレート電極に接するカラー酸化膜と、
前記プレート電極と前記キャパシタ絶縁膜の上に設けられ、上面の高さは前記カラー酸化膜の上部端の高さより高い蓄積電極と、
前記カラー酸化膜の上部端と前記蓄積電極の上面の上に設けられ、前記蓄積電極に電気的に接続し、前記トレンチの前記側面の上部に接するキャパシタ引き出し電極と、
前記トレンチの前記側面の上部を含む前記半導体基板内に設けられ、カラー酸化膜に接し、キャパシタ引き出し電極に電気的に接続し、前記第１導電型と異なる導電型のベリッドストラップ部とを有することを特徴とする半導体装置。
【請求項２】
前記カラー酸化膜の前記トレンチの前記側面に関する法線応力が張力であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記カラー酸化膜が、堆積によって前記トレンチの前記側面の上に設けられたことを特徴とする請求項１に記載の半導体装置。
【請求項４】
第１導電型の半導体基板の表面にトレンチを形成することと、
前記トレンチの内壁の上に第１の絶縁膜を形成することと、
前記第１の絶縁膜の上で前記トレンチ内に半導体柱を埋め込むことと、
前記トレンチの上部に位置する前記第１の絶縁膜と半導体柱をエッチングすることと、
前記トレンチの露出した内壁の上に第２の絶縁膜を堆積することと、
前記半導体柱をエッチングすることと、
前記第１の絶縁膜をエッチングすることと、
気相拡散法で前記トレンチの露出した内壁に前記第１導電型と異なる導電型のプレート  電極を形成することと、
前記プレート電極の上にキャパシタ絶縁膜を形成することと、
前記キャパシタ絶縁膜と前記第２の絶縁膜の上で前記トレンチ内に蓄積電極を埋め込むことを有することを特徴とするトレンチキャパシタの形成方法。
【請求項５】
前記蓄積電極の上部と前記第２の絶縁膜の上部をエッチングすることと、
前記トレンチの露出した内壁に前記第１導電型と異なる導電型のベリッドストラップ部を形成することと、
前記蓄積電極と前記ベリッドストラップ部の上で前記トレンチ内にキャパシタ引き出し電極を埋め込むことをさらに有することを特徴とする請求項４に記載のトレンチキャパシタの形成方法。