(57)【要約】【課題】ＳＩＭＤ型演算手段を利用して、ＪＰＥＧ方式のハフマン符号化の様な逐次的な処理を含む画像処理を高速に行う手段を提供することを目的とし、複数の要素プロセッサーが夫々所定画素数で構成される画像ブロックの画像信号を並列処理することにより処理の高速化を図ると共に、各要素プロセッサーで処理された結果を合成する手段を有する事によりハフマン符号化の様な逐次的な処理も効率よく行うことが可能となる。【解決手段】Ｎ個の並列動作可能なプロセッサーを有するＳＩＭＤ型演算手段において、複数の並列に動作する要素プロセッサー夫々に複数の画素から成る画像信号の符号化を行わせる手段と、該手段で得られた符号語を連続したビット列に結合する手段を有する事を特徴とする。【選択図】　　　　図１
2004104677.tif 000002
【特許請求の範囲】
【請求項１】
複数の要素プロセッサーに画像データをそれぞれ供給し、各要素プロセッサーに同種の演算を同時並行に実行させる画像処理装置において、各要素プロセッサーが夫々所定画素数の画像ブロックの画像信号に対してブロック圧縮処理を行う手段と、
各要素プロセッサーで処理された結果を連続したビット列として合成する合成手段、
を有する事を特徴とする画像処理装置。
【請求項２】
前記ブロック圧縮はＪＰＥＧ圧縮処理であり、前記各要素プロセッサーが符号化する画像ブロックは８画素＊８画素の画像信号に対して符号化処理を行う請求項１に記載の画像処理装置。
【請求項３】
前記符号化処理は各要素プロセッサー毎に符号化の為のルックアップテーブルを有し、該ルックアップテーブルを用いて並列に符号化処理を行う事を特徴とする請求項１に記載の画像処理装置。
【請求項４】
前記合成手段は逐次処理型のプロセッサーである事を特徴とする請求項１に記載の画像処理装置。
【請求項５】
前記ルックアップテーブルは符号に変換すべきデータに対する符号長と符号語の一部を予め格納してあり、該符号長と符号語の一部から符号語に変換する事を特徴とする請求項１に記載の画像処理装置。
【請求項６】
前記要素プロセッサーと逐次処理型のプロセッサーがモノリシックに構成されている事を特徴とする請求項５に記載の画像処理装置。
【請求項７】
請求項１ないし６いずれか記載の画像処理装置を用いて処理することを特徴とする画像処理方法。
【請求項８】
請求項７に示す画像処理方法をコンピュータに実行させるプログラムを記録したコンピュータ読み取り可能な記録媒体。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、ディジタル信号で表される画像データに基づいて形成された画像を出力する画像処理装置、画像処理方法およびその方法を可能とする記録媒体に関する。
【０００２】
【従来の技術】
現在、コピー機、ファクシミリ、プリンター、スキャナーといった画像処理装置の複合機として構成された、いわゆるＭＦＰ（Ｍｕｌｔｉ　ＦｕｎｃｔｉｏｎＰｒｉｎｔｅｒ）と呼ばれる画像処理装置がある。このようなＭＦＰの画像処理部に、ＳＩＭＤ（Ｓｉｎｇｌｅ　Ｉｎｓｔｒｕｃｔｉｏｎ　ｓｔｒｅａｍ　Ｍｕｌｔｉｐｌｅ　Ｄａｔａ　ｓｔｒｅａｍ）型のプロッセッサーを使用することにより、高速、かつプログラマブルに画像を処理する技術が記載されている（例えば、特許文献１参照）。
【０００３】
【特許文献１】
特開平８−３１５１２６号公報
【０００４】
【発明が解決しようとする課題】
しかしこの種のプロセッサーは多数の画素信号に同じ処理を施す場合においてはその並列性が有効に作用して処理の高速化が図れるが、ＪＰＥＧ方式のハフマン符号化の様な逐次的な処理を含む画像処理には向かないとされている。
【０００５】
本発明は、以上の点に着目して成されたもので、ＳＩＭＤ型演算手段を利用して、ＪＰＥＧ方式のハフマン符号化の様な逐次的な処理を含む画像処理を高速に行う画像処理装置、画像処理方法およびその方法を可能とする記録媒体を提供することを目的とする。
【０００６】
【課題を解決するための手段】
本発明は複数の並列に動作する要素プロセッサー夫々に複数の画素から成る画像信号の符号化を行わせる手段と、該手段で得られた符号語を連続したビット列に結合する手段を有する事を特徴とする。
【０００７】
すなわち、本発明の技術内容は以下の構成を備えることにより前記課題を解決できた。
【０００８】
（１）複数の要素プロセッサーに画像データをそれぞれ供給し、各要素プロセッサーに同種の演算を同時並行に実行させる画像処理装置において、各要素プロセッサーが夫々所定画素数の画像ブロックの画像信号に対してブロック圧縮処理を行う手段と、各要素プロセッサーで処理された結果を連続したビット列として合成する合成手段、を有する事を特徴とする画像処理装置。
【０００９】
（２）前記ブロック圧縮はＪＰＥＧ圧縮処理であり、前記各要素プロセッサーが符号化する画像ブロックは８画素＊８画素の画像信号に対して符号化処理を行う前記（１）に記載の画像処理装置。
【００１０】
（３）前記符号化処理は各要素プロセッサー毎に符号化の為のルックアップテーブルを有し、該ルックアップテーブルを用いて並列に符号化処理を行う事を特徴とする前記（１）に記載の画像処理装置。
【００１１】
（４）前記合成手段は逐次処理型のプロセッサーである事を特徴とする前記（１）に記載の画像処理装置。
【００１２】
（５）前記ルックアップテーブルは符号に変換すべきデータに対する符号長と符号語の一部を予め格納してあり、該符号長と符号語の一部から符号語に変換する事を特徴とする前記（１）に記載の画像処理装置。
【００１３】
（６）前記要素プロセッサーと逐次処理型のプロセッサーがモノリシックに構成されている事を特徴とする前記（１）に記載の画像処理装置。
【００１４】
（７）前記（１）ないし（６）いずれか記載の画像処理装置を用いて処理することを特徴とする画像処理方法。
【００１５】
（８）前記（７）に示す画像処理方法をコンピュータに実行させるプログラムを記録したコンピュータ読み取り可能な記録媒体。
【００１６】
【発明の実施の形態】
まず、本実施の形態にかかる画像処理装置の原理について説明する。図１は、この発明の本実施の形態にかかる画像処理装置の構成を機能的に示すブロック図である。図１において、画像処理装置は、以下に示す５つのユニットを含む構成である。
【００１７】
上記５つのユニットとは、画像データ制御ユニット１００と、画像データを入力する画像データ入力ユニット１０１と、画像を蓄積する画像メモリーを制御して画像データの書き込み／読み出しをおこなう画像メモリー制御ユニット１０２と、画像データに対し加工編集等の画像処理を施す画像処理ユニット１０３と、画像データを転写紙等に書き込む画像書込ユニット１０４と、である。
【００１８】
上記各ユニットは、画像データ制御ユニット１００を中心に構成されている。すなわち、画像データ入力ユニット１０１、画像メモリー制御ユニット１０２、画像処理ユニット１０３、画像書込ユニット１０４は、いずれも画像データ制御ユニット１００に接続されている。以下、この各ユニットについて、それぞれ説明する。
【００１９】
画像データ制御ユニット１００によりおこなわれる処理は以下である。
【００２０】
制御データバスインターフェース処理、全体システム制御、ローカルバス制御処理（システムコントローラーを起動させるためのＲＯＭ、ＲＡＭ、アクセス制御処理）、画像データ入力ユニット１０１とのインターフェース処理、画像メモリー制御ユニット１０２とのインターフェース処理、画像処理ユニット１０３とのインターフェース処理、画像書込みユニット１０４とのインターフェース処理、ネットワーク制御処理、等である。
【００２１】
画像データ入力ユニット１０１によりおこなわれる処理は以下である。
【００２２】
システムコントローラーとのインターフェース制御処理、光学系による原稿反射光の読み取り処理、ＣＣＤ（Ｃｈａｒｇｅ　Ｃｏｕｐｌｅｄ　Ｄｅｖｉｃｅ：電荷結合素子）等を用いた電気信号への変換処理、Ａ／Ｄ変換器でのディジタル化処理、シェーディング補正処理（光源の照度分布ムラを補正する処理）、読み取り系の濃度特性を補正する処理、ネットワークを介して入力されるＰＤＬ画像データのラスタライズ処理、等である。
【００２３】
画像メモリー制御ユニット１０２によりおこなわれる処理は以下である。
システムコントローラーとのインターフェース制御処理、メモリー部への書き込み・読み出し処理、メモリーモジュールへのアクセス制御処理（複数のユニットからのメモリー・アクセス要求の調停処理）、等である。
【００２４】
画像処理ユニット１０３によりおこなわれる処理は以下である。
【００２５】
入力マスキング処理、出力マスキング処理、下色除去処理、空間フィルター処理、主走査方向の任意変倍処理、カラーバランス調整処理、濃度変換（γ変換処理：濃度調整キーに対応）、単純二値化処理、各種擬似中間調処理、ドット配置位相制御処理（ジャギー補正）、黒文字処理（色判定、属性判定、適応処理）、密度変換処理、画像データの圧縮／伸張処理、等である。
【００２６】
画像書込ユニット１０４によりおこなわれる処理は以下である。
【００２７】
画像信号のパルス制御処理、パラレルデータとシリアルデータのフォーマット変換処理、等である。
【００２８】
【ディジタル複合機のハードウエア構成】
次に、本実施の形態にかかる画像処理装置がディジタル複合機を構成する場合のハードウエア構成について説明する。図２は本実施の形態にかかる画像処理装置のハードウエア構成の一例を示すブロック図である。
【００２９】
図２のブロック図において、本実施の形態にかかる画像処理装置は、読取ユニット２０１と、ＰＤＬ処理ユニット２０２と、画像データ制御部２０３と、本発明を実施する画像処理プロセッサー２０４と、作像ユニット２０５、メモリー制御部２０６、メモリーモジュール２０７、ネットワーク制御部２１４、画像処理プロセッサーに接続されるワーキングメモリー２１６とを備える。また、本実施の形態にかかる画像処理装置は、制御用データバス２０８を介して、システムコントローラー２０９と、ＲＯＭ２１０と、ＲＡＭ２１１、操作パネル２１２とを備える。さらに、ネットワーク２１３を介して、パーソナルコンピュータ２１５に接続されている。
【００３０】
上記した構成のうち、画像処理プロセッサー２０４は、画像に基づいて作成されたディジタル信号である画像データを顕像として出力できるように処理し、複数の画像形成動作を実現できるプログラマブルな画像処理手段である。また、画像データ制御部２０３は、画像データを伝送するデータバスと画像処理プロセッサー２０４による画像処理に用いられる処理ユニット間の画像データ伝送を一括して管理する画像データ伝送管理手段であり、読取ユニット２０１、ＰＤＬ処理ユニット２０２、画像処理プロセッサー２０４、メモリー制御部２０６、作像ユニット２０５、ネットワーク制御部２１４間のデータ伝送管理を行なう。なお、本発明は、画像処理プロセッサー２０４にかかるもので、画像処理プロセッサー２０４の構成については、図３以降の図面を用いて詳細に説明するものとする。
【００３１】
また、本実施の形態にかかる画像処理装置は、画像データ記憶管理手段として、画像メモリー制御部２０６に接続されるメモリーモジュール２０７を備える。
【００３２】
ここで、上記各構成部と、図１に示した各ユニット１００〜１０４との関係について説明する。すなわち、読取ユニット２０１およびＰＤＬ処理ユニット２０２により、図１に示した画像データ入力ユニット１０１の機能を実現する。また同様に、画像データ制御部２０３、システムコントローラー２０９、ＲＯＭ２１０、ＲＡＭ２１１、操作パネル２１２、ネットワーク制御部２１４により、画像データ制御ユニット１００の機能を実現する。また同様に、画像処理プロセッサー２０４、ワーキングメモリー２１６により画像処理ユニット１０３の機能を実現する。
【００３３】
また同様に作像ユニット２０５により画像書込ユニット１０４を実現する。また同様に、メモリー制御部２０６およびメモリーモジュール２０７により画像メモリー制御ユニット１０２を実現する。
【００３４】
尚、システムコントローラー２０９は、制御用データバス２０８を介して接続されたＲＯＭ２１０に記憶された制御プログラムに基づき動作するものであり、ＲＡＭ２１１をワーク用メモリーとして使用している。また、読取ユニット２０１、ＰＤＬ処理ユニット２０２、画像データ制御部２０３、画像処理プロセッサー部２０４、作像ユニット２０５、メモリー制御部２０６、ネットワーク制御部２１４、操作パネル２１２は、制御用データバス２０８を介して、システムコントローラー２０９に動作が制御されるものである。
【００３５】
各構成部の内容について説明する。原稿を光学的に読み取る読取ユニット２０１は、ランプとミラーとレンズ、受光素子から構成され、原稿に対するランプ照射の反射光をミラーおよびレンズにより受光素子に集光する。
【００３６】
受光素子、たとえばＣＣＤにおいてＲＧＢに色分解され電気信号に変換されたカラー画像データはディジタル信号に変換された後、読取ユニット２０１より出力（送信）される。
【００３７】
ＰＤＬ処理ユニット２０２は、ネットワーク２１３に接続されたパーソナルコンピュータ２１５より出力されたＰＤＬ画像データをビットマップ画像へラスタライズするユニットである。ネットワーク２１３を介して入力されたＰＤＬ画像データがネットワーク制御部２１４を介して、ＰＤＬ処理ユニット２０２に入力されると、ＰＤＬ処理ユニット２０２は、入力されたＰＤＬ画像データに基づいたラスタライズを行ない、ビットマップ画像データを出力（送信）する。以上のように、読取ユニット２０１、ＰＤＬ処理ユニット２０２より出力（送信）された画像データは画像データ制御部２０３に入力（受信）される。
【００３８】
読取ユニット２０１、ＰＤＬ処理ユニット２０２より画像データ制御部２０３が受信した画像データは、画像データ処理プロセッサー部２０４、または、メモリー制御部２０６に出力される。
【００３９】
まず、画像処理プロセッサー部２０４に出力される場合の動作について説明する。
【００４０】
画像処理プロセッサー２０４に入力された画像データは、ワーキングメモリー２１６を用いながら画像処理プロセッサー部２０４にて処理が行なわれた後、再度画像データ制御部２０３に出力される。画像処理プロセッサー部２０４より、画像データ処理部２０３に入力された画像データは、メモリー制御部２０６に出力され、メモリー制御部２０６を介して、メモリーモジュール２０７に記憶される。
【００４１】
画像処理プロセッサー部２０４による１画面分の画像データの処理が終了し、１画面分の処理済みデータが、メモリーモジュールに記憶された後、メモリー制御部２０６は、メモリーモジュール２０７に対する画像データの読み出しを行ない読み出された画像データを画像データ制御部２０３を介して、作像ユニット２０５に出力し、プリント出力を得る。あるいは、メモリーモジュール２０７より読み出された画像データを画像データ制御部２０３より、ネットワーク制御部２１４に出力し、ネットワーク２１３を介して、パーソナルコンピュータ２１５に出力するように動作する。
【００４２】
次に、読取ユニット２０１、ＰＤＬ処理ユニット２０２より画像データ制御部２０３が受信した画像データをメモリー制御部２０６に出力する場合の動作について説明する。画像データ制御部２０３より、メモリー制御部２０６に入力された画像データは、メモリーモジュール２０７に記憶される。次に、メモリー制御部２０６は、メモリーモジュール２０７より、記憶された画像データを読み出し、画像データ制御部２０３を介して、画像処理プロセッサー部２０４に出力する。画像処理プロセッサー部２０４では、入力された画像データを処理し、処理後の画像データを、再度画像データ制御部２０３、メモリー制御部２０６を介して、メモリーモジュール２０７に記憶する。画像処理プロセッサー部２０４による１画面分の画像データの処理が終了し、１画面分の処理済みデータが、メモリーモジュール２０７に記憶された後、メモリー制御部２０６は、メモリーモジュール２０７に対する画像データの読み出しを行ない読み出された画像データを画像データ制御部２０３を介して、作像ユニット２０５に出力し、プリント出力を得る。あるいは、画像処理プロセッサー部２０４でデータ圧縮処理した画像データをメモリーモジュール２０７より読み出し、画像データ制御部２０３より、ネットワーク制御部２１４に出力し、ネットワーク２１３を介して、パーソナルコンピュータ２１５に出力するように動作する。
【００４３】
上記動作例は、読取ユニット２０１、ＰＤＬ処理ユニット２０２より出力された画像データに対する処理を画像処理プロセッサー部２０４により行ない、１画面分の処理済み画像データがメモリーモジュール２０７に記憶された後、メモリーモジュール２０７より、処理済画像データの読み出しを行ない、作像ユニット２０５、あるいは、ネットワーク制御部２１４に出力する例を示したが、処理済み画像データの記憶が１画面分終了する前に、処理済みの画像データをメモリーモジュール２０７より読み出しを開始するように制御してもよい。
【００４４】
さらには、メモリーモジュール２０７に画像データを記憶させない動作例について説明する。
【００４５】
読取ユニット２０１、ＰＤＬ処理ユニット２０２より画像データ制御部２０３が受信した画像データは、画像データ制御部２０３より、画像処理プロセッサー部２０４に出力される。画像処理プロセッサー部２０４では、入力された画像データに所定の処理を行ない、画像データ制御部２０３に出力する。画像処理プロセッサー部２０４より、画像データ制御部２０３に入力された画像データは、画像データ制御部２０３を介して、作像ユニット２０５、ネットワーク制御部２１４に出力される。
【００４６】
メモリーモジュール２０７に処理済みの画像データ１面分を記憶する場合の動作例としては、１枚の原稿について複数枚を複写する場合に、読取ユニット２０１を１回だけ動作させ、読取ユニット２０１により読み取った画像データをメモリーモジュール２０７に記憶し、記憶された画像データを複数回読み出すという方法がある。
【００４７】
メモリーモジュール２０７に画像データを記憶させない動作例としては、１枚の原稿を１枚だけ複写する場合がある。読み取り画像データに対する処理済みデータを直接作像ユニット２０５に出力すれば、よいので、メモリーモジュール２０７へのアクセスをおこなう必要はない。
【００４８】
尚本装置の全体の動作は、操作パネル２１２より入力された、画像処理装置がおこなうべき処理に基づいてシステムコントローラー２０９により制御される。操作パネル２１２からは、処理の種類（複写、送信、画像読込、プリント等）および処理の枚数等を入力することができる。
【００４９】
図３は、図２に示した本発明の画像処理プロセッサー部２０４の構成を説明するための図である。図示した画像処理プロセッサー部２０４は、ＦＩＦＯメモリー３０１、３０７と、演算処理ユニット３００から構成され、演算処理ユニット３００は、入力レジスタ３０２、出力レジスタ３０４、ＳＩＭＤ型のデータ演算処理部３０３からなるＳＩＭＤプロセッサー３０８と、制御プロセッサー部３０５、外部メモリインターフェイス３０６を有している。なお、ＳＩＭＤとは、複数のデータに対し、単一の命令を並列に実行させるもので、本実施例では、１２８個のＰＥによりデータ演算処理部３０３が構成されている。ＦＩＦＯメモリー３０１は、読取ユニット２０１、または、ＰＤＬ処理ユニット２０２より入力される画像データ１ライン分（７１６８画素）の容量を有するファーストイン、ファーストアウトのメモリーであり、書込みと読み出しが独立に制御される。画像データ制御部２０３のデータバスＡより入力された画像データは、ＦＩＦＯメモリー３０１に入力され、データ演算処理部３０３が有するＰＥの数と等しいレジスタ数で構成された入力レジスタ３０２に１２８個分の画像データとして５６分割して入力される。ＦＩＦＯメモリー３０１より、入力レジスタ３０２に入力された画像データは、データ演算処理部３０３、外部メモリインターフェイス３０６に出力される。データ演算処理部３０３に入力された画像データは、データ演算処理部３０３にて所定の処理が行なわれ、処理後の画像データが、出力レジスタ３０４、外部メモリインターフェイス３０６に出力される。尚、外部メモリインターフェイス３０６には、データ演算処理部３０３で処理された中間データを出力することも、可能な構成となっている。出力レジスタ３０４は、入力レジスタ３０２と同様に、データ演算処理部３０３が有するＰＥ数と等しいレジスタ数で構成されている。出力レジスタ３０４の出力画像データは、画像データ１ライン分の容量を有するＦＩＦＯメモリー３０７に入力される。ＦＩＦＯメモリー３０７は、書込みと読み出しが独立に制御されるファーストイン、ファーストアウトのメモリーである。ＦＩＦＯメモリー３０７より出力される画像データ信号は、データバスＢを介して画像データ制御部２０３に出力され、異なる演算処理ユニットに入力される。さらに、ＳＩＭＤプロセッサー３０８及び外部メモリインターフェイス３０６は、図２に示した制御用データバス２０８に接続された制御プロセッサー部３０５と接続されている。制御プロセッサー部３０５は、データ演算処理部３０３のＰＥに対する命令の供給、各ＰＥのステータスの判断、各ＰＥに接続されたメモリー、レジスタへのデータの入出力等の制御及び外部メモリインターフェイス３０６を制御し、ＳＩＭＤプロセッサー３０８の内部メモリーやレジスタとワーキングメモリー２１６間のデータ制御を行なうものである。尚、制御プロセッサー３０５とＳＩＭＤプロセッサー３０８は互いに異なる処理を独立に実行することが可能である。
【００５０】
次に、ＳＩＭＤ型プロセッサーを構成するデータ演算処理部３０３を含む演算処理ユニット３００の概略ブロックを図４に示し、説明する。
【００５１】
図４中、３０５は、図３に示した制御プロセッサー部を示し、制御プロセッサー４０１および、制御プロセッサー及びＳＩＭＤプロセッサーの動作を制御するプログラムが格納されたプログラムメモリー４０２、データメモリー４０３より構成される。４０４は、ＳＩＭＤプロセッサー３０８を構成するひとつのＰＥを示し、前述したように、本実施例におけるＳＩＭＤプロセッサー３０８は１２８個のＰＥ（ＰＥ０〜ＰＥ１２７）により構成されている。
【００５２】
図４に示したように、それぞれのＰＥは、８ビットの演算ユニット（ＡＬＵ）４０５と、８ビットのレジスタ１６本から構成される汎用レジスタ４０６、ＡＬＵの演算動作を実施するか否かを制御するマスクレジスタ４０７、演算途中のデータを格納するＰＥレジスタ４０８、出力レジスタ４０９、入力レジスタ４１０、２Ｋバイトの容量を有するメモリー４１１から構成される。ＡＬＵ４０５、ＰＥレジスタ４０８は、隣接するＰＥ間における同一構成要素との接続がなされており、データの入出力が可能な構成となっている。また、出力レジスタ４０９、入力レジスタ４１０も隣接するＰＥ間の同一構成要素との接続が行なわれており、１２８段のシフトレジスタとして動作する。尚、図３中の入力レジスタ３０２、出力レジスタ３０４に相当するブロックには同一符号を付して図４に示してある。
【００５３】
また、各ＰＥにおけるメモリー４１１は、外部メモリインターフェイス３０６を介して、データバスＣより、ワーキングメモリー２１６に接続される。
【００５４】
尚、同一ＰＥを構成するＡＬＵ４０５、汎用レジスタ４０６、マスクレジスタ４０７、ＰＥレジスタ４０８、出力レジスタ４０９、入力レジスタ４１０、メモリー４１３は、任意のブロック間におけるデータの入出力が可能な構成となっており、例えば、メモリー４１１から、ＰＥレジスタ４０８へのデータ入出力、ＰＥレジスタ４０８から外部メモリインターフェイス３０６へのデータ入出力が可能な構成となっている。
【００５５】
各ＰＥに対する命令の供給は、制御プロセッサー４０１より、命令供給バス４１３を介して各ＰＥに同一内容で与えられ、全てのＰＥが同一の命令に従った動作を行なうように制御されるが、各ＰＥに与える処理対象のデータを異ならせることにより、各ＰＥが、異なる処理対象データに対する演算処理を並列に行なうように制御される。たとえば、画像データ１ライン中の１２８画素の内容を各画素ごとにＰＥレジスタに配置し、同一の命令コードでＰＥレジスタに対する演算処理をさせれば、１画素ずつ逐次処理するよりも短時間で１２８画素分の処理結果が得られる。
【００５６】
各ＰＥのＡＬＵ４０５における演算結果、および、ＰＥレジスタ４０８の内容は、隣接するＰＥ間で入出力可能な構成となっていることにより、隣接ＰＥのＰＥレジスタ４０８、および、ＡＬＵ４０５の演算結果を参照した演算処理が各ＰＥで行なうことも可能な構成となっている。さらに、各ＰＥのメモリー４１１および、入力レジスタ４１０、出力レジスタ４０９、ＰＥレジスタ４０８、マスクレジスタ４０７、汎用レジスタ４０６は、メモリー／レジスタアクセスバス４１４を介して制御プロセッサー４０１に接続され、メモリー、および、各レジスタデータの入出力が、制御プロセッサー４０１により制御される。
【００５７】
また、制御プロセッサー４０１は、制御用データバス２０８を介して、図２中のシステムコントローラー２０９と制御データの入出力が可能な構成となっている。さらに、制御プロセッサー４０１の動作を制御するプログラムメモリー４０２、および、データメモリー４０３は、制御用データバス２０８を介してシステムコントローラー２０９よりアクセス可能な構成となっており、システムコントローラー２０９により、画像処理ユニット３００で行なう処理内容に応じて、制御プロセッサー４０１の動作を制御するプログラムメモリー４０２の書き換えが可能な構成となっている。
【００５８】
図５は本発明でＪＰＥＧ圧縮する画像ブロックの配列をしめした図であり、各ブロックＢ（ｎ、ｍ）は夫々図６に示す様に８＊８（＝６４）画素を１ブロックとし、Ａ４サイズ６００ＤＰＩの画像の場合、連続してラスタ入力される図上横方向に８９６ブロック縦方向に６３０ブロック配列される。
【００５９】
ラスタ状の画像信号は図３においてＦＩＦＯメモリー３０１を介してＳＩＭＤプロセッサー３０８の入力レジスタ３０２に１２８画素単位で入力し、外部メモリインターフェイス３０６を使ってワーキングメモリー２１６に順次記憶保持する。ワーキングメモリー２１６で８ライン分保持された画像信号は、ＳＩＭＤプロセッサー３０８の各ＰＥが担当する内部メモリー４１１に夫々８＊８画素で構成される符号化されるべき６４個の画像信号として入力する。
【００６０】
図７は各ＰＥ毎のメモリー４１１に格納された画素信号の配列を示す図であり、ＰＥ０はＢ（０、０）をＰＥ１はＢ（０、１）の画像信号の符号化を担当する。ここでメモリーには夫々、各ブロックの画像信号をＤ１１、Ｄ２１、Ｄ３１、Ｄ４１………Ｄ８１の順に配列し、連続してＤ１２、Ｄ２２、Ｄ３２、Ｄ４２………Ｄ８２、次にＤ１３の行、Ｄ１４の行の様に順にＤ８８の画素まで格納する。従って各ＰＥのメモリー４１１には担当する画像ブロック中の同じ位置の画像信号が相対的に同じアドレスに格納されている事になる。
【００６１】
図８は各ＰＥがこれら６４個の画像信号に対して実行するＪＰＥＧ圧縮処理の概要を示すフローチャートである。
【００６２】
先に説明した画像入力ステップ８０１が終了した後、６４個の画像信号に対して２次元離散コサイン変換（ＤＣＴと以降記載）を施し（ステップ８０２）６４個の空間周波数成分を示すＤＣＴ係数を得る。得られた６４個のＤＣＴ係数を符号化し易い順に並べ替え（ステップ８０３）、ステップ８０４でこれら６４個のＤＣＴ係数のハフマン符号化を行う。各ＰＥではこれらの動作を異なるブロックの画像信号に対して並列に施し、各ＰＥ毎に異なる符号長のハフマン符号が得られる。得られた符号はステップ８０５で外部ワーキングメモリー２１６に出力し、連続した１２８個のブロックの符号としてシリアルに連続させる。以上の処理を１ブロックラインで７回繰り返し（ステップ８０６）、１ページ全体に対して処理する（ステップ８０７）。
【００６３】
図９にＤＣＴの演算をフローチャートで示す。まず図１０ａに示す６４個の画像信号［Ｄ］に対して図１０ｂのＤＣＴ変換係数［Ｎ］の転置行列を用いて行列演算を行ない６４個のＤＣＴ係数の中間値［Ｙ］を求める（ステップ９０１）。ＤＣＴの為の変換係数［Ｎ］は例えば図１０ｃに示す極性付き１３ビットデータの場合、例えば要素Ｙ１１は四捨五入を行ない下式の様になる。
【００６４】
Ｙ１１＝（Ｄ１１＊Ｙ１１＋Ｄ２１＊Ｙ２１＋…Ｄ７１＊Ｙ７１＋Ｄ８１＊Ｙ８１＋２０４８）／４０９６８ビットの画像信号と１３ビットの係数との積和演算を８回行って四捨五入する。
【００６５】
得られた中間値［Ｙ］とＤＣＴ変換係数［Ｎ］との行列演算（ステップ９０２）を同様に行って最終的にＤＣＴ係数［Ｃ］が得られる。得られたＤＣＴ係数はステップ９０３で各６４個のＤＣＴ係数を図１０ｆで示す各要素毎に設定した閾値マトリックス［Ｑ］を用いて量子化する。量子化は各要素を閾値で割り、四捨五入とする。この量子化した値を以降ＤＣＴ係数と呼ぶ。尚、量子化後の各ＤＣＴ係数の値は符号付き１１ビットの値とする。又図９では説明の都合上各演算は８＊８の行列演算を直接行っているが、６４個のＤＣＴ係数の実際は図１０ｃに示す様に７種の定数と極性の組み合わせで構成される為、同じ係数の演算を纏める事で、演算の高速化が図れる。
【００６６】
さて図１１に得られた量子化後のＤＣＴ係数を示すが、各要素は直流（ＤＣ）成分Ｃ１１とＣ１２からＣ８８までの６３個のＡＣ成分とから構成されており、６４個の各要素は周波数の低い順に図示するジグザグの順番にハフマン符号化を行う。
【００６７】
従って以降の処理をやり易くする為に得られた各要素を図１２に示す様にこの順番に１次元に並び替える（ステップ８０３）。即ち各ＰＥが担当する内部メモリー４１１の相対的に同じアドレスに各ブロックの同じ周波数を示すＤＣＴ係数の要素を格納する。
【００６８】
次にハフマン符号化について図１３を用いて説明する。
【００６９】
先ずステップ１３０１で担当するブロックが符号列の先頭ブロックか否かを判断し、先頭ブロックで無い場合はステップ１３０２に分岐しＤＣ係数Ｃ１１の値の隣接ブロックのそれとの差を求める。尚先頭ブロックの場合はＤＣ係数Ｃ１１それ自体を符号化する。ＤＣ係数の符号化（ステップ１３０３）終了後、符号バッファーに変換した符号語と符号長レジスタにＤＣ係数の符号長を積算して格納する（ステップ１３０４）。
【００７０】
次にステップ１３０５で以降の６３個のＡＣ係数を順次符号化するが、夫々符号語に変換される度に先の符号バッファーに出力すると共に、符号長を積算して行く（ステップ１３０７）。
【００７１】
６３個全てのＤＣＴ係数が符号化された事が判断（ステップ１３０７）されて符号化が終了する。
【００７２】
図１４は先に説明したＤＣ係数Ｃ１１のハフマン符号化の手順（ステップ１３０３）をより詳しく示したフローチャートである。
【００７３】
ＳＩＭＤプロセッサー３０８は隣り合うＰＥが保持するレジスタの値を一命令で参照する事が可能な為、隣接ブロックとのＤＣ係数の差は容易に得られ、その値をレジスタＡに保持する（ステップ１４０１）。ＤＣ係数の値から属するグループ番号（ＧＮ）を求める為にその絶対値をレジスタＢに保持しＧＮ値を０に初期化する（ステップ１４０２）。ステップ１４０４ではＢの値を１ビット毎右にシフトしながらその回数をＧＮ値として計数し、ステップ１４０３でＢの値が０になるまで繰返す。Ｂの値が０になり、ステップ１４０５に分岐した時、保持されたＧＮ値が今符号化すべきＤＣ係数のグループ番号である。図１５ａ、及び図１５ｂは夫々得られたグループ番号ＧＮに割り付けられた符号長（ＤＣＬＵＴ２）と符号語（ＤＣＬＵＴ１）を表すルックアップテーブル（ＬＵＴ）であり、各ＤＣＴ係数は最大１１ビットの為、夫々１２ワードの容量を有する。これらのＬＵＴは各ＰＥの担当する内部メモリー４１１に予め書き込んでおく。
【００７４】
従って得られたＧＮ値を使ってＤＣＬＵＴ２（ＧＮ）で符号長が、又ＤＣＬＵＴ１（ＧＮ）の下位から符号長分が符号語として得られる（ステップ１４０５）。符号語は符号バッファーＣＢに出力し、符号長は符号長レジスタＣＬに代入する。尚、グループ内での係数の位置を示す符号はグループ番号と同じビット数を必要とする為、符号長レジスタには符号長と共にＧＮ値を加算する。
【００７５】
今符号化すべきＤＣ係数が正の値の場合、係数の位置を示す符号はレジスタＡの下位ＧＮビット即ちＡその物であるのでＣレジスタにＡを代入する（ステップ１４０６）。一方、ＤＣ係数Ａが負の値の場合、Ａ−１の下位ＧＮビットが係数の位置を示す符号となるのでこの値をＣレジスタに代入する（ステップ１４０８）。得られた係数のグループ内の位置を示す符号Ｃを符号バッファーＣＢに追加（ステップ１４０９）してＤＣ係数のハフマン符号化が終了する。
【００７６】
例えばＤＣ係数４０で前のブロックとの差分が１０の場合、ＧＮ＝４、ＤＣＬＵＴ２から符号長は３ビット、符号語はＤＣＬＵＴ１から［１００］。符号位置を示す符号は１０、即ち［１０１０］、４ビット、従って、符号は［１００１０１０］となり、符合長は７ビットとなる。
【００７７】
図１６は先に説明したＡＣ係数の符号化ステップ１３０５をより詳細に説明するフローチャートである。ＡＣ係数の符号化は図１２に示した様に６３個の１次元に再配列した各係数をＣ１２−Ｃ２１−Ｃ３１−Ｃ２２−−−−−−−−−−−−−−Ｃ８８の順に符号を参照し、０以外の係数に対して、該係数の値とその直前までの０の係数の連続数と組み合わせて符号化が行われる。従って先ずゼロの係数が連続する数を計数するレジスタＺＬを０に初期化（ステップ１６０１）し、Ｃ１２から順に各係数が０か否かを判断（ステップ１６０２）し、レジスタＺＬで０の連続する数を計数（ステップ１６０３）すると共に０以外の係数を検出する。０以外の計数が検出されるか、或いは１５個０が連続している事が検出されればステップ１６０５に分岐し、検出した係数の値をＡレジスタに、その絶対値をＢレジスタに代入すると共に、グループ番号ＧＮを０に初期化する。ステップ１６０６、１６０７はＤＣ係数の符号化と同様に、係数のグループ番号を算出するステップであり、グループ番号ＧＮが決定されれば、ステップ１６０８に分岐する。
【００７８】
ステップ１６０８では得られた係数のグループ番号ＧＮと該係数の前に連続する０の数ＺＬが決定されている為、この２つのパラメータに応じてハフマン符号をテーブルから参照する。ＡＣ係数の符号語の種類はＺＬとＧＮの組み合わせで都合１６２通りありその一部を図１７に示す。図１７ａはＺＬ／ＧＮで予め決められた符合語を示すＬテーブルＡＣＬＵＴ１を、図１７ｂはその符号長を示すテーブルＡＣＬＵＴ２を示す。
【００７９】
従ってＡＣＬＵＴ２（ＺＬ／ＧＮ）で符号長が得られ、ＡＣＬＵＴ１（ＺＬ／ＧＮ）の下位から符号長分を取り出せば、符号語が得られる。尚符号長レジスタＣＬにはＤＣ係数の場合と同様にグループ内の位置を示す符号の符号長ＧＮを加えて加算しておく。
【００８０】
ステップ１６０９以降はグループ内の位置を表す符号を生成するルーチンであり、先に説明したＤＣ係数の場合と同様の処理の為説明は省略する。
【００８１】
例としてＣ１２：０、Ｃ２１：７、Ｃ３１：４の場合について述べると、Ｃ２１が０以外の係数であるので、ＺＬは１、ＧＮは３となる。符号化は０／３で行う為、図１７ａ，ｂのＡＣＬＵＴ２より符号長は７、符号語は［１１１１００１］又、グループ番号３の中での位置を示す符号は７即ち［１１１］。
【００８２】
従って符号バッファーに追加される符号は［１１１１００１１１１］となり符号長レジスタＣＬには１０が追加される。
【００８３】
この時点でＤＣ係数も含めて符号バッファーＣＢには符号長１７の符号［１００１０１０１１１１００１１１１］が格納されている事になる。
【００８４】
ＤＣＴ係数Ｃ３１以降Ｃ８８まで同様の処理を繰返して８＊８画素のブロックに対するハフマン符号化が各ＰＥ毎に終了する。
【００８５】
図１８は図８の符号化信号出力ステップ８０５をより詳細に説明するフローチャートである。
【００８６】
先述したＤＣＴ及びハフマン符号化は１２８組の各ＰＥ夫々が並列に８＊８画素のブロックに対して処理を行う為、図２３に示す様に夫々のＰＥは符号バッファーＣＢと符号長レジスタＣＬに夫々異なる長さの符号長の符号語が保持されている。
【００８７】
例えばＰＥ０は画像ブロックＢ（０、０）に対して符号化を行ない、符号長４４ビットの符号語を符号語バッファーＣＢ中に保持している。これら各ＰＥ毎に保持している符号語を連続したビット列に連続化しなけば成らない。従って図１８のステップ１８０１では各ＰＥが保持している１バイトの符号長レジスタの値を外部ワーキングメモリー２１６に転送する。
【００８８】
更に符号語バッファーに保持された符号語を所定のバイト数分外部ワーキングメモリーに転送する。次に今転送した符号語を全体に１ビット分ずつ７ビットまでシフト（ステップ１８０３）した７種の符号語を順次外部ワーキングメモリーに転送する。図２４にＰＥ１で得られた５０ｂｉｔの符号語ＣＢ（１）０に対しての例を示す。先頭に１ビット０を追加し、全体に１ビットシフトした符号語をＣＢ（１）１、同様に２ビットシフトした符号語をＣＢ（１）２、７ビットシフトした符号語をＣＢ（１）７として順次生成して外部ワーキングメモリー２１６に転送する。各ＰＥで以上の処理が並列に処理されるので、外部ワーキングメモリー２１６には各ＰＥに対応するアドレスに１バイトの符号長を表すデータと夫々位相が異なる８種の符号語を表すデータ群が転送されている事になる。これら位相の異なる８種の符号語は夫々隣接する前のブロックの符号長に応じて選択し、連続するビット列を生成する為に、予め用意しておく。
【００８９】
以上ステップ１８０１からステップ１８０４まではＳＩＭＤプロセッサー３０８の各ＰＥが並列に処理するステップであるが、ステップ１８０５以降は逐次処理を担当する制御プロセッサー４０１の処理ステップを示す。
【００９０】
先ず制御プロセッサーは外部ワーキングメモリー２１６から先頭のブロックの符号長ＣＬ（０）と符号語ＣＢ（０）０を取り込み（ステップ１８０５）、その符号長ＣＬ（０）を８で割った余り、即ち符号語の最後の１バイトの余りビット数をＯＦレジスタに入れる。図２３の例ではＣＬ（０）は４４であるのでＯＦは４となる。即ちＣＢ（０）０は５バイトの符号と６バイト目の上位４ビットまでが有効な符号語である事が判り、従ってＰＥ１が担当するＣＢ（１）は先頭の１バイトの符号語は上位４ビットに０を付加した４ビットシフトした符号語ＣＢ（１）４を使えば、図２５に示す様に連続したビット列として符号語を生成出来る（ステップ１８０７）。
【００９１】
符号語の連結はＣＢ（０）０の最終バイトデータと、ＣＢ（１）４の先頭バイトデータを加算すれば良い（ステップ１８０８）。以上の処理を１２８個のブロック画像の符号語に対してで繰返して８＊８＊１２８画素の画像に対するハフマン符号語が連続したビット列として出力出来る。
【００９２】
尚、図１８のステップ１８０６以降で示す処理は１２８個のＰＥが並列に動作する処理では無く制御プロセッサー４０１の処理の為、実際は各ＰＥが次の画像ブロックに対する符号化処理を行っている間に並列に行える処理である。
【００９３】
又、符号ビット列に付加するヘッダー等他の制御符号は規格に準じた処理の為説明は省略する。
【００９４】
【別実施例１】
先の実施例で図１５及び図１７に示すＬＵＴを用いて符号化を行う例を示したが、例えば図１５ｂに示すＤＣ係数の符号はグループ番号１１に対して８ビット以上の符号が割り当てられている為ＬＵＴは１１＊２バイトの容量を必要とする。又図１７ａに示すＡＣ係数の符号も最大で１６ビットの符号を持つ為、その容量は１６２＊２バイトとなる。本発明に用いるＳＩＭＤプロセッサー３０８では内部メモリーとして各ＰＥが２ＫＢの容量を有する為これらのＬＵＴは各ＰＥ毎に持つ事が可能であるが、他の処理も行うにはＬＵＴを削減する事が有効である。従って夫々これらのＬＵＴの容量を削減する別実施例を説明する。
【００９５】
図１９はＤＣ係数を符号化する際に用いるＬＵＴであり、先の実施例における図１５に示したＬＵＴとの違いは、格納された符号語にある。即ち図１５ｂに示される符号語の内ＬＵＴとして格納された符号語は夫々正規の符号語の下位４ビットのみとする事が特徴である。つまり４ビットを超える符号語の上位の符号ビットが全て１である事に着目すれば、夫々正規の符号はＬＵＴで得られる下位の４ビットの符号の上位に（符号長−４）個の１を付加すれば得る事が可能になる。つまりグループ番号１０の場合図１９のＬＵＴを使えば、上位４ビットから符号長が８であることが判り、符号語の下位４ビットは［１１１０］であるのでその上位に（８−４）＝４個の１を加えて［１１１１１１１０］となる。
【００９６】
図１４で示した符号語取得ステップ１４０５を上記別実施例に変更した処理を図２１に示す。ステップ２１０１は今符号化すべきグループ番号ＧＮを用いてＤＣＬＵＴで変換された１バイトのコードから符号長を求めレジスタＤに格納する。同様にステップ２１０２で下位４ビットの符号語を取り出しレジスタＥに格納する。符号長が４を超える場合ステップ２１０３に分岐し、（符号長−４）に相当する数だけビット１を先の４ビットの符号語Ｅに付加する。
【００９７】
符号バッファーＣＢに生成された符号語を符号長Ｄビット分追加し（ステップ２１０４）、符号長レジスタＣＬに符号長ＤとＧＮ値を追加する（ステップ２１０５）。
【００９８】
以上説明した様に、本別実施例ではＤＣ係数符号化の為のＬＵＴを使うことで先の実施例が１２＊２Ｂであったのに対して１２＊１Ｂに半減出来る。
【００９９】
同様に図２０はＡＣ係数を符号化する際に用いるルックアップテーブルであり、図２０ｂは符号長を、図２０ａは符号語を格納してある。先ず符号長は先の実施例の図１７ｂで説明した様に最長１６ビットであるが、１ビットの符号長の物は無い為、テーブルには符号長−１の値を格納すれば、４ビットで符号長用のルックアップテーブルＡＣＭＬＵＴ２を構成できる。
【０１００】
又、８ビット長を超える符号語の上位ビットは全て１の為、図２０ａにＤＣ係数の符号語と同様に各符号語の下位８ビットのみルックアップテーブルに格納しておけば、符号長に基づき正規の符号語を生成出来る。
【０１０１】
図１６で示した符号語取得ステップ１６０８を上記別実施例に変更した処理を図２２に示す。ステップ２２０１で今符号化すべきグループ番号ＧＮを用いてＡＣＭＬＵＴ１で変換された１バイトのコードから符号長を求めレジスタＤに格納する。同様にステプ２２０２で下位８ビットの符号語を取り出しレジスタＥに格納する。符号長が８を超える場合ステップ２２０３に分岐し、符号長−８に相当する数だけビット１を先の８ビットの符号語Ｅに付加する。
【０１０２】
符号バッファーＣＢに生成された符号語を符号長Ｄビット分追加し（ステップ２２０４）、符号長レジスタＣＬに符号長ＤとＧＮを加算する（ステップ２２０５）。
【０１０３】
以上説明した様に、本別実施例ではＡＣ係数符号化の為のＬＵＴを使うことで先の実施例が１６２＊２１ｂであったのに対して１６２＊１２ｂに削減出来る。
【０１０４】
【別実施例２】
各ＰＥが生成したハフマン符号語を連続したビット列に結合する処理の別実施例を図２６を用いて説明する。先の実施例では各ＰＥ毎に位相の異なる８種の符号語を生成し、外部ワーキングメモリーに出力する必要が有ったが、本別実施例の目的は結合の為に予め各ＰＥの担当する符号語のシフト量を把握する事で、シフト処理及びデータ転送の削減による高速化である。
【０１０５】
まず各ＰＥで得られた符号長ＣＬを外部ワーキングメモリー２１６に転送し（ステップ２６０１）、ステップ２６０２で制御プロセッサー４０１はこれら１２８個の符号長データを順に取り込み、８で除算してビット数の端数を夫々ＰＥ毎のレジスタＯＦ（ｎ）に格納する（ステップ２６０３）。１２８個の符号長全てに対して端数が得られた（ステップ２６０４）なら、ステップ２６０５に分岐し、各ＰＥのレジスタに対応する端数データＯＦ（ｎ）を出力する。
【０１０６】
一方、各ＰＥでは得られた端数データＯＦに従って符号語バッファーに格納された符号語列を１ビットずつＯＦビット分シフト（ステップ２６０７）する。
【０１０７】
各ＰＥで必要量ビットシフトして得られた符号語をステップ２６０８で外部ワーキングメモリー２１６に出力する。
【０１０８】
ステップ２６０９以降は該符号語を順に制御プロセッサー４０１に外部ワーキングメモリー２１６から取り込み、各符号長とビットシフト量から前の符号語ＣＬ（ｎ）の最終の１バイトと次の符号ＣＬ（ｎ＋１）の先頭バイトデータを加算して（ステップ２６１１）いき、１２８個の符号語を連続したビット列に結合する。
【０１０９】
【発明の効果】
以上説明した様に第１の発明では複数の要素プロセッサーに画像データをそれぞれ供給し、各要素プロセッサーが夫々所定画素数の画像ブロックの画像信号に対してブロック圧縮処理を行う事で処理の高速化が図れると共に各要素プロセッサーで処理された結果を合成する手段を有する事で逐次的処理を行う事が出来る。
【０１１０】
また、各要素プロセッサー毎に符号化の為のルックアップテーブルを用いる事で処理の高速化が図れる。
【０１１１】
また、逐次処理型のプロセッサーを用いて各要素プロセッサーで符号化した符号語を連続したビット列に合成する為、両プロサッサーの並列動作による高速化が図れる。
【０１１２】
また、ルックアップテーブルは符号に変換すべきデータに対する符号長と符号語の一部を予め格納してあり、該符号長と符号語の一部から符号語に変換するのでテーブル規模を削減出来る。
【０１１３】
また、前記要素プロセッサーと逐次処理型のプロセッサーがモノリシックに構成するのでより安価小型に出来る。
【図面の簡単な説明】
【図１】本実施の形態にかかる画像処理装置の構成を機能的に示すブロック図
【図２】本実施の形態にかかる画像処理装置のハードウエア構成の一例を示すブロック図
【図３】図２に示した本発明の画像処理プロセッサー部の構成を説明するための図
【図４】ＳＩＭＤ型プロセッサーを構成するデータ演算処理部を含む演算処理ユニットの概略ブロック図
【図５】本発明でＪＰＥＧ圧縮する画像ブロックの配列を示す図
【図６】８＊８画素の１画素信号ブロックＢ（ｎ，ｍ）を示す図
【図７】各ＰＥ毎のメモリーに格納された画素信号の配列を示す図
【図８】各ＰＥがこれら６４個の画像信号に対して実行するＪＰＥＧ圧縮処理の概要を示すフローチャート
【図９】ＤＣＴの演算をフローチャート
【図１０】図１０ａは画像信号Ｄの行列、図１０ｂはＤＣＴの変換係数Ｎの行列、図１０ｃはＤＣＴ変換係数Ｎの実例の行列、図１０ｄはＤＣＴ係数Ｃの行列、図１０ｅは中間値Ｙの行列、図１０ｆは量子化閾値マトリックスＱの行列
【図１１】得られた量子化後のＤＣＴ係数を示す図
【図１２】ＤＣＴ係数の並び替えを示す図
【図１３】ハフマン符号化処理のフローチャート
【図１４】ハフマンＤＣ係数符号化処理のフローチャート
【図１５】ａ，ｂは、ＬＵＴを用いて符号化を行う例を示す図
【図１６】ハフマンＡＣ係数の符号化ステップをより詳細に説明するフローチャート
【図１７】ａ，ｂ　ＬＵＴを用いて符号化を行う例を示す図
【図１８】図８の符号化信号出力ステップ８０５をより詳細に説明するフローチャート
【図１９】ＤＣ係数を符号化する際に用いるＬＵＴを示す図
【図２０】ａ，ｂは、ＡＣ係数を符号化する際に用いるＬＵＴを示す図
【図２１】削減したＬＵＴによるＤＣ係数符号化処理のフローチャート
【図２２】削減したＬＵＴによるＡＣ係数符号化処理のフローチャート
【図２３】各ＰＥが保有する符号長と符号語を示す図
【図２４】ビットシフトした符号語バッファーを示す図
【図２５】連続化された符号語を示す図
【図２６】ハフマン符号の出力別実施例のフローチャート
【符号の説明】
１００　画像データ制御ユニット
１０１　画像データ入力ユニット
１０２　画像メモリー制御ユニット
１０３　画像処理ユニット
１０４　画像書込ユニット
２０１　読取ユニット
２０２　ＰＤＬ処理ユニット
２０３　画像データ制御部
２０４　画像処理プロセッサー
２０５　作像ユニット
２０６　メモリー制御部
２０７　メモリーモジュール
２０８　制御用データバス
２０９　システムコントローラー
２１０　ＲＯＭ
２１１　ＲＡＭ
２１２　操作パネル
２１３　ネットワーク
２１５　パーソナルコンピュータ
２１４　ネットワーク制御部
２１６　ワーキングメモリー
３００　演算処理ユニット
３０１、３０７　ＦＩＦＯメモリー
３０２　入力レジスタ
３０３　データ演算処理部
３０４　出力レジスタ
３０５　制御プロセッサー部
３０６　外部メモリインターフェイス
３０８　ＳＩＭＤプロセッサー
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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