(57)【要約】【課題】電流能力が高く高電流域まで使用することができ、占有面積も低減することのできるラテラルバイポーラトランジスタおよびその製造方法を提供する。【解決手段】エミッタ３２ｅおよびコレクタ３１ｃ，３３ｃが、各々、ベースに対応する第１導電型の半導体基板３の基板面に垂直方向に形成されたトレンチ３１’，３２’，３３’にポリシリコン１２を充填してなるポリシリコン充填領域３２，３１，３３と、ポリシリコン充填領域３２，３１，３３に当接し、第２導電型の不純物を拡散してなる第２導電型拡散領域５，４とで構成され、エミッタ３２ｅおよびコレクタ３１ｃ，３３ｃに対応した互いに対向する第２導電型拡散領域４，５の対向面同士の間隔ｔがほぼ等しい。【選択図】　　　　図１
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【特許請求の範囲】
【請求項１】
ベースに対応する第１導電型の半導体基板と、前記半導体基板中で互いに対向して形成されたエミッタおよびコレクタを有するラテラルバイポーラトランジスタにおいて、
前記エミッタおよびコレクタは、各々、前記半導体基板の基板面に垂直方向に形成されたトレンチにポリシリコンを充填してなるポリシリコン充填領域と、前記ポリシリコン充填領域に当接し、第２導電型の不純物を拡散してなる第２導電型拡散領域とで構成され、
前記エミッタおよびコレクタに対応した互いに対向する第２導電型拡散領域の対向面同士の間隔がほぼ等しいことを特徴とするラテラルバイポーラトランジスタ。
【請求項２】
前記ポリシリコン充填領域の平面形状が矩形であり、前記第２導電型拡散領域が前記矩形の長辺側の垂直面に当接して、両側に配置されることを特徴とする請求項１に記載のラテラルバイポーラトランジスタ。
【請求項３】
前記コレクタが、前記エミッタの両側に配置され、両側のコレクタ同士が並列接続されることを特徴とする請求項１または２に記載のラテラルバイポーラトランジスタ。
【請求項４】
前記エミッタが、前記コレクタの両側に配置され、両側のエミッタ同士が並列接続されることを特徴とする請求項１または２に記載のラテラルバイポーラトランジスタ。
【請求項５】
前記エミッタとコレクタが各々複数個あり、当該複数個のエミッタとコレクタが交互に配置され、
コレクタ同士およびエミッタ同士が並列接続されることを特徴とする請求項１または２に記載のラテラルバイポーラトランジスタ。
【請求項６】
前記半導体基板が、内部絶縁膜を介して第１導電型の半導体層が形成されたＳＯＩ基板であり、前記ポリシリコン充填領域と第２導電型拡散領域が、当該内部絶縁膜に到達する深さに形成されることを特徴とする請求項１乃至５のいずれか１項に記載のラテラルバイポーラトランジスタ。
【請求項７】
前記半導体層中に、前記エミッタおよびコレクタを取り囲むトレンチ分離領域が形成され、
当該トレンチ分離領域は、前記内部絶縁膜に到達する深さで、側壁酸化膜を介してトレンチ内にポリシリコンが充填されてなることを特徴とする請求項６に記載のラテラルバイポーラトランジスタ。
【請求項８】
ベースに対応する第１導電型の半導体基板と、前記半導体基板中で互いに対向して形成されたエミッタおよびコレクタを有するラテラルバイポーラトランジスタにおいて、
前記半導体基板中に、基板面に垂直方向に、対向面同士の間隔がほぼ等しくなるように互いに対向するトレンチを形成するトレンチ形成工程と、
前記トレンチに側壁酸化膜を形成する側壁酸化膜形成工程と、
前記トレンチの互いの対向面に、第２導電型の不純物を斜めにイオン注入するイオン注入工程と、
前記トレンチの側壁酸化膜を除去する側壁酸化膜除去工程と、
前記トレンチにポリシリコンを充填するポリシリコン充填工程と、
前記不純物を拡散させて、前記エミッタおよびコレクタを形成する拡散工程とを有することを特徴とするラテラルバイポーラトランジスタの製造方法。
【請求項９】
前記トレンチ形成工程において、前記エミッタおよびコレクタに対応するトレンチと同時に、エミッタおよびコレクタを取り囲むトレンチを形成し、
前記イオン注入工程において、エミッタおよびコレクタを取り囲むトレンチをレジストマスクで覆い、エミッタおよびコレクタに対応するトレンチのみに第２導電型の不純物をイオン注入し、
前記側壁酸化膜除去工程において、同じレジストマスクを用いて、不純物がイオン注入されたトレンチの側壁酸化膜のみを除去することを特徴とする請求項８に記載のラテラルバイポーラトランジスタの製造方法。
【請求項１０】
前記半導体基板が、内部絶縁膜を介して第１導電型の半導体層が形成されたＳＯＩ基板であり、前記トレンチが、当該内部絶縁膜に到達する深さに形成されることを特徴とする請求項８または９に記載のラテラルバイポーラトランジスタの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ベースとなる第１導電型の半導体基板中に、互いに離れて形成された第２導電型のエミッタおよびコレクタを有するラテラルバイポーラトランジスタおよびその製造方法に関するものである。
【０００２】
【従来の技術】
従来のラテラルバイポーラトランジスタおよびその製造方法として、例えば、特許第３２６４４０１号公報（特許文献１）、特開平６−１５１４５０公報（特許文献２）が開示されている。
【０００３】
従来のラテラルバイポーラトランジスタの代表的な例を、図５（ａ），（ｂ）に示す。図５（ａ）はラテラルＰＮＰトランジスタの平面図であり、図５（ｂ）は、図５（ａ）におけるＡ−Ａ’に沿った拡大断面図である。
【０００４】
このラテラルＰＮＰトランジスタ２０１は、図５（ｂ）に示すように、シリコン基板１上に形成された内部絶縁膜２とｎ型半導体層３からなるＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板に形成されている。このラテラルＰＮＰトランジスタ２０１においては、内部絶縁膜２上に形成されたｎ型半導体層３が、ベース領域となっている。また、ベース領域３上に形成されたＬＯＣＯＳ６の開口部の周りに、ｐ型のエミッタ領域５と、同じくｐ型のコレクタ領域４が形成されている。ｐ型のエミッタ領域５とコレクタ領域４は、フォトレジストあるいはＬＯＣＯＳ６をマスクにして、ｎ型半導体層３の表面からボロンを拡散して形成される。
【０００５】
図５（ａ）の平面図においては、ＬＯＣＯＳ６の開口部を実線で示し、エミッタ領域５およびコレクタ領域４とベース領域３の境界を破線で示した。コレクタ領域４はエミッタ領域５を取り囲むように形成されており、エミッタ領域５の周囲でコレクタ領域４との間に、ベース領域３が介在している。尚、符号８は、ベースのコンタクト部を示す。
【０００６】
図５（ａ），（ｂ）に示すラテラルＰＮＰトランジスタ２０１は、内部絶縁膜２とトレンチ分離領域１０によって、周囲から絶縁分離されている。図５（ａ）において、トレンチ分離領域１０は点線で示した。また、図示を省略したが、ＬＯＣＯＳ６の上には層間絶縁膜が形成され、エミッタ領域５、コレクタ領域４、ベース領域３の各々に、コンタクト孔を介してＡｌ等の金属配線層が接続される。
【０００７】
【特許文献１】
特許第３２６４４０１号公報
【０００８】
【特許文献２】
特開平６−１５１４５０公報
【０００９】
【発明が解決しようとする課題】
図５（ａ），（ｂ）に示した従来のラテラルＰＮＰトランジスタ２０１は、エミッタ領域５とコレクタ領域４を表面からの拡散で形成しているため、ベース幅が深さ方向で一定でない。従って、図５（ｂ）中の矢印で示したように、ラテラルＰＮＰトランジスタ２０１に流れる電流が大きくなると、基板の表面近くだけでなく深部にまで電流が拡大し、電流経路長が長くなってコレクタ抵抗が増大する。このため、図５（ａ），（ｂ）に示したラテラルＰＮＰトランジスタ２０１は電流能力が低く、コレクタ電流の高電流域で電流増幅率（ｈＦＥ）が急激に減少するといった問題がある。
【００１０】
また、車載用の複合ＩＣで用いられる出力端のラテラルバイポーラトランジスタは、電流駆動のランプやモータ等のドライバとして用いられるため大きな電流能力が必要であり、近年、電流能力の拡大の要請が高まっている。例えば、図５（ａ），（ｂ）に示した従来のラテラルＰＮＰトランジスタ２０１を用いる場合、電流能力を高めるためには、多数のラテラルＰＮＰトランジスタ２０１をアレイ状に集積化して、並列接続する必要がある。その結果、集積化されたラテラルバイポーラトランジスタの全体の占有面積が増大してしまう。
【００１１】
そこで本発明の目的は、電流能力が高く高電流域まで使用することができ、占有面積も低減することのできるラテラルバイポーラトランジスタおよびその製造方法を提供することにある。
【００１２】
【課題を解決するための手段】
請求項１に記載の発明は、ベースに対応する第１導電型の半導体基板と、前記半導体基板中で互いに対向して形成されたエミッタおよびコレクタを有するラテラルバイポーラトランジスタにおいて、前記エミッタおよびコレクタは、各々、前記半導体基板の基板面に垂直方向に形成されたトレンチにポリシリコンを充填してなるポリシリコン充填領域と、前記ポリシリコン充填領域に当接し、第２導電型の不純物を拡散してなる第２導電型拡散領域とで構成され、前記エミッタおよびコレクタに対応した互いに対向する第２導電型拡散領域の対向面同士の間隔がほぼ等しいことを特徴としている。
【００１３】
これによれば、エミッタおよびコレクタに対応した互いに対向する第２導電型拡散領域の対向面同士の間隔であるベース幅が、基板の表面近くだけでなく深さ方向でも一定となる。従って、電流経路長も、基板の表面近くだけでなく深部に到るまで等しくなる。このため、トランジスタに流れる電流が大きくなって基板の深部にまで電流が流れるようになっても、コレクタ抵抗が増大することがない。このため、本発明のラテラルバイポーラトランジスタは電流能力が高く、ｈＦＥが急激に減少することもなくて、高電流域まで使用することができる。尚、エミッタおよびコレクタに対応する各トレンチにポリシリコンを埋め込んだポリシリコン充填領域は、それぞれ、エミッタおよびコレクタの電極として機能する。
【００１４】
本発明のラテラルバイポーラトランジスタは、基板の深さ方向にエミッタとコレクタを形成しているため、前記のように電流能力が高いにもかかわらず占有面積は小さくて済み、トランジスタを小型化することができる。
【００１５】
請求項２に記載の発明は、前記ポリシリコン充填領域の平面形状が矩形であり、前記第２導電型拡散領域が前記矩形の長辺側の垂直面に当接して、両側に配置されることを特徴としている。
【００１６】
これによれば、エミッタおよびコレクタに対応した互いに対向する第２導電型拡散領域が、矩形の長辺側の垂直面に当接して両側に配置されることで、エミッタとコレクタの対向面の面積を大きくすることができる。従って、短辺側の垂直面に当接して両側に配置される場合に較べて、占有面積が同じにもかかわらず、より電流能力の高いラテラルバイポーラトランジスタとすることができる。
【００１７】
請求項３に記載の発明は、前記コレクタが、前記エミッタの両側に配置され、両側のコレクタ同士が並列接続されることを特徴としている。
【００１８】
また、請求項４に記載の発明は、前記エミッタが、前記コレクタの両側に配置され、両側のエミッタ同士が並列接続されることを特徴としている。
【００１９】
これら請求項３と４に記載の発明によれば、エミッタもしくはコレクタの一方を中心に配置して、他方をその両側に配置している。これによって、中心に配置したエミッタもしくはコレクタの電極として機能するポリシリコン充填領域を、これに当接する両側の第２導電型拡散領域に対して共通化する。この共通化によって、本発明のラテラルバイポーラトランジスタにおいては、占有面積に対する電流能力の割合を、より高めることができる。
【００２０】
請求項５に記載の発明は、前記エミッタとコレクタが各々複数個あり、当該複数個のエミッタとコレクタが交互に配置され、コレクタ同士およびエミッタ同士が並列接続されることを特徴としている。これによれば、複数個のエミッタとコレクタを並列接続して電流能力を必要とする値に高めると共に、エミッタとコレクタを交互に配置して、占有面積の増大を抑えることができる。
【００２１】
請求項６に記載の発明は、前記半導体基板が、内部絶縁膜を介して第１導電型の半導体層が形成されたＳＯＩ基板であり、前記ポリシリコン充填領域と第２導電型拡散領域が、当該内部絶縁膜に到達する深さに形成されることを特徴としている。これによって、ＳＯＩ基板における第１導電型の半導体層の厚さを最大限利用して、エミッタとコレクタの対向面の面積を拡大し、ラテラルバイポーラトランジスタの電流能力を高めることができる。
【００２２】
請求項７に記載の発明は、前記半導体層中に、前記エミッタおよびコレクタを取り囲むトレンチ分離領域が形成され、当該トレンチ分離領域は、前記内部絶縁膜に到達する深さで、側壁酸化膜を介してトレンチ内にポリシリコンが充填されてなることを特徴としている。これによって、本発明のラテラルバイポーラトランジスタを、周りから絶縁分離することができる。
【００２３】
請求項８〜１０に記載した発明は、上述したラテラルバイポーラトランジスタの製造方法に関するものである。
【００２４】
請求項８に記載の発明は、ベースに対応する第１導電型の半導体基板と、前記半導体基板中で互いに対向して形成されたエミッタおよびコレクタを有するラテラルバイポーラトランジスタにおいて、前記半導体基板中に、基板面に垂直方向に、対向面同士の間隔がほぼ等しくなるように互いに対向するトレンチを形成するトレンチ形成工程と、前記トレンチに側壁酸化膜を形成する側壁酸化膜形成工程と、前記トレンチの互いの対向面に、第２導電型の不純物を斜めにイオン注入するイオン注入工程と、前記トレンチの側壁酸化膜を除去する側壁酸化膜除去工程と、前記トレンチにポリシリコンを充填するポリシリコン充填工程と、前記不純物を拡散させて、前記エミッタおよびコレクタを形成する拡散工程とを有することを特徴としている。
【００２５】
これによれば、基板面に垂直方向に、対向面同士の間隔がほぼ等しくなるように互いに対向するトレンチを形成し、第２導電型の不純物を斜めにイオン注入して拡散させることで、エミッタとコレクタを形成している。これによって、エミッタとコレクタに対応する第２導電型の不純物の対向する拡散面同士の間隔を等しくすることができる。言い換えれば、エミッタとコレクタに対応する第２導電型の不純物の対向する拡散面同士の間隔であるベース幅が、基板の表面近くだけでなく深さ方向でも一定なラテラルバイポーラトランジスタを製造することができる。従って、前述したような電流能力が高くて占有面積も低減された、ラテラルバイポーラトランジスタを得ることができる。
【００２６】
請求項９に記載の発明は、前記トレンチ形成工程において、前記エミッタおよびコレクタに対応するトレンチと同時に、エミッタおよびコレクタを取り囲むトレンチを形成し、前記イオン注入工程において、エミッタおよびコレクタを取り囲むトレンチをレジストマスクで覆い、エミッタおよびコレクタに対応するトレンチのみに第２導電型の不純物をイオン注入し、前記側壁酸化膜除去工程において、同じレジストマスクを用いて、不純物がイオン注入されたトレンチの側壁酸化膜のみを除去することを特徴としている。
【００２７】
これによれば、絶縁分離のためのエミッタおよびコレクタを取り囲むトレンチ分離領域の形成を、エミッタおよびコレクタの形成工程と同時に行なうことができる。従って、新たなトレンチ分離領域の形成工程を導入することなく、絶縁分離されたラテラルバイポーラトランジスタを得ることができる。
【００２８】
請求項１０に記載した発明は、前記半導体基板が、内部絶縁膜を介して第１導電型の半導体層が形成されたＳＯＩ基板であり、前記トレンチが、当該内部絶縁膜に到達する深さに形成されることを特徴としている。
【００２９】
これによれば、ＳＯＩ基板における第１導電型の半導体層の厚さを最大限利用してエミッタとコレクタの対向面の面積を拡大し、電流能力を高めたラテラルバイポーラトランジスタを製造することができる。また、内部絶縁膜とエミッタおよびコレクタを取り囲むトレンチ分離領域によって、周囲から完全に絶縁分離されたラテラルバイポーラトランジスタを製造することができる。
【００３０】
【発明の実施の形態】
以下、本発明の実施の形態を、図に基づいて説明する。
【００３１】
（第１の実施形態）
図１（ａ），（ｂ）は、第１の実施形態のラテラルバイポーラトランジスタ１０１であり、図１（ａ）はラテラルＰＮＰトランジスタ１０１の平面図を、図１（ｂ）は図１（ａ）におけるＡ−Ａ’に沿った断面図を示す。尚、図５（ａ），（ｂ）に示した従来のラテラルＰＮＰトランジスタ２０１と同様の部分については、同一の符号を付けた。
【００３２】
図１（ｂ）に示すように、本実施形態のラテラルＰＮＰトランジスタ１０１は、図５（ｂ）に示した従来のラテラルＰＮＰトランジスタ２０１と同様に、シリコン基板１上に形成された内部絶縁膜２とｎ型半導体層３からなるＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板に形成されている。また、本実施形態のラテラルＰＮＰトランジスタ１０１においても、内部絶縁膜２上に形成されたｎ型半導体層３が、ベース３ｂに対応している。ｎ型半導体層３の厚さは、６〜１５μｍである。
【００３３】
図１（ａ）に示すように、ｎ型半導体層３には、平面形状が矩形で、互いの長辺が対向した３つのポリシリコン充填領域３１，３２，３３が形成されている。ポリシリコン充填領域３２は、エミッタ３２ｅの電極として機能し、ポリシリコン充填領域３１，３３は、それぞれ、コレクタ３１ｃ，３３ｃの電極として機能する。ポリシリコン充填領域３１，３２，３３は、図１（ａ）に示した対向面同士の間隔ｓがほぼ等しく形成されている。また、ポリシリコン充填領域３１，３２，３３は、図１（ｂ）に示すように、基板面に垂直方向に内部絶縁膜２に到達する深さに形成されている。ポリシリコン充填領域３１，３２，３３は、最初に、対向面同士の間隔ｓがほぼ等しく内部絶縁膜２に到達するトレンチ３１’，３２’，３３’が形成され、トレンチ３１’，３２’，３３’内にポリシリコン１２を埋め込んで形成されている。
【００３４】
各々のポリシリコン充填領域３１，３２，３３の両側には、ｐ型不純物を拡散してなるｐ型拡散領域４，５が形成されている。ｐ型拡散領域４，５は、ポリシリコン１２を埋め込む前のトレンチ３１’，３２’，３３’の対向面に、ｐ型不純物を斜めにイオン注入して形成される。尚、ｐ型拡散領域４，５の対向する拡散面同士の間隔ｔは、ほぼ等しい間隔ｓからなるトレンチの対向面からｐ型不純物を拡散しているため、ほぼ等しく形成されている。
【００３５】
ラテラルＰＮＰトランジスタ１０１においては、中央のポリシリコン充填領域３２とその両側にあるｐ型拡散領域５がエミッタ３２ｅに対応している。また、エミッタ３２ｅの両側にあるポリシリコン充填領域３１，３３と各々のｐ型拡散領域４が、それぞれ、コレクタ３１ｃ，３３ｃに対応している。ポリシリコン充填領域３２，３１，３３は、エミッタ３２ｅおよびコレクタ３１ｃ，３３ｃの電極として機能させるため、不純物濃度を上げて導電性を高めてある。両側のコレクタ３１ｃ，３３ｃ同士は、配線により並列接続されている（図示は省略）。
【００３６】
ラテラルＰＮＰトランジスタ１０１には、図１（ａ）に示すように、エミッタ３２ｅおよびコレクタ３１ｃ，３３ｃを取り囲んで、トレンチ分離領域１０が形成されている。トレンチ分離領域１０は、ｎ型半導体層３中で内部絶縁膜２に到達する深さに形成したトレンチ１０’に側壁酸化膜１１を形成し、ポリシリコン１２を充填して形成される。このように、ラテラルＰＮＰトランジスタ１０１は、内部絶縁膜２とエミッタ３２ｅおよびコレクタ３１ｃ，３３ｃを取り囲むトレンチ分離領域１０によって、周囲から完全に絶縁分離されている。
【００３７】
尚、図１（ｂ）において、符号６はＬＯＣＯＳであり、符号７は層間絶縁膜であり、符号９はＡｌ等の金属配線である。また、図１（ａ）においては、ＬＯＣＯＳ６、層間絶縁膜７、金属配線９の図示は省略されている。
【００３８】
ラテラルＰＮＰトランジスタでは、エミッタから注入された電流が、ベースを通過して、コレクタに達する。この時、電流増幅率（ｈＦＥ）は、一般的に、ベースの幅で決定される。また、電流能力は、エミッタの面積によって決定される。従って、本実施形態のラテラルＰＮＰトランジスタ１０１の場合には、エミッタ面積は、矩形トレンチの長辺の長さと、トレンチの深さによって決定される。
【００３９】
本実施形態のラテラルＰＮＰトランジスタ１０１においては、エミッタ３ｅと両側のコレクタ３１ｃ，３３ｃのｐ型拡散領域４，５は、ｎ型半導体層３からなるベース３ｂを挟んで、対向する拡散面同士の間隔ｔが等しい。言い換えれば、ラテラルＰＮＰトランジスタ１０１においては、エミッタ３ｅおよびコレクタ３１ｃ，３３ｃの対向する拡散面同士の間隔であるベース３ｂの幅が、基板の表面近くだけでなく深さ方向でも一定となる。
【００４０】
本実施形態のラテラルＰＮＰトランジスタ１０１においては、トレンチが内部絶縁膜２に到達する深さまで形成され、図１（ａ），（ｂ）中の太線矢印で示したように、基板の表面近くだけでなく深部に到るまで電流経路長が等しい。このため、トランジスタに流れる電流が大きくなって基板の深部にまで電流が流れるようになっても、コレクタ抵抗が増大することがない。従って、本実施形態のラテラルＰＮＰトランジスタ１０１は電流能力が高く、ｈＦＥが急激に減少することもなくて、高電流域まで使用することができる。
【００４１】
本実施形態のラテラルＰＮＰトランジスタ１０１においては、平面形状が矩形のエミッタ３２ｅとコレクタ３１ｃ，３３ｃの長辺同士を対向している。また、ＳＯＩ基板のｎ型半導体層３の厚さを最大限利用して、内部絶縁膜２に到達する深さにトレンチを形成し、深さ方向でもエミッタ３２ｅとコレクタ３１ｃ，３３ｃの対向面の面積を拡大している。従ってこれらによっても、本実施形態のラテラルＰＮＰトランジスタ１０１の電流能力が高められている。
【００４２】
本実施形態のラテラルＰＮＰトランジスタ１０１は、ｎ型半導体層３の深さ方向にエミッタ３２ｅとコレクタ３１ｃ，３３ｃを形成しているため、電流能力が高いにもかかわらず占有面積は小さくて済む。さらに本実施形態のラテラルＰＮＰトランジスタ１０１においては、エミッタ３２ｅを中心に配置して、コレクタ３１ｃ，３３ｃをその両側に配置している。これによって、中心に配置したエミッタ３２ｅの電極として機能するポリシリコン充填領域３２を、これに当接する両側のｐ型拡散領域５に対して共通化している。この共通化によっても、本実施形態のラテラルＰＮＰトランジスタ１０１においては、占有面積に対する電流能力の割合が高められている。
【００４３】
次に、図１（ａ），（ｂ）に示したラテラルＰＮＰトランジスタ１０１の製造方法を、図２（ａ）〜（ｄ）および図３（ａ）〜（ｃ）に示した工程別断面図により説明する。
【００４４】
最初に、シリコン（Ｓｉ）基板１上に、内部絶縁膜２と所定の不純物濃度のｎ型半導体層３が形成されたＳＯＩ基板を準備する。
【００４５】
次に、図２（ａ）に示すように、所定の開口部を有するレジストもしくは酸化膜をマスク（図示は省略）にして、内部絶縁膜２に到達するまでｎ型半導体層３をほぼ垂直にドライエッチングし、トレンチ３１’，３２’，３３’，１０’を形成する。エッチング後には、ＣＤＥ（Ｃｈｅｍｉｃａｌ　Ｄｒｙ　Ｅｔｃｈｉｎｇ）でトレンチ３１’，３２’，３３’，１０’の角を丸くし、１０００℃のアニールで、エッチングダメージを回復する。最終的には、トレンチ３２’からエミッタ３２ｅが、トレンチ３１’と３３’からコレクタ３１ｃと３３ｃが、トレンチ１０’からトレンチ分離領域１０が形成される。
【００４６】
次に、図２（ｂ）に示すように、トレンチ３１’，３２’，３３’，１０’の側壁を１０５０℃で熱酸化して、酸化シリコン（ＳｉＯ２）膜からなる側壁酸化膜１１を形成する。側壁酸化膜１１の厚さは、５０００Å程度とする。
【００４７】
次に、図２（ｃ）に示すように、所定の開口部を有するレジストマスク６０を形成する。レジストマスク６０は、次のイオン注入時のマスクであり、イオン注入しないトレンチ１０’に入り込まないように、粘性の高いものを用いる。
【００４８】
次に、側壁酸化膜１１をスルー膜にして、ボロン（Ｂ）イオンを斜めにイオン注入し、トレンチ３１’，３２’，３３’の側壁にｐ型拡散領域４，５を形成する。ドーズ量は、約１×１０１４ｃｍ―２である。
【００４９】
次に、図２（ｄ）に示すように、同じレジストマスク６０を用いて側壁酸化膜１１をエッチングし、トレンチ３１’，３２’，３３’の側壁酸化膜１１を除去する。尚、レジストマスク６０により、絶縁分離用のトレンチ１０’には側壁酸化膜１１が残る。
【００５０】
次に、図３（ａ）に示すように、レジストマスク６０を除去して、トレンチ３１’，３２’，３３’，１０’をポリシリコン１２で埋め込み、その後、エッチバックして余分なポリシリコンを除去する。埋め込まれるポリシリコン１２は、トレンチ３１’，３２’，３３’の側壁に当接したｐ型拡散領域４，５とコンタクトを取るために、ボロン（Ｂ）をドープした導電性の良いポリシリコンを用いる。尚、絶縁分離用のトレンチ１０’には側壁酸化膜１１を残しており、埋め込まれたポリシリコン１２は、ｎ型半導体層３にコンタクトしない。
【００５１】
次に、図３（ｂ）に示すように、ＬＯＣＯＳ６を形成する。ＬＯＣＯＳ酸化膜の形成は、通常用いられている手順で行なう。トレンチ分離領域１０以外のＬＯＣＯＳ酸化膜には、ポリシリコン充填領域３１，３２，３３にコンタクトを取るための開口部を設ける。
【００５２】
次に、所定のベース幅、エミッタ幅およびコレクタ幅となるように、イオン注入したボロンをアニールによって拡散する。
【００５３】
最後に、図３（ｃ）に示すように、層間絶縁膜７と金属配線９を形成する。
【００５４】
以上で、図１（ａ），（ｂ）に示した、ベース３ｂ、エミッタ３２ｅ、コレクタ３１ｃ，３３ｃを有するラテラルＰＮＰトランジスタ１０１が完成する。
【００５５】
図２（ａ）〜（ｄ）および図３（ａ）〜（ｃ）に示したラテラルＰＮＰトランジスタ１０１の製造方法によれば、最初に、基板面に垂直方向に、対向面同士の間隔が等しくなるようにトレンチ３１’，３２’，３３’を形成する。このように形成したトレンチ３１’，３２’，３３’に、ｐ型不純物を斜めにイオン注入して拡散させる。これによって、エミッタ３２ｅとコレクタ３１ｃ，３３ｃに対応するｐ型拡散領域４，５の対向する拡散面同士の間隔を等しくすることができる。このようにして、図１（ａ），（ｂ）に示した、電流能力が高く高電流域まで使用でき、占有面積も低減されたラテラルＰＮＰトランジスタ１０１を得ることができる。
【００５６】
また、図２（ａ）〜（ｄ）および図３（ａ）〜（ｃ）に示した製造方法では、トレンチ分離領域１０’の形成を、エミッタ３２ｅおよびコレクタ３１ｃ，３３ｃエミッタの形成工程と同時に行なっている。従って、新たなトレンチ分離領域１０の形成工程を導入することなく、絶縁分離されたラテラルＰＮＰトランジスタ１０１を得ることができる。
【００５７】
尚、本実施形態では、エミッタの両側にコレクタが配置され、両側のコレクタが並列接続されたラテラルＰＮＰトランジスタ１０１を示したが、同様に、コレクタの両側にエミッタが配置され、両側のエミッタが並列接続されたラテラルＰＮＰトランジスタを用いることもできる。
【００５８】
（第２の実施形態）
車載用の複合ＩＣで用いられる出力端のラテラルバイポーラトランジスタは、電流駆動のランプやモータ等のドライバとして用いられるため、大きな電流能力が必要である。ラテラルバイポーラトランジスタの電流能力を上げるためにはエミッタ面積を大きくしなければならないので、通常、ラテラルバイポーラトランジスタはアレイ状に集積化され、並列接続されて用いられる。
【００５９】
第１の実施形態では、エミッタの両側にコレクタが配置され、両側のコレクタが並列接続されたラテラルＰＮＰトランジスタを示した。第２の実施形態は、複数個のエミッタとコレクタが交互に配置され、エミッタ同士およびコレクタ同士が並列接続されたラテラルＰＮＰトランジスタに関する。以下、本実施形態について、図に基づいて説明する。
【００６０】
図４（ａ）は、本実施形態のラテラルＰＮＰトランジスタ１０２の平面図である。尚、図１（ａ）に示した第１実施形態のラテラルＰＮＰトランジスタ１０１と同様の部分については同一の符号を付け、その説明を省略する。また、図１（ａ）のラテラルＰＮＰトランジスタ１０１では図示を省略したが、図４（ａ）の符号８は、ベースのコンタクト部を示す。
【００６１】
本実施形態のラテラルＰＮＰトランジスタ１０２は、厚さ１３μｍのｎ型半導体層３に形成される。また、図４（ａ）に示すように、３個のエミッタセルｅと４個のコレクタセルｃが交互に配置され、エミッタセルｅおよびコレクタセルｃの対向する矩形の長辺の長さを２８μｍとする。この場合、１つのエミッタセルｅの片面面積が２８×１３μｍ２となり、図４（ａ）のラテラルＰＮＰトランジスタ１０２のエミッタセルｅは３個あるので、全エミッタ面積は２８×１３×２×３＝２１８４μｍ２となる。また、ラテラルＰＮＰトランジスタ１０２の占有面積は、４０×１４６＝５８４０μｍ２である。
【００６２】
比較のために、図４（ｂ）に、同程度の全エミッタ面積を持つ、従来のラテラルＰＮＰトランジスタ２０２の平面図を示す。図４（ｂ）に示すラテラルＰＮＰトランジスタ２０２は、図５（ａ），（ｂ）に示した従来のラテラルＰＮＰトランジスタ２０１と同様のものを、６０個アレイ状に集積化したものである。尚、図５（ａ）に示したラテラルＰＮＰトランジスタ２０１と同様の部分については同一の符号を付け、その説明を省略する。
【００６３】
図４（ｂ）に示すラテラルＰＮＰトランジスタ２０２のエミッタ領域５は、平面形状が正方形であり、一辺の長さを６μｍとしている。従って、１セルのエミッタの面積は６×６μｍ２となり、図４（ｂ）のラテラルＰＮＰトランジスタ２０２のエミッタ領域５は６０個あるので、全エミッタ面積は６×６×６０＝２１６０μｍ２となる。従って、ラテラルＰＮＰトランジスタ２０２の全エミッタ面積は、図４（ａ）に示したラテラルＰＮＰトランジスタ１０２の全エミッタ面積２１８４μｍ２と同程度である。一方、ラテラルＰＮＰトランジスタ２０２の占有面積は、２６６×３２６＝８６７１６μｍ２である。従って、図４（ｂ）のラテラルＰＮＰトランジスタ２０２の占有面積は、図４（ａ）のラテラルＰＮＰトランジスタ１０２の占有面積の約１５倍にもなってしまう。
【００６４】
このように、従来のラテラルＰＮＰトランジスタ２０１，２０２では、エミッタ領域５の面積は基板面内の寸法で決まっていたので、エミッタ面積を確保するためにアレイ状に集積化すると、占有面積が大きくなる。図４（ｂ）に示す従来のラテラルＰＮＰトランジスタ２０２では、全エミッタ面積に対して、約４０倍のラテラルＰＮＰトランジスタ２０２の占有面積が必要である。
【００６５】
一方、図１（ａ），（ｂ）に示すラテラルＰＮＰトランジスタ１０１および図４（ａ）に示すラテラルＰＮＰトランジスタ１０２では、エミッタ面積を基板面に垂直の方向（トレンチの深さ方向）で確保している。また、図４（ａ）に示すように、エミッタセルｅおよびコレクタセルｃを交互に配置し、それらに対応する個々のトレンチの両側にｐ型拡散領域４，５を形成して、電極となるポリシリコン充填領域３４を共有している。このようにして、図４（ａ）に示すラテラルＰＮＰトランジスタ１０２では、全エミッタ面積に対して、約２．７倍のラテラルＰＮＰトランジスタ１０２の占有面積で済む。この結果、図４（ａ）に示す本実施形態のラテラルＰＮＰトランジスタ１０２は、図４（ｂ）に示す従来のラテラルＰＮＰトランジスタ２０２に較べて、全エミッタ面積（従って使用電流）は同じであっても、全体としての占有面積を約１／１５に低減することができる。
【００６６】
以上のように、電流能力が高く占有面積が低減された本実施形態のラテラルＰＮＰトランジスタ１０２は、使用電流が大きく小型化が要求される、車載用複合ＩＣのラテラルＰＮＰトランジスタに用いて好適である。
【００６７】
（他の実施形態）
上記各実施形態においては、ラテラルＰＮＰトランジスタ１０１，１０２を、内部絶縁膜２上のｎ型半導体層３に形成したが、このようなＳＯＩ基板ではなく、通常のｎ型バルク基板上に形成しても良い。
【００６８】
また、上記各実施形態のラテラルＰＮＰトランジスタ１０１，１０２では、周囲との分離のためにトレンチ分離領域を形成したが、ＰＮ接合分離による素子分離を用いてもよいし、不要な場合には素子分離を省略することもできる。
【００６９】
以上の各実施形態は全てラテラルＰＮＰトランジスタを例にして説明したが、ラテラルＮＰＮトランジスタであっても同様の効果がある。ラテラルＮＰＮトランジスタの場合には、上記の各実施形態の説明において、導電型（ｎ型、ｐ型）が全て逆転される。
【図面の簡単な説明】
【図１】（ａ）は、本発明の第１の実施形態におけるラテラルＰＮＰトランジスタの平面図であり、（ｂ）は、（ａ）におけるＡ−Ａ’に沿った拡大断面図である。
【図２】（ａ）〜（ｄ）は、本発明の第１の実施形態におけるラテラルＰＮＰトランジスタの製造方法を示す工程別断面図である。
【図３】（ａ）〜（ｃ）は、本発明の第１の実施形態におけるラテラルＰＮＰトランジスタの製造方法を示す工程別断面図である。
【図４】（ａ）は、本発明の第２の実施形態におけるラテラルＰＮＰトランジスタの平面図であり、（ｂ）は、比較のための従来のラテラルＰＮＰトランジスタの平面図である。
【図５】（ａ）は、従来のラテラルＰＮＰトランジスタの平面図であり、（ｂ）は、（ａ）におけるＡ−Ａ’に沿った断面図である。
【符号の説明】
１０１，１０２，２０１，２０２　ラテラルＰＮＰトランジスタ
１　シリコン基板
２　内部絶縁膜
３　ｎ型半導体層（ベース領域）
４　ｐ型拡散領域（コレクタ領域）
５　ｐ型拡散領域（エミッタ領域）
３１，３２，３３　ポリシリコン充填領域
３ｂ　ベース
３２ｅ　エミッタ
３１ｃ，３３ｃ　コレクタ
６　ＬＯＣＯＳ
７　層間絶縁膜
８　ベースのコンタクト部
９　金属配線
１０　トレンチ分離領域
１１　側壁酸化膜
１２　ポリシリコン
【図１】
2004104036.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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