(57)【要約】【課題】簡単なプロセスで正孔と電子の両方のキャリアの移動度を向上させた相補の電界効果トランジスタからなる半導体装置を製造する。【解決手段】Ｓｉ基板１上に形成したＳｉと格子定数の異なるゲルマニウム（Ｇｅ）から構成されるＳｉＧｅ層２の圧縮応力の方向に正孔が移動するｐチャネルを形成するＰＭＯＳＦＥＴ１０ａと、ＳｉＧｅ層２の引っ張り応力の方向に電子が移動するｎチャネルを形成するＮＭＯＳＦＥＴ１０ｂとを作成する。【選択図】        図１
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【特許請求の範囲】
【請求項１】
相補の電界効果トランジスタからなる半導体装置において、
基板とは格子定数の異なる材料から構成された膜の圧縮応力の方向に正孔が移動する第１のチャネルを形成するｐ型の電界効果トランジスタと、
前記膜の引っ張り応力の方向に電子が移動する第２のチャネルを形成するｎ型の電界効果トランジスタと
を有することを特徴とする半導体装置。
【請求項２】
前記第１のチャネル及び第２のチャネルは、一方が前記膜の面内方向に形成される場合、他方は前記膜の面に垂直方向に形成されることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記ｐ型の電界効果トランジスタは、前記基板である（００１）面を主表面としたシリコン基板上に積層した、前記膜である（００１）面を主表面としたシリコンゲルマニウム層に、前記第１のチャネルを＜１００＞方向あるいは＜１１０＞方向のいずれかに形成し、
前記ｎ型の電界効果トランジスタは、前記シリコンゲルマニウム層の（１００）面またはそれと等価な面となる側壁面の面上に、前記第２のチャネルを＜００１＞方向に形成し、
前記ｐ型の電界効果トランジスタと前記ｎ型の電界効果トランジスタとは、それぞれのソースまたはドレインにより接続され、ゲートを共通とした
ことを特徴とする請求項１記載の半導体装置。
【請求項４】
前記ｐ型の電界効果トランジスタは、前記基板である（００１）面を主表面としたゲルマニウム基板上に積層した、前記膜である（００１）面を主表面としたシリコンゲルマニウム層の、（１００）面またはそれと等価な面となる側壁面の面上に、前記第１のチャネルを＜００１＞方向に形成し、
前記ｎ型の電界効果トランジスタは、前記シリコンゲルマニウム層に前記第２のチャネルを＜１００＞方向あるいは＜１１０＞方向のいずれかに形成し、
前記ｐ型の電界効果トランジスタと前記ｎ型の電界効果トランジスタとは、それぞれのソースまたはドレインにより接続され、ゲートを共通とした
ことを特徴とする請求項１記載の半導体装置。
【請求項５】
相補の電界効果トランジスタからなる半導体装置の製造方法において、
基板上に、前記基板と格子定数の異なる材料から構成された膜を形成し、
前記格子定数の差異から生じる歪みのうち、前記膜の圧縮応力の方向に正孔が移動する第１のチャネルを形成するｐ型の電界効果トランジスタを作成し、
前記膜の引っ張り応力の方向に電子が移動する第２のチャネルを形成するｎ型の電界効果トランジスタを作成する、
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置に関し、特に相補の電界効果トランジスタからなる半導体装置に関する。
【０００２】
【従来の技術】
高度情報化に伴い、大容量かつ高速データ通信を可能とするため、ＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）の高速化が必要とされている。
【０００３】
ＭＯＳＦＥＴにおいて、チャネルとなる半導体層に圧縮、あるいは引っ張り歪みを加えることにより、正孔あるいは電子の移動度が向上する。これまで（００１）面を主表面としたシリコン（以下Ｓｉと記す）基板上にシリコンゲルマニウム（以下ＳｉＧｅと記す）層を積層することで、格子定数の差異から面内圧縮歪みをうけたＳｉＧｅ層中では、正孔の有効質量が軽くなり正孔移動度が向上することが報告されている。一方、面内圧縮歪みを受けたＳｉＧｅ層の電子は膜面に水平の電子移動度が、Ｓｉ中での値よりも小さくなる。したがって、Ｓｉ（００１）基板上に形成した歪みＳｉＧｅにおいて、正孔及び電子の移動度をともに向上させることは困難とされてきた。
【０００４】
この問題を解決するために、ｐチャネルのＭＯＳＦＥＴ（以下ＰＭＯＳＦＥＴと記す）は正孔の移動度向上に効果がある歪みＳｉＧｅチャネルを、ｎチャネルのＭＯＳＦＥＴ（以下ＮＭＯＳＦＥＴと記す）は電子の移動度向上に効果がある歪みＳｉチャネルを適用したトランジスタにより相補型電界効果型トランジスタが提案されている。
【０００５】
一方、歪みＳｉＧｅあるいは歪みＧｅの積層面に対して垂直な方向（引っ張り歪みの方向）にキャリアを移動させる縦型のＭＯＳＦＥＴを用いた相補型電界効果トランジスタが提案されている（例えば特許文献１）。
【０００６】
【特許文献１】
特開２００２−２０３９７１号公報（第７図）
【０００７】
【発明が解決しようとする課題】
しかし、上述の歪みＳｉをＳｉ基板上に形成するためには、厚さ数μｍ程度の格子緩和したＳｉＧｅ層を形成しなくてはならず、歪みＳｉＧｅ層は厚さ数十ｎｍ程度の格子緩和が起こらない臨界膜厚以下でなくてはならず、両者を共存させることは、プロセス上困難であるという問題があった。
【０００８】
また、上述のように、歪みＳｉＧｅあるいは歪みＧｅの積層面に対して垂直な方向にキャリアを移動させる縦型のＭＯＳＦＥＴの場合、引っ張り歪みの方向に電子を移動させることで電子の移動度の向上は可能である。しかし前述のように正孔は面内圧縮歪みの方向で移動度が向上することを考慮していない。
【０００９】
本発明はこのような点に鑑みてなされたものであり、正孔と電子の両方のキャリアの移動度を向上させた相補の電界効果トランジスタからなる半導体装置を提供することを目的とする。
【００１０】
また、本発明の他の目的は簡単なプロセスで正孔と電子の両方のキャリアの移動度を向上させた相補の電界効果トランジスタからなる半導体装置を製造する半導体装置の製造方法を提供することである。
【００１１】
【課題を解決するための手段】
本発明では上記課題を解決するために、相補の電界効果トランジスタからなる半導体装置において、図１に示すように、Ｓｉ基板１上に形成したＳｉと格子定数の異なるゲルマニウム（Ｇｅ）を含むＳｉＧｅ層２の圧縮応力の方向に正孔が移動するｐチャネルを形成するＰＭＯＳＦＥＴ１０ａと、ＳｉＧｅ層２の引っ張り応力の方向に電子が移動するｎチャネルを形成するＮＭＯＳＦＥＴ１０ｂとを有することを特徴とする半導体装置１０が提供される。
【００１２】
上記の構成によれば、圧縮応力の方向にｐチャネルを、引っ張り応力の方向にｎチャネルを形成するので、正孔及び電子の移動度が両方とも向上する。
【００１３】
【発明の実施の形態】
以下本発明の実施の形態を図面を参照して説明する。
図１は、本発明の第１の実施の形態の半導体装置の構成を示す断面図である。
【００１４】
本発明の第１の実施の形態の半導体装置１０は、（００１）面を主表面としたｐ型のＳｉ基板１上に、Ｓｉと格子定数の異なるＧｅを含んだＳｉＧｅを用いて形成された横型のＰＭＯＳＦＥＴ１０ａと、縦型のＮＭＯＳＦＥＴ１０ｂとから構成される。
【００１５】
ＰＭＯＳＦＥＴ１０ａは、Ｓｉ基板１上に形成される（００１）面を主表面としたｎ型のＳｉＧｅ層２と、ｐ型の不純物濃度の高いドレインまたはソース領域５ａ、５ｂと、ゲート酸化膜３ａ上に形成されるゲート電極４ａと、から構成される。
【００１６】
一方、ＮＭＯＳＦＥＴ１０ｂは、ＳｉＧｅ層２に後述するような方法でイオン注入を行うことで形成したｎ型のドレインまたはソース領域２ａ、２ｂ及びｐ型のチャネル領域２ｃと、側壁部ＳＷに形成されたゲート酸化膜３ｂを介して配置されたゲート電極４ｂから構成される。
【００１７】
なお、側壁部ＳＷは、基板面（００１）に対して垂直な（１００）面あるいは（１１０）面または、それと等価な、（−１００）面、（０１０）面、（０−１０）面、（−１１０）面、（１−１０）面、（−１−１０）面となっている。
【００１８】
また、半導体装置１０にはトレンチｔｒ１、ｔｒ２が形成され酸化膜３が埋め込まれており、素子間分離を行っている。また、ＰＭＯＳＦＥＴ１０ａにおいては配線７ａ、７ｃはドレインまたはソース領域５ａ、５ｂと接続されており、配線７ｂはゲート電極４ａと接続される。一方、ＮＭＯＳＦＥＴ１０ｂにおいては配線７ｄ、７ｆがドレインまたはソース領域２ｂ、２ａと接続されており、配線７ｅはゲート電極４ｂと接続されている。各配線間は、短絡を防止するための絶縁膜６が形成されている。
【００１９】
ここで、ＰＭＯＳＦＥＴ１０ａと、ＮＭＯＳＦＥＴ１０ｂのゲート電極４ａ、４ｂを配線７ｂ、７ｅで接続し、ＰＭＯＳＦＥＴ１０ａのドレインまたはソース領域５ａ、５ｂのいずれかと、ＮＭＯＳＦＥＴ１０ｂのドレインまたはソース領域２ａ、２ｂのいずれかを、配線７ａ、７ｃ、７ｄ、７ｆで接続することで、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  ＭＯＳ）が構成される。
【００２０】
ＳｉＧｅ層２の膜厚は、格子緩和が起こらない臨界膜厚以下とすることが必要であり、例えば、Ｇｅ比率０．２で約２０ｎｍ程度以下にすることが望ましい。酸化膜３、ゲート酸化膜３ａ、３ｂ及び絶縁膜６は、例えば酸化シリコン（ＳｉＯ２）である。また、ゲート酸化膜３ａ、３ｂにおいては、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ハフニウム（ＨｆＯ２）、ジルコン（ＺｒＯ２）などの高誘電率薄膜を堆積したものを用いてもよい。また、絶縁膜６は、低誘電率体を用いてもよい。ゲート電極４ａ、４ｂは、ポリＳｉのほかに、ＳｉＧｅ、ＳｉＧｅＣ（Ｃは炭素）、アルミニウム（Ａｌ）などの金属を用いてもよい。配線７ａ、７ｂ、７ｃ、７ｄ、７ｅ、７ｆは、例えば、アルミニウム（Ａｌ）や銅（Ｃｕ）である。
【００２１】
ＰＭＯＳＦＥＴ１０ａにおいて、配線７ｂでゲート電極４ａにゲート電圧を印加すると、ゲート電極４ａの下部のｎ型のＳｉＧｅ層２の表面がｐ型に反転し、面内方向である＜１００＞方向または＜１１０＞方向にｐチャネルが形成される。このとき、配線７ａ、７ｃにより、ドレインまたはソース領域５ａ、５ｂに電圧を印加することで、ｐチャネルに正孔電流が流れる。
【００２２】
一方、ＮＭＯＳＦＥＴ１０ｂにおいて、配線７ｅでゲート電極４ｂにゲート電圧を印加すると、側壁部ＳＷのチャネル領域２ｃのゲート電極４ｂ側の表面がｎ型に反転する。このとき、配線７ｄ、７ｆにより、ドレインまたはソース領域２ａ、２ｃに電圧を印加することで、＜００１＞方向のｎチャネルに電子電流が流れる。
【００２３】
（００１）面を主表面としたＳｉ基板１上に形成したＳｉＧｅ層２は、（００１）面を主表面とし、ＳｉとＧｅの格子定数の差異から歪みが生じ、面内方向である＜１００＞、＜１１０＞方向には圧縮応力が生じ、膜厚方向である＜００１＞方向には引っ張り応力が生じている。本発明の第１の実施の形態の半導体装置１０においては、ＰＭＯＳＦＥＴ１０ａは面内方向にｐチャネル、ＮＭＯＳＦＥＴ１０ｂは膜厚方向にｎチャネルが形成されている。すなわち、半導体装置１０において、圧縮応力の方向にｐチャネル、引っ張り応力の方向にｎチャネルが形成されている。これにより、正孔及び電子の移動度が上がり、電流駆動能力を向上することができる。その理由を以下で詳細に説明する。
【００２４】
図２は、ＭＯＳＦＥＴの波数空間（Ｋ空間）における伝導帯下端（バレー）の等エネルギー面を示した図であり、（Ａ）が立体図、（Ｂ）が＜００１＞方向投影図で、（Ｃ）が＜１００＞方向投影図である。
【００２５】
また、図３は、チャネル電子の２次元量子化によって生じるＳｉ及び歪みＳｉＧｅのバレーの準位差を示す図であり、（Ａ）は＜００１＞方向に２次元量子化した場合、（Ｂ）は＜１００＞方向に２次元量子化した場合のバレーの準位差を示す図である。
【００２６】
図２（Ａ）のように、ｋｘ方向、ｋｙ方向及びｋｚ方向に２つずつ、実線で示す通常のＳｉのバレー１００ａ、１０１ａ、１０２ａと、点線で示す歪みＳｉＧｅのバレー１００ｂ、１０１ｂ、１０２ｂが、回転楕円体の形状でＫ空間上に配置されている。
【００２７】
歪みによる準位差はＧｅ比率０．２でバレー１００ｂのほうが、バレー１０１ｂ、１０２ｂよりも約０．１２ｅＶ程度高くなることが報告されている。
ＮＭＯＳのチャネル反転層の電子を２次元状態として考えると、平面型ＭＯＳＦＥＴでは、図２（Ｂ）に示すようにバレーは＜００１＞方向への投影図で表される。このとき、＜００１＞方向への量子化によりバレー１００ａ、１０１ａ、１０２ａへ縮退が解ける。ゲート直下の電界強度を１ＭＶ／ｃｍとしたとき、その差はバレー１０１ａ、１０２ａのほうがバレー１００ａよりも約０．１２ｅＶ程度高い（図３（Ａ））。チャネル電子の量子準位差は、歪みによって生じる準位差と２次元量子化によって生じる準位差の和で表されるので（Ｊ．Ｗｅｌｓｅｒ  ｅｔ  ａｌ，ＩＥＤＭ９４  ｐ．３７３−ｐ．３７６）、平面型歪みＳｉＧｅチャネルの場合、チャネル反転層のチャネル電子の量子準位差はほとんど０に等しくなる（図３（Ａ））。電子は低いエネルギー準位を優先的に占有していくので、歪みＳｉＧｅＭＯＳＦＥＴの場合、バレー１０１ｂ、１０２ｂでの電子の存在確率が、ＳｉＭＯＳＦＥＴのバレー１０１ａ、１０２ａよりも増大する。伝導電子の有効質量は、バレーの中心からの半径の電流方向と重なる成分の平方根に比例し、バレー１０１ｂ、１０２ｂの電子のほうがバレー１００ｂの電子よりも大きいため、歪みＳｉＧｅでは、伝導電子の平均的な有効質量が増大する。これにより、移動度の向上が困難となる。
【００２８】
一方、縦型ＭＯＳＦＥＴの場合、チャネルを（１００）面に形成する場合、バレーは図２（Ｃ）に示されるように＜１００＞方向への投影図で表される。チャネル電子は２次元量子化により、図３（Ｂ）のＳｉＭＯＳＦＥＴに示すように、バレー１００ａ、１０１ａ、１０２ｂに縮退が解け、その準位差は０．１２ｅＶとなる。一方、歪みＳｉＧｅのチャネル電子の場合、歪みによる準位差と２次元量子化を考慮することにより、図３（Ｂ）に示すようにバレー１００ｂ、１０１ｂ、１０２ｂの３つに縮退が解け、最も低いバレー１０１ｂに対して０．１２ｅＶ高い準位にバレー１０２ｂ、さらに０．１２ｅＶ高い準位にバレー１００ｂが位置する。チャネルを＜００１＞方向にとった場合、伝導電子の有効質量はバレー１０１ｂ、１０２ｂにある電子がバレー１００ｂにある電子よりも軽いため、平均的な伝導電子の有効質量は平面型ＭＯＳＦＥＴに比べて軽くなり、電子移動度が向上する。
【００２９】
これらのことから本発明の第１の実施の形態の半導体装置１０のように、（００１）面を主表面としたＳｉ基板１上に、縦型のＮＭＯＳＦＥＴ１０ｂを形成し、歪みＳｉＧｅのチャネル領域３ｂの垂直引っ張り方向に、電子を移動させるチャネルを形成するようにした場合、電子の移動度を上げることができる。また、Ｓｉ基板１上に、横型のＰＭＯＳＦＥＴ１０ａを形成し、ｎ型の歪みＳｉＧｅ層２の圧縮方向に正孔を移動させるチャネルを形成するようしたことで、正孔の移動度を上げることができる。これにより、ＰＭＯＳＦＥＴ１０ａ、ＮＭＯＳＦＥＴ１０ｂともに電流駆動能力が向上したＣＭＯＳの形成が可能である。
【００３０】
次に本発明の第１の実施の形態の半導体装置の製造方法を説明する。
図４〜１２は、本発明の第１の実施の形態の半導体装置を製造方法の各工程における半導体装置の断面図である。
【００３１】
まず、図４のように、（００１）面を主表面としたｐ型のＳｉ基板１上に、エピタキシャル成長によりｎ型のＳｉＧｅ層２を成長させる。この際ＳｉＧｅ層２の膜厚を、格子緩和が起こらない臨界膜厚以下とすることが必要である。例えばＧｅ比率０．２で約２０ｎｍ程度以下である。その後、図５のようにトレンチｔｒ１、ｔｒ２を形成し、酸化膜３を埋め込むことで素子間分離を行う。ここで、酸化膜３は例えばＳｉＯ２である。
【００３２】
次に、図６のように縦型のＮＭＯＳＦＥＴ１０ｂを形成するために、ｎ、ｐ、ｎ型となるようにＳｉＧｅ層２に不純物をイオン注入により導入する。これにより、ｎ型のドレインまたはソース領域２ａ、２ｂとチャネル領域２ｃを形成する。この際、注入イオンのエネルギーによりソース・ゲート・ドレインの分布幅を制御する。例えば、チャネル領域２ｃのｐ型部分の領域幅が１０ｎｍ程度になるようにする。
【００３３】
なお、不純物はＳｉＧｅ層２の成膜と同時に混入してもよい。その際、ＰＭＯＳＦＥＴ１０ａを形成する領域にはＳｉＧｅが成長しないようＳｉＯ２でカバーしておく必要がある。ＮＭＯＳＦＥＴ１０ｂ領域の成長後、ＮＭＯＳＦＥＴ１０ｂをＳｉＯ２でカバーし、ＰＭＯＳＦＥＴ１０ａ領域へＳｉＧｅ成長と不純物のドーピングを行う。
【００３４】
次に、図７のように、ＮＭＯＳＦＥＴ１０ｂを形成するＳｉＧｅの側壁部ＳＷを露出するため異方性エッチングを行う。この際、側壁部ＳＷがＳｉ基板１の主表面（００１）に対して垂直な（１００）面あるいは（１１０）面または、それと等価な面となるようにエッチングすることが必要である。
【００３５】
エッチング後、Ｓｉ層を化学気相成長法により堆積し、引き続き熱酸化することでｐ型及びｎ型のＭＯＳＦＥＴ１０ａ、１０ｂのゲート酸化膜３ａ、３ｂを同時に形成する。なお、ゲート酸化膜３ａ、３ｂは、酸化膜３と特に区別して図示しておらず、チャネル領域の酸化膜をゲート酸化膜３ａ、３ｂとして説明する。また、Ｓｉ層の代わりに酸化アルミニウム（Ａｌ２Ｏ３）、酸化ハフニウム（ＨｆＯ２）、ジルコン（ＺｒＯ２）などの高誘電率薄膜を堆積したものを用いてもよい。その後、図８のように、ゲートとなるポリシリコン層４を堆積する。
【００３６】
なお、ポリシリコンの代わりにＳｉＧｅやＳｉＧｅＣ（シリコンとゲルマニウムとカーボンの混晶）、Ａｌなどの金属を用いてもよい。
図９はゲートを形成する工程を示しており、フォトリソグラフィと異方性エッチングによりＰＭＯＳＦＥＴ１０ａ及びＮＭＯＳＦＥＴ１０ｂのゲート電極４ａ、４ｂを形成する。その際、ＰＭＯＳＦＥＴ１０ａのチャネル方向は、＜１００＞あるいは＜１１０＞方向とする。なお、ＮＭＯＳＦＥＴ１０ｂは側壁部ＳＷに自己整合的に形成されるサイドウォールをゲートとしてもよい。
【００３７】
次に、従来と同様の製造方法を用いてＰＭＯＳＦＥＴ部分を形成する。
図１０のように、ＰＭＯＳＦＥＴ領域のみにｐ型のドーパントを注入し、ドレイン／ソース領域５ａ、５ｂを形成する。この際、化学気相成長法によりＳｉＯ２膜を形成後、全面の異方性エッチングにより、ＰＭＯＳＦＥＴのゲート電極４ａの側壁に自己整合的にサイドウォールを形成し、ｐ型のドーパントを注入するようにしてもよい。
【００３８】
次に、図１１のように、化学気相成長法により絶縁膜６を堆積後、図１２のようにＰＭＯＳＦＥＴ１０ａ及びＮＭＯＳＦＥＴ１０ｂのソース・ドレイン・ゲートとのコンタクトホールを形成する。なお絶縁膜６は、例えばＳｉＯ２であり、低誘電率体であってもよい。また、コンタクトホール形成の際、絶縁膜６をあらかじめＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）処理により平坦化しておいてもよい。また、コンタクトホール形成時、ＣＭＯＳを構成するために、１つのコンタクトホールにＰＭＯＳＦＥＴ１０ａ及びＮＭＯＳＦＥＴ１０ｂのソースまたはドレインが２つ含まれるようにして、ＰＭＯＳＦＥＴ１０ａとＮＭＯＳＦＥＴ１０ｂのソースまたはドレインが共有されるように形成してもよい。
【００３９】
最後に、配線となる金属をスパッタし、リソグラフィとエッチングによりｐ型及びｎ型のゲート及びソース、ドレイン部がそれぞれ接続されるように配線パターン７ａ、７ｂ、７ｃ、７ｄ、７ｅ、７ｆを加工することで、図１に示したようなＰＭＯＳＦＥＴ１０ａと、ＮＭＯＳＦＥＴ１０ｂの相補のＭＯＳＦＥＴを有した半導体装置１０を製造することができる。
【００４０】
このような方法により、ＰＭＯＳＦＥＴ１０ａ及びＮＭＯＳＦＥＴ１０ｂを共通のＳｉＧｅ薄膜に形成することにより、正孔及び電子の移動度が向上し、従来提案されている方法よりも容易なプロセスによりＣＭＯＳの電流駆動能力を向上することが可能である。また、ＮＭＯＳＦＥＴ１０ｂを縦方向に形成することで、ゲート長を既存のリソグラフィ技術に依存することなく膜厚制御により数ｎｍ程度で形成することが可能となり、さらに集積度を向上することができる。
【００４１】
次に本発明の第２の実施の形態の半導体装置を説明する。
図１３は、本発明の第２の実施の形態の半導体装置の構成を示す断面図である。
【００４２】
本発明の第２の実施の形態の半導体装置２０は、（００１）面を主表面としたｎ型のゲルマニウム（Ｇｅ）基板２１上にＳｉＧｅを用いて形成された横型のＮＭＯＳＦＥＴ２０ａと、縦型のＰＭＯＳＦＥＴ２０ｂとから構成される。
【００４３】
ＮＭＯＳＦＥＴ２０ａは、Ｇｅ基板２１上に形成される（００１）面を主表面としたｐ型のＳｉＧｅ層２２と、ｎ型の不純物濃度の高いドレインまたはソース領域２５ａ、２５ｂと、ゲート酸化膜２３ａ上に形成されるゲート電極２４ａとから構成される。
【００４４】
一方、ＰＭＯＳＦＥＴ２０ｂは、ＳｉＧｅ層２２にイオン注入を行うことで形成したｐ型の不純物濃度の高いドレインまたはソース領域２２ａ、２２ｂ及びｎ型のチャネル領域２２ｃと、側壁部ＳＷに形成されるゲート酸化膜２３ｂを介して配置されたゲート２４ｂから構成される。
【００４５】
なお、側壁部ＳＷは、基板面（００１）に対して垂直な（１００）面あるいは（１１０）面またはそれと等価な面となっている。
また、半導体装置２０にはトレンチｔｒ２１、ｔｒ２２が形成されて酸化膜２３が埋め込まれており、素子間分離を行っている。また、ＮＭＯＳＦＥＴ２０ａにおいて配線２７ａ、２７ｃはドレインまたはソース領域２５ａ、２５ｂと接続されており、配線２７ｂはゲート２４ａと接続される。一方、ＰＭＯＳＦＥＴ２０ｂにおいて、配線２７ｄ、２７ｆはドレインまたはソース領域２２ａ、２２ｂと接続されており、配線２７ｅはゲート２４ｂと接続されている。各配線間は、短絡を防止するための絶縁膜２６が形成されている。
【００４６】
ここで、ＮＭＯＳＦＥＴ２０ａと、ＰＭＯＳＦＥＴ２０ｂのゲート２４ａ、２４ｂを配線２７ｂ、２７ｅで接続し、ＮＭＯＳＦＥＴ２０ａのドレインまたはソース領域２５ａ、２５ｂのいずれかと、ＰＭＯＳＦＥＴ２０ｂのドレインまたはソース領域２２ａ、２２ｂのいずれかを、配線２７ａ、２７ｃ、２７ｄ、２７ｆで接続することでＣＭＯＳが構成される。
【００４７】
本発明の第２の実施の形態の半導体装置２０は、前述した第１の実施の形態の半導体装置１０と異なり、Ｓｉ基板１の代わりにＧｅ基板２１を用いている。（００１）面を主表面とした、Ｇｅ基板２１上にＳｉＧｅ層２２を形成した場合、Ｓｉの格子定数が基板のＧｅの格子定数より４％程度小さいため、第１の実施の形態の半導体装置１０と逆に、ＳｉＧｅ層２２の面内に引っ張り歪みが、膜厚方向に圧縮歪みが生じる。本発明の第２の実施の形態の半導体装置２０においては、横型のＮＭＯＳＦＥＴ２０ａと、縦型のＰＭＯＳＦＥＴ２０ｂを設け、＜１００＞方向または＜１１０＞方向にｎチャネルを、（１００）面または（１１０）面の側壁部ＳＷに＜００１＞方向のｐチャネルが形成される。すなわちＧｅ基板２１を用いた第２の実施の形態の半導体装置２０においても、圧縮応力の方向にｐチャネル、引っ張り応力の方向にｎチャネルが形成されている。これにより、正孔及び電子の移動度が上がり、電流駆動能力を向上することができる。
【００４８】
本発明の第２の実施の形態の半導体装置２０は、ＳｉＧｅ層２２面内の＜１００＞方向または＜１１０＞方向にｎチャネルを、（１００）面または（１１０）面となる側壁部ＳＷに＜００１＞方向のｐチャネルを形成するように不純物ドーピング及び加工して製造するほかは、前述した第１の実施の形態の半導体装置１０の製造方法とほぼ同じプロセスで製造することができるので詳細な説明は省略する。
【００４９】
なお、上記では基板または基板材料と格子定数の異なる膜として、ＳｉＧｅを用いた場合について説明したが、これに限定されず、ＳｉＧｅＣなどを膜として用いてもよい。
【００５０】
（付記１）  相補の電界効果トランジスタからなる半導体装置において、
基板または基板材料とは格子定数の異なる材料から構成された膜の圧縮応力の方向に正孔が移動する第１のチャネルを形成するｐ型の電界効果トランジスタと、
前記膜の引っ張り応力の方向に電子が移動する第２のチャネルを形成するｎ型の電界効果トランジスタと、
を有することを特徴とする半導体装置。
【００５１】
（付記２）  前記第１のチャネル及び第２のチャネルは、一方が前記膜の面内方向に形成される場合、他方は前記膜の面に垂直方向に形成されることを特徴とする付記１記載の半導体装置。
【００５２】
（付記３）  前記ｐ型の電界効果トランジスタは、前記基板である（００１）面を主表面としたシリコン基板上に積層した、前記膜である（００１）面を主表面としたシリコンゲルマニウム層に、前記第１のチャネルを＜１００＞方向あるいは＜０１０＞方向のいずれかに形成し、
前記ｎ型の電界効果トランジスタは、前記シリコンゲルマニウム層の（１００）面またはそれと等価な面となる側壁面の面上に、前記第２のチャネルを＜００１＞方向に形成し、
前記ｐ型の電界効果トランジスタと前記ｎ型の電界効果トランジスタとは、それぞれのソースまたはドレインにより接続され、ゲートを共通とした、
ことを特徴とする付記１記載の半導体装置。
【００５３】
（付記４）  前記ｐ型の電界効果トランジスタは、前記基板である（００１）面を主表面としたシリコン基板上に積層した、前記膜である（００１）面を主表面としたシリコンゲルマニウム層に、前記第１のチャネルを＜１１０＞方向あるいは＜−１１０＞方向のいずれかに形成し、
前記ｎ型の電界効果トランジスタは、前記シリコンゲルマニウム層の（１１０）面あるいは（−１１０）面となる側壁面の面上に、前記第２のチャネルを＜００１＞方向に形成し、
前記ｐ型の電界効果トランジスタと前記ｎ型の電界効果トランジスタとは、それぞれのソースまたはドレインにより接続され、ゲートを共通とした、
ことを特徴とする付記１記載の半導体装置。
【００５４】
（付記５）  前記ｐ型の電界効果トランジスタは、前記基板である（００１）面を主表面としたゲルマニウム基板上に積層した、前記膜である（００１）面を主表面としたシリコンゲルマニウム層の、（１００）面またはそれと等価な面となる側壁面の面上に、前記第１のチャネルを＜００１＞方向に形成し、
前記ｎ型の電界効果トランジスタは、前記シリコンゲルマニウム層に前記第２のチャネルを＜１００＞方向あるいは＜０１０＞方向のいずれかに形成し、
前記ｐ型の電界効果トランジスタと前記ｎ型の電界効果トランジスタとは、それぞれのソースまたはドレインにより接続され、ゲートを共通とした、
ことを特徴とする付記１記載の半導体装置。
【００５５】
（付記６）  前記ｐ型の電界効果トランジスタは、前記基板である（００１）面を主表面としたゲルマニウム基板上に積層した、前記膜である（００１）面を主表面としたシリコンゲルマニウム層の、（１１０）面あるいは（−１１０）面となる側壁面の面上に、前記第１のチャネルを＜００１＞方向に形成し、
前記ｎ型の電界効果トランジスタは、前記シリコンゲルマニウム層に前記第２のチャネルを＜１１０＞方向あるいは＜−１１０＞方向のいずれかに形成し、
前記ｐ型の電界効果トランジスタと前記ｎ型の電界効果トランジスタとは、それぞれのソースまたはドレインにより接続され、ゲートを共通とした、
ことを特徴とする付記１記載の半導体装置。
【００５６】
（付記７）  前記ｐ型の電界効果トランジスタと、前記ｎ型の電界効果トランジスタのソースまたはドレインが、１つのコンタクトホールで共通化されていることを特徴とする付記１記載の半導体装置。
【００５７】
（付記８）  相補の電界効果トランジスタからなる半導体装置の製造方法において、
基板または基板材料上に、前記基板または前記基板材料と格子定数の異なる材料から構成された膜を形成し、
前記格子定数の差異から生じる歪みのうち、前記膜の圧縮応力の方向に正孔が移動する第１のチャネルを形成するｐ型の電界効果トランジスタを作成し、
前記膜の引っ張り応力の方向に電子が移動する第２のチャネルを形成するｎ型の電界効果トランジスタを作成する、
ことを特徴とする半導体装置の製造方法。
【００５８】
（付記９）  前記第１のチャネル及び第２のチャネルは、一方が前記膜の面内方向に形成される場合、他方は前記膜の面に垂直方向に形成されることを特徴とする付記８記載の半導体装置の製造方法。
【００５９】
（付記１０）  前記ｐ型の電界効果トランジスタと前記ｎ型の電界効果トランジスタのゲート電極をシリコンの堆積と、熱酸化あるいは絶縁物の化学気相成長方により同時に形成することを特徴とする付記８記載の半導体装置の製造方法。
【００６０】
【発明の効果】
以上説明したように本発明では、基板または基板材料とは格子定数の異なる材料から構成された膜の圧縮応力の方向にｐチャネルを形成するｐ型の電界効果トランジスタと、膜の引っ張り応力の方向に電子が移動する第２のチャネルを形成するｎ型の電界効果トランジスタを形成したため、正孔及び電子の移動度が向上し相補型の電界効果トランジスタの電流駆動能力を向上することができる。さらに、ｎ型とｐ型の電界効果トランジスタを共通の膜を用いて作成することから、容易なプロセスにより、製造することができる。
【００６１】
また、一方の電界効果トランジスタを縦方向に形成することで、ゲート長を既存のリソグラフィ技術に依存することなく膜厚制御により数ｎｍ程度で形成することが可能となり、集積度が向上する。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の半導体装置の構成を示す断面図である。
【図２】ＭＯＳＦＥＴの波数空間（Ｋ空間）における伝導帯下端（バレー）の等エネルギー面を示した図であり、（Ａ）が立体図、（Ｂ）が＜００１＞方向投影図で、（Ｃ）が＜１００＞方向投影図である。
【図３】チャネル電子の２次元量子化によって生じるＳｉ及び歪みＳｉＧｅのバレーの準位差を示す図であり、（Ａ）は＜００１＞方向に２次元量子化した場合、（Ｂ）は＜１００＞方向に２次元量子化した場合のバレーの準位差を示す図である。
【図４】本発明の第１の実施の形態の半導体装置を製造方法の各工程における半導体装置の断面図である。
【図５】本発明の第１の実施の形態の半導体装置を製造方法の各工程における半導体装置の断面図である。
【図６】本発明の第１の実施の形態の半導体装置を製造方法の各工程における半導体装置の断面図である。
【図７】本発明の第１の実施の形態の半導体装置を製造方法の各工程における半導体装置の断面図である。
【図８】本発明の第１の実施の形態の半導体装置を製造方法の各工程における半導体装置の断面図である。
【図９】本発明の第１の実施の形態の半導体装置を製造方法の各工程における半導体装置の断面図である。
【図１０】本発明の第１の実施の形態の半導体装置を製造方法の各工程における半導体装置の断面図である。
【図１１】本発明の第１の実施の形態の半導体装置を製造方法の各工程における半導体装置の断面図である。
【図１２】本発明の第１の実施の形態の半導体装置を製造方法の各工程における半導体装置の断面図である。
【図１３】本発明の第２の実施の形態の半導体装置の構成を示す断面図である。
【符号の説明】
１  Ｓｉ基板
２  ＳｉＧｅ層
２ａ、２ｂ、５ａ、５ｂ  ドレインまたはソース領域
２ｃ  チャネル領域
３  酸化膜
３ａ、３ｂ  ゲート酸化膜
４ａ、４ｂ  ゲート電極
６  絶縁膜
７ａ、７ｂ、７ｃ、７ｄ、７ｅ、７ｆ  配線
１０  半導体装置
１０ａ  ＰＭＯＳＦＥＴ
１０ｂ  ＮＭＯＳＦＥＴ
ｔｒ１、ｔｒ２  トレンチ
ＳＷ  側壁部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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