(57)【要約】【課題】酸化アルミニウム系のトラップ絶縁膜を確実に保護することのできる積層ゲート絶縁膜構造の不揮発性半導体記憶装置を提供する。【解決手段】不揮発性半導体記憶装置は、半導体基板と、半導体基板上に形成された積層ゲート絶縁膜と、積層ゲート絶縁膜上に形成されたゲート電極と、半導体基板表面においてゲート電極を挟む位置に形成される一対の不純物拡散領域とを備え、積層ゲート絶縁膜は、半導体基板側から順に、トンネル絶縁膜と、酸化アルミニウム系のトラップ絶縁膜と、トップ絶縁膜と、酸化アルミニウム系のトラップ絶縁膜およびトップ絶縁膜を保護するカバー絶縁膜の４層構造を有する。【選択図】  図３
2004241698.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成された積層ゲート絶縁膜と、
前記積層ゲート絶縁膜上に形成されたゲート電極と、
前記半導体基板表面において、前記ゲート電極を挟む位置に形成される一対の不純物拡散領域と
を備え、前記積層ゲート絶縁膜は、半導体基板側から順に、トンネル絶縁膜と、酸化アルミニウム系のトラップ絶縁膜と、トップ絶縁膜と、前記酸化アルミニウム系のトラップ絶縁膜およびトップ絶縁膜を保護するカバー絶縁膜の４層構造を有することを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記ゲート電極の側壁に位置する側壁絶縁膜をさらに備え、前記カバー絶縁膜は、前記側壁絶縁膜に対してエッチングレートの小さい材料で形成されることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
シリコン基板上に、トンネル絶縁膜、酸化アルミニウム系のトラップ絶縁膜、トップ絶縁膜、カバー絶縁膜を順次形成して、４層構造の積層ゲート絶縁膜を形成する工程と、
前記積層ゲート絶縁膜上に、所定の形状のゲート電極を形成する工程と、
前記ゲート電極の両側に、前記カバー絶縁膜に対してエッチング選択比の大きい絶縁材料で側壁絶縁膜を形成する工程と、
を含むことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項４】
前記ゲート電極の形成工程は、前記積層ゲート絶縁膜上にゲート電極材料を堆積し、このゲート電極材料を、前記カバー絶縁膜の表面が露出するまで加工する工程を含むことを特徴する請求項３に記載の不揮発性半導体記憶装置の製造方法。
【請求項５】
前記積層ゲート絶縁膜の形成工程は、前記トップ絶縁膜とカバー絶縁膜の少なくとも一方の形成温度が、前記酸化アルミニウム系のトラップ絶縁膜の形成温度よりも高いことを特徴とする請求項３に記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体基板上にトンネル絶縁膜、トラップ絶縁膜、ブロック絶縁膜で構成される積層ゲート絶縁膜を有する不揮発性半導体記憶装置に関し、特に、電荷を保持するトラップ絶縁膜に、アルミナ等の酸化アルミニウム系の絶縁膜を用いたＭＯＡＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ａｌｕｍｉｎｕｍ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型の不揮発性半導体記憶装置とその製造方法に関する。
【０００２】
【従来の技術】
不揮発性の半導体メモリとして、フラッシュメモリが知られている。フラッシュメモリでは、任意の番地でのメモリ容量（電荷）の書き込み、消去に加え、一括消去も可能であり、電源を切ってもメモリの内容を維持することができる。
【０００３】
フラッシュメモリの構造として、従来からコントロールゲートとフローティングゲートから成る二重ゲート構造が採用されていた。しかし、二重ゲート構造では微細化やロジックへの搭載が困難なため、ゲート絶縁膜中に電荷をトラップすることでデータを記憶する単ゲート型の不揮発性半導体メモリが提案されている（たとえば特許文献１参照）。
【０００４】
単ゲート型の不揮発性半導体メモリは、コントロールゲート下でゲート絶縁膜を構成する積層の構造から、ＭＯＮＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｎｉｔｒｉｄｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型あるいはＳＯＮＯＳ（ｐｏｌｙ−Ｓｉｌｉｃｏｎ  Ｏｘｉｄｅ  Ｎｉｔｒｉｄｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ）型メモリと呼ばれている。
【０００５】
図１（ａ）は、一般的なＭＯＮＯＳまたはＳＯＮＯＳ型フラッシュメモリのメモリセル構成を示す。半導体基板１１０上に、シリコン酸化膜（ＳｉＯ２）１１２ａ、シリコン窒化膜（ＳｉＮ）１１２ｂ、シリコン酸化膜（ＳｉＯ２）１１２ｃから成るＯＮＯ構造の積層ゲート絶縁膜１１２を有し、ＯＮＯ構造の積層ゲート絶縁膜１１２上に、コントロールゲート電極１１３が位置する。
【０００６】
ＳｉＮ膜１１２ｂは電荷をトラップすることからトラップ層と呼ばれ、下方のＳｉＯ２  膜１１２ａは、データのプログラム時および消去時に電子がトンネリングすることからトンネル絶縁膜と呼ばれる。上方のＳｉＯ２  膜１１２ｃは、ＳｉＮトラップ膜１１２ｂからゲート電極１１３への電子のリークや、ゲート電極１１３からＳｉＮトラップ膜１１２ｂへの消去時以外のホールの注入を防止し、トップ絶縁膜あるいはブロック絶縁膜と呼ばれる。
【０００７】
コントロールゲート電極１１３への書き込み電圧と第２拡散領域１１１ｂへの電圧パルスの印加、あるいはコントロールゲート電極１１３への書き込み電圧と第１拡散領域１１１ａへの電圧パルスの印加を制御することによって、ＳｉＯ２  膜１１２ａと１１２ｃに挟まれたＳｉＮ膜１１２ｂの界面で、第２拡散領域１１１ｂ側と第１拡散領域１１１ａ側のいずれかに、電荷が離散化してトラップされる。すなわち、１つのセルで２ビットのメモリ機能が実現される。
【０００８】
また、上述したＭＯＮＯＳ構造を基本として、ゲート絶縁膜１１２に離散的に蓄積される電荷のトラップ状態を変化させることによって、４値を超える多値書き込み可能のＭＯＮＯＳ型不揮発性半導体メモリも提案されている（たとえば特許文献２参照）。
【０００９】
しかし、シリコン窒化（ＳｉＮ）膜の電荷保持能力は十分とはいえず、特に微細化が進むと、データの信頼性が十分に確保されるとは言い切れない。そこで、本件特許出願と同一出願人による特願２００２−２６４２５２では、シリコン窒化膜に代えて酸化アルミニウム系の材料をトラップ絶縁膜として使用する手法が提案されている。
【００１０】
図１（ｂ）は、トラップ絶縁膜にアルミナ膜を使用したＭＯＡＯＳ型メモリセルの構成例を示す。シリコン基板１４０上に、シリコン酸化膜１４２、アルミナ膜１４３、シリコン酸化膜１４４で構成されるＯＡＯ構造の積層ゲート絶縁膜１４５が位置し、素子分離領域１４１で区画される領域において、積層ゲート絶縁膜１４５上にコントロールゲート電極として機能するワード線１４６が位置する。コントロールゲート電極（またはワード線）１４６の両側にはサイドウォール（側壁スペーサ）１４７が設けられている。
【００１１】
アルミナ、あるいは酸化アルミニウム（Ａｌ２Ｏ３）は、従来のトラップ絶縁膜であるシリコン窒化（ＳｉＮ）膜に比べて、電荷が深くトラップされ、記憶保持特性が高い。また、消去動作もシリコン窒化膜に比べて早いという特徴がある。
【００１２】
【特許文献１】
特開２００１−３５８２３７号公報
【００１３】
【特許文献２】
特開２００１−９３９９５号公報
【００１４】
【発明が解決しようとする課題】
しかし、酸化アルミニウム（Ａｌ２Ｏ３）は耐酸性が弱く、メモリセルの製造工程における酸性洗浄液によるウエット工程で、侵食されてしまうという問題がある。たとえば、図２（ａ）〜２（ｄ）に示すように、シリコン酸化膜（ＳｉＯ２）１４２、酸化アルミニウム（Ａｌ２Ｏ３）膜１４３、シリコン酸化膜（ＳｉＯ２）膜１４４から構成されるＯＡＯ型積層ゲート絶縁膜１４５上に、コントロールゲート電極としてのワード線１４６をパターニングし、全体をＳｉＯ２  膜１４７ａで被覆してからエッチバックしてサイドウォール１４７を形成する場合、積層ゲート絶縁膜１４５の最上層のシリコン酸化膜（トップ絶縁膜）もエッチングされ、酸化アルミニウム（Ａｌ２Ｏ３）表面が露出してしまう。
【００１５】
通常、エッチバックによるサイドウォール１４７の形成後は、酸性洗浄液による洗浄が行われるが、このときに用いる酸性洗浄液によって、露出したＡｌ２Ｏ３膜１４３がエッチングされてしまう。この結果、図２（ｄ）に示すように、トラップ絶縁膜としてのＡｌ２Ｏ３  膜１４３の両側が侵食されて、溝１４９が生じる。
【００１６】
トラップ絶縁膜が両側から侵食されると、ソース側とドレイン側に離散トラップされるべき電荷が混在して多値メモリとして機能しないばかりか、記憶保持の信頼性自体も損なわれる。
【００１７】
トップ絶縁膜をシリコン酸化膜ではなく、窒化膜系の薄膜に代替することも考えられるが、窒化膜系は、酸化膜系と比較して緻密度が低く、リークが懸念される。また、ソース・ドレイン形成のためのイオン注入時にゲート絶縁膜へのイオンの拡散を抑制するためにも、トップ絶縁膜は酸化膜系であることが望ましい。
【００１８】
そこで、本発明は記憶保持能力の高い酸化アルミニウム系のトラップ絶縁膜を用いた不揮発性半導体メモリにおいて、ＯＡＯ構造を前提としつつ、トラップ層縁膜（Ａｌ２Ｏ３  膜）に対するエッチングダメージと洗浄による侵食を回避し、高性能で信頼性の高い不揮発性半導体メモリを提供することを目的とする。また、このような不揮発性半導体メモリの製造方法を提供することを目的とする。
【００１９】
【課題を解決するための手段】
上記目的を達成するために、本発明では、ＯＡＯ構造を含む積層ゲート絶縁膜の最上層に、サイドウォール（側壁スペーサあるいは側壁絶縁膜）よりもエッチング選択比が低い第４のカバー絶縁膜を挿入することによって、側壁絶縁膜形成時のエッチングダメージと、後の洗浄による侵食から、酸化アルミニウム系のトラップ絶縁膜を確実に保護する。
【００２０】
具体的には、本発明の第１の側面では、不揮発性半導体記憶装置は、半導体基板と、半導体基板上に形成された積層ゲート絶縁膜と、積層ゲート絶縁膜上に形成されたゲート電極と、半導体基板表面においてゲート電極を挟む位置に形成される一対の不純物拡散領域とを備え、積層ゲート絶縁膜は、半導体基板側から順に、トンネル絶縁膜と、酸化アルミニウム系のトラップ絶縁膜と、トップ絶縁膜と、酸化アルミニウム系のトラップ絶縁膜およびトップ絶縁膜を保護するカバー絶縁膜の４層構造を有する。
【００２１】
この不揮発性半導体記憶装置は、ゲート電極の側壁に位置する側壁絶縁膜をさらに備え、カバー絶縁膜は、側壁絶縁膜に対してエッチングレートの小さい材料で形成される。
【００２２】
サイドウォールは、緻密性や、ゲート電極のフリンジ容量増加防止の観点から、シリコン酸化膜であることが望ましい。第４のカバー絶縁膜は、シリコン酸化膜と比較してエッチングレートの低いシリコン窒化（ＳｉＮ）膜とする。この場合、積層ゲート絶縁膜は、基板側から順に、シリコン酸化膜、酸化アルミニウム膜、シリコン酸化膜、シリコン窒化膜の４層構造となる。
【００２３】
本発明の第２の側面では、トラップ絶縁膜としての酸化アルミニウム系膜を工程ダメージから確実に保護することのできる不揮発性半導体装置の製造方法を提供する。この製造方法は、以下の工程を含む。
（ａ）シリコン基板上に、トンネル絶縁膜、酸化アルミニウム系のトラップ絶縁膜、トップ絶縁膜、カバー絶縁膜を順次形成して、４層構造の積層ゲート絶縁膜を形成する、
（ｂ）積層ゲート絶縁膜上に、所定の形状のゲート電極を形成する、
（ｃ）ゲート電極の両側に、カバー絶縁膜に対してエッチング選択比の大きい絶縁材料で側壁絶縁膜を形成する。
【００２４】
ゲート電極の形成工程は、積層ゲート絶縁膜上にゲート電極材料を堆積し、このゲート電極材料を、カバー絶縁膜の表面が露出するまで加工する工程を含む。
【００２５】
また、積層ゲート絶縁膜の形成工程は、前記トップ絶縁膜とカバー絶縁膜の少なくとも一方の形成温度が、前記酸化アルミニウム系のトラップ絶縁膜の形成温度よりも高いことが望ましい。この場合は、酸化アルミニウム系のトラップ絶縁膜形成後に個別のアニール処理を行わなくても、トップ絶縁膜あるいはカバー絶縁膜の形成温度で酸化アルミニウムが焼成され、工程数を低減することができる本発明のその他の構成、特徴については、以下で図面を参照して述べる詳細な説明によりいっそう明確になる。
【００２６】
【発明の実施の形態】
図３は、本発明の実施形態に係る不揮発性半導体記憶装置を構成するフラッシュメモリセルの構成を模式的に示す図である。
【００２７】
このフラッシュメモリセルは、シリコン基板１上に、シリコン酸化膜（ＳｉＯ２  ）２、酸化アルミニウム膜（Ａｌ２Ｏ３  ）３、シリコン酸化膜（ＳｉＯ２  ）４、およびシリコン窒化膜（ＳｉＮ）５の４層で構成される積層ゲート絶縁膜７を有する。また、ＬＯＣＯＳ酸化膜などの素子分離層９で区画された活性領域において、積層ゲート絶縁膜７上に、ワード線として機能するゲート電極６を有する。ゲート電極６の両側には、サイドウォール８が位置する。
【００２８】
サイドウォール８は、図３の例ではたとえばシリコン酸化膜で構成され、積層ゲート絶縁膜７の第４の絶縁膜として、シリコン酸化膜に比較してエッチング選択比の低いシリコン窒化膜（ＳｉＮ）５が選択されている。
【００２９】
積層ゲート絶縁膜７のうち、シリコン基板１上に位置するシリコン酸化膜２はトンネル絶縁膜として機能し、メモリセルのプログラムおよび消去時に、印加電圧により電荷がトンネリングする。シリコン酸化膜２上の酸化アルミニウム膜３は、シリコン窒化膜に比べてトラップ順位が深いところにあり、トラップされた電荷の保持力が高い。酸化アルミニウム膜３上のシリコン酸化膜は、電子のリーク防止やホールの注入を防止するトップ絶縁膜である。
【００３０】
トラップ絶縁膜である酸化アルミニウム膜３を、シリコン酸化膜で挟み込むＯＡＯ構造は、酸化アルミニウムにトラップした電荷のリークを防止するために重要である。このＯＡＯ構造を保護するために、最上層のカバー絶縁膜としてのシリコン窒化膜５は、印加電圧の増大に著しい影響を与えず、かつ、下層のＯＡＯ構造を保護できる厚さであればよい。たとえば、トンネル絶縁膜としてのシリコン酸化膜２の膜厚を７ｎｍ、トラップ絶縁膜としての酸化アルミニウム膜３の膜厚を１０ｎｍ、トップ絶縁膜としてのシリコン酸化膜４の膜厚を１０ｎｍとした場合、シリコン窒化膜５の膜厚は６ｎｍとする。
【００３１】
図４は、図３に示した４層構造のゲート絶縁膜を有するメモリセルを含むフラッシュメモリセルアレイの平面構成図であり、図５は、メモリセルアレイの等化回路図である。ワード線６とビット線１１の交差領域にメモリセル領域２０が位置し、メモリセルのソースおよびドレインは、隣り合う２本のビット線１１にそれぞれ接続される。
【００３２】
ビット線（ＢＬ１〜ＢＬ５）１１は、センスアンプ３１に接続され、ワード線（ＷＬ１〜ＷＬ８）はワード線ドライバ３２に接続される。センスアンプ３１およびワード線ドライバ３２は、制御回路３０によって制御され、制御回路によりワード線６およびビット線１１を選択することによって、所望のメモリセルにアクセスする。制御回路３０は外部のＣＰＵ３３により制御される。ＣＰＵ３３にはＲＡＭ３４が接続され、ＲＡＭ３４はメモリセルに書き込むべきデータを一時的に記憶する。
【００３３】
図６〜図９はそれぞれ、図４の平面図におけるＡ−Ａ’ライン、Ｂ−Ｂ’ライン、Ｃ−Ｃ’ライン、Ｄ−Ｄ’ラインで切った断面図である。図６のＡ−Ａ’断面図は、活性領域において、２本の隣り合うビット線１１の間に位置するコントロールゲート電極６および積層ゲート絶縁膜７の構造を示す。コントロールゲート電極６は、そのままワード線６となる。
【００３４】
図７のＢ−Ｂ’断面図は、同じく活性領域において、ビット線１１下に位置するワード線６と積層ゲート絶縁膜７構造を示す。ビット線１１は、層間絶縁膜１５を貫通するプラグ１８を介して、一方の高濃度ソース・ドレイン領域１６ｂに接続される。
【００３５】
図８のＣ−Ｃ’断面図は、ビット線１１に沿った方向に各メモリセルを分離独立させる不活性領域を示す。図９のＤ−Ｄ’断面図は、活性領域においてワード線６に沿った方向での断面構造を示す。
【００３６】
このようなメモリセルの書き込み動作は、コントロールゲート電極６に書き込み電圧を印加し、一方のソース・ドレイン領域１６にビット線１１およびプラグ１８を介して正電圧パルスを印加し、他方のソース・ドレイン領域１６’を０Ｖとする。これにより、ソース・ドレイン領域１６の近傍から電荷（ホットエレクトロン）がトンネル絶縁膜２にトンネリングして、コントロールゲート電極６下の酸化アルミニウム膜３のうち、領域１６ａ側に離散的に電荷がトラップされる。
【００３７】
また、コントロールゲート電極６に書き込み電圧を印加し、一方のソース・ドレイン領域１６を０Ｖとし、他方のソース・ドレイン領域１６’に正電圧パルスを印加することによって、酸化アルミニウム膜３において、領域１６ａ’側に離散的に電荷がトラップされる。
【００３８】
消去時は、酸化アルミニウム膜３に離散的にトラップされていた電荷をホールの注入により中和することで一括して行われる。すなわち、領域１６ａ側にトラップされている電荷については、選択されたブロックのワード線すなわちコントロールゲート電極６のすべてと、一方のソース・ドレイン領域１６のすべてに消去電圧を印加し、他方のソース・ドレイン領域１６’をフローティングに設定することによって、ホットホールを発生させて、酸化アルミニウム膜３に注入する。領域１６ａ’側にトラップされている電荷については、選択されたブロックのワード線すなわちコントロールゲート電極６のすべてと、他方のソース・ドレイン領域１６’のすべてに消去電圧を印加し、一方のソース・ドレイン領域１６をフローティングにすることによって、他方のソース・ドレイン１６’側にホットホールを発生させることによって一括消去する。
【００３９】
読み出し時には、選択されたメモリセルにつながるワード線（コントロールゲート電極）６に所定のゲート電圧を印加し、一方のソース・ドレイン領域１６に、正の読み出し電圧を印加し、他方のソース・ドレイン１６’領域を０Ｖとすることにより、メモリセルに流れる電流を基準電流と比較して、領域１６ａ側での電荷の有無を判断する。また、選択されたワード線６に所定のゲート電圧を印加し、他方のソース・ドレイン領域１６’に正の読み出し電圧を印加し、一方のソース・ドレイン１６を０Ｖとすることによって、メモリセルに流れる電流を検出し、基準電流と比較して、領域１６ａ’側における電荷の有無を判断する。
【００４０】
図１０は、本発明の実施形態に係る不揮発性半導体メモリの作成工程を示す。
【００４１】
まず図１０（ａ）に示すように、たとえばｐ型シリコン基板１上に局所的な素子分離領域９をたとえばＬＯＣＯＳ方法により形成し、活性領域を確定する。基板全面に、トンネル絶縁膜としてのシリコン酸化膜２と、トラップ絶縁膜としての酸化アルミニウム膜３と、トップ絶縁膜としてのシリコン酸化膜４と、カバー絶縁膜としてのシリコン窒化膜５とを順次形成する。これらの４層で、積層ゲート絶縁膜７を構成する。
【００４２】
トンネル絶縁膜としてのシリコン酸化膜２は、たとえばシリコン基板１を１０００℃程度の高温で酸化性雰囲気中にさらして、７ｎｍ程度の膜厚に形成する。トラップ絶縁膜としての酸化アルミニウム膜３は、たとえばＡＬＣＶＤ（ＡｔｏｍｉｃＬａｙｅｒ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により、約１０ｎｍの膜厚に形成する。原料ガスとして、Ａｌ（ＣＨ３）３  とオゾン（Ｏ３）とを交互に供給する。酸化アルミニウム膜はＭＯＣＶＤやＰＶＤにより形成することも可能である。
【００４３】
トップ絶縁膜としてのシリコン酸化膜４は、たとえばＬＰＣＶＤ（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）によりモノシラン（ＳｉＨ４）とＮ２Ｏとを反応させて、約１０ｎｍの膜厚に形成する。トップ絶縁膜４は、ＴＥＯＳ原料を用いたＣＶＤ法、ＭＯＣＶＤ法、プラズマＣＶＤ法により形成してもよい。シリコン酸化膜４は、酸化アルミニウム膜３にトラップされた電荷を絶縁する。
【００４４】
カバー絶縁膜としてのシリコン窒化膜５は、プラズマＣＶＤ、減圧ＣＶＤ、ＭＯＣＶＤなどにより、純化アンモニアを反応ガスとして用いて約６ｎｍの膜厚に形成する。このシリコン窒化膜５は、後工程でサイドウォールを形成した後の洗浄工程で、下層の酸化アルミニウム膜３が侵食されるのを防止する。
【００４５】
トラップ絶縁膜としての酸化アルミニウム３をたとえば３００℃〜５００℃で形成した場合、その後のシリコン酸化膜４とシリコン窒化膜５を８００℃程度で形成するのが望ましい。これにより、酸化アルミニウム３に対して単独のアニール処理を行わなくても、上層のトップ絶縁膜４およびカバー絶縁膜５の形成時に酸化アルミニウム膜３のアニール処理を兼ねることができる。
【００４６】
また、酸化アルミニウム膜３の形成後に９００℃程度でアニール処理を行った場合は、その後のシリコン酸化膜４とシリコン窒化膜５を、膜の緻密性を損なわない程度の低温、たとえば７００℃程度で形成することができる。
【００４７】
次に図１０（ｂ）に示すように、素子分離領域９で区画される活性領域に、ゲート電極としてのワード線６を形成する。全面にポリシリコンまたはアモルファスシリコンを堆積後、フォトリソグラフィにより所定のワード線形状にパターニングする。ワード線６を形成する際のドライエッチングで、ポリシリコンと選択比の大きいシリコン窒化膜５はストッパとして機能する。パターンニング後、ワード線（ゲート電極）６をマスクとして、セルフアラインで低濃度のｎ型不純物拡散領域１６ａ、１６ａ’を形成する。ドーパントとして、たとえばＡｓを用い、加速電圧約１０ＫｅＶ、ドーズ量１．５×１０１４ｃｍ−２に制御して、積層ゲート絶縁膜７を介して、シリコン基板１にドーパントを打ち込み、その後の熱処理で拡散させる。
【００４８】
次に、図１０（ｃ）に示すように、ゲート電極（ワード線）６および基板全面を覆って、シリコン酸化膜８ａを堆積する。
【００４９】
次に、図１０（ｄ）に示すように、酸化膜８ａをエッチバックして、ゲート電極（ワード線）６の両側にサイドウォール８を残す。ドライ処理で異方性エッチングをする際に、積層ゲート絶縁膜７の最上層に位置するシリコン窒化膜５は、シリコン酸化膜に比較してドライエッチング耐性が大きく、ハードマスクとして機能する。この結果、下層のシリコン酸化膜４および酸化アルミニウム膜３を露出することなくサイドウォール８を形成することができる。サイドウォール８の形成後、酸性洗浄液で基板を洗浄する。この洗浄工程においても、酸化アルミニウムが露出することなく保護されているので、侵食が防止される。したがって、電荷蓄積を担うトラップ絶縁膜としての信頼性を損なわない。
【００５０】
さらに、サイドウォール８をマスクにして、加速電圧３０ＫｅＶ、ドーズ量１×１０１５ｃｍ−２に制御し、積層ゲート絶縁膜７を介してシリコン基板１にｎ型ドーパントを打ち込み、高濃度の不純物拡散領域１６ｂ、１６ｂ’を形成する。
【００５１】
続いて、図示はしないが、ワード線６およびサイドウォール８を覆って前面に層間絶縁膜を堆積し、ソース・ドレイン領域に到達するホールを形成し、ホール内をＴｉＮなどの密着層を介して導電性物質で埋め込む。その後、ＣＭＰなどにより表面を平坦化した後、全面を導電性素材で被覆し、フォトリソグラフィにより所定の形状にパターニングしてビット線１１（図７参照）を形成する。
【００５２】
このような製造工程によれば、トラップ絶縁膜としての酸化アルミニウム膜が露出することなく、エッチングダメージや、洗浄による浸食から保護することができる。結果として、ソース側およびドレイン側に電荷を確実に離散トラップすることができ、不揮発性メモリとしての動作の信頼性を確保するこができる。
【００５３】
なお、実施形態では、カバー絶縁膜（第４の絶縁膜）としてシリコン窒化膜を用いたが、サイドウォールとのエッチング選択比が大きければこの例に限定されず、たとえば酸窒化膜を用いることも可能である。
【００５４】
また、積層ゲート絶縁膜を構成する各膜の形成方法、膜厚等は実施形態で述べた例に限定されず、印加電圧の著しい増大を引き起こさない範囲内で適宜変更可能である。たとえば、カバー絶縁膜としてのシリコン窒化膜は、酸化アルミニウム系をエッチングダメージおよび洗浄ダメージから保護できる厚さであれば、下層の膜厚に応じて、２ｎｍ〜１０ｎｍの範囲で調整可能である。
【００５５】
トラップ絶縁膜としての酸化アルミニウム系の絶縁膜は、アルミナ（Ａｌ２Ｏ３）に限定されず、たとえばＡｌＨｆＯ、ＡｌＺｒＯ、ＡｌＴａＯ、ＺｒＡｌＯなどを用いてもよい。
【００５６】
最後に、以上の説明に関して、以下の付記を開示する。
（付記１）  半導体基板と、半導体基板上に形成された積層ゲート絶縁膜と、積層ゲート絶縁膜上に形成されたゲート電極と、半導体基板表面においてゲート電極を挟む位置に形成される一対の不純物拡散領域とを備え、前記積層ゲート絶縁膜は、半導体基板側から順に、トンネル絶縁膜と、酸化アルミニウム系のトラップ絶縁膜と、トップ絶縁膜と、前記酸化アルミニウム系のトラップ絶縁膜およびトップ絶縁膜を保護するカバー絶縁膜の４層構造を有することを特徴とする不揮発性半導体記憶装置。
（付記２）  前記ゲート電極の側壁に位置する側壁絶縁膜をさらに備え、前記カバー絶縁膜は、前記側壁絶縁膜に対してエッチングレートの小さい材料で形成されることを特徴とする付記１に記載の不揮発性半導体記憶装置。
（付記３）  前記カバー絶縁膜はシリコン窒化膜であることを特徴とする付記１に記載の不揮発性半導体記憶装置。
（付記４）  前記側壁はシリコン酸化膜であり、前記カバー絶縁膜はシリコン窒化膜であることを特徴とする付記２に記載の不揮発性半導体記憶装置。
（付記５）  前記カバー絶縁膜の膜厚は２ｎｍ〜１０ｎｍであることを特徴とする付記１に記載の不揮発性半導体記憶装置。
（付記６）  シリコン基板上に、トンネル絶縁膜、酸化アルミニウム系のトラップ絶縁膜、トップ絶縁膜、カバー絶縁膜を順次形成して、４層構造の積層ゲート絶縁膜を形成する工程と、
積層ゲート絶縁膜上に、所定の形状のゲート電極を形成する工程と、
前記ゲート電極の両側に、前記カバー絶縁膜に対してエッチング選択比の大きい絶縁材料で側壁絶縁膜を形成する工程と、
を含むことを特徴とする不揮発性半導体記憶装置の製造方法。
（付記７）  前記ゲート電極の形成工程は、前記積層ゲート絶縁膜上にゲート電極材料を堆積し、このゲート電極材料を、前記カバー絶縁膜の表面が露出するまで加工する工程を含むことを特徴する付記６に記載の不揮発性半導体記憶装置の製造方法。
（付記８）  前記積層ゲート絶縁膜の形成工程は、前記トップ絶縁膜とカバー絶縁膜の少なくとも一方の形成温度が、前記酸化アルミニウム系のトラップ絶縁膜の形成温度よりも高いことを特徴とする請求項３に記載の不揮発性半導体記憶装置の製造方法。
（付記９）  前記カバー絶縁膜をシリコン窒化膜とし、前記側壁絶縁膜をシリコン酸化膜とすることを特徴とする付記６に記載の不揮発性半導体記憶装置の製造方法。
【００５７】
【発明の効果】
以上述べたように、本発明によれば、酸化アルミニウム膜をトラップ絶縁膜に用いたＯＡＯ構造を含む不揮発性半導体メモリにおいて、酸化アルミニウム膜に対するダメージあるいは浸食を防止し、動作の信頼性を高く維持することが可能になる。
【図面の簡単な説明】
【図１】単ゲート型の不揮発性メモリセルの構成例を示し、図１（ａ）は一般的なＭＯＮＯＳ型メモリセルの構造を、図１（ｂ）は新たに提案されているＭＯＡＯＳ型メモリセルの構造を示す図である。
【図２】図１（ｂ）に示すＭＯＡＯＳ型メモリセルの製造工程を示す図である。
【図３】本発明の実施形態に係る、４層の積層ゲート絶縁膜構造を有するフラッシュメモリセルの構成例を示す図である。
【図４】図３の構成のフラッシュメモリセルを用いたメモリセルアレイの平面図である。
【図５】図４のフラッシュメモリセルアレイの等化回路図を含むブロック構成図である。
【図６】図４のＡ−Ａ’ラインに沿った断面図である。
【図７】図４のＢ−Ｂ’ラインに沿った断面図である。
【図８】図４のＣ−Ｃ’ラインに沿った断面図である。
【図９】図４のＤ−Ｄ’ラインに沿った断面図である。
【図１０】本発明の実施形態に係る４層の積層ゲート絶縁膜構造を有するフラッシュメモリの製造工程を示す図である。
【符号の説明】
１  半導体基板（シリコン基板）
２  トンネル絶縁膜（シリコン酸化膜）
３  トラップ絶縁膜（酸化アルミニウム膜）
４  トップ絶縁膜（シリコン酸化膜）
５  カバー絶縁膜（シリコン窒化膜）
６  ゲート電極（ワード線）
７  積層ゲート絶縁構造
８  サイドウォール（側壁絶縁膜）
９  素子分離領域
１０  フラッシュメモリセルアレイ
１１  ビット線
１５  層間絶縁膜
１６  ソース・ドレイン領域
１６ａ  低濃度不純物拡散領域
１６ｂ  高濃度不純物拡散領域
１８  プラグ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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