(57)【要約】      （修正有）【課題】専用の信号を用いずに消費電力を低減できる回路装置を提供する。【解決手段】クロック信号ＣＫのパルスが入力されることによって、パルスに同期してデータを内部に取り込み該取り込んだデータを出力するＤフリップフロップＦ０と、ＤフリップフロップＦ０が出力したデータを処理するシフトレジスタ２であって、クロック信号ＣＫのパルスが入力されることによって、パルスに同期してデータを内部に取り込み該取り込んだデータを出力するＤフリップフロップＦ１乃至Ｆ７を有するシフトレジスタ２とを備えた回路装置１が、クロック信号ＣＫのパルスに同期してＤフリップフロップＦ０が出力したデータとパルスの１つ後のパルスに同期してＤフリップフロップＦ０に取り込まれるべきデータとが等しいか否かに基づいて、ＤフリップフロップＦ１乃至Ｆ７にクロック信号ＣＫのパルスを入力するか否かを制御する制御回路３を有する。【選択図】        図１
2004214981.tif 000002
【特許請求の範囲】
【請求項１】
クロック信号のパルスが入力されることによって、前記パルスに同期してデータを内部に取り込み該取り込んだデータを出力する第１の遅延回路と、
前記第１の遅延回路が出力したデータを処理する信号処理回路であって、前記クロック信号のパルスが入力されることによって、前記パルスに同期してデータを内部に取り込み該取り込んだデータを出力する第２の遅延回路を有する信号処理回路とを備えた回路装置であって、
前記回路装置が、前記クロック信号のパルスに同期して前記第１の遅延回路が出力したデータと前記パルスの１つ後のパルスに同期して前記第１の遅延回路に取り込まれるべきデータとが等しいか否かに基づいて、前記第２の遅延回路に前記クロック信号のパルスを入力するか否かを制御する制御回路を有することを特徴とする回路装置。
【請求項２】
前記信号処理回路が、前記第２の遅延回路を複数有し、
前記複数の第２の遅延回路のうちの少なくとも２つの第２の遅延回路が縦続接続されていることを特徴とする請求項１に記載の回路装置。
【請求項３】
前記少なくとも２つの第２の遅延回路の各々が、データが入力される複数のデータ入力部と、データを出力する複数のデータ出力部とを有することを特徴とする請求項２に記載の回路装置。
【請求項４】
前記信号処理回路が、前記第２の遅延回路を複数有し、
前記複数の第２の遅延回路のうちの１つの第２の遅延回路が出力したデータが入力される入力部と、前記複数の第２の遅延回路のうちの他の第２の遅延回路にデータを出力する出力部とを有する論理回路を有することを特徴とする請求項１に記載の回路装置。
【請求項５】
前記１つの第２の遅延回路が複数のデータ出力部を有し、
前記他の第２の遅延回路が複数のデータ入力部を有し、
前記論理回路が、前記１つの第２の遅延回路の複数のデータ出力部から出力されたデータが入力される複数の入力部と、前記他の第２の遅延回路の複数のデータ入力部にデータを出力する複数の出力部とを有することを特徴とする請求項４記載の回路装置。
【請求項６】
前記制御回路が、前記クロック信号のパルスの各々に同期して前記第１の遅延回路から出力された前記データと１つ後のパルスに同期して前記第１の遅延回路に取り込まれるべき前記データとが等しいか否かに基づいて、前記第２の遅延回路に前記クロック信号のパルスを供給するか否かを決定する決定回路と、
前記決定回路の決定に従って、前記第２の遅延回路への前記クロック信号のパルスの供給又は供給停止を行うクロックドライバと、
を有することを特徴とする請求項１乃至５うちのいずれか１項に記載の回路装置。
【請求項７】
前記決定回路が、前記クロック信号のパルスの各々に同期して前記第１の遅延回路から出力された前記データと１つ後のパルスに同期して前記第１の遅延回路に取り込まれるべき前記データとが等しいか否かを判定する判定部と、
前記判定部が等しいと判定した場合カウント値をインクリメントし、前記判定部が等しくないと判定した場合カウント値をリセットするカウンタと、
前記カウント値と比較値とを比較することによって比較結果を得、前記比較結果に基づいて、前記第２の遅延回路に前記クロック信号のパルスを供給するか否かを表すパルス供給制御信号を前記クロックドライバに出力するパルス供給信号生成部と、
を有することを特徴とする請求項６に記載の回路装置。
【請求項８】
前記比較値が、前記第２の遅延回路の総数に対応した値であることを特徴とする請求項７に記載の回路装置。
【請求項９】
前記第１の遅延回路及び前記第２の遅延回路の各々が１つ以上のＤフリップフロップから構成されたことを特徴とする請求項１乃至８のうちのいずれか１項に記載の回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、クロック信号のパルスが入力されることによって、上記パルスに同期してデータを内部に取り込み該取り込んだデータを出力する第１の遅延回路と、上記第１の遅延回路が出力したデータを処理する信号処理回路であって、上記クロック信号のパルスが入力されることによって、上記パルスに同期してデータを内部に取り込み該取り込んだデータを出力する第２の遅延回路を有する信号処理回路とを備えた回路装置に関する。
【０００２】
【従来の技術】
従来より、縦続接続された複数のＤフリップフロップを有する回路装置や、交互に縦続接続された論理回路とＤフリップフロップとを有する回路装置が知られている。このような回路装置では、複数のＤフリップフロップの各々にクロック信号が入力され、各Ｄフリップフロップはクロック信号のパルスに同期してデータを取り込み、この取り込んだデータを出力している。
【０００３】
【発明が解決しようとする課題】
近年、回路の処理速度の高速化に伴いクロック周波数が増加しており、このため、回路装置の消費電力が増大している。また、回路装置が有する全てのＤフリップフロップにはクロック信号が供給されるため、Ｄフリップフロップの数が増加すると、これに伴って消費電力も増加する。そこで、回路装置の消費電力を低減させるために、フリップフロップへのクロック信号の供給、供給停止を制御することができる制御回路を構成することが考えられる。しかしながら、このような制御回路を単純に構成すると、回路装置で処理されるべきデータ信号とは別に、上記の制御回路を動作させるための専用の信号が必要になるという問題がある。
【０００４】
本発明は、上記の事情に鑑み、専用の信号を用いずに消費電力を低減できる回路装置を提供することを目的とする。
【０００５】
【課題を解決するための手段】
上記目的を達成する本発明の回路装置は、クロック信号のパルスが入力されることによって、上記パルスに同期してデータを内部に取り込み該取り込んだデータを出力する第１の遅延回路と、上記第１の遅延回路が出力したデータを処理する信号処理回路であって、上記クロック信号のパルスが入力されることによって、上記パルスに同期してデータを内部に取り込み該取り込んだデータを出力する第２の遅延回路を有する信号処理回路とを備えた回路装置であって、上記回路装置が、上記クロック信号のパルスに同期して上記第１の遅延回路が出力したデータと上記パルスの１つ後のパルスに同期して上記第１の遅延回路に取り込まれるべきデータとが等しいか否かに基づいて、上記第２の遅延回路に上記クロック信号のパルスを入力するか否かを制御する制御回路を有することを特徴とする。
【０００６】
本発明の回路装置は、上記第２の遅延回路に上記クロック信号のパルスを入力するか否かを制御する制御回路を備えている。このような制御回路を備えることによって、信号処理回路が処理する処理結果の同一性を保持したまま、パルスの供給を停止することができ、回路装置の消費電力の低減が図られる。
【０００７】
また、この制御回路は、上記第２の遅延回路に上記クロック信号のパルスを入力するか否かの制御を、上記第１の遅延回路が出力したデータと上記第１の遅延回路に取り込まれるべきデータとが等しいか否かに基づいて行っている。従って、上記第２の遅延回路に上記クロック信号のパルスを入力するか否かの制御をするための専用の信号は不要となり、回路装置の構成を簡略化することができる。
【０００８】
また、本発明の回路装置は、上記信号処理回路が、上記第２の遅延回路を複数有し、上記複数の第２の遅延回路のうちの少なくとも２つの第２の遅延回路が縦続接続されていてもよく、この場合、上記少なくとも２つの第２の遅延回路の各々が、データが入力される複数のデータ入力部と、データを出力する複数のデータ出力部とを有していてもよい。
【０００９】
また、本発明の回路装置は、上記信号処理回路が、上記第２の遅延回路を複数有し、上記複数の第２の遅延回路のうちの１つの第２の遅延回路が出力したデータが入力される入力部と、上記複数の第２の遅延回路のうちの他の第２の遅延回路にデータを出力する出力部とを有する論理回路を有していてもよく、この場合、上記１つの第２の遅延回路が複数のデータ出力部を有し、上記他の第２の遅延回路が複数のデータ入力部を有し、上記論理回路が、上記１つの第２の遅延回路の複数のデータ出力部から出力されたデータが入力される複数の入力部と、上記他の第２の遅延回路の複数のデータ入力部にデータを出力する複数の出力部とを有していてもよい。
【００１０】
また、本発明の回路装置は、上記制御回路が、上記クロック信号のパルスの各々に同期して上記第１の遅延回路から出力された上記データと１つ後のパルスに同期して上記第１の遅延回路に取り込まれるべき上記データとが等しいか否かに基づいて、上記第２の遅延回路に上記クロック信号のパルスを供給するか否かを決定する決定回路と、上記決定回路の決定に従って、上記第２の遅延回路への上記クロック信号のパルスの供給又は供給停止を行うクロックドライバとを有することが好ましい。
【００１１】
このような構成の制御装置を備えることによって、上記第２の遅延回路への上記クロック信号のパルスの供給又は供給停止を行うことができる。
【００１２】
ここで、上記決定回路が、上記クロック信号のパルスの各々に同期して上記第１の遅延回路から出力された上記データと１つ後のパルスに同期して上記第１の遅延回路に取り込まれるべき上記データとが等しいか否かを判定する判定部と、上記判定部が等しいと判定した場合カウント値をインクリメントし、上記判定部が等しくないと判定した場合カウント値をリセットするカウンタと、上記カウント値と比較値とを比較することによって比較結果を得、上記比較結果に基づいて、上記第２の遅延回路に上記クロック信号のパルスを供給するか否かを表すパルス供給制御信号を上記クロックドライバに出力するパルス供給信号生成部とを有することができる。ここで、上記比較値は、上記第２の遅延回路の総数に対応した値とすることができる。
【００１３】
さらに、本発明の回路装置では、上記第１の遅延回路及び上記第２の遅延回路の各々は、例えば、１つ以上のＤフリップフロップから構成することができる。
【００１４】
【発明の実施の形態】
以下、本発明の実施形態について説明する。
【００１５】
図１は、本発明の第１実施形態の回路装置を示すブロック図である。
【００１６】
図１に示す回路装置１は、２ビットのデータ（ｄａ，ｄｂ）からなるデータ信号Ｄ（ｎ−１）が入力される。この回路装置１は、入力されたデータ信号Ｄ（ｎ−１）を、８パルス期間（８クロック期間）だけ遅れたデータ信号Ｄ（ｎ＋７）＝（Ｏｕｔ）として出力するように動作する。
【００１７】
回路装置１は、Ｄフリップフロップｆ０ａ及びｆ０ｂを有している。Ｄフリップフロップｆ０ａの後段には、縦続接続された７個のＤフリップフロップｆ１ａ乃至ｆ７ａのグループＧａが接続されている。また、Ｄフリップフロップｆ０ｂの後段には、縦続接続された７個のＤフリップフロップｆ１ｂ乃至ｆ７ｂのグループＧｂが接続されている。グループＧａ及びＧｂによりシフトレジスタ２（本発明にいう「信号処理回路」に相当する）が構成されている。これらのＤフリップフロップｆ０ａ乃至ｆ７ａ及びｆ０ｂ乃至ｆ７ｂの各々は、データが入力されるデータ入力端Ｄと、当該データ入力端Ｄから入力されたデータを出力するデータ出力端Ｑと、クロック信号ＣＫが入力されるクロック信号入力端ＣＰとを有している。この回路装置１では、２ビットのデータ（ｄａ，ｄｂ）のうち、データｄａはＤフリップフロップｆ０ａ乃至ｆ７ａによって処理され、一方、データｄｂはＤフリップフロップｆ０ｂ乃至ｆ７ｂによって処理される。尚、本実施形態では、グループＧａ及びＧｂの各々は７個のＤフリップフロップが縦続接続された構成を有しているが、縦続接続されるＤフリップフロップの数は、適宜変更可能である。尚、以下では、Ｄフリップフロップｆ０ａ及びｆ０ｂのペアを単にＤフリップフロップＦ０と呼ぶ。同様にして、Ｄフリップフロップｆ１ａ及びｆ１ｂのペア，…，Ｄフリップフロップｆ７ａ及びｆ７ｂのペアを、単にＤフリップフロップＦ１，…，Ｆ７と呼ぶ。
【００１８】
また、この回路装置１は制御回路３を備えている。回路装置１が制御回路３を備えることによって、シフトレジスタ２の消費電力の低減を図ることができる。以下に、図１に示す回路装置１が、どのようにしてシフトレジスタ２の消費電力を低減することができるのかについて、制御回路３を備えていない回路装置と比較しながら説明する。
【００１９】
図２は、制御回路３を備えていない回路装置１００の回路図を示す。
【００２０】
最前段のＤフリップフロップＦ０のうちのＤフリップフロップｆ０ａは、クロック信号ＣＫのパルスＰｘの立上りエッジに同期して、データ入力端Ｄに入力されるデータｄａを取り込み、この取り込んだデータｄａを次のパルスＰ（ｘ＋１）が発生するまでデータ出力端Ｑから次段のＤフリップフロップｆ１ａに出力し続ける。従って、Ｄフリップフロップｆ０ａは、入力されたデータｄａを１パルス期間（１クロック期間）遅れて出力する。また、Ｄフリップフロップｆ０ｂも、Ｄフリップフロップｆ０ａと同様に動作し、入力されたデータｄｂを１パルス期間遅れて出力する。従って、ＤフリップフロップＦ０は、入力されたデータ信号Ｄ（ｎ−１）を、１パルス期間遅れたデータ信号Ｄ（ｎ）として次段のＤフリップフロップＦ１に出力する。
【００２１】
また、ＤフリップフロップＦ１のうちのＤフリップフロップｆ１ａは、クロック信号ＣＫのパルスＰｘの立上りエッジに同期して、前段のＤフリップフロップｆ０ａから出力されたデータｄａを取り込み、この取り込んだデータｄａを次のパルスＰ（ｘ＋１）が発生するまで次段のＤフリップフロップｆ２ａ（図示せず）に出力し続ける。従って、Ｄフリップフロップｆ１ａは、前段のＤフリップフロップｆ０ａが出力したデータｄａを１パルス期間遅れて出力する。また、Ｄフリップフロップｆ１ｂも、前段のＤフリップフロップｆ０ｂが出力したデータｄｂを１パルス期間遅れて出力する。従って、ＤフリップフロップＦ１は、前段のＤフリップフロップＦ０が出力したデータ信号Ｄ（ｎ）を、１パルス期間遅れたデータ信号Ｄ（ｎ＋１）として出力する。
【００２２】
以下、同様にして、ＤフリップフロップＦ２乃至Ｆ７は、前段のフリップフロップが出力したデータ信号を、１パルス期間遅れたデータ信号として出力する。従って、最前段のＤフリップフロップＦ０に入力されたデータ信号Ｄ（ｎ−１）は、最後段のＤフリップフロップＦ７から８パルス期間遅れたデータ信号Ｄ（ｎ＋７）＝（Ｏｕｔ）として出力される。
【００２３】
図３は、図２に示す制御回路３を備えていない回路装置１００のタイミングチャートを示す。
【００２４】
データｄａ及びｄｂは論理‘０’又は論理‘１’であるため、Ｄ（ｎ−１）＝（ｄａ，ｄｂ）は、図３に示すように、４つの値Ｄ０＝（０，０）、Ｄ１＝（０，１）、Ｄ２＝（１，０）及びＤ＝３（１，１）を取り得る。例えば、Ｄ（ｎ−１）＝Ｄ１＝（０，１）であれば、クロック信号ＣＫのパルスＰに同期して、Ｄフリップフロップｆ０ａは‘０’を取り込み、Ｄフリップフロップｆ０ｂは‘１’を取り込む。この取り込まれたデータ信号Ｄ（ｎ−１）は、次段のＤフリップフロップＦ１に出力される。以下、同様にして、Ｄ１＝（０，１）は、クロック信号のパルスに同期して、ＤフリップフロップＦ２，…，Ｆ７に順次に出力され、最終的にはデータ信号Ｄ（ｎ＋７）（＝Ｏｕｔ）として出力される。
【００２５】
図４は、図３に示すタイミングチャートのパルスＰ１からパルスＰ１２までの一部拡大図である。
【００２６】
ＤフリップフロップＦ０は、クロック信号ＣＫのパルスＰ１の立ち上がりエッジに同期して、データ信号Ｄ（ｎ−１）のデータｄ１を取り込み、この取り込んだデータｄ１をデータ信号Ｄ（ｎ）として出力する。更に、ＤフリップフロップＦ０は、次のパルスＰ２が発生するとデータ信号Ｄ（ｎ−１）のデータｄ２を取り込み、データｄ１に代えてデータｄ２をデータ信号Ｄ（ｎ）として出力する。
【００２７】
以下、同様にして、ＤフリップフロップＦ０は、各パルスＰ３，Ｐ４，…に同期して、クロック信号ＣＫのパルスＰ３，Ｐ４，…におけるデータ信号Ｄ（ｎ−１）のデータｄ３，ｄ４，…を取り込み、該取り込んだデータを、次のパルスが発生するまでデータ信号Ｄ（ｎ）として出力し続ける。つまり、ＤフリップフロップＦ０は、取り込んだデータｄ１，ｄ２，・・・，ｄｘを、パルスＰ１，Ｐ２，・・・，Ｐｘのパルス期間（クロック期間）ｈ１，ｈ２，・・・，ｈｘの間出力し続ける。従って、ＤフリップフロップＦ０は、入力されたデータ信号Ｄ（ｎ−１）のデータｄ１，ｄ２，・・・，ｄｘを、１パルス期間だけ遅れたデータ信号Ｄ（ｎ）のデータｄ１，ｄ２，・・・，ｄｘとして出力する。
【００２８】
また、ＤフリップフロップＦ０が出力したデータ信号Ｄ（ｎ）のデータｄ１，ｄ２，・・・，ｄｘは、次段のＤフリップフロップＦ１に入力される。ＤフリップフロップＦ１は、入力されたデータ信号Ｄ（ｎ）のデータｄ１，ｄ２，・・・，ｄｘを、１パルス期間だけ遅れたデータ信号Ｄ（ｎ＋１）のデータｄ１，ｄ２，・・・，ｄｘとして出力する。
【００２９】
以下、同様に考えて、その他のＤフリップフロップＦ２乃至Ｆ７も、入力されたデータ信号のデータを、１パルス期間遅れたデータ信号のデータとして出力する。このように、ＤフリップフロップＦ１乃至Ｆ７の各々が、入力されたデータを１パルス期間だけ遅らせて出力することにより、図３に示す回路装置１００は、データ信号Ｄ（ｎ−１）に対して８パルス期間だけ遅れたデータ信号Ｄ（ｎ＋７）を出力することができる。しかしながら、図３に示す回路装置１００は、ＤフリップフロップＦ０乃至Ｆ７の各々に、クロック信号ＣＫのパルスＰが連続的に供給されているため、消費電力が大きいという問題がある。この消費電力が大きいという問題は、図３に示す回路装置１００が備えるＤフリップフロップの数が増えるにつれて顕著に現れる。そこで、本願発明者は、このような問題を解決するために、消費電力を低減することができる図１の回路装置１を考え出した。この回路装置１は、ＤフリップフロップＦ０に入力されるデータ信号Ｄ（ｎ−１）とＤフリップフロップＦ０から出力されるデータ信号Ｄ（ｎ）とに基づいて、シフトレジスタ２にクロック信号のパルスを供給するか否かを制御している。このような制御によって、図１に示す回路装置１は、図３に示す回路装置１００が出力するデータ信号Ｄ（ｎ＋７）＝（Ｏｕｔ）と同一のデータ信号を出力しながらも、シフトレジスタ２の消費電力の低減を図ることができる。以下に、本願発明者が考え出した回路装置の原理について説明する。
【００３０】
ＤフリップフロップＦ０はパルスＰ１が供給されるとデータ信号Ｄ（ｎ−１）のデータｄ１を取り込み、次のパルスＰ２が供給されるまで、この取り込んだデータｄ１をデータ信号Ｄ（ｎ）のデータｄ１として出力し続ける。更に、ＤフリップフロップＦ０はパルスＰ２が供給されるとデータ信号Ｄ（ｎ−１）のデータｄ２を取り込み、データｄ１に代えて新たに取り込んだｄ２を次のパルスＰ３が供給されるまでデータ信号Ｄ（ｎ）のデータｄ２として出力し続ける。従って、ＤフリップフロップＦ０は、パルスＰ１が発生するパルス期間ｈ１にはデータｄ１を出力し、パルスＰ２が発生するパルス期間ｈ２にはデータｄ２を出力する。このように、Ｄフリップフロップは、各パルスＰｘに同期して取り込んだデータを、次のパルスが供給されるまで出力し続けるという性質を有する。本願発明では、Ｄフリップフロップのこの性質に着目している。例えば、ＤフリップフロップＦ０にパルスＰ１を供給した後、次のパルスＰ２を供給しないと仮定すると、ＤフリップフロップＦ０は、パルス期間ｈ１だけでなく次のパルス期間ｈ２も、データ信号Ｄ（ｎ−１）のデータｄ１をデータ信号Ｄ（ｎ）のデータとして出力し続ける。即ち、ＤフリップフロップＦ０は、パルスＰ２が供給されなくても、前のパルスＰ１のパルス期間ｈ１に出力したデータｄ１を次のパルス期間ｈ２にも出力し続け、この結果、データ信号Ｄ（ｎ）のパルス期間ｈ２のデータはパルス期間ｈ１のデータと同じ値（＝ｄ１）となる。従って、もしデータ信号Ｄ（ｎ−１）においてｄ２＝ｄ１（＝ｄ）であれば、ＤフリップフロップＦ０にパルスＰ１を供給した後次のパルスＰ２を供給するか否かに関わらず、データ信号Ｄ（ｎ）のパルス期間ｈ１及びｈ２のデータは同一の値（＝ｄ）である。
【００３１】
以上の説明から、もしデータ信号Ｄ（ｎ−１）のデータｄｘが前のデータｄｘ−１に等しい（ｄｘ＝ｄｘ−１＝ｄ）のであれば、ＤフリップフロップＦ０にパルスＰｘ−１を供給した後次のパルスＰｘを供給するか否かに関わらず、データ信号Ｄ（ｎ）のパルス期間ｈｘ−１及びｈｘのデータは同一の値（＝ｄ）となることがわかる。
【００３２】
これまでは、ＤフリップフロップＦ０が出力するデータ信号Ｄ（ｎ）について説明したが、この他のＤフリップフロップＦ１乃至Ｆ７が出力するデータ信号Ｄ（ｎ＋１）乃至Ｄ（ｎ＋７）（＝Ｏｕｔ）も同様に説明できる。
【００３３】
従って、例えば、最終段のＤフリップフロップＦ７が出力するデータ信号Ｄ（ｎ＋７）（＝Ｏｕｔ）において、パルス期間ｈｘのデータが前のパルス期間ｈｘ−１のデータに等しい場合、回路装置１は、最終段のＤフリップフロップＦ７へのパルスＰｘの供給を停止することにより、データ信号Ｄ（ｎ＋７）（＝Ｏｕｔ）の同一性を保持したまま、シフトレジスタ２の消費電力を削減できることがわかる。そこで、図４を参照すると、データ信号Ｄ（ｎ＋７）（＝Ｏｕｔ）において、例えば、パルス期間ｈ９のデータｄ２はＤ１＝（０，１）であり、１つ前のパルス期間ｈ８のデータｄ１もＤ１＝（０，１）である。従って、データ信号Ｄ（ｎ＋７）（＝Ｏｕｔ）において、パルス期間ｈ９のデータが１つ前のパルス期間ｈ８のデータに等しいことがわかる。従って、回路装置１は、最終段のＤフリップフロップＦ７へのパルスＰ９の供給を停止することにより、最終段のＤフリップフロップＦ７が出力するデータ信号Ｄ（ｎ＋７）（＝Ｏｕｔ）の同一性を保持したまま、シフトレジスタ２の消費電力を低減することができる。
【００３４】
同様に考えると、ＤフリップフロップＦ６が出力するデータ信号Ｄ（ｎ＋６）において、例えば、パルス期間ｈ９のデータｄ３はＤ１＝（０，１）であり、１つ前のパルス期間ｈ８のデータｄ２もＤ１＝（０，１）である。従って、データ信号Ｄ（ｎ＋６）において、パルス期間ｈ９のデータが１つ前のパルス期間ｈ８のデータに等しいことがわかる。従って、回路装置１は、ＤフリップフロップＦ６へのパルスＰ９の供給を停止することにより、ＤフリップフロップＦ６が出力するデータ信号Ｄ（ｎ＋６）の同一性を保持したまま、シフトレジスタ２の消費電力を低減することができる。その他のＤフリップフロップが出力するデータ信号においても、当該ＤフリップフロップにへのパルスＰ９の供給を停止することによって、当該Ｄフリップフロップが出力するデータ信号の同一性を保持したまま、シフトレジスタ２の消費電力を低減することができる。
【００３５】
ここで注意しておきたいことは、回路装置１がパルスＰ９の供給を停止することができるのは、「パルスＰ９の供給を停止しても、Ｄフリップフロップが、パルスＰ９が供給されたときに出力するデータ信号と同一のデータ信号を出力する」場合のみである。従って、図１に示す回路装置１は、パルスＰ９の供給停止を実行する場合、パルスＰ９の供給開始時刻ｔ９の前に、「パルスＰ９の供給を停止しても、Ｄフリップフロップが、パルスＰ９が供給されたときに出力するデータ信号と同一のデータ信号を出力する」ことを認識できなければならない。以下に、回路装置１は、どのようにしてこのことを認識しているのかについて考察する。
【００３６】
上記のように、「パルスＰ９の供給を停止しても、Ｄフリップフロップが、パルスＰ９が供給されたときに出力するデータ信号と同一のデータ信号を出力する」のは、「各データ信号について、パルス期間ｈ９のデータが、１つ前のパルス期間ｈ８のデータに等しい」場合である。従って、図１に示す回路装置１が、パルスＰ９の供給開始時刻ｔ９の前に、「各データ信号について、パルス期間ｈ９のデータが、１つ前のパルス期間ｈ８のデータに等しい」ことが認識できれば、データ信号の同一性を保持したままパルスＰ９の供給を停止することができる。以下に、図１に示す回路装置１が、パルスＰ９の供給開始時刻ｔ９の前に、「各データ信号について、パルス期間ｈ９のデータが、１つ前のパルス期間ｈ８のデータに等しい」ことをどのように認識するかについて説明する。
【００３７】
先ず、データ信号Ｄ（ｎ＋７）（＝Ｏｕｔ）について考える。
【００３８】
データ信号Ｄ（ｎ＋７）のパルス期間ｈ９におけるデータｄ２は、最前段のＤフリップフロップＦ０に入力されるデータ信号Ｄ（ｎ−１）のパルス期間ｈ１のデータｄ２が、８パルス期間だけ遅れて最終段のＤフリップフロップＦ７から出力されるデータである。また、このデータ信号Ｄ（ｎ＋７）（＝Ｏｕｔ）のパルス期間ｈ８におけるデータｄ１は、最前段のＤフリップフロップＦ０から出力された（つまり、ＤフリップフロップＦ１に入力される）データ信号Ｄ（ｎ）のパルス期間ｈ１のデータｄ１が７パルス期間だけ遅れて最終段のＤフリップフロップＦ７から出力されるデータである。従って、パルス期間ｈ１のデータ信号Ｄ（ｎ−１）のデータｄ２と、パルス期間ｈ１のデータ信号Ｄ（ｎ）のデータｄ１とが等しいことを認識できれば、データ信号Ｄ（ｎ＋７）（＝Ｏｕｔ）のパルス期間ｈ９のデータが１つ前のパルス期間ｈ８のデータに等しいことを認識できる。
【００３９】
次に、データ信号Ｄ（ｎ＋６）について考える。
【００４０】
データ信号Ｄ（ｎ＋６）のパルス期間ｈ９におけるデータｄ３は、最前段のＤフリップフロップＦ０に入力されるデータ信号Ｄ（ｎ−１）のパルス期間ｈ２のデータｄ３が、７パルス期間だけ遅れて最終段のＤフリップフロップＦ７から出力されるデータである。また、このデータ信号Ｄ（ｎ＋６）のパルス期間ｈ８におけるデータｄ２は、最前段のＤフリップフロップＦ０から出力された（つまり、ＤフリップフロップＦ１に入力される）データ信号Ｄ（ｎ）のパルス期間ｈ２のデータｄ２が６パルス期間Ｄだけ遅れて最終段のＤフリップフロップＦ７から出力されるデータである。従って、パルス期間ｈ２のデータ信号Ｄ（ｎ−１）のデータｄ３とパルス期間ｈ２のデータ信号Ｄ（ｎ）のデータｄ２とが等しいことが認識できれば、データ信号Ｄ（ｎ＋６）のパルス期間ｈ９のデータは１つ前のパルス期間ｈ８のデータに等しいことが認識できる。その他のデータ信号についても同様に考えることができ、例えば、パルス期間ｈ７のデータ信号Ｄ（ｎ−１）のデータｄ８とパルス期間ｈ７のデータ信号Ｄ（ｎ）のデータｄ７とが等しいことが認識できれば、データ信号Ｄ（ｎ＋１）のパルス期間ｈ９のデータは１つ前のパルス期間ｈ８のデータに等しいことが認識できる。
【００４１】
以上のことから、連続する７つのパルス期間ｈ１乃至ｈ７に渡ってデータ信号Ｄ（ｎ−１）とＤ（ｎ）とが等しいことを認識できれば、データ信号Ｄ（ｎ＋１）乃至Ｄ（ｎ＋７）（＝Ｏｕｔ）の各々について、パルス期間ｈ９のデータが１つ前のパルス期間ｈ８のデータに等しいことを認識できる。
【００４２】
上記の説明では、データ信号Ｄ（ｎ＋１）乃至Ｄ（ｎ＋７）（＝Ｏｕｔ）のパルス期間ｈ９及びｈ８のデータについて説明したが、同様にして、データ信号Ｄ（ｎ＋１）乃至Ｄ（ｎ＋７）（＝Ｏｕｔ）のパルス期間ｈ１０及びｈ９のデータについて考えると、連続する７つのパルス期間ｈ２乃至ｈ８に渡ってデータ信号Ｄ（ｎ−１）とＤ（ｎ）とが等しいことを認識できれば、データ信号Ｄ（ｎ＋１）乃至Ｄ（ｎ＋７）（＝Ｏｕｔ）の各々について、パルス期間ｈ１０のデータが１つ前のパルス期間ｈ９のデータに等しいことを認識できる。
【００４３】
従って、回路装置１が、連続する７つのパルス期間に渡ってデータ信号Ｄ（ｎ−１）とＤ（ｎ）とが等しい場合、７個のＤフリップフロップＦ１乃至Ｆ７へのパルスの供給を停止しても、データ信号Ｄ（ｎ＋１）乃至Ｄ（ｎ＋７）（＝Ｏｕｔ）の同一性が保持されるので、この結果、データ信号Ｄ（ｎ＋１）乃至Ｄ（ｎ＋７）（＝Ｏｕｔ）の同一性を保持したままこの回路装置１の消費電力を大幅に削減することが可能となる。
【００４４】
この消費電力の大幅な削減を実現するためには、回路装置１が、パルスの供給を停止する前に、連続する７つのパルス期間に渡ってデータ信号Ｄ（ｎ−１）とＤ（ｎ）とが等しいか否かを認識し、等しい場合はＤフリップフロップＦ１乃至Ｆ７へのパルスＰ９の供給を停止するという動作を行う必要がある。
【００４５】
そこで、回路装置１は、このような動作を実現する制御回路３を備えている。
【００４６】
図５は、制御回路３の状態遷移図を示す。
【００４７】
この制御回路３は、データ信号Ｄ（ｎ−１）とＤ（ｎ）とが等しいか否かを各パルス期間ｈ毎に判定し、Ｄ（ｎ−１）＝Ｄ（ｎ）の場合は、ステップＳ２において、カウント値ｎｃを１つインクリメントし、Ｄ（ｎ−１）≠Ｄ（ｎ）の場合は、ステップＳ１に戻り、カウント値ｎｃをリセットする。制御回路３がステップＳ１又はＳ２の状態である場合は、７個のＤフリップフロップＦ１乃至Ｆ７にパルスが供給される。一方、ステップＳ２において、インクリメントされたカウント値がｎｃ＝７に到達した場合、ｎｃ＝７は、連続する７つのパルス期間に渡ってデータ信号Ｄ（ｎ−１）＝Ｄ（ｎ）であることを意味するので、制御回路３はステップＳ２からステップＳ３に進み、７個のＤフリップフロップＦ１乃至Ｆ７へのパルスの供給を停止する。ステップＳ３において、Ｄ（ｎ−１）≠Ｄ（ｎ）になった場合は、ステップＳ１に戻ってカウント値ｎｃがリセットされる。制御回路３をこのように動作させることによって、７個のＤフリップフロップＦ１乃至Ｆ７へのパルスの供給を停止しても、データ信号Ｄ（ｎ＋１）乃至Ｄ（ｎ＋７）（＝Ｏｕｔ）の同一性を保持したまま、回路装置１の消費電力を大幅に削減することができる。
【００４８】
以下、このような制御回路３を備えた回路装置１の回路動作について具体的に説明する。
【００４９】
図６は、制御回路３の詳細図、図７は、図１の回路装置の動作に関連する信号のタイミングチャートを示す図である。
【００５０】
制御回路３は決定回路４を有している。この決定回路４は、データ信号Ｄ（ｎ−１）とＤ（ｎ）とが等しいか否かの判定を行い、この判定に基づいて、ＤフリップフロップＦ１乃至Ｆ７（本発明にいう「複数の第２の遅延回路」に相当する）にクロック信号ＣＫを供給するか否かを表す信号Ｓｋを出力するように構成されている。この決定回路４は判定部４ａを有している。この判定部４ａには、ＤフリップフロップＦ０（本発明にいう「第１の遅延回路」に相当する）に入力されるデータ信号Ｄ（ｎ−１）と、ＤフリップフロップＦ０が出力したデータ信号Ｄ（ｎ）とが入力される。この判定部４ａは、データ信号Ｄ（ｎ−１）とＤ（ｎ）とが等しいか否かの判定を行う。判定部４ａは、データ信号Ｄ（ｎ−１）とＤ（ｎ）とが等しい場合論理‘１’の判定信号Ｓｄを出力し、一方、データ信号Ｄ（ｎ−１）とＤ（ｎ）とが異なる場合論理‘０’の判定信号Ｓｄを出力する。判定部４ａから出力された判定信号Ｓｄはカウンタ４ｂに入力される。
【００５１】
このカウンタ４ｂは、判定信号Ｓｄが論理‘１’（即ち、データ信号Ｄ（ｎ−１）とＤ（ｎ）とが等しい）であれば、クロック信号ＣＫのパルスＰに同期してカウント値ｎｃをインクリメントし、このインクリメントされたカウント値ｎｃを表すカウント信号Ｓｃを出力する。一方、判定信号Ｓｄが論理‘０’であれば（即ち、データ信号Ｄ（ｎ−１）とＤ（ｎ）とが異なる）、クロック信号ＣＫのパルスＰに同期してカウント値ｎｃをリセットし、リセット値（ｎ＝０）を表すカウント信号Ｓｃを出力する。カウンタ４ｂから出力されたカウント信号Ｓｃは比較器４ｃに入力される。
【００５２】
比較器４ｃには、カウンタ４ｂが出力したカウント信号Ｓｃの他に、比較信号Ｓｒｅｆが入力される。この比較信号Ｓｒｅｆは、カウント値ｎｃと比較される比較値ｎｒ＝６を表す。比較器４ｃは、カウント値ｎｃが比較値ｎｒ＝６以下（ｎｃ≦ｎｒ）である場合、論理‘０’の結果信号Ｓｏを出力し、カウント値ｎｃが比較値ｎｒ＝６より大きい（ｎｃ＞ｎｒ）場合、論理‘１’の結果信号Ｓｏを出力する。
【００５３】
また、決定回路４は、遅延部４ｄを有している。この遅延部４ｄは、比較器４ｃから出力された結果信号Ｓｏを半パルス期間だけ遅延させる。遅延部４ｄは、この半パルス期間だけ遅延した結果信号Ｓｏを、クロックドライバ５の動作を制御するための制御信号Ｓｋとして出力する。
【００５４】
クロックドライバ５は、制御信号Ｓｋが論理‘０’（即ち、ｎｃ≦ｎｒ）の場合、クロック信号ＣＫのパルスを内部クロック信号ＣＫｉのパルスとしてＤフリップフロップＦ１乃至Ｆ７に供給するが、結果信号Ｓｏが論理‘１’（即ち、ｎｃ＞ｎｒ）の場合、クロック信号ＣＫのパルスのＤフリップフロップＦ１乃至Ｆ７への供給を停止する。
【００５５】
以下、このような制御回路３が備えられた回路装置１の回路動作について、図１、図６及び図７を参照しながら詳細に説明する。
【００５６】
先ず、データ信号Ｄ（ｎ−１）のデータｄ１がＤフリップフロップＦ０のデータ入力端Ｄに入力される。このデータ信号Ｄ（ｎ−１）のデータｄ１はクロック信号ＣＫのパルスＰ１に同期してＤフリップフロップＦ０の内部に取り込まれ、この取り込まれたデータｄ１が次段のフリップフロップＦ１に出力される。ＤフリップフロップＦ０がデータｄ１を次段のフリップフロップＦ１に出力する一方で、このＤフリップフロップＦ０には、データ信号Ｄ（ｎ−１）の次のデータｄ２が入力される。また、このＤフリップフロップＦ０が出力したデータｄ１及びこのＤフリップフロップＦ０に入力される次のデータｄ２は、決定回路４の判定部４ａにも入力される。従って、判定部４ａには、パルス期間ｈ１（図７参照）に、データ信号Ｄ（ｎ−１）のデータｄ２とデータ信号Ｄ（ｎ）のデータｄ１とが入力される。判定部４ａはデータｄ２とｄ１とが等しいか否かを判断する。データｄ２及びｄ１は、いずれもＤ１＝（０，１）であるので、データｄ２はデータｄ１に等しい。従って、判定部４ａは、パルス期間ｈ１に、Ｄ（ｎ−１）＝Ｄ（ｎ）を表す論理‘１’の判定信号Ｓｄをカウンタ４ｂに出力する。尚、パルス期間ｈ１において、カウンタ４ｂのカウント値ｎｃはｎ＝０であり、制御信号Ｓｋは論理‘０’であるとする。従って、クロックドライバ５は、クロック信号ＣＫのパルスを内部クロック信号ＣＫｉのパルスとして各ＤフリップフロップＦ１乃至Ｆ７に供給していることに注意されたい。
【００５７】
回路装置１にパルスＰ１が供給された場合、回路装置１は上記のような回路動作を行う。
【００５８】
次に、回路装置１にクロック信号ＣＫのパルスＰ２が入力された場合を考える。
【００５９】
このパルスＰ２は、ＤフリップフロップＦ０及びクロックドライバ５に入力される。パルスＰ２の立上りエッジの時刻ｔ２において、クロックドライバ５には、論理‘０’の制御信号Ｓｋが入力されているため、クロックドライバ５は、パルスＰ２を、内部クロック信号ＣＫｉのパルスＰ２としてＤフリップフロップＦ１乃至Ｆ７に供給する。従って、ＤフリップフロップＦ０だけでなく、ＤフリップフロップＦ１乃至Ｆ７にもパルスＰ２が供給される。ＤフリップフロップＦ０はパルスＰ２の立上りエッジに同期して、データ信号Ｄ（ｎ−１）のデータｄ２を取り込み、この取り込んだデータｄ２を出力する。また、次段のＤフリップフロップＦ１は、パルスＰ２の立上りエッジに同期して、前段のＤフリップフロップＦ０が出力したデータ信号Ｄ（ｎ）のデータｄ１を取り込み、この取り込んだデータｄ１を出力する。その他のＤフリップフロップＦ２乃至Ｆ７の各々も、パルスＰ２の立上りエッジに同期して、前段のＤフリップフロップが出力したデータを取り込み、この取り込んだデータを出力する。
【００６０】
また、パルスＰ２は決定回路４のカウンタ４ｂにも入力される。カウンタ４ｂは、パルスＰ２の立上りエッジに同期して、カウンタ４ｂに入力されている判定信号Ｓｄが論理‘０’であるか論理‘１’であるかに応じて、カウント値ｎｃをリセット又はインクリメントする。パルスＰ２の立上りエッジの時刻ｔ２において、判定信号Ｓｄは論理‘１’である（即ち、ｄ２＝ｄ１）ため、カウンタ４ｂは、パルスＰ２の立上りエッジに同期して、カウント値ｎｃをｎｃ＝１にインクリメントする。カウント値ｎｃ＝１は、パルス期間ｈ１においてＤ（ｎ−１）とＤ（ｎ）とが等しい（即ち、データ信号Ｄ（ｎ＋７）において、パルス期間ｈ９のデータがパルス期間ｈ８のデータに等しい）ことを意味する。カウンタ４ｂは、このカウント値ｎｃ＝１を表すカウント信号Ｓｃを比較器４ｃに出力する。
【００６１】
カウント値ｎｃがｎｃ＝１であるため、ｎｃ＜ｎｒである。従って、比較器４ｃは、パルス期間ｈ２に、カウント値ｎｃが比較値ｎｒ＝６以下である旨を表す論理‘０’の結果信号Ｓｏを遅延部４ｄに出力する。
【００６２】
遅延部４ｄは、結果信号Ｓｏを半パルス期間だけ遅延させ、この半パルス期間だけ遅延した結果信号Ｓｏを、制御信号Ｓｋとしてクロックドライバ５に出力する。
【００６３】
また、ＤフリップフロップＦ０がデータｄ２を次段のフリップフロップＦ１に出力する一方で、このＤフリップフロップＦ０には、データ信号Ｄ（ｎ−１）の次のデータｄ３が入力される。このＤフリップフロップＦ０が出力したデータｄ２及びこのＤフリップフロップＦ０に入力される次のデータｄ３は、決定回路４の判定部４ａにも入力される。従って、判定部４ａには、パルス期間ｈ２（図７参照）に、データ信号Ｄ（ｎ−１）のデータｄ３とデータ信号Ｄ（ｎ）のデータｄ２とが入力される。判定部４ａは、データｄ３がｄ２に等しいか否かを判定する。データｄ３及びｄ２は、いずれもＤ１＝（０，１）であるので、データｄ３はデータｄ２に等しい。従って、判定部４ａは、パルス期間ｈ２に、Ｄ（ｎ−１）＝Ｄ（ｎ）を表す論理‘１’の判定信号Ｓｄをカウンタ４ｂに出力する。
【００６４】
回路装置１にパルスＰ２が供給された場合、回路装置１は上記のような回路動作を行う。
【００６５】
次に、回路装置１にクロック信号ＣＫのパルスＰ３が入力された場合を考える。
【００６６】
このパルスＰ３は、ＤフリップフロップＦ０及びクロックドライバ５に入力される。パルスＰ３の立上りエッジの時刻ｔ３において、クロックドライバ５には、論理‘０’の制御信号Ｓｋが入力されているため、クロックドライバ５は、パルスＰ３を、内部クロック信号ＣＫｉのパルスＰ３としてＤフリップフロップＦ１乃至Ｆ７に供給する。従って、ＤフリップフロップＦ０だけでなく、ＤフリップフロップＦ１乃至Ｆ７にもパルスＰ３が供給される。ＤフリップフロップＦ０は、パルスＰ３に同期して、データ信号Ｄ（ｎ−１）のデータｄ３を取り込み、この取り込んだデータｄ３を次段のフリップフロップＦ１に出力する。その他のＤフリップフロップＦ１乃至Ｆ７の各々も、パルスＰ３の立上りエッジに同期して、前段のＤフリップフロップが出力したデータを取り込み、この取り込んだデータを出力する。
【００６７】
また、パルスＰ３は決定回路４のカウンタ４ｂにも入力される。カウンタ４ｂは、パルスＰ３の立上りエッジに同期して、カウンタ４ｂに入力されている判定信号Ｓｄが論理‘０’であるか論理‘１’であるかに応じて、カウント値ｎｃをリセット又はインクリメントする。パルスＰ３の立上りエッジの時刻ｔ３において、判定信号Ｓｄは論理‘１’である（即ち、ｄ３＝ｄ２）ため、カウンタ４ｂは、パルスＰ３の立上りエッジに同期して、カウント値ｎｃをｎ＝２にインクリメントする。カウント値ｎｃ＝２は、連続する２つのパルス期間ｈ１及びｈ２においてＤ（ｎ−１）とＤ（ｎ）とが等しい（即ち、データ信号Ｄ（ｎ＋６）及びＤ（ｎ＋７）において、パルス期間ｈ９のデータがパルス期間ｈ８のデータに等しい）ことを意味する。カウンタ４ｂは、このカウント値ｎｃ＝２を表すカウント信号Ｓｃを比較器４ｃに出力する。
【００６８】
カウント値ｎｃがｎｃ＝２であるため、ｎｃ＜ｎｒである。従って、比較器４ｃは、パルス期間ｈ２に、カウント値ｎｃが比較値ｎｒ＝６以下である旨を表す論理‘０’の結果信号Ｓｏを遅延部４ｄに出力する。
【００６９】
遅延部４ｄは、結果信号Ｓｏを半パルス期間だけ遅延させ、この半パルス期間だけ遅延した結果信号Ｓｏを、制御信号Ｓｋとしてクロックドライバ５に出力する。
【００７０】
また、ＤフリップフロップＦ０がパルスＰ３に同期してデータｄ３を次段のフリップフロップＦ１に出力する一方で、このＤフリップフロップＦ０には、データ信号Ｄ（ｎ−１）の次のデータｄ４が入力される。また、このＤフリップフロップＦ０が出力したデータｄ３及びこのＤフリップフロップＦ０に入力される次のデータｄ４は、決定回路４の判定部４ａにも入力される。従って、判定部４ａには、パルス期間ｈ３（図７参照）に、データ信号Ｄ（ｎ−１）のデータｄ４とデータ信号Ｄ（ｎ）のデータｄ３とが入力される。判定部４ａは、データｄ４がｄ３に等しいか否かを判定する。データｄ４及びｄ３は、いずれもＤ１＝（０，１）であるので、データｄ４はデータｄ３に等しい。従って、判定部４ａは、パルス期間ｈ３に、Ｄ（ｎ−１）＝Ｄ（ｎ）を表す論理‘１’の判定信号Ｓｄをカウンタ４ｂに出力する。
【００７１】
これまでは、回路装置１にクロック信号ＣＫのパルスＰ１乃至Ｐ３が供給された場合の回路動作について説明したが、回路装置１にクロック信号ＣＫのパルスＰ４乃至Ｐ７が入力された場合も、同様に動作する。従って、カウンタ４ｂは、パルスＰ４に同期してカウント値ｎｃをｎ＝３にインクリメントし、パルスＰ５、Ｐ６及びＰ７に同期して、それぞれカウント値ｎｃをｎｃ＝４、５及び６にインクリメントする。尚、カウント値ｎｃがｎｒ＝６にインクリメントされたということは、連続する６つのパルス期間ｈ１及びｈ６においてＤ（ｎ−１）とＤ（ｎ）とが等しい（即ち、データ信号Ｄ（ｎ＋２）乃至Ｄ（ｎ＋７）において、パルス期間ｈ９のデータがパルス期間ｈ８のデータに等しい）ことを意味する。
【００７２】
次に、回路装置１にクロック信号ＣＫのパルスＰ８が入力された場合を考える。
【００７３】
このパルスＰ８は、ＤフリップフロップＦ０及びクロックドライバ５に入力される。パルスＰ８の立上りエッジの時刻ｔ８において、クロックドライバ５には、論理‘０’の制御信号Ｓｋが入力されているため、クロックドライバ５は、パルスＰ８を、内部クロック信号ＣＫｉのパルスＰ８としてＤフリップフロップＦ１乃至Ｆ７に供給する。従って、ＤフリップフロップＦ０だけでなく、ＤフリップフロップＦ１乃至Ｆ７にもパルスＰ８が供給される。ＤフリップフロップＦ０は、パルスＰ８に同期して、データ信号Ｄ（ｎ−１）のデータｄ８を取り込み、この取り込んだデータｄ８を次段のフリップフロップＦ１に出力する。その他のＤフリップフロップＦ１乃至Ｆ７の各々も、パルスＰ８の立上りエッジに同期して、前段のＤフリップフロップが出力したデータを取り込み、この取り込んだデータを出力する。
【００７４】
また、パルスＰ８は決定回路４のカウンタ４ｂにも入力される。カウンタ４ｂは、パルスＰ８の立上りエッジに同期して、カウンタ４ｂに入力されている判定信号Ｓｄが論理‘０’であるか論理‘１’であるかに応じて、カウント値ｎｃをリセット又はインクリメントする。パルスＰ８の立上りエッジの時刻ｔ８において、判定信号Ｓｄは論理‘１’である（即ち、ｄ８＝ｄ７）ため、カウンタ４ｂは、パルスＰ８の立上りエッジに同期して、カウント値ｎｃをｎｃ＝７にインクリメントする。カウント値ｎｃ＝７は、連続する７つのパルス期間ｈ１乃至ｈ７においてＤ（ｎ−１）とＤ（ｎ）とが等しい（即ち、データ信号Ｄ（ｎ＋１）乃至Ｄ（ｎ＋７）において、パルス期間ｈ９のデータがパルス期間ｈ８のデータに等しい）ことを意味する。カウンタ４ｂは、このカウント値ｎｃ＝７を表すカウント信号Ｓｃを比較器４ｃに出力する。
【００７５】
カウント値ｎｃがｎｃ＝７であるため、ｎｃ＞ｎｒである。従って、比較器４ｃは、パルス期間ｈ８に、カウント値ｎｃが比較値ｎｒ＝６よりも大きい旨を表す論理‘１’の結果信号Ｓｏを遅延部４ｄに出力する。
【００７６】
遅延部４ｄは、結果信号Ｓｏを半パルス期間だけ遅延させ、この半パルス期間だけ遅延した結果信号Ｓｏを、制御信号Ｓｋとしてクロックドライバ５に出力する。
【００７７】
また、ＤフリップフロップＦ０がパルスＰ８に同期してデータｄ８を次段のフリップフロップＦ１に出力する一方で、このＤフリップフロップＦ０には、データ信号Ｄ（ｎ−１）の次のデータｄ９が入力される。また、このＤフリップフロップＦ０が出力したデータｄ８及びこのＤフリップフロップＦ０に入力される次のデータｄ９は、決定回路４の判定部４ａにも入力される。従って、判定部４ａには、パルス期間ｈ８（図７参照）に、データ信号Ｄ（ｎ−１）のデータｄ９とデータ信号Ｄ（ｎ）のデータｄ８とが入力される。判定部４ａは、データｄ９がｄ８に等しいか否かを判定する。データｄ９及びｄ８は、いずれもＤ１＝（０，１）であるので、データｄ９はデータｄ８に等しい。従って、判定部４ａは、パルス期間ｈ８に、Ｄ（ｎ−１）＝Ｄ（ｎ）を表す論理‘１’の判定信号Ｓｄをカウンタ４ｂに出力する。
【００７８】
回路装置１にパルスＰ８が供給された場合、回路装置１は上記のような回路動作を行う。
【００７９】
次に、回路装置１にクロック信号ＣＫのパルスＰ９が入力された場合を考える。
【００８０】
このパルスＰ９は、ＤフリップフロップＦ０及びクロックドライバ５に入力される。ここで、パルスＰ９の立上りエッジの時刻ｔ９において、クロックドライバ５には、論理‘１’の制御信号Ｓｋが入力されていることに注意されたい。論理‘１’の制御信号Ｓｋは、パルスの供給を停止することを意味するので、クロックドライバ５はＤフリップフロップＦ１乃至Ｆ７へのパルスＰ９の供給を停止する。即ち、ＤフリップフロップＦ０にはパルスＰ９が供給されるが、ＤフリップフロップＦ１乃至Ｆ７の各々にはパルスＰ９は供給されない。従って、ＤフリップフロップＦ０は、パルスＰ９に同期して、データ信号Ｄ（ｎ−１）のデータｄ９を取り込み、この取り込んだデータｄ９を次段のフリップフロップＦ１に出力するが、ＤフリップフロップＦ１乃至Ｆ７は、パルス期間ｈ８に出力していたデータをそのままパルス期間ｈ９においても出力する。例えば、データ信号Ｄ（ｎ＋１）を出力するＤフリップフロップＦ１は、パルス期間ｈ８のデータｄ７をパルス期間ｈ９においても出力する。また、データ信号Ｄ（ｎ＋２）を出力するＤフリップフロップＦ２は、パルス期間ｈ８のデータｄ６をパルス期間ｈ９においても出力する。その他のＤフリップフロップＦ３乃至Ｆ７も同様に考えることができ、例えば、データ信号Ｄ（ｎ＋７）（＝Ｏｕｔ）を出力する最終段のＤフリップフロップＦ７は、パルス期間ｈ８のデータｄ１をパルス期間ｈ９においても出力する。つまり、ＤフリップフロップＦ１乃至Ｆ７が出力するデータ信号Ｄ（ｎ＋１）乃至Ｄ（ｎ＋７）の各々は、パルスＰ９の供給が停止されることによって、パルス期間ｈ９に、パルス期間ｈ８と同一のデータを出力している。ここで、図７に示すデータ信号Ｄ（ｎ＋１）乃至Ｄ（ｎ＋７）を、パルスＰ９が供給された場合のデータ信号Ｄ（ｎ＋１）乃至Ｄ（ｎ＋７）と比較してみる。パルスＰ９が供給された場合のデータ信号Ｄ（ｎ＋１）乃至Ｄ（ｎ＋７）は、図４に示されている。図４と図７とを比較すると、パルスＰ９が供給されているか否かに関わらず、データ信号Ｄ（ｎ＋１）乃至Ｄ（ｎ＋７）のパルス期間ｔ９のデータはＤ１＝（０，１）であり、データの同一性が保持されていることがわかる。従って、データの同一性を保持したままパルスＰ９の供給を停止でき、回路装置１の消費電力の削減が図られることがわかる。
【００８１】
上記のようにパルスＰ９はＤフリップフロップＦ１乃至Ｆ７には供給されないが、その一方で、パルスＰ９は決定回路４のカウンタ４ｂに供給される。カウンタ４ｂのカウント値ｎｃは、パルスＰ９が供給された時点では、ｎｃ＝７に到達している。カウンタ４ｂはｎｃ＝７に到達している場合、判定信号Ｓｄが論理‘０’であるか論理‘１’であるかに応じて、カウント値ｎｃ＝７をリセット又は保持する。パルスＰ９の立上りエッジの時刻ｔ９において、判定信号Ｓｄは論理‘１’（即ち、ｄ９＝ｄ８）であるため、カウンタ４ｂは、カウント値ｎｃ＝７をそのまま保持する。パルス期間ｈ９のカウント値がｎｃ＝７であるということは、連続する７つのパルス期間ｈ２及びｈ８においてＤ（ｎ−１）とＤ（ｎ）とが等しい（即ち、データ信号Ｄ（ｎ＋１）乃至Ｄ（ｎ＋７）において、パルス期間ｈ１０のデータがパルス期間ｈ９のデータに等しい）ことを意味する。カウンタ４ｂは、このカウント値ｎｃ＝７を表すカウント信号Ｓｃを比較器４ｃに出力する。
【００８２】
カウント値ｎｃがｎｃ＝７であるため、ｎｃ＞ｎｒである。従って、比較器４ｃは、パルス期間ｈ９に、カウント値ｎｃが比較値ｎｒ＝６よりも大きい旨を表す論理‘１’の結果信号Ｓｏを遅延部４ｄに出力する。
【００８３】
遅延部４ｄは、結果信号Ｓｏを半パルス期間だけ遅延させ、この半パルス期間だけ遅延した結果信号Ｓｏを、制御信号Ｓｋとしてクロックドライバ５に出力する。
【００８４】
また、ＤフリップフロップＦ０はパルスＰ９に同期してデータｄ９を次段のフリップフロップＦ１に出力する一方で、このＤフリップフロップＦ０には、データ信号Ｄ（ｎ−１）の次のデータｄ１０が入力される。また、このＤフリップフロップＦ０が出力したデータｄ９及びこのＤフリップフロップＦ０に入力される次のデータｄ１０は、決定回路４の判定部４ａにも入力される。従って、判定部４ａには、パルス期間ｈ９（図７参照）に、データ信号Ｄ（ｎ−１）のデータｄ１０とデータ信号Ｄ（ｎ）のデータｄ９とが入力される。判定部４ａは、データｄ１０がｄ９に等しいか否かを判定する。データｄ１０及びｄ９は、いずれもＤ１＝（０，１）であるので、データｄ１０はデータｄ９に等しい。従って、判定部４ａは、パルス期間ｈ９に、Ｄ（ｎ−１）＝Ｄ（ｎ）を表す論理‘１’の判定信号Ｓｄをカウンタ４ｂに出力する。
【００８５】
回路装置１にパルスＰ９が供給された場合、回路装置１は上記のような回路動作を行う。
【００８６】
次に、回路装置１にクロック信号ＣＫのパルスＰ１０が入力された場合を考える。
【００８７】
このパルスＰ１０は、ＤフリップフロップＦ０及びクロックドライバ５に入力される。ここで、パルスＰ１０の立上りエッジの時刻ｔ１０において、クロックドライバ５には、論理‘１’の制御信号Ｓｋが入力されていることに注意されたい。論理‘１’の制御信号Ｓｋは、パルスの供給を停止することを意味するので、クロックドライバ５はＤフリップフロップＦ１乃至Ｆ７へのパルスＰ１０の供給を停止する。即ち、ＤフリップフロップＦ０にはパルスＰ１０が供給されるが、ＤフリップフロップＦ１乃至Ｆ７の各々にはパルスＰ１０は供給されない。従って、ＤフリップフロップＦ０は、パルスＰ１０に同期して、データ信号Ｄ（ｎ−１）のデータｄ１０を取り込み、この取り込んだデータｄ１０を次段のフリップフロップＦ１に出力するが、ＤフリップフロップＦ１乃至Ｆ７は、パルス期間ｈ９に出力していたデータをそのままパルス期間ｈ１０においても出力する。例えば、データ信号Ｄ（ｎ＋１）を出力するＤフリップフロップＦ１は、パルス期間ｈ９のデータｄ７をパルス期間ｈ１０においても出力する。また、データ信号Ｄ（ｎ＋２）を出力するＤフリップフロップＦ２は、パルス期間ｈ９のデータｄ６をパルス期間ｈ１０においても出力する。その他のＤフリップフロップＦ３乃至Ｆ７も同様に考えることができ、例えば、データ信号Ｄ（ｎ＋７）（＝Ｏｕｔ）を出力する最終段のＤフリップフロップＦ７は、パルス期間ｈ９のデータｄ１をパルス期間ｈ１０おいても出力する。つまり、ＤフリップフロップＦ１乃至Ｆ７が出力するデータ信号Ｄ（ｎ＋１）乃至Ｄ（ｎ＋７）の各々は、パルスＰ１０の供給が停止されることによって、パルス期間ｈ１０に、パルス期間ｈ９と同一のデータを出力している。ここで、再度、図７と図４とを比較すると、パルスＰ１０が供給されているか否かに関わらず、データ信号Ｄ（ｎ＋１）乃至Ｄ（ｎ＋７）のパルス期間ｔ１０のデータはＤ１＝（０，１）であり、データの同一性が保持されていることがわかる。従って、データの同一性を保持したままパルスＰ１０の供給を停止でき、回路装置１の消費電力の削減が図られることがわかる。
【００８８】
上記のようにパルスＰ１０はＤフリップフロップＦ１乃至Ｆ７には供給されないが、その一方で、パルスＰ１０は決定回路４のカウンタ４ｂに供給される。カウンタ４ｂのカウント値ｎｃは、パルスＰ１０が供給された時点では、ｎｃ＝７に到達している。カウンタ４ｂはｎｃ＝７に到達している場合、判定信号Ｓｄが論理‘０’であるか論理‘１’であるかに応じて、カウント値ｎｃ＝７をリセット又は保持する。パルスＰ１０の立上りエッジの時刻ｔ１０において、判定信号Ｓｄは論理‘１’（即ち、ｄ１０＝ｄ９）であるため、カウンタ４ｂは、カウント値ｎｃ＝７をそのまま保持する。パルス期間ｈ１０のカウント値がｎｃ＝７であるということは、連続する７つのパルス期間ｈ３及びｈ９においてＤ（ｎ−１）とＤ（ｎ）とが等しい（即ち、データ信号Ｄ（ｎ＋１）乃至Ｄ（ｎ＋７）において、パルス期間ｈ１１のデータがパルス期間ｈ１０のデータに等しい）ことを意味する。カウンタ４ｂは、このカウント値ｎｃ＝７を表すカウント信号Ｓｃを比較器４ｃに出力する。
【００８９】
カウント値ｎｃがｎｃ＝７であるため、ｎｃ＞ｎｒである。従って、比較器４ｃは、パルス期間ｈ１０に、カウント値ｎｃが比較値ｎｒ＝６よりも大きい旨を表す論理‘１’の結果信号Ｓｏを遅延部４ｄに出力する。
【００９０】
遅延部４ｄは、結果信号Ｓｏを半パルス期間だけ遅延させ、この半パルス期間だけ遅延した結果信号Ｓｏを、制御信号Ｓｋとしてクロックドライバ５に出力する。
【００９１】
また、ＤフリップフロップＦ０がパルスＰ１０に同期してデータｄ１０を次段のフリップフロップＦ１に出力する一方で、このＤフリップフロップＦ０には、データ信号Ｄ（ｎ−１）の次のデータｄ１１が入力される。このＤフリップフロップＦ０が出力したデータｄ１０及びこのＤフリップフロップＦ０に入力される次のデータｄ１１は、決定回路４の判定部４ａにも入力される。従って、判定部４ａには、パルス期間ｈ１０（図７参照）に、データ信号Ｄ（ｎ−１）のデータｄ１１とデータ信号Ｄ（ｎ）のデータｄ１０とが入力される。判定部４ａは、データｄ１１がｄ１０に等しいか否かを判定する。データｄ１１はＤ２＝（１，１）、データｄ１０はＤ１＝（０，１）であるため、データｄ１１はデータｄ１０とは異なる。従って、判定部４ａは、パルス期間ｈ１０に、Ｄ（ｎ−１）≠Ｄ（ｎ）を表す論理‘０’の判定信号Ｓｄをカウンタ４ｂに出力する。
【００９２】
回路装置１にパルスＰ１０が供給された場合、回路装置１は上記のような回路動作が行われる。
【００９３】
次に、回路装置１にクロック信号ＣＫのパルスＰ１１が入力された場合を考える。
【００９４】
このパルスＰ１１は、ＤフリップフロップＦ０及びクロックドライバ５に入力される。ここで、パルスＰ１１の立上りエッジの時刻ｔ１１において、クロックドライバ５には、論理‘１’の制御信号Ｓｋが入力されていることに注意されたい。論理‘１’の制御信号Ｓｋは、パルスの供給を停止することを意味するので、クロックドライバ５はＤフリップフロップＦ１乃至Ｆ７へのパルスＰ１１の供給を停止する。即ち、ＤフリップフロップＦ０にはパルスＰ１１が供給されるが、ＤフリップフロップＦ１乃至Ｆ７の各々にはパルスＰ１１は供給されない。従って、ＤフリップフロップＦ０は、パルスＰ１１に同期して、データ信号Ｄ（ｎ−１）のデータｄ１１を取り込み、この取り込んだデータｄ１０を次段のフリップフロップＦ１に出力するが、ＤフリップフロップＦ１乃至Ｆ７は、パルス期間ｈ１０に出力していたデータをそのままパルス期間ｈ１１においても出力する。例えば、データ信号Ｄ（ｎ＋１）を出力するＤフリップフロップＦ１は、パルス期間ｈ１０のデータｄ７をパルス期間ｈ１１においても出力する。また、データ信号Ｄ（ｎ＋２）を出力するＤフリップフロップＦ２は、パルス期間ｈ１０のデータｄ６をパルス期間ｈ１１においても出力する。その他のＤフリップフロップＦ３乃至Ｆ７も同様に考えることができ、例えば、データ信号Ｄ（ｎ＋７）（＝Ｏｕｔ）を出力する最終段のＤフリップフロップＦ７は、パルス期間ｈ１０のデータｄ１をパルス期間ｈ１１においても出力する。つまり、ＤフリップフロップＦ１乃至Ｆ７が出力するデータ信号Ｄ（ｎ＋１）乃至Ｄ（ｎ＋７）の各々は、パルスＰ１１の供給が停止されることによって、パルス期間ｈ１１に、パルス期間ｈ１０と同一のデータを出力している。ここで、再度、図７と図４とを比較すると、パルスＰ１１が供給されているか否かに関わらず、データ信号Ｄ（ｎ＋１）乃至Ｄ（ｎ＋７）のパルス期間ｔ１１のデータはＤ１＝（０，１）であり、データの同一性が保持されていることがわかる。従って、データの同一性を保持したままパルスＰ１１の供給を停止でき、回路装置１の消費電力の削減が図られることがわかる。
【００９５】
上記のようにパルスＰ１１はＤフリップフロップＦ１乃至Ｆ７には供給されないが、その一方で、決定回路４のカウンタ４ｂには供給される。カウンタ４ｂのカウント値ｎｃは、パルスＰ１１が供給された時点では、ｎｃ＝７に到達している。カウンタ４ｂはｎｃ＝７に到達している場合、判定信号Ｓｄが論理‘０’であるか論理‘１’であるかに応じて、カウント値ｎｃ＝７をリセット又は保持する。パルスＰ１１の立上りエッジの時刻ｔ１１において、判定信号Ｓｄは論理‘０’であり、これは、データ信号Ｄ（ｎ＋１）において、次のパルス期間ｈ１２に出力されるべきデータがパルス期間ｈ１１に出力されているデータとは異なることを意味する。従って、もし、ＤフリップフロップＦ１への次のパルスＰ１２の供給を停止すると仮定すると、ＤフリップフロップＦ１はパルス期間ｈ１１に出力されたデータを次のパルス期間ｈ１２にも出力してしまい、本来出力すべきデータと異なるデータがパルス期間ｈ１２に出力されてしまう。そこで、カウンタ４ｂは判定信号Ｓｄが論理‘０’である場合はカウント値をリセットする。カウンタ４ｂは、このリセットされたカウント値ｎｃ＝０を表すカウント信号Ｓｃを比較器４ｃに出力する。
【００９６】
カウント値ｎｃがｎｃ＝０であるため、ｎｃ＜ｎｒである。従って、比較器４ｃは、パルス期間ｈ１１に、カウント値ｎｃが比較値ｎｒ＝６以下である旨を表す論理‘０’の結果信号Ｓｏを遅延部４ｄに出力する。
【００９７】
遅延部４ｄは、結果信号Ｓｏを半パルス期間だけ遅延させ、この半パルス期間だけ遅延した結果信号Ｓｏを、制御信号Ｓｋとしてクロックドライバ５に出力する。
【００９８】
また、ＤフリップフロップＦ０がパルスＰ１１に同期してデータｄ１１を次段のフリップフロップＦ１に出力する一方で、このＤフリップフロップＦ０には、データ信号Ｄ（ｎ−１）の次のデータｄ１２が入力される。このＤフリップフロップＦ０が出力したデータｄ１１及びこのＤフリップフロップＦ０に入力される次のデータｄ１２は、決定回路４の判定部４ａにも入力される。従って、判定部４ａには、パルス期間ｈ１１（図７参照）に、データ信号Ｄ（ｎ−１）のデータｄ１２とデータ信号Ｄ（ｎ）のデータｄ１１とが入力される。判定部４ａは、データｄ１２がｄ１１に等しいか否かを判定する。データｄ１２及びｄ１１はＤ２＝（１，１）であるため、データｄ１２はデータｄ１１に等しい。従って、判定部４ａは、パルス期間ｈ１１に、Ｄ（ｎ−１）＝Ｄ（ｎ）を表す論理‘１’の判定信号Ｓｄをカウンタ４ｂに出力する。
【００９９】
回路装置１にパルスＰ１１が供給された場合、回路装置１は上記のような回路動作を行う。
【０１００】
次に、回路装置１にクロック信号ＣＫのパルスＰ１２が入力された場合を考える。
【０１０１】
このパルスＰ１２は、ＤフリップフロップＦ０及びクロックドライバ５に入力される。パルスＰ１２の立上りエッジの時刻ｔ１２において、クロックドライバ５には、論理‘０’の制御信号Ｓｋが入力されているため、クロックドライバ５は、パルスＰ１２を、内部クロック信号ＣＫｉのパルスＰ１２としてＤフリップフロップＦ１乃至Ｆ７に供給する。従って、ＤフリップフロップＦ０だけでなく、ＤフリップフロップＦ１乃至Ｆ７にもパルスＰ１２が供給される。ＤフリップフロップＦ０は、パルスＰ１２に同期して、データ信号Ｄ（ｎ−１）のデータｄ１２を取り込み、この取り込んだデータｄ１２を次段のフリップフロップＦ１に出力する。その他のＤフリップフロップＦ１乃至Ｆ７の各々も、パルスＰ１２の立上りエッジに同期して、前段のＤフリップフロップが出力したデータを取り込み、この取り込んだデータを出力する。
【０１０２】
また、パルスＰ１２は決定回路４のカウンタ４ｂにも入力される。カウンタ４ｂは、パルスＰ１２の立上りエッジに同期して、カウンタ４ｂに入力されている判定信号Ｓｄが論理‘０’であるか論理‘１’であるかに応じて、カウント値ｎｃをリセット又はインクリメントする。パルスＰ１２の立上りエッジの時刻ｔ１２において、カウンタ４ｂに入力されている判定信号Ｓｄは論理‘１’である（即ち、ｄ１２＝ｄ１１）ため、カウンタ４ｂは、パルスＰ１２の立上りエッジに同期して、カウント値ｎｃをｎｃ＝１にインクリメントする。このカウント値ｎｃ＝１を表すカウント信号Ｓｃを比較器４ｃに出力する。
【０１０３】
カウント値ｎｃはｎｃ＝１であるため、ｎｃ＜ｎｒである。従って、比較器４ｃは、パルス期間ｈ１２に、カウント値ｎｃが比較値ｎｒ＝６以下である旨を表す論理‘０’の結果信号Ｓｏを遅延部４ｄに出力する。
【０１０４】
遅延部４ｄは、結果信号Ｓｏを半パルス期間だけ遅延させ、この半パルス期間だけ遅延した結果信号Ｓｏを、制御信号Ｓｋとしてクロックドライバ５に出力する。
【０１０５】
以下、同様にして、回路装置１は、判定部４ａに入力された２つのデータが等しいか否かに応じて、カウンタ４ｂがカウント値ｎｃをインクリメント又はリセットし、カウント値ｎｃがｎｃ＝７に到達したら、次のパルスの供給を停止する動作を繰り返す。
【０１０６】
以上のようにして構成された回路装置１によれば、データ信号Ｏｕｔの同一性を保持したままパルスの供給を停止することができ、回路装置１の消費電力の削減が図られる。
【０１０７】
また、制御回路３は、ＤフリップフロップＦ１乃至Ｆ７にクロック信号ＣＫのパルスＰを入力するか否かの制御を、最前段のＤフリップフロップＦ０が出力するデータ信号Ｄ（ｎ）と最前段のＤフリップフロップＦ０に入力されるデータ信号Ｄ（ｎ−１）とに基づいて行っている。従って、ＤフリップフロップＦ１乃至Ｆ７にクロック信号ＣＫのパルスＰを入力するか否かの制御をするための専用の信号は不要となり、回路装置１の構成を簡略化することができる。
【０１０８】
尚、制御回路３は、図６に示すように、遅延部４ｄを比較器４ｃの後段に備えているが、この遅延部４ｄは、例えばカウンタ４ｂと比較器４ｃとの間に備えてもよい。
【０１０９】
図８は、本発明の第２実施形態の回路装置１００を示す概略構成図である。
【０１１０】
図８の回路装置１００の説明に当たっては、図１の回路装置１との相違点について主に説明する。
【０１１１】
図８の回路装置１００と図１の回路装置１との相違点は、図８の回路装置１００が、前段のＤフリップフロップと後段のＤフリップフロップとの間に、論理回路Ｌｏｇｉｃを備えている点のみである。このように、回路装置１００がＤフリップフロップの間に論理回路Ｌｏｇｉｃを備えても、データ信号Ｄ（ｎ）とＤ（ｎ−１）とが等しいか否かの判定に基づいて、第１実施形態の回路装置１と同様に、ＤフリップフロップＦ１乃至Ｆ７へのパルスＰの供給又は供給停止を制御することができる。従って、データ信号Ｏｕｔの同一性を保持したままパルスの供給を停止することができ、回路装置１００の消費電力の削減が図られる。
【０１１２】
また、回路装置１００の制御回路３も、図１の回路装置１００の制御回路３と同様に、ＤフリップフロップＦ１乃至Ｆ７にクロック信号ＣＫのパルスＰを入力するか否かの制御をするための専用の信号は不要であるため、回路装置１００の構成を簡略化することができる。
【０１１３】
【発明の効果】以上説明したように、本発明の回路装置によれば、専用の信号を用いずに消費電力を低減できる。
【図面の簡単な説明】
【図１】本発明の第１実施形態の回路装置を示すブロック図である。
【図２】制御回路３を備えていない回路装置１００の回路図を示す。
【図３】図２に示す制御回路３を備えていない回路装置１００のタイミングチャートを示す。
【図４】図３に示すタイミングチャートのパルスＰ１からパルスＰ１２までの一部拡大図である。
【図５】制御回路３の状態遷移図を示す。
【図６】制御回路３の詳細図を示す。
【図７】図１の回路装置の動作に関連する信号のタイミングチャートを示す図である。
【図８】本発明の第２実施形態の回路装置１００を示す概略構成図である。
【符号の説明】
１  回路装置
２  シフトレジスタ
３  制御回路
【図１】
2004214981.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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