(57)【要約】【課題】プロセッサの処理速度に応じて受信回路から信号を取り込めるようにすることである。【解決手段】デコーダ・セレクタ２２は、ＣＰＵ１２から送信されてくるシリアルデータを変換して得られたパラレルデータをデコードし、そのデコード結果に基づいて、受信電界強度判定回路２３の判定結果、中間周波判定回路２４の複数の判定結果及びステレオ判定回路２５の判定結果を示す信号の内の１つを選択して出力ポート２６から外部のＣＰＵ１２に出力させる。これにより、ＣＰＵ１２は処理速度に応じて、半導体集積回路１３の出力ポート２６から出力される信号を取り込むことができる。【選択図】    図１
2004240653.tif 000002
【特許請求の範囲】
【請求項１】
外部のプロセッサから出力されるシリアルデータを受信してパラレルデータに変換する変換回路と、
前記変換回路において変換されたパラレルデータを保持するデータ保持回路と、
前記データ保持回路に保持されたパラレルデータに基づいて複数の信号の内の１つの信号を選択して出力ポートから前記外部のプロセッサへ出力させるデータ出力回路とを備えるシリアル通信機能を有する受信回路。
【請求項２】
前記データ出力回路は、前記プロセッサから出力されたシリアルデータを変換して得られたパラレルデータが、受信電界強度が所定値以上か否か、前記中間周波信号の周波数が所定の周波数より高いか、低いかの判定結果の出力を要求するデータのいずれであるかにより、前記判定結果の内の１つを選択して前記出力ポートから前記プロセッサに出力させる請求項１記載のシリアル通信機能を有する受信回路。
【請求項３】
信号が所定の条件を満たすか否かを判定する複数の判定回路を有し、
前記データ出力回路は、前記データ保持回路に保持されたパラレルデータに基づいて前記複数の判定回路から出力される複数の信号の内の１つの信号を選択して前記出力ポートから前記外部のプロセッサへ出力させる請求項１または２記載のシリアル通信機能を有する受信回路。
【請求項４】
前記複数の判定回路は、第１及び第２の判定回路からなり、
前記データ出力回路は、前記パラレルデータが前記第１の判定回路の判定結果の出力を要求するデータであったときには、前記第１の判定回路から出力される１ビットのデータを前記出力ポートから前記プロセッサに出力させ、前記パラレルデータが前記第２の判定回路の判定結果の出力を要求するデータであったときには、前記第２の判定回路から出力される１ビットのデータを前記出力ポートから前記プロセッサに出力させる請求項３記載のシリアル通信機能を有する受信回路。
【請求項５】
前記複数の判定回路は、受信電界強度が所定値以上か否かを判定する受信電界強度判定回路と、受信信号と局部発振信号とを混合して得られる中間周波信号の周波数が所定の周波数と一致するか否か、所定の周波数より高いか否か、所定の周波数より低いか否かを判定する中間周波判定回路とからなり、
前記データ出力回路は、前記データ保持回路に保持されたパラレルデータをデコードするデコーダと、該デコーダのデコード結果に基づいて、前記受信電界強度判定回路及び前記中間周波判定回路から出力される複数の信号の内の１つの信号を選択して前記出力ポートから前記プロセッサに出力させるセレクタとからなる請求項３記載のシリアル通信機能を有する受信回路。
【請求項６】
前記複数の判定回路は、受信電界強度が所定値以上か否かを判定する受信電界強度判定回路と、ステレオとモノラルの受信の区別を示す信号を出力するステレオ判定回路と、受信信号と局部発振信号とを混合して得られる中間周波信号の周波数が所定の周波数と一致するか否か、所定の周波数より高いか否か、所定の周波数より低いか否かを判定する中間周波判定回路とからなり、
前記データ出力回路は、前記データ保持回路に保持されたパラレルデータをデコードするデコーダと、該デコーダのデコード結果に基づいて、前記受信電界強度判定回路から出力される信号、前記ステレオ判定回路から出力される信号及び前記中間周波判定回路から出力される複数の信号の内の１つを選択して前記出力ポートから前記プロセッサに出力させる請求項３記載のシリアル通信機能を有する受信回路。
【請求項７】
前記受信回路をＭＯＳプロセスにより半導体回路基板上に形成する請求項１乃至７の何れかに記載のシリアル通信機能を有する受信回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、シリアル通信機能を有する受信回路に関する。
【０００２】
【従来の技術】
調歩同期式のシリアルデータの伝送では、受信側でシリアルデータの転送速度に応じた周波数のクロック信号を生成する必要がある。
受信側のクロック信号の周波数を決める分周回路の分周値は、データの転送途中で転送速度が変化した場合でも変化しないので、シリアルデータのサンプリングタイミングがずれてデータを正確に取り込むことができなくなることがある。
【０００３】
そのような問題を解決するために、例えば、特開２００１−１６８８５３号公報の発明では、スタートビットのビット幅を測定することでシリアルデータの転送速度を認識し、認識したデータ転送速度に応じた分周値で受信クロックを分周する。そして、分周により得られたクロック信号のｐ個ごとにデータをサンプリングすることでデータを正確に取り込めるようにしている。
【０００４】
【特許文献１】
特開２００１ー１６８８５３号公報（要約書「解決手段」）
【０００５】
【発明が解決しようとする課題】
ところで、通信用ＩＣなどから送信されてくるシリアルデータをＣＰＵが受信する場合に、ＣＰＵの処理速度が遅いと、シリアルデータの受信タイミングを合わせるために処理時間がとられ、他の処理が実行できなくなる。そのため、処理速度の速いＣＰＵを使用する必要があるが、処理速度の速いＣＰＵはコストが高いという問題点があった。また、通信用ＩＣ側からＣＰＵにシリアルデータを送信するためには、ＣＰＵがデータを受け取ることができるか否かを検出する回路が必要となりその分回路が複雑になる。
【０００６】
本発明の課題は、プロセッサの処理速度に応じて受信回路から信号を取り込めるようにすることである。また、他の課題は、受信回路の出力ポートの数を少なくすることである。
【０００７】
【課題を解決するための手段】
本発明のシリアル通信機能を有する受信回路は、外部のプロセッサから出力されるシリアルデータを受信してパラレルデータに変換する変換回路と、前記変換回路において変換されたパラレルデータを保持するデータ保持回路と、前記データ保持回路に保持されたパラレルデータに基づいて複数の信号の内の１つの信号を選択して出力ポートから前記外部のプロセッサへ出力させるデータ出力回路とを備える。
【０００８】
この発明によれば、受信回路の出力ポートから出力させる信号を複数の信号の中から任意に指定し、また信号を出力させるタイミングをプロセッサが決めることができるので、プロセッサの処理速度に応じて所望の信号を取り込むことができる。これにより、データを受信するための処理負担が軽減されるので、例えば、処理速度の比較的遅いプロセッサを使用することができる。また、１つの出力ポートから複数の信号の内の任意の信号を指定して出力させることができるので、受信回路の出力ポートの数を減らすことができる。これは、受信回路を半導体集積回路上に形成する場合に効果が大きい。
【０００９】
また、受信回路からプロセッサへのデータの送信は出力ポートを利用して行われるので、プロセッサがデータを受信可能な状態か否かを検出するための受信回路側の回路が不要となる。
上記の発明において、前記データ出力回路は、前記プロセッサから出力されたシリアルデータを変換して得られたパラレルデータが、受信電界強度が所定値以上か否か、前記中間周波信号の周波数が所定の周波数と一致するか否か、所定の周波数より高いか、低いかの判定結果の出力を要求するデータのいずれであるかにより、前記判定結果の内の１つを選択して前記出力ポートから前記プロセッサに出力させるようにしても良い。
【００１０】
このように構成することで、プロセッサは、受信電界強度が所定値以上か否か、中間周波信号の周波数が所定の周波数と一致するか否か、所定の周波数より高いか、低いかの判定結果の出力を要求するシリアルデータを出力し、そのシリアルデータに対応して半導体集積回路の出力ポートから出力される信号を読み取ることで、それらの判定結果を取得することができる。これにより、プロセッサがデータを受信するための処理負担が軽減されるので、処理速度の遅いプロセッサを使用できる。
【００１１】
上記の発明において、信号が所定の条件を満たすか否かを判定する複数の判定回路を有し、前記データ出力回路が、前記データ保持回路に保持されたパラレルデータに基づいて前記複数の判定回路から出力される複数の信号の内の１つの信号を選択して前記出力ポートから前記外部のプロセッサへ出力させるようにしても良い。
【００１２】
また、前記複数の判定回路は、第１及び第２の判定回路からなり、前記データ出力回路は、前記パラレルデータが前記第１の判定回路の判定結果の出力を要求するデータであったときには、前記第１の判定回路から出力される１ビットのデータを前記出力ポートから前記プロセッサに出力させ、前記パラレルデータが前記第２の判定回路の判定結果の出力を要求するデータであったときには、前記第２の判定回路から出力される１ビットのデータを前記出力ポートから前記プロセッサに出力させるようにしても良い。
【００１３】
上記のように構成することで、プロセッサは、受信回路の出力ポートから出力される１ビットのデータを読み込むことで判定回路の判定結果を取得できる。これにより処理速度の遅いプロセッサを使用することができる。
前記複数の判定回路は、受信電界強度が所定値以上か否かを判定する受信電界強度判定回路と、受信信号と局部発振信号とを混合して得られる中間周波信号の周波数が所定の周波数と一致するか否か、所定の周波数より高いか否か、所定の周波数より低いか否かを判定する中間周波判定回路とからなり、前記データ出力回路は、前記データ保持回路に保持されたパラレルデータをデコードするデコーダと、該デコーダのデコード結果に基づいて、前記受信電界強度判定回路及び前記中間周波判定回路から出力される複数の信号の内の１つの信号を選択して前記出力ポートから前記プロセッサに出力させるセレクタとからなる。
【００１４】
例えば、プロセッサが受信電界強度判定回路の判定結果を知りたい場合には、受信電界強度の判定結果の出力を要求するシリアルデータを出力する。データ出力回路は、変換されたパラレルデータをデコードし、デコード結果に基づいて受信電界強度判定回路から出力される判定結果の信号を選択し、その信号を出力ポートからプロセッサに出力させる。
【００１５】
また、プロセッサが中間周波信号の周波数が所定の周波数と一致するか否か知りたい場合には、その判定結果の出力を要求するシリアルデータを出力する。データ出力回路は、パラレルデータをデコードし、デコード結果に基づいて、中間周波判定回路から出力される中間周波信号の周波数が所定の周波数と一致するか否かを示す信号を選択し、その信号を出力ポートからプロセッサに出力させる。
【００１６】
上記のように構成することで、プロセッサは、出力ポートから出力されるデータを読み込むだけで、受信電界強度の判定結果と中間周波判定回路の判定結果を取得できるのでデータを受信するための処理負担が軽減される。これにより、処理速度の遅いプロセッサを使用できる。
【００１７】
中間周波判定回路から出力される複数の信号は、中間周波信号が所定の周波数と一致するか否かを示す信号と、所定の周波数より高いか、低いかを示す信号とからなる。
あるいは、中間周波判定回路から出力される複数の信号は、中間周波信号が所定の周波数と一致するか否かを示す信号と、所定の周波数より高いか否かを示す信号と、所定の周波数より低いか否かを示す信号とからなる。
【００１８】
前記受信回路は、ＭＯＳプロセスにより半導体回路基板上に形成しても良い。
このように構成することで、複数の回路の出力信号を同一の出力ピンから出力させることができるので、半導体回路基板のように出力ピンの数に制限がある場合にピン数を少なくできる。
【００１９】
なお、変換回路は、図１の変換回路１５に対応し、データ保持回路は、図１のラッチ回路２１に対応し、判定回路は、図１の受信電界強度判定回路２３、中間周波判定回路２４及びステレオ判定回路２５に対応し、データ出力回路は、図１のデコーダ・セレクタ２２に対応し、プロセッサは、図１のＣＰＵ１２に対応する。
【００２０】
【発明の実施の形態】
以下、本発明の実施の形態を説明する。図１は、本発明の実施の形態のＦＭ・ＡＭ受信機の受信回路１１の要部を示す図である。
受信回路１１は、ＣＰＵ１２と、ＦＭ・ＡＭ受信回路及びシリアル通信回路を有する半導体集積回路１３とで構成されている。半導体集積回路１３は、ＣＭＯＳプロセスにより製造され、内部のＦＭ・ＡＭ受信回路、シリアル通信回路等はＭＯＳＦＥＴにより構成されている。
【００２１】
図１において、ＣＰＵ１２から出力されるシリアルデータは、シリアルポート１４から変換回路１５に入力される。変換回路１５は、例えば、１０ビットのシフトレジスタと、タイミング制御回路等で構成されており、シリアルデータをクロック信号発生回路１６から供給されるクロック信号ＣＫに同期したタイミングで順次シフトさせ、８ビット分のデータを取り込んだなら８ビットのデータをパラレルデータとして出力する。
【００２２】
この実施の形態では、ＣＰＵ１２から、スタートビットと、８ビットのシリアルデータと、ストップビットが出力される。最初にデータの出力先を指定するアドレスデータが８ビットのデータの内の４ビットのデータとして出力され、次に８ビットのデータが出力される。
【００２３】
アドレスデコーダ１７は、変換回路１５から出力されるパラレルデータをデコードして、デコード結果がラッチ回路１８〜２１に割り当てられているアドレスと一致する場合には、該当するラッチ回路１８〜２１をイネーブルにするアドレス選択信号Ａ０〜Ａ３を出力する。
【００２４】
ラッチ回路１８〜２０は、局部発振回路（図示せず）の基準周波数を設定するためのデータや放送局の周波数の設定データ等をラッチする回路であり、ラッチしたデータを該当する回路に出力する。
ラッチ回路２１は、ＣＰ１２から出力される８ビットのシリアルデータ、すなわち、受信電界強度判定回路２３の判定信号，中間周波判定回路２４の複数の判定信号またはステレオ判定回路２５の判定信号の出力を要求する８ビットのデータをラッチし、８ビットの内の所定ビット数のデータをデコーダ・セレクタ２２に出力する。
【００２５】
受信電界強度判定回路２３は、ＦＭまたはＡＭの受信信号の電界強度が所定値以上か否かを判定する回路であり、判定結果の１，０の１ビットの判定信号をデコーダ・セレクタ２２に出力する。
中間周波カウンタ２７は、受信信号と局部発振信号とを混合させて得られる中間周波信号ＩＦの周波数ｆｉを測定するカウンタであり、カウント結果を中間周波判定回路２４に出力する。
【００２６】
中間周波判定回路２４は、中間周波カウンタ２７で測定された中間周波信号ＩＦの周波数ｆｉと所定の基準周波数ｆ０とを比較し、両者の周波数が一致するか否か、中間周波信号ＩＦの周波数ｆｉが基準周波数ｆ０より高いか否か、中間周波信号ＩＦの周波数ｆｉが基準周波数ｆ０より低いか否かを判定する。
【００２７】
中間周波判定回路２４からは、中間周波信号ＩＦの周波数ｆｉが基準周波数ｆ０と一致するか否かを示す１ビットの判定信号ＳＤＩＦ１（ｆｉ＝ｆ０）と、基準周波数ｆ０より高いか否かを示す１ビットの判定信号ＳＤＩＦ２（ｆｉ＞ｆ０）と、基準周波数ｆ０より低いか否かを示す１ビットの判定信号ＳＤＩＦ３（ｆｉ＜ｆ０）との３種類の信号がデコーダ・セレクタ２２に出力される。なお、中間周波判定回路２４から判定信号ＳＤＩＦ２，ＳＤＩＦ３の代わりに、中間周波信号ＩＦの周波数ｆｉが基準周波数ｆ０より高いか、低いかを示す１ビットの信号を出力するようにしても良い。
【００２８】
ステレオ判定回路２５は、ステレオか、モノラルの受信の何れであるかを示す１ビットの判定信号ＳＴをデコーダ・セレクタ２２に出力する。このステレオ判定回路２５は、例えば、判定信号ＳＴとしてステレオ受信のときには「１」を、モノラル受信のときには「０」を出力する。
【００２９】
デコーダ・セレクタ２２は、ラッチ回路２１から出力されるデータをデコードするデコーダと、そのデコーダのデコード結果に基づいて複数の判定信号の内の１つを選択して出力するセレクタとからなる。
デコーダ・セレクタ２２のセレクタには、受信電界強度判定回路２３から出力される判定信号ＳＤＳ、中間周波判定回路２４から出力される複数の判定信号ＳＤＩＦ１〜３及びステレオ判定回路２５から出力される判定信号ＳＴが入力しており、内部のデコーダのデコード結果に基づいてそれら複数の判定信号の内の１つを選択して出力ポート２６から外部のＣＰＵ１２に出力させる。
図２（Ａ）、（Ｂ）は、ＣＰＵ１２から出力されるシリアルデータの構成の一例を示す図である。
【００３０】
図２（Ａ）は、２バイトでアドレスとデータを送信する場合のデータ構成を示しており、最初に８ビットのアドレスを送信し、次に８ビットのデータを送信する。この場合、アドレスデータとして下位４ビットを使用している。そして、アドレスに続いて、出力ポート２６に出力させる信号を指定するデータを送信するようになっている。
【００３１】
図２（Ｂ）は、１バイトでアドレスとデータの両方を送信する場合のデータ構成を示しており、上位４ビットをアドレスに割り当て、下位４ビットをデータに割り当てている。
なお、ＣＰＵ１２が、アドレスデータにより出力ポート２６から出力させる信号を指定するようにしても良い。その場合、特定のアドレスが出力されたとき、セレクタから第１の信号（例えば、信号ＳＤＳ）を出力ポート２６に出力させ、別のアドレスが出力されたとき、セレクタから第２の信号（例えば、ＳＴ）を出力ポート２６に出力させるように構成すれば良い。
【００３２】
次に、図３は、図１の送受信回路１５及びアドレスデコーダ１７等の詳細な回路図である。
１０ビットのシフトレジスタからなるシリアル／パラレル変換回路４１は、ＣＰＵ１２から出力される８ビットのシリアルデータをパラレルデータに変換し、アドレスラッチ回路５１及びラッチ回路１８〜２１に出力する。
【００３３】
１０ビットカウンタ４２は、クロック信号発生回路１６から出力されるクロック信号をカウントして、１０クロックをカウントしたならカウントアップ信号ａをＴフリップフロップ４３に出力する。
Ｔフリップフロップ４３は、１０ビットカウンタ４２のカウントアップ信号ａによりＱ出力が反転する回路である。このＴフリップフロップ４３のＱ出力信号ｂは立ち上がり検出回路４４と立ち下がり検出回路４５に出力されている。
【００３４】
立ち上がり検出回路４４は、Ｔフリップフロップ４３のＱ出力信号ｂの立ち上がりを検出し、一定幅のハイレベルのラッチ信号ｃをアドレスラッチ回路５１に出力する。
アドレスラッチ回路５１は、ラッチ信号ｃがハイレベルとなったとき、シリアル／パラレル変換回路４１から出力される８ビットのアドレスデータをラッチする。
【００３５】
立ち下がり検出回路４５は、Ｔフリップフロップ４３のＱ出力信号ｂの立ち下がりを検出し、一定幅のハイレベルの信号ｄをインバータ４６及びアンドゲート５３〜５６に出力する。インバータ４６の出力は、シフトレジスタ等で構成される遅延回路４７に出力され一定の遅延が施された後、アンドゲート４８及び４９の一方の入力端子に出力される。アンドゲート４８の他方の入力端子には、通常はハイレベルとなっているハードウェアリセット信号が入力している。そして、アンドゲート４８の出力は１０ビットカウンタ４２のリセット端子に入力している。同様に、アンドゲート４９の他方の入力端子にはハードウェアリセット信号が入力している。
【００３６】
上記のインバータ４６，遅延回路４７、アンドゲート４８及び４９により、ハードウェアリセット信号がローレベルとなったとき、あるいは立ち下がり検出回路４５によりＴフリップフロップ４３のＱ出力信号ｂの立ち下がりが検出されてから一定の遅延時間が経過したとき、１０ビットカウンタ４２及びＴフリップフロップ４３がリセットされる。
【００３７】
アドレスデコーダ５２は、アドレスラッチ回路５１にラッチされたアドレスデータをデコードし、ラッチ回路１８〜２１の中の該当するラッチ回路を指定する信号をアンドゲート５３〜５６に出力する。
アンドゲート５３〜５６は、アドレスデコーダ５２からハイレベルの信号が出され、かつ立ち下がり検出回路４５からハイレベルの検出信号ｄが出力されたとき、ラッチ回路１８〜２１の内の１つを選択する選択信号Ａ０〜Ａ３を出力する。
【００３８】
上記のアドレスラッチ回路５１，アドレスデコーダ５２及びアンドゲート５３〜５６は、図１のアドレスデコーダ１７に対応する。
次に、以上のような構成の受信回路１１において、出力ポート２６から出力する信号を切り換える場合の動作を、図４のタイミングチャートを参照して説明する。
【００３９】
ＣＰＵ１２は、シリアル通信を開始すると、図４（１）に示すように一定期間ローレベルとなるスタートビットと、８ビットのシリアルデータと、一定期間ハイレベルとなるストップビットを出力する。
最初に出力ポート２６から信号ＳＤＳを出力させる場合について説明する。ＣＰＵ１２は、データの送信開始を知らせるスタートビットを送信してから、ラッチ回路２１を指定するアドレスデータを出力する。
【００４０】
１０ビットカウンタ４２は、クロック信号発生回路１６から出力されるクロック信号をカウントし、１０クロックをカウントしたなら、図４（２）に示すタイミングでカウントアップ信号ａを出力する。
図４（３）に示すように、カウントアップ信号ａが出力される前の時点では、Ｔフリップフロップ４３はリセットされ、Ｑ出力信号ｂはローレベルとなっている。そして、ＣＰＵ１２からラッチ回路２１を指定するアドレスデータが出力され、１０ビットカウンタ４２からカウントアップ信号ａが出力されたときに、Ｑ出力信号ｂがハイレベルに変化する。
【００４１】
Ｔフリップフロップ４３のＱ出力信号ｂがローレベルからハイレベルに変化すると、立ち上がり検出回路４４により信号ｂの立ち上がりが検出され、図４（４）に示すように立ち上がり検出回路４４から一定幅のハイレベルの立ち上がり検出信号ｃが出力される。アドレスラッチ回路５１は、立ち上がり検出信号ｃに同期したタイミングで、シリアル／パラレル変換回路４１から出力されるアドレスデータ（ラッチ回路２１を指定するアドレス）をラッチする。アドレスラッチ回路５１にラッチされたアドレスは、アドレスデコーダ５２によりデコーダされ、ラッチ回路２１を選択するハイレベルの信号ｅが出力される（図４（６））。
【００４２】
次に、ＣＰＵ１２から信号ＳＤＳを指定するデータＡが出力されると、次のストップビットを受信したときに、１０ビットカウンタ４２からカウントアップ信号ａが出力される。
１０ビットカウンタ４２からカウントアップ信号ａが出力されると、図４（３）に示すように、Ｔフリップフロップ４３のＱ出力信号ｂがハイレベルからローベルに変化する。このＱ出力信号ｂの変化が、立ち下がり検出回路４５により検出され、図４（５）に示すように、立ち下がり検出回路４５から一定幅のハイレベルの立ち下がり検出信号ｄが出力される。
【００４３】
立ち下がり検出信号ｄがハイレベルとなると、このときアドレスデコーダ５２からハイレベルの信号ｅが出力されているアンドゲート５６が開き、アンドゲート５６からラッチ回路２１にハイレベルの選択信号ｆ（Ａ３）が出力される（図４（７））。
【００４４】
ラッチ回路２１は、アンドゲート５６から選択信号ｆが出力されたとき、シリアル／パラレル変換回路４１から出力される信号ＳＤＳを指定するデータＡをラッチする。
デコーダ・セレクタ２２は、ラッチ回路２１にラッチされたデータＡをデコードして、入力する複数の信号の中で指定された信号（この場合、信号ＳＤＳ）を選択して出力ポート２６へ出力する（図４（８））。これにより、出力ポート２６からＣＰＵ１２に信号ＳＤＳが出力される（図４（９））。
【００４５】
次に、出力ポート２６から信号ＳＤを出力させる場合について説明する。ＣＰＵ１２から、ラッチ回路２１を指定するアドレスが出力され、次に、信号ＳＴを指定するデータＢが出力されると、次のストップビットを受信したときに、１０ビットカウンタ４２からカウントアップ信号ａが出力される。
【００４６】
カウントアップ信号ａが出力されると、図４（３）に示すように、Ｔフリップフロップ４３のＱ出力信号ｂがハイレベルからローベルに変化する。このＱ出力信号ｂの変化が、立ち下がり検出回路４５により検出され、図４（５）に示すように、立ち下がり検出回路４５から一定幅のハイレベルの立ち下がり検出信号ｄが出力される。
【００４７】
立ち下がり検出信号ｄがハイレベルとなると、このときアドレスデコーダ５２からハイレベルの信号ｅが出力されているアンドゲート５６が開き、アンドゲート５６からラッチ回路２１にハイレベルの選択信号ｆ（Ａ３）が出力される（図４（７））。
【００４８】
ラッチ回路２１は、アンドゲート５６から選択信号ｆが出力されたとき、シリアル／パラレル変換回路４１から出力されている信号ＳＤＳを指定するデータＢをラッチする。ラッチ回路２１にラッチされたデータＢは、デコーダ・セレクタ２２によりデコードされ、デコーダ・セレクタ２２に入力する複数の信号の中で指定された信号（この場合、信号ＳＴ）を選択して出力ポート２６へ出力する（図４（８））。これにより出力ポート２６からＣＰＵ１２に信号ＳＴが出力される（図４（９））。
【００４９】
この実施の形態によれば、ＣＰＵ１２から複数の信号（ＳＤＳ、ＳＴ、ＳＤＩＦ１等）中の任意の信号を指定するデータを受信回路に出力することで、受信回路１１の出力ポートから指定した信号を出力させることができる。これにより、例えば、１つの出力ポートを使用して複数の信号をＣＰＵ１２が取り込むことができる。しかも、ＣＰＵ１２が信号（データ）を取り込むタイミングを、ＣＰＵ１２自身が決めることができるので、ＣＰＵ１２の処理速度に応じて信号を取り込むことができる。これにより、ＣＰＵ１２の処理速度が遅い場合でも、データを確実に受信できる。
【００５０】
次に、図３は、受信可能な局を自動的に検出するときのシーク処理のフローチャートである。
ＣＰＵ１２は、ユーザにより自動選局ボタン等が操作されると、シークオン（ｓｅｅｋ  ｏｎ）を指示するシリアルデータをシリアルポート１４へ出力して受信可能な局の検出を行わせる（図３，Ｓ１１）。
【００５１】
次に、シークレベルの判定結果、すなわち受信電界強度の判定結果の出力を要求するシリアルデータを出力する（Ｓ１２）。このとき、ラッチ回路２１をイネーブルにするアドレスデータを先に出力しておく。
次に、同調周波数ｆを周波数Δｆだけ増加または減少させる（Ｓ１３）。
【００５２】
ＣＰＵ１２から受信電界強度の判定結果の出力を要求するシリアルデータが出力されると、変換回路１５が、受信したシリアルデータをパラレルデータに変換し、ラッチ回路２１がそのパラレルデータをラッチする。デコーダ・セレクタ２２は、ラッチ回路２１にラッチされたパラレルデータをデコードして、デコード結果が受信電界強度の判定結果の出力を要求するデータであったときには、受信電界強度判定回路２３から出力される受信電界強度が所定値以上か否かを示す信号ＳＤＳを選択して出力ポート２６に出力する。
【００５３】
ＣＰＵ１２は、出力ポート２６から出力される受信電界強度が所定値以上か否かを示す１ビットの信号ＳＤＳを読み込み、その信号ＳＤＳが「１」か否かを判別する（Ｓ１４）。
ＳＤＳ＝０の場合には（Ｓ１４，ＮＯ）、一定レベル以上の受信信号を受信していない場合であるので、ステップＳ１３に戻り同調周波数を増加または減少させる。
【００５４】
他方、ＳＤＳ＝１の場合（Ｓ１４，ＹＥＳ）、すなわち、受信信号の電界強度が所定値以上のときには、ステップＳ１５に進み中間周波判定回路２４の判定結果の出力を要求するシリアルデータを出力する。
ＣＰＵ１２から中間周波判定回路２４の判定結果の出力を要求するシリアルデータが出力されると、変換回路１５は受信したシリアルデータをパラレルデータに変換し、ラッチ回路２１がそのパラレルデータをラッチする。
【００５５】
デコーダ・セレクタ２２は、ラッチ回路２１にラッチされたパラレルデータをデコードする。そして、そのデコード結果が基準周波数ｆ０と一致するか否かの判定結果の出力を要求するデータであったときには、中間周波信号判定回路２４から出力される中間周波信号ＩＦの周波数ｆｉが基準周波数ｆ０と一致するか否かを示す１ビットの信号ＳＤＩＦ１を選択して出力ポート２６に出力する。
【００５６】
また、デコーダ・セレクタ２２は、デコード結果が基準周波数ｆ０より高いか否かの判定結果の出力を要求するデータであったときには、中間周波判定回路２４から出力される中間周波信号ＩＦの周波数ｆｉが基準周波数ｆ０より高いか否かを示す信号ＳＤＩＦ２を選択して出力ポート２６に出力する。
【００５７】
さらに、デコーダ・セレクタ２２は、デコード結果が基準周波数ｆ０より低いか否かの判定結果の出力を要求するデータであったときには、中間周波判定回路２４から出力される中間周波信号ＩＦの周波数ｆｉが基準周波数ｆ０より低いか否かを示す信号ＳＤＩＦ３を選択して出力ポート２６に出力する。
【００５８】
ＣＰＵ１２は、出力ポート２６から出力される信号を読み込み、読み込んだ信号に基づいて中間周波信号ＩＦの周波数ｆｉが基準周波数ｆ０と一致するか否か、すなわち基準周波数ｆ０の一定の周波数範囲内に入るか否か、基準周波数ｆ０より高いか否か、あるいは基準周波数ｆ０より低いか否かを判別する（Ｓ１６）。ＣＰＵ１２は、自分が直前に送信したシリアルデータが分かっているので、出力ポート２６から出力された信号が３種類の信号ＳＤＩＦ１〜ＳＤＩＦ３の何れであるかを判断できる。
【００５９】
中間周波信号ＩＦの周波数ｆｉが基準周波数ｆ０より高い（ｆｉ＞ｆ０）、あるいは基準周波数ｆ０より低い（ｆｉ＜ｆ０）ときには、受信した信号は放送局の信号ではないので、ステップＳ１３に戻り、同調周波数ｆを所定周波数Δｆ分増加または減少させてシークを続ける。
【００６０】
他方、中間周波信号ＩＦの周波数ｆｉが基準周波数ｆ０と一致したときには、ＣＰＵ１２はシーク動作を停止させる（ｓｅｅｋ  ｓｔｏｐ）シリアルデータを出力する（Ｓ１７）。
半導体集積回路１３のＦＭ・ＡＭ受信回路は、シーク動作を停止するシリアルデータを受信すると、通常モードに切り換わる。このとき、デコーダ・セレクタ２２は、シーク動作を停止するシリアルデータをデコードし、デコード結果に基づいてステレオ判定回路２５から出力される信号、すなわちステレオ受信か、モノラル受信かの区別を示す信号ＳＴを選択して出力ポート２６から出力する。
【００６１】
上述した実施の形態は、ＣＰＵ１２が半導体集積回路１３に対して判定結果の出力を要求し、半導体集積回路１３が、その要求に対応して、受信電界強度判定回路２３の判定信号と、中間周波判定回路２４から出力される中間周波信号が基準周波数ｆ０と一致するか否か、基準周波数ｆ０より高いか否か、基準周波数ｆ０より低いか否かを示す複数の判定信号と、ステレオ判定回路２５から出力される判定信号の内の１つの信号を選択して出力ポート２６から出力している。
【００６２】
これにより、ＣＰＵ１２は、データを受信するときに、データの転送速度に対応したクロック信号に同期したタイミングでシリアルデータを取り込む必要がなくなり、半導体集積回路１３の出力ポート２６の１ビットのデータを読み込むだけで判定結果を取得できる。従って、データを受信するための処理負担が軽減され、処理速度の遅いＣＰＵ１２を使用することができる。
【００６３】
また、半導体集積回路からプロセッサへのデータの送信は出力ポートを利用して行われるので、プロセッサがデータを受信可能な状態か否かを検出するための半導体集積回路側の回路が不要となる。
本発明は、上述した実施の形態に限らず、以下のように構成することもできる。
（ａ）上述した実施の形態では、受信電界強度判定回路２３、中間周波信号判定回路２４及びステレオ判定回路２５の３つの判定回路について述べているが、これらの判定回路に限らない。
（ｂ）本発明は、ＦＭ・ＡＭ受信機用の半導体集積回路に限らず、プロセッサとの間でシリアル通信を行うものであれば、どのような半導体集積回路にも適用できる。
【００６４】
【発明の効果】
本発明によれば、受信回路の出力ポートから出力させる信号を複数の信号の中から任意に指定することができ、また信号を出力させるタイミングをプロセッサが決めることができるので、プロセッサの処理速度に応じて所望の信号を取り込むことができる。また、１つの出力ポートから複数の信号の内の任意の信号を出力させることができるので、受信回路の出力ポートの数を減らすことができる。
【図面の簡単な説明】
【図１】実施の形態の受信回路の要部を示す図である。
【図２】同図（Ａ）、（Ｂ）はデータ構成の一例を示す図である。
【図３】受信回路の要部の詳細な回路図である。
【図４】受信回路のタイミングチャートである。
【図５】ＣＰＵ１２のシーク処理のフローチャートである。
【符号の説明】
１１      受信回路
１２      ＣＰＵ
１３      半導体集積回路
１５      変換回路
１６      クロック信号発生回路
１７      アドレスデコーダ
１８〜２１    ラッチ回路
２２      デコーダ・セレクタ
２３      受信電界強度判定回路
２４      中間周波判定回路
２５      ステレオ判定回路
２６      出力ポート
【図１】
2004240653.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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