(57)【要約】【課題】　ＭＩＳＦＥＴのゲート絶縁膜の絶縁破壊防止のためのゲート保護素子を設け、かつＭＩＳＦＥＴの特性をウエハプロセス中に評価することが可能な半導体装置を提供する。【解決手段】　半導体基板の表層部に、同一導電型の第１のウェル（６２）及び第２のウェル（６３）が形成されている。第１のウェル（６２）内に、ソース、ドレイン及びゲートを有するトランジスタ（６５）が形成されている。第２のウェル（６３）内に、第２のウェルとは逆導電型の不純物拡散領域（６４）が形成されている。トランジスタ（６５）のゲート電極と不純物拡散領域（６４）とを配線（６６）が接続する。【選択図】　図４
2004104142.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
　前記半導体基板の表層部に形成された同一導電型の第１のウェル及び第２のウェルと、
　前記第１のウェル内に形成され、ソース、ドレイン及びゲートを有するトランジスタと、
　前記第２のウェル内に形成され、該第２のウェルとは逆導電型の不純物拡散領域と、
　前記トランジスタのゲート電極と前記不純物拡散領域とを接続する配線と
を有する半導体装置。
【請求項２】
導電性が付与された半導体基板と、
　前記半導体基板の表層部に形成され、該半導体基板とは逆導電型の第１のウェルと、
　前記半導体基板の表層部に形成され、該半導体基板と同一導電型の第２のウェル及び第３のウェルと、
　前記第１のウェル内に形成され、ソース、ドレイン、及びゲートを有する第１のトランジスタと、
　前記第３のウェル内に形成され、該第３のウェルとは逆導電型を有し、前記第１のトランジスタのゲートに電気的に接続された不純物拡散領域と、
　前記第２のウェル内に形成され、ソース、ドレイン、及びゲートを有する第２のトランジスタと
を有する半導体装置。
【請求項３】
導電性が付与された半導体基板と、
　前記半導体基板の表層部に形成され、該半導体基板とは逆導電型の第１のウェルと、
　前記第１のウェル内に形成され、前記半導体基板と同一導電型の第２のウェル及び第３のウェルと、
　前記第２のウェル内に形成され、ソース、ドレイン、及びゲートを有する第１のトランジスタと、
　前記第３のウェル内に形成され、該第３のウェルとは逆導電型を有し、前記第１のトランジスタのゲートに電気的に接続された不純物拡散領域と
を有する半導体装置。
【請求項４】
導電性が付与された半導体基板と、
　前記半導体基板の表層部に形成され、該半導体基板とは逆導電型の第１のウェル、第２のウェル及び第３のウェルと、
　前記第１のウェル内に形成され、前記半導体基板と同一導電型の第４のウェル及び第５のウェルと、
　前記第４のウェル内に形成され、ソース、ドレイン、及びゲートを有する第１のトランジスタと、
　前記第５のウェル内に形成され、該第５のウェルとは逆導電型を有し、前記第１のトランジスタのゲートに電気的に接続された第１の不純物拡散領域と、
　前記第３のウェル内に形成され、該第３のウェルとは逆導電型を有し、前記第１のトランジスタのゲートに電気的に接続された第２の不純物拡散領域と、
　前記第２のウェル内に形成され、ソース、ドレイン、及びゲートを有する第２のトランジスタと
を有する半導体装置。
【請求項５】
導電性が付与された半導体基板と、
　前記半導体基板の表層部に形成され、該半導体基板とは逆導電型の第１のウェル及び第２のウェルと、
　前記第１のウェル内に形成され、前記半導体基板と同一導電型の第３のウェル及び第４のウェルと、
　前記第３のウェル内に形成され、ソース、ドレイン、及びゲートを有する第１のトランジスタと、
　前記第４のウェル内に形成され、該第４のウェルとは逆導電型を有し、前記第１のトランジスタのゲートに電気的に接続された第１の不純物拡散領域と、
　前記第２のウェル内に形成され、該第２のウェルとは逆導電型を有し、前記第１のトランジスタのゲートに電気的に接続された第２の不純物拡散領域と
を有する半導体装置。
【請求項６】
導電性が付与された半導体基板と、
　前記半導体基板の表層部に形成され、該半導体基板とは逆導電型の第１のウェルと、
　前記第１のウェル内に形成され、前記半導体基板と同一導電型の第２のウェル及び第３のウェルと、
　前記第２のウェル内に形成され、ソース、ドレイン、及びゲートを有する第１のトランジスタと、
　前記第３のウェル内に形成され、該第３のウェルとは逆導電型を有し、前記第１のトランジスタのゲートに電気的に接続された第１の不純物拡散領域と、
　前記第１のウェル内に形成され、該第１のウェルとは逆導電型を有し、前記第１のトランジスタのゲートに電気的に接続された第２の不純物拡散領域と
を有する半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
　本発明は、半導体装置に関し、特にウエハプロセス中に電流電圧特性を評価することができるＭＩＳＦＥＴを有する半導体装置に関する。
【背景技術】
【０００２】
　半導体装置の製造工程中に、半導体基板上に形成されたＭＩＳＦＥＴの特性を評価するために、所望の電子回路の他にプロセスコントロールモニタ（ＰＣＭ）トランジスタが形成される。電子回路内のＭＩＳＦＥＴのゲート電極は、通常、配線により半導体基板表面の不純物拡散領域に接続される。これに対し、ＰＣＭトランジスタのゲート電極は、半導体基板に接続する必要がない。ゲート電極を半導体基板に接続しない状態でプラズマ処理等を行うと、ゲート電極に電荷が蓄積され、その下のゲート絶縁膜が絶縁破壊し易くなる。ゲート絶縁膜の絶縁破壊を防止するために、ゲート保護素子が設けられる。
【０００３】
　図５は、従来のＰＣＭトランジスタとゲート保護素子の断面図を示す。ｐ型シリコン基板１００の表面層内にｐ型ウェル１０１が形成されている。フィールド酸化膜１０２により、ｐ型ウェル１０１の表面に活性領域が画定されている。
【０００４】
　ｐ型ウェル１０１内の１つの活性領域内に、ソース領域１０３、ドレイン領域１０４、ゲート電極１０５、及びゲート絶縁膜１０６を含むＭＩＳＦＥＴが形成されている。ｐ型ウェル１０１の表面の他の活性領域内に、ｎ型の不純物拡散領域１０７が形成されている。ゲート電極１０５が、配線１１５により不純物拡散領域１０７に接続されている。
【０００５】
　ソース領域１０３、ドレイン領域１０４、ゲート電極１０５は、それぞれ探針接触用のパッド１０９、１１１、及び１１０に接続されている。ｐ型ウェル１０１は、パッド１０８に接続されている。各パッド１０８〜１１１に所望の電圧を印加し、ＭＩＳＦＥＴの電流電圧特性を測定することができる。
【０００６】
　ウエハプロセス中にゲート電極１０５内に蓄積された電荷は、配線１１５及び不純物拡散領域１０７を通って基板に流れる。不純物拡散領域１０７とｐ型ウェル１０１との間のｐｎ接合のブレークダウン電圧を、ゲート絶縁膜１０６が絶縁破壊する電圧よりも小さくしておくことにより、ゲート絶縁膜１０６の絶縁破壊を防止することができる。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
　図５に示すＭＩＳＦＥＴが、例えばｎチャネルのディプレッション型ＭＩＳＦＥＴである場合を考える。ＭＩＳＦＥＴの閾値が負であるため、閾値を測定するためには、ｐ型ウェル１０１に対してゲート電極１０５に負電圧を印加する必要がある。このとき、不純物拡散領域１０７とｐ型ウェル１０１との間のｐｎ接合が順バイアスされる。ゲート電極１０５に−０．６Ｖよりも低い電圧を印加すると、ｐ型ウェル１０１から不純物拡散領域１０７に向かって順方向電流が流れる。
【０００８】
　この順方向電流により、不純物拡散領域１０７、ｐ型ウェル１０１、及びドレイン領域１０４を、それぞれエミッタ、ベース、及びコレクタとするｎｐｎトランジスタが導通状態になる。この結果、ドレイン電流が増加し、本来の素子特性を測定することができなくなる。
【０００９】
　本発明の目的は、ＭＩＳＦＥＴのゲート絶縁膜の絶縁破壊防止のためのゲート保護素子を設け、かつＭＩＳＦＥＴの特性をウエハプロセス中に評価することが可能な半導体装置を提供することである。
【課題を解決するための手段】
【００１０】
　本発明の一観点によると、半導体基板と、前記半導体基板の表層部に形成された同一導電型の第１のウェル（６２）及び第２のウェル（６３）と、前記第１のウェル（６２）内に形成され、ソース、ドレイン及びゲートを有するトランジスタ（６５）と、前記第２のウェル（６３）内に形成され、該第２のウェルとは逆導電型の不純物拡散領域（６４）と、前記トランジスタ（６５）のゲート電極と前記不純物拡散領域（６４）とを接続する配線（６６）とを有する半導体装置が提供される。
【００１１】
　本発明の他の観点によると、導電性が付与された半導体基板と、前記半導体基板の表層部に形成され、該半導体基板とは逆導電型の第１のウェル（３２）と、前記半導体基板の表層部に形成され、該半導体基板と同一導電型の第２のウェル（図示せず）及び第３のウェル（３４）と、前記第１のウェル（３２）内に形成され、ソース、ドレイン、及びゲートを有する第１のトランジスタ（４０）と、前記第３のウェル（３４）内に形成され、該第３のウェルとは逆導電型を有し、前記第１のトランジスタ（４０）のゲートに電気的に接続された不純物拡散領域（３６）と、前記第２のウェル内に形成され、ソース、ドレイン、及びゲートを有する第２のトランジスタ（図示せず）とを有する半導体装置が提供される。
【００１２】
　本発明のさらに他の観点によると、導電性が付与された半導体基板と、前記半導体基板の表層部に形成され、該半導体基板とは逆導電型の第１のウェル（６１）と、前記第１のウェル（６１）内に形成され、前記半導体基板と同一導電型の第２のウェル（６２）及び第３のウェル（６３）と、前記第２のウェル（６２）内に形成され、ソース、ドレイン、及びゲートを有する第１のトランジスタ（６５）と、前記第３のウェル（６３）内に形成され、該第３のウェルとは逆導電型を有し、前記第１のトランジスタ（６５）のゲートに電気的に接続された不純物拡散領域（６４）とを有する半導体装置が提供される。
【００１３】
　本発明のさらに他の観点によると、導電性が付与された半導体基板と、前記半導体基板の表層部に形成され、該半導体基板とは逆導電型の第１のウェル（６１）、第２のウェル（３２）及び第３のウェル（３）と、前記第１のウェル（６１）内に形成され、前記半導体基板と同一導電型の第４のウェル（６２）及び第５のウェル（６３）と、前記第４のウェル（６２）内に形成され、ソース、ドレイン、及びゲートを有する第１のトランジスタ（１０、６５）と、前記第５のウェル（６３）内に形成され、該第５のウェルとは逆導電型を有し、前記第１のトランジスタのゲートに電気的に接続された第１の不純物拡散領域（６４）と、前記第３のウェル（３）内に形成され、該第３のウェルとは逆導電型を有し、前記第１のトランジスタ（１０、６５）のゲートに電気的に接続された第２の不純物拡散領域（５）と、前記第２のウェル（３２）内に形成され、ソース、ドレイン、及びゲートを有する第２のトランジスタ（４０）とを有する半導体装置が提供される。
【００１４】
　本発明のさらに他の観点によると、導電性が付与された半導体基板と、前記半導体基板の表層部に形成され、該半導体基板とは逆導電型の第１のウェル（６１）及び第２のウェル（３）と、前記第１のウェル（６１）内に形成され、前記半導体基板と同一導電型の第３のウェル（６２）及び第４のウェル（６３）と、前記第３のウェル（６２）内に形成され、ソース、ドレイン、及びゲートを有する第１のトランジスタ（１０、６５）と、前記第４のウェル（６３）内に形成され、該第４のウェルとは逆導電型を有し、前記第１のトランジスタのゲートに電気的に接続された第１の不純物拡散領域（６４）と、前記第２のウェル（３）内に形成され、該第２のウェルとは逆導電型を有し、前記第１のトランジスタ（１０、６５）のゲートに電気的に接続された第２の不純物拡散領域（５）とを有する半導体装置が提供される。
【００１５】
　本発明のさらに他の観点によると、導電性が付与された半導体基板と、前記半導体基板の表層部に形成され、該半導体基板とは逆導電型の第１のウェル（６１）と、前記第１のウェル（６１）内に形成され、前記半導体基板と同一導電型の第２のウェル（６２）及び第３のウェル（６３）と、前記第２のウェル（６２）内に形成され、ソース、ドレイン、及びゲートを有する第１のトランジスタ（６５）と、前記第３のウェル（６３）内に形成され、該第３のウェルとは逆導電型を有し、前記第１のトランジスタのゲートに電気的に接続された第１の不純物拡散領域（６４）と、前記第１のウェル（６１）内に形成され、該第１のウェルとは逆導電型を有し、前記第１のトランジスタ（６５）のゲートに電気的に接続された第２の不純物拡散領域（６４ａ）とを有する半導体装置が提供される。
【発明の効果】
【００１６】
　ウエハプロセス中に、トランジスタのゲートに蓄積される電荷を、不純物拡散領域と、それが配置されるウェルとを含むゲート保護素子を通して基板に流すことができる。このため、ゲート絶縁膜の絶縁破壊を防止することができる。また、トランジスタの電流電圧特性の測定の際に、ゲート保護素子を通して電流が流れない。このため、トランジスタの本来の特性を測定することができる。
【発明を実施するための最良の形態】
【００１７】
　図１は、本発明の第１の実施例による半導体装置の断面図を示す。ｐ型シリコン基板１の表面層内に、ｐ型ウェル２及びｎ型ウェル３が形成されている。シリコン基板１の表面に形成されたフィールド酸化膜４により、各ウェルの表面に活性領域が画定されている。
【００１８】
　ｐ型ウェル２内に、ｎチャネルＭＩＳＦＥＴ１０が形成されている。ＭＩＳＦＥＴ１０は、ｎ型のソース領域１０Ｓとドレイン領域１０Ｄ、その間に画定されたチャネル領域１０Ｃ、チャネル領域１０Ｃの上に形成されたゲート絶縁膜１０Ｉ、及びその上に形成されたゲート電極１０Ｇにより構成される。ｎ型ウェル３内にｐ型の不純物拡散領域５が形成されている。不純物拡散領域５は、配線６によりゲート電極１０Ｇに接続されている。
【００１９】
　ｐ型ウェル２、ソース領域１０Ｓ、ゲート電極１０Ｇ、及びドレイン領域１０Ｄが、それぞれパッド２０、２１、２２、及び２３に接続されている。各パッドに探針を接触させ、パッドに対応する領域に所望の電圧を印加することができる。
【００２０】
　以下、図１に示す半導体装置の製造方法を説明する。ＬＯＣＯＳ法により、ｐ型シリコン基板１の表面に厚さ３００ｎｍのフィールド酸化膜４を形成する。活性領域の表面を熱酸化してスルー酸化膜を形成し、ボロンイオンを注入してｐ型ウェル２を形成する。ボロンイオンの注入は、３回に分けて行う。１回目の注入条件は、加速エネルギ３００ｋｅＶ、ドーズ量３．０×１０13ｃｍ-2であり、２回目の注入条件は、加速エネルギ８０ｋｅＶ、ドーズ量２．０×１０12ｃｍ-2であり、３回目の注入条件は、加速エネルギ３０ｋｅＶ、ドーズ量１．０×１０13ｃｍ-2である。
【００２１】
　次に、リンイオンを注入してｎ型ウェル３を形成する。リンイオンの注入は、３回に分けて行う。１回目の注入条件は、加速エネルギ６００ｋｅＶ、ドーズ量３．０×１０13ｃｍ-2であり、２回目の注入条件は、加速エネルギ２００ｋｅＶ、ドーズ量４．０×１０12ｃｍ-2であり、３回目の注入条件は、加速エネルギ８０ｋｅＶ、ドーズ量１．０５×１０13ｃｍ-2である。ｎ型ウェル３の形成と同時に、シリコン基板１の表面の他の領域にｐチャネルＭＩＳＦＥＴ用のウェルも形成される。
【００２２】
　イオン注入後、スルー酸化膜を除去する。ウェット酸化により、活性領域の表面上に厚さ５ｎｍのＳｉＯ2 膜を形成する。このＳｉＯ2 膜はゲート絶縁膜１０Ｉになる。化学気相成長（ＣＶＤ）により、基板全面に厚さ１８０ｎｍのポリシリコン膜を成長させる。このポリシリコン膜のうちｎチャネルＭＩＳＦＥＴが形成される領域にのみ、リンイオンを加速エネルギ２０ｋｅＶ、ドーズ量４．０×１０15ｃｍ-2の条件で注入し、ｎ型化する。その後、このポリシリコン膜をパターニングしてゲート電極１０Ｇを残す。
【００２３】
　ＭＩＳＦＥＴ１０を形成する領域に、ゲート電極１０Ｇをマスクとして砒素イオンとリンイオンを注入し、低濃度ドレイン構造（ＬＤＤ構造）の低濃度領域を形成する。砒素イオンの注入は、加速エネルギ１０ｋｅＶ、ドーズ量６．０×１０13ｃｍ-2の条件で行う。リンイオンの注入は、加速エネルギ１０ｋｅＶ、ドーズ量１．５×１０13ｃｍ-2の条件で行う。その後、１０００℃でラピッドサーマルアニールを行い、注入された不純物を活性化させる。
【００２４】
　ゲート電極１０Ｇの側壁上に、サイドウォール絶縁膜１０Ｗを形成する。サイドウォール絶縁膜１０Ｗは、ＣＶＤにより基板全面にＳｉＯ2 膜を成長させた後、このＳｉＯ2 膜を反応性イオンエッチング（ＲＩＥ）により異方性エッチングして形成する。
【００２５】
　ゲート電極１０Ｇとサイドウォール絶縁膜１０Ｗをマスクとして砒素イオンを注入し、ソース領域１０Ｓ及びドレイン領域１０Ｄを形成する。このイオン注入は、加速エネルギ４０ｋｅＶ、ドーズ量２．０×１０15ｃｍ-2の条件で行う。
【００２６】
　次に、ｎ型ウェル３内にｐ型の不純物拡散領域５を形成する。不純物拡散領域５の形成は、フッ素イオンを、加速エネルギ１２ｋｅＶ、ドーズ量４．０×１０14ｃｍ-2の条件で注入し、さらにボロンイオンを加速エネルギ７ｋｅＶ、ドーズ量２．０×１０15ｃｍ-2の条件で注入することにより行う。
【００２７】
　フッ素を注入することにより、ゲート絶縁膜のバイアス温度特性（ＢＴ特性）を改善することができる。フッ素イオンの注入ドーズ量が１０15ｃｍ-2オーダになると、ボロンの突き抜けやゲート絶縁膜の厚膜化等の不具合が生ずる。フッ化ボロンイオンを注入する場合には、フッ素の注入量とボロンの注入量とを独立に制御することができないが、上述のようにフッ素の注入とボロンの注入とを分けて行うことにより、フッ素注入量とボロン注入量とを独立に制御することが可能になる。なお、ＢＴ特性等に問題が生じないのであれば、フッ化ボロンイオンを注入してもよい。
【００２８】
　温度１０００℃でラピッドサーマルアニール（ＲＴＡ）を行い、イオン注入された不純物を活性化させる。なお、周知のシリサイド技術を用いて、ソース領域１０Ｓ、ドレイン領域１０Ｄ、不純物拡散領域５、及びゲート電極１０Ｇの上に、Ｃｏ、Ｔｉ等の高融点金属のシリサイド膜を形成してもよい。
【００２９】
　その後、層間絶縁膜の形成、コンタクトホールの開口、及びアルミニウム配線の形成を行う。配線層の最上層に、パッド２０〜２３を形成する。
　不純物拡散領域５、ｎ型ウェル３及びシリコン基板１によりｐｎｐトランジスタが構成される。このｐｎｐトランジスタのベース開放時のコレクタエミッタ間ブレークダウン電圧（ＢＶＣＥＯ）よりも高い電圧が、不純物拡散領域５とシリコン基板１との間に印加されると、両者の間が導通する。このＢＶＣＥＯは、ゲート絶縁膜１０Ｉの絶縁破壊電圧よりも小さい。
【００３０】
　配線６でゲート電極１０Ｇと不純物拡散領域５とを結線した後は、ゲート電極１０Ｇに電荷が蓄積されてゲート電極１０Ｇとチャネル１０Ｃ間にＢＶＣＥＯ以上の電圧が発生すると、蓄積された電荷が不純物拡散領域５及びｎ型ウェル３を通して基板１に流れる。このように、不純物拡散領域５、ｎ型ウェル３、及びシリコン基板１から構成されるｐｎｐトランジスタがゲート保護素子として働き、ゲート絶縁膜１０Ｉの絶縁破壊を防止することができる。
【００３１】
　図２に、ＭＩＳＦＥＴ１０の電流電圧特性の測定結果を示す。パッド２０及び２１を接地し、パッド２３に２．５Ｖの電圧を印加する。パッド２２に印加する電圧を変化させ、ドレイン電流を測定することにより、ＭＩＳＦＥＴ１０の電流電圧特性を測定することができる。図２中の破線がＭＩＳＦＥＴ１０の電流電圧特性を示す。参考のために、図５の従来例によるＭＩＳＦＥＴの電流電圧特性の測定結果を実線で示す。横軸はゲート電圧ＶGSを単位Ｖで表し、縦軸はドレイン電流を単位Ａで表す。
【００３２】
　図５の従来例によるＭＩＳＦＥＴの場合には、本実施例によるＭＩＳＦＥＴの場合に比べて、ゲート電圧が−０．５Ｖ以下の領域で大きなドレイン電流が観測されている。これは、図５の不純物拡散領域１０７とｐ型ウェル１０１との間のｐｎ接合が順バイアスされ、不純物拡散領域１０７、ｐ型ウェル１０１、及びドレイン領域１０４からなるｎｐｎトランジスタが導通するためである。
【００３３】
　これに対し、本実施例の場合には、ゲート電極１０Ｇに反転側電圧、すなわち正電圧を印加した場合には、ｎ型ウェル３とシリコン基板１との間のｐｎ接合が逆バイアスされるため、ゲート電極１０Ｇと基板１との間に電流は流れない。ゲート電極１０Ｇに蓄積側電圧、すなわち負電圧を印加した場合には、不純物拡散領域５とｎ型ウェル３との間のｐｎ接合が逆バイアスされるため、ゲート電極１０Ｇと基板１との間に電流は流れない。ゲート電極１０Ｇに正負いずれの極性の電圧を印加しても、ゲート保護素子に電流が流れないため、ＭＩＳＦＥＴ１０の本来の電流電圧特性を測定することができる。
【００３４】
　本実施例のＭＩＳＦＥＴは、図２の破線で示すように、ゲート電圧が約−０．５Ｖのときにカットオフする。ＭＩＳＦＥＴがカットオフするのに十分な電圧をゲート電極１０Ｇに印加したとき、不純物拡散領域５とｎ型ウェル３との間のｐｎ接合が逆バイアスされる。このため、不純物拡散領域５とチャネル領域１０Ｃとの間が非導通状態になり、ＭＩＳＦＥＴ１０の閾値電圧を測定することが可能になる。
【００３５】
　本実施例では、ｎ型ウェル３のｎ型領域が、ｐ型不純物拡散領域５、ｎ型ウェル３、及びｐ型シリコン基板１により構成されるｐｎｐトランジスタのベースとして働く。ＭＩＳＦＥＴ１０の本来の電流電圧特性を測定するためには、ゲート電圧の測定範囲内で、このｐｎｐトランジスタが導通しなければよい。ｎ型ウェル３のｎ型領域を、いずれかの電位に固定することなくフローティング状態としておくことにより、この要請を満たすことができる。本実施例では、ｎ型ウェル３のｎ型領域が、ｐ型不純物拡散領域５またはシリコン基板１のｐ型領域を介してのみ、パッド等の導電性領域に電気的に接続される。その結果、ｎ型ウェル３のｎ型領域が電気的にフローティング状態にされ得ることになる。
【００３６】
　図１では、ｎチャネルＭＩＳＦＥＴを保護する場合を説明した。ｎ型ウェル内に形成されたｐチャネルＭＩＳＦＥＴのゲート電極を、不純物拡散領域５に接続すると、ｐチャネルＭＩＳＦＥＴを保護することもできる。
【００３７】
　次に、図３を参照して、第２の実施例について説明する。第１の実施例では、ｐ型シリコン基板を用い、ｐ型ウェル内にｎチャネルＭＩＳＦＥＴを形成する場合を説明したが、第２の実施例では、ｐ型シリコン基板を用い、ｎ型ウェル内にｐチャネルＭＩＳＦＥＴを形成する。
【００３８】
　図３に示すように、ｐ型シリコン基板３１の表面層内に、ｎ型ウェル３３が形成されている。フィールド酸化膜３５により、ｎ型ウェル３３の表面内に複数の活性領域が画定されている。
【００３９】
　ｎ型ウェル３３内に、ｐチャネルＭＩＳＦＥＴ４０が形成されている。ＭＩＳＦＥＴ４０は、ソース領域４０Ｓ、ドレイン領域４０Ｄ、チャネル領域４０Ｃ、ゲート絶縁膜４０Ｉ、及びゲート電極４０Ｇから構成される。ゲート絶縁膜４０Ｉの厚さは７ｎｍである。ゲート電極４０Ｇは、厚さ５０ｎｍのアモルファスシリコン膜と厚さ１５０ｎｍのタングステンシリサイド膜との２層構造を有する。
【００４０】
　ｎ型ウェル３３内の他の領域に、ｐ型ウェル３４が形成されており、その中にｎ型不純物拡散領域３６が形成されている。ｎ型不純物拡散領域３６は、配線３７によりゲート電極４０Ｇに接続されている。ｎ型ウェル３３、ソース領域４０Ｓ、ゲート電極４０Ｇ、及びドレイン領域４０Ｄは、それぞれパッド５０、５１、５２、及び５３に接続されている。
【００４１】
　図３に示す半導体装置の製造方法は、図１に示す半導体装置の製造方法と基本的に同様であるため、ここでは、各ウェル及び不純物拡散領域のイオン注入の条件のみを示す。
　ｎ型ウェル３３は、リンイオンを加速エネルギ１８０ｋｅＶ、ドーズ量１．５×１０13ｃｍ-2の条件で注入することにより形成される。ｐ型ウェル３４は、ボロンイオンを２回に分けて注入することにより形成される。１回目の注入条件は、加速エネルギ１８０ｋｅＶ、ドーズ量１．５×１０13ｃｍ-2であり、２回目の注入条件は、加速エネルギ１１５ｋｅＶ、ドーズ量１．０×１０13ｃｍ-2である。なお、図には示さないが、ｎチャネルＭＩＳＦＥＴ用のｐ型ウェルは、ボロンイオンを加速エネルギ１８０ｋｅＶ、ドーズ量８．０×１０12ｃｍ-2の条件と、加速エネルギ３０ｋｅＶ、ドーズ量２．７×１０12ｃｍ-2の条件で、２回注入することにより形成される。
【００４２】
　ＬＤＤ構造の低濃度領域は、フッ化ボロンイオンを、加速エネルギ２０ｋｅＶ、ドーズ量１．０×１０13ｃｍ-2の条件で注入して形成される。ソース領域４０Ｓ及びドレイン領域４０Ｄは、弗化ボロンイオンを、加速エネルギ２０ｋｅＶ、ドーズ量３．０×１０15ｃｍ-2の条件で注入して形成される。ｎ型不純物拡散領域３６は、砒素イオンを、加速エネルギ３０ｋｅＶ、ドーズ量１．０×１０15ｃｍ-2の条件で注入して形成される。
【００４３】
　第２の実施例の場合には、ゲート電極４０Ｇが、ｎ型不純物拡散領域３６とｐ型ウェル３４を介してｎ型ウェル３２に接続される。このため、第１の実施例の場合と同様に、ゲート絶縁膜４０Ｉの絶縁破壊を防止できるとともに、ＭＩＳＦＥＴ４０の本来の電流電圧特性を測定することができる。
【００４４】
　図３では、ｎ型ウェル内のｐチャネルＭＩＳＦＥＴを保護する場合を説明した。ｐ型ウェル内のｎチャネルＭＩＳＦＥＴのゲート電極を不純物拡散領域３６に接続すると、ｎチャネルＭＩＳＦＥＴを保護することもできる。
【００４５】
　次に、図４を参照して第３の実施例について説明する。第３の実施例による半導体装置は、トリプルウェル構造を有する。
　図４（Ａ）は、第３の実施例による半導体装置の断面図を示す。ｐ型シリコン基板６０の表面層内にｎ型ウェル６１が形成されている。ｎ型ウェル６１内に、２つのｎ型ウェル内ｐ型ウェル６２及び６３が形成されている。フィールド酸化膜７２により、各ウェルの表面に活性領域が画定されている。
【００４６】
　ｐ型ウェル６２内に、ｎチャネルＭＩＳＦＥＴ６５が形成されている。ｐ型ウェル６３内にｎ型不純物拡散領域６４が形成されている。ｎ型不純物拡散領域６４は、配線６６によりＭＩＳＦＥＴ６５のゲート電極に接続されている。ｐ型ウェル６２、ＭＩＳＦＥＴ６５のソース領域、ゲート電極、ドレイン領域、及びｎ型ウェル６１は、それぞれパッド６７〜７１に接続されている。
【００４７】
　ゲート電極に正または負の電圧を印加したとき、ｎ型不純物拡散領域６４とｐ型ウェル６３との間のｐｎ接合、及びｐ型ウェル６３とｎ型ウェル６１との間のｐｎ接合のいずれかが逆バイアスされる。このため、ＭＩＳＦＥＴ６５の本来の電流電圧特性を測定することができる。
【００４８】
　図４（Ａ）において、ｎ型不純物拡散領域６４を設けず、パッド６９をｐ型ウェル６３に直接接続してもよいであろう。この場合、ｐ型ウェル６３、ｎ型ウェル６１、及びｐ型ウェル６２によりｐｎｐバイポーラトランジスタが構成され、これが保護素子として機能する。ｐ型ウェル６３に印加される電圧よりも高い電圧をパッド７１、すなわちバイポーラトランジスタのベースに印加しておくと、ｐ型ウェル６３とｎ型ウェル６１との間のｐｎ接合が常に逆バイアスされる。このため、ＭＩＳＦＥＴ６５の本来の電流電圧特性を測定することができる。
【００４９】
　パッド７１に高い電圧を印加することは、図１に示す第１の実施例において、ｎ型ウェル３に高い電圧を印加することに相当する。この場合には、ｎ型ウェル３にもパッドを設け、５つのパッドを用いてＭＩＳＦＥＴの特性を測定することになる。第１及び第２の実施例では、保護素子として機能するバイポーラトランジスタのベースを開放状態としている。このため、４つのパッドを用いてＭＩＳＦＥＴの特性を測定することができる。より少ないパッドを用いてＭＩＳＦＥＴの特性を測定するためには、第１若しくは第２の実施例のように、保護素子として機能するバイポーラトランジスタのベースを開放状態にしておくことが好ましい。
【００５０】
　図４（Ｂ）は、第３の実施例の変形例による半導体装置の断面図を示す。第３の実施例では、ＭＩＳＦＥＴ６５のゲート電極が、ｎ型不純物拡散領域６４とｐ型ウェル６３を介してｎ型ウェル６１に接続されていたが、この変形例では、ゲート電極がｐ型不純物拡散領域６４ａを介してｎ型ウェル６１に接続されている。ｎ型ウェル６１はフローティング状態とされ、第３の実施例のパッド７１の代わりに、パッド７１ａがｐ型シリコン基板６０に接続されている。その他の構成は、図４（Ａ）に示す第３の実施例の構成と同様である。
【００５１】
　この変形例の場合には、ＭＩＳＦＥＴ６５の電流電圧特性の測定中に、ｐ型不純物拡散領域６４ａとｎ型ウェル６１との間のｐｎ接合、またはｎ型ウェル６１とｐ型ウェル６２との間のｐｎ接合が逆バイアスされる。このため、ＭＩＳＦＥＴ６５の本来の電流電圧特性を測定することができる。
【００５２】
　以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【図面の簡単な説明】
【００５３】
【図１】本発明の第１の実施例による半導体装置の断面図である。
【図２】本発明の第１の実施例による半導体装置のＭＩＳＦＥＴの電流電圧特性の測定結果を示すグラフである。
【図３】本発明の第２の実施例による半導体装置の断面図である。
【図４】本発明の第３の実施例及びその変形例による半導体装置の断面図である。
【図５】従来例による半導体装置の断面図である。
【符号の説明】
【００５４】
１、３１、６０ｐ型シリコン基板
２、３４ｐ型ウェル
３、３２、６１ｎ型ウェル
４、３５フィールド酸化膜
５、６４ａｐ型不純物拡散領域
６、３７、６６配線
１０、４０、６５ＭＩＳＦＥＴ
２０〜２３、５０〜５３、６７〜７１，７１ａパッド
３６、６４ｎ型不純物拡散領域
６２、６３ｎ型ウェル内ｐ型ウェル
７２フィールド酸化膜
【図１】
2004104142.tif 000003
【図２】
2004104142.tif 000004
【図３】
2004104142.tif 000005
【図４】
2004104142.tif 000006
【図５】
2004104142.tif 000007