(57)【要約】【課題】ブリッジ回路の出力側において地絡事故が発生すると、出力電流が流れ続けてブリッジ回路を破壊させてしまうという課題があった。【解決手段】高電圧側のｐチャネルＦＥＴＱ１２、ｐチャネルＦＥＴＱ２２および低電圧側のｎチャネルＦＥＴＱ１３、ｎチャネルＦＥＴＱ２３からなるブリッジ回路と、前記ブリッジ回路のｐチャネルＦＥＴＱ１２、Ｑ２２をオン／オフするための駆動回路１０４，１０５と、ｐチャネルＦＥＴＱ１２またはｐチャネルＦＥＴＱ２２のオン／オフに連動してｎチャネルＦＥＴＱ１３またはｎチャネルＦＥＴＱ２３をオン／オフさせる連動回路１０６，１０７と、クリップ回路１０８とを備える。【選択図】        図１
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【特許請求の範囲】
【請求項１】
互いに対向する辺にそれぞれ配置された高電圧側のスイッチ素子と低電圧側のスイッチ素子と、他の互いに対向する辺にそれぞれ配置された高電圧側のスイッチ素子と低電圧側のスイッチ素子とを互いに相対する位相でオン／オフし、放電灯を点灯させるための矩形波を出力するフルブリッジ回路を備えた放電灯点灯装置において、
前記フルブリッジ回路は、
前記対向する辺および前記他の対向する辺に配置された一方のスイッチ素子の状態を互いに相対する位相で制御する駆動回路と、
前記駆動回路により制御された前記スイッチ素子の状態をもとに、そのスイッチ素子が配置された辺に対向する辺に配置された他のスイッチ素子の状態を、前記スイッチ素子の状態と同じ状態へ連動制御するとともに、前記他の対向する辺に配置された他方のスイッチ素子の状態を、前記スイッチ素子の状態と異なる状態へ連動制御する連動回路と
を備えていることを特徴とする放電灯点灯装置。
【請求項２】
フルブリッジ回路は、対向する辺および他の対向する辺に配置された高電圧側のスイッチ素子の状態を互いに相対する位相で制御する駆動回路と、前記駆動回路により制御された前記高電圧側のスイッチ素子の状態をもとに、その高電圧側のスイッチ素子が配置された辺に対向する辺に配置された低電圧側のスイッチ素子の状態を、前記高電圧側のスイッチ素子の状態と同じ状態へ連動制御するとともに、前記他の対向する辺に配置された低電圧側のスイッチ素子の状態を、前記高電圧側のスイッチ素子の状態と同じ状態へ連動制御された前記スイッチ素子の状態と異なる状態へ連動制御する連動回路とを備えていることを特徴とする請求項１記載の放電灯点灯装置。
【請求項３】
フルブリッジ回路は、対向する辺および他の対向する辺に配置された低電圧側のスイッチ素子の状態を互いに相対する位相で制御する駆動回路と、前記駆動回路により制御された前記低電圧側のスイッチ素子の状態をもとに、その低電圧側のスイッチ素子が配置された辺に対向する辺に配置された高電圧側のスイッチ素子の状態を、前記低電圧側のスイッチ素子の状態と同じ状態へ連動制御するとともに、前記他の対向する辺に配置された高電圧側のスイッチ素子の状態を、前記低電圧側のスイッチ素子の状態と同じ状態へ連動制御された前記スイッチ素子の状態と異なる状態へ連動制御する連動回路とを備えていることを特徴とする請求項１記載の放電灯点灯装置。
【請求項４】
駆動回路は、対向する辺にそれぞれ配置された高電圧側および低電圧側のスイッチ素子と、他の対向する辺にそれぞれ配置された高電圧側および低電圧側のスイッチ素子とから構成されるブリッジの高電圧側端子に印加されている電圧よりも高い電圧をもとに、前記対向する辺および前記他の対向する辺に配置された高電圧側のスイッチ素子の状態を互いに相対する位相で定電流で制御する定電流回路を備えていることを特徴とする請求項２記載の放電灯点灯装置。
【請求項５】
駆動回路は、対向する辺にそれぞれ配置された高電圧側および低電圧側のスイッチ素子と、他の対向する辺にそれぞれ配置された高電圧側および低電圧側のスイッチ素子とから構成されるブリッジの低電圧側端子に印加されている電圧よりも高い電圧をもとに、前記対向する辺および前記他の対向する辺に配置された低電圧側のスイッチ素子の状態を互いに相対する位相で定電流で制御する定電流回路を備えていることを特徴とする請求項３記載の放電灯点灯装置。
【請求項６】
定電流回路の非動作時において、その定電流出力トランジスタを逆バイアスする逆バイアス回路を備えていることを特徴とする請求項４又は請求項５記載の放電灯点灯装置。
【請求項７】
駆動回路は、対向する辺にそれぞれ配置された高電圧側および低電圧側のスイッチ素子と、他の対向する辺にそれぞれ配置された高電圧側および低電圧側のスイッチ素子とから構成されるブリッジの高電圧側端子に印加されている電圧と同一レベルの電圧をもとに、前記対向する辺および前記他の対向する辺に配置された高電圧側のスイッチ素子の状態を互いに相対する位相で定電流で制御する定電流回路を備えていることを特徴とする請求項２記載の放電灯点灯装置。
【請求項８】
定電流回路から出力される定電流を増幅する電流増幅回路を備えたことを特徴とする請求項４乃至請求項７のいずれか１項記載の放電灯点灯装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、放電灯を点灯するための放電灯点灯装置に関するものである。
【０００２】
【従来の技術】
放電灯を点灯させるための放電灯点灯装置における低周波矩形波出力用のインバータ回路のフルブリッジ回路としては、ブートストラップ構成のドライバを用いて４個のＮチャネルＦＥＴによりフルブリッジ回路を構成するものがある（例えば、特許文献１）。
また、高耐圧ＰチャネルＬＤＭＯＳによる定電流を介在したレベルシフトダウン回路を４個のＦＥＴ全てに用いた構成のフルブリッジ回路がある（例えば、特許文献２）。
また、４個のＦＥＴのうちの２個を外部の発振器で駆動し、他の２個のＦＥＴをその外部より駆動されるＦＥＴのドレイン電圧に連動させる構成であって、さらに上下のＦＥＴが対となり、低電圧側のＦＥＴのドレイン電圧を高電圧側ＦＥＴのゲート信号として導き、その電圧をＮＰＮトランジスタにより反転することで高電圧側のＦＥＴのゲートに印加する構成のものがある（例えば、特許文献３）。
【０００３】
【特許文献１】
特開２０００−１６６２５８公報（第４頁、第２図）
【特許文献２】
サンケン電気（株）のサンケン技報  （１９９８．１１，ｖｏｌ．３０，ｎｏ．１の車載ＨＩＤランプ用高圧ドライバＩＣ「ＳＬＡ２４０２Ｍ」の４，１項）
【特許文献３】
特開平８−１０２３８１号公報（第４頁、第１図）
【０００４】
【発明が解決しようとする課題】従来の放電灯点灯装置におけるフルブリッジ回路は以上のように構成されているので、特許文献１および特許文献２のいずれの従来技術においてもブリッジ回路の４個全てのＦＥＴをそれぞれ独立してドライブするため、ドライブ回路の数が多く、回路規模が大きくなり、価格の上昇を招くという課題があった。
また、特許文献３の従来技術においては、出力端子をグランドへ短絡する事故が発生した場合に、電源電圧に対しドレイン電圧が充分に低下すればブリッジ回路の高電圧側のＦＥＴをオフできるが、低電圧側のＦＥＴをオフした場合でも、接続された低電圧側ＦＥＴのドレイン電圧（高電圧側ＦＥＴのソース電圧）がＮＰＮトランジスタのベース電流を供給する２個の抵抗の分圧によって決定される電圧を下回ることがなければ、高電圧側のＦＥＴをオフには出来ず、高電圧側のＦＥＴの破壊を招くという課題がある。
さらに、出力端子をグランドへ短絡する事故により大電流が流れ、電源側の電流供給能力を超えることで電源電圧が低下した場合にも高電圧側のＦＥＴをオフには出来ないという課題がある。
従って、特許文献３の従来技術においては、例えば、通常流れる電流の最大値に近い電流が流れるような抵抗値で出力端子（高電圧側のソース端子）とグランドが接続した場合や、小さな抵抗値の地絡により過電流が流れ電源電圧が低下するような場合は、高電圧側のＦＥＴをオフすることが出来ず、出力電流が流れつづけてブリッジ回路を破壊させてしまう場合があるという課題がある。
【０００５】
この発明は、上記のような課題を解決するためになされたもので、出力に異常な電流が流れる状況が発生してもブリッジ回路の全てのＦＥＴをオフすることを可能にし、前記ブリッジ回路の破壊を回避できる放電灯点灯装置を得ることを目的とする。
【０００６】
【課題を解決するための手段】
この発明に係る放電灯点灯装置は、対向する辺および他の対向する辺に配置された一方のスイッチ素子の状態を互いに相対する位相で制御する駆動回路と、前記駆動回路により制御された前記スイッチ素子の状態をもとに、そのスイッチ素子が配置された辺に対向する辺に配置された他のスイッチ素子の状態を、前記スイッチ素子の状態と同じ状態へ連動制御するとともに、前記他の対向する辺に配置された他方のスイッチ素子の状態を、前記スイッチ素子の状態と異なる状態へ連動制御する連動回路とを有したフルブリッジ回路を備えるようにしたものである。
【０００７】
【発明の実施の形態】
以下、この発明の実施の一形態について説明する。
実施の形態１．
図１は、この実施の形態１の放電灯点灯装置に用いられるフルブリッジ回路の構成を示す回路図である。このフルブリッジ回路は、グランド電位に対し正極となる正極電源を供給する第１の直流電源１０１と、グランド電位に対し負極となる負極電源を供給する第２の直流電源１０２と、前記第１の直流電源の正極電源が高電圧側に供給され、また、前記第２の負極電源が低電圧側に供給される、ｐチャネルＦＥＴ（高電圧側のスイッチ素子）Ｑ１２、ｐチャネルＦＥＴ（高電圧側のスイッチ素子）Ｑ２２およびｎチャネルＦＥＴ（低電圧側のスイッチ素子）Ｑ１３、ｎチャネルＦＥＴ（低電圧側のスイッチ素子）Ｑ２３からなるブリッジ回路と、前記ブリッジ回路のｐチャネルＦＥＴＱ１２、Ｑ２２をオン／オフするための駆動回路１０４，１０５と、ｐチャネルＦＥＴＱ１２またはｐチャネルＦＥＴＱ２２のオン／オフに連動してｎチャネルＦＥＴＱ１３またはｎチャネルＦＥＴＱ２３をオン／オフさせる連動回路１０６，１０７と、クリップ回路１０８とを備えている。
【０００８】
前記ブリッジ回路は、高電圧側のｐチャネルＦＥＴＱ１２およびｐチャネルＦＥＴＱ２２と、低電圧側のｎチャネルＦＥＴＱ１３およびｎチャネルＦＥＴＱ２３を有し、高電圧側のｐチャネルＦＥＴＱ１２のドレイン端子は低電圧側のｎチャネルＦＥＴＱ２３のドレイン端子と接続され、また高電圧側のｐチャネルＦＥＴＱ２２のドレイン端子は低電圧側のｎチャネルＦＥＴＱ１３のドレイン端子と接続され、ｐチャネルＦＥＴＱ１２とｎチャネルＦＥＴＱ２３のドレイン端子接続点と、ｐチャネルＦＥＴＱ２２とｎチャネルＦＥＴＱ１３のドレイン端子接続点との間に放電灯などの負荷１０３が接続される。そして、高電圧側のｐチャネルＦＥＴＱ１２および低電圧側のｎチャネルＦＥＴＱ１３が対となり、また、高電圧側のｐチャネルＦＥＴＱ２２および低電圧側のｎチャネルＦＥＴＱ２３が対となってオンまたはオフの同一の動作を行う構成である。
【０００９】
第１の直流電源１０１と第２の直流電源１０２は直列に接続され、第１の直流電源１０１と第２の直流電源１０２の接続点はグランドへ接続された構成である。そして、第１の直流電源１０１の正極側は前記ブリッジ回路のｐチャネルＦＥＴＱ１２とｐチャネルＦＥＴＱ２２のソース端子へ接続され、また第２の直流電源１０２の負極側はｎチャネルＦＥＴＱ１３とｎチャネルＦＥＴＱ２３のソース端子へ接続されている。
【００１０】
駆動回路１０４は高電圧側のｐチャネルＦＥＴＱ１２をオン／オフさせるための回路であり、グランド電位に対し正極となる電源への接続をオン／オフするスイッチ回路ＳＷ１１と、スイッチ回路ＳＷ１１とベース端子間に抵抗Ｒ１１が接続されるとともに、第１の直流電源１０１の正極側とコレクタ端子間に抵抗Ｒ１２が接続された、スイッチ回路ＳＷ１１のオン／オフによりスイッチングされるｎｐｎトランジスタＱ１１とを備えている。
また、駆動回路１０５は高電圧側のｐチャネルＦＥＴＱ２２をオン／オフさせるための回路であり、グランド電位に対し正極となる電源への接続をオン／オフするスイッチ回路ＳＷ２１と、スイッチ回路ＳＷ２１とベース端子間に抵抗Ｒ２１が接続されるとともに、第１の直流電源１０１の正極側とコレクタ端子間に抵抗Ｒ２２が接続され、スイッチ回路ＳＷ２１のオン／オフによりスイッチングされるｎｐｎトランジスタＱ２１とを備えている。
【００１１】
連動回路１０６は、ｐチャネルＦＥＴＱ１２のドレイン端子の電位をもとに、ｎチャネルＦＥＴＱ１３の動作をｐチャネルＦＥＴＱ１２の動作に連動させるためと、オンしているｎチャネルＦＥＴＱ２３がオフしたときに、もう一方の低電圧側のｎチャネルＦＥＴＱ１３をオンさせるための回路であり、ベース端子が、抵抗Ｒ１３を介してｐチャネルＦＥＴＱ１２およびｎチャネルＦＥＴＱ２３のドレイン端子へ接続されるとともに、プルダウン抵抗Ｒ１４を介して第２の直流電源１０２の負極側へ接続され、またエミッタ端子間が互いに接続されたｎｐｎトランジスタＱ１４およびｐｎｐトランジスタＱ１５を備えている。なお、ｎｐｎトランジスタＱ１４およびｐｎｐトランジスタＱ１５のエミッタ端子は低電圧側のｎチャネルＦＥＴＱ１３のゲート端子と接続している。
また、ｐｎｐトランジスタＱ１５のコレクタ端子は第２の直流電源１０２の負極側へ接続している。
【００１２】
連動回路１０７は、ｐチャネルＦＥＴＱ２２のドレイン端子の電位をもとに、ｎチャネルＦＥＴＱ２３の動作をｐチャネルＦＥＴＱ２２の動作に連動させるためと、オンしているｎチャネルＦＥＴＱ１３がオフしたときに、もう一方の低電圧側のｎチャネルＦＥＴＱ２３をオンさせるための回路であり、ベース端子が、抵抗Ｒ２３を介してｐチャネルＦＥＴＱ２２およびｎチャネルＦＥＴＱ１３のドレイン端子へ接続されるとともに、プルダウン抵抗Ｒ２４を介して第２の直流電源１０２の負極側へ接続され、またエミッタ端子間が互いに接続されたｎｐｎトランジスタＱ２４およびｐｎｐトランジスタＱ２５を備えている。なお、ｎｐｎトランジスタＱ２４およびｐｎｐトランジスタＱ２５のエミッタ端子は低電圧側のｎチャネルＦＥＴＱ２３のゲート端子と接続している。
また、ｐｎｐトランジスタＱ２５のコレクタ端子は第２の直流電源１０２の負極側へ接続している。また、ｎｐｎトランジスタＱ２４のコレクタ端子は、前記連動回路１０６のｎｐｎトランジスタＱ１４のコレクタ端子と接続している。
【００１３】
クリップ回路１０８は、定電圧ダイオードＺＤ１と、そのアノード端子とカソード端子間に接続されたキャパシタＣ１とを備えており、低電圧ダイオードＺＤ１のアノード端子は第２の直流電源１０２の負極側へ接続され、またカソード端子は前記ｎｐｎトランジスタＱ１４およびｎｐｎトランジスタＱ２４のコレクタ端子へ接続している。
【００１４】
次に動作について説明する。
このフルブリッジ回路では、低電圧側のｎチャネルＦＥＴは、相対するｎチャネルＦＥＴのドレイン電圧によりゲート電圧が与えられる。従って、例えば高電圧側のｐチャネルＦＥＴＱ１２が駆動回路１０４により駆動され、動作してオンとなり、低電圧側のｎチャネルＦＥＴＱ２３のドレイン電圧が上昇すると、連動回路１０６によりそのｎｐｎトランジスタＱ１４がオンとなり低電圧側のｎチャネルＦＥＴＱ１３をオンさせる。このｎチャネルＦＥＴＱ１３がオンしている状態では、そのドレイン電圧は低下し、この結果、連動回路１０７によりそのｐｎｐトランジスタＱ２５がオンとなって低電圧側のｎチャネルＦＥＴＱ２３のゲート電圧を第２の直流電源１０２の負極側の電位レベル近くへ引き下げるため、ｎチャネルＦＥＴＱ２３は必然的にオフ状態に到る。
以上の動作は、高電圧側のｐチャネルＦＥＴＱ１２が駆動回路１０４により駆動され、動作してオンとなる場合においても同様である。
【００１５】
また、低電圧側のｎチャネルＦＥＴが反転動作を行うタイミングは、高電圧側のオンしているｐチャネルＦＥＴが切り替わったときであり、この切り替わりにより低電圧側のｎチャネルＦＥＴのドレイン電圧が変化したときである。この場合、従来のフルブリッジ回路と同様に、オンとなっているＦＥＴを切替えるに際しては、ブリッジ回路の上下のＦＥＴが同時にオン状態とならないようにデッドタイムを設ける必要がある。
このデッドタイム中の動作は、ｐチャネルＦＥＴＱ１２とｎチャネルＦＥＴＱ１３とがオンしている状態で、高電圧側のｐチャネルＦＥＴＱ１２をその駆動回路１０４によりオフにする。この結果、負荷１０３に流れる電流の帰還により直前までオフとなっていた低電圧側のｎチャネルＦＥＴＱ２３の寄生ダイオードに電流が流れ、そのｎチャネルＦＥＴＱ２３のドレイン電圧が低下する。このｎチャネルＦＥＴＱ２３のドレイン電圧の低下は、連動回路１０６によりそのｎｐｎトランジスタＱ１４をオフするとともにｐｎｐトランジスタＱ１５をオンさせ、ｎチャネルＦＥＴＱ１３のゲート電位を第２の直流電源１０２の負極側の電位レベル近くへ引き下げるため、ｎチャネルＦＥＴＱ１３は必然的にオフ状態に到る。このｎチャネルＦＥＴＱ１３のオフにより、還流電流は、ｎチャネルＦＥＴＱ１３の直上のｐチャネルＦＥＴＱ２２の寄生ダイオードへ流れ、この結果、ｎチャネルＦＥＴＱ１３のドレイン電圧を上昇させる。そして、このｎチャネルＦＥＴＱ１３のドレイン電圧の上昇は、連動回路１０７によりそのｎｐｎトランジスタＱ２４をオンするとともにｐｎｐトランジスタＱ２５をオフさせ、ｎチャネルＦＥＴＱ２３は、クリップ回路１０８のキャパシタＣ１に蓄積されている電荷によるゲート電流が与えられることでオンし、低電圧側のｎチャネルＦＥＴの切替え動作は終了する。
【００１６】
なお、このフルブリッジ回路の出力電圧、つまり低電圧側のｎチャネルＦＥＴのドレイン電圧が、そのｎチャネルＦＥＴをオンさせるゲート電圧より高い場合には、前記ドレイン電圧がそのｎチャネルＦＥＴの連動回路のｎｐｎトランジスタのベースとコレクタとの間に存在するダイオードを透過し、前記ｎｐｎトランジスタのコレクタ端子の電位は、クリップ回路１０８の定電圧ダイオードＺＤ１によりそのｎチャネルＦＥＴをオンするのに必要なゲート電圧にクリップされる。さらに、このとき、前記ｎｐｎトランジスタのベースとコレクタとの間に存在するダイオードを透過した電流は、前記定電圧ダイオードＺＤ１に並列に接続されたキャパシタＣ１へ電荷として蓄えられる。そして、このキャパシタＣ１に蓄えられた電荷は、次のサイクルで前記ｎチャネルＦＥＴと相対するｎチャネルＦＥＴがオンする際にそのゲートへ通電され、ゲート電流として使用される。
【００１７】
なお、ＦＥＴをオン／オフ動作させるにあたり、そのゲート電流はそのＦＥＴをオンするときにそのゲート容量に充電する瞬間だけ流れ込み、定常的にオンしているＦＥＴにゲート電流は連続して供給する必要はない。このフルブリッジ回路を低周波で動作させる限り、そのブリッジ回路を構成するＦＥＴのゲート電流が流れるタイミングは、出力の極性を変える瞬間だけであるため、前記キャパシタＣ１に対してはほとんどのタイミングが充電期間となる。従って、ＦＥＴのゲート容量に対して充分な大きさの容量のキャパシタＣ１をクリップ回路１０８が備え、また、動作周期内で前記キャパシタＣ１を充電できる抵抗（Ｒ１３、Ｒ２３）を連動回路１０６，１０７が備えていれば、オンさせようとするＦＥＴをドライブする電源、すなわちキャパシタＣ１の蓄積電荷の生成と、連動回路としてのオン／オフ信号の伝達には充分である。
【００１８】
以上のように、この実施の形態１によれば、出力端子に地絡事故が発生し、出力に異常な電流が流れる状況となってもブリッジ回路の全てのＦＥＴをオフすることが可能になり、前記ブリッジ回路の破壊を回避できるフルブリッジ回路を備えた放電灯点灯装置が得られる効果がある。
【００１９】
実施の形態２．
図２は、この実施の形態２の放電灯点灯装置のフルブリッジ回路の構成を示す回路図である。この実施の形態２においても、そのブリッジ回路を構成する高電圧側のＦＥＴは、前記実施の形態１と同様にｐチャネルＦＥＴＱ１２とｐチャネルＦＥＴＱ２２により構成され、また低電圧側のＦＥＴはｎチャネルＦＥＴＱ１３とｎチャネルＦＥＴＱ２３により構成されている。
【００２０】
また、前記実施の形態１においては、高電圧側のｐチャネルＦＥＴＱ１２が駆動回路１０４により、さらにｐチャネルＦＥＴＱ２２が駆動回路１０５によりオン／オフされる構成であったが、この実施の形態２の放電灯点灯装置では、低電圧側のｎチャネルＦＥＴＱ１３が駆動回路１１１により、またｎチャネルＦＥＴＱ２３が駆動回路１１２によりオン／オフされる構成である。
【００２１】
また、前記実施の形態１においては、駆動回路１０４，１０５ともに、スイッチ回路ＳＷ１１，ＳＷ２１が閉成されると高電圧側のｐチャネルＦＥＴＱ１２やｐチャネルＦＥＴＱ２２が導通する構成であったが、この実施の形態２の放電灯点灯装置では、駆動回路１１１，１１２のスイッチ回路ＳＷ１１，ＳＷ２１が開放された状態で低電圧側のｎチャネルＦＥＴＱ１３やｎチャネルＦＥＴＱ２３が導通する構成である。この低電圧側のｎチャネルＦＥＴＱ１３やｎチャネルＦＥＴＱ２３は、スイッチ回路ＳＷ１１，ＳＷ２１の閉成／開放により交互にオン／オフする。
駆動回路１１１，１１２の構成については、図示されているように通常のスイッチング回路であることから説明は省略する。
【００２２】
また、前記実施の形態１では、グランドを基準にして第１の直流電源１０１がプラス１２Ｖ電源を供給し、また第２の直流電源１０２がマイナス７３Ｖ電源を供給し、第１の直流電源１０１と第２の直流電源１０２とによりフルブリッジ回路がグランドを基準にマイナス７３Ｖからプラス１２Ｖの範囲で動作する構成であったが、この実施の形態２では、第１の直流電源１０１がグランドを基準にプラス１２Ｖ電源を供給し、また第２の直流電源１０２が、前記第１の直流電源１０１のプラス１２ボルトを基準にプラス７３Ｖ電源を供給し、第１の直流電源１０１と第２の直流電源１０２とによりフルブリッジ回路がグランドを基準にプラス７５Ｖの範囲で動作する構成である。
【００２３】
また、前記実施の形態１では、連動回路１０６は、高電圧側のｐチャネルＦＥＴＱ１２のドレーン端子と低電圧側のｎチャネルＦＥＴＱ２３のドレーン端子との接続点と、第２の直流電源１０２の負極側との間に配置され、また連動回路１０７は、高電圧側のｐチャネルＦＥＴＱ２２のドレーン端子と低電圧側のｎチャネルＦＥＴＱ１３のドレーン端子との接続点と、第２の直流電源１０２の負極側との間に配置された構成であったが、この実施の形態２では、連動回路１０６は、高電圧側のｐチャネルＦＥＴＱ１２のドレーン端子と低電圧側のｎチャネルＦＥＴＱ２３のドレーン端子との接続点と、第２の直流電源１０２の正極側との間に配置され、また連動回路１０７は、高電圧側のｐチャネルＦＥＴＱ２２のドレーン端子と低電圧側のｎチャネルＦＥＴＱ１３のドレーン端子との接続点と、第２の直流電源１０２の正極側との間に配置された構成である。
【００２４】
次に動作について説明する。
この実施の形態２の放電灯点灯装置のフルブリッジ回路の動作は、前記実施の形態１において説明した動作と略同一となるため、重複を避ける意味で詳説はしないが、高電圧側のｐチャネルＦＥＴＱ１２およびｐチャネルＦＥＴＱ２２に、相対するｐチャネルＦＥＴのドレイン電圧により、互いに位相が逆となる関係で、前記ｐチャネルＦＥＴＱ１２とｐチャネルＦＥＴＱ２２とがオン／オフする。これは、前記実施の形態１において説明したように駆動回路１１１，１１２と連動回路１０６，１０７とクリップ回路１０８により実現する。
【００２５】
以上のように、この実施の形態２よれば、出力端子に地絡事故が発生し、出力に異常な電流が流れる状況となってもブリッジ回路の全てのＦＥＴをオフすることが可能になり、前記ブリッジ回路の破壊を回避できるフルブリッジ回路を備えた放電灯点灯装置が得られる効果がある。
【００２６】
実施の形態３．
図３は、この実施の形態３の放電灯点灯装置のフルブリッジ回路の構成を示す回路図である。図３において図１と同一または相当の部分については同一の符号を付し説明を省略するが、この実施の形態３においては、ブリッジ回路を構成する低電圧側のＦＥＴは、前記実施の形態１と同様にｎチャネルＦＥＴＱ１３とｎチャネルＦＥＴＱ２３により構成されている一方、高電圧側のＦＥＴはｎチャネルＦＥＴＱ５２とｎチャネルＦＥＴＱ６２により構成されている。
また、この実施の形態３では、グランドを基準にして第１の直流電源１０１がプラス１２Ｖ電源を供給し、また第２の直流電源１０２がマイナス８５Ｖ電源を供給し、第２の直流電源１０２によりフルブリッジ回路がグランドを基準にマイナス８５Ｖの範囲で動作する構成である。
また、この実施の形態３では、ブリッジ回路は第２の直流電源１０２により供給されるグランドを基準としたマイナス８５Ｖの範囲で動作する。
また、この実施の形態３では、高電圧側のｎチャネルＦＥＴＱ５２は定電流回路１２１により駆動され、またｎチャネルＦＥＴＱ６２は定電流回路１２２により駆動される構成である。この定電流回路１２１，１２２は第１の直流電源１０１により供給されるグランドを基準としたプラス１２Ｖの範囲で動作する。そして、ブリッジ回路の高電圧側のｎチャネルＦＥＴＱ５２とｎチャネルＦＥＴＱ６２を、ブリッジ回路の高電圧端子へ供給される電源電圧、すなわちグランド電位よりも高い、グランドを基準としたプラス１２Ｖの範囲で動作する定電流回路１２１，１２２により動作させる。
【００２７】
次に動作について説明する。
この実施の形態３の放電灯点灯装置のフルブリッジ回路の動作については、定電流回路１２１により駆動される高電圧側のｎチャネルＦＥＴＱ５２および定電流回路１２２により駆動されるｎチャネルＦＥＴＱ６２の動作を除き、前記実施の形態１で説明した動作と同様であるため説明は省略する。
定電流回路１２１では、ｎｐｎトランジスタＱ３１のベース端子に印加された電圧からベース／エミッタ間の電圧を減算した電圧と、ｎｐｎトランジスタＱ３１のエミッタに接続された抵抗の電圧降下量が等しくなる電流が、高電圧側のｎチャネルＦＥＴＱ５２のドライブ用の定電流出力として、ｐｎｐトランジスタＱ３２のコレクタ端子から流出する。前記ドライブ用の定電流出力が出力されると、ｎチャネルＦＥＴＱ５２のゲートとソースとの間に接続された抵抗Ｒ３４に発生する電圧降下量はｎチャネルＦＥＴＱ５２のソース電位にかかわらず一定となり、このためｎチャネルＦＥＴＱ５２のソース電位がどのような値であっても、ｎチャネルＦＥＴＱ５２を適切にオンさせることが可能になる。
なお、以上の動作は、定電流回路１２２により駆動される高電圧側のｎチャネルＦＥＴＱ６２についても同様である。
【００２８】
以上のように、この実施の形態３によれば、前記実施の形態１の効果に加えて、外部からオン／オフされるｎチャネルＦＥＴのソース電位がどのような値であっても、そのｎチャネルＦＥＴを適切にオンさせることが出来るフルブリッジ回路を備えた放電灯点灯装置が得られる効果がある。
【００２９】
実施の形態４．
図４は、この実施の形態４の放電灯点灯装置のフルブリッジ回路の構成を示す回路図である。図４において図２と同一または相当の部分については同一の符号を付し説明を省略するが、この実施の形態４においては、グランドを基準にして第１の直流電源１０１がプラス１２Ｖ電源を供給し、また第２の直流電源１０２がマイナス８５Ｖ電源を供給し、第２の直流電源１０２によりフルブリッジ回路がグランドを基準にマイナス８５Ｖの範囲で動作する構成である。
また、この実施の形態４では、ｐチャネルＦＥＴＱ１２とｐチャネルＦＥＴＱ２２とｎチャネルＦＥＴＱ１３とｎチャネルＦＥＴＱ２３から構成されたブリッジ回路は、第２の直流電源１０２により供給されるグランドを基準としたマイナス８５Ｖの範囲で動作する。
また、この実施の形態４では、低電圧側のｎチャネルＦＥＴＱ１３は定電流回路１２１により駆動され、またｎチャネルＦＥＴＱ２３は定電流回路１２２により駆動される構成である。この定電流回路１２１，１２２は第１の直流電源１０１により供給されるグランドを基準としたプラス１２Ｖの範囲で動作する。そして、ブリッジ回路の低電圧側のｎチャネルＦＥＴＱ１３とｎチャネルＦＥＴＱ２３を、ブリッジ回路の高電圧端子へ供給される電源電圧、すなわちグランド電位よりも高い電圧で動作する定電流回路１２１，１２２により駆動する。
【００３０】
次に動作について説明する。
この実施の形態４の放電灯点灯装置のフルブリッジ回路の動作については、定電流回路１２１により駆動される低電圧側のｎチャネルＦＥＴＱ１３および定電流回路１２２により駆動されるｎチャネルＦＥＴＱ２３の動作を除き、前記実施の形態２で説明した動作と同様であるため説明は省略する。
この実施の形態４でも、定電流回路１２１では、ｎｐｎトランジスタＱ３１のベース端子に印加された電圧からベース／エミッタ間の電圧を減算した電圧と、ｎｐｎトランジスタＱ３１のエミッタに接続された抵抗の電圧降下量が等しくなる電流が、低電圧側のｎチャネルＦＥＴＱ１３のドライブ用の定電流出力として、ｐｎｐトランジスタＱ３２のコレクタ端子から流出し、ｎチャネルＦＥＴＱ１３を適切にオンさせることが可能である。
なお、以上の動作は、定電流回路１２２により駆動される低電圧側のｎチャネルＦＥＴＱ２３についても同様である。
【００３１】
以上のように、この実施の形態４によれば、前記実施の形態３と同様に、前記実施の形態２の効果に加えて、外部からオン／オフされるｎチャネルＦＥＴを適切にオンさせることが出来るフルブリッジ回路を備えた放電灯点灯装置が得られる効果がある。
【００３２】
実施の形態５．
図５は、この実施の形態５の放電灯点灯装置のブリッジ回路における高電圧側のｎチャネルＦＥＴを駆動する定電流回路を含むドライブ回路の構成を示す回路図である。図５に示すブリッジ回路は、図３において示したブリッジ回路と同様に高電圧側のｎチャネルＦＥＴＱ５２，Ｑ６２および低電圧側のｎチャネルＦＥＴＱ２３，Ｑ１３により構成されており、高電圧側のｎチャネルＦＥＴＱ５２を駆動する定電流回路を含むドライブ回路の構成のみを示しているが、高電圧側のｎチャネルＦＥＴＱ６２を駆動するドライブ回路も同様に構成されている。また、連動回路やクリップ回路などの他の部分の構成は図３に示したフルブリッジ回路の構成と同様である。
【００３３】
この高電圧側のｎチャネルＦＥＴＱ５２を駆動するドライブ回路は、制御回路１３０と、定電流回路１３１と、ｎｐｎトランジスタＱ３およびｐｎｐトランジスタＱ４による電流増幅回路と、抵抗Ｒ５および定電圧ダイオードＺＤ２からなるキャパシタＣ２への充電回路を有している。
制御回路１３０は、定電流回路１３１の抵抗Ｒ１の一端にプラス５Ｖまたはグランド電位を供給する回路である。定電流回路１３１は、ｎｐｎトランジスタＱ１およびｐｎｐトランジスタＱ２を有し、ｐｎｐトランジスタＱ２のコレクタ端子から定電流を出力する回路である。
電流増幅回路は、プッシュプル接続されたｎｐｎトランジスタＱ３とｐｎｐトランジスタＱ４を備え、ｎｐｎトランジスタＱ３のコレクタ端子とｐｎｐトランジスタＱ４のコレクタ端子との間には並列接続されたキャパシタＣ２と定電圧ダイオードＺＤ２が接続され、ｎｐｎトランジスタＱ３のコレクタ端子は、抵抗Ｒ５を介して第１の直流電源１０１の正極側へ接続されている。
【００３４】
次に動作について説明する。
制御回路１３０により抵抗Ｒ１の一端にプラス５Ｖが供給されると、ｎｐｎトランジスタＱ１はオフとなり、またグランド電位が供給されるとｎｐｎトランジスタＱ１のエミッタ端子には電流が流れる。ｎｐｎトランジスタＱ１のベース端子はプラス５Ｖに接続されているため、前記エミッタ端子に流れる電流は、抵抗Ｒ１の電圧降下量が５Ｖ−０．７Ｖになる電流が流れる。従って、ｎｐｎトランジスタＱ１のコレクタ電流は、（５−０．７）／Ｒ１となる。抵抗Ｒ２に流れる電流も（５−０．７）／Ｒ１であり、その電圧降下量はＲ２・（５−０．７）／Ｒ１となる。この電圧降下量は、電源電圧の高低にかかわらず一定であり、この電圧をｐｎｐトランジスタＱ２のベース端子へ供給すれば、ｐｎｐトランジスタＱ２のエミッタ端子に接続された抵抗Ｒ３により、そのコレクタ端子から定電流出力が得られる。この定電流出力により、抵抗Ｒ４にはその電位の高低にかかわらず一定の電圧降下が発生し、高電圧側のｎチャネルＦＥＴＱ５２のゲートに供給され、ｎチャネルＦＥＴＱ５２はオンする。
【００３５】
また、この定電流を発生するｐｎｐトランジスタＱ２がオフしたとき、ダイオード（逆バイアス回路）Ｄ１によりｐｎｐトランジスタＱ２のベースとエミッタ間に逆バイアスを印加する構成であるため、高温時においてもコレクタからのリーク電流が少なく、すなわちｐｎｐトランジスタＱ２を完全にオフすることが出来る好適なスイッチング動作を実現できる。
【００３６】
また、前記実施の形態３および実施の形態４において説明した図３および図４に示した定電流回路１２１，１２２では、比較的大きな定電流出力が必要となり、同時に抵抗値の低い抵抗を使用する必要が生じるが、この実施の形態５は抵抗Ｒ４の後段にｎｐｎトランジスタＱ３とｐｎｐトランジスタＱ４による電流増幅回路を追加しているので、小さい定電流出力により高電圧側のｎチャネルＦＥＴＱ５２をドライブできる。
【００３７】
なお、ＦＥＴがオンしている間にはゲート電流を流す必要はないが、オンさせる瞬間には比較的大きな電流をそのゲートへ流す必要があるため、キャパシタＣ１に抵抗Ｒ５を接続し、常時、少しずつ電荷を蓄えておき、ＦＥＴがオンする瞬間に必要な比較的大きな電流を確保する。
【００３８】
さらに、図５に示す構成においては、ブリッジ回路の高電圧側の端子がグランドレベルであるため、定電流回路を含むドライブ回路の電源としてプラス１２Ｖを使用しているが、ブリッジ回路の高電圧側の端子がグランドレベルより高い電位である場合には、この定電流回路を含むドライブ回路の電源としては、前記ブリッジ回路の高電圧側の端子が接続される電位より高い電位を用意する。
【００３９】
以上のように、この実施の形態５によれば、前記実施の形態３の効果に加えて、信頼性の高い定電流回路が実現でき、小さい定電流出力により高電圧側のｎチャネルＦＥＴＱ５２を確実にドライブできるフルブリッジ回路を備えた放電灯点灯装置が得られる効果がある。
【００４０】
実施の形態６．
図６は、この実施の形態６の放電灯点灯装置のブリッジ回路における高電圧側のｎチャネルＦＥＴを駆動する定電流回路を含むドライブ回路の構成を示す回路図である。図６に示すブリッジ回路は、図３において示したブリッジ回路と同様に高電圧側のｎチャネルＦＥＴＱ５２，Ｑ６２および低電圧側のｎチャネルＦＥＴＱ２３，Ｑ１３により構成されており、高電圧側のｎチャネルＦＥＴＱ５２を駆動する定電流回路を含むドライブ回路の構成が異なっている。また、連動回路やクリップ回路などの他の部分の構成は図３に示したフルブリッジ回路の構成と同様である。
【００４１】
この高電圧側のｎチャネルＦＥＴＱ５２を駆動するドライブ回路は、駆動信号によりオン／オフｗするｎｐｎトランジスタＱ６１と、そのコレクタ側に設けられた定電圧ダイオードを用いた定電流回路１３２と、ｎｐｎトランジスタ６２およびｐｎｐトランジスタ６３による電流増幅回路と、抵抗Ｒ５とダイオードＤ２と低電圧ダイオードＺＤ２からなるキャパシタＣ２の充電回路を備えている。
なお、高電圧側のｎチャネルＦＥＴＱ６２を駆動するドライブ回路も同様な構成である。
【００４２】
このドライブ回路では、ブリッジ回路の出力が負であるときには前記定電流回路１３２側から高電圧側のｎチャネルＦＥＴＱ５２が駆動され、またブリッジ回路の出力が正であるときにはキャパシタＣ２に充電されている電荷により高電圧側のｎチャネルＦＥＴＱ５２が駆動される。
【００４３】
また、この実施の形態６においても、抵抗Ｒ４の後段にｎｐｎトランジスタＱ６２とｐｎｐトランジスタＱ６３による電流増幅回路を追加しているので、小さい定電流出力により高電圧側のｎチャネルＦＥＴ５２，６２をドライブできる。
【００４４】
なお、この実施の形態６においても、ＦＥＴがオンしている間にはゲート電流を流す必要はないが、オンさせる瞬間には比較的大きな電流をそのゲートへ流す必要があるため、キャパシタＣ２に抵抗Ｒ５を接続し、常時、少しずつ電荷を蓄えておき、ＦＥＴがオンする瞬間に必要な比較的大きな電流を確保する。
【００４５】
さらに、図５に示す構成においては、ブリッジ回路の高電圧側の端子がグランドレベルであるため、定電流回路を含むドライブ回路の電源としてプラス１２Ｖを使用しているが、この実施の形態６では、ブリッジ回路の高電圧側の端子と定電流回路を含むドライブ回路の電源電位とを同一電位レベルとすることが出来る。
【００４６】
以上のように、この実施の形態６によれば、ブリッジ回路の高電圧側の端子と定電流回路を含むドライブ回路の電源電位とを同一電位レベルとすることが出来、小さい定電流出力により高電圧側のｎチャネルＦＥＴＱ５２を確実にドライブできるフルブリッジ回路を備えた放電灯点灯装置が得られる効果がある。
【００４７】
【発明の効果】
以上のように、この発明によれば、フルブリッジ回路が、対向する辺および他の対向する辺に配置された一方のスイッチ素子の状態を互いに相対する位相で制御する駆動回路と、前記駆動回路により制御された前記スイッチ素子の状態をもとに、そのスイッチ素子が配置された辺に対向する辺の他方のスイッチ素子の状態を、前記スイッチ素子の状態と同じ状態へ連動制御するとともに、前記他の対向する辺に配置された他方のスイッチ素子の状態を、前記スイッチ素子の状態と異なる状態へ連動制御する連動回路とを備えるように構成したので、対向する辺にそれぞれ配置された高電圧側および低電圧側のスイッチ素子と、他の対向する辺にそれぞれ配置された高電圧側および低電圧側のスイッチ素子とから構成されるブリッジ回路の出力側において地絡事故が発生し、前記ブリッジ回路の出力に異常な電流が流れる状況が発生しても、前記ブリッジ回路の全てのＦＥＴをオフすることが可能になり、前記ブリッジ回路の破壊を回避できる効果がある。
【図面の簡単な説明】
【図１】この発明の実施の形態１の放電灯点灯装置に用いられるフルブリッジ回路の構成を示す回路図である。
【図２】この発明の実施の形態２の放電灯点灯装置に用いられるフルブリッジ回路の構成を示す回路図である。
【図３】この発明の実施の形態３の放電灯点灯装置に用いられるフルブリッジ回路の構成を示す回路図である。
【図４】この発明の実施の形態４の放電灯点灯装置に用いられるフルブリッジ回路の構成を示す回路図である。
【図５】この発明の実施の形態５の放電灯点灯装置のブリッジ回路における高電圧側のｎチャネルＦＥＴを駆動する定電流回路を含むドライブ回路の構成を示す回路図である。
【図６】この発明の実施の形態６の放電灯点灯装置のブリッジ回路における高電圧側のｎチャネルＦＥＴを駆動する定電流回路を含むドライブ回路の構成を示す回路図である。
【符号の説明】
１０４，１０５，１１１，１１２  駆動回路、１０６，１０７  連動回路、１２１，１２２  定電流回路、Ｄ１  ダイオード（逆バイアス回路）、Ｑ３  ｎｐｎトランジスタ（電流増幅回路）、Ｑ４  ｐｎｐトランジスタ（電流増幅回路）、Ｑ１２，Ｑ２２  高電圧側のｐチャネルＦＥＴ（高電圧側のスイッチ素子）、Ｑ１３，Ｑ２３  低電圧側のｎチャネルＦＥＴ（低電圧側のスイッチ素子）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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