(57)【要約】【課題】ゲート駆動回路内における短絡異常等を速やかに検出し電力用半導体素子を強制遮断させる。【解決手段】直流電源１１の両端に、ゲート抵抗１４、ターンオン用のスイッチング素子１２、ターンオフ用のスイッチング素子１３、ゲート抵抗１５を直列に接続し、スイッチング素子１２及び１３間の電位と、ゲート抵抗１５及び直流電源１１間の電位とを、ＩＧＢＴ３のゲート及びコレクタ間に印加する。さらにゲート抵抗１４のスイッチング素子１２側の電位を短絡検出用電位Ｖｓｈとし、これが短絡検出用基準電位ＶｓｈＴＨよりも低下したとき遮断回路３２を作動させ、スイッチング素子１２、１３を制御するための制御信号Ｓｃが入力されるＡＮＤ回路３３にローレベルの強制遮断信号Ｓｏｆｆ　を出力し、制御信号Ｓｃに関わらず、ＩＧＢＴ３を遮断状態に制御する信号をスイッチング素子１２、１３に対して出力する。【選択図】　　　　　図１
2004129378.tif 000002
【特許請求の範囲】
【請求項１】
スイッチ手段を制御することにより電力用半導体素子へのゲート電圧を調整するようにした、電力用半導体素子のゲート駆動回路において、前記ゲート電圧を制御するための最終段のスイッチ手段を流れる電流相当値の異常を検出する電流相当値異常検出手段と、
当該電流相当値異常検出手段で前記電流相当値の異常を検出したとき、前記電力用半導体素子を強制的に遮断制御する強制遮断手段と、を備えることを特徴とする電力用半導体素子のゲート駆動回路。
【請求項２】
前記最終段のスイッチ手段は、直列に接続されたターンオン用のスイッチ手段とターンオフ用のスイッチ手段であって、
前記電流相当値異常検出手段は、前記ターンオン用のスイッチ手段を流れる電流相当値の異常を検出するようになっていることを特徴とする請求項１記載の電力用半導体素子のゲート駆動回路。
【請求項３】
前記電力用半導体素子用のゲート抵抗を備え、
前記電流相当値異常検出手段は、前記ゲート抵抗を流れる電流相当値の異常を検出するようになっていることを特徴とする請求項１記載の電力用半導体素子のゲート駆動回路。
【請求項４】
前記ターンオン用のスイッチ手段側のゲート抵抗と、前記ターンオフ用のスイッチ手段側のゲート抵抗と、を備え、
前記電流相当値異常検出手段は、前記ターンオン用のスイッチ手段側のゲート抵抗を流れる電流相当値の異常を検出するようになっていることを特徴とする請求項２記載の電力用半導体素子のゲート駆動回路。
【請求項５】
複数並列に接続され且つゲート端子間が短絡された電力用半導体素子に適用されることを特徴とする請求項１乃至４の何れかに記載の電力用半導体素子のゲート駆動回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、インバータ等に適用するＩＧＢＴ等といった電力用半導体素子のゲート駆動回路に関する。
【０００２】
【従来の技術】
一般に、インバータやチョッパ等の電力変換装置は、ＩＧＢＴ等の電力用半導体素子により構成されている。
図６は、ＩＧＢＴによりインバータを構成した場合の主回路の一例を示す回路図であって、図中１は直流電源、２は、ＩＧＢＴ及びこれを駆動するゲート駆動回路から構成されるインバータモジュールである。なお、交流入力の場合には、直流電源１に替えて、整流器及び電解コンデンサ等を備える。
【０００３】
前記インバータモジュール２は、例えば、電圧駆動型パワーデバイスであるＩＧＢＴ３及びこのＩＧＢＴ３に逆並列に接続されたダイオード４を６組備えた３相のインバータと、ＩＧＢＴ３を駆動するためのゲート駆動回路５とを備え、ゲート駆動回路５は、前記ＩＧＢＴ３及びダイオード４からなる各組毎に設けられ、ゲート駆動回路５用の電源１１と接続されている。そして、図示しない外部装置からの制御信号Ｓｃに応じてゲート駆動回路５が動作して前記ＩＧＢＴ３をオンオフ制御するようになっている。
【０００４】
また、例えば図７に示すように、前記ＩＧＢＴを過電流や過熱等の異常から保護する保護回路６を備えたものも提案されている。この場合、前記ＩＧＢＴは、例えば、電流検出機能を備えたセンスＩＧＢＴ３′で構成され、保護回路６は、前記ゲート駆動回路５と共に、前記ＩＧＢＴ３′及びダイオード４からなる各組毎に設けられ、過電流や過熱等の異常を検出した場合に、これを通知するための異常検出信号ＳＡＬを例えば外部装置に出力するようになっている。
【０００５】
図８は、前記ゲート駆動回路５の一例を示す回路図であって、ゲート駆動回路５用の電源１１に、Ｎチャネル型ＭＯＳＦＥＴ又はＮＰＮトランジスタからなるターンオン用のスイッチング素子１２及びＰチャネル型ＭＯＳＦＥＴ又はＰＮＰトランジスタからなるターンオフ用のスイッチング素子１３が直列に接続され、さらに、電源１１とターンオン用のスイッチング素子１２との間にターンオン用のゲート抵抗１４が介挿され、同様に電源１１とターンオフ用のスイッチング素子１３との間にターンオフ用のゲート抵抗１５が介挿されている。そして、スイッチング素子１２及び１３間の電位とターンオフ用ゲート抵抗１５及び電源１１間の電位とが、ＩＧＢＴ３のゲート及びエミッタ間に印加されるようになっている。
【０００６】
そして、図示しない外部装置からの制御信号Ｓｃに応じてスイッチング素子１２又は１３がオン状態となることによって、スイッチング素子１２及び１３間の電位が変化し、すなわち、ＩＧＢＴ３のゲート端子への電位が変化することによって、ＩＧＢＴ３がオンオフ動作するようになっている。
また、前記保護回路６を備えたゲート駆動回路５としては、例えば図９に示すような回路が提案されている。つまり、ＩＧＢＴ３′の過電流検出用端子とＩＧＢＴ３′のエミッタ端子側との間に、過電流検出用抵抗１６を設け、ＩＧＢＴ３′の過電流検出用端子と過電流検出用抵抗１６との間の電位を過電流相当電位Ｖｉとし、これをコンパレータ等で構成される過電流検出用の比較回路１７に入力する。そして、比較回路１７で過電流基準電位ＶｉＴＨと過電流相当電位Ｖｉとが比較され、過電流相当電位Ｖｉが過電流基準電位ＶｉＴＨを超えるとき、比較回路１７の出力がハイレベルとなり、これをトリガとして、ワンショット回路で構成される遮断回路１８が作動し、所定時間ハイレベルとなる強制遮断信号Ｓｏｆｆ　を発生するようになっている。
【０００７】
この遮断回路１８で発生した強制遮断信号Ｓｏｆｆ　は、ＡＮＤ回路１９に反転入力され、このＡＮＤ回路１９は強制遮断信号Ｓｏｆｆ　及び制御信号Ｓｃの論理積が、ゲート駆動回路５を構成するスイッチング素子１２及び１３へのゲート信号として出力されるようになっている。
つまり、制御信号Ｓｃがハイレベルであり、ＩＧＢＴ３′がオン状態に制御されている状態で、ＩＧＢＴ３′の過電流が検出されたときには、比較回路１７の出力がハイレベルとなり遮断回路１８から所定時間ハイレベルとなる強制遮断信号Ｓｏｆｆ　が出力され、これに応じてＡＮＤ回路１９の論理積出力がローレベルとなることから、制御信号Ｓｃに関わらず、スイッチング素子１２、１３へのゲート信号がローレベルとなり、スイッチング素子１２がオフ、スイッチング素子１３をオン状態に切り替わり、強制的にＩＧＢＴ３′をオフ状態に制御し、また、比較回路１７の出力が異常検出信号ＳＡＬとして外部装置に通知されることによって、外部装置がＩＧＢＴ３′の過電流を認識し、以後、ＩＧＢＴ３′を駆動しない等の対処を行うようになっている。これによって、ＩＧＢＴ３′の過電流が検出されたときには、速やかにＩＧＢＴ３′の駆動を停止し、ＩＧＢＴ３′を保護するようになっている。
【０００８】
なお、ここでは、ＩＧＢＴ３′のコレクタ電流相当の信号を代表として異常検出を行うようにしているが、その他ＩＧＢＴ３′のチップ温度相当或いはゲート電源電圧相当の検出値に基づいて異常検出を行う場合もある。
また、図１０に示すように、図９に示す保護回路６を備えたゲート駆動回路５において、ターンオン側のゲート抵抗１４及びターンオフ側のゲート抵抗１５を共通にし、スイッチング素子１２及び１３間と、ＩＧＢＴ３′のゲート端子とを、ゲート抵抗１５′を介して接続するようにしたゲート駆動回路５′、さらに、図１１に示すように、インバータの大容量化を図る目的で、図９に示すダイオード４が逆並列に接続されたＩＧＢＴ３′、これを駆動するためのゲート駆動回路５、及び保護回路６からなるＩＧＢＴモジュールであり、且つ同一に構成されたＩＧＢＴモジュールＭａ及びＭｂを並列に接続した回路等も提案されている。
【０００９】
なお、図１１に示すように、ＩＧＢＴモジュールＭａ及びＭｂを並列に接続した場合には、各ＩＧＢＴ３′間のスイッチングのバランスを図るために、ゲート端子間を短絡線２０で接続している。
また、このように、直流電源の両端に、二つのスイッチング素子を直列に接続し、この二つのスイッチング素子の中間電位をＩＧＢＴのゲート端子に入力するようにしたゲート駆動回路を備えたＩＧＢＴモジュールを、複数並列に接続した回路としては、平成１４年電気学会全国大会文献、４−０２１等にも記載されている。
【００１０】
【特許文献１】
平成１４年電気学会全国大会文献４−０２１
【００１１】
【発明が解決しようとする課題】
しかしながら、上述の図６〜図１１に示すように、直列に接続したスイッチング素子１２及び１３を直流電源１１の両端に接続し、制御信号Ｓｃに基づいてスイッチング素子１２、１３を制御し、このスイッチング素子１２及び１３間の電位をＩＧＢＴ３又は３′のゲート端子に印加するようにした場合、例えば前記制御信号Ｓｃにノイズ信号が混入した場合、或いは、スイッチング素子１２や１３が故障した場合等には、直流電源１１、スイッチング素子１２、１３からなる経路、また、場合によっては、ゲート抵抗を経由してゲート駆動回路内に短絡電流が流れることになる。このように短絡電流が流れた場合、ＩＧＢＴ３或いは３′は正常に動作を行うことができなくなり、結果的に、インバータシステム全体に不具合が発生してしまう場合があるという問題がある。
【００１２】
特に、図１１に示すようにＩＧＢＴモジュールＭａ及びＭｂを並列に接続した場合には、電流や温度検出器の特性のばらつき、或いは、ゲート駆動回路の構成部品の特性のばらつき等に起因して、本来、各ゲート駆動回路において異常を検出すべきところ、一方のゲート駆動回路では異常を検出し、もう一方のゲート駆動回路では、異常を検出しないといった状態もあり得る。
【００１３】
このような場合、図１１において、例えば、直流電源１１から一方のＩＧＢＴモジュールＭａのゲート抵抗１４ａ、スイッチング素子１２ａ、短絡線２０、他方のＩＧＢＴモジュールＭｂのスイッチング素子１３ｂ、ゲート抵抗１５ｂの経路で短絡電流が流れる状態となると、この状態が長時間続いた場合には、ゲート抵抗１４ａ或いは１４ｂや、スイッチング素子１２ａ、１４ｂに支障をきたすおそれがある。
【００１４】
これを回避するために、短絡電流を考慮して、ゲート抵抗やスイッチング素子を選定すると、大容量のものが必要となり、ゲート駆動回路の大型化や、コスト高につながるという問題がある。
また、上述のように、短絡現象が発生した場合、ＩＧＢＴモジュールＭａのＩＧＢＴ３ａ′はオン状態、ＩＧＢＴモジュールＭｂのＩＧＢＴ３ｂ′はオフ状態となり、電流のアンバランスや発振現象といった、不具合現象が生じる可能性があり、システム全体の信頼性の低下につながるという問題がある。
【００１５】
そこで、この発明は、上記従来の未解決の点に着目してなされたものであり、ゲート駆動回路の短絡異常を速やかに検出し、ＩＧＢＴ等の電力用半導体素子を用いて構成される電流変換システムの信頼性を向上させることの可能な電力用半導体素子のゲート駆動回路を提供することを特徴としている。
【００１６】
【課題を解決するための手段】
上記目的を達成するために、本発明の請求項１に係る電力用半導体素子のゲート駆動回路は、スイッチ手段を制御することにより電力用半導体素子へのゲート電圧を調整するようにした、電力用半導体素子のゲート駆動回路において、前記ゲート電圧を制御するための最終段のスイッチ手段を流れる電流相当値の異常を検出する電流相当値異常検出手段と、当該電流相当値異常検出手段で前記電流相当値の異常を検出したとき、前記電力用半導体素子を強制的に遮断制御する強制遮断手段と、を備えることを特徴としている。
【００１７】
この請求項１に係る発明では、電力用半導体素子のゲート電圧はスイッチ手段により制御され、そのうちの最終段のスイッチ手段を流れる電流に相当する電流相当値の異常判定が行われ、この電流相当値の異常が検出されたときには、スイッチ手段の制御に関わらず、電力用半導体素子は強制的に遮断制御される。
したがって、例えばスイッチ手段を含む閉回路の短絡異常等により電流相当値が異常な値となったときにはこの時点で強制的に電力用半導体素子は強制遮断されるから、異常が生じたゲート駆動回路により電力用半導体素子が継続して制御されることが回避される。
【００１８】
また、請求項２に係る電力用半導体素子のゲート駆動回路は、前記最終段のスイッチ手段は、直列に接続されたターンオン用のスイッチ手段とターンオフ用のスイッチ手段であって、前記電流相当値異常検出手段は、前記ターンオン用のスイッチ手段を流れる電流相当値の異常を検出するようになっていることを特徴としている。
【００１９】
この請求項２に係る発明では、直列に接続されたターンオン用のスイッチ手段とターンオフ用のスイッチ手段とにより、電力用半導体素子のゲート電圧が制御され、前記ターンオン用のスイッチ手段を流れる電流相当値の異常が検出される。つまり、電力用半導体素子のゲート電圧をオン状態に制御するためのスイッチ手段を流れる電流相当値の異常が検出されることになり、効果的に電流相当値の異常を検出することが可能となる。
【００２０】
また、請求項３に係る電力用半導体素子のゲート駆動回路は、前記電力用半導体素子用のゲート抵抗を備え、前記電流相当値異常検出手段は、前記ゲート抵抗を流れる電流相当値の異常を検出するようになっていることを特徴としている。また、請求項４に係る電力用半導体素子のゲート駆動回路は、前記ターンオン用のスイッチ手段側のゲート抵抗と、前記ターンオフ用のスイッチ手段側のゲート抵抗とを備え、前記電流相当値異常検出手段は、前記ターンオン用のスイッチ手段側のゲート抵抗を流れる電流相当値の異常を検出するようになっていることを特徴としている。
【００２１】
さらに、請求項５に係る電力用半導体素子のゲート駆動回路は、複数並列に接続され且つゲート端子間が短絡された電力用半導体素子に適用されることを特徴としている。
この請求項５に係る発明では、このゲート駆動回路は、複数並列に接続される電力用半導体素子に適用され且つこれら複数のゲート駆動回路のゲート端子間は短絡されている。したがって、何れかのゲート駆動回路において、電流相当値が正常でないと判断されて電力用半導体素子を遮断制御した場合、短絡されたゲート端子間を介して短絡電流が流れ、これが他のゲート駆動回路の電流相当値として検出され、電流相当値は正常ではないと判定されるから、他のゲート駆動回路においても電力用半導体素子を遮断制御することになる。よって、一つのゲート駆動回路において電力用半導体素子を強制遮断した場合には、他の電力用半導体素子も強制遮断されることになり、並列に接続された電力用半導体素子のうちの何れかは遮断状態、他は導通状態となることに起因して、電流のアンバランスや発振現象が発生することはない。
【００２２】
【発明の実施の形態】
以下に、本発明の実施の形態を説明する。
図１は、本発明の第１の実施の形態を示すゲート駆動回路の一例を示す回路図であって、前述の図６に示すインバータモジュール２を構成するＩＧＢＴ３を駆動するためのゲート駆動回路である。
【００２３】
前記インバータモジュール２は、前述の図６に示すように、３相のインバータ及びこれを駆動するためのゲート駆動回路５を備えて構成され、このゲート駆動回路５は、前記インバータを構成する６個のＩＧＢＴ３毎に設けられている。
図１に示すように、第１の実施におけるゲート駆動回路５は、前記図８に示す従来のゲート駆動回路５に相当するゲート駆動部２１に、短絡電流を検出するための短絡検出回路３０を設けたものである。なお、前記図８と同一部には同一符号を付与しその詳細な説明は省略する。
【００２４】
図１に示すように、ゲート駆動回路５用の直流電源１１に、ターンオン用のゲート抵抗１４、Ｎチャネル型ＭＯＳＦＥＴ又はＮＰＮトランジスタからなるゲートオン用のスイッチング素子１２、Ｐチャネル型ＭＯＳＦＥＴ又はＰＮＰトランジスタからなるゲートオフ用のスイッチング素子１３、及びターンオフ用のゲート抵抗１５が直列に接続され、ゲート駆動部２１を構成している。
【００２５】
また、前記ゲートオン用のゲート抵抗１４とスイッチング素子１２との間の電位が短絡検出用電位Ｖｓｈとして、コンパレータ等で構成される比較回路３１の反転入力端子に入力され、この比較回路３１において、反転入力端子に入力される短絡検出用電位Ｖｓｈと非反転入力端子に入力される短絡検出用基準電位ＶｓｈＴＨとが比較され、短絡検出用電位Ｖｓｈが短絡検出用基準電位ＶｓｈＴＨよりも小さくなったとき、比較回路３１の出力がハイレベルとなり、これをトリガとして、ワンショット回路等で構成される遮断回路３２が作動し、予め設定した所定時間ハイレベルとなる短絡遮断信号ＳｏｆＳＨを出力する。なお、前記短絡検出用基準電位ＶｓｈＴＨは、直流電源１１の電圧と短絡電流が流れているとみなすことの可能な電位とに基づいて設定される。
【００２６】
遮断回路３２から出力される短絡遮断信号ＳｏｆＳＨは、ＡＮＤ回路３３に反転入力され、ＡＮＤ回路３３では、図示しない外部装置からの制御信号Ｓｃと遮断回路３２の出力との論理積を、スイッチング素子１２及び１３へのゲート端子に出力する。
次に、上記第１の実施の形態の動作を説明する。
【００２７】
今、ゲート駆動部２１において短絡が発生していない場合には、ゲート抵抗１４とスイッチング素子１２との間の短絡検出用電位Ｖｓｈは、直流電源１１の正電圧と同等となり短絡検出用基準電位ＶｓｈＴＨよりも高いから、比較回路３１の出力がローレベルを維持し、遮断回路３２の出力、つまり短絡遮断信号ＳｏｆＳＨがローレベルを維持するから、ＡＮＤ回路３３への反転入力はハイレベルとなり、ＡＮＤ回路３３の出力は入力される制御信号Ｓｃと同様に変化し、制御信号Ｓｃのオンオフ指令に応じて、スイッチング素子１２又は１３がオン状態となり、これにより、ＩＧＢＴ３がオンオフ動作する。
【００２８】
この状態から、制御信号Ｓｃにノイズ信号がのった場合、或いはスイッチング素子１２又は１３に異常が発生し、これらの何れかが正常に動作しなくなり直流電源１１、ゲート抵抗１４、スイッチング素子１２、１３及びゲート抵抗１５の経路で短絡電流が発生すると、ゲート抵抗１４及びスイッチング素子１２間の短絡検出用電位Ｖｓｈが低下する。
【００２９】
このため、比較回路３１において、短絡検出用電位Ｖｓｈが、短絡検出用基準電位ＶｓｈＴＨを下回ると、比較回路３１の出力がハイレベルとなりこれをトリガとして遮断回路３２からの短絡遮断信号ＳｏｆＳＨがハイレベルとなり、これにより、ＡＮＤ回路３３の出力は制御信号Ｓｃに関わらず、ローレベルに制御されることになる。したがって、この時点でＩＧＢＴ３をオン状態にする制御信号Ｓｃが入力されている場合には、ＩＧＢＴ３は強制的にオフ状態に制御されることになり、また、比較回路３１の出力を異常検出信号ＳＡＬとして外部装置に出力することにより、外部装置に対して異常が通知される。
【００３０】
このように、短絡検出用電位Ｖｓｈに基づいて短絡異常の検出を行い、短絡異常を検出した時点で、ＩＧＢＴ３を強制的にオフ状態とするようにしたから、異常が生じたゲート駆動回路５によりＩＧＢＴ３を継続して制御することにより、ＩＧＢＴ３に対し誤った制御が行われることを回避することができ、インバータモジュール２全体の信頼性を向上させることができる。
【００３１】
また、遮断回路３２では、短絡異常が検出された場合に、所定時間のみハイレベルとなる短絡遮断信号ＳｏｆＳＨを出力し、所定時間のみＩＧＢＴ３を強制的にオフ状態とするようにしているから、所定時間経過後には、ゲート駆動回路５による制御を開始することができる。したがって、例えば一時的に誤動作したような場合等には、外部装置での制御によって、一時的にゲート駆動回路５を停止させた後、その後再開させることができるから、効果的である。
【００３２】
また、このように、短絡検出回路３０を設けることにより、ＩＧＢＴ３を強制遮断させることができ、短絡異常が発生しＩＧＢＴ３を正常に作動させることができない状態で制御が継続して行われることを回避することができる。よって、ゲート駆動回路５を構成する各素子の容量を増大することなく実現することができ、ゲート駆動回路５の小型化及びコスト削減を図ることができる。
【００３３】
また、ターンオン側のゲート抵抗１４を流れる電流相当値を検出するようにし、ＩＧＢＴ３が導通状態に制御されるスイッチング素子１２側の異常を検出するようにしているから、ゲート駆動回路５の誤動作によってＩＧＢＴ３が誤って導通状態となり、他の回路に影響を及ぼすことを速やかに回避することができ効果的に短絡異常を検出を行うことができる。
【００３４】
なお、上記第１の実施の形態においては、ゲート抵抗１４及びスイッチング素子１２間の電位を、短絡検出用電位Ｖｓｈとして比較回路３１に入力し、この短絡検出用電位Ｖｓｈに基づいて短絡異常を検出するようにした場合について説明したが、これに限るものではなく、例えば、図２に示すように、スイッチング素子１３及びゲート抵抗１５との間の電位を短絡検出用電位Ｖｓｈ′とし、これを比較回路３１′の非反転入力端子に入力し、この非反転入力端子に入力される短絡検出用電位Ｖｓｈ′が、反転入力端子に入力される短絡検出用基準電位ＶｓｈＴＨ′よりも大きくなったときに、ハイレベルの信号を出力するように構成し、これに基づき遮断回路３２を作動させるようにしてもよい。
【００３５】
また、スイッチング素子１２又は１３がオン状態にあるときの飽和電圧を検出し、この飽和電圧に基づいて短絡検出を行うようにしてもよく、また、ゲート抵抗１４と直列に電流検出器を接続し、これにより検出された電流値に基づいて短絡検出を行うようにしてもよい。
次に、本発明の第２の実施の形態を説明する。
【００３６】
この第２の実施の形態は、前記図９に示す、保護回路６を備えたゲート駆動回路５において、さらに短絡電流の検出を行うようにしたものである。
図３に示すように、ＩＧＢＴ３′の過電流検出用端子とエミッタとの間に介挿された過電流検出用抵抗１６との間の過電流相当電位Ｖｉが比較回路１７の非反転入力端子に入力され、ここで、反転入力端子に入力される過電流基準電位ＶｉＴＨと比較され、過電流相当電位Ｖｉが過電流基準電位ＶｉＴＨよりも大きくなったとき比較回路１７からハイレベルの信号が出力されて、これがＯＲ回路３５に入力されるようになっている。
【００３７】
また、ゲート抵抗１４とスイッチング素子１２との間の電位が短絡検出用電位Ｖｓｈとして比較回路３１の反転入力端子に入力され、非反転入力端子に入力される短絡検出用基準電位ＶｓｈＴＨと比較され、短絡検出用電位Ｖｓｈが短絡検出用基準電位ＶｓｈＴＨよりも小さくなったとき比較回路３１からハイレベルの信号が出力されてこれがＯＲ回路３５に入力されるようになっている。
【００３８】
そして、ＯＲ回路３５では、比較回路１７及び３１の論理和を算出し、ワンショット回路等で構成される遮断回路３６に入力する。この遮断回路３６は、ＯＲ回路３５の論理和出力がハイレベルとなったときこれをトリガとして、所定時間ハイレベルとなる強制遮断信号Ｓｏｆｆ　を遮断回路３６が出力し、この出力は、ＡＮＤ回路３７に反転入力され、これと、外部装置からの制御信号Ｓｃとの論理積が、スイッチング素子１２及び１３のゲート端子に入力されるようになっている。
【００３９】
そして、ゲート抵抗１４、スイッチング素子１２、１３及びゲート抵抗１５によって、前記図９のゲート駆動回路５に相当するゲート駆動部２１を構成し、過電流を検出する過電流検出用抵抗１６及び比較回路１７、短絡異常を検出する比較回路３１、さらに、ＯＲ回路３５、遮断回路３６及びＡＮＤ回路３７によって、保護及び短絡検出部４０を構成している。
【００４０】
次に、上記第２の実施の形態の動作を説明する。
今、ゲート駆動回路５が正常に動作している場合には、ＩＧＢＴ３′で検出される過電流に応じた過電流相当電位Ｖｉはその基準電位ＶｉＴＨよりも小さくなり、またゲート抵抗１４及びスイッチング素子１２間の短絡検出用電位Ｖｓｈはその基準電位ＶｓｈＴＨよりも大きくなるから、比較回路１７及び３１の出力はそれぞれローレベルとなる。したがって、ＯＲ回路３５の出力はローレベルを維持し、遮断回路３６の出力がローレベルを維持することから、ＡＮＤ回路３７への反転入力はハイレベルとなり、ＡＮＤ回路３７の出力は、制御信号Ｓｃと同等の信号となり、制御信号Ｓｃに応じて、スイッチング素子１２及び１３がオンオフ動作し、これに応じてＩＧＢＴ３′がオンオフ動作する。
【００４１】
この状態から、例えば、各スイッチング素子１２、１３のゲート端子への信号にノイズが混入し、スイッチング素子１２或いは１３が誤動作し、直流電源１１、ゲート抵抗１４、スイッチング素子１２、１３及びゲート抵抗１５の経路で短絡電流が発生した場合には、ゲート抵抗１４及びスイッチング素子１２間の電位が低下し、短絡検出用電位Ｖｓｈがその基準電位ＶｓｈＴＨを下回ったとき、比較回路３１の出力がハイレベルとなり、ＯＲ回路３５の出力がハイレベルとなる。
【００４２】
このため、遮断回路３６が作動して所定時間ハイレベルとなる強制遮断信号Ｓｏｆｆ　が出力されることから、この強制遮断信号Ｓｏｆｆ　が反転入力されるＡＮＤ回路３７の出力が制御信号Ｓｃに関わらずローレベルになる。
このため、スイッチング素子１２はオフ状態、スイッチング素子１３はオン状態に制御され、ＩＧＢＴ３′は制御信号Ｓｃに関わらず、強制的に遮断状態に制御され、また、ＯＲ回路３５の出力を異常検出信号ＳＡＬとして外部装置に出力することにより、異常が発生したことが外部装置に通知される。したがって、この時点で、外部装置では、ゲート駆動回路５の異常を認識することができ、該当するＩＧＢＴ３′の制御を停止することができる。
【００４３】
また、例えば、ＩＧＢＴ３′において過電流が発生した場合には、過電流相当電位Ｖｉがその基準電位ＶｉＴＨを上回った時点で、比較回路１７の出力がハイレベルとなり、これがＯＲ回路３５を介して遮断回路３６に出力される。このため、遮断回路３６ではこれをトリガとして強制遮断信号Ｓｏｆｆ　を出力し、これによって、ゲート駆動部２１がオフ制御されてＩＧＢＴ３′は、制御信号Ｓｃに関わらず遮断状態となる。
【００４４】
したがって、ゲート駆動回路５に異常が発生した場合、或いはＩＧＢＴ３′に過電流が生じた場合に、ＩＧＢＴ３′が誤動作するかもしれない状態で、継続して制御されることを回避することができ、この場合も上記第１の実施の形態と同等の作用効果を得ることができる。
なお、この場合も上記第１の実施の形態と同様に、スイッチング素子１３及びゲート抵抗１５との間の電位を短絡検出用電位Ｖｓｈとして用いるようにしてもよく、また、スイッチング素子１２又は１３がオン状態にあるときの飽和電圧或いは、ゲート抵抗１４と直列に接続した電流検出器の検出信号に基づいて、短絡異常を検出するようにしてもよい。
【００４５】
また、この第２の実施の形態において、前述の図１０に示すように、前記ターンオン用ゲート抵抗１４及びターンオフ用ゲート抵抗１５を共通にし、スイッチング素子１２及び１３間の電位をゲート抵抗１５′を介してＩＧＢＴ３′のゲート端子に供給するようにした場合には、図４に示すように、ゲート抵抗１５′のスイッチング素子１２、１３側の電位を、短絡検出用電位Ｖｓｈとして比較回路３１の反転入力端子に入力し、この短絡検出用電位Ｖｓｈが、非反転入力端子に入力される短絡検出用基準電位ＶｓｈＴＨよりも小さくなったときに、ハイレベルの信号をＯＲ回路３５に出力するようにすればよい。
【００４６】
また、この場合にも直流電源１１と直列に電流検出器を設け、この電流検出器の検出信号に基づいて短絡異常検出を行うようにしてもよく、また、ゲート抵抗１５′の両端の電圧に基づいて短絡異常検出を行うようにしてもよい。
次に、本発明の第３の実施の形態を説明する。
この第３の実施の形態は、図５に示すように、逆並列にダイオード４が接続されたＩＧＢＴ３′と、これを駆動するための前記図３に示すゲート駆動回路５とからなるモジュールであり、且つ同一に構成されたＩＧＢＴモジュールＭａ及びＭｂを並列に接続したものである。具体的には、ＩＧＢＴ３ａ′及びＩＧＢＴ３ｂ′が並列に接続され、さらに、ＩＧＢＴ３ａ′を駆動するゲート駆動回路５ａとＩＧＢＴ３ｂ′を駆動するゲート駆動回路５ｂとが、共通の直流電源１１に接続されている。また、各ＩＧＢＴ３ａ′及び３ｂ′間のスイッチングのバランスを図るために、ゲート端子間を短絡線２０で接続している。
【００４７】
なお、ゲート駆動回路５ａ及びゲート駆動回路５ｂは、上記第２の実施の形態におけるゲート駆動回路と同一に構成されている。また、図５において、ＩＧＢＴモジュールＭａを構成する各部には数字の後に“ａ”を付加し、ＩＧＢＴモジュールＭｂを構成する各部には数字の後に“ｂ”を付加している。
このように並列に接続されたＩＧＢＴモジュールＭａ及びＭｂにおいて、各ゲート駆動回路５ａ及び５ｂが正常に動作している場合には、ゲート駆動回路５ａ及び５ｂにおいて、短絡検出用電位Ｖｓｈがその基準電位ＶｓｈＴＨを上回り、また、過電流相当電位Ｖｉがその基準電位ＶｉＴＨを下回るから、各比較回路の出力はローレベルを維持し、ＡＮＤ回路１９ａ、１９ｂにおいては、それぞれ入力される制御信号Ｓｃと同等の信号を出力する。したがって、スイッチング素子１２ａ及び１３ａ、１２ｂ及び１３ｂはそれぞれ制御信号Ｓｃに応じてオンオフ動作し、これに伴って各ＩＧＢＴ３ａ′及び３ｂ′はオンオフ動作する。
【００４８】
この状態から、例えば、ＩＧＢＴ３ｂ側において過電流が検出され、本来ならばＩＧＢＴ３ａにおいても過電流が検出されるべきところ、素子のばらつき等に起因して、ＩＧＢＴ３ａでは過電流が検出されない状態となると、ＩＧＢＴ３ｂ側においては、過電流相当電位Ｖｉがその基準電位ＶｉＴＨを上回ることから、比較回路１７ｂの出力がハイレベルとなり、これによってＯＲ回路３５ｂの出力がハイレベルとなって遮断回路３６ｂが作動し、ＡＮＤ回路３７ｂの出力が制御信号Ｓｃに関わらずオフ状態となり、ＩＧＢＴ３ｂ′は強制的に遮断状態に制御される。
【００４９】
このとき、ＩＧＢＴ３ａ′及び３ｂ′のゲート端子間は、短絡線２０で接続されているから、制御信号ＳｃがＩＧＢＴ３ａ′及び３ｂ′をオン状態に制御する信号である場合、ゲート駆動回路５ａのスイッチング素子１２ａと、ゲート駆動回路５ｂのスイッチング素子１３ｂとがオン状態となり、並列接続しているゲート駆動回路５ａ及び５ｂ間に短絡電流が流れる。
【００５０】
このため、ゲート駆動回路５ａにおいて、ゲート抵抗１４ａに多大な電流が流れることから、ゲート抵抗１４ａ及びスイッチング素子１２ａ間の短絡検出用電位Ｖｓｈが低下し、比較回路３１ａにおいて、この短絡検出用電位Ｖｓｈがその基準電位ＶｓｈＴＨを下回った時点でその出力がハイレベルとなり、これがＯＲ回路３５ａを介して遮断回路３６ａに入力される。
【００５１】
これにより遮断回路３６ａが作動し、ＡＮＤ回路３７ａの出力が制御信号Ｓｃに関わらずローレベルとなることから、ゲート駆動回路５ａにおいてもＩＧＢＴ３ａ′は強制的に遮断される。
つまり、ゲート駆動回路５ａにおいては過電流を検出していないが、ゲート駆動回路５ｂにおいてＩＧＢＴ３ｂ′が強制遮断されることにより、これに伴ってゲート駆動回路５ａ′においてもＩＧＢＴ３ａ′も強制遮断されることになり、ＩＧＢＴ３ａ′及び３ｂ′共に、強制遮断されることになる。
【００５２】
したがって、本来、同様に作動すべき並列接続されたＩＧＢＴ３ａ′及び３ｂ′が、素子のばらつき等によって過電流を共に検出できない場合であっても、これらを共に強制遮断することができる。
同様に、例えばゲート駆動回路５ａ側において短絡が発生した場合には、ゲート駆動回路５ａでは、短絡検出用電位Ｖｓｈの低下に伴ってこれを検出し、強制的にＩＧＢＴ３ａ′を遮断状態に制御する。そして、ＩＧＢＴ３ａ′及び３ｂ′をオン状態に制御する制御信号Ｓｃが入力されると、このとき、ゲート駆動回路５ａでは、強制的に遮断状態に制御されているから、ゲート駆動回路５ａでは、スイッチング素子１３ａがオン状態となり、ゲート駆動回路５ｂでは、スイッチング素子１２ｂがオン状態となる。
【００５３】
このため、直流電源１１、スイッチング素子１２ｂ、短絡線２０、スイッチング素子１３ａの経路で短絡電流が流れる。
このため、ゲート駆動回路５ｂにおいて、ゲート抵抗１４ｂに多大な電流が流れることから、ゲート抵抗１４ｂ及びスイッチング素子１２ｂ間の短絡検出用電位Ｖｓｈが低下し、比較回路３１ｂにおいて、この短絡検出用電位Ｖｓｈがその基準電位ＶｓｈＴＨを下回った時点でその出力がハイレベルとなり、これがＯＲ回路３５ａを介して遮断回路３６ａに入力され、以後同様にしてＩＧＢＴ３ｂ′が強制遮断されることになる。よって、何れか一方のゲート駆動回路において短絡が発生し、強制遮断した場合に、他方のゲート駆動回路においてもこれを確実に強制遮断させることができる。
【００５４】
なお、この場合も、上記第２の実施の形態と同様に、スイッチング素子１３及びゲート抵抗１５との間の電位を短絡検出用電位Ｖｓｈとして用いるようにしてもよく、また、スイッチング素子１３又は１４がオン状態にあるときの飽和電圧或いは、ゲート抵抗１４ａ、１４ｂと直列に接続した電流検出器の検出信号に基づいて、短絡異常を検出するようにしてもよく、また、短絡線２０に流れる電流を検出するようにしてもよい。
【００５５】
なお、上記第３の実施の形態においては、２つのＩＧＢＴ３ａ′及びＩＧＢＴ３ｂ′を並列に接続した場合について説明したが、これに限るものではなく、３つ或いはそれ以上のＩＧＢＴを並列に接続する場合であっても適用することができる。
また、上記各実施の形態においては、インバータを構成するＩＧＢＴに適用した場合について説明したが、これに限るものではなく、コンバータ、チョッパ回路等といった電力変換装置であっても適用することができ、また、ＩＧＢＴに関わらずＭＯＳＦＥＴや電力制御用に用いられる電力用半導体素子に適用することもできる。
【００５６】
また、上記各実施の形態においては、電源１１にスイッチング素子１２及び１３を直列に接続し、このスイッチング素子１２及び１３間の電位をＩＧＢＴ３又は３′に供給することにより、ＩＧＢＴ３、３′を制御するようにしたゲート駆動回路に適用した場合について説明したが、これに限るものではなく、ＩＧＢＴ３、３′へのゲート電圧を、スイッチング手段を用いて制御するようにしたゲート駆動回路であれば適用することができる。
【００５７】
なお、上記各実施の形態において、スイッチング素子１２及び１３がスイッチ手段に対応し、ＩＧＢＴ３、３′が電力用半導体素子に対応し、比較回路３１、３１′、３１ａ、３１ｂが電流相当値異常検出手段に対応し、遮断回路３２及びＡＮＤ回路３３、ＯＲ回路３５（３５ａ、３５ｂ）、遮断回路３６（３６ａ、３６ｂ）及びＡＮＤ回路３７（３７ａ、３７ｂ）が強制遮断手段に対応している。
【００５８】
【発明の効果】
以上説明したように、本発明の請求項１乃至４に係る電力用半導体素子のゲート駆動回路によれば、電力用半導体素子のゲート電圧を制御する最終段のスイッチ手段を流れる電流に相当する電流相当値の異常を検出し、電流相当値の異常を検出したときにはスイッチ手段の制御に関わらず、電力用半導体素子を強制的に遮断制御することで、ゲート駆動回路内における短絡異常等を速やかに検出することができ、この時点で電力用半導体素子を強制遮断することにより、ゲート駆動回路の信頼性を向上させることができると共にこのゲート駆動回路を用いて構成されるシステムの信頼性をも向上させることができ、また、回路の増大或いはコストの増加を伴うことなく実現することができる。
【００５９】
さらに、請求項５に係る電力用半導体素子のゲート駆動回路によれば、複数のうちの何れかの電力用半導体素子が強制遮断された場合には、他の電力用半導体素子をも強制遮断させることができ、並列に接続された電力用半導体素子のうち何れかが遮断状態であり他が導通状態であることに起因して、電流がアンバランスになったり、発振現象が生じる等といったことを回避することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態におけるゲート駆動回路の一例を示す回路図である。
【図２】第１の実施の形態におけるゲート駆動回路のその他の例を示す回路図である。
【図３】第２の実施の形態におけるゲート駆動回路の一例を示す回路図である。
【図４】第２の実施の形態におけるゲート駆動回路のその他の例を示す回路図である。
【図５】第３の実施の形態におけるゲート駆動回路の一例を示す回路図である。
【図６】本発明を適用したインバータモジュールの一例を示す回路図である。
【図７】本発明を適用したインバータモジュールのその他の例を示す回路図である。
【図８】従来のゲート駆動回路の一例を示す回路図である。
【図９】保護回路を備えた従来のゲート駆動回路の一例を示す回路図である。
【図１０】保護回路を備えた従来のゲート駆動回路のその他の例を示す回路図である。
【図１１】ＩＧＢＴモジュールを並列に接続した場合の一例を示す回路図である。
【符号の説明】
２　インバータモジュール
３　ＩＧＢＴ
３′、３ａ′、３ｂ′　センスＩＧＢＴ
４　ダイオード
５　ゲート駆動回路
６　保護回路
１１　直流電源
１２、１３　スイッチング素子
１４、１５、１５′　ゲート抵抗
１６　過電流検出用抵抗
１７、１７ａ、１７ｂ　比較回路
１８、３２　遮断回路
１９、３３　ＡＮＤ回路
２１、２１′　データ駆動部
３１、３１ａ、３１ｂ　比較回路
３５、３５ａ、３５ｂ　ＯＲ回路
３６、３６ａ、３６ｂ　遮断回路
３７、３７ａ、３７ｂ　ＡＮＤ回路
４０　保護及び短絡検出部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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