(57)【要約】【課題】外部回路からの入力信号の電位が内部電源よりも高いときに外部回路から内部電源に流れ込むリーク電流を低減する。【解決手段】外部回路からの信号の入力ノードＡに信号が入力されないときに上記Ａを内部電源ＶＤＤの電位にプルアップするＰＭＯＳトランジスタＰ１と、上記ＶＤＤをゲート入力とし、上記Ａと上記Ｐ１のゲートの接続ノードＭ１の間に設けられたＰＭＯＳトランジスタＰ２と、上記Ａの電位がＶＴ１（ＧＮＤ＜ＶＴ１＜ＶＤＤなる所定の電位）以下のときに、上記Ｍ１と上記ＧＮＤ間を導通させ、上記Ａの電位が上記ＶＴ１以上のときに、上記Ｍ１と上記ＧＮＤ間を開放するＮＭＯＳトランジスタＮ４と、上記Ｍ１の電位がＶＴ２（ＧＮＤ＜ＶＴ２＜ＶＤＤなる所定の電位）以下のときに、上記Ｍ１と上記ＧＮＤ間を導通させ、上記Ｍ１の電位が上記ＶＴ２以上のときに、上記Ｍ１と上記ＧＮＤ間を開放するＮＭＯＳトランジスタＮ２とを備える。【選択図】　図１
2004104217.tif 000002
【特許請求の範囲】
【請求項１】
外部から入力される信号を半導体集積回路装置の内部回路に入力する半導体集積回路装置の入力回路において、
上記外部からの信号を受け取る入力ノードと内部電源ＶＤＤの間に設けられ、基板が上記内部電源および基準電源ＧＮＤからフローティングになっているフローティングノードに接続されており、上記入力ノードに信号が入力されないときに上記入力ノードを上記内部電源の電位にプルアップする第１のＰＭＯＳトランジスタと、
上記内部電源がゲートに付与され、上記入力ノードと上記第１のＰＭＯＳトランジスタのゲートとの間に設けられ、基板が上記フローティングノードに接続された第２のＰＭＯＳトランジスタと、
上記入力ノードの電位がＶＴ１（ＧＮＤ＜ＶＴ１＜ＶＤＤなる所定の電位）以下のときに、上記第１のＰＭＯＳトランジスタのゲートと上記基準電源間を導通させ、上記入力ノードの電位が上記ＶＴ１以上のときに、上記第１のＰＭＯＳトランジスタのゲートと上記基準電源間を非導通にする第１のＮＭＯＳトランジスタと、
上記第１のＰＭＯＳトランジスタのゲートの電位がＶＴ２（ＧＮＤ＜ＶＴ２＜ＶＤＤなる所定の電位）以下のときに、上記第１のＰＭＯＳトランジスタのゲートと上記基準電源間を導通させ、上記第１のＰＭＯＳトランジスタのゲートの電位が上記ＶＴ２以上のときに、上記第１のＰＭＯＳトランジスタのゲートと上記基準電源間を非導通にする第２のＮＭＯＳトランジスタと
を備えた
ことを特徴とする半導体集積回路装置の入力回路。
【請求項２】
請求項１記載の半導体集積回路装置の入力回路において、
上記第１のＰＭＯＳトランジスタのゲートにそのゲートが接続され、上記フローティングノードと上記第１のＰＭＯＳトランジスタのゲートとの間に設けられ、基板が上記フローティングノードに接続された第３のＰＭＯＳトランジスタをさらに備えたことを特徴とする半導体集積回路装置の入力回路。
【請求項３】
請求項２記載の半導体集積回路装置の入力回路において、
上記第２のＰＭＯＳトランジスタのドレイン電極が、上記第１のＰＭＯＳトランジスタのゲートから切り離されていることを特徴とする半導体集積回路装置の入力回路。
【請求項４】
外部から入力される信号を半導体集積回路装置の内部回路に入力する半導体集積回路装置の入力回路において、
上記外部からの信号を受け取る入力ノードと内部電源ＶＤＤの間に設けられ、基板が上記内部電源および基準電源ＧＮＤからフローティングになっているフローティングノードに接続されており、上記入力ノードに信号が入力されないときに上記入力ノードを上記内部電源の電位にプルアップする第１のＰＭＯＳトランジスタと、
上記第１のＰＭＯＳトランジスタのゲートにそのゲートが接続され、上記フローティングノードと上記第１のＰＭＯＳトランジスタのゲートとの間に設けられ、基板が上記フローティングノードに接続された第２のＰＭＯＳトランジスタと、
上記入力ノードの電位がＶＴ１（ＧＮＤ＜ＶＴ１＜ＶＤＤなる所定の電位）以下のときに、上記第１のＰＭＯＳトランジスタのゲートと上記基準電源間を導通させ、上記入力ノードの電位が上記ＶＴ１以上のときに、上記第１のＰＭＯＳトランジスタのゲートと上記基準電源間を非導通にする第１のＮＭＯＳトランジスタと、
上記第１のＰＭＯＳトランジスタのゲートの電位がＶＴ２（ＧＮＤ＜ＶＴ２＜ＶＤＤなる所定の電位）以下のときに、上記第１のＰＭＯＳトランジスタのゲートと上記基準電源間を導通させ、上記第１のＰＭＯＳトランジスタのゲートの電位が上記ＶＴ２以上のときに、上記第１のＰＭＯＳトランジスタのゲートと上記基準電源間を非導通にする第２のＮＭＯＳトランジスタと
を備えた
ことを特徴とする半導体集積回路装置の入力回路。
【請求項５】
外部から入力される信号を半導体集積回路装置の内部回路に入力する半導体集積回路装置の入力回路において、
上記外部からの信号を受け取る入力ノードと内部電源ＶＤＤの間に設けられ、基板が上記内部電源および基準電源ＧＮＤからフローティングになっているフローティングノードに接続されており、上記入力ノードに信号が入力されないときに上記入力ノードを上記内部電源の電位にプルアップする第１のＰＭＯＳトランジスタと、
上記第１のＰＭＯＳトランジスタのゲートにそのゲートが接続され、上記フローティングノードと上記第１のＰＭＯＳトランジスタのゲートとの間に設けられ、基板が上記フローティングノードに接続された第２のＰＭＯＳトランジスタと、
上記内部電源がゲートに付与され、上記第１のＰＭＯＳトランジスタのゲートと上記内部電源間を導通させるＮＭＯＳトランジスタと
を備えた
ことを特徴とする半導体集積回路装置の入力回路。
【請求項６】
請求項５記載の半導体集積回路装置の入力回路において、
上記内部電源がゲートに付与され、上記入力ノードと上記第１のＰＭＯＳトランジスタのゲートとの間に設けられ、基板が上記フローティングノードに接続された第３のＰＭＯＳトランジスタをさらに備えたことを特徴とする半導体集積回路装置の入力回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、外部回路から入力される信号を半導体集積回路装置の内部回路に入力する半導体集積回路装置の入力回路、または上記内部回路から出力された信号を外部回路に出力する半導体集積回路装置の出力回路に関するものであり、特に半導体集積回路装置の内部電源電圧よりも高い信号電圧が外部回路から入力される場合に有効な入力回路または出力回路に関するものである。
【０００２】
【従来の技術】
図１３は従来の入力回路の回路構成図である。図１３の従来の入力回路は、ＰＭＯＳトランジスタＰ１，Ｐ２，Ｐ１１，Ｐ１２，Ｐ１３，Ｐ１６，Ｐ１７，Ｐ１８，Ｐ１９と、ＮＭＯＳトランジスタＮ１，Ｎ２，Ｎ１１，Ｎ１２，Ｎ１３，Ｎ１４，Ｎ１５，Ｎ１６，Ｎ１７と、抵抗Ｒ１，Ｒ２と、インバータＩＶ１，ＩＶ２とを備え、ＬＳＩチップに内蔵されており、外部回路から入力ノードＡに入力された信号を上記ＬＳＩチップの内部電源ＶＤＤに応じた適正レベルの信号にして出力ノードＹから上記ＬＳＩチップの内部回路に入力する。このような入力回路は、例えば特願平１０−３７３２４３に記載されている。
【０００３】
ＰＭＯＳトランジスタＰ１，Ｐ２およびＮＭＯＳトランジスタＮ１，Ｎ２は、プルアップ回路を構成しており、入力ノードＡに信号が入力されないとき（外部回路の出力がハイインピーダンスにときを含む）、入力ノードＡの電位をＶＤＤにプルアップする。
【０００４】
また、ＰＭＯＳトランジスタＰ１１−Ｐ１３およびＮＭＯＳトランジスタＮ１１，Ｎ１３−Ｎ１５は、レベル調整回路を構成しており、入力ノードＡの電位がＡ＞ＶＤＤのときに、ノードＭ３の電位をＶＤＤに保持することによって、適正レベルの信号をインバータＩＶ１に入力する。
【０００５】
図１３の従来の入力回路では、ソース電極またはドレイン電極が入力ノードＡに接続されているＰＭＯＳトランジスタＰ１，Ｐ２，Ｐ１１，Ｐ１２，Ｐ１７，Ｐ１８の基板（ＰＭＯＳトランジスタが形成されているＮウェル）は、フローティングノードＦＬ（内部電源ＶＤＤおよび接地電源ＧＮＤからフローティングになっているノード）に接続されており、入力ノードＡの電位がＡ≧ＶＤＤ（例えば３．０−３．５［Ｖ］）のときに、Ｐ１，Ｐ２，Ｐ１１，Ｐ１２，Ｐ１７，Ｐ１８のソース電極またはドレイン電極と基板によるｐｎ接合を介して、外部回路からからＶＤＤにリーク電流が流れ込まないようになっている。
【０００６】
また、図１３の従来の入力回路では、入力ノードＡの電位がＡ≧ＶＤＤのときにＰ２がＯＮしてノードＭ１の電位を上昇させ、入力ノードＡの電位がＶＤＤよりも大きな電位のときにプルアップＰＭＯＳトランジスタＰ１をＯＦＦして、外部回路からＶＤＤにリーク電流が流れ込まないようにしている。
【０００７】
図１４は図１３の従来の入力回路においての入力ノードＡの電位に対するノードＭ１（プルアップＰＭＯＳトランジスタＰ１のゲート電位）および出力ノードＹの電位ならびにプルアップＰＭＯＳトランジスタＰ１のソース−ドレイン電流Ｉｄｓ（Ｐ１）のＤＣ解析による特性図である。
【０００８】
【発明が解決しようとする課題】
しかしながら、上記従来の入出力回路では、Ｐ２がＯＮしてもノーマリーＯＮのＮＭＯＳトランジスタＮ１，Ｎ２によってノードＭ１の電位が下げられるので、入力ノードＡの電位がＶＤＤよりも相当に高くならないと、Ｐ１がＯＦＦせず、入力ノードＡの電位が上昇してＡ＞ＶＤＤになってからＰ１がＯＦＦするまでは、外部回路からＶＤＤにリーク電流が流れ込むという問題がある。
【０００９】
図１４では、Ａ＞ＶＤＤにおいて、３．６５［Ｖ］≦Ａ＜５．３０［Ｖ］の範囲ではＰ１はＯＮしていて、ＶＤＤに上記のリーク電流としての電流Ｉｄｓ（Ｐ１）が入力ノードからＶＤＤに流れ込んでおり、Ａ≧５．３０［Ｖ］の範囲ではＰ１はＯＦＦしていてリーク電流が遮断されている。
【００１０】
本発明は、このような従来の問題を解決するためになされたものであり、外部回路からの入力信号の電位が内部電源よりも高いときに外部回路から内部電源に流れ込むリーク電流を低減できる半導体集積回路装置の入力回路を提供することを目的とするものである。
【００１１】
【課題を解決するための手段】
本発明の入力回路は、
外部から入力される信号を半導体集積回路装置の内部回路に入力する半導体集積回路装置の入力回路において、
上記外部からの信号を受け取る入力ノードと内部電源ＶＤＤの間に設けられ、基板が上記内部電源および基準電源ＧＮＤからフローティングになっているフローティングノードに接続されており、上記入力ノードに信号が入力されないときに上記入力ノードを上記内部電源の電位にプルアップする第１のＰＭＯＳトランジスタと、
上記内部電源がゲートに付与され、上記入力ノードと上記第１のＰＭＯＳトランジスタのゲートとの間に設けられ、基板が上記フローティングノードに接続された第２のＰＭＯＳトランジスタと、
上記入力ノードの電位がＶＴ１（ＧＮＤ＜ＶＴ１＜ＶＤＤなる所定の電位）以下のときに、上記第１のＰＭＯＳトランジスタのゲートと上記基準電源間を導通させ、上記入力ノードの電位が上記ＶＴ１以上のときに、上記第１のＰＭＯＳトランジスタのゲートと上記基準電源間を非導通にする第１のＮＭＯＳトランジスタと、
上記第１のＰＭＯＳトランジスタのゲートの電位がＶＴ２（ＧＮＤ＜ＶＴ２＜ＶＤＤなる所定の電位）以下のときに、上記第１のＰＭＯＳトランジスタのゲートと上記基準電源間を導通させ、上記第１のＰＭＯＳトランジスタのゲートの電位が上記ＶＴ２以上のときに、上記第１のＰＭＯＳトランジスタのゲートと上記基準電源間を非導通にする第２のＮＭＯＳトランジスタと
を備えた
ことを特徴とするものである。
【００１２】
本発明の他の入力回路は、
外部から入力される信号を半導体集積回路装置の内部回路に入力する半導体集積回路装置の入力回路において、
上記外部からの信号を受け取る入力ノードと内部電源ＶＤＤの間に設けられ、基板が上記内部電源および基準電源ＧＮＤからフローティングになっているフローティングノードに接続されており、上記入力ノードに信号が入力されないときに上記入力ノードを上記内部電源の電位にプルアップする第１のＰＭＯＳトランジスタと、
上記第１のＰＭＯＳトランジスタのゲートにそのゲートが接続され、上記フローティングノードと上記第１のＰＭＯＳトランジスタのゲートとの間に設けられ、基板が上記フローティングノードに接続された第２のＰＭＯＳトランジスタと、
上記入力ノードの電位がＶＴ１（ＧＮＤ＜ＶＴ１＜ＶＤＤなる所定の電位）以下のときに、上記第１のＰＭＯＳトランジスタのゲートと上記基準電源間を導通させ、上記入力ノードの電位が上記ＶＴ１以上のときに、上記第１のＰＭＯＳトランジスタのゲートと上記基準電源間を非導通にする第１のＮＭＯＳトランジスタと、
上記第１のＰＭＯＳトランジスタのゲートの電位がＶＴ２（ＧＮＤ＜ＶＴ２＜ＶＤＤなる所定の電位）以下のときに、上記第１のＰＭＯＳトランジスタのゲートと上記基準電源間を導通させ、上記第１のＰＭＯＳトランジスタのゲートの電位が上記ＶＴ２以上のときに、上記第１のＰＭＯＳトランジスタのゲートと上記基準電源間を非導通にする第２のＮＭＯＳトランジスタと
を備えた
ことを特徴とするものである。
【００１３】
本発明のさらに他の入力回路は、
外部から入力される信号を半導体集積回路装置の内部回路に入力する半導体集積回路装置の入力回路において、
上記外部からの信号を受け取る入力ノードと内部電源ＶＤＤの間に設けられ、基板が上記内部電源および基準電源ＧＮＤからフローティングになっているフローティングノードに接続されており、上記入力ノードに信号が入力されないときに上記入力ノードを上記内部電源の電位にプルアップする第１のＰＭＯＳトランジスタと、
上記第１のＰＭＯＳトランジスタのゲートにそのゲートが接続され、上記フローティングノードと上記第１のＰＭＯＳトランジスタのゲートとの間に設けられ、基板が上記フローティングノードに接続された第２のＰＭＯＳトランジスタと、
上記内部電源がゲートに付与され、上記第１のＰＭＯＳトランジスタのゲートと上記内部電源間を導通させるＮＭＯＳトランジスタと
を備えた
ことを特徴とするものである。
【００１４】
【発明の実施の形態】
実施の形態１
図１は本発明の実施の形態１の入力回路の回路図である。なお、図１において、図１３と同じものあるいはそれに相当するものには同じ符号を付してある。図１の入力回路は、Ｐ１，Ｐ２，Ｐ４，Ｐ１１，Ｐ１２，Ｐ１３，Ｐ１６，Ｐ１７，Ｐ１８，Ｐ１９と、ＮＭＯＳトランジスタＮ１，Ｎ２，Ｎ４，Ｎ５，Ｎ６，Ｎ１１，Ｎ１３，Ｎ１４，Ｎ１５，Ｎ１６，Ｎ１７と、抵抗Ｒ１，Ｒ２と、インバータＩＶ１，ＩＶ２とを備え、ＬＳＩチップに内蔵されており、外部回路から入力ノードＡに入力された信号を上記ＬＳＩチップの内部電源ＶＤＤに応じた適正レベルの信号にして出力ノードＹから上記ＬＳＩチップの内部回路に入力する。
【００１５】
［実施の形態１の構成］
この実施の形態１の入力回路は、上記従来の入力回路（図１３参照）において、ＰＭＯＳトランジスタＰ４およびＮＭＯＳトランジスタＮ４−Ｎ６を設け、ＮＭＯＳトランジスタＮ２のゲート入力を、Ｐ４，Ｎ５，Ｎ６で構成されるＣＭＯＳインバータ（以下、ＣＭＯＳインバータ（Ｐ４，Ｎ５，Ｎ６）と記載する）の出力に変更した構成である。
【００１６】
［プルアップ回路の構成］
ＰＭＯＳトランジスタＰ１，Ｐ２，Ｐ４およびＮＭＯＳトランジスタＮ１，Ｎ２，Ｎ４−Ｎ６は、プルアップ回路を構成しており、入力ノードＡに信号が入力されないとき（外部回路の出力がハイインピーダンスにときを含む）、入力ノードＡの電位をＶＤＤにプルアップする。
【００１７】
ＰＭＯＳトランジスタＰ１は、ノードＭ１をゲート入力とし、ソース電極がＶＤＤに接続され、ドレイン電極が抵抗Ｒ１を介して入力ノードＡに接続され、基板（ＰＭＯＳトランジスタが形成されているＮウェル）がフローティングノードＦＬ（ＶＤＤおよび接地電源ＧＮＤからフローティングになっているノード）に接続されている。このＰＭＯＳトランジスタＰ１は、入力ノードＡに信号が入力されないときに、入力ノードＡに電流を流して入力ノードＡの電位をプルアップする。
【００１８】
ＰＭＯＳトランジスタＰ２は、ＶＤＤをゲート入力とし、ソース電極がノードＭ１に接続され、ドレイン電極が抵抗Ｒ２を介して入力ノードＡに接続され、基板がフローティングノードＦＬに接続されている。
【００１９】
ＰＭＯＳトランジスタＰ４ならびにＮＭＯＳトランジスタＮ５およびＮ６は、ノードＭ１をゲート入力とし、Ｐ４およびＮ５のドレイン電極を出力とするＣＭＯＳインバータ（Ｐ４，Ｎ５，Ｎ６）を構成しており、ＶＤＤ−ＧＮＤ間に設けられている。Ｎ５は、ノードＭ１の電位がＶＤＤよりも高いときに、ＶＤＤよりも大きな電圧がＮ６のゲート−ソース間にかからないようにするために設けられている。
【００２０】
ＮＭＯＳトランジスタＮ１はＶＤＤをゲート入力とし、ＮＭＯＳトランジスタＮ２はＣＭＯＳインバータ（Ｐ４，Ｎ５，Ｎ６）の出力をゲート入力とし、ＮＭＯＳトランジスタＮ４は、ノードＭ２をゲート入力としいる。Ｎ２およびＮ４は並列に接続され、さらにこれらのＮ２，Ｎ４に直列にＮ１が接続され、このＮ１，Ｎ２，Ｎ４で構成される回路はノードＭ１−ＧＮＤ間に設けられている。Ｎ１は、ノードＭ１の電位がＶＤＤよりも高いときに、ＶＤＤよりも大きな電圧がＮ２およびＮ４のソース−ドレイン間にかからないようにするために設けられている。
【００２１】
［レベル調整回路の構成］
ＰＭＯＳトランジスタＰ１１−Ｐ１３およびＮＭＯＳトランジスタＮ１１，Ｎ１３−Ｎ１５は、レベル調整回路を構成しており、入力ノードＡの電位がＡ＞ＶＤＤのときに、ノードＭ３の電位をＶＤＤに保持することによって、適正レベルの信号をインバータＩＶ１に入力する。
【００２２】
ＰＭＯＳトランジスタＰ１１およびＮＭＯＳトランジスタＮ１１は、ＭＯＳゲート回路を構成しており、入力ノードＡ（ただし抵抗Ｒ２を介する）−ノードＭ３間に設けられている。Ｐ１１はノードＭ４をゲート入力とし、ＮＭＯＳトランジスタＮ１１はＶＤＤをゲート入力としている。
【００２３】
ＰＭＯＳトランジスタＰ１２は、ＶＤＤをゲート入力とし、入力ノードＡ（ただし抵抗Ｒ２を介する）−ノードＭ４間に設けられている。このＰ１４は、入力ノードＡの電位がＡ＞ＶＤＤのときにＯＮし、ノードＭ４の電位を入力ノードＡと同じにする。
【００２４】
ＰＭＯＳトランジスタＰ１３およびＮＭＯＳトランジスタＮ１３は、ノードＭ３をゲート入力とし、ノードＭ４を出力とするＣＭＯＳインバータ（以下、ＣＭＯＳインバータ（Ｐ１３，Ｎ１３）と記載する）を構成しており、ＶＤＤ−ＧＮＤ間に設けられている。
【００２５】
ＮＭＯＳトランジスタＮ１４はノードＭ４をゲート入力、ＮＭＯＳトランジスタＮ１５はＶＤＤをゲート入力としている。これらのＮ１４およびＮ１５は、直列接続されて、ノードＭ４−ＧＮＤ間に設けられている。ＮＭＯＳトランジスタＮ１５は、ノードＭ４の電位がＶＤＤよりも高くなったときに、ＮＭＯＳトランジスタＮ１４のドレイン−ソース間にＶＤＤよりも大きな電圧がかからないようにするために設けられている。
【００２６】
［出力回路に転用するための回路の構成］
ＰＭＯＳトランジスタＰ１６，Ｐ１７およびＮＭＯＳトランジスタＮ１６，Ｎ１７は、図１の入力回路を出力回路に転用するための回路を構成している。これらのＰ１６，Ｐ１７，Ｎ１６，Ｎ１７を設けたことによって、実施の形態１の入力回路は、出力回路に容易に転用することが可能である。出力回路として動作する場合は、Ｐ１６およびＮ１６のゲートを入力、入力ノードＡを出力ノードとして、ＬＳＩチップの内部回路から入力された信号をノードＡから外部回路に出力する。
【００２７】
ＰＭＯＳトランジスタＰ１６はＶＤＤをゲート入力とし、ＰＭＯＳトランジスタＰ１７はノードＭ４をゲート入力としており、Ｐ１７の基板はフローティングゲートＦＬに接続されている。これらＰ１６およびＰ１７は、直列接続され、ＶＤＤと入力ノードＡの間に設けられている。Ｐ１６は、図１の入力回路を出力回路に転用したときに内部回路から入力される信号をゲート入力としてＯＮ／ＯＦＦするトランジスタであって、図１の入力回路ではノーマリーＯＦＦである。Ｐ１７は、図１の入力回路において、入力ノードＡの電位がＡ＞ＶＤＤのときに、Ｐ１６のドレイン−基板間のｐｎ接合が順方向バイアスされ、入力ノードＡからＶＤＤに電流が逆流するのを防止するために設けられている。
【００２８】
互いに並列接続された複数のＮＭＯＳトランジスタＮ１６はＧＮＤをゲート入力し、互いに並列接続された複数のＮＭＯＳトランジスタＮ１７はＶＤＤをゲート入力としている。これら複数のＮ１６および複数のＮ１７は、直列接続され、ＧＮＤと入力ノードＡの間に設けられている。Ｎ１６およびＮ１７は、図１の入力回路において、入力ノードＡに電位がＡ＜０なる負の電位が印加されたときに、Ｎ１６がＯＮして、入力ノードＡをＧＮＤの電位にクランプする保護回路として機能する。Ｎ１６は、図１の入力回路を出力回路に転用したときに内部回路から入力される信号をゲート入力としてＯＮ／ＯＦＦするトランジスタであって、図１の入力回路では保護回路として動作する場合を除いてノーマリーＯＦＦである。Ｎ１７は、図１の入力回路において、入力ノードＡの電位がＡ＞ＶＤＤのときに、この入力ノードＡの電位がＮ１６のドレイン−ソース間にかからないようにするために設けられている。
【００２９】
［その他の回路］
ＰＭＯＳトランジスタＰ１８は、ＶＤＤをゲート入力とし、ソース電極が抵抗Ｒ２を介して入力ノードＡに接続され、ドレイン電極および基板がフローティングノードＦＬに接続されている。このＰＭＯＳトランジスタＰ１５は、入力ノードＡの電位がＡ＞ＶＤＤのときにＯＮし、フローティングノードＦＬの電位を確実に入力ノードＡと同じにする。
【００３０】
ＰＭＯＳトランジスタＰ１９は、ＶＤＤをゲート入力とし、ＶＤＤ−ノードＭ３間に設けられている。このＰＭＯＳトランジスタＰ１９は、ノードＭ３の電位がＶＤＤよりも高くなったときにＯＮし、ノードＭ３の電位をＶＤＤにクランプする保護回路として機能する。
【００３１】
インバータＩＶ１およびＩＶ２は、直列接続され、ノードＭ３−出力ノードＢ間に設けられている。
【００３２】
なお、実施の形態１の入力回路では、上記従来の入力回路（図１３参照）と同様に、ソース電極またはドレイン電極が入力ノードＡに接続されているＰＭＯＳトランジスタＰ１，Ｐ２，Ｐ１１，Ｐ１２，Ｐ１７，Ｐ１８の基板は、フローティングノードＦＬに接続されており、入力ノードＡの電位がＡ≧ＶＤＤ（例えば３．０−３．５［Ｖ］）のときに、Ｐ１，Ｐ２，Ｐ１１，Ｐ１２，Ｐ１７，Ｐ１８のソース電極またはドレイン電極と基板によるｐｎ接合を介して、外部回路からからＶＤＤにリーク電流が流れ込まないようになっている。
【００３３】
［実施の形態１の動作］
図２は実施の形態１の入力回路においての入力ノードＡの電位に対するノードＭ１（プルアップＰＭＯＳトランジスタＰ１のゲート電位）および出力ノードＹの電位ならびにプルアップＰＭＯＳトランジスタＰ１のソース−ドレイン電流Ｉｄｓ（Ｐ１）のＤＣ解析による特性図である。
【００３４】
実施の形態１の入力回路の動作について以下に説明する。なお、説明を簡単にするために、ＰＭＯＳトランジスタのスレッショルド電圧ＶｔｐおよびＯＮ抵抗による電圧降下、ＮＭＯＳトランジスタのスレッショルド電圧ＶｔｎおよびＯＮ抵抗による電圧降下、ならびに抵抗Ｒ１，Ｒ２においての電圧降下は、これらの電圧を含めた説明が必要な場合を除き、無視するものとする。
【００３５】
［レベル調整回路の動作］
まず、レベル調整回路の動作について説明する。ＣＭＯＳインバータ（Ｐ１３，Ｎ１３）のスレッショルド電位をＶＴ１とする。
【００３６】
入力ノードＡの電位が０≦Ａ≦ＶＴ１のときには、Ｐ１１およびＮ１１はＯＮであり、ノードＭ３の電位は入力ノードＡと同じである。ＣＭＯＳインバータ（Ｐ１３，Ｎ１３）はＰ１３がＯＮ、Ｎ１３がＯＦＦであり、ノードＭ２（ＣＭＯＳインバータ（Ｐ１３，Ｎ１３）出力）の電位はＶＤＤである。Ｎ１４はＯＮ、Ｐ１２はＯＦＦであり、ノードＭ４はＬレベルである。
【００３７】
入力ノードＡの電位が上昇し、ＶＴ１≦Ａ≦ＶＤＤになると、ＣＭＯＳインバータ（Ｐ１３，Ｎ１３）はＰ１３がターンＯＦＦ、Ｎ１３がＯＮし、ノードＭ４の電位はＬレベルになる。これによって、Ｎ１４がＯＦＦするが、Ｐ１２はＯＦＦのままなので、ノードＭ４はＬレベルのままである。従って、ＶＴ１≦Ａ≦ＶＤＤのときにも、Ｐ１１およびＮ１１はＯＮであり、ノードＭ３の電位は入力ノードＡと同じである。
【００３８】
さらに入力ノードＡの電位が上昇し、ＶＤＤ＜Ａになると、Ｐ１２がＯＮし、ノードＭ４の電位が入力ノードＡと同じになる。これによって、Ｐ１１がＯＦＦする。また、Ｎ１１はソースフォロワ動作になる。従って、ノードＭ３の電位はＶＤＤに固定される。
【００３９】
このように、ＶＤＤ＜Ａのときには、入力信号を降圧して適正レベル（ＶＤＤ）の信号がノードＭ３に生成される。
【００４０】
ＶＤＤ≦Ａから入力ノードＡの電位が降下し、ＶＴ１≦Ａ≦ＶＤＤになると、Ｐ１２がＯＦＦする。ノードＭ４の電位がＶＤＤなのでＰ１１はＯＦＦのままであるが、Ｎ１１はＯＮするので、ノードＭ３の電位は入力ノードＡと同じになる。
【００４１】
さらに入力ノードＡの電位が降下し、０≦Ａ≦ＶＴ１になると、ＣＭＯＳインバータ（Ｐ１３，Ｎ１３）はＰ１３がＯＮしてＮ１３がＯＦＦし、ノードＭ４の電位はＶＤＤになる。これによって、Ｎ１４がＯＮし、ノードＭ４はＬレベルになり、Ｐ１１がＯＮする。
【００４２】
［プルアップ回路の動作］
次にプルアップ回路の動作について説明する。ＣＭＯＳインバータ（Ｐ１３，Ｎ１３）のスレッショルド電位をＶＴ１とし、ＣＭＯＳインバータ（Ｐ４，Ｎ５，Ｎ６）のスレッショルド電位をＶＴ２とする。
【００４３】
入力ノードＡの電位が０≦Ａ≦ＶＴ１のときには、Ｐ２はＯＦＦである。ノードＭ２の電位がＶＤＤなので、Ｎ４はＯＮである。これによって、ノードＭ１の電位はＬレベルであり（図２参照）、ＣＭＯＳインバータ（Ｐ４，Ｎ５，Ｎ６）はＰ４がＯＮ、Ｎ５およびＮ６がＯＦＦであり、ＣＭＯＳインバータ（Ｐ４，Ｎ５，Ｎ６）の出力の電位はＶＤＤであり、Ｎ２はＯＮである。また、ノードＭ１がＬレベルなので、Ｐ１はＯＮしており、Ｐ１はＶＤＤから入力ノードＡに電流Ｉｄｓを流している（図２のＩｄｓ（Ｐ１）参照）。なお、フローティングノードＦＬ（フローティングのＮウェル）は、ＶＤＤかそれよりも少し低い電位になっている。
【００４４】
入力ノードＡの電位が上昇し、ＶＴ１≦Ａ≦ＶＤＤになると、ノードＭ２がＬレベルになるので、Ｎ４がＯＦＦする。しかし、Ｐ２はＯＦＦしたままなので、ノードＭ１はＬレベルのままである（図２参照）。このため、Ｐ１は依然としてＯＮしており、ＶＤＤから入力ノードＡに電流Ｉｄｓを流している（図２のＩｄｓ（Ｐ１）参照）。
【００４５】
さらに入力ノードＡの電位が上昇し、ＶＤＤ＜Ａ（厳密にはＶＤＤ＋Ｖｔｐ≦Ａ）になると、Ｐ２がＯＮする。なお、Ｐ１８がＯＮするので、フローティングノードＦＬ（フローティングのＮウェル）は入力ノードＡと同じ電位になる。
【００４６】
ＶＤＤ＜Ａにおいて、Ａの電位がＶＤＤ付近であるときには、Ｐ２がＯＮしても、Ｎ１およびＮ２がＯＮしているので、ノードＭ１の電位は入力ノードＡよりも依然として低い（厳密にはノードＭ１の電位が入力ノードＡよりもＶｔｐ以上低い依然として低い）。このため、Ｐ１はＯＮしたままであり、入力ノードＡからＶＤＤに電流Ｉｄｓが流れ込むようになる（図２のＩｄｓ（Ｐ１）参照）。また、Ａの電位がＶＤＤ付近であるときには、ノードＭ１の電位はＣＭＯＳインバータ（Ｐ４，Ｎ５，Ｎ６）のスレッショルド電位ＶＴ２よりも低い。
【００４７】
しかし、ＶＤＤ＜Ａにおいて、Ａの電位がＶＤＤ付近からさらに上昇すれば、それに応じてノードＭ１の電位もＰ２によって上昇し、Ｍ１の電位がＶＴ２に達すると、ＣＭＯＳインバータ（Ｐ４，Ｎ５，Ｎ６）は、Ｐ４がＯＦＦしてＮ５，Ｎ６がＯＮし、その出力がＬレベルになる。これによって、Ｎ２がＯＦＦする。これで、Ｎ２およびＮ４がともにＯＦＦするので、ノードＭ１の電位は入力ノードＡと同じになり、Ｐ１がＯＦＦし、入力ノードＡからＶＤＤに電流Ｉｄｓが流れ込まなくなる（図２のＩｄｓ（Ｐ１）参照）。
【００４８】
従来の入力回路では、図１４に示すように、Ａの電位がＡ≧５．２５［Ｖ］にならないと、Ｐ１がＯＦＦせず、電流Ｉｄｓ（Ｐ１）の流れ込みを遮断できないが、実施の形態１の入力回路では、図２に示すように、従来よりも低電位のＡ≧５．０５［Ｖ］において、Ｐ１がＯＦＦし、電流Ｉｄｓ（Ｐ１）の流れ込みを遮断できる。
【００４９】
ＶＤＤ＜Ａから入力ノードＡの電位が降下し、ＶＴ１≦Ａ≦ＶＤＤ（厳密にはＶＤＤ＋Ｖｔｐ≦Ａ）になると、Ｐ２がＯＦＦする。Ｎ２はすでにＯＮしているので、ノードＭ１電位はＬレベルになる。なお、Ｐ１８もＯＦＦするので、フローティングノードＦＬ（フローティングのＮウェル）はＶＤＤになる。
【００５０】
さらに入力ノードＡの電位が降下し、０≦Ａ≦ＶＴ１になると、ノードＭ２の電位がＶＤＤになるので、Ｎ４がＯＮする。
【００５１】
以上のレベル調整回路およびプルアップ回路の動作は、入力ノードＡの電位が外部回路によってコントロールされたときの動作であるが、入力ノードＡが外部回路によって０≦Ａ≦ＶＤＤからハイインピーダンスにされたときは、プルアップ回路のＰ１は電流ＩｄｓをＶＤＤから入力ノードＡに流し、入力ノードＡの電位をＶＤＤにプルアップする。このとき、プルアップ回路の他のトランジスタおよび降圧回路は、入力ノードＡの電位に従って、上記と同様の動作をする。
【００５２】
以上のように実施の形態１によれば、ノードＭ１を入力とするＣＭＯＳインバータ（Ｐ４，Ｎ５，Ｎ６）と、このＣＭＯＳインバータ（Ｐ４，Ｎ５，Ｎ６）の出力をゲート入力とするＮＭＯＳトランジスタＮ２と、レベル調整回路のＣＭＯＳインバータ（Ｐ１３，Ｎ１３）出力であるノードＭ２をゲート入力とするＮＭＯＳトランジスタＮ４とをプルアップ回路に設け、入力ノードＡの電位がＶＤＤよりも高いときにプルアップ回路の全てのＮＭＯＳトランジスタ（Ｎ２およびＮ４）がＯＦＦする構成にしたことにより、従来よりも低い入力ノードＡの電位で、プルアップＰＭＯＳトランジスタＰ１をＯＦＦすることができ、外部回路から流れ込むリーク電流を遮断できる。
【００５３】
また、プルアップ回路のＣＭＯＳインバータにＮＭＯＳトランジスタＮ６Ｎ５を設けたことにより、耐圧の弱いプロセスを用いてもＮＭＯＳトランジスタＮ６が破壊されることはない。
【００５４】
また、Ｎ４を設けたことにより、入力ノードＡの電位の降下に応じてノードＭ１の電位を降下させることができ、これによってプルアップＰＭＯＳトランジスタＰ１を入力ノードＡの電位に応じて正確にＯＮおよびＯＦＦさせることができるので、誤動作の恐れなく外部回路からのリーク電流を遮断できる。
【００５５】
実施の形態２
図３は本発明の実施の形態２の入力回路の回路図である。なお、図３において、図１と同じものには同じ符号を付してある。図３の入力回路は、ＰＭＯＳトランジスタＰ１，Ｐ２，Ｐ４，Ｐ５，Ｐ１１，Ｐ１２，Ｐ１３，Ｐ１６，Ｐ１７，Ｐ１８，Ｐ１９と、ＮＭＯＳトランジスタＮ１，Ｎ２，Ｎ４，Ｎ５，Ｎ６，Ｎ１１，Ｎ１３，Ｎ１４，Ｎ１５，Ｎ１６，Ｎ１７と、抵抗Ｒ１，Ｒ２と、インバータＩＶ１，ＩＶ２とを備えている。
【００５６】
この実施の形態２の入力回路は、上記実施の形態１の入力回路（図１参照）において、プルアップ回路の構成を変更したものである。実施の形態２のプルアップ回路は、上記実施の形態１のプルアップ回路において、ＰＭＯＳトランジスタＰ５をさらに設けたものである。
【００５７】
ＰＭＯＳトランジスタＰ５は、ノードＭ１をゲート入力とし、フローティングノードＦＬとノードＭ１の間に設けられており、基板がフローティングノードＦＬに接続されている。つまり、Ｐ５はフローティングノードＦＬとノードＭ１の間にダイオード接続されている。このＰ５はフローティングノードＦＬの電位に応じてノードＭ１の電位を上げる働きをする。また、Ｐ５は、Ｐ２とは異なりダイオード接続によって設けられているので、そのディメンションをＰ２よりも大きくすることが可能である。Ｐ５を設けることによって、ＣＭＯＳトランジスタ（Ｐ４，Ｎ５，Ｎ６）の出力が反転するとともにプルアップＰＭＯＳトランジスタＰ１がＯＦＦする入力ノードＡの電位を、上記実施の形態１よりも低くすることができる。
【００５８】
図４は実施の形態２の入力回路においての入力ノードＡの電位に対するノードＭ１（プルアップＰＭＯＳトランジスタＰ１のゲート電位）および出力ノードＹの電位ならびにプルアップＰＭＯＳトランジスタＰ１のソース−ドレイン電流Ｉｄｓ（Ｐ１）のＤＣ解析による特性図である。
【００５９】
実施の形態２のプルアップ回路の動作について以下に説明する。なお、実施の形態２のレベル調整回路の動作は、上記実施の形態１と同様である。
【００６０】
入力ノードＡの電位が０≦Ａ≦ＶＤＤのときには、Ｐ２はＯＦＦ、Ｎ４はＯＮ（０≦Ａ≦ＶＴ１のとき）またはＯＦＦ（ＶＴ１≦Ａ≦ＶＤＤのとき）である。Ｐ５はフローティングノードＦＬの電位に応じてノードＭ１の電位を上げようとする。しかし、ノードＭ１の電位は、ＯＮしているＮ２およびＮ４（またはＯＮしているＮ２）によって、入力ノードＡの電位よりも低くなっている（厳密には入力ノードＡ−ノードＭ１間の電圧がＶｔｐよりも大きくなっている）。従って、Ｐ１は、ＯＮしており、ＶＤＤから入力ノードＡに電流Ｉｄｓを流している（図４のＩｄｓ（Ｐ１）参照）。なお、ノードＭ１の電位はＣＭＯＳインバータ（Ｐ４，Ｎ５，Ｎ６）のスレッショルド電位ＶＴ２よりも低くなっており、ＣＭＯＳインバータ（Ｐ４，Ｎ５，Ｎ６）の出力の電位はＶＤＤである。
【００６１】
入力ノードＡの電位が上昇し、ＶＤＤ＜Ａになると、Ｐ１８がＯＮするので、フローティングノードＦＬの電位は入力ノードＡと同じになる。また、ＶＤＤ＜Ａ（厳密にはＶＤＤ＋Ｖｔｐ≦Ａ）になると、Ｐ２がＯＮし、ノードＭ１の電位はＰ２およびＰ５によってＶＴ２に達し、ＣＭＯＳインバータ（Ｐ４，Ｎ５，Ｎ６）の出力がＬレベルになり、Ｎ２がＯＦＦする。このＮ２のターンＯＦＦは、ＶＤＤ＜Ａにおいて、上記実施の形態１においてのターンＯＦＦの電位よりも低いＶＤＤ付近で生じる。これによって、ノードＭ１の電位はＰ２およびＰ５によって上昇して入力ノードＡと同じになるので、Ｐ１はＯＦＦし、入力ノードＡからＶＤＤに電流Ｉｄｓが流れ込まなくなる（図４のＩｄｓ（Ｐ１）参照）。
【００６２】
上記実施の形態１の入力回路では、図２に示すように、Ａ≧５．０５［Ｖ］において、Ｐ１がＯＦＦし、電流Ｉｄｓ（Ｐ１）の流れ込みが遮断されるが、この実施の形態２の入力回路では、図４に示すように、上記実施の形態１よりも低電位のＡ≧３．７５［Ｖ］において、Ｐ１がＯＦＦし、電流Ｉｄｓ（Ｐ１）の流れ込みを遮断できる。
【００６３】
以上のように実施の形態２によれば、プルアップ回路のフローティングノードＦＬとノードＭ１の間にＰＭＯＳトランジスタＰ５をダイオード接続でさらに設けたことにより、上記実施の形態１よりもさらに低い入力ノードＡの電位で、プルアップＰＭＯＳトランジスタＰ１をＯＦＦすることができ、外部回路から流れ込むリーク電流を遮断できる。
【００６４】
また、Ｐ５をダイオード接続で設けたことにより、プロセス変動や内部電源ＶＤＤの電位変動を生じてもノードＭ１（プルアップＰＭＯＳトランジスタのゲート）に入力ノードＡの電位が現れるので、誤動作を抑制できる。
【００６５】
実施の形態３
図５は本発明の実施の形態３の入力回路の回路図である。なお、図５において、図３と同じものには同じ符号を付してある。図５の入力回路は、ＰＭＯＳトランジスタＰ１，Ｐ２，Ｐ４，Ｐ５，Ｐ１１，Ｐ１２，Ｐ１３，Ｐ１６，Ｐ１７，Ｐ１８，Ｐ１９と、ＮＭＯＳトランジスタＮ１，Ｎ２，Ｎ４，Ｎ５，Ｎ６，Ｎ１１，Ｎ１３，Ｎ１４，Ｎ１５，Ｎ１６，Ｎ１７と、抵抗Ｒ１，Ｒ２と、インバータＩＶ１，ＩＶ２とを備えている。
【００６６】
この実施の形態３の入力回路は、上記実施の形態２の入力回路（図３参照）において、プルアップ回路の構成を変更したものである。実施の形態３のプルアップ回路は、上記実施の形態２のプルアップ回路において、ＰＭＯＳトランジスタＰ２のドレイン電極をノードＭ１から切り離し、ＰＭＯＳトランジスタＰ２のドレイン電極をＣＭＯＳインバータ（Ｐ４，Ｎ５，Ｎ６）の入力として、回路構成を簡単にしたものである。また、Ｐ２のドレイン電極をノードＭ１から切り離すことによって、Ｐ２，ＣＭＯＳインバータ（Ｐ４，Ｎ５，Ｎ６），Ｎ２，Ｎ１が正帰還回路を構成しないようになる。Ｐ２がＯＦＦのとき、ＣＭＯＳインバータ（Ｐ４，Ｎ５，Ｎ６）の入力（Ｐ２のドレイン電極）には、Ｐ２のドレイン電極−基板間のｐｎ接合、フローティングノードＦＬ、およびＰ５を介して、ノードＭ１の電位の降下が伝達される。
【００６７】
図６は実施の形態３の入力回路においての入力ノードＡの電位に対するノードＭ１（プルアップＰＭＯＳトランジスタＰ１のゲート電位）および出力ノードＹの電位ならびにプルアップＰＭＯＳトランジスタＰ１のソース−ドレイン電流Ｉｄｓ（Ｐ１）のＤＣ解析による特性図である。
【００６８】
実施の形態３のプルアップ回路の動作について以下に説明する。なお、実施の形態３のレベル調整回路の動作は、上記実施の形態１と同様である。
【００６９】
入力ノードＡの電位が０≦Ａ≦ＶＤＤのときには、Ｐ２はＯＦＦ、Ｎ４はＯＮ（０≦Ａ≦ＶＴ１のとき）またはＯＦＦ（ＶＴ１≦Ａ≦ＶＤＤのとき）である。Ｐ５はフローティングノードＦＬの電位に応じてノードＭ１の電位を上げようとする。しかし、ノードＭ１の電位は、ＯＮしているＮ２およびＮ４（またはＯＮしているＮ２）によって、入力ノードＡの電位よりも低くなっている（厳密には入力ノードＡ−ノードＭ１間の電圧がＶｔｐよりも大きくなっている）。従って、、Ｐ１は、ＯＮしており、ＶＤＤから入力ノードＡに電流Ｉｄｓを流している（図６のＩｄｓ（Ｐ１）参照）。
【００７０】
ただし、Ｐ２のドレイン電極がノードＭ１から切り離されているので、このときのノードＭ１の電位は、上記実施の形態２よりも高くなっており（図４および図６のＭ１参照）、Ｐ１の電流Ｉｄｓは、上記実施の形態２よりも少なくなっている（図４および図６のＩｄｓ（Ｐ１）参照）。
【００７１】
なお、ノードＭ１の電位の降下は、Ｐ２のドレイン電極−基板間のｐｎ接合、フローティングノードＦＬ、およびＰ５を介して、ＣＭＯＳインバータ（Ｐ４，Ｎ５，Ｎ６）の入力に伝達されるので、ＣＭＯＳインバータ（Ｐ４，Ｎ５，Ｎ６）の入力はそのスレッショルド電位ＶＴ２よりも低くなっており、ＣＭＯＳインバータ（Ｐ４，Ｎ５，Ｎ６）の出力の電位はＶＤＤである。
【００７２】
入力ノードＡの電位が上昇し、ＶＤＤ＜Ａになると、Ｐ１８がＯＮするので、フローティングノードＦＬの電位は入力ノードＡと同じになる。また、ＶＤＤ＜Ａ（厳密にはＶＤＤ＋Ｖｔｐ≦Ａ）になると、Ｐ２がＯＮし、ＣＭＯＳインバータ（Ｐ４，Ｎ５，Ｎ６）の入力の電位はＰ２によってＶＴ２に達し、ＣＭＯＳインバータ（Ｐ４，Ｎ５，Ｎ６）の出力がＬレベルになり、Ｎ２がＯＦＦする。このＮ２のターンＯＦＦは、ＶＤＤ＜Ａにおいて、上記実施の形態１においてのターンＯＦＦの電位よりも低いＶＤＤ付近で生じる。これによって、ノードＭ１の電位は、Ｐ５によって上昇して入力ノードＡと同じになる（厳密にはＡ−Ｖｔｐになる）ので、Ｐ１はＯＦＦし、入力ノードＡからＶＤＤに電流Ｉｄｓが流れ込まなくなる（図６のＩｄｓ（Ｐ１）参照）。
【００７３】
この実施の形態３の入力回路では、図６に示すように、上記実施の形態２と同様のＡ≧３．７５［Ｖ］において、Ｐ１がＯＦＦし、電流Ｉｄｓ（Ｐ１）の流れ込みを遮断できる。
【００７４】
以上のように実施の形態３によれば、上記実施の形態２と同様に、入力ノードＡの電位が内部電源ＶＤＤよりも高いときに、プルアップＰＭＯＳトランジスタＰ１をＯＦＦすることができ、外部回路から流れ込むリーク電流を遮断できる。
【００７５】
また、プルアップ回路のＰＭＯＳトランジスタＰ２のドレイン電極をノードＭ１から切り離したことにより、上記実施の形態２よりも回路構成を簡単にできる。
【００７６】
実施の形態４
図７は本発明の実施の形態４の入力回路の回路図である。なお、図７において、図３と同じものには同じ符号を付してある。図７の入力回路は、ＰＭＯＳトランジスタＰ１，Ｐ４，Ｐ５，Ｐ１１，Ｐ１２，Ｐ１３，Ｐ１６，Ｐ１７，Ｐ１８，Ｐ１９と、ＮＭＯＳトランジスタＮ１，Ｎ２，Ｎ４，Ｎ５，Ｎ６，Ｎ１１，Ｎ１３，Ｎ１４，Ｎ１５，Ｎ１６，Ｎ１７と、抵抗Ｒ１，Ｒ２と、インバータＩＶ１，ＩＶ２とを備えている。
【００７７】
この実施の形態４の入力回路は、上記実施の形態２の入力回路（図３参照）において、プルアップ回路の構成を変更したものである。実施の形態４のプルアップ回路は、上記実施の形態２のプルアップ回路において、ＰＭＯＳトランジスタＰ２を削除して回路構成を簡単にしたものである。
【００７８】
図８は実施の形態４の入力回路においての入力ノードＡの電位に対するノードＭ１（プルアップＰＭＯＳトランジスタＰ１のゲート電位）および出力ノードＹの電位ならびにプルアップＰＭＯＳトランジスタＰ１のソース−ドレイン電流Ｉｄｓ（Ｐ１）のＤＣ解析による特性図である。
【００７９】
実施の形態４のプルアップ回路の動作について以下に説明する。なお、実施の形態４のレベル調整回路の動作は、上記実施の形態１と同様である。
【００８０】
入力ノードＡの電位が０≦Ａ≦ＶＤＤのときには、Ｎ４はＯＮ（０≦Ａ≦ＶＴ１のとき）またはＯＦＦ（ＶＴ１≦Ａ≦ＶＤＤのとき）である。Ｐ５はフローティングノードＦＬの電位に応じてノードＭ１の電位を上げようとする。しかし、ノードＭ１の電位は、ＯＮしているＮ２およびＮ４（またはＯＮしているＮ２）によって、入力ノードＡの電位よりも低くなっている（厳密には入力ノードＡ−ノードＭ１間の電圧がＶｔｐよりも大きくなっている）。従って、Ｐ１は、ＯＮしており、ＶＤＤから入力ノードＡに電流Ｉｄｓを流している（図８のＩｄｓ（Ｐ１）参照）。なお、ノードＭ１の電位はＣＭＯＳインバータ（Ｐ４，Ｎ５，Ｎ６）のスレッショルド電位ＶＴ２よりも低くなっており、ＣＭＯＳインバータ（Ｐ４，Ｎ５，Ｎ６）の出力の電位はＶＤＤである。
【００８１】
入力ノードＡの電位が上昇し、ＶＤＤ＜Ａになると、Ｐ１８がＯＮするので、フローティングノードＦＬの電位は入力ノードＡと同じになる。ノードＭ１の電位はＰ５によってＶＴ２に達し、ＣＭＯＳインバータ（Ｐ４，Ｎ５，Ｎ６）の出力がＬレベルになり、Ｎ２がＯＦＦする。このＮ２のターンＯＦＦは、ＶＤＤ＜Ａにおいて、ＶＤＤ付近で生じる。これによって、ノードＭ１の電位はＰ５によって上昇して入力ノードＡと同じになる（厳密にはＡ−Ｖｔｐになる）ので、Ｐ１はＯＦＦし、入力ノードＡからＶＤＤに電流Ｉｄｓが流れ込まなくなる（図８のＩｄｓ（Ｐ１）参照）。
【００８２】
この実施の形態４の入力回路では、図８に示すように、上記実施の形態２と同様のＡ≧３．７５［Ｖ］において、Ｐ１がＯＦＦし、電流Ｉｄｓ（Ｐ１）の流れ込みを遮断できる。
【００８３】
このように実施の形態４によれば、上記実施の形態２と同様に、入力ノードＡの電位が内部電源ＶＤＤよりも高いときに、プルアップＰＭＯＳトランジスタＰ１をＯＦＦすることができ、外部回路から流れ込むリーク電流を遮断できる。
【００８４】
また、Ｐ２を設けないので、上記実施の形態２および上記実施の形態３よりも回路構成を簡単にできる。ただし、ディメンジョンの大きなＰ５が必要になる。
【００８５】
実施の形態５
図９は本発明の実施の形態５の入力回路の回路図である。なお、図９において、図３または図１３と同じものあるいはそれに相当するものには同じ符号を付してある。図９の入力回路は、ＰＭＯＳトランジスタＰ１，Ｐ２，Ｐ５，Ｐ１１，Ｐ１２，Ｐ１３，Ｐ１６，Ｐ１７，Ｐ１８，Ｐ１９と、ＮＭＯＳトランジスタＮ１，Ｎ２，Ｎ１１，Ｎ１３，Ｎ１４，Ｎ１５，Ｎ１６，Ｎ１７と、抵抗Ｒ１，Ｒ２と、インバータＩＶ１，ＩＶ２とを備えている。
【００８６】
この実施の形態５の入力回路は、上記従来の入力回路（図１３参照）において、プルアップ回路の構成を変更したものである。実施の形態５のプルアップ回路は、上記従来のプルアップ回路において、上記実施の形態２のＰＭＯＳトランジスタＰ５を設けたものである。
【００８７】
ＰＭＯＳトランジスタＰ５は、ノードＭ１をゲート入力とし、フローティングノードＦＬとノードＭ１の間に設けられており、基板がフローティングノードＦＬに接続されている。つまり、Ｐ５はフローティングノードＦＬとノードＭ１の間にダイオード接続されている。このＰ５はフローティングノードＦＬの電位に応じてノードＭ１の電位を上げる働きをする。また、Ｐ５は、Ｐ２とは異なりダイオード接続によって設けられているので、そのディメンションをＰ２よりも大きくすることが可能である。Ｐ５を設けることによって、プルアップＰＭＯＳトランジスタＰ１がＯＦＦする入力ノードＡの電位を、上記従来の入力回路よりも低くすることができる。
【００８８】
図１０は実施の形態５の入力回路においての入力ノードＡの電位に対するノードＭ１（プルアップＰＭＯＳトランジスタＰ１のゲート電位）および出力ノードＹの電位ならびにプルアップＰＭＯＳトランジスタＰ１のソース−ドレイン電流Ｉｄｓ（Ｐ１）のＤＣ解析による特性図である。
【００８９】
実施の形態５のプルアップ回路の動作について以下に説明する。なお、実施の形態５のレベル調整回路の動作は、上記実施の形態１と同様である。
【００９０】
入力ノードＡの電位が０≦Ａ≦ＶＤＤのときには、Ｐ２はＯＦＦである。Ｐ５はフローティングノードＦＬの電位に応じてノードＭ１の電位を上げようとする。しかし、ノードＭ１の電位は、ノーマリーＯＮのＮ１およびＮ２によって入力ノードＡの電位よりも低くなっている（厳密には入力ノードＡ−ノードＭ１間の電圧がＶｔｐよりも大きくなっている）。従って、Ｐ１は、ＯＮしており、ＶＤＤから入力ノードＡに電流Ｉｄｓを流している（図１０のＩｄｓ（Ｐ１）参照）。
【００９１】
入力ノードＡの電位が上昇し、ＶＤＤ＜Ａになると、Ｐ１８がＯＮするので、フローティングノードＦＬの電位は入力ノードＡと同じになる。また、ＶＤＤ＜Ａ（厳密にはＶＤＤ＋Ｖｔｐ≦Ａ）になると、Ｐ２がＯＮし、ノードＭ１の電位はＰ２およびＰ５によって上昇する。しかし、Ａの電位がＶＤＤ付近であるときには、ノードＭ１の電位は、ノーマリーＯＮのＮ１およびＮ２によって降下するので、入力ノードＡよりも依然として低い（厳密にはノードＭ１の電位が入力ノードＡよりもＶｔｐ以上低い依然として低い）。このため、Ｐ１はＯＮしたままであり、入力ノードＡからＶＤＤに電流Ｉｄｓが流れ込むようになる（図１０のＩｄｓ（Ｐ１）参照）。
【００９２】
しかし、ＶＤＤ＜Ａにおいて、Ａの電位がＶＤＤ付近からさらに上昇すれば、それに応じてノードＭ１の電位もＰ２およびＰ５によって上昇し、ノードＭ１の電位が入力ノードＡと同じ電位に達すると（厳密にはＡ−Ｖｔｐになると）、Ｐ１がＯＦＦし、入力ノードＡからＶＤＤに電流Ｉｄｓが流れ込まなくなる（図１０のＩｄｓ（Ｐ１）参照）。
【００９３】
従来の入力回路では、図１４に示すように、Ａの電位がＡ≧５．２５［Ｖ］にならないと、Ｐ１がＯＦＦせず、電流Ｉｄｓ（Ｐ１）の流れ込みを遮断できないが、実施の形態５の入力回路では、図１０に示すように、従来よりも低電位のＡ≧５．０５［Ｖ］において、Ｐ１がＯＦＦし、電流Ｉｄｓ（Ｐ１）の流れ込みを遮断できる。
【００９４】
以上のように実施の形態５によれば、プルアップ回路のフローティングノードＦＬとノードＭ１の間にＰＭＯＳトランジスタＰ５をダイオード接続で設けたことにより、従来よりも低い入力ノードＡの電位で、プルアップＰＭＯＳトランジスタＰ１をＯＦＦすることができ、外部回路から流れ込むリーク電流を遮断できる。
【００９５】
実施の形態６
図１１は本発明の実施の形態６の入力回路の回路図である。なお、図１１において、図９と同じものには同じ符号を付してある。図１１の入力回路は、ＰＭＯＳトランジスタＰ１，Ｐ５，Ｐ１１，Ｐ１２，Ｐ１３，Ｐ１６，Ｐ１７，Ｐ１８，Ｐ１９と、ＮＭＯＳトランジスタＮ１，Ｎ２，Ｎ１１，Ｎ１３，Ｎ１４，Ｎ１５，Ｎ１６，Ｎ１７と、抵抗Ｒ１，Ｒ２と、インバータＩＶ１，ＩＶ２とを備えている。
【００９６】
この実施の形態６の入力回路は、上記実施の形態５の入力回路（図９参照）において、プルアップ回路の構成を変更したものである。実施の形態６のプルアップ回路は、上記実施の形態５のプルアップ回路において、ＰＭＯＳトランジスタＰ２を削除して回路構成を簡単にしたものである。
【００９７】
図１２は実施の形態６の入力回路においての入力ノードＡの電位に対するノードＭ１（プルアップＰＭＯＳトランジスタＰ１のゲート電位）および出力ノードＹの電位ならびにプルアップＰＭＯＳトランジスタＰ１のソース−ドレイン電流Ｉｄｓ（Ｐ１）のＤＣ解析による特性図である。
【００９８】
実施の形態６のプルアップ回路の動作について以下に説明する。なお、実施の形態６のレベル調整回路の動作は、上記実施の形態１と同様である。
【００９９】
入力ノードＡの電位が０≦Ａ≦ＶＤＤのときには、Ｐ５はフローティングノードＦＬの電位に応じてノードＭ１の電位を上げようとするが、ノードＭ１の電位はノーマリーＯＮのＮ１およびＮ２によって入力ノードＡの電位よりも低くなっている（厳密には入力ノードＡ−ノードＭ１間の電圧がＶｔｐよりも大きくなっている）。従って、Ｐ１は、ＯＮしており、ＶＤＤから入力ノードＡに電流Ｉｄｓを流している（図１２のＩｄｓ（Ｐ１）参照）。
【０１００】
入力ノードＡの電位が上昇し、ＶＤＤ＜Ａになると、Ｐ１８がＯＮするので、フローティングノードＦＬの電位は入力ノードＡと同じになり、ノードＭ１の電位はＰ５によって上昇する。しかし、Ａの電位がＶＤＤ付近であるときには、ノードＭ１の電位は、ノーマリーＯＮのＮ１およびＮ２によって降下するので、入力ノードＡよりも依然として低い（厳密にはノードＭ１の電位が入力ノードＡよりもＶｔｐ以上低い依然として低い）。このため、Ｐ１はＯＮしたままであり、入力ノードＡからＶＤＤに電流Ｉｄｓが流れ込むようになる（図１０のＩｄｓ（Ｐ１）参照）。
【０１０１】
しかし、ＶＤＤ＜Ａにおいて、Ａの電位がＶＤＤ付近からさらに上昇すれば、それに応じてノードＭ１の電位もＰ５によって上昇し、ノードＭ１の電位が入力ノードＡと同じ電位に達すると（厳密にはＡ−Ｖｔｐになると）、Ｐ１がＯＦＦし、入力ノードＡからＶＤＤに電流Ｉｄｓが流れ込まなくなる（図１０のＩｄｓ（Ｐ１）参照）。
【０１０２】
従来の入力回路では、図１４に示すように、Ａの電位がＡ≧５．２５［Ｖ］にならないと、Ｐ１がＯＦＦせず、電流Ｉｄｓ（Ｐ１）の流れ込みを遮断できないが、実施の形態６の入力回路では、図１２に示すように、従来よりも低電位のＡ≧５．０５［Ｖ］において、Ｐ１がＯＦＦし、電流Ｉｄｓ（Ｐ１）の流れ込みを遮断できる。
【０１０３】
以上のように実施の形態６によれば、上記実施の形態５と同様に、入力ノードＡの電位が内部電源ＶＤＤよりも高いときに、プルアップＰＭＯＳトランジスタＰ１をＯＦＦすることができ、外部回路から流れ込むリーク電流を遮断できる。
【０１０４】
また、Ｐ２を設けないので、上記実施の形態５よりも回路構成を簡単にできる。ただし、ディメンジョンの大きなＰ５が必要になる。
【０１０５】
【発明の効果】
以上説明したように本発明の入力回路によれば、外部回路からの入力信号の電位が内部電源よりも高いときに外部回路から内部電源に流れ込むリーク電流を従来よりも低減できるという効果がある。
【図面の簡単な説明】
【図１】本発明の実施の形態１の入力回路の回路構成図である。
【図２】図１の入力回路のＤＣ解析による入出力特性等を示す図である。
【図３】本発明の実施の形態２の入力回路の回路構成図である。
【図４】図３の入力回路のＤＣ解析による入出力特性等を示す図である。
【図５】本発明の実施の形態３の入力回路の回路構成図である。
【図６】図５の入力回路のＤＣ解析による入出力特性等を示す図である。
【図７】本発明の実施の形態４の入力回路の回路構成図である。
【図８】図７の入力回路のＤＣ解析による入出力特性等を示す図である。
【図９】本発明の実施の形態５の入力回路の回路構成図である。
【図１０】図９の入力回路のＤＣ解析による入出力特性等を示す図である。
【図１１】本発明の実施の形態６の入力回路の回路構成図である。
【図１２】図１１の入力回路のＤＣ解析による入出力特性等を示す図である。
【図１３】従来の入力回路の回路構成図である。
【図１４】図１３の入力回路のＤＣ解析による入出力特性等を示す図である。
【符号の説明】
Ｐ１，Ｐ２，Ｐ４，Ｐ５，Ｐ１１，Ｐ１２，Ｐ１３，Ｐ１６，Ｐ１７，Ｐ１８，Ｐ１９　ＰＭＯＳトランジスタ、　Ｎ１，Ｎ２，Ｎ４，Ｎ５，Ｎ６，Ｎ１１，Ｎ１３，Ｎ１４，Ｎ１５，Ｎ１６，Ｎ１７　ＮＭＯＳトランジスタ、　Ｒ１，Ｒ２　抵抗、　ＩＶ１，ＩＶ２　インバータ、　Ａ　入力ノード、　Ｍ１，Ｍ２，Ｍ３，Ｍ４　内部ノード、　Ｙ　出力ノード、　ＶＤＤ　内部電源、　ＧＮＤ　基準電源。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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