(57)【要約】【課題】　３−Ｄスパイラル積層インダクタを提供する。【解決手段】　複数のレベル［１５０’，１５０’’，１５０’’’］に複数の巻線［１２４，１２６，１２８］を備えた、基板［１１２］を有する３−Ｄスパイラル積層インダクタを提供する。レベルの数は、インダクタの内側の巻線から外側の巻線へと増大する。第１および第２の接続部分［１３０，１３４］は、内側の巻線および最も外側の巻線にそれぞれ接続され、誘電体材料［１１６，１２１］は、基板［１１２］の真上において、複数の巻線［１２４，１２６，１２８］ならびに第１および第２の接続部分［１３０，１３４］を含む。【選択図】　　　　図３
2004104129.tif 000002
【特許請求の範囲】
【請求項１】
　３−Ｄスパイラル積層インダクタを形成する方法であって、
　基板［１１２］を設けるステップと、
　前記基板［１１２］の真上に第１の導電性材料の層を形成するステップと、
　第１のレベルの第１の巻線［１５０’−１２８］を形成するために、前記第１の導電性材料の層を処理するステップと、
　前記基板［１１２］および前記第１のレベルの第１の巻線［１５０’−１２８］の真上に、第１の誘電体層［１１８］を形成するステップと、
　前記第１のレベルの第１の巻線［１５０’−１２８］に接続された前記第１の誘電体層［１１８］に、第１の巻線の第１のビア開口を形成するステップと、
　前記第１の誘電体層［１１８］の真上に、かつ、前記第１の巻線の第１のビア開口に、第２の導電性材料の層を形成するステップと、
　前記第１のレベルの第１の巻線［１５０’−１２８］に接続された第２のレベルの第１の巻線［１５０’’−１２８］および第２のレベルの第２の巻線［１５０’’−１２６］を形成するために、前記第２の導電性材料の層を処理するステップと、
　前記第１の誘電体層［１１８］、前記第２のレベルの第２の巻線［１５０’’−１２６］、および前記第２のレベルの第１の巻線［１５０’’−１２８］の真上に、第２の誘電体層［１２０］を形成するステップとを含む、方法。
【請求項２】
　前記第２のレベルの第１の巻線［１５０’’−１２８］および第２のレベルの第２の巻線［１５０’’−１２６］にそれぞれ接続される第１の巻線の第２のビア開口および第２の巻線の第２のビア開口を、前記第２の誘電体層［１２０］に形成するステップと、
　前記第２の誘電体層［１２０］の真上に、かつ、前記第１の巻線の第２のビア開口および第２の巻線の第２のビア開口に、第３の導電性材料の層を形成するステップと、
　第３のレベルの第３の巻線［１５０’’’−１２４］、前記第２のレベルの第２の巻線［１５０’’−１２６］に接続された第３のレベルの第２の巻線［１５０’’’−１２６］、および前記第２のレベルの第１の巻線［１５０’’−１２８］に接続された第３のレベルの第１の巻線［１５０’’’−１２８］を形成するために、前記第３の導電性材料の層を処理するステップと、
　前記第２の誘電体層［１２０］、前記第３のレベルの第３の巻線［１５０’’’−１２４］、前記第３のレベルの第２の巻線［１５０’’’−１２６］、および前記第３のレベルの第１の巻線［１５０’’’−１２８］の真上に、第３の誘電体層［１２１］を形成するステップとを含む、請求項１に記載の方法。
【請求項３】
　前記第３のレベルの第１の巻線［１５０’’’−１２８］、前記第３のレベルの第２の巻線［１５０’’’−１２６］、および前記第３のレベルの第３の巻線［１５０’’’−１２４］にそれぞれ接続された、第１の巻線の第３のビア開口、第２の巻線の第３のビア開口、および第３の巻線の第３のビア開口を、前記第３の誘電体層［１２１］に形成するステップと、
　前記第３の誘電体層［１２１］の真上に、かつ、第１の巻線［２４］の第３のビア開口、第２の巻線［２６］の第３のビア開口、および第３の巻線の第３のビア開口に、第４の導電性材料の層を形成するステップと、
　第４のレベルの第４の巻線を形成するために、前記第４の導電性材料の層を処理するステップとを含み、第４のレベルの第３の巻線は、前記第３のレベルの第３の巻線［１５０’’’−１２４］に接続され、第４のレベルの第２の巻線は、前記第３のレベルの第２の巻線［１５０’’’−１２６］に接続され、第４のレベルの第１の巻線は、前記第３のレベルの第１の巻線［１５０’’’−１２８］に接続され、前記方法はさらに、
　前記第３の誘電体層［１２１］、前記第４のレベルの第４の巻線、前記第４のレベルの第３の巻線、前記第４のレベルの第２の巻線、および前記第４のレベルの第１の巻線の真
上に、第４の誘電体層［１４］を形成するステップを含む、請求項２に記載の方法。
【請求項４】
　前記第１のレベルの第１の巻線［１５０’−１２８］の真下において、前記第２のレベルの第２の巻線［１５０’’−１２６］、前記第３のレベルの第３の巻線［１５０’’’−１２４］、前記第４のレベルの第４の巻線、およびそれらの組合せからなる群から選択される巻線に接続される第１の接続部分［１３０］を形成するステップを含む、請求項３に記載の方法。
【請求項５】
　前記第２の導電性材料の層、前記第３の導電性材料の層、前記第４の導電性材料の層、およびそれらの組合せからなる群から選択される導電性材料の層を処理する間に、第２の接続部分［１３４］を形成するステップを含む、請求項３に記載の方法。
【請求項６】
　基板［１１２］と、
　複数のレベル［１５０’，１５０’’，１５０’’’］における複数の巻線［１２４，１２６，１２８］とを含み、
　レベルの数は、前記複数の巻線［１２４，１２６，１２８］の内側の巻線から増大し、
　巻線の数は、前記基板［１１２］に、より近接するレベルの数から、前記基板［１１２］に近接する１つの巻線まで減少し、
　前記複数の巻線［１２４，１２６，１２８］の少なくとも１つは、その長さに沿って前記複数のレベル［１５０’，１５０’’，１５０’’’］の別の巻線に相互接続され、さらに、
　前記基板［１１２］から離れたレベルにおいて前記複数の巻線［１２４，１２６，１２８］の内側の巻線に接続された第１の接続部分［１３０］と、
　前記複数の巻線［１２４，１２６，１２８］の最も外側に接続された第２の接続部分［１３４］と、
　前記第１および第２の接続部分［１３０，１３４］ならびに前記複数の巻線［１２４，１２６，１２８］を含む誘電体材料［１１６，１２１］とを含む、３−Ｄスパイラル積層インダクタ。
【請求項７】
　基板［１１２］と、
　前記基板［１１２］の真上に、第１のレベルの第１の巻線［１５０’−１２８］と、
　前記基板［１１２］および前記第１のレベルの第１の巻線［１５０’−１２８］の真上に、第１の誘電体層［１１８］とを含み、前記第１の誘電体層［１１８］には、前記第１のレベルの第１の巻線［１５０’−１２８］に接続された第１の巻線の第１のビア開口が設けられ、さらに、
　前記第１の誘電体層［１１８］の真上に、第２のレベルの第２の巻線［１５０’’−１２６］と、
　前記第１の誘電体層［１１８］の真上に、かつ、前記第１のレベルの第１の巻線［１５０’−１２８］に接続された前記第１の巻線の第１のビア開口に、第２のレベルの第１の巻線［１５０’’−１２８］と、
　前記第１の誘電体層［１１８］、前記第２のレベルの第２の巻線［１５０’’−１２６］、および前記第２のレベルの第１の巻線［１５０’’−１２８］の真上に、第２の誘電体層［１２０］とを含む、３−Ｄスパイラル積層インダクタ。
【請求項８】
　前記第２の誘電体層［１２０］には、前記第２のレベルの第１の巻線［１５０’’−１２８］および第２のレベルの第２の巻線［１５０’’−１２６］にそれぞれ接続された第１の巻線の第２のビア開口および第２の巻線の第２のビア開口が設けられ、
　前記第２の誘電体層［１２０］の真上に、第３のレベルの第３の巻線［１５０’’’−１２４］と、
　前記第２の誘電体層［１２０］の真上に、かつ、前記第２のレベルの第２の巻線［１５
０’’−１２６］に接続された前記第２の巻線の第２のビア開口に、第３のレベルの第２の巻線［１５０’’’−１２６］と、
　前記第２の誘電体層［１２０］の真上に、かつ、前記第２のレベルの第１の巻線［１５０’’−１２８］に接続された前記第１の巻線の第２のビア開口に、第３のレベルの第１の巻線［１５０’’’−１２８］と、
　前記第２の誘電体層［１２０］、前記第３のレベルの第３の巻線［１５０’’’−１２４］、前記第３のレベルの第２の巻線［１５０’’’−１２６］、および前記第３のレベルの第１の巻線［１５０’’’−１２８］の真上に、第３の誘電体層［１２１］とを含む、請求項７に記載の３−Ｄスパイラル積層インダクタ。
【請求項９】
　前記第１のレベルの第１の巻線［１５０’−１２８］の真下において、前記第２のレベルの第２の巻線［１５０’’−１２６］、前記第３のレベルの第３の巻線［１５０’’’−１２４］、前記第４のレベルの第４の巻線、およびそれらの組合せからなる群から選択される巻線に接続される第１の接続部分［１３０］を含む、請求項７に記載の３−Ｄスパイラル積層インダクタ。
【請求項１０】
　前記第２のレベルの第１の巻線［１５０’’−１２８］、前記第３のレベルの第１の巻線［１５０’’’−１２８］、前記第４のレベルの第１の巻線、およびそれらの組合せからなる群から選択される巻線に接続される第２の接続部分［１３４］を含む、請求項７に記載の３−Ｄスパイラル積層インダクタ。
【発明の詳細な説明】
【技術分野】
【０００１】
　この発明は、一般に集積回路に関し、より特定的に、オンチップ、シリコンベースのインダクタに関する。
【背景技術】
【０００２】
　［発明の背景］
　パーソナル移動通信装置に対する需要が高まることにより、最近の研究活動は、安価で小型であって、かつ、低消費電力および低雑音レベルのシステムを開発することに焦点を合わせるようになった。これらの要件を満たすために、最も重要で不可欠な回路の構成要素の１つが、オンチップ、シリコンベースのインダクタである。
【０００３】
　その結果、シリコン上のインダクタの小型化が、現代の最も重要な研究領域となり、この領域において多くの研究が行なわれてきた。しかしながら、当該技術を有する多数の研究者の努力にもかかわらず、特に、シリコン上に無線周波数集積回路（ＲＦＩＣ）が形成される際に、高性能のオンチップインダクタ、すなわち、高い品質ファクタ（Ｑ）を得ることが、依然として主な課題となっている。
【０００４】
　シリコン上に形成された従来のインダクタは、本質的にほぼ平面状である。現在の相補型金属酸化膜半導体（ＣＭＯＳ）の処理は、極めて導電性の高い基板を用いる。このように損失性の高い基板上に形成されたスパイラルインダクタは、高い容量性および磁性の損失を被る。
【０００５】
　加えて、ＧＨｚ周波数域における金属線の高い動的抵抗により、ＣＭＯＳ技術におけるインダクタの性能は、モノリシックマイクロ波集積回路（ＭＭＩＣ）に形成されたものに比べて、さらに低下する。
【０００６】
　オンチップインダクタの性能を高めるために、多くの製造技術、処理法、および材料が提案されてきた。基板の寄生効果を完全に除去するために、インダクタの真下のシリコン基板をエッチング除去すること等の時間のかかる処理技術が導入されてきた。良好な結果が得られるにもかかわらず、長期の機械的安定性に加え、実装歩留り等の信頼性の問題のために、業界ではこのような技術の採用を躊躇している。
【０００７】
　基板の抵抗率を上げるために、シリコンベースのインダクタに対して基板損失を最小にする別の手法が用いられてきた。この技術は有意な結果を生じたが、基板が、能動ＭＯＳデバイスを形成するのに適さなくなってしまった。
【０００８】
　シリコンベースのインダクタの性能を妨げる最も決定的な要因は、シリコン処理で用いられる、高抵抗性のアルミニウム−銅（ＡｌＣｕ）の配線である。
【０００９】
　それに比べ、砒化ガリウム（ＧａＡｓ）技術における損失のない基板を用いた、より厚く、かつ、抵抗性のより低い金（Ａｕ）のメタライゼーションにより、高性能のインダクタを容易に製造できるようになった。高いメタライゼーション抵抗を克服するために、一般的な技術では、金属の層を互いに積み重ね、それによって高Ｑのインダクタを得る。
【００１０】
　可能な別の代替案が、能動インダクタの使用である。能動インダクタでは、極めて小さなシリコン領域において、高いＱファクタおよびインダクタンスを得ることができる。し
かしながら、このような手法は、低電力および高周波数の適用例には容認することのできない高い雑音レベルおよび高い消費電力を被る。加えて、能動インダクタの性能は、感受性が極めて高く、インダクタのバイアス回路に依存しており、設計に時間および手間がかかる。
【００１１】
　上述の内容の結果として、最も簡単で最も一般的に用いられるオンチップインダクタは、平面状の、シリコンベースのスパイラルインダクタであり、このインダクタは、性能を高めるために細心の配置最適化技術を必要とする。
【００１２】
　従来のスパイラルインダクタの設計において、インダクタは平面状であり、導電性のシリコン基板上に形成される。スパイラルインダクタのＱファクタを高めるために、上部の金属は、通常、ビアを介して下部の金属のいくつかの層と積み重ねられて、全体の金属直列抵抗を最小にする。しかしながら、極めて厚い導体を実現するために、より多くの層を用いると、スパイラル全体が基板に接近する。このため、スパイラル−基板の寄生容量が増大し、その結果、インダクタの自己共振周波数だけでなく、Ｑファクタも低下する。４層の積層インダクタのＱファクタが、１〜３層の積層インダクタに比べてより一層速く低下することが認められている。このため、大きなインダクタンス値を有する高性能のインダクタを設計することが極めて難しくなっている。なぜなら、インダクタが大きな面積を占めると、このような現象が一層顕著になるためである。
【００１３】
　導電性の基板上にインダクタが形成されると、磁性損失が生じる。ファラデーの法則によると、スパイラルインダクタの真下の基板に、像電流または渦電流が誘発される。シリコン基板の抵抗率が低いため、この像電流は容易に流れ得る。レンツの法則によると、この誘発電流の流れの方向は、インダクタの電流のものと反対である。この特性により、インダクタの有用な全インダクタンスの低下が生じる。
【００１４】
　渦電流の形成によるこのような磁性損失を減少させるため、可変幅のインダクタが提案されてきた。基本的な動作原理は、特にインダクタのコアにおいて、誘発された基板渦電流によって生じる望ましくない磁束を最小にすることである。このことは、インダクタの内側の巻線の電流密度を低減することによって、容易に達成することができる。その間に、内側の巻線の電流密度が低減されると、インダクタの中心部における誘発された基板電流もまた、電流密度がより小さくなる。その結果、インダクタのコアにおいて、基板内に生じた寄生磁束が一層弱くなり、これにより、スパイラルインダクタのＱファクタおよびインダクタンスの上昇を助ける。
【発明の開示】
【発明が解決しようとする課題】
【００１５】
　しかしながら、固定幅のスパイラルインダクタと比較すると、より高い周波数においてＱファクタが著しく低下することが認められている。このことは、大きなインダクタが内側の巻線と外側の巻線との間で電流密度の差を得るために、インダクタ全体の面積を極めて大きくしなければならないことを示唆する。そのＱファクタは、２．４５ＧＨｚに至る前にも減少することが予測され、当然ながら、この技術が全く役立たなくなってしまう。
【００１６】
　これらの問題に対する解決策が長い間求められてきたが、当業者は長い間達成することができなかった。
【課題を解決するための手段】
【００１７】
　この発明は、複数のレベルに複数の巻線を備えた、基板を有する３−Ｄスパイラル積層インダクタを提供し、レベルの数は、インダクタの内側の巻線から外側の巻線へと増大する。第１および第２の接続部分は、内側の巻線および最も外側の巻線にそれぞれ接続され
、誘電体材料は、基板の真上に複数の巻線と第１および第２の接続部分とを含む。これにより、内側の巻線の電流を減じ、かつ、外側の巻線の電流密度を下げて、２．５ＧＨｚより上においてインダクタンスおよびＱ係数の改善を行なう。
【００１８】
　この発明は、追加の処理工程も、追加のマスクも必要としない、３−Ｄスパイラル積層インダクタをさらに提供する。
【００１９】
　この発明は、同数の金属層に対し、従来の積層インダクタに比べて平均寄生容量が大きく減じられる３−Ｄスパイラル積層インダクタをさらに提供する。
【００２０】
　この発明は、可変幅のインダクタに比べ、各巻線に対する電流密度の差が一層大きな３−Ｄスパイラル積層インダクタをさらに提供する。この差は、追加のシリコンを用いずに得られる。最適化されたこの３−Ｄ積層設計は、大きなインダクタンス値に加えて小さなインダクタンス値のインダクタに対しても実現することができる。
【００２１】
　この発明は、可変幅を有する銅のインダクタに加え、円形タイプのインダクタをさらに提供する。
【００２２】
　この発明の上述および追加の利点は、添付の図面とともに、以下の詳細な説明を読むことによって、当業者に明らかになるであろう。
【発明を実施するための最良の形態】
【００２３】
　次に、図１（先行技術）を参照すると、図２（先行技術）の線１−１に沿った、先行技術のオンチップインダクタ１０の断面図が示される。シリコン等の材料からなる基板１２上には、二酸化シリコン等の材料からなる複数の誘電体層が形成される。基板１２の真上に、順次、フィールド誘電体層１４（フィールド酸化物等）、接続層間誘電体（ＩＬＤ）層１６（酸化シリコン等）、第１のレベルのＩＬＤ層１８、および第２のレベルのＩＬＤ層２０が形成される。誘電体層に、スパイラル積層インダクタ２２が埋込まれる。
【００２４】
　この明細書で用いられる「真上に」という用語は、ウェハの配向に関係なく、オンチップインダクタが形成されたウェハの通常の表面に平行な水平面に対して垂直な上方と規定される。「上に」、「下に」、「より高く」、「より低く」、「上方に」、および「真下に」等の用語は、この水平面を基準にして規定される。
【００２５】
　この明細書で、ビアおよび巻線の形成を示すために用いられる「処理された」または「形成する」という用語は、適宜、フォトレジストの従来の半導体堆積、ハードおよびソフトマスクのフォトリソグラフィ、エッチング、およびストリッピングを含む。
【００２６】
　示された実施例では、スパイラル積層インダクタ２２は、２巻きの積層インダクタである。図１（先行技術）において、第１の巻線２４および第２の巻線２６が示される。
【００２７】
　接続ビア３２を有する第１の接続部分３０は、スパイラル積層インダクタ２２に一方端で接続し、第２の接続部分３４は、他方端で接続する。
【００２８】
　第１の巻線２４は、内径３６と、各巻線に共通の幅３８と、各巻線間の間隔４０とを有する。第１の接続部分３０は、２つの巻線の真下を通過しているために、下経路３０とも呼ばれる。
【００２９】
　次に、図２（先行技術）を参照すると、図１（先行技術）の線２−２に沿った、先行技術のオンチップインダクタ１０の断面図が示される。基板１２は、導電性材料が堆積され
て下経路３０を形成するようにパターニングされたフィールド誘電体層１４を有する。
【００３０】
　次に、下経路３０の真上に、接続ＩＬＤ層１６が堆積される。下経路３０に接続された接続ＩＬＤ層１６に、１つ以上の第１のビア開口が形成される。
【００３１】
　接続ＩＬＤ層１６上に、導電性材料の層が堆積されて、スパイラル積層インダクタ２２の第１のレベルを形成するために処理される。処理されると、第１のレベル５０’の第１の巻線２４’および第２の巻線２６’が形成される。接続ビア３２を形成するために、第１のビア開口もまた、導電性材料で充填される。
【００３２】
　次に、第１のレベル５０’の真上に、第１のレベルのＩＬＤ層１８が堆積される。第１の巻線２４’および第２の巻線２６’に、それらの長さに沿って接続された第１のレベルのＩＬＤ層１８に、１つ以上の第２のビア開口が形成される。
【００３３】
　第１のレベルのＩＬＤ層１８上に導電性材料が堆積されて、第２のレベル５０’の第１の巻線２４および第２の巻線２６を形成するために処理される。第１の巻線２４および第２の巻線２６は、それぞれのビア開口を充填する導電性材料により、それらの長さに沿って第１の巻線ビア２４ｖおよび第２の巻線ビア２６ｖにそれぞれ接続されて、第１の巻線ビア２４ｖおよび第２の巻線ビア２６ｖを形成する。
【００３４】
　次に、第２のレベル５０’の真上に、第２のレベルのＩＬＤ層２０が堆積される。
　当業者に理解されるように、スパイラル積層インダクタは、より多くの巻線を有しても、各レベルにおける巻線の数は依然として同じであり、巻線のすべては、それらの長さに沿って、複数のビアによって接続される。
【００３５】
　動作中に、スパイラル積層インダクタ２２を介した電流経路（矢印の頭部が二重円で、尾部が円内にｘとして示される方向）により、基板１２に磁界５４を誘発する磁界５２が形成される。ファラデーの法則によると、抵抗率の低い基板１２に渦電流５６が誘発され、この渦電流は、スパイラル積層インダクタ２２内の流れと反対の方向に流れる。このため、スパイラル積層インダクタ２２の有用な全インダクタンスの低下を引き起こす磁性損失が生じる。
【００３６】
　次に、図３を参照すると、図４の線３−３に沿った、この発明の３−Ｄスパイラル積層インダクタチップ１００の断面図が示される。シリコン等の材料からなる基板１１２上には、二酸化シリコン等の材料からなる複数の誘電体層が形成される。基板１１２の真上に、順次、フィールド誘電体層１１４（フィールド酸化物等）、接続層間誘電体（ＩＬＤ）層１１６（酸化シリコン等）、第１のレベルのＩＬＤ層１１８、第２のレベルのＩＬＤ層１２０、および第３のレベルのＩＬＤ層１２１が形成される。誘電体層に、３−Ｄスパイラル積層インダクタ１２２が埋込まれる。
【００３７】
　３−Ｄスパイラル積層インダクタ１２２は、矩形のスパイラルとして示されているが、円形のスパイラルであってもよい。同様に、３−Ｄスパイラル積層インダクタ１２２は、上方から見て時計回りまたは反時計回りのスパイラルであり得る。
【００３８】
　示された実施例において、３−Ｄスパイラル積層インダクタ１２２は、３巻きの３−Ｄインダクタである。図３では、第１の巻線１２４、第２の巻線１２６、および第３の巻線１２８が示される。これらの巻線は、個々に、図示されるように平坦であるか、または円形であってよく、銅を含む任意の導電性材料で形成することができる。
【００３９】
　接続ビア１３２を有する第１の接続部分１３０は、３−Ｄスパイラル積層インダクタ１
２２に一方端で接続し、第２の接続部分１３４は、第３の巻線１２８に他方端で接続する。
【００４０】
　第１の巻線１２６は、内径１３６と、各巻線に共通の幅１３８と、各巻線間の間隔１４０とを有する。第１の接続部分１３０はこれらの３つの巻線の真下を通過するために、下経路１３０とも呼ばれる。
【００４１】
　次に、図４を参照すると、図３の線４−４に沿った、この発明の３−Ｄスパイラル積層インダクタ１００の断面図が示される。基板１１２は、導電性材料が堆積されて下経路１３０を形成するためにパターニングされたフィールド誘電体１１４を有する。
【００４２】
　次に、下経路１３０の真上に、接続ＩＬＤ層１１６が堆積される。下経路１３０に接続された接続ＩＬＤ層１１６に、１つ以上の第１のビア開口が形成される。
【００４３】
　接続ＩＬＤ層１１６上に導電性材料の層が堆積されて、スパイラル積層インダクタ１２２の第１のレベルを形成するために処理される。処理されると、第１のレベル１５０’の第３の巻線１２８’が形成され、第１のレベル１５０’に第１の接続コンタクト１３０’が形成される。接続ビア１３２を形成するために、第１のビア開口は導電性材料で充填される。
【００４４】
　次に、第１のレベル１５０’の真上に、第１のレベルのＩＬＤ層１１８が堆積される。第３の巻線１２８’および第１の接続コンタクト１３０’に接続された第１のレベルのＩＬＤ層１１８に、１つ以上の第２のビア開口が形成される。第２のビア開口は、第３の巻線１２８’の全長に実質的に沿って伸長する。
【００４５】
　第１のレベルのＩＬＤ層１１８上に導電性材料が堆積されて、第２のレベル１５０’’の第２の接続コンタクト１３０’’ならびに第２の巻線１２６’’および第３の巻線１２８’’を形成するために処理される。第３の巻線１２８’’は、第２のビア開口を充填する導電性材料により、その長さに沿って第３の巻線１２８’に接続されて、第１のレベルの第３の巻線ビア１２８ｖ１を形成する。第２の接続コンタクト１３０’’は、第２のビア開口を充填する導電性材料によって第１の接続コンタクト１３０’に接続されて、第１の接続ビア１３２ｖ１を形成する。
【００４６】
　次に、第２のレベル１５０’’の真上に、第２のレベルのＩＬＤ層１２０が堆積される。第２の巻線１２６’’および第３の巻線１２８’’、ならびに第２の接続コンタクト１３０’’に接続された第２のＩＬＤ層１２０に、１つ以上の第３のビア開口が形成される。第３のビア開口は、第２の巻線１２６’’および第３の巻線１２８’’の全長に実質的に沿って伸長する。
【００４７】
　第２のレベルのＩＬＤ層１２０上に導電性材料が堆積されて、第３のレベル１５０’’’の第１の巻線１２４、第２の巻線１２６、および第３の巻線１２８を形成するために処理される。第１の巻線１２４、第２の巻線１２６、および第３の巻線１２８は、それぞれ、第３のビア開口を充填する導電性材料によって第２の接続コンタクト１３０’’に接続されて第２の接続ビア１３２ｖ２を形成し、第３のビア開口を充填する導電性材料によって第２のレベルの第２の巻線１２６’’および第３の巻線１２８’’に接続されて、第２のレベルの第２の巻線ビア１２６ｖ２および第３の巻線ビア１２８ｖ２を形成する。
【００４８】
　次に、第３のレベル１５０’’’の真上に、第３のレベルのＩＬＤ層１２１が堆積される。
【００４９】
　当業者によって理解されるように、スパイラル積層インダクタ２２は、より多くの巻線を有しても、各レベルにおける巻線の数は依然として同じであり、これらの巻線は、複数のビアによってすべて接続される。これに反して、３−Ｄスパイラル積層インダクタ１２２は、より多くの巻線を有すると、１レベル当たりに有する巻線数を少なくしながら、より多くのレベルを有する。これらの巻線は、複数のビアによってすべて接続されるが、最も低いレベルにおいて、巻線の数は少なくなる。たとえば、２巻きの３−Ｄインダクタは、第１のレベルに１つの巻線を有し、第２のレベルに２つの巻線を有する、２つのレベルを有し、３巻きの３−Ｄインダクタは、図示される通りであり、４巻きの３−Ｄインダクタは、第１のレベルに１つの巻線、第２のレベルに２つの巻線、第３のレベルに３つの巻線、および第４のレベルに４つの巻線を有する、４つのレベルを有する等となる。
【００５０】
　上述の内容は、先行技術の、誘発された磁界を無視し得ることを意味する。
　当業者に理解されるように、基板に最も近接した巻線が磁性損失の影響を最もよく受けるため、より高いレベルは、実質的に磁性損失を増大させずに１レベル当たりに有する巻線の増減を行なうことができるが、最も低いレベルは、下経路および／または１つの巻線を有することによって最適化される。
【００５１】
　また、当業者によって理解されるように、３−Ｄスパイラル積層インダクタは、図示されたものと同様の態様で、さまざまな構成（円形等）、直径、幅、および間隔を有して形成され得る。同様に、アルミニウムおよび銅を含む異なる金属を、インダクタに用いることができる。
【００５２】
　この発明を、特定の最良の態様と共に説明してきたが、当業者には、上述の説明に照らして、多くの代替例、変更例、および変形例が明らかになることを理解されたい。したがって、含まれる請求項の精神および範囲内にあるこのような代替例、変更例、および変形例のすべてを包含することが意図される。これまでに明示された項目、または添付の図面に示された項目のすべては、限定的な意味ではなく例示的な意味で解釈されるべきである。
【図面の簡単な説明】
【００５３】
【図１】（先行技術）図２（先行技術）の線１−１に沿った、先行技術のオンチップインダクタの断面図である。
【図２】（先行技術）図１（先行技術）の線２−２に沿った、先行技術のオンチップインダクタの断面図である。
【図３】図４の、線３−３に沿った、この発明の３−Ｄスパイラル積層インダクタの断面図である。
【図４】図３の線４−４に沿った、この発明の３−Ｄスパイラル積層インダクタの断面図である。
【符号の説明】
【００５４】
　１１２　基板、１１４　フィールド誘電体層、１１６　接続層間誘電体層、１１８　第１のレベルのＩＬＤ層、１２０　第２のレベルのＩＬＤ層。
【図１】
2004104129.tif 000003
【図２】
2004104129.tif 000004
【図３】
2004104129.tif 000005
【図４】
2004104129.tif 000006