(57)【要約】【課題】回路の仕様変更や改良によって入出力する信号数が増減しても、端子数を増減させることなく、信号の伝送を可能にすることを目的とする。【解決手段】信号伝送回路は、伝送信号を入出力するための入出力端子と、多重化回路と、分離回路と、上記伝送信号と上記入出力端子の間の接続関係を設定するための入出力信号セレクタと有し、該入出力信号セレクタは、上記伝送信号の信号数が上記入出力端子より多いとき、多い分の信号を上記多重化回路と上記分離回路に接続し、残りの信号を上記入出力端子に接続するように構成されている。【選択図】　図１
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【特許請求の範囲】
【請求項１】
伝送信号を外部との間で入出力するための入出力端子と、多重化回路と、分離回路と、上記伝送信号と上記入出力端子の間の接続関係を設定するための入出力信号セレクタと有し、該入出力信号セレクタは、上記伝送信号の信号数が上記入出力端子より多いとき、多い分の信号を上記多重化回路と上記分離回路に接続し、残りの信号を上記入出力端子に接続するように構成されている信号伝送回路。
【請求項２】
請求項１記載の信号伝送回路において、更に、上記入出力端子に接続された伝送信号に入力の極性又は出力の極性を設定するための入出力極性設定回路が設けられていることを特徴とする信号伝送回路。
【請求項３】
請求項２記載の信号伝送回路において、上記入出力セレクタ及び上記入出力極性設定回路の設定変更によって、伝送信号を任意の上記入出力端子に割り当てることができることを特徴とする信号伝送回路。
【請求項４】
請求項１記載の信号伝送回路において、上記多重化回路は複数のデジタル信号を時分割で多重化し、上記分離回路は時分割で多重化されたデジタル信号を複数のデジタル信号に分離することを特徴とする信号伝送回路。
【請求項５】
請求項４記載の信号伝送回路において、上記多重化回路はシステムクロックに同期した伝送信号を、多重化数に対応した逓倍数の逓倍クロックを使用して、時分割で多重化し、上記分離回路は上記逓倍クロックを使用して時分割で多重化された多重化信号を上記システムクロック及び上記逓倍クロックを使用して分離することを特徴とする信号伝送回路。
【請求項６】
請求項５記載の信号伝送回路において、上記逓倍クロックの逓倍数は、上記多重化回路における多重化数の変更に対応して変更されることを特徴とする信号伝送回路。
【請求項７】
請求項１記載の信号伝送回路において、外部からの入力信号が上記入出力端子のいずれにも接続されていない場合に、この入出力端子に、０または１の固定デジタル信号を供給することを特徴とした信号伝送回路。
【請求項８】
請求項１記載の信号伝送回路において、上記伝送信号はＬＳＩの内部回路の出力信号及び入力信号であり、上記入出力端子は該ＬＳＩの端子であることを特徴とする信号伝送回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数の伝送信号を外部に伝送するための信号伝送回路に関し、特に、複数のＬＳＩ間又はＬＳＩとコネクタの間にてデジタル信号を伝送するのに好適な信号伝送回路に関する。
【０００２】
【従来の技術】
近年の信号処理用途向けのＬＳＩ（Ｌａｒｇｅ　　Ｓｃａｌｅ　Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ　　：大規模集積回路）では、半導体製造技術の進化に伴い、微細化と高集積化の傾向が加速している。ＬＳＩの集積度を上げるとチップ面積を小さくすることができる。それによって、配線抵抗や配線容量を小さくすることができる。従って、消費電力の低減と処理の高速化が可能となり、ＬＳＩの性能の向上を図ることができる。更に、製造効率の増加と不良発生率の減少によって製造コストの削減が可能となる。
【０００３】
また近年の信号処理用途向けのＬＳＩは、その多くがアナログ回路からデジタル回路へと移行する傾向にある。デジタル回路は、高集積化及び半導体プロセスにより、アナログ回路より少ない回路面積を実現できることがある。さらに消費電力や耐ノイズ性能などの面においても多くのメリットを有する。
しかしながら、デジタル回路は多値信号を伝送する場合に多くの信号線を必要とする。例えば、６５５３６段階の多値信号の伝送には１６本の信号線が必要となる。
【０００４】
最近の大規模デジタルＬＳＩでは数百本の入出力端子を有するものがある。このようなＬＳＩの高集積化とデジタル化に対応してＬＳＩのパッケージのピン数も増加している。ピンの配置法も、従来からあるパッケージ両辺に端子を配置するＤＩＰ（Ｄｕａｌ　Ｉｎｌｉｎｅ　Ｐａｃｋａｇｅ）から、パッケージの四辺に端子を配置するＱＦＰ（Ｑｕａｄ　Ｆｌａｔ　Ｐａｃｋａｇｅ）、パッケージの底面全体に端子を配置するＢＧＡ（Ｂａｌｌ　Ｇｒｉｄ　Ａｒｒａｙ）などへと変化している。
【０００５】
ピン数の増加及びＬＳＩパッケージの多種多様化によってパッケージや配線に要するコストが増加し、これがシステム全体のコストを引き上げる要因となってきている。また端子配置面積がパッケージの全面を占めるようになり、ＬＳＩに搭載できる端子数には限界がある。
【０００６】
【発明が解決しようとする課題】
上述のように、近年のＬＳＩの集積度の増加とデジタル化によって入出力端子数が増加し、それに伴って、いくつかの問題が発生する。
先ず、搭載する回路規模の増加につれて、回路の仕様変更や改良によって入出力する信号数が増減するケースが頻繁に出てくる。たとえば多値信号の分解能が仕様変更などによって４倍に変化した場合、伝送する信号のビット幅が２ｂｉｔ増えるために、２本の端子の追加が必要となる。
また開発初期には内部信号のモニターのために多数のモニター端子が設けられるが、開発完了後は、それらは不要となり、削除される。
【０００７】
しかしながら、入出力端子数の変更はシステムの設計工数やコストに大きな影響を及ぼす。ＬＳＩのピン数が大きく増減すると、そのパッケージを変更する必要が生じ、これに合わせＬＳＩのコネクタや基板配線まで変更が必要となる。
従って、ＬＳＩの端子数に増減が発生すると多くの開発工数とコストが必要となる。
【０００８】
本発明は、回路の仕様変更や改良によって入出力する信号数が増減しても、ＬＳＩの端子数を増減させることなく、信号の伝送を可能にする信号伝送回路を提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明によると、信号伝送回路は、伝送信号を外部との間で入出力するための入出力端子と、多重化回路と、分離回路と、上記伝送信号と上記入出力端子の間の接続関係を設定するための入出力信号セレクタと有し、該入出力信号セレクタは、上記伝送信号の信号数が上記入出力端子より多いとき、多い分の信号を上記多重化回路と上記分離回路に接続し、残りの信号を上記入出力端子に接続するように構成されている。
【００１０】
更に、上記入出力端子に接続された伝送信号に入力の極性又は出力の極性を設定するための入出力極性設定回路が設けられている。
上記入出力セレクタ及び上記入出力極性設定回路の設定変更によって、伝送信号を任意の上記入出力端子に割り当てることができる。
従って、本発明によれば、伝送信号の数が増減しても端子数を増減させる必要がない。
【００１１】
本発明によれば、上記多重化回路は複数のデジタル信号を時分割で多重化し、上記分離回路は時分割で多重化されたデジタル信号を複数のデジタル信号に分離する。
上記多重化回路はシステムクロックに同期した伝送信号を、多重化数に対応した逓倍数の逓倍クロックを使用して、時分割で多重化し、上記分離回路は上記逓倍クロックを使用して時分割で多重化された多重化信号を上記システムクロック及び上記逓倍クロックを使用して分離する。
上記逓倍クロックの逓倍数は、上記多重化回路における多重化数の変更に対応して変更される。
【００１２】
外部からの入力信号が上記入出力端子のいずれにも接続されていない場合に、この入出力端子に、０または１の固定デジタル信号を供給する。
上記伝送信号はＬＳＩの内部回路の出力信号及び入力信号であり、上記入出力端子は該ＬＳＩの端子である。
【００１３】
【発明の実施の形態】
先ず図１を参照して説明する。本例では、２つのＬＳＩ１、２の間に設けられた７本の伝送路を経由して１３本の伝送信号を伝送する。伝送信号は、システムクロックに同期したデジタル信号を想定する。ここで、第１のＬＳＩ１から第２のＬＳＩ２への信号を出力信号、第２のＬＳＩ２から第１のＬＳＩ１への信号を入力信号と定義する。
【００１４】
第１のＬＳＩ１は、内部回路１０と入出力信号セレクタ１１と逓倍クロック生成回路１２と多重化／分離回路１３と入出力極性設定回路１４とを有する。
図示のように、第１のＬＳＩ１の内部回路１０から第２のＬＳＩ２の内部回路２０へ７本の出力信号が送信され、第２のＬＳＩ２の内部回路２０から第１のＬＳＩ１の内部回路１０へ６本の入力信号が送信される。即ち、合計１３本の入出力信号が、両ＬＳＩに設けられた７本の端子を経由して伝送される。
【００１５】
入出力信号セレクタ１１は、伝送すべき信号と、それを入出力する端子の接続関係を設定する。伝送すべき信号数に対して入出力する端子数に不足がある場合は、不足する本数分の信号を後続の多重化／分離回路１３へ接続する。
【００１６】
本例では、７本の出力信号Ｏ１〜Ｏ７のうち４本の出力信号Ｏ４〜Ｏ７を多重化回路１３ａへ接続している。また６本の入力信号Ｉ１〜Ｉ６のうち４本の入力信号Ｉ３〜Ｉ６を分離回路１３ｂから接続している。
【００１７】
逓倍クロック生成回路１２は、ＰＬＬ等の回路によってシステムクロックを逓倍した逓倍クロックを生成する。逓倍数は多重化回路１３ａにおける多重化数に対応する。本例では、多重化回路１３ａにおいて、４本の出力信号を１本の多重化信号に多重化するため、逓倍クロック生成回路１２は、システムクロックの４倍の逓倍クロックを生成する。逓倍クロック生成回路１２は、生成した逓倍クロックを、多重化／分離回路１３及び第２のＬＳＩ２に供給する。
【００１８】
多重化／分離回路１３は多重化回路１３ａと分離回路１３ｂを含む。多重化回路１３ａは、４本の出力信号Ｏ４〜Ｏ７を時分割にて多重化して１本の多重化出力信号を生成し、それを後段の入出力極性設定回路１４へ出力する。
【００１９】
分離回路１３ｂは、入出力極性設定回路１４より入力した１本の多重化入力信号を、逓倍クロックおよびシステムクロックを用いて４本の入力信号に分離し、入出力信号セレクタ１１へ出力する。
入出力極性設定回路１４は、７本の端子のうち４本に出力信号の極性を設定し、残り３本に入力信号の極性を設定する。
【００２０】
第２のＬＳＩ２は、同様に、内部回路２０と入出力信号セレクタ２１と多重化／分離回路２３と入出力極性設定回路２４とを有する。第２のＬＳＩ２の各回路は、第１のＬＳＩ１の各回路の動作と逆の手順にて、入出力信号を取り出し、後段の内部回路へ２０と接続する。
【００２１】
第２のＬＳＩ２の入出力極性設定回路２４は、第１のＬＳＩ１の入出力極性設定回路１４が行った設定と逆の設定を行うことによって、入力と出力の関係の整合をとる。
第１のＬＳＩ１によって多重化された出力信号は第２のＬＳＩ２にて複数の出力信号に分離され、逆に、第２のＬＳＩ２にて多重化された入力信号は第１のＬＳＩ１にて複数の入力信号に分離される。こうして、７本の出力信号及び６本の入力信号は、それぞれ対応する内部回路へ接続される。即ち、各ＬＳＩの７本の端子を経由して、計１３本のデジタル信号を伝送している。
【００２２】
図２を参照して説明する。図１の両ＬＳ１、２が、仕様の変更または改良などの理由によって、伝送信号の数が変化したものとする。しかしながら、２つのＬＳＩ１、２の間の伝送路は７本であり変化しない。本例では、図１の場合と比較して、出力信号が２本増加し、入力信号が１本減少し、伝送信号の数は１３本から１４本になっている。
【００２３】
即ち、第１のＬＳＩ１の内部回路１０から第２のＬＳＩ２の内部回路２０へ９本の出力信号が送信され、第２のＬＳＩ２の内部回路２０から第１のＬＳＩ１の内部回路１０へ５本の入力信号が送信される。従って、合計１４本の伝送信号を７本の伝送路にて伝送する。
【００２４】
本例では、第１のＬＳＩ１の入出力信号セレクタ１１は、９本の出力信号Ｏ１〜Ｏ９のうち５本の出力信号Ｏ５〜Ｏ９を多重化回路１３ａへ接続している。また５本の入力信号のうち４本の入力信号Ｉ２〜Ｉ５を分離回路１３ｂから接続している。
【００２５】
逓倍クロック生成回路１２は、多重化回路１３ａにおける多重化数が５であるため、システムクロックの５倍の逓倍クロックを生成する。
多重化回路１３ａは、５本の出力信号を時分割で多重化して１本の多重化信号を生成し、それを後段の入出力極性設定回路１４へ出力する。分離回路１３ｂは、図１の場合と同様に、１本の多重化信号を分離して４本の入力信号を生成し、それを入出力信号セレクタ１１に出力する。
【００２６】
入出力極性設定回路１４は、７本の端子のうち５本に出力信号の極性、残り２本に入力信号の極性を設定する。
第２のＬＳＩ２の各回路では、図１の場合と同様に第１のＬＳＩ１にて説明した逆の手順にて、元の信号を取り出し、後段の内部回路へ接続する。
以上より、図２の回路において、伝送信号の本数が増減した場合でも、図１の場合と同様に、両ＬＳＩ間に設けられた７本の伝送路を経由して、信号伝送が可能となる。
【００２７】
図１及び図２の例では、逓倍クロック生成回路１２は一方のＬＳＩの側に配置されているが、両方のＬＳＩ内に配置してもよい。但し、この場合、両逓倍クロックの間で同期がとれている必要がある。更に、逓倍クロック生成回路１２を、２つのＬＳＩの外側に配置してもよい。
【００２８】
図３を参照して、多重化／分離回路１３における信号の時分割多重分離処理の例を説明する。本例では４系統の伝送信号Ｇ−Ａ／Ｂ／Ｃ／Ｄを多重化し、１本の端子を経由して伝送する場合を説明する。
【００２９】
本例では、伝送信号ＳＩＧ−Ａｉ〜Ｄｉは、システムクロックＳＣＬＫに同期したデジタル信号である。まずシステムクロックＳＣＬＫより、多重化する信号数に応じた周波数の逓倍クロックＳｘＣＬＫを生成する。ここでは、４本の信号を１本の信号に多重化するため、逓倍クロックＳｘＣＬＫは、システムクロックＳＣＬＫの４倍の周波数となる。
【００３０】
送信側の回路では、逓倍クロックＳｘＣＬＫのクロック周期毎に、４系統の伝送信号を順次選択し、時分割にて多重化する。こうして、１つの多重化信号ＳＩＧ−ＳＥＲＩＡＬが生成され、送信側の回路の１つの端子より送出される。
【００３１】
受信側の回路では、先ず、この多重化信号を逓倍クロックＳｘＣＬＫの立ち下がりエッジでラッチし、４本の信号ＳＩＧ−Ａｌ〜Ｄｌを生成する。次に、４本の信号ＳＩＧ−Ａｌ〜Ｄｌの各々を、システムクロックＳＣＬＫの立ち上がりエッジでラッチし、元の４系統の信号ＳＩＧ−Ａｏ〜Ｄｏを生成する。
【００３２】
送信側の伝送信号ＳＩＧ−Ａｉ〜Ｄｉと受信側の信号ＳＩＧ−Ａｏ〜Ｄｏを比較すると明らかなように、多重化／分離処理には１クロックサイクル以上の処理遅延が発生する。従って、多重化／分離を適用する信号はこの遅延が許容できるものに限られる。
【００３３】
図４を参照してデジタル信号伝送回路の動作の詳細を説明する。図４には、図１に示したデジタル信号伝送回路のうち、入出力信号セレクタ１１と多重化回路１３ａと分離回路１３ａと入出力極性設定回路１４と入出力端子ＴＩＯ２〜ＴＩＯｎ−１を示す。
【００３４】
本例のデジタル信号伝送回路は、ＬＳＩの内部回路から外部へのｘ本の出力信号Ｏ１〜Ｏｘと外部からＬＳＩの内部回路へのｙ本の入力信号Ｉ１〜Ｉｙを、これらの総和より少ないｎ本の入出力端子ＴＩＯ１〜ＴＩＯｎを経由して送受信する。
【００３５】
入出力信号セレクタ１１は、接続設定信号ＳＥＬ・Ｉ０〜Ｉｘ及びＳＥＬ・Ｏ０〜Ｏｙに基づいて、出力信号Ｏ１〜Ｏｘ及び入力信号Ｉ１〜Ｉｙを、多重化回路１３ａ、分離回路１３ｂ又は入出力極性設定回路１４のいずれかへと１対１に接続する。
【００３６】
多重化回路１３ａは、入出力信号セレクタ１１からの出力信号ＳＩＧ・ＳＯ１〜ＳＯ４を逓倍クロックＳｘＣＬＫによって時分割多重化し、入出力極性設定回路１４及び端子ＴＩＯ１を経由して外部に出力する。
【００３７】
分離回路１３ｂは、入出力端子ＴＳＩｎ及び入出力極性設定回路１４を経由して入力した入力信号を、逓倍クロックＳｘＣＬＫによって、４個の入力信号ＳＩＧ・ＳＩ１〜ＳＩ４に分離し、入出力信号セレクタ１１に出力する。
【００３８】
多重化回路１３ａ及び分離回路１３ｂを経由しない信号は、入出力極性設定回路１４において、極性設定信号ＯＥ２〜ＯＥｎ−１に基づいて、入出力制御され、入出力端子ＴＩＯ２〜ＴＩＯｎ−１を経由して送受信される。
【００３９】
図４の例では、多重化回路１３ａ及び分離回路１３ｂを経由する信号を、それぞれひとつの入出力端子ＴＩＯ１及びＴＩＯｎに接続する場合を示したが、これらの回路を経由した信号を複数の入出力端子に接続することも可能であり、この場合さらに多くのデジタル信号を伝送することが可能となる。
【００４０】
図５を参照して入出力信号セレクタ１１の構成例を説明する。入出力信号セレクタは、図示のように、単純なアナログスイッチアレイによって構成することができる。
出力信号用のスイッチは、接続設定信号ＳＥＬ・Ｏ１〜Ｏｘに基づいて、ＬＳＩの内部回路からの出力信号Ｏ１〜Ｏｘの各々を、入出力端子側の１つの信号ＳＩＧ・Ｏ１〜ＳＩＧ・Ｏｘとして、出力する。入力信号用のスイッチは、接続設定信号ＳＥＬ・Ｉ１〜Ｉｙに基づいて、分離回路又は入出力端子からの入力信号Ｉ１〜Ｉｘの各々を、内部回路への１つの入力信号Ｉ１〜Ｉｙとして、出力する。
【００４１】
ここで図示のように、入力信号の端子が余る場合、その信号はフローティング状態となり、内部回路に過大な電流が流れ、誤動作を引き起こす要因となる場合がある。この場合には未接続入力端子に０または１の固定値を設定することによって、これを抑止する。
【００４２】
また入出力信号セレクタは扱う信号数と端子数の増加に伴ってその回路規模が増加するが、これは回路側への信号と入出力端子との接続をある程度固定化することによって改善できる。ただし、接続の柔軟性はある程度制限される。
【００４３】
以上、本発明に例を説明したが、本発明は上述の例に限定されるものではなく、特許請求の範囲に記載された発明に範囲において様々な変形が可能であることは当業者にて理解されよう。
上述の例では、２つのＬＳＩ間を伝送するデジタル信号について説明したが、本発明は、それに限定されるものではない。
【００４４】
【発明の効果】
本発明によると、ＬＳＩの仕様変更や改良等によって、ＬＳＩの入出力信号数が増減した場合でも、端子やピン数を増減させることなく、入出力信号を伝送することができる効果がある。
【００４５】
本発明によると、ＬＳＩの仕様変更や改良等によって、ＬＳＩの入出力信号数が増減した場合でも、端子やピン数を増減させる必要がないから、ＬＳＩのピン数削減やパッケージの汎用化によってシステムのコストダウンが図れるという効果がある。
【図面の簡単な説明】
【図１】本発明の概要を示すブロック図の一例である。
【図２】本発明の概要を示すブロック図の別例である。
【図３】デジタル信号の時分割多重分離処理のタイミング図である。
【図４】本発明の具体的なハードウェア構成の例を示す図である。
【図５】本発明による入出力信号セレクタ回路の構成例を示す図である。
【符号の説明】
１０…内部回路、　１１…入出力信号セレクタ（伝送元）、　１２…逓倍クロック生成回路（伝送元）、　１３…多重化／分離回路（伝送元）、　１３ａ…多重化回路（伝送元）、　１３ｂ…分離回路（伝送元）、　１４…入出力極性設定回路（伝送元）、　２０…内部回路、　２１…入出力信号セレクタ（伝送先）、　２２…逓倍クロック生成回路（伝送先）、　２３…多重化／分離回路（伝送先）、　２３ａ…多重化回路（伝送先）、　２３ｂ…分離回路（伝送先）、　２４…入出力極性設定回路（伝送先）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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