(57)【要約】【課題】フューズラッチ回路の初期化を、安定的、低消費電流で行う。【解決手段】フューズの一端は、トランジスタＮ１Ａを経由して、接地点に接続され、その他端は、ノードＶａＡに接続される。例えば、フューズ接続時、制御信号ＩＮＴＶが“Ｈ”では、ノードＶａＡ及び出力信号ＦＵＳＥＯＴｎは、“Ｌ”である。制御信号ＩＮＴＶが“Ｌ”になると、トランジスタＰ１Ａがオンとなり、ＶａＡがプリチャージされる。トランジスタＰ１Ａは、低オン抵抗であるため、高速プリチャージされる。制御信号ＩＮＴＶが“Ｈ”になると、トランジスタＮ１Ａがオンとなり、ＶａＡが高速ディスチャージされる。【選択図】    図１
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【特許請求の範囲】
【請求項１】
フューズと、入力端が前記フューズの一端に接続される第１インバータと、入力端が前記第１インバータの出力端に接続される第２インバータと、ソースに第１電源電位が入力され、ドレインが前記フューズの一端に接続され、ゲートに初期化のためのパルス信号が入力される第１トランジスタと、ソースに前記第１電源電位が入力され、ドレインが前記フューズの一端に接続され、ゲートが前記第１インバータの出力端に接続される第２トランジスタと、ソースに第２電源電位が入力され、ドレインが前記フューズの他端に接続され、ゲートに前記パルス信号が入力される第３トランジスタとを具備し、前記第１トランジスタのコンダクタンスは、前記第２トランジスタのそれよりも大きいことを特徴とするフューズラッチ回路。
【請求項２】
前記第１インバータの回路閾値は、前記第１電源電位と前記第２電源電位とを足した値の半分の値に設定されることを特徴とする請求項１に記載のフューズラッチ回路。
【請求項３】
複数のフューズラッチ回路からなるフューズラッチ回路群と、前記フューズラッチ回路群の出力信号を受ける内部回路とを具備し、前記複数のフューズラッチ回路の各々は、請求項１に記載のフューズラッチ回路であることを特徴とする半導体集積回路。
【請求項４】
複数のフューズラッチ回路からなる複数のフューズラッチ回路群と、前記複数のフューズラッチ回路群の出力信号を受ける内部回路とを具備し、前記複数のフューズラッチ回路の各々は、請求項１に記載のフューズラッチ回路であり、前記複数のフューズラッチ回路群の各々には、それぞれ異なるタイミングで請求項１に記載のパルス信号が供給されることを特徴とする半導体集積回路。
【請求項５】
前記複数のフューズラッチ回路群の各々に入力される請求項１に記載のパルス信号は、時間的に、互いに重なり合わないことを特徴とする請求項４に記載の半導体集積回路。
【請求項６】
前記複数のフューズラッチ回路群の各々に請求項１に記載のパルス信号を入力するタイミングは、少なくとも前記パルス信号の幅よりも長い遅延時間を有する遅延回路により制御されることを特徴とする請求項５に記載の半導体集積回路。
【請求項７】
前記第３トランジスタは、前記フューズの端部の直下に形成されることを特徴とする請求項１に記載のフューズラッチ回路。
【請求項８】
前記フューズラッチ回路は、メモリのリダンダンシイ回路に使用されることを特徴とする請求項１に記載のフューズラッチ回路。
【請求項９】
請求項１に記載のフューズラッチ回路を備えたメモリ。
【請求項１０】
請求項３又は４に記載の半導体集積回路を備えたメモリ。
【請求項１１】
請求項１に記載のフューズラッチ回路を備えたメモリ混載マイコン。
【請求項１２】
請求項３又は４に記載の半導体集積回路を備えたメモリ混載マイコン。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電源投入時の初期化期間にフューズ状態をラッチするフューズラッチ回路に関し、特に、安定動作、低消費電流及びチップサイズの縮小が要求されるリダンダンシイ機能付きメモリ混載マイコンに使用される。
【０００２】
【従来の技術】
図１１は、従来のフューズラッチ回路の例を示している。図１２は、図１１のフューズラッチ回路を用いたシステムの例を示している。
【０００３】
フューズラッチ回路群１１０は、２４０個のフューズラッチ回路Ｌ０，Ｌ１，・・・Ｌ２３９から構成される。内部回路１２は、フューズラッチ回路Ｌ０，Ｌ１，・・・Ｌ２３９の出力信号ＦＵＳＥＯＴ０，ＦＵＳＥＯＴ１，・・・ＦＵＳＥＯＴ２３９に基づいて、制御信号ＣＮＴ０，ＣＮＴ１，・・・ＣＮＴ２３９を出力する。
【０００４】
フューズラッチ回路Ｌｎ（ｎ＝０，１，・・・２３９）は、高オン抵抗タイプＰチャネルＭＯＳトランジスタＰ１，Ｐ２、インバータＩＮＶ１，ＩＮＶ２、抵抗Ｒ、フューズ（例えば、アルミフューズ）ＡＬ−ｆｕｓｅ及びキャパシタＣ１，Ｃ２から構成される。
【０００５】
キャパシタＣ１は、電源投入時に、ノードＶａを電源レベル（ＶＤＤ）に設定する機能を有する。キャパシタＣ２は、電源投入時に、ノードＶｂを接地レベル（ＶＳＳ）に設定する機能を有する。但し、システムの初期化動作中においては、ノードＶａは、接地レベルとなり、ノードＶｂは、電源レベルとなる。
【０００６】
なお、その他の例に関わるフューズラッチ回路としては、特許文献１−５に開示されたものがある。
【０００７】
【特許文献１】
特開２００２−２９８５９４号公報
【０００８】
【特許文献２】
特開２０００−３１１４９６号公報
【０００９】
【特許文献３】
特開２００２−１７５６９６号公報
【００１０】
【特許文献４】
特開平５−４１０９６号公報
【００１１】
【特許文献５】
特開２００２−９３１８８号公報
【００１２】
【発明が解決しようとする課題】
・  フューズ接続時
図１３は、フューズ接続時（未切断時）における図１１のフューズラッチ回路の動作を示している。
【００１３】
まず、システムの初期化動作の直前である期間Ｔ１では、制御信号ＩＮＴＶが“Ｈ”レベルに設定されているため、ノードＶａは、接地レベル（“Ｌ”レベル）となる。この時、フューズラッチ回路Ｌｎの出力信号ＦＵＳＥＯＴｎも、“Ｌ”レベルとなる。
【００１４】
システムの初期化動作期間Ｔ２では、制御信号ＩＮＴＶが“Ｌ”レベルになるため、ＰチャネルＭＯＳトランジスタＰ１はオン状態になる。その結果、ノードＶａは、プリチャージ状態に入り、電源→トランジスタＰ１→ノードＶａ→抵抗Ｒ→フューズＡＬ−ｆｕｓｅ→接地点という電流経路が発生する。
【００１５】
この状態におけるフューズラッチ回路１個当たりの貫通電流は、約２５μＡとなる。但し、電源レベル（ＶＤＤ）は、約３．３Ｖ、常温であると仮定する。
【００１６】
ここで、図１２に示すシステムは、２４０個のフューズラッチ回路Ｌ０，Ｌ１，・・・Ｌ２３９を有している。また、これらフューズラッチ回路Ｌ０，Ｌ１，・・・Ｌ２３９の動作タイミングは、同じであるため、システム全体としては、合計、約６ｍＡの貫通電流ｉｖｄｄが流れることになる。
【００１７】
従って、この膨大な貫通電流ｉｖｄｄは、電源電位降下の可能性を発生させると共に、このシステムを採用するメモリ又はメモリ混載マイコンの消費電流を増大化させる。
【００１８】
また、貫通電流ｉｖｄｄによるノードＶａの電位変動を防止するため、インバータＩＮＶ１の回路閾値を高く設定することが頻繁に行われている。しかし、この場合、プロセス変動などによって、インバータＩＮＶ１の回路閾値が電源レベルまで上昇すると、システムの初期化動作期間Ｔ２において、本来、“Ｈ”であるべき出力信号ＦＵＳＥＯＴｎが“Ｌ”となる不良モードが発生する。
【００１９】
・  フューズ切断時
図１４は、フューズ切断時における図１１のフューズラッチ回路の動作を示している。
【００２０】
まず、システムの初期化動作の直前である期間Ｔ１では、制御信号ＩＮＴＶが“Ｈ”レベルに設定されているため、ノードＶａは、接地レベル（“Ｌ”レベル）となる。この時、フューズラッチ回路Ｌｎの出力信号ＦＵＳＥＯＴｎも、“Ｌ”レベルとなる。
【００２１】
システムの初期化動作期間Ｔ２では、制御信号ＩＮＴＶが“Ｌ”レベルになるため、ＰチャネルＭＯＳトランジスタＰ１はオン状態になる。その結果、ノードＶａは、プリチャージ状態に入る。ここで、ノードＶａのプリチャージには、キャパシタＣ１の容量（＝大）と高オン抵抗タイプＭＯＳトランジスタＰ１のコンダクタンスｇｍＡ（＝小）とに起因して、十分に長いプリチャージ時間が必要とされる。
【００２２】
このため、例えば、制御信号ＩＮＴＶのパルス幅、即ち、期間Ｔ２があまりにも短いと、ノードＶａの電位は、所定のプリチャージレベルにまで到達することができなくなる。その結果、ノードＶａの電位がインバータＩＮＶ１の回路閾値を超えることができないまま、プリチャージ動作が終了してしまい、本来、“Ｈ”であるべき出力信号ＦＵＳＥＯＴｎが“Ｌ”となる不良モードが発生する。
【００２３】
また、例えば、制御信号ＩＮＴＶのパルス幅が変動すると、そのパルス幅が狭い状態のときにリダンダンシイ機能が働かなくなる。結果として、不良データがシステムバスに転送され、命令データや制御データとして使用されるため、システムの不具合を招く。
【００２４】
図１５は、図１１のフューズラッチ回路５つ分のレイアウトの例を示している。
【００２５】
フューズエリアには、フューズＡＬ−ｆｕｓｅが形成される。トランジスタエリアには、トランジスタＰ１，Ｐ２及びインバータＩＮＶ１，ＩＮＶ２が形成される。配線エリアには、配線Ｗ１，Ｗ２，Ｗ３が形成され、抵抗エリアには、抵抗Ｒが形成され、キャパシタエリアには、キャパシタＣ１，Ｃ２が形成される。
【００２６】
ここで、フューズラッチ回路１個当たりに要するサイズは、約７３．２μｍ  ×  約８．０４μｍ  ＝  約５８８．５μｍ２となる。従って、２４０個のフューズラッチ回路を有する図１２のシステムでは、フューズラッチ回路群に要する面積は、約７３．２μｍ  ×  約８．０４μｍ  ×  ２４０個  ＝  １４１２４７μｍ２となる。
【００２７】
近年、１つのシステム内におけるフューズラッチ回路の個数は、増大する傾向にあり、その結果、例えば、メモリマクロの制御回路内に占めるフューズラッチ回路群の面積の割合が大きくなっている。このため、このシステムを搭載するメモリやメモリ混載マイコンなどのチップサイズが拡大している。
【００２８】
本発明の目的は、フューズラッチ回路を有するメモリやメモリ混載マイコンなどの集積回路において、初期化動作期間中の貫通電流をなくして、システムの安定化及び低消費電流化を図ること、システムの初期化のための制御信号のパルス幅が狭くても、誤動作を起こさないようにすること、フューズラッチ回路のレイアウト面積を縮小することにある。
【００２９】
【課題を解決するための手段】
（１）    本発明の例に関わるフューズラッチ回路は、フューズと、入力端が前記フューズの一端に接続される第１インバータと、入力端が前記第１インバータの出力端に接続される第２インバータと、ソースに第１電源電位が入力され、ドレインが前記フューズの一端に接続され、ゲートに初期化のためのパルス信号が入力される第１トランジスタと、ソースに前記第１電源電位が入力され、ドレインが前記フューズの一端に接続され、ゲートが前記第１インバータの出力端に接続される第２トランジスタと、ソースに第２電源電位が入力され、ドレインが前記フューズの他端に接続され、ゲートに前記パルス信号が入力される第３トランジスタとを備え、前記第１トランジスタのコンダクタンスは、前記第２トランジスタのそれよりも大きい。
【００３０】
前記第１インバータの回路閾値は、前記第１電源電位と前記第２電源電位とを足した値の半分の値に設定される。
前記第３トランジスタは、前記フューズの端部の直下に形成される。前記フューズラッチ回路は、メモリのリダンダンシイ回路に使用される。
【００３１】
（２）    本発明の例に関わる半導体集積回路は、複数のフューズラッチ回路からなるフューズラッチ回路群と、前記フューズラッチ回路群の出力信号を受ける内部回路とを備え、前記複数のフューズラッチ回路の各々は、前記（１）  に記載のフューズラッチ回路である。
【００３２】
本発明の例に関わる半導体集積回路は、複数のフューズラッチ回路からなる複数のフューズラッチ回路群と、前記複数のフューズラッチ回路群の出力信号を受ける内部回路とを備え、前記複数のフューズラッチ回路の各々は、前記（１）  に記載のフューズラッチ回路であり、前記複数のフューズラッチ回路群の各々には、それぞれ異なるタイミングで前記（１）  に記載のパルス信号が供給される。
【００３３】
前記複数のフューズラッチ回路群の各々に入力される前記（１）  に記載のパルス信号は、時間的に、互いに重なり合わない。
前記複数のフューズラッチ回路群の各々に前記（１）  に記載のパルス信号を入力するタイミングは、少なくとも前記パルス信号の幅よりも長い遅延時間を有する遅延回路により制御される。
【００３４】
（３）    本発明の例に関わるメモリは、前記（１）  に記載のフューズラッチ回路を備える。
本発明の例に関わるメモリは、前記（２）  に記載の半導体集積回路を備える。
本発明の例に関わるメモリ混載マイコンは、前記（１）  に記載のフューズラッチ回路を備える。
本発明の例に関わるメモリ混載マイコンは、前記（２）  に記載の半導体集積回路を備える。
【００３５】
【発明の実施の形態】
以下、図面を参照しながら、本発明の例に関わるフューズラッチ回路について詳細に説明する。
【００３６】
（１）  第１実施の形態
図１は、本発明の第１実施の形態に関わるフューズラッチ回路の例を示している。図２は、図１のフューズラッチ回路を用いたシステムの例を示している。
【００３７】
フューズラッチ回路群１１は、２４０個のフューズラッチ回路ＬＡ０，ＬＡ１，・・・ＬＡ２３９から構成される。内部回路１２は、フューズラッチ回路ＬＡ０，ＬＡ１，・・・ＬＡ２３９の出力信号ＦＵＳＥＯＴ０，ＦＵＳＥＯＴ１，・・・ＦＵＳＥＯＴ２３９に基づいて、制御信号ＣＮＴ０，ＣＮＴ１，・・・ＣＮＴ２３９を出力する。
【００３８】
フューズラッチ回路ＬＡｎ（ｎ＝０，１，・・・２３９）は、低オン抵抗タイプＰチャネルＭＯＳトランジスタＰ１Ａ、高オン抵抗タイプＰチャネルＭＯＳトランジスタＰ２、ＮチャネルＭＯＳトランジスタＮ１Ａ、インバータＩＮＶ１Ａ，ＩＮＶ２及びフューズ（例えば、アルミフューズ）ＡＬ−ｆｕｓｅから構成される。
【００３９】
図１のフューズラッチ回路ＬＡｎは、図１１のフューズラッチ回路Ｌｎと比べると、貫通電流を防止するためのＮチャネルＭＯＳトランジスタＮ１Ａを有している点、抵抗ＲとキャパシタＣ１，Ｃ２を有していない点、及び、高オン抵抗タイプトランジスタＰ１が低オン抵抗タイプトランジスタＰ１Ａに置き換えられている点において相違している。
【００４０】
以下、フューズ接続時（未切断時）及びフューズ切断時の動作について説明する。
【００４１】
・  フューズ接続時
図３は、フューズ接続時における図１のフューズラッチ回路の動作を示している。
【００４２】
まず、システムの初期化動作の直前である期間Ｔ１では、制御信号ＩＮＴＶが“Ｈ”レベルに設定され、ＰチャネルＭＯＳトランジスタＰ１Ａは、オフ状態、ＮチャネルＭＯＳトランジスタＮ１Ａは、オン状態となっている。このため、ノードＶａＡは、接地レベル（“Ｌ”レベル）となる。この時、フューズラッチ回路ＬＡｎの出力信号ＦＵＳＥＯＴｎも、“Ｌ”レベルとなる。
【００４３】
システムの初期化動作期間Ｔ２では、制御信号ＩＮＴＶが“Ｌ”レベルになるため、ＰチャネルＭＯＳトランジスタＰ１Ａは、オン状態、ＮチャネルＭＯＳトランジスタＮ１Ａは、オフ状態となる。その結果、ノードＶａＡは、プリチャージ状態に入る。この時、ＮチャネルＭＯＳトランジスタＮ１Ａは、オフ状態であるため、スイッチング時を除き、電源→トランジスタＰ１Ａ→ノードＶａＡ→フューズＡＬ−ｆｕｓｅ→接地点という電流経路が発生することはない。
【００４４】
また、ＮチャネルＭＯＳトランジスタＮ１Ａがオフ状態であり、かつ、ＰチャネルＭＯＳトランジスタＰ１Ａは、低いオン抵抗を有する低オン抵抗タイプトランジスタ（コンダクタンスｇｍＢ＝大）であるため、ノードＶａＡは、急速に、電源レベルにプリチャージされ、フューズラッチ回路ＬＡｎの出力信号ＦＵＳＥＯＴｎは、“Ｈ”レベルになる。
【００４５】
ラッチ出力の確定期間Ｔ３では、制御信号ＩＮＴＶが再び“Ｈ”レベルに設定されるため、ＰチャネルＭＯＳトランジスタＰ１Ａは、オフ状態、ＮチャネルＭＯＳトランジスタＮ１Ａは、オン状態となる。このため、ノードＶａＡは、急速に、接地レベル（“Ｌ”レベル）にディスチャージされる。この時、フューズラッチ回路ＬＡｎの出力信号ＦＵＳＥＯＴｎは、“Ｌ”レベルとなる。
【００４６】
・  フューズ切断時
図４は、フューズ切断時における図１のフューズラッチ回路の動作を示している。
【００４７】
まず、システムの初期化動作の直前である期間Ｔ１では、制御信号ＩＮＴＶが“Ｈ”レベルに設定され、ＰチャネルＭＯＳトランジスタＰ１Ａは、オフ状態、ＮチャネルＭＯＳトランジスタＮ１Ａは、オン状態となっている。このため、ノードＶａＡは、接地レベル（“Ｌ”レベル）となる。この時、フューズラッチ回路ＬＡｎの出力信号ＦＵＳＥＯＴｎも、“Ｌ”レベルとなる。
【００４８】
システムの初期化動作期間Ｔ２では、制御信号ＩＮＴＶが“Ｌ”レベルになるため、ＰチャネルＭＯＳトランジスタＰ１Ａは、オン状態、ＮチャネルＭＯＳトランジスタＮ１Ａは、オフ状態となる。その結果、ノードＶａＡは、プリチャージ状態に入る。この時、フューズＡＬ−ｆｕｓｅが切断されているため、電源→トランジスタＰ１Ａ→ノードＶａＡ→フューズＡＬ−ｆｕｓｅ→接地点という電流経路が発生することはない。
【００４９】
また、ＰチャネルＭＯＳトランジスタＰ１Ａは、低いオン抵抗を有する低オン抵抗タイプトランジスタ（コンダクタンスｇｍＢ＝大）であり、ノードＶａＡは、急速に、電源レベルにプリチャージされるため、初期化のための制御信号ＩＮＴＶのパルス幅、即ち、初期化動作期間Ｔ２が短くても、フューズラッチ回路ＬＡｎの出力信号ＦＵＳＥＯＴｎは、“Ｈ”レベルになり、システムが誤動作することはない。
【００５０】
さらに、フューズラッチ回路ＬＡｎの出力信号ＦＵＳＥＯＴｎが“Ｈ”レベルになった後は、高オン抵抗タイプＰチャネルＭＯＳトランジスタＰ２（コンダクタンスｇｍＣ＝小）により、出力信号ＦＵＳＥＯＴｎのレベルを安定させることができる。
【００５１】
このように、図１のフューズラッチ回路によれば、素子数の削減により、フューズラッチ回路のレイアウト面積を縮小できる。また、貫通電流を防止するためのトランジスタＮ１Ａにより、初期化動作期間中の貫通電流をなくすことができ、システムの安定化及び低消費電流化を図ることができる。さらに、プリチャージのためのトランジスタＰ１Ａを低オン抵抗タイプにすることで、ノードＶａＡが急速にプリチャージされるため、初期化のための制御信号のパルス幅が狭くても、誤動作を起こすことがない。
【００５２】
図１のフューズラッチ回路では、フューズ接続時におけるスイッチング、即ち、制御信号ＩＮＴＶのレベル（“Ｈ”／“Ｌ”）の切り替えの際に、多少の貫通電流が発生する。これに対しては、ノードＶａＡのレベルを検知するためのインバータＩＮＶ１Ａの回路閾値を、電源レベルの半分、ＶＤＤ／２に設定することで対応できる。これにより、実質的に、貫通電流をなくすことができ、フューズラッチ回路の動作安定性を向上でき、システムの安定化及び低消費電流化を図ることができる。
【００５３】
（２）  第２実施の形態
図５は、本発明の第２実施の形態に関わるフューズラッチ回路を用いたシステムの例を示している。
【００５４】
第２実施の形態は、上述の第１実施の形態の変形例である。第２実施の形態では、スイッチング時、即ち、上述の期間Ｔ１から期間Ｔ２への移り変わり時及び期間Ｔ２から期間Ｔ３への移り変わり時における動作電流の低減及び自己ノイズの低減を目的とする。
【００５５】
第２実施の形態の特徴は、多数（例えば、２４０個）のフューズラッチ回路からなるフューズラッチ回路群を、複数のフューズラッチ回路群、例えば、３つのフューズラッチ回路群１１Ａ，１１Ｂ，１１Ｃに分割し、かつ、各フューズラッチ回路群１１Ａ，１１Ｂ，１１Ｃに対して、初期化のための制御信号ＩＮＴＶを与えるタイミングを、遅延回路１３Ａ，１３Ｂにより変えた点にある。
【００５６】
このように、スイッチング時に、システムに流れる動作電流を時間的に分散することにより、ある一時期に、全てのフューズラッチ回路に一度に動作電流が流れるということがなくなり、動作電流の低減及び自己ノイズの低減を図ることができる。
【００５７】
なお、フューズラッチ回路群１１Ａ，１１Ｂ，１１Ｃ内の各フューズラッチ回路としては、例えば、図１に示すような回路をそのまま使用できる。
【００５８】
遅延回路１３Ａ，１３Ｂの例について説明する。
【００５９】
図６は、遅延回路を直列接続された複数のインバータから構成した例である。遅延回路１３Ａ，１３Ｂは、例えば、共に、図６に示すような直列接続された８個のインバータから構成される。この場合、遅延回路１３Ａ，１３Ｂの遅延時間ｔｄｌｙは、同じとなる。
【００６０】
ここで注意しなければならない点は、遅延回路１３Ａ，１３Ｂの遅延時間ｔｄｌｙを、初期化のための制御信号ＩＮＴＶのパルス幅Ｔｐｌｓよりも長く設定することにある。つまり、第２実施の形態では、制御信号ＩＮＴＶ，ＩＮＴＶ１，ＩＮＴＶ２のパルス（ロジックレベルが“Ｌ”である期間）が、互いに重なり合わないことが重要である。
【００６１】
図７は、フリップフロップ遅延回路ＦＤの例である。
遅延回路１３Ａ，１３Ｂは、例えば、共に、図７に示すように、２個のフリップフロップ遅延回路ＦＤとバッファＢＦとから構成される。遅延回路１３Ａ，１３Ｂは、ＰＳＶが“Ｈ”のとき、クロック信号ＣＬＫの制御の下、入力信号ＩＮを一定時間ｔｄｌｙだけ遅延させ、出力信号ＯＵＴとして出力する。
【００６２】
なお、図６の遅延回路と同様に、遅延回路１３Ａ，１３Ｂの遅延時間ｔｄｌｙは、初期化のための制御信号ＩＮＴＶのパルス幅Ｔｐｌｓよりも長く設定する。つまり、遅延時間ｔｄｌｙは、制御信号ＩＮＴＶ，ＩＮＴＶ１，ＩＮＴＶ２のパルス（ロジックレベルが“Ｌ”である期間）が、互いに重なり合わないことを条件に決定される。
【００６３】
（３）  動作検証
図１のフューズラッチ回路を用いた図２のシステムの動作検証を行った。
【００６４】
図８に示すように、電源レベルＶＤＤを２．５Ｖに設定したとき、制御信号ＩＮＴＶが変化してから出力信号ＦＵＳＥＯＴが変化するまでの応答時間ｔｐｄは、約１．５ｎｓとなり、システムの高速動作が確認できた。また、図９に示すように、スイッチング時に発生する貫通電流Ｉｖｃｃ，Ｉｖｓｓは、２ｍＡ程度となり、従来よりも低減できた。
【００６５】
（４）  レイアウト
図１０は、図１のフューズラッチ回路５つ分のレイアウトの例を示している。このレイアウトは、図１５の従来のレイアウトに対応している。
【００６６】
フューズエリアには、フューズＡＬ−ｆｕｓｅが形成される。トランジスタエリアには、トランジスタＮ１Ａ，Ｐ１Ａ，Ｐ２及びインバータＩＮＶ１Ａ，ＩＮＶ２が形成される。配線エリアには、配線Ｗ１，Ｗ３が形成される。
【００６７】
本レイアウトでは、抵抗が形成されるエリアとキャパシタが形成されるエリアが存在しないため、その分だけ、レイアウト面積を小さくできる。また、プリチャージのためのＰチャネルＭＯＳトランジスタＰ１Ａを低オン抵抗化（コンダクタンスｇｍＢ＝大）したため、レイアウト面積の縮小に貢献できる。
【００６８】
さらに、本レイアウトでは、トランジスタエリア（Ｎ１Ａ）が追加されているが、このエリア（Ｎ１Ａ）は、フューズエリア（ＡＬ−ｆｕｓｅ）にオーバーラップして配置できる。つまり、図１のＮチャネルＭＯＳトランジスタＮ１Ａは、フューズＡＬ−ｆｕｓｅの端部（切断部以外の部分）の直下に形成することができるため、ＮチャネルＭＯＳトランジスタＮ１Ａによるレイアウト面積の増加はない。
【００６９】
具体的には、フューズラッチ回路１個当たりに要するサイズは、約６４．０８μｍ  ×  約７．０８μｍ  ＝  約４６３．６μｍ２となる。従って、２４０個のフューズラッチ回路を有する図２のシステムでは、フューズラッチ回路群に要する面積は、約６４．０８μｍ  ×  約７．０８μｍ  ×  ２４０個  ＝  １０８８８４μｍ２となる。
【００７０】
これに対し、図１５のレイアウトの場合、フューズラッチ回路１個当たりに要するサイズは、約７３．２μｍ  ×  約８．０４μｍ  ＝  約５８８．５μｍ２であり、２４０個のフューズラッチ回路を有する図１２のシステムでは、フューズラッチ回路群に要する面積は、１４１２４７μｍ２となる。
【００７１】
このように、本発明の例によれば、フューズラッチ回路を用いたシステムの面積を、２０％以上縮小することができる。これにより、本システムを搭載したメモリや、メモリ混載マイコンなどのチップサイズの縮小に貢献できる。
【００７２】
（５）  応用例
本発明の例によるフューズラッチ回路及びこれを用いたシステムを、リダンダンシイ機能を有するメモリ混載マイコンに適用することにより、当該マイコンの初期化動作期間中における貫通電流を実質的になくすことができ、システム動作の安定化と低消費電流化を実現できる。
【００７３】
また、高速プリチャージ／ディスチャージが可能であるため、初期化のための制御信号のパルス幅が短くても、誤動作が発生せず、リダンダンシイ機能を有するメモリ混載マイコンの信頼性を向上できる。
【００７４】
このように、高速動作と安定動作を兼ね備え、レイアウト面積も縮小できるフューズラッチ回路は、高速初期化が要求されるマイコンシステム内のメモリのリダンダンシイ回路に、不良アドレスを登録しておくための回路として使用できる。また、第２実施の形態のように、フューズラッチ回路群を複数に分割し、各々のフューズラッチ回路群の初期化のタイミングをずらせば、スイッチング電流の削減とスイッチングノイズの低減を図ることができる。
【００７５】
本発明の例により、フューズラッチ回路及びこれを用いたシステムのレイアウト面積が小さくなったことに起因して、リダンダンシイ機能を有するメモリのマクロサイズを縮小することができる。
【００７６】
（６）  その他
上述の第１及び第２実施の形態に関し、電源レベル、接地レベル及びトランジスタの導電型などについては、変形が可能である。
【００７７】
例えば、電源レベル及び接地レベルについては、電源レベルを、第１電源レベルに置き換え、接地レベルを、第１電源レベルよりも低い第２電源レベルに置き換えることもできる。また、電源レベルを接地レベルに置き換え、接地レベルを電源レベルに置き換えることもできる。この場合、トランジスタＰ１Ａ，Ｐ２を、ＮチャネルＭＯＳトランジスタに置き換え、トランジスタＮ１Ａを、ＰチャネルＭＯＳトランジスタに置き換える。
【００７８】
また、フューズＡＬ−ｆｕｓｅについても、上述の第１及び第２実施の形態で説明したようなレーザ溶断フューズに限られず、これを、電気的にプログラムできる電気的フューズに置き換えることもできる。
【００７９】
さらに、ＮチャネルＭＯＳトランジスタＮ１Ａは、フューズＡＬ−ｆｕｓｅと接地点との間に接続したが、これに代えて、例えば、フューズＡＬ−ｆｕｓｅとノードＶａ１との間に接続してもよい。
【００８０】
【発明の効果】
以上、説明したように、本発明の例によれば、次のような効果を奏する。
フューズラッチ回路を有するメモリやメモリ混載マイコンなどの集積回路において、初期化動作期間中の貫通電流をなくして、システムの安定化及び低消費電流化を図ること、システムの初期化のための制御信号のパルス幅が狭くても、誤動作を起こさないようにすること、フューズラッチ回路のレイアウト面積を縮小することを、それぞれ実現できる。
【図面の簡単な説明】
【図１】本発明の第１実施の形態に関わるフューズラッチ回路を示す回路図。
【図２】図１のフューズラッチ回路を用いたシステムの例を示す図。
【図３】図１のフューズラッチ回路のフューズ接続時の動作を示す波形図。
【図４】図１のフューズラッチ回路のフューズ切断時の動作を示す波形図。
【図５】本発明の第２実施の形態に関わるシステムの例を示す図。
【図６】図５の遅延回路の例を示す図。
【図７】図５の遅延回路の例を示す図。
【図８】高速動作を検証するＳＰＩＣＥ結果を示す図。
【図９】貫通電流の低減を検証するＳＰＩＣＥ結果を示す図。
【図１０】図１のフューズラッチ回路のレイアウトの例を示す図。
【図１１】従来のフューズラッチ回路を示す回路図。
【図１２】図１１のフューズラッチ回路を用いたシステムの例を示す図。
【図１３】図１１のフューズラッチ回路のフューズ接続時の動作を示す波形図。
【図１４】図１１のフューズラッチ回路のフューズ切断時の動作を示す波形図。
【図１５】図１１のフューズラッチ回路のレイアウト例を示す図。
【符号の説明】
１１，１１Ａ，１１Ｂ，１１Ｃ，１１０  ：フューズラッチ回路群、  １２  ：内部回路、  １３Ａ，１３Ｂ  ：遅延回路、  Ｐ１，Ｐ１Ａ，Ｐ２  ：ＰチャネルＭＯＳトランジスタ、  Ｎ１Ａ  ：ＮチャネルＭＯＳトランジスタ、  ＡＬ−ｆｕｓｅ  ：フューズ、  ＩＮＶ１，ＩＮＶ１Ａ，ＩＮＶ２  ：インバータ、Ｃ１，Ｃ２  ：キャパシタ、  Ｒ  ：抵抗。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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