(57)【要約】【課題】不要輻射やノイズの発生源となる要素を抑制しつつ、転送レートや必要なデータの送信タイミングを自由に設定でき、かつ、複雑な復調回路や特別な信号を必要としない半導体回路装置を提供することを目的とする。【解決手段】正弦波を発生する正弦波発生手段と、該正弦波発生手段により発生される正弦波を基準電圧に対して正または負の半波信号として出力する半波整流手段と、該半波整流手段から出力される信号とデジタルデータとを入力し、入力されたデジタルデータの各ビットに対応した正または負の半波信号からなる信号を生成するデジタルデータ変換手段と、該デジタルデータ変換手段により変換された信号を出力する出力手段とにより、不要輻射等を抑制しつつ、転送レートや送信タイミングを自由に設定でき、かつ、複雑な復調回路や特別な信号を必要としない半導体回路装置を提供することを目的とする。【選択図】      図１
2004214851.tif 000002
【特許請求の範囲】
【請求項１】
周期波を発生する周期波発生手段と、該周期波発生手段により発生される周期波を基準電圧に対して正または負の半波信号として出力する整流手段と、該整流手段から出力される信号を入力されたデジタルデータの１，０ビットに対応して正または負の半波信号に変換するデジタルデータ変換手段と、該デジタルデータ変換手段により変換された信号を出力する出力手段とを有するデジタルデータ送信回路装置。
【請求項２】
前記周期波発生手段と異なる振幅の周期波を発生する同期信号用周期波発生手段と、前記整流手段から出力されるデジタルデータ列の先頭を示す同期信号のタイミングに対応して正または負の半波信号からなる信号を前記同期信号用周期波発生手段が発生する同期信号用周期波に基づいて生成する同期信号変換手段と、前記デジタルデータ変換手段の出力と同期信号変換手段の出力とを合成する信号合成手段とを有する請求項１に記載されたデジタルデータ送信回路装置。
【請求項３】
前記同期信号用周期波発生手段が前記周期波発生手段と異なる周波数の周期波を発生する請求項２に記載されたデジタルデータ送信回路装置。
【請求項４】
前記同期信号用周期波発生手段により発生される周期波が正弦波である請求項１または請求項３のいずれかに記載されたデジタルデータ送信回路装置。
【請求項５】
前記デジタルデータ送信回路装置から送信された信号を受信するデジタルデータ受信回路装置であって、受信信号を基準電圧に対して正または負の閾値と比較する比較器と、該比較器から出力されたパルス信号を入力し、データを再生するフィリップフロップ回路と、前記比較器から出力されたパルス信号からクロック信号を生成するＡＮＤ回路と、前記フィリップフロップ回路およびＡＮＤ回路の出力信号を入力して、デジタルデータを生成するシフトレジスタ回路とを備えたデジタルデータ受信回路装置。
【請求項６】
入力信号に含まれる同期信号を検出する同期信号検出手段と、該検出された同期信号と前記ＡＮＤ回路の出力信号とを入力しラッチ信号を生成するタイミング生成回路と、前記シフトレジスタ回路の出力信号と該タイミング生成回路の出力信号とを入力して、デジタルデータを出力するラッチ回路とを備えた請求項５に記載されたデジタルデータ受信回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、デジタルデータの送受信に用いられるデジタルデータ送信および受信回路装置に関する。
【０００２】
【従来の技術】
従来、デジタル回路において、信号を送受信する方法としては、例えば、調歩同期方式を前提としたシリアルＵＡＲＴ（ＵＡＲＴ：Ｕｎｉｖｅｒｓａｌ  Ａｓｙｎｃｈｒｏｎｏｕｓ  Ｒｅｃｅｉｖｅｒ  Ｔｒａｎｓｍｉｔｔｅｒ）を用いた方式やＰＬＬ（ＰＬＬ：Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）によるクロック再生を前提としたＳＰＤＩＦ（ＳＰＤＩＦ：Ｓｏｎｙ  Ｐｈｉｌｉｐｓ  Ｄｉｇｉｔａｌ−Ａｕｄｉｏ  Ｉｎｔｅｒｆａｃｅ）方式（例えば、特許文献１参照。）、ワード信号とビットクロック信号とデータ信号とをセットにした３線シリアル通信方式、キャリア周波数を用いて位相変調を行うｎ相ＰＳＫ（ＰＳＫ：Ｐｈａｓｅ  Ｓｈｉｆｔ  Ｋｅｙｉｎｇ）方式などが提案されている。
【０００３】
【特許文献１】
特開２００１−２５１２８４号公報（第３頁−１３頁、第９図）
【０００４】
【発明が解決しようとする課題】
しかし、特にＵＡＲＴ方式やＳＰＤＩＦ方式では、デジタル信号の伝送に伴って生ずる不要輻射の問題がある。また、ＵＡＲＴ方式では、転送レートが予め決められているために、データ伝送レートを動的に可変できる自由度が低く、３線シリアル方式では、端子数が多くなり、ｎ相ＰＳＫ方式では、複雑でかつ大規模な変調回路が必要になるという問題点もある。
そこで、本発明は、上述した問題点に鑑みてなされたものであって、転送レートや必要なデータの送信タイミングを自由に設定でき、かつ、複雑な復調回路や特別な信号を必要とせず、不要輻射やノイズの発生源となる要素を抑制できるデジタルデータ送信および受信回路装置を提供することを目的とする。
【０００５】
【課題を解決するための手段】
前記課題を解決するため、本発明は、以下の手段を提案している。
請求項１に係る発明は、周期波を発生する周期波発生手段と、該周期波発生手段により発生される周期波を基準電圧に対して正または負の半波信号として出力する整流手段と、該整流手段から出力される信号を入力されたデジタルデータの１，０ビットに対応して正または負の半波信号に変換するデジタルデータ変換手段と、該デジタルデータ変換手段により変換された信号を出力する出力手段とを有するデジタルデータ送信回路装置を提案している。
この発明によれば、周期波発生手段の作動により、所定の周波数および振幅を有する周期波が発生する。発生した周期波は整流手段に入力され、整流手段の作動により、正の半波信号と負の半波信号が生成される。これらの半波信号とデジタルデータがデジタルデータ変換手段に入力され、デジタルデータ変換手段の作動により、デジタルデータの１，０ビットに対応した半波信号が生成され、この信号が出力手段の作動により受信回路へ出力される。
【０００６】
請求項２に係る発明は、請求項１に記載された半導体回路装置について、前記周期波発生手段と異なる振幅の周期波を発生する同期信号用周期波発生手段と、前記整流手段から出力されるデジタルデータ列の先頭を示す同期信号のタイミングに対応して正または負の半波信号からなる信号を前記同期信号用周期波発生手段が発生する同期信号用周期波に基づいて生成する同期信号変換手段と、前記デジタルデータ変換手段の出力と同期信号変換手段の出力とを合成する信号合成手段とを有するデジタルデータ送信回路装置を提案している。
この発明によれば、同期信号用周期波発生手段の作動により、周期波発生手段とは振幅の異なる周期波が発生する。発生した周期波は整流手段に入力され、整流手段の作動により、正の半波信号と負の半波信号が生成される。これらの半波信号と同期信号とが同期信号変換手段に入力され、同期信号変換手段の作動により、同期信号用周期波発生手段が発生する同期信号用周期波に基づいた半波信号が生成される。この信号は、デジタルデータ変換手段の出力信号と信号合成手段により合成され、合成された信号が出力手段の作動により受信回路へ出力される。
【０００７】
請求項３に係る発明は、請求項２に記載された半導体回路装置について、前記同期信号用周期波発生手段が前記周期波発生手段と異なる周波数の周期波を発生するデジタルデータ送信回路装置を提案している。
この発明によれば、同期信号用周期波発生手段の作動により、周期波発生手段とは周波数の異なる周期波が発生する。発生した周期波は整流手段に入力され、整流手段の作動により、正の半波信号と負の半波信号が生成される。これらの半波信号と同期信号とが同期信号変換手段に入力され、同期信号変換手段の作動により、同期信号用周期波発生手段が発生する同期信号用周期波に基づいた半波信号が生成される。この信号は、デジタルデータ変換手段の出力信号と信号合成手段により合成され、合成された信号が出力手段の作動により受信回路へ出力される。また、同期信号用周期波発生手段を用いて、波長の異なる正と負の半波信号の結合により同期信号を表すことができる。
【０００８】
請求項４に係る発明は、請求項１または請求項３のいずれかに記載されたデジタルデータ送信回路装置について、前記同期信号用周期波発生手段により発生される周期波が正弦波であるデジタルデータ送信回路装置を提案している。
この発明によれば、周期波として用いられる信号が正弦波であるため、不要輻射やノイズの発生を効果的に防止することができる。
【０００９】
請求項５に係る発明は、前記デジタルデータ送信回路装置から送信された信号を受信するデジタルデータ受信回路装置であって、受信信号を基準電圧に対して正または負の閾値と比較する比較器と、該比較器から出力されたパルス信号を入力し、データを再生するフィリップフロップ回路と、前記比較器から出力されたパルス信号からクロック信号を生成するＡＮＤ回路と、前記フィリップフロップ回路およびＡＮＤ回路の出力信号を入力して、デジタルデータを生成するシフトレジスタ回路とを備えたデジタルデータ受信回路装置。を提案している。
この発明によれば、入力信号を正と負の閾値を有する比較器によって、比較することにより、２種類の抽出パルス信号を得ることができる。このパルス信号をフィリップフロップ回路に入力するとデータを再生することができる。このデータ信号と、パルス信号から生成したクロック信号とをシフトレジスタに入力すれば、所望のシリアルデータを受信することができる。
【００１０】
請求項６に係る発明は、請求項５に記載されたデジタルデータ受信回路装置について、入力信号に含まれる同期信号を検出する同期信号検出手段と、該検出された同期信号と前記ＡＮＤ回路の出力信号とを入力しラッチ信号を生成するタイミング生成回路と、前記シフトレジスタ回路の出力信号と該タイミング生成回路の出力信号とを入力して、デジタルデータを出力するラッチ回路とを備えたデジタルデータ受信回路装置。を提案している。
この発明によれば、同期信号検出手段の作動により、入力信号に含まれる同期信号が検出される。検出された同期信号は、ＡＮＤ回路の出力とともにタイミング生成回路に入力されラッチ信号が生成される。生成されたラッチ信号は、シフトレジスタ回路の出力信号とともに、ラッチ回路に入力され、所望のデジタルデータを受信することができる。
【００１１】
【発明の実施の形態】
以下、本発明の実施形態に係るデジタルデータ送信および受信回路装置について図１から図１４を参照して詳細に説明する。なお、周期波としては、正弦波または三角波等、何でもよいが、以下、実施形態の説明においては、周期波を正弦波として説明する。
本発明の第１の実施形態に係るデジタルデータ送信および受信回路装置は、信号を３値の形式で出力する送信回路である。ここで、３値とは、回路の電源電圧をＶｄとしたときに、デジタルデータの「１」がＶｄレベルに、「０」がＧＮＤレベルに、データの伝送が行われていないときがバイアスレベル（Ｖｄ／２）に相当することを意味する。
【００１２】
本発明の第１の実施形態に係る半導体回路装置は、図１に示すように正弦波発生回路１と、制御回路２と、基準電圧生成回路３と、セレクター回路４とを備えている。正弦波発生回路１は後述する制御回路２からのパラメータを入力して、所望の周波数やレベルを持つ正弦波を発生するとともに、内蔵する整流回路により、正弦波を正または負の半波の連続する信号として出力する。
制御回路２は、正弦波発生回路１に発生する正弦波に関するパラメータを出力して、正弦波発生回路１の出力を制御するとともに、デジタルデータを入力して、デジタルデータを構成する各ビットに対応して、後述するセレクター回路４を制御する。基準電圧生成回路３は、（各半波信号により形成される）出力信号の基準電圧を生成する回路である。セレクター回路４は、入力されるデジタルデータや図示しない同期信号に応じて、正弦波発生回路１から入力される所定周波数、所定レベルの正または負の半波信号を出力に割り付ける機能を有する。
【００１３】
本発明の第１の実施形態に係るデジタルデータ送信および受信回路装置による信号生成のしくみを図３を用いて説明すると、制御回路２は、まず、所定の周波数およびレベルを正弦波発生回路１にセットし、正弦波発生回路１は、これに応じて適切な正弦波を発生させる（図３（ａ）参照）。発生した正弦波は、正弦波発生回路１内の整流回路により、正の半波（図３（ａ）の実線波形）と負の半波（図３（ａ）の点線波形）とに分離されて、セレクター回路４に出力される。
一方、制御回路２には、デジタルデータが入力されており、制御回路２は、システムクロック（図３（ｃ）参照）とデジタルデータ（図３（ｂ）参照）に基づいて、セレクター回路４を制御する信号を生成して出力する。セレクター回路４は、制御回路２から入力した制御信号に基づいて、正弦波発生回路１から入力した正または負の半波信号を切り換えて、デジタルデータに対応した半波信号からなるデータ信号を生成する（図３（ｄ）参照）。
【００１４】
本発明の第１の実施形態に係るデジタルデータ送信および受信回路装置に対する受信回路は、図２に示すように、基準電圧に対して高い電圧値を閾値（以下、正の閾値という。）とするコンパレータ回路１１ａと、基準電圧に対して低い電圧値を閾値（以下、負の閾値という。）とするコンパレータ回路１１ｂと、ＳＲ−ＦＦ（ＳＲ−ＦＦ：Ｓｅｔ  Ｒｅｓｅｔ  Ｆｌｉｐ−Ｆｌｏｐ）回路１２と、ＡＮＤ回路１３と、シフトレジスタ回路１４とから構成されている。
コンパレータ回路１１ａ、１１ｂは、送信回路から入力されるデータ信号をそれぞれの閾値と比較して、その結果をパルス信号として出力する。ＳＲ−ＦＦ回路１２は、コンパレータ回路１１ａ、１１ｂからの検出パルスをそれぞれ入力してデータ再生を行う順序回路である。ＡＮＤ回路１３は、コンパレータ回路１１ａ、１１ｂからの検出パルスの論理積からクロック信号（ＰＣＫ）を抽出する。シフトレジスタ回路１４は、ＳＲ−ＦＦ１２から出力されるデータ再生信号とＡＮＤ回路１３から出力されるクロック信号（ＰＣＫ）とを入力して、シリアル信号を順次取り込む。
【００１５】
本発明の第１の実施形態に係るデジタルデータ送信および受信回路装置からの信号を受信回路において受信し、復調するしくみを図４を用いて説明する。送信回路から出力されたデータ信号（図４（ａ）参照）は、コンパレータ回路１１ａ、１１ｂに入力される。コンパレータ回路１１ａ、１１ｂには、それぞれ予め決められた値の正または負の閾値が設けられており、この閾値と入力されるデータ信号とが比較されて、その結果がパルス信号として出力される（図４（ｂ）および（ｃ）参照。ただし、これらの信号はＬアクティブである。）。なお、出力パルスを以下、Ｈ抽出パルスおよびＬ抽出パルスという。これらの抽出パルスは、もとのデジタルデータにおけるデータビットの「１」または「０」に対応するものである。
【００１６】
出力されたＨ抽出パルスは、ＳＲ−ＦＦ回路１２のセット端子に入力され、Ｌ抽出パルスは、リセット端子に入力される。ＳＲ−ＦＦ回路１２はセット端子にＬレベルの信号が入力されると、次に、リセット端子にＬレベルの信号が入力されるまで、Ｈレベルを維持した信号が出力されるため、図４の実施例では、その出力は、図４（ｅ）のようになる。
一方で、Ｈ抽出パルスおよびＬ抽出パルスは、ＡＮＤ回路１３に入力され、クロック信号（ＰＣＫ）が抽出される（図４（ｄ）参照。）。抽出されたクロック信号（ＰＣＫ）は、ＳＲ−ＦＦ回路１２の出力信号とともに、シフトレジスタ回路１４に入力されて、ＳＲ−ＦＦ回路１２の出力信号がクロック信号（ＰＣＫ）のタイミングによって、シフトレジスタ回路１４に取り込まれる（図４（ｆ）参照。）。
【００１７】
本発明の第１の実施形態によれば、ビットデータを伝送するレートや連続性はビット単位に自由度がある。また、受信回路側においては、コンパレートレベルや受信するパルス幅およびパルス間の間隔を回路や回路の製造プロセスにおけるさまざまな要因を考慮した上での最高動作速度範囲内において動的に追従させることができる。すなわち、好きなタイミングや自由なレートでバースト的にデータを転送しても特に問題はない、という特徴を有している。
【００１８】
次に、本発明の第２の実施形態について説明する。
一般に、シリアルデータを伝送するためには、データワードやデータフレームの先頭を識別可能にする必要がある。これを実現するための一般的な方法として、これらの情報を同時に通信する方法がある。本実施形態においては、この同期信号をデータに重畳して、伝送する方法について説明する。
【００１９】
本発明の第２の実施形態に係る送信回路は、図５に示すように、第１の実施形態に対して、同期信号生成回路５を付加した構成になっている。同期信号生成回路５は、フォーマットで定義される各データフレームやワード等の先頭を示す同期信号を生成し、これをセレクター回路４に出力する回路である。正弦波発生回路１は、本実施形態においては、周波数が同一でレベルの異なる２つ正弦波を発生する。正弦波発生回路１の制御は、第１の実施形態と同様に制御回路２が行い、同期信号に対応する半波波形の選択はセレクター回路４が行う。
また、本実施形態に係る受信回路は、図６に示すように、第１の実施形態に対して、同期検出回路１５、タイミング生成回路１６、パラレル信号ラッチ回路１７を付加した構成になっている。同期検出回路１５は、コンパレータ回路１１ａ、１１ｂとは異なる閾値を有しており、送信回路から入力される信号とこの閾値を比較して、入力信号の中から同期信号を検出する回路である（図８（ａ）参照）。
【００２０】
タイミング生成回路１６は、同期検出回路１５から出力される同期信号とＡＮＤ回路１３から出力されるクロック信号（ＰＣＫ）を入力して、パラレル信号ラッチ回路１７にタイミング信号（ラッチ信号）を出力する回路である。具体的には、タイミング生成回路１６は、図８（ａ）に示すように、カウンタ１８ａとデコーダ１９ａとから構成されている。カウンタ１８ａのリセット端子には、同期検出回路１５から抽出された同期信号が入力されており、データ信号から抽出されたクロック信号（ＰＣＫ）を所定数カウント（図８（ｂ）では、８ビット）した後、同期信号の検出タイミングでリセットされるようになっている（図８（ｂ）参照）。
デコーダ１９ａは、カウンタ１８ａからの信号を入力し、必要な単位のビット数毎（図８（ｂ）では、８ビット）にラッチ信号（図８（ｂ）のＬＤ信号）をパラレル信号ラッチ回路１７に出力する。パラレル信号ラッチ回路１７は、シフトレジスタ回路１４から入力されるパラレル信号を一時保持し、タイミング生成回路１６から入力されるラッチ信号により、例えば、ワード単位で出力する。
【００２１】
本実施形態によれば、図７に示すように、送信回路の出力信号には、データ信号を示す３値のほかに、データ「１」よりも高いレベル（例えば、２倍）を設定し、これを同期信号に割り当てている。また、その周期は、データビットと同一である。したがって、受信回路側にデータ信号とは異なる第３の閾値を設けておけば、容易に同期信号を検出することができる。
【００２２】
次に、本発明の第３の実施形態について説明する。
本実施形態は、第１の実施形態に対して、送信回路の正弦波発生回路１がデータ信号の周波数とは異なる周波数の正弦波を発生し、受信回路側の同期検出回路１５には、図１０（ａ）に示すカウンタ１８ｂとデコーダ１９ｂとを備えている点において相違している。図９に示す実施例では、データ信号の正弦波よりも周期が長く、しかもレベルがデータ「１」の振幅と同じである信号を制御回路２の制御に基づいて、正弦波発生回路１において発生させ、同期信号生成回路５から入力される同期信号に対応して、これを同期信号に割り当てている。
同期検出回路１５内のカウンタ１８ｂは、クロック信号（ＰＣＫ）がノンアクティブである期間をマスタークロックで計数して、クロック信号（ＰＣＫ）がアクティブになると計数値をリセットするようになっている。同期信号を検出するための計数値Ｎは、理論的には、同期信号のパルス幅ｎＴであるが、実際には、レベル検出におけるコンパレータの閾値の誤差やコンパレータの出力誤差、データ信号とマスタークロックの非同期による誤差等を吸収するために、計数値Ｎは、Ｔ＜Ｎ＜ｎＴの適当な値に設定されている。なお、ここで、Ｔはマスタークロックの周期である。
カウンタ１８ｂで計数された計数値は、デコーダ１９ｂに入力されて同期信号（ＳｙｎｃＰ）が出力される。なお、このとき、データワード中のビット間隔が第１値のレベル（すなわち、データ「１」でも「０」でもないレベル）でどれだけ空いても問題はない。検出された同期信号（ＳｙｎｃＰ）は、タイミング生成回路１６のカウンタ１８ａに入力され、カウンタ１８ａおよびデコーダ１９ａにおいて、ワード単位にパラレルデータをラッチするラッチ信号が生成される。
【００２３】
本実施形態においては、ワードは、８ビット単位になっており、そのためのタイミングは、同期信号（ＳｙｎｃＰ）でカウンタ１８ａをリセットした後に、データ信号とともに発生するクロック信号（ＰＣＫ）で８まで計数したカウント値をデコードしたものを用いている。また、シフトレジスタ回路１４からの出力信号をラッチするために必要なセットアップホールド時間を確保するために、デコーダ１９ａとパラレル信号ラッチ回路との間には、遅延回路が設けられている。なお、同期信号（ＳｙｎｃＰ）をパラレルデータのラッチ信号として用いれば、回路構成が簡略できるが、データ信号の後に同期信号を送信しないと、ラストデータを取りこぼすという問題があるため、そうした構成を採用することには問題がある。
本実施形態においては、データ通信していない領域と同期信号との識別は、データ検出用のコンパレータ回路１１ａにより可能である。また、データ信号の周期とは異なる、予め同期信号用に割り当てられた周期をタイマーで計測すれば、受信回路において、容易に同期信号を検出することができる。
【００２４】
なお、この応用例として、例えば、８ビットの単位を１ワードとして、１ワードごとに同期信号を付加するような単純かつ冗長な通信方式であれば、同期信号用に新たな正弦波を割り当てることなく、実質的に同期信号を付加することもできる。例えば、有効なデータ列の間に、一定時間ｎＴ（ここで、Ｔはデータ１ビットの周期とする。）以上のデータのない区間を設けて、これを同期信号とする方法である。なお、この場合も、同期信号に対応する信号の生成はセレクター回路４により実行される。
この応用例についての受信回路は、図１２（ａ）のようになっており、データ列の第１値レベル（すなわち、データ「１」でも「０」でもないレベル）の区間の長さがある一定間隔ｎＴである場合に、これを同期信号として検出するようになっている。このため、クロック信号（ＰＣＫ）がアクティブでない区間、すなわち、クロック信号（ＰＣＫ）がＨｉレベルの区間をマスタークロックを用いて、カウンタ回路１８ｃで計数すればよい。なお、マスタークロックには、データビット周期よりも高速な周波数のものが用いられる。
カウンタ回路１８ｃで計数するＮ値は、データワード単位でデータを伝送する場合に、予めある一定以上の間隔を空けるように定められたｎＴの期間をマスタークロックで計数したときに計数される値を用いる。また、カウンタ回路１８ｃは、クロック信号（ＰＣＫ）がアクティブ（Ｌｏｗレベル）になるとリセットされ、デコーダ１９ｃから同期信号（ＳｙｎｃＰ）を発生するようになっている。なお、この場合には、データワードの伝送期間内に各ビットの間隔がｎＴ以上空かないことが必要である。
【００２５】
この方法では、受信回路がデータ検出用のコンパレータ回路がデータを検出しない連続した区間を内部タイマーで計測することにより、同期信号を検出することができる。ただし、この方法は、予め、データを通信するビットの周期が固定されている必要がある。しかし、この方法によれば、３値レベルだけでデータ信号と同期信号とをともに伝送できる利点がある。
【００２６】
次に、本発明の第４の実施形態について説明する。
デジタルデータの送受信において、データ通信フォームを構成する場合、一般的なフレーム単位の構造だけでなく、異なる複数のチャンネルを用いたり、データやコマンドの種別など伝送するデータの種類やシステムの仕様によって、同期信号を複数使用したい場合がある。そのため、例えば、振幅レベルを細かく分けて、各レベルごとに異なった意味づけをした同期信号を割り当てたり、信号幅を細かく分けて、同様の割り付けを行うことも考えられるが、このような方法では、同期信号の数が増すごとに、回路規模が大きくなり、検出精度もある程度高いものが必要になるなどコストアップを避けられない。本実施形態における送信回路は、３値レベルの伝送方式で、様々な同期信号の識別を可能とするものである。
【００２７】
本実施形態に係る送信回路内の正弦波発生回路１は、振幅や周波数の異なる様々な正弦波を発生する。本実施形態においては、同期信号に相当する信号が正の半波と負の半波とで構成されている。このとき、正の半波をデータ「１」に相当する閾値でコンパレートしたときのパルス幅をΔｔＨ、同様に、負の半波に相当するパルス幅をΔｔＬとすると、例えば、ΔｔＨ＝ΔｔＬとΔｔＨ＜ΔｔＬとΔｔＨ＞ΔｔＬとで、同じ同期信号でも３種類の態様を表現できる。なお、マスタークロックの周期をＴ、復調された同期信号のパルス幅をΔｔとしたとき、Ｔ＜Δｔである。また、このような同期信号に対応する信号の生成は、セレクター回路４により実行される。
【００２８】
本実施形態における受信回路は、図１４（ａ）のように構成されている。
カウンタ１８ｄおよびデコーダ１９ｄは、コンパレータ回路１１ａで検出される信号（図１４（ｂ）中、Ｐ＋信号）のデータ「１」に相当する区間を計数し、ラッチ信号を出力する回路であり、カウンタ１８ｅおよびデコーダ１９ｅは、コンパレータ回路１１ｂで検出される信号（図１４（ｂ）中、Ｐ−信号）のデータ「０」に相当する区間を計数し、ラッチ信号を出力する回路である。
図１４（ｂ）で、同期信号Ｓｙｎｃ２は、信号がレベル「１」の区間ΔｔＨ＝ｎで、信号がレベル「０」の区間ΔｔＬ＝ｍであり、同様に、同期信号Ｓｙｎｃ３は、ΔｔＨ＝ｍ、ΔｔＬ＝ｎ、図示しない同期信号Ｓｙｎｃ１は、ΔｔＨ＝ΔｔＬである。なお、ｎ＞ｍ＞Ｔの関係がある。なお、ここで、Ｔはマスタークロックの周期を示す。
【００２９】
また、実際に計数する計数値は、前述のように、レベル検出におけるコンパレータの閾値の誤差やコンパレータの出力誤差、データ信号とマスタークロックの非同期による誤差等を吸収するために、間隔ｎおよびｍを検出するための計数値ｎ´およびｍ´は、ｎ＞ｎ´＞Ｔ，ｍ＞ｍ´＞Ｔの関係にある。デコーダ回路１９ｄ、１９ｅは、計数値ｎ´およびｍ´と、これらがＴよりも大きいことを検知するデコード値の情報（図１４（ｂ）中、ＡおよびＢ信号）をＰ＋信号およびＰ−信号のタイミングに合わせてラッチした信号としてデジタルコンパレータ２０に出力する。
デジタルコンパレータ２０では、Ａ信号およびＢ信号から、（１）Ａ＝ｎ´、Ｂ＝ｍ´であればΔｔＨ＞ΔｔＬ、（２）Ａ＝ｍ´、Ｂ＝ｎ´であればΔｔＨ＜ΔｔＬ、（３）｜Ａ−Ｂ｜＜Ｔであれば ΔｔＨ＝ΔｔＬであることを判別する。なお、ΔｔＨ＝ΔｔＬであるか否かは、Ａ、ＢがともにＴ以上であるため、その差分が規定のＮよりも小さいか否かで検出することができる。
【００３０】
図１３は、上記の３つの態様を示している。受信回路においては、タイマーを用いて各パルス幅を計測し、正と負のパルス幅を比較することで、その同期信号がデータフレームの先頭を示しているのか、１ｃｈデータのワードの先頭を示しているのか、２ｃｈデータのワードの先頭を示しているのかというように、各態様の同期信号を識別することができる。なお、４種以上の同期信号を構成したい場合には、単純なパルス幅の大小関係だけでなく、ΔｔＨがΔｔＬに対して、どの程度大きいのかあるいは小さいのかを定義することにより、理論上は無限に種類を増やすことができる。
【００３１】
本実施形態の応用例として以下のようなものも考えられる。
例えば，データ通信構造をフレーム単位で構築し、フレーム内を、サンプリング周波数ｆＳ＝４８ｋＨｚの１ｃｈＰＣＭオーディオデータと制御信号とで構成して、フレーム周期１０２４ｆＳ（約２１ｍｓｅｃ）で転送する場合、１フレーム期間内に１０２４個のサンプルを送信しなければならない。
この場合、通常の通信方式であれば、ｆＳ周期ごとに、各サンプルデータを規則正しく送ることが必要であるが、図１０（ｂ）のＳｙｎｃ（３）＋データのような構造であれば、フレーム内に送信するサンプルの個数さえ正しければ、時間軸上で圧縮された好きなタイミング、すなわち、送信側の処理状態により変動するタイミングで、サンプルを送信することができる。
また、データ用の同期信号Ｓｙｎｃ（３）と制御信号用の同期信号Ｓｙｎｃ（２）の識別が可能であることから、ミュートやボリュームの設定などの制御信号も決められたタイミングで重累するのではなく、必要な時に、必要なタイミングでデータの間に埋め込んで送信することができる。さらに、フレーム単位での処理に必要なフレーム同期信号Ｓｙｎｃ（１）も付加されているため、フレーム内での必要な処理と通信が完了された後は、次のフレームまでは何も通信されなくてもよく、これらのタイミングは、フレーム毎に異なっても問題ない。
【００３２】
以上、図面を参照して本発明の実施の形態について詳述してきたが、具体的な構成はこれらの実施の形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計変更等も含まれる。例えば、本実施形態においては、送信側で、デジタル信号の「１」および「０」に対応させる基本波形として正弦波を用いて説明したが、これに限らず、三角波や矩形波を時定数回路でなまらせたようなもの（図３（ｅ）参照）のようなものを用いてもよい。但し、このような波形を用いる場合には、反転波形も同時に生成して３値レベルにバイアスされることが必要である。
【００３３】
また、本実施形態においては、電源レベルＶｄとＧＮＤレベルおよびＶｄ／２を３値のレベルに割り当てたが、例えば、データ「１」に対応するレベルを＋Ｖｄに、データ「０」に対応するレベルを−Ｖｄレベルに、データのないレベルをＧＮＤレベルに割り当ててもよい。但し、本実施例のように構成した方が、コンパレート回路にオペアンプではなく、通常のインバータタイプのデジタル入力バッファ回路を用いて、その閾値をコントロールすることにより、安価に回路を構成できる利点がある。
また、第２の実施形態においては、同期信号用の半波波形として正転半波を用いる例を説明したが、これに代えて、反転半波を用いてもよい。但し、単電源で構成される回路においては、正転半波に限られる。
【００３４】
【発明の効果】
以上のように、この発明によれば、同期信号を含めたシリアルデータ伝送が可能となることから、受信用のクロックはもとより、大規模な変復調回路が不要となり、回路のコストダウンが期待できるという効果がある。また、転送レートや送信タイミングを自由に設定できるため、自由度の高いデータ伝送回路を提供できるという効果がある。
【００３５】
また、データ伝送に正弦波を用いることとしたので、矩形波によるデータ伝送では問題となる高調波成分により生ずる不要輻射やスイッチングによるノイズの発生を抑制することができる。そのため、他の回路に不必要な影響を及ぼすことがなく、高速のデータ伝送を実現できるという効果がある。
【図面の簡単な説明】
【図１】第１の実施形態に係る送信回路の構成図である。
【図２】第１の実施形態に係る受信回路の構成図である。
【図３】第１の実施形態に係る送信信号の変調波形を示す図である。
【図４】第１の実施形態に係る受信信号の復調波形を示す図である。
【図５】第２の実施形態に係る送信回路の構成図である。
【図６】第２の実施形態に係る受信回路の構成図である。
【図７】第２の実施形態に係る送信信号の変調波形を示す図である。
【図８】第２の実施形態に係る受信回路の構成図および受信信号の復調に関する波形を示す図である。
【図９】第３の実施形態に係る送信信号の変調波形を示す図である。
【図１０】第３の実施形態に係る受信回路の構成図および受信信号の復調に関する波形を示す図である。
【図１１】第３の実施形態についての応用例に関する送信信号の変調波形を示す図である。
【図１２】第３の実施形態についての応用例に関する受信回路の構成図および受信信号の復調に関する波形を示す図である。
【図１３】第３の実施形態に係る送信信号の変調波形を示す図である。
【図１４】第３の実施形態に係る受信回路の構成図および受信信号の復調に関する波形を示す図である。
【符号の説明】
１・・・正弦波発生回路、２・・・制御回路、３・・・基準電圧生成回路、４・・・セレクター回路、５・・・同期信号生成回路、１１ａ、１１ｂ・・・コンパレータ回路、１２・・・ＳＲ−ＦＦ回路、１３・・・ＡＮＤ回路、１４・・・シフトレジスタ回路、１５・・・同期検出回路、１６・・・タイミング生成回路、１７・・・パラレル信号ラッチ回路、１８ａ、１８ｂ、１８ｃ、１８ｄ・・・カウンタ、１９ａ、１９ｂ、１９ｃ、１９ｄ・・・デコーダ、２０・・・デジタルコンパレータ、２１・・・フレーム処理回路、
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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