(57)【要約】【課題】順方向パルスシフト時と逆方向パルスシフト時とでシフトレジスタの出力信号にバラツキが生じることを防止する。【解決手段】順方向パルスシフト時には、第１６トランジスタｔｒ１６をオフすることによって、第５トランジスタｔｒ５と第７トランジスタｔｒ７間に貫通電流が流れることを防止する。逆方向パルスシフト時には、第１５トランジスタｔｒ１５をオフすることによって、第５トランジスタｔｒ５と第６トランジスタｔｒ６間に貫通電流が流れることを防止する。【選択図】      図４
2004185684.tif 000002
【特許請求の範囲】
【請求項１】
第１クロック端子と出力端子間の導電パスをもつ第１トランジスタと、電源電極と出力端子間の導電パスをもつ第２トランジスタを有する出力回路と、
順方向パルス入力端子と第１トランジスタの制御電極間の導電パスをもつ第３トランジスタと、逆方向パルス入力端子と第１トランジスタの制御電極間の導電パスをもつ第４トランジスタと、電源電極と第２トランジスタの制御電極間の導電パスをもつ第５トランジスタを有し、順方向パルスシフト時に第３トランジスタと第１トランジスタ間を導通させるとともに順方向パルス入力端子と第５トランジスタの制御電極間を導通させ、逆方向パルスシフト時に第４トランジスタと第１トランジスタ間を導通させるとともに逆方向パルス入力端子と第５トランジスタの制御電極間を導通させる入力回路と、
第２クロック端子と第２トランジスタの制御電極間の導電パスをもつ第６トランジスタと、第３クロック端子と第２トランジスタの制御電極間の導電パスをもつ第７トランジスタと、電源電極と第１トランジスタの制御電極間の導電パスをもつ第８トランジスタを有し、順方向パルスシフト時に第６トランジスタと第２トランジスタの制御電極および第８トランジスタの制御電極との間を導通させ、逆方向パルスシフト時に第７トランジスタと第２トランジスタの制御電極および第８トランジスタの制御電極との間を導通させるリセット回路と、
第１トランジスタがオンで第２トランジスタがオフの状態で第１クロック端子に入力されるクロック信号の電圧レベルが反転する場合に、第２トランジスタの制御電極における電圧レベルが反転することを防止する反転防止回路と、
を有することを特徴とする双方向シフトレジスタ。
【請求項２】
前記入力回路は、第３トランジスタと第１トランジスタの制御電極間の導電パスをもつ第１１トランジスタと、
第４トランジスタと第１トランジスタ間の導電パスをもつ第１２トランジスタと、
順方向パルス入力端子と第５トランジスタ間の導電パスをもつ第１３トランジスタと、
逆方向パルス入力端子と第５トランジスタ間の導電パスをもつ第１４トランジスタとを有し、
順方向パルスシフト時に第１１トランジスタおよび第１３トランジスタをオンさせ、逆方向パルスシフト時に第１２トランジスタおよび第１４トランジスタをオンさせることを特徴とする請求項１記載の双方向シフトレジスタ。
【請求項３】
前記リセット回路は、第６トランジスタと第２トランジスタおよび第８トランジスタとの間の導電パスをもつ第１５トランジスタと、
第７トランジスタと第２トランジスタおよび第８トランジスタとの間の導電パスをもつ第１６トランジスタとを有し、
順方向パルスシフト時に第１５トランジスタをオンさせ、逆方向パルスシフト時に第１６トランジスタをオンさせることを特徴とする請求項１又は２記載の双方向シフトレジスタ。
【請求項４】
前記反転防止回路は、電源電極と第２トランジスタの制御電極間の導電パスと第１トランジスタの制御電極への導電パスをもつ第９トランジスタと、
第９トランジスタと第２トランジスタ間の導電パスと第１クロック端子への導電パスをもつ第１０トランジスタと、
を有することを特徴とする請求項１乃至３のいずれかに記載の双方向シフトレジスタ。
【請求項５】
各双方向シフトレジスタが、第１クロック端子と出力端子間の導電パスをもつ第１トランジスタと、電源電極と出力端子間の導電パスをもつ第２トランジスタを有する出力回路と、
順方向パルス入力端子と第１トランジスタの制御電極間の導電パスをもつ第３トランジスタと、逆方向パルス入力端子と第１トランジスタの制御電極間の導電パスをもつ第４トランジスタと、電源電極と第２トランジスタの制御電極間の導電パスをもつ第５トランジスタを有し、順方向パルスシフト時に第３トランジスタと第１トランジスタ間を導通させるとともに順方向パルス入力端子と第５トランジスタの制御電極間を導通させ、逆方向パルスシフト時に第４トランジスタと第１トランジスタ間を導通させるとともに逆方向パルス入力端子と第５トランジスタの制御電極間を導通させる入力回路と、
第２クロック端子と第２トランジスタの制御電極間の導電パスをもつ第６トランジスタと、第３クロック端子と第２トランジスタの制御電極間の導電パスをもつ第７トランジスタと、電源電極と第１トランジスタの制御電極間の導電パスをもつ第８トランジスタを有し、順方向パルスシフト時に第６トランジスタと第２トランジスタの制御電極および第８トランジスタの制御電極との間を導通させ、逆方向パルスシフト時に第７トランジスタと第２トランジスタの制御電極および第８トランジスタの制御電極との間を導通させるリセット回路と、
第１トランジスタがオンで第２トランジスタがオフの状態で第１クロック端子に入力されるクロック信号の電圧レベルが反転する場合に、第２トランジスタの制御電極における電圧レベルが反転することを防止する反転防止回路と、をそれぞれ有し、
各双方向シフトレジスタの出力端子からの出力信号が、前段の双方向シフトレジスタの逆方向パルス入力端子に入力されるとともに後段の双方向シフトレジスタの順方向パルス入力端子に入力されるように縦列接続された複数の双方向シフトレジスタを有することを特徴とする駆動回路。
【請求項６】
前記入力回路は、第３トランジスタと第１トランジスタの制御電極間の導電パスをもつ第１１トランジスタと、
第４トランジスタと第１トランジスタ間の導電パスをもつ第１２トランジスタと、
順方向パルス入力端子と第５トランジスタ間の導電パスをもつ第１３トランジスタと、
逆方向パルス入力端子と第５トランジスタ間の導電パスをもつ第１４トランジスタとを有し、
順方向パルスシフト時に第１１トランジスタおよび第１３トランジスタをオンさせ、逆方向パルスシフト時に第１２トランジスタおよび第１４トランジスタをオンさせることを特徴とする請求項５記載の駆動回路。
【請求項７】
前記リセット回路は、第６トランジスタと第２トランジスタおよび第８トランジスタとの間の導電パスをもつ第１５トランジスタと、
第７トランジスタと第２トランジスタおよび第８トランジスタとの間の導電パスをもつ第１６トランジスタとを有し、
順方向パルスシフト時に第１５トランジスタをオンさせ、逆方向パルスシフト時に第１６トランジスタをオンさせることを特徴とする請求項５又は６記載の駆動回路。
【請求項８】
前記反転防止回路は、電源電極と第２トランジスタの制御電極間の導電パスと第１トランジスタの制御電極への導電パスをもつ第９トランジスタと、
第９トランジスタと第２トランジスタ間の導電パスと第１クロック端子への導電パスをもつ第１０トランジスタと、
を有することを特徴とする請求項５乃至７のいずれかに記載の駆動回路。
【請求項９】
各双方向シフトレジスタが、第１クロック端子と出力端子間の導電パスをもつ第１トランジスタと、電源電極と出力端子間の導電パスをもつ第２トランジスタを有する出力回路と、
順方向パルス入力端子と第１トランジスタの制御電極間の導電パスをもつ第３トランジスタと、逆方向パルス入力端子と第１トランジスタの制御電極間の導電パスをもつ第４トランジスタと、電源電極と第２トランジスタの制御電極間の導電パスをもつ第５トランジスタを有し、順方向パルスシフト時に第３トランジスタと第１トランジスタ間を導通させるとともに順方向パルス入力端子と第５トランジスタの制御電極間を導通させ、逆方向パルスシフト時に第４トランジスタと第１トランジスタ間を導通させるとともに逆方向パルス入力端子と第５トランジスタの制御電極間を導通させる入力回路と、
第２クロック端子と第２トランジスタの制御電極間の導電パスをもつ第６トランジスタと、第３クロック端子と第２トランジスタの制御電極間の導電パスをもつ第７トランジスタと、電源電極と第１トランジスタの制御電極間の導電パスをもつ第８トランジスタを有し、順方向パルスシフト時に第６トランジスタと第２トランジスタの制御電極および第８トランジスタの制御電極との間を導通させ、逆方向パルスシフト時に第７トランジスタと第２トランジスタの制御電極および第８トランジスタの制御電極との間を導通させるリセット回路と、
第１トランジスタがオンで第２トランジスタがオフの状態で第１クロック端子に入力されるクロック信号の電圧レベルが反転する場合に、第２トランジスタの制御電極における電圧レベルが反転することを防止する反転防止回路と、をそれぞれ有し、
各双方向シフトレジスタの出力端子からの出力信号が、前段の双方向シフトレジスタの逆方向パルス入力端子に入力されるとともに後段の双方向シフトレジスタの順方向パルス入力端子に入力されるように縦列接続された複数の双方向シフトレジスタを走査線駆動回路又は信号線駆動回路のうちの少なくとも一方に備え、
走査線駆動回路と、信号線駆動回路と、走査線駆動回路からの複数の走査線と信号線駆動回路からの複数の信号線との各交差部に設けられたスイッチング素子と、各スイッチング素子に設けられた画素電極を備えたアレイ基板と、
前記アレイ基板に対向して配置され、前記各画素電極に電気的に相対する対向電極が設けられた対向基板と、
前記アレイ基板と前記対向基板との間に保持された表示層と、
を有することを特徴とする平面表示装置。
【請求項１０】
前記入力回路は、第３トランジスタと第１トランジスタの制御電極間の導電パスをもつ第１１トランジスタと、
第４トランジスタと第１トランジスタ間の導電パスをもつ第１２トランジスタと、
順方向パルス入力端子と第５トランジスタ間の導電パスをもつ第１３トランジスタと、
逆方向パルス入力端子と第５トランジスタ間の導電パスをもつ第１４トランジスタとを有し、
順方向パルスシフト時に第１１トランジスタおよび第１３トランジスタをオンさせ、逆方向パルスシフト時に第１２トランジスタおよび第１４トランジスタをオンさせることを特徴とする請求項９記載の平面表示装置。
【請求項１１】
前記リセット回路は、第６トランジスタと第２トランジスタおよび第８トランジスタとの間の導電パスをもつ第１５トランジスタと、
第７トランジスタと第２トランジスタおよび第８トランジスタとの間の導電パスをもつ第１６トランジスタとを有し、
順方向パルスシフト時に第１５トランジスタをオンさせ、逆方向パルスシフト時に第１６トランジスタをオンさせることを特徴とする請求項９又は１０記載の平面表示装置。
【請求項１２】
前記反転防止回路は、電源電極と第２トランジスタの制御電極間の導電パスと第１トランジスタの制御電極への導電パスをもつ第９トランジスタと、
第９トランジスタと第２トランジスタ間の導電パスと第１クロック端子への導電パスをもつ第１０トランジスタと、
を有することを特徴とする請求項９乃至１１のいずれかに記載の平面表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、順方向パルスシフトと逆方向パルスシフトの双方が可能な双方向シフトレジスタ、これを用いた駆動回路、平面表示装置に関する。
【０００２】
【従来の技術】
近年、液晶表示装置に代表される平面表示装置は、薄型、軽量且つ低消費電力であることから、各種機器の表示装置として用いられている。最近では、更なる薄型・軽量化や低コスト化を実現するために、従来のアモルファスシリコン薄膜トランジスタに比べ、電子移動度が高い低温ポリシリコン薄膜トランジスタを用いて駆動回路を構成し、この駆動回路をガラス製のアレイ基板上に一体的に形成する技術が確立されている。
【０００３】
液晶表示装置は、一般的にはアレイ基板とこれに対向して配置された対向基板との間隙に液晶層を配置した構成である。アレイ基板には複数の走査線と複数の信号線が交差するように配線され、これら走査線と信号線の各交差部にスイッチング素子とこれに接続された画素電極が配置される。また、アレイ基板には駆動回路として、信号線を駆動する信号線駆動回路、走査線を駆動する走査線駆動回路が配置される。信号線駆動回路は、各信号線に対してパルスの位相をシフトさせて出力する水平シフトレジスタを備え、走査線駆動回路は、各走査線に対してパルスの位相をシフトさせて出力する垂直シフトレジスタを備える。対向基板には画素電極と電気的に相対する対向電極が配置される。
【０００４】
水平シフトレジスタおよび垂直シフトレジスタには、一般的には３位相シフトレジスタが用いられる。３位相シフトレジスタは、複数の同一構成のシフトレジスタを縦列に接続し、位相の異なる３つのクロック信号を用いることによって、初段のシフトレジスタに入力されたパルスの位相を各シフトレジスタでシフトさせながら後段のシフトレジスタへ伝搬させていくものである。
【０００５】
【発明が解決しようとする課題】
しかしながら、各シフトレジスタにおけるパルスの伝播方向を逆にする場合には、順方向パルスシフトの場合と同様の回路構成では、各シフトレジスタの出力信号が十分な電位レベルで得られないという問題があった。
【０００６】
このように、順方向パルスシフト時と逆方向パルスシフト時とで出力信号の電位レベルにバラツキがあることは、表示品位の劣化の要因となっていた。
【０００７】
本発明は、上記に鑑みてなされたものであり、その目的とするところは、順方向パルスシフト時と逆方向パルスシフト時とで出力信号の電位レベルにバラツキが生じることを防止した双方向シフトレジスタを提供することにある。
【０００８】
本発明の別の目的は、上記双方向シフトレジスタを用いた駆動回路、平面表示装置を提供することにある。
【０００９】
【課題を解決するための手段】
第１の本発明に係る双方向シフトレジスタは、第１クロック端子と出力端子間の導電パスをもつ第１トランジスタと、電源電極と出力端子間の導電パスをもつ第２トランジスタを有する出力回路と、順方向パルス入力端子と第１トランジスタの制御電極間の導電パスをもつ第３トランジスタと、逆方向パルス入力端子と第１トランジスタの制御電極間の導電パスをもつ第４トランジスタと、電源電極と第２トランジスタの制御電極間の導電パスをもつ第５トランジスタを有し、順方向パルスシフト時に第３トランジスタと第１トランジスタ間を導通させるとともに順方向パルス入力端子と第５トランジスタの制御電極間を導通させ、逆方向パルスシフト時に第４トランジスタと第１トランジスタ間を導通させるとともに逆方向パルス入力端子と第５トランジスタの制御電極間を導通させる入力回路と、第２クロック端子と第２トランジスタの制御電極間の導電パスをもつ第６トランジスタと、第３クロック端子と第２トランジスタの制御電極間の導電パスをもつ第７トランジスタと、電源電極と第１トランジスタの制御電極間の導電パスをもつ第８トランジスタを有し、順方向パルスシフト時に第６トランジスタと第２トランジスタの制御電極および第８トランジスタの制御電極との間を導通させ、逆方向パルスシフト時に第７トランジスタと第２トランジスタの制御電極および第８トランジスタの制御電極との間を導通させるリセット回路と、第１トランジスタがオンで第２トランジスタがオフの状態で第１クロック端子に入力されるクロック信号の電圧レベルが反転する場合に、第２トランジスタの制御電極における電圧レベルが反転することを防止する反転防止回路と、を有することを特徴とする。
【００１０】
本発明にあっては、順方向パルスシフト時には、リセット回路の第６トランジスタと第２トランジスタの制御電極間を導通させ、第７トランジスタと第２トランジスタの制御電極間は導通させないことによって、第２トランジスタの制御電極への導電パスをもつ第５トランジスタｔｒ５と第７トランジスタｔｒ７との間に貫通電流が流れることを防止する。
【００１１】
逆方向パルスシフト時には、リセット回路の第７トランジスタと第２トランジスタの制御電極間を導通させ、第６トランジスタと第２トランジスタの制御電極間は導通させないことによって、第５トランジスタｔｒ５と第６トランジスタと間に貫通電流が流れることを防止する。
【００１２】
このように貫通電流を防止することによって、消費電力の増大を抑制する。
【００１３】
また、貫通電流を防止することによって、第２トランジスタの制御電極への導電パスの電位が十分に上昇するようになるので、第８トランジスタと第２トランジスタは完全なオフ状態となる。第８トランジスタが完全なオフ状態となることによって、第１トランジスタの制御電極への導電パスには入力のローレベルが伝わり、第１トランジスタが完全なオン状態となる。このように第１トランジスタと第２トランジスタのうち、どちらか一方がオンのときには他方が完全にオフすることによって、両方同時にオンすることがないので、出力信号の電位レベルを安定させることができる。これによって、順方向パルスシフト時と逆方向パルスシフト時とで出力信号の電位レベルにバラツキが生じることを防止する。
【００１４】
第２の本発明に係る駆動回路は、各双方向シフトレジスタが、第１クロック端子と出力端子間の導電パスをもつ第１トランジスタと、電源電極と出力端子間の導電パスをもつ第２トランジスタを有する出力回路と、順方向パルス入力端子と第１トランジスタの制御電極間の導電パスをもつ第３トランジスタと、逆方向パルス入力端子と第１トランジスタの制御電極間の導電パスをもつ第４トランジスタと、電源電極と第２トランジスタの制御電極間の導電パスをもつ第５トランジスタを有し、順方向パルスシフト時に第３トランジスタと第１トランジスタ間を導通させるとともに順方向パルス入力端子と第５トランジスタの制御電極間を導通させ、逆方向パルスシフト時に第４トランジスタと第１トランジスタ間を導通させるとともに逆方向パルス入力端子と第５トランジスタの制御電極間を導通させる入力回路と、第２クロック端子と第２トランジスタの制御電極間の導電パスをもつ第６トランジスタと、第３クロック端子と第２トランジスタの制御電極間の導電パスをもつ第７トランジスタと、電源電極と第１トランジスタの制御電極間の導電パスをもつ第８トランジスタを有し、順方向パルスシフト時に第６トランジスタと第２トランジスタの制御電極および第８トランジスタの制御電極との間を導通させ、逆方向パルスシフト時に第７トランジスタと第２トランジスタの制御電極および第８トランジスタの制御電極との間を導通させるリセット回路と、第１トランジスタがオンで第２トランジスタがオフの状態で第１クロック端子に入力されるクロック信号の電圧レベルが反転する場合に、第２トランジスタの制御電極における電圧レベルが反転することを防止する反転防止回路と、をそれぞれ有し、各双方向シフトレジスタの出力端子からの出力信号が、前段の双方向シフトレジスタの逆方向パルス入力端子に入力されるとともに後段の双方向シフトレジスタの順方向パルス入力端子に入力されるように縦列接続された複数の双方向シフトレジスタを有することを特徴とする。
【００１５】
第３の本発明に係る平面表示装置は、各双方向シフトレジスタが、第１クロック端子と出力端子間の導電パスをもつ第１トランジスタと、電源電極と出力端子間の導電パスをもつ第２トランジスタを有する出力回路と、順方向パルス入力端子と第１トランジスタの制御電極間の導電パスをもつ第３トランジスタと、逆方向パルス入力端子と第１トランジスタの制御電極間の導電パスをもつ第４トランジスタと、電源電極と第２トランジスタの制御電極間の導電パスをもつ第５トランジスタを有し、順方向パルスシフト時に第３トランジスタと第１トランジスタ間を導通させるとともに順方向パルス入力端子と第５トランジスタの制御電極間を導通させ、逆方向パルスシフト時に第４トランジスタと第１トランジスタ間を導通させるとともに逆方向パルス入力端子と第５トランジスタの制御電極間を導通させる入力回路と、第２クロック端子と第２トランジスタの制御電極間の導電パスをもつ第６トランジスタと、第３クロック端子と第２トランジスタの制御電極間の導電パスをもつ第７トランジスタと、電源電極と第１トランジスタの制御電極間の導電パスをもつ第８トランジスタを有し、順方向パルスシフト時に第６トランジスタと第２トランジスタの制御電極および第８トランジスタの制御電極との間を導通させ、逆方向パルスシフト時に第７トランジスタと第２トランジスタの制御電極および第８トランジスタの制御電極との間を導通させるリセット回路と、第１トランジスタがオンで第２トランジスタがオフの状態で第１クロック端子に入力されるクロック信号の電圧レベルが反転する場合に、第２トランジスタの制御電極における電圧レベルが反転することを防止する反転防止回路と、をそれぞれ有し、各双方向シフトレジスタの出力端子からの出力信号が、前段の双方向シフトレジスタの逆方向パルス入力端子に入力されるとともに後段の双方向シフトレジスタの順方向パルス入力端子に入力されるように縦列接続された複数の双方向シフトレジスタを走査線駆動回路又は信号線駆動回路のうちの少なくとも一方に備え、走査線駆動回路と、信号線駆動回路と、走査線駆動回路からの複数の走査線と信号線駆動回路からの複数の信号線との各交差部に設けられたスイッチング素子と、各スイッチング素子に設けられた画素電極を備えたアレイ基板と、前記アレイ基板に対向して配置され、前記各画素電極に電気的に相対する対向電極が設けられた対向基板と、前記アレイ基板と前記対向基板との間に保持された表示層と、を有することを特徴とする。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態について図面を用いて説明する。
【００１７】
図１の回路図に示すように、本実施の形態における平面表示装置は、アレイ基板１上に走査線駆動回路２からの複数の走査線Ｇ１，Ｇ２，〜Ｇｎ（以下「Ｇ」と総称する）と信号線駆動回路３からの複数の信号線Ｓ１，Ｓ２，〜Ｓｍ（以下「Ｓ」と総称する）が互いに交差するように配線され、これら各走査線Ｇと各信号線Ｓとの各交差部にスイッチング素子１０および画素電極１１が配置された構成である。スイッチング素子１０には、例えばポリシリコン薄膜トランジスタ（Ｐ−ＳｉＴＦＴ）が用いられる。各スイッチング素子１０の制御電極は走査線Ｇに接続され、ソースは画素電極１１および補助容量Ｃｓに接続され、ドレインは信号線Ｓに接続される。走査線駆動回路２および信号線駆動回路３は、スイッチング素子１０と同一の製造プロセスによりアレイ基板１に一体的に形成される。
【００１８】
製造工程を短縮し低コスト化を実現するためには、アレイ基板１の走査線駆動回路２および信号線駆動回路３に用いられるトランジスタ、スイッチング素子１０を全てＰＭＯＳトランジスタ又はＮＭＯＳトランジスタだけで構成することが望ましい。本実施の形態では、ＰＭＯＳトランジスタのみを用いるものとする。
【００１９】
走査線駆動回路２は、垂直シフトレジスタ４とレベルシフタ５と図示しないバッファ回路を備える。外部から入力された垂直スタートパルスＳＴＶは、レベルシフタ５により昇圧される。垂直シフトレジスタ４は、垂直クロック信号ＣＫＶに同期した垂直スタートパルスＳＴＶの位相を各走査線Ｇに対して１段づつシフトさせた垂直走査パルスを出力する。バッファ回路は、垂直シフトレジスタ４の各出力端子から出力された垂直走査パルスの電圧と電流を増幅して走査線Ｇに出力する。
【００２０】
信号線駆動回路３は、各信号線Ｓにそれぞれ接続されたアナログスイッチＳＷ１，ＳＷ２，〜ＳＷｍ（以下「ＳＷ」と総称する）と、各アナログスイッチＳＷに接続された映像信号バス２０と、各アナログスイッチＳＷに対して位相をシフトさせたパルスを出力する水平シフトレジスタ６と、図示しないレベルシフタを備える。外部から入力された水平スタートパルスＳＴＨはレベルシフタで昇圧される。水平シフトレジスタ６は、水平クロック信号ＣＬＨに同期した水平スタートパルスＳＴＨの位相を各信号線Ｓに対して１段づつシフトさせた水平走査パルスを各アナログスイッチＳＷに出力する。アナログスイッチＳＷは、映像信号バス２０に供給されてきた映像信号（ＤＡＴＡ）を水平走査パルスのタイミングに従ってサンプリングし、対応する信号線Ｓに出力する。
【００２１】
図２の断面図に示すように、アレイ基板１とこれに対向して配置された対向基板１６がシール材１７により封止され、両基板の間隙に表示層として液晶層１５が保持される。対向基板１６の液晶層１５に接する側の表面には対向電極１４が形成される。
【００２２】
図３に示す３位相双方向シフトレジスタは、走査線駆動回路２の垂直シフトレジスタ４又は信号線駆動回路３の水平シフトレジスタ６のうちの少なくとも一方に用いられる。ここでは、垂直シフトレジスタ４に用いた場合について説明する。
【００２３】
この３位相双方向シフトレジスタは、複数の双方向シフトレジスタＤＳＲ１，ＤＳＲ２，〜ＤＳＲｎ（以下「ＤＳＲ」と総称する）を有する構成である。双方向シフトレジスタＤＳＲ１、ＤＳＲ２、〜ＤＳＲｎは、それぞれ第１ステージ、第２ステージ、〜第ｎステージに対応する。各双方向シフトレジスタＤＳＲは、第１クロック端子Ｃ１、第２クロック端子Ｃ２、第３クロック端子Ｃ３、順方向パルス入力端子ＩＮＰ、逆方向パルス入力端子ＩＮＮ、出力端子ＯＵＴ、順方向制御端子Ｄ１、逆方向制御端子Ｄ２を備える。
【００２４】
各双方向シフトレジスタＤＳＲは、それぞれの出力端子ＯＵＴからの出力信号が、前段の双方向シフトレジスタの逆方向パルス入力端子ＩＮＮに入力されるとともに、後段の双方向シフトレジスタの順方向パルス入力端子ＩＮＰに入力されるように縦列に接続される。各双方向シフトレジスタＤＳＲの第１クロック端子Ｃ１、第２クロック端子Ｃ２、第３クロック端子Ｃ３には、位相の異なる３つのクロック信号ＣＬＫ１、ＣＬＫ２、ＣＬＫ３のうちのいずれかがそれぞれ入力される。順方向制御端子Ｄ１には、パルスのシフト方向を制御するシフト方向制御信号Ｐが入力され、逆方向制御端子Ｄ２にはシフト方向制御信号Ｎが入力される。各双方向シフトレジスタＤＳＲの出力端子ＯＵＴは走査線Ｇに接続される。順方向パルスシフト動作と逆方向パルスシフト動作は、シフト方向制御信号Ｐおよびシフト方向制御信号Ｎの電位によって切り替え制御される。
【００２５】
順方向パルスシフト時においては、スタートパルスＳＴＰが双方向シフトレジスタＤＳＲ１からＤＳＲｎの方向へ伝播していく。すなわち、双方向シフトレジスタＤＳＲ１の順方向パルス入力端子ＩＮＰにスタートパルスＳＴＰが入力され、第２〜第ｎステージの双方向シフトレジスタＤＳＲの順方向パルス入力端子ＩＮＰに前段の双方向シフトレジスタの出力端子ＯＵＴから出力された信号が入力されていく。
【００２６】
逆方向パルスシフト時においては、スタートパルスＳＴＰが双方向シフトレジスタＤＳＲｎからＤＳＲ１の方向へ伝播していく。すなわち、双方向シフトレジスタＤＳＲｎの逆方向パルス入力端子ＩＮＮにスタートパルスＳＴＰが入力され、第ｎ−１〜第１ステージの双方向シフトレジスタＤＳＲの逆方向パルス入力端子ＩＮＮに前段の双方向シフトレジスタの出力端子ＯＵＴから出力された信号が入力されていく。
【００２７】
図４の回路図に示すように、双方向シフトレジスタＤＳＲは、複数のトランジスタによって構成され、出力回路、入力回路、リセット回路、反転防止回路を有する構成である。一例として、トランジスタは全てＰＭＯＳトランジスタとする。
【００２８】
出力回路は、第１クロック端子Ｃ１と出力端子ＯＵＴ間の導電パスをもつ第１トランジスタｔｒ１と、電源電圧ＶＤＤが供給される電源電極と出力端子ＯＵＴ間の導電パスをもつ第２トランジスタｔｒ２を有する構成である。具体的には、第１トランジスタｔｒ１のドレインが第１クロック端子Ｃ１に電気的に接続され、ソースが出力端子ＯＵＴに接続される。第２トランジスタｔｒ２のソースが電源電極に接続され、ドレインが出力端子ＯＵＴに接続される。なお、”導電パスを有する”とは、２つの要素が物理的に接続されているか否かに関わらず、電気的に接続されることをいうものとする。出力回路は、第１トランジスタｔｒ１がオンで第２トランジスタｔｒ２がオフのときは、第１クロック端子に入力されてきたクロック信号を出力端子ＯＵＴへ出力し、第１トランジスタｔｒ１がオフで第２トランジスタｔｒ２がオンのときは、電源電圧ＶＤＤを出力端子ＯＵＴへ出力する。
【００２９】
入力回路は、順方向パルス入力端子ＩＮＰと第１トランジスタｔｒ１の制御電極間の導電パスをもつ第３トランジスタｔｒ３と、逆方向パルス入力端子ＩＮＮと第１トランジスタｔｒ１の制御電極間の導電パスをもつ第４トランジスタｔｒ４と、電源電圧ＶＤＤが供給される電源電極と第２トランジスタｔｒ２の制御電極間の導電パスをもつ第５トランジスタｔｒ５を有し、さらに第３トランジスタｔｒ３と第１トランジスタｔｒ１間の導電パスをもつ第１１トランジスタｔｒ１１と、第４トランジスタｔｒ４と第１トランジスタｔｒ１間の導電パスをもつ第１２トランジスタｔｒ１２と、順方向パルス入力端子ＩＮＰと第５トランジスタｔｒ５間の導電パスをもつ第１３トランジスタｔｒ１３と、逆方向パルス入力端子ＩＮＮと第５トランジスタｔｒ５間の導電パスをもつ第１４トランジスタｔｒ１４を有する構成である。
【００３０】
具体的には、第３トランジスタｔｒ３のドレインおよび制御電極（ゲート）が順方向パルス入力端子ＩＮＰに接続され、ソースが第１１トランジスタｔｒ１１のドレインに接続される。第１１トランジスタｔｒ１１の制御電極にはシフト方向制御信号Ｐが入力され、ソースは第１７トランジスタｔｒ１７を介して第１トランジスタｔｒ１の制御電極に接続される。また、第４トランジスタｔｒ４のドレインおよび制御電極は逆方向パルス入力端子ＩＮＮに接続され、ソースは第１２トランジスタｔｒ１２のドレインに接続される。第１２トランジスタｔｒ１２の制御電極にはシフト方向制御信号Ｎが入力され、ソースは第１７トランジスタｔｒ１７を介して第１トランジスタｔｒ１の制御電極に接続される。
【００３１】
なお、第１７トランジスタｔｒ１７によって、ノードｎ３の電位がＶＳＳ以下になることがないようにしている。第１７トランジスタｔｒ１７は、ノードｎ１の電位が第１クロック端子Ｃ１に入力されるクロック信号の影響を受けて電位ＶＳＳ以下に引き下げられたときに、オフ状態となり、第８トランジスタｔｒ８のドレイン・ソース間、および第９トランジスタｔｒ９のゲート・ソース間、ゲート・ドレイン間にＶＤＤとＶＳＳの電位差以上の余剰電圧がかかることを防止し、トランジスタの信頼性を高める役割をしている。
【００３２】
また、第５トランジスタｔｒ５のソースは電源電圧ＶＤＤが供給される電圧電極に接続され、ドレインは第２トランジスタｔｒ２の制御電極に接続される。第１３トランジスタｔｒ１３のソースが第５トランジスタｔｒ５の制御電極に接続され、ドレインは順方向パルス入力端子ＩＮＰに接続される。第１３トランジスタｔｒ１３の制御電極にはシフト方向制御信号Ｐが入力される。第１４トランジスタｔｒ１４のソースは第５トランジスタｔｒ５の制御電極に接続され、ドレインは逆方向パルス入力端子ＩＮＮに接続される。第１４トランジスタｔｒ１４の制御電極にはシフト方向制御信号Ｎが入力される。
【００３３】
入力回路は、順方向パルスシフト時には、順方向パルス入力端子ＩＮＰから入力信号を受け、シフト方向制御信号ＰおよびＮに従って第１１トランジスタをオンさせ第１２トランジスタｔｒ１２をオフさせることによって第３トランジスタｔｒ３と第１トランジスタｔｒ１間を導通させるとともに、第１３トランジスタｔｒ１３をオンさせ第１４トランジスタｔｒ１４をオフさせることによって順方向パルス入力端子ＩＮＰと第５トランジスタｔｒ５の制御電極間を導通させる。また、逆方向パルスシフト時には、逆方向パルス入力端子ＩＮＮから入力信号を受け、シフト方向制御信号ＰおよびＮに従って第１２トランジスタをオンさせ第１１トランジスタｔｒ１１をオフさせることによって第４トランジスタｔｒ４と第１トランジスタｔｒ１間を導通させるとともに、第１４トランジスタをオンさせ第１３トランジスタｔｒ１３をオフさせることによって逆方向パルス入力端子ＩＮＮと第５トランジスタｔｒ５の制御電極間を導通させる。
【００３４】
本入力回路では、第３トランジスタｔｒ３と第１１トランジスタｔｒ１１の接続順および第４トランジスタｔｒ４と第１２トランジスタｔｒ１２の接続順を図４のようにすることにより、第１トランジスタｔｒ１の制御電極に十分に低いローレベルの電位が供給されるようにして、第１トランジスタｔｒ１を確実にオンさせるようにしている。
【００３５】
すなわち、第３トランジスタｔｒ３のドレイン及び制御電極にローレベルの入力信号が入力された場合、第３トランジスタｔｒ３のソース電位は入力信号のローレベルに対して第３トランジスタｔｒ３の閾値電圧の分だけ高い電位となるが、第１１トランジスタｔｒ１１による電位の底上げはなく、十分に低いローレベルの信号が第１トランジスタｔｒ１の制御電極に入力して第１トランジスタｔｒ１をオンさせるようになっている。仮に、第３トランジスタｔｒ３と第１１トランジスタｔｒ１１の接続順を逆にした場合には、第１トランジスタｔｒ１の制御電極に伝えられる電位は、ローレベルの入力信号の電位に対してトランジスタ２個分の閾値電圧の分だけ高くなり、第１トランジスタｔｒ１のオン抵抗が高くなり、十分な出力レベルが得られない可能性がある。第４トランジスタｔｒ４と第１２トランジスタｔｒ１２の接続順についても同様である。
【００３６】
リセット回路は、第２クロック端子Ｃ２と第２トランジスタｔｒ２の制御電極間の導電パスをもつ第６トランジスタｔｒ６と、第３クロック端子Ｃ３と第２トランジスタｔｒ２の制御電極間の導電パスをもつ第７トランジスタｔｒ７と、電源電圧ＶＤＤが供給される電源電極と第１トランジスタｔｒ１の制御電極間の導電パスをもつ第８トランジスタｔｒ８を有し、さらに第６トランジスタｔｒ６と第２トランジスタｔｒ２および第８トランジスタｔｒ８との間の導電パスをもつ第１５トランジスタｔｒ１５と、第７トランジスタｔｒ７と第２トランジスタｔｒ２および第８トランジスタｔｒ８との間の導電パスをもつ第１６トランジスタｔｒ１６を有する構成である。
【００３７】
具体的には、第６トランジスタｔｒ６のドレインおよび制御電極が第２クロック端子Ｃ２に接続され、ソースが第１５トランジスタｔｒ１５のドレインに接続される。第１５トランジスタｔｒ１５の制御電極にはシフト方向制御信号Ｐが入力され、ソースは第２トランジスタｔｒ２の制御電極に接続される。第７トランジスタｔｒ７のドレインおよび制御電極は第３クロック端子Ｃ３に接続され、ソースは第１６トランジスタｔｒ１６のドレインに接続される。第１６トランジスタｔｒ１６の制御電極にはシフト方向制御信号Ｎが入力され、ソースは第２トランジスタｔｒ２の制御電極に接続される。また、第８トランジスタｔｒ８のドレインは第１７トランジスタｔｒ１７を介して第１トランジスタｔｒ１の制御電極に接続され、制御電極は第２トランジスタｔｒ２の制御電極に接続され、ソースは電源電極にそれぞれ接続される。
【００３８】
リセット回路は、ノードｎ２をローレベルにすることによって、第２トランジスタｔｒ２と第８トランジスタｔｒ８をオンし、第８トランジスタｔｒ８がオンすることによって、ノードｎ１がハイレベルとなり、第１トランジスタｔｒ１をオフする。順方向パルスシフト時には、シフト方向制御信号ＰおよびＮに従って第１５トランジスタｔｒ１５をオンさせ第１６トランジスタｔｒ１６をオフさせることによって、第６トランジスタｔｒ６と第２トランジスタｔｒ２の制御電極および第８トランジスタｔｒ８の制御電極との間を導通させる。逆方向パルスシフト時には、第１６トランジスタｔｒ１６をオンさせ第１５トランジスタｔｒ１５をオフさせることによって、第７トランジスタｔｒ７と第２トランジスタｔｒ２の制御電極および第８トランジスタｔｒ８の制御電極との間を導通させる。
【００３９】
反転防止回路は、電源電圧ＶＤＤが供給される電源電極と第２トランジスタｔｒ２の制御電極間の導電パスと第１トランジスタｔｒ１の制御電極への導電パスをもつ第９トランジスタｔｒ９と、第９トランジスタｔｒ９と第２トランジスタｔｒ２間の導電パスと第１クロック端子Ｃ１への導電パスをもつ第１０トランジスタｔｒ１０を有する構成である。
【００４０】
具体的には、第９トランジスタｔｒ９の制御電極が、第１７トランジスタｔｒ１７を介して第１トランジスタｔｒ１の制御電極に接続され、ソースが電源電極に接続される。第１０トランジスタｔｒ１０の制御電極が、第１クロック端子Ｃ１に接続され、ドレインが第２トランジスタｔｒ２の制御電極に接続され、ソースが第９トランジスタｔｒ９のドレインに接続される。
【００４１】
反転防止回路は、第１トランジスタｔｒ１がオンで第２トランジスタｔｒ２がオフの状態において、第１クロック端子Ｃ１に入力されるクロック信号の電圧レベルがハイレベルからローレベルに反転する場合に、第２トランジスタｔｒ２の制御電極がフローティング状態だと第２トランジスタｔｒ２の制御電極における電圧レベルが反転してしまうので、このような電圧レベルの反転を防止する。ここで、フローティング状態とは、制御電極にハイレベルの電圧が供給されていないために制御電極の電位が変動しやすくなっている状態をいう。
【００４２】
次に、双方向シフトレジスタＤＳＲの動作について図５および図６のタイミングチャートを用いて説明する前に、比較例の３位相シフトレジスタの構成と動作について説明する。
【００４３】
［比較例］
図７に示す比較例の３位相シフトレジスタも、垂直シフトレジスタ４又は水平シフトレジスタ６のうちの少なくとも一方に用いられる。ここでは、垂直シフトレジスタ４に用いた場合について説明する。
【００４４】
この３位相シフトレジスタは、電気的に縦列接続された複数のシフトレジスタＳＲ１、ＳＲ２、〜ＳＲｎ（以下「ＳＲ」と総称する）と、各シフトレジスタＳＲに対して位相が異なる３つのクロック信号ＣＬＫ１、ＣＬＫ２、ＣＬＫ３のうちのいずれか２つを入力するクロック線と、各シフトレジスタＳＲからの出力信号を各走査線Ｇ出力する出力線を有する構成である。
【００４５】
シフトレジスタＳＲ１、ＳＲ２、〜ＳＲｎは、それぞれ第１ステージ、第２ステージ、〜第ｎステージに対応する。各シフトレジスタＳＲは第１クロック端子Ｃ１、第２クロック端子Ｃ２を有する。例えばシフトレジスタＳＲ１では、第１クロック端子Ｃ１にクロック信号ＣＬＫ１が入力され、第２クロック端子Ｃ２にクロック信号ＣＬＫ２が入力される。また、シフトレジスタＳＲ１にはスタートパルスＳＴＰが入力信号ＩＮとして入力され、第２〜第ｎステージのシフトレジスタＳＲには前段のシフトレジスタからの出力信号ＯＵＴが入力信号ＩＮとして入力される。
【００４６】
図８に示すように、各シフトレジスタＳＲは、複数のトランジスタにより構成され、出力回路、入力回路、リセット回路、反転防止回路を有する構成である。一例としてトランジスタは全てＰＭＯＳトランジスタとする。
【００４７】
出力回路は、第２１トランジスタｔｒ２１と第２２トランジスタｔｒ２２により構成される。入力回路は、第２３トランジスタｔｒ２３と第２５トランジスタｔｒ２５により構成される。リセット回路は、第２６トランジスタｔｒ２６と第２８トランジスタｔｒ２８により構成される。反転防止回路は、第２９トランジスタｔｒ２９と第３０トランジスタｔｒ３０により構成される。また、第２３トランジスタｔｒ２３と第２１トランジスタｔｒ２１との間にはオン状態の第３７トランジスタｔｒ３７が接続される。ここでは、第２１トランジスタｔｒ２１の制御電極への導電パスをノードｎ１１、第２２トランジスタｔｒ２２の制御電極への導電パスをノードｎ１２、第３７トランジスタｔｒ３７のソースへの導電パスをノードｎ１３とする。
【００４８】
次に、各シフトレジスタＳＲの動作についてシフトレジスタＳＲ１を例に図９のタイミングチャートを用いて説明する。
【００４９】
時刻ｔ１以前では、スタートパルスＳＴＰの電位がハイレベルであるため、第２５トランジスタｔｒ２５はオフ状態である。このため、第２クロック端子Ｃ２に入力されるクロック信号ＣＬＫ２の電位がハイレベルかローレベルかに関係なく、ノードｎ１２の電位はローレベルであり、第２８トランジスタｔｒ２８および第２２トランジスタｔｒ２２はオン状態である。
【００５０】
また、スタートパルスＳＴＰの電位がハイレベルであるため、第２３トランジスタｔｒ２３はオフ状態であり、第２８トランジスタｔｒ２８および第３７トランジスタｔｒ３７がオン状態であるので、ノードｎ１３およびノードｎ１１の電位はハイレベルとなり、第２１トランジスタｔｒ２１はオフ状態である。このように、第２１トランジスタｔｒ２１がオフ状態で、第２２トランジスタｔｒ２２がオン状態であるので、第１クロック端子Ｃ１に入力される入力信号ＣＬＫ１の電位がハイレベルかローレベルかに関わらず、電源電圧ＶＤＤが第２２トランジスタｔｒ２２を通じて出力信号ＯＵＴとして出力される。
【００５１】
時刻ｔ１〜ｔ２の期間では、スタートパルスＳＴＰの電位がローレベルとなり、クロック信号ＣＬＫ１、ＣＬＫ２の電位はハイレベルを維持する。このため、第２３トランジスタｔｒ２３および第２５トランジスタｔｒ２５がオンする。第２５トランジスタｔｒ２５を通じてノードｎ１２の電位がハイレベルになるので、第２２トランジスタｔｒ２２および第２８トランジスタｔｒ２８がオフする。また、第２３トランジスタｔｒ２３を通じてノードｎ１３およびノードｎ１１の電位がローレベルとなるので、第２１トランジスタｔｒ２１はオンする。このように、第２１トランジスタｔｒ２１がオンし、第２２トランジスタｔｒ２２がオフするので、第１クロック端子Ｃ１に入力されるクロック信号ＣＬＫ１によるハイレベルの電位が第２１トランジスタｔｒ２１を通じて出力信号ＯＵＴとして出力される。
【００５２】
時刻ｔ２〜ｔ３の期間では、スタートパルスＳＴＰの電位がハイレベルとなり、クロック信号ＣＬＫ１、ＣＬＫ２の電位はハイレベルを維持する。このため、第２３トランジスタｔｒ２３および第２５トランジスタｔｒ２５がオフする。これによって、ノードｎ１１およびノードｎ１２はフローティング状態となり、ノードｎ１１はフローティング状態になる直前のローレベルの電位を維持し、ノードｎ１２はハイレベルの電位を維持する。よって、第２１トランジスタｔｒ２１はオン状態、第２２トランジスタｔｒ２２はオフ状態をそれぞれ維持し、クロック信号ＣＬＫ１によるハイレベルの電位が第２１トランジスタｔｒ２１を通じて出力信号ＯＵＴとして出力される。
【００５３】
時刻ｔ３〜ｔ４の期間では、クロック信号ＣＬＫ１の電位がローレベルとなり、スタートパルスＳＴＰおよびクロック信号ＣＬＫ２の電位はハイレベルを維持する。クロック信号ＣＬＫ１の電位変動がフローティング状態にあるノードｎ１１に伝えられ、ノードｎ１１の電位はＶＳＳよりもさらに低い電位へ引き下げられる。第２１トランジスタｔｒ２１はオン状態を維持するので、クロック信号ＣＬＫ１によるローレベルの電位が第２１トランジスタｔｒ２１を通じて出力信号ＯＵＴとして出力される。
【００５４】
このように出力信号ＯＵＴがハイレベルからローレベルに反転すると、ハイレベルの電位でフローティング状態にあるノードｎ１２がこの影響を受けてローレベルに反転してしまい、第２２トランジスタｔｒ２２がオンするという不具合が生じる。これを防止するため、反転防止回路では、ノードｎ１１の電位がローレベルのときに第２９トランジスタｔｒ２９をオンし、クロック信号ＣＬＫ１の電位がローレベルのときに第３０トランジスタｔｒ３０がオンする。これにより、第２１トランジスタｔｒ２１がオン状態でクロック信号ＣＬＫ１の電位がハイレベルからローレベルに反転する場合に、第２９トランジスタｔｒ２９および第３０トランジスタｔｒ３０を通じて電源電圧ＶＤＤをノードｎ１２に供給し、ノードｎ１２のフローティング状態を回避し、ノードｎ１２の電位が反転することを防止する。
【００５５】
時刻ｔ４〜ｔ５の期間では、クロック信号ＣＬＫ１の電位はハイレベルになり、スタートパルスＳＴＰおよびクロック信号ＣＬＫ２の電位はハイレベルを維持する。このとき、フローティング状態にあるノードｎ１１の電位はクロック信号ＣＬＫ１の影響を受けて通常のローレベルに引き戻される。第２１トランジスタｔｒ２１は依然としてオン状態であるので、クロック信号ＣＬＫ１によるハイレベルの電位が第２１トランジスタｔｒ２１を通じて出力信号ＯＵＴとして出力される。
【００５６】
時刻ｔ５〜ｔ６の期間では、クロック信号ＣＬＫ２の電位がローレベルになり、スタートパルスＳＴＰおよびクロック信号ＣＬＫ１の電位はハイレベルを維持する。このとき、第２６トランジスタｔｒ２６がオンし、ノードｎ１２の電位がクロック信号ＣＬＫ２の電位、すなわちローレベルとなる。
【００５７】
時刻ｔ６以降では、スタートパルスＳＴＰの電位がローレベルにならない限り、ノードｎ１１はハイレベルの電位を維持し、ノードｎ１２はローレベルの電位を維持する。よって、電源電圧ＶＤＤが第２２トランジスタｔｒ２２を通じて出力信号ＯＵＴとして出力される。以上の動作にて、スタートパルスＳＴＰの位相をシフトさせて出力信号ＯＵＴを出力するパルスシフトの動作が完了する。
【００５８】
続いて、各シフトレジスタＳＲでパルスを伝播させる方向を逆にした場合について説明する。図１０に示す３位相シフトレジスタは、スタートパルスＳＴＰをシフトレジスタＳＲｎ’からＳＲ１’へ伝播させる。各シフトレジスタＳＲ１’、ＳＲ２’、〜ＳＲｎ’の基本的な構成は、図７の各シフトレジスタＳＲ１、ＳＲ２、ＳＲｎと同様の構成である。また、各シフトレジスタＳＲの接続構成やクロック信号ＣＬＫ１〜ＣＬＫ３の接続配線も図７の３位相シフトレジスタと同様である。シフトレジスタＳＲｎ’を例に説明すると、クロック信号ＣＬＫ３が第１クロック端子Ｃ１に入力され、クロック信号ＣＬＫ１が第２クロック端子Ｃ２に入力される。
【００５９】
このような３位相シフトレジスタでパルスのシフト方向を逆にするためには、クロック信号ＣＬＫ１の波形とクロック信号ＣＬＫ３の波形を入れ替える必要がある。シフトレジスタＳＲｎ’を例にしたときのタイミングチャートを図１１に示す。図１１では、図９のクロック信号ＣＬＫ１とクロック信号ＣＬＫ３の波形が入れ替わっている。
【００６０】
この場合、時刻ｔ１〜ｔ２の期間で、スタートパルスＳＴＰと第２クロック端子Ｃ２に入力されるクロック信号ＣＬＫ１が共にローレベルとなる。これによって、第２５トランジスタｔｒ２５と第２６トランジスタｔｒ２６が同時にオンし、両トランジスタ間で貫通して電流が流れてしまう（以下、この電流のことを「貫通電流」とよぶ）。これによって、ノードｎ１２の電位は、電源電圧ＶＤＤまで十分に上昇しなくなる。このため、第２８トランジスタｔｒ２８は完全なオフ状態にならず、第２８トランジスタｔｒ２８を通じて電源電圧ＶＤＤが供給されて、ノードｎ１１の電位もローレベルまで十分に下がらないこととなる。
【００６１】
時刻ｔ３〜ｔ４の期間で、第１クロック端子Ｃ１に入力されるクロック信号ＣＬＫ３がローレベルになると、ノードｎ１１の電位はこの影響を受けて引き下げられるが、第２１トランジスタｔｒ２１を十分にオンさせるほどのレベルには達しない。このように、ノードｎ１２の電位がハイレベルまで十分に高くならないため、第２２トランジスタｔｒ２２は完全なオフ状態とならず、ノードｎ１１の電位が第２１トランジスタｔｒ２１を十分オンさせるほどに低くならないため、第２１トランジスタｔｒ２１は完全なオン状態とならない。このため、シフトレジスタＳＲｎ’からの出力信号のレベルは、順方向駆動時の出力信号のレベルに比べて高いレベルとなってしまう。
【００６２】
このような順方向パルスシフト時と逆方向パルスシフト時とで出力信号の電位レベルにバラツキがあることは、表示品位の劣化に繋がる。また、逆方向駆動時に流れる貫通電流は消費電力の増大を招く要因となる。
【００６３】
［実施例］
本実施の形態の双方向シフトレジスタＤＳＲは、このような比較例のシフトレジスタにおける問題点を改善するものである。以下、各双方向シフトレジスタの動作について図４の回路図、図５および図６のタイミングチャートを用いて説明する。ここでは、第１トランジスタｔｒ１の制御電極への導電パスをノードｎ１、第２トランジスタｔｒ２の制御電極への導電パスをノードｎ２、第１７トランジスタｔｒ１７のソースへの導電パスをノードｎ３とする。
【００６４】
なお、双方向シフトレジスタＤＳＲの第１トランジスタｔｒ１、第２トランジスタｔｒ２、第３トランジスタｔｒ３、第５トランジスタｔｒ５、第６トランジスタｔｒ６、第８トランジスタｔｒ８、第９トランジスタｔｒ９、第１０トランジスタｔｒ１０は、シフトレジスタＳＲの第２１トランジスタｔｒ２１、第２２トランジスタｔｒ２２、第２３トランジスタｔｒ２３、第２５トランジスタｔｒ２５、第２６トランジスタｔｒ２６、第２８トランジスタｔｒ２８、第２９トランジスタｔｒ２９、第３０トランジスタｔｒ３０にそれぞれ相当し、同様の機能を備えるものである。
【００６５】
順方向にパルスをシフトする場合について、双方向シフトレジスタＤＳＲ１を例に説明する。シフト方向制御信号Ｐにはローレベルの電位が、シフト方向制御信号Ｎにはハイレベルの電位が供給される。これによって、双方向シフトレジスタＤＳＲ１の第１１トランジスタｔｒ１１、第１３トランジスタｔｒ１３、第１５トランジスタｔｒ１５はオン状態となり、一方、第１２トランジスタｔｒ１２、第１４トランジスタｔｒ１４、第１６トランジスタｔｒ１６はオフ状態となる。
【００６６】
図５に示すように、スタートパルスＳＴＰとクロック信号ＣＬＫ３には、それぞれの電位が同時にローレベルとなる期間が存在する。この期間では、スタートパルスＳＴＰは、順方向パルス入力端子ＩＮＰから入力され、第１３トランジスタｔｒ１３を介して第５トランジスタｔｒ５の制御電極に供給され、第５トランジスタｔｒ５がオンする。クロック信号ＣＬＫ３は第３クロック端子Ｃ３から入力され、第７トランジスタｔｒ７がオンする。比較例のシフトレジスタＳＲであれば、第２５トランジスタｔｒ２５と第２６トランジスタｔｒ２６の双方がオンしたときには、両トランジスタ間に貫通電流が流れることとなる。これに対し、双方向シフトトランジスタＤＳＲ１では、第５トランジスタｔｒ５と第７トランジスタｔｒ７の間に配置された第１６トランジスタｔｒ１６がオフ状態にあるので、第５トランジスタｔｒ５と第７トランジスタｔｒ７間に貫通電流が流れることが防止される。
【００６７】
逆方向にパルスをシフトする場合について、双方向シフトレジスタＤＳＲｎを例に説明する。シフト方向制御信号Ｐにはハイレベルの電位が、シフト方向制御信号Ｎにはローレベルの電位が供給される。これによって、第１１トランジスタｔｒ１１、第１３トランジスタｔｒ１３、第１５トランジスタｔｒ１５はオフ状態となり、一方、第１２トランジスタｔｒ１２、第１４トランジスタｔｒ１４、第１６トランジスタｔｒ１６はオン状態となる。
【００６８】
クロック信号ＣＬＫ１の波形とクロック信号ＣＬＫ３の波形を入れ替えると、図６に示すように、スタートパルスＳＴＰとクロック信号ＣＬＫ１には、同時に電位がローレベルとなる期間が存在する。この期間では、スタートパルスＳＴＰは双方向シフトレジスタＤＳＲｎの逆方向パルス入力端子ＩＮＮから入力され、第１４トランジスタｔｒ１４を介して第５トランジスタｔｒ５の制御電極に供給され、第５トランジスタｔｒ５がオンする。クロック信号ＣＬＫ１は第２クロック端子Ｃ２から入力され、第６トランジスタｔｒ６がオンする。第５トランジスタｔｒ５と第６トランジスタｔｒ６がともにオン状態となるが、第５トランジスタｔｒ５と第６トランジスタｔｒ６の間に配置された第１５トランジスタｔｒ１５がオフ状態にあるので、第５トランジスタｔｒ５と第６トランジスタｔｒ６の間に貫通電流が流れることが防止される。
【００６９】
このように、本実施の形態では、順方向パルスシフト時には、入力回路の第１１トランジスタｔｒ１１をオンすることによって第３トランジスタｔｒ３と第１トランジスタｔｒ１間を導通させる。また、入力回路の第１３トランジスタｔｒ１３をオンすることによって順方向パルス入力端子ＩＮＰと第５トランジスタｔｒ５間を導通させる。また、リセット回路の第１５トランジスタｔｒ１５をオンすることによって第６トランジスタｔｒ６と第２トランジスタｔｒ２間を導通させる。そして、第１６トランジスタｔｒ１６をオフすることによって、第５トランジスタｔｒ５と第７トランジスタｔｒ７間に貫通電流が流れることが防止されるので、消費電力の増大を抑制することができる。
【００７０】
逆方向パルスシフト時には、入力回路の第１２トランジスタｔｒ１２をオンすることによって第４トランジスタｔｒ４と第１トランジスタｔｒ１間を導通させる。また、入力回路の第１４トランジスタｔｒ１４をオンすることによって逆方向パルス入力端子ＩＮＮと第５トランジスタｔｒ５間を導通させる。また、リセット回路の第１６トランジスタｔｒ１６をオンすることによって第７トランジスタｔｒ７と第２トランジスタｔｒ２間を導通させる。そして、第１５トランジスタｔｒ１５をオフすることによって、第５トランジスタｔｒ５と第６トランジスタｔｒ６間に貫通電流が流れることが防止されるので、消費電力の増大を抑制することができる。
【００７１】
また、貫通電流を防止することによって、ノードｎ２の電位が電源電圧ＶＤＤまで十分に上昇するようになるので、第８トランジスタｔｒ８と第２トランジスタｔｒ２は完全なオフ状態となる。第８トランジスタｔｒ８が完全なオフ状態となることによって、ノードｎ１には入力信号のローレベルが十分に伝えられるので第１トランジスタｔｒ１も完全なオン状態となる。第１トランジスタｔｒ１と第２トランジスタｔｒ２のうち、どちらか一方がオンのときには、他方が完全にオフすることによって、両方同時にオンすることがないので、出力信号の電位レベルを安定させることができる。
【００７２】
このように、順方向パルスシフト時と逆方向パルスシフト時とで双方向シフトレジスタＤＳＲの出力信号のバラツキが生じることを防止することができ、高品質の表示が可能な平面表示装置を提供することができる。
【００７３】
【発明の効果】
以上、説明したように、本発明の双方向シフトレジスタによれば、順方向パルスシフト時と逆方向パルスシフト時とで出力信号のバラツキが生じることを防止することができる。
【００７４】
また、本発明の駆動回路、平面表示装置によれば、高品質な表示を可能とすることができる。
【図面の簡単な説明】
【図１】一実施の形態における平面表示装置の概略的な構成を示す回路図である。
【図２】上記平面表示装置の構成を示す断面図である。
【図３】上記平面表示装置における３位相双方向シフトレジスタの構成を示すブロック図である。
【図４】上記３位相双方向シフトレジスタを構成する複数の双方向シフトレジスタのうちの１つの構成を示す回路図である。
【図５】順方向パルスシフト時における上記双方向シフトレジスタの動作の一例を示すタイミングチャートである。
【図６】逆方向パルスシフト時における上記双方向シフトレジスタの動作の一例を示すタイミングチャートである。
【図７】順方向パルスシフト時における比較例の３位相シフトレジスタの構成を示すブロック図である。
【図８】比較例の３位相シフトレジスタを構成する複数のシフトレジスタのうちの１つの構成を示す回路図である。
【図９】順方向パルスシフト時における比較例のシフトレジスタの動作の一例を示すタイミングチャートである。
【図１０】逆方向パルスシフト時における比較例の３位相シフトレジスタの構成を示すブロック図である。
【図１１】逆方向パルスシフト時における比較例のシフトレジスタの動作の一例を示すタイミングチャートである。
【符号の説明】
１…アレイ基板
２…走査線駆動回路
３…信号線駆動回路
４…垂直シフトレジスタ
５…レベルシフタ
６…水平シフトレジスタ
１０…スイッチング素子
１１…画素電極
１４…対向電極
１５…液晶層
１６…対向基板
１７…シール材
２０…映像信号バス
Ｇ…走査線
Ｓ…信号線
Ｃ１…第１クロック端子
Ｃ２…第２クロック端子
Ｃ３…第３クロック端子
Ｃｓ…補助容量
Ｄ１…順方向制御端子
Ｄ２…逆方向制御端子
ＤＳＲ…双方向シフトレジスタ
ＳＲ…シフトレジスタ
ＳＷ…アナログスイッチ
ＩＮＮ…逆方向パルス入力端子
ＩＮＰ…順方向パルス入力端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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