(57)【要約】【課題】２つのタイムスロット間のガードビットが少なくなっても、正常なデータ送信が可能な変調回路を提供する。【解決手段】奇数番目のタイムスロットの送信データＴＤは、送信ウインドウ信号ＴＷｅに基づいて奇数系統の差動符号化部１０ｏ、タイミング生成部２０ｏ、フィルタ部３０ｏ、振幅データ生成部４０ｏ、乗算器５０ｏ及びＩＱ分離部６０ｏで処理され、加算部７１から送信信号データＩＴ，ＱＴとして出力される。一方、偶数番目のタイムスロットの送信データＴＤは、偶数系統の差動符号化部１０ｅ等で処理されて、共通の加算部７１から出力される。【選択図】      図１
2004186819.tif 000002
【特許請求の範囲】
【請求項１】
時分割多重アクセス通信における奇数番目及び偶数番目のタイムスロットの送信データを、それぞれ差動符号化する第１及び第２の符号化部と、
前記第１及び第２の符号化部で差動符号化された信号を、それぞれ狭帯域化する第１及び第２のフィルタ部と、
前記第１及び第２のフィルタ部から出力される信号を合成して送信信号を生成する信号合成部とを、
備えたことを特徴とする変調回路。
【請求項２】
前記信号合成部は、前記第１及び第２のフィルタ部から出力される信号の論理和をとることにより、前記送信信号を生成することを特徴とする請求項１記載の変調回路。
【請求項３】
前記信号合成部は、前記第１及び第２のフィルタ部から出力される信号を奇数番目と偶数番目のタイムスロットに応じて切り替えることにより、前記送信信号を生成することを特徴とする請求項１記載の変調回路。
【請求項４】
時分割多重アクセス通信における奇数番目及び偶数番目のタイムスロットの送信データを、それぞれ差動符号化する第１及び第２の符号化部と、
前記第１及び第２の符号化部で差動符号化された信号を、それぞれシフトして並列データに変換する第１及び第２のシフトレジスタと、
前記第１及び第２のシフトレジスタから出力される並列データを奇数番目と偶数番目のタイムスロットに応じて選択するセレクタと、
差動符号化信号に対応する狭帯域化された信号波形データが格納され、前記セレクタで選択された並列データがアドレスとして与えられ、該アドレスに記憶された信号波形データを読み出して出力する読み出し専用メモリとを、
備えたことを特徴とする変調回路。
【請求項５】
時分割多重アクセス通信における奇数番目及び偶数番目のタイムスロットの送信データを、該奇数番目及び偶数番目に対応して設けられた第１及び第２の符号化部で差動符号化する符号化処理と、
前記第１及び第２の符号化部で差動符号化された信号を、該第１及び第２の符号化部に対応して設けられた第１及び第２のフィルタ部でそれぞれ狭帯域化するフィルタ処理と、
前記第１及び第２のフィルタ部で狭帯域化された信号を合成して送信信号を生成する信号合成処理とを、
順次行うことを特徴とする変調方法。
【請求項６】
時分割多重アクセス通信における奇数番目及び偶数番目のタイムスロットの送信データを、該奇数番目及び偶数番目に対応して設けられた第１及び第２の符号化部で差動符号化する符号化処理と、
前記第１及び第２の符号化部で差動符号化された信号を、該第１及び第２の符号化部に対応して設けられた第１及び第２のシフトレジスタで並列データに変換する変換処理と、
前記第１及び第２のシフトレジスタで変換された並列データを奇数番目と偶数番目のタイムスロットに応じて選択する選択処理と、
差動符号化信号に対応する狭帯域化された信号波形データが格納された読み出し専用メモリに、前記選択処理で選択された並列データをアドレスとして与えて該アドレスに記憶された信号波形データを読み出す読出処理とを、
順次行うことを特徴とする変調方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、時分割多重アクセス（以下、「ＴＤＭＡ」という）通信における変調回路に関するものである。
【０００２】
【従来の技術】
【０００３】
【特許文献１】
特開平９−１５３９１９号公報
【０００４】
図２は、ＲＣＲ  ＳＴＤ−２８（第２世代コードレス電話システム標準規格）で定められたＰＨＳ（Ｐｅｒｓｏｎａｌ  Ｈａｎｄｙｐｈｏｎｅ  Ｓｙｓｔｅｍ）におけるＴＤＭＡ通信方式の概略の説明図である。
【０００５】
この図２に示すように、５ｍｓのフレームは、８個の６２５μｓのタイムスロットに分割され、前半の４個のタイムスロットは、基地局から移動局へ送信するためのＣＨ１〜ＣＨ４に、後半の４個のタイムスロットは、移動局から基地局へ送信するためのＣＨ１〜ＣＨ４に割り当てられている。そして、前半のＣＨ１〜ＣＨ４と、これに対応する後半のＣＨ１〜ＣＨ４が組み合わされ、時分割による双方向通信が行われる。
【０００６】
各タイムスロットは、伝送速度３８４ｋｂｐｓで２４０ビットの情報が伝送できるようになっており、先頭の４ビットが立上がり用のランプビット、これに続く２２０ビットがデータ等、その後の４ビットが立下がり用のランプビット、そして残りの１２ビットがガードビットに割り当てられている。
【０００７】
ランプビットは、各チャネルからバースト状に出力される伝送信号の急激な立上がりや立下がりによるスプリアスを抑制するために、伝送信号を緩やかに立上げると共に立下げる期間を保証するものである。ガードビットは、送信タイミングの変動によるチャネル間の送信信号の衝突を防止するために無信号期間を指定するものである。
【０００８】
データ等の２２０ビットには、送信データの他に、スタートビット、プリアンブル及び誤りチェックビットが含まれ、各チャネルＣＨ１〜ＣＨ４で、それぞれ３２ｋｂｐｓの全二重通信ができるようになっている。またＰＨＳでは、搬送波をπ／４シフトＱＰＳＫ直交変調して送信するように規定されている。
【０００９】
図３は、図２のＴＤＭＡ方式に対応する従来の変調回路の一例を示す構成図である。
【００１０】
この変調回路は、図示しない送受信制御回路から送信データＴＤと送信クロックＴＣが与えられる差動符号化部１０、送信クロックＴＣと送信ウインドウ信号ＴＷが与えられるタイミング生成部２０、及びフィルタ部３０を有している。
【００１１】
差動符号化部１０は、３８４ｋＨｚの送信クロックＴＣに同期した３８４ｋｂｐｓのバースト状の送信データＴＤから、π／４シフトＱＰＳＫ直交変調方式の同相（Ｉ相）成分の信号ＩＡと直交位相（Ｑ相）成分の信号ＱＡを生成して、フィルタ部３０に与えるものである。タイミング生成部２０は、送信クロックＴＣと２２０ビットの送信データＴＤに対応する送信ウインドウ信号ＴＷに基づいて、この変調回路の各部に必要なタイミング信号を生成するものである。
【００１２】
フィルタ部３０は、ナイキストフィルタによって信号ＩＡ，ＱＡを狭帯域化するもので、シフトレジスタ３１，３２、セレクタ（ＳＥＬ）３３、カウンタ（ＣＮＴ）３４、及び読出専用メモリ（以下、「ＲＯＭ」という）３５で構成されている。
【００１３】
シフトレジスタ３１，３２は、タイミング生成部２０から与えられる１９２ｋＨｚのシフトクロックＳＣに従って信号ＩＡ，ＱＡを並列変換し、信号ＩＢ，ＱＢを出力するものである。シフトレジスタ３１，３２は、タイミング生成部２０から与えられるリセット信号ＲＳで、保持内容が消去される。シフトレジスタ３１，３２の出力側は、セレクタ３３の入力側に接続されている。
【００１４】
セレクタ３３は、図示しない送受信制御回路から与えられるクロックＣＫ１に従って信号ＩＢ，ＱＢを交互に選択し、信号ＩＢＱを出力するものである。なお、クロックＣＫ１の周波数は、シフトクロックＳＣの１０倍の１．９２ＭＨｚとなっている。カウンタ３４は、クロックＣＫ１を０から９まで繰り返してカウントするもので、そのカウント値ＣＮは、信号ＩＢＱと共にＲＯＭ３５のアドレス信号として与えられる。また、カウンタ３４は、タイミング生成部２０から与えられるシフトクロックＳＣの立ち上がりでリセットされるようになっている。
【００１５】
ＲＯＭ３５は、π／４シフトＱＰＳＫ直交変調信号におけるＩ相成分とＱ相成分の狭帯域化された信号波形データを記憶したもので、信号ＩＢ，ＱＢを変調速度（１９２ｋシンボル／ｓ）の１０倍の周波数でサンプリングした時の値が格納されている。ＲＯＭ３５のアドレスを、信号ＩＢＱとカウント値ＣＮで指定することにより、その値がデータＩＱＣとして読み出されるようになっている。
【００１６】
更に、この変調回路は、振幅制御部４０、乗算器（ＭＵＬ）５０、及びＩＧ分離部６０を有している。
【００１７】
振幅制御部部４０は、アップダウン・カウンタで構成され、タイミング生成部２０から与えられるカウント制御信号ＴＭと、図示しない送受信制御回路から与えられるクロックＣＫ１に基づいて、伝送信号の振幅制御用の振幅データＡＭを生成するものである。即ち、振幅制御部４０は、無送信時と送信タイムスロット中のガードビット時に０にリセットされ、立上がりのランプビットの期間中にクロックＣＫ１によってカウントアップされる。データ等の送信時には、振幅制御部４０のカウント動作が停止され、立下がりのランプビットの期間中にクロックＣＫ１によってカウントダウンされる。振幅制御部４０のカウント値が、振幅データＡＭとして乗算器５０に与えられるようになっている。
【００１８】
乗算器５０は、図示しない送受信制御回路から与えられる３．８４ＭＨｚのクロックＣＫ２に従って、ＲＯＭ３５から読み出されるデータＩＱＣと振幅データＡＭを掛け合わせ、送信信号データＩＱＴを生成するものである。ＩＱ分離部６０は、クロックＣＫ１に従って、送信信号データＩＱＴをＩ相の送信信号データＩＴとＱ相の送信信号データＱＴに分離するものである。
【００１９】
送信信号データＩＴ，ＱＴは、図示しない送信部に与えられ、無線信号に変換されて送信されるようになっている。
【００２０】
次に、動作を説明する。
【００２１】
例えば、移動局において、指定されたタイムスロットの送信タイミングになると、送受信制御部からタイミング生成部２０に送信ウインドウ信号ＴＷが与えられ、差動符号化部１０に送信データＴＤが与えられる。
【００２２】
差動符号化部１０では、送信クロックＴＣに同期して、送信データＴＤからπ／４シフトＱＰＳＫ直交変調に対応する符号が生成され、信号ＩＡ，ＱＡとしてそれぞれシフトレジスタ３１，３２に出力される。タイミング生成部２０では、送信ウインドウ信号ＴＷに基づいてシフトクロックＳＣ、リセット信号ＲＳ、及びカウント制御信号ＴＭが生成される。
【００２３】
シフトレジスタ３１，３２では、信号ＩＡ，ＱＡがシフトクロックＳＣに同期して並列に変換され、信号ＩＢ，ＱＢとしてセレクタ３３に出力される。セレクタ３３では、クロックＣＫ１に従って信号ＩＢ，ＱＢが交互に選択され、信号ＩＢＱとしてＲＯＭ３５に与えられる。一方、カウンタ３４では、クロックＣＫ１に従って０から９まで順次繰り返えされるカウント値ＣＮが生成され、ＲＯＭ３５に与えられる。ＲＯＭ３５では、信号ＩＢＱとカウント値ＣＮで指定されるアドレスの記憶内容が、Ｉ相成分及びＱ相成分のデータＩＱＣとして順次読み出される。
【００２４】
振幅制御部４０では、カウント制御信号ＴＭとクロックＣＫ１に基づいて振幅データＡＭが生成され、乗算器５０に与えられる。乗算器５０では、クロックＣＫ２に従って、ＲＯＭ３５から読み出されたデータＩＱＣと振幅データＡＭが掛け合わされ、送信信号データＩＱＴが生成される。ＩＱ分離部６０では、クロックＣＫ１に従って、送信信号データＩＱＴがＩ相の送信信号データＩＴとＱ相の送信信号データＱＴに分離される。
【００２５】
指定されたタイムスロットの送信が終了すると、タイミング生成部２０からリセット信号ＲＳが出力され、シフトレジスタ３１，３２の保持内容が消去されて、次の送信データに対する準備が行われる。
【００２６】
【発明が解決しようとする課題】
しかしながら、従来の変調回路では、次のような課題があった。
【００２７】
指定されたタイムスロットの送信が終了すると、タイミング生成部２０からリセット信号ＲＳが出力され、シフトレジスタ３１，３２の保持内容が消去される。リセット信号ＲＳが出力されるタイミングは、シフトレジスタ３１，３２に保持された一定期間の信号ＩＡ，ＱＡが完全に読み出された後であり、例えば、送信ウインドウ信号ＴＷの終了から１６クロック後に出力される。
【００２８】
このため、例えば、６４ｋｂｐｓのデータ伝送を行うために、連続した２つのタイムスロットを使用している場合、タイミングのずれによって２つのタイムスロット間のガードビットが少なくなると、有効なリセット信号ＲＳが出力されず、正常なデータ送信が不可能になるという課題があった。
【００２９】
【課題を解決するための手段】
前記課題を解決するために、本発明は、ＴＤＭＡ通信における変調回路において、奇数番目及び偶数番目のタイムスロットの送信データを、それぞれ差動符号化する第１及び第２の符号化部と、前記第１及び第２の符号化部で差動符号化された信号を、それぞれ狭帯域化する第１及び第２のフィルタ部と、前記第１及び第２のフィルタ部から出力される信号を合成して送信信号を生成する信号合成部とを備えている。
【００３０】
本発明によれば、以上のように変調回路を構成したので、次のような作用が行われる。
【００３１】
奇数番目のタイムスロットの送信データは、第１の符号化部で差動符号化され、第１のフィルタ部で狭帯域化される。一方、偶数番目のタイムスロットの送信データは、第２の符号化部で差動符号化され、第２のフィルタ部で狭帯域化される。第１及び第２のフィルタ部から狭帯域化された信号は、信号合成部によって合成されて送信信号が生成される。
【００３２】
【発明の実施の形態】
（第１の実施形態）
図１は、本発明の第１の実施形態を示す変調回路の構成図であり、図３中の要素と共通の要素には共通の符号が付されている。
【００３３】
この変調回路は、奇数番目のタイムスロット（即ち、ＣＨ１，ＣＨ３）を処理する奇数系変調部と、偶数番目のタイムスロット（即ち、ＣＨ２，ＣＨ４）を処理する偶数系変調部の２つの変調部を有している。奇数系変調部と偶数系変調部は同一構成で、符号に奇数系を示すサフィックス“ｏ”と偶数系を示すサフィックス“ｅ”を付して区別している。
【００３４】
例えば、奇数系変調部は、図示しない送受信制御回路から送信データＴＤと送信クロックＴＣが与えられる差動符号化部１０ｏ、送信クロックＴＣと送信ウインドウ信号ＴＷｏが与えられるタイミング生成部２０ｏ、及びフィルタ部３０ｏで構成されている。
【００３５】
差動符号化部１０ｏは、３８４ｋＨｚの送信クロックＴＣに同期して与えられる３８４ｋｂｐｓのバースト状の送信データＴＤから、π／４シフトＱＰＳＫ直交変調方式のＩ相成分の信号ＩＡｏとＱ相成分の信号ＱＡｏを生成するものである。信号ＩＡｏ，ＱＡｏは、フィルタ部３０ｏに与えられるようになっている。タイミング生成部２０ｏは、送信クロックＴＣと２２０ビットの送信データＴＤに対応する送信ウインドウ信号ＴＷｏに基づいて、奇数系変調部に必要な各種のタイミング信号を生成するものである。
【００３６】
フィルタ部３０ｏは、ナイキストフィルタによって信号ＩＡｏ，ＱＡｏを狭帯域化するもので、シフトレジスタ３１ｏ，３２ｏ、セレクタ３３ｏ、カウンタ３４ｏ、及びＲＯＭ３５ｏで構成されている。
【００３７】
シフトレジスタ３１ｏ，３２ｏは、それぞれ差動符号化部１０ｏから与えられる信号ＩＡｏ，ＱＡｏを、タイミング生成部２０ｏから与えられる１９２ｋＨｚのシフトクロックＳＣｏに従ってシフトして保持し、保持したデータを並列の信号ＩＢｏ，ＱＢｏとして出力するものである。シフトレジスタ３１ｏ，３２ｏは、タイミング生成部２０ｏから与えられるリセット信号ＲＳｏによって、その保持内容が消去されるようになっている。シフトレジスタ３１ｏ，３２ｏの出力側は、セレクタ３３ｏの入力側に接続されている。
【００３８】
セレクタ３３ｏは、図示しない送受信制御回路から与えられるクロックＣＫ１ｏに従って、信号ＩＢｏ，ＱＢｏを交互に選択して信号ＩＱＢｏとして出力するものである。なお、クロックＣＫ１ｏの周波数は、シフトクロックＳＣｏの１０倍の１．９２ＭＨｚとなっている。カウンタ３４ｏは、クロックＣＫ１ｏを０から９まで繰り返してカウントするもので、そのカウント値ＣＮｏは、セレクタ３３ｏから出力される信号ＩＱＢｏと共に、ＲＯＭ３５ｏに対する読み出しのアドレス信号として与えられる。また、カウンタ３４ｏは、タイミング生成部２０から与えられるシフトクロックＳＣの立ち上がりでリセットされるようになっている。
【００３９】
ＲＯＭ３５ｏは、π／４シフトＱＰＳＫ直交変調信号におけるＩ相成分及びＱ相成分の狭帯域化された信号波形データを記憶したもので、信号ＩＢｏ，ＱＢｏを変調速度（１９２ｋシンボル／ｓ）の１０倍の周波数でサンプリングした時の値が格納されている。ＲＯＭ３５ｏのアドレスを、信号ＩＱＢｏとカウント値ＣＮｏで指定することにより、その指定された記憶領域の値がデータＩＱＣｏとして読み出されるようになっている。
【００４０】
更に、この奇数系変調部は、振幅制御部４０ｏ、乗算器５０ｏ、及びＩＧ分離部６０ｏを有している。
【００４１】
振幅制御部４０ｏは、アップダウン・カウンタで構成され、タイミング生成部２０ｏから与えられるカウント制御信号ＴＭｏとクロックＣＫ１ｏに基づいて、伝送信号の振幅を制御するための振幅データＡＭｏを生成するものである。振幅制御部４０ｏは、無送信時と送信タイムスロット中のガードビット時にリセットされ、立上がりのランプビットの期間中にクロックＣＫ１ｏによってカウントアップされる。また、データ等の送信時には、振幅制御部４０ｏのカウント動作が停止され、立下がりのランプビットの期間中にクロックＣＫ１ｏによってカウントダウンされる。振幅制御部４０ｏのカウント値は、振幅データＡＭｏとして乗算器５０ｏに与えられるようになっている。
【００４２】
乗算器５０ｏは、図示しない送受信制御回路から与えられる３．８４ＭＨｚのクロックＣＫ２ｏに従って、ＲＯＭ３５ｏから読み出されたデータＩＱＣｏと振幅データＡＭｏを掛け合わせて、送信信号データＩＱＴｏを生成するものである。ＩＱ分離部６０ｏは、クロックＣＫ１ｏに従って、送信信号データＩＱＴｏをＩ相の送信信号データＩＴｏとＱ相の送信信号データＱＴｏに分離して出力するものである。
【００４３】
同様に、偶数系変調部は、図示しない送受信制御回路から送信データＴＤと送信クロックＴＣが与えられる差動符号化部１０ｅ、送信クロックＴＣと送信ウインドウ信号ＴＷｅが与えられるタイミング生成部２０ｅ、フィルタ部３０ｅ、振幅制御部４０ｅ、乗算器５０ｅ、及びＩＱ分離部６０ｅを有し、このＩＱ分離部６０ｅから、Ｉ相の送信信号データＩＴｅとＱ相の送信信号データＱＴｅが出力されるようになっている。
【００４４】
更に、この変調回路は、加算部７１を有している。加算部７１は、送信信号データＩＴｏ，ＩＴｅの論理和をとって送信信号データＩＴを出力すると共に、送信信号データＱＴｅ，ＱＴｅの論理和をとって送信信号データＱＴを出力するものである。加算部７１から出力される送信信号データＩＴ，ＱＴは、図示しない送信部に与えられ、無線信号に変換されて送信されるようになっている。
【００４５】
次に、動作を説明する。
【００４６】
例えば、移動局において、奇数番目のタイムスロットの送信タイミングになると、送受信制御部からタイミング生成部２０ｏに送信ウインドウ信号ＴＷｏが与えられ、これと同時に、差動符号化部１０ｏに送信データＴＤが与えられる。
【００４７】
差動符号化部１０ｏでは、送信クロックＴＣに同期して送信データＴＤからπ／４シフトＱＰＳＫ直交変調に対応する符号が生成され、信号ＩＡｏ，ＱＡｏとしてフィルタ部３０ｏのシフトレジスタ３１ｏ，３２ｏに出力される。また、タイミング生成部２０ｏでは、送信ウインドウ信号ＴＷｏに基づいてシフトクロックＳＣｏ、リセット信号ＲＳｏ、及びカウント制御信号ＴＭｏが生成される。
【００４８】
フィルタ部３０ｏでは、信号ＩＡｏ，ＱＡｏがシフトクロックＳＣｏに同期して、それぞれシフトレジスタ３１ｏ，３２ｏに順次入力され、並列に変換されて信号ＩＢｏ，ＱＢｏとしてセレクタ３３ｏに出力される。セレクタ３３ｏでは、クロックＣＫ１ｏに従って、信号ＩＢｏ，ＱＢｏが交互に選択されて信号ＩＱＢｏが出力される。
【００４９】
カウンタ３４ｏでは、クロックＣＫ１ｏに従って０から９まで順次繰り返えされるカウント値ＣＮｏが出力される。信号ＩＢＱｏとカウント値ＣＮｏは、ＲＯＭ３５ｏにアドレス信号として与えられ、ＲＯＭ３５ｏからデータＩＱＣｏが順次読み出される。
【００５０】
振幅制御部４０ｏでは、カウント制御信号ＴＭｏとクロックＣＫ１ｏに基づいて、振幅データＡＭｏが生成され、乗算器５０ｏに与えられる。乗算器５０ｏでは、クロックＣＫ２ｏに従って、ＲＯＭ３５ｏから読み出されたデータＩＱＣｏと振幅データＡＭｏが掛け合わされ、送信信号データＩＱＴｏが生成される。ＩＱ分離部６０ｏでは、クロックＣＫ１ｏに従って、送信信号データＩＱＴｏがＩ相及びＱ相の送信信号データＩＴｏ，ＱＴｏに分離される。
【００５１】
加算部７１では、ＩＱ分離部６０ｏの出力データとＩＱ分離部６０ｅの出力データの加算が行われるが、奇数番目のタイムスロットではＩＱ分離部６０ｅの出力データが存在しないので、ＩＱ分離部６０ｏの送信信号データＩＴｏ，ＱＴｏが、そのまま送信信号データＩＴ，ＱＴとして出力される。
【００５２】
奇数番目のタイムスロットの送信が終了すると、タイミング生成部２０ｏからリセット信号ＲＳｏが出力され、シフトレジスタ３１ｏ，３２ｏの保持内容が消去されて、次の奇数番目のタイムスロットに対する準備が行われる。
【００５３】
次に、偶数番目のタイムスロットの送信タイミングになると、送受信制御部からタイミング生成部２０ｅに送信ウインドウ信号ＴＷｅが与えられ、これと同時に、差動符号化部１０ｅに送信データＴＤが与えられる。
【００５４】
これにより、偶数系の変調部によって奇数系と同様の処理が行われ、ＩＱ分離部６０ｅから出力される送信信号データＩＴｅ，ＱＴｅが、加算部７１を介してそのまま送信信号データＩＴ，ＱＴとして出力される。
【００５５】
偶数番目のタイムスロットの送信が終了すると、タイミング生成部２０ｅからリセット信号ＲＳｅが出力され、シフトレジスタ３１ｅ，３２ｅの保持内容が消去されて、次の偶数番目のタイムスロットに対する準備が行われる。
【００５６】
以上のように、この第１の実施形態の変調回路は、奇数番目のタイムスロットを処理する奇数系変調部と、偶数番目のタイムスロットを処理する偶数系変調部の２つの変調部を有している。これにより、ガードビットが少なくても隣接するタイムスロットの処理を確実に行うことができるとい利点がある。
【００５７】
（第２の実施形態）
図４は、本発明の第２の実施形態を示す変調回路の構成図であり、図１中の要素と共通の要素には共通の符号が付されている。
【００５８】
この変調回路は、図１の変調回路における加算部７１に代えて、選択信号生成部７２と選択部７３を設けている。
【００５９】
選択信号生成部７２は、図示しない送受信制御部から与えられる送信ウインドウ信号ＴＷｏ，ＴＷｅに基づいて、奇数系または偶数系の変調部を選択するための選択信号ＳＬを生成するものである。また、選択部７３は、選択信号ＳＬに従ってＩＱ分離部６０ｏまたはＩＱ分離部６０ｅのいずれか一方の出力信号を選択し、送信信号データＩＴ，ＱＴとして出力するものである。その他の構成は、図１と同様である。
【００６０】
この変調回路の動作は、最終的な送信信号データＩＴ，ＱＴが加算器７１から出力されるか、選択部７３で選択出力されるかを除き、図１と同様である。
【００６１】
以上のように、この第２の実施形態の変調回路は、奇数番目のタイムスロットを処理する奇数系変調部と、偶数番目のタイムスロットを処理する偶数系変調部の２つの変調部を有しているので、第１の実施形態と同様の利点がある。
【００６２】
（第３の実施形態）
図５は、本発明の第３の実施形態を示す変調回路の構成図であり、図１及び図３中の要素と共通の要素には共通の符号が付されている。
【００６３】
この変調回路は、図１の変調回路において、奇数番目のタイムスロットと偶数番目のタイムスロットで同時に使用されることがないＲＯＭ３５ｏ，３５ｅ等を共用し、回路規模の増加を最小限にしたものである。
【００６４】
即ち、この変調回路は、奇数番目のタイムスロットに対応する差動符号化部１０ｏ、タイミング生成部２０ｏ、シフトレジスタ３１ｏ，３２ｏ、及びカウンタ３４ｏと、偶数番目のタイムスロットに対応する差動符号化部１０ｅ、タイミング生成部２０ｅ、シフトレジスタ３１ｅ，３２ｅ、及びカウンタ３４ｅを有している。
【００６５】
シフトレジスタ３１ｏ，３１ｅからそれぞれ出力される信号ＩＢｏ，ＩＢｅは、セレクタ７４に与えられ、シフトレジスタ３２ｏ，３２ｅからそれぞれ出力される信号ＱＢｏ，ＱＢｅは、セレクタ７５に与えられるようになっている。また、タイミング生成部２０ｏで生成されるカウント制御信号ＴＭｏとタイミング生成部２０ｅで生成されるカウント制御信号ＴＭｅはセレクタ７６へ与えられ、カウンタ３４ｏ，３４ｅのカウント値ＣＮｏ，ＣＮｅはセレクタ７７に与えられている。セレクタ７６の出力側には、振幅制御部４０が接続されている。セレクタ７４〜７７は、送信ウインドウ信号ＴＷｏ，ＴＷｅに基づいて選択信号生成部７２で生成された選択信号ＳＬに従って、切り替えられるようになっている。
【００６６】
セレクタ７４，７５の出力側はセレクタ３３の入力側に接続されている。セレクタ３３の制御端子にはクロックＣＫ１が与えられ、セレクタ７４，７５から与えられる信号ＩＢ，ＱＢが交互に選択されて信号ＩＱＢとして出力されるようになっている。信号ＩＱＢは、セレクタ７７のから出力されるカウント値ＣＮと共に、ＲＯＭ３５のアドレス信号として与えられるようになっている。
【００６７】
ＲＯＭ３５から読み出されるデータＩＱＣと、振幅制御部４０から出力される振幅データＡＭは、乗算器５０に与えられるようになっている。乗算器５０は、クロックＣＫ２に従ってデータＩＱＣと振幅データＡＭを掛け合わせ、送信信号データＩＱＴを生成するものである。乗算器５０の出力側は、ＩＱ分離部６０に接続されている。乗算器５０は、クロックＣＫ１に従って、送信信号データＩＱＴをＩ相の送信信号データＩＴとＱ相の送信信号データＱＴに分離するものである。
【００６８】
送信信号データＩＴ，ＱＴは、図示しない送信部に与えられ、無線信号に変換されて送信されるようになっている。
【００６９】
次に、動作を説明する。
【００７０】
奇数番目のタイムスロットの送信タイミングでは、送受信制御部からタイミング生成部２０ｏに送信ウインドウ信号ＴＷｏが与えられ、差動符号化部１０ｏには送信データＴＤが与えられる。
【００７１】
差動符号化部１０ｏでは、送信クロックＴＣに同期して、送信データＴＤから信号ＩＡｏ，ＱＡｏが生成されてシフトレジスタ３１ｏ，３２ｏに与えられる。また、タイミング生成部２０ｏでは、送信クロックＴＣと送信ウインドウ信号ＴＷｏに基づいて、シフトクロックＳＣｏ、リセット信号ＲＳｏ、及びカウント制御信号ＴＭｏが生成される。
【００７２】
シフトレジスタ３１ｏ，３２ｏでは、それぞれ信号ＩＡｏ，ＱＡｏがシフトクロックＳＣｏに同期して並列に変換され、信号ＩＢｏ，ＱＢｏが出力されてセレクタ７４，７５にそれぞれ与えられる。セレクタ７４，７５では、選択信号生成部７２から与えられる選択信号ＳＬによって、シフトレジスタ３１ｏ，３２ｏから出力された信号ＩＢｏ，ＱＢｏが選択されて、セレクタ３３に与えられる。セレクタ３３では、クロックＣＫ１に従って信号ＩＢ，ＱＢが交互に選択され、信号ＩＱＢが出力される。
【００７３】
また、カウンタ３４ｏではシフトクロックＳＣｏでリセットされ、クロックＣＫ１に従って０から９まで順次繰り返えされるカウント値ＣＮｏが出力されてセレクタ７７に与えられる。セレクタ７７では、選択信号ＳＬによってカウント値ＣＮｏが選択され、カウント値ＣＮとして出力される。信号ＩＱＢとカウント値ＣＮは、ＲＯＭ３５に対するアドレス信号として与えられ、このＲＯＭ３５から、Ｉ相成分及びＱ相成分のデータＩＱＣが順次読み出される。
【００７４】
一方、セレクタ７６では、タイミング生成部２０ｏで生成されたカウント制御信号ＴＭｏが選択されて振幅制御部４０ｏに与えられ、この振幅制御部４０から出力される振幅データＡＭが乗算器５０に与えられる。
【００７５】
乗算器５０では、ＲＯＭ３５から読み出されたデータＩＱＣと振幅データＡＭが、クロックＣＫ２に従って掛け合わされ、送信信号データＩＱＴが生成される。ＩＱ分離部６０では、クロックＣＫ１に従って、送信信号データＩＱＴが送信信号データＩＴ，ＱＴに分離される。
【００７６】
奇数番目のタイムスロットの送信が終了すると、タイミング生成部２０ｏからリセット信号ＲＳｏが出力され、シフトレジスタ３１ｏ，３２ｏの保持内容が消去され、次の奇数番目のタイムスロットの送信データに対する準備が行われる。
【００７７】
一方、偶数番目のタイムスロットの送信タイミングでは、送信ウインドウ信号ＴＷｅに基づいてタイミング生成部２０ｅからシフトクロックＳＣｅやカウント制御信号ＴＭｅが出力される。これにより、差動符号化部１０ｅで生成された信号ＩＡｅ，ＱＡｅが、シフトレジスタ３１ｅ，３２ｅによって並列に変換されて信号ＩＢｅ，ＱＢｅが出力される。信号ＩＢｅ，ＱＢｅは、セレクタ７４，７５で選択されてセレクタ３３に与えられる。また、セレクタ７６では、カウント制御信号ＴＭｅが選択されて振幅制御部４０に与えられる。これ以降の動作は、奇数番目のタイムスロットと同様である。
【００７８】
偶数番目のタイムスロットの送信が終了すると、タイミング生成部２０ｅからリセット信号ＲＳｅが出力され、シフトレジスタ３１ｅ，３２ｅの保持内容が消去され、次の偶数番目のタイムスロットの送信データに対する準備が行われる。
【００７９】
以上のように、この第３の実施形態の変調回路は、奇数番目と偶数番目のタイムスロットで動作が競合するおそれのある構成要素（差動符合化部１０、タイミング生成部２０、シフトレジスタ３１，３２、及びカウンタ３４）を２系統に分離し、競合するおそれのない構成要素（セレクタ３３、ＲＯＭ３５、振幅制御部４０、乗算器５０、及びＩＱ分離部６０）を共用している。これにより、第１及び第２の実施形態と同様の利点を有し、かつ、回路構成を簡素化することができるとい利点がある。
【００８０】
なお、本発明は、上記実施形態に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
【００８１】
（ａ）  ＰＨＳシステムの変調回路を例にして説明したが、無線に限らず有線のＴＤＭＡにも同様に適用できる。
【００８２】
（ｂ）  図１のフィルタ部３０ｏ，３０ｅは、図示したようなナイキストフィルタに限定されない。
【００８３】
【発明の効果】
以上詳細に説明したように、本発明によれば、奇数番目と偶数番目のタイムスロットの送信データを処理するために、２系統の符号化部とフィルタ部を有している。これにより、２つのタイムスロット間のガードビットが少なくなっても、正常なデータ送信ができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示す変調回路の構成図である。
【図２】ＰＨＳにおけるＴＤＭＡ方式の概略の説明図である。
【図３】従来の変調回路の一例を示す構成図である。
【図４】本発明の第２の実施形態を示す変調回路の構成図である。
【図５】本発明の第３の実施形態を示す変調回路の構成図である。
【符号の説明】
１０ｏ，１０ｅ    差動符号化部
２０ｏ，２０ｅ    タイミング生成部
３０ｏ，３０ｅ    フィルタ部
３１ｏ，３１ｅ，３２ｏ，３２ｅ    シフトレジスタ
３３ｏ，３３ｅ，７４〜７７    セレクタ
３４ｏ，３４ｅ    カウンタ
３５，３５ｏ，３５ｅ    ＲＯＭ
４０，４０ｏ，４０ｅ    振幅制御部
５０，５０ｏ，５０ｅ    乗算器
６０，６０ｏ，６０ｅ    ＩＱ分離部
７１    加算部
７２    選択信号生成部
７３    選択部
【図１】
2004186819.tif 000003
【図２】
2004186819.tif 000004
【図３】
2004186819.tif 000005
【図４】
2004186819.tif 000006
【図５】
2004186819.tif 000007
【手続補正書】
【提出日】平成16年1月9日(2004.1.9)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
時分割多重アクセス通信における奇数番目と偶数番目のタイムスロットの送信データを、それぞれ差動符号化する第１及び第２の符号化部と、
前記第１及び第２の符号化部で差動符号化された信号がそれぞれ与えられ、与えられた信号をシフト制御信号とリセット制御信号に従って狭帯域化して出力する第１及び第２のフィルタ部と、
前記第１及び第２のフィルタ部から出力される信号を合成して送信信号を生成する信号合成部と、
前記奇数番目と偶数番目のタイムスロットの送信データのタイミングを示すウインドウ信号に基づいて、前記第１及び第２のフィルタ部に与える前記シフト制御信号を生成するとともに、該送信データの終了時には前記リセット制御信号を生成するタイミング生成部とを備え、
前記第１及び第２のフィルタ部は、それぞれ、
前記第１または第２の符号化部で差動符号化された信号を、前記シフト制御信号に同期してシフトして保持するとともに並列データに変換して出力し、前記リセット制御信号が与えられたときにはその保持内容を消去するシフトレジスタと、
差動符号化信号に対応する狭帯域化された信号波形データが格納され、前記シフトレジスタから出力される並列データがアドレスとして与えられ、該アドレスで指定される記憶領域の信号波形データを読み出して出力する読み出し専用メモリを、
有することを特徴とする変調回路。
【請求項２】
前記信号合成部は、前記第１及び第２のフィルタ部から出力される信号の論理和をとることにより、前記送信信号を生成することを特徴とする請求項１記載の変調回路。
【請求項３】
前記信号合成部は、前記第１及び第２のフィルタ部から出力される信号を奇数番目と偶数番目のタイムスロットに応じて切り替えることにより、前記送信信号を生成することを特徴とする請求項１記載の変調回路。
【請求項４】
時分割多重アクセス通信における奇数番目と偶数番目のタイムスロットの送信データを、該奇数番目と偶数番目に対応して設けられた第１及び第２の符号化部で差動符号化する符号化処理と、
前記第１及び第２の符号化部で差動符号化された信号を、該第１及び第２の符号化部に対応して設けられた第１及び第２のシフトレジスタで並列データに変換する変換処理と、 前記送信データの終了時に与えられるリセット制御信号に従って、対応する前記第１または第２のシフトレジスタの保持内容を消去するリセット処理と、
前記第１及び第２のシフトレジスタに対応してそれぞれ設けられ、差動符号化信号に対応する狭帯域化された信号波形データが格納された第１及び第２の読み出し専用メモリに、該第１及び第２のシフトレジスタから出力される並列データをそれぞれ読み出しアドレスとして与えて信号波形データを読み出す読出処理と、
前記第１及び第２の読み出し専用メモリから読み出された信号波形データを合成して送信信号を生成する信号合成処理とを、
順次行うことを特徴とする変調方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２９
【補正方法】変更
【補正の内容】
【００２９】
【課題を解決するための手段】
前記課題を解決するために、本発明は、ＴＤＭＡ通信における変調回路において、奇数番目と偶数番目のタイムスロットの送信データを、それぞれ差動符号化する第１及び第２の符号化部と、前記第１及び第２の符号化部で差動符号化された信号がそれぞれ与えられ、与えられた信号をシフト制御信号とリセット制御信号に従って狭帯域化して出力する第１及び第２のフィルタ部と、前記第１及び第２のフィルタ部から出力される信号を合成して送信信号を生成する信号合成部と、前記奇数番目と偶数番目のタイムスロットの送信データのタイミングを示すウインドウ信号に基づいて、前記第１及び第２のフィルタ部に与える前記シフト制御信号を生成するとともに、該送信データの終了時には前記リセット制御信号を生成するタイミング生成部とを備え、前記第１及び第２のフィルタ部は、それぞれ、前記第１または第２の符号化部で差動符号化された信号を、前記シフト制御信号に同期してシフトして保持するとともに並列データに変換して出力し、前記リセット制御信号が与えられたときにはその保持内容を消去するシフトレジスタと、差動符号化信号に対応する狭帯域化された信号波形データが格納され、前記シフトレジスタから出力される並列データがアドレスとして与えられ、該アドレスで指定される記憶領域の信号波形データを読み出して出力する読み出し専用メモリを有することを特徴としている。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００３１
【補正方法】変更
【補正の内容】
【００３１】
奇数番目のタイムスロットの送信データは、第１の符号化部で差動符号化され、第１のフィルタ部で狭帯域化される。一方、偶数番目のタイムスロットの送信データは、第２の符号化部で差動符号化され、第２のフィルタ部で狭帯域化される。
第１及び第２のフィルタ部では、第１または第２の符号化部で差動符号化された信号が、タイミング生成部から与えられるシフト制御信号に同期してシフトレジスタに保持されるとともに、並列データに変換されて読み出し専用メモリのアドレスとして与えられる。また、送信データの終了時にタイミング生成部からリセット制御信号が与えられると、シフトレジスタの保持内容は消去される。
読み出し専用メモリには、差動符号化信号に対応する狭帯域化された信号波形データが格納されているので、この読み出し専用メモリからは送信データに対応した狭帯域化された信号が出力される。
そして、第１及び第２のフィルタ部で狭帯域化された信号は、信号合成部によって合成
されて送信信号が生成される。