(57)【要約】【課題】使用を停止した不揮発性記憶回路及び不揮発性記憶回路を具備する半導体装置からの情報の読出しを不可能として情報の漏洩を防止可能とした不揮発性記憶回路及び不揮発性記憶回路を具備する半導体装置を提供する。【解決手段】不揮発性の記憶素子からなる記憶手段を有する不揮発性記憶回路及び不揮発性記憶回路を具備する半導体装置において、破壊実行信号を生成して出力する信号生成手段から出力した前記破壊実行信号に基づいて前記記憶素子を破壊する破壊手段を設ける。記憶素子は、第１の強磁性層と、絶縁層と、第２の強磁性層とを順次積層して構成し、破壊手段によって第１の強磁性層と第２の強磁性層とをショートさせることにより破壊すべく構成する。【選択図】    図３
2004246957.tif 000002
【特許請求の範囲】
【請求項１】
不揮発性の記憶素子からなる記憶手段を有する不揮発性記憶回路において、
破壊実行信号を生成して出力する信号生成手段から出力した前記破壊実行信号に基づいて前記記憶素子を破壊する破壊手段を有することを特徴とする不揮発性記憶回路。
【請求項２】
前記記憶素子は、第１の強磁性層と、絶縁層と、第２の強磁性層とを順次積層して構成し、前記破壊手段によって前記第１の強磁性層と前記第２の強磁性層とをショートさせることにより前記記憶素子を破壊すべく構成したことを特徴とする請求項１記載の不揮発性記憶回路。
【請求項３】
前記第１の強磁性層と前記第２の強磁性層とのショートは、前記破壊手段によって前記記憶素子にショート用バイアス電圧を印加して行うべく構成したことを特徴とする請求項２記載の不揮発性記憶回路。
【請求項４】
前記ショート用バイアス電圧は、前記記憶素子に情報を書込むべく設けた書込配線を用いて印加すべく構成したことを特徴とする請求項３記載の不揮発性記憶回路。
【請求項５】
不揮発性の記憶素子からなる記憶手段を有する不揮発性記憶回路を具備する半導体装置において、
破壊実行信号を生成して出力する信号生成手段から出力した前記破壊実行信号に基づいて前記記憶素子を破壊する破壊手段を有することを特徴とする不揮発性記憶回路を具備する半導体装置。
【請求項６】
前記記憶素子は、第１の強磁性層と、絶縁層と、第２の強磁性層とを順次積層して構成し、前記破壊手段によって前記第１の強磁性層と前記第２の強磁性層とをショートさせることにより前記記憶素子を破壊すべく構成したことを特徴とする請求項５記載の不揮発性記憶回路を具備する半導体装置。
【請求項７】
前記第１の強磁性層と前記第２の強磁性層とのショートは、前記破壊手段によって前記記憶素子にショート用バイアス電圧を印加して行うべく構成したことを特徴とする請求項６記載の不揮発性記憶回路を具備する半導体装置。
【請求項８】
前記ショート用バイアス電圧は、前記記憶素子に情報を書込むべく設けた書込配線を用いて印加すべく構成したことを特徴とする請求項３記載の不揮発性記憶回路を具備する半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、不揮発性記憶回路及び同不揮発性記憶回路を具備する半導体装置に関するものであり、特に、不揮発性記憶回路を構成している記憶素子を破壊することにより、記憶された情報を消滅可能とした不揮発性記憶回路及び同不揮発性記憶回路を具備する半導体装置に関するものである。
【０００２】
【従来の技術】
昨今、利用台数が飛躍的に向上したＰＤＡ（Ｐｅｒｓｏｎａｌ  Ｄｉｇｉｔａｌ  Ａｓｓｉｓｔａｎｔｓ）等の携帯型情報端末や携帯電話では、内蔵した電源であるバッテリーからの電力供給が停止した場合でも重要な情報が消失することを防止するために、フラッシュメモリ等の不揮発性記憶回路からなる半導体装置で構成したメモリ装置が多く用いられている。
【０００３】
かかるメモリ装置には、通常、記憶する情報の書換回数の限界があり、この書換回数を超えると記憶を正常に保持できなくなる等の不具合が発生するが、このメモリ装置を内蔵した携帯型情報端末や携帯電話本体の製品寿命の方が遙かに短いために、メモリ装置に不具合が発生する前に携帯型情報端末や携帯電話の買換えが行われている。
【０００４】
したがって、買換えにともなって廃棄される携帯型情報端末や携帯電話では、内蔵されたメモリ装置に何らの不具合もなく正常に作動するものの、そのまま廃棄されていた。
【０００５】
【発明が解決しようとする課題】
しかしながら、このように正常に作動するメモリ装置をそのまま廃棄した場合には、かかるメモリ装置内の不揮発性記憶回路から記憶情報の読出しが可能であり、情報の流出が生じるおそれがあった。
【０００６】
そこで、メモリ装置自体を破壊した後に廃棄すればよいのであるが、携帯型情報端末や携帯電話からメモリ装置のみを取り出すことはほとんど不可能であり、メモリ装置のみを物理的に破壊することができないため、所要の業者に依頼して機体ごとスクラップにするか、あるいは、メモリ装置の不揮発性記憶回路に無意味な情報を上書きすることによって記憶していた有意な情報自体を消滅させる等の方法が採用されているが、コストの上昇を招いたり、繁雑な作業の実施が必要であったりするために、徹底して実施されることは少なく、情報の流出のおそれは解消されていなかった。
【０００７】
【課題を解決するための手段】
これらの問題を解決すべく、本発明の不揮発性記憶回路では、不揮発性の記憶素子からなる記憶手段を有する不揮発性記憶回路において、破壊実行信号を生成して出力する信号生成手段から出力した破壊実行信号に基づいて記憶素子を破壊する破壊手段を設けた。
【０００８】
さらに、以下の点にも特徴を有するものである。すなわち、
（１）記憶素子は、第１の強磁性層と、絶縁層と、第２の強磁性層とを順次積層して構成し、破壊手段によって第１の強磁性層と第２の強磁性層とをショートさせることにより記憶素子を破壊すべく構成したこと。
（２）第１の強磁性層と第２の強磁性層とのショートは、破壊手段によって記憶素子にショート用バイアス電圧を印加して行うべく構成したこと。
（３）ショート用バイアス電圧は、記憶素子に情報を書込むべく設けた書込配線を用いて印加すべく構成したこと。
【０００９】
また、本発明の不揮発性記憶回路を具備する半導体装置では、不揮発性の記憶素子からなる記憶手段を有する不揮発性記憶回路を具備する半導体装置において、破壊実行信号を生成して出力する信号生成手段から出力した破壊実行信号に基づいて記憶素子を破壊する破壊手段を設けた。
【００１０】
さらに、以下の点にも特徴を有するものである。すなわち、
（１）記憶素子は、第１の強磁性層と、絶縁層と、第２の強磁性層とを順次積層して構成し、破壊手段によって第１の強磁性層と第２の強磁性層とをショートさせることにより記憶素子を破壊すべく構成したこと。
（２）第１の強磁性層と第２の強磁性層とのショートは、破壊手段によって記憶素子にショート用バイアス電圧を印加して行うべく構成したこと。
（３）ショート用バイアス電圧は、記憶素子に情報を書込むべく設けた書込配線を用いて印加すべく構成したこと。
【００１１】
【発明の実施の形態】
本発明の不揮発性の記憶素子からなる記憶手段を有する不揮発性記憶回路、及びこの不揮発性記憶回路を具備する半導体装置では、記憶手段の他に、この記憶手段を破壊するための破壊手段を設けているものである。特に、破壊手段は、信号生成手段によって生成して出力した破壊実行信号に基づいて記憶手段の記憶素子を破壊するものである。
【００１２】
したがって、不揮発性の記憶素子自体を破壊することにより、かかる記憶素子に記憶した情報を消滅させて、記憶素子からの情報の読出しを防止できるので、情報の漏洩のおそれを解消することができる。
【００１３】
以下において図面に基づいてさらに詳説する。図１は、半導体基板１上に複数の記憶素子からなる記憶領域２を設けた不揮発性記憶回路３からなる半導体装置のブロック図である。複数の記憶素子からなる記憶領域２が記憶手段である。
【００１４】
記憶素子は不揮発性であって、特に、第１の強磁性層と、絶縁層と、第２の強磁性層とを順次積層して構成したＭＴＪ（Ｍａｇｎｅｔｉｃ  Ｔｕｎｎｅｌｉｎｇ  Ｊｕｎｃｔｉｏｎ）素子（図示せず）としている。すなわち、第１の強磁性層及び第２の強磁性層は、鉄（Ｆｅ）、コバルト（Ｃｏ）からなる強磁性層であって、第１の強磁性層と第２の強磁性層のいずれか一方を固定磁化層とし、他方を自由磁化層として、自由磁化層における磁化の向きを、固定磁化層における磁化の向きと平行または反平行とすることにより「０」または「１」の１ｂｉｔの情報を記憶するものである。そして、自由磁化層における磁化の向きが、固定磁化における磁化の向きと平行である場合と、反平行である場合とで記憶素子において異なる抵抗値を読み出すことにより、「０」または「１」の１ｂｉｔの情報を読出可能としているものである。
【００１５】
記憶領域２には、この記憶領域２の動作に必要な入力情報信号、出力情報信号、あるいはクロック信号等の動作用信号２ｓを、適宜入出力可能に構成している。
【００１６】
本実施形態の不揮発性記憶回路３には、記憶領域２とともに記憶領域２中の所要の記憶素子に対する破壊の実行を制御する破壊手段としての破壊実行制御部４を設けており、不揮発性記憶回路３の外部に設けた信号生成手段としての破壊実行信号生成部５から入力された破壊実行信号５ｓに基づいて、本実施形態では後述するように破壊実行制御部４によって記憶領域２の所要の記憶素子にショート用バイアス電圧４ｓを印加して、記憶素子を破壊している。
【００１７】
また、破壊実行信号生成部５は不揮発性記憶回路３を形成した半導体基板１の外部に設けるのではなく、図２に示すように、不揮発性記憶回路３を形成した半導体基板１上に設けることもできる。
【００１８】
破壊実行信号生成部５は、記憶領域２の使用回数や使用累計時間等を計測するカウンター部とし、あらかじめ設定した所定の使用回数や使用累計時間に達することにより破壊実行信号５ｓを出力すべく構成している。
【００１９】
あるいは、不揮発性記憶回路３を具備する半導体装置をＩＣカード等に用いた場合には、アクセス用の暗証番号の入力を連続して所定回数間違えた場合に破壊実行信号生成部５が破壊実行信号５ｓを出力すべく構成することもできる。
【００２０】
あるいは、不揮発性記憶回路３を具備する半導体装置を内蔵した装置の場合には、不揮発性記憶回路３における記憶領域２の記憶情報の消滅処理実行操作を検出することにより、破壊実行信号生成部５が破壊実行信号５ｓを出力すべく構成することもできる。
【００２１】
以下において、本実施形態における記憶素子の破壊について、図３を用いて説明する。
【００２２】
記憶領域２には、両端をそれぞれ第１書込用ドライバ６ａと第２書込用ドライバ６ｂに接続した複数の書込配線７と、一端をアドレスデコーダ８に接続するとともに書込配線７と略直交させた複数のアドレス信号配線９とを設け、いずれか１本の書込配線７と、いずれか１本のアドレス信号配線９とで１つの記憶素子Ｍに、１ｂｉｔの情報を書込可能に構成している。ここで、記憶素子Ｍは、先に述べたＭＴＪ素子としている。
【００２３】
すなわち、記憶素子Ｍは、一端を書込配線７と接続し、他端をアクセストランジスタ１０を介してアースに接続しており、第１書込用ドライバ６ａ側を第２書込用ドライバ６ｂよりも高電位とし、あるいは逆に第２書込用ドライバ６ｂ側を第１書込用ドライバ６ａよりも高電位として、さらにアドレス信号配線９と接続したアクセストランジスタ１０のゲートにアドレス信号配線９を介して所要のアドレス信号を入力することにより記憶素子Ｍの一端をアースと接続して、記憶素子Ｍの自由磁化層に所要の向きの磁化を行うことにより、「０」または「１」の１ｂｉｔの情報を記憶させている。
【００２４】
なお、記憶素子Ｍから情報を読出す場合には、図示していない読出配線を用いて読出可能に構成している。第１書込用ドライバ６ａ、第２書込用ドライバ６ｂ及びアドレスデコーダ８には、記憶領域２の動作に必要な入力情報信号、出力情報信号、あるいはクロック信号等の動作用信号２ｓを、適宜の配線（図示せず）を介して入出力可能に構成している。
【００２５】
各書込配線７は、ショート用バイアス電圧印加配線１１を介してそれぞれ破壊実行制御部４と接続している。
【００２６】
破壊実行制御部４には、ショート用バイアス電圧印加配線１１を介してそれぞれ書込配線７と接続する破壊制御トランジスタ１２を設けており、各破壊制御トランジスタ１２のゲートには破壊実行信号入力配線１３を接続している。
【００２７】
そして、破壊実行信号入力配線１３を介して所要の破壊制御トランジスタ１２に破壊実行信号５ｓを入力することにより、破壊実行信号５ｓを入力された破壊制御トランジスタ１２は、所定の高電圧としたショート用バイアス電圧４ｓを、破壊用電圧信号配線１１を介して所要の書込配線７に印加すべく構成している。
【００２８】
このように、所要の記憶素子Ｍと接続した書込配線７に高電圧を印加するとともに、破壊実行信号５ｓをアドレスデコーダ８にも入力し、所要の記憶素子Ｍと接続しているアドレス信号配線９にアドレス信号を入力することにより、一端にショート用バイアス電圧４ｓを印加した記憶素子Ｍの他端をアースに接続して、記憶素子Ｍ自体に高電圧を印加することにより記憶素子Ｍの絶縁層に絶縁破壊を生起して、第１の強磁性層と第２の強磁性層とをショートさせている。
【００２９】
ここで、記憶素子Ｍに印加する高電圧は、記憶素子Ｍの絶縁層に絶縁破壊を生起可能な程度の高電圧となっていればよい。
【００３０】
記憶素子Ｍにおいて第１の強磁性層と第２の強磁性層とがショートすることにより、記憶素子Ｍに記憶された記憶情報は消滅し、正しい情報を読み出すこと不可能とすることができる。このように、記憶素子Ｍを電気的に破壊することにより、破壊手段を簡潔に構成することができる。
【００３１】
特に、第１の強磁性層と前記第２の強磁性層とのショートを、記憶素子Ｍにショート用バイアス電圧４ｓを印加して行うべく構成したことによって、所定の記憶素子Ｍを指定して破壊することができ、個々の記憶素子Ｍごとの破壊を行うことができるので、必要最小限の記憶素子Ｍを破壊することにより記憶された情報を完全に読み出すことを防止できる。したがって、記憶素子Ｍの破壊に要するエネルギーを必要最小限とすることができ、しかも短時間で確実に記憶領域２に記憶された情報を消滅させることができる。なお、記憶領域２の記憶素子Ｍ全てに同時にショート用バイアス電圧４ｓを印加して、全記憶素子Ｍを同時に破壊してもよい。
【００３２】
本実施形態では、先に述べたように記憶素子Ｍへのショート用バイアス電圧４ｓの印加を、書込配線７を用いて印加すべく構成したことによって、記憶素子破壊用の特別な配線を設ける必要がなく、製造コストを高騰させることなく破壊手段を設けることができる。
【００３３】
なお、場合によっては、破壊実行制御部４を別途に設けるのではなく、記憶領域２の第１書込用ドライバ６ａまたは第２書込用ドライバ６ｂを、書込配線７に対して書込用バイアス電圧を印加するだけでなく、ショート用バイアス電圧４ｓを印加可能に構成し、第１書込用ドライバ６ａまたは第２書込用ドライバ６ｂへの破壊実行信号５ｓの入力にともなって、書込配線７にショート用バイアス電圧４ｓを印加すべく構成してもよい。
【００３４】
【発明の効果】
請求項１記載の発明によれば、不揮発性の記憶素子からなる記憶手段を有する不揮発性記憶回路において、破壊実行信号を生成して出力する信号生成手段から出力した破壊実行信号に基づいて記憶素子を破壊する破壊手段を設けたことによって、記憶素子を破壊することによりかかる記憶素子において記憶されていた情報を確実に消滅させることができる。したがって、情報の漏洩のおそれを完全に解消することができる。
【００３５】
請求項２記載の発明によれば、記憶素子を、第１の強磁性層と、絶縁層と、第２の強磁性層とを順次積層して構成し、破壊手段によって第１の強磁性層と第２の強磁性層とをショートさせることにより記憶素子を破壊すべく構成したことによって、記憶素子を電気的に破壊することができるので、破壊手段を簡潔に構成することができる。
【００３６】
請求項３記載の発明によれば、第１の強磁性層と第２の強磁性層とのショートを、破壊手段によって記憶素子にショート用バイアス電圧を印加して行うべく構成したことにより、個々の記憶素子ごとの破壊を行うことができるので、必要最小限の記憶素子を破壊することにより記憶された情報を完全に読み出すことを防止できる。したがって、記憶素子の破壊に要するエネルギーを必要最小限とすることができ、しかも短時間で確実に不揮発性記憶回路に記憶された情報を消滅させることができる。
【００３７】
請求項４記載の発明によれば、ショート用バイアス電圧を、記憶素子に情報を書込むべく設けた書込配線を用いて印加すべく構成したことによって、記憶素子破壊用の特別な配線を設ける必要がなく、製造コストを高騰させることなく破壊手段を設けることができる。
【００３８】
請求項５記載の発明によれば、不揮発性の記憶素子からなる記憶手段を有する不揮発性記憶回路を具備する半導体装置において、破壊実行信号を生成して出力する信号生成手段から出力した破壊実行信号に基づいて記憶素子を破壊する破壊手段を設けたことによって、請求項１記載の発明と同様に、記憶素子を破壊することによりかかる記憶素子において記憶されていた情報を確実に消滅させることができる。したがって、情報の漏洩のおそれを完全に解消することができる。
【００３９】
請求項６記載の発明によれば、記憶素子を、第１の強磁性層と、絶縁層と、第２の強磁性層とを順次積層して構成し、破壊手段によって第１の強磁性層と第２の強磁性層とをショートさせることにより記憶素子を破壊すべく構成したことによって、請求項２記載の発明と同様に、記憶素子を電気的に破壊することができるので、破壊手段を簡潔に構成することができる。したがって、破壊手段を設けた半導体装置を、製造コストを高騰させることなく製造することができる。
【００４０】
請求項７記載の発明によれば、第１の強磁性層と第２の強磁性層とのショートを、破壊手段によって記憶素子にショート用バイアス電圧を印加して行うべく構成したことにより、請求項３記載の発明と同様に、個々の記憶素子ごとの破壊を行うことができるので、必要最小限の記憶素子を破壊することにより記憶された情報を完全に読み出すことを防止できる。したがって、記憶素子の破壊に要するエネルギーを必要最小限とすることができ、しかも短時間で確実に不揮発性記憶回路に記憶された情報を消滅させることができる。
【００４１】
請求項８記載の発明によれば、ショート用バイアス電圧を、記憶素子に情報を書込むべく設けた書込配線を用いて印加すべく構成したことによって、請求項４記載の発明と同様に、記憶素子破壊用の特別な配線を設ける必要がなく、製造コストを高騰させることなく破壊手段を設けることができる。
【図面の簡単な説明】
【図１】本発明にかかる不揮発性記憶回路を説明するブロック図である。
【図２】他の実施形態の不揮発性記憶回路を説明するブロック図である。
【図３】本発明にかかる不揮発性記憶回路において記憶素子を破壊するための構成を説明する回路図である。
【符号の説明】
Ｍ  記憶素子
１  半導体基板
２  記憶領域
２ｓ  動作用信号
３  不揮発性記憶回路
４  破壊実行制御部
４ｓ  ショート用バイアス電圧
５  破壊実行信号生成部
５ｓ  破壊実行信号
６ａ  第１書込用ドライバ
６ｂ  第２書込用ドライバ
７  書込配線
８  アドレスデコーダ
９  アドレス信号配線
１０  アクセストランジスタ
１１  ショート用バイアス電圧印加配線
１２  破壊制御トランジスタ
１３  破壊実行信号入力配線
【図１】
2004246957.tif 000003
【図２】
2004246957.tif 000004
【図３】
2004246957.tif 000005