(57)【要約】【課題】トレンチキャパシタの電気容量の増加を目的として、キャパシタ電極が凹凸化されたトレンチキャパシタを含む半導体装置において、凹凸部の形状および形成位置が精度良く制御されたトレンチキャパシタを含む半導体装置およびその製造方法を提供する。【解決手段】ドライエッチングにより、シリコン基板１内にトレンチ８を設ける際に、エッチング条件の切り替えにより、トレンチ８の径が部分的に小さくされた狭窄部９を設ける。その後、前記狭窄部９を含むトレンチ８の側面を囲むように第１のキャパシタ電極１０をシリコン基板１内に形成して、トレンチキャパシタを構成する。【選択図】  図１
2004214520.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の上面内に設けられ、その複数箇所に、径を同心的に小さくした狭窄部が設けられたトレンチと、
前記狭窄部を含む前記トレンチを囲むように、前記半導体基板内に設けられた第１のキャパシタ電極と、
前記第１のキャパシタ電極の表面に沿って設けられたキャパシタ絶縁膜と、
前記トレンチ内部に設けられた、前記キャパシタ絶縁膜を介して前記第１のキャパシタ電極に対向する第２のキャパシタ電極とを具備することを特徴とするトレンチキャパシタを含む半導体装置。
【請求項２】
半導体基板と、
前記半導体基板の上面内に設けられ、その複数箇所に、径を同心的に小さくした狭窄部が設けられたトレンチと、
前記狭窄部を含む前記トレンチを囲むように、前記半導体基板内に設けられた第１のキャパシタ電極と、
前記第１のキャパシタ電極の表面に沿って設けられたキャパシタ絶縁膜と、
前記トレンチ内部に設けられた、前記キャパシタ絶縁膜を介して前記第１のキャパシタ電極に対向する第２のキャパシタ電極と、
前記半導体基板の上面内に設けられ、前記第１あるいは第２のキャパシタ電極のいずれかが接続された第１の拡散層と、
前記半導体基板の上面内において、前記第１の拡散層から離間して設けられた第２の拡散層と、
前記第１および第２の拡散層の間の前記半導体基板上に、絶縁膜を介して設けられたゲート電極とを具備することを特徴とするトレンチキャパシタを含む半導体装置。
【請求項３】
半導体基板と、
前記半導体基板の上面内に設けられ、その複数箇所に、径を同心的に小さくした狭窄部が設けられた第１のトレンチと、
前記半導体基板の上面において前記第１のトレンチから離間して配置された、前記第１のトレンチと同一の深さおよび同一の径を有し、前記第１のトレンチと同一深さ位置に同一径の狭窄部が設けられた第２のトレンチと、
前記狭窄部を含む前記第１および第２のトレンチ各々を囲むように、前記第１および第２のトレンチの各々に対して前記半導体基板内に設けられた第１のキャパシタ電極と、
前記第１および第２のトレンチ各々の第１のキャパシタ電極の表面に沿って設けられたキャパシタ絶縁膜と、
前記第１および第２のトレンチ各々の内部に設けられた、前記キャパシタ絶縁膜を介して前記第１のキャパシタ電極に対向する第２のキャパシタ電極と、
前記半導体基板の上面内に設けられ、前記第１のトレンチに設けられた前記第１あるいは第２のキャパシタ電極のいずれかが接続された第１の拡散層と、
前記半導体基板の上面内において、前記第１の拡散層から離間して設けられた第２の拡散層と、
前記第１および第２の拡散層の間の前記半導体基板上に、絶縁膜を介して設けられた第１のゲート電極と、
前記半導体基板の上面内に設けられ、前記第２のトレンチに設けられた前記第１あるいは第２のキャパシタ電極のいずれかが接続された第３の拡散層と、
前記半導体基板の上面内において、前記第３の拡散層から離間して設けられた第４の拡散層と、
前記第３および第４の拡散層の間の前記半導体基板上に、絶縁膜を介して設けられた第２のゲート電極とを具備することを特徴とするトレンチキャパシタを含む半導体装置。
【請求項４】
半導体基板の上面にマスクパターンを形成する工程と、
前記マスクパターンをエッチングマスクとして、異方性エッチングによりトレンチを形成する工程と、
前記トレンチの径を同心的に小さくした狭窄部を、異方性エッチングにより前記トレンチの複数箇所において形成する工程とを有することを特徴とするトレンチキャパシタを含む半導体装置の製造方法。
【請求項５】
前記狭窄部を形成する工程において、前記トレンチの内部に堆積したエッチング堆積物を除去することを特徴とする請求項４記載のトレンチキャパシタを含む半導体装置の製造方法。
【請求項６】
前記狭窄部を形成する工程を、前記トレンチのアスペクト比が所定の値を上回ったときに行うことを特徴とする請求項５記載のトレンチキャパシタを含む半導体装置の製造方法。
【請求項７】
前記狭窄部を形成する工程を、エッチング速度が所定の値を下回ったときに行うことを特徴とする請求項５記載のトレンチキャパシタを含む半導体装置の製造方法。
【請求項８】
前記異方性エッチングをプラズマエッチングとし、前記トレンチを形成する工程において、エッチング速度の測定を、前記プラズマエッチング中のプラズマ発光のうち特定波長の光の強度を測定することにより行うことを特徴とする請求項７記載のトレンチキャパシタを含む半導体装置の製造方法。
【請求項９】
前記トレンチを形成する工程において、前記エッチングマスクからの反射光強度を測定することにより得られる前記トレンチを形成する工程中のエッチングマスクの膜厚に基づいて、エッチング速度を求めることを特徴とする請求項７記載のトレンチキャパシタを含む半導体装置の製造方法。
【請求項１０】
前記狭窄部を形成する工程において、化学組成にフッ素を含むガスをエッチングガスとして用いたことを特徴とする請求項４記載のトレンチキャパシタを含む半導体装置の製造方法。
【請求項１１】
前記化学組成にフッ素を含むガスがフロロカーボンガスであることを特徴とする、請求項１０記載のトレンチキャパシタを含む半導体装置の製造方法。
【請求項１２】
前記化学組成にフッ素を含むガスがＮＦ３であることを特徴とする、請求項１０記載のトレンチキャパシタを含む半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体基板内に設けられるトレンチキャパシタに係り、特に、トレンチキャパシタを含む半導体装置およびその製造方法に関するものである。
【０００２】
【従来の技術】
ダイナミックＲＡＭ（ＤＲＡＭ）等の半導体装置は、電荷の蓄積という形で記憶を蓄えるため、キャパシタを備えている。
【０００３】
メモリセルを過剰なリフレッシュ動作なしに正確に動作させるためには、ある最小限の電荷蓄積が不可欠であり、必然的に、その電荷を蓄えるキャパシタには、ある最小限の電気容量が求められる。
【０００４】
このような背景から、従来より、高集積化・微細化によって情報記憶機能が損なわれないように十分なキャパシタ容量を確保するための様々な工夫がなされてきた。それらのうち、代表的なものに、トレンチキャパシタの採用などが挙げられる。
【０００５】
トレンチキャパシタとは、シリコン基板に設けた深い溝（トレンチ）を利用して、キャパシタを３次元的に形成したものである。キャパシタを３次元的に形成することで、キャパシタを平面的に形成した場合と比較し、限られたメモリセル面積において、大きなキャパシタの対向電極の面積を確保することができる。キャパシタ容量はキャパシタの対向電極の面積に比例することから、トレンチの深さが増すほど、キャパシタ容量が増加し、集積化した際のキャパシタ容量の確保が容易となる。
【０００６】
しかし、昨今は、更なる微細化が行われ、その結果、より深いトレンチを形成し所定のキャパシタ容量を確保することが難しくなってきている。
【０００７】
微細化が行われると、トレンチの径が縮小し、キャパシタ容量が減少するとともに、アスペクト比（トレンチの深さ／トレンチ上部の間口径）が高まる。一般に、トレンチを形成する際に用いられるドライエッチングのエッチング速度は、トレンチの底部に到達するエッチング種の数に大きく依存する。そのため、トレンチのアスペクト比が高くなると、トレンチの底部に到達するエッチング種の数が減少し、エッチング速度が遅くなる。このエッチング速度の低下は著しい生産性の低下へとつながり、より深いトレンチにおいて所定のキャパシタ容量を確保する際の大きな障害となっている。
【０００８】
このような問題を解決するために、トレンチの対向電極の面積を増大させる別の手段として、トレンチ内壁に凹凸部を形成したものが提案された（特許文献１参照。）。
【０００９】
以下、図１０を参照しながら、従来例の一つについて説明する。図１０は、従来のトレンチを含む半導体装置の製造方法を工程順に示す断面図である。
【００１０】
まず、図１０（ａ）に示すように、シリコン基板１０１にシリコン酸化膜１０２およびシリコン窒化膜１０３をエッチングマスクとしてトレンチ１０４を開孔し、そのトレンチ１０４の下部を囲むように、シリコン基板１０１中に固体拡散法により砒素を拡散させ第１のキャパシタ電極１０５を設ける。次に、トレンチ１０４の全面を覆うようにシリコン酸化膜１０６を形成し、さらに、引き続き、ポリシリコン膜１０７を積層する。
【００１１】
この状態で、図１０（ｂ）に示すように、上層のポリシリコン膜１０７と下層のシリコン酸化膜１０６に対して、ＮＨ４Ｆによるウエットエッチングを行う。ポリシリコン膜１０７はＮＨ４Ｆに対して結晶粒界における浸透耐性が劣るため、ＮＨ４Ｆの浸透により下層のシリコン酸化膜１０６のエッチングが進行し、シリコン酸化膜１０６中に多数のボイド１０８が形成される。
【００１２】
次に、図１０（ｃ）に示すように、上層ポリシリコン膜１０７に対して、ケミカルドライエッチング（ＣＤＥ）により全面剥離処理を行う。このとき、上層ポリシリコン膜１０７の剥離後、シリコン酸化膜１０６中のボイド位置にて、第１のキャパシタ電極１０５であるシリコン基板１０１の不純物拡散層のエッチングが進行し、第１のキャパシタ電極１０５の表面が凹凸化される。
【００１３】
次に、図１０（ｄ）に示すように、下層のシリコン酸化膜１０６をＮＨ４Ｆによるウエットエッチングにより全面剥離する。
【００１４】
この後、図１０（ｅ）に示す工程に進み、トレンチ１０４内に第１のキャパシタ電極１０５に沿ってキャパシタ絶縁膜１０９を形成し、次に、第２のキャパシタ電極として、砒素がドープされたポリシリコンをトレンチ１０４の内部に充填する。
【００１５】
さらに引き続いて、第２のキャパシタ電極１１０およびキャパシタ絶縁膜１０９の上部に対して、エッチバック工程を行い、トレンチ１０４の上部内壁を露出させる。その後、当該露出部にカラー酸化膜１１１を形成し、そのカラー酸化膜１１１の余分な部分をエッチバックして取り除いてから、最後に、残りのトレンチ１０４の内部に砒素のドープされたポリシリコンを充填することにより、図１０（ｆ）に示すトレンチキャパシタが完成する。
【００１６】
この場合、キャパシタ絶縁膜１０９は、凹凸化されたトレンチ１０４の内面に沿った凹凸形状を有するため、実質的に、キャパシタ絶縁膜１０９の表面積が増加したことになり、トレンチキャパシタの電気容量が増加される。
【特許文献１】
特開２００２−１１０９４２号公報（第５〜６頁、図２〜３）
【００１７】
【発明が解決しようとする課題】
しかしながら、上記従来のトレンチ内壁に凹凸部を設けたトレンチキャパシタでは、凹凸部を設ける具体的手段として凹凸部の自然形成を利用しており、凹凸部を所望の形状で所望の位置に形成するように制御することが、実質、不可能であった。その結果、信頼性の低下や歩留まりの悪化などが問題視されていた。
【００１８】
また、従来の方法により凹凸部を設けた場合、複数のトレンチキャパシタを同一半導体基板内に作製すると、複数のトレンチキャパシタ間で凹凸形状が異なるため、キャパシタ容量のバラツキが生じるという問題もあった。
【００１９】
本発明は、上記問題に鑑みなされたもので、トレンチ内壁の凹凸部の形状および形成位置を精度良く制御した、トレンチキャパシタを含む半導体装置およびその製造方法を提供することを目的とする。
【００２０】
【課題を解決するための手段】
上記目的を達成するために、本発明に係るトレンチキャパシタを含む半導体装置は、半導体基板と、前記半導体基板の上面内に設けられ、その複数箇所に、径を同心的に小さくした狭窄部が設けられたトレンチと、前記狭窄部を含む前記トレンチを囲むように、前記半導体基板内に設けられた第１のキャパシタ電極と、前記第１のキャパシタ電極の表面に沿って設けられたキャパシタ絶縁膜と、前記トレンチ内部に設けられた、前記キャパシタ絶縁膜を介して前記第１のキャパシタ電極に対向する第２のキャパシタ電極とを具備することを特徴としている。
【００２１】
また、本発明に係るトレンチキャパシタを含む半導体装置は、半導体基板と、前記半導体基板の上面内に設けられ、その複数箇所に、径を同心的に小さくした狭窄部が設けられたトレンチと、前記狭窄部を含む前記トレンチを囲むように、前記半導体基板内に設けられた第１のキャパシタ電極と、前記第１のキャパシタ電極の表面に沿って設けられたキャパシタ絶縁膜と、前記トレンチ内部に設けられた、前記キャパシタ絶縁膜を介して前記第１のキャパシタ電極に対向する第２のキャパシタ電極と、前記半導体基板の上面内に設けられ、前記第１あるいは第２のキャパシタ電極のいずれかが接続された第１の拡散層と、前記半導体基板の上面内において、前記第１の拡散層から離間して設けられた第２の拡散層と、前記第１および第２の拡散層の間の前記半導体基板上に、絶縁膜を介して設けられたゲート電極とを具備することを特徴としている。
【００２２】
更に、本発明に係るトレンチキャパシタを含む半導体装置は、半導体基板と、前記半導体基板の上面内に設けられ、その複数箇所に、径を同心的に小さくした狭窄部が設けられた第１のトレンチと、前記半導体基板の上面において前記第１のトレンチから離間して配置された、前記第１のトレンチと同一の深さおよび同一の径を有し、前記第１のトレンチと同一深さ位置に同一径の狭窄部が設けられた第２のトレンチと、前記狭窄部を含む前記第１および第２のトレンチ各々を囲むように、前記第１および第２のトレンチの各々に対して前記半導体基板内に設けられた第１のキャパシタ電極と、前記第１および第２のトレンチ各々の第１のキャパシタ電極の表面に沿って設けられたキャパシタ絶縁膜と、前記第１および第２のトレンチ各々の内部に設けられた、前記キャパシタ絶縁膜を介して前記第１のキャパシタ電極に対向する第２のキャパシタ電極と、前記半導体基板の上面内に設けられ、前記第１のトレンチに設けられた前記第１あるいは第２のキャパシタ電極のいずれかが接続された第１の拡散層と、前記半導体基板の上面内において、前記第１の拡散層から離間して設けられた第２の拡散層と、前記第１および第２の拡散層の間の前記半導体基板上に、絶縁膜を介して設けられた第１のゲート電極と、前記半導体基板の上面内に設けられ、前記第２のトレンチに設けられた前記第１あるいは第２のキャパシタ電極のいずれかが接続された第３の拡散層と、前記半導体基板の上面内において、前記第３の拡散層から離間して設けられた第４の拡散層と、前記第３および第４の拡散層の間の前記半導体基板上に、絶縁膜を介して設けられた第２のゲート電極とを具備することを特徴としている。
【００２３】
更に、本発明に係るトレンチキャパシタを含む半導体装置の製造方法は、半導体基板の上面にマスクパターンを形成する工程と、前記マスクパターンをエッチングマスクとして、異方性エッチングによりトレンチを形成する工程と、前記トレンチの径を同心的に小さくした狭窄部を、異方性エッチングにより前記トレンチの複数箇所において形成する工程とを有することを特徴としている。
【００２４】
【発明の実施の形態】
（第１の実施の形態）
以下に、本発明に係るトレンチキャパシタを含む半導体装置およびその製造方法についての第１の実施の形態を図１および図２を参照して説明する。ここでは、半導体基板にシリコン基板を挙げ説明する。
【００２５】
本発明の実施の形態に係るトレンチキャパシタを含む半導体装置の構造の断面図を図１に示す。
【００２６】
シリコン基板１の上面内に、第１・第３の拡散層であるソース拡散層２および第２・第４の拡散層であるドレイン拡散層３が形成されている。ソース拡散層２とドレイン拡散層３との間には、ゲート酸化膜４上に、第１・第２のゲート電極であるワードライン電極５が、例えば、ポリシリコンまたはタングステンシリサイトにより形成されている。また、ワードライン電極５の周りにはシリコン窒化膜６が形成されており、これらよりトランジスタが構成されている。
【００２７】
ドレイン拡散層３の上にはビットライン７が接続するように形成され、もう一方のソース拡散層２には、第１・第２のトレンチであるトレンチ８が隣接して設けられている。
【００２８】
このトレンチ８は、テーパ状のトレンチ上部８ａと、その内壁が半導体基板上面に対して垂直なトレンチ下部８ｂを有している。また、トレンチ下部８ｂの一箇所もしくは複数箇所には、トレンチ８に対して同心的に、トレンチ下部８ｂの径を小さくした狭窄部９が設けられている。
【００２９】
また、トレンチ下部８ｂを囲むように、砒素などの不純物拡散により第１のキャパシタ電極１０がシリコン基板１内に形成されており、トレンチ上部８ａの側壁には、カラー酸化膜１１が形成され、第１のキャパシタ電極１０がソース拡散層２に電気的に接続しないようになっている。
【００３０】
トレンチ下部８ｂの内壁面には、第１のキャパシタ電極１０の表面形状に沿うように、キャパシタ絶縁膜１２が形成される。このキャパシタ絶縁膜１２は全体として薄膜である。残りのトレンチ８の内部空間には、第２のキャパシタ電極１３として、例えば、砒素ドープされたポリシリコンが充填され、この第２のキャパシタ電極１３は、ソース拡散層２へと電気的に接続される。
【００３１】
このように第１のキャパシタ電極１０に狭窄部９を設けると、キャパシタ電極の表面積が増加し、トレンチキャパシタの電気容量の増加に資することができる。
【００３２】
実際、深さ（図１中のｄ３）が８μｍ、トレンチ下部８ｂの径（図１中のｄ１）が１５０ｎｍのトレンチ８において、５つの狭窄部９（狭窄部９の各々の寸法は、図１中のｄ２を１２５ｎｍ、ｄ４を３０ｎｍとした。）を形成した場合、このトレンチキャパシタの容量を測定すると、同じ深さの狭窄部９を形成していないトレンチキャパシタの容量に比べて、約１５％増大していることが分かった。
【００３３】
このことから、限られたトレンチキャパシタの表面面積においても十分な電荷の蓄積を確保することが容易となり、半導体装置全体を更に高集積化させることが可能となる。
【００３４】
また、本発明の実施の形態に係る半導体装置が複数のトレンチキャパシタを具備する場合、当該複数のトレンチキャパシタのうち、少なくとも、隣接する複数のトレンチキャパシタは、同一の深さを有し、同一のトレンチ深さ位置では同一のトレンチ径（図１中のｄ１）を有している。また、狭窄部９が、同じトレンチ深さ位置に同一の径（図１中のｄ２）で形成されており、必然的に、その数は同数となっている。その結果、これら複数のトレンチキャパシタ間ではキャパシタ電極の表面積のばらつきが少なく、電気容量のばらつきが、狭窄部９を形成しなかった場合と比較し略同程度となっている。これは、本発明の第１の実施形態に係るトレンチキャパシタを含む半導体装置の効果の一つであり、この構造により、信頼性の高いトレンチキャパシタを含む半導体装置を提供できる。
【００３５】
図２は、本発明の第１の実施の形態の、トレンチキャパシタを含む半導体装置の製造方法を工程順に示す断面図である。
【００３６】
まず、シリコン基板１上に熱酸化法により膜厚４．５ｎｍのシリコン酸化膜１４を形成し、次に、このシリコン酸化膜１４上に、ＣＶＤ法を用いて膜厚２２０ｎｍのシリコン窒化膜１５と膜厚１４００ｎｍのシリコン酸化膜１６を積層形成する。次に、これらにレジスト膜をコーティングし、フォトリソグラフィー工程を用いてレジストパターンを形成し、その後、このレジストパターンをエッチングマスクとして、図２（ａ）に示されるように、シリコン基板１が露出するまで、シリコン酸化膜１６、シリコン窒化膜１５、および、シリコン酸化膜１４をＲＩＥ法によりエッチングする。
【００３７】
次に、シリコン酸化膜１６をエッチングマスクとして、ＲＩＥ法により所定の深さまでエッチングしトレンチ上部８ａを形成する。ここでは、図２（ｂ）のように形状を順テーパ状とし、エッチングガスは、例えば、ＨＢｒ  ２３０ＳＣＣＭ、Ｏ２  ２１ＳＣＣＭ、ＮＦ３  ３５ＳＣＣＭの混合ガスを用い、エッチング条件は、例えば、圧力１５０ｍＴｏｒｒ、励起電力９００Ｗで行った。このとき、シリコンとエッチングガスの反応物からなるエッチング堆積物１７が、エッチングの進行とともに生成され、エッチングマスク上およびトレンチ８の内部に堆積する。
【００３８】
上記テーパ状のトレンチ上部８ａを形成後、引き続いて、トレンチ下部８ｂの形成に移行する。エッチング条件を切り替え、図２（ｃ）に示すように、トレンチ８の側壁がシリコン基板１に対して垂直になるようにエッチングを行った（この工程でのトレンチ径をｄ１とする。）。このときのエッチングガスは、例えば、ＨＢｒ  ３００ＳＣＣＭ、Ｏ２  ２２ＳＣＣＭ、ＳＦ６  ７ＳＣＣＭの混合ガスであり、エッチング条件は、例えば、圧力２００ｍＴｏｒｒ、励起電力１６００Ｗである。以下、この工程を、便宜上、トレンチ下部形成工程と称す。
【００３９】
図２（ｄ）は、処理シーケンスにおける次のステップを示す断面図である。ここでは、例えば、エッチングガスにＨＢｒ  ３００ＳＣＣＭ、Ｏ２  ２５ＳＣＣＭ、ＳＦ６  ７ＳＣＣＭの混合ガスを用い、トレンチ８の内壁にエッチング堆積物１７が上記エッチング工程に比較して多く堆積するような条件で、２０秒間、エッチングを施した。このエッチング条件下では、エッチングに対して保護膜として働くエッチング堆積物１７が、トレンチ底面において中心部に比較し周辺部に多く堆積するようになる。その結果、トレンチ底面の中心部に比較し周辺部のエッチング速度が遅くなり、上記トレンチ径ｄ１よりトレンチ径が狭まるようにエッチングが進行した。以下、この工程を、便宜上、狭窄部形成工程と称す。
【００４０】
次に、再度、上記トレンチ下部形成工程を行う。すなわち、トレンチ下部形成工程でのエッチング条件（ＨＢｒ  ３００ＳＣＣＭ、Ｏ２  ２２ＳＣＣＭ、ＳＦ６  ７ＳＣＣＭ、圧力２００ｍＴｏｒｒ、励起電力１６００Ｗ）へとエッチング条件を切り替えることにより、シリコン基板１に対して垂直にエッチングを行った。これにより、トレンチ径は再びｄ１となり、図２（ｅ）に示すように、トレンチ径ｄ２がｄ１より狭まった狭窄部９がトレンチ８に対して同心的に形成された。また、上記狭窄部９の形成以後は、トレンチ径ｄ１を保持した状態でエッチングが進行することが分かった。
【００４１】
これらの狭窄部形成工程とトレンチ下部形成工程とを５回繰り返したものが図２（ｆ）である。５回の狭窄部形成工程の挿入に対応して５箇所に狭窄部９が形成され、表面積が増大している。ここでは、例として狭窄部を５箇所に形成したものを挙げたが、当然のことながら、これは狭窄部の数を５つに限定するものではない。狭窄部の数を変更することにより、所望の表面積を有するトレンチ８を得ることが可能である。ここまでが、トレンチ８の形成工程である。
【００４２】
以下、図２（ｇ）を参照しながら、トレンチ形成工程以降の製造工程について説明する。まず、トレンチ内部およびシリコン基板１上に堆積したエッチング堆積物１７をウエットエッチング等により除去する。次に、図１のカラー酸化膜１１が形成されるべきトレンチ８の上部をマスクで覆った状態で、例えば固体拡散法によりトレンチ８の内壁から不純物を拡散させて第１のキャパシタ電極１０を形成する。この状態で、キャパシタ絶縁膜１２を第１のキャパシタ電極１０の表面形状に沿わせて形成し、次に、第２のキャパシタ電極１３を埋め込み形成する。
【００４３】
その後、第２のキャパシタ電極１３およびキャパシタ絶縁膜１２の上部に対して、カラー酸化膜１１を形成するためにエッチバック工程を行い、トレンチ８の上部内壁を露出させ、当該露出部にカラー酸化膜１１を形成し、そのカラー酸化膜１１の余分な部分をエッチバックして取り除いてから、最後に、残りのトレンチ８の内部に、例えば、砒素のドープされたポリシリコンを充填する。これにより、図２（ｇ）に示すトレンチキャパシタが形成される。
【００４４】
以上のトレンチ８の形成工程において、設けられる狭窄部９の数を、挿入する狭窄部形成工程の数により容易に制御できることを上述したが、本実施形態に係るトレンチキャパシタを含む半導体装置の製造方法によれば、狭窄部９の数だけではなく、狭窄部９を形成する深さ位置を所望の深さ位置へと制御することが可能である。
【００４５】
本実施の形態に係る、シリコン基板内にトレンチをエッチングにより形成する場合のエッチング速度のアスペクト比依存性を図３に示す。エッチングの進行に伴い、エッチング堆積物１７のトレンチ内部、特に間口部への堆積と相まって、トレンチ８の実質的なアスペクト比が高まり、その結果、エッチング速度の低下が起こる。
【００４６】
狭窄部９を形成する位置の制御は、このエッチング速度の低下を換算することにより行う。例えば、図２に示すように狭窄部９を等間隔に形成したければ、上記の狭窄部形成工程とトレンチ下部形成工程との繰り返しにおいて、狭窄部形成工程の時間を３０秒間と固定し、トレンチ下部形成工程の時間を、エッチング速度が遅くなる分を補うため、狭窄部形成工程の挿入ごとに１分から１５秒ずつ延長してエッチングを行うことにより、ほぼ等間隔に狭窄部９を形成することができる。ここでの各工程でのエッチング条件は、上記エッチング条件と同一である。
また、本実施の形態に係るトレンチキャパシタを含む半導体装置の製造方法においては、トレンチ８を形成するエッチング工程の中で、トレンチ側壁に狭窄部９が形成されており、従来のように、トレンチを形成後、別途、凹凸加工する場合に比較して、工程を省くことができ量産性に優れている。
【００４７】
更に、本実施の形態に係るトレンチキャパシタを含む半導体装置の製造方法により同時に作製された複数個のトレンチキャパシタは、トレンチ８の形状が精度良く制御されているため、従来のように自然形成によって凹凸部を形成した場合に比較し、凹凸部の形成により生じるトレンチの形状のばらつきが少なく、その結果、電気容量のばらつきが少ないものとなる。
【００４８】
更にまた、本実施の形態に係るトレンチキャパシタを含む半導体装置の製造方法を用いると、狭窄部を形成することにより、エッチング種のトレンチ内への入射方向を半導体基板に対して垂直方向に揃えることができ、ボトル型のトレンチの形成において、良好なトレンチ形状を得ることができる。以下、この本実施の形態の効果について説明していく。
【００４９】
ボトル型のトレンチとは、図２（ｃ）に示したようにトレンチ上部８ａのテーパーを形成後、トレンチ径が広がるようにエッチングを進行させたトレンチのことである。このようなトレンチ形状にすることで、テーパー形成直後のトレンチ径を維持してエッチングを進行させた場合に比較し、トレンチの表面積を増大させることができる。しかし、このようなボトル型のトレンチ形成においては、エッチングの進行に伴い、エッチングが半導体基板に対して垂直方向に進行しなくなり、その結果、トレンチの形状が蛇行したものとなることが知られている。これは、上記のようなトレンチの径を広げるエッチング条件では、半導体基板に対して垂直な方向以外からトレンチ内へ入射されるエッチング種が多く存在するからだと考えられる。
【００５０】
しかし、本実施の形態に係るトレンチキャパシタを含む半導体装置の製造方法は、トレンチ形成の途中段階において狭窄部９を設けているため、ボトル型のトレンチの形成において基板に対して垂直な方向以外から入射されるエッチング種の数を、狭窄部９により制限することができる。これにより、エッチングを基板に対して垂直方向に進行させることができ、結果的に、良好なトレンチ形状を得ることが可能となる。
（第２の実施の形態）
以下に、本発明に係るトレンチキャパシタを含む半導体装置の製造方法についての第２の実施の形態を図４を参照して説明する。なお、本実施の形態に係る製造方法により製造されたトレンチキャパシタを含む半導体装置の構造は、狭窄部９の個数を１個とした場合を例に挙げている以外は、第１の実施の形態において図１を参照しながら説明したものと同一であるので、ここでは省略する。
【００５１】
図４は、本発明の第２の実施の形態に係るトレンチキャパシタを含む半導体装置の製造方法を工程順に示す断面図である。図２と対応する部分には図２と同一符号を付している。また、第１の実施の形態と同一の工程については詳細な説明を省略する。
【００５２】
まず、シリコン基板１上に、第１の実施の形態の図２（ａ）〜図２（ｃ）に該当する工程を行う。ここにおいても、第１の実施の形態同様、第１の実施の形態の図２（ｃ）に該当する工程をトレンチ下部形成工程と称す（トレンチ径も同様にｄ１とする。）。
【００５３】
これらの工程を行った時点での断面図を図４（ａ）に示す。エッチング種とシリコンとの反応生成物であるエッチング堆積物１７が、トレンチ内部、特に上部において堆積しており、実効的なトレンチ８のアスペクト比が高くなっていることが分かる。これから、エッチング速度はエッチング時間とともに低下し、例えば、深さ５ミクロンでは０．２５ミクロン／分まで低下していた。
【００５４】
次に、エッチング条件を切り替え、例えば、ＮＦ３  ４５ＳＣＣＭ、圧力  ２００ｍＴｏｒｒ、励起電力５００Ｗのようなエッチング堆積物１７を除去しやすい条件で、３０秒間、エッチングを行った。その結果、図４（ｂ）に示すように、エッチングの進行と共に、トレンチ８の間口部およびトレンチ底面の中心部に堆積していたエッチング堆積物１７が除去された。一方、側壁およびトレンチ底面の周辺部にはエッチング堆積物１７が除去されずに残存した。
【００５５】
エッチング堆積物１７は、上述したように、エッチングに対する保護膜としての働きをするため、トレンチ底面の中心部と周辺部において、エッチング堆積物１７の残存量を反映し、シリコンのエッチング速度に差異が生じる。換言すれば、保護膜の薄い中心部が、周辺部と比較し優先的にエッチングされる。この結果、第１の実施の形態同様、トレンチ径が狭まるようにエッチングが進行した。
【００５６】
次に、シリコンが径方向に広がるようなエッチング条件、例えば、ＨＢｒ  ３００ＳＣＣＭ、Ｏ２  ２０ＳＣＣＭ、ＳＦ６  ７ＳＣＣＭ、圧力  ２００ｍＴｏｒｒ、励起電力  １６００Ｗでエッチングを行った。このエッチングは、トレンチ径が広がり上記トレンチ径ｄ１に達するまで行った。これにより、図４（ｃ）に示すように、第１の実施の形態同様、トレンチ径ｄ２がｄ１より狭まった狭窄部９が、トレンチ８に対して同心的に形成されることとなる。以下、トレンチ下部形成工程終了後からこれまでの工程を、第１の実施の形態同様、便宜上、狭窄部形成工程と称す。
【００５７】
図４（ｄ）は、処理シーケンスにおける次のステップである、２回目のトレンチ下部形成工程を示す断面図である。ここでは、トレンチ径が一定に保たれる条件、例えば、ＨＢｒ  ３００ＳＣＣＭ、Ｏ２  ２２ＳＣＣＭ、ＳＦ６  ７ＳＣＣＭ、圧力  ２００ｍＴｏｒｒ、励起電力  １６００Ｗでエッチングを行ったところ、狭窄部形成工程前に比較して、エッチング速度の回復が確認された。これは、狭窄部形成工程において、トレンチ内部に蓄積されたエッチング堆積物１７が除去され、実効的なアスペクト比が低下したことによる。
【００５８】
本発明の第２の実施の形態のエッチング工程における、処理時間とエッチング速度の関係を示す概略図を図５に示す。図５には、例として、狭窄部形成工程を２回導入した場合を図示した。狭窄部形成工程時に、エッチング速度が上昇していることが分かる。２回目に狭窄部形成工程を導入した際のエッチング速度の上昇が１回目に比較して小さいが、これは、エッチングが進行したことによって、トレンチ８自体のアスペクト比が増大したためである。
【００５９】
これを考慮に入れると、適切なタイミングで、狭窄部形成工程を導入してエッチング堆積物１７を除去することで、大きく生産性を落とすことなくエッチング速度を維持し、更には、図６に示すように、狭窄部９を形成しない場合（図６中に点線で図示）よりも深いトレンチ８を形成することが可能である。
【００６０】
上記狭窄部形成工程を挿入する適切なタイミングとしては、トレンチ８のアスペクト比が所定の値を上回ったとき、あるいは、エッチング速度が所定の速度を下回ったときなどが考えられる。
【００６１】
また、本実施の形態で用いた手段を用いなくとも、ウエットエッチング、あるいは、本実施の形態で用いたエッチング条件以外のエッチング条件によるドライエッチングによっても、エッチング堆積物を除去しエッチング速度の低下を抑制することは可能であるが、本実施の形態では、凹凸加工すると共にエッチング堆積物１７を除去可能なため、工程数を少なく抑えることができ、量産性に優れている。
【００６２】
更に、第１の実施の形態同様、本実施の形態に係るトレンチキャパシタを含む半導体装置の製造方法を用いると、狭窄部９を形成することにより、エッチング種のトレンチ内への入射方向を半導体基板に対して垂直方向に揃えることができ、ボトル型のトレンチの形成において、良好なトレンチ形状を得ることができる。
【００６３】
更にまた、本実施の形態では、エッチングガスに、化学組成にフッ素を含むガスを用いているが、化学組成にフッ素を含まないガスを用いても同様の結果が得られる。しかし、化学組成にフッ素を含むガスは、エッチングガスとして用いると、効果的にエッチング堆積物１７を除去できるため、本実施の形態のエッチング堆積物１７を剥離する工程に適している。
【００６４】
また、化学組成にフッ素を含むガスの中でも、フロロカーボンガスは、酸化物であるエッチング堆積物１７をシリコンに対して選択的にエッチングする性質を有するため、本実施の形態のエッチング堆積物１７を剥離する工程において使用するエッチングガスとして、特に有用である。
（第３の実施の形態）
本実施の形態は、第２の実施の形態のトレンチ下部形成工程において、シリコンのエッチング速度を測定し、エッチング速度が所定の速度を下回ったときに、狭窄部形成工程を挿入することを特徴としたものである。よって、本実施の形態に係る半導体装置およびその製造方法は、第２の実施の形態と同様であるので、ここではその説明を省略する。
【００６５】
本実施の形態において使用するプラズマエッチング装置の構造の概略を図７に示す。
【００６６】
処理室１８内には、互いに対向するカソード電極１９およびアノード電極２０から構成される平行平板型のプラズマ生成機構を備え、図示しない磁界印加機構により処理室内に平行磁界を形成する。カソード電極１９上には被処理基板２１が設置され、また、カソード電極１９にはマッチング回路２２を介して高周波電源２３が接続されている。
【００６７】
一方、アノード電極２０にはプロセスガスを被処理基板に均一に供給するシャワーノズル２４が組み込まれており、シャワーノズルには必要に応じて１つ以上の流量制御装置２５（図中には１つのみ示す）を介してそれぞれのプロセスガスの供給源であるガスボンベ２６（図中には１つのみ示す）が接続されている。処理室１８には圧力調整用バルブ２７を介してターボ分子ポンプ２８が接続され、ターボ分子ポンプ２８の廃気側にはさらにドライポンプ２９が接続されている。
【００６８】
また、処理室１８にはプラズマからの発光をモニタするための発光モニタ３０が取り付けられており、これにより、例えば、Ｆ２のプラズマ発光強度をモニタすることでエッチング速度を測定する。更には、この発光モニタ３０には制御装置系３１が接続されており、制御装置系３１が、発光モニタ３０よりフィードバックされたエッチング速度の測定結果を基にエッチング条件を変更できるようになっている。
【００６９】
エッチング速度とＦ２のプラズマ発光強度との間には強い相関がある。Ｆ２によるプラズマ発光の強度は、エッチング速度が低下するにつれて、フッ素ラジカルの消費量が減少することにより徐々に大きくなる。このエッチング速度の低下は、エッチングの進行によるトレンチ８の実際のアスペクト比の上昇と、エッチング堆積物１７がトレンチ内部に堆積することによる実効的なアスペクト比の上昇の二つに起因している。Ｆ２のプラズマ発光強度のエッチング時間による推移を示した図８から分かるように、エッチングが進行するにつれてＦ２のプラズマ発光強度が増加している。
【００７０】
そこで、Ｆ２の発光強度が所定の発光強度まで上昇したときに、発光モニタ３０から得た信号を装置制御系３１に送り、狭窄部９を形成しながら同時にエッチング堆積物１７を除去する狭窄部形成工程を導入することにより、最も効率的なタイミングで狭窄部形成工程を導入でき、生産性を維持しつつ、再現性および精度が良好なトレンチキャパシタを形成することができる。
（第４の実施の形態）
本実施の形態は、第３の実施の形態同様、第２の実施の形態のトレンチ下部形成工程において、シリコンのエッチング速度を測定し、エッチング速度が所定の速度を下回ったときに、狭窄部形成工程を挿入することを特徴としたものであり、そのエッチング速度の測定方法が第３の実施の形態と異なるものである。よって、本実施の形態に係る半導体装置およびその製造方法は、第２の実施の形態と同様であるので、ここではその説明を省略する。
【００７１】
本実施の形態で使用したプラズマエッチング装置の構造の概略を図９に示す。図７と共通する部分には図７と同一符号を付しており、また、その共通部分については説明を省略する。第３の実施の形態において使用した装置との相違点は、発光モニタに代わり、エッチングマスクであるシリコン酸化膜１６（図４中に図示）の膜厚を測定するための膜厚モニタ３２が取り付けられている点である。
【００７２】
シリコン基板１のエッチング速度とシリコン酸化膜１６のエッチング速度についても相関関係が見受けられる。シリコンのエッチング速度が低下すると、シリコンのエッチング生成物、例えばＳｉＦ４の量が減少し、ＳｉＦ４と活性酸素との反応によってシリコン酸化膜１６上に堆積するエッチング堆積物１７の量が減少し、その結果、シリコン酸化膜１６のエッチング速度が増加する。この相関関係を考慮すると、膜厚モニタ３２を用いてシリコン酸化膜１６の膜厚を測定することにより、シリコン酸化膜１６のエッチング速度からシリコンのエッチング速度を算出することができる。
【００７３】
シリコン酸化膜１６の膜厚を測定する手段としては、例えば、シリコン酸化膜１６からの反射光強度の測定などが挙げられる。シリコン酸化膜１６の表面と底面からの反射光では位相が異なるため、それらの回折光の強度はシリコン酸化膜１６の膜厚に従って増減する。
【００７４】
本実施の形態においても、トレンチ８のエッチングが進行するにつれてシリコンのエッチング速度が低下するため、シリコン酸化膜１６の膜厚が減少する速度（シリコン酸化膜１６のエッチング速度）が徐々に大きくなる。
【００７５】
ここで、シリコン酸化膜１６のエッチング速度が所定の値まで上昇したとき、つまり、シリコンのエッチング速度が所定の値まで減少したときに、膜厚モニタ３２から得た信号を装置制御系３１に送り、狭窄部９を形成しながらエッチング堆積物１７を除去する狭窄部形成工程を導入すれば、最も効率的なタイミングで狭窄部形成工程を導入でき、生産性を維持しつつ、再現性および精度が良好なトレンチ８を形成することができる。
【００７６】
また、本発明は、実施段階ではその要旨を変更しない範囲で種々に変形することが可能である。例えば、トレンチの上部をテーパ状とせず垂直に形成した場合などがこれに該当する。同様に、本発明のトレンチキャパシタを含む半導体装置の実施の形態では、第２のキャパシタ電極１３をトレンチキャパシタに隣接して配置されたトランジスタのソース拡散層２へと接続しているが、第２のキャパシタ電極ではなく、第１のキャパシタ電極を拡散層に接続するように構成しても良い。
【００７７】
以上、詳述したように、本発明に係る半導体装置およびその製造方法の特徴をまとめると以下の通りになる。
【００７８】
本発明に係るトレンチキャパシタを含む半導体装置は、半導体基板と、前記半導体基板の上面内に設けられ、その複数箇所に、径を同心的に小さくした狭窄部が設けられたトレンチと、前記狭窄部を含む前記トレンチを囲むように、前記半導体基板内に設けられた第１のキャパシタ電極と、前記第１のキャパシタ電極の表面に沿って設けられたキャパシタ絶縁膜と、前記トレンチ内部に設けられた、前記キャパシタ絶縁膜を介して前記第１のキャパシタ電極に対向する第２のキャパシタ電極とを具備することを特徴としている。
【００７９】
また、本発明に係るトレンチキャパシタを含む半導体装置は、半導体基板と、前記半導体基板の上面内に設けられ、その複数箇所に、径を同心的に小さくした狭窄部が設けられたトレンチと、前記狭窄部を含む前記トレンチを囲むように、前記半導体基板内に設けられた第１のキャパシタ電極と、前記第１のキャパシタ電極の表面に沿って設けられたキャパシタ絶縁膜と、前記トレンチ内部に設けられた、前記キャパシタ絶縁膜を介して前記第１のキャパシタ電極に対向する第２のキャパシタ電極と、前記半導体基板の上面内に設けられ、前記第１あるいは第２のキャパシタ電極のいずれかが接続された第１の拡散層と、前記半導体基板の上面内において、前記第１の拡散層から離間して設けられた第２の拡散層と、前記第１および第２の拡散層の間の前記半導体基板上に、絶縁膜を介して設けられたゲート電極とを具備することを特徴としている。
【００８０】
更に、本発明に係るトレンチキャパシタを含む半導体装置は、半導体基板と、前記半導体基板の上面内に設けられ、その複数箇所に、径を同心的に小さくした狭窄部が設けられた第１のトレンチと、前記半導体基板の上面において前記第１のトレンチから離間して配置された、前記第１のトレンチと同一の深さおよび同一の径を有し、前記第１のトレンチと同一深さ位置に同一径の狭窄部が設けられた第２のトレンチと、前記狭窄部を含む前記第１および第２のトレンチ各々を囲むように、前記第１および第２のトレンチの各々に対して前記半導体基板内に設けられた第１のキャパシタ電極と、前記第１および第２のトレンチ各々の第１のキャパシタ電極の表面に沿って設けられたキャパシタ絶縁膜と、前記第１および第２のトレンチ各々の内部に設けられた、前記キャパシタ絶縁膜を介して前記第１のキャパシタ電極に対向する第２のキャパシタ電極と、前記半導体基板の上面内に設けられ、前記第１のトレンチに設けられた前記第１あるいは第２のキャパシタ電極のいずれかが接続された第１の拡散層と、前記半導体基板の上面内において、前記第１の拡散層から離間して設けられた第２の拡散層と、前記第１および第２の拡散層の間の前記半導体基板上に、絶縁膜を介して設けられた第１のゲート電極と、前記半導体基板の上面内に設けられ、前記第２のトレンチに設けられた前記第１あるいは第２のキャパシタ電極のいずれかが接続された第３の拡散層と、前記半導体基板の上面内において、前記第３の拡散層から離間して設けられた第４の拡散層と、前記第３および第４の拡散層の間の前記半導体基板上に、絶縁膜を介して設けられた第２のゲート電極とを具備することを特徴としている。
【００８１】
更に、本発明に係るトレンチキャパシタを含む半導体装置の製造方法は、半導体基板の上面にマスクパターンを形成する工程と、前記マスクパターンをエッチングマスクとして、異方性エッチングによりトレンチを形成する工程と、前記トレンチの径を同心的に小さくした狭窄部を、異方性エッチングにより前記トレンチの複数箇所において形成する工程とを有することを特徴としている。
【００８２】
更に、本発明に係るトレンチキャパシタを含む半導体装置の製造方法は、前記狭窄部を形成する工程において、前記トレンチの内部に堆積したエッチング堆積物を除去することを特徴としている。
【００８３】
更に、本発明に係るトレンチキャパシタを含む半導体装置の製造方法は、前記狭窄部を形成する工程を、前記トレンチのアスペクト比が所定の値を上回ったときに行うことを特徴としている。
【００８４】
更に、本発明に係るトレンチキャパシタを含む半導体装置の製造方法は、前記狭窄部を形成する工程を、エッチング速度が所定の値を下回ったときに行うことを特徴としている。
【００８５】
更に、本発明に係るトレンチキャパシタを含む半導体装置の製造方法は、前記異方性エッチングをプラズマエッチングとし、前記トレンチを形成する工程において、エッチング速度の測定を、前記プラズマエッチング中のプラズマ発光のうち特定波長の光の強度を測定することにより行うことを特徴としている。
【００８６】
更に、本発明に係るトレンチキャパシタを含む半導体装置の製造方法は、前記トレンチを形成する工程において、前記エッチングマスクからの反射光強度を測定することにより得られる前記トレンチを形成する工程中のエッチングマスクの膜厚に基づいて、エッチング速度を求めることを特徴としている。
【００８７】
更に、本発明に係るトレンチキャパシタを含む半導体装置の製造方法は、前記狭窄部を形成する工程において、化学組成にフッ素を含むガスをエッチングガスとして用いたことを特徴としている。
【００８８】
更に、本発明に係るトレンチキャパシタを含む半導体装置の製造方法は、前記化学組成にフッ素を含むガスがフロロカーボンガスであることを特徴としている。
【００８９】
更に、本発明に係るトレンチキャパシタを含む半導体装置の製造方法は、前記化学組成にフッ素を含むガスがＮＦ３であることを特徴としている。
【００９０】
【発明の効果】
以上述べたように、本発明によれば、凹凸部の形状および形成位置が精度よく制御されたトレンチキャパシタを含む半導体装置およびその製造方法を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る半導体装置の構造を示す断面図。
【図２】本発明の第１の実施の形態に係る半導体装置の製造方法を工程順に示す断面図。
【図３】本発明の第１の実施の形態に係るシリコンのエッチング速度のアスペクト比依存性を示す図。
【図４】本発明の第２の実施の形態に係る半導体装置の製造方法を工程順に示す断面図。
【図５】本発明の第２の実施の形態のエッチング工程における、処理時間とエッチング速度の関係を示す概略図。
【図６】本発明の第２の実施の形態のエッチング工程における、処理時間とトレンチの深さの関係を示す概略図。
【図７】本発明の第３の実施の形態において使用する装置の構造を示す概略図。
【図８】本発明の第３の実施の形態における、Ｆ２の発光強度のエッチング時間による推移を示す図。
【図９】本発明の第４の実施の形態において使用する装置の構造を示す概略図。
【図１０】従来のトレンチキャパシタの製造方法を工程順に示す断面図。
【符号の説明】
１…シリコン基板
２…ソース拡散層
３…ドレイン拡散層
４…ゲート酸化膜
５…ワードライン電極
６…シリコン窒化膜
７…ビットライン
８…トレンチ
８ａ…トレンチ上部
８ｂ…トレンチ下部
９…狭窄部
１０…第１のキャパシタ電極
１１…カラー酸化膜
１２…キャパシタ絶縁膜
１３…第２のキャパシタ電極
１４、１６…シリコン酸化膜
１５…シリコン窒化膜
１７…エッチング堆積物
１８…処理室
１９…カソード電極
２０…アノード電極
２１…被処理基板
２２…マッチング回路
２３…高周波電源
２４…シャワーノズル
２５…流量制御装置
２６…ガスボンベ
２７…圧力調整用バルブ
２８…ターボ分子ポンプ
２９…ドライポンプ
３０…発光モニタ
３１…装置制御系
３２…膜厚モニタ
【図１】
2004214520.tif 000003
【図２】
2004214520.tif 000004
【図３】
2004214520.tif 000005
【図４】
2004214520.tif 000006
【図５】
2004214520.tif 000007
【図６】
2004214520.tif 000008
【図７】
2004214520.tif 000009
【図８】
2004214520.tif 000010
【図９】
2004214520.tif 000011
【図１０】
2004214520.tif 000012
【手続補正書】
【提出日】平成16年1月8日(2004.1.8)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に設けられ、前記半導体基板の表面に対して垂直な断面において側壁が略直線状をなす主要部と狭搾部とを有し、前記狭搾部の径が前記主要部の径より同心的に小さいトレンチと、
前記狭窄部を含む前記トレンチを囲むように、前記半導体基板内に設けられた第１のキャパシタ電極と、
前記第１のキャパシタ電極の表面に沿って設けられたキャパシタ絶縁膜と、
前記トレンチ内部に設けられた、前記キャパシタ絶縁膜を介して前記第１のキャパシタ電極に対向する第２のキャパシタ電極とを具備することを特徴とするトレンチキャパシタを含む半導体装置。
【請求項２】
半導体基板と、
前記半導体基板に設けられ、前記半導体基板の表面に対して垂直な断面において側壁が略直線状をなす主要部と狭搾部とを有し、前記狭搾部の径が前記主要部の径より同心的に小さいトレンチと、
前記狭窄部を含む前記トレンチを囲むように、前記半導体基板内に設けられた第１のキャパシタ電極と、
前記第１のキャパシタ電極の表面に沿って設けられたキャパシタ絶縁膜と、
前記トレンチ内部に設けられた、前記キャパシタ絶縁膜を介して前記第１のキャパシタ電極に対向する第２のキャパシタ電極と、
前記半導体基板の上面内に設けられ、前記第１あるいは第２のキャパシタ電極のいずれかが接続された第１の拡散層と、
前記半導体基板の上面内において、前記第１の拡散層から離間して設けられた第２の拡散層と、
前記第１および第２の拡散層の間の前記半導体基板上に、絶縁膜を介して設けられたゲート電極とを具備することを特徴とするトレンチキャパシタを含む半導体装置。
【請求項３】
半導体基板と、
前記半導体基板に設けられ、前記半導体基板の表面に対して垂直な断面において側壁が略直線状をなす主要部と狭搾部とを有し、前記狭搾部の径が前記主要部の径より同心的に小さい第１のトレンチと、
前記半導体基板において前記第１のトレンチから離間して配置され、前記第１のトレンチと略同一の深さおよび略同一の径を有し、前記第１のトレンチと略同一深さ位置に略同一径の狭搾部が設けられた第２のトレンチと、
前記狭窄部を含む前記第１および第２のトレンチ各々を囲むように、前記第１および第２のトレンチの各々に対して前記半導体基板内に設けられた第１のキャパシタ電極と、
前記第１および第２のトレンチ各々の第１のキャパシタ電極の表面に沿って設けられたキャパシタ絶縁膜と、
前記第１および第２のトレンチ各々の内部に設けられた、前記キャパシタ絶縁膜を介して前記第１のキャパシタ電極に対向する第２のキャパシタ電極と、
前記半導体基板の上面内に設けられ、前記第１のトレンチに設けられた前記第１あるいは第２のキャパシタ電極のいずれかが接続された第１の拡散層と、
前記半導体基板の上面内において、前記第１の拡散層から離間して設けられた第２の拡散層と、
前記第１および第２の拡散層の間の前記半導体基板上に、絶縁膜を介して設けられた第１のゲート電極と、
前記半導体基板の上面内に設けられ、前記第２のトレンチに設けられた前記第１あるいは第２のキャパシタ電極のいずれかが接続された第３の拡散層と、
前記半導体基板の上面内において、前記第３の拡散層から離間して設けられた第４の拡散層と、
前記第３および第４の拡散層の間の前記半導体基板上に、絶縁膜を介して設けられた第２のゲート電極とを具備することを特徴とするトレンチキャパシタを含む半導体装置。
【請求項４】
半導体基板の上面にマスクパターンを形成する工程と、
前記マスクパターンをエッチングマスクとして、異方性エッチングによりトレンチを形成する工程と、
前記トレンチの径を同心的に小さくした狭窄部を、異方性エッチングにより前記トレンチの複数箇所において形成する工程とを有することを特徴とするトレンチキャパシタを含む半導体装置の製造方法。
【請求項５】
前記狭窄部を形成する工程において、前記トレンチの内部に堆積したエッチング堆積物を除去することを特徴とする請求項４記載のトレンチキャパシタを含む半導体装置の製造方法。
【請求項６】
前記狭窄部を形成する工程を、前記トレンチのアスペクト比が所定の値を上回ったときに行うことを特徴とする請求項５記載のトレンチキャパシタを含む半導体装置の製造方法。
【請求項７】
前記狭窄部を形成する工程を、エッチング速度が所定の値を下回ったときに行うことを特徴とする請求項５記載のトレンチキャパシタを含む半導体装置の製造方法。
【請求項８】
前記異方性エッチングをプラズマエッチングとし、前記トレンチを形成する工程において、エッチング速度の測定を、前記プラズマエッチング中のプラズマ発光のうち特定波長の光の強度を測定することにより行うことを特徴とする請求項７記載のトレンチキャパシタを含む半導体装置の製造方法。
【請求項９】
前記トレンチを形成する工程において、前記エッチングマスクからの反射光強度を測定することにより得られる前記トレンチを形成する工程中のエッチングマスクの膜厚に基づいて、エッチング速度を求めることを特徴とする請求項７記載のトレンチキャパシタを含む半導体装置の製造方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正の内容】
【００２０】
【課題を解決するための手段】
上記目的を達成するために、本発明に係るトレンチキャパシタを含む半導体装置は、半導体基板と、前記半導体基板に設けられ、前記半導体基板の表面に対して垂直な断面において側壁が略直線状をなす主要部と狭搾部とを有し、前記狭搾部の径が前記主要部の径より同心的に小さいトレンチと、前記狭窄部を含む前記トレンチを囲むように、前記半導体基板内に設けられた第１のキャパシタ電極と、前記第１のキャパシタ電極の表面に沿って設けられたキャパシタ絶縁膜と、前記トレンチ内部に設けられた、前記キャパシタ絶縁膜を介して前記第１のキャパシタ電極に対向する第２のキャパシタ電極とを具備することを特徴としている。


【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正の内容】
【００２１】
また、本発明に係るトレンチキャパシタを含む半導体装置は、半導体基板と、前記半導体基板に設けられ、前記半導体基板の表面に対して垂直な断面において側壁が略直線状をなす主要部と狭搾部とを有し、前記狭搾部の径が前記主要部の径より同心的に小さいトレンチと、前記狭窄部を含む前記トレンチを囲むように、前記半導体基板内に設けられた第１のキャパシタ電極と、前記第１のキャパシタ電極の表面に沿って設けられたキャパシタ絶縁膜と、前記トレンチ内部に設けられた、前記キャパシタ絶縁膜を介して前記第１のキャパシタ電極に対向する第２のキャパシタ電極と、前記半導体基板の上面内に設けられ、前記第１あるいは第２のキャパシタ電極のいずれかが接続された第１の拡散層と、前記半導体基板の上面内において、前記第１の拡散層から離間して設けられた第２の拡散層と、前記第１および第２の拡散層の間の前記半導体基板上に、絶縁膜を介して設けられたゲート電極とを具備することを特徴としている。


【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】変更
【補正の内容】
【００２２】
更に、本発明に係るトレンチキャパシタを含む半導体装置は、半導体基板と、前記半導体基板に設けられ、前記半導体基板の表面に対して垂直な断面において側壁が略直線状をなす主要部と狭搾部とを有し、前記狭搾部の径が前記主要部の径より同心的に小さい第１のトレンチと、前記半導体基板において前記第１のトレンチから離間して配置され、前記第１のトレンチと略同一の深さおよび略同一の径を有し、前記第１のトレンチと略同一深さ位置に略同一径の狭搾部が設けられた第２のトレンチと、前記狭窄部を含む前記第１および第２のトレンチ各々を囲むように、前記第１および第２のトレンチの各々に対して前記半導体基板内に設けられた第１のキャパシタ電極と、前記第１および第２のトレンチ各々の第１のキャパシタ電極の表面に沿って設けられたキャパシタ絶縁膜と、前記第１および第２のトレンチ各々の内部に設けられた、前記キャパシタ絶縁膜を介して前記第１のキャパシタ電極に対向する第２のキャパシタ電極と、前記半導体基板の上面内に設けられ、前記第１のトレンチに設けられた前記第１あるいは第２のキャパシタ電極のいずれかが接続された第１の拡散層と、前記半導体基板の上面内において、前記第１の拡散層から離間して設けられた第２の拡散層と、前記第１および第２の拡散層の間の前記半導体基板上に、絶縁膜を介して設けられた第１のゲート電極と、前記半導体基板の上面内に設けられ、前記第２のトレンチに設けられた前記第１あるいは第２のキャパシタ電極のいずれかが接続された第３の拡散層と、前記半導体基板の上面内において、前記第３の拡散層から離間して設けられた第４の拡散層と、前記第３および第４の拡散層の間の前記半導体基板上に、絶縁膜を介して設けられた第２のゲート電極とを具備することを特徴としている。