(57)【要約】      （修正有）【課題】注入された不純物の均一な分布特性を確保し、低い動作電圧のトランジスタ又はフラッシュメモリセルを製造することが可能な半導体素子の製造方法を提供する。【解決手段】半導体素子を形成するために所定の工程が行われた半導体基板１０１を提供する段階と、イオン注入工程でイオン注入層１０３を形成する段階と、洗浄工程でイオン注入層の不純物濃度を調節する段階とを含む。【選択図】        図１
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【特許請求の範囲】
【請求項１】
半導体素子を形成するために所定の工程が行われた半導体基板を提供する段階と、
イオン注入工程でイオン注入層を形成する段階と、
洗浄工程でイオン注入層の不純物濃度を調節する段階とを含む半導体素子の製造方法。
【請求項２】
前記イオン注入層は５〜５０ｋｅＶのエネルギーで１Ｅ１１〜１Ｅ１３ｉｏｎ／ｃｍ２の不純物を注入して形成することを特徴とする請求項１記載の半導体素子の製造方法。
【請求項３】
前記不純物が硼素であることを特徴とする請求項２記載の半導体素子の製造方法。
【請求項４】
前記不純物が３〜１３°の角度で注入されることを特徴とする請求項２又は３記載の半導体素子の製造方法。
【請求項５】
洗浄工程は、フッ酸系列の溶液を用いて行い、前記不純物をアウトガスさせて不純物の濃度を減少させることを特徴とする請求項１記載の半導体素子の製造方法。
【請求項６】
前記フッ酸系列の溶液は、原液をそのまま使用するか、或いはＨ２ＯとＨＦが１：１〜５０：１の割合で混合されて希釈されたフッ化水素酸（ＤｉｌｕｔｅｄＨＦ）を使用することを特徴とする請求項５記載の半導体素子の製造方法。
【請求項７】
前記洗浄工程は溶液の濃度又は進行時間を調節して残留不純物の濃度を調節することを特徴とする請求項１又は５記載の半導体素子の製造方法。
【請求項８】
前記洗浄工程の際、ＳＣ−１（ＮＨ４ＯＨ／Ｈ２Ｏ２／Ｈ２Ｏ）溶液を共に添加して半導体基板表面の自然酸化膜を取り除くことにより、前記不純物のアウトガスを活性化することを特徴とする請求項１又は５記載の半導体素子の製造方法。
【請求項９】
前記不純物の濃度を調節した後には、
前記半導体基板上にトンネル酸化膜及び第１ポリシリコン層を順次形成した後、パターニングを行う段階と、
前記半導体基板の素子分離領域に素子分離膜を形成する段階と、
前記半導体基板の全体上部に誘電体膜、第２ポリシリコン層及びシリサイド層を順次形成する段階と、
コントロールゲートマスクを用いたエッチング工程により前記シリサイド層、前記第２ポリシリコン層及び前記誘電体膜を順次パターニングする段階と、
自己整合エッチング工程により前記第１ポリシリコン層をパターニングする段階と、
前記第１ポリシリコン層の周辺の前記半導体基板にソース／ドレインを形成する段階とをさらに含むことを特徴とする請求項１記載の半導体素子の製造方法。
【請求項１０】
前記ソース／ドレインはＤＤＤ（Ｄｏｕｂｌｅ  Ｄｏｐｅｄ  Ｄｒａｉｎ）ジャンクション構造で形成することを特徴とする請求項９記載の半導体素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体素子の製造方法に係り、特に、トランジスタ又はメモリ素子のしきい値電圧を調節するためのイオン注入層の均一度を向上させ、素子の低い動作電圧を確保することが可能な半導体素子の製造方法に関する。
【０００２】
【従来の技術】
半導体素子を形成するためには、蒸着工程、エッチング工程及びイオン注入工程を必須的に行わなければならない。
【０００３】
以下、フラッシュメモリ素子の製造工程を簡略に説明する。まず、イオン注入工程により活性領域にウェルとしきい値電圧調節用イオン注入層を順次形成し、トンネル酸化膜及び第１ポリシリコン層の積層構造をワードライン方向と垂直方向のパターンに形成した後、誘電体膜及び第２ポリシリコン層を順次形成する。次に、第２ポリシリコン層及び誘電体膜をパターニングしてコントロールゲートを形成し、第１ポリシリコン層をパターニングしてフローティングゲートを形成することにより、フラッシュメモリ素子が製造される。
【０００４】
前記において、素子分離膜は、トンネル酸化膜及び第１ポリシリコン層を形成し、第１ポリシリコン層上にパッド窒化膜を形成した状態で、パターニング工程により第１ポリシリコン層及びトンネル酸化膜をパターニングしてトレンチを形成し、絶縁物質を埋め込んで形成する。このようにＳＡ−ＳＴＩ（Ｓｅｌｆ  Ａｌｉｇｎｅｄ−Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）構造を適用して素子分離膜を形成すると、トンネル酸化膜の損傷を最小化し、トンネル酸化膜があまり薄く形成されることを防止することができる。
【０００５】
一方、前記工程を用いてＮＡＮＤ型フラッシュ素子においてＸデコード用トランジスタとセルトランジスタとして用いる高電圧ＮＭＯＳトランジスタを製造する場合には、ｐウェル領域と接合領域に高電圧が印加されるため、ソース／ドレイン接合領域を一般的なプラス接合で形成することができず、ＤＤＤ（Ｄｏｕｂｌｅ  Ｄｏｐｅｄ  Ｄｒａｉｎ）接合工程とプラグイオン注入工程を用いてソース／ドレイン接合を形成する。ところが、このようなＤＤＤ接合も、高電圧の印加に対するブレークダウン電圧特性を向上させるために、不純物の注入量を減らさなければならない。これにより、トランジスタにおいて要求される１．０Ｖ以下の動作電圧が高くなるうえ、チャネル領域のしきい値電圧を調節するために注入される不純物の量でも、１．０Ｖ以下の動作電圧を確保することが難しい。また、一般に中間電流イオン注入機（Ｍｅｄｉｕｍｃｕｒｒｅｎｔ  ｉｏｎ  ｉｍｐｌａｎｔｅｒ）を用いてしきい値電圧調節用イオン注入層を形成しているが、均一なイオン注入分布の確保に必要な最小限のイオン注入によってしきい値電圧を調節する際、１．０Ｖ以下の動作電圧を確保することが一層難しい。
【０００６】
【発明が解決しようとする課題】
従って、本発明は、かかる問題点を解決するためのもので、その目的は、トランジスタやフラッシュメモリセルなどの半導体素子のしきい値電圧を調節するためのイオン注入工程の際に均一度を確保することが可能な最少量の不純物を注入した後、洗浄工程で注入された不純物を外部拡散（ｏｕｔ  ｄｉｆｆｕｓｉｏｎ）させて不純物の残留量を調節することにより、注入された不純物の均一な分布特性を確保し、低い動作電圧のトランジスタ又はフラッシュメモリセルを製造することが可能な半導体素子の製造方法を提供することにある。
【０００７】
【課題を解決するための手段】
上記目的を達成するために、本発明は、半導体素子を形成するために所定の工程が行われた半導体基板を提供する段階と、イオン注入工程でイオン注入層を形成する段階と、洗浄工程でイオン注入層の不純物濃度を調節する段階とを含む半導体素子の製造方法を提供する。
【０００８】
イオン注入層は５〜５０ｋｅＶのエネルギーで１Ｅ１１〜１Ｅ１３ｉｏｎ／ｃｍ２の不純物を注入して形成することができる。この際、不純物は硼素を使用することができ、３〜１３°の角度で注入することができる。
【０００９】
一方、洗浄工程は、フッ酸系列の溶液を用いて行い、不純物をアウトガス（ガス抜け）させて不純物の濃度を減少させる。この際、フッ酸系列の溶液は原液をそのまま使用するか、或いはＨ２ＯとＨＦが１：１〜５０：１の割合で混合されて希釈されたフッ化水素酸を使用することができる。このような洗浄工程は溶液の濃度又は進行時間を調節して残留不純物の濃度を調節することができる。洗浄工程の際、ＳＣ−１（ＮＨ４ＯＨ／Ｈ２Ｏ２／Ｈ２Ｏ）溶液を共に添加して半導体基板表面の自然酸化膜を取り除くことにより、不純物のアウトガス（ガス抜け）を活性化することができる。
【００１０】
不純物濃度の調節後には、半導体基板上にトンネル酸化膜及び第１ポリシリコン層を順次形成した後、パターニングを行う段階と、半導体基板の素子分離領域に素子分離膜を形成する段階と、半導体基板の全体上部に誘電体膜、第２ポリシリコン層及びシリサイド層を順次形成する段階と、コントロールゲートマスクを用いたエッチング工程によりシリサイド層、第２ポリシリコン層及び誘電体膜を順次パターニングする段階と、自己整合エッチング工程により第１ポリシリコン層をパターニングする段階と、第１ポリシリコン層の周辺の半導体基板にソース／ドレインを形成する段階とをさらに含むことができる。この際、ソース／ドレインはＤＤＤジャンクション構造で形成することができる。
【００１１】
【発明の実施の形態】
以下、添付図面を参照して本発明の実施例をより詳細に説明する。ところが、本発明は、下記の実施例に限定されるものではなく、様々な変形実現が可能である。これらの実施例は本発明の開示を完全にし、当技術分野で通常の知識を有する者に本発明の範疇を知らせるために提供されるものである。一方、図面上において、同一の符号は同一の要素を示す。
【００１２】
図１および図２は、本発明の実施例に係る半導体素子の製造方法を説明するための素子の断面図である。
【００１３】
図１（ａ）を参照すると、イオン注入工程で半導体基板１０１にウェル１０２を形成する。次に、トランジスタやフラッシュメモリセルなどの半導体素子のしきい値電圧を調節するために、イオン注入工程によりウェル１０２の所定の深さにイオン注入層１０３を形成する。ここで、ウェル１０２は後続工程で形成される半導体素子の動作電圧に応じてトリプルウェル構造又は単一ウェル構造とすることができる。高電圧ＮＭＯＳトランジスタが形成される領域にはイオン注入を行わず、ｐ型基板自体をウェルのように使用することができる。
【００１４】
一方、しきい値電圧を調節するためのイオン注入層１０３は、５〜５０ｋｅＶのエネルギーで１Ｅ１１〜１Ｅ１３ｉｏｎ／ｃｍ２の不純物を注入して形成することができる。この際、不純物として硼素を使用することができる。また、不純物の注入からチャネリングが発生することを防止するために、不純物を３〜１３°の角度で注入することをできる。
【００１５】
図１（ｂ）を参照すると、後続工程で形成されるトランジスタ又はフラッシュメモリセルのしきい値電圧を調節するために、イオン注入層１０３の不純物濃度を減少させる。ここで、イオン注入層１０３の不純物濃度は洗浄工程で硼素をアウトガスさせて減少させることができるが、洗浄工程は、フッ酸系列の溶液として原液を用いるか、或いはＨ２ＯとＨＦが１：１〜５０：１の割合で混合されて希釈されたフッ化水素酸を用いて行うことができる。このような洗浄工程は、溶液の濃度又は進行時間を調節して残留不純物の濃度を調節することもできる。一方、ＳＣ−１（ＮＨ４ＯＨ／Ｈ２Ｏ２／Ｈ２Ｏ）溶液を共に添加して半導体基板表面の自然酸化膜を取り除くことにより、不純物のアウトガスを活性化することができる。
【００１６】
このようにしきい値電圧調節用イオン注入層１０３の不純物濃度を洗浄工程で減少させる場合、不純物分布特性は次の通りである。図３は図１（ｂ）で不純物の濃度を調節した後、深さによる不純物分布特性を示す特性グラフである。
【００１７】
図３を参照すると、正常的に不純物注入工程が行われた後には、第１曲線２０１のような不純物の分布特性を示す。その後、不純物の活性化のために急速熱処理を行う場合には、第２曲線２０２のような不純物の分布特性を示す。一方、上述したように、洗浄工程でイオン注入層１０３の不純物濃度を調節した場合には、第３曲線２０３のような不純物の分布特性を示す。第２曲線２０２の特性と第３曲線２０３の特性とを比較すると、洗浄工程で不純物の濃度を低めた場合と急速熱処理を行った場合は、不純物の濃度に差異があるだけで、ほぼ類似の分布特性を有するパターンであることが分かる。このように同一の分布パターンで均一な分布特性を確保しながら不純物の濃度のみを低めることにより、素子の動作電圧を１．０Ｖ以下に低めることが可能になる。
【００１８】
ウェル１０２が形成された半導体基板１０１にトランジスタ又はフラッシュメモリセルを形成することができる。次に、フラッシュメモリセルを形成する場合を説明する。
【００１９】
図１（ｃ）を参照すると、半導体基板１０１上にトンネル酸化膜１０４及びフローティングゲートを形成するための第１ポリシリコン層１０５を順次形成する。ここで、トンネル酸化膜１０４は７５０〜８００℃の温度でウェット酸化工程により形成した後、９００〜９１０℃の温度と窒素雰囲気中で２０〜３０分間アニーリングを行い、半導体基板１０１とトンネル酸化膜１０４との界面の欠陥密度を最小化する。一方、第１ポリシリコン層１０５は、ＳｉＨ４又はＳｉ２Ｈ６とＰＨ３ガスとを用いて５８０〜６２０℃の温度と０．１〜３Ｔｏｒｒの低圧条件でＬＰＣＶＤ法によって、グレーンサイズが最小化されたドープトポリシリコン層に形成する。この際、ドープトポリシリコン層は、不純物Ｐの濃度を１．５Ｅ２０〜３．０Ｅ２０ａｔｏｍｓ／ｃｃのレベルに調節し、２５０〜５００Åの厚さに形成する。
【００２０】
図２（ａ）を参照すると、第１ポリシリコン層１０５上に、素子分離領域が定義されたパッド窒化膜（図示せず）を形成した後、第１ポリシリコン層１０５及びトンネル酸化膜１０４を順次パターニングする。この際、パッド窒化膜はＬＰＣＶＤ法を用いて９００〜２０００Åの厚さに形成することができる。次に、素子分離領域の基板１０１をエッチングしてトレンチを形成した後、絶縁物質を埋め込んでＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）構造の素子分離膜１０６を形成する。
【００２１】
図２（ｂ）を参照すると、パッド窒化膜を除去した後、誘電体膜１０７、コントロールゲートを形成するための第２ポリシリコン層１０８及びシリサイド層１０９を順次形成する。この際、誘電体膜１０７を形成する前に、フローティングゲートのカップリング比を増加させるために、第１ポリシリコン層１０５上にポリシリコン層をさらに形成することもできる。次に、コントロールゲートマスクを用いたエッチング工程によりシリサイド層１０９、第２ポリシリコン層１０８及び誘電体膜１０７を順次パターニングした後、自己整合エッチング工程で第１ポリシリコン層１０５をパターニングする。
【００２２】
前記において、第１ポリシリコン層１０５上に追加形成されるポリシリコン層は、４００〜１０００Åの厚さに形成することができる。一方、誘電体膜１０７はＳｉＯ２／Ｓｉ３Ｎ４／ＳｉＯ２が順次積層されたＯＮＯ構造にすることができる。この際、ＳｉＯ２膜は耐圧特性とＴＤＤＢ特性に優れたＤＣＳ（ＳｉＨ２Ｃｌ２）とＮ２Ｏガスをソースガスとして用いて形成したＨＴＯ膜を３５〜６０Åの厚さに形成し、６００〜７００℃のローディング温度で半導体基板をチャンバに装着した後、０．１〜３Ｔｏｒｒの低圧と８１０〜８５０℃の温度でＬＰＣＶＤ法によって形成する。一方、Ｓｉ３Ｎ４膜は５０〜６５Åの厚さに形成し、ＮＨ３及びＤＣＳガスを用いて１〜３Ｔｏｒｒの圧力と６５０〜８００℃の温度でＬＰＣＶＤ法によって形成する。
【００２３】
図２（ｃ）を参照すると、第１ポリシリコン層１０５の周辺の基板１０１にソース／ドレイン１１０を形成する。この際、ソース／ドレイン１１０は、ＤＤＤジャンクション構造で形成し、高電圧に対するブレークダウン電圧を増加させることができる。このように高電圧半導体素子を製造するために、ソース／ドレイン１１０をＤＤＤジャンクション構造とする場合、一般電圧で動作する半導体素子のチャネルジャンクション内にはさらに低いポジティブ型のドーピングが要求される。
【００２４】
これにより、動作電圧の低いフラッシュメモリセルが製造される。
【００２５】
上述したしきい値電圧調節用イオン注入層の不純物濃度を調節する工程は、しきい値電圧調節用イオン注入層にのみ限定されて適用されるのではなく、イオン注入工程を行った後不純物の濃度を調節しようとするいずれの工程にも適用することができる。
【００２６】
【発明の効果】
本発明は、上述した方法によって次のような効果を得ることができる。
【００２７】
第一に、洗浄工程でしきい値電圧調節用イオン注入層の濃度を低めることにより、優れた分布特性を維持しながらイオン注入層を最少の注入量で形成することができる。
【００２８】
第二に、従来ではしきい値電圧を調節するために注入された不純物のＴＥＤ（Ｔｒａｎｓｉｅｎｔ  ＥｎｈａｎｃｅｄＤｉｆｆｕｓｉｏｎ）現象を抑制することができず、チャネルジャンクション内にシャローチャネルを形成するためにＢＦ２を注入すると、Ｆのアウトガスによってトンネル酸化膜又はゲート酸化膜の膜質が低下することを防止することが難しかったが、本発明は、表面を基準としたアウトガス（Ｓｕｒｆａｃｅｆｏｃｕｓ  ｏｕｔ  ｇａｓｓｉｎｇ）によって硼素の注入のみによってもＴＥＤ現象又は酸化膜の膜質低下を防止することができる。
【００２９】
第三に、有効チャネル長さ（Ｅｆｆｅｃｔｉｖｅ  ｃｈａｎｎｅｌ  ｌｅｎｇｔｈ）内に険しいしきい値電圧調節用不純物分布特性（Ｖｔａｄｊｕｓｔ  ｐｒｏｆｉｌｅ）により、向後のＦＮトンネリングを用いるＮＡＮＤフラッシュ素子のホールエフェクトによる酸化膜の膜質低下を予防することにより、優れたデータ保存（ｒｅｔｅｎｔｉｏｎ）特性を確保することができる。
【００３０】
第四に、しきい値電圧調節用不純物の残留量（Ｒｅｔａｉｎｅｄ  ｄｏｓｅ）を増加させる原因を提供することにより、現在の純粋熱酸化膜（Ｐｕｒｅｔｈｅｒｍａｌ  ｏｘｉｄｅ）だけでなく、今後ＮＯゲートのような酸化膜にも弾力的な代替が可能である。
【図面の簡単な説明】
【図１】本実施例に係る半導体素子の製造方法を説明するための素子の断面図である。
【図２】本実施例に係る半導体素子の製造方法を説明するための素子の断面図である。
【図３】図１（ｂ）で不純物の濃度を調節した後、深さによる不純物分布特性を示す特性グラフである。
【符号の説明】
１０１      …半導体基板
１０２      …ウェル
１０３      …イオン注入層
１０４      …トンネル酸化膜
１０５      …第１ポリシリコン層
１０６      …素子分離膜
１０７      …誘電体膜
１０８      …第２ポリシリコン層
１０９      …シリサイド層
１１０      …ソース／ドレイン
２０１      …第１曲線
２０２      …第２曲線
２０３      …第３曲線
【図１】
2004186667.tif 000003
【図２】
2004186667.tif 000004
【図３】
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