(57)【要約】【課題】耐圧の異なる複数のトランジスタ領域を形成する工程数を削減する。【解決手段】Ｎチャネル型高耐圧トランジスタ領域、Ｐチャネル型高耐圧トランジスタ領域、Ｎチャネル型低耐圧トランジスタ領域に第１の酸化膜３、ＬＯＣＯＳ酸化膜５を形成し、前記両高耐圧トランジスタ領域に第１の酸化膜３よりも厚い第２の酸化膜７Ａ１、７Ａ２、７Ｂを形成することで高耐圧を維持すると共に、Ｎ＋型ソース・ドレイン領域２３、２４を同時に形成する。また、Ｐチャネル型高耐圧トランジスタ領域に第２の酸化膜７Ｂを形成することで、オフセット部の保護を図る。【選択図】    図８
2004241649.tif 000002
【特許請求の範囲】
【請求項１】
一導電型の半導体基板に、第１、第２、及び第３のトランジスタ領域を画定し、前記半導体基板の表面に第１の酸化膜を形成する工程と、
前記第１、第２のトランジスタ領域に、前記第１の酸化膜に隣接し、前記第１の酸化膜よりも厚い膜厚を有する第２の酸化膜を形成する工程と、
前記第１のトランジスタ領域では、前記第２の酸化膜上に第１のゲート電極を形成し、前記第２のトランジスタ領域では前記第２の酸化膜と前記第１の酸化膜とをまたがるように第２のゲート電極を形成し、前記第３のトランジスタ領域では前記第１の酸化膜上に第３のゲート電極を形成する工程と、
前記第１、第２、及び第３のゲート電極の側壁にサイドウォールスペーサを形成する工程と、
前記第１、第３のトランジスタ領域に同時にイオン注入して、ソース・ドレイン領域を形成する工程と、を具備することを特徴とする半導体装置の製造方法。
【請求項２】
一導電型の半導体基板に、第１、第２、及び第３のトランジスタ領域を画定し、前記半導体基板の表面に第１の酸化膜を形成する工程と、
前記第１、第２、及び第３のトランジスタ領域を分離するＬＯＣＯＳ酸化膜を形成する工程と、
前記第１、第２のトランジスタ領域に、前記第１の酸化膜よりも膜厚の厚く、且つ前記ＬＯＣＯＳ酸化膜よりも膜厚の薄い第２の酸化膜を形成する工程と、
前記第１のトランジスタ領域の前記第２の酸化膜上に第１のゲート電極を形成すると共に、前記第２のトランジスタ領域には前記第２の酸化膜上と前記第１の酸化膜上とをまたがるように第２のゲート電極を形成し、前記第３のトランジスタ領域の前記第１の酸化膜上には第３のゲート電極を形成する工程と、
前記第１のトランジスタ領域に第１の一導電型の低濃度ソース・ドレイン領域を形成する工程と、
前記第２のトランジスタ領域の前記第２の酸化膜下に逆導電型の低濃度ドレイン領域を形成する工程と、
前記第３のトランジスタ領域の前記第３のゲート電極の両側に第２の一導電型の低濃度ソース・ドレイン領域を形成する工程と、
全面にＣＶＤ酸化膜を形成し、前記ＣＶＤ酸化膜を異方性エッチングすることで、前記第１、第２、及び第３のゲート電極の側壁にサイドウォールスペーサを形成する工程と、
前記第１のトランジスタ領域では第１の一導電型の高濃度ソース・ドレイン領域を形成すると共に、前記第３のトランジスタ領域では第２の一導電型の高濃度ソース・ドレイン領域を同時に形成する工程と、を具備することを特徴とする半導体装置の製造方法。
【請求項３】
前記第１の一導電型の高濃度ソース・ドレイン領域が、前記第１の一導電型の低濃度ソース・ドレイン領域に埋設するように形成する工程を具備することを特徴とする請求項１、２記載のいずれかの半導体装置の製造方法。
【請求項４】
前記第２の一導電型の高濃度ソース・ドレイン領域が、前記第２の一導電型の低濃度ソース・ドレイン領域よりも深く形成する工程を具備することを特徴とする請求項１、２、３記載のいずれかの半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特にＮチャネル型高耐圧トランジスタ、Ｎチャネル型低耐圧トランジスタ、Ｐチャネル型高耐圧トランジスタが同一基板上に混載された半導体装置の製造方法に関する。
【０００２】
【従来の技術】
従来のＬＣＤドライバーＩＣでは、Ｎチャネル型高耐圧トランジスタ、Ｐチャネル型高耐圧トランジスタ、Ｎチャネル型低耐圧トランジスタ、Ｐチャネル型低耐圧トランジスタを同一基板上に形成する。ドライバー回路等の高電源（約４０Ｖ程度）が供給される回路については、高耐圧トランジスタで構成され、インバータ等の低電源（約３．３Ｖ程度）が供給される回路については、低耐圧トランジスタで構成される。
【０００３】
このような高耐圧トランジスタと低耐圧トランジスタとを同一基板上に混載した半導体装置（図１３）の製造方法については、以下の図９〜図１２を参照にしながら説明する。尚、ここでは便宜上、Ｎチャネル型高耐圧トランジスタ、Ｐチャネル型高耐圧トランジスタ、Ｎチャネル型低耐圧トランジスタについて説明する。
【０００４】
図９に示すように、従来の半導体装置は、Ｎ型の半導体基板１０１を以下の３領域に分けて、それぞれの領域に各トランジスタを形成していた。Ｎチャネル型高耐圧トランジスタを形成する領域をＮチャネル型高耐圧トランジスタ領域（図中左側）とし、Ｐチャネル型高耐圧トランジスタを形成する領域はＰチャネル型高耐圧トランジスタ領域（図中中央）とし、Ｎチャネル型低耐圧トランジスタを形成する領域はＮチャネル型低耐圧トランジスタ領域（図中右側）とする。
【０００５】
Ｎチャネル型高耐圧トランジスタ領域及びＮチャネル型低耐圧トランジスタ領域の半導体基板１０１の表面からＰ型ウエル領域１０２Ａ、１０２Ｃを形成し、Ｐチャネル型高耐圧トランジスタ領域の半導体基板１０１表面から低濃度のＰ−型ドレイン領域１０５を形成する。
【０００６】
そして、各領域を分離するように素子分離領域であるＬＯＣＯＳ酸化膜１０３を形成し、各領域の表面を熱酸化して薄い酸化膜を形成する。そして、Ｎチャネル型高耐圧トランジスタ領域のみに当該酸化膜を残し、Ｐチャネル型高耐圧トランジスタ領域及びＮチャネル型低耐圧トランジスタ領域の酸化膜は除去する。その後、各領域の表面を再度熱酸化し、Ｎチャネル型高耐圧トランジスタ領域の酸化膜だけが厚くなるように形成する。Ｎチャネル型高耐圧トランジスタ領域の酸化膜をゲート絶縁膜１０４Ａとし、Ｐチャネル型高耐圧トランジスタ領域、Ｎチャネル型低耐圧トランジスタ領域の酸化膜をそれぞれゲート絶縁膜１０４Ｂ、１０４Ｃとする。つまり、当該ゲート絶縁膜１０４Ａと、ゲート絶縁膜１０４Ｂ、１０４Ｃとは別工程で形成する。
【０００７】
次に図１０に示すように、各トランジスタ領域のゲート絶縁膜１０４Ａ、１０４Ｂ、１０４Ｃ上にゲート電極１０６Ａ、１０６Ｂ、１０６Ｃをそれぞれ形成する。その後、不図示なレジスト膜を形成して、Ｎ型不純物をイオン注入し熱拡散して、Ｎチャネル型高耐圧トランジスタ領域には、Ｎ−型高耐圧ソース・ドレイン領域１０７を、Ｎチャネル型低耐圧トランジスタ領域には、Ｎ−型ソース・ドレイン領域１０８を形成する。このとき、Ｎ−型ソース・ドレイン領域１０７とＮ−型ソース・ドレイン領域１０８とは、別工程で形成する。
【０００８】
次に図１１に示すように、各トランジスタ領域の表面にＣＶＤ酸化膜１０９を形成し、当該ＣＶＤ酸化膜１０９上にレジスト膜１１０を形成する。そして、Ｐチャネル型高耐圧トランジスタ領域のＰ−型ドレイン領域１０５上方のレジスト膜１１０の一部に開口部１１１を形成するように残し、当該Ｐ−型ドレイン領域１０５上方以外の、開口部１１１を除くレジスト膜１１０をすべて除去する。
【０００９】
次に、図１２に示すように、残したレジスト膜１１０をマスクとして、ＣＶＤ酸化膜１０９を異方性エッチングする。この結果、ゲート電極１０６Ａの両側の側壁、ゲート電極１０６Ｂの片側の側壁、ゲート電極１０６Ｃの両側の側壁にサイドウォールスペーサ１１２が形成される。そして、ゲート電極１０６Ｂの他の片側にはＣＶＤ酸化膜１０９を残した保護膜１０９Ｂが形成される。また、開口部１１１にて露出されたＣＶＤ酸化膜１０９はエッチングされて、注入口１１３を形成する。
【００１０】
ここで、保護膜１０９Ｂはサイドウォールスペーサ１１２を形成する際に、Ｐチャネル型高耐圧トランジスタ領域の表面がエッチングによりダメージを受けることを防ぐために設けたものである。
【００１１】
最後に図１３に示すように、レジスト膜１１０を除去した後に、各トランジスタ領域に別途、イオン注入、熱拡散して拡散層をそれぞれ形成する。
【００１２】
Ｎチャネル型高耐圧トランジスタ領域には、ＬＯＣＯＳ酸化膜１０３、ゲート電極１０６Ａ、サイドウォールスペーサ１１２をマスクにして、Ｎ型不純物をイオン注入し熱拡散して、Ｎ＋型ソース・ドレイン領域１１７を形成する。この結果、Ｎ＋型ソース・ドレイン領域１１７はＮ−型ソース・ドレイン領域１０７に完全に埋設する。
【００１３】
Ｐチャネル型高耐圧トランジスタ領域には、ゲート電極１０６Ｂ、サイドウォールスペーサ１１２、保護膜１０９Ｂをマスクにして、Ｐ型不純物をイオン注入し熱拡散して、Ｐ＋型ソース領域１１５、Ｐ＋型ドレイン領域１１６を形成する。この結果、Ｐ＋型ドレイン領域１１６は、Ｐ−型ドレイン領域１０５に完全に埋設する。
【００１４】
Ｎチャネル型低耐圧トランジスタ領域には、ＬＯＣＯＳ酸化膜１０３、ゲート電極１０６Ｃ、サイドウォールスペーサ１１２をマスクにして、Ｎ型不純物をイオン注入し熱拡散して、Ｎ＋型ソース・ドレイン領域１１８をＮ−型ソース・ドレイン領域１０８より深く形成する。この結果、Ｎチャネル型低耐圧トランジスタ領域はＬＤＤ（ｌｉｇｈｔｌｙ  ｄｏｐｅｄ  ｄｒａｉｎ）構造となる。
【００１５】
そして、各トランジスタ領域の表面全面にＢＰＳＧ膜等の層間絶縁膜１２０を形成し、当該層間絶縁膜１２０の所望位置にコンタクトホール１２１を形成して、当該コンタクトホール１２１を充填するようにＡｌ電極層１２２を形成する。
【００１６】
これにより、高耐圧トランジスタ、Ｐチャネル型高耐圧トランジスタ、低耐圧トランジスタとが混載する半導体装置が完成する。
【００１７】
上述した技術は、例えば以下の特許文献１、２に記載されている。
【００１８】
【特許文献１】
特開平８−６４６８８号公報
【００１９】
【特許文献２】
特開平９−４５７９０号公報
【００２０】
【発明が解決しようとする課題】
しかしながら、上述した技術においては図１３に見られるように、低耐圧トランジスタ領域（図中の右側）のＮ＋型ソース・ドレイン領域１１８と、高耐圧トランジスタ領域（図中の左側）のＮ＋型ソース・ドレイン領域１１７とを別工程で形成する必要があった。これは、低耐圧トランジスタ領域と高耐圧トランジスタ領域のゲート絶縁膜１０４Ａ、１０４Ｃの膜厚が異なるため、所望の拡散深さや拡散濃度を得るためには、イオン注入の条件を両領域で分けて形成しなければならないからである。
【００２１】
また、上述した従来技術では図１３において、Ｐチャネル型高耐圧トランジスタ領域にエッチングの際のダメージ防止として保護膜１０９Ｂを別途形成しているために、レジスト工程がその分必要であった。
【００２２】
これらの結果、上記従来技術では当該半導体装置の製造過程において、工程数が増加、複雑化するという欠点があった。
【００２３】
【課題を解決するための手段】
本発明は、上記欠点に鑑みなされたものであり、Ｎチャネル型高耐圧トランジスタ、Ｐチャネル型高耐圧トランジスタ、Ｎチャネル型低耐圧トランジスタとが混載する半導体装置において、第２の酸化膜７Ａ１、７Ａ２、７Ｂを形成することで、Ｎチャネル型高耐圧トランジスタ領域とＮチャネル型低耐圧トランジスタ領域のＮ＋型ソース・ドレイン領域を同時に形成すると共に、Ｐチャネル型高耐圧トランジスタ領域での保護膜を形成する工程を省略でき、結果、工程数の削減した半導体装置の製法方法を提供するものである。
【００２４】
【発明の実施の形態】
以下、本発明の実施形態について図１〜図８を用いて詳細に説明する。
【００２５】
図１に示すように、Ｎ型の半導体基板１を以下の３領域にて分けて、各トランジスタを形成する。Ｎチャネル型高耐圧トランジスタを形成する領域をＮチャネル型高耐圧トランジスタ領域（図中左側）とし、Ｐチャネル型高耐圧トランジスタを形成する領域はＰチャネル型高耐圧トランジスタ領域（図中中央）とし、Ｎチャネル型低耐圧トランジスタを形成する領域はＮチャネル型低耐圧トランジスタ領域（図中右側）とする。
【００２６】
次に、Ｎチャネル型高耐圧トランジスタ領域及びＮチャネル型低耐圧トランジスタ領域の各表面にＰ型不純物（例えばボロン）を３５ＫｅＶ、ドーズ量３．５×１０１２／ｃｍ２にてイオン注入し熱拡散によりＰ型ウエル領域２Ａ、２Ｃを形成する。その後、上記各領域の半導体基板１の表面に、ゲート絶縁膜として第１の酸化膜３をｔｏｘ１＝３０ｎｍの膜厚となるように形成する。
【００２７】
次に、図２に示すように、各トランジスタ領域の表面にシリコン窒化膜４を形成して、各領域に素子分離するために局所的に酸化してＬＯＣＯＳ酸化膜５をそれぞれ形成する。Ｎチャネル型高耐圧トランジスタ領域のゲート絶縁膜を第１の酸化膜３Ａ、Ｐチャネル型高耐圧トランジスタ領域のゲート絶縁膜を第１の酸化膜３Ｂ、Ｎチャネル型低耐圧トランジスタ領域のゲート絶縁膜を第１の酸化膜３Ｃとする。
【００２８】
次に、図３に示すように、当該シリコン窒化膜４を除去した後、各トランジスタ領域の表面にシリコン窒化膜６を形成し、Ｎチャネル型高耐圧トランジスタ領域の所望位置、及びＰチャネル型高耐圧トランジスタ領域の所望位置に開口部を形成し、第１の酸化膜３Ａ、３Ｂを局所的に酸化し、第２の酸化膜７Ａ１、７Ａ２、７Ａ１、及び第２の酸化膜７Ｂを形成する。ここで、当該第２の酸化膜７Ａ１、７Ａ２、７Ａ１、７Ｂはｔｏｘ２＝１５０〜１８０ｎｍの膜厚となるように形成し、ＬＯＣＯＳ酸化膜５よりも膜厚が薄く、且つ第１の酸化膜３Ａ、３Ｂ、３Ｃより厚くなるように形成する。当該ＬＯＣＯＳ酸化膜５の厚膜は、２００〜４００ｎｍ程度である。
【００２９】
このときＮチャネル型高耐圧トランジスタ領域では、第２の酸化膜を７Ａ１、７Ａ２、７Ａ１の３箇所形成する。２箇所の第２の酸化膜７Ａ１、７Ａ１は隣接する他のトランジスタ領域と素子分離されたＬＯＣＯＳ酸化膜５と連続した酸化膜である。また、第２の酸化膜７Ａ２は当該第２の酸化膜７Ａ１、７Ａ１と連続した第１の酸化膜３Ａを介して形成したものであり、当該Ｎチャネル型高耐圧トランジスタ領域のほぼ中央の半導体基板１上に形成される。
【００３０】
また、第２の酸化膜７ＢはＰチャネル型高耐圧トランジスタ領域のほぼ中央の半導体基板１上に形成される。ここで、図３のＮチャネル型高耐圧トランジスタ領域では、第２の酸化膜を７Ａ１、７Ａ２、７Ａ１のそれぞれに分離した場合を開示した。
【００３１】
次に、図４に示すように、ゲート電極８Ａ、８Ｂ、８Ｃを各トランジスタ領域の所定位置に形成する。これらの各ゲート電極８Ａ、８Ｂ、８Ｃは、例えばポリシリコン膜上にタングステンシリサイド等の高融点金属を積層したポリサイドゲート電極とする。
【００３２】
各ゲート電極８Ａ、８Ｂ、８Ｃについて更に詳しく述べる。Ｎチャネル型高耐圧トランジスタ領域のほぼ中央の第２の酸化膜７Ａ２上にゲート電極８Ａを形成する。また、Ｐチャネル型高耐圧トランジスタ領域の第２の酸化膜７Ｂ上と、それと隣接する片側のゲート絶縁膜である第１の酸化膜３Ｂ上とにまたがるようにゲート電極８Ｂを形成する。この結果、当該ゲート電極８Ｂは片側だけが第２の酸化膜７Ｂ上に乗りあがるように形成される。また、Ｎチャネル型低耐圧トランジスタ領域のほぼ中央の第２の酸化膜３Ｃ上にゲート電極８Ｃを形成する。
【００３３】
次に、図５に示すように、各トランジスタ領域に拡散層をそれぞれ形成する。このとき、各トランジスタ領域のイオン注入及び熱拡散は、通常のレジスト膜を用いたリソグラフィー工程にて行う。また、それらイオン注入等は、トランジスタ領域毎に別途に行われ、それらの順序について特に制限はない。
【００３４】
即ち、Ｎチャネル型高耐圧トランジスタ領域では、Ｎ型不純物（例えばリンイオン）を１２０ＫｅＶ、ドーズ量１．０×１０１３／ｃｍ２にてイオン注入し熱拡散によりＮ−型ソース・ドレイン領域１０を形成する。この結果、当該Ｎ−型ソース・ドレイン領域１０は第１の酸化膜３Ａ、とそれに隣り合う第２の酸化膜７Ａ１、７Ａ２の一部下に形成される。このとき、当該イオン注入では、第２の酸化膜７Ａ１、７Ａ２の膜厚を完全に貫通するイオン注入エネルギーを必要とする。
【００３５】
Ｐチャネル型高耐圧トランジスタ領域では、ゲート電極８Ｂの第２の酸化膜７Ｂがない第１の酸化膜３０１Ｂ（図５中のゲート電極８Ｂの左側）の上方にレジスト膜（不図示）を形成して、ゲート電極８Ｂの反対側にある第１の酸化膜３０２Ｂ（図５中のゲート電極８Ｂの右側）上からイオン注入し、熱拡散処理を施す。具体的には、ゲート電極８Ｂをマスクとして、第１の酸化膜３０２Ｂとそれに隣接する第２の酸化膜７Ｂの上方から、Ｐ型不純物（例えばボロンイオン）を１２０ＫｅＶ、ドーズ量１．０×１０１３／ｃｍ２にてイオン注入し、熱拡散によってＰ−型ドレイン領域１１を形成する。このとき、当該イオン注入では、第２の酸化膜７Ｂの膜厚を完全に貫通するイオン注入エネルギーを必要とする。この結果、Ｐ−型ドレイン領域１１は、第１の酸化膜３０２Ｂ及び第２の酸化膜７Ｂ下にのみ形成され、第１の酸化膜３０１Ｂ下には形成されない。
【００３６】
Ｎチャネル型低耐圧トランジスタ領域では、ゲート電極８Ｃをマスクにして、Ｎ型不純物（例えばリンイオン）を３５ＫｅＶ、ドーズ量３．５×１０１２／ｃｍ２にてイオン注入し、熱拡散によりＮ−型ソース・ドレイン領域１２を形成する。
【００３７】
次に、図６に示すように、各トランジスタ領域の表面全面に、例えばＬＰＣＶＤ法によりＳｉＯ２からなるＣＶＤ酸化膜１５を厚さ０．２５μｍ程度となるように形成する。
【００３８】
次に、図７に示すように、当該ＣＶＤ酸化膜１５をＣＦＨ３、ＣＦ４の混合ガスを用いて異方性エッチングする。これにより、各ゲート電極８Ａ、８Ｂ、８Ｃの側壁にサイドウォールスペーサ１６Ａ、１６Ｂ、１６Ｃをそれぞれ形成する。
【００３９】
ここで、上述した異方性エッチングにより、各トランジスタ領域のゲート絶縁膜である第１の酸化膜３Ａ、３Ｂ、３Ｃは、オーバーエッチングにより削れてしまい除去される。しかし、Ｎチャネル型高耐圧トランジスタ領域では、第２の酸化膜７Ａ１、７Ａ２、７Ａ１を有するため、当該Ｎチャネル型高耐圧トランジスタ領域での耐圧性が劣化することを防ぎ、完成後のＮチャネル型高耐圧トランジスタの動作に特に悪い影響を与えることはない。また、Ｐチャネル型高耐圧トランジスタ領域でも、第２の酸化膜７Ｂを有するため、Ｐ−型ドレイン領域１１からなるオフセット部を保護し、完成後のＰチャネル型高耐圧トランジスタの動作に悪い影響を与えることもない。
【００４０】
その後、Ｎチャネル型高耐圧トランジスタ領域とＮチャネル型低耐圧トランジスタ領域とにレジスト膜（不図示）を形成し、Ｐチャネル型高耐圧トランジスタ領域のみにＰ型不純物（例えばＢＦ２イオンを４０ｋｅＶ、ドーズ量２．０×１０１５／ｃｍ２）にてイオン注入し熱拡散する。その結果、ゲート絶縁膜の第１の酸化膜３０１Ｂがあった箇所の下にはＰ＋型ソース領域２１が形成されると共に、第１の酸化膜３０２Ｂがあった箇所の下にはＰ−型ドレイン領域１１に完全に埋設するようにＰ＋型ドレイン領域２２が形成される。つまり、Ｐ＋型ソース領域２１とＰ＋型ドレイン領域２２とは、同一のイオン注入、熱拡散によって、同時に形成される。
【００４１】
その後、Ｐチャネル型高耐圧トランジスタ領域のみにレジスト膜（不図示）を形成し、Ｎチャネル型高耐圧トランジスタ領域とＮチャネル型低耐圧トランジスタ領域の両領域にＮ型不純物（例えば砒素イオンを１００ｋｅＶ、ドーズ量５．０×１０１５／ｃｍ２）にてイオン注入し熱拡散する。その結果、Ｎチャネル型高耐圧トランジスタ領域では、Ｎ＋型ソース・ドレイン領域２３、２３がＮ−型ソース・ドレイン領域１０、１０に完全に埋設するように形成される。また、Ｎチャネル型低耐圧トランジスタ領域では、Ｎ＋型ソース・ドレイン領域２４、２４がＮ−型ソース・ドレイン領域１２、１２よりも深く形成され、ＬＤＤ（ｌｉｇｈｔｌｙ  ｄｏｐｅｄ  ｄｒａｉｎ）構造となるように形成される。
【００４２】
つまり、Ｎチャネル型高耐圧トランジスタ領域のＮ＋型ソース・ドレイン領域２３、２３とＮチャネル型低耐圧トランジスタ領域のＮ＋型ソース・ドレイン領域２４、２４とは、同一のイオン注入、熱拡散によって、同時に形成される。
【００４３】
ここで、図７においては２度のイオン注入について述べたが、これらの順序は上述した順序と反対となっても何ら問題はない。
【００４４】
次に、図８に示すように、各トランジスタ領域に層間絶縁膜２６を形成し、Ｐ＋型ソース領域２１、Ｐ＋型ドレイン領域２２、Ｎ＋型ソース・ドレイン領域２３、Ｎ＋型ソース・ドレイン領域２４の各領域と電気的に導通させるため、コンタクトホール２７をそれぞれ形成する。そして、当該各コンタクトホール２７を埋め込むように各電極層２８を形成する。
【００４５】
以上の製造方法を経て、本願発明であるＮチャネル型高耐圧トランジスタ、Ｎチャネル型低耐圧トランジスタ、Ｐチャネル型高耐圧トランジスタとを同一基板上に混載した半導体装置は完成する。
【００４６】
以上より、本実施形態ではＮチャネル型高耐圧トランジスタ領域とＰチャネル型高耐圧トランジスタ領域に第１の酸化膜３Ａ、３Ｂよりも厚く、ＬＯＣＯＳ酸化膜５よりも薄い第２の酸化膜７Ａ１、７Ａ２、７Ａ１、７Ｂを形成することで、以下の効果を有する。
【００４７】
第１に、Ｎチャネル型低耐圧トランジスタ領域（図中の右側）のＮ＋型ソース・ドレイン領域２４と、Ｎチャネル型高耐圧トランジスタ領域（図中の左側）のＮ＋型ソース・ドレイン領域２３とを同一工程で同時に形成することができるので、従来技術に見られるような２度のイオン注入等の工程を削減できる。
【００４８】
第２に、例えば、Ｐチャネル型高耐圧トランジスタ領域に、第２の酸化膜７Ｂを形成することで、サイドウォールスペーサ１６Ｂを形成する際の異方性エッチングによるダメージを防止でき、従来技術にみられるような保護膜を別途形成して、不要なレジスト膜を必要とすることがないので、マスク工程を削減できる。その結果、工程数が増加、複雑化するということはない。
【００４９】
【発明の効果】
以上より、本発明ではＮチャネル型高耐圧トランジスタ領域とＰチャネル型高耐圧トランジスタ領域に第１の酸化膜よりも厚く、ＬＯＣＯＳ酸化膜よりも薄い第２の酸化膜を形成することで、以下の効果を有する。
【００５０】
第１に、Ｎチャネル型低耐圧トランジスタ領域のＮ＋型ソース・ドレイン領域と、高耐圧トランジスタ領域のＮ＋型ソース・ドレイン領域とを同一工程で形成することができるので、工程を削減できる。
【００５１】
第２に、Ｎチャネル型高耐圧トランジスタ領域及びＰチャネル型高耐圧トランジスタ領域に、第２の酸化膜を形成することで、サイドウォールスペーサを形成する際の異方性エッチングによるダメージを防止でき、従来技術にみられるような保護膜を別途形成して、不要なレジスト膜を必要とすることがないので、マスク工程を削減できる。その結果、工程数が増加、複雑化するということはない。
【図面の簡単な説明】
【図１】本発明の実施形態に係る半導体装置の製造方法を示す断面図である。
【図２】本発明の実施形態に係る半導体装置の製造方法を示す断面図である。
【図３】本発明の実施形態に係る半導体装置の製造方法を示す断面図である。
【図４】本発明の実施形態に係る半導体装置の製造方法を示す断面図である。
【図５】本発明の実施形態に係る半導体装置の製造方法を示す断面図である。
【図６】本発明の実施形態に係る半導体装置の製造方法を示す断面図である。
【図７】本発明の実施形態に係る半導体装置の製造方法を示す断面図である。
【図８】本発明の半導体装置に係る実施形態を示す断面図である。
【図９】従来の半導体装置の製造方法を示す断面図である。
【図１０】従来の半導体装置の製造方法を示す断面図である。
【図１１】従来の半導体装置の製造方法を示す断面図である。
【図１２】従来の半導体装置の製造方法を示す断面図である。
【図１３】従来の半導体装置の製造方法を示す断面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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