(57)【要約】【課題】ゲートスペーサ用窒化膜の蒸着工程の前に形成する緩衝酸化膜の蒸着温度を低め、ソース／ドレイン領域に注入された不純物のアウト・ディヒュージョンを防ぐことにより、ビットラインと貯蔵電極のコンタクト抵抗の増加を防いで素子の特性の劣化を最小化させ、素子の特性及び信頼性を向上させること。【解決手段】半導体基板上にゲート電極を形成する段階と、前記ゲート電極をマスクにして前記半導体基板に不純物を注入しソース／ドレイン接合領域を形成する段階、全体表面の上部に酸化膜を７００℃以下の温度で形成する段階、及び前記ゲート電極の側壁に窒化膜スペーサを形成する段階を含むことを特徴とする。【選択図】図４
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【特許請求の範囲】
【請求項１】
半導体基板上にゲート電極を形成する段階、
前記ゲート電極をマスクにして前記半導体基板に不純物を注入し、ソース／ドレイン接合領域を形成する段階、
全体表面の上部に酸化膜を７００℃以下の温度で形成する段階、及び
前記ゲート電極の側壁に窒化膜スペーサを形成する段階を含むことを特徴とする半導体素子のトランジスタ形成方法。
【請求項２】
前記不純物注入の工程は、燐（３１Ｐ）を１０〜３５ＫｅＶのエネルギー及び１．０Ｅ１２〜５．０Ｅ１３（ｉｏｎｓ／ｃｍ２）のドーズ量で注入する工程であることを特徴とする請求項１に記載の半導体素子のトランジスタ形成方法。
【請求項３】
前記不純物注入の工程は、砒素（７５Ａｓ）を１５〜７０ＫｅＶのエネルギー及び１．０Ｅ１２〜５．０Ｅ１３（ｉｏｎｓ／ｃｍ２）のドーズ量で注入する工程であることを特徴とする請求項１に記載の半導体素子のトランジスタ形成方法。
【請求項４】
前記不純物注入の工程は、枚葉式装備を利用してウェーハチルト及びローテーションなく行うことを特徴とする請求項１に記載の半導体素子のトランジスタ形成方法。
【請求項５】
前記不純物注入の工程は、枚葉式装備を利用してウェーハチルトを１°にしてローテーションを２回又は４回で行う工程であることを特徴とする請求項１に記載の半導体素子のトランジスタ形成方法。
【請求項６】
前記酸化膜形成の工程は、ＣＶＤ又はＰＶＤ方法であることを特徴とする請求項１に記載の半導体素子のトランジスタ形成方法。
【請求項７】
前記酸化膜形成の工程は、６００℃未満の温度で行われるＣＶＤ又はＰＶＤ方法であり、前記酸化膜の形成後窒素ガス雰囲気で６００〜７００℃の温度で熱処理する段階をさらに含むことを特徴とする請求項１に記載の半導体素子のトランジスタ形成方法。
【請求項８】
前記熱処理する段階は、１〜５分間急速熱処理するか、又はファーネスで１分〜６時間のあいだ熱処理することを特徴とする請求項７に記載の半導体素子のトランジスタ形成方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体素子のトランジスタ形成方法に関し、ゲートスペーサ用窒化膜の蒸着工程の前に形成する緩衝酸化膜の蒸着温度を低め、ソース／ドレイン領域に注入された不純物のアウト・ディヒュージョンを防ぐことにより、ビットラインと貯蔵電極のコンタクト抵抗の増加を防いで素子の特性劣化を最小化させ、素子の特性及び信頼性を向上させることができる半導体素子のトランジスタ形成方法に関する。
【０００２】
【従来の技術】
ディラムメモリ素子の単位セルは、１つのトランジスタと１つのキャパシタから構成される。したがって、トランジスタの特性は素子の特性を左右する重要な要素中の１つである。
【０００３】
現在、半導体ディラムはゲート電極の側壁に窒化膜スペーサを形成し、セルコンタクトプラグの形成のためのコンタクトエッチングのマージンを確保するための自己整合的なコンタクト工程を進める。
【０００４】
しかし、窒化膜スペーサのための窒化膜が半導体基板に直接蒸着されると、窒化膜のストレスにより素子のリフレッシュ特性が悪化するという問題がある。
【０００５】
このような問題点を解決するため、緩衝酸化膜（ｂｕｆｆｅｒ  ｏｘｉｄｅ  ｌａｙｅｒ）でＣＶＤ酸化膜のＨＴＯ（ｈｉｇｈ  ｔｅｍｐｅｒａｔｕｒｅ  ｏｘｉｄｅ）を蒸着した。しかし、ＨＴＯの形成工程は工程温度が７８０℃に至る比較的に高温工程であるので、ブランケットイオン注入工程によりソース／ドレイン接合領域に注入された不純物が、ＨＴＯの形成工程時に基板表面の上向きにアウト・ディヒュージョン（ｏｕｔ−ｄｉｆｆｕｓｉｏｎ）される現象が増加するという問題点がある。
【０００６】
このようなアウト・ディヒュージョン現象の増加はシリコンバルク、即ち、半導体基板に含まれた不純物のドーズ量を減少させてセルライトタイム遅延（ｃｅｌｌｗｒｉｔｅ  ｔｉｍｅ  ｄｅｌａｙ）に影響を及ぼすセルの電流量を減少させ、ビットラインと貯蔵電極のコンタクト抵抗を増加させて素子のフェイルを増加させるという問題点がある。
【０００７】
図示されていないが、従来の技術に係る半導体素子のトランジスタ形成方法を説明する。
【０００８】
先ず、半導体基板に活性領域を定義するトレンチ形素子分離膜を形成した後、全体表面の上部にゲート酸化膜、ゲート電極用導電層及びハードマスク層を積層する。
【０００９】
次に、ゲート電極マスクを利用した写真エッチング工程で前記積層構造をエッチングしてゲート電極を形成した後、前記ゲート電極をマスクにして前記半導体基板に不純物をイオン注入する。
【００１０】
前記半導体基板を含む全体表面の上部にＨＴＯを形成する。ここで、前記ＨＴＯは７８０℃以上の高い温度で形成されるが、このような高い温度により半導体基板に注入された不純物がアウト・ディヒュージョンされる。
【００１１】
次に、全体表面の上部に窒化膜を一定の厚さで蒸着し、これを異方性エッチングして前記ゲート電極の側壁に窒化膜スペーサを形成する。
【００１２】
【発明が解決しようとする課題】
前述の従来の技術に係る半導体素子のトランジスタ形成方法は、ゲート電極の側壁に形成する窒化膜スペーサと下部層とのストレスを緩和するため半導体基板の全面にＨＴＯを蒸着するが、ＨＴＯ形成工程の高い温度により半導体基板に注入された不純物がアウト・ディヒュージョンされ、後続工程で形成されるビットラインと貯蔵電極のコンタクト抵抗を増加させ、それに伴う素子の特性及び信頼性を低下させて半導体素子の高集積化を困難にするという問題点がある。
【００１３】
本発明はこのような従来の技術の問題点を解決するためになされたもので、ゲートスペーサ用窒化膜の蒸着工程の前に形成する緩衝酸化膜の蒸着温度を低めて不純物のアウト・ディヒュージョンを防ぐことにより、ビットラインと貯蔵電極のコンタクト抵抗の増加を防いで素子の特性の劣化を最小化させ、素子の特性及び信頼性を向上させることができる半導体素子のトランジスタ形成方法を提供することを目的とする。
【００１４】
【課題を解決するための手段】
前記目的を達成するため請求項１に係る発明は、
半導体基板上にゲート電極を形成する段階、
前記ゲート電極をマスクにして前記半導体基板に不純物を注入し、ソース／ドレイン接合領域を形成する段階、
全体表面の上部に酸化膜を７００℃以下の温度で形成する段階、及び
前記ゲート電極の側壁に窒化膜スペーサを形成する段階を含むことを特徴とする。
【００１５】
請求項２に係る発明は、請求項１において、前記不純物注入の工程は、燐（３１Ｐ）を１０〜３５ＫｅＶのエネルギー及び１．０Ｅ１２〜５．０Ｅ１３（ｉｏｎｓ／ｃｍ２）のドーズ量で注入する工程であることを特徴とする。
【００１６】
請求項３に係る発明は、請求項１において、前記不純物注入の工程は、砒素（７５Ａｓ）を１５〜７０ＫｅＶのエネルギー及び１．０Ｅ１２〜５．０Ｅ１３（ｉｏｎｓ／ｃｍ２）のドーズ量で注入する工程であることを特徴とする。
【００１７】
請求項４に係る発明は、請求項１において、前記不純物注入の工程は、枚葉式装備を利用してウェーハチルト及びローテーションなく行うことを特徴とする。
【００１８】
請求項５に係る発明は、請求項１において、前記不純物注入の工程は、枚葉式装備を利用してウェーハチルトを１°にしてローテーションを２回又は４回で行う工程であることを特徴とする。
【００１９】
請求項６に係る発明は、請求項１において、前記酸化膜形成の工程は、ＣＶＤ又はＰＶＤ方法であることを特徴とする。
【００２０】
請求項７に係る発明は、請求項１において、前記酸化膜形成の工程は、６００℃未満の温度で行われるＣＶＤ又はＰＶＤ方法であり、前記酸化膜の形成後窒素ガス雰囲気で６００〜７００℃の温度で熱処理する段階をさらに含むことを特徴とする。
【００２１】
請求項８に係る発明は、請求項７において、前記熱処理する段階は、１〜５分間急速熱処理するか、又はファーネスで１分〜６時間のあいだ熱処理することを特徴とする。
【００２２】
【発明の実施の形態】
以下、図面を参照して本発明に係る実施の形態を詳しく説明する。
図１〜図４は、本発明の実施の形態に係る半導体素子のトランジスタ形成方法を示す断面図である。
【００２３】
図１に示されているように、半導体基板１１に活性領域を定義するトレンチ形素子分離膜１３を形成する。次に、全体表面の上部に酸化膜（図示省略）、ゲート電極用導電層（図示省略）及びハードマスク層（図示省略）を積層した後、ゲート電極マスクを利用した写真エッチング工程でエッチングしてゲート酸化膜１５、導電層１７及びハードマスク層１９の積層構造から成るゲート電極２１を形成する。ここで、前記ゲート電極用導電層は多結晶シリコン、ポリサイド又は金属で形成するのが好ましい。
【００２４】
図２及び図３に示されているように、ゲート電極２１をマスクとして半導体基板１１に不純物２３を注入し、ソース／ドレイン接合領域２５を形成する。ここで、不純物２３は燐（３１Ｐ）又は砒素（７５Ａｓ）であるのが好ましく、燐を用いる場合は１０〜３５ＫｅＶのイオン注入エネルギーで１．０Ｅ１２（ｉｏｎｓ／ｃｍ２）〜５．０Ｅ１３（ｉｏｎｓ／ｃｍ２）のドーズ量を注入する。砒素を用いる場合は、１５〜７０ＫｅＶのイオン注入エネルギーで１．０Ｅ１２（ｉｏｎｓ／ｃｍ２）〜５．０Ｅ１３（ｉｏｎｓ／ｃｍ２）のドーズ量を注入する。
【００２５】
前記不純物２３を注入する工程は、枚葉式（ｓｉｎｇｌｅ  ｔｙｐｅ）装備を利用してウェーハチルト及びローテーションなく行うか、又はウェーハチルトを１°にして２回或いは４回のローテーションを行うのが好ましい。ここで、２回のローテーション（ｂｉ−ｒｏｔａｔｉｏｎ）の場合は全体ドーズ量の１／２を２回に分けて注入し、４回のローテーション（ｑｕａｄｒｕｐｌｅ−ｒｏｔａｔｉｏｎ）の場合は全体ドーズ量の１／４を４回に分けて注入する。
【００２６】
図４に示されているように、全体表面の上部に緩衝層の酸化膜２７を形成する。
酸化膜２７はＣＶＤ又はＰＶＤ方法で形成するが、７００℃以下の温度で形成する。
【００２７】
酸化膜２７を６００℃未満の温度でＣＶＤ又はＰＶＤ方法で形成する場合は、半導体基板１１を窒素ガス雰囲気及び６００〜７００℃で追加的に熱処理するのが好ましい。このとき、前記熱処理する方法は１〜５分間行う急速熱処理（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）か、又はファーネス（ｆｕｒｎａｃｅ）で１分〜６時間のあいだ行うのが好ましい。
【００２８】
後続工程で全体表面の上部に窒化膜（図示省略）を形成して全面エッチングし、ゲート電極の側壁にスペーサを形成する。
【００２９】
図５は、それぞれ異なる酸化膜の蒸着温度の下で基板表面からの深さに伴う不純物濃度の変化を示すグラフ図である。
図５に示されているように、７００℃以上の温度で蒸着したＨＴＯより６８０℃で蒸着したＬＰ−ＴＥＯＳが以下の温度で燐のアウト・ディヒュージョンが小さいので、半導体基板内にドーズ量がさらに多いことが分かる。
【００３０】
【発明の効果】
以上で説明したように、本発明に係る半導体素子のトランジスタ形成方法は、ゲートスペーサ用窒化膜の蒸着工程の前に形成する緩衝酸化膜の蒸着温度を低めて不純物のアウト・ディヒュージョンを防ぐことにより、ビットラインと貯蔵電極のコンタクト抵抗の増加を防いで素子の特性の劣化を最小化させ、素子の特性及び信頼性を向上させるという効果がある。
【図面の簡単な説明】
【図１】本発明の実施の形態に係る半導体素子のトランジスタ形成方法を示す断面図である。
【図２】本発明の実施の形態に係る半導体素子のトランジスタ形成方法を示す断面図である。
【図３】本発明の実施の形態に係る半導体素子のトランジスタ形成方法を示す断面図である。
【図４】本発明の実施の形態に係る半導体素子のトランジスタ形成方法を示す断面図である。
【図５】それぞれ異なる酸化膜の蒸着温度の下で基板表面からの深さに伴う不純物濃度の変化を示すグラフ図である。
【符号の説明】
１１  半導体基板
１３  素子分離膜
１５  ゲート酸化膜
１７  ゲート電極用導電層
１９  ハードマスク層
２１  ゲート電極
２３  注入される不純物
２５  ソース／ドレイン接合領域、不純物接合領域
２７  酸化膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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