(57)【要約】【課題】高集積化が可能な強誘電体メモリ１０００を提供することにある。【解決手段】本発明の強誘電体メモリ１０００は、強誘電体キャパシタ２０を含むメモリセルアレイ１０２と、前記メモリセルアレイ１０２の上方に形成された薄膜トランジスタを含む回路部１０４と、を有するシート状デバイス１００を含む。【選択図】        図２
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【特許請求の範囲】
【請求項１】
強誘電体キャパシタを含むメモリセルアレイと、前記メモリセルアレイの上方に形成された薄膜トランジスタを含む回路部と、を有するシート状デバイスを含む、強誘電体メモリ。
【請求項２】
請求項１において、
前記シート状デバイスが、複数層積層されている、強誘電体メモリ。
【請求項３】
請求項１または２において、
前記薄膜トランジスタの半導体層は、ポリシリコン層である、強誘電体メモリ。
【請求項４】
請求項１〜３のいずれかにおいて、
前記メモリセルアレイは、ライン状に形成された複数の第１電極と、該第１電極と交差する複数の第２電極と、前記第１電極と前記第２電極との少なくとも交差領域に強誘電体層が配置されて構成されている、強誘電体メモリ。
【請求項５】
請求項１〜４のいずれかにおいて、
さらに、前記シート状デバイスの周辺に、周辺回路部が設けられている、強誘電体メモリ。
【請求項６】
請求項１〜５のいずれかにおいて、
前記周辺回路部は、薄膜トランジスタを含んで構成される、強誘電体メモリ。
【請求項７】
請求項１〜６のいずれかにおいて、
前記強誘電体層は、構成元素中にシリコン及びゲルマニウムを同時に含み、その割合が０≦（ゲルマニウム／シリコン）≦１０である、強誘電体メモリ。
【請求項８】
（ａ）強誘電体キャパシタを含むメモリセルアレイを形成し、
（ｂ）前記メモリセルアレイの上方に、薄膜トランジスタからなる回路部を形成することによりシート状デバイスを形成すること、を含む、強誘電体メモリの製造方法。
【請求項９】
（ａ）光を透過可能な第１の基体の上に該光を吸収して変性する分離層を形成し、
（ｂ）前記分離層の上に、強誘電体キャパシタを含むメモリセルアレイと、該メモリセルアレイの上方に配置される、薄膜トランジスタからなる回路部とを形成することによりシート状デバイスを形成し、
（ｃ）前記シート状デバイスが形成された第１の基体と、第２の基体とを少なくとも接着層を介して接合し、
（ｄ）前記第１の基体の一方の面から前記分離層に光を照射することにより前記シート状デバイスを前記第１の基体から剥離することを含む、強誘電体メモリの製造方法。
【請求項１０】
請求項９において、
前記第１の基体から剥離された前記シート状デバイスと、前記シート状デバイスが形成された第３の基体の上に分離層を介して形成されたシート状デバイスとを接着層を介して接合し、
前記第３の基体の一方の面から光を照射することにより該第３の基体を剥離すること、を含み、
これらの工程を１回若しくは２回以上繰返し行うことにより、前記第２の基体上に前記シート状デバイスを複数積層することを含む、強誘電体メモリの製造方法。
【請求項１１】
請求項８〜１０のいずれかにおいて、
前記シート状デバイスの形成では、
前記メモリセルアレイの上方に絶縁層を形成し、該絶縁層の所定の領域に、アモルファスシリコン層を形成し、該アモルファスシリコン層をレーザー結晶化することにより前記薄膜トランジスタのためのポリシリコン層を形成すること、を含む、強誘電体メモリの製造方法。
【請求項１２】
請求項８〜１１のいずれかにおいて、
前記メモリセルアレイの形成では、
ライン状の第１電極と、該第１電極の上に配置される強誘電体層と、前記強誘電体層の上に前記第１電極と交差して配置されるライン状の第２電極と、を形成すること、を含む、強誘電体メモリの製造方法。
【請求項１３】
請求項８〜１２のいずれかにおいて、
前記シート状デバイスの周辺に、薄膜トランジスタを含む周辺回路部を形成すること、を含む、強誘電体メモリの製造方法。
【請求項１４】
請求項８〜１３のいずれかにおいて、
前記強誘電体層は、構成元素中にシリコン及びゲルマニウムを同時に含み、その割合が０≦（ゲルマニウム／シリコン）≦１０である、強誘電体メモリの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、強誘電体メモリおよびその製造方法に関する。
【０００２】
【背景技術及び発明が解決しようとする課題】
近年、自発分極によりデータを保持することができる強誘電体キャパシタを用いた強誘電体メモリ（ＦｅＲＡＭ）が注目されている。かかる強誘電体メモリの中で、いわゆるクロスポイント型と呼ばれるものは、強誘電体キャパシタとＭＯＳトランジスタが１対１で対応して構成される必要がなく、強誘電体キャパシタのみメモリセルを構成できる。そのため、構造を簡略化できるために高集積化が期待される。
【０００３】
しかし、たとえば、クロスポイント型の強誘電体メモリでは、メモリセルアレイ領域の面積は削減されたとしても、メモリセルアレイの周辺に制御回路を形成することとなる。すなわち、強誘電体メモリ全体としては、広い面積を必要とすることとなり、高集積化を図るためにさらなる改善が望まれている。
【０００４】
本発明の目的は、より高集積化が可能な半導体装置を提供することにある。
【０００５】
【課題を解決するための手段】
（１）本発明の強誘電体メモリは、強誘電体キャパシタを含むメモリセルアレイと、前記メモリセルアレイの上方に形成された薄膜トランジスタを含む回路部と、を有するシート状デバイスを含む。
【０００６】
本発明の強誘電体メモリは、メモリセルアレイの上方にメモリセルの動作を制御する回路部が設けられたシート状デバイスを含んで構成される。ここで、回路部とは、前記メモリセルに情報を書き込むための回路及び前記メモリセルから情報を読み出すための回路を含むことができる。本発明にかかるシート状デバイスは、メモリセルアレイの周辺に回路部を設ける必要がない。そのため、強誘電体メモリの面積効率を上げることができ微細化を図ることができる。
【０００７】
本発明の強誘電体メモリは、下記の態様をとることができる。
【０００８】
（Ａ）本発明の強誘電体メモリにおいて、前記シート状デバイスが、複数層積層されていることができる。この態様によれば、複数層のシート状デバイスが積層されているため、強誘電体メモリの高集積化を図ることができる。
【０００９】
（Ｂ）本発明の強誘電体メモリにおいて、前記薄膜トランジスタの半導体層は、ポリシリコン層であることができる。
【００１０】
（Ｃ）本発明の強誘電体メモリにおいて、前記メモリセルアレイは、ライン状に形成された複数の第１電極と、該第１電極と交差する複数の第２電極と、前記第１電極と前記第２電極との少なくとも交差領域に強誘電体層が配置されて構成されていることができる。この態様によれば、強誘電体キャパシタのみでメモリセルアレイを構成することができ、強誘電体メモリの高集積化を図ることができる。
【００１１】
（Ｄ）本発明の強誘電体メモリにおいて、さらに、前記シート状デバイスの周辺に、周辺回路部を設けることができる。この態様によれば、必要に応じて制御回路を作り分けることができる。
【００１２】
（Ｅ）本発明の強誘電体メモリにおいて、周辺回路部は、薄膜トランジスタを含んで構成されることができる。この態様によれば、薄型の半導体素子で周辺回路部が形成されることになり、強誘電体メモリの高集積化を図ることができる。
【００１３】
（Ｆ）本発明の強誘電体メモリにおいて、前記強誘電体層は、構成元素中にシリコン及びゲルマニウムを同時に含み、その割合が０≦（ゲルマニウム／シリコン）≦１０であることができる。
【００１４】
（２）本発明の強誘電体メモリの製造方法は、
（ａ）強誘電体キャパシタを含むメモリセルアレイを形成し、
（ｂ）前記メモリセルアレイの上方に、薄膜トランジスタからなる回路部を形成することによりシート状デバイスを形成すること、を含む。
【００１５】
本発明の強誘電体メモリの製造方法によれば、メモリセルアレイの上方に回路部を形成することができる。その結果、強誘電体メモリの面積効率を上昇させることができる。
【００１６】
（３）本発明の強誘電体メモリの製造方法は、
（ａ）光を透過可能な第１の基体の上に該光を吸収して変性する分離層を形成し、
（ｂ）前記分離層の上に、第１電極と強誘電体層と第２電極とが積層されて構成される強誘電体キャパシタを含むメモリセルアレイと、該メモリセルアレイの上方に配置される、薄膜トランジスタからなる回路部を形成することによりシート状デバイスを形成し
（ｃ）前記シート状デバイスが形成された第１の基体と、第２の基体とを少なくとも接着層を介して接合し、
（ｄ）前記第１の基体の一方の面から前記分離層に光を照射することにより前記シート状デバイスを前記第１の基体から剥離することを含む。
【００１７】
本発明の強誘電体メモリの製造方法によれば、メモリセルアレイの上方に回路部が形成されたシート状デバイスを第１の基体から剥離することにより、新規の強誘電体メモリを製造することができる。
【００１８】
また、本発明の強誘電体メモリの製造方法は、前記第１の基体から剥離された前記シート状デバイスと、前記シート状デバイスが形成された第３の基体の上に分離層を介して形成されたシート状デバイスと、を接着層を介して接合し、
前記第３の基体の一方の面から光を照射することにより該第３の基体を剥離すること、を含み、
これらの工程を１回若しくは２回以上繰返し行うことにより、前記第２の基体上に前記シート状デバイスを複数積層することを含むことができる。この態様によれば、シート状デバイスを複数層積層することができ、強誘電体メモリの高集積化を図ることができる。
【００１９】
本発明は、下記の態様をとることができる。
【００２０】
（Ａ）本発明の強誘電体メモリの製造方法において、前記シート状デバイスの形成では、
前記メモリセルアレイの上方に絶縁層を形成し、前記絶縁層の所定の領域に、アモルファスシリコン層を形成し、前記アモルファスシリコン層をレーザー結晶化することにより前記薄膜トランジスタのためのポリシリコン層を形成すること、を含むことができる。
【００２１】
この態様によれば、メモリセルアレイの所望の領域に薄膜トランジスタを形成することができる。
【００２２】
（Ｂ）本発明の強誘電体メモリの製造方法において、前記メモリセルアレイの形成では、
ライン状の第１電極と、該第１電極の上に配置される強誘電体層と、前記強誘電体層の上に前記第１電極と交差して配置されるライン状の第２電極と、を形成すること、を含むことができる。
【００２３】
この態様によれば、強誘電体キャパシタのみでメモリセルアレイを構成することができ、単純な構造のメモリセルアレイを形成できるため、さらなる高集積化に寄与することができる。
【００２４】
（Ｃ）本発明の強誘電体メモリの製造方法において、前記シート状デバイスの周辺に、薄膜トランジスタからなる周辺回路部を形成すること、を含むことができる。
【００２５】
（Ｄ）本発明の強誘電体メモリの製造方法において、前記強誘電体層は、構成元素中にシリコン及びゲルマニウムを同時に含み、その割合が０≦（ゲルマニウム／シリコン）≦１０となるように形成されることができる。この態様によれば、強誘電体層を形成する際の温度を低下させることができ、低温プロセスでの強誘電体メモリの形成が可能となる。
【００２６】
【発明の実施の形態】
［第１の実施の形態］
１．強誘電体メモリ
第１の実施の形態にかかる強誘電体メモリ１０００について、図１および図２（Ａ），（Ｂ）を参照しながら説明する。なお、以下の実施の形態の説明では、ライン状に形成された第１電極と、それと交差するライン状の第２電極と、第１電極と第２電極の交差する位置に強誘電体層を有する強誘電体キャパシタからなるメモリセルアレイを有する強誘電体メモリを例に挙げて説明する。
【００２７】
図１は、第１の実施の形態に係る強誘電体メモリを模式的に示す平面図である。図２（Ａ）は、図１のＡ−Ａ線に沿って強誘電体メモリの一部を模式的に示す断面図である。図２（Ｂ）は、メモリセルアレイ１０２を拡大して示す断面図である。なお、図１において、破線で示す領域は、実線で示す領域より下層にあることを示す。
【００２８】
本実施の形態の強誘電体メモリ１０００は、メモリセルアレイ１０２と、回路部１０４とからなるシート状デバイス１００を含む。図１および図２（Ａ）に示すように回路部１０４は、メモリセルアレイ１０２の上方に形成されている。
【００２９】
まず、メモリセルアレイ１０２について説明する。メモリセルアレイ１０２は、行選択のための第１電極（ワード線）１２と、列選択のための第２電極（ビット線）１６とが直交するように配列されている。すなわち、Ｘ方向に沿って第１電極１２が所定ピッチで配列され、Ｘ方向と直交するＹ方向に沿って第２電極１６が所定ピッチで配列されている。なお、第１電極１２がビット線、第２電極１６がワード線でもよい。そして、第１電極と、第２電極との交差領域に強誘電体層１４が配置されており、第１電極１２、強誘電体層１４、第２電極１６とからなる強誘電体キャパシタ２０（メモリセル）がマトリクス状に配置され構成されている。
【００３０】
図２（Ｂ）に示すように、強誘電体キャパシタ２０の相互間には絶縁層１８が形成されている。絶縁層１８が設けられていることにより、第１電極１２と第２電極１６との短絡が防止されている。絶縁層１８としては、絶縁性を有し、水素バリアの役割を果す膜を含んで構成されることが好ましい。
【００３１】
図２（Ｂ）に示すように、メモリセルアレイ１０２の上方には、水素バリア膜２２が形成されている。水素バリア膜２２を形成することにより、強誘電体キャパシタ２０の強誘電体層１４が還元されるのを抑えることができる。水素バリア膜２２の上方には、絶縁層２４が形成されている。この絶縁層２４の上に回路部１０４が配置される。回路部１０４は、少なくとも、メモリセルアレイ１０２の各メモリセルに情報を書き込み、または各メモリセルから情報を読み出す機能を有する。具体的には、第１電極１２および第２電極１６を選択的に制御するための駆動回路や信号検出回路等を含み、その具体例としては、Ｙゲート、センスアンプ、入出力バッファ、Ｘアドレスデコーダ、Ｙアドレスデコーダ、またはアドレスバッファなどを挙げられる。この回路部１０４は、薄膜トランジスタなどの薄型の半導体素子で構成されている。
【００３２】
本実施の形態の強誘電体メモリ１０００は、メモリセルアレイ１０２の上方に回路部１０４が形成されたシート状デバイス１００を含むため、面積効率の向上を図ることができる強誘電体メモリ１０００を提供することができる。また、回路部１０４は、薄膜トランジスタなどの薄型の半導体素子で形成されているため、薄型の強誘電体メモリを提供することができる。
【００３３】
２．強誘電体メモリの製造方法
次に、図１，２に示す強誘電体メモリ１０００の製造方法の一例について述べる。図３〜図８は、強誘電体メモリ１０００の製造工程を模式的に示す断面図である。
【００３４】
（１）まず、図３に示すように、強誘電体キャパシタ２０を含むメモリセルアレイ１０２を形成する。メモリセルアレイ１０２は、たとえば、以下の通りにして形成することができる。
【００３５】
まず、基体１０の上に、第１電極１２のための第１導電層を形成する。第１導電層の材質としては、強誘電体キャパシタの電極となり得るものであれば特に限定されない。第１導電層の材質としては、たとえばＩｒ，ＩｒＯｘ，Ｐｔ，ＲｕＯｘ，ＳｒＲｕＯｘ，ＬａＳｒＣｏＯｘを挙げることができる。また、第１導電層は、単層または複数の層を積層したものを用いることができる。例えば前記導電対材料の下部にＴｉＯｘ等の密着層を形成することもできる。第１導電層の形成方法としては、スパッタリング、真空蒸着、ＣＶＤ等の方法が利用できる。
【００３６】
ついで、第１導電層の上に、強誘電体層を形成する。強誘電体層１４の材質としては、強誘電性を示してキャパシタ絶縁層として使用できれば、その組成は任意のものを適用することができる。このような強誘電体としては、たとえばＰＺＴ（ＰｂＺｒｚＴｉ１−ｚＯ３）、ＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）を挙げることができ、さらに、これらの材料にニオブやニッケル、マグネシウム等の金属を添加したもの等が適用できる。強誘電体層の形成方法としては、たとえば、ゾルゲル材料やＭＯＤ材料を用いたスピンコート法やディッピング法、スパッタ法、ＭＯＣＶＤ法、レーザアブレーション法を挙げることができる。
【００３７】
また、強誘電体層は、構成元素中にシリコン及びゲルマニウムを同時に含むことができる。この場合は、たとえば、ＣａＯ、ＢａＯ、ＰｂＯ、ＺｎＯ、ＭｇＯ、Ｂ２Ｏ３、Ａｌ２Ｏ３、Ｙ２Ｏ３、Ｌａ２Ｏ３、Ｃｒ２Ｏ３、Ｂｉ２Ｏ３、Ｇａ２Ｏ３、ＺｒＯ２、ＴｉＯ２、ＨｆＯ２、ＮｂＯ２、ＭｏＯ３、ＷＯ３、Ｖ２Ｏ５からなる群から選択される一種以上の酸化物及びＳｉＯ２、或いはＳｉＯ２とＧｅＯ２の混合からなる酸素四面体構造を含む層状化合物等の常誘電体のゾルゲル材料と、上記したＰＺＴ、ＳＢＴ等の強誘電体のゾルゲル材料の混合物を結晶化することによって形成することができる。このような形成方法によれば、ＳｉやＧｅ等の含有物が触媒となって結晶化温度を低温化させることができる。
【００３８】
ついで、一般的なリソグラフィおよびエッチング技術により、所定のパターンを有する第１電極１２が形成される。このとき、強誘電体層も第１電極１２と同じパターンを有するようにエッチングされる。ついで、第１電極１２と強誘電体層との積層体の相互間を埋め込むように、絶縁層１８を形成する。絶縁層１８の材質としては、たとえば酸化シリコンを挙げることができる。絶縁層１８の形成方法としては、たとえばＣＶＤ法を挙げることができる。
【００３９】
次に、第２電極１６となる第３導電層（図示せず）を堆積する。第３導電層の材質および形成方法は、たとえば第１導電層の材質および形成方法と同様であることができる。
【００４０】
ついで、一般的なリソグラフィおよびエッチング技術により、第３導電層および強誘電体層がエッチングされ、所定のパターンを有する第２電極１６が形成される。また、強誘電体層がパターニングされることにより、第２電極１６と第１電極１２との交差領域に、強誘電体層１４が形成される。なお、第２電極１６と第１電極１２との交差領域以外の、第２電極１６の下には、絶縁層１８が残ることとなる。こうして、メモリセルアレイ１０２が形成される。
【００４１】
ついで、図４に示すように、必要に応じて、メモリセルアレイ１０２上に、水素バリア膜２２を形成する。水素バリア膜２２の材質としては、強誘電体層１４が水素によって還元されるのを防ぐことができる材質であれば特に限定されず、たとえば、酸化アルミニウム、酸化チタン、酸化マグネシウムを挙げることができる。水素バリア膜２２の形成方法としては、スパッタ法、ＣＶＤ法、レーザアブレーション法を挙げることができる。ついで、水素バリア膜２２の上方に絶縁層２４を形成する。絶縁層２４としては、酸化シリコン層などの絶縁層を形成することができる。
【００４２】
（２）次に、メモリセルアレイの上方に回路部１０４を形成する。
【００４３】
まず、公知の配線形成の技術を用いて、絶縁層２４に、メモリセルアレイ１０２と回路部１０４とを電気的に接続するプラグ２６を形成する。
【００４４】
次に、図４に示すように、一般的なリソグラフィおよびエッチング技術により絶縁層２４の所定の領域に凹部２８を形成する。なお、特に図示しないが、回路部１０４には薄膜トランジスタなどの半導体素子が複数形成される。凹部２８の幅は、たとえば、１００ｎｍであり、深さは７５０ｎｍとする。
【００４５】
（３）次に、図５に示すように、凹部２８にアモルファスシリコン層３０を形成する。アモルファスシリコン層３０の形成は、たとえば、ＬＰＣＶＤ法により行なうことができる。ついで、アモルファスシリコン層３０にレーザー３２を照射を行なう。
【００４６】
（４）次に、図６に示すように、レーザー照射を行なうことにより、アモルファスシリコン層３０のレーザー結晶化が行なわれ、ポリシリコン層５２が形成される。この方法によれば、絶縁層２４の所望の領域にのみポリシリコン層５２を形成することができる。また、この技術の詳細については、ＳＰＩＥ  Ｖｏｌ．４２９５を参照されたい。
【００４７】
次に、ポリシリコン層５２の上に、一般的なＭＯＳトランジスタ形成技術により、ゲート絶縁層５４およびゲート電極５６を形成する。ついで、ゲート電極５６の側方にソース領域およびドレイン領域となる不純物層５８を形成する。このようにして、薄膜トランジスタ５０が形成される。薄膜トランジスタ５０は、配線層６０を介してプラグ２６と接続される。このようにして回路部１０４が形成され、本実施の形態にかかるシート状デバイス１００を含む、強誘電体メモリ１０００が形成される。以下の本実施の形態の製造方法の利点について述べる。
【００４８】
（Ａ）本実施の形態の強誘電体メモリ１０００の製造方法によれば、メモリセルアレイ１０２の上方に回路部１０４とが積層された強誘電体メモリを製造することができる。そのため、面積効率を向上させることができ、強誘電体メモリの小型化、大容量化を図ることができる。
【００４９】
（Ｂ）本実施の形態の製造方法によれば、メモリセルアレイ１０２が形成された後に、薄膜トランジスタ５０が形成されている。そのため、薄膜トランジスタ５０は、強誘電体層の結晶化に必要な６００〜７００℃の熱処理を受けることがなく、特性の劣化を防止することができる。
【００５０】
（Ｃ）また、本実施の形態のポリシリコン層５２の製造方法によれば、メモリセルアレイ１０２の上方にある絶縁層２４の所望の箇所に薄膜トランジスタ５０を形成することができる。そのため、メモリセルアレイ１０２の上方に回路部１０４を容易に形成することができる。
【００５１】
（変形例１）
図７，８は、第１の実施の形態の変形例にかかる強誘電体メモリ２０００，２１００を模式的に示す断面図である。
【００５２】
図７に示すように、強誘電体メモリ２０００は、メモリセルアレイ１０２および回路部１０４が形成されているシート状デバイス領域１００Ａ領域の周辺に、周辺回路領域１２０Ａが設けられている。周辺回路領域１２０Ａには、周辺回路部１２０が含まれており、バルク状の半導体層に形成されたＭＯＳトランジスタや、薄膜トランジスタなどで構成される。周辺回路部１２０の上方に絶縁層２４が形成されている。絶縁層２４には、回路部１０４との電気的接続を図るためにプラグ１２２が設けられている。そして、プラグ１２２と配線層１２４を介して周辺回路部１２０と回路部１０４との電気的接続が図られる。
【００５３】
次に、図７にかかる強誘電体メモリ２０００の製造方法について説明する。まず、基体１０の一部である半導体基板（図示せず）の上に、周辺回路部１２０を構成するＭＯＳトランジスタなどの半導体素子を形成する。ＭＯＳトランジスタを含んでの形成は、たとえば、以下のようにして行なうことができる。半導体基板の所定領域にトレンチ素子分離法，ＬＯＣＯＳ法などを用いて素子分離領域を形成し、ついでゲート絶縁層およびゲート電極を形成し、その後、半導体基板に不純物をドープすることでソース／ドレイン領域を形成する。ついで、公知の方法によりＭＯＳトランジスタを含む半導体基板１０の上に層間絶縁層を形成する。
【００５４】
また、周辺回路部１２０を薄膜トランジスタを含んで構成する場合には、第１の実施の形態の（２）〜（４）と同様の工程を行ない薄膜トランジスタを形成することができる。
【００５５】
ついで、第１の実施の形態の製造方法と同様にしてメモリセルアレイ１０２および回路部１０４を形成することにより、強誘電体メモリ２０００が形成される。
【００５６】
図８に示す強誘電体メモリ２１００は、本実施の形態を１Ｔ１Ｃ式の強誘電体メモリに適用した例である。シート状デバイス領域１００Ａにおいては、基体１０の上に、第１電極１２、強誘電体層１４および第２電極１６からなる強誘電体キャパシタ２０を含むメモリセルアレイ１０２が形成されている。メモリセルアレイ１０２の上方には、絶縁層１８を介して薄膜トランジスタ５０からなる回路部１０４が形成される。絶縁層１８には、強誘電体キャパシタ２０と薄膜トランジスタ５０との電気的接続を図るためにプラグ２６が形成されている。この場合、回路部１０４の薄膜トランジスタ５０は、選択トランジスタの役割を果す。薄膜トランジスタ５０の構成は、第１の実施の形態と同様にすることができる。そして、薄膜トランジスタ５０と、プラグ２６とは、配線層６０で電気的に接続されている。周辺回路領域１２０Ａは、図７に示す強誘電体メモリ２０００と同様の構成をとることができる。また、必要に応じて、強誘電体層１４が水素によって還元されるのを防ぐことができる材質、例えば、酸化アルミニウム、酸化チタン、酸化マグネシウムなどからなる水素バリア膜２２を強誘電体キャパシタ２０と絶縁層１８の間に備えることができる。水素バリア膜２２の形成方法としては、スパッタ法、ＣＶＤ法、レーザーアブレーション法を挙げることができる。
【００５７】
本変形例によれば、回路部１０４と周辺回路部１２０とに強誘電体メモリ２０００，２１００を制御する回路を作り分けることができる。その結果、強誘電体メモリの高集積化を図ることができる。たとえば、図８に示す１Ｔ１Ｃ式の強誘電体メモリ２１００の場合などは、選択トランジスタを強誘電体キャパシタ２０の上方に形成することでメモリセルアレイ１０２の面積を削減できるという利点がある。
【００５８】
［第２の実施の形態］
１．強誘電体メモリの構造
次に、第２の実施の形態の強誘電体メモリ３０００について図９を参照しながら説明する。図９は、第２の実施の形態の強誘電体メモリ３０００を模式的に示す断面図である。図１および図２に示す部材と実質的に同様の機能を有する部材には、同様の符号を付し詳細な説明を省略する。
【００５９】
強誘電体メモリ３０００は、図９に示すように、基体１０の上に第１シート状デバイス１００と、第２のシート状デバイス１１０とが積層されて配置されている。第１および第２シート状デバイス１００，１１０は、第１の実施の形態で示したシート状デバイス１００と同様の構造であり、その相互間は、接着層２０４を介して接続されている。接着層としては、たとえば、反応硬化型接着剤、熱硬化型接着剤、および紫外線硬化型接着剤等の光硬化型接着剤などの各種接着剤が挙げられる。
【００６０】
本実施の形態にかかる強誘電体メモリ３０００によれば、第１および第２シート状デバイス１００，１１０を積層することにより、さらなる高集積化が可能となった強誘電体メモリを提供することができる。
【００６１】
２．強誘電体メモリの製造方法
以下に、本実施形態に係る強誘電体メモリ３０００の製造方法について図１０〜１２を参照しながら説明する。図１０〜１２は、本実施の形態に係る強誘電体メモリ３０００の製造工程を模式的に示す図である。
【００６２】
まず、図１０に示すように、第１の実施の形態の製造方法に従い、図１に示されるように、基体１０の上に第１シート状デバイス１００形成する。
【００６３】
他方、分離用基体２００の上に分離層２０２を介して第２シート状デバイス１１０を形成する。ここで、分離用基体２００は、例えば、レーザー光などの光を透過する性質を有するものを選択することができ、例えば、ガラス、プラスチック等の樹脂などが挙げられる。第１および第２シート状デバイス１００，１１０の製造方法は、第１の実施の形態と同様に行なう。
【００６４】
分離層２０２は、例えば、レーザー光などの光の照射によって変性し、溶断することができる材質、例えば、アモルファスシリコンを用いることができる。分離層２０２としては、アモルファスシリコンの他に、各種の物質、例えば、酸化シリコンなどの各種酸化物、セラミックス、有機高分子系化合物、金属などを用いることができる。このような物質としては、例えば、特開平１１−７４５３３号公報に例示された物質を用いることができる。分離層２０２として有機高分子系化合物を用いる場合、例えば、ポリエチレン、ポリプロピレン等のポリオレフィン、ポリイミド、ポリアミド、ポリエステル、ポリメチルメタクリレート（ＰＭＭＡ）、ポリフェニレンサルファイド（ＰＰＳ）、ポリエーテルスルホン（ＰＥＳ）、エポキシ系樹脂等を用いることができる。
【００６５】
ついで、図１１に示すように、第１シート状デバイス１００と、分離用基体２００に分離層２０２を介して形成された第２シート状デバイス１１０と、を接着層２０４により接合する。接着層２０４は上述したものを用いることができる。
【００６６】
次に、第２シート状デバイス１１０と、分離用基体２００を分離させる。これは、図１１に示すように、分離用基体２００の裏面側から、レーザー光２０６などの光を照射することにより分離層２０２を変性させることで行なうことができる。この場合、分離層２０２は、照射されるレーザー光２０６を吸収し、アブレーションによってその層内や界面において剥離を生じるような性質を有するものを用いることができる。また、レーザー光２０６等の光の照射により、分離層２０２から気体が放出され、分離効果が発現される場合もある。すなわち、分離層２０２に含有されていた成分が気体となって放出される場合と、分離層２０２が光を吸収して気体が放出され、分離に寄与する場合がある。例えば、分離層２０２の物質に、レーザー光等を吸収しやすい物質（例えば、顔料）を混合したり、あるいはレーザー光等の光やレーザー光等の光の吸収熱によってガスを発生するもの（例えば、光の吸収熱によってガス化する物質を含むマイクロカプセルなど）を混合しておくことにより、分離層２０２での剥離をより容易にすることができる。
【００６７】
このようにして、図１２に示すように、第２シート状デバイス１１０は、基体１０側に接着され、第１シート状デバイス１００と、第２シート状デバイス１１０が積層されることとなる。これらの工程を繰り返し行なうことにより、複数層のシート状デバイスを積層することができる。
【００６８】
なお、本実施形態に係る強誘電体メモリ３０００においては、図１１に示す工程において、接着層２０４により接合するときに、シート状デバイス１００、１１０の少なくとも一方のスルーホール（図示せず）の端部にバンプ（図示せず）を形成しておくことにより、シート状デバイス１００、１１０間の接合と同時に電気的接続を行うことができる。
【００６９】
本実施の形態の製造方法によれば、複数層のシート状デバイスを積層することができる。その結果、多層化による高集積化を実現できる強誘電体メモリを製造することができる。
【００７０】
本発明は、上述の実施の形態に限定されず、本発明の要旨の範囲内で変形することが可能である。
【００７１】
たとえば、上述の実施の形態では、シート状デバイスを２層積層した場合について説明したが、これに制限されず、３層以上形成してもよい。また、複数層のシート状デバイスが積層されている領域の周辺に、第１の実施の形態の変形例と同様にして周辺回路部を設けることができる。
【００７２】
さらに、上述のようなシート状デバイスを剥離する技術を用いて、シート状デバイスを、フレキシブル基体に形成することも可能である。ここで、フレキシブル基体とは、特に限定されないが、強誘電体メモリの適用性を高めるために可とう性を有するものを選択することができる。これは、将来、例えばＩＣカード等のデバイスの可とう性が要求される市場が活性化することが予想され、強誘電体メモリの分野においても可とう性を持たせることで適用範囲を広げることできるためである。このようなフレキシブル基体としては、例えば、合成樹脂、薄板の金属などが挙げられる。また、可とう性を有しないものを選択する場合は、基体として、例えば、ガラス基板や半導体基板なども用いることができる。
【００７３】
この変形例にかかる強誘電体メモリの製造方法について図１３〜１５を参照しながら説明する。まず、分離用基体２００に分離層２０２を介してシート状デバイス１００を形成する。他方、接着層２０４が形成されたフレキシブル基体１３０を用意する。シート状デバイス１００とフレキシブル基体１３０とを接着層２０４を介して接着する。その後、分離用基体２００の裏面側からレーザー光２０６を照射することにより、分離層２０２を変性させてシート状デバイス１００と分離用基体２００とを分離することができる。このとき、接着層２０４は、フレキシブル基体１３０と異なる層として形成される場合に限られず、フレキシブル基体１３０と一体となって形成されていても良い。例えば、フレキシブル基体１３０の表面の性質を利用して熱圧着等によりシート状デバイス１００を該フレキシブル基体１３０と接着するような場合が挙げられる。
【００７４】
また、必要に応じてシート状デバイスを複数層積層してもよい。このような態様を取ることにより、シート状デバイスをより広い用途で使用することができる。
【図面の簡単な説明】
【図１】第１の実施の形態にかかる強誘電体メモリを模式的に示す平面図。
【図２】第１の実施の形態にかかる強誘電体メモリを模式的に示す断面図。
【図３】第１の実施の形態の製造方法の一工程を模式的に示す断面図。
【図４】第１の実施の形態の製造方法の一工程を模式的に示す断面図。
【図５】第１の実施の形態の製造方法の一工程を模式的に示す断面図。
【図６】第１の実施の形態の製造方法の一工程を模式的に示す断面図。
【図７】変形例にかかる強誘電体メモリを模式的に示す断面図。
【図８】変形例にかかる強誘電体メモリを模式的に示す断面図。
【図９】第２の実施の形態にかかる強誘電体メモリを模式的に示す断面図。
【図１０】第２の実施の形態にかかる製造方法の一工程を模式的に示す断面図。
【図１１】第２の実施の形態にかかる製造方法の一工程を模式的に示す断面図。
【図１２】第２の実施の形態にかかる製造方法の一工程を模式的に示す断面図。
【図１３】第２の実施の形態の変形例にかかる製造方法の一工程を模式的に示す断面図。
【図１４】第２の実施の形態の変形例にかかる製造方法の一工程を模式的に示す断面図。
【図１５】第２の実施の形態の変形例にかかる製造方法の一工程を模式的に示す断面図。
【符号の説明】
１０  基体、  １２  第１電極、  １４  強誘電体層、  １６  第２電極、  １８  絶縁層、  ２０  強誘電体キャパシタ、  ２２  水素バリア膜、  ２４  絶縁層、  ２６  プラグ、  ２８  凹部、  ３０  アモルファスシリコン層、  ３２  レーザー、  ５０  薄膜トランジスタ、  ５２  ポリシリコン層、  ５４  ゲート絶縁層、  ５６  ゲート電極、  ５８  不純物層、  ６０  配線層、  １００  シート状デバイス（第１シート状デバイス）、  １００Ａ  シート状デバイス領域、  １０２  メモリセルアレイ、  １０４  回路部、  １１０  第２シート状デバイス、  １２０  周辺回路部、  １２０Ａ  周辺回路領域  １２４  配線層、  １３０  フレキシブル基体、  ２００  分離用基体、  ２０４  接着層、  ２０６  レーザー光  １０００，２０００，２１００，３０００  強誘電体メモリ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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