(57)【要約】【課題】処理工程数を低減し、抵抗器およびキャパシタ上へのビアの着地などプロセスの集積上の問題を排除し、得られる回路コストを低減し、性能を向上し、さらに使用性を向上させるプロセスを提供すること。【解決手段】ＭＩＭＣＡＰ（金属、絶縁体、金属（ＭＩＭ）の連続層によって形成されたキャパシタ（ＣＡＰ））と薄膜抵抗器を同じレベルに形成する方法。ＭＩＭＣＡＰと薄膜抵抗器を同じレベルに形成する方法、およびＢＥＯＬ（後工程処理）薄膜抵抗器をＦＥＯＬ（前工程処理）デバイスのより近くに配置するＢＥＯＬ薄膜抵抗器の新規の集積化方式である。【選択図】図９
2004214649.tif 000002
【特許請求の範囲】
【請求項１】
ＭＩＭＣＡＰ（金属・絶縁体・金属キャパシタ）と薄膜抵抗器とを多層集積回路の同じレベルに形成する方法であって、
絶縁酸化物層を堆積し、次に前記絶縁酸化物層の上に金属層を堆積して前記キャパシタの下部電極を形成し、次に前記金属層の上に誘電体層を堆積して前記キャパシタの誘電体を形成する工程と、
前記キャパシタの前記誘電体および下部電極をリソグラフィによってパターン化し、かつエッチングする工程と、
金属層を堆積して、前記キャパシタ誘電体の上に前記キャパシタの上部電極を形成し、さらに前記キャパシタの片側に別個の構造で前記薄膜抵抗器を形成し、前記キャパシタの上部電極および前記薄膜抵抗器の前記金属層の上に窒化物のエッチング止めキャップを堆積する工程と、
前記キャパシタの前記上部電極および前記薄膜抵抗器をリソグラフィによってパターン化し、かつエッチングする工程と、
前記キャパシタの前記上部電極および前記薄膜抵抗器の上に層間誘電体層ＩＬＤを堆積する工程と、
前記ＩＬＤ配線レベルをリソグラフィによってパターン化し、かつエッチングする工程と、
ライナ層および銅層を堆積して集積化された銅構造を形成する工程と、
前記集積化された銅構造を化学機械式研磨をして前記ＭＩＭＣＡＰの最終構造を形成する工程と
を含む方法。
【請求項２】
前記構造を最下層の金属レベル（Ｍ１）に形成することを含む、請求項１に記載の方法。
【請求項３】
金属層を堆積して、前記キャパシタの前記上部電極を形成し、さらに前記薄膜抵抗器を形成する前記工程でＴａＮ金属層を堆積する、請求項１に記載の方法。
【請求項４】
第１の金属、絶縁体および第２の金属の連続層によって形成されたＭＩＭＣＡＰキャパシタと薄膜抵抗器とが多層集積回路の同じレベルに形成される多層集積回路。
【請求項５】
前記ＭＩＭＣＡＰが最下層の金属レベル（Ｍ１）に形成される、請求項４に記載の回路。
【請求項６】
前記第２の金属と前記薄膜抵抗器とが同じ金属層に形成される、請求項４に記載の回路。
【請求項７】
Ｋ１薄膜抵抗器を画定するためのＫ１／Ｍ１減法プロセス方法であって、
コンタクトおよび他の回路構成要素がその中にすでに形成されている基板の上に金属層を堆積する工程と、
Ｋ１マスクを用いて前記金属層をエッチングして前記基板の上にＫ１薄膜抵抗器を画定する工程と、
直前の工程で形成された構造の上に窒化物層を堆積する工程と、
直前の工程で形成された構造の上に層間誘電体層を堆積する工程と、
直前の工程で形成された構造をＭ１マスクを用いたリソグラフィによってパターン化し、次に酸化物エッチングを用いてエッチングする工程と、
エッチングされた領域をＭ１金属で充填して、前記Ｍ１金属がビアを介するかわりに直接、前記薄膜抵抗器Ｋ１と接触する工程と
を含む方法。
【請求項８】
前記堆積工程で、前記基板の上に窒化タンタル金属層を堆積する、請求項７に記載の方法。
【請求項９】
前記Ｋ１薄膜抵抗器を最下層の金属レベルに形成する、請求項８に記載の方法。
【請求項１０】
前記Ｋ１薄膜抵抗器を最下層の金属レベルに形成する、請求項７に記載の方法。
【請求項１１】
基板の上に画定されたＫ１薄膜抵抗器を備え、前記Ｋ１薄膜抵抗器を覆って窒化物層を有し、第１および第２のＭ１金属コンタクトがビアを介してではなく、直接前記薄膜抵抗器Ｋ１の第１および第２の端部と接触する、Ｋ１薄膜抵抗器。
【請求項１２】
前記薄膜抵抗器が前記基板の上に窒化タンタル金属層を含む、請求項１１に記載のＫ１薄膜抵抗器。
【請求項１３】
前記Ｋ１薄膜抵抗器が最下層の金属レベルに形成される、請求項１１に記載のＫ１薄膜抵抗器。
【請求項１４】
Ｋ１薄膜抵抗器を画定するためのＫ１／Ｍ１減法プロセス方法であって、
コンタクトおよび他の回路構成要素がその中にすでに形成されている基板の上に酸化物層を形成する工程と、
前記基板上の前記酸化物層の上に金属層を堆積する工程と、
Ｋ１マスクを用いて前記金属層をエッチングして、前記基板の上にＫ１薄膜抵抗器を画定する工程と、
直前の工程で形成された構造の上に窒化物層を堆積する工程と、
直前の工程で形成された構造の上に層間誘電体層を堆積する工程と、
直前の工程で形成された構造をＭ１マスクを用いたリソグラフィでパターン化し、次に酸化物エッチングを用いてＭ１エッチングをする工程と、
前記Ｍ１パターンのエッチングされた領域を介して前記酸化物層をエッチングし除去する工程と、
エッチングされた領域をＭ１金属で充填して、前記Ｍ１金属がビアを介するかわりに直接前記薄膜抵抗器Ｋ１と接触する工程と
を含む方法。
【請求項１５】
前記堆積工程で、前記基板の上に窒化タンタル金属層を堆積する、請求項１４に記載の方法。
【請求項１６】
前記Ｋ１薄膜抵抗器を最下層の金属レベルに形成する、請求項１４に記載の方法。
【請求項１７】
Ｋ１薄膜抵抗器を画定するためのＫ１／Ｍ１銅ダマシン方法であって、
Ｋ１マスクを用いて前記Ｋ１薄膜抵抗器用のトレンチを形成する工程と、
前記トレンチ内部に金属膜を堆積する工程と、
前記金属膜を研磨して前記トレンチ内部にＫ１抵抗器を形成する工程と、
直前の工程で形成された構造の上に層間誘電体層を堆積する工程と、
直前の工程で形成された構造をＭ１マスクを用いたリソグラフィでパターン化し、次に酸化物エッチングを用いてエッチングをする工程と、
エッチングされた領域をＭ１金属で充填して、前記Ｍ１金属がビアを介するかわりに直接、前記薄膜抵抗器Ｋ１と接触する工程と
を含む方法。
【請求項１８】
前記堆積工程で、前記基板の上に窒化タンタル金属層を堆積する、請求項１７に記載の方法。
【請求項１９】
前記Ｋ１薄膜抵抗器を最下層の金属レベルに形成する、請求項１７に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般に、ＭＩＭＣＡＰ（金属・絶縁体・金属キャパシタ；金属（metal）、絶縁体（insulator）、金属（metal）（ＭＩＭ）の連続層によって形成されたキャパシタ（ＣＡＰ））と薄膜抵抗器とを同じレベル（層）に製造する方法に関する。本発明はさらに、ＭＩＭＣＡＰと薄膜抵抗器とを同じレベルに製造する方法、およびＢＥＯＬ（後工程処理）薄膜抵抗器をＦＥＯＬ（前工程処理）デバイスのより近くに配置するＢＥＯＬ薄膜抵抗器の新規の集積化（integration）方式に関する。
【背景技術】
【０００２】
従来技術において、薄膜抵抗器は現在、ＢＥＯＬ（後工程処理）レベル、一般にＭＸ（Ｍ１／ＭＴ）金属レベル間ないしその厚い相互接続レベルに組み込まれている。ただしＭＸは任意の金属層を表す。これまでの薄膜抵抗器はトランジスタ・デバイスから離れているため、配線がしばしば非常に複雑かつ長くなり、これが、増幅回路、発振回路などの一般的な任意のタイプの回路の相互接続遅延の一因となっている。これらの懸念および問題のため、薄膜抵抗器は、概して基本的な基礎的要素（building block）回路であるＦＥＯＬ（前工程処理）デバイスの近くに配置することが望ましい。
【０００３】
現行の従来技術の集積化方式を用いた従来技術による薄膜抵抗器の配線経路は、ＣＡ（コンタクト金属）→Ｍ１（金属層１）→Ｖ１（ビア）→ＭＴ（金属層２、３等）→Ｖ１（ビア）→Ｋ１（薄膜抵抗器）と進み、これを逆にたどってＣＡに戻るというものである。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
【課題を解決するための手段】
【０００５】
本発明の主たる目的は、ＭＩＭＣＡＰと薄膜抵抗器とを同じレベルに製造する方法を提供すること、およびＢＥＯＬ（後工程処理）薄膜抵抗器をＦＥＯＬ（前工程処理）デバイスのより近くに配置するＢＥＯＬ薄膜抵抗器の新規の集積化方式を提供することにある。
【０００６】
本発明は、ＢＥＯＬ（後工程）キャパシタと薄膜ＴａＮ（窒化タンタル）抵抗器とを同じレベルに形成することができる、ＭＩＭＣＡＰおよび薄膜ＴａＮ（窒化タンタル）抵抗器を製造するための単一レベル集積化プロセスを提供する。この集積化プロセスでは、これらの２つのデバイスを最下層の金属レベル（Ｍ１）で配線することができる。このことは、従来技術のＢＥＯＬ受動回路ではこれまで不可能だったことである。これによって回路設計者は、最下層の金属レベルでＴａＮ薄膜抵抗器に配線することができる。これによって寄生（容量）が低減し、既存の配線レベルをより効率的に使用することができるようになる。本発明は、設計の複雑さを減じ、得られる回路の性能を向上する。
【０００７】
本発明の製造プロセスを使用して処理工程数を低減する。従来技術のプロセスの集積上の問題（例えば抵抗器、キャパシタ上へのビアの着地（landing））を排除する。本発明のプロセス手順（sequence）は、その結果得られる回路コストを低減し、性能を向上し、使用性（usability）を向上させる。
【０００８】
この製造プロセス手順を使用すると薄膜ＴａＮ抵抗器までの配線経路が短縮および単純化され、これによって回路中の相互接続遅延および結合静電容量が低減し、これによってディジタルおよびアナログ両応用の回路性能が向上する。この集積化方式では、薄膜抵抗器がＣＡ（コンタクト金属）レベルの上に配置され、この薄膜抵抗器はＭ１レベルを介して相互接続される。これによって現行の従来技術の集積化方式よりも相互接続経路が短くなる。
【０００９】
この薄膜抵抗器は回路要素が基板に近接し、従来技術の抵抗器のようにビアを介して金属線に接触するのではなく金属線と密接に接触するので、この薄膜抵抗器の熱抵抗は、現行の従来技術プロセスによって製造される従来技術の抵抗器の熱抵抗よりも小さい。この低い熱抵抗は薄膜抵抗器の温度係数を低下させ、これによって回路設計者がＢＥＯＬ抵抗器を精密抵抗デバイスとして使用する可能性が開ける。これは現行の従来技術のプロセスでは不可能だったことである。
【００１０】
薄膜抵抗器がヒート・シンクの働きをするシリコン基板に近いため、シリコン基板を通した良好な熱放散によって薄膜抵抗器の熱抵抗は改善される。ＴａＮ抵抗器がバルク・シリコン基板に近接しているため、ＴａＮ抵抗器の熱抵抗（Ｒｔｈ）は、現行の従来技術の８ＨＰモジュールに実装されたＢＰＳＡ上のＴａＮ抵抗器よりも１６〜２３％小さくなり、現行の従来技術の８ＨＰモジュールに実装されたＳＴＩ上のＴａＮ抵抗器よりも６０〜７０％小さくなる。薄膜抵抗器の温度上昇は、回路の信頼性に不利な影響を与える可能性があり、懸念事項となっている。本発明のプロセスによって製造された薄膜抵抗器の熱抵抗および温度上昇の低減は回路の信頼性を向上させる。
【００１１】
本発明の方法を使用すると薄膜抵抗器までの配線経路が短縮され、これによって回路中の相互接続遅延および結合静電容量が低減して、回路性能が向上する。現行の従来技術の集積化方式を使用した薄膜抵抗器の配線経路はＣＡ→Ｍ１→Ｖ１→ＭＴ→Ｖ１→Ｋ１と進み、これを逆にたどってＣＡに戻る。対照的に、本発明のプロセスを使用した薄膜抵抗器の配線経路はＣＡ→Ｍ１→Ｋ１と進み、逆順にＣＡに戻る。
【発明を実施するための最良の形態】
【００１２】
ＭＩＭＣＡＰと薄膜抵抗器とを同じレベルに形成する方法のための本発明の前述の目的および利点は、当業者が、本発明のいくつかの実施形態の以下の詳細な説明を添付図面ともに参照することによって容易に理解することができる。図面全体を通じて同じ要素は同一の参照符号によって表されている。
【００１３】
図１〜９に、ＭＩＭＣＡＰ（金属、絶縁体、金属（ＭＩＭ）の連続層によって形成されたキャパシタ（ＣＡＰ））と薄膜抵抗器とを同じレベルに製造する方法の順次工程を示す。
【００１４】
図１は、３００Åの絶縁酸化物層１０を堆積させる工程と、次に絶縁酸化物層の上にＴａＮなどの金属層１２を堆積してキャパシタの下部電極を形成する工程と、次にこの金属層の上に五酸化タンタル、窒化シリコン、二酸化シリコンなどの誘電体層１４を堆積して、キャパシタの誘電体を形成する工程後の構造を示す。この構造は任意のビア・レベルに配置することができるが、最下層の金属レベル（Ｍ１）にあることが好ましい。一般的な回路を表わすものとしてビアＶｘも示されている。
【００１５】
図２は、キャパシタの誘電体２０および下部電極２２をリソグラフィによってパターン化する工程、ならびにこれらをエッチングした工程後の構造を示す。
【００１６】
図３は、金属層（好ましくはＴａＮ）３０を堆積してキャパシタ誘電体の上にキャパシタの上部電極を形成し、さらにキャパシタの片側に別個の構造の薄膜抵抗器を形成する工程と、および次にキャパシタの上部電極および薄膜抵抗器の金属層を覆って窒化物のエッチング止めキャップ３２を堆積する工程後の構造を示す。
【００１７】
図４は、キャパシタの上部電極４０および薄膜抵抗器４２を形成するために金属層３０および窒化物キャップ３２をリソグラフィによってパターン形成する工程、およびこれらをエッチングする工程後の構造を示す。上部電極４０および薄膜抵抗器４２はそれぞれその上に窒化物のキャップ層３２を有している。
【００１８】
図５は、キャパシタの上部電極および薄膜抵抗器の上に厚い層間誘電体層ＩＬＤ５０を堆積する工程後の構造を示す。任意選択でＩＬＤを研磨して、この工程で形状（トポグラフィ）を平坦化することができる。
【００１９】
図６は、ＩＬＤ配線（導体）レベルをリソグラフィによってパターン形成する工程、およびこれをエッチングする工程後の構造を示す。このエッチング工程ではさらに、キャパシタの下部電極の上の窒化物層１４を露出させる。
【００２０】
図７は、銅がシリコンと直接接触することを防ぐために窒化タンタルなどのバリヤ（障壁）材料からなるライナ層７０を堆積する工程、およびライナ７０上にスパッタリングされた銅の薄膜であるシード銅層を、厚い銅層７２をその上にめっきすることを可能にするために堆積する工程後の構造を示す。
【００２１】
図８は、最終的な厚さまで銅を仕上げ、ライナを除去する化学機械式研磨（ＣＭＰ）工程、次いで銅表面を平滑化して引っかき傷を除去し欠陥を低減するバフ（buff）工程後の構造を示す。研磨工程の間にライナおよび銅の残留物が除去されるようにする。
【００２２】
図９はＭＩＭＣＡＰの最終構造の平面図であり、この図には、Ｋ１薄膜抵抗器の両側の抵抗器のコンタクト９０、９２、およびキャパシタの上部および下部電極に対するコンタクト９４、９６が示されている。コンタクト内の丸印は、この構造の他の層へ延びるビアの記号表現である。
【００２３】
図１０に、Ｋ１薄膜抵抗器を画定するための現行の従来技術の集積化方式を示す。Ｋ１薄膜抵抗器はビアＶ０を介してＭＴ金属パターンと接触している。図１０は、複数のコンタクト（ビア）ＣＢ、ＣＥ、ＣＣがその中を延びるホウ素リン・ドープ・ケイ酸塩ガラス（ＢＰＳＧ）基板を有する一般的な回路の概略図である。ここでコンタクトＣＥは、概略的に表現したＦＥＴ、バイポーラ・トランジスタなど、任意のタイプのトランジスタＴまで延びている。ＢＰＳＧ基板の上の層は、その中に第１のＭ１金属パターンを有する厚い第１のＳｉＯ２絶縁層である。コンタクトはそれぞれＭ１金属パターンの異なる部分と接触しており、この層の上にはＳｉＮ窒化物層が堆積されており、その上には薄いＳｉＯ２絶縁層が堆積されている。図１０の左側のＳｉＯ２絶縁層の上にはＴａＮの薄膜抵抗器Ｋ１が形成されている。薄膜抵抗器Ｋ１の上にはＳｉＮエッチング止め層が形成されている。この構造の最上部付近に、その中に第２のＭＴ金属パターンを有する厚い第２のＳｉＯ２絶縁層が形成されている。この層では、ＭＴ金属パターンの異なる領域が、ＢＰＳＧ層の中を下方へ延びるビアＶ、Ｖ０、Ｖ１を有する。左端のビアＶ０は下方へ延び、ＳｉＮエッチング止め層を貫通して薄膜抵抗器Ｋ１と接触し（その結果、ＭＴ金属パターンがビアＶ０を介して薄膜抵抗器Ｋ１と接触し）、他の３つのビアは下方へ延びて、いくつかのコンタクトＣＢ、ＣＥ、ＣＣが下方から接触した金属層Ｍ１の異なる部分と接触している。
【００２４】
本発明によれば、Ｋ１  ＴａＮ薄膜抵抗器は、減法プロセス（subtractiveprocess）またはダマシン・プロセス（damascene process）によって画定することができる。通常、減法プロセスでは、構造上に金属層を付着し、次にマスクを使用して、保護（残す）するべき金属層の領域にパターンを形成し、その後、パターン間の領域をエッチングで除去して、パターン化された金属層を残す。通常、ダマシン・プロセスでは、マスクを使用して構造中にトレンチおよび孔のパターンを形成し、その後、構造上に金属層を付着してトレンチおよび孔を埋め、その後、表面を研磨し、トレンチおよび孔の中の金属だけを残して、パターン化された金属層を形成する。
【００２５】
図１１〜１５に、Ｋ１薄膜抵抗器を画定するための本発明の第１のＫ１／Ｍ１減法プロセス１を示す。このプロセスでは、図１０の従来技術に示したようにビアを介してではなく、Ｋ１薄膜抵抗器が直接にＭ１金属パターンと接触する。
【００２６】
図１１には、ＢＰＳＧ基板、コンタクトＣＢ、ＣＥ、ＣＣおよびトランジスタＴを有する図１０の下部構造に類似の構造が示されている。この図は、コンタクトＣＢ、ＣＥ、ＣＣおよびトランジスタＴなどの他の回路構成要素がすでに形成されているＢＰＳＧ基板の上にＴａＮ（窒化タンタル）層を堆積させる、本発明の第１の減法プロセスの第１の工程を示している。
【００２７】
図１２は、Ｋ１マスクを使用してＴａＮ層をエッチングし、構造の左端の上にＫ１薄膜抵抗器を残す第２の工程後の構造を示している。
【００２８】
図１３は、図１２の構造の上にまず最初にＳｉＮ（窒化物）層を堆積し、続いてその上に厚いＳｉＯ２のＭ１  ＩＬＤ（層間誘電体（inter layer dielectric））層を堆積する第３の工程後の構造を示している。
【００２９】
図１４は、Ｍ１マスクを用いてＭ１  ＩＬＤおよびＳｉＮをリソグラフィによってパターン形成し、次いでこれらを、酸化物エッチング／窒化物エッチングを用いてエッチングする第４の工程後の構造を示している。
【００３０】
図１５は、図１４のエッチングされた領域にＭ１金属を充填してＫ１／Ｍ１プロセスの完成品を形成する第５の工程後の構造を示している。その結果、Ｍ１金属は、従来技術のようにビアを介するかわりに直接薄膜抵抗器Ｋ１と接触する。図１５の左下部分の構造は、円の中の構造の拡大図を示しており、これは９０度回転させた平面図である。この拡大図の上部は、Ｍ１金属がＫ１の上の窒化物の一端と接触して、薄膜抵抗器Ｋ１に対して第１の直接コンタクトを形成していることを示しており、拡大図の下部は、Ｍ１金属がＫ１の上の窒化物の第２の端部と接触して、薄膜抵抗器Ｋ１に対して第２の直接コンタクトを形成していることを示している。
【００３１】
図１６〜２１に、Ｋ１抵抗器を画定するための第２のＫ１／Ｍ１減法プロセス２を示す。
【００３２】
図１６には、ＢＰＳＧ基板、コンタクトＣＢ、ＣＥ、ＣＣおよびトランジスタＴを有する図１０の下部構造に類似の構造が示されている。この図は、３００Åの酸化物の上にＴａＮ層を堆積する第１の工程後の構造を示している。
【００３３】
図１７は、Ｋ１マスクを使用してＴａＮ層をエッチングし、構造の左端にＫ１薄膜抵抗器を残す第２の工程後の構造を示している。
【００３４】
図１８は、窒化物を堆積し、続いてその上に厚いＳｉＯ２のＭ１  ＩＬＤ（層間誘電体）層を堆積する第３の工程後の構造を示している。
【００３５】
図１９は、Ｍ１リソグラフィを実施し、続いてＭ１エッチング（（酸化物をエッチングし、窒化物の表面で止め）／窒化物をエッチングする）を実施する第４の工程後の構造を示している。
【００３６】
図２０は、３００Åの酸化層をウェット・エッチングして、コンタクト／ビアＣＢ、ＣＥ、ＣＣを露出させる第５の工程後の構造を示している。
【００３７】
図２１は、まず最初にエッチングされた領域に金属を充填し、次に表面をＣＭＰ（化学機械式研磨）によって平坦化するＭ１銅ダマシン・プロセス完了後の構造を示している。図２１の左下部分の構造は、長円の中の構造の拡大図を示しており、これは９０度回転させた平面図である。この拡大図の上部は、Ｍ１金属がＫ１の上の窒化物の一端と接触して薄膜抵抗器Ｋ１に対して第１の直接コンタクトを形成していることを示しており、拡大図の下部は、Ｍ１金属がＫ１の上の窒化物の第２の端部と接触して薄膜抵抗器Ｋ１に対して第２の直接コンタクトを形成していることを示している。
【００３８】
図２２〜２５に、Ｋ１薄膜抵抗器を画定するための第３のＫ１／Ｍ１銅ダマシン・プロセスの諸工程を示す。
【００３９】
図２２には、ＢＰＳＧ基板、コンタクトＣＢ、ＣＥ、ＣＣを有する図１０の下部構造に類似の構造が示されている。この図は、Ｋ１マスクを用いてＢＰＳＧをエッチングして、Ｋ１薄膜抵抗器用のトレンチＴＲを形成する、Ｋ１／Ｍ１銅ダマシン・プロセスの第１の工程後の構造を示している。
【００４０】
図２３は、ＴａＮ薄膜を堆積する、Ｋ１／Ｍ１銅ダマシン・プロセスの第２の工程後の構造を示している。
【００４１】
図２４は、ＴａＮを研磨してトレンチ内部にＫ１抵抗器を形成する第３の工程後の構造を示している。
【００４２】
図２５は、窒化物／Ｍ１酸化物の堆積、Ｍ１リソグラフィ、Ｍ１酸化物／窒化物のＲＩＥ（反応性イオン・エッチング）、Ｍ１銅ダマシン工程後の構造を示している。図２５の左下部分の構造は、円の中の構造の拡大図を示しており、これは９０度回転させた平面図である。この拡大図の上部は、Ｍ１金属がＫ１の上の窒化物の一端と接触して、薄膜抵抗器Ｋ１に対して第１の直接コンタクトを形成していることを示しており、拡大図の下部は、Ｍ１金属がＫ１の上の窒化物の第２の端部と接触して、薄膜抵抗器Ｋ１に対して第２の直接コンタクトを形成していることを示している。
【００４３】
開示した第１および第２の方法の肯定的および否定的な側面は以下のとおりである。
【００４４】
抵抗器のダマシン法は良好な平坦性を有するが、抵抗器の厚さが均一かどうかは疑わしい（ＣＭＰ／ディッシング／パドル）。
【００４５】
図１６〜２０の第２のＫ１／Ｍ１法では、その形状がむしろ追加の酸化膜の結果であり、Ｍ１／ＣＡコンタクトが、３００Åの酸化膜のウェット・エッチングによって画定される。
【００４６】
第１および第２のＫ１／Ｍ１法はともに、エッチング止めのためにＫ１の上に窒化物が必要である。
【００４７】
ＭＩＭＣＡＰと抵抗器とを同じレベルに形成する方法の本発明のいくつかの実施形態および変形形態を本明細書に詳細に記載したが、本発明の開示および教示は多くの代替設計を当業者に示唆するものであることを理解されたい。
【００４８】
まとめとして、本発明の構成に関して以下の事項を開示する。
【００４９】
（１）ＭＩＭＣＡＰ（金属・絶縁体・金属キャパシタ）と薄膜抵抗器とを多層集積回路の同じレベルに形成する方法であって、
絶縁酸化物層を堆積し、次に前記絶縁酸化物層の上に金属層を堆積して前記キャパシタの下部電極を形成し、次に前記金属層の上に誘電体層を堆積して前記キャパシタの誘電体を形成する工程と、
前記キャパシタの前記誘電体および下部電極をリソグラフィによってパターン化し、かつエッチングする工程と、
金属層を堆積して、前記キャパシタ誘電体の上に前記キャパシタの上部電極を形成し、さらに前記キャパシタの片側に別個の構造で前記薄膜抵抗器を形成し、前記キャパシタの上部電極および前記薄膜抵抗器の前記金属層の上に窒化物のエッチング止めキャップを堆積する工程と、
前記キャパシタの前記上部電極および前記薄膜抵抗器をリソグラフィによってパターン化し、かつエッチングする工程と、
前記キャパシタの前記上部電極および前記薄膜抵抗器の上に層間誘電体層ＩＬＤを堆積する工程と、
前記ＩＬＤ配線レベルをリソグラフィによってパターン化し、かつエッチングする工程と、
ライナ層および銅層を堆積して集積化された銅構造を形成する工程と、
前記集積化された銅構造を化学機械式研磨をして前記ＭＩＭＣＡＰの最終構造を形成する工程
を含む方法。
（２）前記構造を最下層の金属レベル（Ｍ１）に形成することを含む、上記（１）に記載の方法。
（３）金属層を堆積して、前記キャパシタの前記上部電極を形成し、さらに前記薄膜抵抗器を形成する前記工程でＴａＮ金属層を堆積する、上記（１）に記載の方法。
（４）第１の金属、絶縁体および第２の金属の連続層によって形成されたＭＩＭＣＡＰキャパシタと薄膜抵抗器とが多層集積回路の同じレベルに形成される多層集積回路。
（５）前記ＭＩＭＣＡＰが最下層の金属レベル（Ｍ１）に形成される、上記（４）に記載の回路。
（６）前記第２の金属と前記薄膜抵抗器とが同じ金属層に形成される、上記（４）に記載の回路。
（７）Ｋ１薄膜抵抗器を画定するためのＫ１／Ｍ１減法プロセス方法であって、
コンタクトおよび他の回路構成要素がその中にすでに形成されている基板の上に金属層を堆積する工程と、
Ｋ１マスクを用いて前記金属層をエッチングして前記基板の上にＫ１薄膜抵抗器を画定する工程と、
直前の工程で形成された構造の上に窒化物層を堆積する工程と、
直前の工程で形成された構造の上に層間誘電体層を堆積する工程と、
直前の工程で形成された構造をＭ１マスクを用いたリソグラフィによってパターン化し、次に酸化物エッチングを用いてエッチングする工程と、
エッチングされた領域をＭ１金属で充填して、前記Ｍ１金属がビアを介するかわりに直接、前記薄膜抵抗器Ｋ１と接触する工程と
を含む方法。
（８）前記堆積工程で、前記基板の上に窒化タンタル金属層を堆積する、上記（７）に記載の方法。
（９）前記Ｋ１薄膜抵抗器を最下層の金属レベルに形成する、上記（８）に記載の方法。
（１０）前記Ｋ１薄膜抵抗器を最下層の金属レベルに形成する、上記（７）に記載の方法。
（１１）基板の上に画定されたＫ１薄膜抵抗器を備え、前記Ｋ１薄膜抵抗器を覆って窒化物層を有し、第１および第２のＭ１金属コンタクトがビアを介してではなく、直接前記薄膜抵抗器Ｋ１の第１および第２の端部と接触する、Ｋ１薄膜抵抗器。
（１２）前記薄膜抵抗器が前記基板の上に窒化タンタル金属層を含む、上記（１１）に記載のＫ１薄膜抵抗器。
（１３）前記Ｋ１薄膜抵抗器が最下層の金属レベルに形成される、上記（１１）に記載のＫ１薄膜抵抗器。
（１４）Ｋ１薄膜抵抗器を画定するためのＫ１／Ｍ１減法プロセス方法であって、
コンタクトおよび他の回路構成要素がその中にすでに形成されている基板の上に酸化物層を形成する工程と、
前記基板上の前記酸化物層の上に金属層を堆積する工程と、
Ｋ１マスクを用いて前記金属層をエッチングして、前記基板の上にＫ１薄膜抵抗器を画定する工程と、
直前の工程で形成された構造の上に窒化物層を堆積する工程と、
直前の工程で形成された構造の上に層間誘電体層を堆積する工程と、
直前の工程で形成された構造をＭ１マスクを用いたリソグラフィでパターン化し、次に酸化物エッチングを用いてＭ１エッチングをする工程と、
前記Ｍ１パターンのエッチングされた領域を介して前記酸化物層をエッチングし除去する工程と、
エッチングされた領域をＭ１金属で充填して、前記Ｍ１金属がビアを介するかわりに直接前記薄膜抵抗器Ｋ１と接触する工程と
を含む方法。
（１５）前記堆積工程で、前記基板の上に窒化タンタル金属層を堆積する、上記（１４）に記載の方法。
（１６）前記Ｋ１薄膜抵抗器を最下層の金属レベルに形成する、上記（１４）に記載の方法。
（１７）Ｋ１薄膜抵抗器を画定するためのＫ１／Ｍ１銅ダマシン方法であって、
Ｋ１マスクを用いて前記Ｋ１薄膜抵抗器用のトレンチを形成する工程と、
前記トレンチ内部に金属膜を堆積する工程と、
前記金属膜を研磨して前記トレンチ内部にＫ１抵抗器を形成する工程と、
直前の工程で形成された構造の上に層間誘電体層を堆積する工程と、
直前の工程で形成された構造をＭ１マスクを用いたリソグラフィでパターン化し、次に酸化物エッチングを用いてエッチングをする工程と、
エッチングされた領域をＭ１金属で充填して、前記Ｍ１金属がビアを介するかわりに直接、前記薄膜抵抗器Ｋ１と接触する工程と
を含む方法。
（１８）前記堆積工程で、前記基板の上に窒化タンタル金属層を堆積する、上記（１７）に記載の方法。
（１９）前記Ｋ１薄膜抵抗器を最下層の金属レベルに形成する、上記（１７）に記載の方法。
【図面の簡単な説明】
【００５０】
【図１】３００Åの絶縁酸化物層を堆積する工程と、次に絶縁酸化物層の上に金属層を堆積してキャパシタの下部電極を形成する工程と、次に金属層の上に誘電体層を堆積してキャパシタの誘電体を形成する工程後の構造を示す。
【図２】キャパシタの誘電体および下部電極をリソグラフィによってパターン化し、かつエッチングした工程後の構造を示す。
【図３】金属層を堆積してキャパシタ誘電体の上にキャパシタの上部電極を形成し、さらにキャパシタの片側に別個の構造の薄膜抵抗器を形成する工程と、および次にキャパシタの上部電極および薄膜抵抗器の金属層を覆って窒化物キャップを堆積する工程後の構造を示す。
【図４】キャパシタの上部電極および薄膜抵抗器をリソグラフィによってパターン化し、かつエッチングする工程後の構造を示す。
【図５】キャパシタの上部電極および薄膜抵抗器の上に厚い層間誘電体層ＩＬＤを堆積する工程後の構造を示す。
【図６】ＩＬＤ配線レベルをリソグラフィによってパターン形成化し、かつエッチングする工程後の構造を示す。
【図７】ライナ層を堆積する工程およびめっきされた厚い銅層を堆積する工程後の構造を示す。
【図８】最終的な厚さまで銅を仕上げ、ライナを除去する化学機械式研磨（ＣＭＰ）工程後の構造を示す。
【図９】ＭＩＭＣＡＰの最終構造の平面図である。
【図１０】Ｋ１薄膜抵抗器を画定するための現行の従来技術の集積化方式を示す。Ｋ１薄膜抵抗器はビアＶ０を介してＭＴ金属パターンと接触している。
【図１１】図１０の下部構造に類似の構造を示す図であって、コンタクトＣＢ、ＣＥ、ＣＣおよびトランジスタＴなどの他の回路構成要素がすでに形成されているＢＰＳＧ基板の上にＴａＮ（窒化タンタル）層を堆積させる、本発明の第１の減法プロセスの第１の工程を示す。
【図１２】Ｋ１マスクを用いてＴａＮ層をエッチングし、構造の左端の上にＫ１薄膜抵抗器を残す第２の工程後の構造を示す。
【図１３】図１２の構造の上にまず最初にＳｉＮ（窒化物）層を堆積し、続いてその上に厚いＳｉＯ２のＭ１  ＩＬＤ（層間誘電体）層を堆積する第３の工程後の構造を示す。
【図１４】Ｍ１マスクを用いてＭ１  ＩＬＤおよびＳｉＮをリソグラフィによってパターン化し、次にこれらを、酸化物エッチング／窒化物エッチングを用いてエッチングする第４の工程後の構造を示す。
【図１５】図１４のエッチングされた領域をＭ１金属で充填してＫ１／Ｍ１プロセスの完成品を形成する第５の工程後の構造を示す。
【図１６】ＢＰＳＧ基板を有する図１０の下部構造に類似の構造を示す図であって、３００Åの酸化物の上にＴａＮ層を堆積する第１の工程後の構造を示す。
【図１７】Ｋ１マスクを用いてＴａＮ層にエッチングし、構造の左側にＫ１薄膜抵抗器を残す第２の工程後の構造を示す。
【図１８】窒化物を堆積し、続いてその上に厚いＳｉＯ２のＭ１  ＩＬＤ（層間誘電体）層を堆積する第３の工程後の構造を示す。
【図１９】Ｍ１リソグラフィを実施し、続いてＭ１エッチング（酸化物をエッチングし、窒化物の表面で止め、続いて窒化物をエッチングする）を実施する第４の工程後の構造を示す。
【図２０】３００Åの酸化物層をウェット・エッチングしてコンタクト／ビアＣＢ、ＣＥ、ＣＣを露出させる第５の工程後の構造を示す。
【図２１】まず最初にエッチングされた領域を金属で充填し、次いで表面をＣＭＰによって平坦化するＭ１銅ダマシン・プロセス完了後の構造を示す。
【図２２】Ｋ１マスクを用いてＢＰＳＧをエッチングして、Ｋ１薄膜抵抗器用のトレンチＴＲを形成する、Ｋ１／Ｍ１銅ダマシン・プロセスの第１の工程後の構造を示す。
【図２３】ＴａＮ薄膜を堆積する、Ｋ１／Ｍ１銅ダマシン・プロセスの第２の工程後の構造を示す。
【図２４】ＴａＮを研磨してトレンチ内部にＫ１抵抗器を形成する第３の工程後の構造を示す。
【図２５】窒化物／Ｍ１酸化物の堆積、Ｍ１リソグラフィ、Ｍ１酸化物／窒化物のＲＩＥ、Ｍ１銅ダマシン工程後の構造を示す。
【符号の説明】
【００５１】
１０  絶縁酸化物層
１２  金属層
１４  誘電体層
２０  キャパシタ誘電体
２２  キャパシタ下部電極
３０  金属層
３２  窒化物エッチング止めキャップ
４０  キャパシタ上部電極
４２  薄膜抵抗器
５０  層間誘電体層
７０  ライナ層
７２  銅層
９０  抵抗器のコンタクト
９２  抵抗器のコンタクト
９４  キャパシタ上部電極のコンタクト
９６  キャパシタ下部電極のコンタクト
【図１】
2004214649.tif 000003
【図２】
2004214649.tif 000004
【図３】
2004214649.tif 000005
【図４】
2004214649.tif 000006
【図５】
2004214649.tif 000007
【図６】
2004214649.tif 000008
【図７】
2004214649.tif 000009
【図８】
2004214649.tif 000010
【図９】
2004214649.tif 000011
【図１０】
2004214649.tif 000012
【図１１】
2004214649.tif 000013
【図１２】
2004214649.tif 000014
【図１３】
2004214649.tif 000015
【図１４】
2004214649.tif 000016
【図１５】
2004214649.tif 000017
【図１６】
2004214649.tif 000018
【図１７】
2004214649.tif 000019
【図１８】
2004214649.tif 000020
【図１９】
2004214649.tif 000021
【図２０】
2004214649.tif 000022
【図２１】
2004214649.tif 000023
【図２２】
2004214649.tif 000024
【図２３】
2004214649.tif 000025
【図２４】
2004214649.tif 000026
【図２５】
2004214649.tif 000027