(57)【要約】【課題】パワーＭＯＳＦＥＴの保護用ダイオードとして同一チップに拡散層で形成される双方向ツェナーダイオードのチップに占める面積割合を増加させずに従来より製造工程数を低減させる。【解決手段】Ｎ−ドレイン領域２１中にＰベース領域２５と同時にＰベース領域２５よりパターン面積が小さいＰ型拡散層２３、およびＰ型拡散層２３中にＮ＋ソース領域２６と同時にＮ＋型拡散層２４が形成されて、ドレイン・ゲート間に接続される双方向ツェナーダイオードＺＤＧを、Ｎ−ドレイン領域２１，Ｐ型拡散層２３，Ｎ＋型拡散層２４により構成している。【選択図】  図１
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【特許請求の範囲】
【請求項１】
低濃度一導電型ドレイン領域、ドレイン領域に形成された複数の他導電型ベース領域、および各ベース領域に形成された高濃度一導電型ソース領域を有する縦型絶縁ゲート電界効果トランジスタ本体と、トランジスタ本体と同一チップに拡散層で形成され、トランジスタ本体のドレイン・ゲート間に接続された保護用の双方向ツェナーダイオードとを有する縦型絶縁ゲート電界効果トランジスタにおいて、
前記双方向ツェナーダイオードが、前記ドレイン領域と、ドレイン領域に前記ベース領域と同時に各ベース領域より小面積で形成された少なくとも１つの他導電型拡散層と、他導電型拡散層に前記ソース領域と同時に形成された高濃度一導電型拡散層とを有することを特徴とする縦型絶縁ゲート電界効果トランジスタ。
【請求項２】
前記他導電型拡散層が、前記トランジスタ本体と同一チップに形成された第１抵抗を介して前記ゲートに接続されているとともに、前記他導電型拡散層と第１抵抗との接続点に前記トランジスタ本体と同一チップに形成された第２抵抗が接続された、または外付けの第２抵抗が接続されることを特徴とする請求項１記載の縦型絶縁ゲート電界効果トランジスタ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は縦型絶縁ゲート電界効果トランジスタに関し、特に、保護用ダイオードを同一チップ上に備えた電力用の縦型絶縁ゲート電界効果トランジスタに関する。
【０００２】
【従来の技術】
コイルを負荷とするモーター・アクチュエーターやリレーなどに使われる電力用縦型絶縁ゲート電界効果トランジスタ（以下パワーＭＯＳＦＥＴと記す）は、コイル負荷でオフする際に発生するコイルの逆起電力サージを吸収することができる保護用ダイオードとともに用いられるのが一般的である。この保護用ダイオードとして、双方向ツェナーダイオードをゲート・ソース間及びドレイン・ゲート間にそれぞれ挿入してパワーＭＯＳＦＥＴ本体と同一チップ上に集積してなることを特徴とするパワーＭＯＳＦＥＴがある（例えば、特許文献１を参照。）。以下、特許文献１を参考にして、ドレイン・ゲート間の双方向ツェナーダイオードを拡散層で形成した従来のパワーＭＯＳＦＥＴについて、図４および図５を参照して説明する。尚、パワーＭＯＳＦＥＴは、チップのセル部にトランジスタ機能を有する多数の並列接続されたユニットセルが通常配置されているが、本明細書での説明に用いる図面では、便宜上、１セル分のみを図示している。
【０００３】
Ｎ−ドレイン領域１がＮ＋ドレイン領域２上に形成されている。パワーＭＯＳＦＥＴ本体として、Ｎ−ドレイン領域１中にＰベース領域５，Ｐベース領域５中にＮ＋ソース領域６が形成されているとともに，Ｎ＋ソース領域６とＮ−ドレイン領域１間のＰベース領域５上にゲート絶縁膜８を介してポリシリコンからなるゲート電極９が形成されている。図５に示されるＤｉはＰベース領域５とＮ−ドレイン領域１間の接合ダイオード、ＴｒはＰベース領域５，Ｎ＋ソース領域６，Ｎ−ドレイン領域１をそれぞれベース，エミッタ，コレクタとする寄生トランジスタ、ＲＢは寄生ベース抵抗である。ゲート・ソース間には、双方向ツェナーダイオードＺＧＳ（Ｎ型ポリシリコン膜１０−１，Ｐ＋型ポリシリコン膜１１，Ｎ型ポリシリコン膜１０−２からなる）を接続している。ドレイン・ゲート間にはＮ−ドレイン領域１中に形成したＮ＋拡散層１２，Ｐ型拡散層３，Ｎ＋型拡散層４からなる双方向ツェナーダイオードＺＤＧを接続している。ツェナーダイオードＺＧＳは本体のゲートポリシリコンに連続して形成している。ツェナーダイオードＺＤＧはＮ−ドレイン領域１中にイオン注入と、押込で形成している。降伏電圧をＦＥＴ本体の降伏電圧より下げるためドレイン領域１と同一導電型でドレイン領域１よりやや高濃度のＮ＋拡散層１２を形成しておき、この中にツェナーダイオードを形成している。
【０００４】
上記構成のパワーＭＯＳＦＥＴの動作を図６および図７を参照して説明する。ゲート電圧ＶＧＳが上昇してパワーＭＯＳＦＥＴがオンすると、ドレイン電流ＩＤＳが上昇し、ドレイン電圧ＶＤＳはＶＤＳ（ｏｎ）となる。ｔｏｆｆで入力電圧は下がりパワーＭＯＳＦＥＴのドレイン電圧ＶＤＳは急上昇しはじめるがＢＶＺＧＳ＋ＢＶＺＤＧを越えた瞬間にパワーＭＯＳＦＥＴのドレイン電圧ＶＤＳの上昇を抑えるようにゲート電圧が印加される。つまり、小電力のツェナーダイオードＺＤＧでも本体のパワーＭＯＳＦＥＴの増幅作用を使って充分大きな放電電流を流すことができる。
尚、ツェナーダイオードＺＤＧの降伏電圧ＢＶＺＤＧは以下の条件を満たすように設計される。
ＢＶＺＤＧ＜ＬＶＣＥＲ−ＢＶＺＧＳ，
ＬＶＣＥＲ……寄生トランジスタのラッチバック電圧、
ＢＶＺＧＳ……ツェナーダイオードＺＧＳの降伏電圧、
また、ＢＶＺＧＳは以下の条件を満たすように設計される。
ＶＧＳ（ｏｎ）＜ＢＶＺＧＳ＜ＶＧＳ（ｍａｘ），
ＶＧＳ（ｏｎ）……パワーＭＯＳＦＥＴがオンする時のゲート電圧、
ＶＧＳ（ｍａｘ）……ゲート破壊電圧
【０００５】
【特許文献１】
特開平３−０３８８８１号公報
【０００６】
【発明が解決しようとする課題】
上述した従来のパワーＭＯＳＦＥＴでは、寄生トランジスタのラッチバックを防止するためのドレイン・ゲート間に挿入される拡散層タイプの双方向ツェナーダイオードＺＤＧの降伏電圧ＢＶＺＤＧをパワーＭＯＳＦＥＴ本体の降伏電圧ＢＶＤＳより下げるため、双方向ツェナーダイオードＺＤＧ  は、Ｎ−ドレイン領域１よりやや高濃度のＮ＋拡散層１２にツェナーダイオードが形成されて構成されている。そのため、パワーＭＯＳＦＥＴの製造工程において、このＮ＋拡散層１２を形成する工程が必要であり工程数が増加するという問題がある。
本発明は上記問題点に鑑みてなされたものであり、その目的は、双方向ツェナーダイオードＺＤＧ  のチップに占める面積を増加させないで、従来より製造工程を低減した縦型絶縁ゲート電界効果トランジスタを提供することである。
【０００７】
【課題を解決するための手段】
本発明の縦型絶縁ゲート電界効果トランジスタは、低濃度一導電型ドレイン領域、ドレイン領域に形成された複数の他導電型ベース領域、および各ベース領域に形成された高濃度一導電型ソース領域を有する縦型絶縁ゲート電界効果トランジスタ本体と、トランジスタ本体と同一チップに拡散層で形成され、トランジスタ本体のドレイン・ゲート間に接続された保護用の双方向ツェナーダイオードとを有する縦型絶縁ゲート電界効果トランジスタにおいて、前記双方向ツェナーダイオードが、前記ドレイン領域と、ドレイン領域に前記ベース領域と同時に各ベース領域より小面積で形成された少なくとも１つの他導電型拡散層と、他導電型拡散層に前記ソース領域と同時に形成された高濃度一導電型拡散層とを有することを特徴とする。
また、上記縦型絶縁ゲート電界効果トランジスタにおいて、前記他導電型拡散層が、前記トランジスタ本体と同一チップに形成された第１抵抗を介して前記ゲートに接続されているとともに、前記他導電型拡散層と第１抵抗との接続点に前記トランジスタ本体と同一チップに形成された第２抵抗が接続された、または外付けの第２抵抗が接続されることを特徴とする。
【０００８】
【発明の実施の形態】
以下に、本発明に基づき一実施例のＮチャネル型パワーＭＯＳＦＥＴについて図１および図２を参照して説明する。Ｎ−ドレイン領域２１がＮ＋ドレイン領域２２上に形成されている。Ｎ−ドレイン領域２１中にＰベース領域２５およびＰベース領域２５中にＮ＋ソース領域２６が形成されて、パワーＭＯＳＦＥＴ本体を構成している。また、Ｎ−ドレイン領域２１中にＰベース領域２５と同時にＰベース領域２５よりパターン面積が小さいＰ型拡散層２３、およびＰ型拡散層２３中にＮ＋ソース領域２６と同時にＮ＋型拡散層２４が形成されて、ドレイン・ゲート間に接続される双方向ツェナーダイオードＺＤＧを、Ｎ−ドレイン領域２１，Ｐ型拡散層２３，Ｎ＋型拡散層２４により構成している。このとき、ツェナーダイオードＺＤＧの降伏電圧は、Ｐ型拡散層２３のパターン面積をＰベース領域２５より小さくしているため、ＦＥＴ本体の降伏電圧より下げられる。さらに、Ｎ−ドレイン領域２１中のゲートパッド（図示せず）が形成されている直下位置にＰウェル２７が形成されている。そして、Ｎ＋ソース領域２６とＮ−ドレイン領域２１間のＰベース領域２５上、およびＮ＋型拡散層２４とＮ−ドレイン領域２１間のＰ型拡散層２３上にゲート絶縁膜２８を介してポリシリコンからなるゲート電極２９が形成されている。ゲート・ソース間には、双方向ツェナーダイオードＺＧＳ（Ｎ型ポリシリコン膜３０−１，Ｐ＋型ポリシリコン膜３１，Ｎ型ポリシリコン膜３０−２からなる）を接続している。
【０００９】
本実施例のパワーＭＯＳＦＥＴは、上記構成に加えて、さらに以下の構成を有している。Ｎ＋型拡散層２４とＮ型ポリシリコン膜３０−２との接続点とゲート電極２９間に拡散層またはポリシリコン膜からなる内蔵の第１抵抗３２（拡散層またはポリシリコン膜としては図示せず）を接続している。そして、Ｎ＋型拡散層２４とＮ型ポリシリコン膜３０−２との接続点とゲートパッド（図示せず）間に拡散層またはポリシリコン膜からなる内蔵の第２抵抗３３（拡散層またはポリシリコン膜としては図示せず）を接続している。尚、第２抵抗３３は、外付け抵抗としてもよい。
【００１０】
第２抵抗３３の抵抗値Ｒ２は、ツェナーダイオードＺＤＧのＰ型拡散層２３のパターン面積をＰベース領域２５の面積より小さくしても、サージ吸収ができるように適正値に設定される。すなわち、上記構成のパワーＭＯＳＦＥＴにおいて、第２抵抗３３の抵抗値Ｒ２を適正値に設定することにより、ドレイン側からのＬ負荷逆起電力が印加された場合、ツェナーダイオードＺＤＧがＦＥＴ本体の降伏電圧より低い降伏電圧ＢＶＺＤＧでブレークダウンし、そのときの電流により第２抵抗３３にＦＥＴ本体の閾値電圧以上の電圧が発生し、その電圧がＦＥＴ本体のゲートに印加され、ＦＥＴ本体がオンし、Ｌ負荷逆起電力を吸収する。例えば、ＦＥＴ本体の閾値電圧が２Ｖで、ツェナーダイオードＺＤＧの電流容量を１μＡとした場合、第２抵抗３３の抵抗値Ｒ２は、２ＭΩとなる。
【００１１】
上記構成により、第２抵抗Ｒ２の抵抗値を適正値に設定し、Ｐ型拡散層２３のパターン面積をＰベース領域２５より小さくすることにより、図３に、チップ４０上の平面パターン例として、セル部（ＦＥＴ本体）４１およびゲートパッド部４２とともに、ツェナーダイオードＺＤＧと、ゲートパッド部４２とツェナーダイオードＺＤＧ間にポリシリコン膜で形成された第２抵抗Ｒ２とを示すように、チップ面積を従来より増加させずにパワーＭＯＳＦＥＴを製造できる。また、ツェナーダイオードＺＤＧを構成するＰ型拡散層２３およびＮ＋型拡散層２４をＦＥＴ本体のＰベース領域２５およびＮ＋ソース領域２６と同時に形成しているので、従来より少ない工程でパワーＭＯＳＦＥＴを製造できる。
【００１２】
【発明の効果】
以上説明したように、本発明はドレイン・ゲート間の双方向ツェナーダイオードを、高濃度一導電型ドレイン領域と、ドレイン領域にベース領域と同時に各ベース領域より小面積で形成された少なくとも１つの他導電型拡散層と、他導電型拡散層にソース領域と同時に形成された高濃度一導電型拡散層とで構成したので、従来よりチップ面積を増加させずに縦型絶縁ゲート電界効果トランジスタを従来より少ない工程で製造できる。
【図面の簡単な説明】
【図１】本発明の一実施例のパワーＭＯＳＦＥＴの主要部断面図。
【図２】図１のパワーＭＯＳＦＥＴの等価回路図。
【図３】図１のパワーＭＯＳＦＥＴの概略平面図。
【図４】従来のパワーＭＯＳＦＥＴの主要部断面図。
【図５】図４のパワーＭＯＳＦＥＴの等価回路図。
【図６】図４のパワーＭＯＳＦＥＴのコイル負荷駆動時の等価回路図。
【図７】図４のパワーＭＯＳＦＥＴのコイル負荷駆動時のタイミングチャート。
【符号の説明】
２１  Ｎ−ドレイン領域
２２  Ｎ＋ドレイン領域
２３  Ｐ型拡散層
２４  Ｎ＋型拡散層
２５  Ｐベース領域
２６  Ｎ＋ソース領域
２７  Ｐウェル
２８  ゲート絶縁膜
２９  ゲート電極
３０  第１抵抗
３１  第２抵抗
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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