(57)【要約】【課題】高速な書き込み動作を行いつつ、かつ高精度なしきい値分布幅制御を可能とする不揮発性半導体記憶装置を提供すること。【解決手段】複数の配線（ＢＬ）それぞれに接続された不揮発性メモリセルトランジスタ（ＭＣ）を含むメモリセル（ＮＡＮＤ  ｃｅｌｌ）と、ロウ方向（ＲＯＷ）に沿って並ぶセルトランジスタのゲート電極を各々接続するワード線（ＷＬ）と、複数の配線それぞれに接続された駆動回路（２）とを具備する。そして、駆動回路は、ベリファイ動作においてセルトランジスタのしきい値を検知する検知回路（２１）、検知されたしきい値を記憶する記憶回路（２２）、及び記憶回路に記憶されたしきい値に基づき、ベリファイ動作に続く書き込み動作において配線（ＢＬ）の電位を３つ以上の電位（Ｖ１〜Ｖ３）に設定する電位設定回路（２３）を具備する。【選択図】    図１６
2004185659.tif 000002
【特許請求の範囲】
【請求項１】
第１の方向に沿って形成された複数の配線と、
前記複数の配線それぞれに接続された、不揮発性メモリセルトランジスタを含むメモリセルと、
前記第１の方向と交差する第２の方向に沿って並ぶ前記不揮発性メモリセルトランジスタのゲート電極を各々接続するワード線と、
前記複数の配線それぞれに接続された駆動回路とを具備し、
前記駆動回路は、ベリファイ動作において前記不揮発性メモリセルトランジスタのしきい値を検知する検知回路と、
前記検知されたしきい値を記憶する記憶回路と、
前記記憶回路に記憶されたしきい値に基づき、前記ベリファイ動作に続く書き込み動作において前記配線の電位を３つ以上の電位に設定する電位設定回路と
を具備することを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記３つ以上の電位は、データ書き込みを禁止する書き込み禁止電位、データ書き込みを行う書き込み電位、及び前記書き込み禁止電位と前記書き込み電位との間の電位を持ち、書き込み量を抑制しながらデータ書き込みを行う書き込み抑制電位を含むことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記不揮発性メモリセルトランジスタのしきい値は、
前記ベリファイ動作において
前記不揮発性メモリセルトランジスタのゲート電極に与える電位、
前記配線に与える初期充電電位、
前記配線の電位を判定する判定基準電位、及び
前記配線の電位を判定する判定基準時間、
の少なくともいずれか１つを変更し、前記ベリファイ読み出しを２回以上行って検知されることを特徴とする請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
前記記憶回路は、前記２回以上行ったベリファイ読み出しの結果を記憶することを特徴とする請求項３に記載の不揮発性半導体記憶装置。
【請求項５】
前記不揮発性メモリセルトランジスタのしきい値は、
前記ベリファイ動作において前記配線の電位が所定電位に達する時間に基づき検知されることを特徴とする請求項２に記載の不揮発性半導体記憶装置。
【請求項６】
前記記憶回路は、前記配線の電位が前記所定電位に達した時間を記憶することを特徴とする請求項５に記載の半導体集積回路装置。
【請求項７】
前記不揮発性メモリセルトランジスタのしきい値は、
前記ベリファイ動作において所定時間経過時の前記配線の電位に基づき検知されることを特徴とする請求項２に記載の不揮発性半導体記憶装置。
【請求項８】
前記記憶回路は、前記所定時間経過時の前記配線の電位を記憶することを特徴とする請求項７に記載の半導体集積回路装置。
【請求項９】
前記３つ以上の電位は、各々個別に設定された離散値であることを特徴とする請求項２、３、５及び７いずれか一項に記載の不揮発性半導体記憶装置。
【請求項１０】
前記書き込み抑制電位は、前記しきい値情報に基づき、前記書き込み禁止電位と前記書き込み電位とを結ぶ連続値から選ばれ、設定されることを特徴とする請求項２、５及び７いずれか一項に記載の不揮発性半導体記憶装置。
【請求項１１】
前記メモリセルはＮＡＮＤ型セルであることを特徴とする請求項１乃至請求項１０いずれか一項に記載の不揮発性半導体記憶装置。
【請求項１２】
前記メモリセルはＡＮＤ型セルであることを特徴とする請求項１乃至請求項１０いずれか一項に記載の不揮発性半導体記憶装置。
【請求項１３】
不揮発性メモリセルトランジスタにデータを書き込み、
前記データが書き込まれた不揮発性メモリセルトランジスタのしきい値をベリファイし、この結果に基づき、
ＯＫならばビット線の電位を、データ書き込みを禁止する書き込み禁止電位とし、
ＮＧならば前記ビット線の電位を、前記不揮発性メモリセルトランジスタのしきい値に応じてデータ書き込みを行う書き込み電位、あるいは前記書き込み禁止電位と前記書き込み電位との間にあり、書き込み量を抑制しながらデータ書き込みを行う１つ以上の書き込み抑制電位として前記不揮発性メモリセルトランジスタにデータを追加書き込みすることを特徴とする不揮発性半導体記憶装置のデータ書き込み方法。
【請求項１４】
前記データを追加書き込みする際、ワード線電位を前記ベリファイ前のデータ書き込み時のワード線電位よりもステップアップすることを特徴とする請求項１３に記載の不揮発性半導体記憶装置のデータ書き込み方法。
【請求項１５】
前記ワード線電位のステップ幅は、前記書き込み電位と前記書き込み抑制電位との電位差の整数倍であることを特徴とする請求項１４に記載の不揮発性半導体記憶装置のデータ書き込み方法。
【請求項１６】
前記不揮発性メモリセルトランジスタのしきい値は、
ワード線電位をベリファイ電位と異なる電位としてデータを読み出し判定されることを特徴とする請求項１３に記載の不揮発性半導体記憶装置のデータ書き込み方法。
【請求項１７】
前記ベリファイ電位とこのベリファイ電位と異なる電位との電位差は、前記書き込み電位と前記書き込み抑制電位との電位差と等しいことを特徴とする請求項１６に記載の不揮発性半導体記憶装置のデータ書き込み方法。
【請求項１８】
前記不揮発性メモリセルトランジスタのしきい値は、前記ビット線の電位を初期充電電位としてデータを読み出し、前記ビット線の電位が前記初期充電電位から所定電位に達した時間に基づき判定されることを特徴とする請求項１３乃至請求項１７いずれか一項に記載の不揮発性半導体記憶装置のデータ書き込み方法。
【請求項１９】
前記不揮発性メモリセルトランジスタのしきい値は、前記ビット線の電位を初期充電電位としてデータを読み出し、所定時間経過時の前記ビット線の電位に基づき検知されることを特徴とする請求項１３乃至請求項１７いずれか一項に記載の不揮発性半導体記憶装置のデータ書き込み方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は不揮発性半導体記憶装置に係わり、特に不揮発性半導体記憶装置へのデータ書き込みに関する。
【０００２】
【従来の技術】
図１に典型的なＮＡＮＤ型ＥＥＰＲＯＭの電気的接続図を示す。ＮＡＮＤ型ＥＥＰＲＯＭはメモリセルとしてＮＡＮＤ型セルを有する。ＮＡＮＮＤ型セルは、互いのソースとドレインを接続し、直列に並んだセルトランジスタで構成される。ＮＡＮＤ型セルは、隣接するセルトランジスタどうしでソースとドレインを共用するのでビット線とセルとのコンタクトを減らすことができ、高密度化に適する。また、多数のセルトランジスタのゲートを、ワード線ＷＬを介して同時に駆動するので、多数のセルトランジスタに対し、データを高速に書き込み／読み出すことが可能である。
【０００３】
反面、ＮＡＮＤ型ＥＥＰＲＯＭは、選択したセルトランジスタからデータを読み出すために、ＮＡＮＤ型セル内の非選択のセルトランジスタは、全てオンさせなければならない。そのため、各セルトランジスタのしきい値は、一定の範囲内に制御される。例えば、しきい値が低すぎると、非書き込みセルとの分離できず、逆に高すぎると非選択セルとなった場合にオンすることができなくなるからである。
【０００４】
セルトランジスタのしきい値を制御する一例として、ベリファイ動作付き書き込みのフローを図２に示す。ワード線ＷＬに書き込みゲート電位（Ｖｐｇｍ）を与えて書き込みを行った後、ワード線ＷＬにベリファイ読み出しゲート電位（Ｖｖｅｒｉｆｙ）を与えて読み出しを行う。この時、書き込みを行っていない非選択のワード線ＷＬには、十分に高い読み出しゲート電位（Ｖｒｅａｄ）が与えられ、非選択のセルトランジスタはオンしている。このような状態で、選択したセルトランジスタがオンした場合、セルトランジスタのしきい値が低すぎる、即ち書き込みが不十分と判定され、Ｖｐｇｍを所定の量（ΔＶｐｇｍ）だけ上昇させて次の書き込みを行う。この技術はステップアップ書き込みと呼ばれ、例えば、特許文献１、２、非特許文献１に記載されている。一方、選択したセルトランジスタがオフした場合、セルトランジスタのしきい値は十分高まったと判定でき、書き込みを終了させる。実際の書き込みはワード線ＷＬを介した多数のセルトランジスタで同時に行っているため、書き込みの終了は後述する書き込み禁止状態へ変更することを表す。
【０００５】
図３に上記ＮＡＮＤ型ＥＥＰＲＯＭのデータ書き込み時のタイムチャートの一例を示す。図中のノード名は図１と統一してある。図１中のビット線ＢＬｋを書き込みビット線、ビット線ＢＬｋ＋１、ＢＬｋ−１を書き込み抑制ビット線とする。書き込み時は、ビット線側の選択トランジスタＳＧ１のゲートに所定のゲート電位（Ｖｓｇ）を与える。次に、書き込みを行うビット線ＢＬｋには十分低い電位（ＶＢＬｐｇｍ）を与える。Ｖｓｇは、ＶＢＬｐｇｍに対し、選択トランジスタＳＧ１を十分オンできる電位に設定する。一方、書き込みを禁止するビット線ＢＬｋ＋１、ＢＬｋ−１には、十分高い電位（ＶＢＬｉｎｈｉｂｉｔ）を与える。ＶＢＬｉｎｈｉｂｉｔは、選択トランジスタＳＧ１が十分オフする電位に設定する。ビット線にＶＢＬｐｇｍを与えた場合、選択トランジスタＳＧ１がオンし、ＶＢＬｐｇｍがセルトランジスタに伝えられ、セルトランジスタのチャネル電位が十分低下して書き込みが行われる。一方、ビット線ＢＬにＶＢＬｉｎｈｉｂｉｔを与えた場合、選択トランジスタＳＧ１がオフし、セルトランジスタのチャネル電位が下がらず書き込みは行われない。この状態が書き込み禁止状態である。
【０００６】
最初の書き込みの際には、書き込みを行うセルトランジスタに接続されたビット線ＢＬｋにＶＢＬｐｇｍを、書き込みを禁止するセルトランジスタに接続されたビット線ＢＬｋ＋１、ＢＬｋ−１にＶＢＬｉｎｈｉｂｉｔをそれぞれ与えた後、ワード線ＷＬにＶｐｇｍを与える。続いてビット線ＢＬを所定の初期充電電位に充電した後、ワード線ＷＬにＶｖｅｒｉｆｙを与えてベリファイ読み出しを行う。セルトランジスタがオンしてビット線ＢＬが放電された場合には、書き込みが不十分であるため次回の書き込み時も書き込みを行う。一方、セルトランジスタがオフしてビット線ＢＬが放電されなかった場合には、書き込みが十分であるため次回の書き込み時にはビット線ＢＬの電位をＶＢＬｉｎｈｉｂｉｔに変更し、書き込み禁止状態とする。書き込みが不十分と判定されたセルトランジスタに対しては、ワード線ＷＬの電位をＶｐｇｍ＋ΔＶｐｇｍに増加させ、追加の書き込みを行う。このように、書き込みに続いてセルトランジスタのしきい値のベリファイを行い、その結果をもとに、次の書き込み時に書き込みを行うか禁止するかの制御を行う。これらの動作を、ワード線ＷＬの電位を次第に上昇させながら全てのセルトランジスタの書き込みが終了するまで繰り返す。これにより、セルトランジスタのしきい値は、所望の範囲内に制御される。即ちセルトランジスタの最低しきい値がＶｖｅｒｉｆｙであり、書き込み終了後のしきい値分布幅はΔＶｐｇｍで決定される。このため、Ｖｖｅｒｉｆｙを非書き込みセルに対して十分高く設定し、Ｖｖｅｒｉｆｙ＋ΔＶｐｇｍを、Ｖｒｅａｄに対して十分低く設定すれば、所望のしきい値分布が得られる。セルトランジスタの書き込み時のしきい値分布の変化を図４に示す。
【０００７】
【特許文献１】
特開平７−１６９２８４号公報
【０００８】
【特許文献２】
米国特許第５，５５５，２０４号明細書
【０００９】
【非特許文献１】
Ｇ．Ｊ．Ｈｅｍｉｎｋ，  Ｔ．Ｔａｎａｋａ，  Ｔ．Ｅｎｄｏｈ，  Ｓ．Ａｒｉｔｏｍｅ，  ａｎｄ  Ｒ．Ｓｈｉｒｏｔａ
“Ｆａｓｔ  ａｎｄ  ａｃｃｕｒａｔｅ  ｐｒｏｇｒａｍｍｉｎｇ  ｍｅｔｈｏｄ  ｆｏｒ  ｍｕｌｔｉ−ｌｅｖｅｌ  ＮＡＮＤ  ｆｌａｓｈ  ＥＥＰＲＯＭ’ｓ”，
ｉｎ  ＳＹＭＰ．  ＶＬＳＩ  Ｔｅｃｈｎｏｌｏｇｙ  Ｄｉｇ．  Ｔｅｃｈ．  Ｐａｐｅｒｓ，  Ｊｕｎｅ  １９９５，  ｐｐ．１２９−１３０．
【００１０】
【発明が解決しようとする課題】
図４で、セルトランジスタの書き込み特性バラツキがＷｖｔであったとすると、所望のしきい値分布を得るためには、以下の条件を満たさなければならない。
【００１１】
・最初の書き込みＷＬ電位：最も書き込み速度の早いセルがＶｖｅｒｉｆｙ＋ΔＶｐｇｍ以上に書き込まれないこと
・最後の書き込みＷＬ電位：最も書き込み速度の遅いセルがＶｖｅｒｉｆｙ以上に書き込まれること
この間書き込みＷＬ電位をΔＶｐｇｍづつ増加させていく必要があるため、全部のセルトランジスタの書き込みを行うための書き込み回数をＮｌｏｏｐとすると、Ｎｌｏｏｐは次の式で示される。
【００１２】
Ｎｌｏｏｐ  ≧  Ｗｖｔ／ΔＶｐｇｍ
この式に示されるように、書き込み回数Ｎｌｏｏｐは、セルトランジスタの書き込み特性バラツキＷｖｔが大きいほど増加する。書き込み特性バラツキＷｖｔは微細化に伴い大きくなりつつある。このため、微細化の進展に伴って書き込み速度が低下する、という事情が顕在化しつつある。
【００１３】
また、書き込み回数ＮｌｏｏｐはΔＶｐｇｍを小さくするほど増加する。ΔＶｐｇｍを小さくすると、セルトランジスタのしきい値分布幅が細かく、かつ高精度に制御できる。これは、例えば、読み出し電位Ｖｒｅａｄの低下や、多値メモリに有用な技術である。例えば、多値メモリは、読み出し電位Ｖｒｅａｄ以下に複数のデータ順位を持つ。このため、多値メモリは、二値メモリに比較してセルトランジスタのしきい値分布幅をさらに細かに、かつ高精度に制御されなければならない。このように、セルトランジスタのしきい値分布幅が細かく、かつ高精度に制御しようとすると、書き込み回数Ｎｌｏｏｐが増え、書き込み速度が低下してしまう。
【００１４】
この発明は上記事情に鑑み為されたもので、その目的は、高速な書き込み動作を行いつつ、かつ高精度なしきい値分布幅制御を可能とする不揮発性半導体記憶装置及びそのデータ書き込み方法を提供することにある。
【００１５】
【課題を解決するための手段】
この発明の第１態様に係る不揮発性半導体記憶装置は、複数の配線と、前記複数の配線それぞれに接続された、不揮発性メモリセルトランジスタを含むメモリセルと、前記不揮発性メモリセルトランジスタのゲート電極を各々接続し、データを前記不揮発性メモリセルトランジスタから前記複数の配線に同時に読み出す読み出し回路と、前記複数の配線それぞれに接続された駆動回路とを具備する。そして、前記駆動回路は、書き込みベリファイ動作において前記不揮発性メモリセルトランジスタのしきい値を検知する検知回路と、前記検知されたしきい値を記憶する記憶回路と、前記記憶回路に記憶されたしきい値に基づき、前記書き込みベリファイ動作に続く書き込み動作において前記配線の電位を３つ以上の電位に設定する電位設定回路とを具備する。
【００１６】
この発明の第２態様に係る不揮発性半導体記憶装置のデータ書き込み方法は、不揮発性メモリセルトランジスタにデータを書き込み、前記データが書き込まれた不揮発性メモリセルトランジスタのしきい値をベリファイし、この結果に基づき、ＯＫならばビット線の電位を、データ書き込みを禁止する書き込み禁止電位とし、ＮＧならば前記ビット線の電位を、前記不揮発性メモリセルトランジスタのしきい値に応じてデータ書き込みを行う書き込み電位、あるいは前記書き込み禁止電位と前記書き込み電位との間にあり、書き込み量を抑制しながらデータ書き込みを行う１つ以上の書き込み抑制電位として前記不揮発性メモリセルトランジスタにデータを追加書き込みする。
【００１７】
【発明の実施の形態】
以下、この発明の実施形態を、図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１８】
（第１実施形態）
まず、この発明の第１実施形態に係る不揮発性半導体記憶装置が行う書き込み動作について説明する。図５Ａ〜図５Ｄはそれぞれ、第１実施形態に係る不揮発性半導体記憶装置が書き込み動作の際に行う電位制御の一例を示す図である。
【００１９】
図５Ａはビット線ＢＬに書き込み電位（ＶＢＬｐｇｍ）を与え、ワード線ＷＬに書き込みゲート電位（Ｖｐｇｍ）を与えて、選択されたセルトランジスタ（以下選択セルと略す）に書き込みを行った場合を示す。この時、ＶＢＬｐｇｍは、ビット線側の選択トランジスタＳＧ１のゲート電位（Ｖｓｇ）よりも十分低く設定する。これにより、選択トランジスタＳＧ１はオン状態となり、選択セルのチャネル電位がＶＢＬｐｇｍまで下がり、選択セルにはＶｐｇｍで決定されるしきい値までデータが書き込まれる。次に、ベリファイ動作によって選択セルのしきい値をベリファイした後、ワード線ＷＬの電位を所定の量（ΔＶｐｇｍ×２）上昇させて、次の書き込み動作に移行する。この次の書き込み動作において、第１の実施形態では書き込み状態として３つの状態が選択される。
【００２０】
（ｉ）  書き込み状態
書き込み電位ＶＢＬｐｇｍがビット線ＢＬに与えられ、ステップアップされた書き込みゲート電位Ｖｐｇｍ＋（ΔＶｐｇｍ×２）がワード線ＷＬに与えられる。この場合、選択セルには前回の書き込み同様に書き込みが行われ、そのしきい値はワード線電位の上昇分、即ちΔＶｐｇｍ×２上昇する。この状態を図５Ｂに示す。
【００２１】
（ｉｉ）  書き込み抑制状態
書き込み抑制電位ＶＢＬｐｇｍ＋ΔＶｐｇｍがビット線ＢＬに与えられ、ステップアップされた書き込みゲート電位Ｖｐｇｍ＋（ΔＶｐｇｍ×２）がワード線ＷＬに与えられる。この時、ビット線側の選択トランジスタＳＧ１が十分オン状態となるように、ＶＢＬｐｇｍ＋ΔＶｐｇｍ及びＶｓｇを設定する。この場合、選択セルには書き込みが行われるが、選択セルのチャネルには（ｉ）の場合よりもΔＶｐｇｍ×２−ΔＶｐｇｍ＝ΔＶｐｇｍだけ高い電位が転送される。このため、ワード線電位の上昇分ΔＶｐｇｍ×２のうちΔＶｐｇｍ分相殺され、その結果、選択セルのしきい値はΔＶｐｇｍ上昇する。この状態を図５Ｃに示す。
【００２２】
（ｉｉｉ）  書き込み禁止状態
書き込み禁止電位ＶＢＬｉｎｈｉｂｉｔがビット線ＢＬに与えられ、ステップアップされた書き込みゲート電位Ｖｐｇｍ＋（ΔＶｐｇｍ×２）がワード線ＷＬに与えられる。この時、ビット線側の選択トランジスタＳＧ１はオフ状態となり、選択セルのチャネル電位は下がらず書き込みは行われない。その結果、選択セルのしきい値は上昇しない。この状態を図５Ｄに示す。
【００２３】
上記（ｉ）〜（ｉｉｉ）の３つの書き込み状態を選択することで、選択セルのしきい値上昇に対して、それぞれ“ΔＶｐｇｍ×２”、“ΔＶｐｇｍ”、“上昇無し”の３つの結果を期待することができる。
【００２４】
次に、上記書き込み動作の間に行われるベリファイ動作の第１例について説明する。図６は、第１実施形態に係る不揮発性半導体記憶装置が行うベリファイ動作の第１例を示す流れ図である。
【００２５】
図６に示すように、まず、ワード線ＷＬの電位をＶｐｇｍとして選択セルにデータを書き込む（ＳＴ．１）。
【００２６】
書き込み終了後に、選択セルが満たさなければならない最低のしきい値をＶｖｅｒｉｆｙとする。この場合、まず、ワード線ＷＬの電位をＶｖｅｒｉｆｙ−ΔＶｐｇｍとして選択セルからデータを読み出す（ＳＴ．２：ベリファイ１）。読み出しの結果、選択セルがオンし、ビット線ＢＬの電位が低下したとする。ビット線ＢＬの電位を低下させたセルをＡ群とする（ｉｆ  ＮＧ）。Ａ群のセルのしきい値はＶｖｅｒｉｆｙ−ΔＶｐｇｍより低い。
【００２７】
次に、ワード線ＷＬの電位をＶｖｅｒｉｆｙとして選択セルからデータを読み出す（ＳＴ．３：ベリファイ２）。この時、選択セルに電流が流れ、ビット線ＢＬの電位を低下させたセルで、かつＡ群に含まれないセルをＢ群とする（ｉｆ  ＮＧ）。Ｂ群のセルのしきい値はＶｖｅｒｉｆｙ−ΔＶｐｇｍ以上であり、かつＶｖｅｒｉｆｙより低い。Ａ群及びＢ群のどちらにも含まれなかった残りのセルをＣ群とする。Ｃ群のセルのしきい値はＶｖｅｒｉｆｙ以上である。この後、ワード線ＷＬの電位をΔＶｐｇｍ×２上昇させて、追加書き込みを行う（ＳＴ．４：追加書き込み）。追加書き込みの際、Ａ群、Ｂ群、Ｃ群のセルを、それぞれ（ｉ）、（ｉｉ）、（ｉｉｉ）の状態に対応させる。追加書き込み前後の状態について以下にまとめる。
【００２８】
Ａ群…（ｉ）書き込み状態：
・追加書き込み前のしきい値はＶｖｅｒｉｆｙ−ΔＶｐｇｍ以下
・追加書き込み中のしきい値上昇はΔＶｐｇｍ×２
・追加書き込み後のしきい値はＶｖｅｒｉｆｙ＋ΔＶｐｇｍ以下
・追加書き込みで制御可能なしきい値幅はΔＶｐｇｍ×２
Ｂ群…（ｉｉ）書き込み抑制状態：
・追加書き込み前のしきい値はＶｖｅｒｉｆｙ−ΔＶｐｇｍ以上、かつＶｖｅｒｉｆｙより低い
・追加書き込み中のしきい値上昇はΔＶｐｇｍ
・追加書き込み後のしきい値はＶｖｅｒｉｆｙ以上、かつＶｖｅｒｉｆｙ＋ΔＶｐｇｍ以下
・追加書き込みで制御可能なしきい値幅はΔＶｐｇｍ
Ｃ群…（ｉｉｉ）書き込み禁止状態：
・追加書き込み前のしきい値はＶｖｅｒｉｆｙ以上
・追加書き込み中のしきい値上昇は無し
・追加書き込み後のしきい値は追加書き込み前の状態を維持
上記書き込み動作時の電位制御、及び第１例に係るベリファイ動作にそれぞれ従った際の動作波形例を図７に示しておく。
【００２９】
次に、ベリファイ動作の第２例について説明する。図８は、第１実施形態に係る不揮発性半導体記憶装置が行うベリファイ動作の第２例を示す流れ図である。上記第１例では、ワード線ＷＬの電位をＶｖｅｒｉｆｙ−ΔＶｐｇｍとしてベリファイした後、ワード線ＷＬの電位をＶｖｅｒｉｆｙとして再度ベリファイすることで、３つの書き込み状態（ｉ）〜（ｉｉｉ）を判定した。３つの書き込み状態（ｉ）〜（ｉｉｉ）は、ワード線ＷＬの電位をＶｖｅｒｉｆｙとしてベリファイした後、ワード線ＷＬの電位をＶｖｅｒｉｆｙ−ΔＶｐｇｍとして再度ベリファイすることでも判定できる。本第２例はそのように判定する例である。
【００３０】
図８に示すように、まず、ワード線ＷＬの電位をＶｐｇｍとして選択セルにデータを書き込む（ＳＴ．１）。
【００３１】
書き込み終了後に、ワード線ＷＬの電位をＶｖｅｒｉｆｙとして選択セルからデータを読み出す（ＳＴ．２：ベリファイ１）。読み出しの結果、選択セルがオフし、ビット線ＢＬが放電されなかった場合には追加書き込み前のしきい値はＶｖｅｒｉｆｙ以上であると判定し（ｉｆ  ＯＫ）、ビット線ＢＬの電位をＶＢＬｉｎｈｉｂｉｔとする（ＳＴ．３：書き込み終了）。選択セルがオンし、ビット線ＢＬが放電された場合には、ビット線ＢＬの電位の設定を次の読み出しの結果に委ねる（ｉｆ  ＮＧ）。
【００３２】
次に、ワード線ＷＬの電位をＶｖｅｒｉｆｙ−ΔＶｐｇｍとして選択セルからデータを読み出す（ＳＴ．４：ベリファイ２）。読み出しの結果、選択セルがオフし、ビット線ＢＬが放電されなかった場合には、追加書き込み前のしきい値はＶｖｅｒｉｆｙ−ΔＶｐｇｍ以上、かつＶｖｅｒｉｆｙより低いと判定し（ｉｆ  ＯＫ）、ビット線ＢＬの電位をＶＢＬｐｇｍ＋ΔＶｐｇｍとする（ＳＴ．５：書き込み抑制状態へ）。選択セルがオンし、ビット線ＢＬが放電された場合には、追加書き込み前のしきい値はＶｖｅｒｉｆｙ−ΔＶｐｇｍ以下と判定し（ｉｆ  ＮＧ）、ビット線ＢＬの電位をＶＢＬｐｇｍとする（ＳＴ．６：書き込み状態へ）。この後、ワード線ＷＬの電位をΔＶｐｇｍ×２上昇させて、追加書き込みを行う（ＳＴ．７：追加書き込み）。
【００３３】
上記書き込み動作時の電位制御、及び第２例に係るベリファイ動作にそれぞれ従った際の動作波形例を図９に示しておく。
【００３４】
本第１実施形態に係る不揮発性半導体記憶装置によれば、次のような利点を得ることができる。書き込みに掛かる時間をＴｐｇｍ、ベリファイに掛かる時間をＴｖｅｒｉｆｙとする。これらの時間には電位が安定するまでの時間や、書き込み動作時、ベリファイ動作時に電位が与えられるノードを初期状態に復旧する時間など、実際に動作パルスを発生させるために必要な全ての時間を含むものとする。図１０に示すように、典型例（Ｃｏｎｖｅｎｔｉｏｎａｌ）と第１実施形態（Ｐｒｏｐｏｓｅｄ）とを比較すると、第１実施形態では、書き込み電位をΔＶｐｇｍ×２上昇させるまでに、書き込み動作（ＷＲＩＴＥ）が一回分少なくなる。このため、書き込み電位をΔＶｐｇｍ×２上昇させるまでの時間は、典型例に対してＴｐｇｍ短くなる。これにより、高速な書き込み動作が行える。また、書き込み時の電位制御として書き込み抑制電位を設定するので、制御可能なしきい値幅は、ΔＶｐｇｍ×２ではなく、ΔＶｐｇｍとなる。これにより、しきい値幅の制御を、典型例と同等に高精度に行うことができる。しかも、電位制御はビット線ＢＬ毎に個別に行うので、しきい値分布幅制御を、セルトランジスタ一つ一つに対して高精度に行うことができる。
【００３５】
また、ベリファイ動作をより詳細に説明すると、ワード線電位設定時間、ビット線プリチャージ時間、ビット線放電時間、ビット線電位センス時間、電位復旧時間の主に５つの時間からなる。ベリファイ動作の第２例に従った図９の動作波形図には、ベリファイ動作を二回の独立した読み出し動作としている。しかし、ワード線電位設定時間、及びビット線放電時間を適切に設定することにより、ビット線電位センス時間後に、ワード線電位のみを変更して、ビット線からの追加放電を行う一連の読み出しとして行うことも可能である。これは、ベリファイ動作の第１例に従った図７に示されている。故に、ベリファイ動作の第１例では、その第２例に比べて、ビット線プリチャージ時間、及び電位復旧時間をそれぞれ一回づつ少なくでき、より高速動作が可能となる、という利点がある。
【００３６】
また、書き込み抑制状態では、選択ゲートＳＧ１が十分オンするという状態さえ満たせば、ビット線電位を、さらに上昇させることが可能である。このため、例えば、追加書き込み時に、ワード線電位をΔＶｐｇｍ×３ずつ上昇させたい場合は、書き込み状態として次の４つ選択することも可能である。
【００３７】
（ｉ）  書き込み状態
・ビット線電位＝ＶＢＬｐｇｍ
（ｉｉ）  書き込み抑制状態１
・ビット線電位＝ＶＢＬｐｇｍ＋ΔＶｐｇｍ
（ｉｉｉ）  書き込み抑制状態２
・ビット線電位＝ＶＢＬｐｇｍ＋ΔＶｐｇｍ×２
（ｉｖ）  書き込み禁止状態
・ビット線電位＝ＶＢＬｉｎｈｉｂｉｔ
４つの書き込み状態（ｉ）〜（ｉＶ）を判定するには、例えば、ワード線ＷＬに与える電位をＶｖｅｒｉｆｙ−ΔＶｐｇｍ×２、Ｖｖｅｒｉｆｙ−ΔＶｐｇｍ、Ｖｖｅｒｉｆｙの３つとし、合計３回の読み出しを行えば良い。この場合、制御されるしきい値幅は典型例と同等に保ちながら、書き込み電位をΔＶｐｇｍ×３上昇させるまでの時間を、典型例に対してＴｐｇｍ×２短縮することが可能である。
【００３８】
同様に、追加書き込み時に、ワード線電位をΔＶｐｇｍ×ｎずつ上昇させたい場合には、書き込み状態として次のｎ＋１個を選択することも可能である。ただし、ｎは１以上の整数である。
【００３９】
（ｉ）  書き込み状態
・ビット線電位＝ＶＢＬｐｇｍ
（ｉｉ）  書き込み抑制状態１
・ビット線電位＝ＶＢＬｐｇｍ＋ΔＶｐｇｍ
（ｉｉｉ）  書き込み抑制状態２
・ビット線電位＝ＶＢＬｐｇｍ＋ΔＶｐｇｍ×２
…
（ｎ）  書き込み抑制状態ｎ−１
・ビット線電位＝ＶＢＬｐｇｍ＋ΔＶｐｇｍ×ｎ−１
（ｎ＋１）  書き込み禁止状態
・ビット線電位＝ＶＢＬｉｎｈｉｂｉｔ
ｎ＋１の書き込み状態（ｉ）〜（ｎ＋１）を判定するには、例えば、ワード線ＷＬに与える電位をＶｖｅｒｉｆｙ−ΔＶｐｇｍ×（ｎ−１）、Ｖｖｅｒｉｆｙ−ΔＶｐｇｍ×（ｎ−２）、…、Ｖｖｅｒｉｆｙ−ΔＶｐｇｍ×２、Ｖｖｅｒｉｆｙ−ΔＶｐｇｍ、Ｖｖｅｒｉｆｙのｎ個とし、合計ｎ回の読み出しを行えば良い。この場合、制御されるしきい値幅は典型例と同等に保ちながら、書き込み電位をΔＶｐｇｍ×ｎ上昇させるまでの時間を、典型例に対してＴｐｇｍ×（ｎ−１）短縮することが可能である。
【００４０】
以上、第１実施形態によれば、書き込み時のビット線に離散的な電位を設定可能なメモリにおいて、それぞれについて適切に設定されたべリファイ読み出しを行い、その結果によって次回の書き込み時のビット線電位を決定させることにより、しきい値の制御精度の劣化を最低限に抑えながら、高速な書き込み動作が可能となる。あるいは、書き込み速度の劣化を最低限に抑えながら、しきい値制御精度を向上させることが可能である。
【００４１】
本第１実施形態での書き込み時のビット線電位の上限は、選択ゲートＳＧ１が十分オンすることの条件で与えられる。そのため、ΔＶｐｇｍが小さい場合、例えば、多値メモリのように、高精度のしきい値制御が必要な場合に、その利点をよりよく得ることが可能である。
【００４２】
本第１実施形態では、ベリファイ時のワード線電位変動の最小量が、書き込み時のビット線電位変動の最小量と同一として説明したが、適切な校正法が規定され、書き込み時のビット線電位の上昇により抑制されるしきい値分と１対１に対応してさえいれば、上述した読み出し方法と異なるベリファイ手法を選択しても、この発明に係るしきい値制御の実現が可能であることは明らかである。
【００４３】
例えば、選択セルのしきい値は、ベリファイ動作において選択セルのゲート電極に与える電位を変更する他、ベリファイ動作においてビット線に与える初期充電電位、ビット線の電位を判定する判定基準電位、及びビット線電位を判定する判定基準時間の少なくともいずれか１つを変更し、ベリファイ読み出しを２回以上行って検知することが可能である。また、これらベリファイ手法を様々に組み合わせることも可能である。
【００４４】
また、例えば、ベリファイ電位として負のワード線電位が必要になった場合、セルトランジスタの存在する基板あるいは共通ソース線に正バイアスを加えて読み出しを行う手法が一般的であるが、必要なワード線電位などの条件により複数のベリファイ手法を組み合わせて使用することも可能である。
【００４５】
（第２実施形態）
図１１は、読み出し時に選択セルを流れるセル電流の時間推移を示した図である。選択したビット線ＢＬを所定の電位に昇圧し、選択ゲート及び非選択ＷＬをオンさせる。この時選択したワード線ＷＬには判定を行いたいしきい値に対応した電位を与える。ベリファイ時の場合は、選択セルの満たさなければならない最低しきい値、即ちＶｖｅｒｉｆｙを与える場合もあるが、セルトランジスタ特性などから選択セルのしきい値を最も精度よく算出可能な電位に設定しても良い。選択セルのしきい値がＶｖｅｒｉｆｙに対して低い場合は、セル電流が流れてビット線の電位が低下していく。逆に選択セルのしきい値が高い場合、セル電流は流れずビット線電位は高いまま保持される。選択セルのしきい値がＶｖｅｒｉｆｙより低い場合でも、セルトランジスタの電流特性により、セル電流は選択セルのしきい値がＶｖｅｒｉｆｙに近づくに従って減少していく。ビット線電位の時間推移は、ビット線容量をセル電流で放電する過渡特性であり、セル電流が多いほど短時間でビット線電位は低下し、セル電流が少ないとビット線電位の低下は遅くなる。
【００４６】
上記特性を利用したベリファイ方法を図１２に示す。図１２は、しきい値がＶｖｅｒｉｆｙ−ΔＶｐｇｍ×４、Ｖｖｅｒｉｆｙ−ΔＶｐｇｍ×３、Ｖｖｅｒｉｆｙ−ΔＶｐｇｍ×２、Ｖｖｅｒｉｆｙ−ΔＶｐｇｍ×１、Ｖｖｅｒｉｆｙ、の場合のセル電流の時間推移を示す。ビット線ＢＬには、ビット線電位が所定の電位Ｖｓｅｎｓｅを下回った時間（放電時間）を記憶する回路を接続する。上記しきい値の場合の放電時間をそれぞれ、Ｔｓｅｎｓｅ１、Ｔｓｅｎｓｅ２、Ｔｓｅｎｓｅ３、Ｔｓｅｎｓｅ４、Ｔｓｅｎｓｅ５、とする。セル電流とビット線の放電特性とは一対一に対応するため、上記放電時間から選択セルのしきい値を算出することができる。そのため、放電時間を測定し、書き込み時のビット線電位に反映させることにより、しきい値の制御精度の劣化を最低限に抑えながら、高速な書き込み動作が可能となる。放電時間と選択セルのしきい値、書き込み時のビット線電位の組み合わせの一例を表１に示す。
【００４７】
【表１】
2004185659.tif 000003
第２実施形態での放電時間と、書き込み時のビット線電位との関係を図１３に示す。表１に示した例は図中の白丸で表すが、放電時間を連続的な値で記録し、かつ書き込み時のビット線電位も連側的な電位を設定すれば、書き込み後のしきい値分布幅は限りなく０に近づけることが可能である。その場合のビット線電位は、図１３中の直線によって規定される。放電時間がＴｓｅｎｓｅ１より短いものは、選択セルのしきい値がまだ低すぎるため、ビット線にＶＢＬｐｇｍを与えて書き込み状態とする。逆にＴｓｅｎｓｅ５より長いものは、選択セルのしきい値がＶｖｅｒｉｆｙを超えているので、ビット線にＶＢＬｉｎｈｉｂｉｔを与えて書き込み禁止状態とする。
【００４８】
（第３実施形態）
別のベリファイ方法を利用した第３実施形態を図１４に示す。図１４は、読み出し時に選択セルを流れるセル電流の時間推移を示した図である。本第３実施形態が第２実施形態と異なるところは次の通りである。第２実施形態では、選択セルのしきい値を、ベリファイ動作においてビット線の電位が所定電位Ｖｓｅｎｓｅに達する時間に基づき検知した。対して本第３実施形態では、選択セルのしきい値を、ベリファイ動作において所定時間Ｔｓｅｎｓｅ経過時のビット線の電位に基づき検知する。図１４は、しきい値がＶｖｅｒｉｆｙ−ΔＶｐｇｍ×４、Ｖｖｅｒｉｆｙ−ΔＶｐｇｍ×３、Ｖｖｅｒｉｆｙ−ΔＶｐｇｍ×２、Ｖｖｅｒｉｆｙ−ΔＶｐｇｍ×１、Ｖｖｅｒｉｆｙ、の場合のセル電流の時間推移を示す。ビット線ＢＬには、所定時間Ｔｓｅｎｓｅ経過時のビット線の電位を記憶する回路を接続する。上記しきい値の場合の放電後のビット線電位をそれぞれ、Ｖｓｅｎｓｅ１、Ｖｓｅｎｓｅ２、Ｖｓｅｎｓｅ３、Ｖｓｅｎｓｅ４、Ｖｓｅｎｓｅ５、とする。セル電流とビット線の放電特性とは一対一に対応するため、上記放電後のビット線電位から選択セルのしきい値を算出することができる。そのため、放電後のビット線電位を測定し、書き込み時のビット線電位に反映させることにより、しきい値の制御精度の劣化を最低限に抑えながら、高速な書き込み動作が可能となる。放電後のビット線電位と選択セルのしきい値、書き込み時のビット線電位の組み合わせの一例を表２に示す。
【００４９】
【表２】
2004185659.tif 000004
第３実施形態での放電後のビット線ＢＬ電位と、書き込み時のビット線電位との関係を図１５に示す。表２に示した例は図中の白丸で表すが、放電後のビット線電位を連続的な値で記録し、かつ書き込み時のＢＬ電位も連側的な電位を設定すれば、書き込み後のしきい値分布幅は限りなく０に近づけることが可能である。その場合のビット線電位は、図１５中の直線によって規定される。放電後のビット線電位がＶｓｅｎｓｅ１より低いものは、選択セルのしきい値がまだ低すぎるため、ビット線にＶＢＬｐｇｍを与えて書き込み状態とする。逆にＶｓｅｎｓｅ５より高いものは、選択セルのしきい値がＶｖｅｒｉｆｙを超えているので、ビット線にＶＢＬｉｎｈｉｂｉｔを与えて書き込み禁止状態とする。
【００５０】
（第４実施形態）
第４実施形態として、上記第１〜第３実施形態に不揮発性半導体記憶装置を実現できる装置構成の一例を説明する。
【００５１】
図１６は、第４実施形態に係る不揮発性半導体記憶装置を示すブロック図である。
【００５２】
図１６に示すように、列方向（ＣＯＬＵＭＮ）に沿って複数のビット線ＢＬ（ＢＬｋ−１〜ＢＬｋ＋１）が形成されている。ビット線ＢＬには、それぞれ不揮発性メモリセルトランジスタＭＣを含むメモリセルが接続されている。本例ではメモリセルの一例としてＮＡＮＤ型セル（ＮＡＮＤ  ｃｅｌｌ）を例示する。列方向と交差する行方向（ＲＯＷ）に沿って並ぶセルトランジスタＭＣのゲート電極は、ワード線ＷＬ（ＷＬ１〜ＷＬ８）を介して各々接続されている。ビット線ＢＬにはそれぞれ、データ読み出し時に、初期充電電位、例えば、読み出し電位（ＶＢＬｒｅａｄ）を与える充電回路１、及びビット線駆動回路２がそれぞれ接続されている。充電回路１にはそれぞれ、例えば、読み出し制御信号Ｓｒｅａｄが与えられる。充電回路１は制御信号Ｓｒｅａｄに従ってビット線ＢＬを初期充電電位に充電する。これにより、一つのワード線ＷＬに接続された複数のセルトランジスタＭＣからデータが同時に読み出される。駆動回路２にはそれぞれ、検知回路（Ｄｅｔｅｃｔｉｏｎ  ＣＫＴ．）２１、記憶回路（Ｓｔｏｒａｇｅ  ＣＫＴ．）２２、電位設定回路２３が含まれている。検知回路２１は、例えば、書き込みベリファイ動作においてセルトランジスタのしきい値を検知する。検知回路２１の具体的一例はセンス回路である。記憶回路２２は、検知回路２１によって検知されたしきい値を記憶する。記憶回路２２の具体的一例はデータラッチ回路である。記憶回路２２は、第１実施形態に従えば２回以上行ったベリファイ読み出しの結果を記憶し、第２実施形態に従えばビット線ＢＬの電位が所定電位Ｖｓｅｎｓｅに達した時間を記憶し、第３実施形態に従えば所定時間Ｔｓｅｎｓｅ経過時のビット線ＢＬの電位を記憶する。このようにして記憶回路２２は、選択セルのしきい値を記憶する。電位設定回路２３は、記憶回路２２に記憶されたしきい値に基づき、書き込みベリファイ動作に続く書き込み動作においてビット線ＢＬの電位を、データ書き込みを禁止する書き込み禁止電位ＶＢＬｉｎｈｉｂｉｔ、データ書き込みを行う書き込み電位ＶＢＬｐｇｍ、及びＶＢＬｉｎｈｉｂｉｔとＶＢＬｐｇｍとの間の電位を持ち、書き込み量を抑制しながらデータ書き込みを行う書き込み抑制電位ＶＢＬｐｇｍ＋ΔＶｐｇｍに設定する。不揮発性半導体記憶装置を、例えば、上記構成とすることにより、第１〜第３実施形態により説明した電位制御、ベリファイ動作を実現することができる。なお、図１６には、ビット線ＢＬｋ−１をＶＢＬｉｎｈｉｂｉｔ（Ｖ３）に、ビット線ＢＬｋをＶＢＬｐｇｍ（Ｖ１）に、ビット線ＢＬｋ＋１をＶＢＬｐｇｍ＋ΔＶｐｇｍ（Ｖ２）に設定している状態が示されている。
【００５３】
（第５実施形態）
第５実施形態として、上記実施形態で説明した不揮発性半導体記憶装置を使用したアプリケーションの一例を説明する。
【００５４】
図１７は、この発明の第５実施形態に係るメモリカードの一例を示すブロック図である。
【００５５】
図１７に示すように、メモリカード９７には、主記憶であるメモリチップ（Ｆｌａｓｈ  ｍｅｍｏｒｙ）９２と、メモリチップ９２を制御するコントローラチップ（ｃｏｎｔｒｏｌｌｅｒ）９１とが含まれている。図１７には、コントローラチップ９１に含まれるいくつかの回路ブロックのうち、特に主記憶に関係する回路ブロックのみを説明する。
【００５６】
主記憶に関係する回路ブロックとしては、例えば、シリアル／パラレル及びパラレル／シリアルインターフェース（Ｓｅｒｉａｌ／Ｐａｒａｌｌｅｌ  ａｎｄ  Ｐａｒａｌｌｅｌ／Ｓｅｒｉａｌ  Ｉｎｔｅｒｆａｃｅ）９３、ページバッファ（Ｐａｇｅ  Ｂｕｆｆｅｒ）９４、メモリインターフェース（Ｍｅｍｏｒｙ  Ｉｎｔｅｒｆａｃｅ）９５が含まれる。
【００５７】
インターフェース９３は、データをメモリチップ９２に書き込む際、例えば、シリアルな入力データ（Ｉｎｐｕｔ  ｄａｔａ）を、パラレルな内部データに変換する。変換されたパラレルな内部データは、ページバッファ９４に入力され、ここに蓄積される。蓄積された内部データは、メモリインターフェース９５を介して、メモリチップ９２に書き込まれる。
【００５８】
また、データを、メモリカード９７から読み出す際には、メモリチップル９２から読み出したデータを、メモリインターフェース９５を介して、ページバッファ９４に入力し、ここに蓄積する。蓄積された内部データは、インターフェース９３に入力され、ここでパラレルな内部データが、シリアルな出力データ（Ｏｕｔｐｕｔ  ｄａｔａ）に変換されて、メモリカード９７の外に出力される。
【００５９】
このようなコントローラチップ９１．及びメモリチップ９２が、図１７に示すように、カード型外装体（Ｃａｒｄ  ｔｙｐｅ  Ｐａｃｋａｇｅ）に収容、あるいは搭載、あるいは貼り付けられることで、メモリカードとして機能する。
【００６０】
上記実施形態により説明した不揮発性半導体記憶装置は、メモリチップ９２内のメモリ回路９６に使用される。上記実施形態により説明した半導体記憶装置は、高速な書き込み動作を行いつつ、かつ高精度なしきい値分布幅制御を可能とする。従って、上記実施形態に係る半導体記憶装置を使用したメモリカード９７によれば、メモリカード９７と、これが接続される電子機器との間でのデータのやりとり、特に電子機器からのデータ書き込みを高速に行える、という利点を得ることができる。この利点故に、上記実施形態に係る半導体記憶装置を使用したメモリカード９７は、高速なデータ書き込みを要求される電子機器、例えば、ビデオカメラ、デジタルスチルカメラ、パーソナルデジタルアシスタント等の記録メディアとして有用である。
【００６１】
以上、上記実施形態に係る不揮発性半導体記憶装置によれば、書き込みベリファイの結果に従い、ビット線電位を個別に制御することにより、メモリセルのしきい値の制御精度を劣化させずに書き込み動作の高速化を図ることができる。
【００６２】
また、この発明は、上記実施形態それぞれに限定されるものではなく、その実施にあたっては、発明の要旨を逸脱しない範囲で種々に変形することが可能である。例えば、上記実施形態ではメモリセルの一例としてＮＡＮＤ型セルを例示したが、この発明はＮＡＮＤ型セルを含むＮＡＮＤ型不揮発性半導体記憶装置に限って適用されるものではない。例えば、図１８に示すように、ＡＮＤ型セルを含むＡＮＤ型不揮発性半導体記憶装置にも適用することができるし、ＮＡＮＤ型、ＡＮＤ型以外の不揮発性半導体記憶装置にも適用することができる。
【００６３】
また、上記実施形態はそれぞれ、単独で実施することが可能であるが、適宜組み合わせて実施することも、もちろん可能である。
【００６４】
また、上記実施形態には、種々の段階の発明が含まれており、各実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。
【００６５】
また、上記実施形態では、この発明を不揮発性半導体記憶装置に適用した例に基づき説明したが、上述したような不揮発性半導体記憶装置を内蔵した半導体集積回路装置、例えばプロセッサ、システムＬＳＩ等もまた、この発明の範疇である。
【００６６】
【発明の効果】
この発明によれば、高速な書き込み動作を行いつつ、かつ高精度なしきい値分布幅制御を可能とする不揮発性半導体記憶装置及びそのデータ書き込み方法を提供できる。
【図面の簡単な説明】
【図１】図１は典型例に係る不揮発性半導体記憶装置を示すブロック図
【図２】図２は典型例に係る不揮発性半導体記憶装置が行うベリファイ動作を示す流れ図
【図３】図３は典型例に係る不揮発性半導体記憶装置の動作波形を示す動作波形図
【図４】図４はベリファイ前後のしきい値分布を示す図
【図５】図５Ａ、図５Ｂ、図５Ｃ及び図５Ｄはこの発明の第１実施形態に係る不揮発性半導体記憶装置が行う電位制御の一例を示す図
【図６】図６はこの発明の第１実施形態に係る不揮発性半導体記憶装置が行うベリファイ動作の第１例を示す流れ図
【図７】図７はこの発明の第１実施形態に係る不揮発性半導体記憶装置の動作波形の第１例を示す動作波形図
【図８】図８はこの発明の第１実施形態に係る不揮発性半導体記憶装置が行うベリファイ動作の第２例を示す流れ図
【図９】図９はこの発明の第１実施形態に係る不揮発性半導体記憶装置の動作波形の第２例を示す動作波形図
【図１０】図１０はこの発明の第１実施形態の書き込みと典型的な書き込みとを対比して示す図
【図１１】図１１は読み出し時におけるビット線電位ＶＢＬと時間との関係を示す図
【図１２】図１２はこの発明の第２実施形態に係る不揮発性半導体記憶装置が行うベリファイ方法の一例を示す図
【図１３】図１３はこの発明の第２実施形態に係る不揮発性半導体記憶装置の書き込み時のビット線電位と放電時間との関係を示す図
【図１４】図１４はこの発明の第３実施形態に係る不揮発性半導体記憶装置が行うベリファイ方法の一例を示す図
【図１５】図１５はこの発明の第３実施形態に係る不揮発性半導体記憶装置の書き込み時のビット線電位と放電後のビット線電位との関係を示す図
【図１６】図１６はこの発明の第４実施形態に係る不揮発性半導体記憶装置を示すブロック図
【図１７】図１７はこの発明の第５実施形態に係るメモリカードの一例を示すブロック図
【図１８】図１８はこの発明を適用できる不揮発性半導体記憶装置を示すブロック図
【符号の説明】
１…充電回路、２…ビット線駆動回路、２１…検知回路、２２…記憶回路、２３…電位設定回路、９１…コントローラチップ、９２…メモリチップ、９３…シリアル／パラレル及びパラレル／シリアルインターフェース、９４…ページバッファ、９５…メモリインターフェース、９６…メモリ回路、９７…メモリカード
【図１】
2004185659.tif 000005
【図２】
2004185659.tif 000006
【図３】
2004185659.tif 000007
【図４】
2004185659.tif 000008
【図５】
2004185659.tif 000009
【図６】
2004185659.tif 000010
【図７】
2004185659.tif 000011
【図８】
2004185659.tif 000012
【図９】
2004185659.tif 000013
【図１０】
2004185659.tif 000014
【図１１】
2004185659.tif 000015
【図１２】
2004185659.tif 000016
【図１３】
2004185659.tif 000017
【図１４】
2004185659.tif 000018
【図１５】
2004185659.tif 000019
【図１６】
2004185659.tif 000020
【図１７】
2004185659.tif 000021
【図１８】
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