(57)【要約】【課題】複数の電圧領域を有するＩＣ設計にわたって信号を平衡化する方法を提供すること。【解決手段】この方法は、電圧ツリーを使用して、電圧領域より上のトップ・レベルで信号を平衡化する。次いで、最悪の場合と最良の場合の信号待ち時間を使用して、各電圧領域内の平均待ち時間を求める。次いで、最も遅い平均待ち時間に基づく目標レベルに達するまで各領域内の待ち時間を増分することにより、設計の他のレベルで信号を平衡化する。【選択図】図１
2004214650.tif 000002
【特許請求の範囲】
【請求項１】
ＩＣ設計で電圧アイランド領域にわたって信号を平衡化する方法であって、
前記電圧領域より上の階層レベルで信号を平衡化するステップと、
前記ＩＣ内の前記電圧領域にわたって変動する動作条件に応じて、前記設計内の他のレベルで信号を平衡化するステップとを含む方法。
【請求項２】
変動する電圧動作条件が、最悪の場合の条件と最良の場合の条件である請求項１に記載の方法。
【請求項３】
前記電圧領域内の経路についての平均待ち時間を計算するステップをさらに含む請求項２に記載の方法。
【請求項４】
前記平均待ち時間が、前記最悪の場合の条件と前記最良の場合の条件の間の中間点である請求項３に記載の方法。
【請求項５】
前記電圧領域の前記経路中の前記遅延を反復的に増加させて目標の遅延に整合させるステップをさらに含む請求項３に記載の方法。
【請求項６】
前記目標遅延が、各電圧領域の前記平均待ち時間を検査し、最も遅い待ち時間を選ぶことによって決定される請求項５に記載の方法。
【請求項７】
前記最良の場合の条件および最悪の場合の条件が各反復の間に求められ、前記平均待ち時間が前記条件に基づいて再計算される請求項５に記載の方法。
【請求項８】
前記平衡化が、プログラム可能遅延要素を使用することによって行われる請求項１に記載の方法。
【請求項９】
前記設計で電圧ジターも考慮される請求項１に記載の方法。
【請求項１０】
前記信号がクロック信号である請求項１に記載の方法。
【請求項１１】
複数の電圧領域を有するＩＣ設計にわたって信号を平衡化する方法であって、
前記電圧領域より上の階層レベルで信号を平衡化するステップと、
各電圧領域内の平均待ち時間を求めるステップと、
各電圧領域を有するという目標でプログラム可能遅延要素を増分することにより、前記設計内の他のレベルで信号を平衡化するステップとを含む方法。
【請求項１２】
集積回路設計内の電圧領域にわたって信号を平衡化するための方法ステップを実施するために、マシンで実行可能な命令のプログラムを有形に実施する、前記マシンで読取り可能なプログラム記憶装置であって、前記方法が、
前記電圧領域より上の階層レベルで信号を平衡化するステップと、
前記ＩＣ内の前記電圧領域にわたって変動する動作条件に応じて、前記設計内の他のレベルで信号を平衡化するステップとを含むプログラム記憶装置。
【請求項１３】
前記方法ステップの前記変動する電圧動作条件が、最悪の場合の条件と最良の場合の条件である請求項１２に記載のプログラム記憶装置。
【請求項１４】
前記方法ステップが前記電圧領域内の経路についての平均待ち時間を計算するステップをさらに含む請求項１３に記載のプログラム記憶装置。
【請求項１５】
前記方法ステップの前記平均待ち時間が、前記最悪の場合の条件と前記最良の場合の条件の間の中間点である請求項１４に記載のプログラム記憶装置。
【請求項１６】
前記方法ステップが前記電圧領域の前記経路中の前記遅延を反復的に増加させて目標の遅延に整合させるステップをさらに含む請求項１４に記載のプログラム記憶装置。
【請求項１７】
前記方法ステップの前記目標遅延が、各電圧領域の前記平均待ち時間を検査し、最も遅い待ち時間を選ぶことによって決定される請求項１６に記載のプログラム記憶装置。
【請求項１８】
前記方法ステップの前記最良の場合の条件および最悪の場合の条件が各反復の間に求められ、前記平均待ち時間が前記条件に基づいて再計算される請求項１６に記載のプログラム記憶装置。
【請求項１９】
前記方法ステップの前記平衡化が、プログラム可能遅延要素を使用することによって行われる請求項１２に記載のプログラム記憶装置。
【請求項２０】
前記方法ステップが電圧ジターも前記設計で考慮される請求項１２に記載のプログラム記憶装置。
【請求項２１】
集積回路設計内の電圧領域にわたって信号を平衡化するための方法ステップを実施するために、マシンで実行可能な命令のプログラムを有形に実施する、前記マシンで可読なプログラム記憶装置であって、前記方法が、
前記電圧領域より上の階層レベルで信号を平衡化するステップと、
各電圧領域内の平均待ち時間を求めるステップと、
各電圧領域を有するという目標でプログラム可能遅延要素を増分することにより、前記設計内の他のレベルで信号を平衡化するステップとを含むプログラム記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に信号平衡化に関し、詳細には、複数の電圧領域に及ぶ信号を平衡化する方法、システム、およびソフトウェアに関する。
【背景技術】
【０００２】
半導体産業では、単一のダイ上に詰め込むことのできる回路数および機能数が常に増加している。加工寸法が縮小するにつれ、この能力は天文学的な速度で成長した。単一ダイ上に完全に機能するシステムを載せる能力は、今や例外ではなく標準となっている。この成長の結果として、ダイ／集積回路を機能アイランドの集合と見ることができる。
【０００３】
こうしたアイランドのうちの一部は互いに異なる電圧で動作し、別のアイランドは、スタンバイ・モードまたはスリープ・モードに切り換わることができるが、さらに別のアイランドは、雑音のある回路から分離する必要がある。これらの異なるアイランドを単一の集積回路上で組み合わせるためには、通信（クロック、信号など）、電力、および出力結果を伝播させるための技法および回路が必要である。
【０００４】
電圧アイランドを用いない設計では、全信号は、同一の電力レール上で動作する。電圧が最良の場合（「ＢＣ」）の条件と最悪の場合（「ＷＣ」）の条件との間で変動しても、電力レール上のあらゆるバッファは、平衡化のために同一の電圧で動作すると想定される。しかし、電圧アイランドを使用する場合、信号バッファは、別々の電力レールから電力供給を受ける。その結果、信号のバッファは、平衡化すべき電圧アイランド間および電圧領域間の様々な電圧条件で動作する。
【特許文献１】「Programmable Delay Method forHierarchical Signal Balancing」
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、複数の電力レール上で動作する信号、すなわち複数の電圧条件で動作する信号を平衡化するための方法および媒体である。加えて、本発明は、結果として生じる信号スキューをモデル化する方法を提供する。
【課題を解決するための手段】
【０００６】
ＩＣ設計での電圧アイランド領域にわたって信号を平衡化する本発明は、電圧領域より上の階層レベルで信号を平衡化するステップと、ＩＣ内の電圧領域にわたって変動する動作条件に応じて、設計内の他のレベルで信号を平衡化するステップとを含む。
【発明を実施するための最良の形態】
【０００７】
電圧アイランドは、２つの主な理由のために信号平衡化を複雑にする。１）信号が複数のランダム論理マクロ（ＲＬＭ）の間で分割され、設計、レイアウト、および平衡経路指定が各ＲＬＭ内で個々に実施される。動作の際に、各電圧アイランド内の電圧レベルは、最良の場合（ＢＣ）の条件と最悪の場合（ＷＣ）の条件の間で個々に浮動し、その結果、各電圧領域内の信号待ち時間が、周知の範囲にわたって個々に変動する。信号到達時間は、電圧レベルがＢＣ条件とＷＣ条件の間で浮動するときに、合計信号待ち時間の２０％を超えて変動する可能性がある。別々の電圧領域間の電圧レベルが個々に浮動することにより、追加のスキューが導入される。その結果、電圧アイランド設計での信号平衡化の目標は、ある特定の条件ではなく、すべての可能な動作条件の組合せにわたって信号を平衡化することである。
【０００８】
図１に、２つの電圧領域１および２と、設計のトップ・レベル３とを通じて延びる信号の例を示す。目標は、トップ・レベルまたは任意の電圧アイランドでの電圧条件の如何に関わらず、設計の階層全体にわたって各シンク８での信号の到達時間を平衡化することである。すべての電圧領域でＷＣ電圧を仮定して、信号ツリーが、各電圧アイランド内に別々に挿入され平衡化される。その結果は、トップ・レベルまたは任意の電圧アイランドでの電圧条件の如何に関わらず、図１の点Ａから点Ｂ、Ｄ、およびＦへの平衡化信号である。これら３つの経路に沿った信号源４からシンク８までの信号の待ち時間は、トップ・レベルの電圧条件だけに影響を受ける。トップ・レベルの電圧がＢＣ条件とＷＣ条件の間で変動するとき、点Ｂ、Ｄ、Ｆでの信号の到達時間は、平衡化されたままであると想定される。その結果、これらの各点６は、ツリーの残りの部分に対する「等価」開始点または共通開始点と呼ばれる。
【０００９】
ツリーの残りの部分については、経路Ｂ→Ｃ、Ｄ→Ｅ、およびＦ→Ｇ（セル経路６から８）が各電圧領域内で平衡化されるが、互いには平衡化されない。言い換えれば、信号の到達時間は、点Ｃのすべてのシンクについて合致する。しかし、点Ｃは点ＥまたはＧに対して平衡化されない。これら３つの経路それぞれを通る信号の待ち時間がある特定の電圧条件（例えばＷＣ電圧）で平衡化される場合、良く平衡化された（well-balanced）信号ツリーは、３つのすべての電圧領域がその特定の電圧条件で動作する場合にしか生成されない。各電圧アイランド内の電圧がＢＣ条件とＷＣ条件の間で浮動するとき、大域的設計にわたる各シンク８は追加のスキューを受ける。
【００１０】
電圧アイランド設計での信号平衡化の目的は、あらゆる可能な電圧条件にわたって信号の待ち時間を大域的に平衡化することである。これを実施するために、本発明の平衡化ツールは、各電圧アイランド内のＢＣ条件およびＷＣ条件での信号の待ち時間を検査し、各電圧アイランドの中間点を計算する。この中間点が、各経路についての「平均待ち時間」とみなされる（注：「平均待ち時間」は名目上の状態（nominal case）ではなく、平均待ち時間はＢＣ条件およびＷＣ条件だけに依存する）。各経路上のプログラム可能な遅延要素の遅延は、「平均待ち時間」が初期の目標に合致するまで漸進的に増加される。通常は、初期目標は最も遅い平均待ち時間である。
【００１１】
平衡化の各ステージの間、ＢＣ電圧条件およびＷＣ電圧条件が再評価され、更新後の平均待ち時間が計算される。平均待ち時間に平衡化することにより、個々の電圧アイランドがその動作範囲の端（すなわちＢＣ電圧またはＷＣ電圧）で動作するときに、信号スキューが最小となる。最終結果は、電圧条件の任意の組合せに対して最適に平衡化された信号であり、必ずしも特定の電圧条件で平衡化された信号ではない。
【００１２】
この方法の主な利点は、設計作業が完了した後で電圧アイランドの動作電圧範囲を変更することが可能であることである。これが可能なのは、遅延要素を再プログラムすることが容易であるために、信号待ち時間が依然として調節可能であるからである。したがって、本発明は、自動平衡化ルーチンを実装することが可能となるように、同時係属出願「Programmable Delay Method for Hierarchical Signal Balancing」に記載の方法を利用することが好ましい。
【００１３】
チップ設計が完了した後、しかし製造の前に、プログラム可能遅延要素の機能が固定される。そうすることにより、プログラム可能遅延要素が固定遅延ブロックとなり、そこで、加えられた遅延の量が各信号分岐について最適化される。しかし本発明はプログラム可能遅延方法に依存しない。例えば、電圧アイランド間の待ち時間目標を計算した後、プログラム可能遅延要素を用いずに手動で信号を平衡化することも可能である。
【００１４】
以下の例で、図１に示す経路Ｂ→Ｃ、Ｄ→Ｅ、およびＦ→Ｇについての（実験に基づく）例示的なＢＣ待ち時間およびＷＣ待ち時間を示す。ここで与えた例では、電圧アイランドが大域的設計よりも高い電圧で動作し、その結果、信号伝播がより高速であると仮定する。先に述べたように、点Ｂ、Ｄ、およびＦでの信号の到達時間は等しいと考えられるので、等価開始点からの各経路の待ち時間だけを考慮する。共通開始点からの待ち時間を使用することにより、平衡化中のトップ・レベル電圧領域と電圧アイランドとの間のどんな依存関係も除かれる。
【００１５】
【表１】
2004214650.tif 000003
【００１６】
表１に、各電圧アイランド内の平均信号到達時間を示す。ここに示す例では、経路Ｂ→ＣおよびＦ→Ｇは、トップ・レベルでの信号の到達時間よりも高速である。最も遅い平均待ち時間１．１０ｎｓが、平衡化に対する目標として選択される。平衡化の間、アルゴリズムは、各電圧領域の平均待ち時間を最適に整合させようと試みるときに、各電圧アイランドに沿う遅延を増分式に増加させる。各遅延が増分した後、アルゴリズムはＢＣ待ち時間およびＷＣ待ち時間を再評価して、更新後の平均待ち時間値を再計算する。
【００１７】
【表２】
2004214650.tif 000004
【００１８】
さらに数回反復した後、経路Ｂ→Ｃの待ち時間が１．１０ｎｓに可能な限り近づくように整合される。しかし、表２に示すように、経路Ｆ→Ｇ（電圧アイランド２）に沿った待ち時間はさらに処理を必要とする。いくらかの追加の調節を行った後、経路Ｆ→Ｇの平均待ち時間は元の経路と整合する。これを表３に示す。今の例を単純にするため、設計スキューが導入されておらず、完全な平衡化が可能であるという仮定を行っていることに留意されたい。設計スキューは、領域間の不完全な平衡化による平均待ち時間の差と、標準設計スキューとの和である。実際の設計では、わずかな平均待ち時間の不整合が存在し、それによって追加の設計スキューが生じる。
【００１９】
【表３】
2004214650.tif 000005
【００２０】
表３では、「電圧ジター」の概念を導入している。電圧ジターは、ＢＣ条件とＷＣ条件の間で電圧レベルが浮動するために信号の到達時間が平均待ち時間からずれる可能性のある最大量である。例えば、経路Ｄ→Ｅの待ち時間は、目標の１．１０ｎｓから最大で±０．２ｎｓだけ変動する。電圧領域内のすべての信号経路は任意の所与の時間では同一の電圧条件で動作するので、電圧ジターは、単一電圧領域内のシンクに影響を与えない。しかし、電圧領域間のタイミングを考慮するとき、スキューは、各電圧領域の電圧ジターと、領域間の任意の設計スキューとの和だけ増加する。
【００２１】
表３に示す例では、最大の追加のスキューは０．３０ｎｓである（Ｂ→Ｃ電圧ジター０．１ｎｓ＋Ｄ→Ｅ電圧ジター０．２ｎｓ＋Ｂ→ＣとＤ→Ｅの間の設計スキュー０．００ｎｓ）。この例に関して前の段落で述べたように、設計スキューが存在しないことに留意されたい。実際の設計ではこの可能性は低い。しかし、実際の設計で設計スキューをどのように考慮するかを見ることができる。経路Ｄ→ＥがＢＣ電圧（０．９ｎｓ）で動作し、経路Ｂ→ＣがＷＣ電圧（１．２ｎｓ）で動作するときに追加のスキューが最大となることは明らかである。０．３ｎｓの差は、０．９ｎｓと１．３ｎｓの間で変動する、点Ｅのシンクについての到達時間の範囲０．４ｎｓ未満であることに留意されたい。単に単一のタイミング・モードだけでなく、ＢＣタイミング・モードとＷＣタイミング・モードの両方で平衡化が考慮されるので、この改良が可能となる。
【００２２】
表４に、２つの信号平衡化の例と、対応する信号到達時間の範囲を示す。最後の２つの列は、特定の動作条件での平衡化を示す。この場合、各電圧領域がＷＣ電圧で動作すると仮定して、電圧領域が平衡化される。動作中に、あらゆる電圧領域がＷＣ電圧で動作する場合、電圧効果による全信号スキューは存在しない。しかし、経路Ｄ→ＥがＢＣ電圧にシフトした場合、シンク待ち時間は０．９０ｎｓから１．３０ｎｓに変化し、その結果、電圧効果による信号スキューは０．４０ｎｓとなり、平均待ち時間への平衡化よりも３３％悪化する。
【００２３】
【表４】
2004214650.tif 000006
【００２４】
図２に、各電圧アイランドにわたって別々の信号スキュー源をモデル化する方法を示す。設計スキュー値は、電圧アイランドを用いない階層設計で見つかった標準スキューを表し、不平衡配線とＲＬＭ信号待ち時間不整合５および７の組合せによって引き起こされる。電圧アイランドを導入すると、電圧ジター６も考慮しなければならない。電圧領域を横切る信号は、領域の電圧ジター成分の効果を受ける。この例では、電圧アイランド１とトップ・レベルとの間を移動する信号に対する追加のスキューは、１００ｐｓ＋２００ｐｓ＝３００ｐｓである。電圧領域を横切らない信号は、すべての関連する信号経路が同一の電圧レベルで動作するので、電圧ジター成分を考慮する必要がない。
【００２５】
しかし、電圧領域９、１０、および１１を横切る信号は、設計スキュー源、ソース・ジター源、および電圧ジター源のすべてを考慮に入れなればならない。電圧ジターは、平衡化信号に対するスキューの半分超を表し、それによって全スキューの主要源となることに留意されたい。このことは、電圧ジター成分がいかに支配的であるか、すなわち電圧ジターのために信号平衡化がいかに悪化するか、したがってなぜそれを考慮すべきかを強調している。電圧ジターは、単に、電圧効果のために信号の経路の待ち時間が「平均待ち時間」からどれだけ変動するかということであるので、電圧ジターは、平衡化時に電力レール上の電圧ドリフトが有する効果に注目しそれを理解するための、まさに容易な方法である。
【００２６】
本発明を実施するための典型的なハードウェア環境を図３に示す。図３では、本発明に従って信号平衡化を実施することのできるコンピュータ・システムの典型的なハードウェア構成を示す。この典型的な環境は、少なくとも１つのプロセッサまたは中央演算処理装置（ＣＰＵ）５１０を有する。ＣＰＵ５１０は、システム・バス５２０を介して、ランダム・アクセス・メモリ（ＲＡＭ）５３０、読取り専用メモリ（ＲＯＭ）５４０、ディスク・ユニット５７０やテープ・ドライブ５８０などの周辺装置をバス５２０に接続するための入出力（Ｉ／Ｏ）アダプタ５６０、キーボード６１０またはマウス６２０またはスピーカ６３０またはマイクロフォン６４０またはタッチ・スクリーン装置（図示せず）などのその他のユーザ・インターフェース装置あるいはそれらの組合せをバス５２０に接続するためのユーザ・インターフェース・アダプタ６００、情報処理システムをデータ処理ネットワークに接続するための通信アダプタ６５０、ならびにバス５２０をディスプレイ装置６７０に接続するためのディスプレイ・アダプタ６６０に相互接続される。処理のために、本発明に必要な設計情報、ライブラリ、シミュレーションおよび検証ソフトウェアを含む設計システムを適切なディスク・ユニットまたはテープ・ユニット上にロードすることができ、またはＩ／Ｏアダプタまたはネットワークを介して供給することができる。適切なアプリケーション・インターフェースを有するコンピュータ・プログラムは、当業者によって作成することができ、システム上に格納して本発明の実施を単純にすることができる。
【００２７】
したがって、本発明の動作および構成は以上の説明から明らかであると考えられる。本発明を理解できるように、本発明の実施形態の説明を上記で与えた。本発明は本明細書に記載の特定の実施形態に限定されず、本発明の範囲から逸脱することなく様々な修正、再構成、置き換えが可能であることを当業者は理解されよう。したがって、頭記の特許請求の範囲は、そうした修正および変更が本発明の真の精神および範囲内にあるときに、そうしたすべての修正および変更を包含するものとする。
【００２８】
まとめとして、本発明の構成に関して以下の事項を開示する。
【００２９】
（１）ＩＣ設計で電圧アイランド領域にわたって信号を平衡化する方法であって、
前記電圧領域より上の階層レベルで信号を平衡化するステップと、
前記ＩＣ内の前記電圧領域にわたって変動する動作条件に応じて、前記設計内の他のレベルで信号を平衡化するステップとを含む方法。
（２）変動する電圧動作条件が、最悪の場合の条件と最良の場合の条件である上記（１）に記載の方法。
（３）前記電圧領域内の経路についての平均待ち時間を計算するステップをさらに含む上記（２）に記載の方法。
（４）前記平均待ち時間が、前記最悪の場合の条件と前記最良の場合の条件の間の中間点である上記（３）に記載の方法。
（５）前記電圧領域の前記経路中の前記遅延を反復的に増加させて目標の遅延に整合させるステップをさらに含む上記（３）に記載の方法。
（６）前記目標遅延が、各電圧領域の前記平均待ち時間を検査し、最も遅い待ち時間を選ぶことによって決定される上記（５）に記載の方法。
（７）前記最良の場合の条件および最悪の場合の条件が各反復の間に求められ、前記平均待ち時間が前記条件に基づいて再計算される上記（５）に記載の方法。
（８）前記平衡化が、プログラム可能遅延要素を使用することによって行われる上記（１）に記載の方法。
（９）前記設計で電圧ジターも考慮される上記（１）に記載の方法。
（１０）前記信号がクロック信号である上記（１）に記載の方法。
（１１）複数の電圧領域を有するＩＣ設計にわたって信号を平衡化する方法であって、
前記電圧領域より上の階層レベルで信号を平衡化するステップと、
各電圧領域内の平均待ち時間を求めるステップと、
各電圧領域を有するという目標でプログラム可能遅延要素を増分することにより、前記設計内の他のレベルで信号を平衡化するステップとを含む方法。
（１２）集積回路設計内の電圧領域にわたって信号を平衡化するための方法ステップを実施するために、マシンで実行可能な命令のプログラムを有形に実施する、前記マシンで読取り可能なプログラム記憶装置であって、前記方法が、
前記電圧領域より上の階層レベルで信号を平衡化するステップと、
前記ＩＣ内の前記電圧領域にわたって変動する動作条件に応じて、前記設計内の他のレベルで信号を平衡化するステップとを含むプログラム記憶装置。
（１３）前記方法ステップの前記変動する電圧動作条件が、最悪の場合の条件と最良の場合の条件である上記（１２）に記載のプログラム記憶装置。
（１４）前記方法ステップが前記電圧領域内の経路についての平均待ち時間を計算するステップをさらに含む上記（１３）に記載のプログラム記憶装置。
（１５）前記方法ステップの前記平均待ち時間が、前記最悪の場合の条件と前記最良の場合の条件の間の中間点である上記（１４）に記載のプログラム記憶装置。
（１６）前記方法ステップが前記電圧領域の前記経路中の前記遅延を反復的に増加させて目標の遅延に整合させるステップをさらに含む上記（１４）に記載のプログラム記憶装置。
（１７）前記方法ステップの前記目標遅延が、各電圧領域の前記平均待ち時間を検査し、最も遅い待ち時間を選ぶことによって決定される上記（１６）に記載のプログラム記憶装置。
（１８）前記方法ステップの前記最良の場合の条件および最悪の場合の条件が各反復の間に求められ、前記平均待ち時間が前記条件に基づいて再計算される上記（１６）に記載のプログラム記憶装置。
（１９）前記方法ステップの前記平衡化が、プログラム可能遅延要素を使用することによって行われる上記（１２）に記載のプログラム記憶装置。
（２０）前記方法ステップが電圧ジターも前記設計で考慮される上記（１２）に記載のプログラム記憶装置。
（２１）集積回路設計内の電圧領域にわたって信号を平衡化するための方法ステップを実施するために、マシンで実行可能な命令のプログラムを有形に実施する、前記マシンで可読なプログラム記憶装置であって、前記方法が、
前記電圧領域より上の階層レベルで信号を平衡化するステップと、
各電圧領域内の平均待ち時間を求めるステップと、
各電圧領域を有するという目標でプログラム可能遅延要素を増分することにより、前記設計内の他のレベルで信号を平衡化するステップとを含むプログラム記憶装置。
【図面の簡単な説明】
【００３０】
【図１】複数の電圧領域に及ぶ平衡化信号の構造の概略的に示すブロック図である。
【図２】信号スキュー源を概略的に示すブロック図である。
【図３】本発明を実施するための典型的なコンピュータ・システム・ハードウェア環境を表す略図である。
【符号の説明】
【００３１】
１  電圧領域
２  電圧領域
３  設計のトップ・レベル
４  信号源
８  シンク
５１０  中央演算処理装置（ＣＰＵ）
５２０  システム・バス
５３０  ランダム・アクセス・メモリ（ＲＡＭ）
５４０  読取り専用メモリ（ＲＯＭ）
５６０  入出力（Ｉ／Ｏ）アダプタ
５７０  ディスク・ユニット
５８０  テープ・ドライブ
６００  ユーザ・インターフェース・アダプタ
６１０  キーボード
６２０  マウス
６３０  スピーカ
６４０  マイクロフォン
６５０  通信アダプタ
６６０  ディスプレイ・アダプタ
６７０  ディスプレイ装置
【図１】
2004214650.tif 000007
【図２】
2004214650.tif 000008
【図３】
2004214650.tif 000009