(57)【要約】　　　（修正有）【課題】連鎖構造メモリーＩＣの信頼性を改善する。【解決手段】２段階電圧の機構を用いてワード線を駆動する連鎖メモリーＩＣに関するものである。待機状態の間、ワード線は、第１のロジック１電圧レベルに維持されている。メモリー呼び出しのためには、選択されたワード線がアースで駆動され、一方、選択されていないワード線が上昇した電圧で駆動される。第１のロジック１電圧レベルは、上昇した電圧よりも低い。このことは、トランジスタのゲート酸化膜に対する負荷を減らす。【選択図】　図４
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【特許請求の範囲】
【請求項１】
メモリーセルが連鎖によってグループ化されているメモリーＩＣの駆動方法において、
待機状態の間、メモリーＩＣのワード線を第１のロジック１電圧レベルに維持し、
メモリーアクセスの準備として、ワード線を第１のロジック１電圧レベルよりも高く設定された第２のロジック１電圧レベルに上昇させ、
選択されたメモリーセルに対応した、ワード線の１つを、ロジック０に駆動する工程を含む方法。
【請求項２】
上記メモリーセルのキャパシタは、強誘電キャパシタを含んでいることを特徴とする、請求項１に記載の方法。
【請求項３】
メモリー連鎖の一端に接続されプレート線に、パルスを供給することを特徴とする、請求項２に記載の方法。
【請求項４】
メモリー連鎖が、連鎖を形成するために直列に接続した複数のメモリーセルを含んでおり、連鎖のメモリーセルは、キャパシタを並列に接続したトランジスタを含んでいることを特徴とする、請求項１に記載の方法。
【請求項５】
上記メモリーセルのキャパシタは、強誘電キャパシタを含んでいることを特徴とする、請求項４に記載の方法。
【請求項６】
上記メモリー連鎖の一端に接続されたプレート線に、パルスを供給することを特徴とする、請求項５に記載の方法。
【請求項７】
上記メモリー連鎖の一端に接続されたプレート線に、パルスを供給することを特徴とする、請求項４に記載の方法。
【請求項８】
上記メモリー連鎖の一端に接続されたプレート線に、パルスを供給することを特徴とする、請求項１に記載の方法。
【請求項９】
第１および第２のロジック１レベルを用いてＩＣを駆動して、上記ワード線を駆動することによって、ＩＣの信頼性が改善されることを特徴とする、請求項１に記載の方法。
【請求項１０】
上記第１のロジック１レベルは約２．５Ｖであり、第２のロジック１レベルは約３．８Ｖであることを特徴とする、請求項９に記載の方法。
【請求項１１】
上記第１のロジック１レベルは、ＩＣの内部電圧であるＶｉｎｔにほぼ等しいことを特徴とする、請求項９に記載の方法。
【請求項１２】
上記第２のロジック１レベルは、Ｖｐｐにほぼ等しいことを特徴とする、請求項１１に記載の方法。
【請求項１３】
上記第１のロジック１レベルは２．５Ｖにほぼ等しく、第２のロジック１レベルは３．８Ｖにほぼ等しいことを特徴とする、請求項１２に記載の方法。
【請求項１４】
上記第２のロジック１レベルは、Ｖｐｐにほぼ等しいことを特徴とする、請求項９に記載の方法。
【請求項１５】
上記第１ロジック１レベルは２．５Ｖにほぼ等しく、第２のロジック１レベルは３．８Ｖにほぼ等しいということを特徴とする、請求項１４に記載の方法。
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、強誘電メモリー集積回路（ＩＣ）に関するものである。特に、本発明は、連鎖構造に形成された強誘電体メモリーＩＣの信頼性の改善に関する。
【０００１】
〔発明の背景〕
例えばチタン酸ジルコン酸鉛（ＰＺＴ）といった強誘電酸化金属セラミック材料を、半導体メモリーデバイスの強誘電キャパシタとして使用するための研究が、なされてきた。また、その材料として、例えばタンタル酸ビスマスストロンチウム（ＳＢＴ）またはチタン酸ランタンビスマス（ＢＬＴ）を含んだ他の強誘電材料を使用することもできる。そして、情報を記憶するために、この強誘電材料を２つの電極間に配置することによって、強誘電キャパシタが形成される。強誘電キャパシタは、情報を記憶するために、強誘電材料のヒステリシス分極特性（ｈｙｓｔｅｒｅｓｉｓ　ｐｏｌａｒｉｚａｔｉｏｎ　ｃｈａｒａｃｔｅｒｉｓｔｉｃ）を用いる。メモリーセルに記憶されたロジック値は、強誘電キャパシタの分極に応じて変化する。キャパシタの分極を変えるためには、動作過電圧（強制電圧（ｃｏｅｒｃｉｖｅ　ｖｏｌｔａｇｅ））よりも高い電圧を電極を介して印加する必要がある。キャパシタの分極は、印加された電圧の極性に応じて変化する。強誘電キャパシタの利点は、電源を切った後、その分極状態を保つ、つまり不揮発性メモリーセルとなるという点にある。
【０００２】
図１に複数のメモリーセル１０５を示す。各メモリーセルは、強誘電キャパシタ１４０に対して並列に接続されたトランジスタ１３０を含んでいる。メモリーセルは、連鎖１０３を形成するために、直列に接続されている。連鎖メモリー構造については、例えば、たかしま他による「高密度連鎖誘電ランダムアクセスメモリー（連鎖ＦＲＡＭ）」『ＩＥＥＥ半導体回路ジャーナル』（３３巻、７８７〜７９２ページ。１９９８年５月）に開示されており、本明細書では引用によってこれを組み込んでいる。本図では、連鎖の一端は、選択トランジスタ１０８を介してビット線１６０に接続しており、もう一端は、プレート線１７０に接続している。また、トランジスタのゲートは、各ワード線１５０に接続している。そして、ビット線は、メモリーアクセス（例えば読み出しおよび書き込み）を容易にするために、センスアンプ回路に接続している。
【０００３】
図２は、連鎖メモリーセルにアクセスするための読み出し操作のタイミング図を示している。Ｔ１以前のメモリーセルは、待機状態にある。そして、ＢＳ信号は、待機状態の間、ロジック０（アースまたはＶｓｓ）であり、選択トランジスタが非伝導となって、ビット線から、連鎖を切り離す。メモリーセルのゲートに接続したワード線は、高圧レベル（Ｖｐｐ）に上昇した状態にあり、キャパシタを短絡させている。上昇した電圧は、ＩＣの内部電圧（Ｖｉｎｔ）よりも高い。特に、Ｖｐｐは、読み出しまたは書き込み操作の間、十分な過度の駆動状態に耐えるために、十分に高くする必要がある。例えば、Ｖｉｎｔが約２．５Ｖであるとき、Ｖｐｐは約３．８Ｖである。
【０００４】
概ねＴ１の時点で、選択されたセルに対応したワード線は、ロジック０に駆動される。一方、選択されていないセルのワード線はＶｐｐのままである。概ねＴ２の時点で、ＢＳ信号は、ビット線に連鎖を結合するために、Ｖｐｐに駆動される。このとき、プレート線に、パルス（例えば約２．５ＶのＶｐｌ）が概ねＴ３の時点まで供給される。このパルスは、選択されたセルのキャパシタを介して電界を生成する。そして、キャパシタに記憶された情報に対応した信号が、ビット線に配され、センスアンプによって検出される。アクセスが完了した後、Ｔ４の時点でＢＳをロジック０に駆動することによって、連鎖は、ビット線から切り離される。そして、選択されたワード線は、Ｔ５時点で再びＶｐｐに駆動され、それによって待機状態に戻る。
【０００５】
このタイミング図に示すように、ワード線は、待機状態の間、Ｖｐｐのまま維持されている。メモリーにアクセスしている間でさえ、選択されたセルに対応したワード線だけは、ロジック０に駆動される。上昇した電圧をほぼ絶え間なくゲートに印加することは、ゲート酸化膜の信頼性に対して悪影響を与え、メモリーデバイスの耐用寿命を縮めてしまう。
【０００６】
上記検討から分かるように、信頼性を改善した連鎖構造を提供することが望まれる。
【０００７】
〔発明の要約〕
本発明は、連鎖構造をしたメモリーＩＣの信頼性を改善するためのものである。一実施形態では、ワード線を駆動するために、多段階電圧の機構が用いられる。待機状態の間、ワード線は、第１の、または低下したロジック１の電圧レベルに維持されている。メモリーにアクセス可能となるとき、選択されないワード線は、上昇した電圧レベルに駆動され、選択されたワード線は、Ｖｓｓまたはロジック０に駆動される。上昇した電圧レベルは、メモリーセルのトランジスタの十分な過度の駆動状態に耐えるように、第１の電圧レベルよりも高い。また、ワード線を駆動するための多段階電圧の機構を提供することによって、トランジスタのゲートを、必要な場合にのみ高圧にする。このことが、ゲート酸化膜に対する負荷を減らし、したがって信頼性が改善するのである。
【０００８】
〔発明の詳細な説明〕
図３は、本発明の一実施形態に基づく、メモリーＩＣの一部３０２を示す図である。図のとおり、この部分は、一対のビット線（ビット線ＢＬおよびビット線補部／ＢＬ）を含んでいる。各ビット線は、メモリーセル３０３ａ‐ｂまたは３０３ｃ‐ｄの、第１および第２の、直列連結または連鎖を含んでいる。ビット線は、ただ１つの、または、それ以上の数の連鎖を有するものとして供給することもできる。連鎖のメモリーセルは、それぞれ、キャパシタ３４０に並列に接続したトランジスタ３３０を備えており、また、連続的に連結されている。一実施形態では、メモリーセルは、強誘電キャパシタを含んだ強誘電メモリーセルである。セルトランジスタのゲートは、例えば、ワード線として機能する、あるいはワード線に連結したゲート導体である。選択トランジスタ３０８は、メモリー連鎖の一端をビット線に選択的に接続し、他端をビット線の他のメモリー連鎖、およびプレート線（ＰＬまたは／ＰＬ）に通常に接続するために、備えられる。
【０００９】
一実施形態では、様々な選択トランジスタを駆動するために様々な制御信号が用いられる。例えば、ブロックの左部分３９１が選択されている場合、ＢＳ０またはＢＳ１を用いて、メモリー連鎖３０３ａか３０３ｃかを、それぞれ、／ＢＬまたはＢＬに、選択的に接続する。ブロックの右部分３９２が選択されている場合、ＢＳ２またはＢＳ３を用いて、メモリー連鎖３０３ｃか３０３ｄを、それぞれ、／ＢＬまたはＢＬに選択的に接続する。このＢＳ信号は、右の連鎖または左の連鎖においてセルを選択するために、連鎖アドレスを用いて符号化される。／ＰＬが／ＢＬのメモリー連鎖に接続している間、ＰＬは、ＢＬのメモリー連鎖に接続している。
【００１０】
メモリーブロックを形成するために、多数の対をなすビット線が、ワード線を介して相互接続されている。このメモリーブロックは、第１（左）部分３９１と第２（右）部分３９２とに分かれており、連鎖のビット線を構成している。メモリーにアクセスしている間、適切なワード線およびＢＳ信号を選択することによって、一対のビット線用に１つのメモリーセルが選択される。
【００１１】
本発明に基づいて、ワード線を駆動するために、多段階Ｖｐｐの機構が用いられる。一実施形態では、待機状態の間、低下したＶｐｐ電圧レベル（Ｖｐｐ＊）が使用される。低下した電圧によってセルトランジスタを十分に伝導性にでき、キャパシタを短絡させる抵抗の低いチャネルを提供できる。メモリーにアクセスしている間、低下したＶｐｐ＊は、Ｖｐｐレベルに上昇する。一実施形態では、Ｖｐｐは約３．８Ｖであり、Ｖｐｐ＊は約２．５Ｖである。例えばＶｐｐ＊は、Ｖｉｎｔ、または、ダミーセル電圧源（例えば１．８Ｖ）のようなＶｐｐ未満の電圧レベルである他の使用可能な電圧源と同じ値であってもよい。ワード線を駆動するために２レベルのＶｐｐの機構を提供ことによって、Ｖｐｐに関わる高圧負荷を低下でき、したがって、信頼性は改善される。
【００１２】
図４は、本発明の一実施形態に基づいた、メモリーアクセスのタイミング図を示している。待機状態の間、ＢＳはロジック０であり、ワード線は低下した電圧Ｖｐｐ＊の状態にあり、プレート線ＰＬはロジック０の状態にある。Ｔ１の時点では、メモリーアクセスに備えて、選択されていないワード線はＶｐｐで駆動され、選択されたワード線はＶｓｓで駆動される。Ｔ２の時点では、ＢＳ信号は、選択された連鎖をビット線に接続するために、ロジック１で駆動される。選択トランジスタの過度の駆動状態に耐えられるように、ＢＳ信号はＶｐｐで駆動される。そして、概ねＴ２の時点からＴ３時点で、パルスがプレート線ＰＬに供給される。このパルスは、例えば約２．５Ｖである。パルスは、選択されたセルのキャパシタを介して電界を形成する。そして、キャパシタに記憶された情報に対応する信号が、ビット線に配置され、センスアンプによって検出される。このアクセスが完了した後、Ｔ４の時点でＢＳをロジック０に駆動することによって、連鎖はビット線からから切り離され、その後、Ｔ５の時点では、ワード線はＶｐｐ＊に戻る（例えば、待機状態に戻る）。
【００１３】
また、本発明を、メモリーセルが連鎖によってグループ化されているメモリーＩＣの駆動方法方法において、待機状態の間、メモリーＩＣのワード線を第１のロジック１電圧レベルに維持し、メモリーアクセスが可能となるとき、選択されないメモリーセルに対応したワード線を第１のロジック１電圧レベルよりも高く設定された第２のロジック１電圧レベルに上昇させ、選択されたメモリーセルに対応したワード線を、ロジック０に駆動する工程を含む方法である、と表現することもできる。
【００１４】
本発明について、特に多数の実施形態を参照しながら示し、記載してきたが、従来技術によって分かるような、本発明の精神と請求範囲から離れない範囲の、改良および変更を行ってもよいと認められるだろう。したがって、本発明の範囲は、上記記載によって限定されるものではなく、添付の請求項を参照して、請求項の均等物の最大の範囲を確定するべきである。
【図面の簡単な説明】
【図１】従来のメモリー連鎖を示す図である。
【図２】連鎖構造にあるメモリーアクセスを示すタイミング図である。
【図３】本発明の一実施形態に基づいた、メモリーＩＣの一部を示す図である。
【図４】本発明の一実施形態に基づいた、メモリーアクセスのタイミング図である。
【図１】
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【図２】
2004005924.tif 000004
【図３】
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【図４】
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