(57)【要約】【課題】トランジスタゲート構造の製造及び高誘電率ゲート誘電体の粗さを減少する方法を提供すること。【解決手段】トランジスタゲート構造を製造する方法が開示され、高誘電率誘電体層の粗さが、核形成促進層（１２０）を基板（１０４）又は任意の意図的な界面層の上に形成することによって低減され、高誘電率誘電体（１３０）が核形成促進層（１２０）の上に形成される。金属、金属ケイ化物、又は金属ケイ酸塩を含む、単分子層又は準単分子層などの核形成促進層は、１０Å以下の厚さを有し、基板上又は意図的な界面層上の核形成部位の密度を増加させることによって、高誘電率誘電体材料の均一な化学気相成長が促進される。【選択図】図１
2004214661.tif 000002
【特許請求の範囲】
【請求項１】
金属、金属ケイ化物、又は金属ケイ酸塩を含む核形成促進層を半導体本体の上に形成すること、
化学気相成長プロセスを用いて、高誘電率誘電体層を核形成促進層の上に形成すること、
ゲートコンタクト層を高誘電率誘電体層の上に形成すること、
ゲートコンタクト層及び高誘電率誘電体層をパターン形成することを含む、
トランジスタゲート構造を製造する方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、全般的に半導体デバイスに関し、より詳細には半導体デバイスの製造において、トランジスタゲート構造を製造する方法、及び高誘電率ゲート誘電体層の粗さを減少する方法に関する。
【背景技術】
【０００２】
電界効果トランジスタ（ＦＥＴ）は、電子産業において、スイッチング、増幅、フィルタ、及びアナログ及びデジタル電気信号の両方に関する他の仕事に広く使用されている。これらの中で最も普通のものは、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）であり、金属又はポリシリコンのゲートコンタクトに電圧を加えて半導体本体のチャンネル領域に電界を作り、それによって半導体本体のソース領域とドレイン領域の間に電流が流れる。ソース領域及びドレイン領域は、一般に半導体基板のチャンネル領域両側の目標領域にドーパントを加えることによって形成される。二酸化ケイ素（ＳｉＯ２）などのゲート誘電体又はゲート酸化物は、一般に熱酸化によって、チャンネル領域の上に形成される。次いで、ゲート電極又はゲートコンタクト（例えば、金属又はドープされたポリシリコン）がゲート誘電体上に形成され、ゲート誘電体及びゲートコンタクト材料は、パターン形成されて、基板のチャンネル領域を被覆するゲート構造が形成される。
【０００３】
ゲート誘電体は絶縁材料であり、ゲートコンタクトに電圧が印加されたとき、ゲートからチャンネルに大電流が流れるのを防止し、一方、その印加したゲート電圧によって、チャンネル領域中に制御可能な形で電界を作る。半導体製品の製造の継続的な傾向には、電子デバイスのフィーチャーサイズの縮小（スケーリング）、同様に、デバイスのスイッチング速度に関するデバイスの性能及び電力消費の改善が含まれる。ＭＯＳトランジスタの性能は、ゲート又はチャンネル長として知られる、デバイスのゲート電極下部のソース及びドレイン領域間の距離を小さくすることまた、半導体表面に形成されるゲート酸化物層を薄くすることによって向上させることができる。
【０００４】
しかし、ＳｉＯ２から形成されたゲート誘電体の厚さを短縮できる程度は、電気的及び物理的に限界がある。例えば、非常に薄いＳｉＯ２ゲート誘電体は、ゲート電圧が印加されたとき、薄いゲート酸化物を通る直接トンネル電流に起因する大きなゲートトンネル漏洩電流を招きやすい。さらに、その薄い酸化物膜を均一な厚さで形成する能力には、従来から限界がある。さらに、薄いＳｉＯ２ゲート誘電体層は、例えば不純物に対する拡散バリアとして不十分であり、ソース／ドレイン領域の製造中、ホウ素ドーパントがシリコンの下地チャンネル領域に多量に浸透する場合がある。
【０００５】
これらの欠点と限界に対処するために、ＭＯＳデバイスのスケーリングに向けられた最近の努力は、スケールによるＳｉＯ２よりも厚く形成することができ、且つ同じ電界効果の性能を作ることのできる代替の誘電体材料に集中してきた。これらの材料の誘電率「ｋ」は、一般にＳｉＯ２の誘電率よりも大きく、通常高誘電率材料又は高誘電率誘電体と呼ばれている。これらの高誘電率材料の比較性能は、代替材料層がより厚くすることができ、且つもっと薄いＳｉＯ２層と同等の電気的効果を与えるので、しばしば等価酸化膜厚（ＥＯＴ）で表される。誘電率が高いので、トンネル漏洩電流を防止又は軽減するために、より厚い高誘電率誘電体層を堆積することができ、且つ、熱成長によるより薄いＳｉＯ２層のＥＯＴ値に比肩し得る必要なＥＯＴ値を達成する。トランジスタゲートの等価酸化物厚さの縮小は、時にはＥＯＴスケーリングと呼ばれる。
【０００６】
高誘電率誘電体は、一般に化学気相成長（ＣＶＤ）、原子層ＣＶＤ（ＡＬ−ＣＶＤ）、プラズマＣＶＤ（ＰＥＣＶＤ）、又はスパッタなどの物理的蒸着（ＰＶＤ）を用いて、シリコン基板の上に直接堆積し、ゲート誘電体層を形成する。従来のＣＶＤプロセスを用いる高誘電率ゲート誘電体膜の形成における欠点は、表面のモルフォロジィが粗いことであり、ＥＯＴスケーリングを実施する能力の限界とデバイス性能の低下を招く。特に、トランジスタゲートの高誘電率誘電体層の頂部表面が粗いことは、膜が或る位置で電気的により厚く、他の位置で電気的により薄くなるので、ＥＯＴスケーリングの努力が妨げられる。この意味で、より厚い部分がより薄い部分よりもＥＯＴが大きいので、得られるゲート誘電体の薄い部分は厚い部分よりも大きな漏洩電流をこうむる。高誘電率膜の厚さが縮小すると、頂部表面の粗さはより顕著になり、それによって、誘電体をさらにスケーリングする能力に影響を与える限界が生じる。したがって、ＣＶＤ堆積された高誘電率誘電体膜の粗さを減少することのできる、改善されたゲート製造技術が必要である。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
高誘電率ゲート誘電体層の粗さを減少する方法を提供する。
【課題を解決するための手段】
【０００８】
本発明の１つ又は複数の態様を基本的に理解するために、本発明の簡略化した概要を以下に示す。この概要は本発明の完璧な全体像ではない。本発明の要所又は重要な要素を明らかにすることも、またその範囲を明確化することも意図しない。むしろ、概要の主要な目的は、後に示すさらに詳細な説明の序章として、単に本発明のいくつかの概念を簡略化した形で示すことである。本発明は、ＣＶＤ堆積プロセスを用いて、高誘電率誘電体の粗さの好ましくない影響を軽減し又は回避する、トランジスタゲート構造及びそのための高誘電率誘電体層を製造する方法に関し、それによって、デバイスの性能改善及びスケーリングの可能性が達成できる。
【０００９】
本発明の一態様では、トランジスタゲート構造の製造方法が提供され、核形成促進層が基板又は他の半導体本体の上に形成される。核形成促進層は、金属、金属ケイ化物、又は金属ケイ酸塩を含み、基板表面上の核形成部位の密度を増加させる。後続の高誘電率誘電体材料のＣＶＤ堆積中に、高密度の核形成部位は、基板上に高誘電率層の頂部表面の粗さが低減した、均一な高誘電率誘電体材料の形成を促進する。したがって、核形成促進部位は、電気的な及び材料の特性の均一性が向上することによって、ＥＯＴスケーリング、ゲートの漏洩電流の低減、及びデバイスの信頼性向上を促進する。
【００１０】
核形成促進層は、ＣＶＤ、ＰＶＤ、又は他の堆積プロセスを用いて形成することができる。１つの可能な実施形態では、核形成促進層及び高誘電率誘電体層は、どちらも単一の化学気相成長プロセスチャンバー内でその場で形成される。さらに、核形成促進層は、厚さ約１０Å以下の、好ましくは単分子層（ｍｏｎｏｌａｙｅｒ）又は準単分子層（ｓｕｂ−ｍｏｎｏｌａｙｅｒ）の非常に薄い膜であることができる。さらに、高誘電率誘電体層がハフニウムなどの金属を含む化合物材料である場合、核形成促進層は、高誘電率ＣＶＤ堆積の初期段階で核形成が促進されるように、同じ金属、金属のケイ化物、又は金属のケイ酸塩を有利に含むことができる。
【００１１】
本発明の他の態様は、半導体本体の上に意図的な界面層を形成し、意図的な界面層の上に核形成促進層を形成することを含む、トランジスタゲート構造を製造する方法を提供する。その後、化学気相成長プロセスを用いて、高誘電率誘電体層が核形成促進層の上に形成される。意図的な界面層を被覆する核形成促進層は、意図的な界面上に高誘電率材料が堆積するための核形成部位の数を増加させ、それによって、従来のＣＶＤプロセスに見られた頂部表面の粗さの程度に至らない、均一な高誘電率誘電体材料の形成が促進される。さらに本発明の他の態様は、トランジスタゲート構造の製造において、半導体本体又は意図的な界面層の上に核形成促進層を形成することを含む、高誘電率誘電体の粗さを低減する方法を提供し、核形成促進層は、金属、金属ケイ化物、又は金属ケイ酸塩を含む。さらに、方法は、化学気相成長プロセスを用いて、核形成促進層の上に高誘電率誘電体を形成することを含む。
【００１２】
前述及び関連する目的を達成するために、以下の説明及び添付図面によって、本発明のいくつかの例示的態様及び実施形態を詳細に述べる。これらは指標的ではあるが、様々な方法のいくつかであるに過ぎず、本発明の１つ以上の態様を用いることができる。本発明の他の態様、利点及び新規な特徴は、添付図面と共に考究すれば、以下の本発明の詳細な説明から明らかとなろう。
【発明を実施するための最良の形態】
【００１３】
本発明の１つ以上の実施形態を、添付図面を参照して説明するが、同じ参照番号は全体を通じて同じ要素を表すのに用いられる。本発明は、半導体デバイスのゲート構造を製造する方法に関し、ＳＯＩデバイスの絶縁体領域又は層を被覆するシリコン又は他の半導体層と同様に、シリコン又は他の半導体基板を含む、任意の半導体本体に関連して用いることができる。
【００１４】
本発明者達は、移動性、スケーリングの可能性、及び他の性能及び課題が、トランジスタデバイスの製造における高誘電率誘電体材料のＣＶＤ堆積中に生じる、ゲート誘電体層の頂部表面粗さによって悪い影響を受けることを認識した。いかなる特定の理論にも拘束されたくはないが、これらの問題は主として、半導体本体又は意図的な界面層の表面上の核形成部位の密度が、ＣＶＤ堆積の初期段階で低いことに起因するものと考えられる。前躯体分子又は原子が表面に接近すると、表面上に着陸し、エネルギーの最も低い部位を見つけるまで表面上を動き回るであろうと考えられる。引き続き、最初の前躯体分子の近くに接近する他の前躯体分子は、最初の前躯体近くの基板に優先的に付着し、それによって、高誘電率材料の島が形成されるであろう。高誘電率材料の島は同じようにして異なる位置に形成され、互いに間隔を置いて分離する。
【００１５】
これらの成長部位又は島は、ＣＶＤプロセスが続くと合体する。しかし、シリコン又は多くの意図的な界面層（例えば、ＳｉＯ２又は他）中の核形成部位の低い密度のため、初期の核形成部位が基板又は意図的な界面層の表面に広く分散している場合には、成長部位はプロセスの比較的遅い段階まで、合体して結合力のある膜を形成しない。この点で、或る位置では高誘電率材料は数分子の厚さがあるが、新しく加わった位置では１分子の厚さしかない。完成した高誘電率誘電体層が比較的薄いところでは、堆積プロセスは極めて短く、この場合、完成した高誘電率層の頂部表面に、厚さの変動又は粗さが存在する。この粗さは、約３０Å厚さの高誘電率層中、約３〜１０Åの１単分子層又は２単分子層の程度であることが見出され、この理由によって、高誘電率膜を用いる漏洩電流低減の利点が完全には得られない。
【００１６】
本発明は、後続の高誘電率材料の化学気相成長中、前躯体分子をより均一に誘引するための核形成促進層を形成することによって、ウェーハ又は意図的な界面層全面に、より低いエネルギーの核形成部位を提供する。いかなる特定の理論にも拘束されたくはないが、金属、金属ケイ化物、又は金属ケイ酸塩の薄層の形成は、化学気相成長プロセスにおいて高誘電率材料の成長が始まるところの位置又は部位の数を増加させると考えられる。さらに、これらの初期核形成部位が近いほど、層から層の成長によって高誘電率堆積がより多く起きるものと考えられ、あるいは高誘電率の島が合体して、堆積プロセスの早期に結合力のある膜が形成されるものと考えられ、それによって完成した高誘電率層の厚さの変動が低減又は回避される。
【００１７】
最初に図１を参照すれば、本発明の１つ以上の態様に従ってトランジスタゲート構造を製造する例示的方法２が示されている。本発明の方法は、半導体本体又は界面層上に核形成促進層を形成し、核形成部位の密度を高め、それによって表面粗さ、又は核形成促進層の上に堆積された高誘電率誘電体材料の不均一性を低減することを含む。例示的方法２及び他の方法が、一連の行為又は事象として本明細書に示され説明されているが、本発明がそれらの行為及び事象の順序に制限されるものではないことが認識されよう。例えば、いくつかの行為は、本明細書に図示し及び／又は説明したそれらの順序とは離れて、本発明に従い、異なった順序及び／又は他の行為又は事象に連続して行うことができる。さらに、本発明に従って方法を実施するのに、図示された全てのステップは必要としない。さらに、本発明による方法は、本明細書に図示し説明したトランジスタゲート構造及びそのための高誘電率誘電体膜の形成及び／又は加工に関連して実施でき、同様に、図示されない他の構造及び膜に関連して実施することができる。
【００１８】
方法２のゲート製造は４に始まり、６で湿式清浄化又はＨＦ脱膜（ｄｅｇｌａｚｅ）作業を任意選択的に行い、酸化ケイ素（ＳｉＯ）、窒化ケイ素（ＳｉＮ）、又は酸窒化ケイ素（ＳｉＯＮ）などの薄い誘電体層の全てを半導体本体から除去する。ＳｉＯを除去するには、６で湿式清浄化作業を行うことができ、あるいは、ＨＦ溶液を半導体本体の脱膜に使用することができる。そのＨＦ脱膜の例は、半導体を４９％ＨＦの１：１００容積希釈液に室温で表面からＳｉＯの全てを完全に除去するのに十分な時間浸漬することを含む。他の例では、無水ＨＦとイソプロピルアルコールの混合物を含むドライプロセスを用いてＳｉＯを除去する。
【００１９】
次いで、ゲート誘電体は８で加工され、８は１０で半導体本体の上に核形成促進層を形成することを含んで、核形成促進層は金属、金属ケイ化物、又は金属ケイ酸塩を含む。核形成促進層は、ＰＶＤ、ＣＶＤ、又は他の適切な任意の材料堆積技術を用いて、１０で形成することができる。その後、高誘電率誘電体層が、化学気相成長プロセスを用いて、１２で核形成促進層の上に形成される。１２で任意の高誘電率誘電体層材料を１０〜１００Åなどの必要な任意の厚さ、例えば２０〜２５Åの厚さにＣＶＤ堆積することに関して本発明を用いることができ、核形成促進層は、１０でシリコン又は他の半導体基板、又は任意の種類の半導体本体の上に形成することができる。一例では、高誘電率層は、酸化ハフニウム（ＨｆＯ２）、酸窒化ハフニウム（ＨｆＯＮ）、酸窒化ケイ素ハフニウム（ＨｆＳｉＯＮ）他などの高誘電率酸化物、酸窒化物、又は窒化物を含む。しかし、本発明はこれらの材料に制限されない。
【００２０】
本発明に関連して堆積することのできる高誘電率材料は、従来技術に知られている、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ジルコニウム（ＺｒＯ２）、酸化ハフニウム（ＨｆＯ２）、酸化ランタン（Ｌａ２Ｏ３）、酸化イットリウム（Ｙ２Ｏ３）、酸化チタン（ＴｉＯ２）、同様に、それらのケイ酸塩及びアルミン酸塩を含む二元金属酸化物、酸窒化アルミニウム（ＡｌＯＮ）、酸窒化ジルコニウム（ＺｒＯＮ）、酸窒化ハフニウム（ＨｆＯＮ）、酸窒化ランタン（ＬａＯＮ）、酸窒化イットリウム（ＹＯＮ）、同様に、ＺｒＳｉＯＮ、ＨｆＳｉＯＮ、ＬａＳｉＯＮ、ＹＳｉＯＮなどそれらのケイ酸塩及びアルミン酸塩を含む金属酸窒化物、並びに、チタン酸バリウム、チタン酸ストロンチウム、チタン酸ストロンチウムバリウム（ＢＳＴ）、チタン酸鉛、チタン酸ジルコン酸鉛、チタン酸ジルコン酸ランタン鉛、チタン酸ランタンバリウム、チタン酸ジルコニウムバリウムなどのチタン酸系材料；ニオブ酸マグネシウム鉛、ニオブ酸リチウム、タンタル酸リチウム、ニオブ酸カリウム、タンタル酸アルミニウムストロンチウム、及びニオブ酸タンタルカリウムなどのニオブ酸塩又はタンタル酸塩系材料；ニオブ酸ストロンチウムバリウム、ニオブ酸バリウム鉛、ニオブ酸チタンバリウムなどのタングステン−ブロンズ系材料；及び、タンタル酸ビスマスストロンチウム、チタン酸ビスマスなどの二層ペロブスカイト系材料；を含むペロブスカイト型の酸化物を含むが制限されない。
【００２１】
次いで、金属、ポリシリコンなど、又は同等のゲートコンタクト層は、１４で高誘電率誘電体層の上に堆積され、１６でゲートコンタクト層及び高誘電率層は任意の適切なフォトリソグラフ技術（例えば、パターン形成エッチングなど）を用いてパターン形成して、ゲート構造を形成した後、１８でゲート製造方法２が終了する。方法２は、高誘電率誘電体材料の頂部表面上の粗さ量の減少を促進し、ＥＯＴスケーリング、ゲート漏洩電流の低減を促進し、電気的特性及び材料特性の均一性を改善することによって、デバイスの信頼性向上が促進される。
【００２２】
１０で形成された核形成促進層は、本発明に従って、任意の金属、金属ケイ酸塩、又は金属ケイ化物を含むことができる。一実施形態では、高誘電率誘電体層が金属を含む化合物材料である場合、核形成促進層は、金属、金属のケイ化物、又は金属のケイ酸塩を含むことが好ましい。例えば、高誘電率誘電体層が、酸化ハフニウム（ＨｆＯ２）、酸窒化ハフニウム（ＨｆＯＮ）、又は酸窒化ケイ素ハフニウム（ＨｆＳｉＯＮ）などの高誘電率酸化物、酸窒化物、又は窒化物を含む場合、核形成促進層は、ハフニウム、ハフニウムのケイ化物、又はハフニウムのケイ酸塩であることが好ましい。本発明のこの態様では、核形成促進層及び高誘電率誘電体層に同じ金属成分を使用することによって、特に１２でのＣＶＤ堆積の初期段階において、高誘電率前躯体分子の均一な核形成がさらに高まり、それによって、堆積された高誘電率誘電体層の頂部表面の粗さが減少するものと考えられる。
【００２３】
さらに、核形成促進層は、約１０Å以下の厚さほどに薄いことが好ましい。一実施形態では、１０で形成された核形成促進層は、例えば、平均厚さが１又は数Å程度の単分子膜である。他の好ましい実施形態では、核形成促進層は準単分子膜である。これに関しては、準単分子膜が半導体本体の表面全体を被覆する必要はない。準単分子膜の実施形態が、核形成を促進する金属、金属のケイ化物、又は金属のケイ酸塩を半導体表面上全面に提供しない場合には、１０でそれらの分子のいくつかを半導体本体の表面に提供することによって、核形成部位の密度を高め、したがって、後続の１２でのＣＶＤ高誘電率堆積における高誘電率材料の核形成が有利に向上する。
【００２４】
さらに、上で論じたように、核形成促進層は、ＰＶＤ、ＣＶＤなど、又は他の任意の適切な材料堆積技術を用いて、１０で形成することができる。１つの実施形態では、核形成促進層及び高誘電率誘電体層は両方とも、１０及び１２で、単一の化学気相成長プロセスチャンバー中でその場でＣＶＤ加工することによって形成される。ＣＶＤの場合、一桁のミリトルから数十トルの範囲のプロセス圧力を用いることができ、堆積される材料の表面への流動の制御を容易にするためには、低い圧力が好ましい。１つの例では不活性環境中又は酸化環境中（例えば、Ａｒ、又はＯとＡｒ）で実施され、他の実施形態では水素、アンモニアなどの還元環境が用いられる。その場での場合、第１ステップは１２でのバルクの高誘電率堆積と本質的に同じ、又は同様のプロセス条件が１０で用いられるが、１０では例えばハフニウム前躯体のみを含む。この場合、１０のプロセスステップを継続して、準単分子層、単分子層、又は薄膜を形成することができる。１２ではその後、還元又は酸化環境を与えて（例えば、適切な水素、アンモニア、酸素などを一緒に流すことによって）、前躯体上に存在する全ての配位子が清浄化される。
【００２５】
ＣＶＤ又はＰＶＤのいずれかによる核形成促進層形成では、他の可能性のある手法には、最初のＰＶＤステップを実施して、金属、金属ケイ化物、又は金属ケイ酸塩の薄い核形成促進層をウェーハ上に１０で形成し、次いで１２での高誘電率堆積のためにウェーハをＣＶＤチャンバーに移すことなど、２つのプロセスチャンバー又は装置が含まれる。１つの実施形態では、核形成促進層は、ミリトル程度の範囲のプロセス圧力を用い、８インチウェーハ全面に１００Ｗ未満などの比較的低いＲＦ電力（例えば、約３２４Ｗ／ｃｍ２以下の電力密度）を用い、ハフニウムターゲットをスパッタするためにＡｒプロセスガスを使用し、１０でのＰＶＤスパッタプロセスによって形成される。
【００２６】
図２〜６を参照すれば、本発明の様々な態様に従って製造の様々な段階で加工が行われている、例示的半導体デバイス１０２が示されており、これらに示された構造は、必ずしも正確な縮尺で描かれていない。図２では、デバイス１０２は、シリコン基板又はＳＯＩデバイスウェーハの絶縁体を被覆するシリコン層など、そこに半導体本体１０４を有するウェーハを含んで示されており、例示的半導体本体１０４は、軽くドープされたｐ型シリコン基板である。ＳＴＩ分離構造１１２（例えば、ＳｉＯ２）は、例えば知られているＬＯＣＯＳ技術を用いて他の分離構造を提供することもできるが、分離プロセス１１４によって本体１０４の中に形成され、活性領域間の分離及び電気的な分離を提供する。次いで、ｎ井戸１１８を含む１つ以上のｐ及び／又はｎ型井戸が半導体本体１０４に形成され、任意選択的な湿式清浄化又はＨＦ脱膜作業１１６を行って、半導体本体１０４の頂部表面を清浄化することができる。図７についてさらに以下で論じるように、意図的な界面層（示されていない）は、核形成層を堆積する前に、任意の適切なプロセスステップによって任意選択的に半導体本体１０４の上に形成することができる。
【００２７】
図３では、ＰＶＤ、ＣＶＤ又は他の堆積プロセス１２２が実施され、金属、金属ケイ化物、又は金属ケイ酸塩を含む薄い核形成促進層１２０が、半導体本体１０４の頂部表面の全て又は一部の上に（例えば、又は任意の意図的な界面層又は複数の界面層、示されていない）堆積される。示した例では、核形成促進層１２０は約１０Å未満の厚さを有する薄いハフニウム膜である。他の例は、例えば、１又は数Å程度の平均厚さを有する核形成促進単分子層１２０の形成を含む。他の好ましい実施形態では、核形成促進層１２０は準単分子層であり、半導体本体１０４の全表面を被覆する必要はない。図４では、高誘電率誘電体層１３０が、上述のようにＣＶＤ堆積プロセス１３２によって核形成促進層１２０の上に堆積され、プロセス１２２及び１３２は単一ＣＶＤプロセスチャンバー又は装置の中でその場で行うことができるが、必要なことではない。高誘電率誘電体層１３０は、１０〜１００Å、例えば２０〜２５Åの任意の必要な厚さに形成された、上述の任意の適切な高誘電率誘電体材料を含む。
【００２８】
図５では、金属、ポリシリコン又は同等品などのゲートコンタクト層１４０が堆積プロセス１４２によって高誘電率材料１３０の上に堆積される。図５に示されるように、次いで、ゲートコンタクト層１４０及び高誘電率誘電体層１３０は、トランジスタゲート構造を形成するためにパターン形成される。ソース／ドレイン領域１５０は、半導体本体１０４のチャンネル領域１５２の両側にｐ型不純物でドープされ、側壁スペーサー１６０が、パターン形成された層１２０、１３０及び１４０の両側に沿って図８に示されるように形成される。その後、相互接続加工（示されていない）を行って、図示されたＭＯＳ型トランジスタとデバイス１０２中の他の電気的素子を相互接続する。
【００２９】
図７を参照すれば、本発明の他の態様がトランジスタゲート構造を製造する方法を提供しており、意図的な界面層が半導体本体の上に形成され、高誘電率ゲート誘電体材料の堆積の前に、核形成促進層が意図的な界面層の上に形成される。本発明者達は、意図的な界面層の上に核形成促進層を形成することによって、高誘電率材料が堆積する核形成部位の数又は密度をより高くし、それによって、従来のＣＶＤプロセスに見られた頂部表面の粗さの程度に至らない、均一な高誘電率誘電体材料の形成が促進されることを認識した。本発明のこの態様に従って、例示的方法２０２が図７に示されている。
【００３０】
２０４に始まり、意図的な界面層が、知られている任意の適切な材料及び堆積技術又は熱成長技術を用いて、基板又は他の半導体本体の上に２０６で形成される。さらに、意図的な界面は、２０６で、本発明に従って任意の厚さに形成することができる。次いで、ゲート誘電体が、核形成促進層を半導体本体の上に２１０で形成すること、及びＣＶＤ堆積プロセスを２１２で用いて高誘電率材料を堆積することによって、２０８で作られる。上の実施形態では、形成された核形成促進層は、金属、金属ケイ化物、又は金属ケイ酸塩を含み、ＰＶＤ、ＣＶＤなど、又は他の任意の適切な材料堆積技術を用いて、２１０で形成することができる。本発明のこの態様は、任意の高誘電率誘電体層材料を、１０Å〜１００Åなど、例えば２０〜２５Åの厚さの任意の必要な厚さに２１２で核形成促進層の上にＣＶＤ堆積することに関して用いることができる。１つの例では、高誘電率誘電体層は、酸化ハフニウム（ＨｆＯ２）、酸窒化ハフニウム（ＨｆＯＮ）、酸窒化ケイ素ハフニウム（ＨｆＳｉＯＮ）他などの高誘電率の酸化物、酸窒化物、又は窒化物を含むが、任意の上述の高誘電率材料を２１２で用いることができる。
【００３１】
次いで、金属、ポリシリコン又は同等品などのゲートコンタクト層が、高誘電率誘電体層の上に２１４で堆積され、ゲートコンタクト層及び高誘電率誘電体層は、ゲート製造方法２０２が２１８で終了する前に、任意の適切なフォトリソグラフィ技術を用いて２１６でパターン形成し、ゲート構造を形成する。上の技術のように、例示的方法２０２は、高誘電率誘電体材料の頂部表面の粗さの量を低減することを促進し、電気的特性及び材料特性の均一性が向上することによって、ＥＯＴスケーリング、ゲートの漏洩電流の低減、及びデバイスの信頼性向上が促進される。
【００３２】
本発明に従って２１０で形成された核形成促進層は、任意の金属、金属ケイ酸塩、又は金属ケイ化物を含む。１つの実施形態では、高誘電率誘電体層が金属を含む化合物材料である場合、核形成促進層は、同じ金属、金属のケイ化物、又は金属のケイ酸塩を含むことが好ましい。例えば、高誘電率誘電体層が、酸化ハフニウム（ＨｆＯ２）、酸窒化ハフニウム（ＨｆＯＮ）、酸窒化ケイ素ハフニウム（ＨｆＳｉＯＮ）などの高誘電率の酸化物、酸窒化物、又は窒化物を含む場合、核形成促進層は、ハフニウム、ハフニウムのケイ化物、又はハフニウムのケイ酸塩を含むことが好ましい。さらに、核形成促進層は、約１０Å以下の厚さを有するなど、薄いことが好ましい。１つの実施形態では、２１０で形成された核形成促進層は、例えば、平均厚さが１又は数Å程度の単分子層である。他の好ましい実施形態では、核形成促進層は準単分子層である。さらに、核形成促進層は、ＰＶＤ、ＣＶＤなど、又は他の任意の適切な材料堆積技術を用いて２１０で形成することができる。１つの実施形態では、核形成促進層及び高誘電率誘電体層は、上述のプロセス条件を用いるなど、単一化学気相成長プロセスチャンバー中のその場でのＣＶＤ加工によって、２１０及び２１２で形成される。
【００３３】
本発明を１つ以上の実施形態について示し、説明したが、他の当業者には、この明細書及び添付図面を読解することによって、同等の代替及び修正が想起されよう。特に上述の要素（組み立て体、デバイス、回路、システムなど）によって実行される機能に関して、それらの要素を説明するために用いた用語（「手段」の参照を含めて）は、特に指示しない限り、本明細書で示した本発明の例示的実施形態における機能を実行する、開示された構造に構造的に同等でなくとも、説明した要素の特定の機能を実行する任意の要素（すなわち、機能的に同一である）に相当することを意図している。さらに、本発明の特定の特徴は、いくつかの実施形態の１つだけについて開示したが、必要に応じて、また、任意の所定の又は特定の用途のために有利であるならば、その特徴は他の実施形態の１つ以上の特徴と組み合わせることができる。さらに、用語「含む（ｉｎｃｌｕｄｉｎｇ）」、「含む（ｉｎｃｌｕｄｅｓ）」、「有する（ｈａｖｉｎｇ）」、「有する（ｈａｓ）」、「備える（ｗｉｔｈ）」、又はその変形が、詳細な説明又は請求項のいずれかにおいて使用される場合、それらの用語は用語「含む（ｃｏｍｐｒｉｓｉｎｇ）」と同様の用法に含まれることを意図している。
以上の説明に関して更に以下の項を開示する。
（１）金属、金属ケイ化物、又は金属ケイ酸塩を含む核形成促進層を半導体本体の上に形成すること、
化学気相成長プロセスを用いて、高誘電率誘電体層を核形成促進層の上に形成すること、
ゲートコンタクト層を高誘電率誘電体層の上に形成すること、
ゲートコンタクト層及び高誘電率誘電体層をパターン形成することを含む、
トランジスタゲート構造を製造する方法。
（２）核形成促進層を形成すること、及び高誘電率誘電体層を形成することが、単一の化学気相成長プロセスチャンバーの中でその場で実施される第１項記の方法。
（３）核形成促進層を形成することが、化学気相成長プロセス及び物理的蒸着プロセスの１つを実施することを含む第１項記載の方法。
（４）核形成促進層が約１０Å以下の厚さを有する第１項記載の方法。
（５）核形成促進層が単分子層である第４項記載の方法。
（６）核形成促進層が準単分子層である第４項記載の方法。
（７）高誘電率誘電体層が、金属を含む化合物材料であり、核形成促進層が、金属、金属のケイ化物、又は金属のケイ酸塩を含む第１項記載の方法。
（８）金属がハフニウムである第７項記載の方法。
（９）核形成促進層が約１０Å以下の厚さを有する第７項記載の方法。
（１０）少なくとも１つの意図的な界面層を半導体本体の上に形成すること、
金属、金属ケイ化物、又は金属ケイ酸塩を含む核形成促進層を意図的な界面層の上に形成すること、
化学気相成長プロセスを用いて、高誘電率誘電体層を核形成促進層の上に形成すること、
ゲートコンタクト層を高誘電率誘電体層の上に形成すること、
ゲートコンタクト層及び高誘電誘電体層をパターン形成することを含む、
トランジスタゲート構造を製造する方法。
【図面の簡単な説明】
【００３４】
【図１】高誘電率材料のＣＶＤ堆積の前に、本発明の１つ以上の態様に従って基板又は他の半導体本体の上に核形成促進層を形成することを含む、トランジスタゲート構造を製造する例示的方法を示すフロー図である。
【図２】本発明の種々の態様に従って、製造の種々の段階において加工されている半導体デバイスの例を示す、部分的な側部の断面立面図である。
【図３】本発明の種々の態様に従って、製造の種々の段階において加工されている半導体デバイスの例を示す、部分的な側部の断面立面図である。
【図４】本発明の種々の態様に従って、製造の種々の段階において加工されている半導体デバイスの例を示す、部分的な側部の断面立面図である。
【図５】本発明の種々の態様に従って、製造の種々の段階において加工されている半導体デバイスの例を示す、部分的な側部の断面立面図である。
【図６】本発明の種々の態様に従って、製造の種々の段階において加工されている半導体デバイスの例を示す、部分的な側部の断面立面図である。
【図７】高誘電率材料のＣＶＤ堆積の前に、本発明の１つ以上の態様に従って意図的な界面層の上に核形成促進層を形成することを含む、トランジスタゲート構造を製造する例示的方法を示すフロー図である。
【符号の説明】
【００３５】
１０２  半導体デバイス
１０４  半導体本体
１１２  ＳＴＩ分離構造
１１４  分離プロセス
１１８  ｎ井戸
１１６  ＨＦ脱膜作業
１２２  堆積プロセス
１２０  核形成促進層
１３０  高誘電率誘電体層
１３２  ＣＶＤ堆積プロセス
１４０  ゲートコンタクト層
１５０  ソース／ドレイン領域
１５２  チャンネル領域
１６０  側壁スペーサー
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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