(57)【要約】【課題】低濃度で幅の広いバッファ層をデバイス特性を悪化させずに低コストで形成できる半導体装置の製造方法を提供すること。【解決手段】１３００℃程度の高温で長時間の熱処理を行い酸素をＦＺウェハ１００に導入し、その後、導入された酸素の内、表面の酸素を外方拡散で取り除くことで、ＦＺウェハ１００内に酸素残留層１０５を形成し、この酸素残留層１０５が残るように、ＦＺウェハ１００の裏面を研削除去し、４００℃程度の低温で熱処理することで酸素残留層１０５をドナー化して、バッファ層とする。このように、酸素を熱拡散してバッファ層を形成するので、従来のイオン注入法によるバッファ層の形成と比べて、デバイス特性を悪化させずに低コストでバッファ層を形成することができる。【選択図】        図２
2004186620.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の両面から高温で酸素を拡散する工程と、前記半導体基板の表面層の酸素を高温の熱処理で除去する工程と、前記半導体基板の一方の面を研削し厚さを半分以下とする工程と、半導体基板に残留した酸素を熱処理でドナー化する工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記酸素の拡散深さが、前記半導体基板の厚さの半分より浅く、前記研削面が、該酸素の拡散深さに達しないことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
第１導電型低不純物濃度のドリフト層の一方の主面に形成された第２導電型高不純物濃度のベース領域と、該ベース領域の表面層に形成された第１導電型のエミッタ領域と、該エミッタ領域および前記ベース領域の両方に電気的に接続するエミッタ電極と、前記ベース領域上にゲート絶縁膜を介して形成されるゲート電極と、前記ドリフト層の他方の主面に形成された第２導電形のコレクタ層と、該コレクタ層と電気的に接続するコレクタ電極と、前記ドリフト層と前記コレクタ層との間に形成され、ブロッキングモード時の空乏層の伸びを途中で阻止すると共に、ターンオフ時に前記コレクタ寄りの領域に過剰キャリアを有する第１導電形のバッファ層と、前記ドリフト層の一方の主面から前記バッファ層まで、半導体ウェハに形成された個々の素子を切りわける際の切断面に沿って延びる第１導電形高不純物濃度の分離領域とを具備する半導体装置の製造方法において、
酸素雰囲気中における高温長時間の熱処理により酸素を半導体ウェハ中に拡散させ、その後の無酸素または低酸素雰囲気中における熱処理により前記半導体ウェハ表面から酸素を逃がし、酸素濃度勾配を形成させ、低温熱処理により酸素をドナー化させることにより前記バッファ層を形成することを特徴とする半導体装置の製造方法。
【請求項４】
ＦＺウェハの両面から酸素雰囲気中における所定の温度の第１の熱処理により酸素を半導体ウェハ中に拡散させる工程と、無酸素もしくは低酸素雰囲気中における所定の温度の第２の熱処理により前記半導体ウェハ表面から酸素を逃がし、酸素濃度勾配を形成する工程と、低温の第３の熱処理により酸素をドナー化させることにより前記バッファ層を形成する工程と、前記ウェハの一方の主面側に選択的に高不純物濃度の分離領域を形成する工程と、隣り合う分離領域間のウェハ表面に、エミッタ領域、ゲート絶縁膜、ゲート電極およびエミッタ電極を形成する工程と、ウェハの他方の主面を研削する工程と、ウェハの研削後に、ウェハの他方の主面にコレクタ層を形成する工程と、該コレクタ層上にコレクタ電極を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項５】
前記第１の熱処理の温度が、１１５０℃〜１３５０℃の範囲であることを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記第２の熱処理の温度が、１１５０℃〜１３５０℃の範囲であることを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項７】
前記第３の熱処理の温度が、３５０℃〜５５０℃のの範囲であることを特徴とする請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は電力変換装置などに使用される半導体装置の製造方法に関し、特にＦＺウェハを用いたパンチスルー型のＩＧＢＴの製造方法に関する。
【０００２】
【従来の技術】
電力変換装置などに使用される半導体装置としてＩＧＢＴがある。ＩＧＢＴには、ブロッキングモード（エミッタ・コレクタ間に所定の電圧（定格電圧以下の電圧）が印加され、ゲートにしきい値以上の電圧が印加されていないターンオフ過程でのオフ状態）時にエミッタ領域から伸びる空乏層がコレクタ層にまで伸展しないようにドリフト層を厚くしたノンパンチスルー型ＩＧＢＴ（以下、ＮＰＴ−ＩＧＢＴとする）と、ドリフト層とコレクタ層との間にバッファ層を設けて空乏層がコレクタ層にまで伸展するのを防ぐパンチスルー型ＩＧＢＴ（以下、ＰＴ−ＩＧＢＴとする）とがある。一般に、ＮＰＴ−ＩＧＢＴは安価なＦＺウェハを用いて製造される。一方、ＰＴ−ＩＧＢＴにはエピタキシャルウェハが用いられる。
【０００３】
図１０は、従来のＮＰＴ−ＩＧＢＴの構成を示す縦断面図である。ＮＰＴ−ＩＧＢＴでは、図１０に示すように、ＦＺウェハよりなるｎ−  ドリフト層１１の一方の主面（以下、表面とする）側にｐベース領域１２およびｎ＋  エミッタ領域１３が設けられており、もう一方の主面（以下、裏面とする）側にｐ＋  コレクタ層１４が設けられている。そして、ベース領域１２上にはゲート絶縁膜であるゲート酸化膜１５を介してゲート電極１６が形成されており、さらにその上に層間絶縁膜１７を介してエミッタ電極１８が形成されている。また、コレクタ層１４の表面上にはコレクタ電極１９が形成されている。
【０００４】
図１０に示す構成のＮＰＴ−ＩＧＢＴでは、コレクタ電極１９に正電圧を印加するとともにゲート電極１６に正電圧を印加すると、ＩＧＢＴ表面にチャネルが形成され、ドリフト層１１中を電子電流が流れる。電子がコレクタ層１４に到達すると、ドリフト層１１にホールが注入される。それによって、ドリフト層１１は高注入状態となり、抵抗が激減するため、低オン電圧が実現される。しかし、この構成のＮＰＴ−ＩＧＢＴでは、ドリフト層１１が十分に厚いため、その分抵抗が上昇し、ＩＧＢＴのオン状態における電圧降下量が大きくなるとともに、ドリフト層１１での蓄積キャリア量が増大してターンオフ時の損失が大きくなるという欠点がある。
【０００５】
図１１は、従来のＰＴ−ＩＧＢＴの構成を示す縦断面図である。ＰＴ−ＩＧＢＴでは、図１１に示すように、ｐ＋  コレクタ層２４上にｎ＋  バッファ層２０およびｎ−  ドリフト層２１が順に設けられる。これら３つの層（コレクタ層２４、バッファ層２０およびドリフト層２１）は、高濃度ｐ型シリコン基板上に高濃度ｎ型エピタキシャル層を成長させ、さらにその上に低濃度ｎ型エピタキシャル層を成長させたウェハにより構成される。ｎ−  ドリフト層２１の表面部分にはｐベース領域２２およびｎ＋  エミッタ領域２３が設けられている。そして、さらにその上に、ゲート絶縁膜であるゲート酸化膜２５、ゲート電極２６、層間絶縁膜２７およびエミッタ電極２８が形成されている。また、コレクタ層２４の裏面にはコレクタ電極２９が形成されている。
【０００６】
図１１に示す構成のＰＴ−ＩＧＢＴでは、ブロッキングモード時の空乏層の伸びがバッファ層２０で止められるため、ドリフト層２１が薄くても高い耐圧を得ることができる。このため、同耐圧のＮＰＴ−ＩＧＢＴに比較して、オン状態の電圧降下量が小さいという利点を有する。しかし、順方向導通時にコレクタ層２４から注入されるホールの量が極めて多いため、ターンオフ損失が大きいという欠点がある。また、エピタキシャルウェハは高価格であるため、ＮＰＴ−ＩＧＢＴに比べてコストが増大するという欠点もある。
そこで、ＦＺウェハを用いたＰＴ−ＩＧＢＴ（以下、Ｉ型ドリフト層ＰＴ−ＩＧＢＴとする）が知られている。図１２は、Ｉ型ドリフト層ＰＴ−ＩＧＢＴの構成を示す縦断面図である。Ｉ型ドリフト層ＰＴ−ＩＧＢＴは、図１２に示すように、ＦＺウェハよりなるｎ−  ドリフト層３１の裏面側にｐ＋  コレクタ層３４およびｎ＋  バッファ層３０がイオン注入法により形成され、コレクタ電極３９が設けられた構成となっている。ｎ−  ドリフト層３１の表面側には、ｐベース領域３２、ｎ＋  エミッタ領域３３、ゲート酸化膜（ゲート絶縁膜）３５、ゲート電極３６、層間絶縁膜３７およびエミッタ電極３８が形成されている。
【０００７】
図１２に示す構成のＩ型ドリフト層ＰＴ−ＩＧＢＴでは、ブロッキングモード時の空乏層の伸びがバッファ層３０で止められるため、ドリフト層３１が薄くても高い耐圧を得ることができる。このため、同耐圧のＮＰＴ−ＩＧＢＴに比較して、オン状態の電圧降下量が小さいという利点を有する。また、コレクタ層３４が低濃度であるため、順方向導通時におけるホール注入量が少ない。したがって、ターンオフ損失が小さいという利点も有する。
一般に、ＩＧＢＴの損失を低減するためには、ドリフト層をできるだけ短くするのが望ましい。しかし、ドリフト層を短くすると耐圧が低くなってしまう。図１３は、ブロッキングモード時にＩＧＢＴに生じる電界分布の様子を表すグラフである。このグラフにおいて、各ＩＧＢＴの、ＰＮ接合部における最大電界強度が臨界電界強度に達したときの電界分布の積分値、すなわち各電界分布の面積がそれぞれのＩＧＢＴの耐圧を表す。この面積が大きいほど耐圧特性が高くなる。したがって、短いドリフト層で高い耐圧特性を得るためには、図１３に実線で示す「Ｉ型ドリフト層ＰＴ−ＩＧＢＴ」のように、ドリフト層中での電界分布の傾きをできるだけ小さくして四角形電界分布を実現すればよいことがわかる。ドリフト層中での電界分布の傾きを小さくするためには、ドリフト層の不純物濃度を非常に小さくしてＩ層化すればよい。
【０００８】
しかしながら、ドリフト層をＩ層化すると、ターンオフ時に非常に高いサージ電圧を伴う激しい振動が発生するという問題点がある。この振動が発生する理由は以下のとおりである。バッファ層付きのＩＧＢＴは、ターンオフ時に空乏層の電界によってドリフト層中の蓄積キャリアが掃き出されて、ブロッキングモードに移行する。スイッチング時のコレクタ・エミッタ間電圧はＩＧＢＴの定格耐圧の半分程度である。ターンオフ時に空乏層がバッファ層に到達すると、ドリフト層中に過剰キャリアが存在せず、ＩＧＢＴは容量ε／Ｗのコンデンサとなる。ここで、εはシリコンの誘電率であり、Ｗはドリフ卜層幅である。このＩＧＢＴの容量と配線の寄生インダクタンスによりＬＣ回路が構成されることになるため、振動が発生する。
【０００９】
また、ドリフト層をＩ層化すると、空乏層が素子の側面（ダイシング面）にまで容易に到達してしまう。この素子側面にはダイシング後の物理的な歪が残っているため、キャリア寿命が非常に短い。したがって、素子側面に空乏層が到達すると非常に大きな発生電流が流れてしまい、十分な耐圧を得ることができないという問題点もある。したがって、実際には、定格電圧が印加されたときに空乏層が素子側面に到達しない程度にドリフト層の不純物濃度を高くする必要があるので、ドリフト層をＩ層化することは極めて困難である。
これを解決するために、ＦＺウェハを用い、Ｉ層化したドリフト層を有するバッファ層付きのＩ型ドリフト層ＰＴ−ＩＧＢＴを構成する半導体装置およびその製造方法が特願２００１−１５８６１２号に報告されている。
【００１０】
その内容について詳細に説明する。図１４は、この半導体装置を構成するＩ型ドリフト層ＰＴ−ＩＧＢＴの構成の一例を示す縦断面図である。このＩ型ドリフト層ＰＴ−ＩＧＢＴは、図１４に示すように、ｎ−  ドリフト層４１、ｐベース領域４２、ｎ＋  エミッタ領域４３、ｐ＋  コレクタ層４４、ゲート絶縁膜であるゲート酸化膜４５、ゲート電極４６、層間絶縁膜４７、エミッタ電極４８、コレクタ電極４９、ｎ＋  バッファ層４０およびｎ＋  分離領域５１を備えている。図１４においては、ｎ−  ドリフト層４１にはＰベース領域４２が１つしか形成されていないが、ｐベース領域４２を複数形成することができる。そしてそれぞれのｐベース領域４２に対してｎ＋  エミッタ領域４３、ゲート酸化膜４５、ゲート電極４６、層間絶縁膜４７を備えるようにすることもできる。
【００１１】
ドリフト層４１はＦＺウェハにより構成される。ベース領域４２はドリフト層４１の表面部分に形成されている。エミッタ領域４３はベース領域４２の表面部分に形成されている。ゲート酸化膜４５はベース領域４２のチャネル領域となる部分の表面に形成されており、その上にゲート電極４６が形成されている。エミッタ電極４８は、層間絶縁膜４７によりゲート電極４６およびドリフト層４１から絶縁された状態で、エミッタ領域４３およびベース領域４２に電気的に接続されている。コレクタ層４４およびコレクタ電極４９は、ドリフト層４１の裏面部分に形成されている。バッファ層４０はコレクタ層４４とドリフト層４１との間に設けられている。分離領域５１は、素子側面に沿ってドリフト層４１の表面からバッファ層４０に達するように設けられている。
【００１２】
ここで、ドリフト層４１は、不純物濃度が非常に小さく、Ｉ層化されている。また、バッファ層４０は、図１５に示すように、バッファ層幅が長く、さらに低めの濃度に設定されている。これによって、ターンオフ時に、空乏層の伸びがバッファ層４０中で阻止される。また、バッファ層濃度が低いため、空乏層が阻止された位置よりもさらにコレクタ側に過剰キャリアが存在する。一般に、Ｉ型ドリフト層ＰＴ−ＩＧＢＴでターンオフ時に振動が発生するのは、ドリフト層中の過剰キャリアが枯渇することが原因である。このＩ型ドリフト層ＰＴ−ＩＧＢＴでは、バッファ層４０中のコレクタ側に存在する過剰キャリアによってターンオフ時の振動が抑制される。
【００１３】
ここで、順方向導通時のバッファ層４０中の電子濃度をＮとすると、バッファ層４０の平均ドーピング濃度がＮ以下の場合に高注入状態となり、過剰キャリアが存在する。したがって、バッファ層４０の厚さをｘとすると、バッファ層４０中の総不純物濃度はｘ・Ｎ以下である必要がある。一方、バッファ層４０において空乏層を阻止するためには、バッファ層４０内で臨界電界、たとえば２×１０５  Ｖ／ｃｍをゼロにする必要がある。したがって、シリコン中の誘電率をＥｐｓ、素電荷をｑとすると、２×１０５  ＜ｑ・（バッファ層中の総不純物濃度）／Ｅｐｓという式が成り立つ必要がある。この式について定数を計算すると、ｘ・Ｎ＞（バッファ層中の総不純物濃度）＞１．３×１０１２が得られる。
【００１４】
また、定格耐圧をＶ、ドリフト層４１の不純物濃度をＮＤとすると、縦方向の空乏層幅は√（（２・Ｅｐｓ・Ｖ）／（ｑ・ＮＤ））で与えられる。横方向の空乏層幅を縦方向の空乏層幅のたとえば６倍であるとすると、横方向の空乏層幅は６√（（２・Ｅｐｓ・Ｖ）／（ｑ・ＮＤ））となる。これを計算すると、横方向の空乏層幅は√（４．６８×１０８  Ｖ／ＮＤ）となる。
この場合には、定格耐圧Ｖ、ドリフト層４１の不純物濃度ＮＤおよび耐圧構造幅Ｗの間には、Ｗ２  ＜４．６８×１０８  Ｖ／ＮＤという関係が成り立つ。つまり、耐圧構造幅Ｗは横方向の空乏層幅よりも短い。したがって、分離領域５１がないと仮定すると、ブロッキングモード時に空乏層が素子側面にまで広がり、漏れ電流が大きくなってしまう。これを防ぐため、前記の分離領域５１が設けられている。つまり、分離領域５１により空乏層が素子側面に到達するのを防いでいるので、漏れ電流が従来のＩＧＢＴと同程度かそれ以下に抑えられる。なお、耐圧構造幅Ｗが横方向の空乏層幅よりも長い場合に分離領域５１を設けても何ら特性上の問題はない。
【００１５】
つぎに、図１４に示す構成のＩ型ドリフト層ＰＴ−ＩＧＢＴの製造プロセスについて説明する。図１６〜図２１は、製造途中のＩ型ドリフト層ＰＴ−ＩＧＢＴの要部を示す縦断面図である。一例として、このＩＧＢＴの耐圧を１２００Ｖとする。まず、たとえば比抵抗が１０００Ωｃｍで厚さが５００μｍのＦＺ（フローティング・ゾーン）ウェハの表面に、たとえば１００μｍの間隔をあけて選択的にマスク６１を形成する（図１６）。そして、ウェハ表面からｎ型不純物をイオン注入する。これによって、ウェハ表面の、マスク６１で被われていない領域に不純物注入領域６２ができる（図１７）。
【００１６】
つづいて、熱処理によって不純物注入領域６２のｎ型不純物をたとえば１１０μｍの深さまで選択拡散させて分離領域５１を形成する（図１８）。ウェハ表面の熱酸化膜６３を除去した後、隣り合う分離領域５１，５１間に、ベース領域４２、エミッタ領域４３、ゲート酸化膜４５およびゲート電極４６を形成する。そして、表面に層間絶縁膜４７を形成した後、アルミニウムを蒸着し、パターニングしてエミッタ電極４８を形成する（図１９）。しかる後、ＦＺウェハを裏面から研削し、シリコン領域の厚さをたとえば９５μｍにする（図２０）。
つづいて、ウェハ裏面にボロンイオンを照射した後、３００℃〜５００℃でアニールをおこない、ボロン原子を活性化させて、たとえば厚さ０．５μｍのコレクタ層４４を形成する。つづいて、ウェハ裏面にプロトンまたは酸素イオンを照射した後、３００℃〜５００℃でアニールをおこない、たとえばピーク濃度が５×１０１５ｃｍ−３で幅が２０μｍのバッファ層４０を形成する（図２１）。このとき、ドリフト層４１の幅はたとえば７５μｍとなる。最後に、ウェハ裏面にコレクタ電極４９を形成し、ダイシングすれば図１４に示すＩ型ドリフト層ＰＴ−ＩＧＢＴが完成する。なお、図１４および図１６〜図２１において、ダイシング面を破線で示す。
【００１７】
前記したように製造することで、バッファ層４０により、ブロッキングモード時の空乏層の伸びがコレクタ層４４に到達するのが阻止されるとともに、空乏層の伸びを阻止した状態でバッファ層４０の、コレクタ層寄りの領域に過剰キャリアが存在するので、Ｉ層化したドリフト層４１を有するＩＧＢＴにおいてターンオフ時に振動が発生するのを防ぐことができる。図２２に、実施の形態のＩ型ドリフト層ＰＴ−ＩＧＢＴと従来のＩ型ドリフト層ＰＴ−ＩＧＢＴ（図１２参照）についてターンオフ波形を示す。実施の形態によれば、ターンオフ時に振動が発生していないことがわかる。
【００１８】
また、前記したように製造すれば、分離領域５１により、ブロッキングモード時の空乏層の伸びが素子側面に到達するのが阻止されるので、耐圧構造幅が横方向の空乏層幅よりも短い場合でも漏れ電流を抑えることができる。したがって、ターンオフ時に振動発生のない、高耐圧のＩ型ドリフト層ＰＴ−ＩＧＢＴを構成する半導体装置が得られる。
また、前記した製造において、順方向導通時の過剰キャリア分布に関して、ドリフト層中間位置における過剰キャリア濃度がドリフト層４１とバッファ層４０の境界における過剰キャリア濃度以上で、かつ５倍以下になるようにするとよい。そうすれば、オン電圧対ターンオフ損失のトレードオフを最適化することができる。これにはトレンチゲート構造を採用するとよい。図２３に、定格耐圧を１２００Ｖとした場合の、実施の形態のＩ型ドリフト層ＰＴ−ＩＧＢＴ、それにトレンチゲート構造を採用したＩ型ドリフト層ＰＴ−ＩＧＢＴ、従来のＩ型ドリフト層ＰＴ−ＩＧＢＴ（図１２参照）、および従来のＮＰＴ−ＩＧＢＴ（図１０参照）のトレードオフを示す。また、オン電圧と耐圧のトレードオフも改善される。
【００１９】
また、前記の内容とは異なるが、耐圧を維持する半導体領域の表面に、減圧ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用いて、７００℃の高温でシリコンに酸素を添加し、１０７  〜１０１３Ω・ｃｍの高抵抗の半導電膜を形成して、耐圧の安定を確保する構造がある。しかし、この半導電膜に冷却過程（７００℃から室温に戻す過程）で外部から酸素が混入すると、ホットエレクトロンがこの半導電膜に入り込み、デバイス内の電界に乱れが生じて耐圧劣化を起こすので、この半導電膜をポリシリコンの導電膜で被覆し、冷却過程で外部からの酸素の混入を抑制して、耐圧の安定化を図ることが開示されている（例えば、特許文献１参照）。
【００２０】
【特許文献１】
特開２０００−３１２０１２号公報
【００２１】
【発明が解決しようとする課題】
しかし、前記のようにイオン注入法で低濃度で幅の広いバッファ層を形成するためには、プロトンまたは酸素をイオン注入できる特別の高価なイオン注入装置が必要となり、また、イオン注入工程の後に長時間のアニール工程が必要となる。このように、イオン注入を長時間行うと、半導体基板にダメージが発生し、デバイスのもれ電流が増大し、キャリアの移動度が低下してオン電圧が増大するなどデバイス特性が悪化する。また、ウェハ厚みを薄くした後でこのようなイオン注入すると、ウェハ割れが発生し良品率が低下して製造コストが増大する。また、注入時間を短縮するために、イオン注入の加速電圧を過大に上げると、イオン注入しない箇所を遮蔽することが困難となる不都合が出てくる。
【００２２】
この発明の目的は、前記の課題を解決して、低濃度で幅の広いバッファ層をデバイス特性を悪化させずに低コストで形成できる半導体装置の製造方法を提供することにある。
【００２３】
【課題を解決するための手段】
前記の目的を達成するために、半導体基板の両面から高温で酸素を拡散する工程と、前記半導体基板の表面層の酸素を高温の熱処理で除去する工程と、前記半導体基板の一方の面を研削し厚さを半分以下とする工程と、半導体基板に残留した酸素を熱処理でドナー化する工程と、を含む製造方法とする。
また、前記酸素の拡散深さが、前記半導体基板の厚さの半分より浅い場合に、前記研削面は該酸素の拡散深さに達しないようにする。
また、第１導電型低不純物濃度のドリフト層の一方の主面に形成された第２導電型高不純物濃度のベース領域と、該ベース領域の表面層に形成された第１導電型のエミッタ領域と、該エミッタ領域および前記ベース領域の両方に電気的に接続するエミッタ電極と、前記ベース領域上にゲート絶縁膜を介して形成されるゲート電極と、前記ドリフト層の他方の主面に形成された第２導電形のコレクタ層と、該コレクタ層と電気的に接続するコレクタ電極と、前記ドリフト層と前記コレクタ層との間に形成され、ブロッキングモード時の空乏層の伸びを途中で阻止すると共に、ターンオフ時に前記コレクタ寄りの領域に過剰キャリアを有する第１導電形のバッファ層と、前記ドリフト層の一方の主面から前記バッファ層まで、半導体ウェハに形成された個々の素子を切りわける際の切断面に沿って延びる第１導電形高不純物濃度の分離領域とを具備する半導体装置の製造方法において、酸素雰囲気中における高温長時間の熱処理により酸素を半導体ウェハ中に拡散させ、その後の無酸素または低酸素雰囲気中における熱処理により前記半導体ウェハ表面から酸素を逃がし、酸素濃度勾配を形成させ、低温熱処理により酸素をドナー化させることにより前記バッファ層を形成する製造方法とする。
【００２４】
また、ＦＺウェハの両面から酸素雰囲気中における所定の温度の第１の熱処理により酸素を半導体ウェハ中に拡散させる工程と、無酸素もしくは低酸素雰囲気中における所定の温度の第２の熱処理により前記半導体ウェハ表面から酸素を逃がし、酸素濃度勾配を形成する工程と、低温の第３の熱処理により酸素をドナー化させることにより前記バッファ層を形成する工程と、前記ウェハの一方の主面側に選択的に高不純物濃度の分離領域を形成する工程と、隣り合う分離領域間のウェハ表面に、エミッタ領域、ゲート絶縁膜、ゲート電極およびエミッタ電極を形成する工程と、ウェハの他方の主面を研削する工程と、ウェハの研削後に、ウェハの他方の主面にコレクタ層を形成する工程と、該コレクタ層上にコレクタ電極を形成する工程と、を含む製造方法とする。
【００２５】
また、前記第１の熱処理の温度が、１１５０℃〜１３５０℃の範囲であるとよい。
また、前記第２の熱処理の温度が、１１５０℃〜１３５０℃の範囲であるとよい。
また、前記第３の熱処理の温度が、３５０℃〜５５０℃のの範囲であるとよい。
〔作用〕
１１５０℃〜１３５０℃の高温でシリコンに導入された酸素は、原子の状態でシリコン原子格子間に点在する。これを３５０℃から５５０℃の範囲で熱処理すると、この点在する酸素が集まって来てクラスターの状態となる。このとき、酸素の持っている電子が飛び出すため、このクラスターはドナーの働きをする。温度が５５０℃を超えると、このクラスターがシリコン結晶内で析出して、電子の放出はなくなり、ドナーの働きが無くなる。また、温度が３５０℃未満では、ドナーの働きをするクラスターが形成されない。
【００２６】
そのため、シリコン結晶内に導入された酸素がドナーとして働く温度は、３５０℃から５５０℃の間であり、その効果が高い温度範囲は、４００℃から５００℃である。
【００２７】
【発明の実施の形態】
図１〜図３は、この発明の第１実施例の半導体装置の製造方法であり、各図（ａ）は工程順に示す要部製造工程断面図、各図（ｂ）は、各図（ａ）の酸素濃度または不純物濃度のプロフィル図である。尚、プロフィル図の縦軸はＬＯＧ目盛りであり、図３（ｂ）は図３（ａ）のＹ−Ｙ線の不純物濃度のプロフィルである。
１０００Ω・ｃｍの比抵抗で厚み５００μｍのｎ型のＦＺウェハ１００に１．６μｍの厚みの熱酸化膜１０１を形成する。その後、スクライブ予定箇所上の熱酸化膜１０１をエッチングして開口部１０２を形成し、シリコンを露出させる。その後、ＰＯＣｌ３  ガスを酸素雰囲気で、１２００℃で２時間流し、リンを開口部１０２のシリコン上にドープする。その後、酸素雰囲気（Ｏ２  を約１２リットル／分、Ｈ２  を約９．６リットル／分流す雰囲気）中で１３００℃で１００時間、ドライブして、拡散深さ１２０μｍのｎ型の分離領域１０３を形成する。このとき同時に酸素をＦＺウェハ１００中に拡散させる。その拡散長（濃度が３７％となる距離）は約２００μｍになる。その酸素拡散層１０４は、ＦＺウェハ１００の全域に及ぶ。また、図示しないが表面はリンガラス膜で被覆される（図１）。  つぎに、熱酸化膜１０１と図示しないリンガラス膜を除去せずに、窒素雰囲気（Ｎ２  １２リットル／分流す雰囲気）中において、１１５０℃で２４時間の熱処理を行いウェハ表面から酸素を逃がす（抜き取る：外方拡散）。この結果、酸素残留層１０５が形成され、酸素濃度に勾配が出来る。このときＦＺウェハ１００表面に熱酸化膜が存在しても、シリコン内の酸素は酸化膜に吸収されて酸化膜の成長に使われるか、または酸化膜を通りぬけて外部に逃げるので、ＦＺウェハ１００内部の酸素は、シリコンからシリコン外へ抜けていく（抜き取られる）ことになる。前記の熱酸化膜１０１と図示しないリンガラス膜を除去して、シリコン内の酸素を除去すると、分離層１０３からリンが外方拡散し、そのリンが再度シリコン内に拡散して、デバイス形成領域を汚染するので、熱酸化膜１０１および図示しないリンガラス膜は除去しない方がよい。図中のＬ０はドナー化予定層の厚さである（図２）。
【００２８】
つぎに、熱酸化膜１０１および図示しないリンガラス膜を除去して、ＦＺウェハ１００表面に従来通りの方法でＩＧＢＴセルの表面側の構造（つまり、ベース領域１０６、エミッタ領域１０７、ゲート電極１０８およびエミッタ電極１０９などで構成される構造）を形成し、裏面からＦＺウェハ１００を分離層１０３が露出するまで研削して（図２（ａ）参照）、ウェハを９０μｍ厚（Ａ部の厚さ）にする。その後、裏面にボロンイオンを注入し、４５０℃で５時間アニールする。この低温度アニールによってボロンが活性化してｐ型のコレクタ層１１１が形成されるのと同時に、前記のドナー化予定層の酸素がドナー化して、ピーク濃度が５×１０１５ｃｍ−３程度で、厚さＷが２０μｍ程度のｎ型のバッファ層１１０が形成される。図中のＬはドナー化された層の厚さで、１２０はｎ−  層のドリフト層である（図３）。
【００２９】
その後、ＦＺウェハ１００の図示しないスクライブラインに沿って切断して、比較的低濃度で厚いバッファ層を有する、Ｉ型ドリフト層付きＰＴ型ＩＧＢＴチップが出来上がる。
図４〜図６は、この発明の第２実施例の半導体装置の製造方法であり、各図（ａ）は工程順に示す要部製造工程断面図、各図（ｂ）は、各図（ａ）の酸素濃度または不純物濃度のプロフィル図である。尚、プロフィル図の縦軸はＬＯＧ目盛りであり、図６（ｂ）は図６（ａ）のＹ−Ｙ線の不純物濃度のプロフィルである。
【００３０】
図１〜図３との違いはＦＺウェハの比抵抗が小さい（不純物濃度が高い）点のみでありその他は同じである。
６０Ω・ｃｍの比抵抗で５００μｍのｎ型のＦＺウェハ２００を第１実施例と同様の条件の酸素雰囲気中で１３００℃で１００時間の熱処理することで、図１と同様に図４のような酸素濃度のプロフィルが出来上がる。その後、前記と同様の条件の窒素雰囲気中において１１５０℃で２４時間の熱処理を行い、ＦＺウェハ２００表面から酸素を逃がすと、図２と同様に図５のような酸素濃度勾配が出来る。
【００３１】
ＦＺウェハ２００表面に従来通りの方法で、図３と同様に、ＩＧＢＴセルの表面側の構造を形成し、裏面からＦＺウェハ２００を研削して１４０μｍ厚にする。裏面にボロンイオンを注入し、４５０℃で５時間アニールする。この低温度アニールによってボロンが活性化してコレクタ層１１１が形成されるのと同時に、酸素がドナー化して、ピーク濃度が５×１０１５ｃｍ−３程度で、厚さＷが２０μｍ程度の図６のようなバッファ層１１０が形成される。図６中の１３０はｎ−  層のドリフト層である。
その後、ＦＺウェハ２００のスクライブラインに沿って切断して、比較的低濃度で厚いバッファ層を有する、Ｉ型ドリフト層付きＰＴ型ＩＧＢＴチップが出来上がる。
【００３２】
前記の第１実施例および第２実施例の酸素導入工程で、拡散温度が高い程酸素の拡散係数が上り、より短い時間で所定の拡散距離を得ることができる。しかし温度が１３５０℃を超えてシリコンの融点（１４１４℃）に近づくとシリコンの結晶性が乱れてデバイス特性を悪化させる。一方、拡散温度が１１５０℃を下回ると拡散係数が小さくなり過ぎて、拡散に時間がかかる。１３００℃における酸素の拡散係数は約１×１０−９ｃｍ２  ／ｓｅｃであるが、１１５０℃ではその１／１０の約１×１０−１０  ｍ２  ／ｓｅｃになる。例えば１１５０℃で１００時間では６０μｍ程度しか拡散できない。そのため、１１５０℃で２００μｍ拡散しようとすると３００時間以上かかることになり、これを超える長い時間の熱処理は現実的でない。
【００３３】
また、酸素をシリコン表面から除去する（逃がす）工程も酸素の熱拡散を利用しているので、前記の温度範囲が好適である。
このことから、酸素をシリコンへ拡散する温度、酸素をシリコンから抜き取る温度を共に１１５０℃以上で１３５０℃以下とする。また、効果的に酸素を拡散するためには、もしくは、効果的に酸素を抜き取るためには、この温度は１２５０℃以上で１３２０℃以下であるとよい。
また、酸素のドナー化は４５０℃で最も効率よく進む。５５０℃を超えると逆にドナーが減少してしまうし、３５０℃未満ではほとんどドナー化が生じない。従って酸素のドナー化のためには３５０以上で５５０℃以下の温度範囲とする。また、さらに好ましくは、４００℃以上で５００℃の範囲が効果的である。
【００３４】
また、前記の酸素導入の拡散条件（拡散温度と時間）と酸素を逃がす熱処理条件（熱処理温度と時間）の組合せによって、様々なｎ＋  バッファ層のプロフィルを形成することが出来る。
図７〜図９は、この発明の第３実施例の半導体装置の製造方法であり、各図（ａ）は工程順に示す要部製造工程断面図、各図（ｂ）は、各図（ａ）の酸素濃度または不純物濃度のプロフィル図である。尚、プロフィル図の縦軸はＬＯＧ目盛である。
酸素を拡散する時間を短くして、ＦＺウエハ４００の表面および裏面から７０μｍ程度まで酸素を拡散して酸素拡散層４０４を形成する（図７）。つぎに熱処理でこの酸素を引き抜き酸素残留層４０５を形成する（図８）。その後、裏面を研削した後で、この酸素をドナー化することで、薄くしたウェハの中央部に幅の広いｎ＋  バッファ層４１０を形成する（図９）。このようにすると、ｎ−  ドリフト層４２０／ｎ＋  バッファ層４１０／ｎ−  ドリフト層４２０のようなｎ−  ドリフト層の中央部にｎ＋  バッファ層を有するプロフィルを形成することができる。このような拡散プロフィルをＩＧＢＴやｐｉｎダイオードのドリフト層に適用することで、ブロッキングモードの電圧波形の振動を抑制することができる。
【００３５】
【発明の効果】
この発明では、酸素を長時間の熱処理で半導体基板に導入し、これを再度熱処理で外方拡散させ、表面層の酸素を除去することでバッファ層を形成するため、容易に低濃度で幅の広いバッファ層を形成できる。
また、熱処理によりバッファ層を形成するため、イオン注入でバッファ層を形成するときに問題となるダメージの発生がなくデバイス特性を悪化させることがない。
また、バッファ層の形成は厚いウェハで行うため、薄いウェハでイオン注入してバッファ層を形成するときのウェハの割れは発生しない。そのため、良品率を向上できて、製造コストの低減を図ることができる。
【図面の簡単な説明】
【図１】この発明の第１実施例の半導体装置の製造方法を示す図であり、（ａ）は要部製造工程断面図、（ｂ）は酸素濃度のプロフィル図
【図２】図１に続く、この発明の第１実施例の半導体装置の製造方法を示す図であり、（ａ）は要部製造工程断面図、（ｂ）は酸素濃度のプロフィル図
【図３】図２に続く、この発明の第１実施例の半導体装置の製造方法を示すであり、（ａ）は要部製造工程断面図、（ｂ）は、（ａ）のＹ−Ｙ線での不純物濃度のプロフィル図
【図４】この発明の第２実施例の半導体装置の製造方法を示す図であり、（ａ）は要部製造工程断面図、（ｂ）は酸素濃度のプロフィル図
【図５】図４に続く、この発明の第２実施例の半導体装置の製造方法を示す図であり、（ａ）は要部製造工程断面図、（ｂ）は酸素濃度のプロフィル図
【図６】図５に続く、この発明の第２実施例の半導体装置の製造方法を示す図であり、（ａ）は要部製造工程断面図、（ｂ）は、（ａ）のＹ−Ｙ線での不純物濃度のプロフィル図
【図７】この発明の第３実施例の半導体装置の製造方法を示す図であり、（ａ）は要部製造工程断面図、（ｂ）は酸素濃度のプロフィル図
【図８】図７に続く、この発明の第３実施例の半導体装置の製造方法を示す図であり、（ａ）は要部製造工程断面図、（ｂ）は酸素濃度のプロフィル図
【図９】図８に続く、この発明の第３実施例の半導体装置の製造方法を示す図であり、（ａ）は要部製造工程断面図、（ｂ）は酸素濃度のプロフィル図
【図１０】従来のＮＰＴ−ＩＧＢＴの構成を示す縦断面図
【図１１】従来のＰＴ−ＩＧＢＴの構成を示す縦断面図
【図１２】従来のＰＴ−ＩＧＢＴの別の構成を示す縦断面図
【図１３】ブロッキングモード時にＩＧＢＴに生じる電界分布の様子を表すグラフ
【図１４】本発明にかかる半導体装置を構成するＩ型ドリフト層ＰＴ−ＩＧＢＴの構成の一例を示す縦断面図
【図１５】図１４に示す構成のＩ型ドリフト層ＰＴ−ＩＧＢＴにおいてバッファ層中に過剰キャリアが存在することを説明するための図
【図１６】図１４に示す構成のＩ型ドリフト層ＰＴ−ＩＧＢＴの製造途中の要部を示す縦断面図
【図１７】図１４に示す構成のＩ型ドリフト層ＰＴ−ＩＧＢＴの製造途中の要部を示す縦断面図
【図１８】図１４に示す構成のＩ型ドリフト層ＰＴ−ＩＧＢＴの製造途中の要部を示す縦断面図
【図１９】図１４に示す構成のＩ型ドリフト層ＰＴ−ＩＧＢＴの製造途中の要部を示す縦断面図
【図２０】図１４に示す構成のＩ型ドリフト層ＰＴ−ＩＧＢＴの製造途中の要部を示す縦断面図
【図２１】図１４に示す構成のＩ型ドリフト層ＰＴ−ＩＧＢＴの製造途中の要部を示す縦断面図
【図２２】図１４のＩ型ドリフト層ＰＴ−ＩＧＢＴと従来のＩ型ドリフト層ＰＴ−ＩＧＢＴについてターンオフ波形を示す波形図
【図２３】図１４を含む種々のＩ型ドリフト層ＰＴ−ＩＧＢＴについてオン電圧対ターンオフ損失のトレードオフを示す図
【符号の説明】
１００    ＦＺウェハ（ｎ型／１０００Ω・ｃｍ）
１０１、４０１  熱酸化膜
１０２    開口部
１０３    分離領域
１０４、４０４  酸素拡散層
１０５、４０５  酸素残留層
１０６    ベース領域
１０７    エミッタ領域
１０８    ゲート電極
１０９    エミッタ電極
１１０    バッファ層
１１１    コレクタ層
１１２    コレクタ電極
１２０    ドリフト層
１３０    ドリフト層
２００    ＦＺウェハ（ｎ型／６０Ω・ｃｍ）
４００    ＦＺウェハ
Ｌ０    ドナー化予定層の厚さ
Ｌ    ドナー化された層の厚さ
Ｗ    バッファ層の厚さ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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