(57)【要約】【課題】ノイズが小さく出力の大きい半導体装置等を工程を増加させることなく製造して提供する。【解決手段】Ｐエピタキシャル層３２が形成されたＰ基板３１上に第２のプロセスでなるセンサセルとＭＯＳプロセスでなるＣＭＯＳとを形成する際に、ＭＯＳプロセスでなるＮウェル領域３４ａと第２のプロセスでなるＰウェル領域３７ａとＭＯＳプロセスでなるエミッタ，コレクタ用のＮ＋領域５１ａ，５１ｂおよびベース用のＰ＋領域５２ａとを含むＮＰＮトランジスタと、第２のプロセスでなる深いＮウェル領域３６ｂとＭＯＳプロセスでなるＰウェル領域３５ｃと第２のプロセスでなる浅いＮウェル領域４８ａとＭＯＳプロセスでなるコレクタ，エミッタ用のＰ＋領域５２ｂ，５２ｃおよびベース用のＮ＋領域５１ｃとを含む縦型ＰＮＰトランジスタと、をプロセス兼用で形成した半導体装置。【選択図】  図２２
2004241578.tif 000002
【特許請求の範囲】
【請求項１】
一導電型の半導体基板上にＣＭＯＳ型トランジスタを形成するための第１のプロセスと、上記半導体基板上にセンサセルを形成するためのプロセスであって上記第１のプロセスにより形成し得る不純物拡散領域よりも深い不純物拡散領域を形成可能な第２のプロセスと、を製造プロセスとして有する半導体装置の製造方法であって、
ＣＭＯＳ型トランジスタにおける一導電チャンネル型ＭＯＳトランジスタの反対導電型ウェル領域を形成する第１のプロセスを兼ねて、バイポーラ型トランジスタの反対導電型ウェル領域を形成する工程と、
センサセルの深い反対導電型ウェル領域を形成する第２のプロセスを兼ねて、バイポーラ型トランジスタの上記反対導電型ウェル領域の少なくとも一部が深い反対導電型ウェル領域となるように形成する工程と、
センサセルの浅い一導電型ウェル領域を形成する第２のプロセスを兼ねて、バイポーラ型トランジスタの浅い一導電型ウェル領域を上記反対導電型ウェル領域内に形成する工程と、
ＣＭＯＳ型トランジスタにおける反対導電チャンネル型ＭＯＳトランジスタのソース拡散領域となる高濃度反対導電型不純物領域およびドレイン拡散領域となる高濃度反対導電型不純物領域を同時に形成する第１のプロセスを兼ねて、バイポーラ型トランジスタのコレクタとなる高濃度反対導電型不純物領域を上記反対導電型ウェル領域内に形成すると同時に該バイポーラ型トランジスタのエミッタとなる高濃度反対導電型不純物領域を上記浅い一導電型ウェル領域内に形成する工程と、
ＣＭＯＳ型トランジスタにおける一導電チャンネル型ＭＯＳトランジスタのソース拡散領域となる高濃度一導電型不純物領域およびドレイン拡散領域となる高濃度一導電型不純物領域を同時に形成する第１のプロセスを兼ねて、バイポーラ型トランジスタのベースとなる高濃度一導電型不純物領域を上記浅い一導電型ウェル領域内に形成する工程と、
を具備し、バイポーラ型トランジスタを製造するようになされたことを特徴とする半導体装置の製造方法。
【請求項２】
一導電型の半導体基板上にＣＭＯＳ型トランジスタを形成するための第１のプロセスと、上記半導体基板上にセンサセルを形成するためのプロセスであって上記第１のプロセスにより形成し得る不純物拡散領域よりも深い不純物拡散領域を形成可能な第２のプロセスと、を製造プロセスとして有する半導体装置の製造方法であって、
ＣＭＯＳ型トランジスタにおける反対導電チャンネル型ＭＯＳトランジスタの一導電型ウェル領域を形成する第１のプロセスを兼ねて、縦型のバイポーラ型トランジスタの一導電型ウェル領域を形成する工程と、
センサセルの深い反対導電型ウェル領域を形成する第２のプロセスを兼ねて、縦型のバイポーラ型トランジスタの深い反対導電型ウェル領域を形成する工程と、
センサセルの浅い一導電型ウェル領域を形成する第２のプロセスを兼ねて、縦型のバイポーラ型トランジスタに形成されている上記一導電型ウェル領域の一導電型不純物を補填する工程と、
センサセルの反対導電型ウェル領域を形成する第２のプロセスを兼ねて、縦型のバイポーラ型トランジスタの反対導電型ウェル領域を形成することにより、該反対導電型ウェル領域が、上記深い反対導電型ウェル領域とともに、該縦型のバイポーラ型トランジスタに形成されている上記一導電型ウェル領域を取り囲むようにする工程と、
ＣＭＯＳ型トランジスタにおける反対導電チャンネル型ＭＯＳトランジスタのソース拡散領域となるべき領域に沿った反対導電型ウェル領域およびドレイン拡散領域となるべき領域に沿った反対導電型ウェル領域を同時に形成する第１のプロセスを兼ねて、縦型のバイポーラ型トランジスタのベースとなるべき領域およびエミッタとなるべき領域を取り囲むための浅い反対導電型ウェル領域を上記一導電型ウェル領域内に形成する工程と、
ＣＭＯＳ型トランジスタにおける反対導電チャンネル型ＭＯＳトランジスタのソース拡散領域となる高濃度反対導電型不純物領域およびドレイン拡散領域となる高濃度反対導電型不純物領域を同時に形成する第１のプロセスを兼ねて、縦型のバイポーラ型トランジスタのベースとなる高濃度反対導電型不純物領域を上記浅い反対導電型ウェル領域内に形成する工程と、
ＣＭＯＳ型トランジスタにおける一導電チャンネル型ＭＯＳトランジスタのソース拡散領域となる高濃度一導電型不純物領域およびドレイン拡散領域となる高濃度一導電型不純物領域を同時に形成する第１のプロセスを兼ねて、縦型のバイポーラ型トランジスタのコレクタとなる高濃度一導電型不純物領域を上記一導電型ウェル領域内に形成すると同時に該縦型のバイポーラ型トランジスタのエミッタとなる高濃度一導電型不純物領域を上記反対導電型ウェル領域内に形成する工程と、
を具備し、縦型のバイポーラ型トランジスタを製造するようになされたことを特徴とする半導体装置の製造方法。
【請求項３】
上記センサセルは、フォトダイオードと絶縁ゲート型電界効果トランジスタとを備えて構成されたものであることを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。
【請求項４】
上記バイポーラ型トランジスタは、上記半導体基板上において上記センサセルの周辺に配置される周辺回路に含まれるものであることを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。
【請求項５】
上記周辺回路は、上記センサセルから出力されるセンサ信号を増幅するための増幅回路であることを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
上記増幅回路は、差動増幅回路として構成されていて、上記バイポーラ型トランジスタは、この差動増幅回路の入力段と出力段とに形成されているものであることを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
一導電型の半導体基板と、この半導体基板上に第１のプロセスにより形成されるＣＭＯＳ型トランジスタと、上記半導体基板上に上記第１のプロセスにより形成し得る不純物拡散領域よりも深い不純物拡散領域を形成可能な第２のプロセスにより形成されるセンサセルと、を具備する半導体装置であって、
ＣＭＯＳ型トランジスタにおける一導電チャンネル型ＭＯＳトランジスタの反対導電型ウェル領域を形成する第１のプロセスを兼ねて形成される、バイポーラ型トランジスタの反対導電型ウェル領域と、
センサセルの深い反対導電型ウェル領域を形成する第２のプロセスを兼ねて形成される、バイポーラ型トランジスタの上記反対導電型ウェル領域の少なくとも一部における深い反対導電型ウェル領域と、
センサセルの浅い一導電型ウェル領域を形成する第２のプロセスを兼ねて形成される、バイポーラ型トランジスタの上記反対導電型ウェル領域内の浅い一導電型ウェル領域と、
ＣＭＯＳ型トランジスタにおける反対導電チャンネル型ＭＯＳトランジスタのソース拡散領域となる高濃度反対導電型不純物領域およびドレイン拡散領域となる高濃度反対導電型不純物領域を同時に形成する第１のプロセスを兼ねて同時に形成される、バイポーラ型トランジスタのコレクタとなる上記反対導電型ウェル領域内の高濃度反対導電型不純物領域および該バイポーラ型トランジスタのエミッタとなる上記浅い一導電型ウェル領域内の高濃度反対導電型不純物領域と、
ＣＭＯＳ型トランジスタにおける一導電チャンネル型ＭＯＳトランジスタのソース拡散領域となる高濃度一導電型不純物領域およびドレイン拡散領域となる高濃度一導電型不純物領域を同時に形成する第１のプロセスを兼ねて形成される、バイポーラ型トランジスタのベースとなる上記浅い一導電型ウェル領域内の高濃度一導電型不純物領域と、
を有して構成されるバイポーラ型トランジスタを、さらに具備したことを特徴とする半導体装置。
【請求項８】
一導電型の半導体基板と、この半導体基板上に第１のプロセスにより形成されるＣＭＯＳ型トランジスタと、上記半導体基板上に上記第１のプロセスにより形成し得る不純物拡散領域よりも深い不純物拡散領域を形成可能な第２のプロセスにより形成されるセンサセルと、を具備する半導体装置であって、
ＣＭＯＳ型トランジスタにおける反対導電チャンネル型ＭＯＳトランジスタの一導電型ウェル領域を形成する第１のプロセスを兼ねて形成される、縦型のバイポーラ型トランジスタの一導電型ウェル領域と、
センサセルの深い反対導電型ウェル領域を形成する第２のプロセスを兼ねて形成される、縦型のバイポーラ型トランジスタの深い反対導電型ウェル領域と、
センサセルの浅い一導電型ウェル領域を形成する第２のプロセスを兼ねて形成される、縦型のバイポーラ型トランジスタに形成されている上記一導電型ウェル領域の一導電型不純物の補填領域と、
センサセルの反対導電型ウェル領域を形成する第２のプロセスを兼ねて形成される、縦型のバイポーラ型トランジスタの反対導電型ウェル領域であって、上記深い反対導電型ウェル領域とともに、該縦型のバイポーラ型トランジスタに形成されている上記一導電型ウェル領域を取り囲む反対導電型ウェル領域と、
ＣＭＯＳ型トランジスタにおける反対導電チャンネル型ＭＯＳトランジスタのソース拡散領域となるべき領域に沿った反対導電型ウェル領域およびドレイン拡散領域となるべき領域に沿った反対導電型ウェル領域を同時に形成する第１のプロセスを兼ねて形成される、縦型のバイポーラ型トランジスタのベースとなるべき領域およびエミッタとなるべき領域を取り囲むための上記一導電型ウェル領域内の浅い反対導電型ウェル領域と、
ＣＭＯＳ型トランジスタにおける反対導電チャンネル型ＭＯＳトランジスタのソース拡散領域となる高濃度反対導電型不純物領域およびドレイン拡散領域となる高濃度反対導電型不純物領域を同時に形成する第１のプロセスを兼ねて形成される、縦型のバイポーラ型トランジスタのベースとなる上記浅い反対導電型ウェル領域内の高濃度反対導電型不純物領域と、
ＣＭＯＳ型トランジスタにおける一導電チャンネル型ＭＯＳトランジスタのソース拡散領域となる高濃度一導電型不純物領域およびドレイン拡散領域となる高濃度一導電型不純物領域を同時に形成する第１のプロセスを兼ねて同時に形成される、縦型のバイポーラ型トランジスタのコレクタとなる上記一導電型ウェル領域内の高濃度一導電型不純物領域および該縦型のバイポーラ型トランジスタのエミッタとなる上記反対導電型ウェル領域内の高濃度一導電型不純物領域と、
を有して構成される縦型のバイポーラ型トランジスタを、さらに具備したことを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、異なる複数種類の回路が形成される半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
半導体装置としての半導体イメージセンサは、従来より、各種の方式のものが提案されているが、近年、その中で、閾値電圧変調方式のＭＯＳ型固体撮像素子が、ＣＣＤ（電荷結合素子）の高性能画質とＣＭＯＳの低消費電力とを兼ね備えたものとして注目されており、種々の画像入力装置に利用されることが期待されている。
【０００３】
この閾値電圧変調方式のＭＯＳ型固体撮像素子は、画質の劣化を抑制し、高密度化および低コスト化を図ることができる優れた特徴を備えており、具体的な技術例としては、特開平１１−１９５７７８号公報の明細書に開示されたものが挙げられ、深いインプランティングが多数存在するプロセスにより形成される。
【０００４】
固体撮像装置は、一般的に、センサセルアレイを組み込むチップ上に、幾つかの周辺回路も組み込むのが普通であり、閾値電圧変調方式のＭＯＳ型固体撮像素子においても、通常のＭＯＳプロセスにより構成した周辺回路を組み込むようにしている。この周辺回路としては、センサセルから読み出したセンサ信号とセンサノイズとの差分を取るノイズキャンセラや、このノイズキャンセラによりノイズ低減されたアナログのセンサ信号を増幅するアンプなどが例として挙げられる。
【０００５】
図２３は、従来のアンプの構成例を示す回路図である。このアンプは、例えば、ＮチャンネルＭＯＳＦＥＴでなる３つのトランジスタＴｒ１，Ｔｒ２，Ｔｒ５と、ＰチャンネルＭＯＳＦＥＴでなる３つのトランジスタＴｒ３，Ｔｒ４，Ｔｒ６と、抵抗Ｒと、を有する差動増幅回路として構成されている。
【０００６】
トランジスタＴｒ１は、ゲートに非反転入力が接続されており、ドレインにトランジスタＴｒ３のドレインが、ソースにトランジスタＴｒ５のドレインが、それぞれ接続されている。トランジスタＴｒ２は、ゲートに反転入力が接続されており、ドレインにトランジスタＴｒ４のドレインおよびゲートが、ソースに上記トランジスタＴｒ５のドレインが、それぞれ接続されている。トランジスタＴｒ３，Ｔｒ４は互いのゲートが接続されていて、さらにそれぞれのソースが電源電圧ＶＣＣに接続されている。トランジスタＴｒ５は、ソースが基準電位ＡＶＳＳに接続されている。トランジスタＴｒ６は、ゲートがトランジスタＴｒ１，Ｔｒ３の各ドレインに、ソースが上記電源電圧ＶＣＣに、ドレインが出力端子ＯＵＴに、それぞれ接続されている。抵抗ＲはトランジスタＴｒ６のドレインと上記基準電位ＡＶＳＳとに接続されている。
【０００７】
このように、従来のアンプを構成する各トランジスタは、基本的に、ＭＯＳプロセスにより形成されたＭＯＳＦＥＴとなっている。
【０００８】
【特許文献１】
特開平１１−１９５７７８号公報
【０００９】
【特許文献２】
特開平７−２３６０９１号公報
【００１０】
【発明が解決しようとする課題】
しかしながら、図２３に示したようなＭＯＳプロセスにより形成された回路は、酸化膜部分が高インピーダンスであり、熱雑音がインピーダンスに比例することから、入力段にノイズが比較的多く発生するとともに、出力段の電流出力能力が低いという難点がある。従って、ＭＯＳＦＥＴをセンサ信号を増幅するための増幅回路、特にセンサセルアレイと同一の半導体基板上に形成された増幅回路に用いると、ノイズが混入するとともに十分な電流出力を得ることができないことがある。
【００１１】
一方、特開平７−２３６０９１号公報には、バイポーラトランジスタを用いて低入力インピーダンスでかつ高出力インピーダンスの構成とすることにより、入力側のノイズを低減するとともに高い電流出力を得るようにする構成が提案されているが、バイポーラトランジスタを形成する場合には、製造工程が増加して製造コストが増してしまう難点がある。
【００１２】
本発明は上記事情に鑑みてなされたものであり、製造工程を増加させることなく形成されるノイズが小さく出力の大きい半導体装置およびその製造方法を提供することを目的としている。
【００１３】
【課題を解決するための手段】
上記の目的を達成するために、本発明による半導体装置の製造方法は、一導電型の半導体基板上にＣＭＯＳ型トランジスタを形成するための第１のプロセスと、上記半導体基板上にセンサセルを形成するためのプロセスであって上記第１のプロセスにより形成し得る不純物拡散領域よりも深い不純物拡散領域を形成可能な第２のプロセスと、を製造プロセスとして有する半導体装置の製造方法であって、ＣＭＯＳ型トランジスタにおける一導電チャンネル型ＭＯＳトランジスタの反対導電型ウェル領域を形成する第１のプロセスを兼ねて、バイポーラ型トランジスタの反対導電型ウェル領域を形成する工程と、センサセルの深い反対導電型ウェル領域を形成する第２のプロセスを兼ねて、バイポーラ型トランジスタの上記反対導電型ウェル領域の少なくとも一部が深い反対導電型ウェル領域となるように形成する工程と、センサセルの浅い一導電型ウェル領域を形成する第２のプロセスを兼ねて、バイポーラ型トランジスタの浅い一導電型ウェル領域を上記反対導電型ウェル領域内に形成する工程と、ＣＭＯＳ型トランジスタにおける反対導電チャンネル型ＭＯＳトランジスタのソース拡散領域となる高濃度反対導電型不純物領域およびドレイン拡散領域となる高濃度反対導電型不純物領域を同時に形成する第１のプロセスを兼ねて、バイポーラ型トランジスタのコレクタとなる高濃度反対導電型不純物領域を上記反対導電型ウェル領域内に形成すると同時に該バイポーラ型トランジスタのエミッタとなる高濃度反対導電型不純物領域を上記浅い一導電型ウェル領域内に形成する工程と、ＣＭＯＳ型トランジスタにおける一導電チャンネル型ＭＯＳトランジスタのソース拡散領域となる高濃度一導電型不純物領域およびドレイン拡散領域となる高濃度一導電型不純物領域を同時に形成する第１のプロセスを兼ねて、バイポーラ型トランジスタのベースとなる高濃度一導電型不純物領域を上記浅い一導電型ウェル領域内に形成する工程と、を具備し、バイポーラ型トランジスタを製造するようになされている。
【００１４】
このような方法によれば、ＣＭＯＳ型トランジスタを形成するための第１のプロセスとセンサセルを形成するための第２のプロセスとを、バイポーラ型トランジスタを形成するのに兼用して用いているために、工程を増加させることなくバイポーラ型トランジスタを形成することが可能となる。そして、半導体基板上にバイポーラ型トランジスタを形成することができるために、低ノイズ化、高出力化を図ることが可能となる。
【００１５】
また、本発明による半導体装置の製造方法は、一導電型の半導体基板上にＣＭＯＳ型トランジスタを形成するための第１のプロセスと、上記半導体基板上にセンサセルを形成するためのプロセスであって上記第１のプロセスにより形成し得る不純物拡散領域よりも深い不純物拡散領域を形成可能な第２のプロセスと、を製造プロセスとして有する半導体装置の製造方法であって、ＣＭＯＳ型トランジスタにおける反対導電チャンネル型ＭＯＳトランジスタの一導電型ウェル領域を形成する第１のプロセスを兼ねて、縦型のバイポーラ型トランジスタの一導電型ウェル領域を形成する工程と、センサセルの深い反対導電型ウェル領域を形成する第２のプロセスを兼ねて、縦型のバイポーラ型トランジスタの深い反対導電型ウェル領域を形成する工程と、センサセルの浅い一導電型ウェル領域を形成する第２のプロセスを兼ねて、縦型のバイポーラ型トランジスタに形成されている上記一導電型ウェル領域の一導電型不純物を補填する工程と、センサセルの反対導電型ウェル領域を形成する第２のプロセスを兼ねて、縦型のバイポーラ型トランジスタの反対導電型ウェル領域を形成することにより、該反対導電型ウェル領域が、上記深い反対導電型ウェル領域とともに、該縦型のバイポーラ型トランジスタに形成されている上記一導電型ウェル領域を取り囲むようにする工程と、ＣＭＯＳ型トランジスタにおける反対導電チャンネル型ＭＯＳトランジスタのソース拡散領域となるべき領域に沿った反対導電型ウェル領域およびドレイン拡散領域となるべき領域に沿った反対導電型ウェル領域を同時に形成する第１のプロセスを兼ねて、縦型のバイポーラ型トランジスタのベースとなるべき領域およびエミッタとなるべき領域を取り囲むための浅い反対導電型ウェル領域を上記一導電型ウェル領域内に形成する工程と、ＣＭＯＳ型トランジスタにおける反対導電チャンネル型ＭＯＳトランジスタのソース拡散領域となる高濃度反対導電型不純物領域およびドレイン拡散領域となる高濃度反対導電型不純物領域を同時に形成する第１のプロセスを兼ねて、縦型のバイポーラ型トランジスタのベースとなる高濃度反対導電型不純物領域を上記浅い反対導電型ウェル領域内に形成する工程と、ＣＭＯＳ型トランジスタにおける一導電チャンネル型ＭＯＳトランジスタのソース拡散領域となる高濃度一導電型不純物領域およびドレイン拡散領域となる高濃度一導電型不純物領域を同時に形成する第１のプロセスを兼ねて、縦型のバイポーラ型トランジスタのコレクタとなる高濃度一導電型不純物領域を上記一導電型ウェル領域内に形成すると同時に該縦型のバイポーラ型トランジスタのエミッタとなる高濃度一導電型不純物領域を上記反対導電型ウェル領域内に形成する工程と、を具備し、縦型のバイポーラ型トランジスタを製造するようになされている。
【００１６】
このような方法によれば、ＣＭＯＳ型トランジスタを形成するための第１のプロセスとセンサセルを形成するための第２のプロセスとを、縦型のバイポーラ型トランジスタを形成するのに兼用して用いているために、工程を増加させることなく縦型のバイポーラ型トランジスタを形成することが可能となる。そして、半導体基板上に縦型のバイポーラ型トランジスタを形成することができるために、低ノイズ化、高出力化を図ることが可能となる。
【００１７】
また、本発明による半導体装置の製造方法は、上記センサセルが、フォトダイオードと絶縁ゲート型電界効果トランジスタとを備えて構成されたものである。
【００１８】
このような方法によれば、半導体装置がセンサセルを備えた撮像装置である場合に、センサ信号にノイズの影響を及ぼすことなく高出力を得ることができ、高画質な撮像装置を製造することが可能となる。
【００１９】
また、本発明による半導体装置の製造方法は、上記バイポーラ型トランジスタが、上記半導体基板上において上記センサセルの周辺に配置される周辺回路に含まれるものである。
【００２０】
このような方法によれば、周辺回路に、必要に応じてバイポーラ型トランジスタを配置することが可能となる。
【００２１】
また、本発明による半導体装置の製造方法は、上記周辺回路が、上記センサセルから出力されるセンサ信号を増幅するための増幅回路である。
【００２２】
このような方法によれば、増幅回路にバイポーラ型トランジスタを配置することにより、低ノイズ化、高出力化を図ったセンサ信号を得られる半導体装置を製造することが可能となる。
【００２３】
また、本発明による半導体装置の製造方法は、上記増幅回路が、差動増幅回路として構成されていて、上記バイポーラ型トランジスタは、この差動増幅回路の入力段と出力段とに形成されているものである。
【００２４】
このような方法によれば、入力段における低ノイズ化と、出力段における高出力化を図った半導体装置を製造することが可能となる。
【００２５】
また、本発明による半導体装置は、一導電型の半導体基板と、この半導体基板上に第１のプロセスにより形成されるＣＭＯＳ型トランジスタと、上記半導体基板上に上記第１のプロセスにより形成し得る不純物拡散領域よりも深い不純物拡散領域を形成可能な第２のプロセスにより形成されるセンサセルと、を具備する半導体装置であって、ＣＭＯＳ型トランジスタにおける一導電チャンネル型ＭＯＳトランジスタの反対導電型ウェル領域を形成する第１のプロセスを兼ねて形成される、バイポーラ型トランジスタの反対導電型ウェル領域と、センサセルの深い反対導電型ウェル領域を形成する第２のプロセスを兼ねて形成される、バイポーラ型トランジスタの上記反対導電型ウェル領域の少なくとも一部における深い反対導電型ウェル領域と、センサセルの浅い一導電型ウェル領域を形成する第２のプロセスを兼ねて形成される、バイポーラ型トランジスタの上記反対導電型ウェル領域内の浅い一導電型ウェル領域と、ＣＭＯＳ型トランジスタにおける反対導電チャンネル型ＭＯＳトランジスタのソース拡散領域となる高濃度反対導電型不純物領域およびドレイン拡散領域となる高濃度反対導電型不純物領域を同時に形成する第１のプロセスを兼ねて同時に形成される、バイポーラ型トランジスタのコレクタとなる上記反対導電型ウェル領域内の高濃度反対導電型不純物領域および該バイポーラ型トランジスタのエミッタとなる上記浅い一導電型ウェル領域内の高濃度反対導電型不純物領域と、ＣＭＯＳ型トランジスタにおける一導電チャンネル型ＭＯＳトランジスタのソース拡散領域となる高濃度一導電型不純物領域およびドレイン拡散領域となる高濃度一導電型不純物領域を同時に形成する第１のプロセスを兼ねて形成される、バイポーラ型トランジスタのベースとなる上記浅い一導電型ウェル領域内の高濃度一導電型不純物領域と、を有して構成されるバイポーラ型トランジスタを、さらに具備したものである。
【００２６】
このような装置によれば、ＣＭＯＳ型トランジスタを形成するための第１のプロセスとセンサセルを形成するための第２のプロセスとを、バイポーラ型トランジスタを形成するのに兼用して用いているために、工程を増加させることなくバイポーラ型トランジスタを形成することが可能となり、低ノイズ化、高出力化を図った安価な半導体装置となる。
【００２７】
また、本発明による半導体装置は、一導電型の半導体基板と、この半導体基板上に第１のプロセスにより形成されるＣＭＯＳ型トランジスタと、上記半導体基板上に上記第１のプロセスにより形成し得る不純物拡散領域よりも深い不純物拡散領域を形成可能な第２のプロセスにより形成されるセンサセルと、を具備する半導体装置であって、ＣＭＯＳ型トランジスタにおける反対導電チャンネル型ＭＯＳトランジスタの一導電型ウェル領域を形成する第１のプロセスを兼ねて形成される、縦型のバイポーラ型トランジスタの一導電型ウェル領域と、センサセルの深い反対導電型ウェル領域を形成する第２のプロセスを兼ねて形成される、縦型のバイポーラ型トランジスタの深い反対導電型ウェル領域と、センサセルの浅い一導電型ウェル領域を形成する第２のプロセスを兼ねて形成される、縦型のバイポーラ型トランジスタに形成されている上記一導電型ウェル領域の一導電型不純物の補填領域と、センサセルの反対導電型ウェル領域を形成する第２のプロセスを兼ねて形成される、縦型のバイポーラ型トランジスタの反対導電型ウェル領域であって、上記深い反対導電型ウェル領域とともに、該縦型のバイポーラ型トランジスタに形成されている上記一導電型ウェル領域を取り囲む反対導電型ウェル領域と、ＣＭＯＳ型トランジスタにおける反対導電チャンネル型ＭＯＳトランジスタのソース拡散領域となるべき領域に沿った反対導電型ウェル領域およびドレイン拡散領域となるべき領域に沿った反対導電型ウェル領域を同時に形成する第１のプロセスを兼ねて形成される、縦型のバイポーラ型トランジスタのベースとなるべき領域およびエミッタとなるべき領域を取り囲むための上記一導電型ウェル領域内の浅い反対導電型ウェル領域と、ＣＭＯＳ型トランジスタにおける反対導電チャンネル型ＭＯＳトランジスタのソース拡散領域となる高濃度反対導電型不純物領域およびドレイン拡散領域となる高濃度反対導電型不純物領域を同時に形成する第１のプロセスを兼ねて形成される、縦型のバイポーラ型トランジスタのベースとなる上記浅い反対導電型ウェル領域内の高濃度反対導電型不純物領域と、ＣＭＯＳ型トランジスタにおける一導電チャンネル型ＭＯＳトランジスタのソース拡散領域となる高濃度一導電型不純物領域およびドレイン拡散領域となる高濃度一導電型不純物領域を同時に形成する第１のプロセスを兼ねて同時に形成される、縦型のバイポーラ型トランジスタのコレクタとなる上記一導電型ウェル領域内の高濃度一導電型不純物領域および該縦型のバイポーラ型トランジスタのエミッタとなる上記反対導電型ウェル領域内の高濃度一導電型不純物領域と、を有して構成される縦型のバイポーラ型トランジスタを、さらに具備したものである。
【００２８】
このような装置によれば、ＣＭＯＳ型トランジスタを形成するための第１のプロセスとセンサセルを形成するための第２のプロセスとを、縦型のバイポーラ型トランジスタを形成するのに兼用して用いているために、工程を増加させることなく縦型のバイポーラ型トランジスタを形成することが可能となり、低ノイズ化、高出力化を図った安価な半導体装置となる。
【００２９】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を説明する。
図１から図２２は本発明の一実施形態を示したものであり、図１はイメージセンサＬＳＩの構成の概略を示す図である。
【００３０】
このイメージセンサＬＳＩは、第１の回路であるセンサセルアレイと、ノイズキャンセラ１と、第２の回路であって周辺回路となる増幅回路であるアンプ２と、を有する半導体装置として構成されている。
【００３１】
センサセルアレイは、例えば特開平１１−１９５７７８号公報に記載されたような、フォトダイオードＰＤＳと光信号検出用絶縁ゲート型電界効果型ＭＯＳトランジスタＰＤＴｒとを含むセンサセルが、アレイ状（例えば６４０×４８０のセンサセル、オプティカルブラック領域を含めると例えば７１２×５００のセンサセル）に配列されたものである。
【００３２】
センサセルについて、さらに詳述すると、フォトダイオードは、不純物拡散領域とウエル領域とを含んで構成され、光が入射すると、該入射光に応じたホール（正孔）がウエル領域内に発生する。このウエル領域は、光信号検出用ＭＯＳトランジスタと共有されていて、光信号検出用ＭＯＳトランジスタのゲート領域を構成している。フォトダイオードの不純物拡散領域と、光信号検出用ＭＯＳトランジスタのドレイン拡散領域とは、ウエル領域の表層に一体的に形成されている。上記ドレイン拡散領域は、リング状のゲート電極の外周部を取り囲むように形成されている。このリング状のゲート電極の中心部にはソース拡散領域が形成されている。ゲート電極下のウエル領域内であって、ソース拡散領域の周辺部には、ソース拡散領域を取り囲むようにキャリアポケットが形成されている。このようなセンサのさらに詳細な構造については、上記特開平１１−１９５７７８号公報に記載されている。
【００３３】
このような構成において、信号読み出しに応じて、Ｙアドレス線Ｙ１，Ｙ２，Ｙ３，…の何れかを指定して、さらにＸアドレス線Ｘ１，Ｘ２，…を択一的に指定することにより、対応するセンサセルのセンサ信号が読み出され、ノイズ読み出しに応じて同様に指定することによりセンサセルのノイズ信号が読み出されるようになっている。上記ノイズキャンセラ１は、このようにして読み出されたセンサ信号とノイズ信号との差分を取ることにより、ノイズの除去を行うようになっている。
【００３４】
図２は、アンプ２の構成例を示す回路図である。このアンプ２は、上記図２３に示した従来のアンプと同様に差動増幅回路として構成されていて、該図２３に示したアンプの内の、入力段に位置する２つのＭＯＳＦＥＴでなるトランジスタＴｒ１，Ｔｒ２をバイポーラ型トランジスタでなるトランジスタＴｒＢ１，ＴｒＢ２に置き換え、出力段に位置するＭＯＳＦＥＴでなるトランジスタＴｒ６をバイポーラ型トランジスタでなるトランジスタＴｒＢ６に置き換えたものとなっている。
【００３５】
より詳しくは、トランジスタＴｒＢ１は、ベースに非反転入力が接続されており、コレクタにトランジスタＴｒ３のドレインが、エミッタにトランジスタＴｒ５のドレインが、それぞれ接続されている。トランジスタＴｒＢ２は、ベースに反転入力が接続されており、コレクタにトランジスタＴｒ４のドレインおよびゲートが、エミッタに上記トランジスタＴｒ５のドレインが、それぞれ接続されている。トランジスタＴｒＢ６は、ベースがトランジスタＴｒＢ１のコレクタおよびトランジスタＴｒ３のドレインに、エミッタが上記電源電圧ＶＣＣに、コレクタが抵抗Ｒおよび出力端子ＯＵＴに、それぞれ接続されている。
【００３６】
図３はＰ基板上に構成したセンサセルとＣＭＯＳ型トランジスタとを概念的に示す断面図である。
【００３７】
センサセルは、Ｐ基板１１上に閾値電圧変調方式のＭＯＳ型固体撮像素子を製造するためのプロセス（後述する第１のプロセスであるＭＯＳプロセスに対応して、以下では、第２のプロセスという。）により形成されるようになっていて、深いＮウェル領域１２と、浅いＮウェル領域１３と、これらのＮウェル領域１２，１３内に形成されるＰウェル領域１４と、２酸化シリコン酸化膜１６を挟んで形成されたゲート電極１５と、を有して構成されている。
【００３８】
ＣＭＯＳ型トランジスタは、上記Ｐ基板１１上に第１のプロセスであるＭＯＳプロセスにより形成されるようになっており、ＭＯＳ電界効果型トランジスタであるＰチャンネルＭＯＳトランジスタ（Ｐ−ＭＯＳ）とＮチャンネルＭＯＳトランジスタ（Ｎ−ＭＯＳ）とを組み合わせて構成されている。Ｐ−ＭＯＳは、Ｎウェル領域１７と、このＮウェル領域１７内の表層部分にソース領域およびドレイン領域として形成された高濃度のＰ型不純物拡散領域であるＰ＋領域１９と、２酸化シリコン酸化膜１６を挟んで形成されたゲート電極２１と、を有して構成されている。Ｎ−ＭＯＳは、上記Ｎウェル領域１７に隣接して形成されたＰウェル領域１８と、このＰウェル領域１８内の表層部分にソース領域およびドレイン領域として形成された高濃度のＮ型不純物拡散領域であるＮ＋領域２０と、２酸化シリコン酸化膜１６を挟んで形成されたゲート電極２２と、を有して構成されている。
【００３９】
ＭＯＳプロセスにより形成されるＮウェル領域１７およびＰウェル領域１８は、第２のプロセスにより形成される深いＮウェル領域１２よりは浅く、該第２のプロセスにより形成される浅いＮウェル領域１３およびＰウェル領域１４よりは深くなっている。
【００４０】
このようなＭＯＳプロセスと、このＭＯＳプロセスよりも深いウェル領域を形成し得る第２のプロセスとを組み合わせることにより、バイポーラ型トランジスタを形成する例について、図４と図５を参照して説明する。
【００４１】
図４はＰ基板上に構成したＮＰＮトランジスタを概念的に示す断面図である。ＮＰＮトランジスタは、Ｐ基板１１にＭＯＳプロセスによりＮウェル領域１７を形成し、このＮウェル領域１７内に第２のプロセスによりＰウェル領域１４を形成して、Ｐウェル領域１４内の表層部分にベースとなる不純物拡散領域であるＰ＋領域１９とエミッタとなる不純物拡散領域であるＮ＋領域２０を、Ｐウェル領域１４の外部となるＮウェル領域１７の表層部分にコレクタとなる不純物拡散領域であるＮ＋領域２０を、形成することにより製造される。
【００４２】
図５はＰ基板上に構成した縦型のＰＮＰトランジスタを概念的に示す断面図である。縦型のＰＮＰトランジスタ（Ｖ−ＰＮＰトランジスタ）は、Ｐ基板１１に第２のプロセスにより深いＮウェル領域１２を形成し、この深いＮウェル領域１２内にＭＯＳプロセスによりＰウェル領域１８を形成し、さらにＰウェル領域１８内に第２のプロセスによりＮウェル領域１３を形成して、Ｎウェル領域１３内の表層部分にベースとなる不純物拡散領域であるＮ＋領域２０とエミッタとなる不純物拡散領域であるＰ＋領域１９を、Ｎウェル領域１３の外部となるＰウェル領域１８の表層部分にコレクタとなる不純物拡散領域であるＰ＋領域１９を、形成することにより製造される。
【００４３】
このようにして、閾値電圧変調方式のＭＯＳ型固体撮像素子を製造する際に用いられる第２のプロセスとＭＯＳプロセスとを巧みに組み合わせることにより、ＮＰＮトランジスタや縦型のＰＮＰトランジスタを形成することが可能となる。
【００４４】
図６は半導体基板上にセンサセルとＰ−ＭＯＳ，Ｎ−ＭＯＳ，ＮＰＮ，Ｖ−ＰＮＰの各トランジスタとを形成した例を示す平面図である。この図６は、後述する図２２に示す状態においてフォトレジストを取り除いた状態を平面図としてほぼ示したものである。
【００４５】
この平面図においては、次のような構成要素が表出している。まず、ＮＰＮトランジスタは、ベースとなるＰ＋領域５２ａと、エミッタとなるＮ＋領域５１ｂと、コレクタとなるＮ＋領域５１ａと、Ｐ＋領域５２ａとＮ＋領域５１ｂとの周囲を覆うように設けられたＰウェル領域３７ａと、Ｎ＋領域５１ａおよびＰウェル領域３７ａの周囲を覆うように設けられたＮウェル領域３４ａと、がこの平面図に現れている。
【００４６】
次に、ＰＮＰトランジスタは、ベースとなるＮ＋領域５１ｃと、エミッタとなるＰ＋領域５２ｃと、コレクタとなるＰ＋領域５２ｂと、Ｎ＋領域５１ｃとＰ＋領域５２ｃとの周囲を覆うように設けられた浅いＮウェル領域４８ａと、Ｐ＋領域５２ｂと浅いＮウェル領域４８ａとの周囲を覆うように設けられたＰウェル領域３５ｃと、このＰウェル領域３５ｃのさらに周囲を覆うように設けられたＮウェル領域３８ａと、がこの平面図に現れている。
【００４７】
また、ＣＭＯＳ型トランジスタは、Ｐ−ＭＯＳトランジスタのゲート電極となるポリシリコン４６ａと、Ｐ−ＭＯＳトランジスタのソース拡散領域およびドレイン拡散領域となるＰ＋領域５２ｄ，５２ｅと、これらの周囲を覆うフィールド絶縁膜となる２酸化シリコン酸化膜３３と、Ｐ−ＭＯＳトランジスタのサブストレート拡散領域となるＮ＋領域５１ｄと、Ｐ−ＭＯＳトランジスタのＮウェル領域３４ｂと、Ｎ−ＭＯＳトランジスタのゲート電極となるポリシリコン４６ｂと、Ｎ−ＭＯＳトランジスタのソース拡散領域およびドレイン拡散領域となるＮ＋領域５１ｅ，５１ｆと、これらの周囲を覆うフィールド絶縁膜となる上記２酸化シリコン酸化膜３３と、Ｎ−ＭＯＳトランジスタのサブストレート拡散領域となるＰ＋領域５２ｆと、Ｎ−ＭＯＳトランジスタのＰウェル領域３５ｅと、がこの平面図に現れている。
【００４８】
そして、センサセルは、リング状のゲート電極となるポリシリコン４６ｄと、リング状のポリシリコン４６ｄの内部に位置するソース拡散領域となるＮウェル領域４８ｅと、リング状のポリシリコン４６ｄの外部を取り囲むように設けられたドレイン拡散領域となるＮウェル領域４８ｄと、このＮウェル領域４８ｄの図６上の上下を挟むように位置しているＮウェル領域３８ｂと、これらの左右に設けられたポリシリコン４６ｃ，４６ｅと、ポリシリコン４６ｃの図６上の左側に位置している上記２酸化シリコン酸化膜３３と、ポリシリコン４６ｅの図２上の左右に位置しているＰウェル領域３５ｇと、がこの平面図に現れている。
【００４９】
図７から図２２は製造工程を順に示したものであり、図７は半導体基板上にセンサセルとＰ−ＭＯＳ，Ｎ−ＭＯＳ，ＮＰＮ，Ｖ−ＰＮＰの各トランジスタとを製造する工程における初期状態を示す断面図である。図７から図２２は図６のＡ−Ａ断面を矢印Ａ方向に見た断面図となっている。この初期状態は、シリコンウエーハでなるＰ基板３１上にＰエピタキシャル層３２がエピタキシャル成長により形成されたものとなっている。
【００５０】
図８は半導体基板上にセンサセルとＰ−ＭＯＳ，Ｎ−ＭＯＳ，ＮＰＮ，Ｖ−ＰＮＰの各トランジスタとを製造する工程における酸化膜形成の工程を示す断面図である。この工程では、フィールド絶縁膜となる図示のような２酸化シリコン酸化膜３３のパターンを形成している。
【００５１】
図９は半導体基板上にセンサセルとＰ−ＭＯＳ，Ｎ−ＭＯＳ，ＮＰＮ，Ｖ−ＰＮＰの各トランジスタとを製造する工程におけるＮウェル領域形成の工程を示す断面図である。この工程では、フォトレジストＰＲをフォトリソグラフィにより形成した後に、該フォトレジストＰＲによりマスクされていない部分に、ＭＯＳプロセスのイオンインプランテーション（イオン注入）を行うことにより、ＮＰＮトランジスタ用のＮウェル領域３４ａとＰ−ＭＯＳトランジスタ用のＮウェル領域３４ｂとを形成している。
【００５２】
図１０は半導体基板上にセンサセルとＰ−ＭＯＳ，Ｎ−ＭＯＳ，ＮＰＮ，Ｖ−ＰＮＰの各トランジスタとを製造する工程におけるＰウェル領域形成の工程を示す断面図である。この工程では、フォトレジストＰＲ形成後に、ＭＯＳプロセスのイオンインプランテーションを行うことにより、ＮＰＮトランジスタ用のＮウェル領域３４ａの外側を覆うＰウェル領域３５ａ，３５ｂと、Ｖ−ＰＮＰトランジスタ用のＰウェル領域３５ｃと、Ｖ−ＰＮＰトランジスタとＰ−ＭＯＳトランジスタとの間のＰウェル領域３５ｄと、Ｎ−ＭＯＳトランジスタ用のＰウェル領域３５ｅと、センサセル側のＰウェル領域３５ｆ，３５ｇと、を各形成している。
【００５３】
図１１は半導体基板上にセンサセルとＰ−ＭＯＳ，Ｎ−ＭＯＳ，ＮＰＮ，Ｖ−ＰＮＰの各トランジスタとを製造する工程におけるフォトダイオード形成の工程を示す断面図である。この工程では、フォトリソグラフィおよび第２のプロセスのイオンインプランテーションにより、比較的深いところにＮＰＮトランジスタ用のＮウェル領域３６ａ、Ｖ−ＰＮＰトランジスタ用のＮウェル領域３６ｂ、センサセル用のＮウェル領域３６ｃをそれぞれ形成し、比較的浅いところにＮＰＮトランジスタ用のＰウェル領域３７ａ、センサセル用のＰウェル領域３７ｃをそれぞれ形成するとともに、Ｖ−ＰＮＰトランジスタ用のＰウェル領域３５ｃにもイオン注入を行っている。こうして、センサセルのフォトダイオードを形成する際の第２のプロセスによる深いＮウェル領域を利用して、ＮＰＮトランジスタおよびＶ−ＰＮＰトランジスタの各ウェル領域を形成するようにしている。
【００５４】
図１２は半導体基板上にセンサセルとＰ−ＭＯＳ，Ｎ−ＭＯＳ，ＮＰＮ，Ｖ−ＰＮＰの各トランジスタとを製造する工程におけるセンサ用Ｎウェル領域形成の工程を示す断面図である。この工程では、フォトリソグラフィおよび第２のプロセスのイオンインプランテーションにより、Ｖ−ＮＰＮトランジスタ用のＮウェル領域３８ａと、センサセル用のＮウェル領域３８ｂと、を形成している。Ｎウェル領域３８ａは、Ｎウェル領域３６ｂとともにＰウェル領域３５ｃを取り囲むように形成される。また、Ｎウェル領域３８ｂは、Ｐウェル領域３７ｃを取り囲むように形成される。こうして、センサセルを形成する際の第２のプロセスによるＮウェル領域を利用して、Ｖ−ＰＮＰトランジスタのＮウェル領域を形成するようにしている。
【００５５】
図１３は半導体基板上にセンサセルとＰ−ＭＯＳ，Ｎ−ＭＯＳ，ＮＰＮ，Ｖ−ＰＮＰの各トランジスタとを製造する工程におけるセンサ用Ｐウェル領域形成の工程を示す断面図である。この工程では、フォトリソグラフィおよびイオンインプランテーションにより、Ｎウェル領域３８ｂよりも深い部分でＮ型領域３６ｃに隣接するようにＰ型領域３９を形成している。さらにこの工程では、フォトリソグラフィおよびイオンインプランテーションにより、Ｎウェル領域３８ｂに取り囲まれながらＰウェル領域３７ｃに隣接するようにＰウェル領域４０を形成し、さらにこのＰウェル領域４０の表層部分にＮ層（Ｎ型不純物をドープした層）４１を形成している。
【００５６】
図１４は半導体基板上にセンサセルとＰ−ＭＯＳ，Ｎ−ＭＯＳ，ＮＰＮ，Ｖ−ＰＮＰの各トランジスタとを製造する工程におけるホールポケット形成の工程を示す断面図である。この工程では、フォトリソグラフィおよびイオンインプランテーションにより、Ｎ層４１直下のＰウェル領域４０内に、キャリアポケット（高濃度埋込層）としてホールポケット４２を形成している。
【００５７】
図１５は半導体基板上にセンサセルとＰ−ＭＯＳ，Ｎ−ＭＯＳ，ＮＰＮ，Ｖ−ＰＮＰの各トランジスタとを製造する工程におけるＮ−ＭＯＳチャンネルドープの工程を示す断面図である。この工程では、Ｎ−ＭＯＳトランジスタ用のＰウェル領域３５ｅ内の表層部分に、フォトリソグラフィおよびイオンインプランテーションにより、Ｐ層（Ｐ型不純物をドープした層）４３を形成している。
【００５８】
図１６は半導体基板上にセンサセルとＰ−ＭＯＳ，Ｎ−ＭＯＳ，ＮＰＮ，Ｖ−ＰＮＰの各トランジスタとを製造する工程におけるＰ−ＭＯＳチャンネルドープの工程を示す断面図である。この工程では、Ｐ−ＭＯＳトランジスタ用のＮウェル領域３４ｂ内の表層部分に、フォトリソグラフィおよびイオンインプランテーションにより、Ｎ層（Ｎ型不純物をドープした層）４４を形成している。
【００５９】
図１７は半導体基板上にセンサセルとＰ−ＭＯＳ，Ｎ−ＭＯＳ，ＮＰＮ，Ｖ−ＰＮＰの各トランジスタとを製造する工程におけるゲート形成の工程を示す断面図である。この工程では、酸化炉で高温スチームにさらすなどによりシリコンと酸素を反応させて２酸化シリコン酸化膜を形成してからエッチングすることにより酸化膜のパターンを形成する。さらに、例えば化学気相成長法によりポリシリコンを堆積して、その後にフォトリソグラフィやドライエッチング等を行うことにより、酸化膜のパターン上にポリシリコンのパターンを重畳する。これにより、Ｐ−ＭＯＳ用のゲートとして２酸化シリコン酸化膜４５ａ（ゲート絶縁膜）とポリシリコン４６ａ（ゲート電極）が、Ｎ−ＭＯＳ用のゲートとして２酸化シリコン酸化膜４５ｂ（ゲート絶縁膜）とポリシリコン４６ｂ（ゲート電極）が、センサ用のゲートとして２酸化シリコン酸化膜４５ｃ，４５ｄ，４５ｅ（ゲート絶縁膜）とポリシリコン４６ｃ，４６ｄ，４６ｅ（ゲート電極）とが、それぞれ形成される。
【００６０】
図１８は半導体基板上にセンサセルとＰ−ＭＯＳ，Ｎ−ＭＯＳ，ＮＰＮ，Ｖ−ＰＮＰの各トランジスタとを製造する工程におけるセンサ用Ｎ＋層形成の工程を示す断面図である。この工程では、リング状のゲート電極を構成するポリシリコン４６ｄの近傍の表層部分に、フォトリソグラフィおよびイオンインプランテーションにより、図示のようにセンサ用のＮ＋層４７を形成している。
【００６１】
図１９は半導体基板上にセンサセルとＰ−ＭＯＳ，Ｎ−ＭＯＳ，ＮＰＮ，Ｖ−ＰＮＰの各トランジスタとを製造する工程におけるＮ−ＭＯＳ用Ｎ＋領域形成の工程を示す断面図である。この工程では、フォトリソグラフィおよびイオンインプランテーションにより、Ｖ−ＰＮＰ用のＰウェル領域３５ｃに浅いＮウェル領域４８ａを形成するとともに、Ｎ−ＭＯＳ用のＰウェル領域３５ｅにＮウェル領域４８ｂ，４８ｃを形成し、さらに、センサ用のポリシリコン４６ｄの近傍にもＮウェル領域４８ｄ，４８ｅを形成している。
【００６２】
図２０は半導体基板上にセンサセルとＰ−ＭＯＳ，Ｎ−ＭＯＳ，ＮＰＮ，Ｖ−ＰＮＰの各トランジスタとを製造する工程におけるＰ−ＭＯＳ用Ｐ＋領域形成の工程を示す断面図である。この工程では、フォトリソグラフィおよびイオンインプランテーションにより、Ｐ−ＭＯＳ用のＮウェル領域３４ｂにＰ＋領域４９ａ，４９ｂを形成している。
【００６３】
図２１は半導体基板上にセンサセルとＰ−ＭＯＳ，Ｎ−ＭＯＳ，ＮＰＮ，Ｖ−ＰＮＰの各トランジスタとを製造する工程におけるＮ−ＭＯＳ用Ｎ＋領域形成の工程を示す断面図である。この工程では、Ｐ−ＭＯＳトランジスタ用およびＮ−ＭＯＳトランジスタ用のゲート電極にサイドウォール５０を形成した後に、フォトリソグラフィおよびイオンインプランテーションにより、ＮＰＮトランジスタ用のＮウェル領域３４ａの表層部分にＮ＋領域５１ａを、該ＮＰＮトランジスタ用のＰウェル領域３７ａの表層部分にＮ＋領域５１ｂを、Ｖ−ＰＮＰトランジスタ用の浅いＮウェル領域４８ａの表層部分にＮ＋領域５１ｃを、Ｐ−ＭＯＳトランジスタ用のＮウェル領域３４ｂの表層部分にＮ＋領域５１ｄを、それぞれ形成するとともに、Ｎ−ＭＯＳトランジスタ用のＮウェル領域４８ｂ，４８ｃにＮ＋領域５１ｅ，５１ｆをサイドウォール５０直下の部分を除いてほぼ重畳するように形成している。
【００６４】
図２２は半導体基板上にセンサセルとＰ−ＭＯＳ，Ｎ−ＭＯＳ，ＮＰＮ，Ｖ−ＰＮＰの各トランジスタとを製造する工程におけるＰ−ＭＯＳ用Ｐ＋領域形成の工程を示す断面図である。この工程では、フォトリソグラフィおよびイオンインプランテーションにより、ＮＰＮトランジスタ用のＰウェル領域３７ａの表層部分にＰ＋領域５２ａを、Ｖ−ＰＮＰトランジスタ用のＰウェル領域３５ｃの表層部分にＰ＋領域５２ｂを、該Ｖ−ＰＮＰトランジスタ用の浅いＮウェル領域４８ａの表層部分にＰ＋領域５２ｃを、Ｎ−ＭＯＳトランジスタ用のＰウェル領域３５ｅにＰ＋領域５２ｆを、それぞれ形成するとともに、Ｐ−ＭＯＳトランジスタ用のＰ＋領域４９ａ，４９ｂにＰ＋領域５２ｄ，５２ｅをサイドウォール５０直下の部分を除いてほぼ重畳するように形成している。
【００６５】
このような実施形態によれば、第２のプロセスとＭＯＳプロセスとを組み合わせることにより、製造工程を増やすことなく、バイポーラトランジスタを形成することができる。このようなバイポーラトランジスタを、周辺回路におけるアンプ等に適用することにより、入力段のノイズを減少させるとともに、出力段の電流出力能力を高くすることができる。これにより、コストを抑制しながら、高画質な画像を撮像することができる閾値電圧変調方式のＭＯＳ型固体撮像素子を製造することが可能となる。
【００６６】
なお、本発明は上述した実施形態に限定されるものではなく、発明の主旨を逸脱しない範囲内において種々の変形や応用が可能であることは勿論である。
【図面の簡単な説明】
【図１】本発明の一実施形態のイメージセンサＬＳＩの構成の概略を示す図。
【図２】上記実施形態のアンプの構成例を示す回路図。
【図３】上記実施形態のＰ基板上に構成したセンサセルとＣＭＯＳ型トランジスタとを概念的に示す断面図。
【図４】上記実施形態のＰ基板上に構成したＮＰＮトランジスタを概念的に示す断面図。
【図５】上記実施形態のＰ基板上に構成した縦型のＰＮＰトランジスタを概念的に示す断面図。
【図６】上記実施形態の半導体基板上にセンサセルとＰ−ＭＯＳ，Ｎ−ＭＯＳ，ＮＰＮ，Ｖ−ＰＮＰの各トランジスタとを形成した例を示す平面図。
【図７】上記実施形態の半導体基板上にセンサセルとＰ−ＭＯＳ，Ｎ−ＭＯＳ，ＮＰＮ，Ｖ−ＰＮＰの各トランジスタとを製造する工程における初期状態を示す断面図。
【図８】上記実施形態の半導体基板上にセンサセルとＰ−ＭＯＳ，Ｎ−ＭＯＳ，ＮＰＮ，Ｖ−ＰＮＰの各トランジスタとを製造する工程における酸化膜形成の工程を示す断面図。
【図９】上記実施形態の半導体基板上にセンサセルとＰ−ＭＯＳ，Ｎ−ＭＯＳ，ＮＰＮ，Ｖ−ＰＮＰの各トランジスタとを製造する工程におけるＮウェル領域形成の工程を示す断面図。
【図１０】上記実施形態の半導体基板上にセンサセルとＰ−ＭＯＳ，Ｎ−ＭＯＳ，ＮＰＮ，Ｖ−ＰＮＰの各トランジスタとを製造する工程におけるＰウェル領域形成の工程を示す断面図。
【図１１】上記実施形態の半導体基板上にセンサセルとＰ−ＭＯＳ，Ｎ−ＭＯＳ，ＮＰＮ，Ｖ−ＰＮＰの各トランジスタとを製造する工程におけるフォトダイオード形成の工程を示す断面図。
【図１２】上記実施形態の半導体基板上にセンサセルとＰ−ＭＯＳ，Ｎ−ＭＯＳ，ＮＰＮ，Ｖ−ＰＮＰの各トランジスタとを製造する工程におけるセンサ用Ｎウェル領域形成の工程を示す断面図。
【図１３】上記実施形態の半導体基板上にセンサセルとＰ−ＭＯＳ，Ｎ−ＭＯＳ，ＮＰＮ，Ｖ−ＰＮＰの各トランジスタとを製造する工程におけるセンサ用Ｐウェル領域形成の工程を示す断面図。
【図１４】上記実施形態の半導体基板上にセンサセルとＰ−ＭＯＳ，Ｎ−ＭＯＳ，ＮＰＮ，Ｖ−ＰＮＰの各トランジスタとを製造する工程におけるホールポケット形成の工程を示す断面図。
【図１５】上記実施形態の半導体基板上にセンサセルとＰ−ＭＯＳ，Ｎ−ＭＯＳ，ＮＰＮ，Ｖ−ＰＮＰの各トランジスタとを製造する工程におけるＮ−ＭＯＳチャンネルドープの工程を示す断面図。
【図１６】上記実施形態の半導体基板上にセンサセルとＰ−ＭＯＳ，Ｎ−ＭＯＳ，ＮＰＮ，Ｖ−ＰＮＰの各トランジスタとを製造する工程におけるＰ−ＭＯＳチャンネルドープの工程を示す断面図。
【図１７】上記実施形態の半導体基板上にセンサセルとＰ−ＭＯＳ，Ｎ−ＭＯＳ，ＮＰＮ，Ｖ−ＰＮＰの各トランジスタとを製造する工程におけるゲート形成の工程を示す断面図。
【図１８】上記実施形態の半導体基板上にセンサセルとＰ−ＭＯＳ，Ｎ−ＭＯＳ，ＮＰＮ，Ｖ−ＰＮＰの各トランジスタとを製造する工程におけるセンサ用Ｎ＋層形成の工程を示す断面図。
【図１９】上記実施形態の半導体基板上にセンサセルとＰ−ＭＯＳ，Ｎ−ＭＯＳ，ＮＰＮ，Ｖ−ＰＮＰの各トランジスタとを製造する工程におけるＮ−ＭＯＳ用Ｎ＋領域形成の工程を示す断面図。
【図２０】上記実施形態の半導体基板上にセンサセルとＰ−ＭＯＳ，Ｎ−ＭＯＳ，ＮＰＮ，Ｖ−ＰＮＰの各トランジスタとを製造する工程におけるＰ−ＭＯＳ用Ｐ＋領域形成の工程を示す断面図。
【図２１】上記実施形態の半導体基板上にセンサセルとＰ−ＭＯＳ，Ｎ−ＭＯＳ，ＮＰＮ，Ｖ−ＰＮＰの各トランジスタとを製造する工程におけるＮ−ＭＯＳ用Ｎ＋領域形成の工程を示す断面図。
【図２２】上記実施形態の半導体基板上にセンサセルとＰ−ＭＯＳ，Ｎ−ＭＯＳ，ＮＰＮ，Ｖ−ＰＮＰの各トランジスタとを製造する工程におけるＰ−ＭＯＳ用Ｐ＋領域形成の工程を示す断面図。
【図２３】従来のアンプの構成例を示す回路図。
【符号の説明】
２…アンプ、  １２…深いＮウェル領域（第２のプロセス）、  １３…浅いＮウェル領域（第２のプロセス）、  １４…Ｐウェル領域（第２のプロセス）、  １７…Ｎウェル領域（ＭＯＳプロセス）、  １８…Ｐウェル領域（ＭＯＳプロセス）、  １９…Ｐ＋領域（ＭＯＳプロセス）、  ２０…Ｎ＋領域（ＭＯＳプロセス）、  ３４ａ…Ｎウェル領域（ＭＯＳプロセス）、  ３５ｃ…Ｐウェル領域（ＭＯＳプロセス）、  ３６ａ，３６ｂ…Ｎウェル領域（第２のプロセス）、  ３７ａ…Ｐウェル領域（第２のプロセス）、  ３８ａ…Ｎウェル領域（第２のプロセス）、  ４８ａ…浅いＮウェル領域（ＭＯＳプロセス）、  ５１ａ，５１ｂ，５１ｃ…Ｎ＋領域（ＭＯＳプロセス）、  ５２ａ，５２ｂ，５２ｃ…Ｐ＋領域（ＭＯＳプロセス）、  ＴｒＢ１，ＴｒＢ２，ＴｒＢ６…トランジスタ（バイポーラトランジスタ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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