(57)【要約】【課題】従来、ＭＴ−ＣＭＯＳで構成されたリーク電流遮断回路を有する半導体集積回路装置は、レイアウト面積が大きく、既存のセルを使用することができず、或いは、コストの高いトリプルウェルを使用する必要があった。【解決手段】実高電位電源線ＶＤＤと疑似高電位電源線ＶＤＤＶとの間に接続された高閾値電圧のＮチャネル型ＭＩＳ電界効果トランジスタＱ１と、低閾値電圧のＰチャネル型ＭＩＳ電界効果トランジスタＱ２，Ｑ３および低閾値電圧のＮチャネル型ＭＩＳ電界効果トランジスタＱ４，Ｑ５で構成された負荷回路Ａと、を備え、前記負荷回路の第１の電源端子を前記疑似高電位電源線に接続すると共に、前記負荷回路の第２の電源端子を実低電位電源線ＧＮＤに接続するように構成する。【選択図】      図６
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【特許請求の範囲】
【請求項１】
実高電位電源線と疑似高電位電源線との間に接続された高閾値電圧のＮチャネル型ＭＩＳ電界効果トランジスタ、および、
低閾値電圧のＰチャネル型ＭＩＳ電界効果トランジスタおよび低閾値電圧のＮチャネル型ＭＩＳ電界効果トランジスタで構成された負荷回路を備え、
前記負荷回路の第１の電源端子を前記疑似高電位電源線に接続すると共に、該負荷回路の第２の電源端子を実低電位電源線に接続することを特徴とする半導体集積回路装置。
【請求項２】
請求項１に記載の半導体集積回路装置において、前記低閾値電圧のＰチャネル型ＭＩＳ電界効果トランジスタのバックゲートを前記疑似高電位電源線に接続すると共に、前記低閾値電圧のＮチャネル型ＭＩＳ電界効果トランジスタのバックゲートを前記実低電位電源線に接続することを特徴とする半導体集積回路装置。
【請求項３】
請求項１に記載の半導体集積回路装置において、さらに、
前記高閾値電圧のＮチャネル型ＭＩＳ電界効果トランジスタを制御する制御信号を受け取り、該制御信号の立ち上がり波形を緩やかに立ち上がるように整形する波形整形回路を備え、該波形整形回路の出力信号を前記高閾値電圧のＮチャネル型ＭＩＳ電界効果トランジスタのゲートに供給することを特徴とする半導体集積回路装置。
【請求項４】
実高電位電源線と疑似高電位電源線との間に接続され、緩やかに立ち上がる制御信号がゲートに入力されることにより制御される高閾値電圧のＮチャネル型ＭＩＳ電界効果トランジスタ、および、
低閾値電圧のＰチャネル型ＭＩＳ電界効果トランジスタおよび低閾値電圧のＮチャネル型ＭＩＳ電界効果トランジスタで構成された負荷回路を備え、
前記負荷回路の第１の電源端子を前記疑似高電位電源線に接続すると共に、該負荷回路の第２の電源端子を実低電位電源線に接続することを特徴とする半導体集積回路装置。
【請求項５】
第１の実電源線と第１の疑似電源線との間に接続された高閾値電圧の第１導電型ＭＩＳ電界効果トランジスタ、
低閾値電圧の第１導電型ＭＩＳ電界効果トランジスタおよび低閾値電圧の第２導電型ＭＩＳ電界効果トランジスタで構成された負荷回路、および、
前記高閾値電圧の第１導電型ＭＩＳ電界効果トランジスタを制御する第１のレベルの制御信号を受け取り、該第１のレベルの制御信号を第２のレベルの制御信号に変換して該高閾値電圧の第１導電型ＭＩＳ電界効果トランジスタのゲートに供給するレベル変換回路を備え、前記負荷回路の第１の電源端子を前記第１の疑似電源線に接続すると共に、該負荷回路の第２の電源端子を第２の実電源線に接続することを特徴とする半導体集積回路装置。
【請求項６】
請求項５に記載の半導体集積回路装置において、前記高閾値電圧の第１導電型ＭＩＳ電界効果トランジスタおよび前記レベル変換回路はモジュール化されていることを特徴とする半導体集積回路装置。
【請求項７】
請求項５に記載の半導体集積回路装置において、さらに、
前記レベル変換回路の出力信号を受け取り、該レベル変換回路の出力信号の立ち上がり波形を緩やかに立ち上がるように整形する波形整形回路を備え、該波形整形回路の出力信号を前記高閾値電圧の第１導電型ＭＩＳ電界効果トランジスタのゲートに供給することを特徴とする半導体集積回路装置。
【請求項８】
請求項５に記載の半導体集積回路装置において、前記レベル変換回路から前記高閾値電圧の第１導電型ＭＩＳ電界効果トランジスタまでの信号配線線上を物理的にシールドすることを特徴とする半導体集積回路装置。
【請求項９】
第１の実電源線と第１の疑似電源線との間に接続された高閾値電圧の第１導電型ＭＩＳ電界効果トランジスタ、および、
低閾値電圧の第１導電型ＭＩＳ電界効果トランジスタおよび低閾値電圧の第２導電型ＭＩＳ電界効果トランジスタで構成された負荷回路を備え、前記負荷回路の第１の電源端子を前記第１の疑似電源線に接続すると共に、該負荷回路の第２の電源端子を第２の実電源線に接続し、且つ、前記第１の疑似電源線をチップの外部に引き出したことを特徴とする半導体集積回路装置。
【請求項１０】
第１の実電源線と第１の疑似電源線との間に接続された高閾値電圧の第１導電型ＭＩＳ電界効果トランジスタ、および、
低閾値電圧の第１導電型ＭＩＳ電界効果トランジスタおよび低閾値電圧の第２導電型ＭＩＳ電界効果トランジスタで構成された負荷回路を備え、前記負荷回路の第１の電源端子を前記第１の疑似電源線に接続すると共に、該負荷回路の第２の電源端子を第２の実電源線に接続し、且つ、前記第１の実電源線をチップの外部に引き出したことを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体集積回路装置に関し、特に、待機時におけるリーク電流の低減を行うためのＭＴ−ＣＭＯＳで構成されたリーク電流遮断回路を有する半導体集積回路装置に関する。
【０００２】
近年、携帯用電子機器の高速化および長時間バッテリ駆動の要求に応えるべく、半導体集積回路には高速動作を維持しつつ低消費電力化することが求められている。半導体集積回路は、低消費電力化のために電源電圧を下げると、それに伴って動作速度も低下するため、ＭＯＳ電界効果トランジスタ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ、或いは、より広くＭＩＳ電界効果トランジスタ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｉｏｎ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ））の閾値電圧を低下させる必要がある。しかしながら、ＭＯＳトランジスタの閾値電圧を低下させると、リーク電流の増加が問題となってくる。そこで、従来、低閾値トランジスタの電源線と実際の電源線との間に高閾値トランジスタを接続することで電力制御を行うＭＴ−ＣＭＯＳ（Ｍｕｌｔｉ−Ｔｈｒｅｓｈｏｌｄ  ＣＭＯＳ）技術が提供されている。
【０００３】
しかしながら、従来のＭＴ−ＣＭＯＳで構成されたリーク電流遮断回路を有する半導体集積回路装置は、セルが複数の電源線を持つことによりレイアウト面積が増大したり、低閾値のＭＯＳトランジスタ回路で既存のスタンダードセルを使用することができなかったり、一般的にトリプルウェルに比べコストの安いツインウェルプロセスを使用することができないといった問題があった。そこで、既存のスタンダードセルを使用すると共に、ツインウェルプロセスを使用し、且つ、レイアウト面積の増加を抑えることが可能な半導体集積回路装置の提供が要望されている。
【０００４】
さらに、従来のＭＴ−ＣＭＯＳで構成されたリーク電流遮断回路を有する半導体集積回路装置において、一度に電源投入および切断する回路規模が大きくなると、そこでノイズが発生して近接する動作中の回路に誤動作を及ぼすといった問題も考えられ、マクロの電源投入および切断時のノイズを低く抑えて他の回路に誤作動を生じさせないようにした半導体集積回路装置の提供も要望されている。
【０００５】
【従来の技術】
図１は従来のＭＴ−ＣＭＯＳ技術を用いた半導体集積回路装置の例を概念的に示す回路図であり、図１（ａ）〜図１（ｆ）は、従来のＭＴ−ＣＭＯＳ技術を用いた半導体集積回路装置の回路例を示している。図１（ａ）〜図１（ｆ）において、参照符号Ｑ１Ａ，Ｑ１Ｂ，Ｑ１ＤおよびＱ１Ｅは高閾値電圧のＰチャネル型ＭＯＳ電界効果トランジスタ（Ｈｉｇｈ−Ｖｔｈ  ＰＭＯＳＦＥＴ：高閾値ＰＭＯＳトランジスタ）、Ｑ４Ａ，Ｑ４Ｃ，Ｑ４ＤおよびＱ４Ｆは高閾値電圧のＮチャネル型ＭＯＳ電界効果トランジスタ（Ｈｉｇｈ−Ｖｔｈ  ＮＭＯＳＦＥＴ：高閾値ＮＭＯＳトランジスタ）、Ｑ２Ａ，Ｑ２Ｂ，Ｑ２Ｃ，Ｑ２Ｄ，Ｑ２ＥおよびＱ２Ｆは低閾値電圧のＰチャネル型ＭＯＳ電界効果トランジスタ（Ｌｏｗ−Ｖｔｈ  ＰＭＯＳＦＥＴ：低閾値ＰＭＯＳトランジスタ）、そして、Ｑ３Ａ，Ｑ３Ｂ，Ｑ３Ｃ，Ｑ３Ｄ，Ｑ３ＥおよびＱ３Ｆは低閾値電圧のＮチャネル型ＭＯＳ電界効果トランジスタ（Ｌｏｗ−Ｖｔｈ  ＮＭＯＳＦＥＴ：低閾値ＮＭＯＳトランジスタ）を示している。また、参照符号ＶＤＤは実高電位電源線、ＶＤＤＶは疑似高電位電源線、ＧＮＤは実低電位電源線、そして、ＧＮＤＶは疑似低電位電源線を示している。なお、図１（ａ）〜図１（ｆ）の半導体集積回路装置において、負荷回路（論理回路、或いは、論理回路の一部）ＡＡ〜ＡＦは、それぞれ直列接続された１つの低閾値ＰＭＯＳトランジスタおよび１つの低閾値ＮＭＯＳトランジスタとして描かれているが、実際には様々な構成とされるのはいうまでもない。
【０００６】
図１（ａ）、図１（ｂ）、図１（ｃ）および図１（ｆ）に示す回路では、低閾値ＰＭＯＳトランジスタＱ２Ａ，Ｑ２Ｂ，Ｑ２ＣおよびＱ２Ｆのバックゲートは実高電位電源線ＶＤＤに接続され、また、図１（ａ）、図１（ｂ）、図１（ｃ）および図１（ｅ）に示す回路では、低閾値ＮＭＯＳトランジスタＱ３Ａ，Ｑ３Ｂ，Ｑ３ＣおよびＱ３Ｅのバックゲートは実低電位電源線ＧＮＤに接続されている。さらに、図１（ｄ）および図１（ｅ）に示す回路では、低閾値ＰＭＯＳトランジスタＱ２ＤおよびＱ２Ｅのバックゲートは疑似高電位電源線ＶＤＤＶに接続され、また、図１（ｄ）および図１（ｆ）に示す回路では、低閾値ＮＭＯＳトランジスタＱ３ＤおよびＱ３Ｆのバックゲートは疑似低電位電源線ＧＮＤＶに接続されている。
【０００７】
図１（ａ）、図１（ｂ）、図１（ｄ）および図１（ｅ）に示す回路では、実高電位電源線ＶＤＤと擬似高電位電源線ＶＤＤＶとの間に高閾値ＰＭＯＳトランジスタＱ１Ａ，Ｑ１Ｂ，Ｑ１ＤおよびＱ１Ｅが設けられ、また、図１（ａ）、図１（ｃ）、図１（ｄ）および図１（ｆ）に示す回路では、実低電位電源線ＧＮＤと擬似低電位電源線ＧＮＤＶとの間に高閾値ＮＭＯＳトランジスタＱ４Ａ，Ｑ４Ｃ，Ｑ４ＤおよびＱ４Ｆが設けられている。なお、図１（ｃ）および図１（ｆ）に示す回路では、擬似高電位電源線（ＶＤＤＶ）および高閾値ＰＭＯＳトランジスタは設けられておらず、また、図１（ｂ）および図１（ｅ）に示す回路では、擬似低電位電源線（ＧＮＤＶ）および高閾値ＮＭＯＳトランジスタは設けられていない。
【０００８】
なお、高閾値ＰＭＯＳトランジスタＱ１Ａ，Ｑ１Ｂ，Ｑ１ＤおよびＱ１Ｅのゲートには電力制御線／ＰＣＮＴを介して制御信号（／ＰＣＮＴ）が供給され、また、高閾値ＮＭＯＳトランジスタＱ４Ａ，Ｑ４Ｃ，Ｑ４ＤおよびＱ４Ｆのゲートには電力制御線ＰＣＮＴを介して電力制御信号（ＰＣＮＴ）が供給され、例えば、スタンバイ時におけるリーク電流を低減するようになっている。
【０００９】
従来、図１（ａ）〜図１（ｆ）に示すようなＭＴ−ＣＭＯＳ技術を用いた半導体集積回路装置が提案されている（例えば、特許文献１および特許文献２参照）。
【００１０】
すなわち、従来のＭＴ−ＣＭＯＳ技術を用いた半導体集積回路装置は、実高電位電源線ＶＤＤと擬似高電位電源線ＶＤＤＶとの間に高閾値ＰＭＯＳトランジスタを設け、および／または、実低電位電源線ＧＮＤと擬似低電位電源線ＧＮＤＶとの間に高閾値ＮＭＯＳトランジスタを設けると共に、低閾値ＰＭＯＳトランジスタのバックゲートを実高電位電源線ＶＤＤに接続し、および／または、低閾値ＮＭＯＳトランジスタのバックゲートは実低電位電源線ＧＮＤに接続するようになっている。
【００１１】
図２は図１に示す半導体集積回路装置の一例（図１（ａ）に示す半導体集積回路装置）のレイアウトを示す図である。ここで、図２（ａ）および図２（ｂ）は、それぞれ図１（ａ）の半導体集積回路装置のレイアウトを示すものである。
【００１２】
まず、図２（ａ）に示すレイアウトは、高閾値ＰＭＯＳトランジスタＱ１Ａ、低閾値ＰＭＯＳトランジスタＱ２Ａ、低閾値ＮＭＯＳトランジスタＱ３Ａおよび高閾値ＰＭＯＳトランジスタＱ４Ａを１つのセルとして構成している。
【００１３】
また、図２（ｂ）に示すレイアウトは、セル部分を低閾値ＭＯＳトランジスタのみで構成し、各電源線に接続される高閾値トランジスタは別の場所にまとめて配置している。すなわち、低閾値ＰＭＯＳトランジスタＱ２Ａおよび低閾値ＮＭＯＳトランジスタＱ３Ａを１つのセルとして構成し、実高電位電源線ＶＤＤと擬似高電位電源線ＶＤＤＶとの間の高閾値ＰＭＯＳトランジスタＱ１Ａ並びに実低電位電源線ＧＮＤと擬似低電位電源線ＧＮＤＶとの間の高閾値ＮＭＯＳトランジスタＱ４Ａをセルとは別の場所に配置するようになっている。
【００１４】
ここで、図２（ａ）および図２（ｂ）において、参照符号ＢＧ１Ａ〜ＢＧ４Ａは、それぞれトランジスタＱ１Ａ〜Ｑ４Ａにおけるバックゲートを示している。
【００１５】
ところで、一般的に、トランジスタのバックゲートはウェル電位を安定させるために各セルの近傍にあるのが望ましい。図２（ａ）および図２（ｂ）に示すレイアウトでは、セルとして構成された低閾値ＰＭＯＳトランジスタＱ２Ａおよび低閾値ＮＭＯＳトランジスタＱ３ＡのバックゲートＢＧ２ＡおよびＢＧ３Ａは、それぞれ実高電位電源線ＶＤＤおよび実低電位電源線ＧＮＤに接続する必要があり、従って、セルには実高電位電源線ＶＤＤ、擬似高電位電源線ＶＤＤＶ、擬似低電位電源線ＧＮＤＶおよび実低電位電源線ＧＮＤの合計４つの電源配線が必要になる。なお、前述した図１（ｂ）および図１（ｃ）の半導体集積回路装置のレイアウトを考えた場合にも、セルには３つの電源線（図１（ｂ）：ＶＤＤ，ＶＤＤＶ，ＧＮＤＶ、図１（ｃ）：ＶＤＤＶ，ＧＮＤＶ，ＧＮＤ）が必要になる。
【００１６】
図３は図１に示す半導体集積回路装置の一例の製造プロセスを説明するための模式的な断面図であり、図１（ａ）の半導体集積回路装置の製造プロセスを示すものである。
【００１７】
図３に示されるように、上述した図１（ａ）の半導体集積回路装置は、ツインウェルにより構成することが可能である。なお、図１（ｂ）および図１（ｃ）の半導体集積回路装置も、同様にツインウェルにより構成することが可能である。
【００１８】
図４は図１に示す半導体集積回路装置の他の例のレイアウトを示す図であり、図１（ｄ）に示す半導体集積回路装置のレイアウトを示すものである。なお、図４において、参照符号ＢＧ２ＤおよびＢＧ３Ｄは、それぞれトランジスタＱ２ＤおよびＱ３Ｄにおけるバックゲートを示している。
【００１９】
図４に示されるように、図１（ｄ）に示す半導体集積回路装置は、図２（ｂ）と同様に、低閾値ＰＭＯＳトランジスタＱ２Ｄおよび低閾値ＮＭＯＳトランジスタＱ３Ｄを１つのセルとして構成し、実高電位電源線ＶＤＤと擬似高電位電源線ＶＤＤＶとの間の高閾値ＰＭＯＳトランジスタＱ１Ｄ並びに実低電位電源線ＧＮＤと擬似低電位電源線ＧＮＤＶとの間の高閾値ＮＭＯＳトランジスタＱ４Ｄをセルとは別の場所に配置するようになっている。ただし、図１（ｄ）に示す半導体集積回路装置では、低閾値ＰＭＯＳトランジスタＱ２Ｄおよび低閾値ＮＭＯＳトランジスタＱ３ＤのバックゲートＢＧ２ＤおよびＢＧ３Ｄはそれぞれ擬似高電位電源線ＶＤＤＶおよび疑似低電位電源線ＧＮＤＶに接続すればよいため、セルには擬似高電位電源線ＶＤＤＶおよび擬似低電位電源線ＧＮＤＶの２つの電源配線だけを配線すればよい。
【００２０】
なお、前述した図１（ｅ）および図１（ｆ）の半導体集積回路装置のレイアウトを考えた場合もセルの構成は同じである。ただし、図１（ｅ）の半導体集積回路装置では２つの電源配線が擬似高電位電源線ＶＤＤＶと実低電位電源線ＧＮＤとなり、また、図１（ｆ）の半導体集積回路装置では２つの電源配線が実高電位電源線ＶＤＤと疑似低電位電源線ＧＮＤＶとなる。
【００２１】
図５は図１に示す半導体集積回路装置の他の例の製造プロセスを説明するための模式な断面図であり、図１（ｄ）の半導体集積回路装置の製造プロセスを示すものである。ここで、図５（ａ）および図５（ｂ）は、それぞれ図１（ｄ）の半導体集積回路装置の製造プロセスを示しているが、図５（ａ）はツインウェル構造としたものを示し、また、図５（ｂ）はトリプルウェル構造としたものを示している。
【００２２】
図５（ａ）に示されるように、図１（ｄ）の半導体集積回路装置をツインウェル構造としたものでは、高閾値ＮＭＯＳトランジスタＱ４Ｄと低閾値ＮＭＯＳトランジスタＱ３Ｄのバックゲート（Ｐチャネル型ウェル：Ｐ−ｗｅｌｌ）がそれぞれ実低電位電源線ＧＮＤと擬似低電位電源線ＧＮＤＶに接続されるが、基板（Ｐ型シリコン基板）を介してショートしてしまうことになる。すなわち、高閾値ＮＭＯＳトランジスタＱ４Ｄのバックゲート（Ｐチャネル型ウェル）は、Ｐ型シリコン基板を介して低閾値ＮＭＯＳトランジスタＱ３Ｄのバックゲート（Ｐチャネル型ウェル）に電気的に接続されることになり、実低電位電源線ＧＮＤと擬似低電位電源線ＧＮＤＶとがショートすることになる。なお、この実低電位電源線ＧＮＤと擬似低電位電源線ＧＮＤＶとがショートするという問題は、図１（ｆ）の半導体集積回路装置においても生じることである。
【００２３】
また、図５（ａ）に示されるように、図１（ｄ）の半導体集積回路装置をツインウェル構造としたものでは、高閾値ＰＭＯＳトランジスタＱ１Ｄと低閾値ＰＭＯＳトランジスタＱ２Ｄのバックゲート（Ｎチャネル型ウェル：Ｎ−ｗｅｌｌ）がそれぞれ実高電位電源線ＶＤＤと擬似高電位電源線ＶＤＤＶに接続されるが、この場合には、Ｎチャネル型ウェル（高閾値ＰＭＯＳトランジスタＱ１Ｄのバックゲートおよび低閾値ＰＭＯＳトランジスタＱ２Ｄのバックゲート）による分離で実高電位電源線ＶＤＤと擬似高電位電源線ＶＤＤＶとのショートは回避される。なお、この高閾値ＰＭＯＳトランジスタのバックゲートと低閾値ＰＭＯＳトランジスタのバックゲートがＮチャネル型ウェルで分離され、実高電位電源線ＶＤＤと擬似高電位電源線ＶＤＤＶとのショートが回避されるのは、図１（ｅ）の半導体集積回路装置においても同様である。
【００２４】
これに対して、図５（ｂ）から明らかなように、図１（ｄ）の半導体集積回路装置をトリプルウェル構造としたものでは、高閾値ＮＭＯＳトランジスタのバックゲートと低閾値ＮＭＯＳトランジスタのバックゲート、および、高閾値ＰＭＯＳトランジスタのバックゲートと低閾値ＰＭＯＳトランジスタのバックゲートは共にショートすることなく形成される。これは、図１（ｅ）および図１（ｆ）の半導体集積回路装置でも同様である。
【００２５】
また、関連技術として、低閾値トランジスタで構成されたマクロの周りに配置された複数の高閾値トランジスタで構成される電源スイッチを、時間差を付けてオン・オフすることで、同一電源に接続される他のマクロへのノイズを低減するようにしたリーク電流遮断回路を有する半導体集積回路が提案されている（例えば、特許文献３参照）。
【００２６】
さらに、従来、周辺回路の電源線にオン・オフ切り換えスイッチを設けてオフリーク電流を低減しようとする場合、スイッチの切り換え時に発生する電源ノイズによってメモリセルのデータが破壊されるのを防止するようにした半導体記憶装置も提案されている（例えば、特許文献４参照）。
【００２７】
【特許文献１】
特開平７−２１２２１７号公報（図１、図５等）
【特許文献２】
特開平５−２１０９７６号公報（図１、図３、図５、図７等）
【特許文献３】
特願２００２−０９２８０１号（全体）
【特許文献４】
特開２０００−２９８９８７号公報（全体）
【００２８】
【発明が解決しようとする課題】
上述したように、例えば、図１（ａ）、図１（ｂ）および図１（ｃ）に示す従来の半導体集積回路装置においては、セルが複数の電源線（ＶＤＤ，ＶＤＤＶ，ＧＮＤ，ＧＮＤＶ）を持つことによるレイアウト面積の増大や、低閾値のＭＯＳトランジスタ回路で既存のスタンダードセルが使用できないといった問題がある。
【００２９】
また、例えば、図１（ｄ）および図１（ｆ）に示す従来の半導体集積回路装置においては、一般的にトリプルウェルに比べてコストの安いツインウェルの製造プロセス（ツインウェル構造）を適用することができないといった問題がある。さらに、図１（ｅ）に示す従来の半導体集積回路装置においては、Ｐチャネル型ＭＯＳトランジスタ（ＰＭＯＳトランジスタ）で電源スイッチ（ＭＴ−ＣＭＯＳスイッチ）を構成すると、キャリアが正孔であるため、キャリアが電子であるＮチャネル型に比べてキャリアの移動度が小さく、電源スイッチにおける電圧ドロップを所定値以下にしようとすると、ＰＭＯＳトランジスタ幅が増えてレイアウト面積が増加するといった問題もある。
【００３０】
ところで、近年、上述したうようなＭＴ−ＣＭＯＳ技術を用いた半導体集積回路装置においても高機能化および大容量化が進められ、回路規模が大きくなって来ることが考えられる。このように、一度に電源投入および切断する回路規模が大きくなると、ｄｉ／ｄｔ（時間当たりの電流変化）が大きくなってノイズ源となり、近接した動作中の回路に誤動作を及ぼすといった課題も生じている。
【００３１】
本発明は、上述した従来の半導体集積回路装置が有する課題に鑑み、既存のスタンダードセルを使用すると共に、ツインウェル構造を適用し、且つ、レイアウト面積の増加を抑えることのできる半導体集積回路装置の提供を目的とする。さらに、本発明は、マクロの電源投入および切断時のノイズを低く抑えて他の回路に誤作動を生じさせないようにした半導体集積回路装置の提供も目的とする。
【００３２】
【課題を解決するための手段】
本発明の第１の形態によれば、実高電位電源線と疑似高電位電源線との間に接続された高閾値電圧のＮチャネル型ＭＩＳ電界効果トランジスタ、および、低閾値電圧のＰチャネル型ＭＩＳ電界効果トランジスタおよび低閾値電圧のＮチャネル型ＭＩＳ電界効果トランジスタで構成された負荷回路を備え、前記負荷回路の第１の電源端子を前記疑似高電位電源線に接続すると共に、該負荷回路の第２の電源端子を実低電位電源線に接続することを特徴とする半導体集積回路装置が提供される。
【００３３】
本発明の第１の形態に係る半導体集積回路装置によれば、高閾値電圧のＮチャネル型ＭＩＳ電界効果トランジスタは実高電位電源線と疑似高電位電源線との間に接続され、また、負荷回路は低閾値電圧のＰチャネル型ＭＩＳ電界効果トランジスタおよび低閾値電圧のＮチャネル型ＭＩＳ電界効果トランジスタで構成されている。そして、負荷回路の第１の電源端子は疑似高電位電源線に接続され、負荷回路の第２の電源端子は実低電位電源線に接続される。
【００３４】
これにより、既存のスタンダードセルを使用すると共に、ツインウェル構造を適用し、且つ、レイアウト面積の増加を抑えることのできる半導体集積回路装置を構成することができる。
【００３５】
ここで、半導体集積回路装置は、例えば、さらに、高閾値電圧のＮチャネル型ＭＩＳ電界効果トランジスタを制御する制御信号を受け取り、該制御信号の立ち上がり波形を緩やかに立ち上がるように整形する波形整形回路を備える。この緩やかに立ち上がる波形の波形整形回路の出力信号を高閾値電圧のＮチャネル型ＭＩＳ電界効果トランジスタのゲートに供給することにより、マクロの電源投入および切断時のノイズを低く抑えて他の回路に誤作動を生じさせないようにすることができる。
【００３６】
本発明の第２の形態によれば、実高電位電源線と疑似高電位電源線との間に接続され、緩やかに立ち上がる制御信号がゲートに入力されることにより制御される高閾値電圧のＮチャネル型ＭＩＳ電界効果トランジスタ、および、低閾値電圧のＰチャネル型ＭＩＳ電界効果トランジスタおよび低閾値電圧のＮチャネル型ＭＩＳ電界効果トランジスタで構成された負荷回路を備え、前記負荷回路の第１の電源端子を前記疑似高電位電源線に接続すると共に、該負荷回路の第２の電源端子を実低電位電源線に接続することを特徴とする半導体集積回路装置が提供される。
【００３７】
本発明の第３の形態によれば、第１の実電源線と第１の疑似電源線との間に接続された高閾値電圧の第１導電型ＭＩＳ電界効果トランジスタ、低閾値電圧の第１導電型ＭＩＳ電界効果トランジスタおよび低閾値電圧の第２導電型ＭＩＳ電界効果トランジスタで構成された負荷回路、および、前記高閾値電圧の第１導電型ＭＩＳ電界効果トランジスタを制御する第１のレベルの制御信号を受け取り、該第１のレベルの制御信号を第２のレベルの制御信号に変換して該高閾値電圧の第１導電型ＭＩＳ電界効果トランジスタのゲートに供給するレベル変換回路を備え、前記負荷回路の第１の電源端子を前記第１の疑似電源線に接続すると共に、該負荷回路の第２の電源端子を第２の実電源線に接続することを特徴とする半導体集積回路装置が提供される。
【００３８】
本発明の第４の形態によれば、第１の実電源線と第１の疑似電源線との間に接続された高閾値電圧の第１導電型ＭＩＳ電界効果トランジスタ、および、低閾値電圧の第１導電型ＭＩＳ電界効果トランジスタおよび低閾値電圧の第２導電型ＭＩＳ電界効果トランジスタで構成された負荷回路を備え、前記負荷回路の第１の電源端子を前記第１の疑似電源線に接続すると共に、該負荷回路の第２の電源端子を第２の実電源線に接続し、且つ、前記第１の疑似電源線をチップの外部に引き出したことを特徴とする半導体集積回路装置が提供される。
【００３９】
本発明の第５の形態によれば、第１の実電源線と第１の疑似電源線との間に接続された高閾値電圧の第１導電型ＭＩＳ電界効果トランジスタ、および、低閾値電圧の第１導電型ＭＩＳ電界効果トランジスタおよび低閾値電圧の第２導電型ＭＩＳ電界効果トランジスタで構成された負荷回路を備え、前記負荷回路の第１の電源端子を前記第１の疑似電源線に接続すると共に、該負荷回路の第２の電源端子を第２の実電源線に接続し、且つ、前記第１の実電源線をチップの外部に引き出したことを特徴とする半導体集積回路装置が提供される。
【００４０】
【発明の実施の形態】
以下、本発明に係る半導体集積回路装置の実施例を、添付図面を参照して詳述する。
【００４１】
図６は本発明に係る半導体集積回路装置の第１実施例を概念的に示す回路図である。また、図７は図６に示す半導体集積回路装置のレイアウトを示す図である。さらに、図８は図６に示す半導体集積回路装置の製造プロセスを説明するための模式的な断面図であり、ツインウェル構造としたものを示している。
【００４２】
図６〜図８において、参照符号Ｑ１は高閾値電圧のＮチャネル型ＭＯＳ電界効果トランジスタ（Ｈｉｇｈ−Ｖｔｈ  ＮＭＯＳＦＥＴ：高閾値ＮＭＯＳトランジスタ）、Ｑ２およびＱ３は低閾値電圧のＰチャネル型ＭＯＳ電界効果トランジスタ（Ｌｏｗ−Ｖｔｈ  ＰＭＯＳＦＥＴ：低閾値ＰＭＯＳトランジスタ）、そして、Ｑ４およびＱ５は低閾値電圧のＮチャネル型ＭＯＳ電界効果トランジスタ（Ｌｏｗ−Ｖｔｈ  ＮＭＯＳＦＥＴ：低閾値ＮＭＯＳトランジスタ）を示している。また、参照符号ＶＤＤは実高電位電源線、ＶＤＤＶは疑似高電位電源線、そして、ＧＮＤは実低電位電源線を示している。なお、図６の半導体集積回路装置において、負荷回路（論理回路、或いは、論理回路の一部）Ａは、２つの低閾値ＰＭＯＳトランジスタＱ２，Ｑ３および２つの低閾値ＮＭＯＳトランジスタＱ４，Ｑ５により描かれているが、実際には様々な構成とされるのはいうまでもない。ここで、実高電位電源線ＶＤＤには、例えば、０．７Ｖの電源電圧が印加される。
【００４３】
図６に示されるように、実高電位電源線ＶＤＤと疑似高電位電源線ＶＤＤＶとの間には高閾値ＮＭＯＳトランジスタＱ１が設けられ、この疑似高電位電源線ＶＤＤＶと実低電位電源線ＧＮＤとの間に負荷回路（セル）Ａが設けられるようになっている。負荷回路Ａは、並列接続された低閾値ＰＭＯＳトランジスタＱ２，Ｑ３および直列接続された低閾値ＮＭＯＳトランジスタＱ４，Ｑ５を備えている。すなわち、低閾値ＰＭＯＳトランジスタＱ２およびＱ３のソースは疑似高電位電源線ＶＤＤＶに共通接続され、低閾値ＰＭＯＳトランジスタＱ２およびＱ３の共通接続されたドレインと低閾値ＮＭＯＳトランジスタＱ４のドレインが接続されている。さらに、低閾値ＮＭＯＳトランジスタＱ４のソースは低閾値ＮＭＯＳトランジスタＱ５のドレインに接続され、そして、低閾値ＮＭＯＳトランジスタＱ５のソースは実低電位電源線ＧＮＤに接続されている。
【００４４】
本実施例の半導体集積回路装置において、低閾値ＰＭＯＳトランジスタＱ２およびＱ３のバックゲートは疑似高電位電源線ＶＤＤＶに接続され、また、低閾値ＮＭＯＳトランジスタＱ４およびＱ５のバックゲートは実低電位電源線ＧＮＤに接続されている。ここで、高閾値ＮＭＯＳトランジスタＱ１のバックゲートは、実低電位電源線ＧＮＤに接続されている。なお、高閾値ＰＭＯＳトランジスタＱ１のゲートには電力制御線ＰＣＮＴを介して電力制御信号（ＰＣＮＴ）が供給され、例えば、スタンバイ時におけるリーク電流を低減するようになっている。
【００４５】
本実施例の半導体集積回路装置においては、高閾値ＮＭＯＳトランジスタＱ１のバックゲートは実低電位電源線ＧＮＤに接続され、また、低閾値ＮＭＯＳトランジスタＱ４およびＱ５のバックゲートは実低電位電源線ＧＮＤに接続され、そして、低閾値ＰＭＯＳトランジスタＱ２およびＱ３のバックゲートは疑似高電位電源線ＶＤＤＶに接続されるようになっている。すなわち、低閾値ＰＭＯＳトランジスタＱ２およびＱ３のバックゲートは、前述した図１（ｄ）および図１（ｅ）と同様に疑似高電位電源線ＶＤＤＶに接続されるが、図８に示されるように、低閾値ＰＭＯＳトランジスタＱ２およびＱ３のＮチャネル型ウェルにより分離されるため、ツインウェル構造として構成した場合でも他のバックゲートとの基板経由のショートは生じることがない。
【００４６】
また、図７に示されるように、低閾値ＰＭＯＳトランジスタＱ２およびＱ３のソースおよびバックゲートは疑似高電位電源線ＶＤＤＶにのみ接続され、また、低閾値ＮＭＯＳトランジスタＱ４およびＱ５のソースおよびバックゲートは実低電位電源線ＧＮＤにのみに接続されるため、既存のスタンダードセルを使用することができる。さらに、電源スイッチを高閾値ＮＭＯＳトランジスタＱ１で構成しているため、Ｐチャネル型ＮＭＯＳトランジスタで構成した場合に比べてレイアウト面積を小さくすることが可能になる。
【００４７】
ここで、本実施例の半導体集積回路装置において、電源スイッチのトランジスタは、従来（例えば、図１（ｂ）の半導体集積回路装置）とは異なり、高閾値ＮＭＯＳトランジスタＱ１により構成されているため、電力制御信号（ＰＣＮＴ）としては、ソース側の電位（ＶＤＤＶ）＋トランジスタＱ１の閾値電圧（Ｖｔｈ（Ｑ１））以上の電圧を与えないとオンしないため、例えば、『０Ｖ』および『３Ｖ（或いは、３．３Ｖ）』の電圧を与える。すなわち、電力制御信号（ＰＣＮＴ）として０Ｖを与えた場合は、トランジスタＱ１がオフとなって低閾値トランジスタのリーク電流が遮断され、また、電力制御信号（ＰＣＮＴ）として３Ｖを与えた場合は、トランジスタＱ１がオンとなって実高電位電源線ＶＤＤと擬似高電位電源線ＶＤＤＶが導通して負荷回路が動作可能になる。
【００４８】
図７に示されるように、本実施例の半導体集積回路装置のレイアウトにおいて、セルは低閾値ＰＭＯＳトランジスタＱ２，Ｑ３および低閾値ＮＭＯＳトランジスタＱ４，Ｑ５並びにバックゲートＢＧ２およびＢＧ３で構成され、また、電源も擬似高電位電源線ＶＤＤＶと実低電位電源線ＧＮＤのみでよいため、従来のスタンダードセルをそのまま使用することができる。複数のセル（セル１〜セルＮ）は、電源を接続する形で一列に配置されて回路を構成するが、この列は複数列あってもかまわない。
【００４９】
さらに、図７に示されるように、電源スイッチとなる高閾値ＮＭＯＳトランジスタＱ１およびそのバックゲートＢＧ１は、１個所にまとめて最適なレイアウトサイズで形成することができ、また、トランジスタＱ１は回路に流れるピーク電流値によっては数ｃｍ〜数十ｃｍのトランジスタ幅を持たせる場合も考えられるので、複数のトランジスタに分割して実現することもできる。
【００５０】
なお、図８から明らかなように、本実施例の半導体集積回路装置は、ツインウェル構造でも、前述した図１（ｄ）および図１（ｆ）に示す従来の半導体集積回路装置のように、別ノードのバックゲート同士が基板経由でショートすることがなく、高価なトリプルウェルプロセスを採用しなくても実現することができる。
【００５１】
図９は半導体集積回路装置における電源スイッチ部の構成を説明するための回路図であり、図９（ａ）は上述した本発明に係る半導体集積回路装置の第１実施例を示すもので電源スイッチにＮチャネル型ＭＯＳトランジスタ（高閾値ＮＭＯＳトランジスタＱ１）を用いたもの、図９（ｂ）は従来の半導体集積回路装置で電源スイッチにＰチャネル型ＭＯＳトランジスタ（例えば、図１（ｂ）の半導体集積回路装置：高閾値ＰＭＯＳトランジスタＱ１Ｂ）を用いたもの、そして、図９（ｃ）は電源スイッチがオンした場合と等価な抵抗Ｒｄｒｏｐに置き換えたものを示している。
【００５２】
図９（ａ）および図９（ｂ）に示すトランジスタは、例えば、一般にＩ／Ｏの最終段バッファに用いられているような高閾値電圧のトランジスタである３Ｖ（或いは、３．３Ｖ）駆動のＭＯＳトランジスタを使用する。これにより、新たに閾値の高いトランジスタを製造および特性管理を行う必要が無くなる。内部の負荷回路は、通常用意されている低閾値電圧のＭＯＳトランジスタを使用すればよい。
【００５３】
設計時においては、回路にピーク電流Ｉｐｅａｋが流れる場合には、電源スイッチにおける許容電圧ドロップ値を仕様として決めておく必要があり、負荷回路はワーストケースの電源ドロップが発生しても動作保証できるように設計される。ここで、実高電位電源線ＶＤＤの電圧を０．７Ｖとした場合、電源スイッチにおける許容電圧ドロップを１％以下と規定したとき、擬似高電位電源線ＶＤＤＶのワーストの電圧は約０．６９３Ｖとなる。
【００５４】
このとき、図９（ａ）における電力制御信号（ＰＣＮＴ）が３Ｖ、また、図９（ｂ）における電力制御信号（／ＰＣＮＴ）が−２．６Ｖの場合に、それぞれのトランジスタ（Ｑ１Ｎ，Ｑ１Ｐ）がオンとなってピーク電流Ｉｐｅａｋが流れることを考えると、トランジスタＱ１ＮおよびＱ１Ｐは図９（ｃ）のような等価な抵抗Ｒｄｒｏｐに置き換えることができる。図９（ａ）と図９（ｂ）とを比較すると、同じピーク電流Ｉｐｅａｋを流すためには、それぞれのトランジスタのオン抵抗を調整するためにトランジスタ幅Ｗｐ，Ｗｎを最適にする必要がある。このトランジスタ幅Ｗｐ，Ｗｎは、チップ全体の消費電流によっては数ｃｍ〜数十ｃｍにもする必要があり、チップサイズに大きな影響がある。
【００５５】
ところで、正孔をキャリアとするＰＭＯＳトランジスタは、移動度の高い電子をキャリアとするＮＭＯＳトランジスタに比べてより大きいトランジスタ幅Ｗｐが必要となる。具体的に、例えば、ＳＰＩＣＥシミュレーションでも、ＰＭＯＳトランジスタは、ＮＭＯＳトランジスタに比べて約３倍のトランジスタ幅が必要という結果になった。従って、従来のようにＰＭＯＳトランジスタのみで電源スイッチを構成すると、Ｎチャネル型のみで構成した場合に比べてレイアウト面積が増大するとになる。さらに、ＰＭＯＳトランジスタの場合は、オンするために通常使わない負の電圧を与える必要があるが、ＮＭＯＳトランジスタの場合は一般に使われる３Ｖインターフェースでよいことになる。
【００５６】
図１０は本発明に係る半導体集積回路装置の第２実施例を概略的に示すブロック回路図である。
【００５７】
図１０に示されるように、本第２実施例の半導体集積回路装置は、制御信号（電源投入および切断を制御する信号）ＭＴＣＮＴを、波形整形回路１０１を介して高閾値ＮＭＯＳトランジスタ（電源スイッチ：ＭＴ−ＣＭＯＳスイッチ）Ｑ１のゲートに供給するようになっている。すなわち、制御信号ＭＴＣＮＴは、波形整形回路１０１によって、立ち上がり波形が緩やかに立ち上がるように整形され、その緩やかな立ち上がり波形の波形整形回路１０１の出力信号が高閾値ＮＭＯＳトランジスタＱ１のゲートに供給される。ここで、高閾値ＮＭＯＳトランジスタＱ１は、ソースフォロアとなっているため、そのソースを介して供給される疑似高電位電源線ＶＤＤＶの電圧も緩やかに立ち上がることになる。ここで、制御信号ＭＴＣＮＴは、例えば、３Ｖインターフェースの信号であり、波形整形回路１０１に印加される電源電圧（ＶＤＤ１）は、例えば、３Ｖであり、そして、高閾値ＮＭＯＳトランジスタＱ１のドレインに印加される電圧ＶＤＤ２（ＶＤＤ）は、例えば、１．８Ｖである。
【００５８】
これにより、例えば、負荷回路Ａの回路規模が大きくて電源オン時における電流の変化が大きい場合でも、疑似高電位電源線ＶＤＤＶの電圧が緩やかに立ち上がるため、ｄｉ／ｄｔ（時間当たりの電流変化）は小さく抑えられることになり、ノイズの発生が抑制される。すなわち、負荷回路Ａの電源オン時においても、負荷回路Ａの電源電圧（ＶＤＤＶ）は緩やかに立ち上がる（鈍る）ため、例えば、負荷回路Ａに隣接する別の電源系の動作中の回路Ｂに対するノイズの影響を低減することが可能になる。
【００５９】
また、制御信号ＭＴＣＮＴは、内部または外部から入力することが可能である。内部の場合は、ロジック回路で論理演算を行った後、制御信号が生成される。ロジック回路は、一般的にスタンダードセル、ゲートアレイ等で構成され、ドライブ可能な負荷以内に設計されるため、ナノ秒オーダーのスルーレートしか期待できない。また、外部の場合は、Ｉ／Ｏバッファを通過するため、これもナノ秒オーダーのスルーレートである。ノイズ対策を考えると、スイッチングされる回路規模にもよるが、通常、マイクロ秒或いはミリ秒オーダーが必要となってくる。よって、波形整形を行う回路がＬＳＩ内部に必要となる。
【００６０】
図１１は本発明に係る半導体集積回路装置の第３実施例を概略的に示すブロック回路図あり、図１１（ａ）は電源スイッチ（ＭＴ−ＣＭＯＳスイッチ）として高閾値ＮＭＯＳトランジスタＱ１Ｎを適用したものを示し、また、図１１（ｂ）は電源スイッチとして高閾値ＰＭＯＳトランジスタＱ１Ｐを適用したものを示す。なお、図１１（ａ）および図１１（ｂ）において、制御信号ＭＴＣＮＴは、例えば、１．８Ｖインターフェースの信号であり、レベル変換回路１０２に印加される電源電圧（ＶＤＤ１）は、例えば、３Ｖであり、そして、高閾値ＮＭＯＳトランジスタＱ１Ｎのドレイン（高閾値ＰＭＯＳトランジスタＱ１Ｐのソース）に印加される電圧ＶＤＤ２は、例えば、１．８Ｖである。
【００６１】
図１１（ａ）或いは図１１（ｂ）に示されるように、本第３実施例の半導体集積回路装置は、例えば、１．８Ｖインターフェースレベル（低閾値電圧のトランジスタで構成される負荷回路Ａと同じインターフェースレベル）の制御信号ＭＴＣＮＴ（ノードＮ１）をレベル変換回路１０２で３Ｖ系の信号レベルに変換（昇圧：ノードＮ２）して高閾値ＮＭＯＳトランジスタＱ１Ｎ或いは高閾値ＰＭＯＳトランジスタＱ１Ｐのゲートに供給するようになっている。ここで、図１１（ａ）に示されるように、レベル変換回路１０２および電源スイッチ（高閾値ＮＭＯＳトランジスタ）Ｑ１Ｎはモジュール（ＭＴ−ＣＭＯＳセル）１００として構成され、或いは、図１１（ｂ）に示されるように、レベル変換回路１０２および電源スイッチ（高閾値ＰＭＯＳトランジスタ）Ｑ１Ｐはモジュール１００として構成されており、例えば、３Ｖ系の信号レベルに変換されたレベル変換回路１０２の出力信号による隣接回路等への悪影響を低減するようになっている。
【００６２】
すなわち、例えば、電源スイッチＱ１Ｎ（Ｑ１Ｐ）のゲートに供給される信号は、通常のトランジスタの信号よりも高い電圧となっており、電圧レベルの異なる信号線が隣り合ったり、交差し合うのはクロストークやノイズの観点から好ましくない。そこで、レベル変換回路１０２および電源スイッチＱ１Ｎ（Ｑ１Ｐ）をモジュール化することで、高電圧信号（レベル変換回路１０２の出力信号）をモジュール中に閉じ込めて、クロストークやノイズの発生を低減するようになっている。
【００６３】
図１２は図１１に示す第３実施例を適用した半導体集積回路装置の構成例を概略的に示す図である。ここで、レベル変換回路１０２に印加される電源電圧（ＶＤＤ１）は、例えば、３Ｖであり、また、制御回路２００、レベル変換回路１０２および電源スイッチＱ１のドレインに印加される電源電圧（ＶＤＤ２）は、例えば、１．８Ｖである。
【００６４】
図１２に示されるように、制御回路２００から出力された１．８Ｖ系の信号レベルの制御信号ＭＴＣＮＴは、モジュール１００におけるレベル変換回路１０２で３Ｖ系の信号にレベル変換されて電源スイッチ（高閾値ＮＭＯＳトランジスタ）Ｑ１のゲートに供給される。このように、レベル変換回路１０２および電源スイッチＱ１をモジュール１００として構成することで、モジュ−ル１００に与える制御信号ＭＴＣＮＴは、内部ロジック電源（例えば、１．８Ｖ）と同じインターフェースレベルの信号とすることができ、チップ内の任意の位置に配置可能とすることができる。そして、低電圧信号線は通常通りマクロ間（例えば、制御回路２００（マクロ１）や負荷回路３００（マクロ２））に配線すればよく、高電圧信号線（ノードＮ２）の影響を受け難くすることができる。
【００６５】
図１３は本発明に係る半導体集積回路装置の第４実施例を概略的に示すブロック回路図である。
【００６６】
図１３に示されるように、本第４実施例の半導体集積回路装置は、上述した波形整形回路１０１およびレベル変換回路１０２の両方を備えるものであり、レベル変換回路１０２によりモジュ−ル１００に与える制御信号ＭＴＣＮＴとして内部ロジック電源（例えば、１．８Ｖ）と同じインターフェースレベルの信号を使用可能とすると共に、高電圧信号線（ノードＮ２’）の影響を受け難くし、且つ、波形整形回路１０１により負荷回路Ａの疑似高電位電源線ＶＤＤＶの電圧を緩やかに立ち上げて（鈍らせて）ノイズの発生を抑制するようになっている。
【００６７】
図１４は本発明に係る半導体集積回路装置の第５実施例を概略的に示すブロック回路図であり、図１５は図１４に示す半導体集積回路装置を説明するためのチップ配線層の断面図である。図１５において、参照符号ＳＢは半導体基板、ＷＬ１〜ＷＬ７は配線層、そして、ＩＬ１〜ＩＬ６は絶縁層を示している。
【００６８】
本第５実施例の半導体集積回路装置は、上述した図１２に示す第３実施例の半導体集積回路装置において、レベル変換回路１０２の出力である高電位インターフェース（３Ｖインターフェース）の信号配線ＬＨを有するモジュ−ル１００の上方にシールド層１１０を設け、そのシールド層１１０の上方に内部ロジック電源と同じインターフェース（１．８Ｖインターフェース）の信号配線ＬＬを設けている。
【００６９】
すなわち、図１４および図１５に示されるように、例えば、配線層ＷＬ１〜ＷＬ３をトランジスタ回路の配線に使用し、配線層ＷＬ４を３Ｖインターフェースの信号配線ＬＨとして使用し、配線層ＷＬ５を電源ＶＤＤ，ＶＳＳ等の配線に使用する場合、３Ｖインターフェースの信号配線ＬＨを有するモジュ−ル１００の上方の配線層ＷＬ６をシールド層１１０として接地（接地点１１０ａ）し、その配線層ＷＬ６の上方の配線層Ｌ７に１．８Ｖインターフェースの信号配線ＬＬを設けるようになっている。
【００７０】
この本第５実施例の半導体集積回路装置によれば、１．８Ｖインターフェースの信号配線ＬＬは、シールド層１１０（配線層ＷＬ６）により３Ｖインターフェースの信号配線ＬＨからシールドされ、３Ｖインターフェースの信号配線ＬＨによるノイズの影響を低減することができる。
【００７１】
図１６は本発明に係る半導体集積回路装置の第６実施例を概略的に示す回路図である。
【００７２】
図１６に示されるように、本第６実施例の半導体集積回路装置は、低閾値ＰＭＯＳトランジスタ（Ｌｏｗ−Ｖｔｈ  ＰＭＯＳＦＥＴ）Ｍ１，Ｍ３および低閾値ＮＭＯＳトランジスタ（Ｌｏｗ−Ｖｔｈ  ＮＭＯＳＦＥＴ）Ｍ２，Ｍ４より成る２段のインバータで構成されるバッファ１０３、高閾値ＰＭＯＳトランジスタ（Ｈｉｇｈ−Ｖｔｈ  ＰＭＯＳＦＥＴ）Ｍ５，Ｍ７および高閾値ＮＭＯＳトランジスタ（Ｈｉｇｈ−Ｖｔｈ  ＮＭＯＳＦＥＴ）Ｍ６，Ｍ８を有するレベル変換回路１０２、高閾値ＰＭＯＳトランジスタＭ９，Ｍ１１，Ｍ１４〜Ｍ１２１および高閾値ＮＭＯＳトランジスタＭ１０，Ｍ１２，Ｍ１３，Ｍ２２を有する波形整形回路１０１、および、電源スイッチＱ１を備えている。
【００７３】
ここで、バッファ１０３における低閾値ＰＭＯＳトランジスタＭ１およびＭ３のソースが接続される電源電圧ＶＤＤ２は、例えば、１．３Ｖ（或いは、１．８Ｖ）であり、一方、レベル変換回路１０２の高閾値ＰＭＯＳトランジスタＭ５，Ｍ７のソース並びに波形整形回路１０１の高閾値ＰＭＯＳトランジスタＭ１１，Ｍ１６，Ｍ１７のソースおよび高閾値ＮＭＯＳトランジスタＭ１３のドレインが接続される電源電圧ＶＤＤ１は、例えば、２．５Ｖ（或いは、３Ｖ）である。また、波形整形回路１０１の最終段の高閾値ＰＭＯＳトランジスタＭ１７〜Ｍ２１は、ゲート長（トランジスタ長）を長く、ゲート幅を短く、さらに、複数個（図１６では５個）直列に接続することで、オン抵抗を増大して出力信号（ノードＮ２）の立ち上がり波形を鈍らせるようになっている。
【００７４】
このように、本第６実施例の半導体集積回路装置は、波形整形回路１０１の最終段の高閾値ＰＭＯＳトランジスタＭ１７〜Ｍ２１を直列接続することでオン抵抗を増大して出力波形を鈍らせるようになっているため、後述するディジタル／アナログ変換器（Ｄ／Ａコンバータ）を用いた波形整形回路に比べてトランジスタ数を少なくして回路規模を小さくすると共に、制御も簡単に行うことができる。
【００７５】
図１７は図１６に示す半導体集積回路装置の動作を説明するための図である。なお、図１７では、制御信号ＭＴＣＮＴは１．３Ｖ系の信号であり、波形整形回路１０１の出力信号（ノードＮ２）は２．５Ｖ系の信号である。また、擬似高電位電源線ＶＤＤＶの電圧が約１．２Ｖなのは電圧ドロップに依るものである。
【００７６】
図１７から明らかなように、図１６に示す半導体集積回路装置によれば、波形整形回路１０１の出力信号（Ｎ２）の波形は、制御信号ＭＴＣＮＴの立ち上がり波形に対して緩やかに立ち上がり、この緩やかに立ち上がる信号波形（Ｎ３）をゲートで受ける電源スイッチ（ＭＴ−ＣＭＯＳスイッチ）Ｑ１のソースフォロアにより、擬似高電位電源線ＶＤＤＶの電圧も緩やかに立ち上がる。これにより、例えば、負荷回路（Ａ）の回路規模が大きくて電源オン時における電流の変化が大きい場合でも、ｄｉ／ｄｔ（時間当たりの電流変化）は小さく抑えられることになり、ノイズの発生が抑制される。
【００７７】
図１８は本発明に係る半導体集積回路装置の第７実施例を概略的に示すブロック回路図である。
【００７８】
図１８に示されるように、本第７実施例の半導体集積回路装置は、波形整形回路１０１を、例えば、ｎビットの制御信号［ｎ：１］で出力電圧（ノードＮ２）を制御するＤ／Ａコンバータで構成することにより、波形の鈍りの制御を容易にすると共に、大きく鈍らせることができるようになっている。すなわち、波形整形回路１０１を、例えば、図１６に示すようなトランジスタのサイズおよび数を調整して構成しようとすると、十分な鈍り波形を得ることが難しいが、本第７実施例のようにＤ／Ａコンバータで構成すると、波形整形回路１０１の出力波形（ノードＮ２）はステップ電圧となるが、十分に鈍らせることが可能になる。さらに、本第７実施例の半導体集積回路装置によれば、波形整形回路１０１の出力波形はプログラマブルに調整することができるため、例えば、半導体集積回路装置（ＬＳＩ）の評価後に傾きを最適な値に変更することも可能になる。
【００７９】
図１９は本発明に係る半導体集積回路装置の第８実施例を概略的に示すブロック回路図である。
【００８０】
図１９に示されるように、本第８実施例の半導体集積回路装置では、負荷回路ＡはＲＡＭ（例えば、ＳＲＡＭ：Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）として構成され、このＲＡＭ（負荷回路Ａ）を、例えば、バックアップ待機時等において、動作保証電圧（ＶＤＤＶ）よりも低い電圧（ＶＤＤＭ’）で駆動するようになっている。すなわち、ｎビットの制御信号［ｎ：１］を制御することにより、Ｄ／Ａコンバータで構成した波形整形回路１０１の出力電圧をＶＤＤＭとし、ソースフォロアとされた電源スイッチ（ＭＴ−ＣＭＯＳスイッチ）Ｑ１のソースから出力される電圧（擬似高電位電源線ＶＤＤＶ）を、負荷回路（ＲＡＭ）Ａの記憶内容の保持のみを保証する電圧（ＶＤＤＭ’）として、例えば、バックアップ待機時の消費電力を低減するようになっている。
【００８１】
具体的に、例えば、０．１１μｍプロセスで製造したＳＲＡＭにおいて、記憶データを保持するための電圧は、例えば、通常使用時の電源電圧（例えば、１．３Ｖ）の半分程度でよいため、バックアップ待機時の電圧を通常使用時の電源電圧の半分程度にすることにより消費電力を低減することができる。なお、負荷回路Ａとしては、ＳＲＡＭ等のＲＡＭ以外にもフリップフロップ（ＦＦ）等であっても、同様に電源電圧を通常使用時の電圧よりも低減して使用することができる。
【００８２】
図２０は本発明に係る半導体集積回路装置の第９実施例を概略的に示すブロック回路図である。
【００８３】
図２０に示されように、本第９実施例の半導体集積回路装置では、実電源線（実高電位電源線）ＶＤＤおよび擬似電源線（疑似高電位電源線ＶＤＤＶ）を半導体チップ（ＬＳＩ）の外部に引き出し、電圧測定器４０１および４０２により、それぞれ実電源線ＶＤＤおよび擬似電源線ＶＤＤＶの電圧を測定できるようになっている。これにより、実電源線ＶＤＤにおける実際の電圧ドロップの評価、および、ＭＴ−ＣＭＯＳ回路のオン抵抗の測定等が可能になり、シミュレーション値との比較および調査等を行うことが可能になる。
【００８４】
（付記１）  実高電位電源線と疑似高電位電源線との間に接続された高閾値電圧のＮチャネル型ＭＩＳ電界効果トランジスタ、および、
低閾値電圧のＰチャネル型ＭＩＳ電界効果トランジスタおよび低閾値電圧のＮチャネル型ＭＩＳ電界効果トランジスタで構成された負荷回路を備え、
前記負荷回路の第１の電源端子を前記疑似高電位電源線に接続すると共に、該負荷回路の第２の電源端子を実低電位電源線に接続することを特徴とする半導体集積回路装置。
【００８５】
（付記２）  付記１に記載の半導体集積回路装置において、前記低閾値電圧のＰチャネル型ＭＩＳ電界効果トランジスタのバックゲートを前記疑似高電位電源線に接続すると共に、前記低閾値電圧のＮチャネル型ＭＩＳ電界効果トランジスタのバックゲートを前記実低電位電源線に接続することを特徴とする半導体集積回路装置。
【００８６】
（付記３）  付記１に記載の半導体集積回路装置において、さらに、
前記高閾値電圧のＮチャネル型ＭＩＳ電界効果トランジスタを制御する制御信号を受け取り、該制御信号の立ち上がり波形を緩やかに立ち上がるように整形する波形整形回路を備え、該波形整形回路の出力信号を前記高閾値電圧のＮチャネル型ＭＩＳ電界効果トランジスタのゲートに供給することを特徴とする半導体集積回路装置。
【００８７】
（付記４）  付記３に記載の半導体集積回路装置において、前記高閾値電圧のＮチャネル型ＭＩＳ電界効果トランジスタはソースフォロアとされ、前記ゲートに供給される緩やかな立ち上がり波形の前記波形整形回路の出力信号に応じて、該高閾値電圧のＮチャネル型ＭＩＳ電界効果トランジスタのソースに接続される前記疑似高電位電源線の電圧が緩やかに立ち上がることを特徴とする半導体集積回路装置。
【００８８】
（付記５）  実高電位電源線と疑似高電位電源線との間に接続され、緩やかに立ち上がる制御信号がゲートに入力されることにより制御される高閾値電圧のＮチャネル型ＭＩＳ電界効果トランジスタ、および、
低閾値電圧のＰチャネル型ＭＩＳ電界効果トランジスタおよび低閾値電圧のＮチャネル型ＭＩＳ電界効果トランジスタで構成された負荷回路を備え、
前記負荷回路の第１の電源端子を前記疑似高電位電源線に接続すると共に、該負荷回路の第２の電源端子を実低電位電源線に接続することを特徴とする半導体集積回路装置。
【００８９】
（付記６）  第１の実電源線と第１の疑似電源線との間に接続された高閾値電圧の第１導電型ＭＩＳ電界効果トランジスタ、
低閾値電圧の第１導電型ＭＩＳ電界効果トランジスタおよび低閾値電圧の第２導電型ＭＩＳ電界効果トランジスタで構成された負荷回路、および、
前記高閾値電圧の第１導電型ＭＩＳ電界効果トランジスタを制御する第１のレベルの制御信号を受け取り、該第１のレベルの制御信号を第２のレベルの制御信号に変換して該高閾値電圧の第１導電型ＭＩＳ電界効果トランジスタのゲートに供給するレベル変換回路を備え、前記負荷回路の第１の電源端子を前記第１の疑似電源線に接続すると共に、該負荷回路の第２の電源端子を第２の実電源線に接続することを特徴とする半導体集積回路装置。
【００９０】
（付記７）  付記６に記載の半導体集積回路装置において、前記高閾値電圧の第１導電型ＭＩＳ電界効果トランジスタおよび前記レベル変換回路はモジュール化されていることを特徴とする半導体集積回路装置。
【００９１】
（付記８）  付記６に記載の半導体集積回路装置において、前記第１のレベルは前記負荷回路の信号インターフェースレベルであり、前記第２のレベルは該第１のレベルよりも大きなレベルであることを特徴とする半導体集積回路装置。
【００９２】
（付記９）  付記６に記載の半導体集積回路装置において、前記第１の実電源線は実高電位電源線であり、前記第２の実電源線は実低電位電源線であり、前記第１の疑似電源線は疑似高電位電源線であり、且つ、前記高閾値電圧の第１導電型ＭＩＳ電界効果トランジスタは高閾値電圧のＮチャネル型ＭＩＳ電界効果トランジスタであり、
前記高閾値電圧のＮチャネル型ＭＩＳ電界効果トランジスタのドレインを前記実高電位電源線に接続し、そのソースを前記疑似高電位電源線に接続し、且つ、そのバックゲートを前記実低電位電源線に接続することを特徴とする半導体集積回路装置。
【００９３】
（付記１０）  付記６に記載の半導体集積回路装置において、前記第１の実電源線は実高電位電源線であり、前記第２の実電源線は実低電位電源線であり、前記第１の疑似電源線は疑似高電位電源線であり、且つ、前記高閾値電圧の第１導電型ＭＩＳ電界効果トランジスタは高閾値電圧のＰチャネル型ＭＩＳ電界効果トランジスタであり、
前記高閾値電圧のＰチャネル型ＭＩＳ電界効果トランジスタのソースおよびバックゲートを前記実高電位電源線に接続し、且つ、そのドレインを前記疑似高電位電源線に接続することを特徴とする半導体集積回路装置。
【００９４】
（付記１１）  付記６に記載の半導体集積回路装置において、さらに、
前記レベル変換回路の出力信号を受け取り、該レベル変換回路の出力信号の立ち上がり波形を緩やかに立ち上がるように整形する波形整形回路を備え、該波形整形回路の出力信号を前記高閾値電圧の第１導電型ＭＩＳ電界効果トランジスタのゲートに供給することを特徴とする半導体集積回路装置。
【００９５】
（付記１２）  付記１１に記載の半導体集積回路装置において、前記高閾値電圧の第１導電型ＭＩＳ電界効果トランジスタはソースフォロアとされ、前記ゲートに供給される緩やかな立ち上がり波形の前記波形整形回路の出力信号に応じて、該高閾値電圧の第１導電型ＭＩＳ電界効果トランジスタのソースに接続される前記第１の疑似電源線の電圧が緩やかに立ち上がることを特徴とする半導体集積回路装置。
【００９６】
（付記１３）  付記６に記載の半導体集積回路装置において、前記レベル変換回路から前記高閾値電圧の第１導電型ＭＩＳ電界効果トランジスタまでの信号配線線上を物理的にシールドすることを特徴とする半導体集積回路装置。
【００９７】
（付記１４）  付記１３に記載の半導体集積回路装置において、該半導体集積回路装置は多層配線構造を有し、前記シールドは所定の中間配線層に形成され、該所定の中間配線層の上部配線層に前記負荷回路の信号インターフェースレベルの信号配線が形成されることを特徴とする半導体集積回路装置。
【００９８】
（付記１５）  付記３または１１に記載の半導体集積回路装置において、前記波形整形回路は、ゲート長が大きく、ゲート幅が小さく、或いは、複数が直列接続された高閾値電圧の最終段ＭＩＳ電界効果トランジスタを備えることを特徴とする半導体集積回路装置。
【００９９】
（付記１６）  付記３または１１に記載の半導体集積回路装置において、前記波形整形回路は、ディジタル／アナログ変換器を備えることを特徴とする半導体集積回路装置。
【０１００】
（付記１７）  付記１６に記載の半導体集積回路装置において、前記負荷回路は、メモリ回路を備え、前記ディジタル／アナログ変換器は、該メモリ回路の動作保証電圧よりも低い、記憶内容の保持のみを保証する電圧を出力してバックアップ待機時の消費電力を削減することを特徴とする半導体集積回路装置。
【０１０１】
（付記１８）  第１の実電源線と第１の疑似電源線との間に接続された高閾値電圧の第１導電型ＭＩＳ電界効果トランジスタ、および、
低閾値電圧の第１導電型ＭＩＳ電界効果トランジスタおよび低閾値電圧の第２導電型ＭＩＳ電界効果トランジスタで構成された負荷回路を備え、前記負荷回路の第１の電源端子を前記第１の疑似電源線に接続すると共に、該負荷回路の第２の電源端子を第２の実電源線に接続し、且つ、前記第１の疑似電源線をチップの外部に引き出したことを特徴とする半導体集積回路装置。
【０１０２】
（付記１９）  第１の実電源線と第１の疑似電源線との間に接続された高閾値電圧の第１導電型ＭＩＳ電界効果トランジスタ、および、
低閾値電圧の第１導電型ＭＩＳ電界効果トランジスタおよび低閾値電圧の第２導電型ＭＩＳ電界効果トランジスタで構成された負荷回路を備え、前記負荷回路の第１の電源端子を前記第１の疑似電源線に接続すると共に、該負荷回路の第２の電源端子を第２の実電源線に接続し、且つ、前記第１の実電源線をチップの外部に引き出したことを特徴とする半導体集積回路装置。
【０１０３】
【発明の効果】
以上、詳述したように、本発明の半導体集積回路装置によれば、既存のスタンダードセルを使用することができ、また、トリプルウェルに比べコストの安いツインウェルプロセスで製造することができ、そして、従来の半導体集積回路装置に比較してレイアウト面積も小さくすることができる。さらに、本発明の半導体集積回路装置によれば、マクロの電源投入および切断時のノイズを低く抑えて他の回路に誤作動を生じさせないようにすることができる。
【図面の簡単な説明】
【図１】従来のＭＴ−ＣＭＯＳ技術を用いた半導体集積回路装置の例を概念的に示す回路図である。
【図２】図１に示す半導体集積回路装置の一例のレイアウトを示す図である。
【図３】図１に示す半導体集積回路装置の一例の製造プロセスを説明するための模式的な断面図である。
【図４】図１に示す半導体集積回路装置の他の例のレイアウトを示す図である。
【図５】図１に示す半導体集積回路装置の他の例の製造プロセスを説明するための模式な断面図である。
【図６】本発明に係る半導体集積回路装置の第１実施例を概念的に示す回路図である。
【図７】図６に示す半導体集積回路装置の製造プロセスを説明するための模式的な断面図である。
【図８】図６に示す半導体集積回路装置のレイアウトを示す図である。
【図９】半導体集積回路装置における電源スイッチ部の構成を説明するための回路図である。
【図１０】本発明に係る半導体集積回路装置の第２実施例を概略的に示すブロック回路図である。
【図１１】本発明に係る半導体集積回路装置の第３実施例を概略的に示すブロック回路図である。
【図１２】図１１に示す第３実施例を適用した半導体集積回路装置の構成例を概略的に示す図である。
【図１３】本発明に係る半導体集積回路装置の第４実施例を概略的に示すブロック回路図である。
【図１４】本発明に係る半導体集積回路装置の第５実施例を概略的に示すブロック回路図である。
【図１５】図１４に示す半導体集積回路装置を説明するためのチップ配線層の断面図である。
【図１６】本発明に係る半導体集積回路装置の第６実施例を概略的に示す回路図である。
【図１７】図１６に示す半導体集積回路装置の動作を説明するための図である。
【図１８】本発明に係る半導体集積回路装置の第７実施例を概略的に示すブロック回路図である。
【図１９】本発明に係る半導体集積回路装置の第８実施例を概略的に示すブロック回路図である。
【図２０】本発明に係る半導体集積回路装置の第９実施例を概略的に示すブロック回路図である。
【符号の説明】
１００…モジュール
１０１…波形整形回路
１０２…レベル変換回路
２００…制御回路（マクロ１）
３００…負荷回路（マクロ２）
Ａ，ＡＡ〜ＡＦ…負荷回路（論理回路の一部）
ＧＮＤ…実低電位電源線
ＧＮＤＶ…擬似低電位電源線
ＰＣＮＴ，／ＰＣＯＮＴ…電力制御線（電力制御信号）
Ｑ１Ａ，Ｑ１Ｂ，Ｑ１Ｄ，Ｑ１Ｅ…高閾値電圧のＰチャネル型ＭＯＳＦＥＴ（高閾値ＰＭＯＳトランジスタ）
Ｑ２，Ｑ３；Ｑ２Ａ，Ｑ２Ｂ，Ｑ２Ｃ，Ｑ２Ｄ，Ｑ２Ｅ，Ｑ２Ｆ…低閾値電圧のＰチャネル型ＭＯＳＦＥＴ（低閾値ＰＭＯＳトランジスタ）
Ｑ４，Ｑ５；Ｑ３Ａ，Ｑ３Ｂ，Ｑ３Ｃ，Ｑ３Ｄ，Ｑ３Ｅ，Ｑ３Ｆ…低閾値電圧のＮチャネル型ＭＯＳＦＥＴ（低閾値ＮＭＯＳトランジスタ）
Ｑ１；Ｑ４Ａ，Ｑ４Ｃ，Ｑ４Ｄ，Ｑ４Ｆ…高閾値電圧のＮチャネル型ＭＯＳＦＥＴ（高閾値ＮＭＯＳトランジスタ）
ＶＤＤ…実高電位電源線
ＶＤＤＶ…擬似高電位電源線（擬似電源線）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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