(57)【要約】【課題】高精度の調整に必要な階調補正データを格納するメモリの所要容量を削減するとともに、表示装置の完成後における補正データの変更を可能とする。【解決手段】演算回路７からのホワイトバランス補正データＤＷの供給を受け入力ディジタル映像信号Ｒ，Ｇ，Ｂにデータ変換を行ってホワイトバランス補正を行い出力ディジタル映像信号ＲＯ，ＧＯ，ＢＯを出力するＲＡＭ３Ｒ，３Ｇ，３Ｂと、ホワイトバランス補正データＤＷの生成とこのホワイトバランス補正データＤＷのＲＡＭ３Ｒ，３Ｇ，３Ｂへの格納制御とを行う制御回路６と、階調補正データＤＣを予め定めた演算式で演算処理しホワイトバランス補正データＤＷを出力する演算回路７と、上記演算式の係数及び定数を含む演算パラメータを有するデータ補正制御指示ＩＳを制御回路６に供給するＭＰＵ９とを備える。【選択図】　　　図１
2004104663.tif 000002
【特許請求の範囲】
【請求項１】
ディジタル映像信号を入力して表示する映像表示機器のＲ（赤），Ｇ（緑），Ｂ（青）各色の表示輝度の直線性を補正し、前記Ｒ，Ｇ，Ｂ各色の画素の入力信号／輝度特性のばらつきを補正して正しい表示色を得るホワイトバランス補正を行うホワイトバランス補正回路において、
後述の演算回路からのホワイトバランス補正データの供給を受け入力した前記ディジタル映像信号のＲ，Ｇ，Ｂ各色毎にルックアップテーブル形式でデータ変換を行ってガンマ補正及びホワイトバランス補正を行いＲ，Ｇ，Ｂ各色の出力ディジタル映像信号を出力する第１，第２，第３の映像メモリと、
階調補正データを記憶する階調補正データメモリと、
前記階調補正データメモリから読み出した前記階調補正データに対し予め定めた演算式で演算処理し前記ホワイトバランス補正データを出力し前記第１，第２，第３の映像メモリに供給する演算回路と、
前記演算回路に前記演算式の係数及び定数を含む演算パラメータを有するデータ補正制御指示を供給するデータ補正制御指示手段と、
ライトイネーブル信号の制御に応答して入力Ｒ，Ｇ，Ｂ各色の入力ディジタル映像信号の各々とメモリアドレスとを切替えて前記第１，第２，第３の映像メモリのアドレス入力端子へ供給する第１，第２，第３のスイッチ回路と、
前記ライトイネーブル信号と前記メモリアドレスを出力し前記ホワイトバランス補正データの生成と前記ホワイトバランス補正データの前記第１，第２，第３の映像メモリへの格納制御を行う制御回路とを備えることを特徴とするホワイトバランス補正回路。
【請求項２】
前記制御回路が、アドレスクロックを発生するアドレスクロック発生回路と、
前記ライトイネーブル信号の制御に応答して前記アドレスクロックを切替えるスイッチ回路と、
前記アドレスクロックの供給に応答してアドレス信号とこのアドレス信号の数の最大値への到達に応じたオーバフロー信号とを発生するアドレス発生器と、
前記アドレス信号に前記演算回路での前記演算処理に要する時間分の遅延を与え前記Ｒ，Ｇ，Ｂの各色の映像メモリをアクセスするための前記メモリアドレスを出力する遅延回路と、
垂直同期信号のタイミングで前記ライトイネーブル信号を発生し前記オーバフロー信号の供給に応答して前記ライトイネーブル信号のレベルを反転するタイミング発生回路とを備えることを特徴とする請求項１記載のホワイトバランス補正回路。
【請求項３】
前記データ補正制御指示手段が、前記データ補正制御指示をシリアル信号形式で出力するマイクロプロセッサユニット（ＭＰＵ）を備え、
前記制御回路が、シリアル信号形式の前記データ補正制御指示をパラレル信号形式のデータ補正制御指示に変換するシリアルパラレル変換回路を備えることを特徴とする請求項１記載のホワイトバランス補正回路。
【請求項４】
前記演算式が、下記の多項式で表されることを特徴とする請求項１記載のホワイトバランス補正回路。
Ｆ（Ｘ）＝Ａ・Ｘｎ＋Ｂ・Ｘｎ−１＋Ｃ・Ｘｎ−２＋・・・＋α
Ｆ（Ｘ）：前記ホワイトバランス補正データ
Ａ，Ｂ，Ｃ，・・・：係数
α：定数（減算の場合負の数となる）
Ｘ：前記階調補正データの値
ｎ：多項式の次数
【請求項５】
外部から前記制御回路に対し、ホワイトバランス調整指令を発するリモコンを備えることを特徴とする請求項１記載のホワイトバランス補正回路。
【請求項６】
前記Ｒ，Ｇ，Ｂ各色の出力ディジタル映像信号の供給に応じて対応する画像を表示すると共に通電中であることを示す表示パネル通電信号を出力する表示パネルと、
現在時間の情報である現在時刻を前記制御回路に供給するタイマとを備え、
前記表示パネル通電信号と前記現在時刻とから現在時刻までの表示パネルの累積表示動作時間を算出し、この累積表示動作時間を前記演算パラメータに反映させることを特徴とする請求項１記載のホワイトバランス補正回路。
【請求項７】
前記アドレス発生器が、前記アドレスクロックの供給に応答してこのアドレスクロックを計数し前記アドレス信号を発生するとともに前記アドレスクロックを計数値が最大値に達すると前記オーバフロー信号を出力するカウンタを備えることを特徴とする請求項２記載のホワイトバランス補正回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はホワイトバランス補正回路に関し、特に表示機器におけるＲ（赤），Ｇ（緑），Ｂ（青）映像信号の階調補正とＲ，Ｇ，Ｂ固有の調整を含むホワイトバランス補正回路に関する。
【０００２】
【従来の技術】
テレビジョン放送等の映像信号は、従来一般的に用いられているＣＲＴ（カソードレイチューブ：陰極線管：ブラウン管）の表示輝度が入力信号のガンマ乗に比例するガンマ特性に合わせて、画面上に正しい（リニア）輝度階調で表示されるようにするため、送信側でガンマ補正を行っている。近年、この種の映像信号の表示に、ＰＤＰ（プラズマディスプレイパネル）やＬＣＤ（液晶表示パネル）等の新技術に基づく表示機器の使用が急速に広まりつつある。しかし、これらの新表示機器のガンマ特性は、その動作原理からＣＲＴとは相当異なる（ＰＤＰではガンマはほぼ１）ので、正しい表示輝度再現にはこれら表示デバイスのガンマ特性に合わせてガンマ補正、すなわち、階調補正を行う必要がある。この階調補正に加えて、Ｒ（赤），Ｇ（緑），Ｂ（青）各画素の入力信号／輝度特性のばらつきを補正して正しい表示色を得るホワイトバランス補正も必要である。以後、ここでは、これら階調補正及びホワイトバランス補正を含めてホワイトバランス補正と呼び、このホワイトバランス補正を行う回路をホワイトバランス補正回路と呼ぶ。
【０００３】
従来のこの種のホワイトバランス補正技術を代表する特開平１０−１４５８０６号公報記載の従来のホワイトバランス補正回路は、表示輝度の直線性を補正するガンマ補正用のＲ，Ｇ，Ｂ各色の補正データを白バランス調整のために複数組記憶したメモリと、そのメモリよりデータを読み出してＲＧＢ各色のガンマ補正を行うガンマ補正部と、メモリの読み出しアドレスを変換するアドレス変換部と、アドレス変換部のデータを指定するアドレスデータ指定部を設けて、アドレスデータ指定部からメモリよりデータを読み出すアドレスを操作することで、複数組のガンマ補正のＲＧＢのデータの中から任意のＲＧＢのデータを選んで新たなＲＧＢの組としてＲＧＢの任意の比率のデータとすることにより白バランスを調整するようにして、少ないメモリ容量できめ細かい白バランス調整を行う。
【０００４】
従来のホワイトバランス補正回路をブロックで示す図７を参照すると、この従来のホワイトバランス補正回路は、表示輝度の直線性を補正するガンマ補正用のＲ，Ｇ，Ｂ各色の補正データを白バランス調整のためにルックアップテーブル（ＬＵＴ）形式で複数組記憶したメモリであるＬＵＴ１０４と、ＬＵＴ１０２よりデータを読み出してＲ，Ｇ，Ｂ各色のガンマ補正を行うガンマ補正部を構成するＲＡＭ１０３Ｒ，１０３Ｇ，１０３Ｂと、ＬＵＴ１０４の呼出しアドレスを変換するアドレス変換部１０１と、アドレス変換部１０１のデータを指定するアドレスデータ指定部の機能を有するＭＰＵ１０５と、ホワイトバランス処理手順を指示する白バランス処理部１０６と、ガンマ補正処理の処理手順を指示するガンマ補正処理部１０７と、外部からのホワイトバランス調整指示用のリモコン１０８と、ディジタル映像信号Ｒ，Ｇ，Ｂの各々とＭＰＵ１０５の出力とを切り替えてＲＡＭ１０３Ｒ，１０３Ｇ，１０３Ｂの各々に供給するスイッチ回路（ＳＷ）１０２Ｒ，１０２Ｇ，１０３Ｂとを備える。
【０００５】
次に、図７を参照して、従来のホワイトバランス補正回路の動作について説明すると、まず、例えば８ビットのＲＧＢ信号からなる入力ディジタル映像信号ＲＩ，ＧＩ，ＢＩ（映像入力信号全体を表す場合Ｉ）を、各々ＲＡＭ１０３Ｒ，１０３Ｇ，１０３Ｂのアドレスに入力して、そのＲＡＭに予め記憶したガンマ補正データによる特性でガンマ補正された映像信号ＲＯ，ＧＯ，ＢＯ（映像出力信号全体を表す場合Ｏ）を出力して、ＰＤＰ等（図示せず）の映像表示機器に入力して表示する。ガンマ補正特性は、例えばガンマ値が略２．２であるＣＲＴに合わせた入力映像信号をガンマ値が略１のＰＤＰに表示するとき、総合のガンマ値が１となるように補正する。すなわち出力映像信号Ｏは、入力映像信号Ｉの２．２乗とする。このガンマ補正を利用して白バランスを調整するために、ガンマ補正データのＲＧＢの信号レベル比を変化させる。
【０００６】
リモコン１０８等による外部からの指令により、ホワイトバランス調整を行う際は、ＭＰＵ１０４は白バランス処理部１０６の手順に従い、外部からのＲＧＢ各色信号レベルのアップ／ダウン指示に従ってＲＧＢの比率を変化させる。ＬＵＴ１０４には、各種の信号レベルのＲＧＢのガンマ補正データを記憶しておく。例えばガンマ補正データＲ１，Ｇ１，Ｂ１の組、Ｒ２，Ｇ２，Ｂ２の組、・・を各組の順に出力の信号レベルが小さくなるように設定する。なお、ガンマ補正データＲ１，Ｇ１，・・の各々は映像信号の階調数に応じて例えば８ビットの映像信号の場合は２５６バイトのデータとなる。上記の白バランス調整の各色レベルのアップ／ダウン指令に従って、ＭＰＵ１０５と白バランス処理部１０６は、ＬＵＴ１０４の中から該当するデータを選択して新たなガンマ補正データのＲＧＢの組とする。
【０００７】
ガンマ補正とホワイトバランス調整を行って映像出力信号Ｏを出力する場合には、ＭＰＵ１０５はガンマ補正処理部１０７の手順に従って垂直同期信号ＢＫＶの前縁でＳＷ１０２Ｒ，１０２Ｇ，１０３Ｂを順次ＭＰＵ１０５からの出力に切替えるとともに、同出力をアドレス変換部３で変換したアドレスでＬＵＴ１０４を読み出してそのデータを順次ＲＡＭ１０３Ｒ，１０３Ｇ，１０３Ｂに書き込む。この書き込みを垂直走査帰線期間（Ｖブランキング）中に行うことで、続く映像部分の信号は、上記のガンマ補正特性でガンマ補正されるとともに、ホワイトバランス調整がされた出力Ｏが得られる。
【０００８】
【発明が解決しようとする課題】
上述した従来のホワイトバランス補正回路は、ホワイトバランスの調整を行うため、階調補正データ列を多数用意して、それらを順次呼出してそれぞれＲ，Ｇ，Ｂ調整用のＲＡＭに転送しながら行っていたため、微妙なホワイトバランスの調整を行うには多数のホワイトバランス調整用の階調補正データを準備する必要があり、所要のメモリ容量が大きくなるという欠点があった。
【０００９】
また、階調補正データはメモリに格納された固定データとなるため、表示装置の完成後に補正データを変更する必要が生じたときには該当補正データの変更が実行できないという欠点があった。
【００１０】
本発明の目的は、上記欠点を解消し、ホワイトバランスの調整のため階調補正用のデータそのものを演算で加工して使用することにより、高精度の調整に必要な補正データ列を格納するメモリの所要容量を削減するとともに、表示装置の完成後における補正データの変更を可能とするホワイトバランス補正回路を提供することにある。
【００１１】
【課題を解決するための手段】
請求項１記載の発明のホワイトバランス補正回路は、ディジタル映像信号を入力して表示する映像表示機器のＲ（赤），Ｇ（緑），Ｂ（青）各色の表示輝度の直線性を補正し、前記Ｒ，Ｇ，Ｂ各色の画素の入力信号／輝度特性のばらつきを補正して正しい表示色を得るホワイトバランス補正を行うホワイトバランス補正回路において、
後述の演算回路からのホワイトバランス補正データの供給を受け入力した前記ディジタル映像信号のＲ，Ｇ，Ｂ各色毎にルックアップテーブル形式でデータ変換を行ってガンマ補正及びホワイトバランス補正を行いＲ，Ｇ，Ｂ各色の出力ディジタル映像信号を出力する第１，第２，第３の映像メモリと、
階調補正データを記憶する階調補正データメモリと、
前記階調補正データメモリから読み出した前記階調補正データに対し予め定めた演算式で演算処理し前記ホワイトバランス補正データを出力し前記第１，第２，第３の映像メモリに供給する演算回路と、
前記演算回路に前記演算式の係数及び定数を含む演算パラメータを有するデータ補正制御指示を供給するデータ補正制御指示手段と、
ライトイネーブル信号の制御に応答して入力Ｒ，Ｇ，Ｂ各色の入力ディジタル映像信号の各々とメモリアドレスとを切替えて前記第１，第２，第３の映像メモリのアドレス入力端子へ供給する第１，第２，第３のスイッチ回路と、
前記ライトイネーブル信号と前記メモリアドレスを出力し前記ホワイトバランス補正データの生成と前記ホワイトバランス補正データの前記第１，第２，第３の映像メモリへの格納制御を行う制御回路とを備えて構成されている。
【００１２】
また、請求項２記載の発明は、請求項１記載のホワイトバランス補正回路において、
を備えて構成されている。
【００１３】
また、請求項２記載の発明は、請求項１記載のホワイトバランス補正回路において、前記制御回路が、アドレスクロックを発生するアドレスクロック発生回路と、
前記ライトイネーブル信号の制御に応答して前記アドレスクロックを切替えるスイッチ回路と、
前記アドレスクロックの供給に応答してアドレス信号とこのアドレス信号の数の最大値への到達に応じたオーバフロー信号とを発生するアドレス発生器と、
前記アドレス信号に前記演算回路での前記演算処理に要する時間分の遅延を与え前記Ｒ，Ｇ，Ｂの各色の映像メモリをアクセスするための前記メモリアドレスを出力する遅延回路と、
垂直同期信号のタイミングで前記ライトイネーブル信号を発生し前記オーバフロー信号の供給に応答して前記ライトイネーブル信号のレベルを反転するタイミング発生回路とを備えて構成されている。
【００１４】
また、請求項３記載の発明は、請求項１記載のホワイトバランス補正回路において、前記データ補正制御指示手段が、前記データ補正制御指示をシリアル信号形式で出力するマイクロプロセッサユニット（ＭＰＵ）を備え、
前記制御回路が、シリアル信号形式の前記データ補正制御指示をパラレル信号形式のデータ補正制御指示に変換するシリアルパラレル変換回路を備えて構成されている。
【００１５】
また、請求項４記載の発明は、請求項１記載のホワイトバランス補正回路において、前記演算式が、下記の多項式で表されることを特徴とするものである。
【００１６】
Ｆ（Ｘ）＝Ａ・Ｘｎ＋Ｂ・Ｘｎ−１＋Ｃ・Ｘｎ−２＋・・・＋α
Ｆ（Ｘ）：前記ホワイトバランス補正データ
Ａ，Ｂ，Ｃ，・・・：係数
α：定数（減算の場合負の数となる）
Ｘ：前記階調補正データの値
ｎ：多項式の次数
また、請求項５記載の発明は、請求項１記載のホワイトバランス補正回路において、外部から前記制御回路に対し、ホワイトバランス調整指令を発するリモコンを備えて構成されている。
【００１７】
また、請求項６記載の発明は、請求項１記載のホワイトバランス補正回路において、前記Ｒ，Ｇ，Ｂ各色の出力ディジタル映像信号の供給に応じて対応する画像を表示すると共に通電中であることを示す表示パネル通電信号を出力する表示パネルと、
現在時間の情報である現在時刻を前記制御回路に供給するタイマとを備え、
前記表示パネル通電信号と前記現在時刻とから現在時刻までの表示パネルの累積表示動作時間を算出し、この累積表示動作時間を前記演算パラメータに反映させることを特徴とするものである。
【００１８】
また、請求項７記載の発明は、請求項２記載のホワイトバランス補正回路において、前記アドレス発生器が、前記アドレスクロックの供給に応答してこのアドレスクロックを計数し前記アドレス信号を発生するとともに前記アドレスクロックを計数値が最大値に達すると前記オーバフロー信号を出力するカウンタを備えて構成されている。
【００１９】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照して詳細に説明する。
【００２０】
本実施の形態のホワイトバランス補正回路は、ディジタル映像信号を入力して表示する映像表示機器のＲ（赤），Ｇ（緑），Ｂ（青）各色の表示輝度の直線性を補正し、上記Ｒ，Ｇ，Ｂ各色の画素の入力信号／輝度特性のばらつきを補正して正しい表示色を得るホワイトバランス補正を行うホワイトバランス補正回路において、後述の演算回路からのホワイトバランス補正データの供給を受け入力した上記ディジタル映像信号のＲ，Ｇ，Ｂ各色毎にルックアップテーブル形式でデータ変換を行ってガンマ補正及びホワイトバランス補正を行いＲ，Ｇ，Ｂ各色の出力ディジタル映像信号を出力する第１，第２，第３の映像メモリと、階調補正データを記憶する階調補正データメモリと、上記階調補正データメモリから読み出した上記階調補正データに対し予め定めた演算式で演算処理し上記ホワイトバランス補正データを出力し前記第１，第２，第３の映像メモリに供給する演算回路と、上記演算回路に前記演算式の係数及び定数を含む演算パラメータを有するデータ補正制御指示を供給するデータ補正制御指示手段と、ライトイネーブル信号の制御に応答して入力Ｒ，Ｇ，Ｂ各色の入力ディジタル映像信号の各々とメモリアドレスとを切替えて上記第１，第２，第３の映像メモリのアドレス入力端子へ供給する第１，第２，第３のスイッチ回路と、上記ライトイネーブル信号と上記メモリアドレスを出力し上記ホワイトバランス補正データの生成と上記ホワイトバランス補正データの上記第１，第２，第３の映像メモリへの格納制御を行う制御回路とを備え、上記演算回路が、標準的な上記階調補正データに対し外部からの係数及び定数を導入してＲ，Ｇ，Ｂ各色信号の補正用のホワイトバランス補正データを演算することにより作成することを特徴とするものである。
【００２１】
次に、本発明の第１の実施の形態をブロックで示す図１を参照すると、この図に示す本実施の形態のホワイトバランス補正回路は、入力したＲＧＢ映像信号Ｒｖ，Ｇｖ，Ｂｖ（入力映像信号全体を表す場合Ｉｖ）の各々をＡＤ変換し入力ディジタル映像信号Ｒ，Ｇ，Ｂ（入力ディジタル映像信号全体を表す場合Ｉ）を出力するＡＤコンバータ（ＡＤ）１Ｒ，１Ｇ，１Ｂと、ライトイネーブル信号ＷＥの制御に応答してディジタル映像信号Ｒ，Ｇ，ＢとアドレスＡとを切替えるスイッチ回路（ＳＷ）２Ｒ，２Ｇ，２Ｂと、後述の演算回路７からのホワイトバランス補正データＤＷの供給を受け入力ディジタル映像信号Ｒ，Ｇ，Ｂにルックアップテーブル形式でデータ変換を行ってガンマ補正及びホワイトバランス補正（以下、ホワイトバランス補正）を行い出力ディジタル映像信号ＲＯ，ＧＯ，ＢＯ（出力ディジタル映像信号全体を表す場合Ｏ）を出力するＲＡＭ３Ｒ，３Ｇ，３Ｂと、出力ディジタル映像信号ＲＯ，ＧＯ，ＢＯに所定の画像処理を行い表示映像信号ＲＤ，ＧＤ，ＢＤ（表示映像信号全体を表す場合ＯＤ）を出力する画像処理回路４Ｒ，４Ｇ，４Ｂと、表示映像信号ＲＤ，ＧＤ，ＢＤの供給に応答して画像を表示する表示パネル５と、後述の演算パラメータを含むデータ補正制御指示ＩＳの供給に応答してパラレル補正制御指示ＩＰとアドレスＡ及びライトイネーブル信号ＷＥを出力しホワイトバランス補正データＤＷの生成とこのホワイトバランス補正データＤＷのＲＡＭ３Ｒ，３Ｇ，３Ｂへの格納制御とを行う制御回路６と、パラレル補正制御指示ＩＰの演算パラメータに基づき後述の階調補正データメモリ８から読み出した階調補正データＤＣを予め定めた演算式で演算処理しホワイトバランス補正データＤＷを出力する演算回路７と、階調補正データＤＣを記憶する階調補正データメモリ８と、上記演算式の係数及び定数を含む演算パラメータを含むデータ補正制御指示ＩＳを出力するマイクロプロセッサユニット（ＭＰＵ）９と、外部からのホワイトバランス調整指示用のリモコン１０とを備える。
【００２２】
制御回路６は、アドレスクロックＣＫＡを発生するアドレスクロック発生回路６１と、ライトイネーブル信号ＷＥの制御に応答してアドレスクロックＣＫＡを切替えるＳＷ６２と、アドレスクロックＣＫＡの供給に応答してＲＡＭ３Ｒ，３Ｇ，３ＢのアクセスのためのアドレスＡＡとこのアドレス信号ＡＡの数の最大値への到達に応じたオーバフロー信号ＯＶとを発生するアドレス発生器６３と、アドレスＡＡに演算回路７での補正データの演算処理に要する時間分の遅延を与えアドレスＡを出力する遅延回路６４と、Ｖ同期信号ＳＶのタイミングでライトイネーブル信号ＷＥを発生するタイミング発生回路６５と、ＭＰＵ９から出力されるシリアルデータ形式のデータ補正制御指示ＩＳをパラレル補正制御指示ＩＰに変換するシリアルパラレル変換回路６６とを備える。
【００２３】
アドレス発生器６３は、アドレスクロックＣＫＡの供給に応答してこのアドレスクロックＣＫＡを計数しアドレスＡＡを発生するとともにアドレスクロックＣＫＡの計数値が後述の最大値に達するとオーバフロー信号ＯＶを出力するアドレス発生用のカウンタ６５１を備える。
【００２４】
次に、図１及び映像信号の垂直同期信号ＳＶ、垂直ブランキング（Ｖブランキング）、及び映像表示期間との関係を説明する図２を併せて参照して本実施の形態の動作について説明すると、垂直同期信号ＳＶと、映像表示期間と、垂直同期信号ＳＶを中心として垂直走査線の帰線期間に対応して映像表示を中断するＶブランキング期間とを有する。映像表示期間では、後述のように映像を表示パネルに表示し、Ｖブランキング期間では、後述のように、ホワイトバランス補正データＤＷの演算及び書き込みを行う。
【００２５】
まず、ＡＤ１Ｒ，１Ｇ，１Ｂの各々は、入力したＲＧＢ映像信号Ｒｖ，Ｇｖ，Ｂｖの各々をＡＤ変換し入力ディジタル映像信号Ｒ，Ｇ，Ｂを出力する。
【００２６】
映像表示期間には、スイッチ回路（ＳＷ）２Ｒ，２Ｇ，２Ｂの各々は入力ディジタル映像信号Ｒ，Ｇ，Ｂを選択し、これら入力ディジタル映像信号Ｒ，Ｇ，Ｂを通過させ、ＲＡＭ３Ｒ，３Ｇ，３Ｂのアドレス入力部に供給する。
【００２７】
次に、ＲＡＭ３Ｒ，３Ｇ，３Ｂの各々は、後述するように、予めＬＵＴ（ルックアップテーブル）形式でホワイトバランス補正データＤＷを記憶しておく。アドレス入力部に入力ディジタル映像信号Ｒ，Ｇ，Ｂが入力すると、各アドレスに対応するホワイトバランス補正データＤＷを呼出し、ガンマ補正された出力映像信号ＲＯ，ＧＯ，ＢＯを出力する。
【００２８】
画像処理回路４Ｒ，４Ｇ，４Ｂの各々は、供給を受けた出力ディジタル映像信号ＲＯ，ＧＯ，ＢＯに所定の画像処理を行い表示映像信号ＲＤ，ＧＤ，ＢＤを出力し、表示パネル５に供給する。
【００２９】
表示パネル５は、供給を受けた表示映像信号ＲＤ，ＧＤ，ＢＤに基づき画像を表示する。
【００３０】
ガンマ補正特性は、例えばガンマ値が略２．２であるＣＲＴに合わせた入力映像信号をガンマ値が略１のＰＤＰに表示するとき、総合のガンマ値が１となるように補正する。すなわち出力映像信号Ｏを、入力映像信号Ｉの２．２乗となるように補正する。このガンマ補正を利用して白バランスを調整するために、ガンマ補正データのＲＧＢの信号レベル比を変化させる。
【００３１】
次に、Ｖブランキング期間では、以下のようにホワイトバランス補正データＤＷの演算及びそのＲＡＭ３Ｒ，３Ｇ，３Ｂへの書き込みを行う。このＶブランキング期間には、詳細は後述するが、ＳＷ２Ｒ，２Ｇ，２Ｂがホワイトバランス補正データＤＷを通過させ、ＲＡＭ３Ｒ，３Ｇ，３Ｂのアドレス入力端子に供給するよう設定される。
【００３２】
最初に、ホワイトバランス調整のため、リモコン１０により、ホワイトバランス調整指令ＢＷを発すると、ＭＰＵ９はこのホワイトバランス調整指令ＢＷの受信に応答して、ホワイトバランスの調整を行うためのＲ，Ｇ，Ｂ固有の演算を演算回路７に設定するための係数と定数を含む演算パラメータを有するデータ補正制御指示ＩＳを出力し、シリアルパラレル変換回路６６に供給する。シリアルパラレル変換回路６６は、シリアルデータ形式のデータ補正制御指示ＩＳを、パラレルデータ形式のパラレル補正制御指示ＩＰに変換し演算回路７に供給する。
【００３３】
演算回路７は、階調補正データメモリ８より階調補正データＤＣを呼出し、上記演算パラメータを用いてＲ，Ｇ，Ｂ固有の調整を行う下記（１）式の演算を実行し、Ｒ，Ｇ，Ｂの各々に対応するホワイトバランス補正データＤＷを算出する。
【００３４】
演算回路７での演算は次の（１）式のような多項式に表され、ＭＰＵ９からはデータ補正制御指示ＩＳの演算パラメータとして、係数と定数が指示される。
【００３５】
Ｆ（Ｘ）＝Ａ・Ｘｎ＋Ｂ・Ｘｎ−１＋Ｃ・Ｘｎ−２＋・・・＋α　　　　　（１）
Ｆ（Ｘ）：ホワイトバランス補正データＤＷ
Ａ，Ｂ，Ｃ，・・・：係数
α：定数（減算の場合負の数となる）
Ｘ：階調補正データＤＣ（標準的な入力映像信号のレベル）
ｎ：多項式の次数
階調補正データメモリ８には、予め標準的な入力映像信号のレベルのデータ列から成る階調補正データＤＣを格納しておく。演算回路７は、階調補正データメモリ８より階調補正データＤＣを読み出し、Ｒ，Ｇ，Ｂ固有の調整を行う（１）式の演算を実施し、算出した変換データ列、すなわちホワイトバランス補正データＤＷを、制御部６のアドレス発生器６３からのアドレスＡ対応のアドレスＡＡに同期してＲＡＭ３Ｒ，３Ｇ，３Ｂに同時に格納する。
【００３６】
演算回路７の構成をブロックで示す図３を併せて参照すると、この演算回路７は、Ｒ映像信号の階調補正計算を行うＲ演算回路７１と、Ｇ映像信号の階調補正計算を行うＧ演算回路７２と、Ｂ映像信号の階調補正計算を行うＢ演算回路７３とを備える。
【００３７】
Ｒ演算回路７１、Ｇ演算回路７２、Ｂ演算回路７３の各々には階調補正データメモリ８から読み出した階調補正データＤＣがそれぞれ入力する。代表してＲ演算回路７１の動作について説明すると、Ｒ演算回路７１は、データ補正制御指示ＩＳ対応のパラレルデータ補正制御指示ＩＰとして係数ＭＲと定数ＣＲとの供給を受け、階調補正データＤＣに対して（１）式の演算を実施し、Ｒ映像信号の階調補正用のホワイトバランス補正データＤＷＲを出力する。同様に、Ｇ演算回路７２は、パラレルデータ補正制御指示ＩＰとして係数ＭＧと定数ＣＧとの供給を受け、階調補正データＤＣに対して（１）式の演算を実施し、Ｇ映像信号の階調補正用のホワイトバランス補正データＤＷＧを出力する。Ｂ演算回路７３は、パラレルデータ補正制御指示ＩＰとして係数ＭＢと定数ＣＢとの供給を受け、階調補正データＤＣに対して（１）式の演算を実施し、Ｂ映像信号の階調補正用のホワイトバランス補正データＤＷＢを出力する。
【００３８】
上記演算結果が、予め設定したホワイトバランス補正データＤＷの最小値以下、もしくは最大値以上になった場合は、それぞれ、該当演算結果をホワイトバランス補正データＤＷの最小値／最大値であるものとする。
【００３９】
以下に、（１）式の具体的な係数及び定数の値の決定式の具体例を示す。
【００４０】
Ｒ用係数決定式例
Ａ＝ａ１１・ｔ、Ｂ＝ａ１２・ｔ、Ｃ＝ａ１３・ｔ・、・、・・・（２）Ａ
Ａ、Ｂ、Ｃ・・・・：（１）式で示す係数、ｔ：累積表示時間
Ｒ用定数決定式
α＝ａ２１・ｔ＋αｒ　　　　　　　　　　　　　　　　　　　　（２）Ｂ
α：（１）式で示す定数、ｔ：累積表示時間
ａ１１，ａ１２，ａ１３，ａ２１，αｒ：Ｒの固有値
Ｇ用係数決定式
Ａ＝ｂ１１・ｔ、Ｂ＝ｂ１２・ｔ、Ｃ＝ｂ１３・ｔ・、・、・・・（３）Ａ
Ａ、Ｂ、Ｃ・・・・：（１）式で示す係数、ｔ：累積表示時間
Ｇ用定数決定式
α＝ｂ２１・ｔ＋αｒ　　　　　　　　　　　　　　　　　　　　（３）Ｂ
α：（１）式で示す定数、ｔ：累積表示時間
ｂ１１，ｂ１２，ｂ１３，ｂ２１，αｇ：Ｇの固有値
Ｂ用係数決定式列
Ａ＝ｃ１１・ｔ、Ｂ＝ｃ１２・ｔ、Ｃ＝ｃ１３・ｔ・、・、・・・（４）Ａ
Ａ、Ｂ、Ｃ・・・・：（１）式で示す係数、ｔ：累積表示時間
Ｂ用定数決定式
α＝ｃ２１・ｔ＋αｒ　　　　　　　　　　　　　　　　　　　　（４）Ｂ
α：（１）式で示す定数、ｔ：累積表示時間
ｃ１１，ｃ１２，ｃ１３，ｃ２１，αｂ：Ｂの固有値
このように、（１）式の係数、定数を演算回路７を構成するＲ演算回路７１、Ｇ演算回路７２、Ｂ演算回路７３の各々に個別に設定することにより、階調特性補正データＤＣに対し個別に演算が実行され、様々なホワイトバランス補正データＤＷＲ，ＤＷＧ，ＤＷＢの各データ列を作成する。これにより、階調特性の補正と同時にＲ，Ｇ，Ｂ個別の調整、例えばゲイン調整、バイアス調整、またＲ，Ｇ，Ｂのトラッキング調整を行うことができる。階調補正データＤＣとしてはＲ，Ｇ，Ｂ共通で一通り持てばよいのでメモリ容量を倹約できる。さらに、リモコン１０からＭＰＵ９にホワイトバランス調整指令ＢＷを発することにとり演算の変更、すなわち（１）式の係数及び、定数の変更を行える。
【００４１】
図４に階調特性の補正の一例である（逆）ガンマ補正特性の例をグラフで示す。また、図５に、本実施の形態のホワイトバランス補正回路で、図４のガンマ補正特性にＲ，Ｇ，Ｂ固有の調整を実施した後のＲ，Ｇ，Ｂの各々の階調補正特性の例をグラフで示す。
【００４２】
次に、Ｖブランキング期間中のホワイトバランス補正データＤＷの生成動作の詳細について説明すると、まず、Ｖ同期信号ＳＶのタイミングでタイミング発生回路６５は、ＲＡＭ３Ｒ，３Ｇ，３Ｂにライトイネーブル信号ＷＥを供給しそれらＲＡＭ３Ｒ，３Ｇ，３Ｂを活性化する。同時にそのライトイネーブル信号ＷＥでＳＷ６２をオンし、アドレスクロック発生回路６１からのアドレスクロックＣＫＡをアドレス発生器６３に供給する。アドレス発生器６３は、その内部でアドレスクロックＣＫＡに同期してアドレス発生用のカウンタ６３１の動作を開始し、アドレスＡＡを発生し、遅延回路６４に供給する。このカウンタ６３１は、階調補正対象の映像信号の階調補正データ数、例えば２５６階調の場合ＲＡＭの２５６の記憶領域のアドレスに対応する２５６個のアドレスＡＡを発生することができるものとする。
【００４３】
また、ライトイネーブル信号ＷＥにより、ＳＷ２Ｒ，２Ｇ，２Ｂもアドレス選択側に切替えられる。
【００４４】
遅延回路６４は、アドレスＡＡを演算回路７での補正データの演算に要する時間分の遅延してアドレスＡを出力し、このアドレスＡをＳＷ２Ｒ，２Ｇ，２Ｂを経由してＲＡＭ３Ｒ，３Ｇ，３Ｂに供給する。
【００４５】
またこれらと並行して、ライトイネーブル信号ＷＥで導通状態となったＳＷ６２を経由してアドレスクロックＣＫＡを階調補正データメモリ８に供給する。階調補正データメモリ８は、供給を受けたアドレスクロックＣＫＡに同期して１個ずつ階調補正データＤＣを呼出し演算器７に供給する。演算器７は上述のように階調補正データＤＣにＲＧＢの各々毎に所定の演算を実施し、各演算結果を各１個づつのホワイトバランス補正データＤＷＲ，ＤＷＧ，ＤＷＢ（ホワイトバランス補正データ全体はＤＷ）として出力し、アドレスＡが指定するＲＡＭ３Ｒ，３Ｇ，３Ｂの各々のアドレスの記憶領域にそれぞれ格納する。
【００４６】
これにより、階調補正データＤＣに、Ｒ，Ｇ，Ｂそれぞれ固有の演算を実施されたホワイトバランス補正データＤＷがＲＡＭ３Ｒ，３Ｇ，３Ｂの各々にメモリされることとなる。
【００４７】
さらに、アドレス発生器６３内のカウンタ６３１が、その最大計数値、すなわち、アドレスＡＡの最大値に達してオーバフロー（飽和）すると、このカウンタ６３１はオーバフロー信号ＯＶを出力してタイミング回路６５に供給する。タイミング回路６５は、オーバフロー信号ＯＶの供給に応答してライトイネーブル信号ＷＥの極性（レベル）を反転する。ライトイネーブル信号ＷＥのレベル反転に応答してＳＷ６２はオフし、アドレスクロックＣＫＡを遮断する。アドレスクロックＣＫＡの遮断に応答して、アドレス発生回路６３のカウンタ６３１はアドレス発生動作を停止し、同時に階調補正データメモリ８は、階調補正データＤＣの呼出しを停止する。また、このライトイネーブル信号ＷＥの極性反転によりＳＷ２Ｒ，２Ｇ，２Ｂを映像信号側に切替えて映像信号Ｒ，Ｇ，Ｂの各々を各ＲＡＭ３Ｒ，３Ｇ，３Ｂに入力するように設定する。さらに、このオーバフロー信号ＯＶを同時にＭＰＵ９にも供給する。ここまでの動作をＶブランキング期間中に行う。
【００４８】
次にＭＰＵ９は、カウンタ６３１からのオーバフロー信号ＯＶを受信すると、リモコン１０から、ホワイトバランスの調整を変更するホワイトバランス調整指令ＢＷを受信した場合に限り以下の動作を行う。
【００４９】
再度Ｒ，Ｇ，Ｂ固有の演算を演算回路７に設定するために、上記ホワイトバランス調整変更に対応する新たなデータ補正制御指示ＩＳをパラレル変換回路６６に供給する。パラレル変換回路６６は、データ補正制御指示ＩＳをパラレルデータ補正制御指示ＩＰに変換し、対応する係数と定数を演算回路７に供給する。演算回路７は、再度（１）式の演算を実行し、新たなホワイトバランス補正データＤＷを生成する。これらの動作は次のＶ同期が入力されるまでに作業を完了する。
【００５０】
一方、カウンタ６３１からのオーバフロー信号ＯＶによりＳＷ２Ｒ，２Ｇ，２Ｂが映像信号側に切替えられている。このため、映像信号Ｒ，Ｇ，Ｂは、ＲＡＭ３Ｒ，３Ｇ，３Ｂの各アドレスに入力され、それらＲＡＭ３Ｒ，３Ｇ，３Ｂに格納されている各アドレスのＬＵＴ形式データを呼出す。これによりＲ，Ｇ，Ｂ固有の調整を実施された階調補正が行われ、後段の画像処理回路４Ｒ，４Ｇ，４Ｂに入力される。
【００５１】
次のＶ同期信号ＳＶが入力されると再度、前述したようにＶ同期信号ＳＶのタイミングでタイミング発生回路６５からライトイネーブル信号ＷＥを発生し、以下前述した一連の動作を同様に行う。このようにして上述の動作を繰り返し行う。
【００５２】
次に、本発明の第２の実施の形態を図３と共通の構成要素には共通の参照文字／数字を付して同様にブロックで示す図６を参照すると、この図に示す本実施の形態の前述の第１の実施の形態との相違点は現在時間の情報である時刻ＴをＭＰＵ９に供給するタイマ１１を備えることと、ＭＰＵ９が表示パネル５から通電中（表示動作中）であることを示す表示パネル通電信号ＤＰの供給を受けることである。
【００５３】
図６を参照して本実施の形態の動作について、第１の実施の形態との相違点を重点的に説明すると、ＭＰＵ９はタイマ１１から現在時間の情報である時刻Ｔを得る。一方、表示パネル５から、表示パネル通電信号ＤＰの供給を受け、現在時刻Ｔまでの表示パネルの累積表示動作時間を算出し、その値を保持する。しかる後、予めＭＰＵ９で保持しているＲ，Ｇ，Ｂ個別の計算式、例えば、前述の（２）Ａ，（２）Ｂ式、（３）Ａ，（３）Ｂ式、（４）Ａ，（４）Ｂ式の各々に、上記の表示パネルの累積表示動作時間を入力して、演算回路７に設定すべき（１）式の係数及び定数を決定する。
【００５４】
これにより、表示パネルの累積表示動作時間に対応するＲ，Ｇ，Ｂの各々に固有の階調補正演算を構築でき、それによる階調補正が実現できる。これは、例えば、表示パネルの累積表示動作時間に対応するＲ，Ｇ，Ｂの個別の経時輝度劣化の補正に適用できる。
【００５５】
また、この回路をパネルの累積表示時間に対するＲ，Ｇ，Ｂ個別での経時輝度劣化の補正に用いることを想定し、リモコン１０によりＭＰＵ９で保持している計算式を変形できるようにすることにより、表示パネルの表示条件や環境条件の差異に対応できる。
【００５６】
【発明の効果】
以上説明したように、本発明のホワイトバランス補正回路は、演算回路からのホワイトバランス補正データの供給を受け入力した上記ディジタル映像信号のＲ，Ｇ，Ｂ各色毎にルックアップテーブル形式でデータ変換を行ってガンマ補正及びホワイトバランス補正を行いＲ，Ｇ，Ｂ各色の出力ディジタル映像信号を出力する第１，第２，第３の映像メモリと、階調補正データメモリから読み出した階調補正データに対し予め定めた演算式で演算処理し上記ホワイトバランス補正データを出力し前記第１，第２，第３の映像メモリに供給する演算回路と、上記演算回路に前記演算式の係数及び定数を含む演算パラメータを有するデータ補正制御指示を供給するデータ補正制御指示手段と、上記ホワイトバランス補正データの生成と上記ホワイトバランス補正データの上記第１，第２，第３の映像メモリへの格納制御を行う制御回路とを備え、表示映像の各色対応の調整に必要なホワイトバランス補正データを補正回路内部で作成できるので、保持する階調補正データ量を削減でき、従って、階調補正データメモリの容量を削減できるという効果がある。
【００５７】
また、階調補正を行う回路で、表示映像の各色対応の個別調整、すなわち、ホワイトバランス補正を併せて実現できるので、映像の個別調整のために用意する回路を削減できるという効果がある。
【００５８】
さらに、演算回路により、階調補正データを演算により変形することにより、任意の階調補正データを作成できるので、表示装置の完成後に補正データを変更する必要が生じた場合でも該当補正データの変更を容易に実施できるという効果がある。
【図面の簡単な説明】
【図１】本発明のホワイトバランス補正回路の第１の実施の形態を示すブロック図である。
【図２】映像信号の構成を示す説明図である。
【図３】図１の演算回路の構成を示すブロック図である。
【図４】本実施の形態のホワイトバランス補正回路における動作の一例を示す階調補正の特性図である。
【図５】図４に示す特性にＲＧＢ固有の調整を加味した特性図である。
【図６】本発明のホワイトバランス補正回路の第２の実施の形態を示すブロック図である。
【図７】従来のホワイトバランス補正回路の一例を示すブロック図である。
【符号の説明】
１Ｒ，１Ｇ，１Ｂ　　ＡＤ
２Ｒ，２Ｇ，２Ｂ，６２　　ＳＷ
３Ｒ，３Ｇ，３Ｂ，１０３Ｒ，１０３Ｇ，１０３Ｂ　　ＲＡＭ
４Ｒ，４Ｇ，４Ｂ　　画像処理回路
５　　表示パネル
６　　制御回路
７　　演算回路
８　　階調補正データメモリ
９，１０５　　ＭＰＵ
１０，１０８　　リモコン
１１　　タイマ
６１　　アドレスクロック発生回路
６３　　アドレス発生器
６４　　遅延回路
６５　　タイミング発生回路
６６　　シリアルパラレル変換回路
７１　　Ｒ演算回路
７２　　Ｇ演算回路
７３　　Ｂ演算回路
１０１　　アドレス変換部
１０４　　ＬＵＴ
１０６　　白バランス処理部
１０７　　ガンマ補正処理部
６３１　　カウンタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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