(57)【要約】【課題】ゲート耐圧を確保し、ソース抵抗を低減した半導体装置およびその製造方法を提供すること。【解決手段】能動層１２を有するＧａＡｓ基板１１と、このＧａＡｓ基板１１上に設けられたオーム性接触のソース電極Ｓおよびドレイン電極Ｄと、ソース電極Ｓおよびドレイン電極Ｄ間に位置する能動層１２の上方に堆積された第１絶縁膜１４と、この第１絶縁膜１４を貫通して能動層１２の所定深さ部分にまで形成された溝１７の内部に埋め込まれ、その下端部分が能動層１２に接触するショットキー接合のゲート電極Ｇと、このゲート電極Ｇの下端部分Ｇ１よりも上方に位置する上方部分と能動層１２からなる溝１７の側壁部分との間に挟まれた第２絶縁膜１８とを具備している。【選択図】  図１
2004186186.tif 000002
【特許請求の範囲】
【請求項１】
能動層を有する半導体基板と、この半導体基板上に設けられたオーム性接触のソース電極およびドレイン電極と、前記ソース電極および前記ドレイン電極間に位置する前記能動層の上方に堆積された第１絶縁膜と、この第１絶縁膜を貫通して前記能動層の所定深さ部分まで形成された溝内部に埋め込まれ、その下端部分が前記能動層に接触するショットキー接合のゲート電極と、このゲート電極の前記下端部分よりも上方に位置する上方部分と前記能動層からなる前記溝側壁部分との間に挟まれた第２絶縁膜とを具備したことを特徴とする半導体装置。
【請求項２】
能動層およびこの能動層上に位置するｎ＋層を有し、前記ｎ＋層は前記能動層よりも高濃度に不純物が注入されている半導体基板と、この半導体基板上に設けられたオーム性接触のソース電極およびドレイン電極と、前記ソース電極および前記ドレイン電極間に位置する前記ｎ＋層の上方に堆積された第１絶縁膜と、この第１絶縁膜および前記ｎ＋層を貫通して前記能動層の所定深さ部分まで形成された溝内部に埋め込まれ、その下端部分が前記能動層に接触するショットキー接合のゲート電極と、このゲート電極の前記下端部分よりも上方に位置する上方部分と前記能動層および前記ｎ＋層の両層からなる前記溝側壁部分との間に挟まれた第２絶縁膜とを具備したことを特徴とする半導体装置。
【請求項３】
半導体基板の能動層の上方に、オーム性接触のソース電極およびドレイン電極、ショットキー接合のゲート電極を設けた半導体装置の製造方法において、前記ソース電極および前記ドレイン電極間に位置する前記能動層の上方に第１絶縁膜を堆積する第１工程と、前記第１絶縁膜の所定位置に第１開口を設け、前記第１開口を通してエッチングを行い、前記能動層の所定深さ部分まで溝を形成する第２工程と、この第２工程の後、第２絶縁膜およびレジスト膜を順に堆積する第３工程と、前記能動層に設けられた前記溝上方領域の前記レジスト膜に第２開口を設ける第４工程と、前記第２開口を通して前記第２絶縁膜をエッチングし、前記溝側壁部分に前記第２絶縁膜を残し、かつ、前記溝底面上に位置する前記第２絶縁膜の一部を除去する第５工程と、この第５工程で前記第２絶縁膜が除去された領域の前記能動層を所定の深さまでエッチング除去する第６工程と、この第６工程の後、前記溝内に前記ゲート電極を埋め込み形成する第７工程とからなることを特徴とする半導体装置の製造方法。
【請求項４】
能動層およびこの能動層上に位置し前記能動層よりも不純物が高濃度に注入されたｎ＋層を有する半導体基板上に、オーム性接触のソース電極およびドレイン電極、ショットキー接合のゲート電極を設けた半導体装置の製造方法において、前記ソース電極および前記ドレイン電極間に位置する前記ｎ＋層の上方に第１絶縁膜を堆積する第１工程と、前記第１絶縁膜の所定位置に第１開口を設け、前記第１開口を通してエッチングを行い、前記能動層の所定深さ部分まで溝を形成する第２工程と、この第２工程の後、第２絶縁膜およびレジスト膜を順に堆積する第３工程と、前記能動層に設けられた前記溝の上方領域の前記レジスト膜に第２開口を設ける第４工程と、前記第２開口を通して前記第２絶縁膜をエッチングし、能動層およびｎ＋層からなる前記溝の側壁部分に前記第２絶縁膜を残し、かつ、前記溝底面上に位置する前記第２絶縁膜の一部を除去する第５工程と、この第５工程で前記第２絶縁膜が除去された領域の前記能動層を所定の深さまでエッチング除去する第６工程と、この第６工程の後、前記溝内に前記ゲート電極を埋め込み形成する第７工程とからなることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、高周波動作に適する半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
ＧａＡｓなどの化合物半導体を用いた半導体装置たとえば電界効果型トランジスタ（以下ＦＥＴと略する）は、優れた高周波特性を有しマイクロ波帯で動作する半導体装置として広く実用化されている。
【０００３】
ここで、従来の半導体装置について、ＦＥＴを例にとり図２を参照して説明する。半導体基板３０は半絶縁性半導体のＧａＡｓ基板３１などから構成されている。ＧａＡｓ基板３１上にショットキー接合を形成する能動層３２が設けられている。能動層３２上にアンドープのＧａＡｓ層３３が設けられ、ＧａＡｓ層３３上には良好なオーム性接触を得るためのｎ＋層３４が設けられている。
【０００４】
上記した半導体基板３０のｎ＋層３４上にソース電極Ｓおよびドレイン電極Ｄが形成されている。アンドープのＧａＡｓ層３３上に絶縁膜３５が堆積され、絶縁膜３５に設けられた開口部分を通してゲート電極Ｇが配置されている。
【０００５】
上記したＦＥＴは、絶縁膜３５と半導体基板３０たとえばアンドープのＧａＡｓ層３３との界面に高密度の表面準位が存在し、この表面準位により形成される表面空乏層がＦＥＴの動作に悪影響を与えている。
【０００６】
このような表面空乏層の影響を少なくするために、近年、ゲート電極Ｇ直下のチャネル部と、絶縁膜３５およびＧａＡｓ層３３の界面とを分離した構造、いわゆる埋め込みゲート電極構造が採用されている。
【０００７】
埋め込みゲート電極構造の場合、動作時における十分な耐圧を得るために、図２に示したように、ゲート電極Ｇが接する溝の側壁部たとえばＧａＡｓ層３３をアンドープ層にしている。この結果、ソース抵抗が増大し、ＦＥＴの高性能化を妨げる原因になっている。
【０００８】
上記した従来技術に関連する半導体装置およびその製造方法は特許文献１などにも記載されている。
【０００９】
【特許文献１】
特開平６−２３２１６７号公報
【００１０】
【発明が解決しようとする課題】
従来の半導体装置たとえば埋め込みゲート電極構造のＦＥＴは、十分なゲート耐圧を得るために、埋め込みゲート電極が接する溝の側壁部を絶縁層あるいは低濃度のｎ層にしている。そのためソース抵抗が増大し、ＦＥＴの高性能化が困難になっている。
【００１１】
本発明は、上記した欠点を解消し、ゲート耐圧を確保し、ソース抵抗を低減した半導体装置およびその製造方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】
本発明は、能動層を有する半導体基板と、この半導体基板上に設けられたオーム性接触のソース電極およびドレイン電極と、前記ソース電極および前記ドレイン電極間に位置する前記能動層の上方に堆積された第１絶縁膜と、この第１絶縁膜を貫通して前記能動層の所定深さ部分まで形成された溝内部に埋め込まれ、その下端部分が前記能動層に接触するショットキー接合のゲート電極と、このゲート電極の前記下端部分よりも上方に位置する上方部分と前記能動層からなる前記溝側壁部分との間に挟まれた第２絶縁膜とを具備したことを特徴とする。
【００１３】
また、本発明は、半導体基板の能動層の上方に、オーム性接触のソース電極およびドレイン電極、ショットキー接合のゲート電極を設けた半導体装置の製造方法において、前記ソース電極および前記ドレイン電極間に位置する前記能動層の上方に第１絶縁膜を堆積する第１工程と、前記第１絶縁膜の所定位置に第１開口を設け、前記第１開口を通してエッチングを行い、前記能動層の所定深さ部分まで溝を形成する第２工程と、この第２工程の後、第２絶縁膜およびレジスト膜を順に堆積する第３工程と、前記能動層に設けられた前記溝上方領域の前記レジスト膜に第２開口を設ける第４工程と、前記第２開口を通して前記第２絶縁膜をエッチングし、前記溝側壁部分に前記第２絶縁膜を残し、かつ、前記溝底面上に位置する前記第２絶縁膜の一部を除去する第５工程と、この第５工程で前記第２絶縁膜が除去された領域の前記能動層を所定の深さまでエッチング除去する第６工程と、この第６工程の後、前記溝内に前記ゲート電極を埋め込み形成する第７工程とからなることを特徴とする。
【００１４】
【発明の実施の形態】
本発明の実施形態について、ＦＥＴの場合を例にとり図１の工程図を参照して説明する。
【００１５】
図１（ａ）に示すように、半導体基板１０は半絶縁性半導体基板たとえばＧａＡｓ基板１１などから構成されている。ＧａＡｓ基板１１上に、ショットキー接合およびチャネルを形成する能動層１２が設けられ、能動層１２上には良好なオーム性接触を得るためのｎ＋層１３が設けられている。能動層１２およびｎ＋層１３は、たとえばエピタキシャル結晶成長法によりＧａＡｓ基板１１上に順に形成される。
【００１６】
半導体基板１０のｎ＋層１３上にソース電極Ｓおよびドレイン電極Ｄが形成されている。能動層１２の上方たとえばｎ＋層１３上には、ソース電極Ｓとドレイン電極Ｄに挟まれた領域に、たとえばＳｉＯ２からなる第１絶縁膜１４が１００ｎｍ程度の厚さに堆積されている。
【００１７】
次に、図１（ｂ）に示すように、第１レジスト膜１５を全面に塗布し、その後、第１絶縁膜１４上に位置する第１レジスト膜１５の所定位置に第１開口１６を設ける。その後、さらに第１開口１６を通して第１絶縁膜１４をたとえばＲＩＥ（反応性イオンエッチング）で垂直エッチングし、第１開口１６下方領域の第１絶縁膜１４を除去する。
【００１８】
次に、図１（ｃ）に示すように、第１開口１６および第１絶縁膜１４が除去された領域を通して、ｎ＋層１３部分と能動層１２の一部、たとえば能動層１２の所定深さｄ１部分までをそれぞれエッチング除去し、ｎ＋層１３部分から能動層１２部分にわたって溝１７を形成する。
【００１９】
次に、第１レジスト１５を剥離した後、図１（ｄ）に示すように、半導体基板１０の全面たとえばソース電極Ｓやドレイン電極Ｄ、第１絶縁膜１４それぞれの上面、およびｎ＋層１３や能動層１２部分の一部に設けられた溝１７内面を覆うように、たとえばＳｉＮからなる第２絶縁膜１８を１００ｎｍ程度の厚さに堆積する。
【００２０】
次に、図１（ｅ）に示すように、第２レジスト膜１９を全面に塗布した後、溝１７部分の上方領域に位置する第２レジスト膜１９の部分に第２開口２０を設け、その後、第２開口２０を通して、たとえばＲＩＥにより、第２絶縁膜１８に対し１００ｎｍ程度の厚さ分を垂直エッチングする。
【００２１】
このエッチングにより、たとえば溝１７底部中央の第２絶縁膜１８が除去され、その除去部分１８ａに能動層１２が露出する。この場合、溝１７の側壁部に堆積した第２絶縁膜１８ｂは、１００ｎｍ程度の垂直エッチングに対しては十分な厚みを持っている。したがって、エッチング後も、溝１７の側壁部は第２絶縁膜１８で覆われている。
【００２２】
また、溝１７の周辺部も、第１絶縁膜１４および第２絶縁膜１８が重なって堆積され、１００ｎｍ程度の垂直エッチングに対しては十分な厚みを持っている。したがって、第２レジスト膜１９の第２開口２０に位置ずれが生じ、溝１７周辺部が第２開口２０の下方領域に位置しても、溝１７の周辺部は第２絶縁膜１８に覆われた状態が確保される。
【００２３】
次に、図１（ｆ）に示すように、能動層１２をさらに所定深さｄ２だけエッチングし、その後、溝１７を埋め込むようにたとえばリフトオフ法でゲート電極Ｇを形成し、ＦＥＴが完成する。
【００２４】
上記した構成によれば、ＦＥＴのゲート電極Ｇは、その下端領域Ｇ１（図１（ｆ））、すなわち図１（ｆ）の工程でエッチングされた領域が能動層１２と接触する。また、下端領域Ｇ１の上方に位置する上方部分は、ｎ＋層１３および能動層１２からなる溝１７側壁部との間に第２絶縁膜１８が挟まれた構造になっている。このことにより、ＦＥＴの動作に必要とされる十分なゲート耐圧が確保されるとともに、アンドープ層を設ける必要がなくなるため、ソース抵抗を低下させることができる。
【００２５】
上記の実施形態では、半絶縁性半導体基板たとえばＧａＡｓ基板上に能動層やｎ＋層をエピタキシャル結晶成長法で形成している。しかし、この発明は、能動層やｎ＋層をイオン注入法で形成した半導体装置に対しても適用できる。
【００２６】
また、上記の実施形態ではｎ＋層が設けられている。しかし、ｎ＋層は必ずしも必要とされず、たとえばｎ＋層に代えて、実用上問題のないコンタクト抵抗を得るに足りる電子濃度や膜厚を持った能動層を利用する構造の半導体装置などに対しても適用できる。
【００２７】
上記した構成によれば、ゲート電極の上方部分は溝の側壁部との間に絶縁膜が挟まれた構造になっている。そのため、アンドープ層を設けることなく、ソース抵抗を低下させ、なおかつ十分なゲート耐圧を確保した半導体装置およびその製造方法が得られ、ＦＥＴの高性能化が達成される。
【００２８】
【発明の効果】
本発明によれば、ゲート耐圧を確保しソース抵抗を低減した半導体装置およびその製造方法を実現できる。
【図面の簡単な説明】
【図１】本発明の実施形態を説明するための断面で示した工程図である。
【図２】従来例を説明するための断面図である。
【符号の説明】
１０…半絶縁性半導体基板
１１…ＧａＡｓ基板
１２…能動層
１３…ｎ＋層
１４…第１絶縁膜
１５…第１レジスト膜
１６…第１開口
１７…溝
１８…第２絶縁膜
１９…第２レジスト膜
２０…第２開口
Ｓ…ソース電極
Ｄ…ドレイン電極
Ｇ…ゲート電極
【図１】
2004186186.tif 000003
【図２】
2004186186.tif 000004