(57)【要約】【課題】　ＭＩＳＦＥＴで構成された容量素子のリーク電流を低減する。【解決手段】　論理部のＭＩＳＦＥＴよりも厚いゲート酸化膜９Ｂを有するｐチャネル型ＭＩＳＦＥＴの蓄積領域を利用して容量素子Ｃ1を形成する。容量素子Ｃ1は、基板１のｎ型ウエル８に形成され、主としてゲート酸化膜９Ｂ、ゲート電極１０Ｅおよびｎ型ウエル８に接地電圧を印加するためのｎ+型半導体領域１３によって構成される。ｎ型ウエル８は容量素子Ｃ1の一方の電極として作用し、ゲート電極１０Ｅは容量素子Ｃ1の他方の電極として作用し、ゲート酸化膜９Ｂは容量素子Ｃ1の誘導体膜として作用する。容量素子Ｃ1は、例えば５０ｐＦ〜１００ｐＦ程度の静電容量を確保するために、１×１０-4cm2程度の大面積で構成されている。容量素子Ｃ1は、低い電源電圧でも安定に動作するよう、ゲート電極１０Ｅの一部を構成する多結晶シリコン膜にｎ型不純物がドープされる。【選択図】　図５
2004104144.tif 000002
【特許請求の範囲】
【請求項１】
　以下の工程を有する半導体集積回路装置の製造方法；
（ａ）それぞれの導電型がｎ型の第１、第２および第３半導体領域を形成する工程、
（ｂ）それぞれの導電型がｐ型の第４および第５半導体領域を形成する工程、
（ｃ）前記第１、第２および第５半導体領域の表面に第１絶縁膜を形成し、前記第３および第４半導体領域の表面に、前記第１絶縁膜の膜厚よりも薄い膜厚を有する第２絶縁膜を形成する工程、
（ｄ）前記第１および第２絶縁膜上に半導体膜を含む第１導電膜を形成した後、前記第１、第４および第５半導体領域上の前記半導体膜の一部にｎ型不純物を選択的に導入し、前記第２および第３半導体領域上の前記半導体膜の一部にｐ型不純物を選択的に導入する工程、
（ｅ）前記第１導電膜をパターニングすることによって、前記第１半導体領域の表面に形成された前記第１絶縁膜上に容量素子の第１電極を形成し、前記第２半導体領域の表面に形成された前記第１絶縁膜上に第１ｐチャネル型ＭＩＳＦＥＴのゲート電極を形成し、前記第３半導体領域の表面に形成された前記第２絶縁膜上に第２ｐチャネル型ＭＩＳＦＥＴのゲート電極を形成し、前記第４半導体領域の表面に形成された前記第２絶縁膜上に第１ｎチャネル型ＭＩＳＦＥＴのゲート電極を形成し、前記第５半導体領域の表面に形成された前記第１絶縁膜上に第２ｎチャネル型ＭＩＳＦＥＴのゲート電極を形成する工程、
（ｆ）前記第２半導体領域内に前記第１ｐチャネル型ＭＩＳＦＥＴの一対のｐ型半導体領域を形成し、前記第３半導体領域内に前記第２ｐチャネル型ＭＩＳＦＥＴの一対のｐ型半導体領域を形成し、前記第４半導体領域内に前記第１ｎチャネル型ＭＩＳＦＥＴの一対のｎ型半導体領域を形成し、前記第５半導体領域内に前記第２ｎチャネル型ＭＩＳＦＥＴの一対のｎ型半導体領域を形成する工程。
【請求項２】
　以下の工程を有する半導体集積回路装置の製造方法；
（ａ）それぞれの導電型がｎ型の第２および第３半導体領域を形成する工程、
（ｂ）それぞれの導電型がｐ型の第１、第４および第５半導体領域を形成する工程、
（ｃ）前記第１、第２および第５半導体領域の表面に第１絶縁膜を形成し、前記第３および第４半導体領域の表面に、前記第１絶縁膜の膜厚よりも薄い膜厚を有する第２絶縁膜を形成する工程、
（ｄ）前記第１半導体領域にｎ型不純物を導入する工程、
（ｅ）前記第１および第２絶縁膜上に半導体膜を含む第１導電膜を形成した後、前記第１、第４および第５半導体領域上の前記半導体膜の一部にｎ型不純物を選択的に導入し、前記第２および第３半導体領域上の前記半導体膜の一部にｐ型不純物を選択的に導入する工程、
（ｆ）前記第１導電膜をパターニングすることによって、前記第１半導体領域の表面に形成された前記第１絶縁膜上に容量素子の第１電極を形成し、前記第２半導体領域の表面に形成された前記第１絶縁膜上に第１ｐチャネル型ＭＩＳＦＥＴのゲート電極を形成し、前記第３半導体領域の表面に形成された前記第２絶縁膜上に第２ｐチャネル型ＭＩＳＦＥＴのゲート電極を形成し、前記第４半導体領域の表面に形成された前記第２絶縁膜上に第１ｎチャネル型ＭＩＳＦＥＴのゲート電極を形成し、前記第５半導体領域の表面に形成された前記第１絶縁膜上に第２ｎチャネル型ＭＩＳＦＥＴのゲート電極を形成する工程、
（ｇ）前記第２半導体領域内に前記第１ｐチャネル型ＭＩＳＦＥＴの一対のｐ型半導体領域を形成し、前記第３半導体領域内に前記第２ｐチャネル型ＭＩＳＦＥＴの一対のｐ型半導体領域を形成し、前記第４半導体領域内に前記第１ｎチャネル型ＭＩＳＦＥＴの一対のｎ型半導体領域を形成し、前記第５半導体領域内に前記第２ｎチャネル型ＭＩＳＦＥＴの一対のｎ型半導体領域を形成する工程。
【請求項３】
　請求項１または２記載の半導体集積回路装置の製造方法において、
　前記第１半導体領域は、前記容量素子の第２電極として機能する半導体集積回路装置の製造方法。
【請求項４】
　請求項１、２または３記載の半導体集積回路装置の製造方法において、
　前記容量素子は、アナログＰＬＬ回路内の容量素子である半導体集積回路装置の製造方法。
【請求項５】
　請求項１、２または３記載の半導体集積回路装置の製造方法において、
　前記容量素子は、フィルタ容量素子である半導体集積回路装置の製造方法。
【請求項６】
　請求項４または５記載の半導体集積回路装置の製造方法において、
　さらに、前記第１半導体領域内に前記第１電極を用いて自己整合的にｎ型半導体領域を形成する工程を有し、
　前記ｎ型半導体領域を通じて前記第１半導体領域に第１電位を印加し、
　前記容量素子の前記第１電極に第２電位を印加する半導体集積回路装置の製造方法。
【請求項７】
　請求項４、５または６記載の半導体集積回路装置の製造方法において、
　前記第１ｎチャネル型ＭＩＳＦＥＴと前記第１ｐチャネル型ＭＩＳＦＥＴとによって入出力バッファ回路を構成し、
　前記第２ｎチャネル型ＭＩＳＦＥＴと前記第２ｐチャネル型ＭＩＳＦＥＴとによって論理回路を構成する半導体集積回路装置の製造方法。
【請求項８】
　請求項４、５または６記載の半導体集積回路装置の製造方法において、
　前記第１絶縁膜を有するＭＩＳＦＥＴによってＳＲＡＭのメモリセルを構成し、
　前記第２ｎチャネル型ＭＩＳＦＥＴと前記第２ｐチャネル型ＭＩＳＦＥＴとによって論理回路を構成する半導体集積回路装置の製造方法。
【請求項９】
　請求項４、５または６記載の半導体集積回路装置の製造方法において、
　前記第１絶縁膜を有するＭＩＳＦＥＴによってＤＲＡＭのメモリセルを構成し、
　前記第２ｎチャネル型ＭＩＳＦＥＴと前記第２ｐチャネル型ＭＩＳＦＥＴとによって論理回路を構成する半導体集積回路装置の製造方法。
【請求項１０】
　以下の工程を有する半導体集積回路装置の製造方法；
（ａ）それぞれ第１導電型の第１、第２、第３および第４半導体領域を形成する工程、
（ｂ）前記第１導電型と反対導電型の第２導電型半導体領域を形成する工程、
（ｃ）前記第１および第２半導体領域の表面に第１絶縁膜を形成し、前記第３および第４半導体領域の表面に、前記第１絶縁膜の膜厚よりも薄い膜厚を有する第２絶縁膜を形成する工程、
（ｄ）前記第１および第２絶縁膜上に半導体膜を含む第１導電膜を形成した後、前記第１および第４半導体領域上の前記半導体膜の一部に第１導電型不純物を選択的に導入し、前記第２および第３半導体領域上の前記半導体膜の一部に第２導電型不純物を選択的に導入する工程、
（ｅ）前記第１導電膜をパターニングすることによって、前記第１半導体領域の表面に形成された前記第１絶縁膜上に容量素子の第１電極を形成し、前記第２半導体領域の表面に形成された前記第１絶縁膜上に第１ＭＩＳＦＥＴのゲート電極を形成し、前記第３半導体領域の表面に形成された前記第２絶縁膜上に第２ＭＩＳＦＥＴのゲート電極を形成し、前記第４半導体領域の表面に形成された前記第２絶縁膜上に第３ＭＩＳＦＥＴのゲート電極を形成する工程、
（ｆ）前記第２半導体領域内に前記第１ＭＩＳＦＥＴの一対の第２導電型半導体領域を形成し、前記第３半導体領域内に前記第２ＭＩＳＦＥＴの一対の第２導電型半導体領域を形成し、前記第４半導体領域内に前記第３ＭＩＳＦＥＴの一対の第１導電型半導体領域を形成する工程。
【請求項１１】
　請求項１０記載の半導体集積回路装置の製造方法において、
　前記第１半導体領域は、前記容量素子の第２電極として機能する半導体集積回路装置の製造方法。
【請求項１２】
　請求項１０または１１記載の半導体集積回路装置の製造方法において、
　前記容量素子は、アナログＰＬＬ回路内の容量素子である半導体集積回路装置の製造方法。
【請求項１３】
　請求項１０または１１記載の半導体集積回路装置の製造方法において、
　前記容量素子は、フィルタ容量素子である半導体集積回路装置の製造方法。
【請求項１４】
　請求項１２または１３記載の半導体集積回路装置の製造方法において、
　さらに、前記第１半導体領域内に前記第１電極を用いて自己整合的に第１導電型半導体領域を形成する工程を有し、
　前記第１導電型半導体領域を通じて前記第１半導体領域に第１電位を印加し、
　前記容量素子の前記第１電極に第２電位を印加する半導体集積回路装置の製造方法。
【請求項１５】
　請求項１２、１３または１４記載の半導体集積回路装置の製造方法において、
　前記第１ＭＩＳＦＥＴによってＳＲＡＭのメモリセルを構成し、
　前記第２ＭＩＳＦＥＴと前記第３ＭＩＳＦＥＴとによって論理回路を構成する半導体集積回路装置の製造方法。
【請求項１６】
　請求項１２、１３または１４記載の半導体集積回路装置の製造方法において、
　前記第１ＭＩＳＦＥＴによってＤＲＡＭのメモリセルを構成し、
　前記第２ＭＩＳＦＥＴと前記第３ＭＩＳＦＥＴとによって論理回路を構成する半導体集積回路装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
　本発明は、半導体集積回路装置の製造技術に関し、特に、ＭＩＳＦＥＴ(Metal Insulator Semiconductor Field Effect Transistor)で構成された容量素子を有する半導体集積回路装置の製造に適用して有効な技術に関する。
【背景技術】
【０００２】
　ＭＩＳＦＥＴを用いて回路を構成するＬＳＩにおいては、ＭＩＳＦＥＴのゲート酸化膜を使用して容量素子を形成する方法が知られている。ゲート酸化膜容量を用いる場合、ｐチャネル型ＭＩＳＦＥＴの蓄積領域またはｎチャネル型ＭＩＳＦＥＴの反転領域が使用される。
【０００３】
　例えば、特開昭６１−２３２６５６号公報（特許文献１）は、通常のＭＯＳＦＥＴのゲート酸化膜を形成する工程で同時にＭＯＳ型容量素子の容量絶縁膜を形成する場合は、ゲート酸化膜の膜厚が厚いために、所望する容量値を得るためには電極の面積を大きくせざるを得ないという問題点に鑑み、不揮発性記憶素子を構成する薄いゲート酸化膜を形成する工程で容量絶縁膜を同時に形成することによって、ＭＯＳ型容量素子の面積を縮小する技術を開示している。
【０００４】
　また、特開平５−２３５２８９号公報（特許文献２）は、ＬＳＩの低消費電力化に伴って動作電源電圧が低下した場合、蓄積領域を使用する従来のＭＯＳ型容量素子では電圧依存性が大きくなるという従来の問題点に鑑み、しきい値電圧（Ｖth）を制御することによって、全入力電圧範囲にわたってＭＯＳ型容量素子が反転領域で使用されるようにしたＬＳＩを開示している。
【特許文献１】特開昭６１−２３２６５６号公報
【特許文献２】特開平５−２３５２８９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
　近年、ＭＩＳＦＥＴの微細化に伴ってゲート酸化膜厚が３ｎｍ以下まで薄くなりつつある。しかし、ゲート酸化膜厚がこの程度まで薄くなると、ゲート酸化膜中の欠陥や直接トンネル電流によるリーク電流の増加が顕在化し、容量素子に使用した場合、安定した容量を得ることが困難になってきた。
【０００６】
　本発明の目的は、ＭＩＳＦＥＴのゲート酸化膜を使用した容量素子のリーク電流を低減することのできる技術を提供することにある。
【０００７】
　本発明の他の目的は、製造工程を増やすことなく、低リーク電流の容量素子を形成することのできる技術を提供することにある。
【０００８】
　本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
　本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１０】
　本発明による半導体集積回路装置の製造方法は、以下の工程を有している。
（ａ）それぞれの導電型がｎ型の第１、第２および第３半導体領域を形成する工程、
（ｂ）それぞれの導電型がｐ型の第４および第５半導体領域を形成する工程、
（ｃ）前記第１、第２および第５半導体領域の表面に第１絶縁膜を形成し、前記第３および第４半導体領域の表面に、前記第１絶縁膜の膜厚よりも薄い膜厚を有する第２絶縁膜を形成する工程、
（ｄ）前記第１および第２絶縁膜上に半導体膜を含む第１導電膜を形成した後、前記第１、第４および第５半導体領域上の前記半導体膜の一部にｎ型不純物を選択的に導入し、前記第２および第３半導体領域上の前記半導体膜の一部にｐ型不純物を選択的に導入する工程、
（ｅ）前記第１導電膜をパターニングすることによって、前記第１半導体領域の表面に形成された前記第１絶縁膜上に容量素子の第１電極を形成し、前記第２半導体領域の表面に形成された前記第１絶縁膜上に第１ｐチャネル型ＭＩＳＦＥＴのゲート電極を形成し、前記第３半導体領域の表面に形成された前記第２絶縁膜上に第２ｐチャネル型ＭＩＳＦＥＴのゲート電極を形成し、前記第４半導体領域の表面に形成された前記第２絶縁膜上に第１ｎチャネル型ＭＩＳＦＥＴのゲート電極を形成し、前記第５半導体領域の表面に形成された前記第１絶縁膜上に第２ｎチャネル型ＭＩＳＦＥＴのゲート電極を形成する工程、
（ｆ）前記第２半導体領域内に前記第１ｐチャネル型ＭＩＳＦＥＴの一対のｐ型半導体領域を形成し、前記第３半導体領域内に前記第２ｐチャネル型ＭＩＳＦＥＴの一対のｐ型半導体領域を形成し、前記第４半導体領域内に前記第１ｎチャネル型ＭＩＳＦＥＴの一対のｎ型半導体領域を形成し、前記第５半導体領域内に前記第２ｎチャネル型ＭＩＳＦＥＴの一対のｎ型半導体領域を形成する工程。
【００１１】
　上記した手段によれば、厚いゲート絶縁膜厚を有するＭＩＳＦＥＴで容量素子を形成することにより、リーク電流を低減することができる。
【００１２】
　また、ｎ型シリコンを含むゲート電極を備えたｐチャネル型ＭＩＳＦＥＴで容量素子を形成することにより、しきい値電圧を高くすることができるので、低電源電圧下でも安定な動作を実現することができる。さらに、上記ｐチャネル型ＭＩＳＦＥＴのしきい値電圧を上げるための特別の工程が不要となる。
【発明の効果】
【００１３】
　本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１４】
　ＭＩＳＦＥＴで構成された容量素子のリーク電流を低減して安定動作を実現することができる。
【００１５】
　また、低電源電圧でも安定して動作する容量素子を製造工程の増加なしに形成することができる。
【発明を実施するための最良の形態】
【００１６】
　以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００１７】
　　（実施の形態１）
　本実施形態の半導体集積回路装置は、本発明をＣＭＯＳ(Complementary Metal Oxide Semiconductor)ゲートアレイに適用した例である。このＣＭＯＳゲートアレイが形成された半導体チップを図１に示す。
【００１８】
　例えば、単結晶シリコンからなる半導体チップ１Ａの主面の中央部には、ゲートアレイの論理部を構成する多数の基本セル２が図のＸ方向およびＹ方向に沿ってマトリクス状に配置されている。各基本セル２は、図１には示さないｎチャネル型ＭＩＳＦＥＴＱｎ1およびｐチャネル型ＭＩＳＦＥＴＱｐ1を所定数組み合わせて構成されており、各基本セル２内のＭＩＳＦＥＴ（Ｑｎ1、Ｑｐ1）間および基本セル２間を論理設計に基づいて結線することによって、所望の論理機能を実現している。
【００１９】
　上記論理機能を実現するための結線は、例えばＣＡＤ(Computer Aided Design)を用いた自動配置配線システム（ＤＡ；Design Automation）により行われる。自動配置配線システムは、マクロセルなどを用いて設計、検証された論理回路を半導体チップ１Ａ上に自動的にレイアウトすると共に、この論理回路上に仮想的に設定されたＸ−Ｙ格子座標に配線を自動的にレイアウトして論理回路間を結線する。
【００２０】
　本実施形態のゲートアレイは、特に限定されないが、例えば７層配線を有しており、第１層目の配線から第６層目の配線（信号用配線および電源用配線）まではＣｕ（銅）を主体とする金属で構成され、第７層目の配線（電源用配線）はＡｌ（アルミニウム）合金を主体とする金属で構成されている。
【００２１】
　上記論理部の周辺近傍には、外部の参照クロックを所定周波数のクロックに変換して内部回路に出力するアナログＰＬＬ(Phase Lock Loop)回路３が配置されている。このＰＬＬ回路３は、例えば図２に示すように、位相比較器ＰＦＣ、チャージポンプ回路Ｃ．Ｐ．、電圧−電流変換回路ＶＩ1〜ＶＩ3、時間−電流変換回路ＴＩ、発振回路Ｃ．Ｃ．Ｏ．および分周器によって構成されている。
【００２２】
　上記ＰＬＬ回路３内のチャージポンプ回路Ｃ．Ｐ．は、例えば図３に示すように、ｎチャネル型ＭＩＳＦＥＴＱｎ2,Ｑｎ3、ｐチャネル型ＭＩＳＦＥＴＱｐ2,Ｑｐ3および容量素子Ｃ1などによって構成されている。容量素子Ｃ1の一方の電極はＧＮＤ（０Ｖ）が印加され、容量素子Ｃ1の他方の電極はｎチャネル型ＭＩＳＦＥＴＱｎ3およびｐチャネル型ＭＩＳＦＥＴＱｐ3のドレインに電気的に接続される。ｎチャネル型ＭＩＳＦＥＴＱｎ3およびｐチャネル型ＭＩＳＦＥＴＱｐ3のドレインは、電圧−電流変換回路ＶＩ1，ＶＩ2の入力に電気的に接続される。チャージポンプ回路Ｃ．Ｐ．は、位相比較器ＰＦＣから出力される位相差信号（ＵＰ、ＤＮ）に応じた電荷を容量素子Ｃ1に蓄積することによって所定レベルの電圧を生成し、これを出力電圧（ＣＰＯＵＴ）として電圧−電流変換回路ＶＩ1〜ＶＩ2に出力する。
【００２３】
　前記論理部の周囲には、複数の入出力（Ｉ／Ｏ）バッファ回路４が論理部を取り囲むように配置されている。各入出力バッファ回路４は、図１には示さないｎチャネル型ＭＩＳＦＥＴＱｎ4およびｐチャネル型ＭＩＳＦＥＴＱｐ4を所定数組み合わせて構成されており、これらのＭＩＳＦＥＴ（Ｑｎ4、Ｑｐ4）間の結線パターンを変えることによって、図４（ａ）に示すような入力バッファ回路、図４（ｂ）に示すような出力バッファ回路あるいは図示しない双方向性バッファ回路などの回路機能が形成されるようになっている。
【００２４】
　上記入出力バッファ回路４の周囲には、外部装置との電気的な接続を取るためのボンディングパッド（外部端子）ＢＰが半導体チップ１Ａの各辺に沿って一列に配置されている。これらのボンディングパッドＢＰは、入出力バッファ回路４の配列に対応する位置に配置されており、各ボンディングパッドＢＰとそれに対応する入出力バッファ回路４とは、図示しない配線を介して電気的に接続されている。
【００２５】
　図５は、上記ＣＭＯＳゲートアレイが形成された半導体基板（以下、単に基板という）１の要部断面図である。同図の左側部分は基本セル２を構成するＭＩＳＦＥＴ（Ｑｎ1,Ｑｐ1）が形成された領域、中央部分はチャージポンプ回路Ｃ．Ｐ．の容量素子Ｃ1が形成された領域、右側部分は入出力バッファ回路４を構成するＭＩＳＦＥＴ（Ｑｎ4,Ｑｐ4）が形成された領域を示している。
【００２６】
　基本セル２を構成するＭＩＳＦＥＴ（Ｑｎ1,Ｑｐ1）のうち、ｎチャネル型ＭＩＳＦＥＴＱｎ1は、基板１のｐ型ウエル７に形成され、主としてゲート酸化膜９Ａ、ゲート電極１０Ａおよびｎ+型半導体領域（ソース、ドレイン）１３によって構成されている。また、ｐチャネル型ＭＩＳＦＥＴＱｐ1は、基板１のｎ型ウエル８に形成され、主としてゲート絶縁膜であるゲート酸化膜９Ａ、ゲート電極１０Ｂおよびｐ+型半導体領域（ソース、ドレイン）１４によって構成されている。
【００２７】
　上記ＭＩＳＦＥＴ（Ｑｎ1,Ｑｐ1）のゲート酸化膜９Ａは、論理機能の高速化、高性能化を推進するために、薄い膜厚（例えば２．５nm〜３nm）で形成されている。また、上記ＭＩＳＦＥＴ（Ｑｎ1,Ｑｐ1）のゲート電極１０Ａ、１０Ｂは、ゲートの大規模化を推進するために、それらのゲート長が回路の最小加工寸法（例えば０．１４μm）で形成され、かつ低抵抗化を推進するために、多結晶シリコン膜の上部にＷＮ膜などのバリアメタルおよびＷ（タングステン）膜を積層した、いわゆるポリメタル構造で構成されている。さらに、上記ゲート電極１０Ａ、１０Ｂは、しきい値電圧（Ｖth）を低くして回路の低電圧化、低消費電力化を推進するために、ゲート電極１０Ａの一部を構成する多結晶シリコン膜にｎ型不純物（例えばＡｓ（ヒ素））をドープし、ゲート電極１０Ｂの一部を構成する多結晶シリコン膜にｐ型不純物（Ｂ（ホウ素））をドープした、いわゆるデュアルゲート構造で構成されている。
【００２８】
　一方、入出力バッファ回路４を構成するＭＩＳＦＥＴ（Ｑｎ4,Ｑｐ4）のうち、ｎチャネル型ＭＩＳＦＥＴＱｎ4は、基板１のｐ型ウエル７に形成され、主としてゲート絶縁膜であるゲート酸化膜９Ｂ、ゲート電極１０Ｃおよびｎ+型半導体領域（ソース、ドレイン）１３によって構成されている。また、ｐチャネル型ＭＩＳＦＥＴＱｐ4は、基板１のｎ型ウエル８に形成され、主としてゲート酸化膜９Ｂ、ゲート電極１０Ｄおよびｐ+型半導体領域（ソース、ドレイン）１４によって構成されている。
【００２９】
　上記ＭＩＳＦＥＴ（Ｑｎ4,Ｑｐ4）は、前記基本セル２を構成するＭＩＳＦＥＴ（Ｑｎ1,Ｑｐ1）よりも緩いデザインルールで形成されている。また、外部とのインターフェースに使用されるこれらのＭＩＳＦＥＴ（Ｑｎ4,Ｑｐ4）は、内部回路を構成するＭＩＳＦＥＴの動作電圧（例えば１．５Ｖ）よりも高い電圧（例えば３．３Ｖ）で動作するため、耐圧確保の観点から、それらのゲート酸化膜９Ｂが厚い膜厚（例えば６．５nm）で形成されている。すなわち、ゲート酸化膜９Ｂの膜厚は、ゲート酸化膜９Ａの膜厚よりも厚く構成される。なお、これらのＭＩＳＦＥＴ（Ｑｎ4,Ｑｐ4）のゲート電極１０Ｃ、１０Ｄは、基本セル２を構成するＭＩＳＦＥＴ（Ｑｎ1,Ｑｐ1）のゲート電極１０Ａ、１０Ｂと同様な、ポリメタル構造かつデュアルゲート構造で構成されている。
【００３０】
　チャージポンプ回路Ｃ．Ｐ．の容量素子Ｃ1は、基板１のｎ型ウエル８に形成され、主としてゲート酸化膜９Ｂ、ゲート電極１０Ｅおよびｎ型ウエル８に接地電圧（ＧＮＤ）を印加するためのｎ+型半導体領域１３によって構成されている。すなわち、容量素子Ｃ1は、ｐチャネル型ＭＩＳＦＥＴで構成されている。また、ｎ型ウエル８は容量素子Ｃ1の一方の電極として作用し、ゲート電極１０Ｅは容量素子Ｃ1の他方の電極として作用し、ゲート酸化膜９Ｂは容量素子Ｃ1の誘導体膜として作用する。この容量素子Ｃ1は、例えば５０ｐＦ〜１００ｐＦ程度の静電容量を確保するために、１×１０-4cm2程度の大面積で構成されている。
【００３１】
　上記容量素子Ｃ1のゲート酸化膜９Ｂは、リーク電流を低減するために、前記入出力バッファ回路４を構成するＭＩＳＦＥＴ（Ｑｎ4,Ｑｐ4）のゲート酸化膜９Ｂと同じ厚い膜厚（例えば６．５nm）で形成されている。また、上記容量素子Ｃ1のゲート電極１０Ｅは、前記基本セル２を構成するＭＩＳＦＥＴ（Ｑｎ1,Ｑｐ1）のゲート電極１０Ａ、１０Ｂおよび入出力バッファ回路４を構成するＭＩＳＦＥＴ（Ｑｎ4,Ｑｐ4）のゲート電極１０Ｃ、１０Ｄと同じくポリメタル構造で構成されている。さらに、上記容量素子Ｃ1は、低い電源電圧でも安定に動作するよう、ゲート電極１０Ｅの一部を構成する多結晶シリコン膜にｎ型不純物（例えばＡｓ）がドープされている。
【００３２】
　図６は、ｐチャネル型ＭＩＳＦＥＴで構成された上記容量素子Ｃ1のＶｇ−Ｃ特性を示す図である。
【００３３】
　上記容量素子Ｃ1は、入出力バッファ回路４を構成するＭＩＳＦＥＴ（Ｑｎ4,Ｑｐ4）と同じ厚い膜厚のゲート酸化膜９Ｂを使用しているため、基本セル２を構成するＭＩＳＦＥＴ（Ｑｎ1,Ｑｐ1）と同じ薄い膜厚のゲート酸化膜９Ａを使用して作成した容量素子に比べてリーク電流が少ない。その反面、ｐチャネル型ＭＩＳＦＥＴの蓄積領域を容量素子として使用する場合は、図６の破線で示すように、ゲート入力電圧が低い領域において安定した容量が得られない。そこで、本実施の形態では、ゲート電極１０Ｅの一部を構成する多結晶シリコン膜にｎ型不純物（例えばＡｓ）をドープし、ｐチャネル型ＭＩＳＦＥＴのしきい値電圧を高くする。これにより、図６の実線で示すように、ゲート入力電圧が低い領域でも安定した容量が得られるようになるので、チャージポンプ回路Ｃ．Ｐ．の出力電圧（ＣＰＯＵＴ）が高い領域においても低い領域においても安定した容量を得ることができる。
【００３４】
　前記図５に示すように、上記ＭＩＳＦＥＴ（Ｑｎ1,Ｑｐ1,Ｑｎ4,Ｑｐ4）および容量素子Ｃ1のそれぞれの上部には、２層の層間絶縁膜である酸化シリコン膜１７、３１が形成されている。また、酸化シリコン膜１７に形成されたコンタクトホール１８〜２２の内部にはプラグ電極２３が形成され、プラグ電極２３の上部には第１層目の配線２４〜３０が形成されている。プラグ電極２３は、例えば銅とＴａＮなどのバリアメタル、またはタングステン膜とＴｉＮ膜で構成される。さらに、これらの配線２４〜３０の上部には層間絶縁膜を挟んで６層の配線が形成されているが、それらの図示は省略する。
【００３５】
　次に、本実施形態のＣＭＯＳゲートアレイの製造方法を図７〜図１９を用いて説明する。
【００３６】
　まず、図７に示すように、基板１の素子分離領域に形成した溝の内部に例えば酸化シリコン膜６を埋め込んで素子分離溝５を形成する。次に、図示しないフォトレジスト膜をマスクにして基板１の一部にｎ型不純物（例えばＰ（リン））をイオン注入し、他の一部にｐ型不純物（例えばＢ）をイオン注入した後、基板１を熱処理して上記不純物を拡散させることによって、ｐ型ウエル７およびｎ型ウエル８を形成する。
【００３７】
　次に、図８に示すように、基板１を熱酸化することによって基板１（ｐ型ウエル７およびｎ型ウエル８）の表面に膜厚３nm〜４nm程度の薄いゲート酸化膜９を形成した後、図９に示すように、容量素子領域（図の中央部分）および入出力バッファ回路領域（図の右側部分）の基板１の上部を例えばフォトレジスト膜４１で覆い、基本セル領域（図の左側部分）のゲート酸化膜９をウェットエッチングで除去する。
【００３８】
　次に、フォトレジスト膜４１を除去した後、図１０に示すように、基板１を熱酸化することによって、基本セル領域の基板１（ｐ型ウエル７およびｎ型ウエル８）の表面に膜厚２．５nm〜３nm程度の薄いゲート酸化膜９Ａを形成する。このとき、容量素子領域および入出力バッファ回路領域の基板１（ｐ型ウエル７およびｎ型ウエル８）の表面に形成された前記酸化シリコン膜９が成長して膜厚６．５nm程度の厚いゲート酸化膜９Ｂとなる。この後、ゲート酸化膜９Ａ、９Ｂに窒化処理を施しても良い。
【００３９】
　次に、図１１に示すように、基板１上にＣＶＤ法で膜厚７０nm程度の多結晶シリコン膜４２を堆積した後、図１２に示すように、基本セル領域のｐ型ウエル７の上部、容量素子領域の基板１（ｎ型ウエル８）の上部および入出力バッファ回路領域のｐ型ウエル７の上部を例えばフォトレジスト膜４３で覆い、基本セル領域のｎ型ウエル８の上部の多結晶シリコン膜４２および入出力バッファ回路領域のｎ型ウエル８の上部の多結晶シリコン膜４２にｐ型不純物（Ｂ）をイオン注入する。
【００４０】
　上記ｐ型不純物のイオン注入は、基本セル２の一部を構成するｐチャネル型ＭＩＳＦＥＴＱｐ1のゲート電極１０Ｂおよび入出力バッファ回路４の一部を構成するｐチャネル型ＭＩＳＦＥＴＱｐ4のゲート電極１０Ｄをｐ型にするために行う。
【００４１】
　次に、フォトレジスト膜４３を除去した後、図１３に示すように、基本セル領域のｎ型ウエル８の上部および入出力バッファ回路領域のｎ型ウエル８の上部をフォトレジスト膜４４で覆い、基本セル領域のｐ型ウエル７の上部の多結晶シリコン膜４２、容量素子領域の基板１（ｎ型ウエル８）の上部の多結晶シリコン膜４２および入出力バッファ回路領域のｐ型ウエル７の上部の多結晶シリコン膜４２にｎ型不純物（Ａｓ）をイオン注入する。
【００４２】
　上記ｎ型不純物のイオン注入は、基本セル２の他の一部を構成するｎチャネル型ＭＩＳＦＥＴＱｎ1のゲート電極１０Ａおよび入出力バッファ回路４の他の一部を構成するｎチャネル型ＭＩＳＦＥＴＱｎ4のゲート電極１０Ｃをｎ型にするために行う。また、このイオン注入によって容量素子Ｃ1のゲート電極１０Ｅがｎ型になるため、容量素子Ｃ1を構成するｐチャネル型ＭＩＳＦＥＴのしきい値電圧が高くなる（前記図６参照）。
【００４３】
　このように、上記の製造方法では、ｎチャネル型ＭＩＳＦＥＴＱｎ1のゲート電極１０Ａおよびｎチャネル型ＭＩＳＦＥＴＱｎ4のゲート電極１０Ｃをｎ型にするためのイオン注入工程を利用して容量素子Ｃ1のゲート電極１０Ｅにｎ型不純物を導入する。すなわち、上記の製造方法では、容量素子Ｃ1のゲート電極１０Ｅにｎ型不純物を導入するに際して、別途フォトマスクを用意したり、イオン注入を行ったりする必要はなく、製造工程を増やさずに容量素子Ｃ1のゲート電極１０Ｅにｎ型不純物を導入することができる。
【００４４】
　次に、フォトレジスト膜４４を除去した後、図１４に示すように、多結晶シリコン膜４２の上部にスパッタリング法で膜厚５nm程度のＷＮ膜４５および膜厚１００nm程度のＷ膜４６を堆積し、さらにその上部にＣＶＤ法で膜厚５０nm程度のキャップ絶縁膜である窒化シリコン膜１５を堆積する。
【００４５】
　次に、図１５に示すように、フォトレジスト膜４７をマスクにして窒化シリコン膜１５、Ｗ膜４６、ＷＮ膜４５および多結晶シリコン膜４２を順次ドライエッチングすることによって、基本セル領域にゲート電極１０Ａ、１０Ｂを形成し、入出力バッファ回路にゲート電極１０Ｃ、１０Ｄを形成し、容量素子領域にゲート電極１０Ｅを形成する。なお、ゲート電極１０Ａ〜１０Ｅは、ポリメタル以外の材料、例えば多結晶シリコン膜で形成したり、多結晶シリコン膜の上部にタングステンシリサイド（ＷＳｉ）膜を積層したポリサイド膜で形成したりしてもよい。
【００４６】
　次に、フォトレジスト膜４７を除去した後、図１６に示すように、図示しないフォトレジスト膜をマスクにして基本セル領域のｎ型ウエル８および入出力バッファ回路領域のｎ型ウエル８にｐ型不純物（例えばＢ）をイオン注入することによってｐ-型半導体領域１２を形成し、基本セル領域のｐ型ウエル７、容量素子領域のｎ型ウエル８および入出力バッファ回路領域のｐ型ウエル７にｎ型不純物（例えばＰ）をイオン注入することによってｎ-型半導体領域１１を形成する。ｎ-型半導体領域１１およびｐ-型半導体領域１２は、基本セル２を構成するＭＩＳＦＥＴ（Ｑｎ1,Ｑｐ1）、容量素子Ｃ1を構成するＭＩＳＦＥＴおよび入出力バッファ回路４を構成するＭＩＳＦＥＴ（Ｑｎ4,Ｑｐ4）をＬＤＤ(Lightly Doped Drain)構造にするために形成する。
【００４７】
　次に、図１７に示すように、基板１上に例えばＣＶＤ法で堆積した窒化シリコン膜（図示せず）を異方的にエッチングしてゲート電極１０Ａ〜１０Ｅの側壁にサイドウォールスペーサ１６を形成した後、図示しないフォトレジスト膜をマスクにして基本セル領域のｎ型ウエル８および入出力バッファ回路領域のｎ型ウエル８にｐ型不純物（例えばＢ）をイオン注入することによってｐ+型半導体領域（ソース、ドレイン）１４を形成し、基本セル領域のｐ型ウエル７、容量素子領域のｎ型ウエル８および入出力バッファ回路領域のｐ型ウエル７にｎ型不純物（例えばＰ）をイオン注入することによってｎ+型半導体領域（ソース、ドレイン）１３を形成する。ここまでの工程により、基本セル２を構成するＭＩＳＦＥＴ（Ｑｎ1,Ｑｐ1）、入出力バッファ回路４を構成するＭＩＳＦＥＴ（Ｑｎ4,Ｑｐ4）および容量素子Ｃ1が完成する。
【００４８】
　次に、図１８に示すように、基板１上にＣＶＤ法で酸化シリコン膜１７を堆積し、続いてフォトレジスト膜（図示せず）をマスクにしたドライエッチングで酸化シリコン膜１７にコンタクトホール１８〜２２を形成した後、コンタクトホール１８〜２２の内部にプラグ電極２３を形成する。プラグ電極２３を形成するには、例えばコンタクトホール１８〜２２の内部および酸化シリコン膜１７の上部にＣＶＤ法でＴｉＮ膜２３ａおよびＷ膜２３ｂを堆積した後、コンタクトホール１８〜２２の外部のＷ膜２３ｂおよびＴｉＮ膜２３ａを化学機械研磨法で除去する。
【００４９】
　次に、図１９に示すように、酸化シリコン膜１７の上部にＣＶＤ法で酸化シリコン膜３１を堆積した後、フォトレジスト膜（図示せず）をマスクにしたドライエッチングで酸化シリコン膜３１に配線溝４８〜５４を形成する。
【００５０】
　その後、配線溝４８〜５４の内部に第１層目の配線２４〜３０を形成することによって、前記図５に示すＣＭＯＳゲートアレイが得られる。第１層目の配線２４〜３０を形成するには、例えば配線溝４８〜５４の内部および酸化シリコン膜３１の上部にＣＶＤ法でＴｉＮ膜およびＷ膜を堆積した後、配線溝４８〜５４の外部のＷ膜およびＴｉＮ膜を化学機械研磨法で除去する。また、第１層目の配線２４〜３０は、配線溝４８〜５４の内部および酸化シリコン膜３１の上部にＴａＮ膜を形成し、ＴａＮ膜上にＣｕシード膜を形成した後、例えばメッキ法によりＣｕ膜を形成し、その後Ｃｕシード膜、Ｃｕ膜を化学機械研磨法で除去する。
【００５１】
　本実施形態によれば、ＰＬＬ回路３の容量素子Ｃ1の一部を構成するゲート酸化膜９Ｂを入出力バッファ回路４のＭＩＳＦＥＴ（Ｑｎ4,Ｑｐ4）の一部を構成するゲート酸化膜９Ｂを同じ厚い膜厚で構成することにより、ＣＭＯＳゲートアレイを微細化してもリーク電流の少ない容量素子Ｃ1を得ることができる。
【００５２】
　また、本実施形態によれば、フォトマスクの枚数やイオン注入工程を増やすことなく、上記容量素子Ｃ1を形成することができる。
【００５３】
　　（実施の形態２）
　前述したＰＬＬ回路３の容量素子Ｃ1は、図２０に示すようなｎチャネル型ＭＩＳＦＥＴで構成してもよい。この容量素子Ｃ1は、基板１のｐ型ウエル７に形成され、主としてゲート酸化膜９Ｂ、ゲート電極１０Ｅおよびｎ+型半導体領域１３によって構成される。
【００５４】
　上記容量素子Ｃ1のゲート酸化膜９Ｂは、リーク電流を低減するために、入出力バッファ回路４を構成するＭＩＳＦＥＴ（Ｑｎ4,Ｑｐ4）のゲート酸化膜９Ｂと同じ厚い膜厚（例えば６．５nm）で形成される。また、上記容量素子Ｃ1は、低い電源電圧でも安定に動作するよう、ｐ型ウエル７にｎ型不純物（例えばＡｓ）がドープされ、ｎチャネル型ＭＩＳＦＥＴのしきい値電圧が、他のｎチャネル型ＭＩＳＦＥＴＱｎ4のしきい値電圧よりも下げられている。
【００５５】
　図２１は、ｎチャネル型ＭＩＳＦＥＴで構成された上記容量素子Ｃ1のＶｇ−Ｃ特性を示す図である。
【００５６】
　上記容量素子Ｃ1は、入出力バッファ回路４を構成するＭＩＳＦＥＴ（Ｑｎ4,Ｑｐ4）と同じ厚い膜厚のゲート酸化膜９Ｂを使用しているため、薄い膜厚のゲート酸化膜９Ａを使用した場合に比べてリーク電流が減少する。その反面、ｎチャネル型ＭＩＳＦＥＴの反転領域を容量素子として使用する場合は、図２１の破線で示すように、ゲート酸化膜厚の増加によってしきい値電圧が高くなるので、ゲート入力電圧が低い領域において安定した容量が得られなくなる。そこで、ｐ型ウエル７にｎ型不純物（例えばＡｓ）をドープし、ｎチャネル型ＭＩＳＦＥＴのしきい値電圧を低くすることにより、図２１の実線で示すように、ゲート入力電圧が低い領域でも安定した容量が得られるようになる。
【００５７】
　ｎチャネル型ＭＩＳＦＥＴで構成された上記容量素子Ｃ1は、次のような方法で形成する。
【００５８】
　まず、図２２に示すように、基板１の素子分離領域に素子分離溝５を形成した後、図示しないフォトレジスト膜をマスクにして基板１の一部にｎ型不純物（例えばＰ）をイオン注入し、他の一部にｐ型不純物（例えばＢ）をイオン注入した後、基板１を熱処理して上記不純物を拡散させることにより、ｐ型ウエル７およびｎ型ウエル８を形成する。このとき、本実施の形態では、容量素子領域の基板１にｐ型ウエル７を形成する。
【００５９】
　次に、図２３に示すように、基本セル領域の上部および入出力バッファ回路領域の上部をフォトレジスト膜６０で覆い、容量素子領域の基板１であるｐ型ウエル７にｎ型不純物（Ａｓ）をイオン注入する。このイオン注入は、容量素子Ｃ1を構成するｎチャネル型ＭＩＳＦＥＴのしきい値電圧を下げるために行う。
【００６０】
　次に、フォトレジスト膜６０を除去した後、図２４に示すように、基板１を熱酸化することによって、基板１（ｐ型ウエル７およびｎ型ウエル８）の表面に膜厚２．５nm〜３nm程度の薄いゲート酸化膜９Ａを形成する。
【００６１】
　次に、図２５に示すように、基本セル領域の基板１（ｐ型ウエル７およびｎ型ウエル８）の上部を窒化シリコンのような耐酸化性の絶縁膜６１で覆った状態で基板１を熱酸化する。このとき、容量素子領域および入出力バッファ回路領域の基板１（ｐ型ウエル７およびｎ型ウエル８）の表面に形成された前記酸化シリコン膜９Ａが成長して膜厚６．５nm程度の厚いゲート酸化膜９Ｂとなる。なお、膜厚の異なる上記２種のゲート酸化膜９Ａ、９Ｂは、前記実施の形態１と同じ方法で形成してもよい。
【００６２】
　その後、基本セル領域の絶縁膜６１を除去し、さらに前記実施の形態１の図１１〜図１７に示す工程に従って、基本セル２を構成するＭＩＳＦＥＴ（Ｑｎ1,Ｑｐ1）、入出力バッファ回路４を構成するＭＩＳＦＥＴ（Ｑｎ4,Ｑｐ4）および容量素子Ｃ1を形成する。
【００６３】
　このように、ｎチャネル型ＭＩＳＦＥＴで容量素子Ｃ1を構成した場合においても、その一部を構成するゲート酸化膜９Ｂを入出力バッファ回路４のＭＩＳＦＥＴ（Ｑｎ4,Ｑｐ4）と同じ厚いゲート酸化膜９Ｂで構成することにより、リーク電流を低減することができる。
【００６４】
　また、ｐ型ウエル７にｎチャネル型ＭＩＳＦＥＴで構成された容量素子Ｃ1を形成する場合は、このｎチャネル型ＭＩＳＦＥＴのしきい値電圧を調整するためのイオン注入工程とフォトマスクとが別途必要になる（図２３参照）。しかし、ｎチャネル型ＭＩＳＦＥＴの反転領域を使用する本実施の形態の容量素子Ｃ1は、ｐチャネル型ＭＩＳＦＥＴの蓄積領域を使用する容量素子に比べると、ゲート入力電圧が低い領域においてより安定した容量が得られるという利点がある。
【００６５】
　　（実施の形態３）
　前記実施の形態１、２では、ＣＭＯＳゲートアレイに適用した場合について説明したが、例えば図２６に示すような、論理ブロック、ＤＲＡＭ(Dynamic Random Access Memory)、ＳＲＡＭ(Static Random Access Memory)などのマクロセルを備えたスタンダードセル方式の特定用途向けＬＳＩに適用することもできる。この場合も、入出力バッファ回路４を構成するＭＩＳＦＥＴ、あるいはＤＲＡＭやＳＲＡＭのメモリセルを構成するＭＩＳＦＥＴＱM ，ＱS と同じ厚いゲート酸化膜９Ｂを使ってアナログＰＬＬ回路内のアナログ回路用容量素子を形成することにより、前記実施の形態１と同様の効果を得ることができる。
【００６６】
　また、ゲートアレイやスタンダードセルだけでなく、例えばマイクロコンピュータ（マイコン）など、ゲート酸化膜厚の異なる２種以上のＭＩＳＦＥＴを使って回路を構成するＬＳＩに広く適用することができる。例えばマイクロコンピュータの場合は、マイクロプロセッサユニットを構成するＭＩＳＦＥＴの薄いゲート酸化膜９Ａではなく、入出力バッファ回路やメモリ回路を構成するＭＩＳＦＥＴと同じ厚いゲート酸化膜９Ｂを使ってアナログＰＬＬ回路内のアナログ回路用容量素子を形成すればよい。
【００６７】
　また、本発明の適用対象となる容量素子は、上記したアナログＰＬＬ回路内のアナログ回路用容量素子に限定されるものではなく、例えば図２７に示すような、アナログ回路またはデジタル回路の電源ライン（Ｖdd、Ｖss）間にノイズ対策として接続される電源安定化容量素子Ｃ2や、図２８に示すような、フィルタ容量素子Ｃ3などに適用することもできる。
【００６８】
　厚いゲート酸化膜９Ｂを使って容量素子を形成した場合、リーク電流を低減することができる反面、薄いゲート酸化膜９Ａを使って容量素子を形成した場合に比べて単位面積当たりの容量は小さくなる。従って、容量素子の使用目的に応じてゲート酸化膜の膜厚を使い分ける必要がある。
【００６９】
　図２９（ａ）に示すように、チップ面積が大きく、回路消費電力も大きいような場合は、例えばアナログＰＬＬ回路内の容量素子Ｃ1および電源安定化容量素子Ｃ2は、共に厚いゲート酸化膜９Ｂを使って形成する。この場合、アナログＰＬＬ回路内の容量素子Ｃ1は、低い電圧でも安定した容量が得られるよう、ｐチャネル型ＭＩＳＦＥＴで構成するが、電源安定化容量素子Ｃ2は、ゲート電極を電源（Ｖdd）に固定するので、ｐチャネル型ＭＩＳＦＥＴでもｎチャネル型ＭＩＳＦＥＴでもよい。
【００７０】
　また、図２９（ｂ）に示すように、チップ面積が小さく、回路消費電力も小さいような場合は、例えばリーク電流が特に問題となるアナログＰＬＬ回路内の容量素子Ｃ1のみ厚いゲート酸化膜９Ｂを使ったｐチャネル型ＭＩＳＦＥＴで構成し、電源安定化容量素子Ｃ2は、その面積を小さくするために薄いゲート酸化膜９Ａを使用する。この場合も電源安定化容量素子Ｃ2は、ゲート電極を電源（Ｖdd）に固定するので、ｐチャネル型ＭＩＳＦＥＴでもｎチャネル型ＭＩＳＦＥＴでもよい。
【００７１】
　以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００７２】
　本発明は、ＭＩＳＦＥＴで構成された容量素子を有する半導体集積回路装置の製造に適用して有用な技術である。
【図面の簡単な説明】
【００７３】
【図１】本発明の実施の形態１であるＣＭＯＳゲートアレイを示す半導体チップの平面図である。
【図２】本発明の実施の形態１であるＣＭＯＳゲートアレイのアナログＰＬＬ回路を示す図である。
【図３】図２に示すアナログＰＬＬ回路内のチャージポンプ回路を示す図である。
【図４】（ａ）は、本発明の実施の形態１であるＣＭＯＳゲートアレイの入力バッファ回路を示す図、（ｂ）は、同じく出力バッファ回路を示す図である。
【図５】本発明の実施の形態１であるＣＭＯＳゲートアレイを示す半導体基板の要部断面図である。
【図６】図２に示すチャージポンプ回路内の容量素子のＶｇ−Ｃ特性を示す図である。
【図７】本発明の実施の形態１であるＣＭＯＳゲートアレイの製造方法を示す半導体基板の要部断面図である。
【図８】本発明の実施の形態１であるＣＭＯＳゲートアレイの製造方法を示す半導体基板の要部断面図である。
【図９】本発明の実施の形態１であるＣＭＯＳゲートアレイの製造方法を示す半導体基板の要部断面図である。
【図１０】本発明の実施の形態１であるＣＭＯＳゲートアレイの製造方法を示す半導体基板の要部断面図である。
【図１１】本発明の実施の形態１であるＣＭＯＳゲートアレイの製造方法を示す半導体基板の要部断面図である。
【図１２】本発明の実施の形態１であるＣＭＯＳゲートアレイの製造方法を示す半導体基板の要部断面図である。
【図１３】本発明の実施の形態１であるＣＭＯＳゲートアレイの製造方法を示す半導体基板の要部断面図である。
【図１４】本発明の実施の形態１であるＣＭＯＳゲートアレイの製造方法を示す半導体基板の要部断面図である。
【図１５】本発明の実施の形態１であるＣＭＯＳゲートアレイの製造方法を示す半導体基板の要部断面図である。
【図１６】本発明の実施の形態１であるＣＭＯＳゲートアレイの製造方法を示す半導体基板の要部断面図である。
【図１７】本発明の実施の形態１であるＣＭＯＳゲートアレイの製造方法を示す半導体基板の要部断面図である。
【図１８】本発明の実施の形態１であるＣＭＯＳゲートアレイの製造方法を示す半導体基板の要部断面図である。
【図１９】本発明の実施の形態１であるＣＭＯＳゲートアレイの製造方法を示す半導体基板の要部断面図である。
【図２０】本発明の実施の形態２であるＣＭＯＳゲートアレイを示す半導体基板の要部断面図である。
【図２１】ｎチャネル型ＭＩＳＦＥＴで構成された容量素子のＶｇ−Ｃ特性を示す図である。
【図２２】本発明の実施の形態２であるＣＭＯＳゲートアレイの製造方法を示す半導体基板の要部断面図である。
【図２３】本発明の実施の形態２であるＣＭＯＳゲートアレイの製造方法を示す半導体基板の要部断面図である。
【図２４】本発明の実施の形態２であるＣＭＯＳゲートアレイの製造方法を示す半導体基板の要部断面図である。
【図２５】本発明の実施の形態２であるＣＭＯＳゲートアレイの製造方法を示す半導体基板の要部断面図である。
【図２６】本発明の実施の形態３であるスタンダードセルを示す半導体チップの平面図である。
【図２７】本発明の他の実施の形態である電源安定化容量素子を示す図である。
【図２８】本発明の他の実施の形態であるフィルタ容量素子を示す図である。
【図２９】（ａ）、（ｂ）は、容量素子の使用目的に応じたゲート酸化膜厚の使い分け方法の具体例を示す図である。
【符号の説明】
【００７４】
１Ａ　半導体チップ
　１　半導体基板
　２　基本セル
　３　アナログＰＬＬ回路
　４　入出力（Ｉ／Ｏ）バッファ回路
　５　素子分離溝
　６　酸化シリコン膜
　７　ｐ型ウエル
　８　ｎ型ウエル
　９　ゲート酸化膜
９Ａ　ゲート酸化膜（薄いゲート酸化膜）
９Ｂ　ゲート酸化膜（厚いゲート酸化膜）
１０Ａ〜１０Ｅ　ゲート電極
１１　ｎ-型半導体領域
１２　ｐ-型半導体領域
１３　ｎ+型半導体領域（ソース、ドレイン）
１４　ｐ+型半導体領域（ソース、ドレイン）
１５　窒化シリコン膜
１６　サイドウォールスペーサ
１７　酸化シリコン膜
１８〜２２　コンタクトホール
２３　プラグ電極
２４〜３０　配線
３１　酸化シリコン膜
４１　フォトレジスト膜
４２　多結晶シリコン膜
４３、４４　フォトレジスト膜
４５　ＷＮ膜
４６　Ｗ膜
４７　フォトレジスト膜
４８〜５４　配線溝
６０　フォトレジスト膜
６１　絶縁膜
ＢＰ　ボンディングパッド
Ｃ1〜Ｃ3容量素子
Ｃ．Ｃ．Ｏ．　発振回路
Ｃ．Ｐ．　チャージポンプ回路
ＰＦＣ　位相比較器
ＴＩ　時間−電流変換回路
ＶＩ1〜ＶＩ3　電圧−電流変換回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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