(57)【要約】　　　（修正有）【課題】磁気トンネル抵抗素子を用いてメモリセルを形成した磁気メモリにおいて、より小型の平面レイアウトを提供する。【解決手段】主副構造をなすＭＲＡＭは、一方向に書込電流が流れる配線と、配線のうち書込電流の下流側に設けられた選択トランジスタＢＴ１〜ＢＴｎと、配線のうち選択トランジスタが設けられた位置より上流側に設けられた複数のＭＲＡＭセルＣ１１〜Ｃｍｍとを有することを特徴とする。本主副構造をなすＭＲＡＭにおいて、主ワード線Ｗ１〜Ｗｍ、副ワード線ＳＢ１〜ＳＢｎ、選択トランジスタの順で選択トランジスタを設ける。選択トランジスタはスナックバック現象を起こすように駆動される。これにより、チャネル電流でなく基板電流を用いてメモリセルに書込みが可能となる。【選択図】　　　図１
2004145952.tif 000002
【特許請求の範囲】
【請求項１】
一方向に書込電流が流れる第１の配線と、前記配線に接続され前記書込み電流を制御する選択トランジスタと、前記選択トランジスタが設けられた前記配線の位置より上流側に配置された各々の一端が前記配線に接続された複数のＭＲＡＭセルとを有することを特徴とするＭＲＡＭ。
【請求項２】
前記ＭＲＡＭセルの他端は両方向に電流が流れる第２の配線に接続されたことを特徴とする請求項１記載のＭＲＡＭ。
【請求項３】
前記第１の配線は第１の副配線であり、前記第１の副配線は第１の主配線とトランジスタを介すること無しに接続され、前記第２の配線は第２の副配線であり、前記第２の副配線は第２の主配線とトランジスタを介して接続されていることを特徴とする請求項２記載のＭＲＡＭ。
【請求項４】
主ビット線と、一端が前記主ビット線に接続された副ビット線と、主ワード線と、一端が前記主ワード線に接続された副ワード線と、前記副ワード線及び前記副ビット線の間に設けられたＭＲＡＭセルと、前記副ワード線及び前記副ビット線のどちらか一方の他端に設けられた選択トランジスタとを備えることを特徴とするＭＲＡＭ。
【請求項５】
前記選択トランジスタの基板電流が前記副ビット線又は副ワード線に流れる書込電流となることを特徴とする請求項４記載のＭＲＡＭ。
【請求項６】
前記基板電流は、前記選択トランジスタのドレインにブレークダウン電圧を印加して発生させたスナップバック現象に基づくことを特徴とする請求項５記載のＭＲＡＭ。
【請求項７】
前記書込電流は、前記主及び副のビット線及び前記主及び副ワード腺の一方に付随する静電容量に蓄積された電荷が放電される際の電流であることを特徴とする請求項５記載のＭＲＡＭ。
【請求項８】
第１の方向に延在する複数の第１の副行線と、第１の方向と異なる第２の方向に延在する複数の第１の副列線と、前記複数の第１の副行線及び前記複数の第１の副列線交点に配置されたＭＲＡＭセルから構成された第１のメモリセルアレイと、前記第１の方向に延在する複数の第２の副行線と、前記第２の方向に延在する複数の第２の副列線と、前記複数の第２の副行線及び前記複数の第２の副列線交点に配置されたＭＲＡＭセルから構成された第２のメモリセルアレイと、前記第１の方向に延在する複数の第３の副行線と、前記第２の方向に延在する複数の第３の副列線と、前記複数の第３の副行線及び前記複数の第３の副列線交点に配置されたＭＲＡＭセルから構成された第３のメモリセルアレイと、前記第１のメモリセルアレイ及び前記第２のメモリセルアレイに対し共通に設けられた複数の主行線と、前記第１のメモリセルアレイ及び前記第３のメモリセルアレイに対し共通に設けられた複数の主列線とを有し、
前記第１のメモリセルアレイの複数の行線の夫々は二つの端部を有し、前記端部のうちの一方は前記対応する主行線に接続され、前記端部のうちの他の一方は第１の行選択トランジスタに接続され、
前記第１のメモリセルアレイの複数の列線の夫々は二つの端部を有し、前記端部のうちの一方は列選択トランジスタを介して前記主列線に接続され、前記端部のうちの他の一方は書込回路に接続されることを特徴とするＭＲＡＭ。
【請求項９】
書込時に前記行線に流す所定の書込電流は、前記行線の静電的な容量に予め蓄積した静電荷を前記行選択トランジスタの行選択信号線に所定の信号を与えることにより前記行選択トランジスタを導通状態にすることで放電する際に生じた電流であることを特徴とする請求項８のＭＲＡＭ。
【請求項１０】
行選択トランジスタの導通状態は、電流が前記行選択トランジスタのドレインから基板方向へ流れる状態であることを特徴とする請求項９のＭＲＡＭ。
【請求項１１】
第１の方向に延在する複数の行線と、第１の方向と異なる第２の方向に延在する複数の列線とで配線マトリクスが構成され、前記複数の行線と複数の列線の交点にはＭＲＡＭセルを有し、前記メモリセルを介して前記複数の行線と複数の列線は電気的に接続されて第１のメモリセルアレイを構成し、前記第１のメモリセルアレイに隣接して前記第１の方向には、第２のメモリセルアレイを有し、前記第２のメモリセルアレイは第１の方向に延在する複数の行線と、第２の方向に延在する複数の列線とからなる配線マトリクスと前記第１のメモリセルアレイと同様に前記複数の行線と複数の列線の交点に設けられたＭＲＡＭセルから成り、前記第１のメモリセルアレイに隣接した、前記第２の方向には、第３のメモリセルアレイを有し、前記第３のメモリセルアレイは第１の方向に延在する複数の行線と、第２の方向に延在する複数の列線とからなる配線マトリクスと前記第１のメモリセルアレイと同様に前記複数の行線と複数の列線の交点に設けられたＭＲＡＭセルから成り、前記第１のメモリセルアレイと前記第２のメモリセルアレイは共通に複数の主行線を有し、前記第１のメモリセルアレイの複数の行線の１本は二つの端部を有し、前記端部のうちの一方は前記主行線に接続され、前記端部のうちの他の一方は第１の行選択トランジスタに接続されることを特徴とするＭＲＡＭ。
【請求項１２】
ＴＭＲセルを備えるＭＲＡＭの書込方法であって、前記ＴＭＲセルにスナップバック電流を用いて書込みを行うことを特徴とするＭＲＡＭの書込方法。
【請求項１３】
ＴＭＲセルを備えるＭＲＡＭの書込方法であって、ワード線及びビット線のどちらか一方の静電容量に電荷を蓄積する工程と、前記蓄積した電荷を放電させ、その放電電流を利用して前記ＴＭＲセルに書込を行う工程とを有することを特徴とするＭＲＡＭの書込方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）及びその書込方法に関する。
【０００２】
【従来の技術】
近年、基板上に高密度集積した磁性体を記憶セルとし、磁気記録の不揮発性及び高速性、繰り返し耐性を備えたＭＲＡＭが、次世代メモリとして期待されている。
【０００３】
図７は、ＭＲＡＭのメモリセルの基本構造及び動作を説明する図面である。
図７（ａ）に示す様に、ＭＲＡＭセルは、強磁性膜よりなり磁化方向が固定された固定層１２、絶縁膜１３、強磁性膜よりなるデータ記憶層１４からなり、下層配線１１及び上部配線１５の間に設けられる。
【０００４】
図７（ｂ）は、図７（ａ）に示したメモリセルのデータ記憶及び読出動作を示す図面である。
情報の記憶は、固定層１２とデータ記憶層１４の磁化の方向が、互いに“平行（データ　０　に相当）”と“反平行（データ　１　に相当）”では、絶縁膜の抵抗値が３０％〜４０％変化するという“磁気抵抗効果”を利用して行われる。この記憶は、上層配線１５、下層配線１１に所定の電流を流すことで生じる外部磁場によって、データ記憶層１４の磁化の方向を変化させることで例えば２値の記憶を行う。
【０００５】
情報の読出は、上層配線１５と下層配線１１間に所定の電位差を与えることにより、下層配線１１から上層配線１５へ、固定層１２、絶縁層１３、データ記憶層１４を貫通して、トンネル電流１６を流すことにより実施される。　すなわち、トンネル磁気抵抗効果により絶縁層１３を挟んだ二つの強磁性層１２、１４の磁化の方向が前述した、平行かあるいは反平行によって抵抗値が変化し、その電流変化を検出することでセルに記憶された情報が外部へ読出される。
【０００６】
図８は、図７に示したメモリセルがアレイ状に配置されたＭＲＡＭの書込動作を示す図面である。
ここでは、メモリセルＭＣに情報を書込むものとして説明する。データの書込時に選択的にワード線Ｗ１１２及びビット線Ｂ１５２に所定の電流（それぞれ、書込電流Ｃ１、Ｃ２）を流すことにより、配線の周囲に誘起された磁場（それぞれ、磁場Ｍ１、Ｍ２）に基づく合成磁場Ｍ１２を利用して、メモリセルＭＣのデータ記憶層の磁区（ドメイン）を一方向に揃えることにより書込みが実現する。
一方、反対の情報をメモリセルＭＣに記憶させるには、選択的にワード線Ｗ１１２及びビット線Ｂ１５２のうちの一方、例えばビット線Ｂ１５２の電流方向を前述された情報の書込時と反転させる。これにより、磁場Ｍ２の方向を１８０度変え、合成磁場Ｍ１２を９０度変化させて、メモリセルＭＣ中のデータ記憶層の磁区を強制的に反転させる。これにより、外部磁場によって固定層及びデータ記憶層の磁区の方向の“平行”“反平行”が実現できる。
【０００７】
このように、ＭＲＡＭメモリセルアレイでは、選択されたワード線及びビット線の交点にあるメモリセルに流れる電流を検出することにより、記憶状態を判別するが、メモリセルアレイ自体の規模が大きくなるとワード線、ビット線の配線抵抗や配線容量が大きくなり、検出する読出時のメモリセルの電流値が小さくなったり、読出し時の応答遅延が大きくなる。
特に配線容量は、メモリセルが２層の強磁性膜に挟まれた約２ｎｍの絶縁膜により構成されるために、主成分は配線自体の容量よりも配線に接続されたメモリセルに起因する成分が大きい。それ故、接続されたメモリセルの数が多くなるとそれに比例して配線容量が増大する。
そのような問題を避けるため、従来は読出し時の電流レベルが所定の値を下回ることの無いように例えば配線抵抗に上限を設けたり、配線容量の増大を避けるために配線長を制限し、その結果メモリセルアレイの規模を制限するなどの対策を採っていた。
しかしながら、ＭＲＡＭ容量が大きくなるにつれて、メモリセルアレイの規模も大きくならざるを得ず、この問題は次第に重要になってきた。
【０００８】
このような問題に対して、メモリセルアレイを分割する提案がされている。
【０００９】
図９は、そのような構成を模式的に表したもので、副ワード線ＳＷ１〜ＳＷｍ、副ビット線ＳＢ１〜ＳＢｎから構成される副メモリセルアレイを示す図面である。
【００１０】
副メモリセルアレイを構成する副ワード線ＳＷ１〜ＳＷｍは、副ワード線選択トランジスタＷＴ１〜ＷＴｍを介して主ワード線Ｗ１〜Ｗｍに夫々接続される。副ビット線ＳＢ１〜ＳＢｎは、副ビット線選択トランジスタＢＴ１〜ＢＴｎを介して、主ビット線Ｂ１〜Ｂｎに夫々接続される。このように、メモリセルアレイをビット線及びワード線を主、副の階層構造で構成する。（例えば特許文献１参照）
【特許文献１】
特開２００２−１７０３７９号公報（図１）
【特許文献２】
特開平１０−２９０００４号公報（図７）
【００１１】
【発明が解決しようとする課題】
しかしながら、ＭＲＡＭは、高速の書き換え、読出しという高性能の反面、書込時に配線に電流を流して誘起磁界を発生させるため、比較的大きな書込電流、すなわち１メモリセル当たり数ミリアンペアが必要になるが、そこに上述した問題を避けようとして従来のメモリセルアレイをブロックに分割する方法を導入すると、以下のような問題が生じることがある。セルアレイの分割は、上で述べたようにセルアレイ全体を貫通する主ビット線と主ワード腺および各ブロック（副セルアレイ）内のみを走る副ビット線、副ワード腺からなる階層構造を採ることになる。そのような主ビット線、主ワード腺を副ビット線、副ワード腺と切り替えるためのスイッチング素子として、通常のＭＯＳ型トランジスタが必要になる。そのようなスイッチング素子を、分割された各ブロック内に形成し、主ビット線と副ビット線、主ワード腺と副ワード腺の切り替えを行うが、ＭＲＡＭでは書込時の電流に対応してスイッチング素子としてのＭＯＳ型トランジスタは、ミリアンペアレベルの電流を流す能力が要求される。良く知られているように、ＭＯＳ型トランジスタは、ゲート電極の幅（Ｗ）に比例し、長さ（Ｌ）に反比例した電流を流すことが出来るため、スイッチング素子としてのＭＯＳ型トランジスタは、ゲート電極の長さ対幅の寸法比率が決まり、さらにある設計条件が決まればそこから必然的に必要とされるゲート電極の長さおよび幅の絶対値が決定されることになる。通常、数ミリアンペアの電流を流すにはＷとＬの比率を１０〜５０程度にしなくてはならず、例えばＬとして０．２μのＭＯＳ型トランジスタ素子を形成しようとするとＷとしては必然的に２〜１０μの寸法が必要になる。
【００１２】
【課題を解決するための手段】
本発明は、磁気トンネル抵抗素子（ＴＭＲ素子）を用いてメモリセルを形成した磁気メモリ（ＭＲＡＭ）において、新規なアレイ構成とその動作、更により小型の平面レイアウトを提供する。
【００１３】
本発明のＭＲＡＭは、一方向に書込電流が流れる配線と、配線のうち書込み電流の下流側に設けられた選択トランジスタと、配線のうち選択トランジスタが設けられた位置より上流側に設けられた複数のＭＲＡＭセルとを有することを特徴とする。ＭＲＡＭセルの他端は両方向に電流が流れる第２の配線に接続されたことを特徴とする。第１の配線は第１の副配線であり、第１の副配線は第１の主配線とトランジスタを介すること無しに接続され、第２の配線は第２の副配線であり、第２の副配線は第２の主配線とトランジスタを介して接続されていることを特徴とする。第１及び第２の主配線は、主ビット線や主ワード線であり、第１及び第２の副配線は副ビット線や副ワード線である。
【００１４】
より詳細には、本発明は、メモリセルアレイのスイッチング素子としてのＭＯＳ型トランジスタスイッチトランジスタを従来（図９参照）とは逆にサブメモリセルアレイの末端部にのみ配置し、主ビット線と副ビット線、又は主ワード腺と副ワード腺を直接接続する。スイッチトランジスタは、主ビット線−副ビット線−スイッチトランジスタの順で直列に接続するが、上記接続に流れる電流をスイッチトランジスタの電流導通状態を制御することが出来るのでサブメモリセルアレイの選択が可能になる。また本発明は、スイッチトランジスタの動作において、上述したようにゲート電極幅と長さに依存したチャネル電流を利用するのではなく、ドレイン拡散層から半導体基板に流れる電流（基板電流）を利用する。基板電流は、ドレインにブレークダウン近くの電圧を印加した、所謂スナップバック電流を利用してもよい。換言すれば、スイッチトランジスタをオンさせる際の動作原理は、通常のＭＯＳトランジスタのゲート電極によるチャネル形成の有無によるのではなく、ドレイン電極の接合ブレークダウン、若しくはドレイン電極からの基板方向へ流れる電流を利用する。
【００１５】
以上のように、本発明は、選択トランジスタを、配線の下流に設けたので、書込み電流が選択トランジスタのチャネル電流に律速されることがなくなる。更に詳細には、本発明は、スイッチトランジスタのチャネル電流を用いるのではなく、基板電流を利用するので、チャネルのＷ／Ｌに依存することなく、小さなトランジスタ面積で大きな電流を流すことが出来る。その結果、本発明は、メモリセルアレイの面積を縮小することが出来る。
【００１６】
本発明は、更に通常の直流電流を定常的に流すのではなく、主ビット線の静電容量を利用して電荷を蓄積し、その電荷をスイッチトランジスタをオンさせることで一時に放電し、その放電時に流れる電流を活用してメモリセルの書込を行っても良い。
【００１７】
本発明は、ワード線とビット線に所定の書込電流を流すことによりワード線とビット線の周囲に磁界を誘起し、ワード線とビット線の交点にあるメモリセルに前記誘起された磁界により０或いは１の２値の記憶を行うものである。
【００１８】
本発明のメモリセルは、第１および第２の磁性薄膜と、第１および第２の磁性薄膜によって挟まれた絶縁膜よりなる少なくても３層膜の磁気抵抗素子により構成され、外部磁場の大きさの変化により第１、第２の強磁性薄膜の磁化の方向が平行、反平行に変化しそれによって絶縁膜中のトンネル電気抵抗の違いで、０或いは１の２値の記憶を行う記憶素子である。
【００１９】
本発明のワード選択トランジスタ及びビット選択トランジスタはＭＯＳ型トランジスタ（例えばｎ型）で、夫々ゲート電極はワード選択信号線並びにビット選択信号線に接続され、夫々ワード選択信号並びに列選択信号よって制御される。本発明のＭＲＡＭは、複数の副メモリセルアレイに対し共通の書込回路、及び読出回路を有しても良い。ワード腺およびビット線には書込電流が同時に流れるように、スイッチトランジスタがオンするタイミングを同期させる手段を有するのがより望ましい。スイッチトランジスタのドレイン拡散層は、比較的低いブレークダウン電圧を有する構造がより望ましい。
【００２０】
本発明のＴＭＲセルを備えるＭＲＡＭの書込方法は、ＴＭＲセルにスナップバック電流を用いて書込みを行うことを特徴とする。
【００２１】
本発明のＴＭＲセルを備えるＭＲＡＭの書込方法は、ワード線及びビット線のどちらか一方の静電容量に電荷を蓄積する工程と、蓄積した電荷を放電させ、その放電電流を利用してＴＭＲセルに書込を行う工程とを有することを特徴とする。
【００２２】
【発明の実施の形態】
本発明の前記ならびにその他の目的、特徴、及び効果をより明確にすべく、以下図面を用いて本発明の実施の形態につき詳述する。
【００２３】
図１は、本発明のＭＲＡＭの第１の実施の形態を示す図面であって、本発明のＭＲＡＭの副メモリセルアレイＳＭＡ１を示す図面である。
副メモリセルアレイＳＭＡ１は、複数の主ワード線Ｗ１〜Ｗｍ（ｍ：２以上の自然数）及び複数の主ビット線Ｂ１〜Ｂｎ（ｎ：２以上の自然数）を備える。主ワード線Ｗ１〜Ｗｍは主ビット線Ｂ１〜Ｂｎと交差するように配置される。
【００２４】
副ワード線ＳＷ１〜ＳＷｍは、夫々主ワード線Ｗ１〜Ｗｍと平行に配置される。副ワード線ＳＷ１〜ＳＷｍの一端は、対応する主ワード線Ｗ１〜Ｗｍに接続され、他端は、副メモリセルアレイ単位でワード線を選択するワード線選択トランジスタＷＴ１〜ＷＴｍの一端（ドレイン端子）に接続される。ワード線選択トランジスタＷＴ１〜ＷＴｍのゲートは、第１のワード線選択線ＷＳＬ１に接続される。ワード線選択線ＷＳＬ１には書込時に活性化するワード線選択信号が供給される。ワード線選択トランジスタＷＴ１〜ＷＴｍの他端は接地線に接続される。また、副ワード線ＳＷ１〜ＳＷｍの他端は、読出トランジスタＲＴ１〜ＲＴｍの一端に接続される。読出トランジスタＲＴ１〜ＲＴｍの他端はセンスアンプＳＡ１に接続される。読出トランジスタＲＴ１〜ＲＴｍのゲートには、読出信号が供給される読出信号線ＲＳＬ１が接続される。
【００２５】
副ビット線ＳＢ１〜ＳＢｎは、夫々主ビット線Ｂ１〜Ｂｎと平行に配置される。副ビット線ＳＢ１〜ＳＢｎの一端は、夫々副メモリセルアレイ単位でビット線を選択するビット線選択トランジスタＢＴ１〜ＢＴｎを介して対応する主ビット線Ｂ１〜Ｂｎに接続される。ビット線選択トランジスタＢＴ１〜ＢＴｎのゲートには、第１のビット線選択線ＢＳＬ１に接続される。ビット線選択線ＢＳＬ１には書込時及び読出時に活性化するビット線選択信号が供給される。副ビット線ＳＢ１〜ＳＢｎの他端は書込回路Ｋ１に接続される。書込回路Ｋ１は、第１のトランジスタ群ＫＤ１〜ＫＤｎ及び第２のトランジスタ群ＫＥ１〜ＫＥｎを備える。第１のトランジスタ群ＫＤ１〜ＫＤｎは、例えば書込データ“１”の時活性化される第１の書込データ制御信号が供給される第１の書込制御線Ｄ０により制御される。第２のトランジスタ群ＫＥ１〜ＫＥｎは、例えば書込データ“０”の時活性化される第２の書込データ制御信号が供給される第２の書込制御線Ｅ０により制御される。
ワード選択トランジスタＷＴ１〜ＷＴｍ、ビット選択トランジスタＢＴ１〜ＢＴｎは、それぞれＭＯＳ型トランジスタで形成される。
【００２６】
次に、図１を用いて本発明のセルアレイの動作を説明する。ここでは、第１の副メモリセルアレイＳＭＡ１のメモリセルＣ１１に書込を行うこととして説明する。
【００２７】
まず主ワード線Ｗ１を選択し、第１のワード選択線ＷＳＬ１に選択信号を入力してワード選択トランジスタＷＴ１を導通状態にする。それ以外の主ワード線Ｗ２〜Ｗｍは非選択とする。その結果、主ワード線Ｗ１に接続した副ワード線ＳＷ１が選択される。次に、主ワード線Ｗ１に、例えば定電流源（図示せず）を用いて書込電流を流し、書込電流を主ワード線Ｗ１から副ワード線ＳＷ１を経由してワード選択トランジスタＷＴ１に流す。一方それと同時に、主ビット線Ｂ１を選択し、第１のビット選択線ＢＳＬ１に選択信号を入力し、ビット選択トランジスタＢＴ１を導通状態にする。それ以外の主ビット線は非選択とする。その結果、主ビット線Ｂ１に接続した副ビット線ＳＢ１が選択される。一方、書込み回路Ｋ１は、適宜導入する信号によりトランジスタＫＥ１を導通させトランジスタＫＤ１を非導通にする。この状態で、主ビット線Ｂ１に定電流源（図示せず）から供給された書込電流を流すと、書込電流は主ビット線Ｗ１からビット選択トランジスタＢＴ１を経由して副ビット線ＳＢ１に流れる。上述と別のデータがメモリセルＣ１１に書込まれる場合には、トランジスタＫＥ１を非導通させトランジスタＫＤ１を導通にする。これにより、書込電流が副ビット線ＳＢ１からビット選択トランジスタＢＴ１を経由して主ビット線Ｗ１へと流れる。
【００２８】
ワード選択トランジスタＷＴ１〜ＷＴｍは、書込時に数ミリアンペアの電流を流すが、その電流は通常のＭＯＳ型トランジスタのチャネル電流ａではなく、ドレイン、すなわち副ワード線ＳＷ１〜ＳＷｍに接続された端子から基板に流れる電流ｂを利用する。（図２参照）
このような基板電流の特性を図３に示す。
【００２９】
図３において、横軸はＭＯＳ型トランジスタのドレイン電圧（Ｖ）、縦軸はドレイン電流（Ａ）を表し、各曲線はゲート電圧の違いを表す。ドレイン電圧が低い間はＭＯＳ型トランジスタのチャネル電流が流れるが、ドレイン電圧が大きくなると基板電流が流れる。この傾向はゲート電圧が高くなると比較的低いドレイン電圧でも起こりやすい事が解っており、所謂スナップバック現象と言われる。スナップバック現象は、ドレインに高電圧を印加することにより、
１．ドレイン近傍でインパクトイオン化が起こり、
２．基板に正孔が流入し、
３．ソース−基板間が順方向にバイアスされ、
４．ソースから多量の電子が基板に流入し、
５．さらにドレイン近傍でインパクトイオン化が起こって基板に正孔が流入し、正帰還状態となる。
【００３０】
ということで発生する。要するに、スナップバック現象は、ソース（エミッタ）−基板（ベース）−ドレイン（コレクタ）の寄生バイポーラトランジスタの導通によりソース−ドレイン間が降伏し、ドレイン電圧が低下して負性抵抗を示す現象である。この現象はゲート長が短かくなるほど発生電圧が低下する。さらにこの現象が生じると、基板方向に電流が流れるが、それは通常のＭＯＳ型トランジスタのチャネルを流れる電流ではないので、チャネル幅／チャネル長の比に比例することなく、小さなトランジスタでも大きな電流を流すことが出来る。そのため、本発明をワード選択やビット線の選択トランジスタに用いた場合、比較的小面積のレイアウトのＭＯＳ型トランジスタでも、大きな電流を流すことが出来る。
【００３１】
例えばセルＣ１１に書き込む場合、選択トランジスタＷＴ１にスナップバックを起こさせるために、主ワード線Ｗ１に、図３の特性に従って４．２〜７Ｖ、例えば４．２Ｖの電位をかけて書き込み電流を流す。主ビット線Ｂ１にも所定の電圧、例えば４．２Ｖを印加する。ワード選択線ＷＳＬ１とビット選択線ＢＳＬ２にパルス状に上記電位を印加して電流を流す。
【００３２】
その他の非選択のワード線、ビット線には書込み電流が流れないようにＧＮＤ若しくはスナップバックを起こさせない電圧を印加する。スナップバックを起こさせない電圧として、例えば図３から０Ｖより大きく４．２Ｖ未満が該当する。一般的に、ＴＭＲの耐圧は１．５Ｖ程度である為、選択された主ワード線及び主ビット線に供給される電圧が４．２Ｖの場合、非選択のワード線、ビット線に２．７Ｖ〜３．７Ｖの電圧を供給するのがより好ましい。この電圧が”スナップバックを起こさせない電圧”である。ＴＭＲは磁気反転に必要なレベルの電流に達しなければディスターブは起きないのでそのような電圧を設定する事が可能である。
【００３３】
以上が、副ワード線ＳＷ１と副ビット線ＳＢ１の交点のメモリセルＣ１１にデータ書込を行う方法である。
【００３４】
メモリセル、例えば第１の副メモリセルアレイＳＭＡ１のメモリセルＣ１１に書込まれたデータを読出す場合、主ビット線Ｂ１のみを選択して読出電圧を印加する。それ以外の主ビット線は非選択とする。
【００３５】
選択された主ビット線Ｂ１から副ビット線ＳＢ１、メモリセルＣ１１、副ワード線ＳＷ１、読出しトランジスタＲＴ１を経由して読出し電流が流れる。読出し電流はセンスアンプＳＡ１に供給され読出し電流が検出される。
【００３６】
図４は、本発明の第２の実施の形態のＭＲＡＭを示す図面である。
【００３７】
図４は、図１の副メモリセルアレイを複数個配列した、本発明のＭＲＡＭのメモリセルアレイを示す図面である。副メモリセルアレイはマトリックス状に配置されるが、ここでは副メモリセルアレイＳＭＡ１〜ＳＭＡ３を示す。図１に示した副メモリセルアレイＳＭＡ１にて詳述した点については説明を省略する。
【００３８】
副メモリセルアレイＳＭＡ２は、副メモリセルアレイＳＭＡ１と主ワード線Ｗ１〜Ｗｍを共有する。副メモリセルアレイＳＭＡ２は、主ビット線Ｂｈ〜Ｂｊ（ｈ，ｊ：２以上の自然数、ｎ＜ｈ、ｈ＜ｊ）を有し、その主ビット線Ｂｈ〜Ｂｊに対応して設けられた副ビット線ＳＢ２１〜ＳＢ２ｎと、主ビット線Ｂｈ〜Ｂｊに対応して設けられた副ワード線ＳＷ２１〜ＳＷ２ｍと、上記副ワード線と副ビット線の交点に設けられたメモリセルと、を備える。すなわち、副ワード線ＳＷ１１及びＳＷ２１は、主ワード線Ｗ１を共有する。したがって、副メモリセルアレイＳＭＡ１のメモリセルＣ１１〜Ｃ１ｎ及び副メモリセルアレイＳＭＡ２のメモリセルＣ１ｈ〜Ｃ１ｊは主ワード線Ｗ１を共有する。更に、副メモリセルアレイＳＭＡ２は、ビット選択線ＢＳＬ１によりその導通が制御される選択トランジスタＢＴ２ｈ〜ＢＴ２ｊと、データ書込時に活性化されるワード線選択線ＷＳＬ２によりその導通が制御される選択トランジスタＷＴ２１〜ＷＴ２ｍと、データ読出時に活性化される読出選択線ＲＳＬ２を有する。更に、副メモリセルアレイＳＭＡ２は、副メモリセルアレイＳＭＡ１と同様に書込回路Ｋ２を有する。
【００３９】
副メモリセルアレイＳＭＡ３は、副メモリセルアレイＳＭＡ１と主ビット線Ｂ１〜Ｂｎを共有する。副メモリセルアレイＳＭＡ３は、主ワード線Ｗｇ〜Ｗｋ（ｇ，ｋ：２以上の自然数，ｍ＜ｇ，ｇ＜ｋ）を有し、その主ワード線Ｗｇ〜Ｗｋ　に対応して設けられた副ワード線ＳＷ３ｇ〜ＳＷ３ｋと、主ビット線Ｂ１〜Ｂｎに対応して設けられた副ビット線ＳＢ３１〜ＳＢ３ｎと、上記副ワード線と副ビット線の交点に設けられたメモリセルで構成される。更に、副メモリセルアレイＳＭＡ３は、ビット選択線ＢＳＬ２によりその導通が制御される選択トランジスタＢＴ３１〜ＢＴ３ｎと、データ書込時に活性化されるワード線選択線ＷＳＬ１によりその導通が制御される選択トランジスタＷＴ３ｇ〜ＷＴ３ｋと、データ読出時に活性化される読出選択線ＲＳＬ１を有する。
【００４０】
以下、副メモリセルアレイＳＭＡ１のメモリセルＣ１１にデータを書込む動作について説明する。
【００４１】
主ワード線Ｗ１を選択し、第１のワード選択線ＷＳＬ１に選択信号を入力し、ワード選択トランジスタＷＴ１１を導通状態にする。それ以外の主ワード線Ｗ２〜Ｗｍは非選択とする。第１のワード選択線ＷＳＬ１以外のワード選択線には非選択信号を入力し、それに接続するワード選択トランジスタは非導通状態とする。その結果、主ワード線Ｗ１に接続した副ワード線のうち、副ワード線ＳＷ１１のみが選択される。そこで主ワード線Ｗ１に書込電流を流すと、書込電流は選択された主ワード線Ｗ１から選択された副ワード線ＳＷ１１、選択されたワード選択トランジスタＷＴ１１を流れる。一方それと同時に、主ビット線Ｂ１を選択し、第１のビット選択線ＢＳＬ１に選択信号を入力し、ビット選択トランジスタＢＴ１１を導通状態にする。それ以外の主ビット線は非選択とする。さらに第１のビット選択線ＢＳＬ１以外のビット選択線には非選択信号を入力し、それに接続するビット選択トランジスタは非導通状態とする。その結果、主ビット線Ｂ１に接続した副ビット線のうち、副ビット線ＳＢ１１のみが選択される。そこで主ビット線Ｂ１に書込電流を流すと、書込電流は選択された主ビット線Ｗ１から選択された副ビット線ＳＢ１１、選択されたビット選択トランジスタＢＴ１１を流れる。
【００４２】
その結果、副ワード線ＳＷ１１と副ビット線ＳＢ１１の交点のメモリセルＣ１１が選択されて書込が行われる。
【００４３】
メモリセルのデータ読出しは、例えば第１の副メモリセルアレイＳＭＡ１のメモリセルＣ１１に格納されたデータを読出す場合、例えば主ビット線Ｂ１のみを選択して読出し電圧を印加する。それ以外の主ビット線は非選択とする。第１のワード選択線ＷＳＬ１を選択し、それ以外のワード選択線は非選択とする。
【００４４】
選択された主ビット線Ｂ１から副ビット線ＳＢ１１を介してメモリセルＣ１１、副ワード線ＳＷ１１、を読出し電流が流れる。その読出し電流は読出しトランジスタＲＴ１１、センス線ＳＬ１を経由してセンスアンプＳＡ１に供給される。
【００４５】
ワード選択トランジスタＷＴ１１〜ＷＴ１ｍ、ＷＴ２１〜ＷＴ２ｍ、ＷＴ３ｇ〜ＷＴ３ｋは、書込時に数ミリアンペアの電流を流すが、その電流は通常のＭＯＳ型トランジスタのチャネル電流ではなく、ドレイン、すなわち副ワード線ＳＷ１１〜ＳＷ１ｍ、ＳＷ２１〜ＳＷ２ｍ、ＳＷ３ｇ〜ＳＷ３ｋに接続された端子から基板に流れる電流を利用する。
【００４６】
図５は、図４の副メモリセルアレイを複数個配置した本発明のＭＲＡＭ概略図である。
【００４７】
副メモリセルアレイＳＭＡ１〜ＳＭＡ４がマトリックス状に配置されている。
副メモリセルアレイＳＭＡ１の左端にＸデコーダ／書込回路Ｘ１が配置されている。このＸデコーダ／書込回路Ｘ１は、副メモリセルアレイＳＭＡ１及びＳＭＡ２に共通に接続されている主ワード線Ｗ１〜ＷｍをＸアドレスＸＡＤＤに基づいて駆動する。副メモリセルアレイＳＭＡ３の左端にＸデコーダ／書込回路Ｘ２が配置されている。このＸデコーダ／書込回路Ｘ２は、副メモリセルアレイＳＭＡ３及びＳＭＡ４に共通に接続されている主ワード線Ｗ１〜ＷｍをＸアドレスＸＡＤＤに基づいて駆動する。
【００４８】
副メモリセルアレイＳＭＡ１の上端には、Ｙデコーダ／書込回路Ｙ１が配置されている。このＹデコーダ／書込回路Ｙ１は、副メモリセルアレイＳＭＡ１及びＳＭＡ３に共通に接続されている主ビット線ＷＢ１〜ＢｎをＹアドレスＹＡＤＤに基づいて駆動する。副メモリセルアレイＳＭＡ２の上端にＹデコーダ／書込回路Ｙ２が配置されている。このＹデコーダ／書込回路Ｙ２は、副メモリセルアレイＳＭＡ２及びＳＭＡ４に共通に接続されている主ビット線Ｂ１〜ＢｍをＹアドレスＸＡＤＤに基づいて駆動する。
【００４９】
副メモリセルアレイＳＭＡ２の右端には、センスアンプＳＭＡ１が配置されている。副メモリセルアレイＳＭＡ１及びＳＭＡ２から読み出された信号はこのセンスアンプＳＭＡ１に転送され、センスアンプＳＭＡ１はその信号を増幅する。
【００５０】
副メモリセルアレイＳＭＡ４の右端には、センスアンプＳＭＡ２が配置されている。副メモリセルアレイＳＭＡ３及びＳＭＡ４から読み出された信号はこのセンスアンプＳＭＡ２に転送され、センスアンプＳＭＡ２はその信号を増幅する。
【００５１】
副メモリセルアレイＳＭＡ１及びＳＭＡ２の間に副メモリセルアレイＳＭＡ１用の書込回路Ｋ１が配置される。書込回路Ｋ１の出力は夫々副ビット線ＳＢ１〜ＳＢｎに接続される。書込回路Ｋ１は、書込データ情報を受ける書込制御回路３，４の出力Ｄ０、Ｅ０に基づいて副ビット線を電源線及び接地線の一方に接続する。
【００５２】
副メモリセルアレイＳＭＡ２の下端、副メモリセルアレイＳＭＡ３の下端、副メモリセルアレイＳＭＡ４の下端に、対応する書込回路Ｋ２〜４が配置される。これらの書込回路Ｋ２〜４も書込回路Ｋ１と同様に対応する副メモリセル内の副ビット線を書込データ情報に基づいて夫々電源線又は接地線に接続する。
【００５３】
副メモリセルアレイＳＭＡ１の左端及びＸデコーダ／書込回路Ｘ１の上端の位置に、第１のＢＳＬドライバ１が配置される。この第１のＢＳＬドライバは副メモリセルアレイＳＭＡ１及びＳＭＡ２用のビット選択線ＢＳＬ１を導出し、Ｙアドレス情報に応答してその選択線が活性化するとき主ビット線及びそれと対応する副メモリセルアレイＳＭＡ１及びＳＭＡ２の副ビット線を電気的に接続させる。
【００５４】
副メモリセルアレイＳＭＡ３の左端及びＸデコーダ／書込回路Ｘ２の上端の位置に、第２のＢＳＬドライバ２が配置される。この第２のＢＳＬドライバは副メモリセルアレイＳＭＡ３及びＳＭＡ４用のビット選択線ＢＳＬ２を導出し、Ｙアドレス情報に応答してその選択線が活性化するとき主ビット線及びそれと対応する副メモリセルアレイＳＭＡ３及びＳＭＡ４の副ビット線を電気的に接続させる。
【００５５】
第１のＷＳＬ／ＲＳＬドライバ５は、副メモリセルアレイＳＭＡ１及びＳＭＡ３の副ワード線を書込み時選択する信号ＷＳＬ１を出力し、副メモリセルアレイＳＭＡ１及びＳＭＡ３の副ワード線を読出し時時選択する信号ＲＳＬ１を出力する回路である。第２のＷＳＬ／ＲＳＬドライバ６は、副メモリセルアレイＳＭＡ２及び４の副ワード線を選択する信号ＷＳＬ２を出力し、副メモリセルアレイＳＭＡ２及びＳＭＡ４の副ワード線を読出し時時選択する信号ＲＳＬ２を出力する回路である。それらのＷＳＬ及びＲＳＬドライバは、ＸＡＤＤ及び書込み読出し情報に基づき駆動される。
【００５６】
副メモリセルアレイＳＭＡ１のメモリセルＣ１１にデータを書込むとき、ＸＡＤＤに応答してＸデコーダ／書込回路Ｘ１は主ワード線Ｗ１を選択し、ＹＡＤＤに応答してＹデコーダ／書込回路Ｙ１は主ビット線Ｂ１を選択する。第１のＢＳＬドライバ及び第１のＷＳＬ／ＲＳＬドライバは、夫々アドレス信号に応答してビット線選択信号ＢＳＬ１及びワード線選択信号ＷＳＬ１を活性化する。読出選択信号ＲＳＬ１、２は活性化されない。これにより、メモリセルＣ１１が属する副メモリセルアレイＳＭＡ１が選択される。
【００５７】
本実施例では、ワード線において本発明を適用し、ビット線には従来の構成を表したが逆の場合、すなわちビット線において本発明を適用し、ワード線には従来の構成を用いても良い。
【００５８】
ワード線の選択やビット線の選択トランジスタの電流経路にチャネル電流を用いるのではなく、基板電流を利用するので、チャネルのＷ／Ｌに依存することなく、小さなトランジスタ面積で大きな電流を流すことが出来る。その結果、メモリセルアレイの面積を縮小出来る。
【００５９】
図６は、本発明のＭＲＡＭを用いた更に他の実施例を示した模式図である。
【００６０】
この実施例のＭＲＡＭは、Ｘデコーダ／書込回路に接続された主ワード線ＭＷＬと、主ワード線に接続された副ワード線ＳＷＬと、副ワード線に接続されたワード線選択トランジスタＷＴと、主ビット線ＭＢＬと、主ビット線に接続された副ビット線ＳＢＬと、副ビット線ＳＢＬ及び副ワード線の間に設けられたＴＭＲメモリセルＣとを有するものである。すなわち、この構成は、図１に示されるＭＲＡＭと実質的に何ら変わらない。
【００６１】
この実施例では、主ワード線ＭＷＬ（図４：Ｗ１〜Ｗｍ、Ｗｇ〜Ｗｋに相当）や、副ワード線（図４：ＳＷ１１〜ＳＷ１ｍ、ＳＷ２１〜ＳＷ２ｍ、ＳＷ３ｇ〜ＳＷ３ｋ）が有する静電容量Ｃｍｗ、Ｃｓｗを利用してメモリセルＣにデータを書込む。まずＸデコーダ／書込回路は、主ワード線ＭＷＬ及び副ワード線ＳＷＬに予め所定の電圧を印加して、それらの静電容量に電荷（正電荷、負電荷）を蓄積する。それらの蓄積電荷を、それぞれＱｍｗ、Ｑｓｗとする。同様に、主ビット線ＭＢＬ（図４：Ｂ１〜Ｂｎ、Ｂｈ〜Ｂｊに相当）や、副ビット線（図４：ＳＢ１１〜ＳＢ１ｎ、ＳＢ２１〜ＳＢ２ｎ、ＳＢ３１〜ＳＢ３ｎ）が有する静電容量を利用して、まず予め所定の電圧を印加して、それらの静電容量に電荷を蓄積する。
【００６２】
次に、選択すべきメモリセルに接続する副ワード線ＳＷＬに接続した選択トランジスタＷＴの信号入力ゲート電極Ｖｇに所定の入力信号を印加し、選択トランジスタＷＴがスナップバック状態に入るようにする。同時に選択すべきメモリセルＣに接続する副ビット線ＳＢＬに接続した選択トランジスタ（図示せず）も所定のタイミングで所定の電圧を印加する。その結果、主ワード線ＭＢＬ、副ワード線ＳＷＬ、主ビット線ＭＢＬ、副ビット線ＳＢＬに蓄積してあった電荷がそれぞれ選択トランジスタを介して一時に放電され、それが放電電流（図６では副ワード線の放電電流Ｉｃのみを表示）として流れ、その電流により誘起された誘起磁界が生じメモリセルＣの磁界反転が実現してメモリセルＣに対してデータ書込みが実行される。
【００６３】
前述の２本の選択線によりメモリセルＣに書込みを成している際、一方の選択線と非選択線との交点のメモリセルの破壊が起きないように、例えばドレイン電圧１Ｖ程度でスナップバックを起こさせるように選択トランジスタＷＴの構造を最適化するのが好ましい。この方法により、トンネル膜の膜厚に依存するＴＭＲの耐圧をほぼ現状の耐圧（１．５Ｖ程度）で可能となる。
【００６４】
具体的には、図６の選択トランジスタＷＴのスナップバックドレイン耐圧を１Ｖ程度に設定する。予め書き込みを実施するメモリセルＣの主ワード線ＭＷＬ／副ワード線ＳＷＬ、主ビット線ＭＢＬ／副ビット線ＳＢＬを１Ｖ程度にプリチャージする。その他の主ワード線／副ワード線、主ビット線／副ビット線はＧＮＤもしくは０．５Ｖ程度を印加する。
【００６５】
書き込み開始の信号で、ワード選択線にスナップバックに必要な電圧を与えビット選択線に所定の電圧を供給する。選択トランジスタＷＴをスナップバック状態にし、選択トランジスタＢＴを導通させて、プリチャージされた電荷を一気に放電する。その放電電流でメモリセルＣにデータを書き込む。
【００６６】
この実施例によれば、一旦充電した電荷を用いて瞬間的な放電電流でメモリセルに書込みを行うため定電流源を使用する必要が無く、定常的な書込み電流、例えば、実施例１のように書き込み電流を流す際に定電流源により供給された書込み電流を利用して書込みを行う方法に比べ、書込み電流を削減できると言う効果がある。
【００６７】
この実施例では、書込み電流が主ワード線から副ワード線へ流れる方向について記述したが、書込み電流が主ビット線から副ビット線へ流れる方向であってもよい。
【００６８】
なお、この発明は上記実施例に限定されるものではなく要旨を変更しない範囲において種々変更して実施することができる。
【００６９】
【効果の説明】
以上説明したように、本発明によれば、面積を削減することができる。
【図面の簡単な説明】
【図１】図１は、本発明の第１の実施の形態のＭＲＡＭを示す図面である。
【図２】図２は、図１に示した選択トランジスタＷＴの動作を模式的に示す図面である。
【図３】図３は、図１に示した装置の書込電流を示す図面である。
【図４】図４は、本発明の第２の実施の形態のＭＲＡＭを示す図面である。
【図５】図５は、本発明の第３の実施の形態のＭＲＡＭを示す図面である。
【図６】図６は、本発明の第４の実施の形態のＭＲＡＭを示す図面である。
【図７】図７は、ＭＲＡＭセルの構造及び記憶動作を示す模式図である。
【図８】図８は、ＭＲＡＭセルの書込み方法を示す図面である。
【図９】図９は、従来ＭＲＡＭセルアレイを示す図面である。
【符号の説明】
Ｗ１〜Ｗｍ　　　主ワード線
ＳＷ１〜ＳＷｍ　副ワード線
Ｂ１〜Ｂｎ　　　主ビット線
ＳＢ１〜ＳＢｎ　副ビット線
ＢＴ１　　　　ビット線選択線
ＷＳＬ１　　　ワード線書込選択線
ＲＳＬ１　　　ワード線読出選択線
Ｃ１１〜Ｃｍｎ　　ＭＲＡＭ（ＴＭＲ）メモリセル
ＢＴ１〜ＢＴｎ　ビット線選択トランジスタ
ＷＴ１〜ＷＴｍ　ワード線書込選択トランジスタ
ＲＴ１〜ＲＴｍ　ワード線読出選択トランジスタ
Ｋ１　　　　　書込回路
【図１】
2004145952.tif 000003
【図２】
2004145952.tif 000004
【図３】
2004145952.tif 000005
【図４】
2004145952.tif 000006
【図５】
2004145952.tif 000007
【図６】
2004145952.tif 000008
【図７】
2004145952.tif 000009
【図８】
2004145952.tif 000010
【図９】
2004145952.tif 000011