(57)【要約】【課題】十分に書込動作マージンのテストを行なうことができる半導体記憶装置を提供する。【解決手段】シェアードセンスアンプ構成を有する半導体記憶装置において、テストモード時、ビット線対とセンスアンプとの接続／分離を制御するＢＬＩ制御回路は、選択されたメモリブロックに対応するビット線接続信号ＢＬＩＬの電圧レベルを電圧Ｖｄｄｐから電圧Ｖｐｐに上昇させるタイミングを、通常動作モード時のセンスアンプ活性化後から時刻Ｔ１におけるＡＣＴコマンドの入力タイミングにシフトさせる。【選択図】　　　　図１０
2004145931.tif 000002
【特許請求の範囲】
【請求項１】
行列状に配置された複数のメモリセルを含むメモリセルアレイと、
各メモリセル行に対応して配置される複数のワード線と、
各メモリセル列に対応して配置される複数のビット線対と、
前記複数のビット線対に対応して設けられる複数のセンスアンプと、
前記複数のセンスアンプおよび前記複数のビット線対に対応して設けられ、各々が対応するセンスアンプとビット線対との間に設けられる複数のゲート回路と、
前記複数のゲート回路の各々の抵抗値を制御するゲート制御回路とを備え、
前記ゲート制御回路は、
通常動作モード時、前記ゲート回路に対応するセンスアンプが活性化される前においては、前記センスアンプから前記メモリセルにデータが書込まれる際の第１の抵抗値よりも高い第２の抵抗値に前記抵抗値を制御し、前記対応するセンスアンプが活性化された後においては、前記第２の抵抗値よりも低い第３の抵抗値に前記抵抗値を制御し、
テストモード時、前記ワード線が活性化される前に、前記第２の抵抗値よりも低い第４の抵抗値に前記抵抗値を制御する、半導体記憶装置。
【請求項２】
前記複数のゲート回路は、前記ゲート制御回路から受ける制御電圧のレベルに応じて前記抵抗値が変化し、
前記ゲート制御回路は、前記制御電圧のレベルを制御して前記抵抗値を制御する、請求項１に記載の半導体記憶装置。
【請求項３】
前記複数のゲート回路の各々は、
前記対応するセンスアンプに一方端が接続され、前記対応するビット線対の一方に他方端が接続され、前記制御電圧をゲートに受ける第１のトランジスタと、
前記対応するセンスアンプに一方端が接続され、前記対応するビット線対の他方に他方端が接続され、前記制御電圧をゲートに受ける第２のトランジスタと含む、請求項２に記載の半導体記憶装置。
【請求項４】
基準電圧に基づいて内部電圧を発生する内部電圧発生回路と、
前記複数のセンスアンプに対して書込データおよび読出データを伝達するＩ／Ｏ線対と、
前記内部電圧が印加されるか否かに応じて前記Ｉ／Ｏ線対を対応するセンスアンプと接続する複数のＩ／Ｏ接続回路とをさらに備え、
前記ゲート制御回路は、前記内部電圧発生回路から受ける前記内部電圧に基づいて前記第２の抵抗値に対応する制御電圧を前記ゲート回路へ出力し、
前記内部電圧発生回路は、前記テストモード時、前記発生する内部電圧を前記通常動作モード時よりも低くする、請求項２または請求項３に記載の半導体記憶装置。
【請求項５】
前記メモリセルアレイは、複数のメモリブロックを含み、
前記複数のセンスアンプの各々は、シェアードセンスアンプであり、
前記ゲート制御回路は、
選択されていないメモリブロックに対応するゲート回路に対しては、前記選択されていないメモリブロックを前記センスアンプから電気的に分離するように前記ゲート回路の抵抗値を制御し、
選択されたメモリブロックに対応するゲート回路に対しては、前記通常動作モードまたは前記テストモードで動作するように前記ゲート回路の抵抗値を制御する、請求項１から請求項４のいずれか１項に記載の半導体記憶装置。
【請求項６】
前記ゲート制御回路は、テストモード時、前記メモリセルアレイに含まれるメモリセルへのアクセスを指示する活性化指令に応じて前記抵抗値を前記第４の抵抗値に制御する、請求項１から請求項５のいずれか１項に記載の半導体記憶装置。
【請求項７】
前記ゲート制御回路は、テストモード時、スタンバイ期間中の前記抵抗値を前記第４の抵抗値に制御する、請求項１から請求項５のいずれか１項に記載の半導体記憶装置。
【請求項８】
行列状に配置された複数のメモリセルを含むメモリセルアレイと、
各メモリセル行に対応して配置される複数のワード線と、
各メモリセル列に対応して配置される複数のビット線対と、
前記複数のビット線対に対応して設けられる複数のセンスアンプと、
前記複数のセンスアンプおよび前記複数のビット線対に対応して設けられ、各々が対応するセンスアンプとビット線対との間に設けられる複数のゲート回路と、前記複数のゲート回路の各々の抵抗値を制御するために前記複数のゲート回路の各々に供給する制御電圧のレベルを制御するゲート制御回路と、
前記複数のセンスアンプに対して書込データおよび読出データを伝達するＩ／Ｏ線対と、
電圧が印加されるか否かに応じて前記Ｉ／Ｏ線対を対応するセンスアンプと接続する複数のＩ／Ｏ接続回路と、
第１の内部電圧を発生する第１の内部電圧発生回路と、
前記第１の内部電圧よりも低い第２の内部電圧を発生する第２の内部電圧発生回路と、
前記第１および第２の内部電圧を受け、通常動作モード時、前記第１の内部電圧を前記複数のＩ／Ｏ接続回路へ出力し、テストモード時、前記第２の内部電圧を前記複数のＩ／Ｏ接続回路へ出力するスイッチ回路とを備える、半導体記憶装置。
【請求項９】
前記スイッチ回路は、前記第１の内部電圧を前記ゲート制御回路へさらに出力し、
前記ゲート制御回路は、前記第１の内部電圧を用いて前記制御電圧のレベルを制御する、請求項８に記載の半導体記憶装置。
【請求項１０】
前記第２の内部電圧よりも高い第３の内部電圧を発生する第３の内部電圧発生回路をさらに備え、
前記第３の内部電圧発生回路は、前記第３の内部電圧を前記ゲート制御回路へ出力し、
前記スイッチ回路は、前記複数のセンスアンプを駆動する回路へ前記第１の内部電圧をさらに出力する、請求項８に記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置に関し、特に、書込動作マージンをテストするテストモードを備える半導体記憶装置に関する。
【０００２】
【従来の技術】
従来より、ビット線対を分割し、その分割されたビット線対でセンスアンプを共有する、いわゆるシェアードセンスアンプ構成を有するダイナミックアクセスランダムメモリ（ＤＲＡＭ）が知られている（たとえば、非特許文献１参照。）。
【０００３】
シェアードセンスアンプ構成を有するＤＲＡＭにおいては、センスアンプが活性化された後、センスアンプによる増幅動作がある程度進行するまでの一定期間（以下、「初期期間」とも称する。）が経過するまでは、ビット線対をセンスアンプと接続するゲート回路を構成するＮチャネルＭＯＳトランジスタ（以下、「ゲートトランジスタ」とも称する。）のゲートには、周辺回路用の電源電圧Ｖｄｄｐが印加されている。そして、初期期間経過後、ゲートに印加される電圧は、電圧Ｖｐｐに上昇する。
【０００４】
ここで、この電圧Ｖｐｐは、Ｈ（論理ハイ）レベルのデータをメモリセルに書込む際の書込電圧Ｖｄｄｓよりもゲートトランジスタのしきい値電圧Ｖｔｈ以上高い電圧である。また、書込電圧Ｖｄｄｓは、センスアンプを活性化するためにセンスアンプに供給される電圧でもある。
【０００５】
このように、シェアードセンスアンプ構成を有するＤＲＡＭにおいては、センスアンプの初期期間が経過するまでは、ゲートトランジスタのゲート電圧が電圧Ｖｄｄｐ（Ｖｄｄｐ＜Ｖｄｄｓ＋Ｖｔｈ）であるので、ゲートトランジスタは完全にＯＮしている状態ではなく、完全なＯＮ状態と比べて抵抗値が大きい。すなわち、センスアンプによる増幅動作時に負荷となるビット線対がセンスアンプと完全には接続されていないため、センスアンプの動作が高速化される。
【０００６】
そして、センスアンプが活性化され、ビット線間の電位差がある程度大きくなった後は、ゲートトランジスタのゲート電圧を電圧Ｖｐｐにしてビット線対をセンスアンプと完全に接続しても、ビット線間の電位差が十分にあるので、センスアンプは引き続き高速に動作する。
【０００７】
【非特許文献１】
ロン・テーラー（Ｒｏｎ　Ｔａｙｌｏｒ）、マーク・ジョンソン（Ｍａｒｋ　Ｊｏｈｎｓｏｎ），「ア１メガビット　シーモス　ディーラム　ウィズ　ア　ディバイディッド　ビットライン　マトリクス　アーキテクチャー（Ａ　１Ｍｂ　ＣＭＯＳ　ＤＲＡＭ　ｗｉｔｈ　ａ　Ｄｉｖｉｄｅｄ　Ｂｉｔｌｉｎｅ　Ｍａｔｒｉｘ　Ａｒｃｈｉｔｅｃｔｕｒｅ）」，１９８５　アイトリプルイー　インターナショナル・ソリッド−ステート・サーキッツ・カンファレンス（１９８５　ＩＥＥＥ　Ｉｎｔｅｒｎａｔｉｏｎａｌ　Ｓｏｌｉｄ−Ｓｔａｔｅ　Ｃｉｒｃｕｉｔｓ　Ｃｏｎｆｅｒｅｎｃｅ），ダイジェスト・オブ・テクニカル・ペーパーズ（ＤＩＧＥＳＴ　ＯＦ　ＴＥＣＨＮＩＣＡＬ　ＰＡＰＥＲＳ），Ｐ．２４２−２４３
【０００８】
【発明が解決しようとする課題】
半導体装置が製造されると、出荷される製品の品質レベルを確保するため、出荷前に種々のテストを実施して、動作マージンの小さい製品を出荷しないようにする。ＤＲＡＭにおいては、そのようなテストの１つとして、書込動作マージンのテストが行なわれる。このテストは、Ｉ／Ｏ線対からセンスアンプへのデータ書込みが、ある程度の動作マージンを有しているか否かをチェックするものである。
【０００９】
書込動作マージンのテストにおいては、センスアンプを活性化する駆動電圧（上述した電圧Ｖｄｄｓ）を高くし、Ｉ／Ｏ線対をセンスアンプに接続するトランジスタのゲートに入力される列選択信号Ｙｉの電圧（周辺回路用の電源電圧Ｖｄｄｐ）を低くして、センスアンプを構成するラッチ回路が正常に機能するか否かがテストされる。
【００１０】
しかしながら、上述したように、センスアンプにおいて初期期間が経過するまでゲートトランジスタのゲートに印加される電圧および列選択信号Ｙｉの電圧は、いずれも周辺回路用の電源電圧Ｖｄｄｐであるので、電圧Ｖｄｄｐを低くするとゲートトランジスタのゲート電圧も低くなる。
【００１１】
そうすると、ゲートトランジスタにおける抵抗値が大きくなりすぎ、選択メモリセルからビット線対に読出されたデータがセンスアンプへ十分に伝達されず、センスアンプにおいてセンス不良が生じることがあるという問題があった。
【００１２】
この発明は、かかる課題を解決するためになされたものであり、その目的は、十分に書込動作マージンのテストを行なうことができる半導体記憶装置を提供することである。
【００１３】
【課題を解決するための手段】
この発明によれば、半導体記憶装置は、行列状に配置された複数のメモリセルを含むメモリセルアレイと、各メモリセル行に対応して配置される複数のワード線と、各メモリセル列に対応して配置される複数のビット線対と、複数のビット線対に対応して設けられる複数のセンスアンプと、複数のセンスアンプおよび複数のビット線対に対応して設けられ、各々が対応するセンスアンプとビット線対との間に設けられる複数のゲート回路と、複数のゲート回路の各々の抵抗値を制御するゲート制御回路とを備え、ゲート制御回路は、通常動作モード時、ゲート回路に対応するセンスアンプが活性化される前においては、センスアンプからメモリセルにデータが書込まれる際の第１の抵抗値よりも高い第２の抵抗値に抵抗値を制御し、対応するセンスアンプが活性化された後においては、第２の抵抗値よりも低い第３の抵抗値に抵抗値を制御し、テストモード時、ワード線が活性化される前に、第２の抵抗値よりも低い第４の抵抗値に抵抗値を制御する。
【００１４】
また、この発明によれば、半導体記憶装置は、行列状に配置された複数のメモリセルを含むメモリセルアレイと、各メモリセル行に対応して配置される複数のワード線と、各メモリセル列に対応して配置される複数のビット線対と、複数のビット線対に対応して設けられる複数のセンスアンプと、複数のセンスアンプおよび複数のビット線対に対応して設けられ、各々が対応するセンスアンプとビット線対との間に設けられる複数のゲート回路と、複数のゲート回路の各々の抵抗値を制御するために複数のゲート回路の各々に供給する制御電圧のレベルを制御するゲート制御回路と、複数のセンスアンプに対して書込データおよび読出データを伝達するＩ／Ｏ線対と、電圧が印加されるか否かに応じてＩ／Ｏ線対を対応するセンスアンプと接続する複数のＩ／Ｏ接続回路と、第１の内部電圧を発生する第１の内部電圧発生回路と、第１の内部電圧よりも低い第２の内部電圧を発生する第２の内部電圧発生回路と、第１および第２の内部電圧を受け、通常動作モード時、第１の内部電圧を複数のＩ／Ｏ接続回路へ出力し、テストモード時、第２の内部電圧を複数のＩ／Ｏ接続回路へ出力するスイッチ回路とを備える。
【００１５】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰返さない。
【００１６】
［実施の形態１］
図１は、この発明の実施の形態１による半導体記憶装置の全体構成を示す概略ブロック図である。
【００１７】
図１を参照して、半導体記憶装置１０は、制御信号端子１２と、クロック端子１４と、アドレス端子１６と、データ入出力端子１８とを備える。また、半導体記憶装置１０は、制御信号バッファ２０と、クロックバッファ２２と、アドレスバッファ２４と、入出力バッファ２６とを備える。さらに、半導体記憶装置１０は、制御回路２８と、行アドレスデコーダ３０と、列アドレスデコーダ３２と、メモリアレイ３４とを備える。
【００１８】
制御信号端子１２は、チップセレクト信号／ＣＳ、行アドレスストローブ信号／ＲＡＳ、列アドレスストローブ信号／ＣＡＳおよびライトイネーブル信号／ＷＥのコマンド制御信号を受ける。クロック端子１４は、外部クロックＣＬＫおよびクロックイネーブル信号ＣＫＥを受ける。アドレス端子１６は、アドレス信号Ａ０〜Ａｎ（ｎは自然数）を受ける。
【００１９】
クロックバッファ２２は、外部クロックＣＬＫを受けて内部クロックを発生し、制御信号バッファ２０、アドレスバッファ２４、入出力バッファ２６および制御回路２８へ内部クロックを出力する。制御信号バッファ２０は、クロックバッファ２２から受ける内部クロックに応じて、チップセレクト信号／ＣＳ、行アドレスストローブ信号／ＲＡＳ、列アドレスストローブ信号／ＣＡＳおよびライトイネーブル信号／ＷＥを取込んでラッチし、制御回路２８へ出力する。アドレスバッファ２４は、クロックバッファ２２から受ける内部クロックに応じてアドレス信号Ａ０〜Ａｎを取込んでラッチし、内部アドレス信号を発生して行アドレスデコーダ３０および列アドレスデコーダ３２へ出力する。
【００２０】
データ入出力端子１８は、半導体記憶装置１０において読み書きされるデータを外部とやり取りする端子であって、データ書込時は外部から入力されるデータＤＱ０〜ＤＱｉ（ｉは自然数）を受け、データ読出時はデータＤＱ０〜ＤＱｉを外部へ出力する。
【００２１】
入出力バッファ２６は、データ書込時は、クロックバッファ２２から受ける内部クロックに応じてデータＤＱ０〜ＤＱｉを取込んでラッチし、内部データＩＤＱをメモリアレイ３４へ出力する。一方、入出力バッファ２６は、データ読出時は、クロックバッファ２２から受ける内部クロックに応じて、メモリアレイ３４から受ける内部データＩＤＱをデータ入出力端子１８へ出力する。
【００２２】
制御回路２８は、クロックバッファ２２から受ける内部クロックに応じて制御信号バッファ２０からコマンド制御信号を取込み、取込んだコマンド制御信号に基づいて行アドレスデコーダ３０、列アドレスデコーダ３２および入出力バッファ２６を制御する。これによって、データＤＱ０〜ＤＱｉのメモリアレイ３４への読み書きが行なわれる。
【００２３】
行アドレスデコーダ３０は、制御回路２８からの指示に基づいて、アドレス信号Ａ０〜Ａｎに対応するメモリアレイ３４上のワード線を選択し、図示されないワードドライバによって選択されたワード線を活性化する。また、列アドレスデコーダ３２は、制御回路２８からの指示に基づいて、アドレス信号Ａ０〜Ａｎに対応するメモリアレイ３４上のビット線対を選択する。
【００２４】
メモリアレイ３４は、データを記憶するメモリセルが行列状に配列されたメモリブロックと、センスアンプと、入出力制御回路とを含む。メモリブロックは、各行に対応するワード線を介して行アドレスデコーダ３０と接続され、また、各列に対応するビット線対を介してセンスアンプと接続される。
【００２５】
データ書込時は、入出力バッファ２６から受ける内部データＩＤＱを入出力制御回路が受けると、入出力制御回路は、その受けた内部データＩＤＱをセンスアンプへ出力する。センスアンプは、内部データＩＤＱの論理レベルに応じて、列アドレスデコーダ３２によって選択されたビット線および相補ビット線の電圧レベルをそれぞれ電源電圧Ｖｄｄｓおよび接地電圧ＧＮＤまたは接地電圧ＧＮＤおよび電源電圧Ｖｄｄｓにする。これによって、行アドレスデコーダ３０によって活性化されたワード線と、列アドレスデコーダ３２によって選択され、センスアンプによって上記電圧レベルにされたビット線対とに接続されるメモリブロック上のメモリセルに内部データＩＤＱが書込まれる。
【００２６】
一方、データ読出時は、データ読出前に列アドレスデコーダ３２によって選択されたビット線対をセンスアンプが電圧Ｖｄｄｓ／２にプリチャージし、選択されたビット線対において読出データに対応する微小電圧変化が発生すると、センスアンプは、その微小電圧変化を検出／増幅して読出データの論理レベルを判定し、入出力制御回路へ出力する。そして、入出力制御回路は、センスアンプから受けた読出データを入出力バッファ２６へ出力する。
【００２７】
図２は、図１に示したメモリアレイ３４の構成を概略的に説明するためのブロック図である。
【００２８】
図２を参照して、メモリアレイ３４は、メモリブロックＢＬ１，ＢＬ２，ＢＬ３，…と、センスアンプＳＡ１，ＳＡ２，ＳＡ３，…と、ゲート回路４６．１，４６．２，４６．３，…とを含む。
【００２９】
メモリブロックＢＬ１，ＢＬ２，ＢＬ３，…は、行列状に配置された複数のメモリセルを含む記憶素子群である。センスアンプＳＡ１，ＳＡ２，ＳＡ３，…は、隣接する２つのメモリブロックに共有されるシェアードセンスアンプである。ゲート回路４６．１，４６．２，４６．３，…は、ＮチャネルＭＯＳトランジスタで構成され、後述するＢＬＩ制御回路から受けるゲート電圧に応じて、データ授受の際に、隣接する２つのメモリブロックのいずれか一方を対応するセンスアンプと接続し、他方のメモリブロックをそのセンスアンプから分離する。また、ゲート回路４６．１，４６．２，４６．３，…は、単に接続／分離回路として機能するだけでなく、ＢＬＩ制御回路から受けるゲート電圧のレベルに応じて抵抗値を変化させる可変抵抗回路として機能する。
【００３０】
また、メモリアレイ３４は、ＢＬＩ制御回路４２．１，４２．２，４２．３，…と、信号生成回路４８とをさらに含む。なお、信号生成回路４８は、図１に示した制御回路２８に含まれるようにしてもよい。
【００３１】
ＢＬＩ制御回路４２．１，４２．２，４２．３，…は、対応するゲート回路を構成するＮチャネルＭＯＳトランジスタのゲート電圧を制御する。ＢＬＩ制御回路４２．１，４２．２，４２．３，…は、信号生成回路４８から内部信号φＥ，φＰを受け、また、隣接するメモリブロックに対応する行アドレスデコーダからその隣接するメモリブロックが選択されているか否かを示すブロック選択信号ＢＳｉを受け、それらの信号に基づいて選択した電圧をゲート電圧として、対応するゲート回路へ出力する。
【００３２】
信号生成回路４８は、内部ＲＡＳ信号ｉｎｔ．ＲＡＳおよびテストモード信号ＴＥＳＴを受け、それらの信号に基づいて内部信号φＥ，φＰを生成して各ＢＬＩ制御回路へ出力する。ＢＬＩ制御回路および信号生成回路４８の詳細については、後ほど回路構成を説明する際に述べる。
【００３３】
図３は、図１に示したメモリアレイ３４の回路図である。なお、図３においては、図示の関係上、１つのセンスアンプ周辺の回路のみが示されているが、実際には、その他の部分の構成は、図２に示したように繰返し構成となっている。以下では、図３に示された範囲で説明を行なう。また、特に必要がない場合は、構成数を示す符号（センスアンプＳＡ１の「１」など）は付せずに説明を行なう。
【００３４】
図３を参照して、メモリアレイ３４は、ワード線ＷＬ０とビット線／ＢＬＬとの交点に対応して設けられるメモリセルＭＣ０と、ワード線ＷＬ１とビット線ＢＬＬとの交点に対応して設けられるメモリセルＭＣ１と、ワード線ＷＬ２とビット線／ＢＬＲとの交点に対応して設けられるメモリセルＭＣ２と、ワード線ＷＬ３とビット線ＢＬＲとの交点に対応して設けられるメモリセルＭＣ３とを含む。
【００３５】
メモリセルＭＣ０は、一方端がセルプレートＣＰに接続されるキャパシタＣ０と、キャパシタＣ０の他方端とビット線／ＢＬＬとの間に接続され、ワード線ＷＬ０にゲートが接続されるＮチャネルＭＯＳトランジスタＮ０とを含む。メモリセルＭＣ１〜ＭＣ３も、メモリセルＭＣ０と同様の構成を有しており、各メモリセルの構成の説明は繰返さない。
【００３６】
また、メモリアレイ３４は、センスアンプＳＡと、イコライズ回路５８，６０と、Ｉ／Ｏ接続回路６２と、ゲート回路６４，６６とを含む。
【００３７】
センスアンプＳＡは、ＰチャネルＭＯＳトランジスタＰ１，Ｐ２と、ＮチャネルＭＯＳトランジスタＮ１，Ｎ２と、センスアンプノードＳＡＮ，／ＳＡＮとを含む。ＰチャネルＭＯＳトランジスタＰ１は、駆動電圧ＳＰが印加されるノードとセンスアンプノードＳＡＮとの間に接続され、センスアンプノード／ＳＡＮにゲートが接続される。ＰチャネルＭＯＳトランジスタＰ２は、駆動電圧ＳＰが印加されるノードとセンスアンプノード／ＳＡＮとの間に接続され、センスアンプノードＳＡＮにゲートが接続される。ＮチャネルＭＯＳトランジスタＮ１は、駆動電圧ＳＮが印加されるノードとセンスアンプノードＳＡＮとの間に接続され、センスアンプノード／ＳＡＮにゲートが接続される。ＮチャネルＭＯＳトランジスタＮ２は、駆動電圧ＳＮが印加されるノードとセンスアンプノード／ＳＡＮとの間に接続され、センスアンプノードＳＡＮにゲートが接続される。
【００３８】
センスアンプＳＡは、駆動電圧ＳＰ，ＳＮによって制御される。すなわち、駆動電圧ＳＰとして電源電圧Ｖｄｄｓを与え、駆動電圧ＳＮとして接地電圧ＧＮＤを与えることによって、センスアンプＳＡが活性化される。
【００３９】
イコライズ回路５８は、ＮチャネルＭＯＳトランジスタＮ３〜Ｎ５を含む。ＮチャネルＭＯＳトランジスタＮ３は、電位ＶＢＬが与えられるノードとビット線ＢＬＬとの間に接続され、信号ＢＬＥＱＬをゲートに受ける。ＮチャネルＭＯＳトランジスタＮ４は、電位ＶＢＬが与えられるノードとビット線／ＢＬＬとの間に接続され、信号ＢＬＥＱＬをゲートに受ける。ＮチャネルＭＯＳトランジスタＮ５は、ビット線ＢＬＬとビット線／ＢＬＬとの間に接続され、信号ＢＬＥＱＬをゲートに受ける。
【００４０】
イコライズ回路５８は、ゲート回路６４がビット線対ＢＬＬ，／ＢＬＬをセンスアンプノード対ＳＡＮ，／ＳＡＮと電気的に分離しているとき、信号ＢＬＥＱＬが活性化されると、ビット線対ＢＬＬ，／ＢＬＬを電位ＶＢＬにイコライズする。
【００４１】
イコライズ回路６０は、信号ＢＬＥＱＬに代えて信号ＢＬＥＱＲを受ける点でイコライズ回路５８と異なるが、回路構成は、イコライズ回路５８と同じであるので、その説明は繰返さない。
【００４２】
イコライズ回路６０は、ゲート回路６６がビット線対ＢＬＲ，／ＢＬＲをセンスアンプノード対ＳＡＮ，／ＳＡＮと電気的に分離しているとき、信号ＢＬＥＱＲが活性化されると、ビット線対ＢＬＲ，／ＢＬＲを電位ＶＢＬにイコライズする。
【００４３】
Ｉ／Ｏ接続回路６２は、ＮチャネルＭＯＳトランジスタＮ９，Ｎ１０を含む。ＮチャネルＭＯＳトランジスタＮ９は、ローカルＩＯ線ＬＩＯとセンスアンプノードＳＡＮとの間に接続され、列選択信号Ｙｉをゲートに受ける。ＮチャネルＭＯＳトランジスタＮ１０は、ローカルＩＯ線／ＬＩＯとセンスアンプノード／ＳＡＮとの間に接続され、列選択信号Ｙｉをゲートに受ける。
【００４４】
Ｉ／Ｏ接続回路６２は、列選択信号Ｙｉが活性化されると、ローカルＩＯ線ＬＩＯをセンスアンプノードＳＡＮと電気的に接続し、ローカルＩＯ線／ＬＩＯをセンスアンプノード／ＳＡＮと電気的に接続する。
【００４５】
ゲート回路６４は、ＮチャネルＭＯＳトランジスタＮ１１，Ｎ１２を含む。ＮチャネルＭＯＳトランジスタＮ１１は、ビット線ＢＬＬとセンスアンプノードＳＡＮとの間に接続され、ビット線接続信号ＢＬＩＬをゲートに受ける。ＮチャネルＭＯＳトランジスタＮ１２は、ビット線／ＢＬＬとセンスアンプノード／ＳＡＮとの間に接続され、ビット線接続信号ＢＬＩＬをゲートに受ける。
【００４６】
ビット線接続信号ＢＬＩＬは、動作状態に応じて、その電圧レベルが電圧Ｖｄｄｐ，Ｖｐｐおよび接地電圧ＧＮＤのいずれかを取り得る信号である。電圧Ｖｄｄｐは、周辺回路用の電源電圧である。電圧Ｖｐｐは、書込電圧ＶｄｄｓよりもＮチャネルＭＯＳトランジスタＮ１１，Ｎ１２のしきい値電圧Ｖｔｈ以上の電圧レベルである。
【００４７】
ゲート回路６４は、ビット線接続信号ＢＬＩＬの電圧レベルが接地電圧ＧＮＤのときは、ビット線対ＢＬＬ，／ＢＬＬをそれぞれセンスアンプノード対ＳＡＮ，／ＳＡＮと電気的に分離する。また、ゲート回路６４は、ビット線接続信号ＢＬＩＬの電圧レベルが電圧Ｖｐｐのときは、ビット線対ＢＬＬ，／ＢＬＬをそれぞれセンスアンプノード対ＳＡＮ，／ＳＡＮと電気的に完全に接続する。
【００４８】
さらに、ゲート回路６４は、ビット線接続信号ＢＬＩＬの電圧レベルが電圧Ｖｄｄｐのときは、ビット線対ＢＬＬ，／ＢＬＬをそれぞれセンスアンプノード対ＳＡＮ，／ＳＡＮと電気的に接続するが、ビット線接続信号ＢＬＩＬの電圧レベルが電圧Ｖｐｐのときと比べて抵抗値の高い状態で接続する。電圧Ｖｄｄｐは、電圧（Ｖｄｄｓ＋Ｖｔｈ）よりも低く、ＮチャネルＭＯＳトランジスタＮ１１，Ｎ１２は、電圧Ｖｐｐよりも低い電圧Ｖｄｄｐをゲートに受けているとき、その抵抗値が電圧Ｖｐｐを受けているときに比べて高くなるからである。
【００４９】
ゲート回路６６は、ＮチャネルＭＯＳトランジスタＮ１３，Ｎ１４を含む。ＮチャネルＭＯＳトランジスタＮ１３は、ビット線ＢＬＲとセンスアンプノードＳＡＮとの間に接続され、ビット線接続信号ＢＬＩＲをゲートに受ける。ＮチャネルＭＯＳトランジスタＮ１４は、ビット線／ＢＬＲとセンスアンプノード／ＳＡＮとの間に接続され、ビット線接続信号ＢＬＩＲをゲートに受ける。
【００５０】
ビット線接続信号ＢＬＩＲも、ビット線接続信号ＢＬＩＬと同様に、動作状態に応じて、その電圧レベルが電圧Ｖｄｄｐ，Ｖｐｐおよび接地電圧ＧＮＤのいずれかを取り得る信号である。すなわち、ゲート回路６６は、ビット線接続信号ＢＬＩＲの電圧レベルが接地電圧ＧＮＤのときは、ビット線対ＢＬＲ，／ＢＬＲをそれぞれセンスアンプノード対ＳＡＮ，／ＳＡＮと電気的に分離し、ビット線接続信号ＢＬＩＲの電圧レベルが電圧Ｖｐｐのときは、ビット線対ＢＬＲ，／ＢＬＲをそれぞれセンスアンプノード対ＳＡＮ，／ＳＡＮと電気的に完全に接続する。また、ビット線接続信号ＢＬＩＲの電圧レベルが電圧Ｖｄｄｐのときは、ゲート回路６６は、ビット線対ＢＬＲ，／ＢＬＲをそれぞれセンスアンプノード対ＳＡＮ，／ＳＡＮと電気的に接続するが、ビット線接続信号ＢＬＩＲの電圧レベルが電圧Ｖｐｐのときと比べて抵抗値の高い状態で接続する。
【００５１】
図４は、図２に示したＢＬＩ制御回路の構成を示す回路図である。各ＢＬＩ制御回路には、ビット線接続信号ＢＬＩＲｉ（ｉは自然数）およびビット線接続信号ＢＬＩＬｉを生成する回路が含まれるが、図４においては、ビット線接続信号ＢＬＩＲｉを生成する回路について示されている。ビット線接続信号ＢＬＩＬｉを生成する回路については、図４に示すビット線接続信号ＢＬＩＲｉを生成する回路において入力信号がカッコ書きで示される信号に置き換わるのみであり、その回路構成は同じであるので、説明は繰返さない。
【００５２】
図４を参照して、ＢＬＩ制御回路４２．１〜４２．４の各々は、ＮＡＮＤゲートＧ１，Ｇ２，Ｇ４と、インバータＧ３，Ｇ５，Ｇ６と、ＰチャネルＭＯＳトランジスタＰ３〜Ｐ７と、ＮチャネルＭＯＳトランジスタＮ１５〜Ｎ２０と、ノードＮＤ１〜ＮＤ８とからなる。
【００５３】
ＮＡＮＤゲートＧ１は、ブロック選択信号ＢＳｉおよび内部信号φＰの論理積を演算し、その演算結果を反転した信号をノードＮＤ１に出力する。ここで、内部信号φＰは、信号発生回路４８から出力される信号であって、ビット線接続信号ＢＬＩＲｉを電圧Ｖｐｐレベルにする期間を決める信号である。
【００５４】
ＰチャネルＭＯＳトランジスタＰ３は、電圧Ｖｐｐが印加された電源ノード（以下、「電源ノードＶｐｐ」とも称する。）とノードＮＤ３との間に接続され、ノードＮＤ４にゲートが接続される。ＰチャネルＭＯＳトランジスタＰ４は、電源ノードＶｐｐとノードＮＤ４との間に接続され、ノードＮＤ３にゲートが接続される。
【００５５】
ＮチャネルＭＯＳトランジスタＮ１５は、接地電圧ＧＮＤが印加されたノード（以下、「接地ノードＧＮＤ」とも称する。）とノードＮＤ３との間に接続され、ＮＡＮＤゲートＧ１からの出力信号をゲートに受ける。インバータＧ３は、ＮＡＮＤゲートＧ１からの出力信号を反転した信号を出力する。ＮチャネルＭＯＳトランジスタＮ１６は、ノードＮＤ４と接地ノードＧＮＤとの間に接続され、インバータＧ３からの出力信号をゲートに受ける。
【００５６】
ＮＡＮＤゲートＧ２は、ブロック選択信号ＢＳｉ−１および内部信号φＥの論理積を演算し、その演算結果を反転した信号をノードＮＤ２に出力する。ここで、内部信号φＥは、信号発生回路４８から出力される信号であって、ビット線接続信号ＢＬＩＲｉを接地電圧ＧＮＤに立下げるための信号である。ＮＡＮＤゲートＧ４は、ＮＡＮＤゲートＧ１，Ｇ２からの出力信号の論理積を演算し、その演算結果を反転した信号をノードＮＤ５に出力する。
【００５７】
インバータＧ５は、ＮＡＮＤゲートＧ４からの出力信号を反転した信号を出力する。ＰチャネルＭＯＳトランジスタＰ５は、電源ノードＶｐｐとノードＮＤ６との間に接続され、ノードＮＤ７にゲートが接続される。ＰチャネルＭＯＳトランジスタＰ６は、電源ノードＶｐｐとノードＮＤ７との間に接続され、ノードＮＤ６にゲートが接続される。
【００５８】
ＮチャネルＭＯＳトランジスタＮ１７は、ノードＮＤ６と接地ノードＧＮＤとの間に接続され、インバータＧ５からの出力信号をゲートに受ける。ＮチャネルＭＯＳトランジスタＮ１８は、ノードＮＤ７と接地ノードＧＮＤとの間に接続され、ＮＡＮＤゲートＧ４からの出力信号をゲートに受ける。
【００５９】
ＮチャネルＭＯＳトランジスタＮ１９は、電圧Ｖｄｄｐが印加された電源ノード（以下、「電源ノードＶｄｄｐ」とも称する。）と出力ノードであるノードＮＤ８との間に接続され、ノードＮＤ７にゲートが接続される。ＰチャネルＭＯＳトランジスタＰ７は、電源ノードＶｐｐとノードＮＤ８との間に接続され、ノードＮＤ４にゲートが接続される。インバータＧ６は、ＮＡＮＤゲートＧ２からの出力信号を反転した信号を出力する。ＮチャネルＭＯＳトランジスタＮ２０は、ノードＮＤ８と接地ノードＧＮＤとの間に接続され、インバータＧ６からの出力信号をゲートに受ける。
【００６０】
図５は、図２に示した信号生成回路の構成を示す回路図である。
図５を参照して、信号生成回路４８は、ＮＯＲゲートＧ７，Ｇ１６と、ＮＡＮＤゲートＧ１４と、インバータＧ８〜Ｇ１３，Ｇ１５と、キャパシタＣ１〜Ｃ４と、ノードＮＤ９〜ＮＤ１２とからなる。
【００６１】
インバータＧ８，Ｇ９およびキャパシタＣ１，Ｃ２は、遅延回路を構成する（以下、この遅延回路を「第１の遅延回路」とも称する。）。ＮＯＲゲートＧ７は、内部ＲＡＳ信号ｉｎｔ．ＲＡＳおよび第１の遅延回路からの出力信号の論理和を演算し、その演算結果を反転した信号をノードＮＤ１１へ出力する。ここで、内部ＲＡＳ信号ｉｎｔ．ＲＡＳは、アクティベートコマンド（ＡＣＴコマンド）が入力されてからプリチャージコマンド（ＰＲＥコマンド）が入力されるまでのワード線が活性化される期間、Ｈレベルとなる信号である。そして、インバータＧ１０は、ＮＯＲゲートＧ７からの出力信号を反転した信号を内部信号φＥとして出力する。
【００６２】
インバータＧ１１，Ｇ１２およびキャパシタＣ３，Ｃ４は、遅延回路を構成する（以下、この遅延回路を「第２の遅延回路」とも称する。）。インバータＧ１３は、テストモード信号ＴＥＳＴを反転した信号を出力する。ここで、テストモード信号ＴＥＳＴは、この半導体記憶装置１０の書込動作マージンをテストするテストモード時にＨレベルとなる信号である。
【００６３】
ＮＡＮＤゲートＧ１４は、第２の遅延回路およびインバータＧ１３からの出力信号の論理積を演算し、その演算結果を反転した信号を出力する。インバータＧ１５は、ＮＡＮＤゲートＧ１４からの出力信号を反転した信号を出力する。そして、ＮＯＲゲートＧ１６は、ＮＯＲゲートＧ７およびインバータＧ１５からの出力信号の論理和を演算し、その演算結果を反転した信号を内部信号φＰとして出力する。
【００６４】
図６は、図５に示した信号発生回路４８の動作波形図である。
図６および図５を参照して、時刻Ｔ１においてＡＣＴコマンドが入力され、内部ＲＡＳ信号ｉｎｔ．ＲＡＳがＨレベルになると、直ちに内部信号φＥはＨレベルになる。ここで、テストモード時は、テストモード信号ＴＥＳＴがＨレベルであり、インバータＧ１５の出力がＬレベルに固定されているので、内部ＲＡＳ信号ｉｎｔ．ＲＡＳがＨレベルになると、内部信号φＰも直ちにＬ（論理ロー）レベルからＨレベルとなる。
【００６５】
一方、通常動作時は、テストモード信号ＴＥＳＴがＬレベルであるので、内部ＲＡＳ信号ｉｎｔ．ＲＡＳがＨレベルとなり第２の遅延回路による遅延時間が経過した後、ＮＡＮＤゲートＧ１４の出力がＬレベルからＨレベルに反転し、その結果、内部信号φＰがＨレベルとなる。
【００６６】
そして、時刻Ｔ２においてＰＲＥコマンドが入力されると、内部ＲＡＳ信号ｉｎｔ．ＲＡＳがＬレベルとなり、第１および第２の遅延回路による遅延時間経過後の時刻Ｔ３において、内部信号φＥ，φＰは、それぞれＬレベルとなる。
【００６７】
図７は、図４に示したＢＬＩ制御回路により発生されるビット線接続信号ＢＬＩＲｉの電圧状態を示す図である。
【００６８】
図７および図４を参照して、ブロック選択信号ＢＳｉ−１が活性化されているとき、内部信号φＥがＨレベルになると、ＮチャネルＭＯＳトランジスタＮ２０がＯＮし、ＢＬＩ制御回路の出力ノードであるノードＮＤ８の電圧レベルすなわちビット線接続信号ＢＬＩＲｉの電圧レベルは、接地電圧ＧＮＤとなる。
【００６９】
ブロック選択信号ＢＳｉが活性化されているときは、内部信号φＰがＨレベルになると、ノードＮＤ４，ＮＤ７およびインバータＧ６の出力の電圧レベルは、いずれもＬレベルになる。そうすると、ＰチャネルＭＯＳトランジスタＰ７およびＮチャネルＭＯＳトランジスタＮ１９，Ｎ２０は、それぞれＯＮ，ＯＦＦ，ＯＦＦとなるので、ビット線接続信号ＢＬＩＲｉの電圧レベルは、電圧Ｖｐｐとなる。
【００７０】
また、ブロック選択信号ＢＳｉ−１，ＢＳｉのいずれも選択されていないときは、ノードＮＤ４，ＮＤ７およびインバータＧ６の出力の電圧レベルは、Ｈレベル，Ｈレベル，Ｌレベルになる。そうすると、ＰチャネルＭＯＳトランジスタＰ７およびＮチャネルＭＯＳトランジスタＮ１９，Ｎ２０は、それぞれＯＦＦ，ＯＮ，ＯＦＦとなるので、ビット線接続信号ＢＬＩＲｉの電圧レベルは、電圧Ｖｄｄｐとなる。
【００７１】
図８は、図４に示したＢＬＩ制御回路により発生されるビット線接続信号ＢＬＩＬｉの電圧状態を示す図である。
【００７２】
図８および図４を参照して、ビット線接続信号ＢＬＩＬｉを生成する回路については、上述したように、ビット線接続信号ＢＬＩＲｉを生成する回路において、入力信号であるブロック選択信号ＢＳｉ，ＢＳｉ−１がそれぞれ入れ替わっているのみであるので、ブロック選択信号ＢＳｉが活性化されているとき、内部信号φＥがＨレベルになると、ビット線接続信号ＢＬＩＬｉの電圧レベルは、接地電圧ＧＮＤとなる。
【００７３】
また、ブロック選択信号ＢＳｉ−１が活性化されているときは、内部信号φＰがＨレベルになると、ビット線接続信号ＢＬＩＬｉの電圧レベルは、電圧Ｖｐｐとなる。さらに、ブロック選択信号ＢＳｉ−１，ＢＳｉのいずれも選択されていないときは、ビット線接続信号ＢＬＩＬｉの電圧レベルは、電圧Ｖｄｄｐとなる。
【００７４】
図９は、図３に示したメモリアレイ３４の通常動作時の動作波形図である。
図９を参照して、時刻Ｔ１前においては、ＢＬＩ制御回路は、ビット線接続信号ＢＬＩＬ，ＢＬＩＲをいずれも電圧Ｖｄｄｐレベルで出力する。時刻Ｔ１において、ＡＣＴコマンドが入力され、メモリセルＭＣ１が含まれるメモリブロックが選択されると、ＢＬＩ制御回路は、ビット線接続信号ＢＬＩＲを接地電圧ＧＮＤで出力し、ビット線対ＢＬＲ，／ＢＬＲがセンスアンプＳＡから切離される。
【００７５】
時刻Ｔ２において、ワード線ＷＬ１が活性化されると、メモリセルＭＣ１に記憶されているデータに応じてビット線ＢＬＬおよびセンスアンプノードＳＡＮの電位が微小変化する。そして、時刻Ｔ３において、駆動電圧ＳＰ，ＳＮとしてそれぞれ書込電圧Ｖｄｄｓおよび接地電圧ＧＮＤが与えられ、センスアンプＳＡが活性化されると、センスアンプノード対ＳＡＮ，／ＳＡＮの電圧レベルが互いに反対方向に増幅される。
【００７６】
時刻Ｔ４において、センスアンプＳＡによる増幅動作の初期期間が経過すると、ＢＬＩ制御回路は、ビット線接続信号ＢＬＩＬの電圧レベルを電圧Ｖｄｄｐから電圧Ｖｐｐに上昇させる。この初期時間は、図５に示した第２の遅延回路による遅延時間に対応する。
【００７７】
時刻Ｔ５以降は復帰動作であり、時刻Ｔ５において、ワード線ＷＬ１が不活性化され、時刻Ｔ６において、ＢＬＩ制御回路は、ビット線接続信号ＢＬＩＬ，ＢＬＩＲの電圧レベルを電圧Ｖｄｄｐに復帰する。
【００７８】
図１０は、図３に示したメモリアレイ３４のテストモード時の動作波形図である。
【００７９】
図１０を参照して、時刻Ｔ１前においては、ＢＬＩ制御回路は、通常動作時と同様に、ビット線接続信号ＢＬＩＬ，ＢＬＩＲをいずれも電圧Ｖｄｄｐレベルで出力する。時刻Ｔ１において、ＡＣＴコマンドが入力され、メモリセルＭＣ１が含まれるメモリブロックが選択されると、ＢＬＩ制御回路は、ビット線接続信号ＢＬＩＲを接地電圧ＧＮＤで出力し、ビット線対ＢＬＲ，／ＢＬＲをセンスアンプＳＡから切離すとともに、ビット線接続信号ＢＬＩＬの電圧レベルを電圧Ｖｄｄｐから電圧Ｖｐｐに上昇させる。これによって、書込動作マージンをテストするために電圧Ｖｄｄｐを低くしてＶｄｄｓを高くしていても、上述したようなセンス不良が生じることはなく、十分に書込動作マージンのテストを行なうことができる
そして、時刻Ｔ２において、ワード線ＷＬ１が活性化されると、メモリセルＭＣ１に記憶されているデータに応じてビット線ＢＬＬおよびセンスアンプノードＳＡＮの電位が微小変化し、時刻Ｔ３において、駆動電圧ＳＰ，ＳＮとしてそれぞれ書込電圧Ｖｄｄｓおよび接地電圧ＧＮＤが与えられ、センスアンプＳＡが活性化されると、センスアンプノード対ＳＡＮ，／ＳＡＮの電圧レベルが互いに反対方向に増幅される。
【００８０】
時刻Ｔ４以降の動作は、図９に示した通常動作時の時刻Ｔ５以降と同じであり、その説明は繰返さない。
【００８１】
以上のように、実施の形態１による半導体記憶装置１０によれば、テストモード時、ＡＣＴコマンドが入力されるとビット線接続信号の電圧レベルを電圧Ｖｐｐに上昇させるので、書込動作マージンテストのために周辺回路用の電圧Ｖｄｄｐの電圧レベルを低くしても、メモリセルからビット線対に読出されたデータがセンスアンプへ十分に伝達され、したがってセンス不良を起こすことなく、十分な書込動作マージンのテストを行なうことができる。
【００８２】
［実施の形態２］
テストモード時、実施の形態１では、ＡＣＴコマンドの入力に応じてビット線接続信号の電圧レベルを電圧Ｖｄｄｐから電圧Ｖｐｐに上昇させるが、実施の形態２では、スタンバイ期間中、電圧Ｖｐｐとされる。すなわち、ビット線対をセンスアンプから分離するとき以外は、常時ビット線接続信号の電圧レベルは、電圧Ｖｐｐに維持される。
【００８３】
実施の形態２による半導体記憶装置１０Ａは、実施の形態１による半導体記憶装置１０とＢＬＩ制御回路の構成が異なるのみで、その他の構成は同じである。したがって、ＢＬＩ制御回路を除くその他の回路構成の説明は繰返さない。
【００８４】
図１１は、実施の形態２による半導体記憶装置１０ＡにおけるＢＬＩ制御回路の構成を示す回路図である。なお、この図１１においても、図４と同様に、ビット線接続信号ＢＬＩＲｉを生成する回路について示されており、ビット線接続信号ＢＬＩＬｉを生成する回路については、図１１に示すビット線接続信号ＢＬＩＲｉを生成する回路において入力信号がカッコ書きで示される信号に置き換わるのみであり、回路構成は同じであるので、その説明は繰返さない。
【００８５】
図１１を参照して、半導体記憶装置１０ＡにおけるＢＬＩ制御回路４２．１Ａ〜４２．４Ａの各々は、図４に示した実施の形態１による半導体記憶装置１０におけるＢＬＩ制御回路４２．１〜４２．４の各々の構成において、ＮＡＮＤゲートＧ１に代えてＡＮＤゲートＧ１７，Ｇ１８およびＮＯＲゲートＧ１９を含み、また、ＮＡＮＤゲートＧ４に代えてＮＡＮＤゲートＧ２１を含み、さらに、インバータＧ２０を含む。
【００８６】
ＡＮＤゲートＧ１７は、ブロック選択信号ＢＳｉおよび内部信号φＰの論理積を演算した信号を出力する。ＡＮＤゲートＧ１８は、テストモード信号ＴＥＳＴおよびＮＡＮＤゲートＧ２からの出力信号の論理積を演算した信号を出力する。ＮＯＲゲートＧ１９は、ＡＮＤゲートＧ１７，Ｇ１８からの出力信号の論理和を演算し、その演算結果を反転した信号をノードＮＤ１へ出力する。
【００８７】
インバータＧ２０は、テストモード信号ＴＥＳＴを反転した信号を出力する。ＮＡＮＤゲートＧ２１は、ＮＯＲゲートＧ１９、インバータＧ２０およびＮＡＮＤゲートＧ２からの出力信号の論理積を演算し、その演算結果を反転した信号をノードＮＤ５へ出力する。
【００８８】
その他の構成は、図４に示した実施の形態１による半導体記憶装置１０におけるＢＬＩ制御回路４２．１〜４２．４の各々の構成と同じであるので、説明は繰返さない。
【００８９】
図１２は、図１１に示したＢＬＩ制御回路により発生されるビット線接続信号ＢＬＩＲｉのテストモード時の電圧状態を示す図である。
【００９０】
図１２および図１１を参照して、ブロック選択信号ＢＳｉ−１が活性化されているとき、内部信号φＥがＨレベルになると、ＮチャネルＭＯＳトランジスタＮ２０がＯＮし、ビット線接続信号ＢＬＩＲｉの電圧レベルは、接地電圧ＧＮＤとなる。
【００９１】
ブロック選択信号ＢＳｉが活性化されているときは、内部信号φＰがＨレベルになると、ノードＮＤ１，ＮＤ５はそれぞれＬレベル，Ｈレベルとなり、ノードＮＤ４，ＮＤ７およびインバータＧ６の出力の電圧レベルは、いずれもＬレベルになる。したがって、この場合は、ビット線接続信号ＢＬＩＲｉの電圧レベルは、実施の形態１におけるＢＬＩ制御回路と同様に、電圧Ｖｐｐとなる。
【００９２】
一方、ブロック選択信号ＢＳｉ−１，ＢＳｉのいずれも選択されていないときは、テストモード信号ＴＥＳＴがＨレベルであるので、ノードＮＤ１はＬレベルとなり、また、ノードＮＤ５はＨレベルに固定される。したがって、ノードＮＤ４，ＮＤ７およびインバータＧ６の出力の電圧レベルは、いずれもＬレベルになる。そうすると、ＰチャネルＭＯＳトランジスタＰ７およびＮチャネルＭＯＳトランジスタＮ１９，Ｎ２０は、それぞれＯＮ，ＯＦＦ，ＯＦＦとなるので、ビット線接続信号ＢＬＩＲｉの電圧レベルは、電圧Ｖｐｐとなる。
【００９３】
なお、通常動作時においては、ブロック選択信号ＢＳｉ−１，ＢＳｉのいずれも選択されていないとき、ノードＮＤ１，ＮＤ５は、それぞれＨレベル，Ｌレベルとなる。したがって、ノードＮＤ４，ＮＤ７およびインバータＧ６の出力の電圧レベルは、それぞれＨレベル，Ｈレベル，Ｌレベルになる。そうすると、ＰチャネルＭＯＳトランジスタＰ７およびＮチャネルＭＯＳトランジスタＮ１９，Ｎ２０は、それぞれＯＦＦ，ＯＮ，ＯＦＦとなるので、ビット線接続信号ＢＬＩＲｉの電圧レベルは、電圧Ｖｄｄｐとなる。
【００９４】
図１３は、図１１に示したＢＬＩ制御回路により発生されるビット線接続信号ＢＬＩＬｉのテストモード時の電圧状態を示す図である。
【００９５】
図１３および図１１を参照して、ビット線接続信号ＢＬＩＬｉを生成する回路については、上述したように、ビット線接続信号ＢＬＩＲｉを生成する回路において、入力信号であるブロック選択信号ＢＳｉ，ＢＳｉ−１がそれぞれ入れ替わっているのみであるので、ブロック選択信号ＢＳｉが活性化されているとき、内部信号φＥがＨレベルになると、ビット線接続信号ＢＬＩＬｉの電圧レベルは、接地電圧ＧＮＤとなる。
【００９６】
また、ブロック選択信号ＢＳｉ−１が活性化されているときは、内部信号φＰがＨレベルになると、ビット線接続信号ＢＬＩＬｉの電圧レベルは、電圧Ｖｐｐとなる。さらに、ブロック選択信号ＢＳｉ−１，ＢＳｉのいずれも選択されていないときも、ビット線接続信号ＢＬＩＬｉの電圧レベルは、電圧Ｖｐｐとなる。
【００９７】
なお、通常動作時においては、ブロック選択信号ＢＳｉ−１，ＢＳｉのいずれも選択されていないとき、ビット線接続信号ＢＬＩＬｉの電圧レベルは、ビット線接続信号ＢＬＩＲｉと同様に、電圧Ｖｄｄｐとなる。
【００９８】
図１４は、実施の形態２による半導体記憶装置１０Ａにおけるメモリアレイ３４のテストモード時の動作波形図である。
【００９９】
図１４を参照して、時刻Ｔ１にＡＣＴコマンドが入力される前のスタンバイ期間において、ＢＬＩ制御回路は、ビット線接続信号ＢＬＩＬ，ＢＬＩＲをいずれも電圧Ｖｐｐで出力する。
【０１００】
時刻Ｔ１において、ＡＣＴコマンドが入力され、メモリセルＭＣ１が含まれるメモリブロックが選択されると、ＢＬＩ制御回路は、ビット線接続信号ＢＬＩＲを接地電圧ＧＮＤで出力し、ビット線対ＢＬＲ，／ＢＬＲをセンスアンプＳＡから切離す。一方、ビット線接続信号ＢＬＩＬは、スタンバイ期間中から電圧Ｖｐｐのままである。したがって、書込動作マージンをテストするために電圧Ｖｄｄｐを低くしてＶｄｄｓを高くしても、上述したようなセンス不良が生じることはなく、十分な書込動作マージンのテストを行なうことができる。
【０１０１】
時刻Ｔ２以降の動作は、図１０において説明した実施の形態１による半導体記憶装置１０のテストモード時の動作波形と同じであるので、その説明は繰返さない。
【０１０２】
以上のように、実施の形態２による半導体記憶装置１０Ａによれば、テストモード時、ビット線対をセンスアンプから分離するとき以外は、ビット線接続信号の電圧レベルを常時電圧Ｖｐｐにしているので、書込動作マージンテストのために周辺回路用の電圧Ｖｄｄｐの電圧レベルを低くしても、実施の形態１による半導体記憶装置１０と同様に、メモリセルからビット線対に読出されたデータがセンスアンプへ十分に伝達され、したがってセンス不良を起こすことなく、十分な書込動作マージンのテストを行なうことができる。
【０１０３】
［実施の形態３］
これまでに述べたように、書込動作マージンのテストについては列選択信号Ｙｉの電圧レベルを低くすることが有効であるが、従来は、それに伴ってビット線接続信号ＢＬＩＲ，ＢＬＩＬ（以下の説明では、ビット線接続信号ＢＬＩＲ，ＢＬＩＬを特に分けずに「ビット線接続信号ＢＬＩ」と称する。）の電圧レベルも低下してしまうため、センス不良が生じていた。これは、そもそも列選択信号Ｙｉおよびビット線接続信号ＢＬＩのいずれも、周辺回路用の内部電圧発生回路（電圧降下回路：ＶＤＣ（Ｖｏｌｔａｇｅ　Ｄｏｗｎ　Ｃｏｎｖｅｒｔｅｒ）とも称する。）から受ける電圧に基づいて発生されることに起因している。そこで、実施の形態３では、テストモード時の列選択信号Ｙｉの電圧レベルを発生するテストモード用ＶＤＣが別途設けられる。
【０１０４】
実施の形態３による半導体記憶装置１０Ｂは、図１に示した実施の形態１による半導体記憶装置１０の全体構成において、内部電圧発生回路（図１において図示せず）の構成が異なるのみで、その他の構成は同じである。したがって、半導体記憶装置１０Ｂの全体構成の説明は繰返さない。
【０１０５】
図１５は、実施の形態３による半導体記憶装置１０Ｂにおける内部電圧の発生を説明するための機能ブロック図である。なお、図１５においては、本発明の内容に直接関係する列選択信号Ｙｉおよびビット線接続信号ＢＬＩの電圧発生に関連する部分のみが示されている。そして、以下では、図１５に示された範囲内でその説明を行なう。
【０１０６】
図１５を参照して、半導体記憶装置１０Ｂは、通常動作用ＶＤＣ７２と、テストモード用ＶＤＣ７４と、ＰチャネルＭＯＳトランジスタＰ８とを備える。通常動作用ＶＤＣ７２は、図示されない基準電圧発生回路から受ける基準電圧Ｖｒｅｆｐ１に基づいて、周辺回路の電源電圧として用いられる電圧Ｖｄｄｐ１を発生する。テストモード用ＶＤＣ７４は、テストモード信号ＴＥＳＴがＨレベルのときに活性化され、図示されない基準電圧発生回路から受ける基準電圧Ｖｒｅｆｐ２（Ｖｒｅｆｐ２＜Ｖｒｅｆｐ１）に基づいて、テストモード時に列アドレスデコーダ３２に供給する電圧Ｖｄｄｐ２（Ｖｄｄｐ２＜Ｖｄｄｐ１）を発生する。ＰチャネルＭＯＳトランジスタＰ８は、通常動作用ＶＤＣ７２の出力ノードとテストモード用ＶＤＣ７４の出力ノードとの間に接続され、テストモード信号ＴＥＳＴをゲートに受ける。
【０１０７】
通常動作時は、テストモード信号ＴＥＳＴがＬレベルであるので、ＰチャネルＭＯＳトランジスタＰ８がＯＮし、また、テストモード用ＶＤＣ７４は不活性化される。したがって、ＢＬＩ制御回路４２．１〜４２．４および列アドレスデコーダ３２には、通常動作用ＶＤＣ７２から出力される電圧Ｖｄｄｐ１が供給される。
【０１０８】
一方、テストモード時は、テストモード信号ＴＥＳＴがＨレベルであるので、ＰチャネルＭＯＳトランジスタＰ８がＯＦＦし、テストモード用ＶＤＣ７４が活性化される。したがって、列アドレスデコーダ３２には、テストモード用ＶＤＣ７４から出力される電圧Ｖｄｄｐ２が供給される。
【０１０９】
このように、テストモード時は、ＢＬＩ制御回路４２．１〜４２．４および列アドレスデコーダ３２に供給される電圧をそれぞれ別電源から供給するようにしたので、書込動作マージンのテストを行なうため、列選択信号Ｙｉの電圧レベルを下げるべく基準電圧Ｖｒｅｆｐ２の電圧レベルを低くしても、ＢＬＩ制御回路４２．１〜４２．４に供給される電圧にその影響はなく、書込動作マージンテストにおけるセンス不良の問題は発生しない。
【０１１０】
以上のように、実施の形態３による半導体記憶装置１０Ｂによれば、通常動作時にＢＬＩ制御回路４２．１〜４２．４および列アドレスデコーダ３２に電圧を供給する通常動作用ＶＤＣ７２に加えて、テストモード時における列選択信号Ｙｉの電圧を発生するテストモード用ＶＤＣ７４を別途設けたので、テストモード時にビット線接続信号ＢＬＩの電圧レベルを下げることなく、列選択信号Ｙｉの電圧レベルを下げることができ、十分な書込動作マージンのテストを行なうことができる。
【０１１１】
［実施の形態４］
通常動作時の列選択信号Ｙｉの電圧レベルは、書込電圧Ｖｄｄｓとすることもできるが、この場合、センスアンプを活性化するための駆動電圧ＳＰの電圧レベルと同じになるので、列選択信号Ｙｉの電圧レベルを下げ、駆動電圧ＳＰの電圧レベルを上げる書込動作マージンのテストを行なうことができない。
【０１１２】
そこで、実施の形態４では、通常動作時の列選択信号Ｙｉの電圧レベルが電圧Ｖｄｄｓである半導体記憶装置において、書込動作マージンのテストを行なうことができる半導体記憶装置が示される。
【０１１３】
実施の形態４による半導体記憶装置１０Ｃも、実施の形態３による半導体記憶装置１０Ｂと同様に、図１に示した実施の形態１による半導体記憶装置１０の全体構成において、内部電圧発生回路（図１において図示せず）の構成が異なるのみで、その他の構成は同じである。したがって、半導体記憶装置１０Ｃの全体構成の説明は繰返さない。
【０１１４】
図１６は、実施の形態４による半導体記憶装置１０Ｃにおける内部電圧の発生を説明するための機能ブロック図である。なお、図１６においては、本発明の内容に直接関係する列選択信号Ｙｉ、ビット線接続信号ＢＬＩおよび駆動電圧ＳＰの電圧発生に関連する部分のみが示されている。そして、以下では、図１６に示された範囲内でその説明を行なう。
【０１１５】
図１６を参照して、半導体記憶装置１０Ｃは、通常動作用ＶＤＣ８２，８６と、テストモード用ＶＤＣ８４と、ＰチャネルＭＯＳトランジスタＰ９と、センスアンプドライバ８８とを備える。通常動作用ＶＤＣ８２は、図示されない基準電圧発生回路から受ける基準電圧Ｖｒｅｆｐ１に基づいて、周辺回路の電源電圧として用いられる電圧Ｖｄｄｐ１を発生する。テストモード用ＶＤＣ８４は、テストモード信号ＴＥＳＴがＨレベルのときに活性化され、図示されない基準電圧発生回路から受ける基準電圧Ｖｒｅｆｐ２（Ｖｒｅｆｐ２＜Ｖｒｅｆｓ，Ｖｒｅｆｐ１）に基づいて、テストモード時に列アドレスデコーダ３２に供給する電圧Ｖｄｄｐ２（Ｖｄｄｐ２＜Ｖｄｄｓ）を発生する。
【０１１６】
通常動作用ＶＤＣ８６は、図示されない基準電圧発生回路から受ける基準電圧Ｖｒｅｆｓに基づいて電圧Ｖｄｄｓを発生する。ＰチャネルＭＯＳトランジスタＰ９は、テストモード用ＶＤＣ８４の出力ノードと通常動作用ＶＤＣ８６の出力ノードとの間に接続され、テストモード信号ＴＥＳＴをゲートに受ける。センスアンプドライバ８８は、通常動作用ＶＤＣ８６から出力される電圧Ｖｄｄｓを受け、センスアンプＳＡを活性化する駆動電圧ＳＰをセンスアンプＳＡへ出力する。
【０１１７】
通常動作時は、テストモード信号ＴＥＳＴがＬレベルであるので、ＰチャネルＭＯＳトランジスタＰ９がＯＮし、また、テストモード用ＶＤＣ８４は不活性化される。したがって、列アドレスデコーダ３２およびセンスアンプドライバ８８には、通常動作用ＶＤＣ８６から出力される電圧Ｖｄｄｓが供給される。
【０１１８】
一方、テストモード時は、テストモード信号ＴＥＳＴがＨレベルであるので、ＰチャネルＭＯＳトランジスタＰ９がＯＦＦし、テストモード用ＶＤＣ８４が活性化される。したがって、列アドレスデコーダ３２には、テストモード用ＶＤＣ８４から出力される電圧Ｖｄｄｐ２が供給される。
【０１１９】
なお、ＢＬＩ制御回路４２．１（４２．２〜４２．４）には、動作モードに拘わらず、通常動作用ＶＤＣ８２から出力される電圧Ｖｄｄｐ１が供給される。
【０１２０】
このように、テストモード時は、列アドレスデコーダ３２およびセンスアンプドライバ８８に供給される電圧をそれぞれ別電源から供給するようにしたので、書込動作マージンのテストを行なうため、列選択信号Ｙｉの電圧レベルを下げるべく基準電圧Ｖｒｅｆｐ２の電圧レベルを低くしても、センスアンプドライバ８８に供給される電圧Ｖｄｄｓにその影響はなく、書込動作マージンテストを行なうことができる。
【０１２１】
以上のように、実施の形態４による半導体記憶装置１０Ｃによれば、通常動作時に列アドレスデコーダ３２およびセンスアンプドライバ８８に電圧を供給する通常動作用ＶＤＣ８６に加えて、テストモード時における列選択信号Ｙｉの電圧を発生するテストモード用ＶＤＣ８４を別途設けたので、テストモード時にセンスアンプＳＡに供給される駆動電圧ＳＰと切離して列選択信号Ｙｉの電圧レベルを下げることができ、その結果、書込動作マージンのテストを行なうことができる。
【０１２２】
今回開示された実施の形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施の形態の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１２３】
【発明の効果】
この発明によれば、テストモード時、遅くともワード線が活性化される前にビット線接続信号の電圧レベルを上昇させるので、書込動作マージンテストのために周辺回路用の電源電圧のレベルを低くしても、メモリセルからビット線対に読出されたデータがゲート回路を介してセンスアンプへ十分に伝達され、したがってセンス不良を起こすことなく、十分な書込動作マージンのテストを行なうことができる。
【０１２４】
また、この発明によれば、テストモード時、ビット線接続信号の電圧レベルを発生するための内部電圧発生回路と列選択信号の電圧レベルを発生するための内部電圧発生回路とを分離したので、ビット線接続信号の電圧レベルを下げることなく列選択信号の電圧レベルを下げることができ、十分な書込動作マージンのテストを行なうことができる。
【図面の簡単な説明】
【図１】この発明の実施の形態１による半導体記憶装置の全体構成を示す概略ブロック図である。
【図２】図１に示すメモリアレイの構成を概略的に説明するためのブロック図である。
【図３】図１に示すメモリアレイの回路図である。
【図４】図２に示すＢＬＩ制御回路の構成を示す回路図である。
【図５】図２に示す信号生成回路の構成を示す回路図である。
【図６】図５に示す信号発生回路の動作波形図である。
【図７】図４に示すＢＬＩ制御回路により発生されるビット線接続信号ＢＬＩＲｉの電圧状態を示す図である。
【図８】図４に示すＢＬＩ制御回路により発生されるビット線接続信号ＢＬＩＬｉの電圧状態を示す図である。
【図９】図３に示すメモリアレイの通常動作時の動作波形図である。
【図１０】図３に示すメモリアレイのテストモード時の動作波形図である。
【図１１】実施の形態２による半導体記憶装置におけるＢＬＩ制御回路の構成を示す回路図である。
【図１２】図１１に示すＢＬＩ制御回路により発生されるビット線接続信号ＢＬＩＲｉのテストモード時の電圧状態を示す図である。
【図１３】図１１に示すＢＬＩ制御回路により発生されるビット線接続信号ＢＬＩＬｉのテストモード時の電圧状態を示す図である。
【図１４】実施の形態２による半導体記憶装置におけるメモリアレイのテストモード時の動作波形図である。
【図１５】実施の形態３による半導体記憶装置における内部電圧の発生を説明するための機能ブロック図である。
【図１６】実施の形態４による半導体記憶装置における内部電圧の発生を説明するための機能ブロック図である。
【符号の説明】
１０，１０Ａ，１０Ｂ，１０Ｃ　半導体記憶装置、１２　制御信号端子、１４クロック端子、１６　アドレス端子、１８　データ入出力端子、２０　制御信号バッファ、２２　クロックバッファ、２４　アドレスバッファ、２６　入出力バッファ、２８　制御回路、３０，３０．１〜３０．３　行アドレスデコーダ、３２　列アドレスデコーダ、３４　メモリアレイ、４２．１〜４２．４　ＢＬＩ制御回路、４６．１〜４６．８，６４，６６　ゲート回路、４８　信号生成回路、５８，６０　イコライズ回路、６２　Ｉ／Ｏ接続回路、７２，８２，８６　通常動作用ＶＤＣ、７４，８４　テストモード用ＶＤＣ、８８　センスアンプドライバ、ＢＬ１〜ＢＬ３　メモリブロック、ＢＬ，／ＢＬ，ＢＬＬ，／ＢＬＬ，ＢＬＲ，／ＢＬＲ　ビット線、ＬＩＯ，／ＬＩＯ　ローカルＩＯ線、ＭＣ０〜ＭＣ３　メモリセル、ＳＡ，ＳＡ１〜ＳＡ４　センスアンプ、ＷＬ０〜ＷＬ３　ワード線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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