(57)【要約】【課題】フラクショナル−Ｎ方式の位相同期ループ形の周波数シンセサイザにおいて、低雑音性を有するアナログ位相比較器を使用した場合に高速かつ安定に位相同期を確立できない課題があった。【解決手段】位相同期ループ内にデジタル位相比較器、アナログ位相比較器を選択できるように配置し、位相同期の過渡状態においてデジタル位相比較器を用いて収束動作を実施し、その時の電圧制御発振器への入力電圧をラッチしてアナログ位相比較器に切換えた際のプリセットを実施しておき、低雑音性を有したまま高速かつ安定に位相同期を確立できる構成とした。【選択図】        図１
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【特許請求の範囲】
【請求項１】
フラクショナル−Ｎ方式の位相同期ループ形の周波数シンセサイザにおいて、
電圧制御発振器と、
上記電圧制御発振器の発振信号を分周し同期信号を生成する可変分周器と、
基準信号と上記同期信号が入力されるアナログ位相比較器と、
上記基準信号と上記同期信号が入力されるディジタル位相比較器と、
制御信号に基づいて、上記ディジタル位相比較器の出力電圧を保持した電圧信号を出力する電圧ラッチ手段と、
上記アナログ位相比較器の出力および上記電圧ラッチ手段の出力に基づく信号が出力されるループフィルタと、
制御信号に基づいて、上記ディジタル位相比較器の出力信号と上記ループフィルタの出力信号の何れかを選択し、選択された信号を上記電圧制御発振器に出力する切換スイッチと、
上記電圧ラッチ手段および上記切換スイッチに、夫々制御信号を出力する制御回路と、
を備えたことを特徴とする周波数シンセサイザ。
【請求項２】
フラクショナル−Ｎ方式の位相同期ループ形の周波数シンセサイザにおいて、
入力された電圧信号に基づいて発振周波数を制御する電圧制御発振器と、
上記電圧制御発振器の発振信号を分周し同期信号を生成する可変分周器と、
基準信号と上記同期信号との位相差に基づく電圧信号を出力するアナログ位相比較器と、
上記基準信号と上記同期信号との位相差に基づく電圧信号を出力するディジタル位相比較器と、
上記ディジタル位相比較器の出力が入力される第１のループフィルタと、
制御信号に基づいて、上記第１のループフィルタの出力する電圧信号もしくは上記第１のループフィルタの出力電圧を保持した電圧信号の何れかを出力する電圧ラッチ手段と、
上記アナログ位相比較器の出力する電圧信号および上記電圧ラッチ手段の出力する電圧信号に基づく電圧信号が出力される第２のループフィルタと、
制御信号に基づいて、上記第１のループフィルタの出力する電圧信号と上記第２のループフィルタの出力する電圧信号の何れかを選択し、選択された電圧信号を上記電圧制御発振器に入力する切換スイッチと、
上記電圧ラッチ手段に対して上記第１のループフィルタの出力電圧を保持した電圧を出力させるとともに上記切換スイッチに対して上記第２のループフィルタの出力電圧を出力させる制御信号を出力するか、もしくは上記電圧ラッチ手段に対して上記第１のループフィルタの出力電圧を出力させるとともに上記切換スイッチに対して上記第１のループフィルタの出力電圧を出力させる制御信号を出力する制御回路と、
を備えたことを特徴とする周波数シンセサイザ。
【請求項３】
上記ディジタル位相比較器の出力電圧に基づいて、上記基準信号と上記可変分周器の出力する同期信号との位相同期を検出し、上記電圧ラッチ手段及び切換スイッチに制御信号を出力する位相同期検出手段とを備えたことを特徴とする周波数シンセサイザ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、フラクショナル−Ｎ方式の位相同期ループ形の周波数シンセサイザに関するものであり、この周波数シンセサイザは、例えばレーダ及び無線通信装置などに適用される。
【０００２】
【従来の技術】
従来のフラクショナル−Ｎ方式の位相同期ループ形の周波数シンセサイザ（以下、Ｆ−ＰＬＬシンセサイザ）は、基準信号を発生する基準発振源と、電圧制御発振器と、上記電圧制御発振器の発振信号を分周し同期信号を生成する可変分周器と、上記基準信号と上記同期信号を入力とする位相比較器と、上記位相比較器の出力を入力とするループフィルタと、チャネル設定入力データに基づいて上記分周器に制御信号を出力するＰＬＬ制御回路とから構成されている。位相同期ループとしての動作は、電圧制御発振器より周期信号を発生し、その出力信号を可変分周器により分周して、位相比較器で基準発振源から出力される周期信号と比較して差分をとり、ループフィルタで差分に対応する誤差電圧を出力し、上記電圧制御発振器に制御電圧としてフィードバックすることにより、常に基準発振源から出力される周期信号の分周数倍の周波数になると同時に同位相になるように出力信号が制御されるものである。
【０００３】
このとき、ＰＬＬ制御回路において設定周波数に応じたチャンネル設定入力データを外部から入力すると上記可変分周器の分周数を特定の割合で時間変化させる制御信号が生成され、この信号により分周器を制御することにより整数分周器である可変分周器を分数分周器として動作させて、周波数ステップを微少化することが可能となる（例えば、特許文献１、および非特許文献１参照）。
【０００４】
【特許文献１】
特開平１０−２４７８５１号公報（第１−８頁、第１図）
【０００５】
【非特許文献１】
Ｂｒｉａｎ    Ｍｉｌｌｅｒ、Ｒｏｂｅｒｔ  Ｊ．Ｃｏｎｌｅｙ著、”Ａ  Ｍｕｌｔｉｐｌｅ  ｍｏｄｕｌａｔｏｒ  ｆｒａｃｔｉｏｎａｌ  ｄｉｖｉｄｅｒ”、４４ｔｈ  Ａｎｎｕａｌ  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  Ｆｒｅｑｕｅｎｃｙ  Ｃｏｎｔｒｏｌ、１９９１年６月、Ｐ．５７８−５８３
【０００６】
【発明が解決しようとする課題】
一般的に、従来のフラクショナル−Ｎ方式の位相同期ループ形の周波数シンセサイザは、位相比較器にディジタル位相比較器が用いられている。ディジタル位相比較器は、２つの入力信号の位相が±π以上離れていても安定に位相同期の収束動作を行う。しかし入力信号の周波数を高める、すなわち位相比較器の動作周波数を高めると、位相比較器に起因する雑音が増加し、Ｆ−ＰＬＬシンセサイザ出力における位相雑音特性が劣化する問題がある。
【０００７】
また、位相比較器の動作周波数を高めても雑音が劣化しない位相比較器としては、低雑音性を有するアナログ位相比較器がある。アナログ位相比較器は、ディジタル位相比較器と異なり、２つの入力信号の位相が±π以上離れていると安定に位相同期の収束動作を行うことができない。一般的には、アナログ位相比較器は電圧制御発振器の制御電圧をスイープさせる回路を用いる。位相同期が確立するまで、電圧制御発振器の制御電圧スイープ回路により電圧制御発振器の制御電圧が変化する。このとき電圧制御発振器の制御電圧の変化が早すぎる場合、収束しない可能性があり、また電圧制御発振器の制御電圧の変化が遅すぎる場合、収束までの時間が長時間化する問題がある。
【０００８】
本発明は上記のような課題を解決するためになされたもので、アナログ位相比較器を用いたＦ−ＰＬＬシンセサイザにおいて、高速かつ安定に位相同期を確立する回路を実現することを目的とする。
【０００９】
【課題を解決するための手段】
この発明による周波数シンセサイザは、フラクショナル−Ｎ方式の位相同期ループ形の周波数シンセサイザにおいて、電圧制御発振器と、上記電圧制御発振器の発振信号を分周し同期信号を生成する可変分周器と、基準信号と上記同期信号が入力されるアナログ位相比較器と、上記基準信号と上記同期信号が入力されるディジタル位相比較器と、制御信号に基づいて、上記ディジタル位相比較器の出力電圧を保持した電圧信号を出力する電圧ラッチ手段と、上記アナログ位相比較器の出力および上記電圧ラッチ手段の出力に基づく信号が出力されるループフィルタと、制御信号に基づいて上記ディジタル位相比較器の出力信号と上記ループフィルタの出力信号の何れかを選択し、選択された信号を上記電圧制御発振器に出力する切換スイッチと、上記電圧ラッチ手段および上記切換スイッチに、夫々制御信号を出力する制御回路とを備えたものである。
【００１０】
【発明の実施の形態】
実施の形態１．
図１は、この発明の実施の形態１による周波数シンセサイザを示す構成図である。図において、１はチャンネル設定入力データの入力端子、２は周波数シンセサイザの出力端子、３は基準発振源、４はアナログ位相比較器、５はディジタル位相比較器、６はアナログ位相比較器４に接続される（第２の）ループフィルタ、７はディジタル位相比較器５に接続される（第１の）ループフィルタ、８は電圧ラッチ手段、９は切換スイッチ、１０は入力された電圧信号に基づいて発振周波数を制御する電圧制御発振器、１１は可変分周器、１２はＰＬＬ制御回路である。
【００１１】
次に動作を説明する。ＰＬＬ制御回路１２は、図２に模式的に示す動作シーケンスが可能となるように組まれたロジック回路であり、所望の出力信号周波数に応じたチャネル設定データが入力端子１より入力されると、基準発振源３、可変分周器１１、切換スイッチ９および電圧ラッチ手段８に対して、後述する図２の動作シーケンスに合わせて各々を設定するための制御信号を出力する。
【００１２】
基準発振源３は、例えば図３に示すような構成であり、水晶発振器１３と可変分周器１４から構成される。チャンネル設定データに応じた周波数となるようにＰＬＬ制御部１２より可変分周器に分周数の設定データを受けて、水晶発振器１３の出力信号を分周して基準信号（周波数ｆｒ）としてアナログ位相比較器４及びディジタル位相比較器出力５に分岐されて出力する。
【００１３】
可変分周器１１では、電圧制御発振器１０の出力信号を入力し、ＰＬＬ制御部１２から出力する制御信号に応じて周波数分周した同期信号（周波数ｆｖ）をアナログ位相比較器４及びディジタル位相比較器出力５に分岐されて出力する。
【００１４】
ここで、可変分周器１１の制御動作について説明する。図４は、フラクショナル動作を制御する回路構成の一例として上記の非特許文献１に示される回路図である。この制御回路は、ＰＬＬ制御回路１２に設けられるが、可変分周器１１内に設けても良い。図４において、１５は積分回路、１６は加算器である。
【００１５】
積分回路１５では、基準発信源の出力を分岐した外部クロックに同期して動作し、２つの入力信号の加算値を出力する。積分回路１５では、出力信号を一方の入力信号にフィードバックさせることで、他方の入力信号の積分を行う。積分回路１５の出力信号は、時間とともに増加し、積分回路１５の加算上限値を超えるとオーバーフローが生じる。オーバーフローが生じると、積分回路１５の出力信号は積分回路１５の加算上限値を超えた分を入力信号とし、かつオーバーフロー信号を加算器１６に出力する。加算器１６では、外部からの入力信号と積分回路１５の出力信号とを加算し、外部（図１においては、可変分周器１１）に出力する。
【００１６】
図５は、可変分周器１１の分周数の時間変化を示す説明図である。上記の非特許文献１によると、図５に示すような時間変化する分周数のＦ−ＰＬＬシンセサイザの出力周波数ｆｏは次式で与えられる。
【００１７】
【数１】
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【００１８】
数１において、Ｎは可変分周器１１の分周数の整数部、ｎは可変分周器１１の分周数の分数部、ｆｒはＦ−ＰＬＬシンセサイザの位相比較周波数である。式（１）より、可変分周器１１の分周数を時間変化させると、整数分周器である可変分周器１１を分数分周器として扱うことが可能となる。
【００１９】
図２の動作シーケンス図に示されるように、ステップ１、２の区間においては、切換スイッチ９によりディジタル位相比較器５及びループフィルタ７が位相同期ループとして使用される。ディジタル位相比較器５では、基準発信源３の基準信号と可変分周器１１の同期信号を入力し、位相比較信号をループフィルタ７に出力する。ループフィルタ７では、ディジタル位相比較器５の位相比較信号を入力し、平滑した位相比較信号を切換スイッチ９を介して電圧制御発振器１０に出力する。電圧制御発振器１０では、周波数ｆｖとｆｒとが等しくなるように動作し、高周波の出力信号を出力端子２および可変分周器１１に出力する。
【００２０】
また、ステップ１、２の区間においては、アナログ位相比較器４及びループフィルタ６は位相同期ループから切り離されているが、ループフィルタ７の出力電圧を、電圧ラッチ手段８を介して電圧制御発振器１０のプリセット電圧として入力することにより、ループフィルタ６にて電圧加算が行われている。
【００２１】
図６は、１例としてループフィルタ６の構成を示す図である。１７、１８、１９、２０は抵抗（Ｒ）、２１はコンデンサ（Ｃ）、２２は演算増幅器（ＯＰ−ＡＭＰ）である。
【００２２】
ループフィルタ７より電圧ラッチ手段８を介して、出力電圧（信号）Ｖａをループイフィルタ６に出力する。ループフィルタ６では、電圧ラッチ手段８の出力電圧Ｖａとアナログ位相比較器４の出力電圧Ｖｉとを濾波し、出力電圧（信号）Ｖｏを出力する。ＶａとＶｉに対するＶｏの関係は次式で与えられる。すなわち、出力電圧Ｖａと出力電圧Ｖｉに基づいて得られる出力電圧（信号）Ｖｏを出力する。
【００２３】
【数２】
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【００２４】
また、電圧ラッチ手段８は、１例として図７に示される構成であり、２３はＡ／Ｄ変換器、２４はディジタルデータをラッチ指令信号を受けた時にデータを保持し、ラッチ指令がされない期間はそのまま入力データを出力するラッチ回路、２５はＤ／Ａ変換器である。電圧ラッチ手段８では、ループフィルタ７の出力電圧を受けて、その電圧をＡ／Ｄ変換器２３によりディジタルデータに変換し、ラッチ回路２４を介してＤ／Ａ変換器によりアナログ電圧に変換してループフィルタ７に出力する。ＰＬＬ制御回路部１２では、あらかじめ調べられたディジタル位相比較器５及びループフィルタ７を用いた位相同期ループの収束時間をカウントアップしてラッチ指令信号を電圧ラッチ手段８に出力する。電圧ラッチ手段８は、ラッチ指令信号を受けると位相同期ループの収束時の必要電圧にラッチされ、ラッチされた電圧信号を出力する。その結果、図２に示すステップ３の初期状態において電圧制御発振器１０の発振周波数を所望出力周波数近傍にプリセットできる。
【００２５】
図２に示すステップ３の状態では、ＰＬＬ制御回路１２より切換スイッチ９に経路切換信号が出力され、アナログ位相比較器４及びループフィルタ６が位相同期ループに接続される。ループフィルタ６は、上記のようにプリセットがなされているため、電圧制御発振器１０の発振周波数はＰＬＬシンセサイザのロックインレンジ内となり、安定に位相同期を確立することができる。
【００２６】
この実施の形態によれば、フラクショナル−Ｎ方式の位相同期ループ形の周波数シンセサイザにおいて、入力された電圧信号に基づいて発振周波数を制御する電圧制御発振器１０と、電圧制御発振器１０の発振信号を分周し同期信号を生成する可変分周器１１と、基準信号と同期信号との位相差に基づく電圧信号を出力するアナログ位相比較器４と、基準信号と同期信号との位相差に基づく電圧信号を出力するディジタル位相比較器５と、ディジタル位相比較器５の出力が入力されるループフィルタ７と、制御信号に基づいてループフィルタ７の出力する電圧信号もしくはループフィルタ７の出力電圧を保持した電圧信号の何れかを出力する電圧ラッチ手段６と、アナログ位相比較器４の出力する電圧信号および電圧ラッチ手段６の出力する電圧信号が入力されるループフィルタ６と、制御信号に基づいてループフィルタ６の出力する電圧信号とループフィルタ７の出力する電圧信号の何れかを選択し、選択された電圧信号を電圧制御発振器１０に入力する切換スイッチ９と、電圧ラッチ手段６に対してループフィルタ７の出力電圧を保持した電圧を出力させるとともに切換スイッチ６に対してループフィルタ６の出力電圧を出力させる制御信号を出力するか、もしくは電圧ラッチ手段６に対してループフィルタ７の出力電圧を出力させるとともに切換スイッチ９に対してループフィルタ６の出力電圧を出力させる制御信号を出力するＰＬＬ制御回路１２とを備えることにより、低雑音性を有するアナログ位相比較器を使用した場合に高速かつ安定に位相同期を確立することができる。
【００２７】
なお、位相同期の過渡状態において、電圧ラッチ手段６はループフィルタ７の出力電圧をラッチせずに出力し、切換スイッチ９はループフィルタ７の出力電圧を出力する。また、位相同期の設定周波数が定常状態となったときに、電圧ラッチ手段６はループフィルタ７の出力電圧を保持した電圧信号を出力し、切換スイッチ９はループフィルタ６の出力電圧を出力する。ループフィルタ６はアナログ位相比較器４の出力電圧Ｖｉと電圧ラッチ手段６の出力電圧Ｖａが入力されて、出力電圧と出力電圧に基づいて得られる出力電圧を出力する。
【００２８】
実施の形態２．
図８は、この発明の実施の形態２による周波数シンセサイザを示す構成図である。図において、実施の形態１と同一の符号については同一または相当部分として説明を省略する。２６は位相同期検出手段である。
【００２９】
次に動作を説明する。
実施の形態１と同一または相当の動作については説明を省略する。位相同期検出手段２６は、例えば図９に示す構成であり、２７は積分回路、２８はコンパレータである。ディジタル位相検波器５から出力される基準信号及び同期信号の位相差に対応するデューティ比のパルス列を積分回路２７により積分し、その電圧をコンパレータにてあらかじめ調べられたスレッショルドレベルと比較して低くなった時に位相同期完了のタイミング信号が出力される。この位相同期完了のタイミング信号は、電圧ラッチ手段８及び切換スイッチ９に入力され、図２に示すステップ２とステップ３の切換が状況に応じて最適に行うことができる。
【００３０】
この実施の形態によれば、ディジタル位相比較器５の出力電圧に基づいて、基準信号と可変分周器１１の出力する同期信号との位相同期を検出し、電圧ラッチ手段６及び切換スイッチ９に制御信号を出力する位相同期検出手段２６を備えることにより、前後の設定周波数の状況に応じて切換動作を最適に行うことができるため更に高速かつ安定に位相同期を確立する回路を実現することができる。
【００３１】
【発明の効果】
この発明によれば、フラクショナル−Ｎ方式の位相同期ループ形の周波数シンセサイザにおいて、低雑音性を有するアナログ位相比較器を使用した場合に高速かつ安定に位相同期を確立することができる。
【図面の簡単な説明】
【図１】この発明による周波数シンセサイザの実施の形態１を示す図である。
【図２】周波数シンセサイザの模式的な動作シーケンス図である。
【図３】基準発振源の１構成例を示す図である。
【図４】フラクショナル動作を制御する回路構成の一例を示す図である。
【図５】可変分周器の分周数の時間変化を示す説明図である。
【図６】ループフィルタの１構成例を示す図である。
【図７】電圧ラッチ手段の１構成例を示す図である。
【図８】この発明による周波数シンセサイザの実施の形態２を示す図である。
【図９】位相同期検出手段の１構成例を示す図である。
【符号の説明】
１  チャンネル設定入力データの入力端子、２  周波数シンセサイザの出力端子、３  基準発振源、４  アナログ位相比較器、５  ディジタル位相比較器、６ループフィルタ、７  ループフィルタ、８  電圧ラッチ手段、９  切換スイッチ、１０  電圧制御発振器、１１  可変分周器、１２  ＰＬＬ制御回路、１３  水晶発振器、１４  可変分周器、１５  積分回路、１６  加算器、１７  抵抗、１８  抵抗、１９  抵抗、２０  抵抗、２１  コンデンサ、２２  演算増幅器、２３    Ａ／Ｄ変換器、２４  ラッチ回路、２５  Ｄ／Ａ変換器、２６  位相同期検出手段、２７  積分回路、２８  コンパレータ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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