(57)【要約】【課題】ターンオンする電圧を所望の値に容易に設定できる複合型半導体素子を提供する。【解決手段】複合型半導体素子は、ｎ１領域１１とｐ１領域１２とｎ２領域１３とｐ２領域１４とからなるサイリスタと、第１のｐ型半導体領域１５と第１のｎ型半導体領域１６とからなり、ｐ１領域に接続された第１のダイオードと、第２のｐ型半導体領域１７と第２のｎ型半導体領域１８とからなり、ｎ１領域に接続された第２のダイオードとを備える。第１および第２のダイオードは、降伏によりそれぞれに流れる電流の流れる方向が一致するように直列に接続されている。ダイオードの接続個数を適宜増やすことにより、サイリスタが所望の高い電圧でオンするようにすることができる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
第１導電型の第１の半導体領域と前記第１の半導体領域に接する第２導電型の第２の半導体領域と前記第２の半導体領域に接する第１導電型の第３の半導体領域と前記第３の半導体領域に接する第２導電型の第４の半導体領域とから構成されるサイリスタと、
降伏によりそれぞれに流れる電流の流れる方向が一致するように互いに接続された複数のダイオードからなり、前記第２の半導体領域から前記第３の半導体領域に、または前記第３の半導体領域から前記第２の半導体領域に前記電流が流れるように前記第２の半導体領域と前記第３の半導体領域とに接続されている直列回路と、
を備えていることを特徴とする複合型半導体素子。
【請求項２】
前記サイリスタは、前記第１の半導体領域に接続された第１の電極と前記第４の半導体領域に接続された第２の電極とをさらに備え、
各前記ダイオードは、ツェナーダイオードであって、
前記第１の電極と前記第２の電極との間に電圧が印加されることにより、前記第２の半導体領域と前記第３の半導体領域との接合と各前記ダイオードが持つ接合が逆方向バイアスされ、
前記電圧が所定のレベル以上になることにより各前記ダイオードは降伏して電流が流れ、前記サイリスタは各前記ダイオードを降伏により流れる電流をトリガとし、該電流が前記第２の半導体領域または前記第３の半導体領域に流れこむことにより前記第２の半導体領域と前記第３の半導体領域との接合が順バイアスされてターンオンする、
ことを特徴とする請求項１に記載の複合型半導体素子。
【請求項３】
各前記ダイオードは、ほぼ等しい降伏電圧で降伏する、ことを特徴とする請求項１または２に記載の記載の複合型半導体素子。
【請求項４】
上面および下面を有する第１導電型の第１の半導体領域と、前記第１の半導体領域の下面の表面領域に形成された第２導電型の第２の半導体領域と、該第１の半導体領域の上面の表面領域に形成された第２導電型の第３の半導体領域と、前記第３の半導体領域の表面領域に形成された第１導電型の第４の半導体領域とから構成されるサイリスタと、
前記第１の半導体領域の上面の表面領域に形成され、前記第３の半導体領域を囲むようにして該第３の半導体領域に電気的に接続された第２導電型の第５の半導体領域と、前記第５の半導体領域の表面領域に形成された第１導電型の第６の半導体領域とから構成される第１のダイオードと、
前記第１の半導体領域の上面の表面領域に、前記第５の半導体領域を囲むように形成された第２導電型の第７の半導体領域と、前記第１の半導体領域の上面の表面領域に、前記第７の半導体領域に接するようにして形成された第１導電型の第８の半導体領域とから構成される第２のダイオードと、
前記第１のダイオードと前記第２のダイオードとを互いに直列に接続するように、前記第６の半導体領域と前記第７の半導体領域とに接続された電極と、
を備えていることを特徴とする複合型半導体素子。
【請求項５】
前記サイリスタは、さらに、前記第１の半導体領域に接続されたアノード電極と、前記第４の半導体領域に接続されたカソード電極とをさらに備え、
前記第１および第２のダイオードは、ツェナーダイオードであって、
前記アノード電極と前記カソード電極との間に電圧が印加されることにより前記第２の半導体領域と前記第３の半導体領域とが形成する接合と前記第１および第２のダイオードのそれぞれが持つ接合が逆方向バイアスされ、
前記電圧が所定のレベル以上となることにより前記第１および第２のダイオードは降伏して電流が流れ、前記サイリスタは第１のダイオードと第２のダイオードとを降伏により流れる電流をトリガとし、該電流が前記第２の半導体領域または前記第３の半導体領域に流れこむことにより前記第２の半導体領域と前記第３の半導体領域との接合が順バイアスされてターンオンする、
ことを特徴とする請求項４に記載の複合型半導体素子。
【請求項６】
前記第１および第８の半導体領域よりも高い第１導電型の不純物濃度で、該第１の半導体領域の上面の表面領域に該第８の半導体領域に接するように形成された第９の半導体領域をさらに備え、
前記第８の半導体領域が前記第９の半導体領域を介して前記第１の半導体領域にオーミック接触している、ことを特徴とする請求項４または５に記載の複合型半導体素子。
【請求項７】
前記第１および第２のダイオードは、ほぼ等しい降伏電圧で降伏する、ことを特徴とする請求項４乃至６のいずれか一項に記載の複合型半導体素子。
【請求項８】
上面および下面を有する第１導電型の第１の半導体領域の下面の表面領域に第２導電型の不純物を拡散させることにより第２の半導体領域を形成し、前記第１の半導体領域の上面の表面領域に第２導電型の不純物を拡散させることにより第３の半導体領域を形成し、前記第３の半導体領域の表面領域に第１導電型の不純物を拡散させることにより第４の半導体領域を形成してサイリスタを形成する工程と、
前記第１の半導体の上面の表面領域に、前記第３の半導体領域を囲むようにして第２導電型の不純物を拡散することにより該第３の半導体領域に電気的に接続されている第５の半導体領域を形成し、前記第５の半導体領域の表面領域に第１導電型の不純物を拡散することにより第６の半導体領域を形成して第１のダイオードを形成する工程と、
前記第１の半導体領域の上面に、前記第５の半導体領域を囲むようにして第２導電型の不純物を拡散することにより第７の半導体領域を形成し、前記第１の半導体領域の上面に第１導電型の不純物を拡散することにより、前記第７の半導体領域に接するように第８の半導体領域を形成して第２のダイオードを形成する工程と、
前記第１の半導体基板の上面上に、前記第６の半導体領域と前記第７の半導体領域とに接続されることにより前記第１および第２のダイオードを直列に接続する導体を形成する工程と、
を含んでいることを特徴とする複合型半導体素子の製造方法。
【請求項９】
前記第１のダイオードと第２のダイオードとを形成する工程では、
前記第５の半導体領域を、前記第７の半導体領域とほぼ等しく、かつ前記第４の半導体領域の不純物濃度よりも低い不純物濃度で形成し、
前記第６の半導体領域を、前記第８の半導体領域とほぼ等しく、かつ前記第４の不純物濃度よりも低い不純物濃度で形成することを特徴とする請求項８に記載の複合型半導体素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複合型半導体素子およびその製造方法に関する。
【０００２】
【従来の技術】
半導体素子の一種であるサイリスタは、電源回路等に用いられる。サイリスタには、その特性の向上を図るために、通常のｐｎｐｎ４層構造に、ｐｎ接合ダイオードの構造が複合化されたものがある（例えば、特許文献１参照）。以下では、サイリスタにダイオードが複合化されたものを、複合型半導体素子と呼ぶ。
【０００３】
【特許文献１】
特開平４−３４０２７６
【０００４】
従来のこの種の複合型半導体素子は、一般的には、サイリスタを構成するｐ１領域、ｐ１領域に接続されたｎ１領域、ｎ１領域に接続されたｐ２領域、ｐ２領域に接続されたｎ２領域に加えて、ｎ１領域とｐ２領域とに接続され、ｐ２領域とともにダイオードを構成するｎ型の半導体領域を持っている。サイリスタはさらに、ｐ１領域に接続されたアノード電極と、ｐ２領域、ｎ２領域に接続されたカソード電極とを備えている。
ダイオードはアノード、カソード電極間に所定の値以上の電圧が印加されることにより降伏し、サイリスタはダイオードの降伏により流れる逆方向電流を用いてターンオンする。
【０００５】
【発明が解決しようとする課題】
このような構成では、サイリスタがターンオンする電圧（トリガ電圧）を所望の値に設定するには、ｎ型の半導体領域またはｐ２領域の不純物濃度を変える必要がある。
一般的に、不純物濃度が高いほどトリガ電圧を所望の値に設定しやすい（製造する複合型半導体素子ごとのトリガ電圧の差が許容範囲内に収まりやすい、すなわち個体差が小さい）。また、不純物濃度が低いほどトリガ電圧を所望の値に設定しにくい（複合型半導体素子ごとのトリガ電圧の差が許容範囲を超える、すなわち個体差が大きい）。トリガ電圧の設定が２５０Ｖ未満では、トリガ電圧のばらつきが許容範囲内で収まりやすいが、２５０Ｖ以上になると、トリガ電圧のばらつきが許容範囲を超えやすい。このようなことから、従来の複合型半導体素子では、ばらつきが許容範囲内で収まるようにトリガ電圧を所望の値に設定することが困難な場合があった。
【０００６】
本発明は上記実状に鑑みてなされたもので、ターンオンする電圧を所望の値に容易に設定できる複合型半導体素子を提供することを目的とする。
【０００７】
【課題を解決するための手段】
前記の課題を解決するため、本発明の第１の観点に係る複合型半導体素子は、第１導電型の第１の半導体領域と前記第１の半導体領域に接する第２導電型の第２の半導体領域と前記第２の半導体領域に接する第１導電型の第３の半導体領域と前記第３の半導体領域に接する第２導電型の第４の半導体領域とから構成されるサイリスタと、降伏によりそれぞれに流れる電流の流れる方向が一致するように互いに接続された複数のダイオードからなり、前記第２の半導体領域から前記第３の半導体領域に、または前記第３の半導体領域から前記第２の半導体領域に前記電流が流れるように前記第２の半導体領域と前記第３の半導体領域とに接続されている直列回路と、を備えていることを特徴とする。
このような構成においては、複数のダイオードを直列に接続することによって、ターンオンする電圧を所望の値に容易に設定できる。ひいては、製造する複合型半導体素子ごとの、トリガ電圧のばらつきが許容範囲内に収まりやすい。
【０００８】
前記サイリスタは、前記第１の半導体領域に接続された第１の電極と前記第４の半導体領域に接続された第２の電極とをさらに備え、各前記ダイオードは、ツェナーダイオードであって、前記第１の電極と前記第２の電極との間に電圧が印加されることにより、前記第２の半導体領域と前記第３の半導体領域との接合と各前記ダイオードが持つ接合が逆方向バイアスされ、前記電圧が所定のレベル以上になることにより各前記ダイオードは降伏して電流が流れ、前記サイリスタは各前記ダイオードを降伏により流れる電流をトリガとし、該電流が前記第２の半導体領域または前記第３の半導体領域に流れこむことにより前記第２の半導体領域と前記第３の半導体領域との接合が順バイアスされてターンオンする、ものであってもよい。
【０００９】
各前記ダイオードの降伏電圧は、ほぼ等しい降伏電圧で降伏するようにしてもよい。
【００１０】
前記の課題を解決するため、本発明の第２の観点に係る複合型半導体素子は、上面および下面を有する第１導電型の第１の半導体領域と、前記第１の半導体領域の下面の表面領域に形成された第２導電型の第２の半導体領域と、該第１の半導体領域の上面の表面領域に形成された第２導電型の第３の半導体領域と、前記第３の半導体領域の表面領域に形成された第１導電型の第４の半導体領域とから構成されるサイリスタと、前記第１の半導体領域の上面の表面領域に形成され、前記第３の半導体領域を囲むようにして該第３の半導体領域に電気的に接続された第２導電型の第５の半導体領域と、前記第５の半導体領域の表面領域に形成された第１導電型の第６の半導体領域とから構成される第１のダイオードと、
前記第１の半導体領域の上面の表面領域に、前記第５の半導体領域を囲むように形成された第２導電型の第７の半導体領域と、前記第１の半導体領域の上面の表面領域に、前記第７の半導体領域に接するようにして形成された第１導電型の第８の半導体領域とから構成される第２のダイオードと、前記第１のダイオードと前記第２のダイオードとを互いに直列に接続するように、前記第６の半導体領域と前記第７の半導体領域とに接続された電極と、を備えていることを特徴とする。
このような構成においても、第１および第２のダイオードを直列に接続することによって、ターンオンする電圧を所望の値に容易に設定でき、製造する複合型半導体素子ごとの、トリガ電圧のばらつきが許容範囲内に収まりやすい。
【００１１】
前記サイリスタは、さらに、前記第１の半導体領域に接続されたアノード電極と、前記第４の半導体領域に接続されたカソード電極とをさらに備え、前記第１および第２のダイオードは、ツェナーダイオードであって、前記アノード電極と前記カソード電極との間に電圧が印加されることにより前記第２の半導体領域と前記第３の半導体領域とが形成する接合と前記第１および第２のダイオードのそれぞれが持つ接合が逆方向バイアスされ、前記電圧が所定のレベル以上となることにより前記第１および第２のダイオードは降伏して電流が流れ、前記サイリスタは第１のダイオードと第２のダイオードとを降伏により流れる電流をトリガとし、該電流が前記第２の半導体領域または前記第３の半導体領域に流れこむことにより前記第２の半導体領域と前記第３の半導体領域との接合が順バイアスされてターンオンする、ものであってもよい。
【００１２】
前記複合型半導体素子は、前記第１および第８の半導体領域よりも高い第１導電型の不純物濃度で、該第１の半導体領域の上面の表面領域に該第８の半導体領域に接するように形成された第９の半導体領域をさらに備え、
前記第８の半導体領域は、前記第９の半導体領域を介して前記第１の半導体領域にオーミック接触しているようにしてもよい。
【００１３】
前記第１および第２のダイオードが、ほぼ等しい電圧レベルで降伏するようにしてもよい。
【００１４】
前記の課題を解決するため、本発明の第３の観点に係る複合型半導体素子の製造方法は、上面および下面を有する第１導電型の第１の半導体領域の下面の表面領域に第２導電型の不純物を拡散させることにより第２の半導体領域を形成し、前記第１の半導体領域の上面の表面領域に第２導電型の不純物を拡散させることにより第３の半導体領域を形成し、前記第３の半導体領域の表面領域に第１導電型の不純物を拡散させることにより第４の半導体領域を形成してサイリスタを形成する工程と、前記第１の半導体の上面の表面領域に、前記第３の半導体領域を囲むようにして第２導電型の不純物を拡散することにより該第３の半導体領域に電気的に接続されている第５の半導体領域を形成し、前記第５の半導体領域の表面領域に第１導電型の不純物を拡散することにより第６の半導体領域を形成して第１のダイオードを形成する工程と、前記第１の半導体領域の上面に、前記第５の半導体領域を囲むようにして第２導電型の不純物を拡散することにより第７の半導体領域を形成し、前記第１の半導体領域の上面に第１導電型の不純物を拡散することにより、前記第７の半導体領域に接するように第８の半導体領域を形成して第２のダイオードを形成する工程と、前記第１の半導体基板の上面上に、前記第６の半導体領域と前記第７の半導体領域とに接続されることにより前記第１および第２のダイオードを直列に接続する導体を形成する工程と、を含んでいることを特徴とする。
このような製造工程で複合型半導体素子を製造することにより、ターンオンする電圧を所望の値に容易に設定できる複合型半導体素子を提供できる。
【００１５】
前記第１のダイオードと第２のダイオードとを形成する工程では、前記第５の半導体領域を、前記第７の半導体領域とほぼ等しく、かつ前記第４の半導体領域の不純物濃度よりも低い不純物濃度で形成し、前記第６の半導体領域を、前記第８の半導体領域とほぼ等しく、かつ前記第４の不純物濃度よりも低い不純物濃度で形成するようにしてもよい。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態に係る複合型半導体素子について、図面を参照して詳細に説明する。
【００１７】
この複合型半導体素子は、逆阻止２端子サイリスタと、互いに直列に接続された複数のツェナーダイオードとが１つの半導体基板に集積されたものである。具体的に説明すると、この複合型半導体素子は、図１に示すように、逆阻止２端子サイリスタと複数のツェナーダイオードとを構成する半導体領域を持つ半導体基板１０と、絶縁膜２０と、カソード電極３０と、アノード電極４０と、電極５０と、金属膜５１とを備えている。
【００１８】
まず、半導体基板１０の構成の詳細について図１および図２を参照して説明する。図２は、半導体基板を上面からみた形状を示している。
半導体基板１０は、図１および図２に示すように、ｎ１領域１１と、ｐ１領域１２と、ｎ２領域１３と、ｐ２領域１４と、第１のｐ型半導体領域１５と、第１のｎ型半導体領域１６と、第２のｐ型半導体領域１７と、第２のｎ型半導体領域１８と、第３のｎ型半導体領域１９とを備えている。ｎ１領域１１、ｐ１領域１２、ｎ２領域１３、ｐ２領域１４は、逆阻止２端子サイリスタを構成する半導体領域である。第１のｐ型半導体領域１５、第１のｎ型半導体領域１６は第１のツェナーダイオードを構成する半導体領域であり、第２のｐ型半導体領域１７、第２のｎ型半導体領域１８は第２のツェナーダイオードを構成する半導体領域である。
【００１９】
なお、図２では、ｎ１領域１１やｐ１領域１２等の構造を理解しやすくするため、絶縁膜２０、カソード電極３０、電極５０、および金属膜５１を省略している。以下では、特に図面番号を指示しないかぎり、図１を参照して説明する。
【００２０】
半導体基板１０は、リン（Ｐ）、ヒ素（Ａｓ）等のｎ型不純物を含んだｎ型の半導体からなる。この半導体基板１０のうち、ｐ１領域１２と、ｎ２領域１３と、ｐ２領域１４と、第１のｐ型半導体領域１５と、第１のｎ型半導体領域１６と、第２のｐ型半導体領域１７と、第２のｎ型半導体領域１８と、第３のｎ型半導体領域１９とを除いた部分が、ｎ１領域１１を構成している。このｎ１領域１１は、例えば１×１０１４ｃｍ−３程度の不純物濃度で、また、例えば１９０μｍ程度の厚さで設けられている。
ｎ１領域１１の一部は、図２に示すように、半導体基板１０の上面の表面に露出している。この露出部は、図示するような環状の形状を有する。
【００２１】
ｐ１領域１２は、半導体基板１０の上面の表面領域にボロン（Ｂ）、ガリウム（Ｇａ）等のｐ型不純物を拡散して形成されたｐ型の半導体領域から構成される。具体的には、ｐ１領域１２は、例えば、３×１０１７ｃｍ−３程度の不純物濃度で、また、例えば２０μｍ程度の厚さで設けられている。
ｐ１領域１２の一部は、半導体基板１０の上面からみると、図２に示すように、半導体基板１０の上面の表面に露出している。ｐ１領域１２の露出部は、ｎ２領域１３を包囲するような環状の形状を有する。
【００２２】
ｎ２領域１３は、ｐ１領域１２にｎ型不純物を拡散して形成された、ｎ１領域１１よりも不純物濃度の高いｎ型の半導体領域から構成される。具体的に説明すると、ｎ２領域１３は、例えば、８×１０１９ｃｍ−３程度の不純物濃度で、また、例えば１０μｍ程度の厚さで設けられている。
ｎ２領域１３の一部は、図２に示すように、半導体基板１０の上面の表面に露出している。ｎ２領域１３の露出部は、図２に示すような島状の形状を有する。
【００２３】
ｐ２領域１４は、半導体基板１０の下面の表面領域にｐ型不純物を拡散して形成された、ｐ１領域１２とほぼ等しい不純物濃度のｐ型の半導体領域から構成される。詳細には、ｐ２領域１４は、例えば、３×１０１７ｃｍ−３程度の不純物濃度で、また、例えば２０μｍ程度の厚さで設けられている。ｐ２領域１４は、半導体基板１０の下面の表面に露出している。
【００２４】
第１のｐ型半導体領域１５は、ｎ１領域１１にｐ型不純物を拡散して形成された、ｐ１領域１２よりもｐ型不純物濃度の低いｐ型の半導体領域から構成される。具体的には、第１のｐ型半導体領域１５は、例えば、５×１０１５ｃｍ−３程度の不純物濃度で、また、例えば１５μｍ程度の厚さで設けられている。
第１のｐ型半導体領域１５の一部は、図２に示すように、半導体基板１０の上面の表面に露出している。第１のｐ型半導体領域１５の露出部は、図２に示すように、ｐ１領域１２の露出部を包囲するような環状の形状を有する。
【００２５】
第１のｎ型半導体領域１６は、第１のｐ型半導体領域１５にｎ型不純物を拡散して形成された、ｎ２領域１３よりもｎ型不純物濃度の低いｎ型の半導体基板から構成されている。より詳細には、第１のｎ型半導体領域１６は、例えば、２×１０１６ｃｍ−３程度の不純物濃度で、また、例えば５μｍ程度の厚さで設けられている。
第１のｎ型半導体領域１６の一部は、図２に示すように、半導体基板１０の上面の表面に露出している。第１のｎ型半導体領域１６の露出部は、図２に示すように、第１のｐ型半導体領域１５の露出部を２分割するような環状の形状を持つ。
【００２６】
第２のｐ型半導体領域１７は、ｎ１領域１１にｐ型不純物を拡散して形成された、第１のｐ型半導体領域１５とほぼ等しいｐ型不純物濃度のｐ型半導体領域から構成されている。具体的には、第２のｐ型半導体領域１７は、例えば、５×１０１５ｃｍ−３程度の不純物濃度で、また、例えば１５μｍ程度の厚さで設けられている。
第２のｐ型半導体領域１７の一部は、図２に示すように、半導体基板１０の上面の表面に露出している。第２のｐ型半導体領域１７の露出部は、図２に示すように、ｎ１領域１１の露出部を包囲するような環状の形状を有する。
【００２７】
第２のｎ型半導体領域１８は、第２のｐ型半導体領域１７およびｎ１領域１１に部分的にｎ型不純物を拡散して形成された、第１のｎ型半導体領域１６とほぼ等しいｎ型不純物濃度のｎ型の半導体領域から構成されている。より詳細には、第２のｎ型半導体領域１８は、例えば、２×１０１６ｃｍ−３程度の不純物濃度で、また、例えば５μｍ程度の厚さで設けられている。
第２のｎ型半導体領域１８の一部は、図２に示すように、半導体基板１０の上面の表面に露出している。第２のｎ型半導体領域１８の露出部は、図２に示すような環状の形状を有する。
【００２８】
第３のｎ型半導体領域１９は、ｎ１領域１１にｎ型不純物を拡散して形成された、第２のｎ型半導体領域１８よりもｎ型不純物濃度の高いｎ型の半導体領域からなる。より具体的には、第３のｎ型半導体領域１９は、例えば、８×１０１９ｃｍ−３程度の不純物濃度で、また、例えば１０μｍ程度の厚さで設けられている。
第３のｎ型半導体領域１９の一部は、図２に示すように、半導体基板１０の上面の表面に露出している。第３のｎ型半導体領域１９の露出部は、図２に示すような環状の形状を有する。
【００２９】
このような構成を有する半導体基板１０において、ｎ１領域１１とｐ２領域１４との界面でｐｎ接合Ｊ１が形成され、ｎ１領域１１とｐ１領域１２との界面でｐｎ接合Ｊ２が形成され、ｐ１領域１２とｎ２領域１３との界面でｐｎ接合Ｊ３が形成される。また、第１のｐ型半導体領域１５と第１のｎ型半導体領域１６との界面でｐｎ接合Ｊ４が形成され、第２のｐ型半導体領域１７と第２のｎ型半導体領域１８との界面でｐｎ接合Ｊ５が形成される。以下では、ｐｎ接合を総称して、接合と呼ぶ。
【００３０】
従って、上述のようにｎ１領域１１とｐ１領域１２とｎ２領域１３とｐ２領域１４とからなる逆阻止２端子サイリスタ（以下サイリスタ）は、３つの接合Ｊ１、Ｊ２、Ｊ３を備えている。
また、第１のｐ型半導体領域１５と第１のｎ型半導体領域１６とからなる第１のツェナーダイオード（以下第１のダイオード）は、接合Ｊ４を備えている。
さらに、第２のｐ型半導体領域１７と第２のｎ型半導体領域１８とからなる第２のツェナーダイオード（以下第２のダイオード）は、接合Ｊ５を備えている。
【００３１】
この複合型半導体素子の基本構造および等価回路をそれぞれ図３（ａ）および図３（ｂ）に示す。
第１のダイオードの、第１のｐ型半導体領域１５は、図１に示すように、サイリスタのｐ１領域１２に接続されている。従って、第１のダイオードは、図３（ａ）、図３（ｂ）に示すように、ｐ１領域１２とｎ２領域１３とを介してカソード電極３０に電気的に接続されている。また、第１のダイオードの、第１のｎ型半導体領域１６は、図１に示すように、電極５０を介して第２のダイオードの第２のｐ型半導体領域１７に接続されている。従って、第１のダイオードと第２のダイオードとは図３（ａ）、図３（ｂ）に示すように、直列に接続されている。
【００３２】
第２のダイオードの第２のｎ型半導体領域１８は、図１に示すように、第３のｎ型半導体領域１９を介してｎ１領域１１にオーミック接触している。従って、第２のダイオードは、図３（ａ）、図３（ｂ）に示すように、サイリスタのｎ１領域１１に電気的に接続されている。第１のダイオードと第２のダイオードとは、サイリスタのｎ１領域１１とｐ１領域１２とに電気的に接続された直列回路をなす。
【００３３】
接合Ｊ４および接合Ｊ５の降伏電圧は、第１および第２のダイオードを構成する半導体領域のうち、第１および第２のｎ型半導体領域１６、１８のｎ型不純物濃度が接合Ｊ２を形成する半導体領域のうち、ｎ１領域１１のｎ型不純物濃度よりも高いので、接合Ｊ２の降伏電圧よりも低い。また、第１のダイオードの降伏電圧は、第１のｐ型半導体領域１５と第２のｐ型半導体領域１７とのｐ型不純物濃度がそれぞれほぼ等しく、かつ第１のｎ型半導体領域１６と第２のｎ型半導体領域１８とのｎ型不純物濃度がそれぞれほぼ等しいので、第２のダイオードの降伏電圧とほぼ等しい。
【００３４】
なお、第２のｎ型半導体領域１８のｎ型不純物濃度がｎ１領域１１のｎ型不純物濃度よりも高いので、第２のｎ型半導体領域１８は第３のｎ型半導体領域１９を介さなくてもｎ１領域１１に実質的にはオーミック接触できる。しかし、第３のｎ型半導体領域を設けることにより、第２のｎ型半導体領域１８とｎ１領域１１との接触抵抗が大きくて電流が流れにくいような場合に、電流が第３のｎ型半導体領域１９を介して第１および第２のダイオードとｎ１領域１１との間を流れることができる。本実施の形態では、電気伝導を確実にするために第３のｎ型半導体領域１９を設けている。サイリスタ、第１および第２のダイオードの動作の詳細については、後述する。
【００３５】
次に、絶縁膜２０、カソード電極３０、アノード電極４０、電極５０、金属膜５１の構成の詳細について図１を参照して説明する。
絶縁膜２０は、酸化シリコン膜等から構成されており、半導体基板１０の上面に形成されている。絶縁膜２０には、ｐ１領域１２およびｎ２領域１３がカソード電極３０に接続できるように、開口２１が設けられている。また、絶縁膜２０には、第１ｎ型半導体領域１６および第２ｐ型半導体領域１７が電極５０に接続できるように開口２２、２３が設けられている。さらに、絶縁膜２０には、第２ｎ型半導体領域１８が金属膜５１に接続されるよう、開口２４が設けられている。
【００３６】
カソード電極３０は、アルミニウム膜等から構成されており、半導体基板１０の上面に、ｐ１領域１２とｎ２領域１３とを被覆するように形成されている。カソード電極３０は、ｐ１領域１２とｎ２領域１３とに接続されている。
【００３７】
アノード電極４０は、アルミニウム膜等から構成されており、半導体基板１０の下面に、ｐ２領域１４を被覆するように形成されている。従って、アノード電極４０は、ｐ２領域１４に接続されている。
【００３８】
電極５０は、アルミニウム膜等から構成されている。電極５０は、絶縁膜２０の開口２２、２３を介して第１のｎ型半導体領域１６、第２のｐ型半導体領域１７に接続されている。従って電極５０は、第１のダイオードと第２のダイオードに接続されている。この電極５０は、カソード電極３０に接していない。
【００３９】
金属膜５１は、アルミニウム膜等から構成されている。金属膜５１は、絶縁膜２０の開口２４を介して第２のｎ型半導体領域１８に接続されている。金属膜５１は、第２のｎ型半導体領域１８の表面電位を安定化する。この金属膜５１は、カソード電極３０および電極５０に接していない。
【００４０】
次に、以上の構成を有するこの複合型半導体素子を製造する手順を、図４（ａ）〜図８（ｏ）を参照して説明する。なお、以下に示す手順は一例であり、同様の構造が得られるのであれば、いかなる手順であっても構わない。
まず、ｎ型半導体基板からなる半導体基板１０を用意する。次に、イオン注入等によって、半導体基板１０の下面にｐ型の不純物を注入し、図４（ａ）に示すように、ｐ型の半導体領域（すなわちｐ２領域１４）を形成する。
【００４１】
次に、図４（ｂ）に示すように、第１のｐ型半導体領域１５形成予定領域上および第２のｐ型半導体領域１７形成予定領域上以外の半導体基板１０の上面上にフォトレジスト６０を形成する。続いて、イオン注入等によって、ｐ型不純物をｎ１領域１１に注入し、不純物濃度がそれぞれ等しいｐ型の半導体領域（第１のｐ型半導体領域１５、第２のｐ型半導体領域１７）を図４（ｃ）に示すように形成する。
【００４２】
次に、フォトレジスト６０を剥離する。フォトレジスト６０の剥離に続いて、図５（ｄ）に示すように、第１のｎ型半導体領域１６形成予定領域上および第２のｎ型半導体領域１８形成予定領域上以外の半導体基板１０の上面上にフォトレジスト６１を形成する。
【００４３】
続いて、イオン注入等によってｎ型不純物を第１のｐ型半導体領域１５に注入し、図５（ｅ）に示すように、ｎ型の半導体領域（第１のｎ型半導体領域１６）を形成する。同様に、イオン注入等によってｎ型の不純物を第２のｐ型半導体領域１７に注入し、第１のｎ型半導体領域１６とｎ型不純物濃度がほぼ等しいｎ型の半導体領域（第２のｎ型半導体領域１８）を図４（ｅ）に示すように形成する。
【００４４】
第１および第２のｎ型半導体領域１６、１８を形成した後、フォトレジスト６１を剥離する。次に、図５（ｆ）に示すように、第３のｎ型半導体領域１９形成予定領域上以外の半導体基板１０の上面上にフォトレジスト６２を形成する。そして、イオン注入等によってｎ型不純物を第２のｎ型半導体領域１８およびｎ１領域１１に注入し、図６（ｇ）に示すように、第３のｎ型半導体領域１９を形成する。
【００４５】
第３のｎ型半導体領域１９を形成した後、フォトレジスト６２を除去する。次に、図６（ｈ）に示すように、ｐ１領域１２形成予定領域上以外の半導体基板１０の上面上にフォトレジスト６３を形成する。フォトレジスト６３をマスクとして用いて、イオン注入等によりｐ型不純物を第１のｐ型半導体領域１５およびｎ１領域１１に注入し、図６（ｉ）に示すように、ｐ型の半導体領域（ｐ１領域１２）を形成する。
【００４６】
フォトレジスト６３を剥離し、次に、図７（ｊ）に示すように、ｎ２領域１３形成予定領域上以外の半導体基板１０の上面にフォトレジスト６４を形成する。次に、イオン注入等によりｎ型不純物をｐ１領域１２に注入し、図７（ｋ）に示すように、ｎ型の半導体領域（ｎ２領域１３）を形成する。ｎ２領域１３を形成後、フォトレジスト６４を剥離し、半導体基板１０にアニールを施し、イオン注入したｐ型、ｎ型の不純物を活性化する。
【００４７】
次に、半導体基板１０の上面上に、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）等により、図７（ｌ）に示すようにシリコン酸化膜６５を形成する。このシリコン酸化膜６５に、エッチングを施して図８（ｍ）に示すように開口２１、２２、２３、２４を設け、絶縁膜２０を形成する。
【００４８】
続いて、半導体基板１０の上面上に、ＰＶＤ（Ｐｈｙｓｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）等により、アルミニウム膜等を形成する。このアルミニウム膜をパターニングして、図８（ｎ）に示すように、カソード電極３０、電極５０、金属膜５１を形成する。カソード電極３０は、開口２１を介してｐ１領域１２およびｎ２領域１３に電気的に接続される。電極５０は、開口２２を介して第１のｎ型半導体領域１６に接続され、かつ開口２３を介して第２のｐ型半導体領域１７に接続される。また、金属膜５１は、開口２４を介して第２のｎ型半導体領域１８に接続される。
【００４９】
そして、半導体基板１０の他面上にＰＶＤ等によって、図８（ｏ）に示すように、ｐ２領域１４に接続されるアノード電極４０を形成する。
【００５０】
次に、以上説明したこの複合型半導体素子の動作を説明する。
アノード電極４０に正、カソード電極３０に負の電圧（順方向電圧）を印加すると、接合Ｊ１、Ｊ３は順方向バイアス状態となり、接合Ｊ２、Ｊ４、Ｊ５は逆方向バイアス状態となる。
【００５１】
印加する電圧が所定の値以上になると、接合Ｊ２の降伏電圧と比べて降伏電圧が低い接合Ｊ４、Ｊ５とで降伏現象が起こり、カソード電極３０から電子が第１および第２のダイオードに注入される。注入された電子は、第３のｎ型半導体領域１９を介してｎ１領域１１に注入され、さらにｐ２領域１４に注入される。
【００５２】
ｐ２領域１４に電子が注入されることにより、正孔がｐ２領域１４からｎ１領域１１に注入される。注入された正孔は、さらに、第３のｎ型半導体領域１９を介して第２のダイオードと第１のダイオードとに注入される。従って、第１および第２のダイオードに逆方向電流が流れる。この逆方向電流は、ｐ１領域１２に流れ込む。この逆方向電流は、ｐ１領域１２の横方向の抵抗（図１のＸ−Ｘ方向の層抵抗）により電圧降下を生じさせ、これにより接合Ｊ２が順方向にバイアスされ、サイリスタがターンオンする。従って複合型半導体素子がターンオンした状態になる。
【００５３】
このように、本実施の形態の複合型半導体素子は、複数のダイオードを、降伏により流れる逆方向電流の流れる方向が一致するように直列接続し、この複数のダイオードの降伏により流れる逆方向電流をトリガとして用いてサイリスタをオンさせる。
【００５４】
一般的に、ダイオードを構成する半導体領域の不純物濃度が高いほどダイオードの降伏電圧は低くなるが、製造時にダイオードごとの降伏電圧の差が許容範囲内で収まりやすい（ばらつきが小さい）。一方、不純物濃度が低いほどダイオードの降伏電圧は高くなるが、製造時にダイオードごとの降伏電圧の差が許容範囲を超えやすい（ばらつきが大きい）。
この複合型半導体素子は、製造時にばらつきが小さい、降伏電圧が低電圧のダイオードを複数個直列接続して、サイリスタが所望の電圧でオンするようにしている。このダイオードの接続個数を適宜増やすことにより、サイリスタが所望の高い電圧でオンするようにすることができる。各ダイオードに降伏により流れる電流は、各ダイオードの許容限度以下の小電流でよく、各ダイオードが逆方向電流による発熱によって破壊には至りにくい。さらに、複数のダイオードがほぼ等しい降伏電圧で降伏するので、複数のダイオードの制御が容易である。
【００５５】
通常は、サイリスタがオンする電圧（トリガ電圧）の設定が２５０Ｖ以上になると、製造する複合型半導体素子ごとの、トリガ電圧のばらつきが許容範囲を超えやすい。しかし、以上のような構成を採用することにより、この複合型半導体素子はトリガ電圧の設定が２５０Ｖ以上になっても、製造する複合型半導体素子ごとの、トリガ電圧のばらつきが許容範囲内に収まりやすい。
【００５６】
なお、本発明は上記実施の形態に限定されず、種々の応用および変更が可能である。
例えば、逆阻止型のサイリスタの代わりに、双方向性サイリスタを用いてもよい。この場合には、図９（ａ）に示すような構造を採用するとよい。すなわち、図３（ａ）の基本構造に加えて、ｎ１領域１１とｐ２領域１４とに接続された複数のダイオードをさらに設ける。この際、それぞれに降伏により流れる電流の流れる方向が一致するように複数のダイオードを直列に接続する。
【００５７】
また、上記実施の形態では、ｎ２領域１３を、島状に形成する場合を例として説明した。しかし、ｎ２領域１３の形状はこれに限定されず、例えば帯状に形成してもよい。この場合には、ｐ１領域１２等ｎ２領域１３を包囲する他の半導体領域の形状を、ｎ２領域１３の形状に合わせて、適宜変更する。
【００５８】
さらには、上記実施の形態では、第１のｐ型半導体領域は、直接ｐ１領域１２に接することによって、ｐ１領域１２に電気的に接続されていた。しかし、図９（ｂ）に示すように、第１のｐ型半導体領域１５は、カソード電極３０を介してｐ１領域１２に接続されてもよい。この場合には、図示するように、絶縁膜２０に、第１のｐ型半導体領域１５が、カソード電極３０に接するように開口２５を設ける。
【００５９】
あるいは、上記実施の形態では、ダイオードを２つ直列接続する場合を例にして説明したが、トリガ電圧を所望の値に設定するために３つ以上直列接続してもよい。
【００６０】
【発明の効果】
以上説明したように、本発明によれば、ターンオンする電圧を所望の値に容易に設定できる複合型半導体素子を提供することを目的とする。
【図面の簡単な説明】
【図１】図１は本発明の実施の形態にかかる複合型半導体素子の構成を示す断面図である。
【図２】図２は図１の複合型半導体素子の上面の一部を示す平面図である。
【図３】図３（ａ）および図３（ｂ）は、それぞれ、図１の複合型半導体素子の基本構造および等価回路を示す図である。
【図４】図４（ａ）乃至図４（ｃ）は、図１の複合型半導体素子の製造工程を説明するための断面図である。
【図５】図５（ｄ）乃至図５（ｆ）は、図１の複合型半導体素子の製造工程を説明するための断面図である。
【図６】図６（ｇ）乃至図６（ｉ）は、図１の複合型半導体素子の製造工程を説明するための断面図である。
【図７】図７（ｊ）乃至図７（ｌ）は、図１の複合型半導体素子の製造工程を説明するための断面図である。
【図８】図８（ｍ）乃至図８（ｏ）は、図１の複合型半導体素子の製造工程を説明するための断面図である。
【図９】図９（ａ）および図９（ｂ）は本発明の実施の形態に係る複合型半導体素子の変形例を示す断面図である。
【符号の説明】
１０  半導体基板
１１  ｎ１領域
１２  ｐ１領域
１３  ｎ２領域
１４  ｐ２領域
１５  第１のｐ型半導体領域
１６  第１のｎ型半導体領域
１７  第２のｐ型半導体領域
１８  第２のｎ型半導体領域
１９  第３のｎ型半導体領域
２０  絶縁膜
３０  カソード電極
４０  アノード電極
５０  電極
５１  金属膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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