(57)【要約】【課題】外部電源の上昇により内部負電源がより深くなることが防止される。【解決手段】本発明は、外部電源と接地電源を供給され、負電源端子からチャージを吸収することにより負電源端子に前記接地電源より低い負電源を生成するチャージポンプ回路と、前記負電源端子の電位を監視して、外部電源が所定の定格電位の時は、前記負電源電位を第１のレベルに保つように前記チャージポンプ回路を動作状態と非動作状態とに制御するチャージポンプ制御回路とを有し、当該チャージポンプ制御回路は、前記外部電源が定格電位よりも高く上昇する時は、前記負電源電位を前記第１のレベルより浅い第２のレベルに保つように前記チャージポンプ回路を制御することを特徴とする。チャージポンプ制御回路が、外部電源が定格電位よりも上昇するときに、負電源電位を通常時の第１のレベルより浅い（高い）第２のレベルに制御するので、セルトランジスタやワードドライバのトランジスタなどがゲート絶縁膜破壊に至ることが防止される。【選択図】図７
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【特許請求の範囲】
【請求項１】
外部電源と接地電源を供給され、負電源端子からチャージを吸収することにより当該負電源端子に前記接地電源より低い内部負電源を生成するチャージポンプ回路と、
前記負電源端子の電位を監視して、前記外部電源が所定の定格電位の時は、前記負電源電位を第１のレベルに保つように前記チャージポンプ回路を動作状態と非動作状態とに制御するチャージポンプ制御回路とを有し、
当該チャージポンプ制御回路は、前記外部電源が定格電位よりも高く上昇する時は、前記負電源電位を前記第１のレベルより浅い第２のレベルに保つように前記チャージポンプ回路を制御することを特徴とする内部負電源生成回路。
【請求項２】
請求項１において、
前記チャージポンプ制御回路は、前記外部電源が供給され当該外部電源の上昇に応じて上昇する基準電圧を発生する基準電圧発生回路を有し、
当該チャージポンプ制御回路は、前記基準電圧に対して前記内部負電源電位が所定レベルより上昇する時に、前記チャージポンプ回路を動作状態にし、前記負電源電位が前記所定レベルより低くなる時に、前記チャージポンプ回路を非動作状態にし、更に、前記基準電圧が上昇すると、前記負電源電位が前記所定レベルより浅いレベルになるとき、前記チャージポンプ回路を動作状態と非動作状態とに切り替えることを特徴とする内部負電源生成回路。
【請求項３】
請求項２において、
前記チャージポンプ制御回路は、前記基準電圧に対して前記内部負電源電位が前記所定レベルより低くなるときに出力レベルを第１のレベルにし、前記基準電圧に対して前記内部負電源電位が前記所定レベルより高くなるときに出力レベルを第２のレベルにするＣＭＯＳインバータを有することを特徴とする内部電源生成回路。
【請求項４】
請求項２において、
前記基準電圧発生回路は、前記外部電源の上昇に応答して反転するコンパレータと、前記コンパレータの反転により導通する出力トランジスタと、前記外部電源に当該出力トランジスタを介して接続された複数のインピーダンス手段とを有し、当該複数のインピーダンス手段の接続点に前記基準電圧が生成されることを特徴とする内部電源生成回路。
【請求項５】
請求項２において、
前記基準電圧発生回路は、前記外部電源に一旦が接続された所定段数のダイオード回路を有し、当該ダイオード回路の他端に前記基準電圧を出力することを特徴とする内部電源生成回路。
【請求項６】
請求項１において、
前記チャージポンプ回路は、発振器と、前記発振器が生成するクロックにより前記負電源端子からチャージを吸収するポンプ回路とを有することを特徴とする内部電源生成回路。
【請求項７】
複数のワード線と複数のビット線と、それらの交差位置に設けられたメモリセルとを有する半導体メモリにおいて、
請求項１乃至６のいずれかに記載された内部電源生成回路と、
前記ワード線を前記内部負電源に駆動するワードドライバとを有することを特徴とする半導体メモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、内部負電源生成回路に関し、特に、外部電源の上昇に対応してより浅いレベルになる内部負電源を生成する回路及びそれを有する半導体メモリに関する。
【０００２】
【従来の技術】
半導体メモリは、省電力化のために外部電源より低い内部正電源を生成し、メモリセルアレイの電源として利用する。例えば、ダイナミックＲＡＭでは、メモリセル内の電圧レベルが接地電圧または内部正電源電圧に制御される。また、半導体メモリでは、基板側にリークする電流を吸収ために、バックバイアス電源が生成される。バックバイアス電源は、接地電圧より低い負電源である。バックバイアス電源を基板に印加することにより、内部のトランジスタの閾値が低くならないようにする。
【０００３】
一方、ダイナミックＲＡＭは、大容量、微細化に伴い、セルトランジスタのサイズが微細化され、低閾値電圧化され、オフ状態におけるサブスレッシュールドリーク電流が顕著になる傾向にある。このセルトランジスタのリーク電流の増大は、リフレッシュ周期を短くすることを招き好ましくない。
【０００４】
このようなサブスレッシュールドリーク電流を防止するために、Ｎ型のセルトランジスタに対して、オフ状態のワード線電位を従来の接地電位から負電位にすることが考えられる。ワード線電位を負電位にすることにより、閾値電圧が低いセルトランジスタを確実にオフ状態にして、上記リーク電流を防止する。または、別のリーク電流防止方法としては、Ｐ型のセルトランジスタを利用して、ワード線の電位を負電位（オン状態）と外部正電源電位（オフ状態）に制御することが考えられる。内部正電源電位に制御することで、Ｐチャネル型のセルトランジスタは確実にオフ状態にされ、上記のリーク電流は防止される。
【０００５】
このような負電位を供給するために、内部で負電源を生成する必要がある。かかる内部負電源は、バックバイアス電源と同様に、チャージポンプ回路によって生成される。つまり、発振回路が生成するクロックによりチャージを吸収することにより、接地電位より低い負電位の電源が生成される。そして、内部負電源電位を監視するチャージポンプ制御回路が設けられ、チャージポンプ回路の発振回路の動作を制御することにより、内部負電源電位を一定値に保つ。上記従来例は、例えば以下の特許文献１に記載されている。
【０００６】
【特許文献１】
Ｓａｔｏｓｈｉ　Ｅｔｏ　ｅｔ　ａｌ．，　”Ａ　１　Ｇｂ　ＳＤＲＡＭ　ｗｉｔｈ　Ｇｒｏｕｎｄ　Ｌｅｖｅｌ　Ｐｒｅ−ｃｈａｒｇｅｄ　Ｂｉｔ　Ｌｉｎｅ　ａｎｄ　Ｎｏｎ−Ｂｏｏｓｔｅｄ　２．１Ｖ　Ｗｏｒｄ　Ｌｉｎｅ”，　ＩＳＳＣＣ　Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ，　ｐｐ８２−８３，　Ｆｅｂ．，　１９９８
【０００７】
【発明が解決しようとする課題】
しかしながら、外部電源の電位が定格電位より高く変動すると、外部電源電位と内部負電源電位との電位差が広がり、ワードドライバのトランジスタのゲート絶縁膜を破壊するおそれがある。また、セルトランジスタをＰ型トランジスタにした場合も、外部電源電位と負電源電位との電位差の広がりによりセルトランジスタのゲート絶縁膜の破壊を招くおそれがある。外部電源が上昇すると、外部電源から生成される内部正電源電位もわずかに上昇し、内部負電源電位を接地電位から一定に保つようにすると、内部正電源電位と負電源電位との電位差も広がり、内部トランジスタのゲート絶縁膜の破壊を招くおそれがある。更に、外部電源が上昇すると、昇圧電源を生成する回路の発振器の周期が短くなり、昇圧電源のレベルも上昇する。このことは、ワード線を昇圧電源で駆動する場合に、ワードドライバのトランジスタのゲート絶縁膜を破壊するおそれをまねいてしまう。
【０００８】
そこで、本発明の目的は、外部電源の電位上昇に応じてより浅いレベルの負電源を生成する負電源生成回路及びそれを有する半導体メモリを提供することにある。
【０００９】
【課題を解決するための手段】
上記の目的を達成するために、本発明の一つの側面は、外部電源と接地電源を供給され、負電源端子からチャージを吸収することにより負電源端子に前記接地電源より低い負電源を生成するチャージポンプ回路と、
前記負電源端子の電位を監視して、外部電源が所定の定格電位の時は、前記負電源電位を第１のレベルに保つように前記チャージポンプ回路を動作状態と非動作状態とに制御するチャージポンプ制御回路とを有し、
当該チャージポンプ制御回路は、前記外部電源が定格電位よりも高く上昇する時は、前記負電源電位を前記第１のレベルより浅い第２のレベルに保つように前記チャージポンプ回路を制御することを特徴とする。
【００１０】
上記発明の側面によれば、チャージポンプ制御回路が、外部電源が定格電位よりも上昇するときに、負電源電位を通常時の第１のレベルより浅い（高い）第２のレベルに制御するので、セルトランジスタやワードドライバのトランジスタなどがゲート絶縁膜破壊に至ることが防止される。
【００１１】
上記の発明の好ましい実施例によれば、チャージポンプ制御回路は、外部電源が供給され当該外部電源の上昇に応じて上昇する基準電圧を発生する基準電圧発生回路を有し、チャージポンプ制御回路は、前記基準電圧に対して負電源電位が所定レベルより上昇する時に前記チャージポンプ回路を動作状態にし、負電源電位が所定レベルより低くなる時に前記チャージポンプ回路を非動作状態にし、更に、基準電圧が上昇すると、前記負電源電位が前記所定レベルより浅いレベルになるとき、前記チャージポンプ回路を動作状態と非動作状態とに切り替えることを特徴とする。
【００１２】
基準電圧発生回路が外部電源と接地電源とから基準電圧を発生するので、外部電源が上昇すると基準電圧も上昇し、それに応じて、チャージポンプ回路の動作状態と非動作状態とを切り替える負電源電位レベルが上昇して、より浅いレベルの負電源電位を発生することができる。
【００１３】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態例を説明する。しかしながら、かかる実施の形態例が、本発明の技術的範囲を限定するものではない。
【００１４】
図１は、半導体メモリの電源発生回路群を示す図である。ダイナミック型半導体メモリは、セルトランジスタを十分に導通させるために、ワード線電位を外部電源ＶＤＤよりも高い昇圧電源Ｖｐｐに駆動する。また、省電力化のために外部電源ＶＤＤよりも低い内部正電源Ｖｉｉをセルアレイ電源として利用する。そして、本実施の形態では、接地電源より低い内部負電源ＶＮＮを生成する。この内部負電源ＶＮＮは、半導体基板に印加されるバックバイアス電源とは別の負電源である。
【００１５】
昇圧電源Ｖｐｐを生成する昇圧電源生成回路１は、発振回路ＯＳＣ１と、発振器ＯＳＣ１が生成するクロックＣＬＫ１により、外部電源ＶＤＤから供給されるチャージを昇圧電源端子Ｖｐｐに供給するＶｐｐポンプ回路１０とを有し、昇圧電源Ｖｐｐを外部電源ＶＤＤより高くする。この昇圧電源Ｖｐｐは、図示しない昇圧電源レベル監視回路により監視され、昇圧電源レベル監視回路は、昇圧電源Ｖｐｐのレベルが外部電源ＶＤＤより高い所定のレベルに維持されるように発振回路ＯＳＣ１を制御する。外部電源ＶＤＤのレベルが上昇すると発振回路の周期が短くなり、ポンプ回路１０のポンピング動作が活発になり、昇圧電源レベルも上昇する傾向にある。
【００１６】
内部正電源Ｖｉｉは、内部正電源生成回路２により生成され、内部正電源生成回路２は、外部電源ＶＤＤから一定のゲート電圧Ｖｇを生成するＶｇ生成回路１２と、そのゲート電圧Ｖｇがゲートに印加され、ドレインが外部電源ＶＤＤに接続され、ソースから内部正電源Ｖｉｉが生成される内部正電源生成トランジスタ１４とからなる。この内部正電源Ｖｉｉは、ゲート電圧Ｖｇからトランジスタ１４の閾値電圧だけ低い一定のレベルに維持され、外部電源ＶＤＤから電流を供給する。内部正電源Ｖｉｉが低くなると、トランジスタ１４がより導通状態になり、外部電源ＶＤＤから電流供給がなされて、内部正電源Ｖｉｉのレベルの低下が防止される。また、メモリがスリープ状態になるなど内部正電源Ｖｉｉのレベルがある程度上昇すると、トランジスタ１４がより非導通状態になり、外部電源ＶＤＤからの電流供給が少なくなり、内部正電源Ｖｉｉの上昇が抑制される。
【００１７】
次に、内部負電源ＶＮＮを生成する内部負電源生成回路３は、クロックＣＬＫ２を生成する発振回路ＯＳＣ２と、そのクロックＣＬＫ２により内部負電源端子ＶＮＮから接地電源Ｖｓｓ側にチャージを引き抜くＶＮＮポンプ回路１６とからなるチャージポンプ回路と、チャージポンプ制御回路１８とを有する。チャージポンプ制御回路１８は、内部負電源ＶＮＮのレベルを監視して、内部負電源ＶＮＮのレベルが所定のレベルより浅くなるときに発振回路ＯＳＣ２を動作状態にし、所定レベルより深くなるときに発振回路を非動作状態にする。このように、内部負電源発生回路３は、発振回路ＯＳＣ２の動作状態を内部負電源ＶＮＮのレベルに応じて制御することにより、ポンプ回路１６のポンピング動作を制御し、内部負電源ＶＮＮを所定の負のレベルに維持する。この詳細な回路は、後述する。
【００１８】
図２は、半導体メモリ内の電源の関係を示す図である。横軸は時間、縦軸は電圧レベルを示す。時間ゼロでは外部電源ＶＤＤが投入されていない状態であり、時間ゼロで外部電源ＶＤＤが投入されると、外部電源ＶＤＤが立ち上がり、所定の定格電圧レベルまで上昇する。外部電源ＶＤＤの立ち上がりに伴って、内部で生成される昇圧電源Ｖｐｐ、内部正電源Ｖｉｉが共に上昇し、昇圧電源Ｖｐｐは外部電源ＶＤＤよりも高い所定のレベルになり、一方、内部正電源Ｖｉｉも立ち上がり外部電源ＶＤＤよりも低いレベルになる。更に、内部負電源ＶＮＮは、外部電源ＶＤＤの立ち上がりに伴って、接地電源Ｖｓｓより低いレベルになり、所定の負電位レベルになる。つまり、外部電源ＶＤＤの投入により、半導体メモリの内部では、昇圧電源Ｖｐｐと、内部正電源Ｖｉｉと、内部負電源ＶＮＮとが生成される。
【００１９】
図３は、半導体メモリの一例を示す図である。この半導体メモリは、ワード線ＷＬとビット線ＢＬとの交差位置にセルトランジスタＭＣとキャパシタＣｍとからなるメモリセルが設けられている。セルトランジスタＭＣは、Ｎチャネルトランジスタであり、ワード線ＷＬはワードドライバＷＤのトランジスタ２０，２１により昇圧電源Ｖｐｐまたは内部負電源ＶＮＮに駆動され、ビット線ＢＬはセンスアンプＳＡにより内部正電源Ｖｉｉまたは接地電源Ｖｓｓに駆動される。セルトランジスタＭＣのゲートに接続されたワード線ＷＬを昇圧電源Ｖｐｐに駆動することで、セルトランジスタＭＣは十分導通し、ワード線ＷＬを内部負電源ＶＮＮに駆動することで、セルトランジスタＭＣは完全に非導通状態になる。つまり、非選択ワード線レベルを負電位にすることで、非選択状態でのセルトランジスタのサブスレッシュールドリーク電流を抑制することができる。
【００２０】
図４は、半導体メモリの別の例を示す図である。この例では、セルトランジスタＭＣがＰチャネルトランジスタで構成され、ワード線ＷＬがワードドライバＷＤにより外部電源ＶＤＤまたは内部負電源ＶＮＮに駆動される。ビット線ＢＬは、センスアンプＳＡにより内部正電源Ｖｉｉまたは接地電源Ｖｓｓに駆動される。セルトランジスタＭＣをＰチャネルトランジスタにすることで、非選択状態ではワード線ＷＬを外部電源ＶＤＤにしてセルトランジスタを完全に非導通状態にすることができる。また、選択状態では、ワード線ＷＬを内部負電源ＶＮＮにすることで、セルトランジスタをより導通状態にすることができる。
【００２１】
図３の例では、ワードドライバＷＤのトランジスタ２１のゲートには、昇圧電源レベルの選択信号ＲＤが印加され、トランジスタ２１のゲート・ソース間には、昇圧電源Ｖｐｐと内部負電源ＶＮＮとが印加される。また、セルトランジスタＭＣのゲート・ドレイン間には、内部負電源ＶＮＮと内部正電源Ｖｉｉとが印加される。図４の例では、ワードドライバのトランジスタ２３のゲート・ソース間には、外部電源ＶＤＤと内部負電源ＶＮＮとが印加され、セルトランジスタＭＣのゲート・ドレイン間には、内部負電源ＶＮＮと内部正電源Ｖｉｉとが印加される。
【００２２】
このように、内部負電源ＶＮＮは、サブスレッシュールドリーク電流防止のために採用されるが、内部負電源ＶＮＮと外部電源ＶＤＤとの電圧差、または内部負電源ＶＮＮと内部正電源Ｖｉｉや昇圧電源Ｖｐｐとの電圧差が大きくなると、内部のトランジスタのゲート絶縁膜を破壊するおそれがある。
【００２３】
図５は、内部負電源生成回路の一例を示す図である。ＶＮＮポンプ回路１６は、ポンプ用キャパシタＣｐと、接地電源Ｖｓｓとポンプ用キャパシタＣｐのノード２４との間に設けられたトランジスタ２５と、内部負電源ＶＮＮとノード２４との間に設けられたトランジスタ２６とを有する。トランジスタ２５，２６は共にゲートとドレイン間が接続され、ダイオードとして動作する。ＶＮＮポンプ回路１６と発振器ＯＳＣ２とでチャージポンプ回路が構成される。
【００２４】
このチャージポンプ回路では、発振器ＯＳＣ２が生成するクロックＣＬＫ２の立ち上がりに応答して、キャパシタＣｐの容量カップリングによりノード２４も立ち上がり、トランジスタ２６は逆方向で非導通となり、トランジスタ２５を介して接地電源Ｖｓｓに電荷が押し出される。その後のクロックＣＬＫ２の立ち下がりに応答して、今度はトランジスタ２５が逆方向で非導通状態になるので、トランジスタ２６を介して負電源端子ＶＮＮから電荷が引き抜かれる。これを繰り返すことで、負電源ＶＮＮの電位が接地電源Ｖｓｓより低くなる。発振器ＯＳＣ２が動作状態の時は、上記のクロックＣＬＫ２によるポンピング動作により内部負電源ＶＮＮが接地電源より低くされるが、発振器ＯＳＣ２が非動作状態になると、クロックＣＬＫ２が停止してポンピング動作が停止する。
【００２５】
チャージポンプ制御回路１８は、３段のＣＭＯＳインバータで構成され、初段のＣＭＯＳインバータのＰチャネルトランジスタ３０は、ソースが外部電源ＶＤＤに、ゲートが基準ノードＳ３９に、そしてドレインがＮチャネルトランジスタ３１に接続される。また、Ｎチャネルトランジスタ３１は、そのソースが内部負電源ＶＮＮに接続され、ゲートが基準ノードＳ３９に接続される。そして、基準ノードＳ３９は、接地電源Ｖｓｓに接続されている。そして、最終段のＣＭＯＳインバータの出力Ｓ１８は、制御信号として発振器ＯＳＣ２に供給される。
【００２６】
図６は、チャージポンプ制御回路１８の動作を示す動作波形図である。横軸が時間、縦軸が電圧をそれぞれ示す。時間ゼロにおいて、外部電源ＶＤＤが立ち上がると、それに伴いＰチャネルトランジスタ３０が導通状態になり、ノード３６は外部電源ＶＤＤの上昇と共に上昇する。この時、ノード３７はＬレベル、制御ノードＳ１８はＨレベルになり、発振器ＯＳＣ２は動作状態に制御され、ポンプ回路１６のポンピング動作により内部負電源ＶＮＮは、接地電位よりも低いレベルに引き下げられる。
【００２７】
初段のＣＭＯＳインバータのＮチャネルトランジスタ３１のゲートは接地電位、ソースは内部負電源ＶＮＮにそれぞれ接続されているので、内部負電源ＶＮＮが基準ノードＳ３９の接地電位に対して所定のレベルまで低下すると、トランジスタ３１が導通状態になる。その結果、ノード３６は、トランジスタ３０と３１のオン抵抗比により決まるレベルになる。この例では、両トランジスタが導通した時は、ノード３６が接地レベルになるようにトランジスタが設計されている。このノード３６の接地レベルへの切り替わりに伴って、２段目と３段目のＣＭＯＳインバータが反転し、ノード３７はＨレベルとなって外部電源ＶＤＤに追従し、また、制御ノードＳ１８はＬレベルに反転する。この制御ノードＳ１８の反転により、発振器ＯＳＣ２が非動作状態に制御され、内部負電源ＶＮＮレベルは接地電位から所定のレベル低いレベルに維持される。
【００２８】
但し、内部負電源ＶＮＮが内部回路の動作などにより、所定レベルより浅くなると、トランジスタ３１が再び非導通になり、制御ノードＳ１８がＨレベルになり、発振器ＯＳＣ２が動作状態となり、ポンピング動作が再開して、内部負電源ＶＮＮが所定のレベルに下がるまで電荷の引き抜き動作が繰り返される。
【００２９】
図５のポンプ制御回路１８の問題点は、基準ノードＳ３９が接地電位Ｖｓｓに接続されているので、外部電源ＶＤＤが定格レベルより上昇すると、トランジスタ３１が導通、非導通と切り替わる内部負電源ＶＮＮのレベルがより深くなることにある。つまり、外部電源ＶＤＤが上昇すると、トランジスタ３０はより深く導通状態になりそのオン抵抗は低下する。従って、内部負電源ＶＮＮがより深いレベルになってトランジスタ３１をより深く導通状態にしないと、ノード３１のレベルが反転しないことになる。つまり、外部電源ＶＤＤの上昇に伴い、内部負電源ＶＮＮはより深いレベルに制御される。
【００３０】
更に、外部電源ＶＤＤが定格レベルより高く上昇すると、発振器ＯＳＣ２の発振周波数が高くなり、ポンピング動作がより活発になり、内部負電源ＶＮＮのレベルはより深くなる。
【００３１】
外部電源ＶＤＤの上昇は、内部で生成される昇圧電源Ｖｐｐや内部正電源Ｖｉｉのレベルのわずかな上昇を招く。上記の内部負電源ＶＮＮの低下と相まって、Ｖｐｐ−ＶＮＮ間電圧差、Ｖｉｉ−ＶＮＮ間電圧差がより大きくなり、内部のトランジスタのゲート絶縁膜破壊をもたらすことになる。
【００３２】
図７は、本実施の形態における内部負電源生成回路を示す図である。また、図８は、その動作波形図である。本実施の形態の内部負電源生成回路は、図５と同じ発振器ＯＳＣ２と、ポンプ回路１６と、その制御回路１８とを有し、更に、外部電源ＶＤＤの上昇に応答して基準ノードレベルＳ３９を上昇させる基準電圧発生回路５０を有する。
【００３３】
基準ノードＳ３９は、図５の回路では接地電源Ｖｓｓに固定されていたが、図６では、外部電源ＶＤＤと接地電源Ｖｓｓ間を抵抗Ｒ３，Ｒ４で抵抗分割したレベルにされるので、外部電源ＶＤＤが定格レベルより上昇するのに伴って、接地レベルより高く上昇する。
【００３４】
図８の動作波形図に示されるとおり、電源ＶＤＤの投入に伴い、電源ＶＤＤが上昇し、ノード３６と制御ノードＳ１８も上昇して、発振器ＯＳＣ２が動作状態になり、ポンピング動作により内部負電源ＶＮＮが低下する。やがて、トランジスタ３１が導通して、ノード３６が接地レベルに下がり、制御ノードＳ１８もＬレベルになり、発振器が非動作状態になり、内部負電源ＶＮＮのレベル低下は停止する。ここまでは、図５の回路と同じである。この状態では、基準ノードレベル生成回路５０は、抵抗Ｒ１，Ｒ２で外部電源ＶＤＤを分割された電圧Ｖ１が基準電圧Ｖｒｅｆより低く、コンパレータ４０の出力Ｎ４０はＨレベル、インバータ４１の出力Ｎ４１はＬレベルとなり、トランジスタ４２は非導通状態となっている。そのため、基準ノードＳ３９のレベルは、接地電源Ｖｓｓレベルに維持される。
【００３５】
ある時間で、外部電源ＶＤＤが定格電圧より上昇すると、抵抗Ｒ１，Ｒ２で分割されていた電圧Ｖ１が上昇し、コンパレータ４０の出力が反転して、インバータ４１の出力Ｎ４１がＨレベルになり、Ｎチャネルトランジスタ４２を導通状態にする。そのため、基準ノードＳ３９は、外部電源ＶＤＤをトランジスタ４２のオン抵抗と、抵抗Ｒ３，Ｒ４とによる電圧分割レベルになり、外部電源ＶＤＤの上昇に追従して、正電圧側に上昇する。基準ノードＳ３９の上昇に伴って、制御回路１８のトランジスタ３１が反転する内部負電源レベルが上昇する。具体的には、上昇した基準ノードＳ３９のレベルからトランジスタ３１の閾値電圧だけ低いレベルまで、内部負電源レベルが上昇する。つまり、外部電源ＶＤＤが上昇すると、それに伴って内部負電源ＶＮＮのレベルが浅くなるように制御されることになる。従って、内部負電源ＶＮＮのレベルが深くなりすぎて、内部トランジスタがゲート絶縁破壊に至ることを抑制若しくは防止することができる。
【００３６】
図９は、本実施の形態における別の内部負電源生成回路を示す図である。また、図１０は、その動作波形図である。図９の内部負電源生成回路は、図７と同じ発振器ＯＳＣ２、ポンプ回路１６、制御回路１８を有し、基準ノードレベル生成回路５０が図７と異なる。基準ノードレベル生成回路５０は、外部電源ＶＤＤと接地電源Ｖｓｓとの間に、ダイオード接続された複数のトランジスタ５１〜５３と、抵抗Ｒ５とが縦列に接続され、抵抗Ｒ５とトランジスタ５３との接続点が基準ノードＳ３９に接続されている。
【００３７】
この基準ノードレベル生成回路５０の動作は、単純であり、外部電源ＶＤＤが上昇すると、基準ノードＳ３９のレベルは、外部電源ＶＤＤからトランジスタ５１〜５３の閾値電圧の合計値ｎＶｔｈだけ低いレベルに維持される。従って、図１０に示されるとおり、外部電源ＶＤＤが定格レベルより上昇すると、それに追従して基準ノードＳ３９もＶＤＤ−ｎＶｔｈのレベルで上昇する。基準ノードＳ３９のレベルが上昇することにともない、内部負電源ＶＮＮのレベルもより浅くなるように制御される。つまり、内部負電源ＶＮＮは、基準ノードＳ３９よりトランジスタ３１の閾値電圧だけ低いレベルに維持される。その結果、外部電源ＶＤＤと内部負電源ＶＮＮとの間の電圧差ｄＶは、所定のレベル差以下に抑制される。
【００３８】
このように、外部電源ＶＤＤが上昇しても、内部負電源ＶＮＮがより深くなることが防止され、更に、外部電源ＶＤＤと内部負電源ＶＮＮとのレベル差ｄＶも、所定レベル以上大きくならないように制御される。従って、半導体メモリ内部のトランジスタがゲート絶縁膜破壊に至ることが防止される。
【００３９】
【発明の効果】
以上、本発明によれば、外部電源の上昇により内部負電源がより深くなることが防止される。
【図面の簡単な説明】
【図１】半導体メモリの電源発生回路群を示す図である。
【図２】半導体メモリ内の電源の関係を示す図である。
【図３】半導体メモリの一例を示す図である。
【図４】半導体メモリの別の例を示す図である。
【図５】内部負電源生成回路の一例を示す図である。
【図６】図５の動作波形図である。
【図７】本実施の形態における内部負電源生成回路を示す図である。
【図８】図７の動作波形図である。
【図９】本実施の形態における別の内部負電源生成回路を示す図である。
【図１０】図９の動作波形図である。
【符号の説明】
３　内部負電源生成回路、　ＯＳＣ２　発振器、１６　ポンプ回路、１８　チャージポンプ制御回路、５０　基準電圧発生回路
【図１】
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【図２】
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【図３】
2004129019.tif 000005
【図４】
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【図５】
2004129019.tif 000007
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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