(57)【要約】【課題】ゼロクロスをトリガとしてアナログゲイン可変動作とデジタルゲイン可変動作を良好に連動させノイズ発生を防止するとともに回路構成の複雑化を招くことなく細かいステップ幅でのゲイン変化を実現する。【解決手段】デジタル信号をアナログ信号に変換するＤ／Ａ変換手段と、Ｄ／Ａ変換手段から出力されたアナログ信号のゲインを可変するアナログゲイン可変手段と、デジタル信号のゼロクロスのタイミングを検出するデジタルゼロクロス検出手段と、デジタルゼロクロス検出手段によってデジタル信号のゼロクロスタイミングを検出し、ゼロクロスタイミング検出時から遅延回路による所定の遅延時間に基づいて前記アナログゲイン可変手段を制御して前記アナログ信号のゲインを可変する制御手段とを備える。【選択図】　　　　図１
2004007735.tif 000002
【特許請求の範囲】
【請求項１】
デジタル信号を検出してアナログ信号のゲインを可変させるゲイン可変装置において、
前記デジタル信号を前記アナログ信号に変換するＤ／Ａ変換手段と、
前記Ｄ／Ａ変換手段から出力されたアナログ信号のゲインを可変するアナログゲイン可変手段と、
前記デジタル信号のゼロクロスのタイミングを検出するデジタルゼロクロス検出手段と、
前記デジタルゼロクロス検出手段によって前記デジタル信号のゼロクロスタイミングを検出し、前記ゼロクロスタイミング検出時から遅延回路による所定の遅延時間に基づいて前記アナログゲイン可変手段を制御して前記アナログ信号のゲインを可変する制御手段とを備えることを特徴とするゲイン可変装置。
【請求項２】
前記制御手段は、前記デジタル信号のゼロクロスタイミングもしくはゼロクロス近傍となるタイミングの検出をトリガとして、前記アナログゲイン可変手段を制御してアナログ信号のゲイン可変動作を実行するように制御を行なうことを特徴とする請求項１に記載のゲイン可変装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は例えば音声信号などに対するゲインを調整するゲイン可変装置に関するものである。
【０００２】
【従来の技術】
デジタルオーディオ録音機等においては、アナログ音声信号をＡ／Ｄ変換器でデジタル音声信号に変換する前の段階で、アナログボリューム回路でアナログ音声信号のレベルを調整する必要がある。
アナログボリューム回路でのゲインをマイクロコンピュータ等の制御部からデジタル的に制御するためには、アナログボリューム回路として、例えば２ｄＢステップの抵抗ネットワークを使用するようにする。
【０００３】
ボリューム回路において、信号振幅の大きいところでゲインを切り換えると、波形の段差が生じることによりノイズ（プチ音）が発生してしまうという問題があった。そこで、図１１に示すように、端子１０１からのアナログ音声信号入力に対してゼロクロス検出部１０５を設け、信号波形がゼロレベルとなるタイミング（ゼロクロスタイミング）を検出する。
アナログ音声信号はアナログボリューム１０２において所要のゲインが与えられ、Ａ／Ｄ変換器１０３においてデジタル音声信号とされて端子１０４から出力されるが、アナログボリューム１０２はアナログゲイン制御部１０６によりゲインの値が変更される。
【０００４】
ゲインとしての設定値はマイクロコンピュータによるコントローラからゲイン設定値セット部１０７にセットされるが、アナログゲイン制御部１０６はゼロクロス検出部１０５で検出されたゼロクロスタイミングをトリガとしてゲイン設定値セット部１０７にセットされている値をロードし、アナログボリューム１０２のゲインを切り換える。
このように信号のゼロクロスタイミングでゲイン切換を実行することで、ノイズ発生を防止することが行なわれていた。
【０００５】
【発明が解決しようとする課題】
ところで、ＡＧＣ（オートゲインコントロール）回路のようにユーザーのボリューム操作がないときに自動的にゲインを変化させる回路の場合、アナログボリューム回路のゲイン変化ステップが大きいと、音量変化が不自然となって耳につきやすくなる。このためゲイン変化ステップ幅を小さくし、自然な感じて音量が適正レベルに調整されるようにすることが必要である。
ところが、変化ステップを細かくしていくことは、抵抗素子やアナログスイッチの数を増やす必要があり好ましくない。
【０００６】
そこでアナログ段階で大まかにゲイン変化を行ない、デジタル段階で細かいゲイン変化を行なうことで、トータルとしてゲイン変化ステップ幅を小さくする方式があった。
例えば図１２に示すように、端子１１１から入力されるアナログ音声信号はアナログボリューム１１２でゲイン調整された後、Ａ／Ｄ変換器１１３でデジタル音声信号に変換される。そしてデジタル音声信号はデジタルボリューム１１４においてさらにゲイン調整され、端子１１５から出力される。
【０００７】
アナログボリューム１１２は例えば２ｄＢステップの抵抗ネットワークにより構成され、アナログゲイン制御部１１６によって２ｄＢステップでゲイン変化可能とされている。一方デジタルボリューム１１４は、例えばＤＳＰ（デジタルシグナルプロセッサ）内の乗算処理により実現されるもので、係数設定により細かいステップ幅でゲイン変化可能とされる。ここでは、例えば０．２５ｄＢ幅でのゲイン可変を実行できるようにされているとする。
【０００８】
音声信号に対するゲインを変化させる際にはコントローラはゲイン設定値セット部１１８にゲインの値をセットするが、このうち上位ビットとなる値によりアナログゲイン制御部１１６がアナログボリューム１１２のゲインを変化させ、下位ビットとなる値によりデジタルゲイン制御部１１７がデジタルボリューム１１４のゲインを変化させる制御を行なうことになる。
【０００９】
この場合、アナログボリューム１１２が２ｄＢのゲイン変化を実行するまでの期間においてデジタルボリューム１１４で０．２５ｄＢ幅で小さいインターバルでゲインを変化させていくことにより、トータルのゲインとしては０．２５ｄＢ幅の変化を実現でき、つまりアナログボリューム１１２において、抵抗素子やアナログスイッチの数を増やして変化ステップ幅を小さくしなくても、自然な感じて音量レベルを変化させていくことができる。
【００１０】
しかしながら実際には、アナログボリューム１１２とデジタルボリューム１１４とではＡ／Ｄ変換器１１３の処理などによる入力時間差があることや、ゼロクロスタイミングでのゲイン可変の連動制御ができないことから、滑らかなゲイン変化を実現することはできなかった。
【００１１】
例えば図１３（ｂ）（ｃ）に示すようにアナログボリューム１１２とデジタルボリューム１１４のゲインが変化されたとする。
トータルゲインを０．２５ｄＢ幅で変化させるには、アナログボリューム１１２で２ｄＢのゲインアップを行なったときには、デジタルボリューム１１４で１．７５ｄＢゲインを下げなければならない。
しかしながら信号の入力タイミングのズレやゲイン変化タイミング制御が行なわれないことで、例えば図１３（ｂ）（ｃ）の、ゲイン変化により、トータルゲインとして図１３（ａ）に示すように段差Ｄが発生し、ノイズの原因となったり不自然な音量変化となってあらわれてしまうという問題があった。
【００１２】
【課題を解決するための手段】
本発明はこのような問題点に鑑みて、アナログ信号に対するゲイン可変手段と、Ａ／Ｄ変換手段と、デジタル信号に対するゲイン可変手段を有するゲイン可変信号系において良好なゲイン変化が実現されるようにすることを目的とする。
【００１３】
このため、本発明は、デジタル信号を検出してアナログ信号のゲインを可変させるゲイン可変装置において、前記デジタル信号を前記アナログ信号に変換するＤ／Ａ変換手段と、前記Ｄ／Ａ変換手段から出力されたアナログ信号のゲインを可変するアナログゲイン可変手段と、前記デジタル信号のゼロクロスのタイミングを検出するデジタルゼロクロス検出手段と、前記デジタルゼロクロス検出手段によって前記デジタル信号のゼロクロスタイミングを検出し、前記ゼロクロスタイミング検出時から遅延回路による所定の遅延時間に基づいて前記アナログゲイン可変手段を制御して前記アナログ信号のゲインを可変する制御手段とを備える。
【００１４】
前記制御手段は、前記デジタル信号のゼロクロスタイミングもしくはゼロクロス近傍となるタイミングの検出をトリガとして、前記アナログゲイン可変手段を制御してアナログ信号のゲイン可変動作を実行するように制御を行なう。
【００１５】
【発明の実施の形態】
以下、本発明のゲイン可変装置の実施の形態として、第１〜第３の実施形態を説明する。
【００１６】
＜　第１の実施形態　＞
第１の実施形態としての構成を図１に示す。
図１における各ブロックは同一のＩＣ内に配されているものとする。
端子４にはアナログ音声信号が入力される。入力されたアナログ音声信号はゼロクロス検出部６及びアナログボリューム１に供給される。
【００１７】
アナログ音声信号はアナログボリューム１において所要のゲインが与えられ、Ａ／Ｄ変換器２においてデジタル音声信号とされてデジタルボリューム３に供給される。そしてデジタルボリューム３で所要のゲインが与えられ、端子５から出力される。
アナログボリューム１はアナログゲイン制御部７によりゲインの値が変更され、またデジタルボリューム３はデジタルゲイン制御部８によりゲインの値が変更される。
【００１８】
ゲインとしての設定値はマイクロコンピュータ等のコントローラからゲイン設定値セット部１０にセットされる。そしてセットされた値のうち上位の値がアナログゲイン値、下位の値デジタルゲイン値とされ、それぞれアナログゲイン制御部７、デジタルゲイン制御部８にロードされることで、アナログボリューム１，デジタルボリューム３のゲインが制御される。
【００１９】
ここで、ゼロクロス検出部１０は端子４から入力された音声信号のゼロクロスタイミングを検出したら、アナログゲイン制御部７に対してロード信号を出力する。従ってアナログゲイン制御部７は音声信号のゼロクロスタイミングで、ゲイン設定値セット部１０にセットされている上位値をロードし、アナログボリューム１のゲインを切り換えることになり、アナログボリューム１ではゼロクロスタイミングでのゲイン切換動作が実行される。
【００２０】
また、ゼロクロス検出部６から出力されたロード信号は遅延回路９を介してデジタルゲイン制御部８に供給される。遅延回路９は、Ａ／Ｄ変換器２における処理による信号の遅れに相当する遅延量をロード信号に与える。つまり、アナログボリューム１とデジタルボリューム３への信号の入力タイミングの遅延分に相当する。遅延回路９はシフトレジスタやカウンタで構成できる。
【００２１】
デジタルゲイン制御部８は遅延回路９を介して供給されるロード信号に応じてゲイン設定値セット部１０にセットされている下位値をロードし、デジタルボリューム３のゲインを切り換えることになる。
【００２２】
アナログボリューム１は例えば２ｄＢステップでゲイン可変可能に構成されている。
またデジタルボリューム１は、例えば係数語長１０ビットのデジタル乗算処理部として実現されるもので、係数設定により細かいステップ幅でゲイン変化可能とされる。ここでは、例えば０．２５ｄＢ幅でのゲイン可変を実行できるようにされているものとする。与えられるデジタルゲインは、図２のように上詰で表現された８通りとしている。１０ビットで表現できる正の最大は、『７ＦＣｈ』（『ｈ』は１６進表記を表わす）で、１倍よりわずかに小さくなるため、０．５　倍＝４００ｈを０ｄＢとし、乗算後に１ビットシフトアップすることで丁度１倍となるようにしている。
【００２３】
このようなゲイン可変装置において、トータルゲインを図４（ａ）に示すように０．２５ｄＢステップで徐々に上げていきたい場合を考えると、図４（ｃ）のようにデジタルゲインが−０．２５ｄＢから０ｄＢとされた次の可変タイミングでは、図４（ｂ）（ｃ）のように、アナログゲインを１ステップ（２ｄＢ）アップさせるとともに、デジタルゲインを−０．７５ｄＢに下げる必要がある。
つまり入力信号からみて、アナログゲインの１ステップアップとデジタルゲインの−０．７５ｄＢへのゲインダウンが同時に行なわれるようにすることで、トータルゲインは図４（ａ）のように正しく０．２５ｄＢステップで上げられていく。即ち図１３で示したような段差Ｄは発生しないようにすることができる。
【００２４】
本例はこのようなゲイン可変動作を実現できるようにしているものであり、その動作は図３に示される。
端子４に入力されるアナログ音声信号が図３（ａ）のようなものであったとすると、図３（ｂ）（ｃ）のようにｔ０　時点でゼロクロス検出部６がゼロクロスタイミングを検出する。例えばゼロクロス検出部６は比較基準を０Ｖとするコンパレータとコンパレータ出力のエッジ検出を行なうエッジ検出パルス発生回路で構成されているとすると、コンパレータの出力は図３（ｂ）のようにｔ０　時点で立上り、エッジ検出パルス発生回路から図３（ｃ）のようにｔ０　時点でエッジ検出パルスが出力される。
【００２５】
このエッジ検出パルスは即ちアナログゲイン制御部７に対するロード信号とされており、アナログゲイン制御部は、このｔ０　時点のタイミングでゲイン設定値セット部１０にセットされている上位値をロードし、アナログボリューム１のゲインを２ｄＢステップで可変する。つまりアナログボリューム１のゲインは図３（ｄ）のようにｔ０　時点で切り換わる。
【００２６】
ここで、図３（ｃ）に示すｔ０　時点でエッジ検出パルスは、遅延回路９によって遅延され、図３（ｅ）のようにｔ１　時点でデジタルゲイン制御部８に供給される。この遅延回路９の出力はデジタルゲイン制御部８に対するロード信号となるが、遅延時間Δｔは、Ａ／Ｄ変換器２の処理時間に相当し、つまりデジタルゲイン制御部８は、アナログゲイン制御部７よりΔｔ時間だけ遅れたｔ１　時点でゲイン設定値セット部１０にセットされている下位値をロードし、デジタルボリューム３のゲインを可変する。つまりデジタルボリューム３のゲインは図３（ｆ）のようにｔ１　時点で切り換わる。
【００２７】
このように両ゲイン可変タイミングがコントロールされることにより、入力信号から見ると、同一のタイミングで、しかもゼロクロスタイミングで、アナログゲインとデジタルゲインが切り換わることになり、つまり、トータルゲインとしては図４（ａ）のような段差の発生しないスムースな切り換えが実現される。これによりゲイン切換時にプチ音が発生されることはなくなる。
【００２８】
また、アナログボリューム１が２ｄＢのゲイン変化を実行するまでの期間においてデジタルボリューム３で０．２５ｄＢ幅で小さいインターバルでゲインを変化させていくことにより、トータルのゲインとしては０．２５ｄＢ幅という小さい変化幅の可変動作を実現でき、自然な感じて音量レベルを変化させていくことができるとともに、アナログボリューム１において、抵抗素子やアナログスイッチの数を増やして変化ステップ幅を小さくする必要はなくなる。
【００２９】
＜　第２の実施形態　＞
第２の実施形態としての構成を図５に示す。
図５においては、ゲイン可変装置はアナログ信号処理ＩＣ２０と、デジタル信号処理ＩＣ（ＤＳＰ；デジタルシグナルプロセッサ）３０により構成されるものとする。
そして、アナログ信号処理ＩＣ２０でアナログゲイン切り換えが行なわれ、ＤＳＰ３０でデジタルゲインの切り換えが行なわれるものであるが、ゲイン切換制御はシリアルデータ通信により行なわれる。
【００３０】
即ち、マイクロコンピュータ（コントローラ）は、シリアルデータ通信によりアナログゲイン及びデジタルゲインをＤＳＰ３０に対してセットし、ＤＳＰ３０はゼロクロス検出に応じてアナログ信号処理ＩＣ２０に対してシリアルデータ通信によりアナログゲインをセットすることで、デジタルゲインとアナログゲインの連動可変制御を実現するものである。
【００３１】
まず、ここで行なわれるシリアルデータ通信について簡単に説明する。
ここでのシリアルデータ通信は、２線式の周辺チップコントロール方式であり、マイクロコンピュータがマスターとなってクロックＳＣＫを出力し、双方向のシリアル通信線（ＳＩＯ線）を用いて、周辺ＩＣがマイクロコンピュータとの間でシリアルデータの読出／書込を行なうものである。
【００３２】
クロックＳＣＫ及びシリアルデータを図６に示す。
シリアルデータとしては図６（ｂ）（ｃ）（ｄ）のようにコマンドライトモード、データライトモード、データリードモードという３つの信号形式が設定されている。
各モードにおいて先頭ビットはスタートビットとされ、第２ビットはライト（書込）／リード（読出）の識別ビットとされる。さらにライトモードにおいては、図６（ｂ）のコマンドライトか図６（ｃ）のデータライトかを識別するために、第３ビットがコマンド（Ｃ）／データ（Ｄ）の識別ビットとされている。
【００３３】
図６（ｂ）のコマンドライトモードでは、Ｄ０〜Ｄ７の８ビットのうち、Ｄ０〜Ｄ３の４ビットがデバイスコード、Ｄ４〜Ｄ７の４ビットがインストラクションコードとされる。デバイスコードとは通信先のＩＣ等のデバイスを指定するコードであり、デバイスコードで指定されたＩＣ等に対して実際のコマンドとなるインストラクションコードが書き込まれる。インストラクションコードとしては４ビット値に対応して各種コマンドが設定されている。
【００３４】
図６（ｃ）のデータラートモードでは、Ｄ０〜Ｄ７の８ビットが送信データ用に用いられる。
図６（ｄ）のデータリードモードでは、第３ビット目以降はハイインピーダンスとされ、この間、図６（ｄ）下段に示すように通信先ＩＣからのデータリードが行なわれる。
【００３５】
本例においては、マイクロコンピュータがシリアルデータ通信によりＤＳＰ３０に対する処理指令を出し、またアナログ信号処理ＩＣ２０に対してアナログゲイン可変等の指示を行なうことができるが、デジタルゲインとアナログゲインを連動制御する場合については、マイクロコンピュータがＤＳＰ３０に対してアナログゲイン及びデジタルゲインの可変を指示し、またそのゲイン値を指示する。そしてアナログ信号処理ＩＣ２０に対してはＤＳＰ３０からシリアルデータ通信によりアナログゲインの可変動作及びそのアナログゲイン値が指示されることになる。
【００３６】
ＤＳＰ３０からアナログ信号処理ＩＣ２０に対するゲイン制御のためのシリアルデータ通信は、図７のように３ワードで行なわれる。
第１ワードはコマンドライトモードのワードとされデバイスコードでアナログ信号処理ＩＣ２０が指定され、インストラクションコードで次のワードがアドレスであることを指示する。
第２ワード，第３ワードはデータライトモードのワードとされる。まず第２ワードにおいてＤ０ビットとしてステレオ音声信号のＬチャンネル／Ｒチャンネルの別が示され、Ｄ１〜Ｄ７の７ビットでボリュームの値を書き込むべきアドレスが送られる。第３ワードでは、Ｄ０〜Ｄ７の８ビットで、ボリュームの値、つまり設定すべきアナログゲインの値が送られる。
【００３７】
アナログ信号処理ＩＣ２０及びＤＳＰ３０によるゲイン可変装置の構成を図５で説明する。
端子２１にはＬ，Ｒステレオのアナログ音声信号が入力される。入力されたＬ，Ｒアナログ音声信号はアナログボリューム２２に供給される。アナログ音声信号はアナログボリューム２２において所要のゲインが与えられ、Ａ／Ｄ変換器２３においてデジタル音声信号とされて端子２４からＬチャンネルとＲチャンネルが時分割で端子２４から出力される。
【００３８】
アナログボリューム２２はアナログゲイン制御部２５によりゲインの値が変更されるが、アナログゲインとしての設定値はＤＳＰ３０からのシリアルデータ通信によりシリアルデータ受信部２６にセットされる。シリアルデータ通信としてのクロックＳＣＫは端子２７から入力され、また図７に示したようなシリアルデータ通信としてのワードは端子２８から入力される。
アナログゲイン制御部２５は、シリアルデータ受信部２６に書き込まれた３ワードのシリアルデータに応じてアナログゲインの値をロードし、アナログボリューム２２のゲインを制御する。
【００３９】
アナログ信号処理ＩＣ２０の端子２４から出力されたデジタル音声信号はＤＳＰ３０の端子３１に入力される。
ＤＳＰ３０においては、Ｌ／Ｒ時分割で入力されるデジタル音声信号は、まずハイパスフィルタ３２で処理された後、乗算部３３に供給される。乗算部３３は各種処理のための乗算処理が行なわれるが、デジタルボリュームとして機能する場合は、スイッチ５２のＴＶ　接点を介して乗算のためのゲイン値が供給される。例えばオーバーサンプリングフィルタ処理等の他の乗算処理の際には、係数メモリ５３からスイッチ５２のＴＤ　接点を介して所要の係数が供給される。
乗算部３３でゲイン付加等の処理された信号は端子３４から出力される。本例においては乗算部３３のデジタルボリュームとしての機能が制御されるものであるため、以下、乗算部３３はデジタルボリューム３３と表記する。
【００４０】
マイクロコンピュータからのシリアルデータ通信としてのクロックＳＣＫ及びデータワードはＤＳＰ３０に対して端子５８，５７から入力される。
ＤＳＰ３０ではシリアルデータ通信内容としてのコマンド及び指示されたゲイン値をインターフェース部５６を介して取り込む。
ゲイン可変のコマンドに応じてタイミングコントロール部３６のゲイン連動可変動作のための動作が開始される。
【００４１】
また指示されたデジタルゲイン値及びアナログゲイン値は、デジタルゲインセット部５４及びアナログゲインセット部５５に書き込まれる。
デジタルゲインセット部５４にセットされるＬチャンネルのデジタルゲイン値、Ｒチャンネルのデジタルゲイン値は、遅延回路４７，４８を介してタイミングコントロール部３６から供給されるロード信号により、Ｌチャンネルデジタルゲインレジスタ４９、Ｒチャンネルデジタルゲインレジスタ５０にロードされる。
【００４２】
デジタルゲイン制御時においてＬチャンネルの信号がデジタルボリューム３３に入力されるタイミングではスイッチ５１がＴＬ　接点に接続され、またスイッチ５２がＴＶ　接点に接続されていることで、Ｌチャンネルデジタルゲインレジスタ４９にロードされた値によりデジタルボリューム３３のゲインが制御される。
またＲチャンネルの信号がデジタルボリューム３３に入力されるタイミングではスイッチ５１がＴＲ　接点に接続され、またスイッチ５２がＴＶ　接点に接続されていることで、Ｒチャンネルデジタルゲインレジスタ５０にロードされた値によりデジタルボリューム３３のゲインが制御される。
【００４３】
アナログゲインセット部５５にセットされるＬチャンネルのアナログゲイン値、Ｒチャンネルのアナログゲイン値は、シリアルデータ発生部４６に供給され、図７に示したような３ワードの通信データが生成される。
デジタルゲインとアナログゲインの連動制御のためにＤＳＰ３０からアナログ信号処理ＩＣ２０に対してシリアルデータ通信を行なう場合には、スイッチ４１，４２がそれぞれＴ１　接点に接続されている。
これによってクロック発生部４５から発生されるクロックＳＣＫ及びシリアルデータ発生部４６から発生される３ワードのワードデータは、ＤＳＰの端子４３，４４からアナログ信号処理ＩＣ２０に出力される。
【００４４】
なお、ゲイン連動制御時以外は、通常スイッチ４１，４２はそれぞれＴ２　接点に接続されている。これにより、マイクロコンピュータからアナログ信号処理ＩＣ２０に対しての直接のシリアルデータ通信が可能となり、例えばアナログゲインのみを変化させるなどの際に、マイクロコンピュータが直接アナログ信号処理ＩＣ２０に対してゲイン変化を指示することができる。
【００４５】
ＤＳＰ３０において、ハイパスフィルタ３２の出力は、ゼロクロス検出部３５にも供給される。
ゼロクロス検出部３５は、Ｌ，Ｒ各デジタル音声信号のゼロクロスタイミングを検出し、タイミングコントロール部３６にＬ，Ｒ各チャンネルについてのゼロクロス検出信号ＬＺ，ＲＺを出力する。
またゼロクロス検出部３５は、必ずしも信号がゼロレベルとならない場合でも、或る範囲で信号がゼロレベル近辺となったか否かを検出し、この場合もゼロクロス検出信号ＬＺ，ＲＺを出力する。つまり或る程度のローレベルであれば、ゼロクロスとみなすようにしている。
【００４６】
タイミングコントロール部３６は、マイクロコンピュータからのシリアルデータ通信によるゲイン可変指令と、ゼロクロス検出部３５からのゼロクロス検出信号ＬＺ，ＲＺに応じてアナログゲイン及びデジタルゲインの可変のための各種タイミングを管理する。
【００４７】
まずアナログゲインとデジタルゲインの連動制御のため、ＤＳＰ３０からアナログ信号処理部２０にシリアルデータ通信を行なうが、このためにタイミングコントロール部３６はクロック発生部４５に対して所定タイミングでクロックＳＣＫの出力の開始を指示するクロックスタート制御信号ＣＫＳ　を出力する。またシリアルデータ発生部４６に対して、図７のような３ワードのデータ生成を指示する。
シリアルデータ通信の終了はクロック発生部４５からの終了信号ＣＫＥ　によりタイミングコントロール部３６に伝えられる。
【００４８】
ＤＳＰ３０からアナログ信号処理部２０にシリアルデータ通信を行なう期間には、スイッチ制御３９にスイッチ４１，４２をＴ１　接点に接続させるように指示するとともに、この間はマイクロコンピュータからアナログ信号処理ＩＣ２０に対して直接通信を送ることが生じても、スイッチ４１，４２がＴ２　接点に接続されることを禁止し、つまり直接通信を禁止する。
【００４９】
さらにタイミングコントロール部３６は、Ｌチャンネルデジタルゲインレジスタ４９及びＲチャンネルデジタルゲインレジスタ５０に対して所定タイミングでロード信号を発生する。このロード信号は遅延回路４７，４８を介してＬチャンネルデジタルゲインレジスタ４９及びＲチャンネルデジタルゲインレジスタ５０に供給される。
【００５０】
タイムアウトカウンタ３７はタイミングコントロール部３６からのトリガに基づいてタイマＴＯ１，ＴＯ２のカウントを行なう。タイマＴＯ１，ＴＯ２のカウントアップ情報はタイミングコントロール部３６に送られる。
【００５１】
以上のようなゲイン可変装置におけるアナログゲインとデジタルゲインの連動制御動作を図８、図９で説明する。図８はアナログゲインとデジタルゲインの連動制御動作時の一例をタイミングチャートで示したものであり、また図９は主にタイミングコントロール部３６によりタイミング制御されるゲイン連動可変動作のためのフローチャートである。
【００５２】
ゲイン連動可変制御は、図９のステップＦ１０１として示すようにマイクロコンピュータからのシリアルデータ通信により、ゲイン値がセットされることで開始される。
マイクロコンピュータによってデジタルゲインセット部５４及びアナログゲインセット部５５に各ゲインがセットされ、またこの通信がタイミングコントロール部３６に入力されると、ステップＦ１０２として、タイミングコントロール部３６はゼロクロス検出部３５からのゼロクロス検出信号（ＬＺ，ＲＺ）の待ち受け状態に入るとともに、スイッチ制御部３９に対してスイッチ４１，４２をＴ１　接点に接続させ、マイクロコンピュータからアナログ信号処理ＩＣ２０に対する直接通信（スルー通信）を禁止する。またタイムアウトカウンタ３７にカウンタＴＯ１のカウントを開始させる。
【００５３】
図９のステップＦ１０３では、タイミングコントロール部３６は、ゼロクロス検出部３５から、Ｌ，Ｒチャンネルのいずれかについてゼロレベルもしくはローレベルが検出されることを待つ。
図８（ａ）はマイクロコンピュータからＤＳＰ３０に対するゲイン書込のシリアルデータ通信を示しており、この通信が完了したｔ１０時点でスイッチ４１，４２は図８（ｂ）のようにＴ１　接点の接続状態となる。
そして図８（ｃ）のようなハイパスフィルタ３２からのデジタル音声信号についてのゼロレベルもしくはローレベルの検出が待機される。
【００５４】
図８（ｄ）に示すように、ｔ１１時点でＬチャンネルのゼロレベルもしくはローレベルの検出信号ＬＺがゼロクロス検出部３５からタイミングコントロール部３６に供給されたとする。
すると処理はステップＦ１０３からＦ１０５に進む。
なお、Ｌチャンネル、Ｒチャンネルのいづれからも、ゼロレベルもしくはローレベルが検出されないままカウンタＴＯ１がタイムアウトとなってしまった場合は、強制的にステップＦ１０４からＦ１０５に進む。
【００５５】
ステップＦ１０５ではゼロクロスが検出された方のチャンネルについて、ロード信号を発生させ、遅延回路（４７又は４８）に出力する。
図８の例では検出信号ＬＺに応じてまずＬチャンネルのロード信号が発生され、遅延回路４７に供給されることになる。図８（ｇ）は遅延回路４７への入力がｔ１１時点の立上りとして表現されている。
【００５６】
次にステップＦ１０６ではタイミングコントロール部３６はクロック発生部４５及びシリアルデータ発生部４６に対してアナログ信号処理ＩＣ２０に対する通信を開始させる。
図８（ｅ）に示すように、ｔ１１時点からまずＬチャンネルについての通信データの転送が行なわれる。即ちクロック発生部４５はクロックＳＣＫの出力を開始するとともに、シリアルデータ発生部４６は、アナログゲインセット部５５に保持されているアナログゲイン値を用いて、図７のような３ワードの通信データを生成し、図８（ｆ）に示すようにＬチャンネルについての３ワードの通信出力を実行する。
【００５７】
図８（ｆ）のように３ワードの通信を実行している間は、ステップＦ１０８，Ｆ１０９　の処理が行なわれる。即ち、もし通信実行中においてもう一方のチャンネルについてのゼロクロスもしくはローレベルがゼロクロス検出部３５で検出された場合は、そのチャンネルについての通信開始を待機状態と設定する。
図８の例では、図８（ｃ）（ｄ）に示すようにｔ１２時点でＲチャンネルの信号レベルがゼロレベル（もしくはローレベル）となり、検出信号ＲＺが発生されるが、この時点でまだＬチャンネルについてのシリアルデータ通信が終了していないため、Ｒチャンネルの処理は待機状態となる。
【００５８】
図８（ｆ）のＬチャンネルについての３ワードの通信がｔ１３時点で終了すると、アナログ信号処理ＩＣ２０では、アナログゲイン制御部２５が通信でセットされたアナログゲインをロードし、アナログボリューム２２のＬチャンネルゲインを変化させる。これにより、図８（ｉ）のようにｔ１３時点でＬチャンネルアナログ音声信号に対するゲインが切り換わることになる。
【００５９】
Ｌチャンネルのデジタル音声信号に対するデジタルゲインの制御は、ステップＦ１０５で発生されたロード信号が遅延回路４７での遅延を介してデジタルゲインレジスタ４９に入力されるタイミングで行なわれる。例えば図８（ｇ）ではｔ１７時点の波形立下りが遅延回路４７からロード信号がデジタルゲインレジスタ４９に入力されたタイミングを示しているが、デジタルゲインレジスタ４９はこのロード信号によりデジタルゲインセット部５４からデジタルゲインをロードする。そのデジタルゲインはスイッチ５１，５２を介してデジタルボリューム３３に与えられ、デジタルゲインが変化させられる。
つまり、Ｌチャンネルについては、図８（ｉ）のようにｔ１３時点でアナログ音声信号に対するゲインが切り換えられた後、図８（ｈ）のようにｔ１７時点でデジタル音声信号に対するゲインが切り換えられることになる。
【００６０】
ステップＦ１０７で一方のチャンネルについての通信が終了したと判断されると、ステップＦ１１０に進んで、他方のチャンネルが待機状態か否かを判別する。待機状態であればステップＦ１１４に進む。
【００６１】
もし、他方のチャンネルのゼロレベルもしくはローレベルがまだ検出されておらず、つまり待機状態になっていなければ、ステップＦ１１１でタイムアウトカウンタ３７にタイマＴＯ２のカウントを開始させるとともに、ステップＦ１１２で、そのチャンネルのゼロレベルもしくはローレベル検出を待つ。そしてゼロレベルもしくはローレベルが検出されれば、ステップＦ１１４に進む。
なおそのチャンネルからも、ゼロレベルもしくはローレベルが検出されないままカウンタＴＯ２がタイムアウトとなってしまった場合は、強制的にステップＦ１１３からＦ１１４に進む。
【００６２】
ステップＦ１１４からは、もう一方のチャンネルについてのアナログゲイン／デジタルゲインの連動制御が開始される。
まずステップＦ１１４では、当該他方のチャンネルについて、タイミングコントロール部３６はロード信号を発生させ、遅延回路（４７又は４８）に出力する。
【００６３】
図８の例では、Ｌチャンネルについての通信中にＲチャンネルのゼロクロスが検出されて、Ｒチャンネルが待機状態とされているため、Ｌチャンネルについての通信が終了したｔ１４時点で処理はステップＦ１１０から直接ステップＦ１１４に進み、Ｒチャンネルのロード信号が発生されて遅延回路４８に供給されることになる。図８（ｇ）には、遅延回路４８への入力がｔ１４時点の立上りとして表現されている。
【００６４】
次にステップＦ１１５ではタイミングコントロール部３６はクロック発生部４５及びシリアルデータ発生部４６に対してアナログ信号処理ＩＣ２０に対する他方のチャンネルについての通信を開始させる。
図８（ｅ）に示すように、ｔ１４時点からＲチャンネルについての通信データの転送が行なわれる。即ちクロック発生部４５はクロックＳＣＫの出力を開始するとともに、シリアルデータ発生部４６は、アナログゲインセット部５５に保持されているアナログゲイン値を用いて、図７のような３ワードの通信データを生成し、図８（ｆ）に示すようにＲチャンネルについての３ワードの通信出力を開始する。
【００６５】
図８（ｆ）のようにＲチャンネルについての３ワードの通信がｔ１５時点で終了すると、アナログ信号処理ＩＣ２０では、アナログゲイン制御部２５が通信でセットされたアナログゲインをロードし、アナログボリューム２２のＲチャンネルゲインを変化させる。これにより、図８（ｉ）のようにｔ１５時点でＲチャンネルアナログ音声信号に対するゲインが切り換わることになる。
【００６６】
Ｒチャンネルのデジタル音声信号に対するデジタルゲインの制御は、ステップＦ１１４で発生されたロード信号が遅延回路４８での遅延を介してデジタルゲインレジスタ５０に入力されるタイミングで行なわれる。例えば図８（ｇ）ではｔ１８時点の波形立下りが遅延回路４８からのロード信号がデジタルゲインレジスタ５０に入力されたタイミングを示しているが、デジタルゲインレジスタ５０はこのロード信号によりデジタルゲインセット部５４からデジタルゲインをロードする。そのデジタルゲインはスイッチ５１，５２を介してデジタルボリューム３３に与えられ、Ｒチャンネルのデジタルゲインが変化させられる。
つまり、Ｒチャンネルについては、図８（ｉ）のようにｔ１５時点でアナログ音声信号に対するゲインが切り換えられた後、図８（ｈ）のようにｔ１８時点でデジタル音声信号に対するゲインが切り換えられることになる。
【００６７】
ステップＦ１１６で他方のチャンネルに関する通信を終了したことが判別されると、ステップＦ１１７でタイミングコントロール部３６は、スイッチ制御部３９に対してスイッチ４１，４２をｔ２　接点に接続させ、つまりマイクロコンピュータからアナログ信号処理ＩＣに対する直接通信可能な状態として、一連のゲイン連動制御処理を終える。
【００６８】
以上のような動作が行なわれる本例のゲイン可変装置では、各チャンネルについて、アナログゲインの切換タイミングとデジタルゲインの切換タイミングは、遅延回路４７，４８による遅延時間からシリアルデータ通信に要する時間を引いた時間差分だけずれることになる。
従って、その時間差が、Ａ／Ｄ変換器２３等による処理時間（即ちアナログボリューム２２とデジタルボリューム２３の入力時間差）に相当することになるように遅延回路４７，４８の遅延時間を設定することで、各チャンネルの信号から見ると、同一のタイミングでアナログゲインとデジタルゲインが切り換わることになり、つまり、トータルゲインとしてはゲイン段差の発生しないスムースな切り換えが実現される。これによりゲイン切換時にプチ音が発生されることはなくなる。
【００６９】
特にＬ，Ｒ各チャンネルについて個別にゲイン切換が行なわれることになるが各チャンネルでのアナログゲイン／デジタルゲインの切換タイミングの設定のトリガタイミングは同一である。つまり図８の例では、Ｌチャンネルはｔ１１時点を起点としてアナログゲインとデジタルゲインの各切換タイミングが制御される。またＲチャンネルは、ｔ１４時点を起点としてアナログゲインとデジタルゲインの各切換タイミングが制御される。
また、一方のチャンネルの通信中に他方のチャンネルのゼロクロスが検出されても、そのチャンネルの処理は待機される。例えば図８の場合、Ｒチャンネルの処理はｔ１２時点からｔ１４時点まで待たされる。
【００７０】
これらの制御方式により、他方のチャンネルのゼロクロスタイミングなどに影響されず、各チャンネルでの所定の時間差でのアナログ／デジタルゲイン切換が実現される。
【００７１】
また、この例でも上述した第１の実施態様と同様に、アナログボリューム２２が例えば２ｄＢのゲイン変化を実行するまでの期間においてデジタルボリューム３３で０．２５ｄＢ幅で小さいインターバルでゲインを変化させていくことにより、トータルのゲインとしては０．２５ｄＢ幅という小さい変化幅の可変動作を実現でき、自然な感じて音量レベルを変化させていくことができるとともに、アナログボリューム２２において、抵抗素子やアナログスイッチの数を増やして変化ステップ幅を小さくする必要はない。
【００７２】
また本例では、ＤＳＰ３０内においてゼロクロス検出部３５が設けられ、デジタルデータ段階でゼロクロス及びローレベルの検出を行なうようにしているが、このときＡ／Ｄ変換後のハイパスフィルタ３２を介した信号をゼロクロス検出部３５に入力するようにしている。
Ａ／Ｄ変換器２３としていわゆる積分型を使用した場合は、一般に知られているようにＤＣオフセットが生じることがある。そこでハイパスフィルタ３２によりＤＣオフセット成分が除去された段階でゼロクロス検出を行なうようにすることで、Ａ／Ｄ変換器２３によるＤＣオフセットで、検出動作に支障が出ることが防止され、良好なゼロクロス／ローレベルの検出を行なうことができる。
【００７３】
さらにゼロクロス検出部３５ではゼロクロスだけでなく或る程度の範囲のローレベルもゼロクロスとしてみなすようにしていることで、ゲイン連動開始のトリガがかかりにくなることを防止している。
即ち、マイクロコンピュータからゲイン連動制御が指示された後は、一方のチャンネルのゼロクロス検出をトリガとして、図９のステップＦ１０５以降の処理が介しされるが、ゼロクロスがなかなかあらわれわれないような信号状態の時には、或る程度の小レベルであればゼロクロスとみなすことで、マイクロコンピュータから実行指示された後、実際の処理開始が遅れることを少なくできるとともに、或る程度適切なタイミングでのゲイン可変が可能となる。
【００７４】
また、タイマＴＯ１によりタイムアウト設定を行なっているため、もしゼロクロスもしくはローレベルが得られなくても、実行指示から処理開始までの最大時間は保証される。
【００７５】
さらに、一方のチャンネルのアナログゲインが変更されてから他方のチャンネルの処理に移った場合において、それまでに、その他方のチャンネルのゼロクロス又はローレベルが検出されていなければ、タイマーＴＯ２によりタイムアウト設定を行ない、ゼロクロスもしくはローレベルが得られなくても、タイムアウトにより当該他方のチャンネルに関する処理が開始されるようにしている。
これにより、ＬチャンネルとＲチャンネルの各信号のゲイン切換タイミングが大きくずれてしまうことはなく、音声信号として定位がくるってしまうことも防止される。
【００７６】
また本例では、ＤＳＰ３０からアナログ信号処理ＩＣ２０に対するアナログ／デジタルゲイン連動制御時は、マイクロコンピュータからアナログ信号処理ＩＣ２０に対する直接通信は禁止するようにしている。
アナログ信号処理ＩＣ２０では、アナログ／デジタルゲイン連動制御時以外にも、マイクロコンピュータからの制御によりゲイン変更する場合があるが、アナログ／デジタルゲイン連動制御を開始するためのいわゆるゼロクロス待ちの期間においてマイクロコンピュータがアナログ信号処理ＩＣ２０にシリアルデータ通信を行なってしまうと、タイミングがぶつかってしまう可能性がある。アナログ／デジタルゲイン連動制御時にはマイクロコンピュータからアナログ信号処理ＩＣ２０に対する直接通信を禁止することで、このような状態を避けることができる。
【００７７】
また本例のようにＤＳＰからアナログ信号系のアナログボリュームをコントロールすることにより、アナログボリューム側にゼロクロス検出機能がなくてもアナログボリュームでゼロクロス切換を実行できることにもなる。
さらに、アナログ信号処理ＩＣ２０についてはいわゆるバス接続せずに、ＤＳＰ３０を介して通信が行なわれるようにしているため、コントロール信号の状態が不必要に動かず、飛び込みノイズを減らすことができる。
【００７８】
＜　第３の実施形態　＞
第３の実施形態としての構成を図１０に示す。
図１０においては、ゲイン可変装置はアナログ信号処理ＩＣ６０とＤＳＰ７０により構成されるものとする。
そして、アナログ信号処理ＩＣ２０でアナログゲイン切り換えが行なわれるが、ゲイン切換制御はＤＳＰ７０からのシリアルデータ通信により行なわれるものとしている。
【００７９】
即ち、マイクロコンピュータ（コントローラ）は、シリアルデータ通信によりアナログゲインをＤＳＰ７０に対してセットし、ＤＳＰ７０はゼロクロス検出に応じてアナログ信号処理ＩＣ６０に対してシリアルデータ通信によりアナログゲインをセットすることで、アナログゲインの可変制御を実現する。
このゲイン可変装置は、例えば録音するデジタル音声データをアナログ化してモニタ出力する回路系や、記録媒体から読み出されたデジタル音声データをアナログ化して再生出力する回路系に好適なものである。
【００８０】
ＤＳＰ７０の端子７１にはデジタル音声信号が入力される。入力されたデジタル音声信号は、ゼロクロス検出部７２に供給されるとともに、端子８５から出力されてアナログ信号処理ＩＣ６０へ端子６１から入力される。そしてＤ／Ａ変換器６２でアナログ音声信号に変換され、アナログボリューム６３に供給される。アナログボリューム６３において所要のゲイン制御が行なわれた信号は端子６４からモニタ回路系や再生出力回路系に供給される。
【００８１】
アナログボリューム６３はアナログゲイン制御部６５によりゲインの値が変更されるが、アナログゲインとしての設定値はＤＳＰ７０からのシリアルデータ通信によりシリアルデータ受信部６６にセットされる。シリアルデータ通信としてのクロックＳＣＫは端子６７から入力され、また図７に示したようなシリアルデータ通信としてのワードは端子６８から入力される。
アナログゲイン制御部６５は、シリアルデータ受信部６６に書き込まれた３ワードのシリアルデータに応じてアナログゲインの値をロードし、アナログボリューム６３のゲインを制御する。
【００８２】
ＤＳＰ７０においては、マイクロコンピュータからのシリアルデータ通信としてのクロックＳＣＫ及びデータワードは端子８９，８８から入力される。
ＤＳＰ７０ではシリアルデータ通信内容としてのコマンド及び指示されたアナログゲイン値をインターフェース部８４を介して取り込む。
アナログゲイン可変のコマンドに応じてタイミングコントロール部７３のアナログゲイン可変動作のための動作が開始される。指示されたアナログゲイン値は、アナログゲインセット部８３に書き込まれる。
【００８３】
アナログゲインセット部８３にセットされたアナログゲイン値は、シリアルデータ発生部８２に供給され、図７に示したような３ワードの通信データが生成される。
アナログゲイン制御のためにＤＳＰ７０からアナログ信号処理ＩＣ６０に対してシリアルデータ通信を行なう場合には、スイッチ７７，７８がそれぞれＴ１　接点に接続されている。
これによってクロック発生部８１から発生されるクロックＳＣＫ及びシリアルデータ発生部８２から発生される３ワードのワードデータは、ＤＳＰ７０の端子８６，８７からアナログ信号処理ＩＣ６０に出力される。
【００８４】
なお、アナログゲイン制御時以外は、通常スイッチ７７，７８はそれぞれＴ２　接点に接続されている。これにより、マイクロコンピュータからアナログ信号処理ＩＣ６０に対しての直接のシリアルデータ通信が可能となり、例えばゼロクロス検出に無関係なアナログゲイン変化を実行させるなどの際に、マイクロコンピュータが直接アナログ信号処理ＩＣ６０に対してゲイン変化を指示することができる。
【００８５】
ゼロクロス検出部７２は、デジタル音声信号のゼロクロスタイミングを検出し、タイミングコントロール部７３にゼロクロス検出信号を出力する。
またゼロクロス検出部７２は、必ずしも信号がゼロレベルとならない場合でも、或る範囲で信号がゼロレベル近辺となったか否かを検出し、この場合もゼロクロス検出信号を出力する。つまり或る程度のローレベルであれば、ゼロクロスとみなすようにしている。
【００８６】
タイミングコントロール部７３は、マイクロコンピュータからのシリアルデータ通信によるゲイン可変指令と、ゼロクロス検出部７２からのゼロクロス検出信号に応じてアナログゲイン可変のための各種タイミングを管理する。
【００８７】
アナログゲイン制御のため、ＤＳＰ７０からアナログ信号処理部６０にシリアルデータ通信を行なうが、このためにタイミングコントロール部７３はクロック発生部８１に対して所定タイミングでクロックＳＣＫの出力の開始を指示するクロックスタート制御信号を出力する。ただしクロックスタート制御信号は遅延回路７９を介してクロック発生部８１に供給される。
またシリアルデータ発生部８２に対して、遅延回路８０を介して図７のような３ワードのデータ生成を指示する信号を出力する。
シリアルデータ通信の終了はクロック発生部８１からの終了信号によりタイミングコントロール部７３に伝えられる。
【００８８】
ＤＳＰ７０からアナログ信号処理部２０にシリアルデータ通信を行なう期間には、スイッチ制御部７６にスイッチ７７，７８をＴ１　接点に固定させるように指示し、この間はマイクロコンピュータからアナログ信号処理ＩＣ６０に対して直接通信を送ることが生じても、これを禁止する。
【００８９】
タイムアウトカウンタ７４はタイミングコントロール部３６からのトリガに基づいてタイマＴＯ１，ＴＯ２のカウントを行なう。タイマＴＯ１，ＴＯ２のカウントアップ情報はタイミングコントロール部７３に送られる。
【００９０】
以上のようなゲイン可変装置におけるアナログゲインの制御動作は次のようになる。
アナログゲイン可変制御は、マイクロコンピュータからのシリアルデータ通信により、アナログゲイン値がセットされることで開始される。
マイクロコンピュータによってアナログゲインセット部８３にゲイン値がセットされ、またこの通信がタイミングコントロール部７３に入力されると、タイミングコントロール部７３はゼロクロス検出部７２からのゼロクロス検出信号の待ち受け状態に入るとともに、スイッチ制御部７６に対してスイッチ７７，７８をＴ１　接点に接続させ、マイクロコンピュータからアナログ信号処理ＩＣ２０に対する直接通信（スルー通信）を禁止する。またタイムアウトカウンタ７４にカウンタＴＯ１のカウントを開始させる。
【００９１】
或る時点でデジタル音声信号のゼロレベルもしくはローレベル検出信号がゼロクロス検出部７２からタイミングコントロール部７３に供給されるか、もしくはゼロレベルもしくはローレベルが検出されないままカウンタＴＯ１がタイムアウトとなってしまった場合は、タイミングコントロール部７３はクロック発生部８１に対してクロックＳＣＫの出力の開始を指示するクロックスタート制御信号を出力し、またシリアルデータ発生部４６に対して３ワードの通信データ生成及び出力開始を指示する信号を出力する
【００９２】
これらの信号はそれぞれ遅延回路７９，８０を介してクロック発生部８１，シリアルデータ発生部４６に供給されるため、ゼロクロスもしくはローレベルが検出されるか、もしくはタイムアウトとなってから所定時間を経て、ＤＳＰ７０からアナログ信号処理ＩＣ６０に、アナログゲイン制御のための通信が実行されることになる。
【００９３】
アナログゲイン制御のための３ワードの通信が終了すると、アナログ信号処理ＩＣ６０では、アナログゲイン制御部６５が通信でセットされたアナログゲインをロードし、アナログボリューム６３のゲインを変化させる。
【００９４】
なお、以上の説明においてＬ，Ｒの各チャンネルについての制御は省略したが、上述した第２の実施態様の場合と同様にＬ，Ｒ各チャンネルをそれぞれ制御できる。
【００９５】
本例のゲイン可変装置では、アナログゲインの切換タイミングは、デジタル段階でのゼロクロス検出タイミングから遅延回路７９，８０による遅延時間とシリアルデータ通信の所要時間を足した時間分だけ遅くなることになる。
【００９６】
従って、遅延回路７９，８０の遅延時間とシリアルデータ通信時間の合計時間が、Ｄ／Ａ変換器６２等による処理時間（即ちゼロクロス検出部７２とアナログボリューム６３への入力時間差）に相当することになるように遅延回路７９，８０の遅延時間を設定することで、アナログボリューム６３においてゼロクロスタイミングでゲイン切換を行なうことができる。
【００９７】
このため、録音中に録音モニターの音量を変えようとした場合や、再生出力音量を変えようとした場合などに、ゼロクロスポイントでノイズのないゲイン変更が可能となる。またアナログボリュームをしぼり切ることによってミューティングも同様に実行できることになるが、これもゼロクロスポイントでミュートオン／オフを切換え、ノイズが出ないようにすることができる。
なおこの例でも、上記第２の実施態様の場合と同様にシリアルデータ通信を実行する場合の効果を奏することができる。
【００９８】
なお本発明は、第１〜第３の実施態様として説明した以外にも、各種変形例が考えられることはいうまでもない。
【００９９】
【発明の効果】
以上説明したように本発明のゲイン可変装置は、信号のゼロクロスタイミング検出をトリガとして、アナログゲイン可変手段とデジタルゲイン可変手段が連動してゲイン可変動作を実行するように制御を行なうようにしている。特に、信号がアナログゲイン可変手段を通過するタイミングとデジタルゲイン可変手段を通過するタイミングの時間差に基づいてそれぞれのゲイン可変動作の実行タイミングを制御する。これにより入力信号から見ると、同一のタイミングで、しかもゼロクロスタイミングで、アナログゲインとデジタルゲインが切り換えられることになり、トータルゲインとしてはゲイン段差の発生しないスムースなゲイン切り換えが実現されるという効果があり、ゲイン切換時にプチ音が発生されることなども解消される。
【０１００】
また、アナログゲイン可変手段は比較的大きいゲイン変化幅でゲイン可変を行なうようにしても、デジタルゲイン可変手段で小さい変化幅でゲインを変化させていけばよいことになるため、トータルのゲインとしては小さい変化幅のゲイン可変動作を実現でき、自然な感じて音量レベルを変化させていくことができるとともに、アナログゲイン可変手段において、抵抗素子やアナログスイッチの数を増やして変化ステップ幅を小さくする必要はなく、アナログゲイン可変手段の回路としての大規模化が防止される。
【０１０１】
また制御手段は、信号のゼロクロスタイミングだけでなくゼロクロス近傍となるタイミングの検出もゲイン可変動作のトリガとすることや、ゼロクロスタイミングもしくはゼロクロス近傍となるタイミングが検出されない場合でも、待機状態が所定時間経過したらアナログゲイン可変手段とデジタルゲイン可変手段のそれぞれがゲイン可変動作を実行するように制御を行なうことで、ゲイン連動処理の開始のトリガがかかりにくなることを防止するとともに、実行指示から処理開始までの最大時間は保証されることになり、ゲイン変更処理開始が遅れることがなく、適切なタイミングでのゲイン可変が可能となる。
【０１０２】
またＡ／Ｄ変換手段から出力されたデジタル信号に対するハイパスフィルタ手段を有し、制御手段は、ハイパスフィルタ手段から出力されるデジタル信号についてゼロクロスタイミング検出を行なうことで、Ａ／Ｄ変換手段で発生するＤＣオフセットで、ゼロクロス検出動作に支障が出ることが防止され、良好なゼロクロスもしくはローレベルの検出を行なうことができる。
【０１０３】
信号が複数チャンネルとされ、アナログゲイン可変手段とデジタルゲイン可変手段のそれぞれが各チャンネルについてゲイン可変制御が実行されるように構成されている場合において、制御手段は、一方のチャンネルと他方のチャンネルのゲイン可変動作タイミングが所定時間以上離れないようにゲイン可変動作の実行制御を行なうことで、両チャンネルのゲイン切換タイミングが大きくずれてしまうことはなくなり音声信号として定位が狂ってしまうことも防止できる。
【０１０４】
また制御手段は、アナログゲイン可変手段とデジタルゲイン可変手段の一方又は両方に対して、シリアルコントロール信号によりゲイン可変動作の実行制御を行なうことで、ゼロクロス検出機能がないゲイン可変手段に対してもゼロクロスタイミングでの切換や、連動切換制御が可能となるという効果がある。
例えばデジタルゲイン可変手段と同一チップに配された制御手段からアナログ信号系のアナログゲイン可変手段をコントロールすることにより、アナログゲイン可変手段側にゼロクロス検出機能や連動タイミング制御機能がなくても、ゼロクロスタイミングでのアナログゲイン切換や、デジタルゲインとの連動制御を実行できることにもなる。
【０１０５】
さらに、そのように制御される回路部は、いわゆるバス接続せずに制御手段から通信が行なわれるようにすることで、コントロール信号の状態が不必要に動いてしまうことはなく、飛び込みノイズを減らすことができる。
【０１０６】
また制御手段は、アナログゲイン可変手段とデジタルゲイン可変手段に連動してゲイン可変動作を実行させる処理を実行している間は、アナログゲイン可変手段もしくはデジタルゲイン可変手段に対する他の制御手段からのゲイン可変指令の供給を禁止することで、通信タイミングがぶつかって、正確な動作が阻害されることを防止できる。
【０１０７】
また、Ｄ／Ａ変換手段から出力されるアナログ信号に対するゲインを可変できるアナログゲイン可変手段と、デジタル信号からゼロクロスタイミング検出を行ない、ゼロクロスタイミング検出をトリガとして、アナログゲイン可変手段において入力される信号のゼロクロスタイミングでゲイン可変動作を実行するように制御を行なう制御手段とを備えてゲイン可変装置を構成することにより、ゼロクロス検出機能のないアナログゲイン可変手段でもゼロクロスタイミングでのアナログゲイン切換が可能となり、例えば録音モニターや再生音声の音量を切換やミュート処理の際に、ゼロクロスポイントでノイズのないゲイン変更が可能となるという効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施態様としてのゲイン切換回路のブロック図である。
【図２】実施態様でのデジタルゲイン切換処理ステップの説明図である。
【図３】第１の実施態様でのゲイン連動切換動作の説明図である。
【図４】実施態様でのゲイン連動切換動作によるトータルゲインの説明図である。
【図５】本発明の第２の実施態様としてのゲイン切換回路のブロック図である。
【図６】第２，第３の実施態様で用いられるシリアルデータ通信のデータ形態の説明図である。
【図７】第２，第３の実施態様のゲイン制御のためのシリアル通信データの説明図である。
【図８】第２の実施態様でのゲイン連動切換動作の説明図である。
【図９】第２の実施態様でのゲイン連動切換動作処理のフローチャートである。
【図１０】本発明の第３の実施態様としてのゲイン切換回路のブロック図である。
【図１１】従来のアナログゲイン切換回路のブロック図である。
【図１２】従来のアナログ／デジタルゲイン切換回路のブロック図である。
【図１３】従来のゲイン切換動作によるトータルゲインの説明図である。
【符号の説明】
１，２２，６３　アナログボリューム、２，２３　Ａ／Ｄ変換器、
３，３３　デジタルボリューム、６，３５，７２　ゼロクロス検出部、
７，２５，６５　アナログゲイン制御部、８　デジタルゲイン制御部、
９，４７，４８，７９，８０　遅延回路、１０　ゲイン設定値セット部、
２０，６０　アナログ信号処理ＩＣ、２６，６６　シリアルデータ受信部、
３０，７０　ＤＳＰ、３６，７３　タイミングコントロール部、
３７　タイムアウトカウンタ、３９　スイッチ制御部、
４５，８１　クロック発生部、４６，８２　シリアルデータ発生部、
４９　Ｌチャンネルデジタルゲインレジスタ、
５０　Ｒチャンネルデジタルゲインレジスタ、５４　デジタルゲインセット部、
５５，８３　アナログゲインセット部、５６，８４　インターフェース部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
2004007735.tif 000013
【図１２】
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【図１３】
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