(57)【要約】【課題】ＳＴＴＤデコードを実施する回路の専有面積を削減すること。【解決手段】内挿同期検波を行うための複素演算部６０を、各フィンガ７０ａ〜７０ｎで共用してハードウエア量を削減する。この共用化のために、セレクタ８２，８４を設ける。各フィンガ７０ａ〜７０ｎで推定された伝達関数は、セレクタ８２，８４を介してＳＴＴＤデコーダ２００に与えられる。また、ＳＴＴＤデコード処理に必要な加算演算の少なくとも一部を、レイク合成器９０内のハードウエア（保持部１０４，加算部１０６）を用いて実施し、これにより、既存のハードウエアを有効利用する。【選択図】　　　図１
2004129075.tif 000002
【特許請求の範囲】
【請求項１】
ＳＴＴＤエンコード信号を複数のフィンガで受信し、各フィンガにて逆拡散を行い、各フィンガから出力される情報シンボルについて複素演算およびＳＴＴＤシンボルの復調を行ってデコード信号を得る、ＳＴＴＤデコード機能を有するＬＳＩであって、
前記複数のフィンガの各々から出力される前記受信シンボルについて、前記複素演算を時分割方式で行う共通の複素演算部と、
前記ＳＴＴＤシンボルの復調に必要なデータの加算処理の少なくとも一部を実施する、前記ＬＳＩに内蔵されるレイク合成器に含まれる加算演算部と、
を有することを特徴とするＳＴＴＤデコード機能を有するＬＳＩ。
【請求項２】
請求項１において、
前記複素演算部では乗算演算のみを行い、必要な加算演算はすべて、前記レイク合成器に含まれる加算演算部において行うことを特徴とするＳＴＴＤデコード機能を有するＬＳＩ。
【請求項３】
請求項１において、
前記フィンガは、
逆拡散後の前記情報シンボルを一時的に蓄積するシンボル蓄積メモリと、
逆拡散後の信号に含まれる、伝達関数推定に用いられるパイロットシンボルを抜き出すパイロットシンボル抜き取り部と、
伝搬路における伝達関数推定を行う伝達関数推定部と、を具備し、
また、推定された伝達関数推定値および情報シンボルをフィンガ毎に選択し、時分割方式で前記複素演算部に与えるためのセレクタが設けられ、
また、前記複素演算部では、少なくとも、前記伝達関数推定値に基づき生成される係数を前記情報シンボルに乗算する処理を実行する、
ことを特徴とするＳＴＴＤデコード機能を有するＬＳＩ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＳＴＴＤデコード機能を有するＬＳＩに関する。
【０００２】
【従来の技術】
ＩＴＵ（国際電気通信連合）で策定された、移動体通信の世界統一の標準規格であるＩＭＴ２０００の対応規格の１つに、Ｗ−ＣＤＭＡ（Ｗｉｄｅｂａｎｄ　Ｃｏｄｅ　Ｄｉｖｉｓｉｏｎ　Ｍｕｌｔｉｐｌｅ　Ａｃｃｅｓｓ）方式がある。
【０００３】
Ｗ−ＣＤＭＡ方式では、端末における受信特性を向上させる技術の１つとして、送信ダイバシティ技術が採用されている。Ｗ−ＣＤＭＡにおける送信ダイバシティには、いくつかのモードが存在する。その中の１つがＳＴＴＤ（Ｓｐａｃｅ　Ｔｉｍｅ　Ｂｌｏｃｋ　Ｃｏｄｅｄ　Ｔｒａｎｓｍｉｔ　Ａｎｔｅｎｎａ　Ｄｉｖｅｒｓｉｔｙ）である。
【０００４】
図８は、ＳＴＴＤのエンコードおよび伝搬モデルを示す図である。
【０００５】
図中、Ｔは、シンボル時間を示し、Ｓ１はＩ，Ｑ成分を含んだ送信シンボル１、Ｓ２は送信シンボル２を示す。
【０００６】
送信局では、送信ダイバシティのモードにＳＴＴＤが適用されている場合、２つの時間的に連続したシンボルと２つ送信アンテナを用いて情報シンボルのエンコードおよび送信を行う。
【０００７】
すなわち、時間Ｔにおいて、送信シンボルＳ１と送信シンボルＳ２の共役複素数に−１を掛け合わせたものをそれぞれ、送信アンテナ１、送信アンテナ２より同時に送信する。
【０００８】
次に、時刻２Ｔでは、送信シンボルＳ２と送信シンボルＳ１の共役複素数をそれぞれ送信アンテナ１、送信アンテナ２より同時に送信する。時刻３Ｔ以降は、次の連続する２シンボルを用いて同様の動作を繰り返し行う。
【０００９】
このようにＳＴＴＤエンコードは、２つの送信シンボルを組み合わせて時間的なエンコードを行い、空間的に異なる２つの送信アンテナよりそれぞれ同時に送信することで成立する。
【００１０】
次に、送信された情報シンボルは、移動体通信環境下においてレイリーフェージングの影響により振幅変動および位相変動され、受信される。
【００１１】
すなわち、送信アンテナ１から送信されたシンボルは、振幅変動および位相変動の伝達関数（チャネル推定値）α１が掛け合わされて受信される。
【００１２】
同様に、送信アンテナ２から送信されたシンボルは、振幅変動および位相変動の伝達関数（チャネル推定値）α２が掛け合わされて受信される。
【００１３】
このとき、受信端における２つのアンテナ間の伝搬遅延は、チップレートよりも充分短いことが報告されている。したがって、受信シンボルＲ１もしくはＲ２は、２つのアンテナから同時に送信された情報シンボルが足し合わされた状態となって受信される。
【００１４】
よって、受信シンボルＲ１，Ｒ２は、白色雑音を無視したとすると、以下の式（１）で表される。
Ｒ１＝Ｓ１・α１―Ｓ２＊・α２　（Ｓ２＊はＳ２の共役複素数を示す）
Ｒ２＝Ｓ２・α１＋Ｓ１＊・α２　　（Ｓ１＊はＳ１の共役複素数を示す）　…式（１）
受信機では、式（１）で表される受信シンボルＲ１，Ｒ２と、各送信アンテナの伝搬路における伝達関数の推定値α１、α２を用いて同期検波およびＳＴＴＤデコードを行い、Ｓ１，Ｓ２を復調する。
【００１５】
すなわち、式（１）を用いて送信シンボルＳ１，Ｓ２を復調すると式（２）のように表される。
【００１６】
２・Ｓ１＝Ｒ１・α１＊＋Ｒ２＊・α２
２・Ｓ２＝−Ｒ１・α２＋Ｒ２・α１＊　　　　　　　　…式（２）
ところで、伝達関数の推定および同期検波には、内挿補間同期検波方式が知られている。
【００１７】
内挿同期検波とは、複数の受信シンボルに基づき伝搬路の伝達関数を推定し、その推定された伝達関数に基づき位相補償のための係数を生成し、この係数を情報シンボルに乗算することにより位相補償を行う技術であり、例えば、下記の特許文献１に記載されている。
【００１８】
また、ＳＴＴＤエンコードならびにデコードについては、例えば、下記の特許文献２に記載されている。
【００１９】
【特許文献１】
特開２０００−７８１０７号公報（図３など）
【特許文献２】
特開２０００−１３８６２３号公報（図５など）
【００２０】
【発明が解決しようとする課題】
しかしながら、ＳＴＴＤデコードを行う場合は、ＳＴＴＤ非適用時と比較して次のような問題が発生する。
【００２１】
ＳＴＴＤによる送信ダイバシティが適用されない場合は、エンコードされない同一シンボルが２つのアンテナから同時に送信される。従って、白色雑音を無視した場合、受信シンボルＲ１，Ｒ２は式（３）のように表される。
【００２２】
Ｓ１＝Ｒ１・α＊　　　　　　（α＝α１＋α２）
Ｓ２＝Ｒ２・α＊　　　　　　…式（３）
ここで、送信信号の変調方式としてＱＰＳＫ（４相位相変調）が採用されているとし、式（２）および式（３）をＩ成分、Ｑ成分を考慮して展開すると、それぞれ、下記の式（４）、式（５）のようになる。
【００２３】
式（２）の展開
Ｓ１ｉ＝　α１ｉ・Ｒ１ｉ＋α１ｑ・Ｒ１ｑ＋α２ｉ・Ｒ２ｉ＋α２ｑ・Ｒ２ｑ
Ｓ１ｑ＝−α１ｑ・Ｒ１ｉ＋α１ｉ・Ｒ１ｑ＋α２ｑ・Ｒ２Ｉ−α２ｉ・Ｒ２ｑ
Ｓ２ｉ＝　α１ｉ・Ｒ２ｉ＋α１ｑ・Ｒ２ｑ−α２ｉ・Ｒ１Ｉ−α２ｑ・Ｒ１ｑ
Ｓ２ｑ＝−α１ｑ・Ｒ２ｉ＋α１ｉ・Ｒ２ｑ−α２ｑ・Ｒ１ｉ＋α２ｉ・Ｒ１ｑ　　　　　　　　…式（４）
式（３）の展開
Ｓ１ｉ＝　α１ｉ・Ｒ１ｉ＋α１ｑ・Ｒ１ｑ
Ｓ１ｑ＝−α１ｑ・Ｒ１ｉ＋α１ｉ・Ｒ１ｑ
Ｓ２ｉ＝　α１ｉ・Ｒ２ｉ＋α１ｑ・Ｒ２ｑ
Ｓ２ｑ＝−α１ｑ・Ｒ２ｉ＋α１ｉ・Ｒ２ｑ　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　…式（５）
式（４）、式（５）を比較したものが図７（ａ），（ｂ）である。
【００２４】
図７（ａ）がＳＴＴＤエンコードが適用される場合の、送信シンボル復調用演算の内容（式４と同じ）を示し、図７（ｂ）がＳＴＴＤエンコードが非適用の場合の送信シンボル復調用演算の内容（式５と同じ）を示している。図７（ａ），（ｂ）では、演算式を複数の項に分け、それぞれに▲１▼〜▲４▼の番号を付して区別できるようにしている。
【００２５】
ＳＴＴＤエンコードを用いない場合（図７（ｂ）の場合）は、情報シンボルＳ１についての位相補償を行うためには、▲１▼の処理のみが必要である。
【００２６】
これに対し、ＳＴＴＤデコードを実現しようとした場合（図７（ａ）の場合）、情報シンボルＳ１を復調するのに、「▲１▼および▲２▼の処理」と、「▲１▼、▲２▼のそれぞれの演算結果の加算処理」を行う必要がある。
【００２７】
同様に情報シンボルＳ２を復調するのに、ＳＴＴＤデコードでは、▲３▼および▲４▼の処理と▲３▼、▲４▼の演算結果の加算処理を行う必要があり、▲３▼の処理のみでよいＳＴＴＤ非適用時と比較して、１シンボルの復調に、２回の複素乗算処理と１回の加算処理が必要となる。
【００２８】
このようにＳＴＴＤデコードを行うためには、通常の位相補償で必要な複素乗算器の構成を流用した場合、その後に、２回の複素乗算処理の加算を行う必要があるため、回路規模が増大してしまう。
【００２９】
本発明は、このような課題を解決し、ＬＳＩ化された回路の専有面積の削減を実現することを目的とする。
【００３０】
【課題を解決するための手段】
本発明のＳＴＴＤデコード機能をもつＬＳＩは、ＳＴＴＤエンコード信号を複数のフィンガで受信し、各フィンガにて逆拡散を行い、各フィンガから出力される情報シンボルについて複素演算およびＳＴＴＤシンボルの復調を行うに際して、各フィンガに共通に用いられる複素演算部を設けて、この複素演算部を時分割で動作させて共用すると共に、情報シンボルの復調に必要な加算演算の少なくとも一部を、レイク合成器に含まれる加算器を用いて行う。
【００３１】
複素演算部の共用化ならびにレイク合成器内の加算器の活用により、ハードウエア資源の効率的利用が実現される。したがって、冗長的な演算回路を設ける必要がなくなり、ＬＳＩチップの専有面積の縮小を図ることができる。
【００３２】
本発明のＳＴＴＤデコード機能をもつＬＳＩの一つの態様では、ＳＴＴＤエンコードされた情報シンボルの復調に必要な加算演算をすべて、レイク合成器内の加算器を用いて行う。
【００３３】
これにより、ＳＴＴＤデコードのための加算器を特別に設ける必要がなくなり、ＬＳＩチップの専有面積を、さらに縮小することができる。冗長な回路の削減は、消費電力の削減にも寄与する。
【００３４】
【発明の実施の形態】
本発明の実施の形態について、図面を参照して説明する。
【００３５】
（実施の形態１）
図１は、本発明のＳＴＴＤデコード機能をもつＬＳＩ（ＣＤＭＡ通信方式の受信機）の構成例を示す図である。
【００３６】
図示されるように、このＬＳＩ（ＣＤＭＡ通信方式の受信機）は、受信フィンガ（以下、単にフィンガという）７０ａ〜７０ｎと、セレクタ８２，８４と、これらのセレクタを制御する制御部１２０と、ＳＴＴＤデコーダ２００（この部分は、ＳＴＴＤデコード動作を行わないときは、受信シンボルの位相補償とレイク合成を行う）と、を有する。
【００３７】
フィンガ７０ａ〜７０ｎの各々は、伝搬路の伝達関数推定部（４０ａ〜４０ｎ）と、シンボル蓄積メモリ（２０ａ〜２０ｎ）を有する。
【００３８】
セレクタ８２は、各フィンガから出力される、推定された伝達関数のうちの一つを選択し、ＳＴＴＤデコーダ２００に与える。
【００３９】
セレクタ８４は、各フィンガから出力される、情報シンボルのうちの一つを選択し、ＳＴＴＤデコーダ２００に与える。
【００４０】
ＳＴＴＤデコーダ２００は、伝達関数選択部５０と、複素演算部６０（乗算部１００および加算部１０２を有する）と、レイク合成器９０に含まれる、保持部１０４および加算部１０６（これらは、レイク合成器の一部であると共に、ＳＴＴＤエンコードシンボルをデコードするためのＳＴＴＤシンボル復調部の一部としても機能する）と、を有する。
【００４１】
伝達関数選択部５０は、伝達関数推定部４０ａ〜４０ｎによって推定された、伝搬路の伝達関数に基づき、複素演算部６０に供給する複素乗算係数を発生させる。
【００４２】
この伝達関数選択部５０は、ＳＴＴＤエンコード信号を復調する場合と、通常の信号を復調する場合とを区別し、その場面で必要な乗算係数を生成し、複素演算部６０に供給する。
【００４３】
次に、図１のＬＳＩにおける特徴的な構成を説明する。
【００４４】
上述の式（４）に示したとおり、例えば、送信シンボルＳ１のＩ，Ｑ成分は、以下のように示される。
Ｓ１ｉ＝　α１ｉ・Ｒ１ｉ＋α１ｑ・Ｒ１ｑ＋α２ｉ・Ｒ２ｉ＋α２ｑ・Ｒ２ｑ
Ｓ１ｑ＝−α１ｑ・Ｒ１ｉ＋α１ｉ・Ｒ１ｑ＋α２ｑ・Ｒ２Ｉ−α２ｉ・Ｒ２ｑ
そして、図７（ａ）の上側に示されるように、上記の式は、▲１▼，▲２▼の２組の多項式に区分することができる。したがって、送信シンボルの復元には、▲１▼，▲２▼の多項式の計算（複素乗算係数の乗算と加算）を行い、その結果同士を加算するという演算を行う必要がある。
【００４５】
本発明では、図１に示されるように、前半の複素乗算係数の乗算と加算を、各フィンガで共用される複素演算部６０に内蔵される乗算部１００および加算部１０２により行う。
【００４６】
そして、後半の加算を、レイク合成器９０内の保持部（フリップフロップ（ＦＦ））１０４および加算部１０６にて行う。
【００４７】
セレクタ８２，８４は、複素演算部６０を、各フィンガ７０ａ〜７０ｂで共用化するために設けられている。
【００４８】
複素演算部６０の共用により、ハードウエア量を削減でき、回路の消費電力も削減することができる。
【００４９】
また、後半の加算処理を、ＣＤＭＡ受信機に必須のレイク合成器に含まれる保持部１０４や加算部１０６にて行うことにより、既存のハードウエアを有効活用することができる。これにより、ハードウエア量や回路の消費電力を、さらに削減することができる。
【００５０】
図２に、複素演算部６０およびレイク合成器９０における主要な動作を示す。
【００５１】
まず、（ａ）段階では、複素演算部６０において、上述の▲１▼の多項式の演算を行う。
【００５２】
続いて、（ｂ）段階では、▲１▼の演算結果がレイク合成器９０内の保持部１０４に保持され、一方、複素演算部６０では、上述の▲２▼の多項式の演算が行われる。
【００５３】
そして、（ｃ）段階では、▲１▼と▲２▼の演算結果同士の加算を、レイク合成器９０内の加算部１０６を用いて行う。これにより、送信シンボルｓ１ｉ，ｓ１ｑを復元することができる。
【００５４】
（実施の形態２）
図３は、実施の形態２にかかる、ＳＴＴＤデコード機能を有するＬＳＩの具体的構成を示すブロック図である。
【００５５】
図３において、受信シンボルは、各フィンガ７０ａ〜７０ｎに入力される。
【００５６】
図示されるように、図３のセレクタ８０は、各フィンガ７０ａ〜７０ｎの伝達関数推定部４０ａ〜４０ｎから出力される、推定された伝達関数の一つを選択するセレクタ８２と、各フィンガ７０ａ〜７０ｎのシンボル蓄積メモリ２０ａ〜２０ｎから出力される情報シンボルの一つを選択するセレクタ８４ａ，８４ｂと、を有している。
【００５７】
以下の説明では、フィンガ７０ａにおける処理を例にとって説明する。他のフィンガにおいても同様な処理が行われる。
【００５８】
受信データは、まず、逆拡散部１０ａにおいて、逆拡散される。
【００５９】
逆拡散後の情報シンボルは、シンボル蓄積メモリ２０ａに蓄積されるとともに、パイロットシンボル抜き取り部３０ａに入力される。
【００６０】
伝達関数推定に用いるパイロットシンボルは、パイロットシンボル抜き取り部３０ａにおいて抽出され、伝達関数推定部４０ａに入力される。伝達関数推定部４０ａでは、２つの送信アンテナの伝搬路における伝達関数α１、α２がそれぞれ推定される。
【００６１】
各フィンガ毎に算出される伝達関数α１、α２の中から、セレクタ８２にて、一つのフィンガについての伝達関数（ここでは、フィンガ７０ａの伝達関数）が選択される。
【００６２】
また、シンボル蓄積メモリ２０ａ〜２０ｎから読み出される情報シンボルＲ１（Ｒ１ｉ，　Ｒ１ｑ）のうちの一つが、セレクタ８４ａ，８４ｂにて選択される。
【００６３】
複素演算部６０は、ＳＴＴＤエンコード信号に対して復調のための複素乗算を行う。また、この複素乗算部６０は、通常の受信信号に対しては、内挿同期検波による位相補償を行う。
【００６４】
複素演算部６０は、図３に示されるとおり、４つの乗算器６２〜６５と、２つの加算器６６ａ，６６ｂを内蔵する。
【００６５】
また、レイク合成器９０は、フリップフロップ（ＦＦ）９１ａ，９１ｂ，９３ａ，９３ｂ，９４ａ，９４ｂと、加算器９２ａ，９２ｂと、を有する。
【００６６】
レイク合成器９０から出力される復調されたＳＴＴＤシンボル（Ｓｉ，Ｓｑ）は、チャネルコーデック（不図示）に送られる。
【００６７】
以下、ＳＴＴＤエンコード信号の復調動作を４段階に分けて順に説明する。
【００６８】
ここでは、図７（ａ）に示す▲１▼〜▲４▼の各ブロックの動作を、各フィンガ毎に順次、実行する。
【００６９】
第１段階では、シンボル蓄積メモリ２０ａから、情報シンボルＲ１（Ｒ１ｉ，　Ｒ１ｑ）が読み出され、複素演算部（位相補償部）６０に入力される。
【００７０】
複素演算部（位相補償部）６０の入力ポートａｗ、ａｘ、ａｙ、ａｚには、伝達関数選択部５０が生成した、α１ｉ、‐α１ｑ、α１ｑ、α１ｉ、の各係数がそれぞれ入力される。そして、所定の演算（図７（ａ）の▲１▼）が実行される。
【００７１】
その演算の結果は、レイク合成器９０に送られ、フリップフロップ（ＦＦ）９１ａ，９１ｂに保持される。
【００７２】
第２段階では、シンボル蓄積メモリ２０ａから、情報シンボルＲ２（Ｒ２ｉ，　Ｒ２ｑ）が新たに読み出され、複素演算部（位相補償部）６０に入力される。
【００７３】
また、複素演算部６０の入力ポートａｗ、ａｘ、ａｙ、ａｚには、伝達関数選択部５０が生成した、α２ｉ、α２ｑ、＋α２ｑ、−α２ｉの各係数が入力される。そして、情報シンボルに上述の係数を乗算し、所定の加算が行われる（図７（ａ）の▲２▼）。
【００７４】
その演算の結果は、レイク合成器９０に送られ、フリップフロップ（ＦＦ）９１ａ，９１ｂに保持される。一方、先に保持されていた第１段階の複素演算の結果は、フリップフロップ９３ａ，９３ｂに保持される。
【００７５】
次に、第１段階および第２段階の各複素演算の結果同士を加算器９２ａ，９２ｂで加算する。そして、その加算結果（ＳＴＴＤデコードシンボル）は、フリップフロップ（ＦＦ）９４ａ，９４ｂに一時的に蓄積される。
【００７６】
これにより、送信シンボルＳ１についての、一つのフィンガ（ここでは、フィンガ７０ａ）に関するＳＴＴＤデコード処理が完了する。
【００７７】
上述の第１段階ならびに第２段階の処理が、フィンガ７０ｂ〜７０ｎの各々について、順次、行われる。そして、各処理の結果が、レイク合成器９０にて、例えば、最大比合成され、最終的に送信シンボルＳ１（Ｓ１ｉ，Ｓ１ｑ）が復調される。
【００７８】
第３段階では、シンボル蓄積メモリ２０ａから、情報シンボルＲ２（Ｒ２ｉ，　Ｒ２ｑ）が読み出される。
【００７９】
また、複素演算部６０の入力ポートａｗ、ａｘ、ａｙ、ａｚへ、−α２ｉ、−α２ｑ、−α２ｑ、α２ｉ、の各係数が入力される。
【００８０】
そして、所定の複素演算が行われ（図７（ａ）の▲４▼）、その結果は、レイク合成器９０のフリップフロップ９１ａ，９１ｂに保持される。
【００８１】
第４段階では、シンボル蓄積メモリ２０ａから、情報シンボルＲ２（Ｒ２ｉ，　Ｒ２ｑ）が新たに読み出される。
【００８２】
複素演算部６０の入力ポートａｗ、ａｘ、ａｙ、ａｚには、α１ｉ、−α１ｑ、α１ｑ、α１ｉ、の各係数が入力される。
【００８３】
そして、所定の複素演算が行われる（図７（ａ）の▲３▼）。その演算結果は、レイク合成器９０に送られ、先の演算結果（図７（ａ）の▲３▼の演算結果）と合成され、その合成結果は、フリップフロップ（ＦＦ）９４ａ，９４ｂに一時的に蓄積される。
【００８４】
これにより、送信シンボルＳ２に関する、フィンガ７０ａについてのＳＴＴＤデコード処理が完了する。このような３段階および４段階の処理を、各フィンガ毎に繰り返し実行することで、最終的に送信シンボルＳ２（Ｓ２ｉ，Ｓ２ｑ）が復調される。
【００８５】
このように、複素演算を、時分割で各フィンガ毎に実施する構成とすると共に、ＳＴＴＤ復調に必要な加算処理の一部をレイク合成器内のハードウエアを用いて行うことにより、冗長的な記載を排して、きわめてコンパクトな構成のＳＴＴＤデコード機能を有するＬＳＩ（ＣＤＭＡ受信機）が実現される。
【００８６】
図９に、本発明の構成を採用しない場合のＬＳＩ（比較例のＬＳＩ）の構成を示す。図９において、複数のフィンガ７ａ〜７ｎは、それぞれ、逆拡散部１ａ〜１ｎと、シンボル蓄積メモリ２ａ〜２ｎと、パイロットシンボル抜き取り部３ａ〜３ｎと、伝達関数推定部４ａ〜４ｎと、伝達関数推定部５ａ〜５ｎと、シンボル復調部１０ａ〜１０ｎを有する。参照符号９は、レイク合成器を示す。
【００８７】
図９の構成では、各フィンガに、複素演算部（６ａ〜６ｎ）およびシンボル復調部（１０ａ〜１０ｎ）が設けられており、回路を構成する素子数が飛躍的に多くなる。
【００８８】
本発明によれば、回路の素子数を大幅に削減できる。携帯電話端末では、小型化や低消費電力性が厳しく要求されるため、本発明は特に有効である。
【００８９】
（実施の形態３）
図４は、実施の形態３にかかる、ＳＴＴＤデコード機能を有するＬＳＩの構成を示すブロック図である。
【００９０】
図４のＳＴＴＤデコード機能を有するＬＳＩは、図１のＬＳＩと、基本的な構成および動作は同じである。
【００９１】
ただし、図４の複素演算部６１は乗算部１００のみを有しており（図１の場合のように加算部を有さない）、すべての加算処理は、レイク合成器９０のハードウエア（保持部１０４および加算部１０６）を用いて時分割方式で行う点で、前掲の実施の携帯とは異なる。
【００９２】
レイク合成器９０のハードウエアを用いて、時分割で加算処理を行うために、レイク合成器９０の前にセレクタ１５０が設けられている。セレクタ１５０は、制御部１２２によって制御される。
【００９３】
複素演算部６１から加算器が除去されるため、回路の専有面積のさらなる低減を図ることができる。
【００９４】
より具体的な構成を図５に示す。
【００９５】
図５のＬＳＩの構成は図３のＬＳＩの構成と基本的に同じである。ただし、複素演算部６０において加算器が除去されている点、ならびに、レイク合成器９０の前に、セレクタ８７ａ，８７ｂが設けられている点で異なる。
【００９６】
（実施の形態４）
本発明のＬＳＩは、図６に示すように、ＣＤＭＡ受信装置に適用することができる。図６では、本発明のＬＳＩは点線で囲んで示されている。ただし、これに限定されるものではなく、図６に示される全ての要素をワンチップ化してもよい。
【００９７】
図示されるように、ＣＤＭＡ受信装置は、受信アンテナ１０と、所定の周波数でフィルタリングし、ベースバンド信号に復調する高周波信号処理部１１と、アナログ信号をデジタル信号に変換するＡ／Ｄ変換部１２と、受信信号を所定のタイミングで逆拡散しデータを復調するフィンガ部１３と、逆拡散後データの同期検波およびＳＴＴＤデコードを行う同期検波部（兼ＳＴＴＤデコード部）１４と、逆拡散され、同期検波およびＳＴＴＤデコードされたマルチパスをレイク合成するレイク合成部１５と、チャネルデコードを行うチャネルコーデック部１６と、を備えている。
【００９８】
受信信号は、高周波信号処理部１１においてベースバンド信号に復調され、Ａ／Ｄ変換されてデジタルデータに変換された後、フィンガ部１３に入力される。
【００９９】
フィンガ部１３では、所望のマルチパス数および、多重コード数分の逆拡散器により、逆拡散されデータが復調される。
【０１００】
同期検波兼ＳＴＴＤデコード部１４およびレイク合成部１５では、これら複数のデータの位相を補償し、レイク合成を行う。
【０１０１】
本発明のＬＳＩの利用は、ＣＤＭＡ受信装置自体を小型化することに寄与する。
【０１０２】
【発明の効果】
以上説明したように本発明は、ハードウエアの効率的な利用を図ることで冗長的な回路構成を排し、小型かつ低消費電力のＬＳＩ（ＣＤＭＡ受信装置）の実現に寄与するものである。
【図面の簡単な説明】
【図１】本発明の実施の形態１にかかる、ＳＴＴＤデコード機能を有するＬＳＩの構成を示すブロック図
【図２】図１のＬＳＩの特徴的な動作を説明するための図
【図３】本発明の実施の形態２にかかる、ＳＴＴＤデコード機能を有するＬＳＩの具体的構成を示すブロック図
【図４】本発明の実施の形態３にかかる、ＳＴＴＤデコード機能を有するＬＳＩの構成を示すブロック図
【図５】本発明の実施の形態３にかかる、ＳＴＴＤデコード機能を有するＬＳＩの具体的構成を示すブロック図
【図６】本発明のＬＳＩを用いたＣＤＭＡ受信機の全体構成を示すブロック図
【図７】（ａ）ＳＴＴＤデコード処理を行う場合の、送信シンボル復調のための演算式を示す図（ｂ）ＳＴＴＤデコード処理を行わない場合の、送信シンボル復調のための演算式を示す図
【図８】ＳＴＴＤエンコードの内容、およびＳＴＴＤエンコード信号の伝搬モデルを示す図
【図９】本発明を適用しない場合の比較例のＬＳＩの構成を示すブロック図
【符号の説明】
１０ａ〜１０ｎ　　逆拡散部
２０ａ〜２０ｎ　　シンボル蓄積メモリ
４０ａ〜４０ｎ　　伝達関数推定部
５０　伝達関数選択部
６０　複素演算部
７０ａ〜７０ｎ　　フィンガ
８２，８４　セレクタ
９０　レイク合成器（ＳＴＴＤシンボル復調兼用）
１００　　乗算部
１０２　　加算部
１０４　　保持部
１０６　　加算部
１２０　　セレクタ制御部
２００　　ＳＴＴＤデコーダ（ＳＴＴＤデコード機能に特に関連する部分）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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