(57)【要約】　　　（修正有）【課題】セミコンダクタ・オン・インシュレータ型のトランジスタ、メモリ及び他のＤＲＡＭ回路及びアレイ、トランジスタゲートアレイ、及びそのような構造体を同一基板上に形成する。【解決手段】セミコンダクタ・オン・インシュレータ型トランジスタは、ａ）絶縁層、ｂ）絶縁層上の半導体物質の層、ｃ）半導体物質層内に設けられたトランジスタゲート、ｄ）トランジスタゲートに動作上近接して半導体物質層内に設けられた上下方向外側ソース／ドレイン拡散領域及び上下方向内側拡散領域とからなる。ＤＲＡＭ回路はシーケンシャルアクセスを必要としない複数個のメモリセルを有し、該複数個のメモリセルの少なくとも一部は、単一のビット線コンタクトに対して二つ以上のメモリセルを有している。【選択図】図１１
2004104135.tif 000002
【特許請求の範囲】
【請求項１】
　メモリアレイは、
　個々は電界効果型トランジスタと蓄積コンデンサとにより特徴づけられる複数個のメモリセルを有し、該電界効果型トランジスタは、セミコンダクタ・オン・インシュレータ型トランジスタを有し、該セミコンダクタ・オン・インシュレータ型トランジスタは、
　絶縁層と、
　前記絶縁層上の半導体物質の層と、
　前記半導体物質の層の中に設けられる、上下方向に間隔を置いて設けられる二つのソース／ドレイン拡散領域と、
　前記半導体物質層に作動上隣接して設けられ、上下方向に間隔を置いて設けられるソース／ドレイン拡散領域の間に位置するワード線ゲートと、を有し、
　前記蓄積コンデンサはソース／ドレイン拡散領域のうちの一方と電気的に導通し、ビット線はソース／ドレイン拡散領域のうちの他方と電気的に導通しており、前記電界効果トランジスタと前記蓄積コンデンサの両方は前記絶縁層の上で上下方向に設けられていることを特徴とするメモリアレイ。
【請求項２】
　請求項１記載のメモリアレイにおいて、前記ワード線ゲートは、ゲートへの電圧印加に従ってその中に電界を形成するように、ソース／ドレイン拡散領域のうちの一方の少なくとも一部に沿って延在していることを特徴とするメモリアレイ。
【請求項３】
　請求項１記載のメモリアレイにおいて、前記ワード線ゲートは、ワード線ゲートへの電圧印加に従ってその中に電界を形成するように、ソース／ドレイン拡散領域の両方の少なくとも一部に沿って延在していることを特徴とするメモリアレイ。
【請求項４】
　請求項１記載のメモリアレイにおいて、前記ワード線ゲートは、ワード線ゲートへの電圧印加に従ってその中に電界を形成するように、ソース／ドレイン拡散領域のうちの少なくとも一方の全体に沿って延在していることを特徴とするメモリアレイ。
【請求項５】
　請求項１記載のメモリアレイにおいて、前記ワード線ゲートは、ワード線ゲートへの電圧印加に従ってその中に電界を形成するように、ソース／ドレイン拡散領域の両方の全体に沿って延在していることを特徴とするメモリアレイ。
【請求項６】
　シーケンシャルアクセス不要の複数個のメモリセルからなり、複数個のうちの少なくとも一部は単一のビット線コンタクトに対して二個以上のメモリセルを有することを特徴とするメモリ回路。
【請求項７】
　請求項６記載のメモリ回路において、前記複数個のメモリセルの一部のトランジスタは、シリコン・オン・インシュレータ電界効果型トランジスタからなることを特徴とするメモリ回路。
【請求項８】
　請求項６記載のメモリ回路において、前記複数個のうちの一部は、単一のビットコンタクトに対して４個以上のメモリセルを有することを特徴とするメモリ回路。
【請求項９】
　請求項６記載のメモリ回路において、前記複数個のうちの一部は、単一のビットコンタクトに対して５個以上のメモリセルを有することを特徴とするメモリ回路。
【請求項１０】
　請求項６記載のメモリ回路において、前記複数個のうちの一部は、単一のビットコンタクトに対して６個以上のメモリセルを有することを特徴とするメモリ回路。
【請求項１１】
　請求項６記載のメモリ回路において、前記複数個のうちの一部は、単一のビットコンタクトに対して７個以上のメモリセルを有することを特徴とするメモリ回路。
【請求項１２】
　請求項６記載のメモリ回路において、前記複数個のうちの一部は、単一のビットコンタクトに対して８個以上のメモリセルを有することを特徴とするメモリ回路。
【請求項１３】
　セミコンダクタ・オン・インシュレータ層の内部に実質的に垂直に形成された電界効果型トランジスタと、前記電界効果トランジスタの上下方向で上側に設けられている蓄積コンデンサとを有する複数個のメモリセルからなることを特徴とするメモリ回路。
【請求項１４】
　請求項１３記載のメモリ回路において、前記メモリセルの蓄積コンデンサは、セミコンダクタ・オン・インシュレータ層の外側に全て設けられていることを特徴とするメモリ回路。
【請求項１５】
　複数個のワード線と、ソース領域と、ドレイン領域と、個々のビット線コンタクトを通して該ドレイン領域と電気的に導通するビット線と、前記ソース領域と電気的に導通な蓄積コンデンサとからなるメモリセルのメモリアレイであって、異なるメモリセルの少なくとも二つのドレイン領域はワード線のうちの一つの下方で互いに接続されており、二個以上のメモリセルは単一のビット線コンタクトと作動上関連付けられていることを特徴とするメモリアレイ。
【請求項１６】
　請求項１５記載のメモリアレイにおいて、前記ソース領域とドレイン領域は、セミコンダクタ・オン・インシュレータ層の内部に設けられていることを特徴とするメモリアレイ。
【請求項１７】
　請求項１５記載のメモリアレイにおいて、前記ソース領域とドレイン領域はセミコンダクタ・オン・インシュレータ層の内部に設けられ、前記ワード線はセミコンダクタ・オン・インシュレータ層の内部に設けられていることを特徴とするメモリアレイ。
【請求項１８】
　複数個のワード線と、ソース領域と、ドレイン領域と、個々のビット線コンタクトを通して該ドレイン領域と電気的に導通するビット線と、前記ワード線に近接し前記ソース領域と電気的に導通な蓄積コンデンサとからなるメモリセルのメモリアレイであって、複数個の前記ソース領域とドレイン領域はセミコンダクタ・オン・インシュレータ層の内部に形成され、複数個の前記ワード線は各々蓄積コンデンサに近接して全てセミコンダクタ・オン・インシュレータ層の内部に形成され、二個以上のメモリセルは単一のビット線コンタクトと作動上関連付けられていることを特徴とするメモリアレイ。
【請求項１９】
　請求項１８記載のメモリアレイにおいて、異なるメモリセルの少なくとも二つのドレイン領域は、ワード線のうちの一つの下方で互いに接続されていることを特徴とするメモリアレイ。
【請求項２０】
　複数個のワード線と、ソース領域と、ドレイン領域と、個々のビット線コンタクトを通して該ドレイン領域と電気的に導通なビット線と、前記ソース領域と電気的に導通な蓄積コンデンサとからなるメモリセルのメモリアレイであって、複数個の前記ソース領域とドレイン領域はセミコンダクタ・オン・インシュレータ層の内部に形成され、複数個の前記ワード線はセミコンダクタ・オン・インシュレータ層を貫通して形成され、二個以上のメモリセルは単一のビット線コンタクトと作動上関連付けられていることを特徴とするメモリアレイ。
【請求項２１】
　請求項２０記載のメモリアレイにおいて、異なるメモリセルの少なくとも二つのドレイン領域は、ワード線のうちの一つの下方で互いに接続されていることを特徴とするメモリアレイ。
【請求項２２】
　複数個のワード線と、ソース領域と、ドレイン領域と、個々のビット線コンタクトを通して該ドレイン領域と電気的に導通なビット線と、前記ソース領域と電気的に導通な蓄積コンデンサとからなるメモリセルのメモリアレイであって、複数個の前記ソース領域とドレイン領域はセミコンダクタ・オン・インシュレータ層の内部に形成され、複数個の前記蓄積コンデンサはセミコンダクタ・オン・インシュレータ層の上に形成され、二個以上のメモリセルは単一のビット線コンタクトと作動上関連付けられていることを特徴とするメモリアレイ。
【請求項２３】
　基板に対して設けられるシーケンシャルアクセス不要のメモリセルのメモリアレイであって、複数個の個々のメモリセルは、ｆをアレイを製造する際の最小のフォトリソグラフィック特性寸法とすると、６ｆ２よりも少ない表面領域を個々に占めることを特徴とするメモリセルのメモリアレイ。
【請求項２４】
　請求項２３記載のメモリアレイにおいて、複数個の個々のメモリセルは、５ｆ２以下の表面領域を個々に占めることを特徴とするメモリアレイ。
【請求項２５】
　請求項２３記載のメモリアレイにおいて、複数個の個々のメモリセルは、４．２５ｆ２以下の表面領域を個々に占めることを特徴とするメモリアレイ。
【請求項２６】
　シーケンシャルアクセス不要のメモリセルのアレイと、アレイの少なくとも一部は、単一のビット線コンタクトに対して二個以上のメモリセルを有し、“ｆ”をアレイを製造する際の最小のフォトリソグラフィック特性寸法とし、“Ｎ”をその一部における単一のビット線コンタクトに対するメモリセルの数とすると、その一部の複数個のメモリセルの個々は、２ｆ×（２ｆ＋ｆ／Ｎ）以下の表面領域を占めることを特徴とするＤＲＡＭ回路。
【請求項２７】
　請求項２６記載のＤＲＡＭアレイにおいて、複数個の個々のメモリセルは、５ｆ２以下の表面領域を個々に占めることを特徴とするＤＲＡＭアレイ。
【請求項２８】
　請求項２６記載のＤＲＡＭアレイにおいて、複数個の個々のメモリセルは、４．２５ｆ２以下の表面領域を個々に占めることを特徴とするＤＲＡＭアレイ。
【請求項２９】
　絶縁層と、
　最上部表面がほぼ平面の、前記絶縁層上の半導体物質の層と、
　前記半導体物質層の内部に設けられ、各ゲート線の上端が上下方向において前記半導体物質の最上部の表面の下に設けられるゲート線のアレイと、
　個々が各ゲート線の上端の上に設けられ、その最上部絶縁性表面が前記半導体物質の最上部表面とほぼ同一面である絶縁性キャップのアレイと、
　からなることを特徴とするトランジスタゲートアレイ。
【請求項３０】
　請求項２９記載のトランジスタゲートアレイにおいて、前記ゲート線は、前記半導体物質層を完全に貫通して設けられることを特徴とするトランジスタゲートアレイ。
【請求項３１】
　請求項２９記載のトランジスタゲートアレイにおいて、前記ゲート線は、半導体物質層の内部で互いに実質的に平行に伸びることを特徴とするトランジスタゲートアレイ。
【請求項３２】
　請求項２９記載のトランジスタゲートアレイにおいて、前記ゲート線は、前記半導体物質層を完全に貫通して設けられ、それの内部で互いに実質的に平行に伸びることを特徴とするトランジスタゲートアレイ。
【請求項３３】
　請求項２９記載のトランジスタゲートアレイは、電界効果トランジスタを形成するゲート線と関連するソース／ドレイン対を更に有し、トランジスタゲート線のうちの一方が、ゲート線への電圧印加に従って一つのソース／ドレイン拡散領域中に電界を形成するように、少なくとも一対のソース／ドレイン拡散領域のうちの一方の少なくとも一部に沿って延在していることを特徴とするトランジスタゲートアレイ。
【請求項３４】
　請求項２９記載のトランジスタゲートアレイは、電界効果トランジスタを形成するゲート線と関連するソース／ドレイン対を更に有し、トランジスタゲート線のうちの一方が、ゲート線への電圧印加に従って両方のソース／ドレイン拡散領域中に電界を形成するように、少なくとも一対のソース／ドレイン拡散領域のうちの一方の少なくとも一部に沿って延在していることを特徴とするトランジスタゲートアレイ。
【請求項３５】
　請求項２９記載のトランジスタゲートアレイは、電界効果トランジスタを形成するゲート線と関連するソース／ドレイン対を更に有し、トランジスタゲート線のうちの一方が、ゲート線への電圧印加に従って一つのソース／ドレイン拡散領域中に電界を形成するように、少なくとも一対のソース／ドレイン拡散領域のうちの一方の全体に沿って延在していることを特徴とするトランジスタゲートアレイ。
【請求項３６】
　請求項２９記載のトランジスタゲートアレイは、電界効果トランジスタを形成するゲート線と関連するソース／ドレイン対を更に有し、トランジスタゲート線のうちの一方が、ゲート線への電圧印加に従って両方のソース／ドレイン拡散領域中に電界を形成するように、少なくとも一対のソース／ドレイン拡散領域の両方の全体に沿って延在していることを特徴とするトランジスタゲートアレイ。
【請求項３７】
　メモリアレイの形成方法において、該方法は、
　外側部及び内側部を有するセミコンダクタ・オン・インシュレータ層を形成する過程と、
　ソース領域は前記セミコンダクタ・オン・インシュレータ層の外側部に形成され、ドレイン領域は前記セミコンダクタ・オン・インシュレータ層の内側部に形成される、前記セミコンダクタ・オン・インシュレータ層の内部に形成されたソース領域とドレイン領域を少なくとも有する電界効果トランジスタのアレイを形成する過程と、
　それぞれの外側ソース領域と電気的に導通な、セミコンダクタ・オン・インシュレータ層の外側にコンデンサ構造のアレイを形成する過程と、
　前記内側ドレイン領域と電気的に導通なビット線のアレイを形成する過程と、からなり、少なくとも一つのビット線は、単一のビット線コンタクトを通して二個以上のコンデンサ構造と電気的に接続していることを特徴とするメモリアレイ形成方法。
【請求項３８】
　請求項３７記載のメモリアレイの形成方法は、セミコンダクタ・オン・インシュレータ層の内部に前記電界効果トランジスタのワード線を形成する過程を更に有することを特徴とするメモリアレイ形成方法。
【請求項３９】
　請求項３７記載のメモリアレイの形成方法は、ワード線は前記セミコンダクタ・オン・インシュレータ層を完全には貫通していない、セミコンダクタ・オン・インシュレータ層の内部に前記電界効果トランジスタのワード線を形成する過程を更に有することを特徴とするメモリアレイ形成方法。
【請求項４０】
　ＤＲＡＭアレイの形成方法において、該方法は、
　外側部及び内側部を有するセミコンダクタ・オン・インシュレータ層を形成する過程と、
　形成された少なくとも二つのＤＲＡＭメモリセル共通のドレイン領域を形成するために、セミコンダクタ・オン・インシュレータ層内側部へ導電性増強不純物をイオン注入する過程と、
　ワード線開口の一方は少なくとも二つのＤＲＡＭメモリセルのうちの一方のために、ワード線開口の他方は少なくとも二つのＤＲＡＭメモリセルのうちの他方のために、セミコンダクタ・オン・インシュレータ層へ共通ドレイン領域に向かって下方に、しかしこれを貫通しないように少なくとも二つのワード線開口を部分的にのみエッチングする過程と、
　ワード線開口側壁にゲート誘電体層を設ける過程と、
　前記ゲート誘電体層を形成後、ワード線開口の内部の導電性物質を充填すると共に、ワード線開口内の導電性物質は電気的に絶縁性の物質によって封止される過程と、
　形成された少なくとも二つのＤＲＡＭメモリセルの各々にドレイン領域を形成するために、セミコンダクタ・オン・インシュレータ層外側部へ導電性増強不純物をイオン注入する過程と、
　セミコンダクタ・オン・インシュレータ層の外側コンデンサ構造と、各ソース線に電気的に接続された絶縁封止されたワード線とを形成する過程と、
　共通ドレイン領域と電気的に導通なビット線を設ける過程と、
　からなることを特徴とするＤＲＡＭアレイ形成方法。
【請求項４１】
　メモリセルのメモリアレイであって、該メモリアレイは、
　外側面を有する基板と、
　該外側面上に横設される絶縁層と、
　該絶縁層との間に接触面を有し、該接触面から間隔を置いて外側面とを有する前記絶縁層上に横設される半導体物質の層と、
　該接触面に近接する、該半導体物質の層の内部に収容されるドレイン拡散領域と、
　各々対向する横側面を有し、前記半導体物質の内部で各々間隔を置いて設けられ、前記半導体物質の層の外側面の下に設けられるゲート線の上端を有し、該半導体物質の層の内部に完全に収容され、個々のゲート誘電体物質により各々電気的に絶縁されている一連の細長い導電性ゲート線と、
　それぞれ個々のゲート線と関連し、関連したゲート線の一方の横側面にのみ設けられる、半導体物質の層の内部に収容される一連のソース拡散領域と、
　個々がそれぞれ個々のゲート線と関連し、それぞれ関連したゲート線上に設けられ、半導体物質の層の外側面と実質上共面であるほぼ平面の封止部の上端を更に有する半導体物質の層の内部に収容される一連の絶縁封止部と、
　各ゲート線と関連したソース拡散領域と電気的に接続しており、該一連のゲート線上に設けられる蓄積ノードと、
　該蓄積ノード上に設けられるコンデンサ誘電体層と、
　該蓄積ノードに作動上近接し誘電体層上に設けられるセル板ノードと、
　該セル板ノード上に設けられる絶縁層と、
　該絶縁層により前記ゲート層の外側に支持されるビット線と、
　該ビット線と結合し、前記絶縁層を貫通し、該ドレイン拡散領域と電気的に接続している電気コンタクトと、からなり、一連のゲート線のそれぞれはドレイン拡散領域と作動上関連付けられていることを特徴とするメモリセルのメモリアレイ。
【発明の詳細な説明】
【技術分野】
【０００１】
　本発明は、セミコンダクタ・オン・インシュレータ型トランジスタ、セミコンダクタ・オン・インシュレータ型トランジスタを用いたＤＲＡＭ及びその他の回路、及びセミコンダクタ・オン・インシュレータ型トランジスタを用いたメモリ回路の製造方法に関する。
【背景技術】
【０００２】
　電界効果型トランジスタは、典型的には、半導体基板内で所定の間隔を置いて離れて位置する、一般的にはソース、ドレインと称される一対の拡散領域を有する。そのようなトランジスタは、拡散領域の間の分離領域に隣接して、拡散領域の間に電流を流すための電界を形成するためのゲートを有する。このゲートに隣接し、拡散領域の間に位置する基板領域はチャネルと称される。
【０００３】
　半導体基板は、通常、低不純物濃度のバルク単結晶シリコン基板からなる。拡散領域は、典型的には、反対導電型の導電性増強不純物をかなり高い不純物濃度で有している。これに代えて、基板は、下層絶縁層の上に低不純物濃度半導体物質の薄い層が設けられた形式とすることもできる。そのようなものは、一般的には、セミコンダクタ・オン・インシュレータ（ＳＯＩ）型構造と称されている。ＳＯＩ構造における拡散領域は、薄いシリコン層を完全に通して延在することができ、そのようなものは、一般的には、完全ディプリーション型ＳＯＩ構造と呼ばれている。これに代えて、拡散領域は、薄いシリコン層の厚さの一部だけに入り込んで、又は全部を通して延在してもよく、そのようなものは、一般的には、一部ディプリーション型ＳＯＩ構造と呼ばれている。何れにしても、導電ゲートは、ほぼ水平方向に向けられたトランジスタ内の拡散領域の間にゲート作用をもたらすように、ＳＯＩ構造層の上側又は下側の何れか一方に配置される。
【０００４】
　電界効果トランジスタは、集積回路に用いられる一つの典型的な電子装置又は部品を構成する。高密度集積回路は、主として、半導体ウェーハから製造される。製造工程が完了した半導体ウェーハには、個々のチップを形成するために最終的にはウェーハから切り離される、複数個の全く同一の分割可能なダイ領域が含まれる。ダイ領域又は切断されたダイは動作試験が行われ、良品ダイは、最終製品又は装置で使用される封止パッケージ内に組み込まれる。
【０００５】
　集積回路の一形態はメモリである。半導体メモリの基本単位はメモリセルである。１ビットの情報を記憶することができるメモリセルのサイズは、半導体基板又はウェーハの単位面積当りのセル数をより多くするために、どんどん小さくなってきている。そうすることにより、集積メモリ回路をよりコンパクトにできると共に、その動作速度をより速くすることができる。
【０００６】
　半導体メモリの例には、ＲＯＭ，ＲＡＭ，ＰＲＯＭ，ＥＰＲＯＭ，ＥＥＰＲＯＭが含まれる。それらの内ある種のものは、速度よりも小型化及び経済性に重きが置かれている。他のものではまた、電光のような超高速性に重きが置かれている。ある種のメモリはデータを永久的に保持し、他のものでは、一時的にデータを保持し、毎秒数百回の割合で保持内容がリフレッシュされなければならない。最も小さいメモリセルの一つは、ダイナミック型ランダムアクセスメモリ（ＤＲＡＭ）の単一トランジスタと単一コンデンサからなる。
【発明の開示】
【０００７】
　本発明は、セミコンダクタ・オン・インシュレータ型トランジスタ、メモリ回路及びアレイ、トランジスタゲートアレイ、及びその製造方法に関するいくつかの特徴を有する。一つの特徴として、本発明のセミコンダクタ・オン・インシュレータ型トランジスタは、
　絶縁層と、
　該絶縁層上の半導体物質の層と、
　該半導体物質層内に設けられたトランジスタゲートと、
　該トランジスタゲートに対して動作上近接した位置で前記半導体物質層内に設けられた、上下方向外側のソース／ドレイン拡散領域と上下方向内側の拡散領域とから成るトランジスタである。
　他の特徴として、メモリ回路は、シーケンシャルアクセスの必要がない複数個のメモリセルを有し、複数個のうちの少なくとも一部は、単一のビット線コンタクトに対して二つ以上のメモリセルを有している。
　更に他の特徴として、複数個のメモリセルから成るメモリアレイは、複数個のワード線、ソース領域、ドレイン領域、ドレイン領域に電気的に接続されたビット線、ソース領域に電気的に接続された蓄積コンデンサとを有し、異なるメモリセルの少なくとも二つのドレイン領域は、前記ワード線の一つの下側で互いに接続されている。
【発明を実施するための最良の形態】
【０００８】
　本発明のこれら及び他の特徴は、図１〜図１２に示す第一実施例のウェーハ片１０について先ず最初に話を進める以下の説明によって明らかとなるであろう。ウェーハ片１０は、その上面全体に絶縁層１４（例えば、酸化シリコン層）が設けられたバルク単結晶シリコン基板１２を有する。絶縁層１４の厚さは、例えば、２０００Å〜５０００Åである。絶縁層１４の上には半導体物質の層１６が設けられる。半導体物質層１６の厚さは、例えば、３０００Å〜８０００Åである。それは、典型的且つ好ましくは、単結晶シリコンである。したがって、酸化層１４及びバルクシリコン１２は基板を構成し、その上に半導体物質層１６が堆積される。説明を更に進める目的で、セミコンダクタ・オン・インシュレータ層１６は、外側面（上部面）１８と内側面（下部面）２０を有するものとする。好ましくは酸化シリコン（ＳｉＯ２）である保護及びエッチング停止層２２が、セミコンダクタ・オン・インシュレータ層１６の外側方向に設けられる。層２２の厚さは、例えば２０００Åから５０００Åであり、例としての材料は不純物の無い酸化シリコンである。
【０００９】
　図２及び図３を参照すると、トランジスタゲート線開口２４が、保護層２２を通して及び保護層２２の中に、パターンエッチングされ、それにより、ゲート線開口側壁２５が画定される。図示実施例では、ゲート線開口２４は、セミコンダクタ・オン・インシュレータ層１６を完全に貫通して設けられる。
【００１０】
　図４を参照すると、ゲート線開口側壁２５には、好ましくは熱酸化又は堆積処理によって設けられる酸化シリコン状のゲート絶縁層２６が設けられる。その後、トランジスタゲート開口２４の残りの部分を完全に充填するように、層２８が堆積される。
【００１１】
　図５を参照すると分かるように、層２８は、最終的には電気的に導体である細長い導電性トランジスタゲート線３０を画定するために、例えば化学・機械研磨法又はレジストエッチバック法によって、好ましくは平坦化エッチングされる。ゲート線３０は、それが形成されると同時に基本的には電気的に導電性を有するように、堆積されたままの層２８は、好ましくは、その位置で導電的に不純物をドープしたポリシリコン、又はタングステン（Ｗ），タングステンシリコン（ＷＳｉｘ）等の他の導電物質からなる。このようにして、トランジスタゲート３０は、半導体物質層１６内に設けられ、そして、図示実施例においては、その層を完全に通して延在する。話を更に進める目的で、細長い導電性ゲート線３０は、対向した横側面３２、３３を有するものとする。したがって、トランジスタゲート３０は、セミコンダクタ・オン・インシュレータ層１６内に、その外側面１８から内側面２０まで設けられることになる。
【００１２】
　図６及び図７を参照すると、第一の注入マスク３４が設けられ、その後、ウェーハ１０はｎ＋導電型不純物のイオン注入が行われ、それにより、セミコンダクタ・オン・インシュレータ層１６内部で且つ内側面２０の所に、第一の上下方向内側拡散領域３５が形成される。
【００１３】
　図８及び図９を参照すると、第二のフォトレジストマスク３６が、ウェーハ片１０に対して設けられ、第一の上下方向内側拡散領域３５に対して所定の間隔離れた位置であってセミコンダクタ・オン・インシュレータ層１６の外側面１８の位置にｎ＋型物質からなる第二の上下方向外側拡散領域３８を形成するために、イオン注入が実施される。当業者ならば、注入不純物の量及びエネルギーを適当に変えることにより、所定の二つの異なる上下方向の位置に、図示するようなイオン注入を得られることが理解できるであろう。電界効果トランジスタのチャネル領域３９は、このようにして、外側拡散領域３８と内側拡散領域３５との間に、上下方向の関係をもって画定される。したがって、図示したソース／ドレイン拡散領域３５及び３８は、チャネル３９およびゲート線３０に対して、動作上近接して設けられる。トランジスタゲート線３０は、セミコンダクタ・オン・インシュレータ層１６内で、効果的に且つ動作上チャネル領域３９に隣接して配置されることにより、ゲート線３０に適当な電圧が印加されると、チャネル領域３９内に電界が形成される。ゲート線３０はこのようにまた、それに電圧が印加されたとき電界を形成するように、上下方向に間隔をもって設けられたソース／ドレイン拡散領域３５と３８との間に位置すると共に、好適実施例では、ソース／ドレイン拡散領域の両方に沿って上下方向に延在している。これに代えて、ゲート線は、ソース／ドレイン拡散領域の一方又は双方の一部分だけに沿って上下方向に延在するように製造してもよい。
【００１４】
　ゲート線への電圧の印加により、主となる拡散領域内に形成される電界は、ソース／ドレイン拡散領域３５，３８が本来的に高不純物濃度（例えば、１０２０−１０２１　ｉｏｎｓ／ｃｍ３）であるために、回路動作に悪い影響をもたらすものとは思えない。
【００１５】
　図１０を参照すると、もう一つのマスク層４０が、そこを通してセミコンダクタ・オン・インシュレータ層１６に対してイオン注入が行われる非マスク部分４１を残して設けられている。イオン注入が行われることにより、セミコンダクタ・オン・インシュレータ層１６を通って内側拡散領域３５まで、ｎ＋型導電性プラグコンタクト４２が形成される。
【００１６】
　図１１及び図１２を参照すると、絶縁性誘電体層４３が、エッチング停止層２２の外側に設けられている。該層４３は、好ましくは、ボロフォスフォシリケイトグラス（ＢＰＳＧ）から成る。第一のコンタクト用開口４４がＢＰＳＧ層４３及びエッチング停止層２２を介して導電性プラグ４２までエッチングされ、その開口後、内側即ち第一拡散領域３５に対して有効的に電気的に接続されるように導電性材料が充填される。第二のコンタクト用開口４５は、ＢＰＳＧ層４３及びエッチング停止層２２を通過して第二ソース／ドレイン拡散領域３８に達するまでエッチングされ、導電性材料が充填される。したがって、この実施例では、第一コンタクト４４及び第二コンタクト４５は、ゲート線３０の一方の横側面（横側面３２）側に埋設され、且つ、ゲート線３０の長手方向に対してほぼ垂直に走る平面１１−１１（図１２参照）内に設けられる。
【００１７】
　図１３〜図１５は、他の実施例であるウェーハ片１０ａを示す。既に説明した第一実施例で用いた参照符号を適切であればそのまま使用し、差があるものについては元の符号に追加記号“ａ”を付加して、または異なる参照符号により示すものとする。ここで、第一の電気コンタクト４４ａと第二の電気コンタクト４５ａは、ゲート線３０の横側面３２側であって、且つゲート線３０に対してほぼ平行に走る面５０（図１３参照）内に埋設される。
【００１８】
　次に、本発明によるＤＲＡＭ回路などのメモリ回路について、図１６及び図１７を参照しながら説明する。同図には、バルク単結晶シリコン基板５６及びその上に横設された絶縁酸化層５８を有した半導体ウェーハ片５５が示されている。セミコンダクタ・オン・インシュレータ層６０は、絶縁酸化層５８の外側に設けられ、例示的に示した外側部分６１と内側部分６２を有する。ｎ＋型導電性増強不純物が層６０の内側部分６２にイオン注入されることにより、少なくとも二つであって、より好ましくはより多い数のメモリセルに対して共通のドレイン領域となる植込領域６４が形成される。
【００１９】
　上に説明した第一実施例の特徴によれば、一連の横長且つ電気的導電性を有したゲート線／ワード線６５ａ，６５ｂ，６５ｃ等は最終的には、セミコンダクタ・オン・インシュレータ層６０内に設けられる。ゲート線がそこから形成されるトラフ又は開口は、セミコンダクタ・オン・インシュレータ層６０内に向かって部分的にエッチングを行うことにより形成され、そのエッチングには典型的には、層６０の共通ドレイン領域６４を貫通せず且つ遮断しないように、時間規制エッチング法が用いられる。その後、ゲート絶縁層６６がワード線開口に設けられる。それに続き、ワード線開口は、ワード線トラフの残りの部分を充填するように、導電性材料６５が充填される。その後、セミコンダクタ・オン・インシュレータ層６０の最も外側面に対して窪み部分を形成するために時間規制エッチングが実施される。こうして形成された窪みは次に電気的絶縁材料が充填されることにより、図示の導電部分６５上に電気的絶縁キャップ６８が形成される。
【００２０】
　続いて、適切なマスキングを行い、そして、セミコンダクタ・オン・インシュレータ層６０の外側部６１にｎ＋型導電性増強不純物を用いてイオン注入を実施し、図に示すソース領域７０ａ，７０ｂ，７０ｃ等を形成する。したがって、セミコンダクタ・オン・インシュレータ層６０の領域７１が複数のソース７０とドレイン６４の間に形成され、これが、関連したワード線によってゲート制御される個々の電界効果トランジスタのチャネル領域を構成する。
【００２１】
　二つの絶縁誘電体層７２、７４がセミコンダクタ・オン・インシュレータ層６０の外側に設けられる。コンデンサ構造体７６ａ，７６ｂ，７６ｃ等が、セミコンダクタ・オン・インシュレータ層６０の外側に図示の如く絶縁誘電体層７２に関連して設けられる。コンデンサはそれぞれ、蓄積ノード７７とコンデンサ誘電体層７８を有する。共通コンデンサセル板ノード８０がコンデンサ誘電体層の外側に設けられ、これは、アレイ全体を通して全てのコンデンサに共通に接続されている。したがって、各蓄積コンデンサ７６は、関連する各電界効果トランジスタのソース領域７０の一つと電気的に接続される。そのように接続されたコンデンサと電界効果トランジスタは、ＤＲＡＭアレイの単一メモリセルを構成する。
【００２２】
　共通ドレイン領域６４と電気的接続をとるために、導電性埋込プラグ７９がセミコンダクタ・オン・インシュレータ層６０内に設けられる。絶縁誘電体層７２、７４内に導電性プラグ８２が設けられ、ドレインプラグ７９と電気的に接続される。一連のビット線８４が絶縁誘電体層７４の外側に設けられる。ビット線はワード線に直交して走り、各ビット線は導電性ドレインプラグ８２／７９と電気的に接続される。
【００２３】
　シーケンシャルアクセスを必要としない、ワード線に直交する線に沿って設けられた複数個のメモリセルを有した従来のメモリアレイは、単一のビット線コンタクトを共有するメモリセルを最大で二つ有していた。しかしながら、上に説明した本発明の好ましい実施例によれば、線に沿った二つ以上のメモリセルを単一のビット線コンタクトに対して関連付けさせることができる。図示の共通ドレイン埋込体６４は、関連したビット線コンタクトの下をそれにほぼ平行に走る線の形状にパターン化すればよい。任意の関連したコンデンサに要求されるコンタクトの数は、各共通ドレイン線領域６４に関連した相対抵抗値によって制限されるであろう。共通ドレイン線領域６４の導電性増強不純物濃度が約１０２０ｉｏｎｓ／ｃｍ３である場合、単一のビット線コンタクト７９／８２に対して、８個までのコンデンサを線に沿って関係付けることが期待できる。したがって、好ましい実施例では、４個、５個、６個、７個、８個又はそれ以上のメモリセルを単一のビット線に関連付けることができる。本願の発明者は、メモリセルのシーケンシャルアクセスを必要としないもので、そのようなことが可能なメモリアレイ構造を有したものを従来技術として知らない。
【００２４】
　上に説明した好適実施例はまた、ＤＲＡＭ回路等のメモリ回路にとって好ましい構造を提供する。そのメモリ回路は、セミコンダクタ・オン・インシュレータ層内にほぼ垂直方向に形成された電界効果トランジスタを有した複数個のメモリセルを有するものである。
【００２５】
　更に、上で説明した好ましい実施例によれば、メモリアレイは、互いに電気的に接続されると共に、メモリセルの一つのワード線の少なくとも一つの下を走るドレイン領域を有した少なくとも二つのメモリセルを有する。
【００２６】
　更に、好ましい実施例による新規な点は、アレイ内の複数個のワード線がセミコンダクタ・オン・インシュレータ層内にそれを通って形成された、メモリセルのメモリアレイにあると言える。また、上記実施例によるメモリセルによれば、各メモリセルが必要とする占有面積が６ｆ２以下であるＤＲＡＭアレイの製造を可能とする。ここで、“ｆ”はアレイを製造するときの、最小フォトリソグラフィック特性寸法である。６ｆ２は、これまで、一連のワード線に対して垂直に走る線に沿ってシーケンシャルアクセスを必要としない単一のＤＲＡＭメモリセルのサイズとしては、実際に可能な最小限度として理解されていたものである。
【００２７】
　さらに具体的には、上で説明した実施例によれば、アレイの一部分内に、それぞれが２ｆ×（２ｆ＋ｆ／Ｎ）と同等又はそれ以下の占有面積しか必要としない複数個の個々のメモリセルの形成を可能とする。ここで、“Ｎ”は特定部分又は線内における単一ビット線コンタクト当りのメモリセルの数である。したがって、“ｆ”の値が小さく且つ“Ｎ”の値が大きくなればなるほど、任意ＤＲＡＭメモリセルに要求される占有面積は少なくなる。例えば、Ｎ＝８のときは、個々のメモリセルのサイズはおよそ４．２５ｆ２まで減少させることができる。
【００２８】
　ＤＲＡＭであるか他のメモリ回路であるかに拘わらず、上述した実施例によれば、アレイのゲート線がセミコンダクタ・オン・インシュレータ内に、好ましくはそこを完全に通って設けられ、そのゲート線がセミコンダクタ・オン・インシュレータ層内で互いにほぼ平行して走るようになったトランジスタゲートアレイの提供が可能となる。図示した実施例におけるそのようなゲートのアレイは、好ましくは、図示したＤＲＡＭ回路に示すように、セミコンダクタ・オン・インシュレータ層の全体を通して延在するものではない。
【図面の簡単な説明】
【００２９】
【図１】図１は、本発明による半導体ウェーハ片の、ある製造工程における断面図である。
【図２】図２は、図１のウェーハ片の図１に示す工程に続く工程の断面図である。
【図３】図３は、図２における概略上面図である。
【図４】図４は、図１のウェーハ片の図２に示す工程に続く工程の断面図である。
【図５】図５は、図１のウェーハ片の図４に示す工程に続く工程の断面図である。
【図６】図６は、図１のウェーハ片の図５に示す工程に続く工程の断面図である。
【図７】図７は、図６における概略上面図である。
【図８】図８は、図１のウェーハ片の図６に示す工程に続く工程の断面図である。
【図９】図９は、図６における概略上面図である。
【図１０】図１０は、図１のウェーハ片の図８に示す工程に続く工程の断面図である。
【図１１】図１１は、図１のウェーハ片の図１０に示す工程に続く工程の断面図である。
【図１２】図１２は、図１１における概略上面図である。
【図１３】図１３は、本発明によるウェーハ片の他の実施例を示す概略上面図である。
【図１４】図１４は、図１３のウェーハ片において線１４−１４で切断した断面図である。
【図１５】図１５は、図１３のウェーハ片において線１５−１５で切断した断面図である。
【図１６】図１６は、本発明によるウェーハ片の更に他の実施例を示す断面図ある。
【図１７】図１７は、図１６における概略上面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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